(57)【要約】【課題】グローバルシャッタ機能を有する高画質撮像かつ高感度撮像が可能なＭＯＳ型イメージセンサを提供する。【解決手段】複数の画素部２１を有するＭＯＳ型イメージセンサ１００であって、画素部２１は、シリコン基板２１０内に形成された光電変換部ＰＤと、シリコン基板２１０の表面に形成されたトランジスタであって、該表面上方に絶縁膜２１９を介して設けられ光電変換部ＰＤに蓄積される電荷を蓄積するフローティングゲートＦＧを含む書き込みトランジスタＷＴ及び読み出しトランジスタＲＴとを含み、光電変換部ＰＤは、シリコン基板２１０の表面とは反対面の裏面から入射してきた光を受光して、この光に応じた電荷を発生して蓄積するものであり、書き込みトランジスタＷＴの電荷注入領域の少なくとも一部が、平面視において、光電変換部ＰＤと重なる位置に設けられている。【選択図】図４
2011061522.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素部を有するＭＯＳ型イメージセンサであって、
前記画素部は、半導体基板内に形成された光電変換部と、前記半導体基板の表面に形成された半導体メモリであって、前記表面上に形成された絶縁膜上に設けられ前記光電変換部に蓄積される電荷を蓄積する電荷蓄積部を含む半導体メモリとを含み、
前記光電変換部は、前記半導体基板の表面とは反対面の裏面から入射してきた光を受光して、この光に応じた電荷を発生して蓄積するものであり、
前記半導体メモリの電荷注入領域の少なくとも一部が、平面視において、前記光電変換部と重なる位置に設けられているＭＯＳ型イメージセンサ。
【請求項２】
請求項１記載のＭＯＳ型イメージセンサであって、
前記半導体メモリの電荷注入領域の全部が、平面視において、前記光電変換部と重なる位置に設けられているＭＯＳ型イメージセンサ。
【請求項３】
請求項２記載のＭＯＳ型イメージセンサであって、
前記電荷蓄積部がフローティングゲートであり、
前記画素部が、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、前記フローティングゲートに蓄積された電荷に応じて閾値電圧が変化する読み出しトランジスタを含み、
前記半導体メモリが、前記光電変換部に接続されたソースとゲート電極の２端子構造となっているＭＯＳ型イメージセンサ。
【請求項４】
請求項３記載のＭＯＳ型イメージセンサであって、
前記光電変換部の周りが、前記光電変換部を構成する不純物とは異なる導電型の不純物層で囲まれているＭＯＳ型イメージセンサ。
【請求項５】
請求項３又は４記載のＭＯＳ型イメージセンサであって、
前記読み出しトランジスタが、前記光電変換部を構成する不純物とは異なる導電型のウェル層で前記光電変換部と分離されているＭＯＳ型イメージセンサ。
【請求項６】
請求項１〜５のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記光電変換部が、濃度の異なる複数の不純物層で構成されており、
前記複数の不純物層が、前記半導体基板の裏面から表面に向かって不純物濃度が高くなる順番で形成されているＭＯＳ型イメージセンサ。
【請求項７】
請求項１〜６のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記半導体基板の裏面上に設けられた透明電極と、
前記透明電極に電圧を供給する電圧供給部とを備えるＭＯＳ型イメージセンサ。
【請求項８】
請求項１〜７のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記画素部が、前記半導体基板の裏面上に設けられた遮光膜と、前記遮光膜上方に設けられ前記遮光膜の開口に光を集光するマイクロレンズとを備えるＭＯＳ型イメージセンサ。
【請求項９】
請求項１〜６のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記画素部が、前記半導体基板の裏面上に設けられた導電性材料からなる遮光膜と、前記遮光膜上方に設けられ前記遮光膜の開口に光を集光するマイクロレンズとを備え、
前記遮光膜に電圧を供給する電圧供給部を備えるＭＯＳ型イメージセンサ。
【請求項１０】
請求項１〜９のいずれか１項記載のＭＯＳ型イメージセンサを備える撮像装置。
【請求項１１】
請求項１〜６のいずれか１項記載のＭＯＳ型イメージセンサの駆動方法であって、
前記画素部が、前記半導体基板の裏面上に設けられた導電性材料膜を備え、
前記導電性材料膜の電圧を固定した状態で、前記半導体メモリのゲート電極に印加する電圧を変化させることで、前記電荷蓄積部の電荷を消去するＭＯＳ型イメージセンサの駆動方法。
【請求項１２】
請求項１〜６のいずれか１項記載のＭＯＳ型イメージセンサの駆動方法であって、
前記画素部が、前記半導体基板の裏面上に設けられた導電性材料膜を備え、
前記半導体メモリのゲート電極に印加する電圧を固定した状態で、前記導電性材料膜の電圧を変化させることで、前記電荷蓄積部の電荷を消去するＭＯＳ型イメージセンサの駆動方法。
【請求項１３】
請求項１〜６のいずれか１項記載のＭＯＳ型イメージセンサの駆動方法であって、
前記画素部が、前記半導体基板の裏面上に設けられた導電性材料膜を備え、
前記電荷蓄積部に電荷を蓄積するための電圧を前記半導体メモリのゲート電極に印加しているときに、前記導電性材料膜に、該電圧とは逆極性の電圧を印加して、前記電荷蓄積部への電荷蓄積を促進するＭＯＳ型イメージセンサの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型イメージセンサ、ＭＯＳ型イメージセンサの駆動方法、撮像装置に関する。
【背景技術】
【０００２】
従来のＭＯＳ型イメージセンサは、ローリングシャッタ（フォーカルプレーンシャッタ）方式とよばれるように、各ラインの露光時間は一定であっても、露光開始タイミングがライン毎にずれているため、特に動く被写体を撮像した場合に撮影後の画像が歪むという問題があった。例えば、被写体（電車）が露光期間中に右から左に移動すると、撮影後の被写体（電車）はひし形に変形した画像となる。また、被写体が画面上、下から上に移動すると撮影後の画像は「縮み」、逆に被写体が画面上、上から下に移動すると撮影後の画像は「伸びる」ことになる。これは、撮像素子の最初（上）のラインから撮像と読み出しの処理を行いながら、この処理が順次、次（下）のラインに進行していくためにおこる現象である。
【０００３】
このような問題を解決したＭＯＳ型イメージセンサが、特許文献１に開示されている。特許文献１に開示されたイメージセンサは、全画素部で同時に露光を開始するグローバルシャッタを実現するために、１画素部当たりのトランジスタ数を５個としており、画素部の微細化及び多画素化には限界がある。また、露光期間が終了するまでの間、各画素部内で信号電荷が保持されることになるため、信号電荷が読み出されるまでの間に、暗電流ノイズや過大光による周辺画素部からの不要電荷が信号電荷に混入し画質を劣化させるという問題がある。
【０００４】
そこで、このような問題を解決したＭＯＳ型イメージセンサが特許文献２に開示されている。特許文献２に開示されたＭＯＳ型イメージセンサは、フローティングゲートを有するＭＯＳトランジスタを画素部毎に設けている。そして、画素部のフォトダイオードで発生した電荷を該画素部のフローティングゲートに注入し、該フローティングゲートに注入した電荷に応じた信号を読み出す構成となっている。
【０００５】
特許文献２に開示されたＭＯＳ型イメージセンサによれば、ソースフォロアアンプ及び選択トランジスタを有していないため、１画素部あたりのトランジスタ数を少なくすることができる。また、フローティングゲートと基板の間の絶縁膜のポテンシャル障壁により電荷が隔離されており、フローティングゲートに注入された電荷に暗電流や過大光による不要電荷が混入しないため、画質劣化を防ぐことができる。
【０００６】
特許文献３には、半導体基板の信号読み出し回路が形成された側の表面とは反対側の面（裏面）から光を照射して、この光に応じた電荷をフォトダイオードに蓄積し、該電荷に応じた信号を信号読み出し回路によって読み出す、裏面照射型撮像素子が開示されている。このような裏面照射型撮像素子によれば、配線層を介さずにフォトダイオードに光を入射させることができるため、半導体基板の信号読み出し回路が形成された側の表面から光を入射する表面照射型撮像素子と比べて、感度を向上させることができる。しかし、特許文献３に開示された構成では、入射光がフォトダイオード以外の読み出し回路部近傍にも到達し、この光によって発生した電荷がこれら回路部、特に浮遊拡散層（ＦＤ）に流入して画質を低下させてしまう。特に、グローバルシャッタ動作においては、先に読み出したラインと後に読み出したラインとでは、このＦＤに混入するノイズ信号量に差があるため、画面内の均一性が低下してしまう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−２３８１３２号公報
【特許文献２】特開２００２−２８０５３７号公報
【特許文献３】特開２００３−３１７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みてなされたものであり、グローバルシャッタ機能を有する高画質撮像かつ高感度撮像が可能なＭＯＳ型イメージセンサと、それを備えた撮像装置、及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明のＭＯＳ型イメージセンサは、複数の画素部を有するＭＯＳ型イメージセンサであって、前記画素部は、半導体基板内に形成された光電変換部と、前記半導体基板の表面に形成された半導体メモリであって、前記表面上に形成された絶縁膜上に設けられ前記光電変換部に蓄積される電荷を蓄積する電荷蓄積部を含む半導体メモリとを含み、前記光電変換部は、前記半導体基板の表面とは反対面の裏面から入射してきた光を受光して、この光に応じた電荷を発生して蓄積するものであり、前記半導体メモリの電荷注入領域の少なくとも一部が、平面視において、前記光電変換部と重なる位置に設けられている。
【００１０】
本発明の撮像装置は前記ＭＯＳ型イメージセンサを備える。
【発明の効果】
【００１１】
本発明によれば、グローバルシャッタ機能を有する高画質撮像かつ高感度撮像が可能なＭＯＳ型イメージセンサと、それを備えた撮像装置、及びその駆動方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図
【図２】図１に示す画素アレイの概略構成を示す模式図
【図３】図２に示す画素部の内部構成を示す図
【図４】図３に示した画素部の断面構造例を示した断面模式図
【図５】図４に示した断面のＶ−Ｖ線方向にみたときの断面模式図
【図６】図４に示した断面図において書き込みコントロールゲートＷＣＧを支持基板側から見た平面模式図
【図７】図１に示すＭＯＳ型イメージセンサのローリングシャッタモード時の動作を説明するためのタイミングチャート
【図８】図７に示すタイミングチャートの時刻ｔ１〜ｔ４における、信号読み出し対象となっている画素部の各配線の状態を示した図
【図９】図７に示すタイミングチャートの時刻ｔ１〜ｔ４における、非信号読み出し対象となっている画素部の各配線の状態を示した図
【図１０】図１に示すＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャート
【図１１】図１に示すＭＯＳ型イメージセンサの図４に対応する断面の変形例を示した図
【図１２】図１に示すＭＯＳ型イメージセンサの図５に対応する断面の変形例を示した図
【図１３】図１１に示した画素部構造を有するＭＯＳ型イメージセンサのローリングシャッタモード時の動作を説明するためのタイミングチャート
【図１４】図１１に示した画素部構造を有するＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャート
【発明を実施するための形態】
【００１３】
図１は、本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図である。ＭＯＳ型イメージセンサ１００は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に用いられる。
【００１４】
図１に示すＭＯＳ型イメージセンサ１００は、半導体基板１に形成された画素アレイ２、垂直駆動走査回路３、駆動制御回路４、列信号処理回路５、信号線６、及び水平駆動走査回路７を備える。
【００１５】
画素アレイ２は、詳細は後述するが、二次元状に配列された複数の画素部を含む。後述する例では、複数の画素部が、行方向に並ぶ複数の画素部からなる画素部行を行方向に直交する垂直方向に複数並べた配置、又は、列方向に並ぶ複数の画素部からなる画素部列を行方向に複数並べた配置となっている。
【００１６】
垂直駆動走査回路３は、画素アレイ２に含まれる複数の画素部の駆動を行うものであり、複数の画素部行を１つずつ選択して駆動することも可能になっている。
【００１７】
駆動制御回路４は、垂直駆動走査回路３、列信号処理回路５、及び水平駆動走査回路７を統括制御する。
【００１８】
列信号処理回路５は、複数の画素部列の各々に対応して設けられた信号処理回路で構成されており、各信号処理回路はＣＤＳ回路とＡＤＣ回路を含む。ＣＤＳ回路は、対応する画素部列の各画素部から出力される撮像信号に相関二重サンプリング処理を実施する。ＡＤＣ回路は、ＣＤＳ回路で処理後の撮像信号をデジタル信号に変換する。
【００１９】
水平駆動走査回路７は、列信号処理回路５に含まれる複数の信号処理回路の各々に接続されたスイッチと、このスイッチをオンオフ制御する制御回路とで構成されている。このスイッチがオンされることにより、信号処理回路で処理された撮像信号が信号線６に出力され、この撮像信号がアンプを介してＭＯＳ型イメージセンサ１００外部に出力される。
【００２０】
図２は、図１に示す画素アレイの概略構成を示す平面模式図である。図２に示すように、画素アレイ２は、複数の画素部２１（図中ｐｉｘｅｌと表記）と、電流源２２と、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、信号線ＢＬとを含む。複数の画素部２１は、上述したように、半導体基板１上の行方向Ｘと列方向Ｙに二次元状（図２の例では正方格子状）に配列されている。電流源２２は、各画素部列に対応して設けられている。
【００２１】
画素部２１は、光を受光してその受光量に応じた電荷を発生すると共に、この発生した電荷に応じた信号を出力するものである。
【００２２】
読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔとは、ぞれぞれ、１つの画素部行に対して１つ設けられている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、リセット制御線ＲＳＴ、及びリセット電源線Ｖｒｓｔは、それぞれ、対応する画素部行の各画素部２１と垂直駆動走査回路３とに接続されている。
【００２３】
信号線ＢＬは、１つの画素部列に対して１つ設けられている。信号線ＢＬは、それに対応する画素部列の各画素部２１と、その画素部列に対応する電流源２２と、その画素部列に対応する列信号処理回路５内の信号処理回路とに接続されている。
【００２４】
図３は、図２に示す画素部２１の内部構成を示す図である。画素部２１は、光電変換部ＰＤと、光電変換部ＰＤで発生して蓄積された電荷に応じた信号を読み出す信号読み出し部とを含む。
【００２５】
信号読み出し部は、半導体メモリ（以下、書き込みトランジスタＷＴという）と、読み出しトランジスタＲＴと、リセットトランジスタＲＳＴｒとを含む。画素部２１内の各トランジスタは、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタでもどちらでも良いが、以下ではｎチャネルＭＯＳトランジスタとして説明する。
【００２６】
光電変換部ＰＤは、受光した光に応じて電荷を発生して蓄積するものであり、図３の例ではＰＮ接合フォトダイオードで構成されている。
【００２７】
書き込みトランジスタＷＴは、フローティングゲートＦＧを有するＭＯＳトランジスタであり、光電変換部ＰＤで発生して蓄積された電荷をフローティングゲートＦＧに蓄積するものである。
【００２８】
読み出しトランジスタＲＴは、フローティングゲートＦＧを有しているＭＯＳトランジスタであり、このフローティングゲートＦＧの電位に応じた信号を信号線ＢＬに読み出すものである。読み出しトランジスタＲＴのフローティングゲートＦＧは、書き込みトランジスタＷＴのフローティングゲートＦＧと一体化されている。
【００２９】
なお、ここでは、書き込みトランジスタＷＴのフローティングゲートＦＧと読み出しトランジスタＲＴのフローティングゲートＦＧとを１つの導体で構成したが、書き込みトランジスタＷＴと読み出しトランジスタＲＴとで別々にフローティングゲートとなる導体を設けておき、これら２つの導体を配線によって接続した構成であっても良い。
【００３０】
書き込みトランジスタＷＴは、ゲート電極である書き込みコントロールゲートＷＣＧと、ソース及びドレインとして機能する光電変換部ＰＤと、フローティングゲートＦＧとを備える。
【００３１】
書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは書き込み制御線ＷＬに接続されている。この書き込みコントロールゲートＷＣＧに書き込み制御線ＷＬを介して書き込みパルスが印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部ＰＤで発生した電荷がフローティングゲートＦＧに注入されて蓄積される。図３の例では、書き込みトランジスタＷＴを、ドレイン領域を省略した２端子構造としており、これにより構成の簡略化を図っている。
【００３２】
２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチング、信号増幅のようなアクティブ（能動）デバイスでは存在しない。また、一般的なＭＯＳ型イメージセンサにおける画素選択、リセット、信号記録、及び信号読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらなかった。しかし、図３に示した画素部２１の構成は、書き込みトランジスタＷＴと読み出しトランジスタＲＴとでフローティングゲートＦＧを共有した構造をとっているため、書き込みトランジスタＷＴを２端子構造としても問題ないことが分かった。
【００３３】
これは、読み出しトランジスタＲＴ側において信号の読み出しを行うことができるため、書き込みトランジスタＷＴについては、専ら書き込み（フローティングゲートＦＧへの電荷注入）及び消去（フローティングゲートＦＧからの電荷引き抜き）の電荷移動だけができれば良いからである。このため、ＭＯＳ型イメージセンサ１００では、書き込みトランジスタＷＴを２端子構造としている。なお、書き込みトランジスタＷＴは、ドレイン領域を設けた３端子構造であっても良い。
【００３４】
読み出しトランジスタＲＴは、フローティングゲートＦＧと、ソース領域と、ドレイン領域と、ゲート電極である読み出しコントロールゲートＲＣＧとを備えた３端子構造のＭＯＳトランジスタとなっている。
【００３５】
読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧ及びドレイン領域は、それぞれ読み出し制御線ＲＬに共通接続されている。読み出しトランジスタＲＴのソース領域は信号線ＢＬに接続されている。
【００３６】
信号線ＢＬには、電流源２２を構成する負荷トランジスタ（ソース領域が接地され、ゲート電極とドレイン領域が接続されたＭＯＳトランジスタ）が接続されている。この負荷トランジスタと読み出しトランジスタＲＴとにより、ソースフォロア回路が構成されている。
【００３７】
読み出しトランジスタＲＴはこのソースフォロア回路の駆動トランジスタとして機能することが可能であり、駆動トランジスタとして機能したときに、フローティングゲートＦＧの電位に応じた信号を信号線ＢＬに出力する。
【００３８】
読み出しトランジスタＲＴと負荷トランジスタからなるソースフォロア回路がｎチャネルＭＯＳトランジスタで構成されている場合、任意の画素部行の各画素部２１の読み出しトランジスタＲＴのゲート電位及びドレイン電位が他の画素部行の各画素部２１のソースフォロア回路のゲート電位及びドレイン電位よりも高ければ、Ｗｉｎｎｅｒ  Ｔａｋｅｓ  Ａｌｌの理論により、該任意の画素部行の各画素部２１の読み出しトランジスタＲＴのソース電位だけが信号線ＢＬに出力される。
【００３９】
そのため、垂直駆動走査回路３は、信号読み出しの際、信号を読み出す対象ではない画素部行の読み出し制御線ＲＬには、ソースフォロア回路を活性化させない非活性化電圧（例えば０Ｖ）を供給し、信号を読み出す対象となる画素部行の読み出し制御線ＲＬには、ソースフォロア回路を活性化させる活性化電圧（例えば、電源電圧Ｖｄｄ）を供給することで、信号を読み出す対象となる画素部行のみから、信号線ＢＬに信号を読み出すことができる。
【００４０】
なお、読み出しトランジスタＲＴと負荷トランジスタからなるソースフォロア回路がｐチャネルＭＯＳトランジスタで構成されている場合は、読み出し対象となる読み出しトランジスタＲＴのゲート電位及びドレイン電位が他のソースフォロア回路のゲート電位及びドレイン電位よりも低ければ、該読み出し対象となる読み出しトランジスタＲＴのソース電位が信号線ＢＬに出力されることになる。
【００４１】
図３に示した回路構成では、ソースフォロア回路を活性化させる（読み出し制御線ＲＬに活性化電圧を供給する）と、そのソースフォロア回路を構成する読み出しトランジスタＲＴの閾値電圧に対応する信号が信号線ＢＬに出力されることになる。
【００４２】
しかし、読み出しトランジスタＲＴの閾値電圧が読み出しトランジスタＲＴに供給される活性化電圧を超えてしまうと、読み出しトランジスタＲＴが動作しなくなり、出力信号レベルが飽和してしまう。
【００４３】
このため、フローティングゲートＦＧ内の電荷を消去した状態（以下、初期状態という）での読み出しトランジスタＲＴの閾値電圧は、読み出しトランジスタＲＴに供給する活性化電圧よりも小さくしておく必要がある。
【００４４】
これは、初期状態で読み出しトランジスタＲＴの閾値電圧が活性化電圧以上になっていると、フローティングゲートＦＧに電荷を注入した後でも出力信号レベルは変化せず、信号の読み出しができなくなるためである。初期状態での読み出しトランジスタＲＴの閾値電圧Ｖｔｈは、０Ｖ≦Ｖｔｈ＜１Ｖとしておくことが好ましい。
【００４５】
また、図３に示した回路構成においては、光電変換部ＰＤに蓄積することのできる最大量の電荷（飽和電荷量）をフローティングゲートＦＧに蓄積した状態（以下、最大記録状態という）での読み出しトランジスタＲＴの閾値電圧を、読み出しトランジスタＲＴに供給する活性化電圧よりも小さくしておくと良い。
【００４６】
例えば、最大記録状態での読み出しトランジスタＲＴの閾値電圧を活性化電圧の半分にしておくと、光電変換部ＰＤを２回露光して電荷の書き込みを２回行っても出力信号レベルが飽和しなくなる。このため、複数回露光が可能となり、広ダイナミックレンジ撮像が可能となる。
【００４７】
なお、ソースフォロア回路をｐチャネルＭＯＳで構成した場合、初期状態又は最大記録状態での読み出しトランジスタＲＴの閾値電圧と活性化電圧との大小関係は上述した内容と反対になる。しかし、符号を無視した数値の大きさだけを見れば、ｎチャネルＭＯＳの場合と同様に、読み出しトランジスタＲＴの閾値電圧＜活性化電圧の関係となっている。このため、ソースフォロア回路をｐチャネルＭＯＳトランジスタで構成した場合でも、好ましい条件としては、ソースフォロア回路をｎチャネルＭＯＳトランジスタで構成した場合の条件（読み出しトランジスタＲＴの閾値電圧＜活性化電圧）と同義であると言うことができる。
【００４８】
また、上記では、最大記録状態での読み出しトランジスタＲＴの閾値電圧と活性化電圧に大小関係を付けるものとしたが、これらを同じ値にしておいても良い。このようにすることで、読み出しトランジスタＲＴの閾値電圧の振れ幅を、初期状態での閾値電圧（好ましくは０Ｖ≦Ｖｔｈ＜１Ｖ）から活性化電圧（電源電圧Ｖｄｄ）までの範囲とすることができ、感度を上げることができる。
【００４９】
リセットトランジスタＲＳＴｒは、光電変換部ＰＤ内の電荷及びフローティングゲートＦＧ内の電荷をドレイン領域に排出するものである。リセットトランジスタＲＳＴｒのドレイン領域にはリセット電源線Ｖｒｓｔが接続されている。リセットトランジスタＲＳＴｒのゲート電極ＲＧにはリセット制御線ＲＳＴが接続されている。
【００５０】
図４は、図３に示した画素部２１の断面構造例を示した断面模式図である。図５は、図４に示す断面図におけるＶ−Ｖ線方向を見たときの図である。
【００５１】
画素部２１は、半導体基板であるｐ型シリコン基板２１０と、配線層２２０と、支持基板２２１とを備える。配線層２２０は、ｐ型シリコン基板２１０の表面上に形成されている。支持基板２２１は、ｐ型シリコン基板２１０に形成された配線層２２０に張り合わせて一体化されている。以下の説明では、ｐ型シリコン基板２１０の配線層２２０が形成された面を表面と言い、該表面の反対面を裏面という。このＭＯＳ型イメージセンサ１００は、ｐ型シリコン基板２１０の裏面から光を入射して撮像を行う、いわゆる裏面照射型の撮像素子となっている。
【００５２】
ｐ型シリコン基板２１０には、光電変換部ＰＤ（ｎ型不純物層ＰＤａ，ＰＤｂ）と、ｎ型不純物層２１４，２１５，２１８と、ｐ型不純物層２１２，２１３，２１６，２３０と、ｐウェル層２１１と、画素分離層２１７とが形成されている。
【００５３】
画素分離層２１７は、隣接する画素部２１との分離を図るための層であり、例えばシャロートレンチアイソレーション（ＳＴＩ）又は高濃度ｐ型不純物領域によって形成されている。
【００５４】
光電変換部ＰＤは、ｐ型シリコン基板２１０の裏面から入射してくる光を受光し、この光に応じた電荷を発生して蓄積するものである。光電変換部ＰＤは、画素分離層２１７で囲まれる領域の内側に形成された略凸形状となっている。光電変換部ＰＤは、ｎ型不純物層ＰＤａと、ｎ型不純物層ＰＤａよりも不純物濃度の高いｎ型不純物層ＰＤｂとを、ｐ型シリコン基板２１０内に形成し、これらをシリコン基板２１０の裏面側から表面側に向かってこの順に形成した構造となっている。
【００５５】
ｎ型不純物層ＰＤｂとｐ型シリコン基板２１０の表面との間には、ｐ型不純物層２１２とｐ型不純物層２１３とが、左からこの順に並べて配置されている。ｐ型不純物層２１２は、光電変換部ＰＤで発生する暗電流を抑制するためのものである。ｐ型不純物層２１３は、書き込みトランジスタＷＴにおいて光電変換部ＰＤで発生した光電荷をより低電圧でフローティングゲートＦＧに注入できるようにその不純物(Ｂ：ボロン)濃度が調整される。このｐ型不純物層２１３が、光電変換部ＰＤで発生し蓄積された電荷がフローティングゲートＦＧに移動する際の通り道（電荷注入領域又はトンネリング領域）となる。
【００５６】
ｐウェル層２１１は、図４に示す断面において、光電変換部ＰＤの凸部分と画素分離層２１７との間に設けられている。図４の左側のｐウェル層２１１内には、リセットトランジスタＲＳＴｒのドレインとして機能するｎ型不純物層２１８が形成されている。
【００５７】
図４の右側のｐウェル層２１１内には、読み出しトランジスタＲＴのソースとして機能するｎ型不純物層２１４と、読み出しトランジスタＲＴのドレインとして機能するｎ型不純物層２１５とが形成されている。
【００５８】
ｐ型不純物層２３０は、ｐ型不純物層２１３及びｎ型不純物層ＰＤｂとｐウェル層２１１との間に形成されている。
【００５９】
ｐ型不純物層２１６は、ｐウェル層２１１と画素分離層２１７との間、光電変換部ＰＤと画素分離層２１７との間、ｐ型不純物層２１３と画素分離層２１７との間に、それぞれ形成されており、ＧＮＤに接続されている。このｐ型不純物層２１６と、ｐウェル層２１１と、書き込みトランジスタＷＴのｐ型不純物層２１３と、ｐ型不純物層２１２と、ｐ型不純物層２３０とにより、光電変換部ＰＤは、その周りを、光電変換部ＰＤを構成するｎ型不純物とは異なるｐ型の不純物層で囲まれた構造となっている。このような構造にすることで、光電変換部ＰＤの周縁と他の部材との界面に発生する欠陥や、該界面でのストレスの影響を受けにくくすることができる。
【００６０】
例えば、シリコン基板２１０の厚みを４μｍとしたとき、ｎ型不純物層ＰＤｂとｎ型シリコン基板２１０の表面との間のｐ型不純物層は、ボロンで形成し、厚さを約０．０５〜０．２μｍ、濃度を５×１０１８／ｃｍ３〜５×１０１９／ｃｍ３とする。また、シリコン基板２１０の裏面と光電変換部ＰＤの間のｐ型不純物層２１６は、ボロンで形成し、厚さを約０．２μｍ、濃度を１×１０１９／ｃｍ３以下とする。また、光電変換部ＰＤａは、リンで形成し、濃度を１×１０１７／ｃｍ３〜７×１０１７／ｃｍ３とする。光電変換部ＰＤｂは、Ａｓ（砒素）で形成し、濃度を１×１０１８／ｃｍ３〜５×１０１８／ｃｍ３とする。
【００６１】
配線層２２０は、絶縁層２１９と、リセットトランジスタＲＳＴｒのゲート電極ＲＧと、書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧと、読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧと、フローティングゲートＦＧと、これらのゲート電極を絶縁するための絶縁層とを備える。
【００６２】
ゲート電極ＲＧは、ｎ型不純物層２１８と光電変換部ＰＤとの間の基板２１０上に形成された絶縁層２１９の上に形成されている。
【００６３】
書き込みコントロールゲートＷＣＧは、ｐ型不純物層２１３の上方に、ｐ型不純物層２１３を覆って形成されている。
【００６４】
読み出しコントロールゲートＲＣＧは、ｎ型不純物層２１４とｎ型不純物層２１５の間の基板２１０上方に形成されている。
【００６５】
フローティングゲートＦＧは、ｐ型不純物層２１３と書き込みコントロールゲートＷＣＧとの間の絶縁層２１９上と、読み出しコントロールゲートＲＣＧ下方の絶縁層２１９上にそれぞれ形成されており、それぞれが配線により接続されている。
【００６６】
ＭＯＳ型イメージセンサ１００では、各画素部２１において、書き込みトランジスタＷＴの電荷注入領域（ｐ型不純物層２１３）が、平面視において光電変換部ＰＤと完全に重なった構成となっている。図６は、図５に示した断面図を配線層２２０側から見たときの平面模式図である。図６では、ｎ型不純物層ＰＤｂ、書き込みコントロールゲートＷＣＧ、フローティングゲートＦＧ以外の図示を省略している。ｐ型不純物層２１３は、書き込みコントロールゲートＷＣＧと重なる位置に配置されている。図６に示したＩＶ−ＩＶ線断面を示した図が図４に示した断面模式図である。
【００６７】
図６に示したように、光電変換部ＰＤと書き込みトランジスタＷＴの電荷注入領域とが重なることで、光電変換部ＰＤに蓄積された電荷をＦＮトンネル注入或いはダイレクトトンネル注入によってフローティングゲートＦＧに注入する場合に、書き込みコントロールゲートＷＣＧに印加した電圧（ＣＧ電圧）によってほぼ垂直方向に光電変換部ＰＤからフローティングゲートＦＧに電界を加えることができる。これにより、光電変換部ＰＤの電荷が書き込みコントロールゲートＷＣＧの方向に向かって加速されやすくなり、低いＣＧ電圧でトンネリングを起こさせることができる。このような構成により、効率的にトンネル電流を発生させることができる。
【００６８】
なお、図６の例では、書き込みトランジスタＷＴの電荷注入領域の全てが光電変換部ＰＤと重なる構成としているが、書き込みトランジスタＷＴの電荷注入領域の一部が光電変換部ＰＤと重なる構成であっても、電荷注入効率を向上させることができる。
【００６９】
以上のように構成されたＭＯＳ型イメージセンサ１００では、駆動制御回路４が、例えば静止画撮像時にはグローバルシャッタモード（全ての画素部２１で同時に露光を開始して撮像を行うモード）で各部を制御し、動画撮像時にはローリングシャッタモード（画素部行毎に露光開始タイミングをずらして撮像を行うモード）で各部を制御するものとしている。以下、この２つのモード時のＭＯＳ型イメージセンサ１００の動作について説明する。
【００７０】
図７は、図１に示すＭＯＳ型イメージセンサのローリングシャッタモード時の動作を説明するためのタイミングチャートである。図７において、“ＲＬ”は読み出し制御線ＲＬの電圧変化を示している。“ＷＬ”は書き込み制御線ＷＬの電圧変化を示している。“ＲＳＴ”はリセット制御線ＲＳＴの電圧変化を示している。“Ｖｒｓｔ”はリセット電源線Ｖｒｓｔの電圧変化を示している。“ＢＬ”は信号線ＢＬの電圧変化を示している。また、図７では、ｎ行目の画素部行に対応する各配線の電圧変化を示している。以下では、ｎ行目の画素部行に対応する各種配線のことをｎ行目の配線という。
【００７１】
図８は、図７に示した時刻ｔ１〜ｔ４の各時点でのｎ行目の画素部行に対応する配線の電位又は状態を示す図である。図９は、図７に示した時刻ｔ１〜ｔ４の各時点でのｎ行目の画素部行以外の画素部行に対応する配線の電位又は状態を示す図である。図８及び図９に示した“Ｏｐｅｎ”は配線を開放していることを意味する。
【００７２】
垂直駆動走査回路３は、ｎ行目の画素部行の露光期間開始の所定時間前になると、ｎ行目のリセット電源線Ｖｒｓｔの電圧をローレベル（例えば０Ｖ）からハイレベル（例えば８Ｖ）にする。次に、垂直駆動走査回路３は、ｎ行目のリセット制御線ＲＳＴの電圧をローレベル（例えば０Ｖ）からハイレベル（例えば３．３Ｖ）にする。これにより、リセットトランジスタＲＳＴｒがオンし、光電変換部ＰＤに蓄積されていた電荷（ここでは、ソースフォロア回路がｎチャネルＭＯＳトランジスタの構成を例にしているため、電子となる）がリセットトランジスタＲＳＴｒのドレイン領域に排出される。なお、ソースフォロア回路がｐチャネルＭＯＳトランジスタで構成されている場合には、キャリア電荷は正孔となる。
【００７３】
次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベル（例えば０Ｖ）からローレベル（リセット電源線Ｖｒｓｔの電圧の逆極性の電圧、例えば−８Ｖ）にする（時刻ｔ１）。これにより、フローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。時刻ｔ１において、ｎ行目以外の画素部行に対応する配線の状態は図９に示すようになっており、ｎ行目以外の画素部行では光電変換部ＰＤ及びフローティングゲートＦＧのリセットは行われない。
【００７４】
なお、フローティングゲートＦＧに蓄積されていた電荷の消去については、フローティングゲートＦＧの近傍に消去用の電極を設けておき、この電極に電荷を引き抜く方法等、他の方法を採用しても良い。
【００７５】
次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルに戻して、リセットトランジスタＲＳＴｒをオフにする。リセットトランジスタＲＳＴｒがオフされると、ｎ行目の画素部行の露光が開始される。露光開始後、垂直駆動走査回路３は、リセット電源線Ｖｒｓｔの電圧をローレベルに戻す。
【００７６】
露光期間が終了する所定時間前になると、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベル（例えば０Ｖ）からハイレベル（ＭＯＳ型イメージセンサ１００の電源電圧Ｖｄｄ）にする（時刻ｔ２）。
【００７７】
図９に示すように、時刻ｔ２時点でのｎ行目の画素部行以外の画素部行に対応する読み出し制御線ＲＬは開放のままとなっている。このため、ｎ行目の画素部行の各画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、その他の画素部２１のソースフォロア回路は非活性のままとなる。したがって、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴのみから、フローティングゲートＦＧの電位に応じた暗時信号が信号線ＢＬに出力される。
【００７８】
露光期間終了タイミングになると、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルからハイレベル（例えば８Ｖ）にして、ｎ行目の画素部２１の露光開始以降に、ｎ行目の画素部２１の光電変換部ＰＤで発生して蓄積された電荷を、その画素部２１のフローティングゲートＦＧに蓄積する（時刻ｔ３）。
【００７９】
次に、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線ＷＬの電圧がハイレベルになっている期間も、光電変換部ＰＤには光が入射しているため、この期間に光電変換部ＰＤで発生した電荷も、フローティングゲートＦＧに蓄積される。
【００８０】
電荷の書き込みを完了した後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする（時刻ｔ４）。
【００８１】
図９に示すように、時刻ｔ４時点でのｎ行目の画素部行以外の画素部行に対応する読み出し制御線ＲＬは開放のままとなっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた露光信号が信号線ＢＬに出力される。
【００８２】
このようにして信号線ＢＬに読み出された露光信号と暗時信号は列信号処理回路５に入力される。列信号処理回路５では、暗時信号のレベルから露光信号のレベルを減算する処理が実施されて、露光期間中における光電変換部ＰＤでの受光量に応じた撮像信号が得られる。この撮像信号は、デジタル変換された後、水平駆動走査回路７の制御によってＭＯＳ型イメージセンサ１００外部へと順次出力される。
【００８３】
垂直駆動走査回路３は、ｎ行目の画素部２１から得られた撮像信号がＭＯＳ型イメージセンサ１００外部へと出力された後、信号読み出し対象となる画素部行をｎ行目から（ｎ＋１）行目にし、上述した駆動を行って（ｎ＋１）行目の画素部２１から撮像信号を読み出す。読み出された撮像信号は水平駆動走査回路７により外部へ出力される。このような駆動が全ての画素部行に対して順次行われて、全ての画素部２１から撮像信号が出力される。
【００８４】
図１０は、図１に示すＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャートである。図１０における各表記は図７に示した内容と同じである。また、図１０では、ｎ行目の画素部行に対応する各配線の電圧変化を示している。
【００８５】
垂直駆動走査回路３は、全ての画素部２１の露光期間開始の所定時間前になると、全てのリセット電源線Ｖｒｓｔの電圧をローレベルからハイレベルにする。次に、垂直駆動走査回路３は、全てのリセット制御線ＲＳＴの電圧をローレベルからハイレベルにする。これにより、全てのリセットトランジスタＲＳＴｒがオンし、全ての光電変換部ＰＤに蓄積されていた電荷がリセットトランジスタＲＳＴｒのドレイン領域に排出される。
【００８６】
次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルからローレベルにする。これにより、フローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。
【００８７】
次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、全てのリセット制御線ＲＳＴの電圧をローレベルに戻して、全てのリセットトランジスタＲＳＴｒをオフにする。リセットトランジスタＲＳＴｒがオフされると、全ての画素部２１の露光が開始される。露光期間開始後、垂直駆動走査回路３は、全てのリセット電源線Ｖｒｓｔの電圧をローレベルに戻す。
【００８８】
露光期間終了タイミングになると、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルからハイレベルにして、全ての画素部２１の露光期間の開始以降に、各画素部２１の光電変換部ＰＤで発生して蓄積された電荷を、各画素部２１のフローティングゲートＦＧに蓄積する。
【００８９】
次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をミドルレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線ＷＬの電圧がハイレベルになっている期間も、光電変換部ＰＤには光が入射しているため、この期間に光電変換部ＰＤで発生した電荷も、フローティングゲートＦＧに蓄積される。
【００９０】
電荷の書き込みを完了した後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする。このときのｎ行目以外の画素部２１に対応する配線の状態は、図９に示した“読み出し”の項目に示した状態となっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた露光信号が信号線ＢＬに出力される。
【００９１】
露光信号の出力後、垂直駆動走査回路３は、ｎ行目のリセット電源線Ｖｒｓｔの電圧をローレベルからハイレベルにし、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルからハイレベルにする。
【００９２】
続いて、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルからローレベルにする。これにより、ｎ行目の画素部２１の光電変換部ＰＤ及びフローティングゲートＦＧに蓄積されていた電荷は、リセットトランジスタＲＳＴｒのドレイン領域に排出される。
【００９３】
電荷の排出後、垂直駆動走査回路３は、ｎ行目の書き込み制御線ＷＬの電圧をミドルレベルに戻し、続いて、ｎ行目のリセット制御線ＲＳＴの電圧をローレベルに戻して、ｎ行目のリセットトランジスタＲＳＴｒをオフにする。
【００９４】
ｎ行目のリセットトランジスタＲＳＴｒをオフにした後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする。このときのｎ行目以外の画素部２１に対応する配線の状態は、図９に示した“読み出し”の項目に示した状態となっている。このため、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、このソースフォロア回路のみから、フローティングゲートＦＧの電位に応じた暗時信号が信号線ＢＬに出力される。
【００９５】
このようにして信号線ＢＬに読み出された露光信号と暗時信号は列信号処理回路５に入力される。列信号処理回路５では、暗時信号のレベルから露光信号のレベルを減算する処理が実施されて、露光期間中における光電変換部ＰＤでの受光量に応じた撮像信号が得られる。この撮像信号は、デジタル変換された後、水平駆動走査回路７の制御によってＭＯＳ型イメージセンサ１００外部へと順次出力される。
【００９６】
垂直駆動走査回路３は、ｎ行目の画素部２１から得られた撮像信号がＭＯＳ型イメージセンサ１００外部へと出力された後、信号読み出し対象となる画素部行をｎ行目から（ｎ＋１）行目にし、上述した駆動を行って（ｎ＋１）行目の画素部２１から撮像信号を読み出す。読み出された撮像信号は水平駆動走査回路７により外部へ出力される。このような駆動が全ての画素部行に対して順次行われて、全ての画素部２１から撮像信号が出力される。
【００９７】
以上のように、ＭＯＳ型イメージセンサ１００によれば、書き込みトランジスタＷＴの電荷注入領域の少なくとも一部と光電変換部ＰＤとが重なっているため、光電変換部ＰＤからフローティングゲートＦＧへの電荷移動方向は、ＭＯＳ型イメージセンサ１００への光の入射方向と略一致する。この結果、書き込みコントロールゲートＷＣＧに印加した電位がフローティングゲートＦＧへの電荷注入に効率的に寄与し、書き込み（電荷注入）電圧の低電圧化が容易になる。特許文献２に記載のセンサでは、電荷注入方向が光入射方向とは反対でかつ斜め方向である。また、従来のCMOSセンサ（含む裏面照射型撮像素子）では、フォトダイオードで発生した電荷を浮遊拡散層（FD）に移動する方向が光入射方向とは９０°異なる方向である。このため、これらの素子を組み合わせても電荷注入効率を上げることは難しいが、本発明者は、フローティングゲートＦＧへの電荷移動および電荷注入方向を光の入射方向と略一致させることで電荷注入効率を上げられることを見出し、書き込み電圧の低電圧化を実現した。
【００９８】
また、ＭＯＳ型イメージセンサ１００によれば、各画素部２１において、光電変換部ＰＤの周りが、光電変換部ＰＤを構成する不純物とは異なる導電型の不純物層で囲まれているため、光電変換部ＰＤの周縁と他の部材との界面の欠陥やストレスの影響を受けにくくすることができ、低ノイズ化を実現することができる。
【００９９】
また、ＭＯＳ型イメージセンサ１００によれば、書き込みトランジスタＷＴが２端子構造になっているため、書き込みトランジスタＷＴの電荷注入領域に隣接させて、光電変換部ＰＤを構成する不純物と同じ導電型の不純物層を形成する必要がない。このため、光電変換部ＰＤの周りを、光電変換部ＰＤを構成する不純物とは異なる導電型の不純物層で囲うことが可能となり、低ノイズ化を実現することができる。
【０１００】
また、ＭＯＳ型イメージセンサ１００では、光電変換部ＰＤが、濃度の異なる２つの不純物層ＰＤａ，ＰＤｂで構成されており、この２つの不純物層が、基板２１０の裏面から表面に向かって不純物濃度が高くなる順番で積層されている。このため、光電変換部ＰＤのポテンシャルには勾配がつき、書き込みトランジスタＷＴの電荷注入領域近傍に電荷を集めやすくなる。この結果、フローティングゲートＦＧに電荷を書き込むのに必要な電圧の低電圧化が可能になる。なお、光電変換部ＰＤは、２つの不純物層からなる構造に限らず、３つ以上の不純物層からなる構造であっても良い。この場合も、基板２１０の裏面から表面に向かって不純物濃度が高くなる順番で不純物層を形成すれば良い。
【０１０１】
また、ＭＯＳ型イメージセンサ１００によれば、各画素部２１の読み出しトランジスタＲＴをソースフォロア回路の駆動トランジスタとして機能させることができ、光電変換部ＰＤで発生してフローティングゲートＦＧに蓄積された電荷に応じた信号を信号線ＢＬに読み出すことができる。そのため、信号線ＢＬの寄生容量の増大によるノイズの影響を受けにくくなり、ノイズに対する耐性を高めることができる。この結果、グローバルシャッタ機能を有する低ノイズ（高感度）のイメージセンサを提供することができる。
【０１０２】
また、ＭＯＳ型イメージセンサ１００によれば、画素部２１内のトランジスタ数を最少で３つにすることができる。このため、トランジスタ数が少ない分、光電変換部ＰＤの面積を大きくして高感度化を図ったり、画素部２１の数を増やして多画素化を図ったりすることができる。
【０１０３】
また、ＭＯＳ型イメージセンサ１００によれば、列信号処理回路５として一般的なＭＯＳ型イメージセンサの技術をそのまま使用することができるため、開発コストを抑えることができる。
【０１０４】
また、ＭＯＳ型イメージセンサ１００によれば、信号読み出し対象となる画素部行の読み出し制御線ＲＬにのみ、読み出しトランジスタＲＴのゲート電圧及びドレイン電圧を選択的に供給することができるので、消費電力を削減することができる。また、読み出しトランジスタＲＴのゲート電圧及びドレイン電圧を常に連動して制御することができるため、安定した読み出し動作を行うことができる。
【０１０５】
なお、ＭＯＳ型イメージセンサ１００の画素アレイ２の構成は、図２に示したものに限らない。画素部２１として、光電変換部と、該光電変換部で発生した電荷を蓄積する電荷蓄積部を含むトランジスタとを含む構成とし、この電荷蓄積部に蓄積された電荷に応じた信号を読み出すための読み出し部をセンサ内に設けた構成であれば、どのような構成であっても良い。例えば、特許文献２に開示されたような構成であっても良い。
【０１０６】
また、ＭＯＳ型イメージセンサ１００の各画素部２１には、図１１に示すように、遮光膜２２２と、カラーフィルタ及び平坦化膜２２３と、マイクロレンズ２２４とを設けても良い。
【０１０７】
遮光膜２２２は、シリコン基板２１０の裏面上に形成されており、光電変換部ＰＤに光を入射できるように開口が形成されている。遮光膜２２２は、画素分離層２１７とその周辺を覆うように形成されており、隣の画素部２１に入射してきた光が漏れ込んでしまうのを防ぐ機能を果たす。カラーフィルタ及び平坦化膜２２３は、遮光膜２２２上に形成された平坦化膜と、この平坦化膜上に形成されたカラーフィルタとを含む。マイクロレンズ２２４は、カラーフィルタ及び平坦化膜２２３上に形成され、遮光膜２２２の開口に光を集光する。
【０１０８】
図１１に示した構成によれば、隣接する画素部２１への光の漏れ込み量を減らすことができ、混色等を防ぐことができる。
【０１０９】
また、ＭＯＳ型イメージセンサ１００では、図１１に示した構成において遮光膜２２２を導電性材料で形成した構成、又は、図１２に示すように、各画素部２１のシリコン基板２１０の裏面上に透明電極２２５を設けた構成とし、この遮光膜２２２又は透明電極２２５に電圧を印加する電圧印加部をチップ内に設けても良い。このような構成にすることで、フローティングゲートＦＧの電荷の消去、フローティングゲートＦＧへの電荷の書き込みを効率的に行うことが可能になる。なお、遮光膜２２２又は透明電極２２５は、画素部行単位で結線し、画素部行毎に独立して電圧を供給できるようにしておく。
【０１１０】
以下、図１１に示した画素部構造を有するＭＯＳ型イメージセンサ１００の動作について説明する。図１２に示した画素部構造を有するＭＯＳ型イメージセンサ１００の動作は、図１１に示した画素部構造を有するＭＯＳ型イメージセンサ１００の動作において、遮光膜２２２に電圧を印加するか、透明電極２２５に電圧を印加するかだけが異なり、ほぼ同様の動作であるため、説明を省略する。
【０１１１】
図１３は、図１１に示した画素部構造を有するＭＯＳ型イメージセンサ１００のローリングシャッタモード時の動作を説明するためのタイミングチャートである。図１４は、図１１に示した画素部構造を有するＭＯＳ型イメージセンサ１００のグローバルシャッタモード時の動作を説明するためのタイミングチャートである。図１３及び図１４に示した  “Ｂａｃｋ  Ｂｉａｓ”は、遮光膜２２２に印加される電圧波形を示している。
【０１１２】
図１３に示したタイミングチャートは、図７に示したタイミングチャートにおいて、フローティングゲートＦＧの電荷消去時にローレベルにしていた書き込み制御線ＷＬの電圧をミドルレベルのままとし、その代わりに、電荷消去の期間、遮光膜２２２に印加する電圧をローレベル（例えば０Ｖ）からハイレベル（例えば８Ｖ）にしたものとなっている。また、図１４に示したタイミングチャートは、図１０に示したタイミングチャートにおいて、フローティングゲートＦＧの電荷消去時にローレベルにしていた書き込み制御線ＷＬの電圧をミドルレベルのままとし、その代わりに、電荷消去の期間、遮光膜２２２に印加する電圧をローレベルからハイレベルにしたものとなっている。このように、書き込み制御線ＷＬの電圧を固定にした状態で、遮光膜２２２に印加する電圧を変化させてフローティングゲートＦＧの電荷の消去を行うことで、電荷の消去をより容易に行うことができる。
【０１１３】
なお、図１３及び図１４に示したタイミングチャートにおいて、書き込み制御線ＷＬの電圧をハイレベルにしている期間に、書き込み制御線ＷＬの電圧とは反対極性の電圧を遮光膜２２２に印加するようにしても良い。このようにすることで、光電変換部ＰＤからフローティングゲートＦＧへの電荷の注入を促進することができ、電荷の書き込みをより容易に行うことができる。
【０１１４】
また、図１１に示した画素部構造を有するＭＯＳ型イメージセンサ１００において、図７及び図１０に示したタイミングチャートに基づく駆動を採用する場合には、遮光膜２２２に印加する電圧を常に固定（０Ｖ）にしておけば良い。
【０１１５】
これまでの説明では、信号読み出し部を構成するＭＯＳトランジスタをｎチャネルとしてきたが、ｐチャネルとした場合には、ｐ型とｎ型を全て逆とし、各配線に供給する電圧の極性を反対にすれば良い。
【０１１６】
以上説明したように、本明細書には次の事項が開示されている。
【０１１７】
開示されたＭＯＳ型イメージセンサは、複数の画素部を有するＭＯＳ型イメージセンサであって、前記画素部は、半導体基板内に形成された光電変換部と、前記半導体基板の表面に形成された半導体メモリであって、前記表面上に形成された絶縁膜上に設けられ前記光電変換部に蓄積される電荷を蓄積する電荷蓄積部を含む半導体メモリとを含み、前記光電変換部は、前記半導体基板の表面とは反対面の裏面から入射してきた光を受光して、この光に応じた電荷を発生して蓄積するものであり、前記半導体メモリの電荷注入領域の少なくとも一部が、平面視において、前記光電変換部と重なる位置に設けられている。
【０１１８】
この構成により、半導体メモリの電荷注入領域の下に光電変換部が存在することになるため、入射光に応じて光電変換部で発生した電荷を、光電変換部の電荷注入領域との重なり部分から該電荷注入領域を介して電荷蓄積部へと効率的に注入することができる。また、半導体メモリが形成された表面とは反対面から光を入射する構成のため、光電変換部への入射光量を多くすることができ、感度向上を図ることができる。また、電荷蓄積部に蓄積された電荷は、絶縁膜のポテンシャル障壁によって半導体基板と隔離されているため、信号読み出しタイミングの違いや、入射光強度の強弱、外部環境温度の変化等によって影響を受けるリスクが従来のイメージセンサに比べて低くなり、画質低下を防止することができる。
【０１１９】
開示されたＭＯＳ型イメージセンサは、前記半導体メモリの電荷注入領域の全部が、平面視において、前記光電変換部と重なる位置に設けられている。
【０１２０】
この構成により、電荷蓄積部への電荷蓄積効率を最大限に高めることができる。
【０１２１】
開示されたＭＯＳ型イメージセンサは、前記電荷蓄積部がフローティングゲートであり、前記画素部が、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、前記フローティングゲートに蓄積された電荷に応じて閾値電圧が変化する読み出しトランジスタを含み、前記半導体メモリが、前記光電変換部に接続されたソースとゲート電極の２端子構造となっている。
【０１２２】
この構成により、光電変換部の周囲を、光電変換部を構成する不純物とは異なる導電型の不純物層で囲うことが可能となり、光電変換部の周縁と他の部材との界面の欠陥やストレスの影響を受けにくくすることができる。
【０１２３】
開示されたＭＯＳ型イメージセンサは、前記光電変換部の周りが、前記光電変換部を構成する不純物とは異なる導電型の不純物層で囲まれている。
【０１２４】
この構成により、光電変換部の周縁と他の部材との界面の欠陥やストレスの影響を受けにくくすることができる。
【０１２５】
開示されたＭＯＳ型イメージセンサは、前記読み出しトランジスタが、前記光電変換部を構成する不純物とは異なる導電型のウェル層で前記光電変換部と分離されている。
【０１２６】
開示されたＭＯＳ型イメージセンサは、前記光電変換部が、濃度の異なる複数の不純物層で構成されており、前記複数の不純物層が、前記半導体基板の裏面から表面に向かって不純物濃度が高くなる順番で形成されている。
【０１２７】
この構成により、半導体メモリの電荷注入領域近傍に電荷を集めやすくなるため、電荷蓄積部に電荷を蓄積するのに必要な電圧の低電圧化が可能になる。
【０１２８】
開示されたＭＯＳ型イメージセンサは、前記半導体基板の裏面上に設けられた透明電極と、前記透明電極に電圧を供給する電圧供給部とを備える。
【０１２９】
この構成により、電荷蓄積部への電荷の蓄積速度と、電荷蓄積部の電荷の消去速度の最適化を図ることができる。
【０１３０】
開示されたＭＯＳ型イメージセンサは、前記画素部が、前記半導体基板の裏面上に設けられた遮光膜と、前記遮光膜上方に設けられ前記遮光膜の開口に光を集光するマイクロレンズとを備える。
【０１３１】
この構成により、隣接する画素部への光の漏れ込み量を減らすことができ、混色等を防ぐことができる。
【０１３２】
開示されたＭＯＳ型イメージセンサは、前記画素部が、前記半導体基板の裏面上に設けられた導電性材料からなる遮光膜と、前記遮光膜上方に設けられ前記遮光膜の開口に光を集光するマイクロレンズとを備え、前記遮光膜に電圧を供給する電圧供給部を備える。
【０１３３】
この構成により、隣接する画素部への光の漏れ込み量を減らすことができ、混色等を防ぐことができる。また、電荷蓄積部への電荷の蓄積速度と、電荷蓄積部の電荷の消去速度の最適化を図ることができる。
【０１３４】
開示された撮像装置は、前記ＭＯＳ型イメージセンサを備える。
【０１３５】
開示されたＭＯＳ型イメージセンサの駆動方法は、前記ＭＯＳ型イメージセンサの駆動方法であって、前記画素部が、前記半導体基板の裏面上に設けられた導電性材料膜を備え、前記導電性材料膜の電圧を固定した状態で、前記半導体メモリのゲート電極に印加する電圧を変化させることで、前記電荷蓄積部の電荷を消去する。
【０１３６】
開示されたＭＯＳ型イメージセンサの駆動方法は、前記ＭＯＳ型イメージセンサの駆動方法であって、前記画素部が、前記半導体基板の裏面上に設けられた導電性材料膜を備え、前記半導体メモリのゲート電極に印加する電圧を固定した状態で、前記導電性材料膜の電圧を変化させることで、前記電荷蓄積部の電荷を消去する。
【０１３７】
開示されたＭＯＳ型イメージセンサの駆動方法は、前記ＭＯＳ型イメージセンサの駆動方法であって、前記画素部が、前記半導体基板の裏面上に設けられた導電性材料膜を備え、前記電荷蓄積部に電荷を蓄積するための電圧を前記半導体メモリのゲート電極に印加しているときに、前記導電性材料膜に、該電圧とは逆極性の電圧を印加して、前記電荷蓄積部への電荷蓄積を促進する。
【符号の説明】
【０１３８】
２１  画素部
２２  負荷トランジスタ
１００  ＭＯＳ型イメージセンサ
ＲＴ  読み出しトランジスタ
ＷＴ  書き込みトランジスタ
ＰＤ  光電変換部
ＦＧ  フローティングゲート
ＢＬ  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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