(57)【要約】【課題】窒化物半導体による分極接合を用いた半導体素子において、高い歩留まりで高性能な素子を作製する。【解決手段】ＩｎａＧａ１−ａＮチャネル層９、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０、およびＩｎｂＧａ１−ｂＮキャップ層１１により分極接合を形成する（０≦ａ、ｂ、ｃ＜０．０２）。また、上記バリア層の膜厚Ｔ及びＡｌ組成ｘは、４１＜Ｔ＜３１０（単位：ｎｍ）、０．０８≦ｘ＜０．１２、又は３０＜Ｔ＜１５０、０．１２≦ｘ＜０．１６、又は２４＜Ｔ＜９２、０．１６≦ｘ＜０．２０、又は１９＜Ｔ＜６２、０．２０≦ｘ＜０．２４、又は１６＜Ｔ＜４５、０．２４≦ｘ＜０．２８、又は１４＜Ｔ＜３４、０．２８≦ｘ＜０．３２、又は１２＜Ｔ＜２７、０．３２≦ｘ＜０．３６、又は１１＜Ｔ＜２２、０．３６≦ｘ＜０．４０のいずれかの範囲にある。【選択図】図６
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【特許請求の範囲】
【請求項１】
少なくとも、ＩｎａＧａ１−ａＮからなる第一層、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮからなる第二層、及びＩｎｂＧａ１−ｂＮからなる第三層を含んで構成され、上記第二層は、上記第一層、及び上記第三層の間に配置されていて、これにより形成される分極接合を有し、
上記ａは０≦ａ＜０．０２の範囲にあり、
上記ｂは０≦ｂ＜０．０２の範囲にあり、
上記ｙは０≦ｙ＜０．０２の範囲にあり、
上記第二層における膜厚Ｔ、及びＡｌ組成ｘは、
４１ｎｍ＜Ｔ＜３１０ｎｍ、及び０．０８≦ｘ＜０．１２、
又は、３０ｎｍ＜Ｔ＜１５０ｎｍ、及び０．１２≦ｘ＜０．１６、
又は、２４ｎｍ＜Ｔ＜９２ｎｍ、及び０．１６≦ｘ＜０．２０、
又は、１９ｎｍ＜Ｔ＜６２ｎｍ、及び０．２０≦ｘ＜０．２４、
又は、１６ｎｍ＜Ｔ＜４５ｎｍ、及び０．２４≦ｘ＜０．２８、
又は、１４ｎｍ＜Ｔ＜３４ｎｍ、及び０．２８≦ｘ＜０．３２、
又は、１２ｎｍ＜Ｔ＜２７ｎｍ、及び０．３２≦ｘ＜０．３６、
又は、１１ｎｍ＜Ｔ＜２２ｎｍ、及び０．３６≦ｘ＜０．４０
のいずれかの範囲にあることを特徴とする半導体素子。
【請求項２】
上記第二層における膜厚Ｔ、及びＡｌ組成ｘは、
５９ｎｍ＜Ｔ＜３１０ｎｍ、及び０．０８≦ｘ＜０．１２、
又は、４３ｎｍ＜Ｔ＜１５０ｎｍ、及び０．１２≦ｘ＜０．１６、
又は、３３ｎｍ＜Ｔ＜９２ｎｍ、及び０．１６≦ｘ＜０．２０、
又は、２７ｎｍ＜Ｔ＜６２ｎｍ、及び０．２０≦ｘ＜０．２４、
又は、２３ｎｍ＜Ｔ＜４５ｎｍ、及び０．２４≦ｘ＜０．２８、
又は、２０ｎｍ＜Ｔ＜３４ｎｍ、及び０．２８≦ｘ＜０．３２、
又は、１７ｎｍ＜Ｔ＜２７ｎｍ、及び０．３２≦ｘ＜０．３６、
又は、１５ｎｍ＜Ｔ＜２２ｎｍ、及び０．３６≦ｘ＜０．４０
のいずれかの範囲にあることを特徴とする請求項１に記載の半導体素子。
【請求項３】
上記第一層、及び第二層、及び第三層は、意図的な不純物のドーピングを行わずに形成することを特徴とする請求項１又は２に記載の半導体素子。
【請求項４】
少なくとも、上記第一層、及び第二層の間、又は、上記第二層、及び第三層の間に、スペーサー層が設けられており、
かつ、上記スペーサ層の膜厚は２ｎｍ以下であることを特徴とする請求項１又は２に記載の半導体素子。
【請求項５】
上記半導体素子は、電力用途に用いられるショットキーバリアダイオードであることを特徴とする請求項１〜４のいずれかに記載の半導体素子。
【請求項６】
上記半導体素子は、電力用途に用いられるｐｎダイオードであることを特徴とする請求項１〜４のいずれかに記載の半導体素子。
【請求項７】
上記半導体素子は、電力用途に用いられる電界効果型トランジスタであり、キャリヤが電子または正孔であることを特徴とする請求項１〜４のいずれかに記載の半導体素子。
【請求項８】
上記半導体素子は、キャリヤが電子および正孔である電界効果型トランジスタを用いた相補型電界効果型トランジスタであることを特徴とする請求項１〜４のいずれかに記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体による分極接合を有する半導体素子に関するものである。
【背景技術】
【０００２】
電力用途に用いられる半導体素子には、オン状態における導通損失を低減するため、より低いオン抵抗が求められる。また、それぞれの用途に応じた、素子耐圧が要求される。しかし、半導体素子のオン抵抗と素子耐圧の間には、材料物性で決定されるトレードオフの関係が存在する。そのため、オン抵抗を低減すると、それに伴って素子耐圧が低下する傾向にある。
【０００３】
近年、特許文献１において、分極接合と呼ばれる半導体の素子構造が提案された。分極接合を用いることで、素子耐圧を劣化させずに、従来から考えられてきた材料限界を超えて、オン抵抗を低減することが出来る。
分極接合は、ヘテロ接合界面において分極電荷の発生する半導体を用いて、作製することが可能である。分極接合を作製することが可能な半導体として、例えば、窒化物半導体、酸化物半導体、及びＳｉＣなどがあげられる。
【０００４】
窒化物半導体は、高密度の分極電荷を有するため、分極接合の作製に適した材料である。窒化物半導体は、III族原子（Ａｌ、Ｉｎ、及びＧａ）と窒素原子（Ｎ）により構成される化合物半導体である。III族原子の総数は、窒素原子の数と同数であり、化学式としては
ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ              式（１）
で表わされる。（式中ｘ及びｙは、０≦ｘ≦１、０≦ｙ≦１、ｘ＋ｙ≦１を満足させる数値をもつものとする。）
【０００５】
ここで分極接合について詳しく説明する。図１に窒化物半導体による分極接合の一例を示す。分極接合とは、半導体のｐｎ接合の一種であり、半導体のヘテロ接合界面における、正及び負の分極電荷により、電子（二次元電子ガス）および正孔（二次元正孔ガス）を同時に発生させさることを特徴とする。図１では、ＧａＮ層１、ＡｌＧａＮ層２、及びＧａＮ層３を［０００１］方向に積層させることにより、ＧａＮ層１及びＡｌＧａＮ層２によるヘテロ界面に正の分極電荷が発生し、ＧａＮ層３及びＡｌＧａＮ層２によるヘテロ界面に負の分極電荷が形成される。この分極電荷により、図１に模式的に示すように、電子及び正孔がヘテロ界面付近に発生する。このように半導体のヘテロ界面における分極を用いて、電子および正孔を同時に発生させることを特徴とする、半導体のｐｎ接合を、本明細書では「分極接合」と定義する。
【０００６】
分極接合の特長は、このとき発生する電子および正孔の濃度が、ほぼ等しいことである。そのため、Ｓｉ素子で用いられている超接合と同様の、電荷補償効果が得られる。この分極接合を、半導体素子のドリフト領域に用いることで、素子耐圧を保ったまま、従来の素子に比べて、オン抵抗を低減することが可能となる。
分極接合は半導体のｐｎ接合の一種である。そのためｐｎ接合を有する様々な半導体素子に適用することが可能である。例えば、ｐｎダイオード、ショットーバリアダイオード、および電界効果方トランジスタなどに応用することが可能である。
【０００７】
窒化物半導体は、へテロ接合界面において高密度の分極電荷を発生させることが可能であり、そのため分極接合の作製に最も適した材料である。窒化物半導体による分極接合を用いて作製した半導体素子として、ダイオード（特許文献２、及び非特許文献１）、及び電界効果型トランジスタ（特許文献３）が報告されている。
ただし、分極接合は、従来のｐｎ接合と比較して、高性能な分極接合を歩留まりよく作製することが非常に難しい。従来のｐｎ接合は、イオン注入等の不純物ドーピング技術を用いて作製されるため、電子および正孔の濃度を自由に設計することが可能である。一方、分極接合は、ヘテロ接合界面の分極を用いて作製される。窒化物半導体による分極接合における、電子および正孔の濃度は、窒化物半導体の組成、および膜厚に対して急激に変化をする。電子および正孔の濃度の変化は、半導体素子特性に大きな影響をあたえる。そのため、窒化物半導体による分極接合を有する半導体素子において、高性能な半導体素子を高い歩留まりで作製するための、素子設計技術が必要とされている。
【０００８】
また、窒化物半導体は従来から広く用いられてきたＳｉと比較して、優れた材料物性を有している。そのため窒化物半導体を用いて、ｎ型およびｐ型のトランジスタを作製することが可能になれば、これを組み合わせた高性能な相補型電界効果型トランジスタを実現することが出来る。さらにこの相補型電界効果型トランジスタを集積化することで、Ｓｉの材料限界を超える性能をもつ、次世代集積回路の実現が期待されている。しかし、窒化物半導体はｐ型の導電性の制御が困難であるため、ｎ型と比較して、高性能なｐ型素子を作製することが困難である。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−１３４６０７
【特許文献２】特開２００７−１８４３８２
【特許文献３】特開２００７−１３４６０８
【非特許文献】
【００１０】
【非特許文献１】Hidetoshi Ishida,Daisuke Shibata, Manabu Yanagihara, Yasuhiro Uemoto, Hisayoshi Matsuo, TetsuzoUeda, Tsuyoshi Tanaka, Member, and Daisuke Ueda, Fellow, “Unlimited HighBreakdown Voltage by Natural Super Junction of Polarized Semiconductor”,IEEEIEEE ELECTRON DEVICE LETTERS, VOL. 29, NO. 10, 2008, pp. 1087-1089.
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の解決しようとする課題は、構造設計技術により、窒化物半導体による分極接合を用いた半導体素子において、９０％以上の高い歩留まりで高性能な素子を作製することである。また、これにより従来技術では困難な高い耐圧および低いオン抵抗を併せ持つ電力用半導体を作製することである。さらに、ｎ型およびｐ型の電界効果型トランジスタの作製を可能にし、これを組み合わせた相補型電界効果型トランジスタを作製することである。
【課題を解決するための手段】
【００１２】
上記課題は、次のような半導体素子を提供することにより解決される。
（１）図２に本発明による分極接合の概略図をしめす。少なくとも、ＩｎａＧａ１−ａＮからなる第一層４、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮからなる第二層５、及びＩｎｂＧａ１−ｂＮからなる第三層６を含んで構成され、上記第二層は、上記第一層、及び上記第三層の間に配置されており、上記ａは０≦ａ＜０．０２の範囲にあり、上記ｂは０≦ｂ＜０．０２の範囲にあり、上記ｙは０≦ｙ＜０．０２の範囲にあり、これにより形成される分極接合を有することを特徴とする。
【００１３】
また、上記第二層における膜厚Ｔ、及びＡｌ組成ｘは、図３に示される線分Ａ、線分Ｂ、線分Ｃ、線分Ｄ、線分Ｅ、及び線分Ｆで囲まれる範囲であることを特徴とする。これを数値で表すと、上記第二層における膜厚Ｔ、及びＡｌ組成ｘは、４１ｎｍ＜Ｔ＜３１０ｎｍ、及び０．０８≦ｘ＜０．１２、又は、３０ｎｍ＜Ｔ＜１５０ｎｍ、及び０．１２≦ｘ＜０．１６、又は、２４ｎｍ＜Ｔ＜９２ｎｍ、及び０．１６≦ｘ＜０．２０、又は、１９ｎｍ＜Ｔ＜６２ｎｍ、及び０．２０≦ｘ＜０．２４、又は、１６ｎｍ＜Ｔ＜４５ｎｍ、及び０．２４≦ｘ＜０．２８、又は、１４ｎｍ＜Ｔ＜３４ｎｍ、及び０．２８≦ｘ＜０．３２、又は、１２ｎｍ＜Ｔ＜２７ｎｍ、及び０．３２≦ｘ＜０．３６、又は、１１ｎｍ＜Ｔ＜２２ｎｍ、及び０．３６≦ｘ＜０．４０のいずれかの範囲にある。
【００１４】
（２）上記第二層における膜厚Ｔ、及びＡｌ組成ｘは、図３に示される線分Ａ、線分Ｂ、線分Ｇ、及び線分Ｆで囲まれる範囲であることを特徴とする。これを数値で表すと、上記第二層における膜厚Ｔ、及びＡｌ組成ｘは、５９ｎｍ＜Ｔ＜３１０ｎｍ、及び０．０８≦ｘ＜０．１２、又は、４３ｎｍ＜Ｔ＜１５０ｎｍ、及び０．１２≦ｘ＜０．１６、又は、３３ｎｍ＜Ｔ＜９２ｎｍ、及び０．１６≦ｘ＜０．２０、又は、２７ｎｍ＜Ｔ＜６２ｎｍ、及び０．２０≦ｘ＜０．２４、又は、２３ｎｍ＜Ｔ＜４５ｎｍ、及び０．２４≦ｘ＜０．２８、又は、２０ｎｍ＜Ｔ＜３４ｎｍ、及び０．２８≦ｘ＜０．３２、又は、１７ｎｍ＜Ｔ＜２７ｎｍ、及び０．３２≦ｘ＜０．３６、又は、１５ｎｍ＜Ｔ＜２２ｎｍ、及び０．３６≦ｘ＜０．４０のいずれかの範囲にある。
【００１５】
（３）上記第一層、及び第二層、及び第三層は、意図的な不純物のドーピングを行わずに形成することができる。
（４）少なくとも、上記第一層、及び第二層の間、又は、上記第二層、及び第三層の間に、スペーサー層が設けられており、かつ、上記スペーサ層の膜厚は２ｎｍ以下である。
（５）上記半導体素子は、電力用途に用いられるショットキーバリアダイオードとすることができる。
（６）上記半導体素子は、電力用途に用いられるｐｎダイオードとすることができる。
（７）上記半導体素子は、電力用途に用いられる電界効果型トランジスタとすることができ、キャリヤが電子または正孔である。
（８）上記半導体素子は、キャリヤが電子および正孔である電界効果型トランジスタを用いた、相補型電界効果型トランジスタとすることができる。また、本発明による構造設計技術はｎ型、ｐ形電界効果トランジスタだけでなく、ノーマリオン型、ノーマリオフ型の電界効果トランジスタに適用できる。
【発明の効果】
【００１６】
本発明による構造設計技術を用いることで、窒化物半導体による分極接合を用いた半導体素子において、９０％以上の高い歩留まりで高性能な素子を提供することが可能となる。
図２に示した分極接合における、素子構造と素子特性の関係の概略図を図４に示す。ここで、素子構造として、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ層５における、Ａｌ組成ｘおよび膜厚Ｔに注目する。Ａｌ組成ｘが小さすぎるとオン抵抗が増加し、また、大きすぎると素子耐圧が低下する傾向がある。また、膜厚Ｔが小さすぎるとオン抵抗が増加し、また、大きすぎると素子耐圧が低下する傾向がある。そのため、低いオン抵抗及び高い素子耐圧を同時に実現するためには、図４に示すように、構造設計における「許容範囲」が存在する。この「許容範囲」から外れると素子特性が急激に悪化する。
【００１７】
図５はＡｌ組成ｘが０．２８における、膜厚Ｔと素子特性の関係である。膜厚Ｔを薄くするとオン抵抗の急激に増加する。ここでオン抵抗には、電子（二次元電子ガス）をチャネルとするｎ型素子のオン抵抗、および正孔（二次元正孔ガス）をチャネルとするｐ型素子におけるオン抵抗の二種類が存在する。ｐチャネル素子におけるオン抵抗の増加が、ｎチャネルに比べて非常に大きい。
一方、膜厚Ｔを厚くするとオン抵抗の増加および耐圧の急激な低下が発生する。低いｎ型オン抵抗およびｐ型オン抵抗、および高い素子耐圧を同時にもつ高性能な半導体素子を高い歩留まりで作製するためには、膜厚Ｔの「許容範囲」が存在する。
【００１８】
様々なＡｌ組成ｘ及び膜厚Ｔにおける「許容範囲」を、具体的に明らかにしたのが、図３である。図３における線分Ａ、線分Ｂ、線分Ｃ、線分Ｄ、線分Ｅ、及び線分Ｆで囲まれる範囲に含まれる、Ａｌ組成ｘ及び膜厚Ｔを用いて、構造設計を行うことにより、分極接合を用いた高性能化な半導体素子を、９０％以上の高い歩留まりで作製することができる。
【００１９】
次に上記（２）記載の半導体素子では、図４における「より好ましい範囲」においてＡｌ組成ｘ及び膜厚Ｔを構造設計することにより、さらに高性能な半導体素子を高い歩留まりで作製することが出来る。Ａｌ組成が０．２８における「より好ましい許容範囲」を図５にしめす。さらに、様々なＡｌ組成ｘ及び膜厚Ｔにおける「より好ましい許容範囲」を、具体的に明らかにしたのが、図３である。図３における線分Ａ、線分Ｂ、線分Ｇ、及び線分Ｆで囲まれる範囲に含まれる、Ａｌ組成ｘ及び膜厚Ｔを用いて、構造設計を行うことによりことにより、上記（１）と比較して、より高性能な半導体素子を９５％以上の歩留まりで作製することができる。
【００２０】
次に上記（３）記載の半導体素子では、意図的な不純物のドーピングを行わずに形成した分極接合を用いることで、ドーピングによる不純物のばらつきを抑制することが可能となり、高性能化な半導体素子を、高い歩留まりで作製することが出来る。
【００２１】
次に上記（４）記載の半導体素子では、任意のスペーサ層を設けても、その膜厚を２ｎｍ以下に設計することで、分極接合を用いた高性能化な半導体素子を、高い歩留まりで作製することが出来る。
【００２２】
次に上記（５）記載の半導体素子は、電力用途に用いられるショットキーバリアダイオードであることを特徴とし、これにより分極接合を用いた高性能化なショットキーバリアダイオードを、高い歩留まりで作製することが出来る。
【００２３】
次に上記（６）記載の半導体素子は、電力用途に用いられるｐｎダイオードであることを特徴とし、これにより分極接合を用いた高性能化なｐｎダイオードを、高い歩留まりで作製することが出来る。
【００２４】
次に上記（７）記載の半導体素子は、電力用途に用いられる電界効果型トランジスタであり、キャリヤが電子または正孔であることを特徴とし、これにより分極接合を用いた高性能化な電界効果型トランジスタを、高い歩留まりで作製することが出来る。
【００２５】
次に上記（８）記載の半導体素子は、キャリヤが電子および正孔である電界効果型トランジスタを用いた、相補型電界効果型トランジスタであることを特徴とし、これにより分極接合を用いた高性能化な相補型電界効果型トランジスタを、高い歩留まりで作製することが出来る。また、本発明による構造設計技術は、ダイオードを逆並列にそれぞれ接続したノーマリオフ型スイッチを逆直列に接続する交流スイッチだけでなく、逆並列にダイオードが接続されたノーマリオフ型スイッチと逆並列にダイオードが接続されたノーマリオン型スイッチを逆直列に接続した交流スイッチにも適応できる。またこれらの半導体素子を使った集積回路も可能になる。
【図面の簡単な説明】
【００２６】
【図１】窒化物半導体による分極接合の概略図
【図２】本発明における分極接合の概略図
【図３】本発明における層構造条件領域を示す図
【図４】本発明の効果を説明するための構造設計と素子特性の関係の概略図
【図５】Ａｌ組成ｘが０．２８における層構造条件領域を示す図
【図６】本発明を用いたショットキーバリアダイオードの概略図
【図７】本発明を用いた電界効果型トランジスタの概略図
【発明を実施するための形態】
【００２７】
［実施の形態１］
以下では、本発明をダイオードに適用した場合における、実施の形態を図面により説明する。図６は、本発明を適用したショットキーバリアダイオードの一例を模式的に示すものである。
単結晶基板７の上に、結晶成長により窒化物半導体層を形成する。単結晶基板７には、Ｓａｐｐｈｉｒｅ、ＳｉＣ、Ｓｉ、及びＧａＮ等を用いることが出来る。結晶成長７には、有機金属気相成長法、及び分子線エピタキシー法などの、既存の成長法を用いることが出来る。
【００２８】
まず始めに、成長初期層８を形成することが好ましい。この成長初期層８は、この上に形成する窒化物半導体層の、結晶性を向上させるものであり、例えば、ＧａＮ低温緩衝層、ＡｌＮ低温緩衝層、ＡｌＮ高温成長層などを用いることが出来る。ただし、成長初期層８は本発明において必須ではない。
【００２９】
次に、ＩｎａＧａ１−ａＮチャネル層９を形成する。ＩｎａＧａ１−ａＮチャネル層９のＩｎ組成ａは、０．０２以下とする。ＩｎａＧａ１−ａＮチャネル層９の膜厚は特に限定されないが、５０ｎｍ〜１０ｕｍがあげられ、好ましくは２００ｎｍ〜６ｕｍであり、より好ましくは５００ｎｍ〜３ｕｍである。また、ＩｎａＧａ１−ａＮチャネル層９は意図的な不純物ドーピングを行わずに形成することが好ましい。
【００３０】
次に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０を形成する。ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０の膜厚ＴおよびＡｌ組成ｘは、図３に示される線分Ａ、線分Ｂ、線分Ｃ、線分Ｄ、線分Ｅ、及び線分Ｆで囲まれる範囲であり、好ましくは線分Ａ、線分Ｂ、線分Ｇ、及び線分Ｆで囲まれる範囲である。また、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０は意図的な不純物ドーピングを行わずに形成することが好ましい。
【００３１】
次に、ＩｎｂＧａ１−ｂＮキャップ層１１を形成する。ＩｎｂＧａ１−ｂＮキャップ層１１の膜厚は特に限定されないが、２ｎｍ〜５００ｎｍがあげられ、好ましくは１０ｎｍ〜１００ｎｍである。また、ＩｎｂＧａ１−ｂＮキャップ層１３は意図的な不純物ドーピングを行わずに形成することが好ましい。
上記ＩｎａＧａ１−ａＮチャネル層９、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０、及びＩｎｂＧａ１−ｂＮキャップ層１１により、分極接合１６が形成される。
【００３２】
次に、ｐ−ＩｎＧａＮコンタクト層１２を形成することが好ましい。ｐ−ＩｎＧａＮコンタクト層１２は、オーミックコンタクトを形成しやすくする効果がある。ｐ−ＩｎＧａＮコンタクト層１２の膜厚及びアクセプタ濃度は、特に限定されないが、１ｎｍ〜５００ｎｍ及び１×１０１５〜１×１０２１ｃｍ−３があげられ、好ましくは２ｎｍ〜５０ｎｍ及び１×１０１７〜１×１０２０ｃｍ−３である。ただし、ｐ−ＩｎＧａＮコンタクト層１２は本発明において必須ではない。
【００３３】
次に、各種電極の形成を行う。アノード電極１３は電子に対してショットキー特性を有しており、既存の窒化物半導体素子におけるショットキー電極の形成技術を用いることができる。アノード電極１３の材料は、特に限定されないが、例えば、Ｎｉ系合金およびＰｔ系合金などがあげられる。
アノード補助電極１４は、正孔に対してオーミック特製を有しており、既存の窒化物半導体素子におけるオーミック電極の形成技術を用いることができる。アノード補助電極１４の材料は、特に限定されないが、例えば、Ｎｉ系合金およびＰｔ系合金などがあげられる。
【００３４】
また、アノード電極１３及びアノード補助電極１４は、電気的に接続されている。カソード電極１５は、電子に対してオーミック特製を有しており、既存の窒化物半導体素子におけるショットキー電極の形成技術を用いることができる。アノード補助電極１５の材料は、特に限定されないが、例えば、Ｔｉ系合金などがあげられる。
【００３５】
［実施の形態２］
以下では、本発明を電界効果型トランジスタに適用した場合における、実施の形態を図面により説明する。図７は、本発明を適用した電界効果型トランジスタの一例を模式的に示すものである。
単結晶基板７の上に、結晶成長により窒化物半導体層を形成する。単結晶基板７には、Ｓａｐｐｈｉｒｅ、ＳｉＣ、Ｓｉ、及びＧａＮ等を用いることが出来る。結晶成長７には、有機金属気相成長法、及び分子線エピタキシー法などの、既存の成長法を用いることが出来る。
【００３６】
まず始めに、成長初期層８を形成することが好ましい。この成長初期層８は、この上に形成する窒化物半導体層の、結晶性を向上させるものであり、例えば、ＧａＮ低温緩衝層、ＡｌＮ低温緩衝層、ＡｌＮ高温成長層などを用いることが出来る。ただし、成長初期層８は本発明において必須ではない。
【００３７】
次に、ＩｎａＧａ１−ａＮチャネル層９を形成する。ＩｎａＧａ１−ａＮチャネル層９のＩｎ組成ａは、０．０２以下とする。ＩｎａＧａ１−ａＮチャネル層９の膜厚は特に限定されないが、５０ｎｍ〜１０ｕｍがあげられ、好ましくは２００ｎｍ〜６ｕｍであり、より好ましくは５００ｎｍ〜３ｕｍである。また、ＩｎａＧａ１−ａＮチャネル層９は意図的な不純物ドーピングを行わずに形成することが好ましい。
【００３８】
次に、スペーサ層１７を形成する。スペーサ層１７には、任意の組成をもつ窒化物半導体を用いることができ、例えば、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、及びＩｎＧａＮがあげられる。スペーサ層１７により、キャリアの空間的な局在化が起こりオン抵抗の低減が期待できる。スペーサ層の膜厚が厚すぎると、本発明による構造設計を用いることが不可能となる。そのため、スペーサ層２０の膜厚は２ｎｍ以下とする。このように、本発明における分極接合では、そのヘテロ界面において２ｎｍ以下のスペーサ層を挿入することができる。ただし、スペーサ層は、本発明において必須ではない。
【００３９】
次に、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０を形成する。ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０の膜厚ＴおよびＡｌ組成ｘは、図３に示される線分Ａ、線分Ｂ、線分Ｃ、線分Ｄ、線分Ｅ、及び線分Ｆで囲まれる範囲であり、好ましくは線分Ａ、線分Ｂ、線分Ｇ、及び線分Ｆで囲まれる範囲である。また、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０は意図的な不純物ドーピングを行わずに形成することが好ましい。
【００４０】
次に、ＩｎｂＧａ１−ｂＮキャップ層１１を形成する。ＩｎｂＧａ１−ｂＮキャップ層１１の膜厚は特に限定されないが、２ｎｍ〜５００ｎｍがあげられ、好ましくは１０ｎｍ〜１００ｎｍである。また、ＩｎｂＧａ１−ｂＮキャップ層１３は意図的な不純物ドーピングを行わずに形成することが好ましい。
上記ＩｎａＧａ１−ａＮチャネル層９、ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層１０、及びＩｎｂＧａ１−ｂＮキャップ層１１により、分極接合１６が形成される。
【００４１】
次に、ｐ−ＩｎＧａＮコンタクト層１２を形成することが好ましい。ｐ−ＩｎＧａＮコンタクト層１２は、オーミックコンタクトを形成しやすくする効果がある。ｐ−ＩｎＧａＮコンタクト層１２の膜厚及びアクセプタ濃度は、特に限定されないが、１ｎｍ〜５００ｎｍ及び１×１０１５〜１×１０２１ｃｍ−３があげられ、好ましくは２ｎｍ〜５０ｎｍ及び１×１０１７〜１×１０２０ｃｍ−３である。ただし、ｐ−ＩｎＧａＮコンタクト層１２は本発明において必須ではない。
【００４２】
次に、各種電極の形成を行う。ゲート電極２０は電子に対してショットキー特性を有しており、既存の窒化物半導体素子におけるショットキー電極の形成技術を用いることができる。ゲート電極２０の材料は、特に限定されないが、例えば、Ｎｉ系合金およびＰｔ系合金などがあげられる。
【００４３】
ソース電極１８及びドレイン電極２１は、電子に対してオーミック特性を有しており、既存の窒化物半導体素子におけるオーミック電極の形成技術を用いることができる。ソース電極１８及びドレイン電極２１の材料は、特に限定されないが、例えば、Ｔｉ系合金などがあげられる。
ソース補助電極１９は、正孔に対してオーミック特性を有しており、既存の窒化物半導体素子におけるショットキー電極の形成技術を用いることができる。ソース補助電極１９の材料は、特に限定されないが、例えば、Ｎｉ系合金およびＰｔ系合金などがあげられる。また、ソース電極１８及びソース補助電極１９は、電気的に接続されている。
【産業上の利用可能性】
【００４４】
本発明の解決しようとする課題は、窒化物半導体による分極接合における構造設計により、高性能化な半導体素子を高い歩留まりで提供するものであり、電力用途に用いられるショットキーバリアダイオード、ｐｎダイオード、および電界効果型トランジスタに利用することが出来る。窒化物半導体素子の動作損失はシリコン素子と比較して非常に小さく、電力変換器の高効率化、小型化が可能になり、太陽光発電、ヒートポンプ用モータ、電動自動車、照明など多くの応用装置の省エネ化に寄与できる。また、本発明により高性能なｎ型およびｐ型の電界効果型トランジスタを実現することが可能となり、本発明からなる技術は次世代パワー集積回路に利用することが出来る。本発明は交流スイッチを持つ次世代パワー集積回路にも利用することができる。パワー集積回路は現在、シリコン半導体素子で構成されているが、その高い動作損失から数100W以下の電力変換回路にしか適用されていないが、本発明を使うとシリコンより一桁以上動作損失が少ない窒化物半導体による集積化電力変換回路が可能になる。その結果、利用範囲の非常に広い家電用モータ、情報通信用電源などに使われる数ｋＷ以下の電力変換器にパワーＩＣが適用できるようになり、モータや電源の省エネルギー化に大きく貢献できる。
【符号の説明】
【００４５】
１  ＧａＮ層
２  ＡｌＧａＮ層
３  ＧａＮ層
４  ＩｎａＧａ１−ａＮ層
５  ＡｌｘＩｎｙＧａ１−ｘ−ｙＮ層
６  ＩｎｂＧａ１−ｂＮ層
７  単結晶基板
８  成長初期層
９  ＩｎａＧａ１−ａＮチャネル層
１０  ＡｌｘＩｎｙＧａ１−ｘ−ｙＮバリア層
１１  ＩｎｂＧａ１−ｂＮキャップ層
１２  ｐ−ＩｎＧａＮコンタクト層
１３  アノード電極
１４  アノード補助電極
１５  カソード電極
１６  分極接合
１７  スペーサ層
１８  ソース電極
１９  ソース補助電極
２０  ゲート電極
２１  ドレイン電極
【図１】
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【図２】
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【図５】
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【図６】
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【図７】
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【図３】
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【図４】
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