(57)【要約】【課題】データ読み出し動作の信頼性を向上させた不揮発性半導体記憶装置を提供する。【解決手段】一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第１配線、第２配線、及び制御回路を有する。メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。第１配線は、メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第１電圧に充電される。第２配線は、メモリストリングの他端側に電気的に接続されて、読み出し動作の際に第１電圧よりも低い第２電圧とされる。制御回路は、書き込み動作時に、メモリストリング中において、第２配線に近い側に位置するメモリセルから順に書込みを行なうように制御する。一方、制御回路は、読み出し動作時に、選択メモリセルが第１配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する。【選択図】図８
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【特許請求の範囲】
【請求項１】
直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第１電圧に充電される第１配線と、
前記メモリストリングの他端側に電気的に接続されて、読み出し動作の際に前記第１電圧よりも低い第２電圧とされる第２配線と、
前記メモリセルへのデータ書き込み及び前記メモリセルからのデータ読み出しを制御する制御回路とを備え、
前記制御回路は、前記書き込み動作時に、前記メモリストリング中において、前記第２配線に近い側に位置する前記メモリセルから順に書込みを行なうように制御する一方、前記読み出し動作時に、選択メモリセルが前記第１配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
選択メモリセルからみて前記第１配線側に位置する前記非選択メモリセルを第１非選択メモリセルとし、選択メモリセルからみて前記第２配線側に位置する非選択メモリセルを第２非選択メモリセルとした場合、
前記第１非選択メモリセルのゲートに印加される第１電圧に比べ、前記第２非選択メモリセルのゲートに印加される第２電圧が高い電圧とされる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記選択メモリセルと隣接して位置する非選択メモリセルを第３非選択メモリセルとし、前記第３非選択メモリセルと隣接する非選択メモリセルを第４非選択メモリセルとした場合、
前記４非選択メモリセルのゲートに印加される第４電圧に比べ、前記第３非選択メモリセルのゲートに印加される第３電圧が高い電圧とされる
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記直列に接続されたメモリセルの一端に接続された第１ダミーメモリセルと、
前記直列に接続されたメモリセルの他端に接続された第２ダミーメモリセルとをさらに備え、
前記制御回路は、
前記第１ダミーメモリセルのゲート及び前記第２ダミーメモリセルのゲートに、前記非選択メモリセルのゲートに印加される電圧より低い電圧を印加する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、所定の閾値電圧に基づき、書込みが完了した否かを確認するベリファイチェックをベリファイ電圧にて実行し、
前記ベリファイ電圧は、前記第２配線に近い前記メモリセルほど低くなるように設定されている
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。
【請求項６】
直列接続された複数のメモリセルからなるメモリストリングを配列してなるメモリセルアレイと、
前記メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第１電圧に充電される第１配線と、
前記メモリストリングの他端側に電気的に接続されて、読み出し動作の際に前記第１電圧よりも低い第２電圧とされる第２配線と、
前記メモリセルへのデータ書き込み及び前記メモリセルからのデータ読み出しを制御する制御回路とを備え、
前記制御回路は、前記書き込み動作時に、前記メモリストリング中において、前記第２配線に近い側に位置する前記メモリセルから順に書込みを行なうように制御する一方、前記読み出し動作時に、選択メモリセルが前記第２配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する
ことを特徴とする不揮発性半導体記憶装置。
【請求項７】
選択メモリセルからみて前記第１配線側に位置する前記非選択メモリセルを第１非選択メモリセルとし、選択メモリセルからみて前記第２配線側に位置する非選択メモリセルを第２非選択メモリセルとした場合、
前記第１非選択メモリセルのゲートに印加される第１電圧に比べ、前記第２非選択メモリセルのゲートに印加される第２電圧が高い電圧とされる
ことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記選択メモリセルと隣接して位置する非選択メモリセルを第３非選択メモリセルとし、前記第３非選択メモリセルと隣接する非選択メモリセルを第４非選択メモリセルとした場合、
前記４非選択メモリセルのゲートに印加される第４電圧に比べ、前記第３非選択メモリセルのゲートに印加される第３電圧が高い電圧とされる
ことを特徴とする請求項６又は請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記直列に接続されたメモリセルの一端に接続された第１ダミーメモリセルと、
前記直列に接続されたメモリセルの他端に接続された第２ダミーメモリセルとをさらに備え、
前記制御回路は、
前記第１ダミーメモリセルのゲート及び前記第２ダミーメモリセルのゲートに、前記非選択メモリセルのゲートに印加される電圧より低い電圧を印加する
ことを特徴とする請求項６乃至請求項８のいずれか１項記載の不揮発性半導体記憶装置。
【請求項１０】
前記制御回路は、所定の閾値電圧に基づき、書込みが完了した否かを確認するベリファイチェックをベリファイ電圧にて実行し、
前記ベリファイ電圧は、前記第２配線に近い前記メモリセルほど低くなるように設定されている
ことを特徴とする請求項６乃至請求項９のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、電気的書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【背景技術】
【０００２】
近年、ＮＡＮＤ型フラッシュメモリの微細化が進む中、データの読み出し時の信頼性が問題になっている。
【０００３】
ＮＡＮＤ型フラッシュメモリは、直列に接続されたメモリセル、その直列に接続されたメモリセルの一端側に接続されたソース線、及びその他端側に接続されたビット線を有する。
【０００４】
このＮＡＮＤ型フラッシュメモリでデータを書き込む際、次の順序でメモリセルへの印加電圧を変化させる。すなわち、非選択メモリセルのゲートに閾値電圧を変化させない程度のパス電圧Ｖｐａｓｓ（８Ｖ程度）を印加して、非選択メモリセルをオン状態とする。そして、選択メモリセルのゲートにプログラム電圧Ｖｐｒｇ（２０Ｖ以上）を印加して、選択メモリセルのフローティングゲートに電荷を蓄積させる。これにより、選択メモリセルの閾値電圧は上昇する（選択メモリセルに“０”データが書き込まれる）。以上が書き込みの手順である。
【０００５】
そして、データをソース線側のメモリセルから順番に書き込んでいく、所謂シーケンシャル書き込み方式が一般的に採用されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−０４８６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
実施形態は、データ読み出し動作の信頼性を向上させた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第１配線、第２配線、及び制御回路を有する。メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。第１配線は、メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第１電圧に充電される。第２配線は、メモリストリングの他端側に電気的に接続されて、読み出し動作の際に第１電圧よりも低い第２電圧とされる。制御回路は、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを制御する。また、制御回路は、書き込み動作時に、メモリストリング中において、第２配線に近い側に位置するメモリセルから順に書込みを行なうように制御する。一方、制御回路は、読み出し動作時に、選択メモリセルが第１配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する。
【０００９】
一態様に係る不揮発性半導体記憶装置は、メモリセルアレイ、第１配線、第２配線、及び制御回路を有する。メモリセルアレイは、直列接続された複数のメモリセルからなるメモリストリングを配列してなる。第１配線は、メモリストリングの一端側に電気的に接続されて、読み出し動作の際に第１電圧に充電される。第２配線は、メモリストリングの他端側に電気的に接続されて、読み出し動作の際に第１電圧よりも低い第２電圧とされる。制御回路は、メモリセルへのデータ書き込み及びメモリセルからのデータ読み出しを制御する。また、制御回路は、書き込み動作時に、メモリストリング中において、第２配線に近い側に位置するメモリセルから順に書込みを行なうように制御する。一方、制御回路は、読み出し動作時に、選択メモリセルが第２配線に近い領域にあるほど、非選択メモリセルのゲートに高い電圧を印加する。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】第１実施形態に係るメモリのメモリセルアレイ１１を示す等価回路図である。
【図３】メモリセルＭの断面図である。
【図４】選択トランジスタＳ１、Ｓ２の断面図である。
【図５】ＮＡＮＤセルユニットＮＵの断面図である。
【図６】メモリセルＭの閾値電圧の分布を示す図である。
【図７】第１実施形態に係る不揮発性半導体記憶装置の読出動作を示すタイミングチャートである。
【図８】第１実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図９】第２実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図１０】第３実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図１１】メモリセルＭの間に生じるカップリングＣを示す図である。
【図１２】第４実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図１３】第５実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図１４】第６実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図１５】第７実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図１６】第８実施形態に係るメモリのメモリセルアレイ１１を示す等価回路図である。
【図１７】第８実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図１８】第９実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図１９】第１０実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２０】第１１実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２１】第１２実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２２】第１３実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２３】第１４実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２４】第１５実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２５】第１６実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２６】第１７実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２７】第１８実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２８】第１９実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図２９】第２０実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図３０】第２１実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図３１】第２２実施形態のベリファイチェックを説明するためのメモリセルＭの閾値電圧の分布を示す図である。
【図３２】第２２実施形態に係る不揮発性半導体記憶装置の動作を示すフローチャートである。
【図３３】第２２実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図３４】第２３実施形態に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図３５】第２３実施形態に係る不揮発性半導体記憶装置のベリファイチェック時、読出動作時の印加電圧の一例を示す図である。
【図３６】第２３実施形態の変形例に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図３７】４値記憶のフラッシュメモリにおける書込みデータの例を示す。
【図３８】４値記憶のフラッシュメモリにおけるデータ書込み手順を示す概念図である。
【図３９】４値記憶のフラッシュメモリにおけるデータ書込み手順を示す概念図である。
【図４０】４値記憶のフラッシュメモリにおけるデータ書込み手順を示す概念図である。
【図４１】本実施形態の変形例に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【図４２】本実施形態の変形例に係る不揮発性半導体記憶装置の読出動作時の印加電圧を示す図である。
【発明を実施するための形態】
【００１１】
以下、添付した図面を参照して、実施形態を説明する。
【００１２】
［第１実施形態］
［第１実施形態に係る不揮発性半導体記憶装置の構成］
先ず、図１及び図２を参照して、第１実施形態に係る不揮発性半導体記憶装置の構成を説明する。図１は、第１実施形態に係る不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成を示すブロック図である。図２は、後述するメモリセルアレイ１１を示す回路図である。
【００１３】
第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１１、センスアンプ１２、ロウデコーダ１３、データ線１４、Ｉ／Ｏバッファ１５、制御信号発生回路１６、アドレスレジスタ１７、カラムデコーダ１８、内部電圧発生回路１９、及び基準電圧発生回路２０を有する。
【００１４】
メモリセルアレイ１１は、図２に示すように、ＮＡＮＤセルユニットＮＵをマトリクス配列して構成されている。各ＮＡＮＤセルユニットＮＵは、ｍ＋１個の直列接続された電気的書き換え可能な不揮発性メモリセルＭ０−Ｍｍと、その両端をそれぞれビット線ＢＬと共通ソース線ＳＲＣに接続するための選択トランジスタＳ１、Ｓ２を有する。
【００１５】
ＮＡＮＤセルユニットＮＵ内のメモリセルＭ０〜Ｍｍの制御ゲートは、図２に示すように、異なるワード線ＷＬ０−ＷＬｍに接続されている。選択トランジスタＳ１、Ｓ２のゲートは、それぞれ選択ゲート線ＳＧＳ、ＳＧＤに接続されている。１つのワード線ＷＬを共有するＮＡＮＤセルユニットＮＵの集合は、データ消去の単位となるブロックＢＬＫを構成する。図２に示すように、ビット線方向に複数のブロックＢＬＫが配置される。各ビット線ＢＬは、センスアンプ１２に接続される。１つのワード線ＷＬに共通に接続されたメモリセルが１ページ、または複数ページを構成する。
【００１６】
再び、図１を参照して、メモリセルアレイ１１以外の不揮発性半導体記憶装置の構成について説明する。センスアンプ１２は、図１に示すように、メモリセルアレイ１１のビット線方向に配置され、ビット線ＢＬに接続されてページ単位のデータ読み出しを行うと共に、１ページの書き込みデータを保持するデータラッチを兼ねる。即ち、読み出し及び書き込みはページ単位で行われる。また、センスアンプ１２は、ブロックＢＬＫ内の全てのビット線ＢＬを介して複数の選択メモリセルのデータを読み出すことができる電流検出型であるものとする。センスアンプ１２には、入出力データを一時保持するデータキャッシュ及びカラム選択を行うカラム選択ゲート回路が付属する。
【００１７】
ロウデコーダ１３は、図１に示すように、メモリセルアレイ１１のワード線方向に配置され、ロウアドレスに従ってワード線ＷＬ及び選択ゲート線ＳＧＤ、ＳＧＳを選択駆動する。このロウデコーダ１３は、ワード線ドライバ及び選択ゲート線ドライバを含む。また、センスアンプ１２内のカラム選択ゲート回路を制御するカラムデコーダ１８が、センスアンプ１２に付随して設けられている。ロウデコーダ１３、カラムデコーダ１８及びセンスアンプ１２は、メモリセルアレイ１１のデータ読み出しと書き込みを行うための読み出し／書き込み回路を構成している。
【００１８】
外部入出力ポートＩ／Ｏとセンスアンプ１２との間では、入出力バッファ１５及びデータ線１４によりデータ転送が行われる。即ち、センスアンプ１２に読み出されたページデータは、データ線１４に出力され、入出力バッファ１５を介して入出力ポートＩ／Ｏに出力される。また入出力ポートＩ／Ｏから供給される書き込みデータは、入出力バッファ１５を介し、センスアンプ１２にロードされる。
【００１９】
入出力ポートＩ／Ｏから供給されるアドレスデータＡｄｄは、アドレスレジスタ１７を介してロウデコーダ１３及びカラムデコーダ１８に供給される。入出力ポートＩ／Ｏから供給されるコマンドデータＣｏｍはデコードされて制御信号発生回路１６にセットされる。
【００２０】
チップイネーブル信号／ＣＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥの各外部制御信号は、制御信号発生回路１６に供給される。制御信号発生回路１６は、コマンドＣｏｍ及び外部制御信号に基づいて、メモリ動作全般の動作制御を行う他、内部電圧発生回路１９を制御して、データ読み出し、書き込み及び消去に必要な各種内部電圧を発生させる。また、制御信号発生回路１６は、基準電圧生成回路２０から基準電圧を印加される。制御信号発生回路１６は、ソース線ＳＬ側の選択メモリセルＭから書き込みを行ない且つ読み出し動作を制御する。
【００２１】
次に、図３〜図５を参照して、メモリセルＭ及び選択トランジスタＳ１、Ｓ２の断面構造を説明する。
【００２２】
メモリセルＭは、図３に示すように、基板３１上にＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層３２を有する。また、メモリセルＭは、基板３１の上に、ゲート絶縁膜３３を介して浮遊ゲート（ＦＧ）３４、及びこの浮遊ゲート３４の上に絶縁膜３５を介して制御ゲート（ＣＧ）３６を有する。
【００２３】
選択トランジスタＳ１、Ｓ２は、図４に示すように、基板３１と、この基板３１に形成されたソース、ドレインとしてのｎ型拡散層３７を有する。また、選択トランジスタＳ１、Ｓ２は、基板３１の上に、ゲート絶縁膜３８を介して制御ゲート３９を有する。
【００２４】
図５は、メモリセルアレイ１１内の１つのＮＡＮＤセルユニットＮＵの断面を示している。１つのＮＡＮＤセルユニットＮＵは、図３に示す構成のｍ＋１個のメモリセルＭ０〜Ｍｍが直列接続されて構成されている。ＮＡＮＤセルユニットＮＵのソース側、ドレイン側には、図４に示す構成の選択トランジスタＳ１、Ｓ２が設けられている。
【００２５】
［第１実施形態に係る不揮発性半導体記憶装置の動作］
次に、図６及び図７を参照して、第１実施形態に係る不揮発性半導体記憶装置の動作について説明する。図６は、第１実施形態のメモリセルＭの閾値電圧の分布を示す図である。図７は、第１実施形態に係る不揮発性半導体記憶装置のデータ読み出し動作時のタイミングチャートである。
【００２６】
第１実施形態のメモリセルＭが、二値データの記憶を行うものとすると、データの閾値電圧分布は図６のようになる。閾値電圧が負の状態が第１データ状態、即ち“１”データ（消去状態）であり、閾値電圧が正の状態が第２データ状態即ち、“０”データである。”１“データ或いは”０“データのデータが書き込まれたセルは、その分布より高い電圧Ｖｔｈをゲートに供給しないとオンにならない。なお、第１実施形態において、書き込みは、ソース線ＳＬに近い側の選択メモリセルＭ（すなわち、メモリセルＭ０）から順に実行される（シーケンシャル書き込み）。
【００２７】
ここで、以降の読み出し動作の説明に用いる電圧Ｖｒｅａｄ、及び電圧Ｖｃｇを定義する。電圧Ｖｒｅａｄは、”１“データの書き込まれたセル、及び”０“データの書き込まれたセルを共にオン状態とする電圧である。電圧Ｖｃｇは、”１“データの書き込まれたセルをオン状態とし、”０“データの書き込まれたセルをオフ状態とする電圧である。
【００２８】
図７に示すように読み出し動作において、先ず、制御信号発生回路１６は、時刻ｔ１１にて、選択ゲート線ＳＧＤに電圧Ｖｓｇ(例えば、４Ｖ)を供給して選択トランジスタＳ２を導通させる。次に、制御信号発生回路１６は、時刻ｔ１２にて、選択ワード線ＷＬに電圧Ｖｃｇ(例えば、０．４Ｖ)を供給し、それ以外の非選択ワード線ＷＬに一様に電圧Ｖｒｅａｄ(例えば、５Ｖ）を供給する。
【００２９】
続いて、制御信号発生回路１６は、時刻ｔ１３にて、ビット線ＢＬを所定のプリチャージ電圧（例えば、１Ｖ）に充電する。次に、ビット線ＢＬが充電されたら、制御信号発生回路１６は、時刻ｔ１４にて、選択ゲート線ＳＧＳに電圧Ｖｓｇを供給し、選択トランジスタＳ１を導通させる。ここで、共通ソース線ＳＲＣは、充電されたビット線ＢＬよりも低い電圧に設定されている。
【００３０】
時刻ｔ１４の後、非選択メモリセルＭは、電圧Ｖｒｅａｄでオンしているはずなので、選択メモリセルＭがオンになるかオフになるかで、ソース線ＳＬにビット線ＢＬからセルを介して十分な電流が流れるかどうかが決まる。ソース線ＳＬとビット線ＢＬとの間に電流パスがあれば放電してビット線ＢＬの電位が下がるが、電流パスが無ければビット線ＢＬの電位はほとんど変化しない。センスアンプ１２は、このビット線ＢＬの電位の変化を、ビット線ＢＬからセンスすることによりデータの読み出しを行なう。以上が読み出しの手順である。
【００３１】
次に、図８を参照して、ＮＡＮＤセルユニットＮＵ内の各メモリセルＭ０〜Ｍｍを読み出す場合の電圧を説明する。図８の符号ａは、メモリセルＭ０〜Ｍｍ、及びワード線ＷＬ０〜ＷＬｍの関係を示す。図８の符号ｂは、ソース線ＳＬに近いメモリセルＭ２を選択した場合のワード線ＷＬ０〜ＷＬｍの印加電圧を示す。図８の符号ｃは、メモリセルＭ２よりはビット線ＢＬ側にあるメモリセルＭｋを選択した場合のワード線ＷＬ０〜ＷＬｍの印加電圧を示す（２＜ｋ＜ｍ−２）。図８の符号ｄは、ビット線ＢＬに近いメモリセルＭｍ−２を選択した場合のワード線ＷＬ０〜ＷＬｍの印加電圧を示す。
【００３２】
図８の符号ｂに示すように、メモリセルＭ２を選択して、データを読み出す場合、選択ワード線ＷＬ２は、電圧Ｖｃｇを印加され、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬｍは、電圧Ｖｒｅａｄ（２）を印加される。
【００３３】
一方、図８の符号ｃに示すように、メモリセルＭｋを選択して、データを読み出す場合、選択ワード線ＷＬｋは、電圧Ｖｃｇを印加される。この点は、図８の符号ｂと同様である。ただし、非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｍは、電圧Ｖｒｅａｄ（ｋ）を印加される。電圧Ｖｒｅａｄ（ｋ）は、電圧Ｖｒｅａｄ（２）よりも大きい電圧である。
【００３４】
また、図８の符号ｄに示すように、メモリセルＭｍ−２を選択して、データを読み出す場合、選択ワード線ＷＬｍ−２は、電圧Ｖｃｇを印加される。この点は、図８の符号ｂと同様である。ただし、非選択ワード線ＷＬ０〜ＷＬｍ−３、ＷＬｍ−１、ＷＬｍは、電圧Ｖｒｅａｄ（ｍ−２）を印加される。電圧Ｖｒｅａｄ（ｍ−２）は、電圧Ｖｒｅａｄ（ｋ）よりも大きい電圧である。
【００３５】
すなわち、制御信号発生回路１６は、読み出し動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。換言すれば、メモリセルＭｋを選択メモリセルとして読み出す場合に非選択メモリセルＭのゲートに印加される読出しパス電圧は、メモリセルＭｋよりもソース線ＳＬ側に近い側にあるメモリセルＭｋ−１を選択メモリセルとして読み出す場合に非選択メモリセルＭのゲートに印加される読出しパス電圧よりも高い。
【００３６】
［第１実施形態に係る不揮発性半導体記憶装置の効果］
次に、第１実施形態に係る不揮発性半導体記憶装置の効果について説明する。従来、シーケンシャル書き込みの影響で、ソース線ＳＬに近いメモリセルＭは、“０”データに書き込まれた後に電圧Ｖｐａｓｓが印加される回数が多く、このため、ビット線ＢＬに近い“０”データに書き込まれたメモリセルよりも閾値電圧が高くなってしまう。すなわち、１つのＮＡＮＤセルユニットＮＵ内の書き込みを終えた後にデータ読み出しを実行する場合、電圧Ｖｒｅａｄを一定の値とする限り、選択メモリセルＭがビット線ＢＬに近い側にあるほど、１つのＮＡＮＤセルユニットＮＵ内の非選択メモリセルの合計の抵抗値は高くなる。従って、同一条件で読み出しを実行する場合、選択メモリセルＭがソース線ＳＬに近い場合よりも、選択メモリセルＭがビット線ＢＬに近い場合の方が、読出し電流は小さくなる。すなわち、選択メモリセルＭの位置によって、読出し電流にばらつきが生じる。
【００３７】
これに対し、第１実施形態に係る不揮発性半導体記憶装置は、読み出し動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに印加する電圧Ｖｒｅａｄの値を高くする。これにより、第１実施形態に係る不揮発性半導体記憶装置は、上記問題点を解消し、ビット線ＢＬの電位の変化を正確にセンスすることができる。
【００３８】
［第２実施形態］
［第２実施形態に係る不揮発性半導体記憶装置の構成］
次に、第２実施形態に係る不揮発性半導体記憶装置について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、その動作のみが第１実施形態と異なる。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００３９】
［第２実施形態に係る不揮発性半導体記憶装置の動作］
次に、第２実施形態に係る不揮発性半導体記憶装置の動作について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図８の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図９を参照して、第２実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００４０】
図９は、メモリセルＭｋを選択して読み出す場合を示す。図９に示すように、制御信号発生回路１６は、選択ワード線ＷＬｋに電圧Ｖｃｇを印加する。一方、制御信号発生回路１６は、非選択ワード線ＷＬ０〜ＷＬｋ−１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）（ただし、Ｖｒｅａｄ（α）＞０）を印加し、ＷＬｋ＋１〜ＷＬｍに電圧Ｖｒｅａｄ（ｋ）を印加する。
【００４１】
すなわち、図９において、選択メモリセルＭｋからソース線ＳＬ側に位置する非選択メモリセルＭ０〜Ｍｋ−１を非選択メモリセルＭ（ｎｏｎ１）と定義し、選択メモリセルＭｋからビット線ＢＬ側に位置する非選択メモリセルＭｋ＋１〜Ｍｍを非選択メモリセルＭ（ｎｏｎ２）と定義する。このとき、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ２）のゲートよりも非選択メモリセルＭ（ｎｏｎ１）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(α)＞Ｖｒｅａｄ（ｋ））。
【００４２】
［第２実施形態に係る不揮発性半導体記憶装置の効果］
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。さらに、第２実施形態は、上述した図９に示すように電圧を制御し、バックゲート効果によりＮＡＮＤセルユニットＮＵに流れる電流を第１実施形態よりも増大させることができる。
【００４３】
［第３実施形態］
［第３実施形態に係る不揮発性半導体記憶装置の構成］
次に、第３実施形態に係る不揮発性半導体記憶装置について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、その動作のみが第１実施形態と異なる。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００４４】
［第３実施形態に係る不揮発性半導体記憶装置の動作］
次に、第３実施形態に係る不揮発性半導体記憶装置の動作について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図８の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図１０を参照して、第３実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００４５】
図１０は、メモリセルＭｋを選択して読み出す場合を示す。図１０に示すように、制御信号発生回路１６は、選択ワード線ＷＬｋに電圧Ｖｃｇを印加する。一方、制御信号発生回路１６は、非選択ワード線ＷＬ０〜ＷＬｋ−２に電圧Ｖｒｅａｄ（ｋ）を印加し、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ−１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）（ただし、Ｖｒｅａｄ（β）＞０）を印加する。また、制御信号発生回路１６は、選択ワード線ＷＬｋに隣接する非選択ワード線ＷＬｋ＋１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加し、非選択ワード線ＷＬｋ＋２〜ＷＬｍに電圧Ｖｒｅａｄ（ｋ）を印加する。
【００４６】
すなわち、図１０において、選択メモリセルＭｋからみてソース線ＳＬ側において選択メモリセルＭｋに隣接する非選択メモリセルＭｋ−１を非選択メモリセルＭ（ｎｏｎ３）と定義し、その非選択メモリセルＭ（ｎｏｎ３）からみてソース線ＳＬ側に位置する非選択メモリセルＭ０〜Ｍｋ−２を非選択メモリセルＭ（ｎｏｎ４）と定義する。また、選択メモリセルＭｋからみてビット線ＢＬ側において選択メモリセルＭｋに隣接する非選択メモリセルＭｋ＋１を非選択メモリセルＭ（ｎｏｎ５）と定義し、その非選択メモリセルＭ（ｎｏｎ５）からみてビット線ＢＬ側に位置する非選択メモリセルＭｋ＋２〜Ｍｍを非選択メモリセルＭ（ｎｏｎ６）と定義する。このとき、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ４）のゲートよりも非選択メモリセルＭ（ｎｏｎ３）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＞Ｖｒｅａｄ（ｋ））。また、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ６）のゲートよりも非選択メモリセルＭ（ｎｏｎ５）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＞Ｖｒｅａｄ（ｋ））。
【００４７】
［第３実施形態に係る不揮発性半導体記憶装置の効果］
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。これに加え、第３実施形態は、選択メモリセルＭｋに隣接する非選択メモリセルＭｋ−１、Ｍｋ＋１のフローティングゲートの電圧を、その他の非選択メモリセルのフローティングゲートの電圧と一定にする効果を有する。この効果について、図１１を参照して、さらに詳しく説明する。
【００４８】
選択メモリセルＭｋのゲートは、それに隣接する非選択メモリセルＭｋ−１、Ｍｋ＋１のゲートに印加される電圧よりも低い電圧Ｖｃｇを印加されている。したがって、図１１に示すように、その選択メモリセルＭｋとのカップリングＣにより、選択メモリセルＭｋに隣接する非選択メモリセルＭｋ−１、Ｍｋ＋１のフローティングゲートの電圧は、その他の非選択メモリセルのフローティングゲートの電圧よりも低下する。
【００４９】
これに対して、第３実施形態は、選択メモリセルＭｋに隣接する非選択メモリセルＭｋ−１、Ｍｋ＋１のゲートに印加される電圧を選択メモリセルＭｋよりも高く設定し、上記問題を解消している。
【００５０】
［第４実施形態］
［第４実施形態に係る不揮発性半導体記憶装置の構成］
次に、第４実施形態に係る不揮発性半導体記憶装置について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、その動作のみが第１実施形態と異なる。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００５１】
［第４実施形態に係る不揮発性半導体記憶装置の動作］
次に、第４実施形態に係る不揮発性半導体記憶装置の動作について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図８の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図１２を参照して、第４実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００５２】
図１２は、メモリセルＭｋを選択して読み出す場合を示す。図１２に示すように、制御信号発生回路１６は、選択ワード線ＷＬｋに電圧Ｖｃｇを印加する。一方、制御信号発生回路１６は、非選択ワード線ＷＬ０〜ＷＬｋ−２に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）を印加し、非選択ワード線ＷＬｋ−１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）＋Ｖｒｅａｄ（β）を印加する。また、制御信号発生回路１６は、非選択ワード線ＷＬｋ＋１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加し、非選択ワード線ＷＬｋ＋２〜ＷＬｍに電圧Ｖｒｅａｄ（ｋ）を印加する。
【００５３】
すなわち、図１２において、第３実施形態と同様に、非選択メモリセルＭ（ｎｏｎ１）〜Ｍ（ｎｏｎ６）を定義する。このとき、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ２）のゲートよりも非選択メモリセルＭ（ｎｏｎ１）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(α)＞Ｖｒｅａｄ（ｋ））。制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ４）のゲートよりも非選択メモリセルＭ（ｎｏｎ３）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(α)＋Ｖｒｅａｄ(β)＞Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ(α)）。また、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ６）のゲートよりも非選択メモリセルＭ（ｎｏｎ５）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＞Ｖｒｅａｄ（ｋ））。
【００５４】
［第４実施形態に係る不揮発性半導体記憶装置の効果］
第４実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態と同様の効果を奏する。
【００５５】
［第５実施形態］
［第５実施形態に係る不揮発性半導体記憶装置の構成］
次に、第５実施形態に係る不揮発性半導体記憶装置について説明する。第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、その動作のみが第１実施形態と異なる。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００５６】
［第５実施形態に係る不揮発性半導体記憶装置の動作］
次に、第５実施形態に係る不揮発性半導体記憶装置の動作について説明する。第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図８の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図１３を参照して、第５実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００５７】
図１３は、メモリセルＭｋを選択して読み出す場合を示す。図１３に示すように、制御信号発生回路１６は、選択ワード線ＷＬｋに電圧Ｖｃｇを印加する。一方、制御信号発生回路１６は、非選択ワード線ＷＬ０〜ＷＬｋ−２に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加し、非選択ワード線ＷＬｋ−１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（２β）を印加する（ただし、Ｖｒｅａｄ（２β）＞０）。また、制御信号発生回路１６は、非選択ワード線ＷＬｋ＋１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加し、非選択ワード線ＷＬｋ＋２〜ＷＬｍに電圧Ｖｒｅａｄ（ｋ）を印加する。
【００５８】
すなわち、図１３において、第２及び第３実施形態と同様に、非選択メモリセルＭ（ｎｏｎ１）〜Ｍ（ｎｏｎ６）を定義する。このとき、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ６）のゲートよりも非選択メモリセルＭ（ｎｏｎ４）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(２β)＞Ｖｒｅａｄ（ｋ））。制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ４）のゲートよりも非選択メモリセルＭ（ｎｏｎ３）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(２β)＞Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ(β)）。また、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ６）のゲートよりも非選択メモリセルＭ（ｎｏｎ５）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＞Ｖｒｅａｄ（ｋ））。また、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ４）のゲートと非選択メモリセルＭ（ｎｏｎ５）のゲートに同じ電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＝Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)）。
【００５９】
［第５実施形態に係る不揮発性半導体記憶装置の効果］
第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態と同様の効果を奏する。さらに、第５実施形態に係る不揮発性半導体記憶装置は、５種類の電圧を必要とする第４実施形態と比較して、少ない４種類の電圧で読み出し動作を実行することができる。したがって、第５実施形態に係る不揮発性半導体記憶装置は、第４実施形態よりも昇圧回路を削減することができる。
【００６０】
［第６実施形態］
［第６実施形態に係る不揮発性半導体記憶装置の構成］
次に、第６実施形態に係る不揮発性半導体記憶装置について説明する。第６実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、その動作のみが第１実施形態と異なる。なお、第６実施形態において、第１〜第５実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００６１】
［第６実施形態に係る不揮発性半導体記憶装置の動作］
次に、第６実施形態に係る不揮発性半導体記憶装置の動作について説明する。第６実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図８の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図１４を参照して、第６実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００６２】
図１４は、メモリセルＭｋを選択して読み出す場合を示す。図１４に示すように、制御信号発生回路１６は、選択ワード線ＷＬｋに電圧Ｖｃｇを印加する。一方、制御信号発生回路１６は、非選択ワード線ＷＬ０〜ＷＬｋ−１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）を印加する。また、制御信号発生回路１６は、非選択ワード線ＷＬｋ＋１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加し、非選択ワード線ＷＬｋ＋２〜ＷＬｍに電圧Ｖｒｅａｄ（ｋ）を印加する。
【００６３】
すなわち、図１４において、第２及び第３実施形態と同様に、非選択メモリセルＭ（ｎｏｎ１）〜Ｍ（ｎｏｎ６）を定義する。このとき、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ２）のゲートよりも非選択メモリセルＭ（ｎｏｎ１）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(α)＞Ｖｒｅａｄ（ｋ））。また、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ６）のゲートよりも非選択メモリセルＭ（ｎｏｎ５）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＞Ｖｒｅａｄ（ｋ））。
【００６４】
［第６実施形態に係る不揮発性半導体記憶装置の効果］
第６実施形態に係る不揮発性半導体記憶装置は、第４実施形態と同様の効果を奏する。さらに、第６実施形態に係る不揮発性半導体記憶装置は、５種類の電圧を必要とする第４実施形態と比較して、少ない４種類の電圧で読み出し動作を実行することができる。したがって、第６実施形態に係る不揮発性半導体記憶装置は、第４実施形態よりも昇圧回路を削減することができる。
【００６５】
［第７実施形態］
［第７実施形態に係る不揮発性半導体記憶装置の構成］
次に、第７実施形態に係る不揮発性半導体記憶装置について説明する。第７実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、その動作のみが第１実施形態と異なる。なお、第７実施形態において、第１〜第６実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００６６】
［第７実施形態に係る不揮発性半導体記憶装置の動作］
次に、第７実施形態に係る不揮発性半導体記憶装置の動作について説明する。第７実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図８の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図１５を参照して、第２実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００６７】
図１５は、メモリセルＭｋを選択して読み出す場合を示す。図１５に示すように、制御信号発生回路１６は、選択ワード線ＷＬｋに電圧Ｖｃｇを印加する。一方、制御信号発生回路１６は、非選択ワード線ＷＬ０〜ＷＬｋ−１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加する。また、制御信号発生回路１６は、非選択ワード線ＷＬｋ＋１に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加し、非選択ワード線ＷＬｋ＋２〜ＷＬｍに電圧Ｖｒｅａｄ（ｋ）を印加する。
【００６８】
すなわち、図１５において、第２及び第３実施形態と同様に、非選択メモリセルＭ（ｎｏｎ１）〜Ｍ（ｎｏｎ６）を定義する。このとき、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ６）のゲートよりも非選択メモリセルＭ（ｎｏｎ１）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＞Ｖｒｅａｄ（ｋ））。また、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ６）のゲートよりも非選択メモリセルＭ（ｎｏｎ５）のゲートに高い電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＞Ｖｒｅａｄ（ｋ））。また、制御信号発生回路１６は、非選択メモリセルＭ（ｎｏｎ４）のゲートと非選択メモリセルＭ（ｎｏｎ５）のゲートに同じ電圧を印加するように構成されている（Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)＝Ｖｒｅａｄ(ｋ)＋Ｖｒｅａｄ(β)）。
【００６９】
［第７実施形態に係る不揮発性半導体記憶装置の効果］
第７実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態と同様の効果を奏する。さらに、第７実施形態に係る不揮発性半導体記憶装置は、４種類の電圧を必要とする第５及び第６実施形態と比較して、少ない３種類の電圧で読み出し動作を実行することができる。したがって、第７実施形態に係る不揮発性半導体記憶装置は、第５及び第６実施形態よりも昇圧回路を削減することができる。
【００７０】
［第８実施形態］
［第８実施形態に係る不揮発性半導体記憶装置の構成］
次に、第８実施形態に係る不揮発性半導体記憶装置の構成について説明する。第８実施形態に係る不揮発性半導体記憶装置において、メモリセルアレイ１１の構成のみが第１実施形態と異なる。なお、第８実施形態において、第１〜第７実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００７１】
メモリセルアレイ１１は、図１６に示すように、ダミーメモリセルＤＭ１、ＤＭ２を有する。ダミーメモリセルＤＭ１、ＤＭ２は、メモリセルＭ０〜Ｍｍと同様の構成を有するが、書込み、読み出し等の各種動作の対象とならないセルである。ダミーメモリセルＤＭ１、ＤＭ２は、常に消去状態になることを目指し制御される。ダミーメモリセルＤＭ１は、メモリセルＭ０と選択トランジスタＳ１との間に設けられており、ダミーメモリセルＤＭ２は、メモリセルＭｍと選択トランジスタＳ２との間に設けられている。ダミーメモリセルＤＭ１のゲートは、ダミーワード線ＷＬＤＳに接続され、ダミーメモリセルＤＭ２のゲートは、ダミーワード線ＷＬＤＤに接続されている。
【００７２】
［第８実施形態に係る不揮発性半導体記憶装置の動作］
次に、図１７を参照して、第８実施形態に係る不揮発性半導体記憶装置の動作について説明する。図１７の符号ａは、メモリセルＭ０〜Ｍｍ、ワード線ＷＬ０〜ＷＬｍ、ダミーメモリセルＤＭ１、ＤＭ２、及びダミーワード線ＷＬＤＳ、ＷＬＤＤの関係を示す。図１７の符号ｂは、ソース線ＳＬに近いメモリセルＭ２を選択した場合のワード線ＷＬ０〜ＷＬｍ、及びダミーワード線ＷＬＤＳ、ＷＬＤＤの印加電圧を示す。図１７の符号ｃは、メモリセルＭ２よりはビット線ＢＬ側にあるメモリセルＭｋを選択した場合のワード線ＷＬ０〜ＷＬｍ、及びダミーワード線ＷＬＤＳ、ＷＬＤＤの印加電圧を示す。図１７の符号ｄは、ビット線ＢＬに近いメモリセルＭｍ−２を選択した場合のワード線ＷＬ０〜ＷＬｍ、及びダミーワード線ＷＬＤＳ、ＷＬＤＤの印加電圧を示す。
【００７３】
第８実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行う。また、同様に、第８実施形態に係る不揮発性半導体記憶装置は、図１７の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。これに加え、第８実施形態に係る不揮発性半導体記憶装置は、各読み出し時の非選択メモリセルＭに印加する電圧Ｖｒｅａｄ（２）、Ｖｒｅａｄ（ｋ）、Ｖｒｅａｄ（ｍ−２）をダミーワード線ＷＬＤＳ、ＷＬＤＤ（ダミーメモリセルＤＭ１、ＤＭ２のゲート）にも印加する。
【００７４】
［第８実施形態に係る不揮発性半導体記憶装置の効果］
第８実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。さらに、第８実施形態に係る不揮発性半導体記憶装置は、選択トランジスタＳ１、Ｓ２からのリーク電流を受ける領域に、ダミーメモリセルＤＭ１、ＤＭ２を設けている。これにより、第８実施形態は、メモリセルＭ０〜Ｍｍに与えられるリーク電流の影響を低減し、第１実施形態よりも信頼性を向上させることができる。また、第８実施形態は、ダミーワード線ＷＬＤＳ、ＷＬＤＤに、非選択メモリセルＭ０、Ｍｍと同じ電圧を印加する。したがって、第８実施形態は、ダミーワード線ＷＬＤＳ、ＷＬＤＤにその他の電圧を印加する場合と比較して、昇圧回路を削減することができる。
【００７５】
［第９実施形態］
［第９実施形態に係る不揮発性半導体記憶装置の構成］
次に、第９実施形態に係る不揮発性半導体記憶装置について説明する。第９実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第９実施形態において、第１〜第８実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００７６】
［第９実施形態に係る不揮発性半導体記憶装置の動作］
次に、第９実施形態に係る不揮発性半導体記憶装置の動作について説明する。第９実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図１７の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図１８を参照して、第９実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００７７】
図１８は、メモリセルＭｋを選択して読み出す場合を示す。図１８に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第２実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０と同様に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍと同様に電圧Ｖｒｅａｄ（ｋ）を印加する。
【００７８】
［第９実施形態に係る不揮発性半導体記憶装置の効果］
第９実施形態に係る不揮発性半導体記憶装置は、第２及び第８実施形態と同様の効果を奏する。
【００７９】
［第１０実施形態］
［第１０実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１０実施形態に係る不揮発性半導体記憶装置について説明する。第１０実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１０実施形態において、第１〜第９実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００８０】
［第１０実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１０実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１０実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図１７の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図１９を参照して、第１０実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００８１】
図１９は、メモリセルＭｋを選択して読み出す場合を示す。図１９に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第３実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０と同様に電圧Ｖｒｅａｄ（ｋ）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍと同様に電圧Ｖｒｅａｄ（ｋ）を印加する。
【００８２】
［第１０実施形態に係る不揮発性半導体記憶装置の効果］
第１０実施形態に係る不揮発性半導体記憶装置は、第３及び第８実施形態と同様の効果を奏する。
【００８３】
［第１１実施形態］
［第１１実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１１実施形態に係る不揮発性半導体記憶装置について説明する。第１１実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１１実施形態において、第１〜第１０実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００８４】
［第１１実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１１実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１１実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図１７の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２０を参照して、第１１実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００８５】
図２０は、メモリセルＭｋを選択して読み出す場合を示す。図２０に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第４実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０と同様に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍと同様に電圧Ｖｒｅａｄ（ｋ）を印加する。
【００８６】
［第１１実施形態に係る不揮発性半導体記憶装置の効果］
第１１実施形態に係る不揮発性半導体記憶装置は、第４及び第８実施形態と同様の効果を奏する。
【００８７】
［第１２実施形態］
［第１２実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１２実施形態に係る不揮発性半導体記憶装置について説明する。第１２実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１２実施形態において、第１〜第１１実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００８８】
［第１２実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１２実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図１７の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２１を参照して、第１２実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００８９】
図２１は、メモリセルＭｋを選択して読み出す場合を示す。図２１に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第５実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０と同様に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍと同様に電圧Ｖｒｅａｄ（ｋ）を印加する。
【００９０】
［第１２実施形態に係る不揮発性半導体記憶装置の効果］
第１２実施形態に係る不揮発性半導体記憶装置は、第５及び第８実施形態と同様の効果を奏する。
【００９１】
［第１３実施形態］
［第１３実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１３実施形態に係る不揮発性半導体記憶装置について説明する。第１３実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１３実施形態において、第１〜第１２実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００９２】
［第１３実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１３実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図１７の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２２を参照して、第１３実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００９３】
図２２は、メモリセルＭｋを選択して読み出す場合を示す。図２２に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第６実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０と同様に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍと同様に電圧Ｖｒｅａｄ（ｋ）を印加する。
【００９４】
［第１３実施形態に係る不揮発性半導体記憶装置の効果］
第１３実施形態に係る不揮発性半導体記憶装置は、第６及び第８実施形態と同様の効果を奏する。
【００９５】
［第１４実施形態］
［第１４実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１４実施形態に係る不揮発性半導体記憶装置について説明する。第１４実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１４実施形態において、第１〜第１３実施形態と同様の構成については、同一符号を付しその説明を省略する。
【００９６】
［第１４実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１４実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図１７の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２３を参照して、第１４実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【００９７】
図２３は、メモリセルＭｋを選択して読み出す場合を示す。図２３に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第７実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０と同様に電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍと同様に電圧Ｖｒｅａｄ（ｋ）を印加する。
【００９８】
［第１４実施形態に係る不揮発性半導体記憶装置の効果］
第１４実施形態に係る不揮発性半導体記憶装置は、第７及び第８実施形態と同様の効果を奏する。
【００９９】
［第１５実施形態］
［第１５実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１５実施形態に係る不揮発性半導体記憶装置について説明する。第１５実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１５実施形態において、第１〜第１４実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１００】
［第１５実施形態に係る不揮発性半導体記憶装置の動作］
次に、図２４を参照して、第１５実施形態に係る不揮発性半導体記憶装置の動作について説明する。図２４の符号ａは、メモリセルＭ０〜Ｍｍ、ワード線ＷＬ０〜ＷＬｍ、ダミーメモリセルＤＭ１、ＤＭ２、及びダミーワード線ＷＬＤＳ、ＷＬＤＤの関係を示す。図２４の符号ｂは、ソース線ＳＬに近いメモリセルＭ２を選択した場合のワード線ＷＬ０〜ＷＬｍ、及びダミーワード線ＷＬＤＳ、ＷＬＤＤの印加電圧を示す。図２４の符号ｃは、メモリセルＭ２よりはビット線ＢＬ側にあるメモリセルＭｋを選択した場合のワード線ＷＬ０〜ＷＬｍ、及びダミーワード線ＷＬＤＳ、ＷＬＤＤの印加電圧を示す。図２４の符号ｄは、ビット線ＢＬに近いメモリセルＭｍ−２を選択した場合のワード線ＷＬ０〜ＷＬｍ、及びダミーワード線ＷＬＤＳ、ＷＬＤＤの印加電圧を示す。
【０１０１】
第１５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、図２４の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。
【０１０２】
ここで、ダミーメモリセルＤＭ１、ＤＭ２は、常に消去状態になることを目指して制御される。したがって、例えば、ＧＩＤＬ電流による誤書き込みが生じた場合であっても、ダミーメモリセルＤＭ１、ＤＭ２の閾値電圧は、あまり高くならない。よって、ダミーメモリセルＤＭ１、ＤＭ２のゲートに印加する電圧は、それらに隣接するメモリセルＭ０、Ｍｍよりも低く設定してもよい。
【０１０３】
そこで、図２４の符号ａ〜ｄに示すように、第１５実施形態に係る不揮発性半導体記憶装置は、各読み出し時の非選択メモリセルＭに印加する電圧Ｖｒｅａｄ（２）、Ｖｒｅａｄ（ｋ）、Ｖｒｅａｄ（ｍ−２）よりも低い電圧Ｖｒｅａｄ（２）−Ｖｒｅａｄ（γ）、Ｖｒｅａｄ（ｋ）−Ｖｒｅａｄ（γ）、Ｖｒｅａｄ（ｍ−２）−Ｖｒｅａｄ（γ）（ただし、Ｖｒｅａｄ（γ）＞０）をダミーワード線ＷＬＤＳ、ＷＬＤＤ（ダミーメモリセルＤＭ１、ＤＭ２のゲート）に印加する。
【０１０４】
［第１５実施形態に係る不揮発性半導体記憶装置の効果］
第１５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。また、第１５実施形態は、第８実施形態と同様に、ダミーメモリセルＤＭ１、ＤＭ２により、メモリセルＭ０〜Ｍｍに与えられるリーク電流の影響を低減し、第１実施形態よりも信頼性を向上させることができる。また、第１５実施形態は、ワード線ＷＬの電圧未満の電圧をダミーワード線ＷＬＤＳ、ＷＬＤＤに印加するので、第８実施形態よりも消費電力を抑えることができる。
【０１０５】
［第１６実施形態］
［第１６実施形態に係る不揮発性半導体記憶装置の構成］
次に、図２５を参照して、第１６実施形態に係る不揮発性半導体記憶装置について説明する。第１６実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１６実施形態において、第１〜第１５実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１０６】
［第１６実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１６実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１６実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図２４の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２５を参照して、第１６実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【０１０７】
図２５は、メモリセルＭｋを選択して読み出す場合を示す。図２５に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第２実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０よりも低い電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）−Ｖｒｅａｄ（γ）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍよりも低い電圧Ｖｒｅａｄ（ｋ）−Ｖｒｅａｄ（γ）を印加する。
【０１０８】
［第１６実施形態に係る不揮発性半導体記憶装置の効果］
第１６実施形態に係る不揮発性半導体記憶装置は、第２及び第１５実施形態と同様の効果を奏する。
【０１０９】
［第１７実施形態］
［第１７実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１７実施形態に係る不揮発性半導体記憶装置について説明する。第１７実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１７実施形態において、第１〜第１６実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１１０】
［第１７実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１７実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１７実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図２４の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２６を参照して、第１７実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【０１１１】
図２６は、メモリセルＭｋを選択して読み出す場合を示す。図２６に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第３実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０よりも低い電圧Ｖｒｅａｄ（ｋ）−Ｖｒｅａｄ（γ）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍよりも低い電圧Ｖｒｅａｄ（ｋ）−Ｖｒｅａｄ（γ）を印加する。
【０１１２】
［第１７実施形態に係る不揮発性半導体記憶装置の効果］
第１７実施形態に係る不揮発性半導体記憶装置は、第３及び第１５実施形態と同様の効果を奏する。
【０１１３】
［第１８実施形態］
［第１８実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１８実施形態に係る不揮発性半導体記憶装置について説明する。第１８実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１８実施形態において、第１〜第１７実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１１４】
［第１８実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１８実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１８実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図２４の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２７を参照して、第１８実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【０１１５】
図２７は、メモリセルＭｋを選択して読み出す場合を示す。図２７に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第４実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０よりも低い電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）−Ｖｒｅａｄ（γ）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍよりも低い電圧Ｖｒｅａｄ（ｋ）−Ｖｒｅａｄ（γ）を印加する。
【０１１６】
［第１８実施形態に係る不揮発性半導体記憶装置の効果］
第１８実施形態に係る不揮発性半導体記憶装置は、第４及び第１５実施形態と同様の効果を奏する。
【０１１７】
［第１９実施形態］
［第１９実施形態に係る不揮発性半導体記憶装置の構成］
次に、第１９実施形態に係る不揮発性半導体記憶装置について説明する。第１９実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第１９実施形態において、第１〜第１８実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１１８】
［第１９実施形態に係る不揮発性半導体記憶装置の動作］
次に、第１９実施形態に係る不揮発性半導体記憶装置の動作について説明する。第１９実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図２４の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２８を参照して、第１９実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【０１１９】
図２８は、メモリセルＭｋを選択して読み出す場合を示す。図２８に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第５実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０よりも低い電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）−Ｖｒｅａｄ（γ）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍよりも低い電圧Ｖｒｅａｄ（ｋ）−Ｖｒｅａｄ（γ）を印加する。
【０１２０】
［第１９実施形態に係る不揮発性半導体記憶装置の効果］
第１９実施形態に係る不揮発性半導体記憶装置は、第５及び第１５実施形態と同様の効果を奏する。
【０１２１】
［第２０実施形態］
［第２０実施形態に係る不揮発性半導体記憶装置の構成］
次に、第２０実施形態に係る不揮発性半導体記憶装置について説明する。第２０実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第２０実施形態において、第１〜第１９実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１２２】
［第２０実施形態に係る不揮発性半導体記憶装置の動作］
次に、第２０実施形態に係る不揮発性半導体記憶装置の動作について説明する。第２０実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図２４の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図２９を参照して、第２０実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【０１２３】
図２９は、メモリセルＭｋを選択して読み出す場合を示す。図２９に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第６実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０よりも低い電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（α）−Ｖｒｅａｄ（γ）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍよりも低い電圧Ｖｒｅａｄ（ｋ）−Ｖｒｅａｄ（γ）を印加する。
【０１２４】
［第２０実施形態に係る不揮発性半導体記憶装置の効果］
第２０実施形態に係る不揮発性半導体記憶装置は、第６及び第１５実施形態と同様の効果を奏する。
【０１２５】
［第２１実施形態］
［第２１実施形態に係る不揮発性半導体記憶装置の構成］
次に、第２１実施形態に係る不揮発性半導体記憶装置について説明する。第２１実施形態に係る不揮発性半導体記憶装置は、第８実施形態と同様の構成を有し、その動作のみが第８実施形態と異なる。なお、第２１実施形態において、第１〜第２０実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１２６】
［第２１実施形態に係る不揮発性半導体記憶装置の動作］
次に、第２１実施形態に係る不揮発性半導体記憶装置の動作について説明する。第２１実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、上記図２４の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。以下、図３０を参照して、第２１実施形態に係る不揮発性半導体記憶装置の読み出し動作において、上記実施形態と異なる点について説明する。
【０１２７】
図３０は、メモリセルＭｋを選択して読み出す場合を示す。図３０に示すように、制御信号発生回路１６は、ワード線ＷＬ０〜ＷＬｍ（メモリセルＭ０〜Ｍｍのゲート）に第７実施形態と同様の電圧を印加する。さらに、制御信号発生回路１６は、ダミーワード線ＷＬＤＳ（ダミーメモリセルＤＭ１のゲート）に、ワード線ＷＬ０よりも低い電圧Ｖｒｅａｄ（ｋ）＋Ｖｒｅａｄ（β）−Ｖｒｅａｄ（γ）を印加する。また、制御信号発生回路１６は、ダミーワード線ＷＬＤＤ（ダミーメモリセルＤＭ２のゲート）に、ワード線ＷＬｍよりも低い電圧Ｖｒｅａｄ（ｋ）−Ｖｒｅａｄ（γ）を印加する。
【０１２８】
［第２１実施形態に係る不揮発性半導体記憶装置の効果］
第２１実施形態に係る不揮発性半導体記憶装置は、第７及び第１５実施形態と同様の効果を奏する。
【０１２９】
［第２２実施形態］
［第２２実施形態に係る不揮発性半導体記憶装置の構成］
次に、第２２実施形態に係る不揮発性半導体記憶装置について説明する。第２２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、その動作のみが第１実施形態と異なる。なお、第２２実施形態において、第１〜第２１実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１３０】
［第２２実施形態に係る不揮発性半導体記憶装置の動作］
次に、図３１〜図３３を参照して、第２２実施形態に係る不揮発性半導体記憶装置の動作について説明する。第２２実施形態に係る不揮発性半導体記憶装置は、選択メモリセルＭｋにデータ“０”が書き込まれたか否かを確認するベリファイチェックを実行する。図３１は、ベリファイチェックを説明するためのメモリセルＭの閾値電圧の分布を示す図である。このベリファイチェックのため、図３１に示すように、“０”データの分布に隣接する低電圧側にベリファイ電圧Ｖａｖが設定される。そして、ゲートにベリファイ電圧Ｖａｖを印加された選択メモリセルＭの導通状態に基づき、ベリファイチェックが実行される。
【０１３１】
図３２は、第２２実施形態に係る不揮発性半導体記憶装置の動作を示すフローチャートである。図３２に示すように、先ず、制御信号発生回路１６は、データ読み出しを実行する（ステップＳ１０１）。続いて、制御信号発生回路１６は、選択メモリセルＭｋのゲートに電圧Ｖｐｇｍを印加して、データ“０”を書き込む（ステップＳ１０２）。
【０１３２】
次に、制御信号発生回路１６は、図３１に示したようにベリファイ電圧Ｖａｖに基づきベリファイチェックを実行する（書込完了か否かを判断する）（ステップＳ１０３）。ここで、制御信号発生回路１６は、ステップＳ１０３において、書込みが完了していないと判断すると（ステップＳ１０３、Ｎ）、選択メモリセルＭｋのゲートに電圧Ｖｐｇｍ＋ΔＶｐｇｍを印加して、ベリファイ書込みを実行する（ステップＳ１０４）。ステップＳ１０４の後、制御信号発生回路１６は、再び、ステップＳ１０３を実行する。一方、制御信号発生回路１６は、ステップＳ１０３において、書込みが完了していると判断すると（ステップＳ１０３、Ｙ）、上記動作を終了する。
【０１３３】
ここで、上述したようにソース線ＳＬ側のメモリセルＭほど、書き込まれた後に電圧Ｖｐａｓｓを印加される回数が多く、これにより、ソース線ＳＬ側のメモリセルＭほど閾値電圧が高くなる。
【０１３４】
上記問題に対し、第２２実施形態においては、図３３の符号ａ〜ｄに示すように、ソース線ＳＬ側のメモリセルＭ２、Ｍｋ、Ｍｍ−２（ＷＬ２、ＷＬｋ、ＷＬｍ−２）を選択するほど、ベリファイ電圧Ｖａｖ（２）、Ｖａｖ（ｋ）、Ｖａｖ（ｍ−２）を下げて、ベリファイチェックを実行する。なお、第２２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、シーケンシャル書き込みを行い、図３３の符号ａ〜ｄに示すように、読出動作時に、選択メモリセルＭがビット線ＢＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。
【０１３５】
［第２２実施形態に係る不揮発性半導体記憶装置の効果］
第２２実施形態に係るベリファイチェックによって低めに書き込まれた選択メモリセルは、最終的に全てのメモリセルの書込みが終了した時点で、複数回印加された電圧Ｖｐａｓｓにより所望とする閾値電圧まで書き上げられる。したがって、第２２実施形態に係る不揮発性半導体記憶装置は、ソース線ＳＬ側のメモリセルＭほど閾値電圧が高くなるという問題を解消することができる。なお、第２２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の効果を奏する。
【０１３６】
［第２３実施形態］
［第２３実施形態に係る不揮発性半導体記憶装置の構成］
次に、第２３実施形態に係る不揮発性半導体記憶装置について説明する。第２３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様の構成を有し、その動作のみが第１実施形態と異なる。なお、第２３実施形態において、第１〜第２２実施形態と同様の構成については、同一符号を付しその説明を省略する。
【０１３７】
［第２３実施形態に係る不揮発性半導体記憶装置の動作］
次に、図３４を参照して、第２３実施形態に係るＮＡＮＤセルユニットＮＵ内の各メモリセルＭ０〜Ｍｍを読み出す場合の電圧を説明する。図３４の符号ａは、メモリセルＭ０〜Ｍｍ、及びワード線ＷＬ０〜ＷＬｍの関係を示す。図３４の符号ｂは、ソース線ＳＬに近いメモリセルＭ２を選択した場合のワード線ＷＬ０〜ＷＬｍの印加電圧を示す。図３４の符号ｃは、メモリセルＭ２よりはビット線ＢＬ側にあるメモリセルＭｋを選択した場合のワード線ＷＬ０〜ＷＬｍの印加電圧を示す（２＜ｋ＜ｍ−２）。図３４の符号ｄは、ビット線ＢＬに近いメモリセルＭｍ−２を選択した場合のワード線ＷＬ０〜ＷＬｍの印加電圧を示す。
【０１３８】
図３４の符号ｂに示すように、メモリセルＭ２を選択して、データを読み出す場合、選択ワード線ＷＬ２は、電圧Ｖｃｇを印加され、非選択ワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬｍは、電圧Ｖｒｅａｄ（２）’を印加される。
【０１３９】
一方、図３４の符号ｃに示すように、メモリセルＭｋを選択して、データを読み出す場合、選択ワード線ＷＬｋは、電圧Ｖｃｇを印加される。この点は、図３４の符号ｂと同様である。ただし、非選択ワード線ＷＬ０〜ＷＬｋ−１、ＷＬｋ＋１〜ＷＬｍは、電圧Ｖｒｅａｄ（ｋ）’を印加される。電圧Ｖｒｅａｄ（ｋ）’は、電圧Ｖｒｅａｄ（２）’よりも小さい電圧である。
【０１４０】
また、図３４の符号ｄに示すように、メモリセルＭｍ−２を選択して、データを読み出す場合、選択ワード線ＷＬｍ−２は、電圧Ｖｃｇを印加される。この点は、図３４の符号ｂと同様である。ただし、非選択ワード線ＷＬ０〜ＷＬｍ−３、ＷＬｍ−１、ＷＬｍは、電圧Ｖｒｅａｄ（ｍ−２）’を印加される。電圧Ｖｒｅａｄ（ｍ−２）’は、電圧Ｖｒｅａｄ（ｋ）’よりも小さい電圧である。
【０１４１】
すなわち、制御信号発生回路１６は、読み出し動作時に、選択メモリセルＭがソース線ＳＬに近いほど、非選択メモリセルＭのゲートに高い電圧を印加する。換言すれば、メモリセルＭｋを選択メモリセルとして読み出す場合に非選択メモリセルＭのゲートに印加される読出しパス電圧は、メモリセルＭｋよりもビット線ＢＬ側に近い側にあるメモリセルＭｋ＋１を選択メモリセルとして読み出す場合に非選択メモリセルＭのゲートに印加される読出しパス電圧よりも高い。
【０１４２】
［第２３実施形態に係る不揮発性半導体記憶装置の効果］
次に、図３５を参照して、第２３実施形態に係る不揮発性半導体記憶装置の効果について説明する。図３５は、ベリファイチェック時、読出動作時の印加電圧の一例を示している。図３５の符号ａは、シーケンシャル書き込みに従って、選択メモリセルＭ０のみに対して書き込みを行なった状態で選択メモリセルＭ０に対してベリファイチェックを実行する例を示している。この場合、非選択メモリセルＭ１〜Ｍｍのゲートに読出電圧Ｖｒｅａｄ（１）が印加される。また、図３５の符号ｂは、全てのメモリセルＭ０〜Ｍｍに対して書き込みを行なった状態で選択メモリセルＭ０に対して読み出し動作を実行する例を示している。この場合、非選択メモリセルＭ１〜Ｍｍのゲートに読出電圧Ｖｒｅａｄ（１）が印加される。
【０１４３】
図３５の符号ａに示す例では非選択メモリセルＭ１〜Ｍｍは、未書き込みの状態、すなわち抵抗値の低い状態にある。一方、図３５の符号ｂに示す時では非選択メモリセルＭ１〜Ｍｍは、書き込み状態、すなわち、ベリファイチェック時よりも抵抗値の高い状態にある。したがって、読み出し動作時とベリファイチェック時の読出電圧Ｖｒｅａｄ（１）が共に等しければ、書き込み済みの非選択メモリセルＭＣの影響により、読み出し動作時に選択メモリセルＭ０のデータが十分に読み出されないおそれが生じる。以上のような問題は、シーケンシャル書き込みにより、ビット線ＢＬ側よりもソース線ＳＬ側に近いメモリセルＭを選択した場合に顕著になる。
【０１４４】
これに対し、第２３実施形態に係る不揮発性半導体記憶装置は、読み出し動作時に、選択メモリセルＭがソース線ＳＬに近いほど、非選択メモリセルＭのゲートに印加する電圧Ｖｒｅａｄの値を高くする。これにより、第２３実施形態に係る不揮発性半導体記憶装置は、上記問題点を解消し、ビット線ＢＬの電位の変化を正確にセンスすることができる。
【０１４５】
また、第２３実施形態の図３５に示すように、ベリファイチェック時と読み出し動作時との間で抵抗値の差が生じるメモリセルは、選択メモリセルＭからみてビット線側に位置する非選択メモリセルＭである。そして、選択メモリセルＭからみてソース線ＳＬ側に位置する非選択メモリセルＭは、ベリファイチェック時と読み出し動作時との間で抵抗値の差は生じない。したがって、図３６に示すように、第２３実施形態は、選択メモリセルＭがソース線ＳＬに近い領域にあるほど、選択メモリセルＭからみてビット線ＢＬ側に位置する非選択メモリセルＭのゲートに高い電圧を印加するものとしてもよい。そして、第２３実施形態は、選択メモリセルＭの位置に拘わらず、選択メモリセルＭからみてソース線ＳＬ側に位置する非選択メモリセルＭのゲートに印加する電圧を電圧Ｖｒｅａｄ（０）’に固定してもよい。
【０１４６】
［その他の実施形態］
以上、実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【０１４７】
例えば、電圧Ｖｒｅａｄは、各選択メモリセルＭ毎に変えてもよいし、複数の選択メモリセルＭ毎に変えてもよい。すなわち、第１実施形態において、制御信号発生回路１６は、選択メモリセルＭがビット線ＢＬ側に近い領域にあるほど、非選択メモリセルＭのゲートに高い電圧を印加するものであればよい。また、第２３実施形態において、制御信号発生回路１６は、選択メモリセルＭがソース線ＳＬ側に近い領域にあるほど、非選択メモリセルＭのゲートに高い電圧を印加するものであればよい。複数の選択メモリセルＭ毎に電圧Ｖｒｅａｄを変える構成とすれば、必要とされる昇圧回路を削減することができる。
【０１４８】
また、電圧Ｖａｖは、各選択メモリセルＭ毎に変えてもよいし、複数の選択メモリセルＭ毎に変えてもよい。すなわち、選択メモリセルＭがソース線ＳＬ側に近い領域にあるほど、電圧Ｖａｖは、低くなるように設定されていればよい。複数の選択メモリセルＭ毎に電圧Ｖａｖを変える構成とすれば、必要とされる昇圧回路を削減することができる。
【０１４９】
また、第１実施形態において、電圧Ｖｃｇは、ソース線ＳＬ側の選択メモリセルＭｋほど高めに設定してもよい。また、第２３実施形態において、電圧Ｖｃｇは、ビット線ＢＬ側の選択メモリセルＭｋほど高めに設定してもよい。このような構成にすれば、上記実施形態と同様に、さらにメモリセルＭの閾値電圧を制御することができる。
【０１５０】
また、上記実施形態は、２値データを記憶する例について説明している。しかしながら、本発明は、多値データを記憶する構成においても適応可能である。
【０１５１】
ここで、図３７は、メモリセルＭに記憶される２ビットの４値データ（データ“１１”、“１０”、“０１”、“００”）とメモリセルＭの閾値電圧分布との関係の一例を示している。
【０１５２】
図３７に示す一例において、消去後のメモリセルＭの閾値電圧分布Ｅは、その上限値も負の値であり、データ“１１”が割り当てられる。また、書込み状態のデータ“０１”、“１０”、“００”を示すメモリセルＭは、それぞれ正の閾値電圧分布Ａ、Ｂ、Ｃを有する（Ａ、Ｂ、Ｃの下限値も正の値である）。データ“０１”の閾値電圧分布Ａが最も電圧値が低く、データ“００”の閾値電圧分布Ｃが最も電圧値が高く、データ“１０”の閾値電圧分布Ｂは、データ“０１”とデータ“００”の中間の電圧値を有する。
【０１５３】
図３７に示すように、１つのメモリセルＭの２ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々のデータ書込み処理、つまり、２回のデータ書込み処理により、メモリセルＭに書き込まれる。データ“＊＠”と標記するとき、“＊”は上位ページデータを、“＠”は下位ページデータを表している。
【０１５４】
次に、下位ページデータの書込みを、図３８を参照して説明する。図３８において、全てのメモリセルＭは、消去状態の閾値電圧分布Ｅを示し、データ“１１”を記憶しているものとする。図３８に示すように、下位ページデータの書込みを行うと、メモリセルＭの閾値電圧分布Ｅは、下位ページデータの値（“１”、或いは“０”）に応じて、２つの閾値電圧分布（Ｅ、Ｂ’）に分けられる。すなわち、下位ページデータの値が“１”の場合には、消去状態の閾値電圧分布Ｅが維持される。一方、下位ページデータの値が“０”の場合には、メモリセルＭの閾値電圧は、所定量だけ上昇させて、閾値電圧分布Ｂ’とされる。
【０１５５】
次に、上位ページデータの書込みを、図３９を参照して説明する。上位ページデータの書込みは、チップの外部から入力される書込みデータ（上位ページデータ）と、メモリセルＭに既に書き込まれている下位ページデータとに基づいて行われる。
【０１５６】
即ち、図３９に示すように、上位ページデータの値が“１”の場合には、メモリセルＭの閾値電圧の上昇を防止する。その結果、データ“１１”（消去状態の閾値電圧分布Ｅ）のメモリセルＭは、データ“１１”をそのまま維持し、データ“１０”（閾値電圧分布Ｂ’）のメモリセルＭは、データ“１０”をそのまま維持する。ただし、閾値電圧分布Ｂ’の下限値を調整し、これにより閾値電圧分布Ｂ’の幅を狭めて、閾値電圧分布Ｂを形成する。
【０１５７】
一方、図３９に示すように、上位ページデータの値が“０”の場合には、メモリセルＭの閾値電圧を所定量だけ上昇させる。その結果、データ“１１”（閾値電圧分布Ｅ）のメモリセルＭは、閾値電圧分布Ａのデータ“０１”に変化し、データ“１０”（閾値電圧分布Ｂ’）のメモリセルは、閾値電圧分布Ｃのデータ“００”に変化する。
【０１５８】
ここで、図４０の“ａ”に示すように、４値データの書き込みに上記実施形態と同様にシーケンシャル書込みを適用し、選択メモリセルＭｋに対して下位ページデータの書込みを実行する場合を考える。この場合、選択メモリセルＭｋからみてソース線ＳＬ側に位置する非選択メモリセルＭ０〜Ｍｋ−１は下位ページデータを書込み済みであり、非選択メモリセルＭ０〜Ｍｋ−２は上位ページデータも書き込み済みである。よって、非選択メモリセルＭ０〜Ｍｋ−２の閾値電圧分布は、Ｅ、Ａ、Ｂ、Ｃであり、Ｍｋ−１の閾値電圧分布は、閾値電圧分布Ｅ、又はＢ’とされている。また、選択メモリセルＭｋからみてビット線ＢＬ側に位置する非選択メモリセルＭｋ＋１〜Ｍｍは、下位ページデータを未書込みである。よって、非選択メモリセルＭｋ＋１〜Ｍｍの閾値電圧分布は、閾値電圧分布Ｅのみとされている。
【０１５９】
これに対して、図４０の“ｂ”に示すように、４値データの書き込みに上記実施形態と同様にシーケンシャル書込みを適用し、選択メモリセルＭｋに対して上位ページデータの書込みを実行する場合を考える。この場合、選択メモリセルＭｋからみてソース側に位置する非選択メモリセルＭ０〜Ｍｋ−１は上位ページデータを書き込み済みである。よって、非選択メモリセルＭ０〜Ｍｋ−１の閾値電圧分布は、閾値電圧分布Ｅ、Ａ、Ｂ、Ｃのいずれかとされている。また、選択メモリセルＭｋからみてビット線ＢＬ側に位置する非選択メモリセルＭｋ＋１は、下位ページデータを書込み済みであり、且つ上位ページデータを未書き込みである。一方、非選択メモリセルＭｋ＋２〜Ｍｍは下位ページデータを未書込みである。よって、非選択メモリセルＭｋ＋１の閾値電圧分布は、閾値電圧分布Ｅ、又Ｂ’であり、非選択メモリセルＭｋ＋２〜Ｍｍは、閾値電圧分布Ｅのみとされている。
【０１６０】
すなわち、図４０の“ａ”、“ｂ”に示すように、選択メモリセルＭｋに対する上位ページデータ書き込み時における非選択メモリセルＭｋ−１、Ｍｋ＋１の閾値電圧分布は、選択メモリセルＭｋに対する下位ページデータ書き込み時における非選択メモリセルＭｋ−１、Ｍｋ＋１の閾値電圧分布よりも大きくなる。これにより、上位ページデータ書込みにおけるベリファイチェック時、データの読み出しが困難となるおそれがある。
【０１６１】
そこで、４値書き込みを適応した本実施形態の変形例は、図４１に示すような動作を実行するものとすればよい。すなわち、変形例は、図４１の“ａ”に示すように、選択メモリセルＭｋに対する下位ページデータ書き込みにおいてベリファイチェックを実行する場合、非選択メモリセルＭｋ−１、Ｍｋ＋１のゲートに電圧ＶｒｅａｄＬ（ｋ）を印加する。そして、変形例は、図４１の“ｂ”に示すように、選択メモリセルＭｋに対する上位データページ書き込みにおいてベリファイチェックを実行する場合、非選択メモリセルＭｋ−１、Ｍｋ＋１のゲートに、電圧ＶｒｅａｄＵ（ｋ）（＞電圧ＶｒｅａｄＬ（ｋ））を印加する。これにより、実施形態の変形例は、下位、及び上位ページデータ書込みにより閾値電圧分布の上昇した非選択メモリセルＭｋ−１、Ｍｋ＋１の抵抗値を下げ、上位ページデータ書込みにおけるベリファイチェック時、データの読み出しを容易に行なうことができる。
【０１６２】
また、変形例は、図４２に示すような動作を実行するものとしてもよい。すなわち、変形例は、図４２の“ａ”に示すように、選択メモリセルＭｋに対する下位ページデータ書き込みにおいてベリファイチェックを実行する場合、非選択メモリセルＭｋ０〜Ｍｋ−１のゲートに電圧ＶｒｅａｄＬ１（ｋ）を印加し、非選択メモリセルＭｋ＋１〜Ｍｍに電圧Ｖｒｅａｄ２（ｋ）（＜ＶｒｅａｄＬ１（ｋ））を印加する。そして、変形例は、図４２の“ｂ”に示すように、選択メモリセルＭｋに対する上位データページ書き込みにおいてベリファイチェックを実行する場合に、非選択メモリセルＭ０〜Ｍｋ−１のゲートに電圧ＶｒｅａｄＵ１（ｋ）（＞電圧ＶｒｅａｄＬ１（ｋ））を印加し、非選択メモリセルＭｋ＋１〜Ｍｍのゲートに電圧ＶｒｅａｄＵ２（ｋ）（＞ＶｒｅａｄＬ２（ｋ））を印加する。
【０１６３】
また、第２３実施形態は、第２〜第２２実施形態と同様の構成を有し、同様の動作を実行可能に構成されても良い。
【符号の説明】
【０１６４】
１１…メモリセルアレイ、  １２…センスアンプ、  １３…ロウデコーダ、  １４…データ線、  １５…Ｉ／Ｏバッファ、  １６…制御信号発生回路、  １７…アドレスレジスタ、  １８…カラムデコーダ、  １９…内部電圧発生回路、  ２０…基準電圧生成回路、  ＮＵ…ＮＡＮＤセルユニット、  ＢＬＫ…ブロック、  Ｍ０−Ｍｍ…メモリセル、  Ｓ１、Ｓ２…選択トランジスタ、  ＢＬ…ビット線、  ＷＬ０−ＷＬｍ…ワード線、  ＳＲＣ…共通ソース線、  ＳＧＤ、ＳＧＳ…選択ゲート線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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