(57)【要約】【課題】データ保持の信頼性を向上した不揮発性半導体記憶装置を提供する。【解決手段】制御回路は、メモリセルの閾値電圧Ｖｔｈを閾値電圧分布Ｅ内に調整して消去状態とした後、データを書込む。このとき、閾値電圧分布Ｅの電圧分布幅Ｖｗよりも狭い電圧分布幅を有する初期電圧分布Ａ1内にメモリセルＭＣの閾値電圧を調整した後に、最終書込処理時の閾値電圧分布Ａ2〜Ｄ2の何れかに閾値電圧Ｖｔｈを調整することでデータを書込む。【選択図】図８
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【特許請求の範囲】
【請求項１】
データが消去された消去状態を示す第１閾値電圧分布と前記データが書込みされた複数の書込状態をそれぞれ示す複数の第２閾値電圧分布とが互いに異なり、消去状態では第１閾値電圧分布内、書込状態では複数の第２閾値電圧分布内の何れかに閾値電圧が調整可能に構成されたメモリセルが複数配列されてなるメモリセルアレイと、
前記メモリセルアレイ内の複数のメモリセルの閾値電圧を調整することでデータを書込、消去する制御回路と、を備え、
前記制御回路は、前記複数のメモリセルの閾値電圧を前記第１閾値電圧分布内に調整してデータ消去した後データを書込むときには、前記第１閾値電圧分布幅よりも狭い電圧分布幅を有する初期電圧分布内に前記メモリセルの閾値電圧を調整してから前記複数の第２閾値電圧分布内の何れかに閾値電圧を調整することでデータを書込むことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記制御回路は、前記メモリセルの閾値電圧を前記初期電圧分布内に調整するときに、当該初期電圧分布を含み前記複数の第２閾値電圧分布の分布数と同じ数で割り振られた複数の仮設定電圧分布内の何れかに前記メモリセルの閾値電圧を調整してから前記第２閾値電圧分布内の何れかに調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記制御回路は、前記メモリセルの閾値電圧を前記初期電圧分布内に調整するときに、当該初期電圧分布を含み前記複数の第２閾値電圧分布の数の半数に割り振られた仮設定電圧分布内に前記メモリセルの閾値電圧を調整してから前記第２閾値電圧分布内の何れかに調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記初期電圧分布は、前記仮設定電圧分布の中で最も低い閾値分布であることを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
前記制御回路は、前記メモリセルの閾値電圧を前記初期電圧分布内に調整するときに、前記第１閾値電圧分布幅よりも狭い所定の一分布の初期電圧分布内に調整してから前記第２閾値電圧分布内の何れかに調整することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書換可能なメモリセルを備えた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置（例えばＮＡＮＤ型フラッシュメモリ）は、携帯機器用途などで動画などの大容量データを扱うために応用されている。例えば、１メモリセルに３値、４値以上の情報を記憶できるようにした多値技術を採用した場合には、少ないチップ面積でより多くの情報を記憶できる。このような多値記憶技術では、メモリセルトランジスタの閾値電圧を記憶情報に応じて複数の閾値電圧分布の何れかに制御することで情報を記憶する。今後、１チップの記憶情報量を多くするためには、１メモリセルに対しより多くの情報を記憶する必要があり、また、集積度を向上するため素子のさらなる微細化が必要となる。
【０００３】
素子を微細化すると、メモリセルの素子特性は、イオンインプランテーション工程時における不純物注入量の多少、ゲート長やゲート幅およびその他素子構成要素の膜厚のばらつき、エッチング処理量の大小などの要因で大きく変化する。
【０００４】
このため、各メモリセル間で素子特性のばらつきを生じ、多数のメモリセルによる閾値分布幅の拡大が避けられない。特に、多値化が進むと記憶ビット数に応じたより広い閾値電圧分布幅が必要となる。メモリセル選択／非選択比が低下するため隣接セル間干渉が強くなり、閾値電圧分布幅が拡大すると、自己電界ばらつき、近接効果ばらつきによるデータ保持の信頼性に劣ってしまう。また、一括消去した後の閾値電圧分布幅も拡大しやすい。すると、再度書き込みするときには閾値電圧分布がメモリ間でオーバーラップしてしまい、これもまたデータ保持の信頼性が劣る要因となっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２５７７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、データ保持信頼性を向上できるようにした不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様は、データが消去された消去状態を示す第１閾値電圧分布と前記データが書込みされた複数の書込状態をそれぞれ示す複数の第２閾値電圧分布とが互いに異なり、消去状態では第１閾値電圧分布内、書込状態では複数の第２閾値電圧分布内の何れかに閾値電圧が調整可能に構成されたメモリセルが複数配列されてなるメモリセルアレイと、前記メモリセルアレイ内の複数のメモリセルの閾値電圧を調整することでデータを書込、消去する制御回路と、を備え、前記制御回路は、前記複数のメモリセルの閾値電圧を前記第１閾値電圧分布内に調整してデータ消去した後データを書込むときには、前記第１閾値電圧分布幅よりも狭い電圧分布幅を有する初期電圧分布内に前記メモリセルの閾値電圧を調整してから前記複数の第２閾値電圧分布内の何れかに閾値電圧を調整することでデータを書込むことを特徴としている。
【発明の効果】
【０００８】
本発明の一態様によれば、データ保持の信頼性を向上できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態について不揮発性半導体記憶装置の電気的構成を概略的に示すブロック図
【図２】メモリセルアレイの一部の回路構成図
【図３】ＮＡＮＤセルユニットの模式的な構造を示す縦断面図
【図４】閾値電圧分布とメモリセル数の関係を概略的に示す図
【図５】消去状態におけるメモリセルの閾値電圧分布を概略的に示す図
【図６】データ書込処理の概略的な流れを示すフローチャート
【図７】書込対象メモリセルの書込順序を示す説明図
【図８】閾値電圧分布を概略的に示す遷移図
【図９】本発明の第２実施形態を示す図６相当図
【図１０】図８相当図
【図１１】図７相当図
【図１２】変形例を示す図１１相当図
【図１３】本発明の第３実施形態を示す図６相当図
【図１４】図８相当図
【発明を実施するための形態】
【００１０】
（第１実施形態）
以下、本発明の不揮発性半導体記憶装置をＮＡＮＤ型のフラッシュメモリ装置に適用した第１実施形態について図１ないし図８を参照しながら説明する。尚、以下に参照する図面において、同一または類似の部分には同一又は類似の符号を付して表している。
【００１１】
図１は、ＮＡＮＤ型のフラッシュメモリ装置の電気的構成を概略的なブロック図により示している。この図１に示すように、フラッシュメモリ装置１は、データを記憶するメモリセルＭＣを多数（複数）マトリックス状に具備したメモリセルアレイＡｒを具備している。このメモリセルアレイＡｒ内には複数のビット線ＢＬと、複数のワード線ＷＬと、共通ソース線ＣＳＬとが構成されており、各メモリセルＭＣは平面的にはビット線ＢＬとワード線ＷＬとの交差領域に位置して構成されている。このメモリセルアレイＡｒの周辺には、キャッシュメモリＣＭ、センスアンプ回路ＳＡ／ＰＢが構成されており、これらはメモリセルアレイＡｒ内のメモリセルＭＣに対する書込／読出時に用いられる。
【００１２】
その他、フラッシュメモリ装置１内には、制御回路２、アドレスレジスタ３、ワード線制御回路４、ビット線制御回路５、入出力バッファ６などが構成されている。その他、ワード線ＷＬに高電圧を印加するための電圧発生回路や、読出し対象とされたブロックが不良ブロックであるか否かを判定するための不良ブロック判定回路が設けられている。制御回路２は制御端子ＣＯＮＴに接続されており、各ブロック３〜６の動作を主体的に制御するブロックとして設けられている。
【００１３】
入出力バッファ６は、入出力端子Ｉ／Ｏに接続されており、制御回路２からの制御に応じて入出力信号ピンＩ／Ｏを介してデータを入出力する。この入出力バッファ６は、このデータ入出力時に一時記憶するバッファとして設けられている。
【００１４】
アドレスレジスタ３は、制御回路２からの制御信号に応じて入出力バッファ６にアドレスデータが入力されたことが検出されると当該アドレスデータを記憶する。ワード線制御回路４はロウデコーダ４ａによりワード線ＷＬを選択し、ビット線制御回路５がカラムデコーダ５によりビット線ＢＬを選択する。これにより、メモリセルアレイＡｒ内のメモリセルＭＣを指定可能になっている。ワード線制御回路４はワード線ＷＬの印加電圧を制御する回路であり、ビット線制御回路５はビット線ＢＬの電圧を制御、検出するための回路として設けられている。
【００１５】
図２は、メモリセルアレイの一部とその周辺ブロックの電気的構成を示している。
図２に示すように、メモリセルアレイＡｒは、複数のブロックＢ（Ｂ0〜Ｂj-1）から構成されている。これら複数のブロックＢは列方向（Ｙ方向）に併設されており、各ブロックＢは行方向（Ｘ方向）に併設された複数のＮＡＮＤセルユニットＵＣ（ＵＣ0〜ＵＣn-1）により構成されている。ＮＡＮＤセルユニットＵＣ（ＵＣ0〜ＵＣn-1）に対応してそれぞれビット線ＢＬ（ＢＬ0〜ＢＬn-1）が設けられており、ビット線ＢＬ（ＢＬ0〜ＢＬn-1）はそれぞれ列方向に延伸している。
【００１６】
１つのＮＡＮＤセルユニットＵＣは、２個の選択ゲートトランジスタＳＴＤ、ＳＴＳと、これらの選択ゲートトランジスタＳＴＳ、ＳＴＤ間に位置して隣接するもの同士でソース／ドレイン領域を共用して直列接続された複数個（例えば３２個）のメモリセルＭＣ（メモリセルトランジスタ）とを備えている。選択ゲートトランジスタＳＴＤは、そのドレインがビット線ＢＬに接続されており、選択ゲートトランジスタＳＴＳは、そのソースがソース線ＣＳＬに接続されている。
【００１７】
メモリセルＭＣは、その制御ゲートがワード線ＷＬ（ＷＬ0〜ＷＬm-1）で連結して共通接続されている。また、選択ゲートトランジスタＳＴＤは、そのゲートが選択ゲート線ＳＧＬＤで連結して共通接続されている。さらに、選択ゲートトランジスタＳＴＳは、そのゲートが選択ゲート線ＳＧＬＳで連結して共通接続されている。これらの選択ゲート線ＳＧＬＤ、ＳＧＬＳは、ブロックＢ毎に設けられている。
【００１８】
図３は、セルユニットの構造を模式的に示している。この図３に示すように、半導体基板７の表層にはｎウェル７ａおよびｐウェル７ｂが順に構成されている。ｐウェル７ｂ上には、ゲート絶縁膜８を介して選択ゲートトランジスタＳＴＤの選択ゲート電極ＳＧＤが形成されている。また、この選択ゲート電極ＳＧＤの形成領域から平面的に離間して、選択ゲートトランジスタＳＴＳの選択ゲートＳＧＳがｐウェル領域７ｂ上にゲート絶縁膜８を介して形成されている。選択ゲート電極ＳＧＤ−ＳＧＳ間の半導体基板７ｂ上には、ゲート絶縁膜８を介してメモリセルＭＣのゲート電極ＭＧが複数構成されている。このゲート電極ＭＧは、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧ（ワード線ＷＬ）との間にゲート間絶縁膜９を挟んで積層された構造をなしている。
【００１９】
各ゲート電極ＭＧ−ＭＧ間、ゲート電極ＭＧと選択ゲート電極ＳＧＤとの間、ゲート電極ＭＧと選択ゲート電極ＳＧＳとの間の半導体基板７の表層には、ソース／ドレイン領域となる不純物拡散層７ｃが形成されている。
【００２０】
選択ゲート電極ＳＧＳの片脇の半導体基板７の表層にはソース線コンタクト用の不純物拡散層７ｄが形成されている。この不純物拡散層７ｄ上にはソース線ＣＳＬが電気的に接続されている。選択ゲート電極ＳＧＤの片脇の半導体基板７の表層にはビット線コンタクト用の不純物拡散層７ｄが形成されている。
【００２１】
各メモリセルＭＣは、それぞれ浮遊ゲート電極ＦＧを具備しており、浮遊ゲート電極ＦＧの電子注入量に応じた４値以上のデータ（多値：例えば２ビットデータ）を記憶する。本実施形態では、１本のワード線ＷＬにより行方向に接続されたメモリセルＭＣが１ページを構成する。尚、この単位となる１ページは、偶数番のピット線ＢＬに対応するメモリセルＭＣと奇数番のビット線ＢＬに対応するメモリセルＭＣがそれぞれ１ページを構成するように設けても良い。データはこのページ毎に書込／読出できるように構成されている。
【００２２】
また、図１に示すキャッシュメモリＣＭは、メモリセルアレイＡｒと同様の構造を具備し、メモリセルアレイＡｒの１メモリセル当たりの記憶ビット数よりも少ないビット数を記憶するように構成されている。これは、キャッシュメモリＣＭは書込／読出速度を重視するためである。本実施形態では、キャッシュメモリＣＭは例えば２値のデータ（１ビットデータ）を記憶する。このキャッシュメモリＣＭは、セルユニットＵＣの構造が複数ブロックＢ分用意され入出力バッファ６を介して外部から一旦データ入力されるようになっており、その後、センスアンプ回路ＳＡ／ＰＢがそのデータをキャッシュメモリＣＭから読出してメモリセルアレイＡｒに書込む。
【００２３】
図２に示すように、メモリセルアレイＡｒ内のビット線ＢＬにはセンスアンプ回路ＳＡ／ＰＢが接続されている。このセンスアンプ回路ＳＡ／ＰＢは、ビット線ＢＬの電圧センシング回路ＳＡを備えると共にデータ記憶回路ＰＢを備えている。図示しないが、電圧センシング回路ＳＡおよびデータ記憶回路ＰＢはそれぞれ行方向に１ページ分配列されている。各データ記憶回路ＰＢは、メモリセルＭＣから読出されるデータを保持する機能を有すると共に、メモリセルＭＣの書込データを保持する機能を備えている。
【００２４】
ここで、４値記憶方式のＮＡＮＤ型フラッシュメモリ装置１の書込方式を概略的に説明する。４値ＮＡＮＤ型フラッシュメモリ装置１は、１つのメモリセルＭＣの閾値電圧が４通りの電圧分布の何れかの分布内に調整されることにより、１つのメモリセルＭＣが４値データ（”１１”、”１０”、”０１”、”００”）を記憶する。
【００２５】
図４は、メモリセルＭＣの閾値電圧分布とメモリセルアレイＡｒ内のメモリセルＭＣの数の関係を示している。
この図４において、Ａ分布〜Ｄ分布は、それぞれ４値データ（”１１”、”１０”、”０１”、”００”）に対応した閾値電圧分布（第２閾値電圧分布に相当）を示している。また、Ｅ分布は、４値データがブロック消去された後の閾値電圧分布（第１閾値電圧分布に相当）を示しており、本実施形態ではデータは割り当てられない。
【００２６】
これらのＡ分布〜Ｅ分布は互いに異なる分布に予め設定されており、Ｅ分布、Ａ分布、Ｂ分布、Ｃ分布、Ｄ分布は、予めこの順に高い閾値電圧分布になるように互いに離間して設定されている。
【００２７】
具体的には、Ｅ分布の上限値Ｖｅｈは、Ａ分布の下限値Ｖａｌよりも低い電圧値に設定されている。Ｂ分布の下限値ＶｂｌはＡ分布の上限値Ｖａｈよりも高い電圧値に設定されている。Ｃ分布の下限値Ｖｃｌは、Ｂ分布の上限値Ｖｂｈよりも高い電圧値に設定されている。Ｄ分布の下限値Ｖｄｌは、Ｃ分布の上限値Ｖｃｈよりも高い電圧値に設定されている。これらのＡ分布〜Ｄ分布の電圧分布は、所定のマージン電圧を見込んで互いに離間するように設定されている。
【００２８】
本実施形態では、Ｅ分布、Ａ分布、Ｂ分布が負の閾値電圧分布に設定されており、Ｃ分布、Ｄ分布が正の閾値電圧分布に設定されている。Ａ分布の下限値ＶａｌとＤ分布の上限値Ｖｄｈは、その絶対値がほぼ等しい値に設定されていると良い。多数のメモリセルＭＣにはその浮遊ゲート電極ＦＧに電子が蓄積されるが、この電子の蓄積量に応じて閾値電圧Ｖｔｈが決定される。
【００２９】
浮遊ゲート電極ＦＧに蓄積された電子量が多ければ閾値電圧Ｖｔｈは高くなり、浮遊ゲート電極ＦＧに蓄積される電子量が少なければ閾値電圧Ｖｔｈは低くなる。負を帯びた電子の量に応じた閾値電圧Ｖｔｈが平均的に０Ｖとなるように全メモリセルＭＣの閾値電圧バランスを保持することで、経時的な電子量変動に基づくデータ喪失、データ変動を極力防止できる。
【００３０】
図４中において、Ｖａ、Ｖｂ、Ｖｃは、４値データを読み出すために選択ワード線ＷＬに与えられる電圧を示しており、Ｖｒｅａｄはデータを読出すときにＮＡＮＤセルユニットＵＣ中の非選択ワード線ＷＬに与えられる電圧を示しており、メモリセルＭＣが記憶するデータ値に関わらずメモリセルＭＣを導通させる電圧を示している。
【００３１】
メモリセルＭＣのデータが、消去状態から多値の最終書込状態に至るまでの全メモリセルＭＣの閾値電圧分布の遷移状態について図５ないし図８を参照しながら説明する。
図５に示すように、全てのメモリセルＭＣが消去状態に設定されている状態を考慮する。書込処理は、１段階の粗い粗書込処理（仮書込処理、一次書込処理）を行った後、最終書込処理（本書込処理、二次書込処理）を行うことで２以上の複数段階で行われる。
【００３２】
制御回路２は入出力バッファ６を介してキャッシュメモリＣＭにデータ入力した後、図６に示す流れでセンスアンプ回路ＳＡ／ＰＢが当該データを読出し、その後、メモリセルアレイＡｒにデータを書込む。メモリセルアレイＡｒに書込まれるデータは、最終書込処理が終了するまでキャッシュメモリＣＭから消去されることはない。
【００３３】
図６は、粗書込処理、最終書込処理をそれぞれページ単位で行うときの流れを概略的なフローチャートで示している。この図６に示すように、各制御回路２、４、５（以下制御回路２等と称す：本発明の制御回路に相当）は、センスアンプ回路ＳＡ／ＰＢを構成するデータ記憶回路ＰＢにキャッシュメモリＣＭからデータをロードした（Ｓ１）後、当該データ記憶回路ＰＢに記憶されたデータの書込みを行う（Ｓ２以降）。このデータの書込処理は、書込処理とベリファイ処理とに分かれている。
【００３４】
まず、制御回路２等は、ワード線ＷＬ31に書込電圧を印加することで粗書込処理を行い（Ｓ２）、その後ベリファイ処理を行う（Ｓ３）ことでメモリセルＭＣ３１にデータを粗く書込む。次に、制御回路２等は、ワード線ＷＬ30に書込電圧を印加することで粗書込処理を行い（Ｓ５）、その後ベリファイ処理を行う（Ｓ６）ことでメモリセルＭＣ３０にデータを粗く書込む。
【００３５】
次に、制御回路２等は、ワード線ＷＬ29に書込電圧を印加し粗書込処理を行い（Ｓ７）、その後ベリファイ処理を行う（Ｓ８）ことでメモリセルＭＣ２９にデータを粗く書込む。このようにして書込処理は、メモリセルＭＣ３１からメモリセルＭＣ０にかけて順次繰り返される。
【００３６】
図７は、このフローチャートに示す流れを模式的に示している。この図７に示すように、書込対象メモリセルとしてメモリセルＭＣ３０に着目すると、このメモリセルＭＣ３０に隣接するメモリセルＭＣ２９に対し先に粗書込処理を行ってから、メモリセルＭＣ３０の最終書込処理を行っている。
【００３７】
これは、メモリセルＭＣ３０に隣接するメモリセルＭＣ２９に対し粗書込処理を行うときにはワード線ＷＬ29に高電圧が印加されるため、これに応じてワード線ＷＬ29に構造的に近いメモリセルＭＣ３０の浮遊ゲート電極ＦＧにも電子が注入されてしまい、当該メモリセルＭＣ３０の閾値電圧Ｖｔｈが高くなる傾向があるためである。この影響を考慮し、メモリセルＭＣ３０の最終書込処理を行う前にメモリセルＭＣ２９の粗書込処理を行う。これにより、メモリセルＭＣ３０が当該メモリセルＭＣ３０に構造的に近接したワード線ＷＬ29から受ける閾値電圧変動の影響を最終書込処理時に補正できる。
【００３８】
尚、本実施形態では、メモリセルＭＣ３１の一方に隣接してメモリセルＭＣ３０が構成されているため、メモリセルＭＣ３１の最終書込処理を行う前にメモリセルＭＣ３０の粗書込処理を行うことでメモリセルＭＣ３０の書込処理の影響を極力受けないようにしているが、メモリセルＭＣ３１の他方には選択ゲート電極ＳＧＤが隣接して構成されている。選択ゲート電極ＳＧＤは浮遊ゲート電極ＦＧを具備していないので、選択ゲート電極ＳＧＤがこの悪影響を受けることはない。
【００３９】
図８（ａ）〜図８（ｅ）は、この流れで書込処理を行ったときの閾値電圧分布の遷移状態を示している。これらの図８（ａ）〜図８（ｅ）に示すように、まず、制御回路２等は、深い位置の消去電圧分布Ｅ内の閾値電圧Ｖｔｈを上昇させることで閾値電圧分布Ａ1、Ｂ1、Ｃ1、Ｄ1（仮設定電圧分布に相当）内の互いに離間した分布内に調整する。閾値電圧分布Ａ１は、図４の閾値電圧分布Ａに対応した閾値電圧分布であり、その他、閾値電圧分布Ｂ1〜Ｄ1もまた閾値電圧分布Ｂ〜Ｄにそれぞれ対応した閾値電圧分布として示している。
【００４０】
図８（ｂ）は、粗書込処理を行うときに狙いとなる目標閾値電圧Ｖｔｈの分布を示している。
この図８（ｂ）に示すように、４つのデータ値を示す閾値分布Ａ1〜Ｄ1は、互いに離間した目標閾値分布に設定されている。消去電圧分布Ｅの電圧幅と粗書込処理を行うときの目標電圧分布Ａ1〜Ｄ1の電圧幅を、それぞれＶw1、Ｖwa1、Ｖwb1、Ｖwc1、Ｖwd1とすると、これらの電圧幅の関係は、Ｖw1＞Ｖwa1＞wb1≧Ｖwc1≧Ｖwd1に設定されている。
【００４１】
なお、図８（ｂ）に示すように、本実施形態では、Ｅ分布とＡ1分布とがオーバーラップしている実施形態を示しているが、これはＥ分布の上限値ＶｅｈよりもＡ1分布の下限値Ｖal1を高い値にしても良い。すなわち、メモリセルアレイＡｒ内のメモリセルＭＣの閾値電圧Ｖｔｈを消去状態となる閾値電圧分布Ｅ内から全て上昇させても良い。
【００４２】
特に、分布Ａ1（初期電圧分布に相当）の電圧幅Ｖwa1が、分布Ｂ1〜Ｄ1の電圧幅Ｖwb1〜Ｖwd1に比較して広くなるように設定されている。これは、粗書込処理を行うときには書込速度を重視するためである。すなわち、粗書込処理を行った後には最終書込処理を行わない限りデータを読出すことがないためであり必ずしも正確な閾値電圧分布調整を必要としないためである。
【００４３】
このとき、消去状態における消去電圧分布Ｅは、その電圧幅が幅広くなっているため、粗書込処理を行うときに比較的大きく閾値電圧調整を必要とするときには、その調整誤差も少なくすることができ、逆に比較的小さく閾値電圧調整が必要とされないときにはその調整誤差も大きくなりやすい。したがって、粗書込処理時において速度重視で考えると、電圧幅の関係を、Ｖw1＞Ｖwa1＞wb1≧Ｖwc1≧Ｖwd1に設定すると良い。
【００４４】
図８（ｃ）は、隣接セル間の干渉を受けて閾値電圧が上昇変動した場合の閾値電圧分布の状態を表している。この図８（ｃ）に示すように、閾値電圧分布Ａ10の上限値Ｖah10と閾値電圧分布Ｂ10の下限値Ｖbl10がオーバーラップしている。また、隣接する閾値電圧分布Ｂ10とＣ10、閾値電圧分布Ｃ10とＤ10間でオーバーラップすることもある。
【００４５】
この分布のオーパーラップ現象は、近年の多値化、閾値電圧分布幅の低傾向化の影響に伴い顕著となってきている。このように、隣接する２つの閾値電圧分布Ａ10〜Ｂ10、Ｂ10〜Ｃ10、Ｃ10〜Ｄ10が重なってしまうと、これらのデータの規定ができずメモリセルＭＣが誤記憶することになるため、本実施形態ではキャッシュメモリＣＭに記憶されたデータに基づいて最終書込処理を行っている。
【００４６】
図８（ｄ）は、最終書込処理時に狙いとなる目標閾値電圧を示しており、図８（ｅ）は、最終書込時に隣接セル間干渉を受けた場合に閾値電圧Ｖｔｈが上昇変動した場合の閾値電圧分布の状態を表している。この最終書込処理では、図８（ｅ）に示すように隣接セル間干渉作用が生じたとしても閾値電圧分布Ａ20〜Ｄ20が互いにオーバーラップしないように調整されている。
【００４７】
本実施形態では、最終書込処理を行うことで各メモリセルＭＣの閾値電圧Ｖｔｈを正方向にシフトさせながら、メモリセルＭＣの閾値電圧分布Ａ2〜Ｄ2の目標幅Ｖwa2〜Ｖwd2を、それぞれ分布Ａ10〜Ｄ10の分布幅Ｖwa10〜Ｖwd10および閾値電圧分布Ａ1〜Ｄ1の目標幅Ｖwa1〜Ｖwd1に比較して狭く設定している。
【００４８】
これは、閾値分布幅を狭くすると閾値電圧の最大値も低くなり、全メモリセルＭＣの浮遊ゲート電極ＦＧに蓄積される電子量を総合的に少なくすることを狙いとしている。メモリセルＭＣの蓄積電子量が総合的に少なくなると、電子が浮遊ゲート電極ＦＧから経時的に放出される可能性が低くなり、メモリセルＭＣのデータ保持特性を良好に保つことができるためである。
【００４９】
また、最終書込処理後の閾値分布Ａ2〜Ｄ2（又はＡ20〜Ｄ20）は、電圧０Ｖを中心として最大閾値電圧分布の上限値と最小閾値電圧分布の下限値との間で絶対値でほぼ同一値として設定すると良い。このとき、狙いとなる最終書込処理後の分布Ａ2の下限値と分布Ｄ2の上限値を絶対値でほぼ同一値としても良いし、隣接セル間干渉を考慮した最終書込処理後の分布Ａ20の下限値と分布Ｄ20の上限値を絶対値でほぼ同一値としても良い。すると、総合的な電子量が必然的に少なくなり、メモリセルＭＣのデータ保持特性を良好に保つことができる。
【００５０】
本実施形態によれば、制御回路２等は、メモリセルＭＣの閾値電圧Ｖｔｈを閾値電圧分布Ｅ内に調整してデータを消去した後、データを書込むときには、閾値電圧分布Ｅの電圧分布幅Ｖw1よりも狭い電圧分布幅を有する初期電圧分布Ａ1を含む分布Ａ1〜Ｄ1内の何れかにメモリセルＭＣの閾値電圧を調整してから最終書込処理時の閾値電圧分布Ａ2〜Ｄ2の何れかに閾値電圧Ｖｔｈを調整することでデータを書込むため、閾値電圧分布幅を抑制することができ、データ保持の信頼性を向上できる。
【００５１】
また、本実施形態によれば、制御回路２等は、メモリセルＭＣの閾値電圧Ｖｔｈを、最終書込処理時の分布Ａ2〜Ｄ2の分布数と同じ数で割り振られた分布Ａ1〜Ｄ1内の何れかにメモリセルＭＣの閾値電圧Ｖｔｈを調整してから最終書込処理時の分布Ａ2〜Ｄ2の何れかにメモリセルＭＣの閾値電圧Ｖｔｈを調整している。粗書込処理時に隣接セル間干渉を生じ、互いに隣接する分布Ａ10〜Ｄ10間でその分布がオーバーラップしたとしても、段階的に書込処理を行っているため、最終書込処理時に互いに離間した分布Ａ20〜Ｄ20内に閾値電圧Ｖｔｈを調整できる。
【００５２】
初期電圧分布Ａ1の電圧幅が、他の電圧分布Ｂ1〜Ｄ1の電圧幅より広く設定されているため、粗書込処理時の処理速度を向上できる。この初期電圧分布Ａ1は仮設定電圧分布Ａ1〜Ｄ1の中で最も低い閾値分布に設定されていると良い。
最終書込処理時の最低の電圧分布Ａ2又はＡ20の下限値は、最高の電圧分布Ｄ20の上限値と絶対値でほぼ等しい値に設定されているため、データの経時的な劣化を防ぐことができる。
【００５３】
（第２実施形態）
図９および図１０は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、消去状態の閾値電圧分布Ｅ内のメモリセルの閾値電圧Ｖｔｈを消去状態の閾値電圧分布幅よりも狭い所定の一分布の初期電圧分布Ｅ1内に調整してから、粗書込処理、最終書込処理を行っているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００５４】
図９は、粗書込処理、最終書込処理の流れをページ単位で行うときの流れを概略的なフローチャートにより示している。この図９に示すように、制御回路２等は、消去状態を示す閾値電圧分布Ｅから一旦初期電圧分布Ｅ1内に調整した（Ｔ１、Ｔ２）後、粗書込処理を行う（Ｔ３〜Ｔ５）。具体的には、制御回路２等は、消去状態を示す分布ＥからメモリセルＭＣ３１の閾値電圧Ｖｔｈを初期電圧分布Ｅ1内に調整するときには、ワード線ＷＬ31に初期電圧分布調整用の所定電圧を印加して初期電圧分布Ｅ1内に調整を行い（Ｔ１）、その後、初期電圧分布Ｅ1内に調整されているか確認する（ベリファイ処理：Ｔ２）。
【００５５】
次に、制御回路２等は、キャッシュメモリＣＭからセンスアンプ回路ＳＡ／ＰＢを構成するデータ記憶回路ＰＢにデータをロードし（Ｔ３）、ワード線ＷＬ31に粗書込処理時の所定電圧を印加し初期電圧分布Ｅ1から分布Ａ1〜Ｂ1の何れかに書込み（Ｔ４）、当該分布Ａ1〜Ｂ1の何れかに書き込まれているか確認処理する（ベリファイ処理：Ｔ５）。
【００５６】
次に、制御回路２等は、メモリセルＭＣ３０の閾値電圧Ｖｔｈを初期電圧分布Ｅ1内に調整する（Ｔ６〜Ｔ８）。このとき、制御回路２等は、データをロードし（Ｔ６）、ワード線ＷＬ30に初期電圧分布調整用の所定電圧を印加して初期電圧分布Ｅ1内に調整を行い（Ｔ７）、その後、初期電圧分布Ｅ1内に調整されているか確認する（ベリファイ処理：Ｔ８）。
【００５７】
次に、制御回路２等は、キャッシュメモリＣＭからデータ記憶回路ＰＢにデータをロードし（Ｔ９）、ワード線ＷＬ３０に粗書込処理時の所定電圧を印加し初期電圧分布Ｅ1内から分布Ａ1〜Ｂ1の何れかの分布内に調整を行い（Ｔ１０）、その後、当該分布Ａ1〜Ｂ1の何れかに書き込まれているか確認処理する（ベリファイ処理：Ｔ１１）。
【００５８】
次に、制御回路２等は、キャッシュメモリＣＭからデータ記憶回路ＰＢにデータをロードし（Ｔ１２）、ワード線ＷＬ31に最終書込処理時の所定電圧を印加することで、分布Ａ１から分布Ａ11／Ａ12内の何れかに閾値電圧Ｖｔｈを調整し、分布Ｂ1から分布Ｂ11／Ｂ12内の何れかに閾値電圧Ｖｔｈを調整する（Ｔ１３）。その後、当該目標電圧分布Ａ11／Ａ12／Ｂ11／Ｂ12内の何れかに閾値電圧Ｖｔｈが調整されているか否かを確認処理する（ベリファイ処理：Ｔ１４）。このようにしてプログラム、ベリファイ処理が繰り返される。
【００５９】
図１０は、閾値電圧分布の概略的な遷移状態を表している。この図１０に示すように、消去状態Ｅ（閾値電圧幅Ｖw1）から閾値電圧分布幅の狭い初期電圧分布Ｅ1内に調整した後、粗書込処理を行うことで分布Ａ1／Ｂ1の何れかに調整を行い、その後、分布Ａ1のメモリセルＭＣを分布Ａ11／Ａ12の何れかに調整し、分布Ｂ1のメモリセルＭＣを分布Ｂ11／Ｂ12の何れかに調整している。尚、図１１は、図９に示した書込対象メモリセルの書込順序の説明について概略的に示している。
【００６０】
本実施形態によれば、制御回路２等は、メモリセルＭＣの閾値電圧を消去状態Ｅから当該消去状態Ｅの閾値電圧分布幅Ｖw1よりも狭い閾値電圧分布幅Ｖwe1に設定された初期電圧分布Ｅ1内に調整してから、粗書込処理を経て最終書込処理を行っているため、最終的な電圧分布幅を狭くすることができ、データ保持の信頼性を向上することができる。
【００６１】
本実施形態では、図１１に模式的に表すように、初期電圧調整処理および粗書込処理を同一メモリセルＭＣについて行った後、隣接する他のメモリセルＭＣについて初期電圧調整処理および粗書込処理を行い、その後、先に粗書込処理を行ったメモリセルＭＣについて最終書込処理を行っている実施形態を示しているが、図１２の変形例に示すように、初期電圧調整処理、粗書込処理、最終書込処理の各処理段階について、書込対象となるメモリセルＭＣについて、順次隣接するメモリセルＭＣに切替えて行っても良い。
【００６２】
尚、本実施形態では粗書込処理を行っているが粗書込処理を省略しても良く、初期電圧調整をした後、直ぐに最終書込処理に移行しても良い。また、粗書込処理時に隣接する電圧分布Ａ1／Ｂ1が互いにオーバーラップしないように設定されていれば、最終書込処理を省略して上位ページのみを記憶するメモリセルＭＣとして構成しても良い。この場合、上位ページ又は下位ページの１ビット記憶させているか、上位、下位の２ビット記憶させているかについて、フラグを設けて記憶させると良い。
【００６３】
（第３実施形態）
図１３および図１４は、本発明の第３実施形態を示すもので、前述実施形態と異なるところは、２値記憶のメモリセルアレイＡｒに適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００６４】
図１３に示すように、制御回路２等は、キャッシュメモリＣＭにデータを記憶させた後、キャッシュメモリＣＭからデータ記憶回路ＰＢにメモリセルＭＣ３１に記憶させるデータをロードし（Ｕ１）、メモリセルＭＣ３１について粗書込処理を行い（Ｕ２、Ｕ３）、次に、メモリセルＭＣ３０に記憶させるデータをロードした（Ｕ４）後、メモリセルＭＣ３０について粗書込処理を行い（Ｕ５、Ｕ６）、メモリセルＭＣ３１に記憶させるデータを再度ロードした（Ｕ７）後、最終書込処理を行う（Ｕ８、Ｕ９）。そして、制御回路２等は、メモリセルＭＣ２９に記憶させるデータをロードし（Ｕ１０）、メモリセルＭＣ２９の粗書込処理（Ｕ１１、Ｕ１２）から順次処理を繰り返す。
【００６５】
図１４は、閾値電圧分布を概略的に示している。この図１４に示すように、制御回路２等は、消去状態Ｅから粗書込処理を行うことで閾値電圧分布の狭い分布Ａ1／Ｂ1の何れかに調整し、その後、さらに電圧分布幅を狭くした分布Ａ2／Ｂ2にそれぞれ調整している。
【００６６】
このような実施形態によれば、メモリセルＭＣに２値データを記憶させるときに、粗書込処理時の分布Ａ1／Ｂ1に調整してから最終書込処理時の分布Ａ2／Ｂ2に調整しているため、閾値電圧分布幅を狭く設定することができ、データ保持の信頼性を向上できる。
【００６７】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形または拡張が可能である。
前述実施形態では４値、２値の書込みについて示したが、３値または５値以上の書込みに適用できる。ＮＡＮＤ型フラッシュメモリ装置１に適用したが、浮遊ゲート以外の電荷蓄積層を持つＭＯＮＯＳ型メモリ、微細ドットメモリなど、その他の不揮発性半導体記憶装置にも適用できる。
【００６８】
前述実施形態では、粗書込処理を１回行った後、最終書込処理を行う実施形態を示しているが、粗書込処理を複数段階行ってから最終書込処理を行う形態に適用できる。この場合、１分布の電圧幅をさらに狭く設定できるため、データ保持の信頼性をさらに向上できる。
【００６９】
前記した実施形態中に記載された条件範囲内において、適宜条件選択を行うことで同等の効果を奏する。上記実施形態には、種々の実施形態が含まれており、上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた課題を解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【符号の説明】
【００７０】
図面中、１はフラッシュメモリ装置（不揮発性半導体記憶装置）、２は制御回路、４はワード線制御回路（制御回路）、５はビット線制御回路（制御回路）、６は入出力バッファ、７は半導体基板、７ａはｎウェル、７ｂはｐウェル、７ｃは不純物拡散層、７ｄは高濃度の不純物拡散層、８はゲート絶縁膜、９はゲート間絶縁膜、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、ＭＣはメモリセル、Ａｒはメモリセルアレイ、ＢＬはビット線、ＷＬはワード線、ＣＭはキャッシュメモリ、ＳＡ／ＰＢはセンスアンプ回路を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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