(57)【要約】【課題】ビット線にキーパー回路を接続しても、読み出し動作に関するマージンを短いテスト時間で検査することのできる半導体記憶装置およびその試験方法を提供する。【解決手段】キーパー回路１は、ビット線ＢＬと電源線ＶＤＤとの間に、メモリセルのＮＭＯＳトランジスタよりも駆動力の小さいＰＭＯＳトランジスタＰ１１、Ｐ１２が直列に接続された構成をとる。そのうち、ＰＭＯＳトランジスタＰ１１のゲート電極は、センスアンプＳＡの１段目の反転型増幅器Ａ１の出力へ接続され、ＰＭＯＳトランジスタＰ１２のゲート電極は、端子ＴＳＴ１へ接続されている。キーパー回路１の駆動力マージンを判定するときは、外部端子ＴＳＴ１によりＰＭＯＳトランジスタＰ１２を非導通に制御し、メモリセルＭＣ１からデータ‘１’の読み出しを行う。【選択図】  図１
2011086357.tif 000002
【特許請求の範囲】
【請求項１】
メモリデータの読み出し前にプリチャージが行われるビット線と、
前記ビット線のプリチャージ電荷の放電に使用される第１の導電型のＭＯＳトランジスタ
を有するメモリセルと、
前記ビット線に接続されるキーパー回路と
を備え、
前記キーパー回路が、
前記ビット線と電源線との間に、前記第１の導電型とは異なる導電型で前記メモリセルの
前記第１の導電型のＭＯＳトランジスタよりも駆動力の小さい、複数の第２の導電型のＭ
ＯＳトランジスタが直列接続された第１のトランジスタ列を有し、
前記第１のトランジスタ列のうちの少なくとも１つの第２の導電型のＭＯＳトランジスタ
のゲート電極が第１の端子へ接続されている
ことを特徴とする半導体記憶装置。
【請求項２】
前記キーパー回路が、
前記ゲート電極が第１の端子へ接続されている第２の導電型のＭＯＳトランジスタと並列
に接続された、前記ゲート電極が第１の端子へ接続されている第２の導電型のＭＯＳトラ
ンジスタよりも直列段数が多い第２の導電型のＭＯＳトランジスタからなる第２のトラン
ジスタ列を有し、
前記第２のトランジスタ列の第２の導電型のＭＯＳトランジスタのゲート電極が第２の端
子へ接続されている
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ビット線に、
前記メモリセルの前記第１の導電型のＭＯＳトランジスタよりも駆動力の小さい第１の導
電型のＭＯＳトランジスタが接続され、
前記駆動力の小さい第１の導電型のＭＯＳトランジスタのゲート電極が第３の端子へ接続
されている
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
メモリデータの読み出し前にプリチャージが行われるビット線と、前記ビット線のプリ
チャージ電荷の放電に使用される第１の導電型のＭＯＳトランジスタを有するメモリセル
と、前記ビット線に接続されるキーパー回路とを備え、
前記キーパー回路が、前記ビット線と電源線との間に、前記第１の導電型とは異なる導電
型で前記メモリセルの前記第１の導電型のＭＯＳトランジスタよりも駆動力の小さい、複
数の第２の導電型のＭＯＳトランジスタが直列接続された第１のトランジスタ列を有し、
前記第１のトランジスタ列のうちの少なくとも１つの第２の導電型のＭＯＳトランジスタ
のゲート電極が第１の端子へ接続されている半導体記憶装置の試験方法であって、
試験時に、前記第１の端子により前記第１の端子にゲート電極が接続された前記第２の導
電型のＭＯＳトランジスタを非導通に制御して、前記ビット線の‘Ｈ’レベル読み出し試
験を行う
ことを特徴とする試験方法。
【請求項５】
請求項２に記載の半導体記憶装置の試験方法であって、
試験時に、前記第１の端子により前記第１の端子にゲート電極が接続された前記第２の導
電型のＭＯＳトランジスタを非導通に制御し、前記第２の端子により前記第２のトランジ
スタ列の前記第２の導電型のＭＯＳトランジスタを導通に制御して、前記ビット線の‘Ｈ
’レベル読み出し試験を行い、
前記第１の端子により前記第１の端子にゲート電極が接続された前記第２の導電型のＭＯ
Ｓトランジスタを導通に制御し、前記第２の端子により前記第２のトランジスタ列の前記
第２の導電型のＭＯＳトランジスタを導通に制御して、前記ビット線の‘Ｌ’レベル読み
出し試験を行う
ことを特徴とする試験方法。
【請求項６】
請求項３に記載の半導体記憶装置の試験方法であって、
試験時に、前記第３の端子により前記駆動力の小さい第１の導電型のＭＯＳトランジスタ
を導通に制御し、
前記第１の端子により前記第１の端子にゲート電極が接続された前記第２の導電型のＭＯ
Ｓトランジスタを導通に制御し、前記第２の端子により前記第２のトランジスタ列の前記
第２の導電型のＭＯＳトランジスタを非導通に制御して、前記ビット線の‘Ｈ’レベル読
み出し試験を行う
ことを特徴とする試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその試験方法に関する。
【背景技術】
【０００２】
半導体記憶装置から高速にデータの読み出しを行う方式として、プリチャージ期間中に
ビット線を予めセンスアンプが十分にデータのＨ／Ｌを判定可能なレベルの何れかにプリ
チャージしておき、電位レベルが十分に安定したプリチャージ期間終了後に、メモリセル
から読み出したデータにてビット線電位が変化するかしないかをセンスアンプで検出し、
かつ増幅して出力するプリチャージ方式がある。
【０００３】
このようなプリチャージ方式の半導体記憶装置では、ビット線にリーク電流が流れる不
良が発生すると、センスアンプが誤動作し、メモリセルのデータが正常に読み出せなくな
る、Ｈ／Ｌの判定を誤る不良が発生する。
【０００４】
そこで、ビット線にリーク不良の発生した半導体記憶装置は、製造段階のテストで取り
除く必要がある。しかし、センスアンプがＨ／Ｌを判定するレベルには、ビット線の電位
変化に対してある基準値に従って判定するように設計されるので、動作マージンがある。
【０００５】
そのため、多少のリーク電流があっても、製造段階の短時間のテストでは正常に動作し
、不良品と判別できないことがある。ところが、リーク電流は時間の経過とともに増加す
ることがあり、製造段階のテストでは良品と判定されても、その後、不良が発生すること
がある。
【０００６】
従来、このような問題に対して、テスト時にワード線の活性化からセンスアンプ活性化
までの時間を通常よりも長くすることにより、ビット線の微小リークを検出できるように
した半導体記憶装置が提案されている（例えば、特許文献１参照。）。
【０００７】
この提案された半導体記憶装置では、ビット線に微小リークが発生している場合、テス
ト時にワード線の活性化からセンスアンプ活性化までの時間を通常よりも長くすると、セ
ンスアンプの入力レベルが低下して読み出し不良となることを利用して、ビット線の微小
リークの検出を可能としている。
【０００８】
一方、ＮＯＲ型ＲＯＭのように、ビット線に保持されたプリチャージ電位を‘Ｈ’デー
タとして読み出す半導体記憶装置では、ビット線のリークによりプリチャージ電位が低下
すると読み出し不良となる問題が発生する。そこで、この問題への対策として、ビット線
で発生するリーク電流を補償するリーク電流補償回路をビット線に接続することが行われ
ている（例えば、特許文献２参照。）。
【０００９】
リーク電流補償回路は、キーパー回路とも称され、上述のＮＯＲ型ＲＯＭの場合、‘Ｈ
’データ出力時のビット線の電位を‘Ｈ’レベルに保持する動作を行う。したがって、こ
のようなキーパー回路を有する半導体記憶装置では、キーパー回路の駆動力（電流注入力
）がビット線で発生するリーク電流を上回っている限り、リーク不良検出テストを行って
もビット線のリーク不良は検出されない。
【００１０】
ところが、キーパー回路の駆動力のマージンが不足している場合（例えば、キーパー回
路の駆動力がビット線で発生するリーク電流の３倍以下の場合）、ビット線の電位が不安
定となり、読み出し不良が発生するおそれが生じる。ただし、このような読み出し不良が
発生するまでには、かなりの時間がかかる。
【００１１】
また、逆にキーパー回路の駆動力に対してメモリセルのトランジスタの駆動力のマージ
ンが不足している場合にも、読み出し不良が発生するおそれがある。この場合も、読み出
し不良の発生までには、かなりの時間がかかる。
【００１２】
そのため、従来、キーパー回路を備える半導体記憶装置の読み出し動作に関するマージ
ンをテストする場合、そのテストに多大な時間を要し、テストコストが増大する、という
問題が発生していた。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−１５５９８号公報  （第６ページ、図３）
【特許文献２】特開２００８−２９３６１９号公報  （第４−５ページ、図１）
【発明の概要】
【発明が解決しようとする課題】
【００１４】
そこで、本発明の目的は、ビット線にキーパー回路を接続しても、読み出し動作に関す
るマージンを短いテスト時間で検査することのできる半導体記憶装置およびその試験方法
を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の一態様によれば、メモリデータの読み出し前にプリチャージが行われるビット
線と、前記ビット線のプリチャージ電荷の放電に使用される第１の導電型のＭＯＳトラン
ジスタを有するメモリセルと、前記ビット線に接続されるキーパー回路とを備え、前記キ
ーパー回路が、前記ビット線と電源線との間に、前記第１の導電型とは異なる導電型で前
記メモリセルの前記第１の導電型のＭＯＳトランジスタよりも駆動力の小さい、複数の第
２の導電型のＭＯＳトランジスタが直列接続された第１のトランジスタ列を有し、前記第
１のトランジスタ列のうちの少なくとも１つの第２の導電型のＭＯＳトランジスタのゲー
ト電極が第１の端子へ接続されていることを特徴とする半導体記憶装置が提供される。
【００１６】
また、本発明の別の一態様によれば、メモリデータの読み出し前にプリチャージが行わ
れるビット線と、前記ビット線のプリチャージ電荷の放電に使用される第１の導電型のＭ
ＯＳトランジスタを有するメモリセルと、前記ビット線に接続されるキーパー回路とを備
え、前記キーパー回路が、前記ビット線と電源線との間に、前記第１の導電型とは異なる
導電型で前記メモリセルの前記第１の導電型のＭＯＳトランジスタよりも駆動力の小さい
、複数の第２の導電型のＭＯＳトランジスタが直列接続された第１のトランジスタ列を有
し、前記第１のトランジスタ列のうちの少なくとも１つの第２の導電型のＭＯＳトランジ
スタのゲート電極が第１の端子へ接続されている半導体記憶装置の試験方法であって、試
験時に、前記第１の端子により前記第１の端子にゲート電極が接続された前記第２の導電
型のＭＯＳトランジスタを非導通に制御して、前記ビット線の‘Ｈ’レベル読み出し試験
を行うことを特徴とする試験方法が提供される。
【発明の効果】
【００１７】
本発明によれば、ビット線にキーパー回路を接続しても、読み出し動作に関するマージ
ンを短いテスト時間で検査することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施例１にかかる半導体記憶装置の要部の構成の例を示す回路図。
【図２】実施例１の半導体記憶装置のキーパー回路のマージンテストの説明図。
【図３】本発明の実施例２にかかる半導体記憶装置の要部の構成の例を示す回路図。
【図４】実施例２の半導体記憶装置のキーパー回路の駆動力調整の例を示す図。
【図５】実施例２の半導体記憶装置のキーパー回路のマージンテストの説明図。
【図６】実施例２の半導体記憶装置のメモリセルの駆動力テストの説明図。
【図７】本発明の実施例３にかかる半導体記憶装置の要部の構成の例を示す回路図。
【図８】実施例３の半導体記憶装置のキーパー回路のマージンテストの説明図。
【発明を実施するための形態】
【００１９】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当
部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００２０】
図１は、本発明の実施例１にかかる半導体記憶装置であるＮＯＲ型ＲＯＭの要部の構成
の例を示す回路図である。
【００２１】
本実施例のＮＯＲ型ＲＯＭは、メモリデータの読み出し前にプリチャージが行われるビ
ット線と、ビット線のプリチャージ電荷の放電に使用されるＮＭＯＳトランジスタを有す
るメモリセルと、そのビット線に接続されるキーパー回路と、を備えている。
【００２２】
図１には、その一部として、プリチャージ信号ＰＣＧにより導通が制御されるＰＭＯＳ
トランジスタＰ１を有するプリチャージ回路ＰＣが接続されたビット線ＢＬと、ビット線
ＢＬに接続されたメモリセルＭＣ１、ＭＣ２と、ビット線ＢＬに接続されるキーパー回路
１と、を示している。このビット線ＢＬの電位の変化は、２段の反転型増幅器Ａ１、Ａ２
により構成されるセンスアンプＳＡにより増幅され、出力端子ＤＯＵＴへ出力される。
【００２３】
ここで、ＲＯＭデータのプログラミングは、メモリセルのＮＭＯＳトランジスタをビッ
ト線に接続するかしないかによって行われる。具体的には、例えば、配線接続のＶＩＡの
有無、あるいは、ＭＯＳトランジスタのドレインコンタクトの有無により実現される。な
お、プログラム方式は、本発明には影響を及ぼさないので、どの様なプログラム方式と組
み合わせても、本発明は実施可能である。
【００２４】
例えば、メモリセルＭＣ１は、ワード線ＷＬ１によりＮＭＯＳトランジスタＮ１を導通
させてもビット線ＢＬのプリチャージ電荷の放電が行われないため、データ‘１’の書き
込みを示し、メモリセルＭＣ２は、ワード線ＷＬ２によりＮＭＯＳトランジスタＮ２を導
通させるとビット線ＢＬのプリチャージ電荷の放電が行われるため、データ‘０’の書き
込みを示す。
【００２５】
本実施例のキーパー回路１は、ビット線ＢＬと電源線ＶＤＤとの間に、メモリセルのＮ
ＭＯＳトランジスタよりも駆動力の小さいＰＭＯＳトランジスタＰ１１、Ｐ１２が直列に
接続された構成をとる。そのうち、ＰＭＯＳトランジスタＰ１１のゲート電極は、センス
アンプＳＡの１段目の反転型増幅器Ａ１の出力へ接続され、ＰＭＯＳトランジスタＰ１２
のゲート電極は、外部端子ＴＳＴ１へ接続されている。
【００２６】
したがって、本実施例のキーパー回路１は、外部端子ＴＳＴ１へ入力される信号のレベ
ルによりＰＭＯＳトランジスタＰ１２の導通が制御され、キーパー回路としての機能が制
御される。
【００２７】
すなわち、キーパー回路１は、ＰＭＯＳトランジスタＰ１２が導通するように制御され
たときは、従来のキーパー回路と同様、データ‘１’読み出し時にビット線ＢＬのプリチ
ャージ電位を保持するように動作する、つまり、ビット線ＢＬを‘Ｈ’レベルに保つ動作
を行うが、ＰＭＯＳトランジスタＰ１２が非導通に制御されると、電源線ＶＤＤからビッ
ト線ＢＬへの電流の注入が遮断され、プリチャージ電位を保持するという、キーパー回路
としての機能が停止する。
【００２８】
そこで、本実施例では、半導体記憶装置の機能試験時に、外部端子ＴＳＴ１によりキー
パー回路１のキーパー回路としての機能を停止させ、リーク電流に対するキーパー回路１
の駆動力マージンの判定が行えるようにする。
【００２９】
図２を用いて、リーク電流に対するキーパー回路１の駆動力マージンを判定する方法に
ついて説明する。
【００３０】
図２（ａ）は、通常動作時の各入力の設定、および、それに対する出力の例である。
【００３１】
通常動作時は、外部端子ＴＳＴ１を‘０’とする。これにより、キーパー回路１は通常
動作を行う。この状態で、プリチャージ信号ＰＣＧを‘０’とすると、ビット線ＢＬはプ
リチャージされる。その後、ワード線ＷＬ１を‘１’として、メモリセルＭＣ１からデー
タ‘１’の読み出しを行う。このとき、ビット線ＢＬのリーク電流が、キーパー回路１の
駆動力よりも小さければ、ビット線ＢＬはプリチャージ電位に保持され、出力端子ＤＯＵ
Ｔへは‘Ｈ’レベルの電圧が出力される。
【００３２】
これに対して、リーク電流に対するキーパー回路１の駆動力マージンをテストする場合
は、図２（ｂ）に示すように、外部端子ＴＳＴ１を‘１’とする。これにより、キーパー
回路１は、キーパー回路としての機能を停止する。
【００３３】
この状態で、メモリセルＭＣ１からのデータ‘１’読み出し動作を行うと、ビット線Ｂ
Ｌの電位は、そのリーク電流の大きさによって変化する。リーク電流が大きい場合、その
値がキーパー回路１の駆動力よりも小さくても、ある時間が経過すると、出力端子ＤＯＵ
Ｔの出力が‘Ｌ’レベルへ変化する。
【００３４】
そこで、本実施例では、出力端子ＤＯＵＴの出力が‘Ｌ’レベルへ変化した場合は、デ
ータ‘１’読み出し動作開始から出力端子ＤＯＵＴの出力が‘Ｌ’レベルへ変化するまで
の時間を測定し、その時間の長短によって、キーパー回路１の駆動力のマージンを判定す
る。
【００３５】
すなわち、予めキーパー回路１の駆動力に対する基準時間を定めておき、測定時間がこ
の基準時間よりも短ければマージン不足と判定し、測定時間が基準時間を超えていればマ
ージン正常と判定する。
【００３６】
このような本実施例によれば、ビット線のプリチャージ電位保持機能が外部端子により
停止するようにキーパー回路を構成し、テスト時に、その外部端子によりキーパー回路の
機能を停止させてメモリセルからのデータ‘１’読み出し動作を行うことにより、キーパ
ー回路の駆動力マージンをテストすることができる。
【実施例２】
【００３７】
実施例１では、出力端子ＤＯＵＴの出力が‘Ｈ’から‘Ｌ’へ変化する時間を測定し、
その測定時間の長短によりキーパー回路のマージンを判定したが、本実施例では、測定時
間を一定としてキーパー回路のマージンを判定するようにした例を示す。また、本実施例
では、キーパー回路に対するメモリセルの駆動力マージンの判定も可能とする。
【００３８】
図３は、本発明の実施例２にかかる半導体記憶装置であるＮOR型ＲＯＭの要部の構成の
例を示す回路図である。
【００３９】
本実施例が実施例１と異なる点は、実施例１のキーパー回路１の代わりにキーパー回路
２をビット線ＢＬに接続する点である。そこで、ここでは、キーパー回路２に関わる部分
の説明のみを行い、他の部分の説明は省略する。
【００４０】
本実施例のキーパー回路２は、実施例１のキーパー回路１と同じくビット線ＢＬと電源
線ＶＤＤとの間にＰＭＯＳトランジスタＰ１１とＰＭＯＳトランジスタＰ１２が直列に接
続されるとともに、さらに、ＰＭＯＳトランジスタＰ１２と並列に、ＰＭＯＳトランジス
タＰ２１とＰＭＯＳトランジスタＰ２２が直列に電源線ＶＤＤへ接続されている。
【００４１】
ここで、ＰＭＯＳトランジスタＰ１２のゲート電極は、実施例１のキーパー回路１と同
じく、外部端子ＴＳＴ１へ接続され、ＰＭＯＳトランジスタＰ２１およびＰＭＯＳトラン
ジスタＰ２２のゲート電極は、ともに外部端子ＴＳＴ２へ接続されている。
【００４２】
したがって、本実施例のキーパー回路２は、外部端子ＴＳＴ１と外部端子ＴＳＴ２の入
力信号の組み合わせを変えることにより、キーパー回路としての駆動力を段階的に調整す
ることができる。
【００４３】
図４に、駆動力調整の一例として、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２１、Ｐ
２２のトランジスタサイズを総て同じとしたときの、外部端子ＴＳＴ１と外部端子ＴＳＴ
２の入力信号の組み合わせとキーパー回路２の駆動力の関係を、駆動力の比で示す。
【００４４】
外部端子ＴＳＴ１を‘０’、外部端子ＴＳＴ２を‘１’としたときの駆動力を標準（＝
１）とすると、外部端子ＴＳＴ１を‘１’、外部端子ＴＳＴ２を‘０’としたときの駆動
力は、標準の２／３倍、外部端子ＴＳＴ１を‘０’、外部端子ＴＳＴ２を‘０’としたと
きの駆動力は、標準の３／２倍となる。また、外部端子ＴＳＴ１を‘１’、外部端子ＴＳ
Ｔ２を‘１’とすると、駆動力は０となる。
【００４５】
なお、駆動力の比は、上述の例に限るものではなく、ＰＭＯＳトランジスタの直列段数
やトランジスタサイズの相対比を変えることにより、任意の比率に設定することができる
。
【００４６】
通常の半導体製造工程においては、同一サイズのトランジスタサイズをごく近傍に作成
する場合はその電気的特性のバラツキが小さくなる。したがって、駆動力のバラツキを小
さく作成するためには、トランジスタサイズを同一とすることが好ましい。
【００４７】
通常動作時は、キーパー回路２の駆動力を標準として動作させる。したがって、キーパ
ー回路２の標準駆動力が、ビット線ＢＬのリーク電流を僅かでも上回っていれば、出力端
子ＤＯＵＴには正常な出力が読み出される。しかし、そのようなキーパー回路２の駆動力
マージンが少ない状態では、リーク電流の僅かな増加でも、読み出し不良が発生するおそ
れがある。
【００４８】
そこで本実施例では、半導体記憶装置の機能試験時はキーパー回路２の駆動力を標準よ
りも小さくして、メモリセルからのデータ‘１’読み出しテストを行い、読み出し開始か
ら一定時間後に出力端子ＤＯＵＴの出力が‘Ｌ’レベルであった場合には、キーパー回路
２の駆動力マージン不足と判定するようにする。
【００４９】
図５を用いて、本実施例における、キーパー回路２の駆動力のマージン判定方法につい
て説明する。
【００５０】
本実施例のキーパー回路２の駆動力のマージンを判定するときは、半導体記憶装置の機
能試験時に、外部端子ＴＳＴ１を‘１’、外部端子ＴＳＴ２を‘０’として、キーパー回
路２の駆動力を標準の２／３倍とする。
【００５１】
ごく近傍にある同一形状のトランジスタを３段直列に接続することにより、２段直列の
場合の駆動力の２／３倍に、かなり正確に設定しうる。
【００５２】
この状態で、プリチャージ信号ＰＣＧを‘０’としてビット線ＢＬをプリチャージした
後、ワード線ＷＬ１を‘１’として、メモリセルＭＣ１からデータ‘１’の読み出しを行
う。
【００５３】
このとき、ビット線ＢＬのリーク電流がキーパー回路２の駆動力の２／３よりも少なけ
れば、図５（ａ）に示すように、ビット線ＢＬのプリチャージ電位は保持され、出力端子
ＤＯＵＴの出力は‘Ｈ’レベルを保持する。
【００５４】
一方、ビット線ＢＬのリーク電流がキーパー回路２の駆動力の２／３よりも多ければ、
図５（ｂ）に示すように、ビット線ＢＬの電位は徐々に低下し、センスアンプＳＡの閾値
よりも下がると、出力端子ＤＯＵＴの出力は‘Ｌ’レベルとなる。
【００５５】
このとき、出力端子ＤＯＵＴの出力は、リーク電流が多いほど早く‘Ｌ’レベルとなる
ので、設計データをもとに、マージン判定時刻として、出力レベルを測定する時刻を予め
定めておき、そのマージン判定時刻で出力端子ＤＯＵＴの出力レベルを測定するようにす
る。そのマージン判定時刻で、出力端子ＤＯＵＴの出力レベルが‘Ｌ’であれば、キーパ
ー回路２は「駆動力マージン不足」と判定され、出力レベルがが‘Ｈ’であれば、キーパ
ー回路２は「駆動力マージン良好」と判定される。
【００５６】
このように、本実施例では、常に一定のマージン判定時刻で、読み出しレベルの判定を
行えばよいので、キーパー回路の駆動力マージン判定テストを、より少ない時間で実行す
ることができる。
【００５７】
上述したキーパー回路の駆動力マージンの判定のほかに、本実施例では、キーパー回路
に対するメモリセルの駆動力マージンの判定も行うことができる。
【００５８】
通常動作時にメモリセルからデータ‘０’を読み出す場合、メモリセルのＮＭＯＳトラ
ンジスタの駆動力が、キーパー回路２の駆動力を僅かでも上回っていれば、出力端子ＤＯ
ＵＴには‘Ｌ’レベルの出力が正常に読み出される。しかし、そのようなメモリセルの駆
動力マージンが少ない状態では、駆動力の僅かな減少でも、読み出し不良が発生するおそ
れがある。
【００５９】
そこで本実施例では、半導体記憶装置の機能試験時に、キーパー回路２の駆動力を標準
よりも大きくして、メモリセルからのデータ‘０’読み出しテストを行い、読み出し開始
から一定時間後に出力端子ＤＯＵＴの出力が‘Ｈ’レベルであった場合には、メモリセル
の駆動力マージン不足と判定するようにする。
【００６０】
図６を用いて、本実施例における、メモリセルの駆動力のマージン判定方法について説
明する。
【００６１】
メモリセルの駆動力のマージンを判定するときは、半導体記憶装置の機能試験時に、外
部端子ＴＳＴ１を‘０’、外部端子ＴＳＴ２を‘０’として、キーパー回路２の駆動力を
標準の３／２倍とする。
【００６２】
この状態で、プリチャージ信号ＰＣＧを‘０’としてビット線ＢＬをプリチャージした
後、ワード線ＷＬ２を‘１’として、メモリセルＭＣ２からデータ‘０’の読み出しを行
う。
【００６３】
このとき、キーパー回路２の駆動力に対するメモリセルＭＣ２の駆動力のマージンが十
分に大きければ、図６（ａ）に示すように、ビット線ＢＬのプリチャージ電荷はメモリセ
ルＭＣ２のＮＭＯＳトランジスタＮ２により放電され、出力端子ＤＯＵＴの出力は‘Ｌ’
レベルへ変化する。
【００６４】
一方、メモリセルＭＣ２の駆動力のマージンが不足していると、図６（ｂ）に示すよう
に、ビット線ＢＬのプリチャージ電荷の放電量が少なく、出力端子ＤＯＵＴには‘Ｈ’レ
ベルが保持される。
【００６５】
このとき、出力端子ＤＯＵＴの出力は、メモリセルの駆動力マージンが少ないほど、‘
Ｈ’レベルに保持される時間が長くなるので、設計データをもとに、マージン判定時刻と
して、出力レベルを測定する時刻を予め定めておき、そのマージン判定時刻で出力端子Ｄ
ＯＵＴの出力レベルを測定するようにする。そのマージン判定時刻で、出力端子ＤＯＵＴ
の出力レベルが‘Ｈ’であれば、メモリセルは「駆動力マージン不足」と判定され、出力
レベルが‘Ｌ’であれば、メモリセルは「駆動力マージン良好」と判定される。
【００６６】
このように、本実施例では、メモリセルの駆動力マージン判定テストを行うことができ
る。
【００６７】
このような本実施例によれば、ビット線のプリチャージ電位を保持するための駆動力を
変化させられるようにキーパー回路を構成しておき、テスト時に、キーパー回路の駆動力
を変化させることにより、キーパー回路の駆動力マージン判定およびメモリセルの駆動力
マージン判定を行うことができる。
【００６８】
すなわち、キーパー回路の駆動力を標準よりも小さくしてメモリセルからのデータ‘１
’読み出しテストを行えば、キーパー回路の駆動力マージン判定を行うことができ、キー
パー回路の駆動力を標準よりも大きくしてメモリセルからのデータ‘０’読み出しテスト
を行えば、メモリセルの駆動力マージン判定を行うことができる。
【００６９】
そのとき、それぞれのマージン判定は、予め定めたマージン判定時刻で行うので、少な
いテスト時間で駆動力マージンテストを実行することができる。
【実施例３】
【００７０】
ビット線にリーク電流が流れる場合、実施例２のキーパー回路２を用いることにより、
リーク電流に対するキーパー回路の駆動力マージンを判定することができる。しかし、リ
ーク電流が僅かしか流れない場合には、製品としての動作には問題ないが、ビット線の電
位が殆ど変化しないため、キーパー回路の駆動力マージンを保証するためのテストは、逆
に、困難となる。そこで、本実施例では、ビット線に擬似的にリーク電流を発生させる回
路を付加し、キーパー回路の駆動力マージンテストを容易にした例を示す。
【００７１】
図７は、本発明の実施例３にかかる半導体記憶装置であるＮOR型ＲＯＭの要部の構成の
例を示す回路図である。
【００７２】
本実施例は、実施例２の回路に擬似リーク回路３を付加し、この擬似リーク回路３をビ
ット線ＢＬに接続したものである。そこで、ここでは、擬似リーク回路３に関する説明の
みを行い、他の部分の説明は省略する。
【００７３】
擬似リーク回路３は、ビット線ＢＬと接地電位線との間に接続されたＮＭＯＳトランジ
スタＮ３１を有し、このＮＭＯＳトランジスタＮ３１のゲート電極は外部端子ＴＳＴ３へ
接続されている。また、ＮＭＯＳトランジスタＮ３１の駆動力は、メモリセルのＮＭＯＳ
トランジスタの駆動力よりも十分に小さく、かつビット線ＢＬのリーク電流の想定値より
も大きな電流が流れるように設定されている。
【００７４】
通常動作時は外部端子ＴＳＴ３は‘０’とされ、ＮＭＯＳトランジスタＮ３１は非導通
となるように制御されている。
【００７５】
次に、図8を用いて、本実施例における、キーパー回路２の駆動力のマージン判定方法
について説明する。
【００７６】
本実施例のキーパー回路２の駆動力のマージンを判定するときは、半導体記憶装置の機
能試験時に、外部端子ＴＳＴ１を‘１’、外部端子ＴＳＴ２を‘０’として、キーパー回
路２の駆動力を標準の２／３倍とする。
【００７７】
この状態で、プリチャージ信号ＰＣＧを‘０’としてビット線ＢＬをプリチャージした
後、外部端子ＴＳＴ３を‘１’として擬似リーク回路３によるプリチャージ電荷の放電を
開始する。その後、ワード線ＷＬ１を‘１’として、メモリセルＭＣ１からデータ‘１’
の読み出しを行う。
【００７８】
このとき、キーパー回路２の駆動力が十分にあれば、ビット線ＢＬの電位の低下は防止
されるが、キーパー回路２の駆動力マージンが不足している場合、ビット線ＢＬの電位は
徐々に低下する。
【００７９】
そこで、実施例２と同様、マージン判定時刻を設定し、そのマージン判定時刻で出力端
子ＤＯＵＴの出力レベルを測定するようにする。もし、そのマージン判定時刻で、出力端
子ＤＯＵＴの出力レベルが‘Ｌ’であれば、キーパー回路２は「駆動力マージン不足」と
判定することができる。
【００８０】
このような本実施例によれば、ビット線におけるリーク電流発生の有無に関らず、キー
パー回路の駆動力のマージンを容易かつ確実に判定することができる。
【００８１】
なお、上述の各実施例では、ＴＥＳＴ端子を外部端子とし、テスト時に外部から直接、
キーパー回路を制御する例を示したが、ＴＥＳＴ端子を内部の他の回路に接続し、内部回
路により制御するようにしてもよい。また、テスト制御に関してはさまざまな方式があり
、本発明をいずれの方式に適用してもよい。
【符号の説明】
【００８２】
１、２  キーパー回路
３  擬似リーク回路
ＭＣ１、ＭＣ２  メモリセル
ＰＣ  プリチャージ回路
ＳＡ  センスアンプ
Ａ１、Ａ２  反転型増幅器
Ｐ１、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２  ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３１  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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