(57)【要約】      （修正有）【課題】集積度が高まった場合においても、読み出し電流の低下を抑制する３次元構造の半導体記憶装置を提供する。【解決手段】メモリストリングＭＳの各々は、２本の柱状部ＣＬｍｎ、及びそれらの下端を連結する連結部ＪＰｍｎを有するボディ半導体層ＳＣｍｎを有する。ビット線ＢＬ、ソース線ＳＬは、カラム方向を長手方向として交互に形成され、連結部ＪＰｍｎは、カラム方向を長手方向として形成される。メモリストリングＭＳは、基板上においてジグザグ状に形成され、１本の柱状部ＣＬｍｎに沿って形成される４個のメモリトランジスタＭＴｒに接続されるワード線ＷＬを共有する。【選択図】図２
2011061159.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイを備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる第１の柱状部、第２の柱状部、及び前記第１及び第２の柱状部の下端を連結させるように形成された連結部を有するボディ半導体層と、
前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され前記メモリトランジスタの制御電極に接続されるワード線として機能する第１導電層と、
絶縁膜を介して前記柱状部の側面に形成され前記選択トランジスタの制御電極に接続される選択ゲート線として機能する第２導電層と、
第１方向を長手方向として配列されると共に前記メモリストリングの一端が接続されビット線として機能する第３導電層と、
前記第１方向を長手方向として複数の前記第３導電層の間に挿入されるように配列されると共に前記メモリストリングの他端が接続されソース線として機能する第４導電層と、
絶縁膜を介して前記連結部の側面に形成され１つの前記連結部に形成される前記選択トランジスタの１つとしてのバックゲートトランジスタの制御電極として機能する第５導電層と
を備え、
隣接する前記第３導電層及び前記第４導電層に接続される前記メモリストリングの１つとしての第１のメモリストリングに含まれる少なくとも一部の前記メモリトランジスタは、この第１のメモリストリングが接続されている前記第３導電層及び前記第４導電層と同一の前記第３導電層及び前記第４導電層に接続される前記メモリストリングの１つとしての第２のメモリストリングに含まれる少なくとも一部の前記メモリトランジスタに接続される前記第１導電層に共通接続されており、
前記第１のメモリストリング中の前記メモリトランジスタ及び前記バックゲートトランジスタの少なくとも１つと、前記第２のメモリストリング中の前記メモリトランジスタ及び前記バックゲートトランジスタの少なくとも１つとは、それぞれ独立の前記第１導電層又は前記第５導電層に接続される
ことを特徴とする半導体記憶装置。
【請求項２】
前記第１のメモリストリング、及び前記第２のメモリストリングは、
前記第１の柱状部に位置する前記メモリトランジスタ、又は前記第２の柱状部に位置する前記メモリトランジスタのいずれか一方のみを、同一の前記第１導電層に共通接続されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記連結部は、前記第１方向を長手方向として配列されると共に、前記第１方向と直交する第２方向に沿って配列される複数の前記連結部は、その端部の位置が互いに異なるように配置されている請求項２記載の半導体記憶装置。
【請求項４】
前記第３導電層又は前記第４導電層の下層に、前記第１の柱状部又は前記第２柱状部の上端と前記第３導電層又は前記第４導電層とをコンタクトを介して接続するための第６配線層を更に備えた請求項１記載の半導体記憶装置。
【請求項５】
前記第４導電層は、前記第３導電層よりも配線幅が大きく、
前記第４導電層の下層には、前記第１方向と直交する第２方向に沿って２つの前記メモリストリングが配置されることを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記連結部は、前記第１方向を長手方向として配列されると共に、前記第１方向と直交する第２方向に沿って配列される複数の前記連結部は、その端部の位置が揃うように配置され、
前記第５導電層は、前記第１方向を長手方向としたストライプ状に複数本形成され、
前記第１のメモリストリング、及び前記第２のメモリストリングは、そこに含まれる全ての前記メモリトランジスタ及び前記選択トランジスタを共通の前記第１配線層及び前記第２配線層に接続され、且つそこに含まれる前記バックゲートトランジスタをそれぞれ異なる前記第５導電層に接続され、前記バックゲートトランジスタを独立に制御されるように構成された
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイを備え、
複数の前記メモリストリングの各々は、
基板に対して垂直方向に延びる柱状部を有するボディ半導体層と、
前記柱状部の側面を取り囲むように形成された電荷蓄積層と、
前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され前記メモリトランジスタの制御電極に接続されるワード線として機能する第１導電層と、
絶縁膜を介して前記柱状部の側面に形成され前記選択トランジスタの制御電極に接続される選択ゲート線として機能する第２導電層と、
を備え、
第１方向を長手方向として配列されると共に前記メモリストリングの一端が接続されビット線として機能する第３導電層と、
前記第１方向を長手方向として配列されると共に前記メモリストリングの他端が接続されソース線として機能する第４導電層と、
一対の前記第３導電層及び前記第４導電層に接続される前記メモリストリングの１つとしての第１のメモリストリングに含まれる前記メモリトランジスタは、同一の前記第３導電層及び前記第４導電層に接続され第１のメモリストリングに隣接する前記メモリストリングの１つとしての第２のメモリストリングに含まれる前記メモリトランジスタに接続される前記第１導電層に共通接続されており、
前記第１のメモリストリング中の前記選択トランジスタと、前記第２のメモリストリング中の前記選択トランジスタは、それぞれ独立の前記第２導電層に接続される
ことを特徴とする半導体記憶装置。
【請求項８】
電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイと、
前記メモリトランジスタの制御ゲートに接続されるワード線と、
前記メモリストリングの一端に接続されるビット線と、
前記メモリストリングの他端に接続されるソース線と、
を備え、
前記ビット線及び前記ソース線に接続される複数の前記メモリストリングの１つとしての第１のメモリストリングに含まれる少なくとも一部の前記メモリトランジスタは、この第１のメモリストリングに隣接し且つ同一前記ビット線及び前記ソース線に接続される複数の前記メモリストリングの１つとしての第２のメモリストリングに含まれる少なくとも一部の前記メモリトランジスタに接続される前記ワード線に共通接続されており、
前記第１のメモリストリング中のトランジスタの少なくとも１つと、前記第２のメモリストリング中のトランジスタの少なくとも１つとは、それぞれ独立に導通制御されるように構成された
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、シリコン基板上の２次元平面内に素子を集積して、ＬＳＩが形成されてきた。メモリの記憶容量を増加させるには、一素子の寸法を小さくする（微細化する）のが一般的だが、近年その微細化もコスト的、技術的に困難なものになってきた。微細化のためにはフォトリソグラフィの技術向上が必要であるが、リソグラフィ工程に要するコストは増加の一途を辿っている。また、仮に微細化が達成されたとしても、駆動電圧などがスケーリングされない限り、素子間の耐圧など物理的な限界点を迎える事が予想される。つまり、デバイスとしての動作が困難になる可能性が高い。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の一つに、円柱型構造のトランジスタを用いた半導体記憶装置がある（特許文献１）。円柱型構造のトランジスタを用いた半導体記憶装置においては、ゲート電極となる多層の導電層、及びピラー状の柱状半導体が設けられる。柱状半導体は、トランジスタのチャネル（ボディ）部として機能する。柱状半導体の周りには、メモリゲート絶縁層が設けられている。これら導電層、柱状半導体、メモリゲート絶縁層を含む構成は、メモリストリングと呼ばれる。
【０００５】
このような従来の３次元構造の半導体記憶装置では、同時に読み出しの対象となる複数のビット線のそれぞれに接続されたメモリストリングは、他端において共通のソース線に接続される。このような構成の場合、メモリセルの集積度が高まり、同時読み出しの対象となるメモリストリング数が増加すると、読み出し電流によるソース線の電位の変動（浮き）が大きくなり、読み出し電流が少なくなり、結果として読み出し時間が長くなるという課題がある。また、ソース線の電位の浮きが、メモリセルアレイ中の位置によって異なり、これにより読み出し電流にバラツキが生じ、読み出しマージンを確保する点において課題を有する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、３次元構造の半導体記憶装置において、集積度が高まった場合においても読み出し電流のばらつきを抑え、十分な読み出しマージンを確保することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイを備え、複数の前記メモリストリングの各々は、基板に対して垂直方向に延びる第１の柱状部、第２の柱状部、及び前記第１及び第２の柱状部の下端を連結させるように形成された連結部を有するボディ半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され前記メモリトランジスタの制御電極に接続されるワード線として機能する第１導電層と、絶縁膜を介して前記柱状部の側面に形成され前記選択トランジスタの制御電極に接続される選択ゲート線として機能する第２導電層と、第１方向を長手方向として配列されると共に前記メモリストリングの一端が接続されビット線として機能する第３導電層と、前記第１方向を長手方向として複数の前記第３導電層の間に挿入されるように配列されると共に前記メモリストリングの他端が接続されソース線として機能する第４導電層と、絶縁膜を介して前記連結部の側面に形成され１つの前記連結部に形成される前記選択トランジスタの１つとしてのバックゲートトランジスタの制御電極として機能する第５導電層とを備え、隣接する前記第３導電層及び前記第４導電層に接続される前記メモリストリングの１つとしての第１のメモリストリングに含まれる少なくとも一部の前記メモリトランジスタは、この第１のメモリストリングが接続されている前記第３導電層及び前記第４導電層と同一の前記第３導電層及び前記第４導電層に接続される前記メモリストリングの１つとしての第２のメモリストリングに含まれる少なくとも一部の前記メモリトランジスタに接続される前記第１導電層に共通接続されており、前記第１のメモリストリング中の前記メモリトランジスタ及び前記バックゲートトランジスタの少なくとも１つと、前記第２のメモリストリング中の前記メモリトランジスタ及び前記バックゲートトランジスタの少なくとも１つとは、それぞれ独立の前記第１導電層又は前記第５導電層に接続されることを特徴とする。
また、本発明の別の一態様に係る半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイを備え、複数の前記メモリストリングの各々は、基板に対して垂直方向に延びる柱状部を有するボディ半導体層と、前記柱状部の側面を取り囲むように形成された電荷蓄積層と、前記柱状部の側面及び前記電荷蓄積層を取り囲むように形成され前記メモリトランジスタの制御電極に接続されるワード線として機能する第１導電層と、絶縁膜を介して前記柱状部の側面に形成され前記選択トランジスタの制御電極に接続される選択ゲート線として機能する第２導電層とを備え、第１方向を長手方向として配列されると共に前記メモリストリングの一端が接続されビット線として機能する第３導電層と、前記第１方向を長手方向として配列されると共に前記メモリストリングの他端が接続されソース線として機能する第４導電層と、一対の前記第３導電層及び前記第４導電層に接続される前記メモリストリングの１つとしての第１のメモリストリングに含まれる前記メモリトランジスタは、同一の前記第３導電層及び前記第４導電層に接続され第１のメモリストリングに隣接する前記メモリストリングの１つとしての第２のメモリストリングに含まれる前記メモリトランジスタに接続される前記第１導電層に共通接続されており、前記第１のメモリストリング中の前記選択トランジスタと、前記第２のメモリストリング中の前記選択トランジスタは、それぞれ独立の前記第２導電層に接続されることを特徴とする。
また、本発明の更に別の一態様に係る半導体記憶装置は、電気的に書き換え可能な複数のメモリトランジスタ、及び前記メモリトランジスタを選択するための選択トランジスタを含むメモリストリングを複数配列してなるメモリセルアレイと、前記メモリトランジスタの制御ゲートに接続されるワード線と、前記メモリストリングの一端に接続されるビット線と、前記メモリストリングの他端に接続されるソース線と、を備え、前記ビット線及び前記ソース線に接続される複数の前記メモリストリングの１つとしての第１のメモリストリングに含まれる少なくとも一部の前記メモリトランジスタは、この第１のメモリストリングに隣接し且つ同一前記ビット線及び前記ソース線に接続される複数の前記メモリストリングの１つとしての第２のメモリストリングに含まれる少なくとも一部の前記メモリトランジスタに接続される前記ワード線に共通接続されており、前記第１のメモリストリング中のトランジスタの少なくとも１つと、前記第２のメモリストリング中のトランジスタの少なくとも１つとは、それぞれ独立に導通制御されるように構成されたことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、３次元構造の半導体記憶装置において、集積度が高まった場合においても読み出し電流のばらつきを抑え、十分な読み出しマージンを確保することができる不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の構成概略図である。
【図２】本発明の第１の実施の形態に係るメモリセルアレイ１２の一部概略斜視図である。
【図３】メモリトランジスタの一単位であるメモリストリングＭＳの一部拡大断面図である。
【図４】１つのメモリストリングＭＳの等価回路図である。
【図５】第１の実施の形態のメモリセルアレイ１の構成を説明する平面図である。
【図６】図５のＡ部分の拡大図である。
【図７】第１の実施の形態のメモリセルアレイ１の等価回路図である。
【図８】第１の実施の形態の半導体記憶装置の読み出し動作を説明する回路図である。
【図９Ａ】第１の実施の形態の半導体記憶装置の書き込み動作を説明する回路図である。
【図９Ｂ】第１の実施の形態の半導体記憶装置の書き込み動作を説明する回路図である。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の平面図である。
【図１１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置１００’の全体構成を示す概略図である。
【図１２】本発明の第３の実施の形態に係る不揮発性半導体記憶装置１００’のメモリセルアレイ１２’の一部の概略斜視図である。
【図１３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の平面図である。
【図１４】第３の実施の形態のメモリセルアレイ１の等価回路図である。
【図１５】第３の実施の形態の半導体記憶装置の読み出し動作を説明する回路図である。
【図１６Ａ】第３の実施の形態の半導体記憶装置の書き込み動作を説明する回路図である。
【図１６Ｂ】第３の実施の形態の半導体記憶装置の書き込み動作を説明する回路図である。
【図１７】本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの平面図である。
【図１８】第４の実施の形態のメモリセルアレイ１の等価回路図である。
【図１９】本発明の第４の実施の形態の半導体記憶装置の読み出し動作を説明する回路図である。
【図２０】本発明の第４の実施の形態の半導体記憶装置の書き込み動作を説明する回路図である。
【図２１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の全体構成を示す概略図である。
【発明を実施するための形態】
【００１１】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
以下、図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置について説明する。
【００１２】
［第１の実施の形態］
まず、本発明の第１の実施の形態を、図１等を参照して詳細に説明する。図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００の概略図を示す。
【００１３】
この不揮発性半導体記憶装置１００は、データを記憶するメモリトランジスタを３次元状に配列したメモリセルアレイ１２を有する。このメモリセルアレイ１２は、複数のメモリトランジスタＭＴｒ、及びバックゲートトランジスタＢＧＴｒを積層方向にＵ字状に直列接続すると共に、その両端にそれぞれドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒを接続してなるメモリストリングＭＳをマトリクス状に配列してなる。メモリトランジスタＭＴｒは、後述するように、ＭＯＮＯＳ型のトランジスタである。この積層方向に並ぶように形成されたメモリトランジスタＭＴｒは、積層方向に層間絶縁膜（図示せず）を挟んで積層されたワード線ＷＬにその制御ゲート電極を接続されている。
また、ドレイン側選択トランジスタＳＤＴｒ、ソース側選択トランジスタＳＳＴｒのゲート電極は、それぞれ、選択ゲート線ＳＧに接続されている。選択ゲート線ＳＧは、ロウ方向（第２方向）を長手方向として形成され、カラム方向（第１方向）に所定のピッチで配置されている。また、ビット線ＢＬ、ソース線ＳＬは、この実施の形態ではいずれもカラム方向（第１方向）を長手方向として平行に形成されている。ビット線ＢＬとソース線ＳＬは、ロウ方向において交互に登場するように配置されている。
【００１４】
図２は、第１の実施の形態に係る不揮発性半導体記憶装置１００のメモリセルアレイ１２の一部の概略斜視図である。図３は、メモリトランジスタの一単位であるメモリストリングＭＳの一部拡大断面図である。図４は、１つのメモリストリングＭＳの等価回路図である。
図２に示すように、メモリセルアレイ１２には、メモリストリングＭＳｍｎがｍ×ｎ個（ｍ、ｎは自然数）、平面方向においてマトリクス状に配置されている。１つのメモリストリングＭＳｍｎには、図４に示すように、電気的に書き換え可能な８個のメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ、ソース側選択トランジスタＳＳＴｒｍｎ、ドレイン側選択トランジスタＳＤＴｒｍｎ、及びバックゲートトランジスタＢＧＴｒｍｎが形成される。なお、以下では、これらトランジスタ等を総称する場合に、ｍ、ｎの符号を付さずに、単に「メモリストリングＭＳ」「メモリトランジスタＭＴｒ」、「ソース側選択トランジスタＳＳＴｒ」、「ドレイン側選択トランジスタＳＤＴｒ」、「バックゲートトランジスタＢＧＴｒ」のように標記する場合がある。
【００１５】
図２に示すように、１つのメモリストリングＭＳｍｎは、半導体基板Ｂａに対し垂直方向に延びカラム方向に並ぶよう配列された２本の柱状部ＣＬｍｎと、この柱状部ＣＬｍｎの下端を連結するようにカラム方向を長手方向として延びる連結部ＪＰｍｎを有する。この柱状部ＣＬｍｎと連結部ＪＰｍｎとで、メモリトランジスタ及び選択トランジスタのチャネル領域（ボディ）としてのボディ半導体層ＳＣｍｎが構成されている。すなわち、この実施の形態のメモリストリングＭＳｍｎは、所謂Ｕ字形状を有している。１つの柱状部ＣＬｍｎには、それぞれ４つのメモリトランジスタＭＴｒが直列接続された形で形成されている。従って、１つのメモリストリングＭＳｍｎにおいては、連結部ＪＰｍｎに接続された２つの柱状部ＣＬｍｎのそれぞれに４個のメモリトランジスタＭＴｒが直列接続される。これにより、１つのメモリストリングＭＳｍｎ中には、合計で２×４＝８個のメモリトランジスタＭＴｒが配列されている（図４参照）。
【００１６】
また、図２に示すように、１つの連結部ＪＰｍｎには、バックゲートトランジスタＢＧＴｒｍｎが形成されている（図４参照）。連結部ＪＰｍｎの下部には、図２では図示しない絶縁膜を介してバックゲート導電層（バックゲート線）ＢＧが形成されている。このバックゲート線ＢＧは、バックゲートトランジスタＢＧＴｒｍｎのゲート電極として機能する。バックゲート線ＢＧは、１ブロック中の全メモリストリングＭＳに対し共通に板状に設けることができる。すなわち、１ブロック中の全て（ｍ×ｎ個）のバックゲートトランジスタＢＧＴｒは、１つのバックゲート線ＢＧにより制御されるようにすることができる。ただし、ロウ方向を長手方向として分割されたストライプ形状とすることも可能である。
【００１７】
また、柱状部ＣＬｍｎの配列ピッチと同じ配列ピッチで、１つの柱状部ＣＬｍｎを絶縁膜を介して囲うように、ワード線ＷＬｍが配列されている。図１に示すように、偶数番目のワード線ＷＬｍは互いに共通接続された櫛形配線とされる一方、奇数番目のワード線ＷＬｍも共通接続された櫛形配線とされている。２つの櫛形の櫛形配線は、櫛刃部分が噛み合うような形で配列されている。このような櫛形配線を採用しているのは、コンタクトの数の低減を図るためである。ただし、このような櫛形配線を採用せず、各ワード線ＷＬｍをそれぞれ個別にコンタクトに接続することも可能である。
【００１８】
また、図３に示すように、ワード線ＷＬｍと柱状部ＣＬｍｎとの間に形成される前述の絶縁膜は、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）層ＮＬにより形成されている。ＯＮＯ層ＮＬは、柱状部ＣＬｍｎに接するトンネル絶縁層ＴＩ、トンネル絶縁層ＴＩに接する電荷蓄積層ＥＣ、及び電荷蓄積層ＥＣに接するブロック絶縁層ＢＩを有する。電荷蓄積層ＥＣは、電荷を蓄積する機能を有する。すなわち、電荷蓄積層ＥＣは、柱状部ＣＬｍｎの側面を取り囲むように形成されている。
また、各ワード線ＷＬｍｎは、柱状部ＣＬｍｎの側面及び電荷蓄積層ＥＣを取り囲むように形成されている。柱状部ＣＬｍｎ及び連結部ＪＰｍｎは、内部に中空部ＨＩを有する筒状に形成され、その中空部ＨＩがシリコン酸化膜等の絶縁膜Ｉにより満たされている。このような中空部ＨＩを有さず、内部までポリシリコン等の導電膜で満たされた柱状部、連結部とすることもできる。
【００１９】
また、ワード線ＷＬｍの上方には、選択トランジスタＳＤＴｒｍｎ、ＳＳＴｒｍｎに接続するための配線として、選択ゲート線ＳＧが、１つの柱状部ＣＬｍｎを絶縁膜ＧＩ（図３参照）を介して囲うように且つロウ方向を長手方向として形成されている。
【００２０】
バックゲートトランジスタＢＧＴｒｍｎは、連結部ＪＰｍｎ、ＯＮＯ層ＮＬ（電荷蓄積層ＥＣ）、及びバックゲート線ＢＧにより構成されている。バックゲート線ＢＧのＯＮＯ層ＮＬに接する端部は、バックゲートトランジスタＢＧＴｒｍｎの制御ゲート電極として機能する。
【００２１】
次に、図５の平面図を参照して、第１の実施の形態のメモリセルアレイ１の構成を更に詳細に説明する。図６は、図５のＡ部分（破線で囲まれた部分）の拡大図である。また、図５及び図６においてメモリストリングＭＳがビット線ＢＬに接続される端部ＢＥは網掛けのハッチで表示され、同じくソース線ＳＬに接続される端ＳＥは斜線のハッチで表示されている。なお、図５では、簡略化のため、選択ゲート線ＳＧは図示を省略している。
【００２２】
前述したように、ビット線ＢＬは、カラム方向を長手方向として所定の配列ピッチで配列され、ソース線ＳＬは、同じくカラム方向を長手方向として、２つのビット線ＢＬの間に挿入されるよう、ビット線ＢＬと同一の配列ピッチで配置されている。すなわち、ビット線ＢＬとソース線ＳＬは、ロウ方向において１本ずつ交互に配置されている。
【００２３】
図５に示すように、メモリセルアレイ１２中においてロウ方向に並ぶ複数のメモリストリングＭＳは、その端部ＢＥ、ＳＥの位置がカラム方向において揃っておらず、いわば千鳥格子状（ジグザグ状）に配列となっている。換言すれば、ロウ方向に隣接するメモリストリングＭＳには、端部ＢＥと端部ＳＥとがロウ方向において交互に現れ、それら交互に現れる端部ＢＥ、ＳＥが同一のワード線ＷＬ及び選択ゲート線ＳＧを共有している。例えば、図５中のメモリストリングＭＳ０の端部ＳＥと、このメモリストリングＭＳ０にロウ方向において隣接するメモリストリングＭＳ１の端部ＢＥとが、１本のワード線ＷＬ及び選択ゲート線ＳＧに沿って並んでいる。これにより、メモリストリングＭＳ０とＭＳ１とは、１本の柱状部ＣＬｍｎに沿って形成された４個のメモリトランジスタＭＴｒに接続される４本のワード線ＷＬを共有する。逆に言うと、残りの４本のワード線ＷＬは、メモリストリングＭＳ０とＭＳ１との間では共有されない。
また、メモリストリングＭＳ０とＭＳ１とにより共有される１本の選択ゲート線ＳＧは、メモリストリングＭＳ１においては、ドレイン側選択ゲート線ＳＧＤとして機能し、メモリストリングＭＳ０においてはソース側選択ゲート線として機能する。このようにジグザグ状にメモリストリングＭＳを配列するのは、隣接する複数のメモリストリングＭＳが同時に選択されないようにするためである。詳しくは後述する。なお、図５中の隣接するメモリセルＭＳ１とＭＳ２も、上述のメモリセルＭＳ０とＭＳ１との間の関係と略同様の接続関係になっている。
【００２４】
メモリストリングＭＳは、カラム方向を長手方向として、ビット線ＢＬの直下、又はソース線ＳＬの直下のいずれかに配列されている。すなわち、１つのメモリストリングＭＳ中の端部ＢＥとＳＥは、いずれも１本のビット線ＢＬの直下に存在するか、又は１本のソース線ＳＬの直下に存在するかのどちらかである。
このため、図２、図５及び図６に示すように、ビット線ＢＬの直下に位置する端部ＳＥをソース線ＳＬに接続するための構成として、接続配線Ｍ０ｓ、Ｍ１ｓが設けられている。また、ソース線ＳＬの直下に位置する端部ＢＥをビット線ＢＬに接続するための構成として、接続配線Ｍ０ｂ、Ｍ１ｂが設けられている。
【００２５】
図６に示すように、接続配線Ｍ０ｓは、接続配線Ｍ１ｓよりも下層に形成され、カラム方向を長手方向として形成されている。接続配線Ｍ０ｓの下面は、端部ＳＥ（柱状部ＣＬｍｎの上端）に接続される。また、接続配線Ｍ１ｓは、ロウ方向を長手方向として形成され、その下面は、コンタクトＣＴを介して接続配線Ｍ０ｓと電気的に接続されている。接続配線Ｍ１ｓの上面は、コンタクトを介してソース線ＳＬと接続されている。なお、接続配線Ｍ０ｓと端部ＳＥとの間の接続は、コンタクトを介して行ってもよい。
【００２６】
同様に、接続配線Ｍ０ｂは、接続配線Ｍ１ｂよりも下層に形成され、カラム方向を長手方向として形成されている。接続配線Ｍ０ｂの下面は、端部ＢＥ（柱状部ＣＬｍｎの上端）に接続される。また、接続配線Ｍ１ｂは、ロウ方向を長手方向として形成され、その下面は、コンタクトＣＴを介して接続配線Ｍ０ｂと電気的に接続されている。接続配線Ｍ１ｂの上面は、コンタクトＣＴを介してビット線ＢＬと接続されている。なお、接続配線Ｍ０ｂと端部ＢＥとの間の接続は、コンタクトを介して行ってもよい。
【００２７】
また、図５では図示を省略しているが、選択ゲート線ＳＧは、ロウ方向を長手方向としてワード線ＷＬと同一の配列ピッチで配列され、ビット線ＢＬ、ソース線ＳＬと直交している。
以上のような構成により、一対のビット線ＢＬ及びソース線ＳＬに対し、複数のメモリストリングＭＳ（例えば、図５のメモリストリングＭＳ０、ＭＳ１、ＭＳ２）が並列に接続される。このような１本のビット線ＢＬにぶら下がる複数のメモリストリングＭＳの中から１つのメモリストリングＭＳを選択するため、１本の選択ゲート線ＳＧに所定の電圧が印加される。
【００２８】
次に、このように構成されたメモリセルアレイ１２の等価回路図を図７を参照して説明する。この図７の等価回路図は、上述の隣接する３つのメモリストリングＭＳ０、ＭＳ１、ＭＳ２に着目した回路図である。
【００２９】
図７に示すように、隣接する２つのメモリストリングＭＳ１、ＭＳ２においては、８個のメモリトランジスタＭＴｒのうち、１本の柱状部ＣＬｍｎに沿った４つのメモリトランジスタＭＴｒが、ワード線ＷＬを共有し、残りの４個は他のメモリストリングとワード線ＷＬを共有している。すなわち、メモリストリングＭＳ１、ＭＳ２の中においては、当該残りの４個のメモリトランジスタＭＴｒは、独立したワード線ＷＬにより制御される。
【００３０】
次に、第１の実施の形態の不揮発性半導体記憶装置のデータ読み出し動作を、図８を参照して説明する。図８中、メモリストリングＭＳ１中の星印を付されたメモリトランジスタＭＴｒ４が、読み出し対象としての読み出しセルとされる場合を例にとって説明する。この場合、メモリストリングＭＳ１が接続されるビット線ＢＬは電源電圧ＶＤＤにプリチャージされる。また、メモリトランジスタＭＴｒ４に接続されるワード線ＷＬには、複数の閾値電圧分布の中間程度の判定電圧Ｖｒｅｆが印加される一方、その他のメモリトランジスタＭＴｒ１〜３、ＭＴｒ５〜８に接続されるワード線ＷＬには、保持データに拘わらずメモリトランジスタＭＴｒを導通させるリード電圧Ｖｒｅａｄが印加される。また、メモリストリングＭＳ１の両端の選択トランジスタＳＳＴｒ、ＳＤＴｒの選択ゲート線ＳＧには、オン電圧Ｖｏｎが印加される。
【００３１】
このような電圧の印加により、メモリストリングＭＳ１と隣接するメモリストリングＭＳ０中のメモリトランジスタＭＴｒ５〜８においても、コントロールゲート電極にリード電圧Ｖｒｅａｄ及び判定電圧Ｖｒｅｆが印加される。しかし、このメモリストリングＭＳ０では、メモリストリングＭＳ１とは選択ゲート線ＳＧを共有しないドレイン側選択トランジスタＳＤＴｒ（図８では図示せず）の選択ゲート線ＳＧには接地電位Ｖｓｓが印加され非導通状態に維持される。このため、メモリストリングＭＳ０には電流パスは形成されない。
【００３２】
同様に、メモリストリングＭＳ２も、メモリストリングＭＳ１と４本のワード線ＷＬを共有し、これらのワード線ＷＬにはリード電圧Ｖｒｅａｄが印加されるので、４個のメモリトランジスタＭＴｒは導通状態とされる。しかし、残りのメモリトランジスタＭＴｒにはリード電圧Ｖｒｅａｄ等は印加されず、また、そのソース側選択トランジスタＳＳＴｒは非導通状態に維持される。従って、メモリストリングＭＳ２にも電流パスは形成されない。
以上の動作から明らかなように、一対のビット線ＢＬ及びソース線ＳＬに沿って形成される複数のメモリストリングＭＳのうちの１つのみを任意に選択することができる。本実施の形態では、メモリストリングＭＳがジグザグ状に平面上に配置されていることにより、この動作が保証される。また、複数のビット線ＢＬが同時に活性化されて複数ビット読み出しがなされる場合においても、１本のソース線ＳＬに読み出し電流を流すメモリストリングＭＳは１個のみである。従って、１本のソース線ＳＬに対し複数のメモリストリングＭＳから読み出し電流が流れ込む従来技術に比べ、ソース線ＳＬの電位の浮きを抑制し、これにより読み出し電流のバラツキを抑え、読み出しマージンを大きくすることができる。また、ソース線ＳＬの電位の浮きを抑制することで、読み出し電流を大きくすることができ、読み出し時間を短縮することができる。
【００３３】
第１の実施の形態の不揮発性半導体記憶装置のデータ書き込み動作を、図９Ａ及び図９Ｂを参照して説明する。図９Ａは”０”を書き込む場合の動作を示す概念図であり、図９Ｂは”１”を書き込む場合の動作を示す概念図である。いずれの場合も、メモリストリングＭＳ１中の星印を付されたメモリトランジスタＭＴｒ４が、書き込み対象の書き込みセルとされる場合を例にとって説明する。
【００３４】
この場合、従来のＮＡＮＤセル型フラッシュメモリと同様に、メモリトランジスタＭＴｒ４のワード線ＷＬには、２０Ｖ以上のプログラム電圧Ｖｐｇｍが、それ以外のワード線ＷＬには、８Ｖ程度のパス電圧Ｖｐａｓｓが印加される。なお、ビット線ＢＬには、書き込みデータに応じた電圧が印加される（”０”書き込みの場合は接地電圧Ｖｓｓ、”１”書き込みの場合には電源電圧Ｖｄｄ）。これにより、メモリストリングＭＳ１と隣接しワード線ＷＬを共有するメモリストリングＭＳ０、ＭＳ２にもこれらの電圧が印加される。しかし、メモリストリングＭＳ１のソース側選択トランジスタＳＳＴｒの選択ゲートＳＧにはオフ電圧が印加されているので、メモリストリングＭＳ２のドレイン側選択トランジスタＳＤＴｒも非導通状態とされる。このため、メモリストリングＭＳ２には、書き込み動作は行われない。メモリストリングＭＳ０では、メモリストリングＭＳ１と選択ゲート線ＳＧを共有しない選択トランジスタ（図９では図示せず）は非導通状態に維持されるが、メモリストリングＭＳ１と選択ゲート線ＳＧを共有するメモリストリングＭＳ０中のソース側選択トランジスタは、ワード線ＷＬに電圧が印加される前は、導通状態とされている。その後、ワード線ＷＬの電圧が電圧ＶＰａｓｓ又は電圧ｖｐｇｍまで上昇すると、カップリングによりチャネル電位が上昇する。このとき、チャネル電位が電圧Ｖｄｄ以上になると、メモリストリングＭＳ０のソース側選択トランジスタは非導通状態に切り替わる。このため、メモリストリングＭＳ０においても、書き込み動作は行われない。
【００３５】
[第２の実施の形態]
次に、本発明の第２の実施の形態を、図１０を参照して説明する。図１０は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の平面図である。メモリセルアレイ１２中のメモリストリングＭＳの構造（図３、図４）、ワード線ＷＬの構造（図１）、バックゲート線ＢＧ（図２）、選択ゲート線ＳＧ等の形状、配列等（図１、図２）は第１の実施の形態と同様であるので、詳細な説明は省略する。
【００３６】
ただし、この実施の形態では、ソース線ＳＬの幅（ロウ方向の長さ）が、ビット線ＢＬの幅に比べて大きくされている点で、第１の実施の形態と異なっている。すなわち、ソース線ＳＬは、ロウ方向に並ぶ２つのメモリストリングＭＳを包含するような幅とされ、ビット線ＢＬの約３倍の幅を有している。ロウ方向に並ぶ複数のメモリストリングＭＳは、そのカラム方向の端部の位置が異なるよう、ジグザグ状に配置されている点は、第１の実施の形態と同様である。また、メモリストリングＭＳの端部ＢＥ、ＳＥも、第１の実施の形態と同様に接続されている。
この実施の形態によれば、ソース線ＳＬの幅が大きくされていることにより、ソース線ＳＬの抵抗が低くされ、これにより読み出し動作時におけるソース線ＳＬの電位の浮きを一層抑制することができる。
【００３７】
[第３の実施の形態]
次に、本発明の第３の実施の形態を、図１１等を参照して説明する。
図１１は、第３の実施の形態に係る不揮発性半導体記憶装置１００’の全体構成を示す概略図であり、図１２は、第３の実施の形態に係る不揮発性半導体記憶装置１００’のメモリセルアレイ１２’の一部の概略斜視図である。図１３は、本実施の形態のメモリセルアレイ１２’の平面図である。
【００３８】
メモリセルアレイ１２中のワード線ＷＬ、選択ゲート線ＳＧ等の形状、配列等は第１の実施の形態と同様であるので、詳細な説明は省略する。この第３の実施の形態は、バックゲート線ＢＧが、ｍ×ｎ個のメモリストリングＭＳに共通に接続される板状配線ではなく、ビット線ＢＬ、及びソース線ＳＬと同じ配列ピッチでカラム方向に延びるストライプ形状の配線とされている点で、前述の実施の形態と異なっている。
【００３９】
また、図１３に示すように、この第３の実施の形態の半導体記憶装置では、ロウ方向に並ぶ複数のメモリストリングＭＳは、端部の位置が揃った状態で配列されており、この点、ジグザグ状にメモリストリングＭＳが配置されている前述の実施の形態とは異なっている。従って、ロウ方向に隣接するメモリストリングＭＳは、図１４の等価回路図に示すように、すべてのメモリトランジスタＭＴｒ、及び選択トランジスタＳＤＴｒ、ＳＳＴｒにおいて、８本すべてのワード線ＷＬ、及び２本の選択ゲート線ＳＧを共通接続されている。ただしバックゲート線ＢＧだけは共有されず、ロウ方向に隣接するメモリストリングＭＳごとに独立な配線とされている。バックゲート線ＳＧがストライプ状に形成されているのはこのためであり、選択されたメモリストリングＭＳでの読み出し動作を行う場合に、図１５に示すように、この選択メモリストリングＭＳに隣接するメモリストリングが選択されることを防止するため、独立してバックゲートトランジスタＢＧＴｒを制御することができるようにしている。これにより、一対のビット線ＢＬ及びソース線ＳＬに沿って形成される複数のメモリストリングＭＳのうちの１つのみを任意に選択することができる。
図１６Ａを参照して、この実施の形態における”０”データの書き込み動作を示す。また、図１６Ｂを参照して、この実施の形態における”１”データの書き込み動作を示す。非選択のメモリストリングＭＳ２において、ソース側選択トランジスタの選択ゲートＳＧの電圧は接地電位Ｖｄｄであるが、ソース線ＳＬにも電圧Ｖｄｄが印加されているので、メモリストリングＭＳ２のチャネルはフローティング状態となる。具体的には、ワード線ＷＬの電位を電圧Ｖｐａｓｓ又はＶｐｇｍまで上昇させると、ワード線ＷＬとチャネルとのカップリングによりチャネルの電位が上昇する。従って、メモリストリングＭＳ２のソース側選択トランジスタは非導通状態となり、メモリストリングＭＳ２のチャネル部はフローティング状態となる。このため、メモリストリングＭＳ２のメモリセルへの書き込みは行われない。
【００４０】
[第４の実施の形態]
次に、本発明の第４の実施の形態を、図１７を参照して説明する。
図１７は、第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイの平面図である。図１８は、第４の実施の形態のメモリセルアレイの等価回路図である。この実施の形態は、第３の実施の形態と同様に、ロウ方向に並ぶメモリストリングＭＳが、カラム方向の端部を揃えて配置されている。ただし、第３の実施の形態と異なり、ビット線ＢＬとソース線ＳＬは、２本ずつ連続して交互に形成されている。これに合わせて、バックゲート線ＢＧは、ロウ方向に隣接する２つのメモリストリングＭＳを包含するような線幅とされている。その他は第３の実施の形態と同様である。このため、等価回路図も、図１８に示すように、ビット線ＢＬとソース線ＳＬの部分を除き、第３の実施の形態と略同様である。読み出し動作、書き込み動作も、図１９（読み出し動作の説明図）、図２０（書き込み動作の説明図）に示す通り、第３の実施の形態と略同様であるので、詳細な説明は省略する。これにより、本実施の形態の不揮発性半導体装置は、第３の実施の形態と同様の効果を有する。
【００４１】
[第５の実施の形態]
次に、本発明の第５の実施の形態を、図２１を参照して説明する。この実施の形態は、１つのメモリストリングＭＳが、前述の実施の形態と異なり、Ｕ字形状ではなく、図２２に示すようなＩ字状（１本の柱状半導体）からなるボディ半導体層を有したものである点で、第１の実施の形態と異なっている。
【００４２】
ビット線ＢＬが、カラム方向を長手方向として所定の配列ピッチで配置される一方、ソース線ＳＬも、同様にカラム方向を長手方向として所定のピッチで配列される。上記の実施の形態と異なり、ビット線ＢＬとソース線ＳＬとが、同一層に交互に形成されず、ソース線ＳＬはビット線ＢＬの下層に設けられている。ただし、ビット線ＢＬとソース線ＳＬとが平行に形成されるという点では、上記の実施の形態と同様である。また、１対のビット線ＢＬ及びソース線ＳＬの間に、複数のメモリストリングＭＳ（この図では、４本）が並列に接続されているという点も、上記の実施の形態ど同様である。この４本のメモリストリングは、それぞれ独立したドレイン側選択ゲート線ＳＧＤ１〜４に接続されている。ドレイン側選択ゲート線ＳＧＤ１〜４は、ビット線ＢＬ、ソース線ＳＬとは直交するロウ方向を長手方向として配列される。従って、例えば複数のビット線ＢＬを同時に立ち上げて読み出しを行う場合においても、選択される複数のメモリストリングＭＳは、それぞれ異なるソース線ＳＬに接続される。従って、ソース線ＳＬの電位が浮いて読み出し電流が低下することはなくなり、読み出し速度を確保することができると共に、読み出しマージンも大きくすることができる。
【００４３】
［その他］
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、一対のビット線ＢＬ及びソース線ＳＬに接続される複数のメモリストリングＭＳが、１つの柱状部ＣＬｍｎに沿ったメモリトランジスタにおいてのみワード線ＷＬ及び選択ゲート線ＳＧを共有（共通接続）する場合（第１・第２の実施の形態）と、全てのワード線ＷＬ、選択ゲート線ＳＧを共有し、バックゲート線ＢＧのみを独立して有する場合（第３・第４の実施の形態）を説明したが、本発明はこれに限定されるものではない。一対のビット線及びソース線に接続される複数のメモリストリングが、少なくともワード線又は選択ゲート線の一部を共有し、残りの配線の一部が独立して電圧制御可能とされ、結果として複数のメモリストリングのうちの１つのみが活性化されるように構成されているものは、本発明の範囲に含まれ得る。
【００４４】
また、図７、図１４に示す等価回路を得るための具体的構成は、図２等に示す３次元構造の半導体記憶装置に限られず、基板上に２次元状にメモリセルを配置した半導体記憶装置によっても実現することができる。
例えば、図７の等価回路に示すように、一対のビット線ＢＬとソース線ＳＬとの間に、複数のメモリストリングＭＳを並列に接続するとともに、隣接する２つのメモリストリングＭＳ１、ＭＳ２においては、複数（例えば８個）のメモリトランジスタＭＴｒのうちの一部（例えば４個）のメモリトランジスタＭＴｒがワード線ＷＬを共有し、残りは他のメモリストリングとワード線ＷＬを共有するような回路は、２次元状のメモリセルアレイによっても実現可能である。なお、２次元構造の場合、バックゲートトランジスタＢＧＴｒは省略することができる。
【００４５】
また、図１４の等価回路に示すように、一対のビット線ＢＬとソース線ＳＬとの間に、複数のメモリストリングＭＳを並列に接続するとともに、隣接する２つのメモリストリングＭＳ１、ＭＳ２においては、複数（例えば８個）のメモリトランジスタＭＴｒの全てがワード線ＷＬを共有し、バックゲートトランジスタＢＧＴｒのみが独立制御とされた構成も、２次元状のメモリセルアレイによっても実現可能である。つまり、隣接するメモリストリングを構成するトランジスタの少なくとも１つが独立に制御可能にされていれば十分である。
【００４６】
また、上記の実施の形態では、隣接するメモリストリングＭＳが図４、図１４、図１８に示すような等価回路を構成する例を示したが、本発明はこれに限定されるものではなく、例えば間に別のメモリストリング等を挟んだ、互いに近接するメモリストリングが図４、図１４、図１８のような接続関係になっているものも、本発明の範囲に含まれ得る。
【符号の説明】
【００４７】
１００、１００’…不揮発性半導体記憶装置、  １２、１２’…メモリセルアレイ、  Ｂａ…半導体基板、  ＣＬｍｎ…柱状部、  ＪＰｍｎ…連結部、  ＳＣｍｎ…ボディ半導体層、  ＭＴｒ１ｍｎ〜ＭＴｒ８ｍｎ…メモリトランジスタ、  ＷＬｍ…ワード線、  ＳＧｍ…選択ゲート線、  ＳＳＴｒｍｎ…ソース側選択トランジスタ、  ＳＤＴｒｍｎ…ドレイン側選択トランジスタ、  ＢＧＴｒｍｎ…バックゲートトランジスタ、  ＨＩ…中空部、  Ｉ…絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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