(57)【要約】【課題】伝送データをＶＣＡＴ方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させる。【解決手段】伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段とを備える。【選択図】図４
2011055226.tif 000002
【特許請求の範囲】
【請求項１】
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段と
を備えたことを特徴とするネットワーク装置。
【請求項２】
請求項１に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最小遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
【請求項３】
請求項１または２のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最大遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
【請求項４】
請求項１乃至３のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果をＬＣＡＳ機能のテンポラリリムーバル機能の動作トリガとする
ことを特徴とするネットワーク装置。
【請求項５】
請求項１乃至４のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果とラインへのパスのマッピング情報よりラインスイッチを制御し、パススイッチによる冗長ネットワークにおけるＶＣＡＴの遅延差を減少させる
ことを特徴とするネットワーク装置。
【請求項６】
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置の制御方法であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する工程と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる工程と
を備えたことを特徴とする遅延差最適化制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イーサネット（登録商標）のパケットデータ等の伝送データをＳＯＮＥＴ／ＳＤＨ（Synchronous Optical NETwork/Synchronous Digital Hierarchy）等の階層デジタル同期網により伝送するために用いられるネットワーク装置に関する。
【背景技術】
【０００２】
近年、インターネット等の爆発的普及によりイーササービスが非常に活発化してきており、通信事業者においては、いかに安く広範囲にサービスを提供できるかがポイントとなっている。また、一般的に通信事業者は、既設のネットワーク設備を極力有効活用してシステムを構築している。こうした背景により、従来から広く構築され信頼性の高いＳＯＮＥＴ／ＳＤＨの伝送網を利用してデータを伝送することが行われている。
【０００３】
ＳＯＮＥＴ／ＳＤＨ伝送網によりイーサネットのパケットデータを伝送する方式は、イーサネットオーバＳＯＮＥＴ／ＳＤＨ（Ethernet over SONET/SDH）方式として広く用いられており、そのマッピング方式としてＶＣＡＴ（Virtual Concatenation）方式が一般的に用いられている（例えば、特許文献１参照。）。また、ＳＯＮＥＴ／ＳＤＨでは、障害によるサービス中断を避けるため、現用系（Work）と予備系（Protect）による冗長構成がとられている。
【０００４】
図１はクライアントのパケットデータをＳＯＮＥＴ／ＳＤＨ伝送網により伝送する従来の装置構成例を示す図であり、プロテクション機能としてＵＰＳＲ（Uni-directional Path Switched Ring）を想定している。なお、ＳＯＮＥＴ／ＳＤＨ伝送網を挟んだ送信側と受信側の構成のみを示しているが、実際のネットワーク装置では１台のネットワーク装置内に送信側と受信側の構成を有している。
【０００５】
図１において、送信側では、クライアントからのパケットデータをクライアントデータ受信部１１１が受信し、ＳＤＨマッピング部１１２によりコンカチネーショングループ（Concatenation Group）にマッピングし、ｎ個のパス（Path）に分割する。次いで、プロテクションスイッチ部１１３はディストリビュータ部により各パスのデータを現用系と予備系の２系統に分配し、インタフェース部１１４により多重化して現用系のＳＯＮＥＴ／ＳＤＨ伝送網（Work）と予備系のＳＯＮＥＴ／ＳＤＨ伝送網（Protect）に送信する。
【０００６】
一方、受信側では、現用系のＳＯＮＥＴ／ＳＤＨ伝送網（Work）と予備系のＳＯＮＥＴ／ＳＤＨ伝送網（Protect）からのデータをインタフェース部１２１が受信し、現用系と予備系のそれぞれにつきパス毎のデータに復元する。次いで、プロテクションスイッチ部１２２はセレクタ部により現用系もしくは予備系のいずれかのパスを選択し、ＳＤＨデマッピング部１２３は各パスのデータをコンカチネーショングループとの対応を考慮して遅延差吸収メモリ（Differential Delay Memory）部１２４に格納する。そして、クライアントデータ送信部１２５は送信先のクライアントの速度で遅延差吸収メモリ部１２４からデータを読み出すことでパケットデータを再生してクライアントに送信する。
【０００７】
ここで、遅延差吸収メモリ部１２４を設けているのは次の理由による。すなわち、ＶＣＡＴ方式では通常の連続コンカチネーション（Contiguous Concatenation）と違い、主信号データをコンカチネーショングループを構成する各パスに分離して伝送し、ＳＯＮＥＴ／ＳＤＨ伝送網上では各パスを個別のパスとして扱うため、各パスが同じルートで伝送される保障はない。そのため、ルートの違いにより各パスの伝送遅延時間に差分（遅延差：Differential Delay）が生じる場合がある。遅延差吸収メモリ部１２４は各パスのデータをバッファリングすることで遅く到達するパスのデータを待ち合わせ、パケットデータの再組立を可能にする。吸収できる遅延差は遅延差吸収メモリ部１２４の容量によって決まり、遅延差吸収メモリ部１２４の容量により適用できるネットワーク範囲に制限が生じる。各パス間に遅延差吸収メモリ部１２４で吸収しきれない遅延差が生じた場合、そのコンカチネーショングループの信号は再組立できなくなり、信号疎通しなくなることになる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−２３２３８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、パケットデータ等の伝送データをＶＣＡＴ方式によりＳＯＮＥＴ／ＳＤＨ伝送網に伝送する場合には各パス間の遅延差が問題となる。特に、冗長構成をとる場合におけるパス間の遅延差が発生する最も大きな要因として、各スイッチの選択経路の違いによる伝送経路の違いが挙げられる。そのため、従来のネットワーク装置では、伝送路の冗長構成のネットワークを構成する場合、最もパス間の遅延差が大きくなる各スイッチの選択経路の組み合わせにおいて、遅延差吸収メモリ部の容量を超えないようにネットワークを構成する必要がある。
【００１０】
図２はパススイッチにより遅延差が増大する例を示す図であり、ＳＯＮＥＴ／ＳＤＨ伝送網（Work）が約１ｍｓ、ＳＯＮＥＴ／ＳＤＨ伝送網（Protect）が約１００ｍｓの伝送遅延をもっているネットワークとしている。これは、図３に示すＵＰＳＲリングにおけるネットワーク装置ＮＥ＃１とネットワーク装置ＮＥ＃６に着目した場合、隣接するルート＃１が現用系、他のネットワーク装置を経由するルート＃２が予備系である場合に対応する。
【００１１】
図２において、コンカチネーショングループを構成するＰａｔｈ＃１〜＃ｎの全てのパスがＳＯＮＥＴ／ＳＤＨ伝送網（Work）を伝送経路としている場合、パス間の遅延差はほとんどない。しかし、何らかの要因で１つのＰａｔｈ＃ｎにて経路切替が発生した場合には、遅延差吸収メモリ部１２４で１００ｍｓの遅延差を吸収する必要があり、１０Ｇｂｐｓのコンカチネーショングループであれば１００ｍｓで１Ｇｂｉｔのメモリ容量が必要になる。
【００１２】
また、ネットワーク装置設置後の中継装置等の増設・更新では遅延時間の変化に注意する必要がある。意識せずに予備系の伝送遅延が増大する変更を実施した場合、実際にプロテクションスイッチが実施された時に信号が疎通しなくなる可能性がある。
【００１３】
このようにＶＣＡＴ方式を採用したネットワーク装置では選択経路の最悪条件での遅延差を吸収できる容量のメモリを装置に搭載することが要求されるが、主信号の伝送容量に対応するためには高速・大容量のメモリが必要であり、コストを始め消費電力、物理サイズの面で無視できない。また、コンカチネーショングループのパス全てを常に同一の伝送路内にマッピングすることでパス間の遅延差は発生しなくなるため、このような問題は回避できるが、回線の利用効率に制限を与えることになる。このように、これらの問題はネットワーク装置およびネットワークの設計に制限を与えている。
【００１４】
上記の従来の問題点に鑑み、パケットデータ等の伝送データをＶＣＡＴ方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させることのできるネットワーク装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
このネットワーク装置の一実施態様では、伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段とを備える。
【発明の効果】
【００１６】
開示のネットワーク装置にあっては、パケットデータ等の伝送データをＶＣＡＴ方式により複数のパスにマッピングして階層デジタル同期網により伝送する場合に、パス間の遅延差を最適化するため、遅延差吸収メモリのメモリ容量に対するパスの遅延差の対応可能範囲を向上させ、より広範囲のネットワークに低コストで適応させることができる。
【図面の簡単な説明】
【００１７】
【図１】クライアントのパケットデータをＳＯＮＥＴ／ＳＤＨ伝送網により伝送する従来の装置構成例を示す図である。
【図２】パススイッチにより遅延差が増大する例を示す図である。
【図３】ＳＯＮＥＴ／ＳＤＨ  ＵＰＳＲリングの例を示す図である。
【図４】第１の実施形態にかかるネットワーク装置の構成例を示す図である。
【図５】ＰＯＨ内のＨ４Ｂｙｔｅ情報を示す図である。
【図６】メモリ判定の例を示す図である。
【図７】切替優先判定の例を示す図である。
【図８】第２の実施形態にかかるネットワーク装置の構成例を示す図である。
【図９】第３の実施形態にかかるネットワーク装置の構成例を示す図である。
【図１０】ＳＯＮＥＴ／ＳＤＨ  ＵＰＳＲリングのインターコネクト接続の例を示す図である。
【図１１】第４の実施形態にかかるネットワーク装置の構成例を示す図（その１）である。
【図１２】リングインターコネクト対応時のスイッチリクエストのＨ４Ｂｙｔｅへのアサイン例を示す図である。
【図１３】第４の実施形態にかかるネットワーク装置の構成例を示す図（その２）である。
【図１４】第５の実施形態にかかるネットワーク装置の構成例を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明の好適な実施形態につき説明する。
【００１９】
＜第１の実施形態＞
図４は第１の実施形態にかかるネットワーク装置の構成例を示す図である。ネットワーク構成としては、図３に示したようなＵＰＳＲリングを想定している。
【００２０】
図４において、ネットワーク装置１は、クライアントインタフェース部２とプロテクションスイッチ部３とインタフェース部４Ｗ、４Ｐと、スイッチコントロール部５とを備えている。クライアントインタフェース部２は、クライアント（図示せず）との間でイーサネット等のパケットデータの送受信を行い、プロテクションスイッチ部３との間でコンカチネーショングループを構成するｎ個のパスのデータを入出力する。プロテクションスイッチ部３は、クライアントインタフェース部２から入力したｎ個のパスのデータを現用系と予備系に分配してインタフェース部４Ｗ、４Ｐに出力するとともに、インタフェース部４Ｗ、４Ｐから入力したｎ個のパスのデータにつきそれぞれ現用系と予備系を選択してクライアントインタフェース部２に出力する。インタフェース部４Ｗ、４Ｐは、それぞれ現用系および予備系のＳＯＮＥＴ／ＳＤＨ伝送網との間でＳＨＤフレームの送受信を行い、プロテクションスイッチ部３から入力したｎ個のパスのデータを多重化（Multiplexing）することにより１〜ｍ個のＳＤＨフレームを生成してＳＯＮＥＴ／ＳＤＨ伝送網に出力し、ＳＯＮＥＴ／ＳＤＨ伝送網から入力したＳＤＨフレームを復元（De-Multiplexing）してプロテクションスイッチ部３に出力する。スイッチコントロール部５は、インタフェース部４Ｗ、４Ｐで検出されるパスアラーム（PATH ALM）等に基づいてプロテクションスイッチ部３を制御する。
【００２１】
クライアントインタフェース部２は、クライアントデータ受信部２１とＳＤＨマッピング部２２とＳＤＨデマッピング部２３とクライアントデータ送信部２４とメモリ判定部２５とを備えている。クライアントデータ受信部２１は、クライアントからパケットデータの受信を行い、ＳＤＨマッピング部２２に出力する。ＳＤＨマッピング部２２は、クライアントデータ受信部２１により受信したパケットデータをＶＣＡＴのコンカチネーショングループ（ＶＣｘ−ｎＶ）にマッピングしてｎ個のパス（ＶＣｘ）に分割する。ＳＤＨデマッピング部２３は、プロテクションスイッチ部３から入力したｎ個のパス（ＶＣｘ）のデータをコンカチネーショングループ（ＶＣｘ−ｎＶ）との対応に従って再組立する。
【００２２】
ＳＤＨデマッピング部２３は、ＰＯＨ位相検出部２３１と遅延差吸収メモリ部２３２とを備えている。ＰＯＨ位相検出部２３１は、プロテクションスイッチ部３から入力したｎ個のパス（ＶＣｘ）のデータのＰＯＨ（Path Over Head）のマルチフレームナンバ（Multi Frame Number）の変化タイミングから各パスのデータの位相を検出する。図５はＰＯＨ内のＨ４Ｂｙｔｅ情報を示す図であり、４ｂｉｔのＭＦＩ１（Ｈ４ｂｉｔｓのｂｉｔ５〜ｂｉｔ８）と８ｂｉｔのＭＦＩ２（ＭＦＩ１＝０のｂｉｔ１〜４とＭＦＩ＝１のｂｉｔ１〜４）を合体させた１２ｂｉｔがマルチフレームナンバとなる。
【００２３】
図４に戻り、遅延差吸収メモリ部２３２は、ＰＯＨ位相検出部２３１を介してプロテクションスイッチ部３から入力したｎ個のパス（ＶＣｘ）のデータをコンカチネーショングループ（ＶＣｘ−ｎＶ）との対応の順序に従ってバッファリングし、各パスの遅延差を吸収する。
【００２４】
クライアントデータ送信部２４は、ＳＤＨデマッピング部２３の遅延差吸収メモリ部２３２で各パスのデータの待ち合わせを行って各パスを同位相にした上でクライアントの速度でデータを読み出し、再生したパケットデータをクライアントに送信する。メモリ判定部２５は、ＳＤＨデマッピング部２３のＰＯＨ位相検出部２３１の位相検出結果から遅延差吸収メモリ部２３２で吸収しきれないパスを判定し、判定結果に基づいてスイッチリクエスト（Switch Request）をスイッチコントロール部５に出力する。
【００２５】
プロテクションスイッチ部３は、ディストリビュータ部３１とセレクタ部３２とを備えている。ディストリビュータ部３１は、クライアントインタフェース部２から入力したｎ個のパス（ＶＣｘ）のデータを現用系と予備系に分配し、インタフェース部４Ｗ、４Ｐに出力する。セレクタ部３２は、インタフェース部４Ｗから入力したｎ個のパス（ＶＣｘ）のデータとインタフェース部４Ｐから入力したｎ個のパス（ＶＣｘ）のデータに対し、スイッチコントロール部５からの制御に従ってパス単位にいずれかを選択し、クライアントインタフェース部２に出力する。
【００２６】
インタフェース部４Ｗは、ＳＤＨマルチプレクサ部４１ＷとＳＤＨデマルチプレクサ部４２Ｗとを備えている。ＳＤＨマルチプレクサ部４１Ｗは、プロテクションスイッチ部３のディストリビュータ部３１から入力したｎ個のパス（ＶＣｘ）のデータを多重化して１〜ｍ個のＳＤＨフレームを生成し、現用系のＳＯＮＥＴ／ＳＤＨ伝送網（Work）に送信する。ＳＤＨデマルチプレクサ部４２Ｗは、現用系のＳＯＮＥＴ／ＳＤＨ伝送網（Work）から入力した１〜ｍ個のＳＤＨフレームを復元してｎ個のパス（ＶＣｘ）のデータとし、プロテクションスイッチ部３のセレクタ部３２に出力する。
【００２７】
インタフェース部４Ｐは、ＳＤＨマルチプレクサ部４１ＰとＳＤＨデマルチプレクサ部４２Ｐとを備えている。ＳＤＨマルチプレクサ部４１Ｐは、プロテクションスイッチ部３のディストリビュータ部３１から入力したｎ個のパス（ＶＣｘ）のデータを多重化し、予備系のＳＯＮＥＴ／ＳＤＨ伝送網（Protect）に送信する。ＳＤＨデマルチプレクサ部４２Ｐは、予備系のＳＯＮＥＴ／ＳＤＨ伝送網（Protect）から入力したデータを復元してｎ個のパス（ＶＣｘ）のデータとし、プロテクションスイッチ部３のセレクタ部３２に出力する。
【００２８】
スイッチコントロール部５は、遅延差判定部５１とスイッチ判定部５２とを備えている。遅延差判定部５１は、インタフェース部４ＷのＳＤＨデマルチプレクサ部４２Ｗおよびインタフェース部４ＰのＳＤＨデマルチプレクサ部４２Ｐからマルチフレームナンバ（図５）を取得し、対応する各パスにおいて現用系と予備系でどちらのマルチフレームナンバが先に変化しているかにより、どちらの位相が早いかを判定し、判定結果をスイッチ判定部５２に出力する。なお、クライアントインタフェース部２のメモリ判定部２５ではプロテクションスイッチ部３で選択された後の各パスの位相を監視対象とするが、遅延差判定部５１ではプロテクションスイッチ部３で選択される前の現用系と予備系の各パスを監視対象としている。
【００２９】
スイッチ判定部５２は、インタフェース部４Ｗ、４Ｐからのパスアラームに基づく通常のプロテクトスイッチの実施としてプロテクションスイッチ部３を制御するほか、クライアントインタフェース部２のメモリ判定部２５からのスイッチリクエストに応じ、遅延差判定部５１の判定結果およびインタフェース部４Ｗ、４Ｐからのパスアラーム等の状況をみてプロテクションスイッチ部３を制御する。
【００３０】
以下、通常の運用状態から何れかのプロテクションスイッチが動作して遅延差吸収メモリ部２３２のメモリ容量を超える遅延差が発生した場合における動作を説明する。
【００３１】
クライアントインタフェース部２のメモリ判定部２５は、通常の運用状態において遅延差吸収メモリ部２３２のメモリ容量を超える遅延差が発生していないか否かの判定動作を行う。メモリ判定部２５での位相判定は２つの基準で実施され、一つは最小遅延基準判定、もう一つは最大遅延基準判定である。最小遅延基準判定は、マルチフレームナンバの変化タイミングが最も早いパスのタイミングから、遅延差吸収メモリ部２３２のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行うものである。この判定で検出されたパスは遅延減少要と判定される。最大遅延基準判定は、マルチフレームナンバの変化タイミングが最も遅いパスのタイミングから、遅延差吸収メモリ部２３２のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行うものである。この判定で検出されたパスは遅延増大要と判定される。
【００３２】
図６はメモリ判定の例を示す図である。最小遅延基準判定ではマルチフレームナンバ「ｎ」となるタイミングを見ることで、Ｐａｔｈ＃２、Ｐａｔｈ＃１、Ｐａｔｈ＃３がメモリ容量で吸収可能な位相範囲内に収まり、Ｐａｔｈ＃４が収まらないと判定される。また、最大遅延基準判定では同様にマルチフレームナンバ「ｎ」となるタイミングを見ることで、Ｐａｔｈ＃４、Ｐａｔｈ＃３がメモリ容量で吸収可能な位相範囲内に収まり、Ｐａｔｈ＃１とＰａｔｈ＃２が収まらないと判定される。なお、図６では固定的なマルチフレームナンバ「ｎ」にて位相判定を実施しているが、固定的なマルチフレームナンバにて判定する必要はなく、同一タイミングでの各パスのマルチフレームナンバの値の差によって判定することも可能である。
【００３３】
図４に戻り、クライアントインタフェース部２のメモリ判定部２５は、最初に最小遅延基準判定か最大遅延基準判定のいずれかを行い、遅延差吸収メモリ部２３２のメモリ容量で吸収可能な位相範囲に入らないパスの検出を行った場合、スイッチコントロール部５のスイッチ判定部５２へスイッチリクエストを発行する。スイッチリクエストには、吸収可能な位相範囲に入らないパスの番号（Switch Path No.）と遅延減少要／遅延増大要が含まれている。
【００３４】
次いで、スイッチ判定部５２では、メモリ判定部２５からのスイッチリクエストに対し、対象パスにおいて現状の選択系（現用系もしくは予備系）より切替を実施することで、遅延減少要もしくは遅延増大要のスイッチリクエストに沿った遅延変化になるか否かを、遅延差判定部５１よりの情報から判定を行う。
【００３５】
次いで、スイッチ判定部５２は、スイッチリクエストに沿った遅延変化が実現できると判定した場合、現状のパスアラームおよび制御状態に基づいて切替優先判定を行う。図７は切替優先判定の例を示す図であり、優先度が高い順に、プロテクションスイッチ状態が「強制切替中（選択系固定中）」の場合は遅延調整切替可否は「否」、プロテクションスイッチ状態が「信号断切替中」の場合は遅延調整切替可否は「否」、プロテクションスイッチ状態が「信号劣化切替中」の場合は遅延調整切替可否は運用ポリシーの設定により「否」か「可」、プロテクションスイッチ状態が「正常状態」の場合は遅延調整切替可否は「可」と判断する。
【００３６】
図４に戻り、スイッチ判定部５２は、切替が実施可能であれば、プロテクションスイッチ部３のセレクタ部３２へ切替制御を実施し、クライアントインタフェース部２のメモリ判定部２５へ応答（ACK）を返送する。また、スイッチリクエストに沿った遅延変化が実現できない場合は、切替制御は実施せず、クライアントインタフェース部２のメモリ判定部２５へ応答を返送する。
【００３７】
メモリ判定部２５では、スイッチコントロール部５のスイッチ判定部５２から応答を受信すると、スイッチリクエストの前提となった最小遅延基準判定もしくは最大遅延基準判定を再度実施し、切替により遅延差の改善が実現されたか否かを判定する。
【００３８】
メモリ判定部２５は、遅延差が改善されなかった場合、前回とは異なる判定（前回が最小遅延基準判定であれば最大遅延基準判定、前回が最大遅延基準判定であれば最小遅延基準判定）を行い、スイッチリクエストを発行する。スイッチリクエスト発行後のスイッチコントロール部５の動作は上述したのと同様となる。これらの２種の判定動作により各パスのスイッチの組合せで可能な範囲での遅延差調整が実施される。２種類の判定を行って遅延差が改善されなかった場合、メモリ判定部２５は一連の動作をいったん終了し、その後、所定時間経過後に同様な動作を繰り返す。
【００３９】
これらの機能により、従来装置では各パスのプロテクションスイッチの組合せの最大遅延差に対応したメモリ容量が遅延差吸収メモリ部２３２に必要であったのに対し、本実施形態ではメモリ容量を大幅に削減することができる。すなわち、本実施形態では、全スイッチが現用系を選択しているケースと全スイッチが予備系を選択しているケースにおける最大遅延差に対応したメモリ容量を確保するのみで、少なくとも単一事象によるスイッチ動作に対して自動的にメモリ容量内の最大遅延差に収まるように各スイッチの選択状態が調整される。
【００４０】
例えば、図３におけるＵＰＳＲリング（６つのネットワーク装置ＮＥ＃１〜ＮＥ＃６で多重のリングを構成）内でネットワーク装置ＮＥ＃１とネットワーク装置ＮＥ＃６との間のトラフックに注目すると、最短の遅延で伝送されるルート＃１と最長の遅延で伝送されるルート＃２の２つの経路が存在する。従来の装置ではリング内の何れか１つのファイバー断や中継装置のクロスコネクト（Cross Connect）部の異常等により１部のパスでプロテクションスイッチが動作した場合に、ルート＃１のパスとルート＃２のパスが混在することになり、ルート＃１とルート＃２の遅延差分のメモリ容量を持たないとＶＣＡＴのデータ疎通を確保できない。本実施形態では、前述のようにパス間の遅延差が少なくなるようにスイッチ状態を制御するため、全パスがルート＃１のケースと全ＰＡＴＨがルート＃２のケースに対応可能なメモリ容量を持つことで、単一事象によるスイッチ動作によるルート＃１のパスとルート＃２のパスが混在することを防ぐことができ、ＶＣＡＴのデータ疎通を確保することができる。
【００４１】
＜第２の実施形態＞
図８は第２の実施形態にかかるネットワーク装置の構成例を示す図であり、機能部の配置を工夫することにより、既存のネットワーク装置への適用を容易にしたものである。
【００４２】
図８に示すネットワーク装置１は、図４におけるネットワーク装置１の構成と比較すると、プロテクションスイッチ部３の要素であるディストリビュータ部３１およびセレクタ部３２と、スイッチコントロール部５とが、クライアントインタフェース部２の一部となっている。また、プロテクションスイッチ部３はディストリビュータおよびセレクタの機能が不要となったスイッチ部（Switch Fabric）３'となっている。更に、クライアントインタフェース部２内でＰＯＨからマルチフレームナンバを取得できるように、セレクタ部３２の前段にＰＯＨ検出部２６、２７を設けている。
【００４３】
このような構成とすることにより、クライアントインタフェース部２以外は従来の一般的なネットワーク装置と同じ構成要素となるため、従来装置に遅延差調整機能を備えたクライアントインタフェース部２のインタフェースカードを組み合わせるのみで、遅延差調整機能を有したネットワーク装置１を実現することができる。
【００４４】
＜第３の実施形態＞
図９は第３の実施形態にかかるネットワーク装置の構成例を示す図であり、ＶＣＡＴに関連するＬＣＡＳ（Link Capacity Adjustment Scheme）機能を利用した例である。
【００４５】
ＬＣＡＳ機能は運用中にコンカチネーショングループを構成するパスの増減を実現する機能であり、その中に障害が発生したパスをコンカチネーショングループから切り離すテンポラリリムーバル（Temporary removal）機能がある。通常、テンポラリリムーバル機能はパスの障害に対応するのみであるため、遅延差吸収メモリ部のオーバフロー（Over Flow）による信号不通には対応していないが、遅延差調整機能を搭載した装置ではメモリ判定部にてメモリ容量を超える遅延差を持つパスを特定することができるため、これを利用することでテンポラリリムーバル機能により遅延差吸収メモリ部のオーバフローによる信号不通を救済することができる。
【００４６】
図９に示すネットワーク装置１は、図４におけるネットワーク装置１の構成と比較すると、ＳＤＨマッピング部２２において本来的なマッピング処理を行うＳＤＨマッピング処理部２２１の後段にＨ４インサート部２２２があり、ＳＤＨデマッピング部２３にＬＣＡＳ用のＨ４モニタ部２３３がある点が異なる。なお、ＬＣＡＳ機能実現のための内部構成については記載していない。
【００４７】
テンポラリリムーバル機能は、Ｈ４インサート部２２２よりＨ４Ｂｙｔｅ内のメンバーステータス（Member Status）フィールド（図５）に対象パスが異常であるというフラグ（ＭＳＩ＝ＦＡＩＬ）を挿入することで、対向するネットワーク装置にて対象パスをコンカチネーショングループから切り離す処理が実施される。通常はＳＤＨデマッピング部２３内のＰＯＨ位相検出部２３１にて検出したアラーム（ALARM）よりＦＡＩＬ情報を生成するが、本構成ではそれに加えて、メモリ判定部２５から最小／最大遅延基準判定にて遅延調整要と判定されたパスに対してＦＡＩＬ情報を生成し、Ｈ４インサート部２２２でのフラグ（ＭＳＩ  ＝  ＦＡＩＬ）挿入のトリガとする。
【００４８】
メモリ判定部２５でのＦＡＩＬ情報の生成は、最小／最大遅延基準判定によるスイッチリクエストに対する応答（ACK）の受信後にパス間位相差が救済されていない場合に実施され、最小／最大遅延基準判定いずれかの遅延調整要と判定されたパスが少ない方の結果を元にした対象パスをＦＡＩＬ情報にて「ＦＡＩＬ」とする。
【００４９】
＜第４の実施形態＞
本実施形態は、伝送路中に複数のプロテクションスイッチを持つリングインターコネクトに対応した例である。
【００５０】
図１０はＳＯＮＥＴ／ＳＤＨ  ＵＰＳＲリングのインターコネクト接続の例を示す図である。このネットワーク構成の場合、ネットワーク装置ＮＥ＃２−１からネットワーク装置ＮＥ＃１−６方向へのデータの方向でのパススイッチノードは、ＲＩＮＧ＃１ではネットワーク装置ＮＥ＃１−６、ＲＩＮＧ＃２ではネットワーク装置ＮＥ＃２−２となり、伝送路中に２つのスイッチノードを持つ。
【００５１】
この場合、ＶＣＡＴの遅延差吸収メモリ部はネットワーク装置ＮＥ＃１−６に持つが、ネットワーク装置ＮＥ＃１−６にてスイッチ選択の調整を実施した後にパス間の遅延差が救済されない場合であっても、ネットワーク装置ＮＥ＃２−２のスイッチを動作させることで遅延差を吸収できる可能性がある。これに対応するために、遅延差吸収メモリ部を持つネットワーク装置ＮＥ＃１−６からネットワーク装置ＮＥ＃２−２へパススイッチのリクエストを送出する機能を持たせる。
【００５２】
図１１はリングインターコネクトに対応したクライアントノードのネットワーク装置ＮＥ＃１−６の構成例を示している。図４に示した基本構成に比べて、ＳＤＨマッピング部２２にＨ４インサート部２２３が設けられ、ＰＯＨ位相検出部２３１にＨ４モニタ部２３１１が設けられている。また、実質的な差異はないが、遅延差判定部５１はスイッチ判定部５２の内部に設けられている。
【００５３】
本ノードでは、遅延差吸収メモリ部２３２のオーバフローが発生した場合に、先ず、メモリ判定部２５から自ノードのスイッチコントロール部５へスイッチリクエストを発行してスイッチ切替を実施し、応答（ACK）の受信後に回復しなかった場合、ＳＤＨマッピング部２２にスイッチリクエストを発行する。
【００５４】
ＳＤＨマッピング部２２では、Ｈ４インサート部２２３がＨ４Ｂｙｔｅにスイッチリクエストコードを挿入し、リング側へ転送する。このときＨ４Ｂｙｔｅのリザーブ（Reserve）領域（図５）に、スイッチリクエストフラグと遅延増大／減少フラグとＡＣＫフラグがアサインされる。図１２はリングインターコネクト対応時のスイッチリクエストのＨ４Ｂｙｔｅへのアサイン例を示す図である。
【００５５】
図１３はインターコネクトノードのネットワーク装置ＮＥ＃２−２の構成例を示している。インターコネクトノードでは、クライアントインタフェース部２に代えてインタフェース部６が設けられ、そのＳＤＨデマルチプレクサ部６１にＨ４モニタ部６１１を有し、ＳＤＨマルチプレクサ部６２にＨ４インサート部６２１が設けられている。
【００５６】
Ｈ４モニタ部６１１にて、接続先リングよりのスイッチリクエストを受信すると、自ノードのスイッチコントロール部５にスイッチリクエストを発行する。スイッチコントロール部５では、クライアントノードと同様に、スイッチ判定を実施し、スイッチリクエストに合ったスイッチが可能であれば実施し、応答（ACK）をＨ４インサート部６２１に返送する。この応答は、Ｈ４インサート部６２１においてＨ４Ｂｙｔｅに挿入され、クライアントノードのネットワーク装置ＮＥ＃１−６に返送される。
【００５７】
ネットワーク装置ＮＥ＃１−６（図１１）では、ＰＯＨ位相検出部２３１のＨ４モニタ部２３１１にて応答（ACK）を受信し、メモリ判定部２５に送出する。
【００５８】
これらの構成により、クライアントノード内のスイッチ制御と同様の動作をインターコネクトノードにて実施することができる。
【００５９】
＜第５の実施形態＞
図１４は第５の実施形態にかかるネットワーク装置の構成例を示す図であり、１＋１、１：１、ＢＬＳＲ（Bi-directional Line Switch）等のラインスイッチ（Line Switch）に対応させた例である。
【００６０】
通常、クライアントのデータ全てが同一の伝送網側インタフェースにマッピングされた場合、全てのパスが常に同一の伝送路にて伝送されるため、パス間の伝送遅延差は発生せず、ラインスイッチの状態により遅延差は変化しない。しかし、クライアントのデータ帯域が伝送網側の帯域よりも大きい場合など、コンカチネーショングループ内の各パスが個別の伝送網側インタフェースにマッピングされるケースが存在する。
【００６１】
図１４はクライアントのデータが個別のインタフェースにマッピングされた際のラインスイッチに対応する装置構成例である。
【００６２】
図１４において、プロテクションスイッチ部３内のクロスコネクト（XC：Cross Connect）部３３にてクライアントデータのｎ個のパスがｍ個のパスとｎ−ｍ個のパスに２分割され、ディストリビュータ部３１＃１、３１＃２を介し、プロテクショングループ＃１のインタフェース部４Ｗ＃１、４Ｐ＃１とプロテクショングループ＃２のインタフェース部４Ｗ＃２、４Ｐ＃２にマッピングされる。受信側についても、プロテクショングループ＃１のインタフェース部４Ｗ＃１、４Ｐ＃１とプロテクショングループ＃２のインタフェース部４Ｗ＃２、４Ｐ＃２で復元されたパスのデータがセレクタ部３２＃１、３２＃２の後に組み合わせられる。
【００６３】
スイッチコントロール部５では  各々のプロテクショングループに対応する遅延差判定部５１＃１、５１＃２を持ち、各パスの遅延差判定を実施する。クライアントインタフェース部２内のメモリ判定部２５では、最小／最大遅延基準判定にて遅延調整要と判定されたパスに対してスイッチリクエストを発行する。本構成では、このスイッチリクエストを、クロスコネクト部３３よりの経路選択情報に基づき、スイッチ振分部５３にてスイッチ判定部５２＃１、５２＃２に振り分け、各々のプロテクショングループでのラインスイッチを動作させる。スイッチ後の応答（ACK#1/ACK#2）はスイッチ振分部５３により論理和（OR）されてメモリ判定部２５に返送される。この構成により、ラインスイッチによるパス遅延差調整を実現することができる。
【００６４】
＜総括＞
以上説明したように、本実施形態では、イーサネットのパケットデータ等の伝送データをＳＯＮＥＴ／ＳＤＨ等の階層デジタル同期網によりＶＣＡＴ方式を用いて伝送する際に、パス間の遅延差を監視する機能と、遅延差吸収メモリ部で遅延差を吸収できなくなった場合に遅延差を小さくする方向にプロテクションスイッチを制御する機能とを追加している。
【００６５】
これにより、従来の装置と比較して容量の小さい遅延差吸収メモリ部にて冗長ネットワークを構成することが可能になる。これは、同じ容量のメモリにてより遅延差の大きな組合せが発生するネットワークを構成できることを意味しており、運用後のネットワーク増設等により当初想定した遅延差を超えるネットワークが構成された場合でも、データ断を起こさずに運用を継続できる範囲が拡大する。ひいては、装置のコスト低減とともに安全性の向上にもつながる。また、ネットワーク構成の自由度が向上することによる回線利用効率の向上が期待できる。
【００６６】
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
（付記１）
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する手段と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる手段と
を備えたことを特徴とするネットワーク装置。
（付記２）
付記１に記載のネットワーク装置において、
パスオーバヘッドのマルチフレームナンバの変化タイミングからパス間の遅延差を検出する
ことを特徴とするネットワーク装置。
（付記３）
付記１または２のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最小遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
（付記４）
付記１乃至３のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスを検出するために、最大遅延のパスを基準とし、遅延差が許容値を超えるパスを検出する
ことを特徴とするネットワーク装置。
（付記５）
付記１乃至４のいずれか一項に記載のネットワーク装置において、
遅延差によるプロテクションスイッチの遅延制御可否を判定するために、現用系および予備系の双方のパスのマルチフレームナンバの変化タイミングから、現用系および予備系の伝送路の遅延差を判定する
ことを特徴とするネットワーク装置。
（付記６）
付記１乃至５のいずれか一項に記載のネットワーク装置において、
遅延差によるプロテクションスイッチの遅延制御可否を判定するために、他のスイッチトリガとの優先処理を実施する
ことを特徴とするネットワーク装置。
（付記７）
付記１乃至６のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果をＬＣＡＳ機能のテンポラリリムーバル機能の動作トリガとする
ことを特徴とするネットワーク装置。
（付記８）
付記１乃至７のいずれか一項に記載のネットワーク装置において、
伝送路中に複数のプロテクションスイッチを持つネットワークに対応するために、ＶＣＡＴのＨ４Ｂｙｔｅ内のリザーブ領域に遅延差によるスイッチ制御情報をマッピングし、遠隔ノードのプロテクションスイッチを動作させる
ことを特徴とするネットワーク装置。
（付記９）
付記１乃至８のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果よりパススイッチを制御し、パススイッチによる冗長ネットワークにおけるＶＣＡＴの遅延差を減少させる
ことを特徴とするネットワーク装置。
（付記１０）
付記１乃至９のいずれか一項に記載のネットワーク装置において、
前記遅延差吸収メモリに許容される遅延差を超えるパスの検出結果とラインへのパスのマッピング情報よりラインスイッチを制御し、パススイッチによる冗長ネットワークにおけるＶＣＡＴの遅延差を減少させる
ことを特徴とするネットワーク装置。
（付記１１）
伝送データを、冗長化した階層デジタル同期網によりバーチャルコンカチネーション方式を用いて伝送するネットワーク装置の制御方法であって、
バーチャルコンカチネーション方式により分割された前記伝送データのパス間の遅延差を監視する工程と、
前記遅延差が遅延差吸収メモリに許容される遅延差を超える値になった場合に、該当するパスにつき前記遅延差が減少する方向にプロテクションスイッチを動作させる工程と
を備えたことを特徴とする遅延差最適化制御方法。
【符号の説明】
【００６７】
１                  ネットワーク装置
２                  クライアントインタフェース部
２１                クライアントデータ受信部
２２                ＳＤＨマッピング部
２２１              ＳＤＨマッピング処理部
２２２、２２３      Ｈ４インサート部
２３                ＳＤＨデマッピング部
２３３              Ｈ４モニタ部
２３１              ＰＯＨ位相検出部
２３１１            Ｈ４モニタ部
２３２              遅延差吸収メモリ部
２４                クライアントデータ送信部
２５                メモリ判定部
２６、２７          ＰＯＨ検出部
３                  プロテクションスイッチ部
３１                ディストリビュータ部
３２                セレクタ部
３３                クロスコネクト部
３'                スイッチ部
４Ｗ、４Ｐ          インタフェース部
４１Ｗ、１４Ｐ      ＳＤＨマルチプレクサ部
４２Ｗ、４２Ｐ      ＳＤＨデマルチプレクサ部
５                  スイッチコントロール部
５１                遅延差判定部
５２                スイッチ判定部
５３                スイッチ振分部
６                  インタフェース部
６１                ＳＤＨデマルチプレクサ部
６１１              Ｈ４モニタ部
６２                ＳＤＨマルチプレクサ部
６２１              Ｈ４インサート部
【図１】
2011055226.tif 000003
【図２】
2011055226.tif 000004
【図３】
2011055226.tif 000005
【図４】
2011055226.tif 000006
【図５】
2011055226.tif 000007
【図６】
2011055226.tif 000008
【図７】
2011055226.tif 000009
【図８】
2011055226.tif 000010
【図９】
2011055226.tif 000011
【図１０】
2011055226.tif 000012
【図１１】
2011055226.tif 000013
【図１２】
2011055226.tif 000014
【図１３】
2011055226.tif 000015
【図１４】
2011055226.tif 000016