(57)【要約】【課題】インダクタとキャパシタを含む共振器を備えた積層型電子部品において、薄型化を可能にし、且つ導体層およびスルーホールの位置のばらつきに起因したインダクタのインダクタンスのばらつきを抑制する。【解決手段】共振器は、積層体２０内に設けられたインダクタ用導体層を含み一方向に長いインダクタ構成部３０１と、積層体２０内に設けられてインダクタ構成部３０１とキャパシタとを電気的に接続するキャパシタ用接続路３０４とを有している。インダクタ構成部３０１の長手方向の両端に位置する第１の端部３０１Ｅと第２の端部３０２Ｅはグランドに接続されている。キャパシタ用接続路３０４は１つ以上のスルーホールを含み、インダクタ構成部３０１の接続箇所３０１Ｃに接続されている。接続箇所３０１Ｃと端部３０１Ｅ，３０１Ｆとの間の距離はキャパシタ用接続路３０４の長さよりも大きい。【選択図】図６
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【特許請求の範囲】
【請求項１】
積層された複数の誘電体層を含む積層体と、
電気的に接続されたインダクタとキャパシタを含み前記積層体と一体化された１つ以上の共振器とを備えた積層型電子部品であって、
前記共振器は、前記積層体内に設けられた１つ以上のインダクタ用導体層を含み一方向に長いインダクタ構成部と、前記積層体内に設けられて前記インダクタ構成部と前記キャパシタとを電気的に接続するキャパシタ用接続路とを有し、
前記インダクタ構成部は、長手方向の両端に位置する第１の端部および第２の端部と、前記キャパシタ用接続路が電気的に接続された接続箇所とを有し、前記第１の端部と第２の端部はグランドに電気的に接続され、
前記キャパシタ用接続路は、１つ以上のスルーホールを含み、前記複数の誘電体層が積層されている方向である積層方向に延び、
前記インダクタ構成部における前記接続箇所と第１の端部との間の距離および前記接続箇所と第２の端部との間の距離は、前記積層方向についての前記キャパシタ用接続路の長さよりも大きく、
前記インダクタは、前記インダクタ構成部における前記接続箇所と前記第１の端部との間の部分によって形成された第１のインダクタ部分と、前記インダクタ構成部における前記接続箇所と前記第２の端部との間の部分によって形成された第２のインダクタ部分とを含み、
前記第１のインダクタ部分と第２のインダクタ部分は、前記キャパシタ用接続路とグランドとの間において互いに並列に接続されていることを特徴とする積層型電子部品。
【請求項２】
前記積層体は、グランドに電気的に接続されるグランド用導体層を含み、
前記共振器は、前記グランド用導体層に対向するように前記積層体内に設けられて前記グランド用導体層と共に前記キャパシタを構成するキャパシタ用導体層を有し、前記キャパシタ用接続路は、前記キャパシタ用導体層に電気的に接続されていることを特徴とする請求項１記載の積層型電子部品。
【請求項３】
前記インダクタ構成部は、前記１つ以上のインダクタ用導体層として、電気的に接続された複数のインダクタ用導体層を含むことを特徴とする請求項１または２記載の積層型電子部品。
【請求項４】
前記積層体は、それぞれ前記積層方向と直交する方向の端に位置する第１および第２の側面を有し、
積層型電子部品は、更に、前記積層体の第１の側面に配置されてグランドに電気的に接続される第１のグランド端子と、前記積層体の第２の側面に配置されてグランドに電気的に接続される第２のグランド端子とを備え、
前記インダクタ構成部の第１の端部は前記第１のグランド端子に電気的に接続され、前記インダクタ構成部の第２の端部は前記第２のグランド端子に電気的に接続されていることを特徴とする請求項１ないし３のいずれかに記載の積層型電子部品。
【請求項５】
前記積層体は、前記積層方向の端に位置する底面を有すると共に、前記底面に配置されてグランドに電気的に接続されるグランド用導体層を含み、
前記共振器は、更に、前記積層体内に設けられて前記インダクタ構成部の第１の端部と前記グランド用導体層とを電気的に接続する第１のグランド接続路と、前記積層体内に設けられて前記インダクタ構成部の第２の端部と前記グランド用導体層とを電気的に接続する第２のグランド接続路とを有し、
前記第１のグランド接続路と第２のグランド接続路は、それぞれ、１つ以上のスルーホールを含むことを特徴とする請求項１記載の積層型電子部品。
【請求項６】
前記共振器は、前記グランド用導体層に対向するように前記積層体内に設けられて前記グランド用導体層と共に前記キャパシタを構成するキャパシタ用導体層を有し、前記キャパシタ用接続路は、前記キャパシタ用導体層に電気的に接続されていることを特徴とする請求項５記載の積層型電子部品。
【請求項７】
前記インダクタ構成部は、前記１つ以上のインダクタ用導体層として、電気的に接続された複数のインダクタ用導体層を含むことを特徴とする請求項５または６記載の積層型電子部品。
【請求項８】
前記キャパシタ用接続路は、前記１つ以上のスルーホールとして、互いに並列に接続された複数のスルーホールを含むことを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。
【請求項９】
前記１つ以上の共振器として、隣接する２つの共振器が電磁界結合する複数の共振器を備え、バンドパスフィルタとして機能することを特徴とする請求項１ないし７のいずれかに記載の積層型電子部品。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の誘電体層を有する積層体と、この積層体と一体化された共振器とを備えた積層型電子部品に関する。
【背景技術】
【０００２】
近年、携帯電話機を代表とする小型無線通信機器には、無線ＬＡＮ（ローカルエリアネットワーク）用の通信装置、ブルートゥース（登録商標）規格の通信装置、ワイマックス（ＷｉＭＡＸ（登録商標）；Worldwide Interoperability for Microwave Access）規格の通信装置等の１つ以上の通信装置をモジュール化して内蔵したものが増えている。このような小型無線通信機器では、内蔵されるモジュールの小型化、薄型化の要求が強いことから、それに用いられる電子部品の小型化、薄型化が要求されている。
【０００３】
上記の種々の通信装置に用いられている電子部品の一つに、送信信号や受信信号を濾波するバンドパスフィルタがある。このバンドパスフィルタにおいても、小型化、薄型化が要求されている。そこで、上記の通信装置における使用周波数帯域に対応でき、且つ小型化、薄型化を実現可能なバンドパスフィルタとして、積層された複数の誘電体層を有する積層体内に、それぞれ並列に接続されたインダクタとキャパシタを有する複数のＬＣ並列共振器が設けられた積層型バンドパスフィルタが提案されている。ＬＣ並列共振器の構成としては、種々のものが提案されている。
【０００４】
特許文献１には、対向する２つのコンデンサ電極の一方に、ビアホールからなるインダクタ導体の一端が接続され、インダクタ導体の他端がグランド電極に接続された構成のＬＣ並列共振器が記載されている。
【０００５】
特許文献２には、インダクタ電極の一端部をビアホールによって共振用コンデンサに接続し、インダクタ電極の他端部を他のビアホールによってグランド内部電極に接続した構成のＬＣ並列共振器が記載されている。
【０００６】
特許文献３には、線路電極の一端部をビア電極によってキャパシタ電極に接続し、線路電極の他端部を他のビア電極によって接地電極に接続し、線路電極と２つのビア電極によってループ状のインダクタを構成したＬＣ並列共振器が記載されている。
【０００７】
特許文献４には、直列に接続された複数のビアホールによって柱状インダクタを構成し、柱状インダクタの一端をコンデンサパターンに接続し、柱状インダクタの一端の他端を、帯状のグランドパターンにおける一端の近傍に接続して、柱状インダクタとグランドパターンとによってインダクタを構成したＬＣ並列共振器が記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３５０１３２７号公報
【特許文献２】特開２００２−２１７０５９号公報
【特許文献３】国際公開ＷＯ２００７／１１９３５６号公報
【特許文献４】特開２００２−７６８０７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
積層型バンドパスフィルタにおけるＬＣ並列共振器を構成するインダクタには、特許文献１に記載されているようにスルーホールによって構成されたものや、特許文献２に記載されているように積層体内の導体層によって構成されたものや、特許文献３，４に記載されているように積層体内の導体層およびスルーホールによって構成されたものがある。
【００１０】
ＬＣ並列共振器を構成するインダクタをスルーホールによって構成する場合には、以下のような問題点がある。すなわち、この場合、積層型バンドパスフィルタを薄型化しようとすると、インダクタを構成するスルーホールが短くなって、インダクタのインダクタンスが小さくなる。そのため、この場合には、ＬＣ並列共振器において所望の共振周波数を得ることができなくなるという問題点がある。スルーホールによって構成されたインダクタのインダクタンスを大きくするために、スルーホールの径を小さくすると、共振器のＱが低下するという問題が発生する。
【００１１】
ＬＣ並列共振器を構成するインダクタを積層体内の導体層によって構成し、このインダクタを構成する導体層を、スルーホールを介して、キャパシタを構成する導体層に接続する場合には、以下のような問題点がある。すなわち、この場合には、積層体を作製する際に発生する導体層とスルーホールの位置のばらつきによって、製品間において、インダクタを構成する導体層とスルーホールとの位置関係にばらつきが生じ、その結果、インダクタのインダクタンスにばらつきが生じる。そのため、この場合には、導体層とスルーホールの位置関係のばらつきに起因して、ＬＣ並列共振器の共振周波数にばらつきが生じるという問題点がある。
【００１２】
ＬＣ並列共振器を構成するインダクタを、積層体内の導体層およびスルーホールによって構成する場合には、上記の２つの問題点の両方が発生する。
【００１３】
本発明はかかる問題点に鑑みてなされたもので、その目的は、インダクタとキャパシタを含み積層体と一体化された共振器を備え、薄型化を可能にし、且つ積層体を作製する際に発生する導体層およびスルーホールの位置のばらつきに起因したインダクタのインダクタンスのばらつきを抑制できるようにした積層型電子部品を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の積層型電子部品は、積層された複数の誘電体層を含む積層体と、電気的に接続されたインダクタとキャパシタを含み積層体と一体化された１つ以上の共振器とを備えている。共振器は、積層体内に設けられた１つ以上のインダクタ用導体層を含み一方向に長いインダクタ構成部と、積層体内に設けられてインダクタ構成部とキャパシタとを電気的に接続するキャパシタ用接続路とを有している。インダクタ構成部は、長手方向の両端に位置する第１の端部および第２の端部と、キャパシタ用接続路が電気的に接続された接続箇所とを有し、第１の端部と第２の端部はグランドに電気的に接続されている。キャパシタ用接続路は、１つ以上のスルーホールを含み、複数の誘電体層が積層されている方向である積層方向に延びている。インダクタ構成部における接続箇所と第１の端部との間の距離および接続箇所と第２の端部との間の距離は、積層方向についてのキャパシタ用接続路の長さよりも大きい。インダクタは、インダクタ構成部における接続箇所と第１の端部との間の部分によって形成された第１のインダクタ部分と、インダクタ構成部における接続箇所と第２の端部との間の部分によって形成された第２のインダクタ部分とを含んでいる。第１のインダクタ部分と第２のインダクタ部分は、キャパシタ用接続路とグランドとの間において互いに並列に接続されている。
【００１５】
本発明の積層型電子部品において、積層体は、グランドに電気的に接続されるグランド用導体層を含み、共振器は、グランド用導体層に対向するように積層体内に設けられてグランド用導体層と共にキャパシタを構成するキャパシタ用導体層を有し、キャパシタ用接続路は、キャパシタ用導体層に電気的に接続されていてもよい。
【００１６】
また、本発明の積層型電子部品において、インダクタ構成部は、１つ以上のインダクタ用導体層として、電気的に接続された複数のインダクタ用導体層を含んでいてもよい。
【００１７】
また、本発明の積層型電子部品において、積層体は、それぞれ積層方向と直交する方向の端に位置する第１および第２の側面を有していてもよい。この場合、積層型電子部品は、更に、積層体の第１の側面に配置されてグランドに電気的に接続される第１のグランド端子と、積層体の第２の側面に配置されてグランドに電気的に接続される第２のグランド端子とを備え、インダクタ構成部の第１の端部は第１のグランド端子に電気的に接続され、インダクタ構成部の第２の端部は第２のグランド端子に電気的に接続されていてもよい。
【００１８】
また、本発明の積層型電子部品において、積層体は、積層方向の端に位置する底面を有すると共に、底面に配置されてグランドに電気的に接続されるグランド用導体層を含んでいてもよい。この場合、共振器は、更に、積層体内に設けられてインダクタ構成部の第１の端部とグランド用導体層とを電気的に接続する第１のグランド接続路と、積層体内に設けられてインダクタ構成部の第２の端部とグランド用導体層とを電気的に接続する第２のグランド接続路とを有し、第１のグランド接続路と第２のグランド接続路は、それぞれ、１つ以上のスルーホールを含んでいてもよい。この場合、共振器は、グランド用導体層に対向するように積層体内に設けられてグランド用導体層と共にキャパシタを構成するキャパシタ用導体層を有し、キャパシタ用接続路は、キャパシタ用導体層に電気的に接続されていてもよい。また、インダクタ構成部は、１つ以上のインダクタ用導体層として、電気的に接続された複数のインダクタ用導体層を含んでいてもよい。
【００１９】
また、本発明の積層型電子部品において、キャパシタ用接続路は、１つ以上のスルーホールとして、互いに並列に接続された複数のスルーホールを含んでいてもよい。
【００２０】
また、本発明の積層型電子部品は、１つ以上の共振器として、隣接する２つの共振器が電磁界結合する複数の共振器を備え、バンドパスフィルタとして機能してもよい。
【発明の効果】
【００２１】
本発明の積層型電子部品では、共振器のインダクタは、１つ以上のインダクタ用導体層を含み一方向に長いインダクタ構成部によって構成されている。これにより、本発明によれば、インダクタにおいて所望のインダクタンスを得ながら、積層型電子部品を薄型化することが可能になる。また、本発明の積層型電子部品では、インダクタは、インダクタ構成部における接続箇所と第１の端部との間の部分によって形成された第１のインダクタ部分と、インダクタ構成部における接続箇所と第２の端部との間の部分によって形成された第２のインダクタ部分とを含み、第１のインダクタ部分と第２のインダクタ部分は互いに並列に接続されている。そのため、本発明では、インダクタ構成部における接続箇所がインダクタ構成部の長手方向にずれたときのインダクタのインダクタンスの変化量を小さくすることができる。これらのことから、本発明によれば、積層型電子部品の薄型化が可能になり、且つ積層体を作製する際に発生する導体層およびスルーホールの位置のばらつきに起因したインダクタのインダクタンスのばらつきを抑制することができるという効果を奏する。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施の形態に係る積層型電子部品の回路構成を示す回路図である。
【図２】本発明の第１の実施の形態に係る積層型電子部品の主要部分を示す斜視図である。
【図３】図２におけるＡ方向から見た積層型電子部品の主要部分を示す説明図である。
【図４】本発明の第１の実施の形態における積層体の１層目ないし４層目の誘電体層の上面を示す説明図である。
【図５】本発明の第１の実施の形態における積層体の５層目ないし８層目の誘電体層の上面を示す説明図である。
【図６】本発明の第１の実施の形態における共振器を模式的に示す説明図である。
【図７】比較例の共振器を模式的に示す説明図である。
【図８】第１のシミュレーションの結果を示す特性図である。
【図９】第２のシミュレーションの結果を示す特性図である。
【図１０】図９における一部を拡大して示す特性図である。
【図１１】本発明の第２の実施の形態に係る積層型電子部品の回路構成を示す回路図である。
【図１２】本発明の第２の実施の形態に係る積層型電子部品の主要部分を示す説明図である。
【図１３】本発明の第２の実施の形態における積層体の４層目ないし７層目の誘電体層の上面を示す説明図である。
【図１４】本発明の第３の実施の形態に係る積層型電子部品の外観を示す斜視図である。
【図１５】本発明の第３の実施の形態に係る積層型電子部品の主要部分を示す説明図である。
【図１６】本発明の第３の実施の形態における積層体の１層目ないし４層目の誘電体層の上面を示す説明図である。
【図１７】本発明の第３の実施の形態における積層体の５層目ないし７層目の誘電体層の上面と７層目の誘電体層の下の導体層とを示す説明図である。
【発明を実施するための形態】
【００２３】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る積層型電子部品の回路構成について説明する。本実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１は、バンドパスフィルタの機能を有している。図１に示したように、電子部品１は、入力端子２と、出力端子３と、３つの共振器４，５，６と、キャパシタ１７，１８，１９とを備えている。入力端子２は信号の入力のために用いられる。出力端子３は信号の出力のために用いられる。共振器４は、入力端子２に電気的に接続されている。共振器６は、出力端子３に電気的に接続されている。共振器５は、回路構成上、共振器４と共振器６の間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。隣接する共振器４，５は互いに電磁界結合する。隣接する共振器５，６も互いに電磁界結合する。電磁界結合には、誘導性結合と容量性結合とが含まれる。
【００２４】
共振器４は、互いに電気的に接続されたインダクタ１１とキャパシタ１４とを有している。共振器５は、互いに電気的に接続されたインダクタ１２とキャパシタ１５とを有している。共振器６は、互いに電気的に接続されたインダクタ１３とキャパシタ１６とを有している。インダクタ１１，１２は互いに誘導性結合する。同様に、インダクタ１２，１３も互いに誘導性結合する。図１では、インダクタ１１，１２間の誘導性結合およびインダクタ１２，１３間の誘導性結合を、記号Ｍを付した曲線で表している。
【００２５】
インダクタ１１は、互いに並列に接続された第１のインダクタ部分１１Ａと第２のインダクタ部分１１Ｂとを含んでいる。インダクタ１２は、互いに並列に接続された第１のインダクタ部分１２Ａと第２のインダクタ部分１２Ｂとを含んでいる。インダクタ１３は、互いに並列に接続された第１のインダクタ部分１３Ａと第２のインダクタ部分１３Ｂとを含んでいる。
【００２６】
インダクタ部分１１Ａ，１１Ｂの各一端とキャパシタ１４，１７，１９の各一端は、入力端子２に電気的に接続されている。インダクタ部分１１Ａ，１１Ｂの各他端とキャパシタ１４の他端はグランドに電気的に接続されている。インダクタ部分１２Ａ，１２Ｂの各一端とキャパシタ１５，１８の各一端は、キャパシタ１７の他端に電気的に接続されている。インダクタ部分１２Ａ，１２Ｂの各他端とキャパシタ１５の他端はグランドに電気的に接続されている。インダクタ部分１３Ａ，１３Ｂの各一端、キャパシタ１６の一端、キャパシタ１９の他端および出力端子３は、キャパシタ１８の他端に電気的に接続されている。インダクタ部分１３Ａ，１３Ｂの各他端とキャパシタ１６の他端はグランドに電気的に接続されている。共振器５は、インダクタ１１，１２が誘導性結合することによって共振器４と誘導性結合すると共に、キャパシタ１７を介して共振器４と容量性結合する。また、共振器５は、インダクタ１２，１３が誘導性結合することによって共振器６と誘導性結合すると共に、キャパシタ１８を介して共振器６と容量性結合する。
【００２７】
共振器４，５，６は、回路構成上、入力端子２と出力端子３との間に設けられ、バンドパスフィルタの機能を実現する。共振器４，５，６はいずれも、開放端と短絡端との間においてインダクタとキャパシタが並列に接続されたＬＣ並列共振器である。共振器４において、インダクタ部分１１Ａ，１１Ｂおよびキャパシタ１４の接続点が開放端であり、インダクタ部分１１Ａ，１１Ｂおよびキャパシタ１４のグランド側の端部が短絡端である。共振器５において、インダクタ部分１２Ａ，１２Ｂおよびキャパシタ１５の接続点が開放端であり、インダクタ部分１２Ａ，１２Ｂおよびキャパシタ１５のグランド側の端部が短絡端である。共振器６において、インダクタ部分１３Ａ，１３Ｂおよびキャパシタ１６の接続点が開放端であり、インダクタ部分１３Ａ，１３Ｂおよびキャパシタ１６のグランド側の端部が短絡端である。
【００２８】
本実施の形態に係る電子部品１では、入力端子２に信号が入力されると、そのうちの所定の周波数帯域内の周波数の信号が選択的に、共振器４，５，６を用いて構成されたバンドパスフィルタを通過し、出力端子３から出力される。
【００２９】
次に、図２を参照して、電子部品１の構造の概略について説明する。図２は、電子部品１の主要部分を示す斜視図である。電子部品１は、電子部品１の構成要素を一体化するための積層体２０を備えている。後で詳しく説明するが、積層体２０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された複数の導体層とを含み、外面を有している。なお、図２では、共振器５，６を構成する複数の導体層と、これらを接続するスルーホールの図示を省略している。
【００３０】
積層体２０は、直方体形状をなしている。積層体２０の外面は、上面２０Ａと、底面２０Ｂと、４つの側面２０Ｃ〜２０Ｆとを含んでいる。上面２０Ａと底面２０Ｂは互いに反対側を向き、側面２０Ｃ，２０Ｄも互いに反対側を向き、側面２０Ｅ，２０Ｆも互いに反対側を向いている。側面２０Ｃ〜２０Ｆは、上面２０Ａおよび底面２０Ｂに対して垂直になっている。積層体２０において、上面２０Ａおよび底面２０Ｂに垂直な方向が、複数の誘電体層が積層されている方向である積層方向である。図２では、この積層方向を、記号Ｔを付した矢印で示している。側面２０Ｅ，２０Ｆは、それぞれ積層方向Ｔと直交する方向の端に位置している。側面２０Ｅは、本発明における第１の側面に対応し、側面２０Ｆは、本発明における第２の側面に対応する。
【００３１】
電子部品１は、更に、積層体２０の外面上に配置された入力端子２１と、出力端子２２と、第１のグランド端子２３と、第２のグランド端子２４とを備えている。入力端子２１は側面２０Ｃ上に配置されている。出力端子２２は側面２０Ｄ上に配置されている。グランド端子２３は、側面２０Ｅ上に配置されている。グランド端子２４は側面２０Ｆ上に配置されている。端子２１〜２４の平面形状は、いずれも矩形である。
【００３２】
入力端子２１の一端部は、上面２０Ａと側面２０Ｃとの間の稜線の位置に配置されている。入力端子２１の他端部は、底面２０Ｂと側面２０Ｃとの間の稜線の位置に配置されている。入力端子２１は、図１における入力端子２を構成している。
【００３３】
出力端子２２の一端部は、上面２０Ａと側面２０Ｄとの間の稜線の位置に配置されている。出力端子２２の他端部は、底面２０Ｂと側面２０Ｄとの間の稜線の位置に配置されている。出力端子２２は、図１における出力端子３を構成している。
【００３４】
側面２０Ｅに垂直な方向から見たときに、グランド端子２３の外縁は、側面２０Ｅの外縁に重なっている。側面２０Ｆに垂直な方向から見たときに、グランド端子２４の外縁は、側面２０Ｆの外縁に重なっている。グランド端子２３，２４はグランドに電気的に接続される。
【００３５】
次に、図３ないし図５を参照して、積層体２０について詳しく説明する。図３は、図２におけるＡ方向から見た電子部品１の主要部分を示す説明図である。図４において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図５において（ａ）〜（ｄ）は、それぞれ、上から５層目ないし８層目の誘電体層の上面を示している。
【００３６】
図４（ａ）に示した１層目の誘電体層３１の上面には、導体層は形成されていない。図４（ｂ）に示した２層目の誘電体層３２の上面には、インダクタ用導体層３２１，３２２，３２３が形成されている。導体層３２１，３２２，３２３は、いずれも、図４（ｂ）における上下方向に長い矩形形状を有している。導体層３２１，３２２，３２３は、図４（ｂ）における左側から導体層３２１，３２２，３２３の順に、左右方向に配列されている。導体層３２１，３２２，３２３の各々の図４（ｂ）における上側の端部は、グランド端子２３に電気的に接続される。また、導体層３２１，３２２，３２３の各々の図４（ｂ）における下側の端部は、グランド端子２４に電気的に接続される。
【００３７】
導体層３２１は、互いに連結された第１の部分３２１ａと第２の部分３２１ｂとを有している。第１の部分３２１ａは、導体層３２１の長手方向の中央から、図４（ｂ）における上方に延びている。第２の部分３２１ｂは、導体層３２１の長手方向の中央から、図４（ｂ）における下方に延びている。
【００３８】
導体層３２２は、互いに連結された第１の部分３２２ａと第２の部分３２２ｂとを有している。第１の部分３２２ａは、導体層３２２の長手方向の中央から、図４（ｂ）における上方に延びている。第２の部分３２２ｂは、導体層３２２の長手方向の中央から、図４（ｂ）における下方に延びている。
【００３９】
導体層３２３は、互いに連結された第１の部分３２３ａと第２の部分３２３ｂとを有している。第１の部分３２３ａは、導体層３２３の長手方向の中央から、図４（ｂ）における上方に延びている。第２の部分３２３ｂは、導体層３２３の長手方向の中央から、図４（ｂ）における下方に延びている。
【００４０】
また、誘電体層３２には、導体層３２１に接続されたスルーホール３２４ａ，３２４ｂと、導体層３２２に接続されたスルーホール３２５ａ，３２５ｂと、導体層３２３に接続されたスルーホール３２６ａ，３２６ｂが形成されている。スルーホール３２４ａは、第１の部分３２１ａと第２の部分３２１ｂとの境界の近傍の部分において第１の部分３２１ａに接続されている。スルーホール３２４ｂは、第１の部分３２１ａと第２の部分３２１ｂとの境界の近傍の部分において第２の部分３２１ｂに接続されている。スルーホール３２５ａは、第１の部分３２２ａと第２の部分３２２ｂとの境界の近傍の部分において第１の部分３２２ａに接続されている。スルーホール３２５ｂは、第１の部分３２２ａと第２の部分３２２ｂとの境界の近傍の部分において第２の部分３２２ｂに接続されている。スルーホール３２６ａは、第１の部分３２３ａと第２の部分３２３ｂとの境界の近傍の部分において第１の部分３２３ａに接続されている。スルーホール３２６ｂは、第１の部分３２３ａと第２の部分３２３ｂとの境界の近傍の部分において第２の部分３２３ｂに接続されている。
【００４１】
図４（ｃ）に示した３層目の誘電体層３３の上面には、インダクタ用導体層３３１，３３２，３３３が形成されている。導体層３３１，３３２，３３３の形状および配置は、導体層３２１，３２２，３２３と同様である。すなわち、導体層３３１，３３２，３３３は、いずれも、図４（ｃ）における上下方向に長い矩形形状を有している。導体層３３１，３３２，３３３は、図４（ｃ）における左側から導体層３３１，３３２，３３３の順に、左右方向に配列されている。導体層３３１，３３２，３３３の各々の図４（ｃ）における上側の端部は、グランド端子２３に電気的に接続される。また、導体層３３１，３３２，３３３の各々の図４（ｃ）における下側の端部は、グランド端子２４に電気的に接続される。
【００４２】
導体層３３１は、導体層３２１と同様に、互いに連結された第１の部分３３１ａと第２の部分３３１ｂとを有している。導体層３３２は、導体層３２２と同様に、互いに連結された第１の部分３３２ａと第２の部分３３２ｂとを有している。導体層３３３は、導体層３２３と同様に、互いに連結された第１の部分３３３ａと第２の部分３３３ｂとを有している。
【００４３】
また、誘電体層３３には、導体層３３１に接続されたスルーホール３３４ａ，３３４ｂと、導体層３３２に接続されたスルーホール３３５ａ，３３５ｂと、導体層３３３に接続されたスルーホール３３６ａ，３３６ｂが形成されている。スルーホール３３４ａ，３３４ｂ，３３５ａ，３３５ｂ，３３６ａ，３３６ｂは、それぞれスルーホール３２４ａ，３２４ｂ，３２５ａ，３２５ｂ，３２６ａ，３２６ｂに接続されている。
【００４４】
図４（ｄ）に示した４層目の誘電体層３４の上面には、インダクタ用導体層３４１，３４２，３４３が形成されている。導体層３４１，３４２，３４３の形状および配置は、導体層３２１，３２２，３２３と同様である。すなわち、導体層３４１，３４２，３４３は、いずれも、図４（ｄ）における上下方向に長い矩形形状を有している。導体層３４１，３４２，３４３は、図４（ｄ）における左側から導体層３４１，３４２，３４３の順に、左右方向に配列されている。導体層３４１，３４２，３４３の各々の図４（ｄ）における上側の端部は、グランド端子２３に電気的に接続される。また、導体層３４１，３４２，３４３の各々の図４（ｃ）における下側の端部は、グランド端子２４に電気的に接続される。
【００４５】
導体層３４１は、導体層３２１と同様に、互いに連結された第１の部分３４１ａと第２の部分３４１ｂとを有している。第１の部分３４１ａには、スルーホール３３４ａが接続されている。第２の部分３４１ｂには、スルーホール３３４ｂが接続されている。
【００４６】
導体層３４２は、導体層３２２と同様に、互いに連結された第１の部分３４２ａと第２の部分３４２ｂとを有している。第１の部分３４２ａには、スルーホール３３５ａが接続されている。第２の部分３４２ｂには、スルーホール３３５ｂが接続されている。
【００４７】
導体層３４３は、導体層３２３と同様に、互いに連結された第１の部分３４３ａと第２の部分３４３ｂとを有している。第１の部分３４３ａには、スルーホール３３６ａが接続されている。第２の部分３４３ｂには、スルーホール３３６ｂが接続されている。
【００４８】
また、誘電体層３４には、スルーホール３４４，３４５，３４６が形成されている。スルーホール３４４は、導体層３４１の長手方向の中央の位置において導体層３４１に接続されている。スルーホール３４５は、導体層３４２の長手方向の中央の位置において導体層３４２に接続されている。スルーホール３４６は、導体層３４３の長手方向の中央の位置において導体層３４３に接続されている。
【００４９】
導体層３２１，３３１，３４１は、スルーホール３２４ａ，３２４ｂ，３３４ａ，３３４ｂによって電気的に接続されている。導体層３２１，３３１，３４１およびスルーホール３２４ａ，３２４ｂ，３３４ａ，３３４ｂは、第１のインダクタ構成部３０１（図２および図３参照）を構成している。
【００５０】
導体層３２２，３３２，３４２は、スルーホール３２５ａ，３２５ｂ，３３５ａ，３３５ｂによって電気的に接続されている。導体層３２２，３３２，３４２およびスルーホール３２５ａ，３２５ｂ，３３５ａ，３３５ｂは、第１のインダクタ構成部３０１と同様の構成の第２のインダクタ構成部を構成している。
【００５１】
導体層３２３，３３３，３４３は、スルーホール３２６ａ，３２６ｂ，３３６ａ，３３６ｂによって電気的に接続されている。導体層３２３，３３３，３４３およびスルーホール３２６ａ，３２６ｂ，３３６ａ，３３６ｂは、第１のインダクタ構成部３０１と同様の構成の第３のインダクタ構成部を構成している。
【００５２】
図５（ａ）に示した５層目の誘電体層３５には、スルーホール３５４，３５５，３５６が形成されている。スルーホール３５４，３５５，３５６は、それぞれスルーホール３４４，３４５，３４６に接続されている。
【００５３】
図５（ｂ）に示した６層目の誘電体層３６の上面には、キャパシタ用導体層３６１，３６２が形成されている。導体層３６１には、スルーホール３４５，３５５を介して導体層３４２が接続されている。また、誘電体層３６には、スルーホール３６４，３６５，３６６が形成されている。スルーホール３６４，３６６は、それぞれスルーホール３５４，３５６に接続されている。スルーホール３６５は、導体層３６１に接続されていると共に、スルーホール３５５に接続されている。
【００５４】
図５（ｃ）に示した７層目の誘電体層３７の上面には、キャパシタ用導体層３７１，３７２，３７３が形成されている。導体層３７１，３７２，３７３は、図５（ｃ）における左側から導体層３７１，３７２，３７３の順に、左右方向に配列されている。導体層３７１は入力端子２１に電気的に接続される。導体層３７３は出力端子２２に電気的に接続される。導体層３７１には、スルーホール３４４，３５４，３６４を介して導体層３４１が接続されている。導体層３７２には、スルーホール３４５，３５５，３６５を介して導体層３４２，３６１が接続されている。導体層３７３には、スルーホール３４６，３５６，３６６を介して導体層３４３が接続されている。
【００５５】
図５（ｄ）に示した８層目の誘電体層３８の上面には、グランド用導体層３８１が形成されている。導体層３８１はグランド端子２３，２４に電気的に接続される。
【００５６】
図１におけるインダクタ１１は、電気的に接続された導体層３２１，３３１，３４１を含む第１のインダクタ構成部３０１によって構成されている。第１のインダクタ構成部３０１は、長手方向の両端に位置する第１の端部（図３における左側の端部）および第２の端部（図３における右側の端部）を有している。第１の端部は、グランド端子２３に接続されて、グランドに電気的に接続され、第２の端部は、グランド端子２４に接続されて、グランドに電気的に接続される。
【００５７】
インダクタ１１のインダクタ部分１１Ａは、第１のインダクタ構成部３０１のうち、スルーホール３４４が電気的に接続された接続箇所（導体層３４１に対するスルーホール３４４の接続箇所）と第１の端部との間の部分によって形成されている。インダクタ１１のインダクタ部分１１Ｂは、第１のインダクタ構成部３０１のうち、スルーホール３４４が電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【００５８】
図１におけるインダクタ１２は、電気的に接続された導体層３２２，３３２，３４２を含む第２のインダクタ構成部によって構成されている。第２のインダクタ構成部は、長手方向の両端に位置する第１の端部および第２の端部を有している。第１の端部は、グランド端子２３に接続されて、グランドに電気的に接続され、第２の端部は、グランド端子２４に接続されて、グランドに電気的に接続される。
【００５９】
インダクタ１２のインダクタ部分１２Ａは、第２のインダクタ構成部のうち、スルーホール３４５が電気的に接続された接続箇所（導体層３４２に対するスルーホール３４５の接続箇所）と第１の端部との間の部分によって形成されている。インダクタ１２のインダクタ部分１２Ｂは、第２のインダクタ構成部のうち、スルーホール３４５が電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【００６０】
図１におけるインダクタ１３は、電気的に接続された導体層３２３，３３３，３４３を含む第３のインダクタ構成部によって構成されている。第３のインダクタ構成部は、長手方向の両端に位置する第１の端部および第２の端部を有している。第１の端部は、グランド端子２３に接続されて、グランドに電気的に接続され、第２の端部は、グランド端子２４に接続されて、グランドに電気的に接続される。
【００６１】
インダクタ１３のインダクタ部分１３Ａは、第３のインダクタ構成部のうち、スルーホール３４６が電気的に接続された接続箇所（導体層３４３に対するスルーホール３４６の接続箇所）と第１の端部との間の部分によって形成されている。インダクタ１３のインダクタ部分１３Ｂは、第３のインダクタ構成部のうち、スルーホール３４６が電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【００６２】
導体層３４１は、導体層３７１とスルーホール３４４，３５４，３６４を介して入力端子２１に電気的に接続されている。これにより、インダクタ部分１１Ａ，１１Ｂが、入力端子２１に電気的に接続されている。
【００６３】
導体層３４３は、導体層３７３とスルーホール３４６，３５６，３６６を介して出力端子２２に電気的に接続されている。これにより、インダクタ部分１３Ａ，１３Ｂが、出力端子２２に電気的に接続されている。
【００６４】
キャパシタ用導体層３７１，３７２，３７３は、誘電体層３７を介してグランド用導体層３８１に対向している。図１におけるキャパシタ１４は、導体層３７１，３８１および誘電体層３７によって構成されている。図１におけるキャパシタ１５は、導体層３７２，３８１および誘電体層３７によって構成されている。図１におけるキャパシタ１６は、導体層３７３，３８１および誘電体層３７によって構成されている。
【００６５】
キャパシタ用導体層３６１は、誘電体層３６を介してキャパシタ用導体層３７１，３７３に対向している。図１におけるキャパシタ１７は、導体層３６１，３７１および誘電体層３６によって構成されている。図１におけるキャパシタ１８は、導体層３６１，３７３および誘電体層３６によって構成されている。キャパシタ用導体層３６２は、誘電体層３６を介してキャパシタ用導体層３７１，３７３に対向している。図１におけるキャパシタ１９は、導体層３６２，３７１，３７３および誘電体層３６によって構成されている。
【００６６】
図４および図５に示した誘電体層３１〜３８および複数の導体層が積層されて、図２に示した積層体２０が形成される。図４（ａ）に示した誘電体層３１の上面は、上面２０Ａとなる。図２に示した端子２１，２２，２３，２４は、この積層体２０の外面に形成される。
【００６７】
誘電体層３１〜３８の材料としては、樹脂、セラミック、あるいは両者を複合した材料等、種々のものを用いることができる。積層体２０としては、特に、誘電体層３１〜３８の材料をセラミックとして低温同時焼成法によって作製したものが、高周波特性に優れるため好ましい。
【００６８】
低温同時焼成法を用いる場合には、積層体２０は以下のようにして作製される。まず、それぞれ後に誘電体層３１〜３８となる複数のセラミックグリーンシートを作製する。次に、それぞれ後に誘電体層３２〜３６となる各セラミックグリーンシートに、スルーホール用の複数の孔を形成する。次に、各セラミックグリーンシートにおいて、スルーホール用の孔に導体ペーストを充填してスルーホールを形成する。また、それぞれ後に誘電体層３２〜３４，３６〜３８となる各セラミックグリーンシートの各々に、スクリーン印刷等によって導体ペーストを印刷して、後に導体層３２１，３２２，３２３，３３１，３３２，３３３，３４１，３４２，３４３，３６１，３６２，３７１，３７２，３７３，３８１となる焼成前導体層を形成する。次に、これらスルーホールおよび焼成前導体層が形成された複数のセラミックグリーンシートを積層して、グリーンシート積層体を作製する。次に、このグリーンシート積層体を切断して、焼成前積層体を作製する。次に、この焼成前積層体におけるセラミックと導体を低温同時焼成工程によって焼成して、積層体２０を完成させる。
【００６９】
積層体２０の外面に端子２１〜２４を形成する方法としては、例えば、積層体２０の外面に、導体ペーストを印刷することによって、後に端子２１〜２４となる焼成前の導体層を形成した後、この導体層を焼成して端子２１〜２４を形成する方法がある。積層体２０の外面に端子２１〜２４を形成する他の方法としては、例えば、スパッタ法等を用いて積層体２０の外面に金属の薄膜を形成する方法や、金属の薄膜を導電接着剤によって積層体２０の外面に接着する方法がある。
【００７０】
図２および図３に示したように、共振器４は、直列に接続されたスルーホール３４４，３５４，３６４を含む第１のキャパシタ用接続路３０４を有している。第１のキャパシタ用接続路３０４は、積層体２０内に設けられて、積層方向Ｔに延びている。また、第１のキャパシタ用接続路３０４は、第１のインダクタ構成部３０１とキャパシタ１４とを電気的に接続する。キャパシタ用接続路３０４の一端（上端）は、第１のインダクタ構成部３０１における前記接続箇所に電気的に接続されている。キャパシタ用接続路３０４の他端（下端）は、キャパシタ用導体層３７１に電気的に接続されている。インダクタ部分１１Ａ，１１Ｂは、キャパシタ用接続路３０４とグランドとの間において互いに並列に接続されている。
【００７１】
同様に、共振器５は、直列に接続されたスルーホール３４５，３５５，３６５を含む第２のキャパシタ用接続路を有している。第２のキャパシタ用接続路は、積層体２０内に設けられて、積層方向Ｔに延びている。また、第２のキャパシタ用接続路は、第２のインダクタ構成部とキャパシタ１５とを電気的に接続する。第２のキャパシタ用接続路の一端は、第２のインダクタ構成部における前記接続箇所に電気的に接続されている。第２のキャパシタ用接続路の他端は、キャパシタ用導体層３７２に電気的に接続されている。インダクタ部分１２Ａ，１２Ｂは、第２のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
【００７２】
また、共振器６は、直列に接続されたスルーホール３４６，３５６，３６６を含む第３のキャパシタ用接続路を有している。第３のキャパシタ用接続路は、積層体２０内に設けられて、積層方向Ｔに延びている。また、第３のキャパシタ用接続路は、第３のインダクタ構成部とキャパシタ１６とを電気的に接続する。第３のキャパシタ用接続路の一端は、第３のインダクタ構成部における前記接続箇所に電気的に接続されている。第３のキャパシタ用接続路の他端は、キャパシタ用導体層３７３に電気的に接続されている。インダクタ部分１３Ａ，１３Ｂは、第３のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
【００７３】
以下、本実施の形態に係る電子部品１の作用効果について説明する。本実施の形態に係る電子部品１は、積層された複数の誘電体層を含む積層体２０と、積層体２０内に設けられた３つの共振器４，５，６とを備えている。共振器４はインダクタ１１を有し、共振器５はインダクタ１２を有し、共振器６はインダクタ１３を有している。インダクタ１１は、電気的に接続された導体層３２１，３３１，３４１を含む第１のインダクタ構成部３０１によって構成されている。インダクタ１２は、電気的に接続された導体層３２２，３３２，３４２を含む第２のインダクタ構成部によって構成されている。インダクタ１３は、電気的に接続された導体層３２３，３３３，３４３を含む第３のインダクタ構成部によって構成されている。なお、ここまでは、共振器４，５，６が、それぞれ３つのインダクタ用導体層を含む例について説明してきたが、共振器４，５，６は、それぞれ１つ以上のインダクタ用導体層を含んでいればよい。
【００７４】
仮に、インダクタが、それぞれスルーホールのみによって構成されていると、電子部品を薄型化しようとすると、インダクタを構成するスルーホールが短くなって、インダクタのインダクタンスが小さくなる。そのため、この場合には、共振器において所望の共振周波数を得ることができなくなる。スルーホールによって構成されたインダクタのインダクタンスを大きくするために、スルーホールの径を小さくすると、共振器のＱが低下するという問題が発生する。
【００７５】
これに対し、本実施の形態によれば、インダクタ１１，１２，１３が、それぞれ、１つ以上のインダクタ用導体層を含むインダクタ構成部によって構成されているため、インダクタ１１，１２，１３において所望のインダクタンスを得て、且つ共振器のＱを大きくしながら、電子部品１を薄型化することが可能になる。
【００７６】
また、本実施の形態では、インダクタ１１，１２，１３は、それぞれ、インダクタ構成部における接続箇所（キャパシタ用接続路が電気的に接続された箇所）と第１の端部との間の部分によって形成された第１のインダクタ部分と、インダクタ構成部における接続箇所と第２の端部との間の部分によって形成された第２のインダクタ部分とを含んでいる。第１のインダクタ部分と第２のインダクタ部分は、キャパシタ用接続路とグランドとの間において互いに並列に接続されている。これにより、本実施の形態によれば、インダクタ構成部における接続箇所がインダクタ構成部の長手方向にずれたときのインダクタのインダクタンスの変化量を小さくすることができる。そのため、本実施の形態によれば、積層体２０を作製する際に発生する導体層およびスルーホールの位置のばらつきに起因したインダクタのインダクタンスのばらつきを抑制することができ、その結果、共振器の共振周波数のばらつきを抑制することができる。以下、この効果について本実施の形態における共振器と比較例の共振器とを比較しながら詳しく説明する。
【００７７】
図６は、本実施の形態における共振器を模式的に示す説明図である。図６には、本実施の形態における共振器４，５，６を代表して共振器４を示している。また、図６には、インダクタ構成部３０１が１つのインダクタ用導体層によって構成されている例を示している。インダクタ構成部３０１は、キャパシタ用接続路３０４が電気的に接続された接続箇所３０１Ｃと第１の端部（図６における左側の端部）３０１Ｅとの間の第１の部分３０１ａと、前記接続箇所３０１Ｃと第２の端部（図６における右側の端部）３０１Ｆとの間の第２の部分３０１ｂとを有している。共振器４のインダクタ１１は、第１の部分３０１ａによって形成された第１のインダクタ部分１１Ａと、第２の部分３０１ｂによって形成された第２のインダクタ部分１１Ｂとを含んでいる。
【００７８】
図７は、比較例の共振器を模式的に示す説明図である。比較例の共振器は、本実施の形態におけるインダクタ構成部３０１の代わりにインダクタ用導体層７０１を有している。インダクタ用導体層７０１の一端部は、積層体２０における側面２０Ｅと側面２０Ｆとの間の中央近傍に配置されて、グランド端子２３には電気的に接続されない。インダクタ用導体層７０１の他端部は、グランド端子２４に電気的に接続される。キャパシタ用接続路３０４の上端は、インダクタ用導体層７０１の一端部の近傍に電気的に接続されている。インダクタ用導体層７０１は、比較例におけるインダクタを構成する。比較例におけるインダクタは、互いに並列に接続されたインダクタ部分を含んでいない。比較例の共振器におけるその他の構成は、図６に示した本実施の形態における共振器と同様である。
【００７９】
図６および図７において、積層体２０における側面２０Ｅと側面２０Ｆとの間の中央の位置を、記号Ｃを付した一点鎖線で示す。図６および図７では、キャパシタ用接続路３０４の中心軸は、中央の位置Ｃ上にある。
【００８０】
次に、本実施の形態における共振器４と比較例の共振器とについて、キャパシタ用接続路３０４の位置ずれの大きさと共振周波数の変化率との関係を調べた第１のシミュレーションの結果について説明する。第１のシミュレーションでは、図６に示した本実施の形態における共振器４と、図７に示した比較例の共振器について、キャパシタ用接続路３０４を図６および図７における左右方向に変化させた場合における共振器の共振周波数の変化率を求めた。なお、共振周波数の変化率とは、キャパシタ用接続路３０４の中心軸が中央の位置Ｃ上にある場合における共振器の共振周波数をｆ１とし、キャパシタ用接続路３０４の中心軸が中央の位置Ｃからずれた位置にあるときの共振器の共振周波数をｆ２としたとき、ｆ１とｆ２との差をｆ１で割った値を百分率で表したものである。
【００８１】
第１のシミュレーションの結果を図８に示す。図８において、横軸はキャパシタ用接続路３０４の中心軸の位置を示し、縦軸は共振周波数の変化率を示している。キャパシタ用接続路３０４の中心軸の位置は、中央の位置Ｃからの距離で表している。キャパシタ用接続路３０４の中心軸の位置が負の値であることは、キャパシタ用接続路３０４の中心軸の位置が、中央の位置Ｃよりも側面２０Ｆ側にあることを表している。また、図８において、実線は比較例の共振器の共振周波数の変化率を示し、破線は本実施の形態における共振器４の共振周波数の変化率を示している。
【００８２】
図８に示されるように、本実施の形態における共振器４は、比較例の共振器に比べて、キャパシタ用接続路３０４の中心軸の位置の変化に対する共振周波数の変化が小さい。これは、本実施の形態における共振器４では、比較例の共振器に比べて、キャパシタ用接続路３０４の中心軸の位置の変化に対して、インダクタのインダクタンスの変化が小さいためである。このことは、以下のように定性的に説明することができる。
【００８３】
比較例の共振器では、インダクタのインダクタンスは、インダクタ用導体層７０１におけるキャパシタ用接続路３０４の接続箇所とグランド端子２４の接続箇所との間の距離に依存する。そのため、比較例の共振器では、キャパシタ用接続路３０４の中心軸の位置の変化に対するインダクタのインダクタンスの変化が大きくなる。
【００８４】
これに対し、本実施の形態における共振器４では、インダクタ１１は、インダクタ構成部３０１の第１の部分３０１ａによって形成された第１のインダクタ部分１１Ａと、インダクタ構成部３０１の第２の部分３０１ｂによって形成された第２のインダクタ部分１１Ｂとを含み、第１のインダクタ部分１１Ａと第２のインダクタ部分１１Ｂは、キャパシタ用接続路３０４とグランドとの間において互いに並列に接続されている。本実施の形態では、キャパシタ用接続路３０４の中心軸の位置がインダクタ構成部３０１の長手方向にずれると、第１のインダクタ部分１１Ａと第２のインダクタ部分１１Ｂの一方のインダクタンスが増加し、他方のインダクタンスが減少する。この場合、図７に示した比較例の共振器に比べて、キャパシタ用接続路３０４の中心軸の位置の変化に対するインダクタのインダクタンスの変化は小さくなる。
【００８５】
このように、本実施の形態における共振器４によれば、比較例の共振器に比べて、積層体２０を作製する際に発生するインダクタ用導体層およびスルーホールの位置のばらつきに起因したインダクタのインダクタンスのばらつきを抑制することができ、その結果、共振器の共振周波数のばらつきを抑制することができる。
【００８６】
次に、共振器４のインダクタ構成部３０１における接続箇所３０１Ｃと第１の端部３０１Ｅとの間の距離および接続箇所３０１Ｃと第２の端部３０１Ｆとの間の距離と、積層方向Ｔについてのキャパシタ用接続路３０４の長さとの好ましい関係を調べた第２のシミュレーションの結果について説明する。
【００８７】
ここでは、図６に示したように、インダクタ構成部３０１における接続箇所３０１Ｃと第１の端部３０１Ｅとの間の距離を、キャパシタ用接続路３０４の中心軸と第１の端部３０１Ｅとの間の距離で表し、インダクタ構成部３０１における接続箇所３０１Ｃと第２の端部３０１Ｆとの間の距離を、キャパシタ用接続路３０４の中心軸と第２の端部３０１Ｆとの間の距離で表す。キャパシタ用接続路３０４の位置ずれがない場合における接続箇所３０１Ｃと第１の端部３０１Ｅとの間の距離と、接続箇所３０１Ｃと第２の端部３０１Ｆとの間の距離を、いずれもＬとする。また、積層方向Ｔについてのキャパシタ用接続路３０４の長さをＶとする。
【００８８】
第２のシミュレーションでは、長さＬと長さＶの異なる組み合わせについて、第１のシミュレーションと同様に、キャパシタ用接続路３０４の位置ずれの大きさと共振器４の共振周波数の変化率との関係を調べた。第２のシミュレーションの結果を図９および図１０に示す。図９および図１０において、横軸はキャパシタ用接続路３０４の中心軸の位置を示し、縦軸は共振周波数の変化率を示している。図１０は、図９における一部を拡大して示している。図９および図１０において、キャパシタ用接続路３０４の中心軸の位置は、中央の位置Ｃからの距離で表している。キャパシタ用接続路３０４の中心軸の位置が正の値であることは、キャパシタ用接続路３０４の中心軸の位置が、中央の位置Ｃよりも側面２０Ｅ側にあることを表している。キャパシタ用接続路３０４の中心軸の位置が負の値であることは、キャパシタ用接続路３０４の中心軸の位置が、中央の位置Ｃよりも側面２０Ｆ側にあることを表している。また、図９および図１０において、実線は長さＬおよび長さＶがそれぞれ７００μｍ、１０００μｍの場合の共振周波数の変化率を示し、破線は長さＬおよび長さＶがいずれも８５０μｍの場合の共振周波数の変化率を示し、一点鎖線は長さＬおよび長さＶがそれぞれ１１００μｍ、６００μｍの場合の共振周波数の変化率を示している。
【００８９】
図９および図１０に示されるように、長さＬと長さＶが等しい場合と比較して、長さＬを小さくすると共に長さＶを大きくすると、キャパシタ用接続路３０４の中心軸の位置の変化に対する共振周波数の変化率が大きくなる。また、長さＬと長さＶが等しい場合と比較して、長さＬを大きくすると共に長さＶを小さくすると、キャパシタ用接続路３０４の中心軸の位置の変化に対する共振周波数の変化率が小さくなる。ここで、積層体２０を作製する際に、キャパシタ用接続路３０４の中心軸の位置が−２００μｍから２００μｍの範囲内でずれると仮定する。このようにキャパシタ用接続路３０４の中心軸の位置がずれても、共振周波数の変化率は２％以下に抑えることが好ましい。図９および図１０に示した第２のシミュレーションの結果から分かるように、長さＬが長さＶより大きい場合には、キャパシタ用接続路３０４の中心軸の位置が−２００μｍから２００μｍの範囲内でずれても、共振周波数の変化率を２％以下に抑えることができる。従って、長さＬは長さＶより大きいことが好ましい。すなわち、インダクタ構成部３０１における接続箇所３０１Ｃと第１の端部３０１Ｅとの間の距離および接続箇所３０１Ｃと第２の端部３０１Ｆとの間の距離は、積層方向Ｔについてのキャパシタ用接続路３０４の長さよりも大きいことが好ましい。
【００９０】
また、Ｌ／Ｖの値が大きいほど、キャパシタ用接続路３０４の中心軸の位置ずれに対する共振周波数の変化率が小さくなる。Ｌ／Ｖの値は、上述のように共振周波数の変化率を２％以下に抑えるためには１より大きいことが好ましいが、共振周波数の変化率をより小さくするために２以上であることがより好ましい。
【００９１】
なお、第１および第２のシミュレーションの結果を参照した説明は、共振器５，６についても当てはまる。
【００９２】
以下、本実施の形態におけるその他の効果について説明する。電子部品を小型化する場合には、インダクタ用導体層の幅を小さくせざるを得ない。図７に示した比較例の共振器では、インダクタ用導体層７０１の幅が小さくなると、インダクタ用導体層７０１とグランド端子２４との接触面積が小さくなる。その結果、インダクタ用導体層７０１のインダクタンスが大きくなり過ぎて、所望のバンドパスフィルタの特性を実現することが困難になる場合がある。これに対し、本実施の形態では、インダクタ用導体層の長手方向の両端がグランド端子２３，２４に接続されている。そのため、本実施の形態によれば、比較例のようにインダクタ用導体層が１箇所でのみグランド端子に接続される場合に比べて、インダクタ用導体層とグランド端子との接触面積が小さいことによってインダクタ用導体層のインダクタンスが大きくなり過ぎることを防止することができ、その結果、所望のバンドパスフィルタの特性を実現することが可能になる。
【００９３】
また、比較例のようにインダクタ用導体層が１箇所でのみグランド端子に接続されていると、電子部品の近くに、シールドとして機能する金属板が存在する場合に、電子部品の配置によって電子部品の特性が変わる場合がある。すなわち、この場合、インダクタ用導体層が接続されたグランド端子が金属板に向いた配置と、インダクタ用導体層が接続されたグランド端子とは反対側の電子部品の側面が金属板に向いた配置とでは、共振器に対するシールドの影響が異なるため、電子部品の特性が変わることがある。これに対し、本実施の形態では、インダクタ用導体層の長手方向の両端がグランド端子２３，２４に接続されている。そのため、グランド端子２３が金属板に向いた配置と、グランド端子２４が金属板に向いた配置とで、共振器に対するシールドの影響が異なることがない。これにより、本実施の形態によれば、電子部品の配置によって電子部品の特性が変わることを防止することが可能になる。
【００９４】
［第２の実施の形態］
次に、本発明の第２の実施の形態に係る電子部品２０１について説明する。始めに、図１１を参照して、本実施の形態に係る電子部品２０１の回路構成について説明する。図１１に示したように、本実施の形態に係る電子部品２０１は、第１の実施の形態に係る電子部品１における共振器５の代わりに、共振器２０５を備えている。本実施の形態に係る電子部品２０１のその他の構成は、第１の実施の形態に係る電子部品１と同じである。共振器２０５は、共振器４，６の各々と電磁界結合する。
【００９５】
共振器２０５は、互いに電気的に接続されたインダクタ２１２とキャパシタ２１５とを有している。インダクタ２１２は、インダクタ１１，１３の各々と誘導性結合する。図１１では、インダクタ１１，２１２間の誘導性結合およびインダクタ１３，２１２間の誘導性結合を、記号Ｍを付した曲線で表している。
【００９６】
インダクタ２１２は、互いに並列に接続された第１のインダクタ部分２１２Ａと第２のインダクタ部分２１２Ｂとを含んでいる。キャパシタ２１５は、互いに並列に接続された第１のキャパシタ部分２１５Ａと第２のキャパシタ部分２１５Ｂとを含んでいる。
【００９７】
本実施の形態では、インダクタ部分２１２Ａ，２１２Ｂの各一端とキャパシタ部分２１５Ａ，２１５Ｂの各一端は、キャパシタ１７，１８の接続点に電気的に接続されている。インダクタ部分２１２Ａ，２１２Ｂの各他端とキャパシタ部分２１５Ａ，２１５Ｂの各他端はグランドに電気的に接続されている。
【００９８】
本実施の形態に係る電子部品２０１は、第１の実施の形態に係る電子部品１と同様に、積層体２０、入力端子２１、出力端子２２およびグランド端子２３，２４を備えている。以下、図１２および図１３を参照して、本実施の形態に係る電子部品２０１の積層体２０が、第１の実施の形態に係る電子部品１の積層体２０と異なる点について説明する。図１２は、電子部品２０１の主要部分を示す説明図である。図１３において（ａ）〜（ｄ）は、それぞれ、上から４層目ないし７層目の誘電体層の上面を示している。
【００９９】
本実施の形態に係る電子部品２０１の積層体２０は、第１の実施の形態に係る電子部品１の積層体２０における４層目ないし７層目の誘電体層３４，３５，３６，３７の代わりに、図１３（ａ）〜（ｄ）に示した誘電体層４４，４５，４６，４７を有している。
【０１００】
図１３（ａ）に示した４層目の誘電体層４４の上面には、インダクタ用導体層４４１，４４２，４４３が形成されている。導体層４４１，４４２，４４３の形状および配置は、図４（ｄ）に示した導体層３４１，３４２，３４３と同様である。導体層４４１，４４２，４４３の各々の図１３（ａ）における上側の端部は、グランド端子２３に電気的に接続される。また、導体層４４１，４４２，４４３の各々の図１３（ａ）における下側の端部は、グランド端子２４に電気的に接続される。
【０１０１】
導体層４４１は、互いに連結された第１の部分４４１ａと第２の部分４４１ｂとを有している。第１の部分４４１ａは、導体層４４１の長手方向の中央から、図１３（ａ）における上方に延びている。第２の部分４４１ｂは、導体層４４１の長手方向の中央から、図１３（ａ）における下方に延びている。第１の部分４４１ａには、図４（ｃ）に示したスルーホール３３４ａが接続されている。第２の部分４４１ｂには、図４（ｃ）に示したスルーホール３３４ｂが接続されている。
【０１０２】
導体層４４２は、互いに連結された第１の部分４４２ａと第２の部分４４２ｂとを有している。第１の部分４４２ａは、導体層４４２の長手方向の中央から、図１３（ａ）における上方に延びている。第２の部分４４２ｂは、導体層４４２の長手方向の中央から、図１３（ａ）における下方に延びている。第１の部分４４２ａには、図４（ｃ）に示したスルーホール３３５ａが接続されている。第２の部分４４２ｂには、図４（ｃ）に示したスルーホール３３５ｂが接続されている。
【０１０３】
導体層４４３は、互いに連結された第１の部分４４３ａと第２の部分４４３ｂとを有している。第１の部分４４３ａは、導体層４４３の長手方向の中央から、図１３（ａ）における上方に延びている。第２の部分４４３ｂは、導体層４４３の長手方向の中央から、図１３（ａ）における下方に延びている。第１の部分４４３ａには、図４（ｃ）に示したスルーホール３３６ａが接続されている。第２の部分４４３ｂには、図４（ｃ）に示したスルーホール３３６ｂが接続されている。
【０１０４】
また、誘電体層４４には、スルーホール４４４，４４５ａ，４４５ｂ，４４６が形成されている。スルーホール４４４は、導体層４４１の長手方向の中央の位置において導体層４４１に接続されている。スルーホール４４５ａは、第１の部分４４２ａと第２の部分４４２ｂとの境界の近傍の部分において第１の部分４４２ａに接続されている。スルーホール４４５ｂは、第１の部分４４２ａと第２の部分４４２ｂとの境界の近傍の部分において第２の部分４４２ｂに接続されている。スルーホール４４６は、導体層４４３の長手方向の中央の位置において導体層４４３に接続されている。また、スルーホール４４５ａ，４４５ｂは、それぞれ、図４（ｃ）に示したスルーホール３３５ａ，３３５ｂに接続されている。
【０１０５】
導体層３２１（図４（ｂ）参照）、導体層３３１（図４（ｃ）参照）および導体層４４１は、スルーホール３２４ａ，３２４ｂ，３３４ａ，３３４ｂによって電気的に接続されている。導体層３２１，３３１，４４１およびスルーホール３２４ａ，３２４ｂ，３３４ａ，３３４ｂは、第１の実施の形態における第１のインダクタ構成部３０１（図２および図３参照）と同様の構成の第１のインダクタ構成部を構成している。
【０１０６】
導体層３２２（図４（ｂ）参照）、導体層３３２（図４（ｃ）参照）および導体層４４２は、スルーホール３２５ａ，３２５ｂ，３３５ａ，３３５ｂによって電気的に接続されている。導体層３２２，３３２，４４２およびスルーホール３２５ａ，３２５ｂ，３３５ａ，３３５ｂは、第１のインダクタ構成部と同様の構成の第２のインダクタ構成部を構成している。
【０１０７】
導体層３２３（図４（ｂ）参照）、導体層３３３（図４（ｃ）参照）および導体層４４３は、スルーホール３２６ａ，３２６ｂ，３３６ａ，３３６ｂによって電気的に接続されている。導体層３２３，３３３，４４３およびスルーホール３２６ａ，３２６ｂ，３３６ａ，３３６ｂは、第１のインダクタ構成部と同様の構成の第３のインダクタ構成部を構成している。
【０１０８】
図１３（ｂ）に示した５層目の誘電体層４５には、スルーホール４５４，４５５ａ，４５５ｂ，４５６が形成されている。スルーホール４５４，４５５ａ，４５５ｂ，４５６は、それぞれスルーホール４４４，４４５ａ，４４５ｂ，４４６に接続されている。
【０１０９】
図１３（ｃ）に示した６層目の誘電体層４６の上面には、キャパシタ用導体層４６１，４６２が形成されている。導体層４６１には、スルーホール４４５ａ，４５５ａを介して導体層４４２の第１の部分４４２ａが接続されている。また、誘電体層４６には、スルーホール４６４，４６５ａ，４６５ｂ，４６６が形成されている。スルーホール４６４，４６５ｂ，４６６は、それぞれスルーホール４５４，４５５ｂ，４５６に接続されている。スルーホール４６５ａは、導体層４６１に接続されていると共に、スルーホール４５５ａに接続されている。
【０１１０】
図１３（ｄ）に示した７層目の誘電体層４７の上面には、キャパシタ用導体層４７１，４７２，４７３が形成されている。導体層４７１，４７２，４７３は、図１３（ｄ）における左側から導体層４７１，４７２，４７３の順に、左右方向に配列されている。導体層４７１は入力端子２１に電気的に接続される。導体層４７３は出力端子２２に電気的に接続される。導体層４７１には、スルーホール４４４，４５４，４６４を介して導体層４４１が接続されている。導体層４７３には、スルーホール４４６，４５６，４６６を介して導体層４４３が接続されている。
【０１１１】
導体層４７２は、互いに連結された第１の部分４７２ａと第２の部分４７２ｂとを有している。第１の部分４７２ａは、導体層４７２の長手方向の中央から、図１３（ｄ）における上方に延びている。第２の部分４７２ｂは、導体層４７２の長手方向の中央から、図１３（ｄ）における下方に延びている。第１の部分４７２ａには、スルーホール４４５ａ，４５５ａ，４６５ａを介して導体層４４２の第１の部分４４２ａおよび導体層４６１が接続されている。第２の部分４７２ｂには、スルーホール４４５ｂ，４５５ｂ，４６５ｂを介して導体層４４２の第２の部分４４２ｂが接続されている。
【０１１２】
図１１におけるインダクタ１１は、電気的に接続された導体層３２１，３３１，４４１を含む第１のインダクタ構成部によって構成されている。第１のインダクタ構成部は、長手方向の両端に位置する第１の端部および第２の端部を有している。第１の端部は、グランド端子２３に電気的に接続されて、グランドに接続され、第２の端部は、グランド端子２４に電気的に接続されて、グランドに接続される。
【０１１３】
インダクタ１１のインダクタ部分１１Ａは、第１のインダクタ構成部のうち、スルーホール４４４が電気的に接続された接続箇所（導体層４４１に対するスルーホール４４４の接続箇所）と第１の端部との間の部分によって形成されている。インダクタ１１のインダクタ部分１１Ｂは、第１のインダクタ構成部のうち、スルーホール４４４が電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【０１１４】
図１１におけるインダクタ２１２は、電気的に接続された導体層３２２，３３２，４４２を含む第２のインダクタ構成部によって構成されている。第２のインダクタ構成部は、長手方向の両端に位置する第１の端部および第２の端部を有している。第１の端部は、グランド端子２３に接続されて、グランドに電気的に接続され、第２の端部は、グランド端子２４に接続されて、グランドに電気的に接続される。
【０１１５】
インダクタ２１２のインダクタ部分２１２Ａは、第２のインダクタ構成部のうち、スルーホール４４５ａが電気的に接続された接続箇所（導体層４４２に対するスルーホール４４５ａの接続箇所）と第１の端部との間の部分によって形成されている。インダクタ２１２のインダクタ部分２１２Ｂは、第２のインダクタ構成部のうち、スルーホール４４５ｂが電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【０１１６】
図１１におけるインダクタ１３は、電気的に接続された導体層３２３，３３３，４４３を含む第３のインダクタ構成部によって構成されている。第３のインダクタ構成部は、長手方向の両端に位置する第１の端部および第２の端部を有している。第１の端部は、グランド端子２３に電気的に接続されて、グランドに接続され、第２の端部は、グランド端子２４に電気的に接続されて、グランドに接続される。
【０１１７】
インダクタ１３のインダクタ部分１３Ａは、第３のインダクタ構成部のうち、スルーホール４４６が電気的に接続された接続箇所（導体層４４３に対するスルーホール４４６の接続箇所）と第１の端部との間の部分によって形成されている。インダクタ１３のインダクタ部分１３Ｂは、第３のインダクタ構成部のうち、スルーホール４４６が電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【０１１８】
導体層４４１は、導体層４７１とスルーホール４４４，４５４，４６４を介して入力端子２１に電気的に接続されている。これにより、インダクタ部分１１Ａ，１１Ｂが、入力端子２１に電気的に接続されている。
【０１１９】
導体層４４３は、導体層４７３とスルーホール４４６，４５６，４６６を介して出力端子２２に電気的に接続されている。これにより、インダクタ部分１３Ａ，１３Ｂが、出力端子２２に電気的に接続されている。
【０１２０】
キャパシタ用導体層４７１，４７２，４７３は、誘電体層４７を介して本実施の形態におけるグランド用導体層３８１（図５（ｄ）参照）に対向している。図１１におけるキャパシタ１４は、導体層４７１，３８１および誘電体層４７によって構成されている。図１１におけるキャパシタ部分２１５Ａは、導体層４７２の第１の部分４７２ａ、導体層３８１および誘電体層４７によって構成されている。図１１におけるキャパシタ部分２１５Ｂは、導体層４７２の第２の部分４７２ｂ、導体層３８１および誘電体層４７によって構成されている。図１１におけるキャパシタ１６は、導体層４７３，３８１および誘電体層４７によって構成されている。
【０１２１】
キャパシタ用導体層４６１は、誘電体層４６を介してキャパシタ用導体層４７１，４７３に対向している。図１１におけるキャパシタ１７は、導体層４６１，４７１および誘電体層４６によって構成されている。図１１におけるキャパシタ１８は、導体層４６１，４７３および誘電体層４６によって構成されている。キャパシタ用導体層４６２は、誘電体層４６を介してキャパシタ用導体層４７１，４７３に対向している。図１１におけるキャパシタ１９は、導体層４６２，４７１，４７３および誘電体層４６によって構成されている。
【０１２２】
図１２において、符号４０５Ａは、スルーホール４４５ａ，４５５ａ，４６５ａによって構成されたスルーホール列を表し、符号４０５Ｂは、スルーホール４４５ｂ，４５５ｂ，４６５ｂによって構成されたスルーホール列を表している。スルーホール列４０５Ａ，４０５Ｂは、積層体２０内に設けられて、積層方向Ｔに延びている。スルーホール列４０５Ａは、インダクタ部分２１２Ａを構成する導体層４４２の第１の部分４４２ａと、キャパシタ部分２１５Ａを構成する導体層４７２の第１の部分４７２ａとを電気的に接続している。スルーホール列４０５Ｂは、インダクタ部分２１２Ｂを構成する導体層４４２の第２の部分４４２ｂと、キャパシタ部分２１５Ｂを構成する導体層４７２の第２の部分４７２ｂとを電気的に接続している。
【０１２３】
共振器２０５は、スルーホール列４０５Ａ，４０５Ｂを含む第２のキャパシタ用接続路を有している。スルーホール列４０５Ａ，４０５Ｂは、導体層４４２と導体層４７２との間において互いに並列に接続されている。従って、本実施の形態では、第２のキャパシタ用接続路は、互いに並列に接続された複数のスルーホールを含んでいる。インダクタ部分２１２Ａ，２１２Ｂは、第２のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。なお、図１２では、導体層４６１の図示を省略している。
【０１２４】
共振器４は、直列に接続されたスルーホール４４４，４５４，４６４を含む第１のキャパシタ用接続路を有している。第１のキャパシタ用接続路は、積層体２０内に設けられて、積層方向Ｔに延びている。また、第１のキャパシタ用接続路は、第１のインダクタ構成部とキャパシタ１４とを電気的に接続する。第１のキャパシタ用接続路の一端は、第１のインダクタ構成部における接続箇所に電気的に接続されている。第１のキャパシタ用接続路の他端は、キャパシタ用導体層４７１に電気的に接続されている。インダクタ部分１１Ａ，１１Ｂは、第１のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
【０１２５】
同様に、共振器６は、直列に接続されたスルーホール４４６，４５６，４６６を含む第３のキャパシタ用接続路を有している。第３のキャパシタ用接続路は、積層体２０内に設けられて、積層方向Ｔに延びている。また、第３のキャパシタ用接続路は、第３のインダクタ構成部とキャパシタ１６とを電気的に接続する。第３のキャパシタ用接続路の一端は、第３のインダクタ構成部における接続箇所に電気的に接続されている。第３のキャパシタ用接続路の他端は、キャパシタ用導体層４７３に電気的に接続されている。インダクタ部分１３Ａ，１３Ｂは、第３のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
【０１２６】
本実施の形態では、積層体２０を作製する際に、スルーホール列４０５Ａ，４０５Ｂが、インダクタ用導体層４４２の長手方向における同一方向にずれる可能性がある。この場合でも、本実施の形態によれば、第１の実施の形態と同様に、インダクタ２１２のインダクタンスの変化を抑制することができる。
【０１２７】
また、本実施の形態では、共振器２０５の第２のキャパシタ用接続路は、並列に接続された２つのスルーホール列４０５Ａ，４０５Ｂを含んでいる。本実施の形態によれば、第２のキャパシタ用接続路が１つのスルーホール列によって構成されている場合に比べて、共振器２０５のＱを大きくすることができる。以下、このことを示す第３のシミュレーションの結果について説明する。第３のシミュレーションでは、本実施の形態における共振器２０５と、スルーホール列４０５Ａ，４０５Ｂの代わりに１つのスルーホール列を設けた比較例の共振器のそれぞれについて無負荷のＱ（以下、Ｑｕと記す。）を求めた。比較例の共振器のＱｕは９９．９であった。一方、共振器２０５のＱｕは１０５．７であった。この結果から分かるように、本実施の形態によれば、第２のキャパシタ用接続路が１つのスルーホール列によって構成されている場合に比べて、共振器２０５のＱを大きくすることができ、その結果、バンドパスフィルタの通過帯域外における減衰量を大きくすることができる。
【０１２８】
また、本実施の形態によれば、比較例における第２のキャパシタ用接続路を構成する１つのスルーホール列と、第１および第３のキャパシタ用接続路の各々との間の距離に比べて、スルーホール列４０５Ａ，４０５Ｂの各々と、第１および第３のキャパシタ用接続路の各々との間の距離を大きくすることができる。これにより、本実施の形態によれば、共振器４，２０５間の誘導性結合および共振器６，２０５間の誘導性結合が強くなりすぎることを防止することができる。その結果、本実施の形態によれば、電子部品２０１の小型化が可能になる。
【０１２９】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１３０】
［第３の実施の形態］
次に、本発明の第３の実施の形態に係る電子部品について説明する。本実施の形態に係る電子部品４０１の回路構成は、図１に示した第１の実施の形態に係る電子部品１と同じである。図１４は、電子部品４０１の外観を示す斜視図である。電子部品４０１は、電子部品４０１の構成要素を一体化するための積層体５０を備えている。積層体５０は、積層された複数の誘電体層と、隣接する誘電体層の間に配置された複数の導体層とを含み、外面を有している。
【０１３１】
積層体５０は、直方体形状をなしている。積層体５０の外面は、上面５０Ａと、底面５０Ｂと、４つの側面５０Ｃ〜５０Ｆとを含んでいる。上面５０Ａと底面５０Ｂは互いに反対側を向き、側面５０Ｃ，５０Ｄも互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ〜５０Ｆは、上面５０Ａおよび底面５０Ｂに対して垂直になっている。積層体５０において、上面５０Ａおよび底面５０Ｂに垂直な方向が積層方向である。側面５０Ｅ，５０Ｆは、それぞれ積層方向と直交する方向の端に位置している。
【０１３２】
電子部品４０１は、更に、積層体５０の底面５０Ｂ上に配置された入力端子５１、出力端子５２およびグランド用導体層５３を備えている。端子５１，５２の平面形状は、いずれも矩形である。入力端子５１の一端部は、底面５０Ｂと側面５０Ｃとの間の稜線の位置に配置されている。出力端子５２の一端部は、底面５０Ｂと側面５０Ｄとの間の稜線の位置に配置されている。グランド用導体層５３の少なくとも一部は、入力端子５１と出力端子５２との間に配置されている。底面５０Ｂに垂直な方向から見たときに、グランド用導体層５３の外縁は、底面５０Ｂの外縁から離れた位置に配置されている。入力端子５１は、図１における入力端子２を構成している。出力端子５２は、図１における出力端子３を構成している。
【０１３３】
次に、図１５ないし図１７を参照して、積層体５０について詳しく説明する。図１５は、電子部品４０１の主要部分を示す説明図である。図１５は、特に共振器５に対応する部分を示している。図１６において（ａ）〜（ｄ）は、それぞれ、上から１層目ないし４層目の誘電体層の上面を示している。図１７において（ａ）〜（ｃ）は、それぞれ、上から５層目ないし７層目の誘電体層の上面を示している。図１７（ｄ）は、上から７層目の誘電体層およびその下の導体層を、上から見た状態で表したものである。
【０１３４】
図１６（ａ）に示した１層目の誘電体層６１の上面には、導体層は形成されていない。図１６（ｂ）に示した２層目の誘電体層６２の上面には、インダクタ用導体層６２１，６２２，６２３が形成されている。導体層６２１，６２２，６２３は、いずれも、図１６（ｂ）における上下方向に長い矩形形状を有している。導体層６２１，６２２，６２３は、図１６（ｂ）における左側から導体層６２１，６２２，６２３の順に、左右方向に配列されている。
【０１３５】
導体層６２１は、互いに連結された第１の部分６２１ａと第２の部分６２１ｂとを有している。第１の部分６２１ａは、導体層６２１の長手方向の中央から、図１６（ｂ）における上方に延びている。第２の部分６２１ｂは、導体層６２１の長手方向の中央から、図１６（ｂ）における下方に延びている。
【０１３６】
導体層６２２は、互いに連結された第１の部分６２２ａと第２の部分６２２ｂとを有している。第１の部分６２２ａは、導体層６２２の長手方向の中央から、図１６（ｂ）における上方に延びている。第２の部分６２２ｂは、導体層６２２の長手方向の中央から、図１６（ｂ）における下方に延びている。
【０１３７】
導体層６２３は、互いに連結された第１の部分６２３ａと第２の部分６２３ｂとを有している。第１の部分６２３ａは、導体層６２３の長手方向の中央から、図１６（ｂ）における上方に延びている。第２の部分６２３ｂは、導体層６２３の長手方向の中央から、図１６（ｂ）における下方に延びている。
【０１３８】
また、誘電体層６２には、導体層６２１に接続されたスルーホール６２４ａ，６２４ｂ，６２７ａ，６２７ｂと、導体層６２２に接続された６２５ａ，６２５ｂ，６２８ａ，６２８ｂと、導体層６２３に接続された６２６ａ，６２６ｂ，６２９ａ，６２９ｂが形成されている。スルーホール６２４ａは、第１の部分６２１ａと第２の部分６２１ｂとの境界の近傍の部分において第１の部分６２１ａに接続されている。スルーホール６２４ｂは、第１の部分６２１ａと第２の部分６２１ｂとの境界の近傍の部分において第２の部分６２１ｂに接続されている。スルーホール６２５ａは、第１の部分６２２ａと第２の部分６２２ｂとの境界の近傍の部分において第１の部分６２２ａに接続されている。スルーホール６２５ｂは、第１の部分６２２ａと第２の部分６２２ｂとの境界の近傍の部分において第２の部分６２２ｂに接続されている。スルーホール６２６ａは、第１の部分６２３ａと第２の部分６２３ｂとの境界の近傍の部分において第１の部分６２３ａに接続されている。スルーホール６２６ｂは、第１の部分６２３ａと第２の部分６２３ｂとの境界の近傍の部分において第２の部分６２３ｂに接続されている。
【０１３９】
スルーホール６２７ａは、第１の部分６２１ａの図１６（ｂ）における上側の端部近傍の部分に接続されている。スルーホール６２７ｂは、第２の部分６２１ｂの図１６（ｂ）における下側の端部近傍の部分に接続されている。スルーホール６２８ａは、第１の部分６２２ａの図１６（ｂ）における上側の端部近傍の部分に接続されている。スルーホール６２８ｂは、第２の部分６２２ｂの図１６（ｂ）における下側の端部近傍の部分に接続されている。スルーホール６２９ａは、第１の部分６２３ａの図１６（ｂ）における上側の端部近傍の部分に接続されている。スルーホール６２９ｂは、第２の部分６２３ｂの図１６（ｂ）における下側の端部近傍の部分に接続されている。
【０１４０】
図１６（ｃ）に示した３層目の誘電体層６３の上面には、インダクタ用導体層６３１，６３２，６３３が形成されている。導体層６３１，６３２，６３３の形状および配置は、導体層６２１，６２２，６２３と同様である。すなわち、導体層６３１，６３２，６３３は、いずれも、図１６（ｃ）における上下方向に長い矩形形状を有している。導体層６３１，６３２，６３３は、図１６（ｃ）における左側から導体層６３１，６３２，６３３の順に、左右方向に配列されている。
【０１４１】
導体層６３１は、導体層６２１と同様に、互いに連結された第１の部分６３１ａと第２の部分６３１ｂとを有している。導体層６３２は、導体層６２２と同様に、互いに連結された第１の部分６３２ａと第２の部分６３２ｂとを有している。導体層６３３は、導体層６２３と同様に、互いに連結された第１の部分６３３ａと第２の部分６３３ｂとを有している。
【０１４２】
また、誘電体層６３には、導体層６３１に接続されたスルーホール６３４ａ，６３４ｂ，６３７ａ，６３７ｂと、導体層６３２に接続された６３５ａ，６３５ｂ，６３８ａ，６３８ｂと、導体層６３３に接続された６３６ａ，６３６ｂ，６３９ａ，６３９ｂが形成されている。スルーホール６３４ａ，６３４ｂ，６３５ａ，６３５ｂ，６３６ａ，６３６ｂ，６３７ａ，６３７ｂ，６３８ａ，６３８ｂ，６３９ａ，６３９ｂは、それぞれスルーホール６２４ａ，６２４ｂ，６２５ａ，６２５ｂ，６２６ａ，６２６ｂ，６２７ａ，６２７ｂ，６２８ａ，６２８ｂ，６２９ａ，６２９ｂに接続されている。
【０１４３】
図１６（ｄ）に示した４層目の誘電体層６４の上面には、インダクタ用導体層６４１，６４２，６４３が形成されている。導体層６４１，６４２，６４３の形状および配置は、導体層６２１，６２２，６２３と同様である。すなわち、導体層６４１，６４２，６４３は、いずれも、図１６（ｄ）における上下方向に長い矩形形状を有している。導体層６４１，６４２，６４３は、図１６（ｄ）における左側から導体層６４１，６４２，６４３の順に、左右方向に配列されている。
【０１４４】
導体層６４１は、導体層６２１と同様に、互いに連結された第１の部分６４１ａと第２の部分６４１ｂとを有している。導体層６４２は、導体層６２２と同様に、互いに連結された第１の部分６４２ａと第２の部分６４２ｂとを有している。導体層６４３は、導体層６２３と同様に、互いに連結された第１の部分６４３ａと第２の部分６４３ｂとを有している。
【０１４５】
また、誘電体層６４には、導体層６４１に接続されたスルーホール６４４，６４７ａ，６４７ｂと、導体層６４２に接続された６４５，６４８ａ，６４８ｂと、導体層６４３に接続された６４６，６４９ａ，６４９ｂが形成されている。スルーホール６４４は、導体層６４１の長手方向の中央の位置において導体層６４１に接続されている。スルーホール６４５は、導体層６４２の長手方向の中央の位置において導体層６４２に接続されている。スルーホール６４６は、導体層６４３の長手方向の中央の位置において導体層６４３に接続されている。
【０１４６】
スルーホール６４７ａ，６４７ｂ，６４８ａ，６４８ｂ，６４９ａ，６４９ｂは、それぞれスルーホール６３７ａ，６３７ｂ，６３８ａ，６３８ｂ，６３９ａ，６３９ｂに接続されている。スルーホール６３４ａ，６３４ｂ，６３５ａ，６３５ｂ，６３６ａ，６３６ｂは、それぞれ、部分６４１ａ，６４１ｂ，６４２ａ，６４２ｂ，６４３ａ，６４３ｂに接続されている。
【０１４７】
導体層６２１，６３１，６４１は、導体層６２１，６３１に接続された複数のスルーホールによって電気的に接続されている。導体層６２１，６３１，６４１およびこれらを接続する複数のスルーホールは、第１のインダクタ構成部を構成している。
【０１４８】
導体層６２２，６３２，６４２は、導体層６２２，６３２に接続された複数のスルーホールによって電気的に接続されている。導体層６２２，６３２，６４２およびこれらを接続する複数のスルーホールは、第２のインダクタ構成部を構成している。
【０１４９】
導体層６２３，６３３，６４３は、導体層６２３，６３３に接続された複数のスルーホールによって電気的に接続されている。導体層６２３，６３３，６４３およびこれらを接続する複数のスルーホールは、第３のインダクタ構成部を構成している。
【０１５０】
図１７（ａ）に示した５層目の誘電体層６５には、スルーホール６５４，６５５，６５６，６５７ａ，６５７ｂ，６５８ａ，６５８ｂ，６５９ａ，６５９ｂが形成されている。スルーホール６５４，６５５，６５６，６５７ａ，６５７ｂ，６５８ａ，６５８ｂ，６５９ａ，６５９ｂは、それぞれスルーホール６４４，６４５，６４６，６４７ａ，６４７ｂ，６４８ａ，６４８ｂ，６４９ａ，６４９ｂに接続されている。
【０１５１】
図１７（ｂ）に示した６層目の誘電体層６６の上面には、キャパシタ用導体層６６１，６６２が形成されている。導体層６６１には、スルーホール６４５，６５５を介して導体層６４２が接続されている。また、誘電体層６６には、スルーホール６６４，６６５，６６６，６６７ａ，６６７ｂ，６６８ａ，６６８ｂ，６６９ａ，６６９ｂが形成されている。スルーホール６６４，６６６，６６７ａ，６６７ｂ，６６８ａ，６６８ｂ，６６９ａ，６６９ｂは、それぞれスルーホール６５４，６５６，６５７ａ，６５７ｂ，６５８ａ，６５８ｂ，６５９ａ，６５９ｂに接続されている。スルーホール６６５は、導体層６６１に接続されていると共に、スルーホール６５５に接続されている。
【０１５２】
図１７（ｃ）に示した７層目の誘電体層６７の上面には、キャパシタ用導体層６７１，６７２，６７３が形成されている。導体層６７１，６７２，６７３は、図１７（ｃ）における左側から導体層６７１，６７２，６７３の順に、左右方向に配列されている。導体層６７１には、スルーホール６４４，６５４，６６４を介して導体層６４１が接続されている。導体層６７２には、スルーホール６４５，６５５，６６５を介して導体層６４２，６６１が接続されている。導体層６７３には、スルーホール６４６，６５６，６６６を介して導体層６４３が接続されている。
【０１５３】
また、誘電体層６７には、スルーホール６７４，６７６，６７７ａ，６７７ｂ，６７８ａ，６７８ｂ，６７９ａ，６７９ｂが形成されている。スルーホール６７４は、導体層６７１に接続されている。スルーホール６７６は、導体層６７３に接続されている。スルーホール６７７ａ，６７７ｂ，６７８ａ，６７８ｂ，６７９ａ，６７９ｂは、それぞれスルーホール６６７ａ，６６７ｂ，６６８ａ，６６８ｂ，６６９ａ，６６９ｂに接続されている。
【０１５４】
図１７（ｄ）に示した７層目の誘電体層６７の下面、すなわち積層体５０の底面５０Ｂには、入力端子５１、出力端子５２およびグランド用導体層５３が形成されている。入力端子５１には、スルーホール６４４，６５４，６６４，６７４を介して導体層６４１，６７１が接続されている。出力端子５２には、スルーホール６４６，６５６，６６６，６７６を介して導体層６４３，６７３が接続されている。グランド用導体層５３には、スルーホール６２７ａ〜６７７ａ，６２７ｂ〜６７７ｂ，６２８ａ〜６７８ａ，６２８ｂ〜６７８ｂ，６２９ａ〜６７９ａ，６２９ｂ〜６７９ｂを介して導体層６２１，６２２，６２３，６３１，６３２，６３３，６４１，６４２，６４３が接続されている。
【０１５５】
本実施の形態におけるインダクタ１１は、電気的に接続されたインダクタ用導体層６２１，６３１，６４１を含む第１のインダクタ構成部によって構成されている。第１のインダクタ構成部は、長手方向の両端に位置する第１の端部（図１６（ｂ）〜（ｄ）における上側の端部）および第２の端部（図１６（ｂ）〜（ｄ）における下側の端部）を有している。第１の端部は、スルーホール６４７ａ〜６７７ａを介してグランド用導体層５３に電気的に接続されて、グランドに接続される。第２の端部は、スルーホール６４７ｂ〜６７７ｂを介してグランド用導体層５３に電気的に接続されて、グランドに電気的に接続される。
【０１５６】
インダクタ１１のインダクタ部分１１Ａは、第１のインダクタ構成部のうち、スルーホール６４４が電気的に接続された接続箇所（導体層６４１に対するスルーホール６４４の接続箇所）と第１の端部との間の部分によって形成されている。インダクタ１１のインダクタ部分１１Ｂは、第１のインダクタ構成部のうち、スルーホール６４４が電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【０１５７】
本実施の形態におけるインダクタ１２は、電気的に接続されたインダクタ用導体層６２２，６３２，６４２を含む第２のインダクタ構成部によって構成されている。第２のインダクタ構成部は、長手方向の両端に位置する第１の端部（図１６（ｂ）〜（ｄ）における上側の端部）および第２の端部（図１６（ｂ）〜（ｄ）における下側の端部）を有している。第１の端部は、スルーホール６４８ａ〜６７８ａを介してグランド用導体層５３に電気的に接続されて、グランドに接続される。第２の端部は、スルーホール６４８ｂ〜６７８ｂを介してグランド用導体層５３に電気的に接続されて、グランドに電気的に接続される。
【０１５８】
インダクタ１２のインダクタ部分１２Ａは、第２のインダクタ構成部のうち、スルーホール６４５が電気的に接続された接続箇所（導体層６４２に対するスルーホール６４５の接続箇所）と第１の端部との間の部分によって形成されている。インダクタ１２のインダクタ部分１２Ｂは、第２のインダクタ構成部のうち、スルーホール６４５が電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【０１５９】
本実施の形態におけるインダクタ１３は、電気的に接続されたインダクタ用導体層６２３，６３３，６４３を含む第３のインダクタ構成部によって構成されている。第３のインダクタ構成部は、長手方向の両端に位置する第１の端部（図１６（ｂ）〜（ｄ）における上側の端部）および第２の端部（図１６（ｂ）〜（ｄ）における下側の端部）を有している。第１の端部は、スルーホール６４９ａ〜６７９ａを介してグランド用導体層５３に電気的に接続されて、グランドに接続される。第２の端部は、スルーホール６４９ｂ〜６７９ｂを介してグランド用導体層５３に電気的に接続されて、グランドに電気的に接続される。
【０１６０】
インダクタ１３のインダクタ部分１３Ａは、第３のインダクタ構成部のうち、スルーホール６４６が電気的に接続された接続箇所（導体層６４３に対するスルーホール６４６の接続箇所）と第１の端部との間の部分によって形成されている。インダクタ１３のインダクタ部分１３Ｂは、第３のインダクタ構成部のうち、スルーホール６４６が電気的に接続された接続箇所と第２の端部との間の部分によって形成されている。
【０１６１】
導体層６４１は、スルーホール６４４〜６７４を介して入力端子５１に電気的に接続されている。これにより、インダクタ部分１１Ａ，１１Ｂが、入力端子５１に電気的に接続されている。
【０１６２】
導体層６４３は、スルーホール６４６〜６７６を介して出力端子５２に電気的に接続されている。これにより、インダクタ部分１３Ａ，１３Ｂが、出力端子５２に電気的に接続されている。
【０１６３】
キャパシタ用導体層６７１，６７２，６７３は、誘電体層６７を介してグランド用導体層５３に対向している。本実施の形態におけるキャパシタ１４は、導体層６７１，５３および誘電体層６７によって構成されている。本実施の形態におけるキャパシタ１５は、導体層６７２，５３および誘電体層６７によって構成されている。本実施の形態におけるキャパシタ１６は、導体層６７３，５３および誘電体層６７によって構成されている。
【０１６４】
キャパシタ用導体層６６１は、誘電体層６６を介してキャパシタ用導体層６７１，６７３に対向している。本実施の形態におけるキャパシタ１７は、導体層６６１，６７１および誘電体層６６によって構成されている。本実施の形態におけるキャパシタ１８は、導体層６６１，６７３および誘電体層６６によって構成されている。キャパシタ用導体層６６２は、誘電体層６６を介してキャパシタ用導体層６７１，６７３に対向している。本実施の形態におけるキャパシタ１９は、導体層６６２，６７１，６７３および誘電体層６６によって構成されている。
【０１６５】
図１６および図１７に示した誘電体層６１〜６７および複数の導体層が積層されて、図１４に示した積層体５０が形成される。図１６（ａ）に示した誘電体層６１の上面は、上面５０Ａとなる。
【０１６６】
共振器４は、直列に接続されたスルーホール６４４，６５４，６６４を含む第１のキャパシタ用接続路を有している。第１のキャパシタ用接続路は、積層体５０内に設けられて、積層方向に延びている。また、第１のキャパシタ用接続路は、第１のインダクタ構成部とキャパシタ１４とを電気的に接続する。第１のキャパシタ用接続路の一端（上端）は、第１のインダクタ構成部における前記接続箇所に電気的に接続されている。第１のキャパシタ用接続路の他端（下端）は、キャパシタ用導体層６７１に電気的に接続されている。インダクタ部分１１Ａ，１１Ｂは、第１のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
【０１６７】
また、共振器４は、直列に接続されたスルーホール６４７ａ〜６７７ａを含む第１のグランド接続路と、直列に接続されたスルーホール６４７ｂ〜６７７ｂを含む第２のグランド接続路とを有している。第１のグランド接続路は、積層体５０内に設けられて、第１のインダクタ構成部の一端部とグランド用導体層５３とを電気的に接続する。第２のグランド接続路は、積層体５０内に設けられて、第１のインダクタ構成部の一端部とグランド用導体層５３とを電気的に接続する。
【０１６８】
図１５に示したように、共振器５は、直列に接続されたスルーホール６４５，６５５，６６５を含む第２のキャパシタ用接続路６０５を有している。第２のキャパシタ用接続路６０５は、積層体５０内に設けられて、積層方向に延びている。また、第２のキャパシタ用接続路６０５は、第２のインダクタ構成部とキャパシタ１５とを電気的に接続する。第２のキャパシタ用接続路６０５の一端は、第２のインダクタ構成部における前記接続箇所に電気的に接続されている。第２のキャパシタ用接続路６０５の他端は、キャパシタ用導体層６７２に電気的に接続されている。インダクタ部分１２Ａ，１２Ｂは、第２のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
【０１６９】
また、共振器５は、直列に接続されたスルーホール６４８ａ〜６７８ａを含む第１のグランド接続路６０８Ａと、直列に接続されたスルーホール６４８ｂ〜６７８ｂを含む第２のグランド接続路６０８Ｂとを有している。第１のグランド接続路６０８Ａは、積層体５０内に設けられて、第２のインダクタ構成部の一端部とグランド用導体層５３とを電気的に接続する。第２のグランド接続路６０８Ｂは、積層体５０内に設けられて、第２のインダクタ構成部の一端部とグランド用導体層５３とを電気的に接続する。
【０１７０】
共振器６は、直列に接続されたスルーホール６４６，６５６，６６６を含む第３のキャパシタ用接続路を有している。第３のキャパシタ用接続路は、積層体５０内に設けられて、積層方向に延びている。また、第３のキャパシタ用接続路は、第３のインダクタ構成部とキャパシタ１６とを電気的に接続する。第３のキャパシタ用接続路の一端は、第３のインダクタ構成部における前記接続箇所に電気的に接続されている。第３のキャパシタ用接続路の他端は、キャパシタ用導体層６７３に電気的に接続されている。インダクタ部分１３Ａ，１３Ｂは、第３のキャパシタ用接続路とグランドとの間において互いに並列に接続されている。
【０１７１】
また、共振器６は、直列に接続されたスルーホール６４９ａ〜６７９ａを含む第１のグランド接続路と、直列に接続されたスルーホール６４９ｂ〜６７９ｂを含む第２のグランド接続路とを有している。第１のグランド接続路は、積層体５０内に設けられて、第３のインダクタ構成部の一端部とグランド用導体層５３とを電気的に接続する。第２のグランド接続路は、積層体５０内に設けられて、第３のインダクタ構成部の一端部とグランド用導体層５３とを電気的に接続する。
【０１７２】
次に、図１５に示した共振器５を例にとって、本実施の形態における効果について説明する。本実施の形態では、積層体５０を作製する際に、それぞれ複数のスルーホールを含むキャパシタ用接続路６０５およびグランド接続路６０８Ａ，６０８Ｂが、インダクタ用導体層６４２の長手方向における同一方向にずれる可能性がある。この場合でも、本実施の形態によれば、第１の実施の形態と同様に、インダクタ１２のインダクタンスの変化を抑制することができる。このことは、共振器４，６についても当てはまる。
【０１７３】
また、本実施の形態では、入力端子５１、出力端子５２およびグランド用導体層５３が、積層体５０の底面５０Ｂに配置されている。これにより、本実施の形態によれば、電子部品４０１の実装面積を小さくすることが可能になる。
【０１７４】
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
【０１７５】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の電子部品は、隣接する２つの共振器同士が電磁界結合するように設けられた４つ以上の共振器を備えていてもよい。
【０１７６】
本発明の電子部品は、無線ＬＡＮ用の通信装置、ブルートゥース（登録商標）規格の通信装置、ワイマックス（登録商標）規格の通信装置において用いられるバンドパスフィルタとして有用である。
【符号の説明】
【０１７７】
１…積層型電子部品、２…入力端子、３…出力端子、４〜６…共振器、１１〜１３…インダクタ、１１Ａ〜１３Ａ…第１のインダクタ部分、１１Ｂ〜１３Ｂ…第２のインダクタ部分、１４〜１９…キャパシタ、２０…積層体、２０Ｅ，２０Ｆ…側面、２１…入力端子、２２…出力端子、２３…第１のグランド端子、２４…第２のグランド端子、３０１…第１のインダクタ構成部、３０４…第１のキャパシタ用接続路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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