(57)【要約】【課題】ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することが可能な回路を提供する。【解決手段】本実施形態の回路は、OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLL部100の位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、PLL部100のループゲインを制御することを特徴とする。【選択図】図５
2011254122.tif 000002
【特許請求の範囲】
【請求項１】
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLL部の位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、前記PLL部のループゲインを制御することを特徴とする回路。
【請求項２】
ジッタ・ワンダ成分を検出、解析し、ジッタ・ワンダ情報を生成するJitter/Wander Detector部と、
周波数急変状態を検出、解析し、周波数急変情報を生成するFrequency Change Slope Detector部と、
前記ジッタ・ワンダ情報、及び、前記周波数急変情報を基に、前記PLL部のループゲインを制御するPLL Feed Forward Real-time Actuator部と、
を有することを特徴とする請求項１記載の回路。
【請求項３】
前記Jitter/Wander Detector部は、
前記位相比較データをｎ（ｎは、予め設定した任意の数）倍し、FFT処理後に1/ｎ倍するディザリング処理を行うことを特徴とする請求項２記載の回路。
【請求項４】
前記Jitter/Wander Detector部は、
前記FFT処理を所定の帯域毎に分割して行うことを特徴とする請求項２または３記載の回路。
【請求項５】
前記Frequency Change Slope Detector部は、
前記位相比較データを基に、位相変動量を算出し、該算出した位相変動量が閾値以上か否かを判断し、前記位相変動量が閾値以上である場合は、周波数急変があった旨の周波数急変情報を生成することを特徴とする請求項２から４の何れか１項に記載の回路。
【請求項６】
前記PLL Feed Forward Real-time Actuator部は、
前記周波数急変情報を基に、周波数急変がある場合は、DUT（Device Under Test）のPull-in/Hold-in Range及びMemory Depthを基に、遮断周波数を算出し、該算出した遮断周波数に応じたアンプゲインを前記PLL部に設定し、前記PLL部のループゲインを制御することを特徴とする請求項２から５の何れか１項に記載の回路。
【請求項７】
前記PLL Feed Forward Real-time Actuator部は、
前記周波数急変情報を基に、周波数急変がない場合は、前記ジッタ・ワンダ情報を基に、遮断周波数を算出し、該算出した遮断周波数に応じたアンプゲインを前記PLL部に設定し、前記PLL部のループゲインを制御することを特徴とする請求項６記載の回路。
【請求項８】
前記PLL Feed Forward Real-time Actuator部は、
前記ジッタ・ワンダ情報を基に算出した遮断周波数が所定の周波数以上か否かを判断し、所定の周波数以上の場合は、前記遮断周波数を所定の周波数に変更し、該変更した所定の周波数に応じたアンプゲインを前記PLL部に設定し、
所定の周波数未満の場合は、前記遮断周波数に応じたアンプゲインを前記PLL部に設定することを特徴とする請求項７記載の回路。
【請求項９】
前記Jitter/Wander Detector部で用いる制御パラメータと、前記Frequency Change Slope Detector部で用いる制御パラメータと、を設定するAutomatic Phase/Frequency Detection Controller部を有することを特徴とする請求項２から８の何れか１項に記載の回路。
【請求項１０】
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLLの位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、前記PLLのループゲインを制御することを特徴とする制御システム。
【請求項１１】
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLLの位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、前記PLLのループゲインを制御することを特徴とする制御方法。
【請求項１２】
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLLの位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、前記PLLのループゲインを制御する処理を、コンピュータに実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタ・ワンダ抑圧機能と周波数追従機能との両方を兼ね備えた回路、制御システム、制御方法及びプログラムに関する。
【背景技術】
【０００２】
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet（登録商標）信号のクロックを再生する場合は、非同期スタッフ多重に起因する高周波ジッタ成分と低周波ワンダ成分との両方が発生する。
【０００３】
高周波ジッタと低周波ワンダとを抑圧させる場合には、以下の４つの問題点が発生する。
【０００４】
一つ目は、図１に示すように、非同期スタッフ多重方式の宿命でもある０（ゼロ）スタッフ時におけるジッタ・ワンダ（Waiting Time Jitter/Wander）の発生である。
【０００５】
本来、スタッフ多重方式に従い、OTN信号とSDH信号及びEthernet信号の周波数監視をすれば、最適なPLL遮断周波数を算出できる。しかし、周波数監視のための高精度発振器（オーブン制御水晶発振器）もしくは外部同期用クロック（いわゆるBuilding Integrated Timing Supply/Synchronization Supply Unit/Clock Supply Moduleからの高精度クロック）が必要となり、非常に高価なシステムとなってしまう。
【０００６】
また、仮に０スタッフ時におけるジッタ・ワンダ抑圧のためにPLL遮断周波数を低周波化した場合、周波数追従機能の性能が低下し、出力ワンダの増加を招いてしまうことになる。
【０００７】
二つ目は、図２に示すように、OTN信号からSDH信号及びEthernet信号を再生する場合、周波数調整用（クロック載せ換え用）メモリを使用する。しかし、常にOTN信号にSDH信号及びEthernet信号が追従していないと、メモリオーバーフロー及びアンダーフローによる再生信号のメモリスリップが発生し、最終的に回線障害を招いてしまうことになる。
【０００８】
この場合、周波数追従速度を上げれば解決できるが、その代わり、ジッタ・ワンダ抑圧性能が失われてしまう。
【０００９】
三つ目は、図３に示すように、SDH信号及びEthernet信号を多段接続（カスケード接続もしくはタンデム接続）した場合、ワンダが重畳してしまい、SDH及びEthernet再生信号のメモリスリップが発生してしまう。
【００１０】
多段接続によるワンダは、一つ目の問題で説明したスタッフ多重方式で発生するワンダとは異なり、自分自身のPLL性能及びネットワークワンダ成分に大きく依存するため、事前に算出することは非常に困難である。
【００１１】
四つ目は、図４に示すように、三つ目の問題と同様、SDH信号及びEthernet信号を多段接続し、障害状態から障害が復旧した場合に、その復旧したシステムの出力周波数の異常が発生し、それが後段の全てのシステムにおいて時間差で発生してしまう。この場合も二つ目の問題と同様、周波数追従速度を上げれば解決できるが、その代わり、ジッタ・ワンダ抑圧性能が失われてしまうことになる。
【００１２】
このようなことから、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することが可能なシステムの開発が必要視されることになる。
【００１３】
なお、本発明より先に出願された技術文献として、Transient Wander成分（入力位相跳躍成分）のみを自動検出し、出力位相を入力位相変動前の位相に立て直す技術について開示された文献がある（例えば、特許文献１参照）。
【００１４】
また、位相誤差を小さくでき、かつ高周波ジッタ成分および低周波ワンダ成分を同時に抑圧することができる技術について開示された文献がある（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００６−１４０１０号公報
【特許文献２】特開２００６−３３２９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかし、上記特許文献１、２には、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現する点については何ら記載もその必要性についても示唆されていない。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、上述した課題である、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することが可能な回路、制御システム、制御方法及びプログラムを提供することを目的とする。
【課題を解決するための手段】
【００１８】
かかる目的を達成するために、本発明は、以下の特徴を有することとする。
【００１９】
＜回路＞
本発明にかかる回路は、
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLL部の位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、前記PLL部のループゲインを制御することを特徴とする。
【００２０】
＜制御システム＞
本発明にかかる制御システムは、
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLLの位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、前記PLLのループゲインを制御することを特徴とする。
【００２１】
＜制御方法＞
本発明にかかる制御方法は、
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLLの位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、前記PLLのループゲインを制御することを特徴とする。
【００２２】
＜プログラム＞
本発明にかかるプログラムは、
OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLLの位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、前記PLLのループゲインを制御する処理を、コンピュータに実行させることを特徴とする。
【発明の効果】
【００２３】
本発明によれば、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明に関連するPLL回路で発生する問題点を説明するための第１の図である。
【図２】本発明に関連するPLL回路で発生する問題点を説明するための第２の図である。
【図３】本発明に関連するPLL回路で発生する問題点を説明するための第３の図である。
【図４】本発明に関連するPLL回路で発生する問題点を説明するための第４の図である。
【図５】本実施形態のPLL回路の構成例を示す図である。
【図６】FFT処理の高精度化を説明するための第１の図である（従来例）。
【図７】FFT処理の高精度化を説明するための第２の図である（本発明例）。
【図８】FFT処理の負荷軽減化を説明するための図である。
【図９】PLL部100のジッタ・ワンダ抑圧特性を示す図である。
【図１０】被計測対象物（DUT：Device Under Test）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第１の図である（従来例）。
【図１１】被計測対象物（DUT：Device Under Test）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第２の図である（従来例）。
【図１２】被計測対象物（DUT：Device Under Test）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第３の図である（従来例）。
【図１３】被計測対象物（DUT：Device Under Test）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第１の図である（本発明例）。
【図１４】被計測対象物（DUT：Device Under Test）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第２の図である（本発明例）。
【図１５】被計測対象物（DUT：Device Under Test）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す第３の図である（本発明例）。
【図１６】周波数急変が発生した場合の具体例を示す図である。
【図１７】PLL Feed Forward Real-time Actuator部400の処理動作例を示す図である。
【図１８】Automatic Phase/Frequency Detection Controller部500の処理動作例を示す図である。
【発明を実施するための形態】
【００２５】
＜本実施形態の回路の概要＞
まず、図５を参照しながら、本実施形態の回路の概要について説明する。
【００２６】
本実施形態の回路は、OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLL部100の位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、PLL部100のループゲインを制御することを特徴とする回路である。
【００２７】
具体的には、本実施形態の回路は、ジッタ・ワンダ成分を検出、解析し、ジッタ・ワンダ情報を生成するJitter/Wander Detector部200と、周波数急変状態を検出、解析し、周波数急変情報を生成するFrequency Change Slope Detector部300と、前記ジッタ・ワンダ情報、及び、前記周波数急変情報を基に、前記PLL部のループゲインを制御するPLL Feed Forward Real-time Actuator部400と、を有し、PLL部100のループゲインを制御する。
【００２８】
これにより、本実施形態の回路は、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することができる。以下、添付図面を参照しながら、本実施形態の回路について詳細に説明する。なお、以下の説明では、本実施形態の回路の一実施形態であるPLL回路を例に説明する。
【００２９】
＜PLL回路の構成例＞
まず、図５を参照しながら、本実施形態のPLL回路の構成例について説明する。
【００３０】
本実施形態のPLL回路は、OTU3（Optical Transport Unit 3）信号（43.018413559GHz）から622.08MHzクロック信号（SDHクロック）、644.53125MHz（Ethernetクロック）を再生するFeed Forward型PLL回路である。
【００３１】
本実施形態のPLL回路は、PLL部100と、Jitter/Wander Detector部200と、Frequency Change Slope Detector部300と、PLL Feed Forward Real-time Actuator部400と、Automatic Phase/Frequency Detection Controller部500と、を有して構成する。
【００３２】
PLL部100は、外部からの制御パラメータでダイナミックに動作可能な一般的な完全積分型ディジタルPLL部である。
【００３３】
Jitter/Wander Detector部200は、PLL部100の位相比較データ（Phase Data/Clock）からジッタ・ワンダ成分をFFT（Fast Fourier Transform）により、リアルタイムに検出、解析するジッタ・ワンダ検出部である。
【００３４】
Frequency Change Slope Detector部300は、PLL部100の位相比較データ（Phase Data/Clock）から周波数の変動傾き（周波数急変状態）をリアルタイムに検出、解析する周波数急変状態検出部である。
【００３５】
PLL Feed Forward Real-time Actuator部400は、Jitter/Wander Detector部200からのジッタ・ワンダ情報（Jitter/Wander Information）、及び、Frequency Change Slope Detector部300からの周波数急変情報（Frequency Change Information）を基に、PLL部100内のループゲインをリアルタイムに制御するPLLフィードフォワード制御部である。
【００３６】
Automatic Phase/Frequency Detection Controller部500は、Jitter/Wander Detector部200、及び、Frequency Change Slope Detector部300内の動作を、各ユーザ設定データ（USER Setting）を基に自動で最適化する位相・周波数検出回路自動最適化制御部である。各ユーザ設定データ（USER Setting）としては、図５に示すように、以下の情報が挙げられる。
【００３７】
PLL Device Parameter (e.g. VCO gain etc.)
FFT Frequency Band Width
FFT Sampling Frequency
FFT Maximum Point
【００３８】
本実施形態のPLL回路は、図５に示すように、PLL部100の位相比較データ（Phase Data/Clock）からジッタ・ワンダ成分及び周波数急変状態をリアルタイムに検出、解析し、その結果をリアルタイムにPLL部100に反映することが可能なFeed Forward型PLL回路を構成することで、本来トレードオフ関係であるジッタ・ワンダ抑圧性能と周波数追従性能とについて、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を実現することにしている。
【００３９】
＜PLL部100の構成例＞
次に、PLL部100の構成例について説明する。
【００４０】
PLL部100は、Phase Detector部101と、Digital Amp1部102と、Digital Amp2部103と、Integrator部104と、ADDER部105と、DAC部106と、VCO部107と、Divider部108と、を有して構成する。
【００４１】
Phase Detector部101は、入力信号（Reference Clock）とVCO再生信号（Recovered Clock）との位相差を検出する。
【００４２】
Digital Amp1部102は、一次ループの増幅処理を行う。
【００４３】
Digital Amp2部103は、二次ループの増幅処理を行う。
【００４４】
Integrator部104は、二次ループの積分処理を行う。
【００４５】
ADDER部105は、一次ループ信号（First Loop Data/Clock）と二次ループ信号（Second Loop Data/Clock）とを加算処理する。
【００４６】
DAC部106は、ADDER部105からのディジタル信号をアナログ信号に変換する。
【００４７】
VCO部107は、DAC部106からのアナログ信号を基に出力周波数を可変する。
【００４８】
Divider部108は、VCO部107からの出力信号を分周する。
【００４９】
本実施形態のPLL部100において、Phase Detector部101、Digital Amp1部102、Digital Amp2部103、Integrator部104は、アンプゲインなどのパラメータを外部からDynamicに制御可能なFunction Blockである。
【００５０】
＜Jitter/Wander Detector部200の構成例＞
次に、Jitter/Wander Detector部200の構成例について説明する。
【００５１】
Jitter/Wander Detector部200は、Dithering Amp1部201と、Digital Filter部202と、FFT処理部203と、Absolute部204と、Dithering Amp2部205と、を有して構成する。
【００５２】
Dithering Amp1部201は、PLL部100の位相比較データ（Phase Data/Clock）をFFT処理の高精度化を実現するためにディザリング乗算処理を行う。
【００５３】
Digital Filter部202は、PLL部100の位相比較データ（Phase Data/Clock）をFFT処理用データとするためにフィルタ処理を行う。
【００５４】
FFT処理部203は、ジッタ・ワンダ成分を検出、解析する。
【００５５】
Absolute部204は、FFT処理部203の出力複素数を絶対値変換する。
【００５６】
Dithering Amp2部205は、FFTデータを本来の振幅値に戻すためのディザリング除算処理を行う。
【００５７】
本実施形態のJitter/Wander Detector部200において、Dithering Amp1部201、Digital Filter部202、FFT処理部203、Dithering Amp2部205は、外部ユーザ情報（Corner Frequency, FFT Point, Dithering Amp Factor）を基に自動で最適化可能なFunction Blockである。
【００５８】
＜Frequency Change Slope Detector部300の構成例＞
次に、Frequency Change Slope Detector部300の構成例について説明する。
【００５９】
Frequency Change Slope Detector部300は、TAP部301と、Compare部302と、Phase Threshold部303と、を有して構成する。
【００６０】
TAP部301は、PLL部100からの位相比較データ（Phase Data/Clock）をサンプリング時間毎に保持する。
【００６１】
Compare部302は、過去データと現在データとを比較する。
【００６２】
Phase Threshold部303は、Compare部302からの位相変動量が設定閾値以上か否かを判断する。
【００６３】
本実施形態のFrequency Change Slope Detector部300において、TAP部301、Phase Threshold部303は、外部ユーザ情報（TAP Interval, Phase Threshold）を基にTAPインターバルやTAP数などを自動で最適化可能なFunction Blockである。
【００６４】
＜PLL Feed Forward Real-time Actuator部400の機能＞
次に、PLL Feed Forward Real-time Actuator部400の機能について説明する。
【００６５】
PLL Feed Forward Real-time Actuator部400は、Jitter/Wander Detector部200からのジッタ・ワンダ情報（Jitter/Wander Information）、及び、Frequency Change Slope Detector部300からの周波数急変情報（Frequency Change Information）を基に、期待するジッタ・ワンダ抑圧特性及び周波数追従特性を満足させるために、PLL部100内のDigital Amp1部102及びDigital Amp2部103のアンプゲインをリアルタイムに算出、設定可能な機能を持つ。
【００６６】
また、Jitter/Wander Detector部200からのジッタ・ワンダ情報（Jitter/Wander Information）、及び、Frequency Change Slope Detector部300からの周波数急変情報（Frequency Change Information）を基に、期待するジッタ・ワンダ抑圧特性及び周波数追従特性を満足するために、PLL部100内のPhase Detector部101及びIntegrator部104のリセット制御をリアルタイムに設定可能な機能を持つ。
【００６７】
＜Automatic Phase/Frequency Detection Controller部500の機能＞
次に、Automatic Phase/Frequency Detection Controller部500の機能について説明する。
【００６８】
Automatic Phase/Frequency Detection Controller部500は、Jitter/Wander Detector部200及びFrequency Change Slope Detector部300内の動作パラメータを、各ユーザ設定データ（USER Setting）を基に自動で最適化する機能を持つ。
【００６９】
＜本実施形態のPLL回路の処理動作＞
次に、本実施形態のPLL回路の処理動作について説明する。
【００７０】
Telcordia/ITU-Tで勧告化されている出力ジッタ・ワンダ性能を満足させるためには、まず、基本となるPLL回路が必要である。
【００７１】
PLL部100は、入力されたOTN信号（Reference Clock）に同期した信号を再生する。
【００７２】
まず、Phase Detector部101は、入力信号（Reference Clock）と、VCO部107から分周された再生信号（Recovered Clock）と、の位相差を検出し、該検出した位相差信号（Phase Data/Clock）をDigital Amp1部102に出力する。
【００７３】
Digital Amp1部102は、一次ループの増幅処理を行い、その増幅処理を行った一次ループ信号をDigital Amp2部103と、ADDER部105と、に出力する。
【００７４】
Digital Amp2部103は、二次ループの増幅処理を行い、その増幅処理を行った二次ループ信号をIntegrator部104に出力する。
【００７５】
Integrator部104は、二次ループの積分処理を行い、その積分処理を行った二次ループ信号をADDER部105に出力する。
【００７６】
完全積分型のPLLでは、一次ループで周波数制御を行い、二次ループで位相制御を行う。ADDER部105は、この２つのループからの信号（一次ループ信号（First Loop Data/Clock）、二次ループ信号（Second Loop Data/Clock））を基に加算処理を行い、その結果をDAC部106でディジタル・アナログ変換した後、VCO部107の制御電圧として周波数を再生する。
【００７７】
上述したPLL部100の処理動作では、入力信号（Reference clock）に大きな振幅のジッタ・ワンダ成分がある場合や周波数急変が発生した場合は、ジッタ・ワンダ成分が全て抑圧されぬまま出力信号（Recovered Clock）に現れてしまう。このため、本実施形態では、二つの検出回路（Jitter/Wander Detector部200、Frequency Change Slope Detector部300）と、二つの制御回路（PLL Feed Forward Real-time Actuator部400、Automatic Phase/Frequency Detection Controller部500）と、を設け、上記の問題を解決することにしている。
【００７８】
＜一つ目の検出回路；Jitter/Wander Detector部200の処理動作＞
一つ目の検出回路であるJitter/Wander Detector部200は、PLL部100からの位相比較データ（Phase Data/Clock）を位相比較周期毎に受信する。
【００７９】
ジッタ・ワンダ成分を検出、解析するためには、一般的にFFT処理が用いられる。しかし、サンプリング周波数の高周波化の限界やジッタ・ワンダ低振幅などの問題により、位相比較データをそのままFFT処理しても期待したジッタ・ワンダ成分が得られない。このため、予め位相比較データをn倍し、FFT処理後に1/n倍するディザリング処理を行うDithering Amp1部201、及び、Dithering Amp2部205の実装により、FFT処理の高精度化を図ることにしている。nは、予め設定した任意の数である。
【００８０】
動作イメージを図６及び図７に示す。
【００８１】
図６は、位相比較データをそのままFFT処理した場合の出力振幅である。ここでは、bit分解能を「3.2ns(311.04MHz)」として説明する。
【００８２】
図６（a）は、10回中2回のみ1bit幅のジッタが実際に発生しているが、実際のFFT処理の出力データはFFT処理内バタフライ演算などの平均化処理により、0bit=0nsになってしまう。
【００８３】
同様に、図６（b）は、10回中8回の1bit幅のジッタが実際に発生しているが、実際のFFT処理の出力データは、1bit=3.2nsの振幅となってしまう。
【００８４】
つまり、サンプリング周期が3.2nsの場合、3.2ns以下のジッタ振幅を検出できないことになる。
【００８５】
図７は、上記問題を改善するために、予め位相比較データを（n=10）倍し、FFT処理の出力データを1/（n=10）倍にすることで、サンプリング周期以下の分解能でもジッタ振幅を検出できるようにしている。
【００８６】
実際のFFT処理は、算出するFFT周波数によりDigital Filter部202による帯域制限を行い、FFT処理部203によりFFT処理し、Absolute部204によりFFT複素数算出結果から絶対値変換し、PLL Feed Forward Real-time Actuator部400にジッタ・ワンダ情報（Jitter/Wander Information）として出力する。
【００８７】
ここで、本実施形態では、FFT処理部203について、FFT処理の負荷軽減化を図り、安価なDSPなどのFFT処理デバイスでも処理を実現可能にしている。
【００８８】
処理イメージを図８に示す。例えば、1Hz〜1kHzの範囲でFFT処理する場合、FFTポイント数は、1000〜10000ポイント必要である。DSPなどのプロセッサ性能にもよるが、リアルタイムに1000〜10000ポイントのFFTを実行するためには、相当高価なDSPやFPGAなどが必要である。実際に10Hz以上の帯域では、1Hzポイント単位でFFT処理した場合、10Hz・11Hz・12Hz・13Hz・・・や100Hz・101Hz・102Hz・・・など、FFT用途によっては過剰処理となる。
【００８９】
本実施形態では、このような過剰処理によるPLL回路原価高を回避する対策として、図８に示すように、FFT周波数毎にFFT分割処理を行うことで、従来1000〜10000ポイント必要だったFFTポイント数を『128×3=384ポイント』と従来処理の『約1/3〜1/26』に低減させることにしている。
【００９０】
具体的には、FFT帯域をLOG decadeスケール単位で分割する。100Hz〜1kHz帯域では、FFTサンプリング周波数を従来の10kHzとし、ポイント数を128ポイントとすることで、78Hz単位でのFFT処理となる。
【００９１】
同様に10Hz〜100Hz帯域では、FFTサンプリング周波数を従来の1/10の1kHzとし、ポイント数を128ポイントとすることで、7.8Hz単位でのFFT処理が可能となり、また、1Hz〜10Hz帯域では、FFTサンプリング周波数を従来の1/100の100Hzとすることで、0.78Hz単位でのFFT処理となる。
【００９２】
FFT分割処理を行う場合は、前段のDigital Filter部202も分割処理分必要となるが、FFTポイント数と比較すれば全体の処理に大きな影響はない。
【００９３】
なお、本来FFT処理を行う場合は、有限長サンプリングデータを無限長サンプリングデータとして扱うため、有限長サンプリングデータの始点と終点に必ず不連続点が発生する。このため、その不連続点によって発生しうるジッタ・ワンダの誤検出を少なくするために窓関数を実装するのが一般的である。
【００９４】
しかし、図８に示すFFT分割処理を採用すると、有限長サンプリングデータの不連続点により発生しうるジッタ・ワンダ誤検出領域は使用しないため（10kHzサンプリングの場合は、78Hz〜5kHzまでFFTポイント存在するが、実際には高周波側と低周波側は使用しないため)、窓関数を使用する必要がなく、更に負荷軽減を図ることが可能となる。
【００９５】
このように、本実施形態では、Jitter/Wander Detector部200でリアルタイムに検出、解析したジッタ・ワンダ情報（Jitter/Wander Information）を基に常に最適なPLLパラメータで動作させることで、オーブン制御水晶発振器などの高価なデバイスを搭載しなくても済むことが可能となる。また、多段接続時に発生しうるカスケードワンダなどの従来予測不可能なワンダ成分を抑圧することができる。
【００９６】
ここで、Jitter/Wander Detector部200でリアルタイムに検出、解析したジッタ・ワンダ情報によるPLL部100の詳細制御については、一つ目の制御回路であるPLL Feed Forward Real-time Actuator部400の処理で説明する。
【００９７】
＜二つ目の検出回路；Frequency Change Slope Detector部300の処理動作＞
二つ目の検出回路であるFrequency Change Slope Detector部300は、Jitter/Wander Detector部200と同様に、PLL部100からの位相比較データ（Phase Data/Clock）を位相比較周期毎に受信する。
【００９８】
Frequency Change Slope Detector部300は、ある任意の時間間隔における位相変動量を計測することで、周波数急変を検出する。具体的には、Compare部302は、位相比較周期毎に位相比較データを保持可能なTAP部301からの過去の位相比較データと、PLL部100からの現在の位相比較データと、を比較し、位相比較周期毎の位相変動量を検出し、その位相変動量を、以下の算出式に代入し、周波数の急変があったかどうかを判断する。
【００９９】
[2πΔf(Hz)]/[直流ループゲイン]=[位相変動量(ラジアン)]・・・式1（既知の関数）
【０１００】
[2π]=位相比較周期(sec)=1/位相比較周波数(Hz)・・・式2（既知の関数）
【０１０１】
[Δf]=周波数変動分(Hz)=位相比較周波数(Hz)×周波数変動量(ppm)・・・式3（既知の関数）
【０１０２】
[(1/位相比較周波数)×(位相比較周波数×周波数変動量)×(1/直流ループゲイン)]=[周波数変動量(ppm)]/[直流ループゲイン]=[位相変動量(sec)]・・・式4（既知の関数）
【０１０３】
ここで、Phase Threshold部303は、外部から設定された位相変動閾値（周波数急変閾値）を基に、Compare部302から出力された位相変動量が閾値以上か否かを判断し、周波数急変があったかどうかの周波数急変情報（Frequency Change Information）をPLL Feed Forward Real-time Actuator部400に通知する。Phase Threshold部303は、Compare部302から出力された位相変動量が閾値以上の場合に、周波数急変があった旨の周波数急変情報（Frequency Change Information）をPLL Feed Forward Real-time Actuator部400に通知する。
【０１０４】
PLL Feed Forward Real-time Actuator部400は、周波数急変情報（Frequency Change Information）を基に、PLL部100を高速追従させるために、PLL部100内のPhase Detector部101やIntegrator部104のリセット制御を行う。更に、PLL部100内のDigital Amp1部102及びDigital Amp2部103のアンプゲインを高速追従パラメータにリアルタイムで制御する。
【０１０５】
このように、本実施形態のFrequency Change Slope Detector部300でリアルタイムに検出、解析した周波数急変情報（Frequency Change Information）を基に常に最適なPLLパラメータでPLL部100を動作させることで、PLL部100は、SDH信号及びEthernet信号の周波数急変時に発生しうる回線障害や、多段接続時の障害復旧時に発生しうる周波数異常アラームを抑制することができる。
【０１０６】
ここで、Frequency Change Slope Detector部300でリアルタイムに検出、解析した周波数急変情報によるPLL部100の詳細制御については、一つ目の制御回路であるPLL Feed Forward Real-time Actuator部400の処理動作で説明する。
【０１０７】
＜一つ目の制御回路；PLL Feed Forward Real-time Actuator部400の処理動作＞
一つ目の制御回路であるPLL Feed Forward Real-time Actuator部400は、Jitter/Wander Detector部200からのジッタ・ワンダ情報（Jitter/Wander Information）、及び、Frequency Change Slope Detector部300からの周波数急変情報（Frequency Change Information）を収集し、それらの情報に従ったPLL制御を行う。
【０１０８】
まず、Jitter/Wander Detector部200からのジッタ・ワンダ情報に従ったPLL制御について説明する。
【０１０９】
Jitter/Wander Detector部200からのジッタ・ワンダ情報として、FFT処理した結果が出力される。FFT処理結果とは、FFTポイント毎の周波数情報、及び、振幅情報であり、振幅情報の単位はPLLサンプリング周期1bit単位となる。ここでは、PLLサンプリング周期1bitを3.2ns（311.04MHz）として説明する。
【０１１０】
図９にPLL部100のジッタ・ワンダ抑圧特性（等価的にはローパスフィルタ）とジッタ計測器内ハイパスフィルタとの合成特性を示す。細実線が、PLL部100内のジッタ・ワンダ遮断周波数（fc=Corner Frequency）が10Hz時のジッタ・ワンダ抑圧特性（デフォルト特性）である。ここでは、-20dB/decadeの傾きの特性とする。細点線が、ITU-T O.172で勧告化されているジッタ計測器のフィルタ特性であり、fc=20kHzのハイパスフィルタである。
【０１１１】
これら２つのジッタ・ワンダ関数より、ジッタ計測器にて計測される見た目上のジッタ・ワンダ抑圧性能は、太点線に示す特性となる（図９に示すTotal（LPF+HPF））。
【０１１２】
これは、10Hz〜20kHzまでは、-66dBのジッタ抑圧性能があるという意味を示す。但し、実際の特性は、PLL回路のデバイス誤差や計測器の計測誤差などがあるため、これらの誤差をマージン分として考慮すると、「-66dB」ポイントが「-50dB」程度となる（図９に示すTotal（デバイス誤差考慮））。
【０１１３】
これは、LPFのfcが100Hz、HPFのfcが3kHz程度と考えることができる。
【０１１４】
本実施形態では、このマージン分を考慮した上で説明する。
【０１１５】
図１０〜図１２に被計測対象物（DUT：Device Under Test）に対する入力ジッタ周波数及び振幅と出力計測ジッタ周波数及び振幅の関係を示す。
【０１１６】
DUTの内部規格である「0.05UIp-p」の根拠は、Telcordia/ITU-Tジッタ規格である「0.3UIp-p」以内を満足させるために、OTN/SDHデバイスそのものが持つ残留ジッタ・ワンダ成分「0.1UIp-p」、ジッタ計測器の残留ジッタ・ワンダ成分「0.1UIp-p」から、残り「0.1UIp-p」中のマージン分を考慮し、「0.05UIp-p」までジッタ・ワンダ抑圧をさせる必要があると考えた。
【０１１７】
図１０は、入力ジッタ・ワンダ周波数10Hz，入力ジッタ・ワンダ振幅311.04MHz 1bit（32UIp-p）時の出力計測結果である。この時のジッタ振幅は、「0.1UIp-p」となり、DUT内部規格である「0.05UIp-p」以内を満足することができない。
【０１１８】
同様に、図１１は、入力ジッタ・ワンダ周波数50Hz，入力ジッタ・ワンダ振幅311.04MHz 4bit（128UIp-p）時の出力計測結果を示し、図１２は、入力ジッタ・ワンダ周波数100Hz，入力ジッタ・ワンダ振幅311.04MHz 2bit（64UIp-p）時の出力計測結果を示す。
【０１１９】
図１０〜図１２に示すように、何れもDUT内部規格「0.05UIp-p」以内を満たすことはできない。
【０１２０】
本実施形態では、上記問題を解決するため、入力ジッタ・ワンダ検出・解析情報を基に、以下の式７からfcを自動算出し、常にジッタ・ワンダ成分に応じたジッタ・ワンダ抑圧制御を行う。これにより、常時fc=低周波時（例えば、fc=0.1Hzなど）の入力周波数追従性能の低下に伴う出力ワンダの増加を改善することができる（ジッタ・ワンダがない場合は、追従性能を上げ、ジッタ・ワンダがある場合は、その周波数・振幅に見合ったジッタ・ワンダ抑圧性能を上げる）。
【０１２１】
詳細を以下具体例１〜３、及び、図１３〜図１５に示す。
【０１２２】
具体例1：ジッタ・ワンダ周波数=10Hz，ジッタ・ワンダ振幅=PLLサンプリング周期1bit発生（32UIp-pに相当）→「0.05UIp-p」以下に抑圧するためには図１３に示すように、「-56dB」以下のジッタ・ワンダ抑圧性能が必要。
【０１２３】
具体例2：ジッタ・ワンダ周波数=50Hz，ジッタ・ワンダ振幅=PLLサンプリング周期4bit発生（128UIp-pに相当）→「0.05UIp-p」以下に抑圧するためには図１４に示すように、「-68dB」以下のジッタ・ワンダ抑圧性能が必要。
【０１２４】
具体例3：ジッタ・ワンダ周波数=100Hz，ジッタ・ワンダ振幅=PLLサンプリング周期2bit発生（64UIp-pに相当）→「0.05UIp-p」以下に抑圧するためには図１５に示すように、「-62dB」以下のジッタ・ワンダ抑圧性能が必要。
【０１２５】
このため、
【０１２６】
具体例1（図１３）：(-56dB)-(-50dB)=6dBジッタ・ワンダ抑圧性能を改善→デフォルトfc=10Hzからfc=5Hzに変更。
【０１２７】
具体例2（図１４）：(-68dB)-(-50dB)=18dBジッタ・ワンダ抑圧性能を改善→デフォルトfc=10Hzからfc=1.26Hzに変更。
【０１２８】
具体例3（図１５）：(-62dB)-(-50dB)=12dBジッタ・ワンダ抑圧性能を改善→デフォルトfc=10Hzからfc=2.51Hzに変更。
【０１２９】
これにより、DUT内部規格を満足することが可能となる。なお、上記fcは、-20dB/decade=[20LOG(V1/V2)]/[LOG(f1/f2)]・・・式6（既知の関数），V1及びV2はジッタ・ワンダ振幅，f1/f2はジッタ・ワンダ周波数を示す。
【０１３０】
V2=0dB，f2=10Hzとすれば、以下の式７からfcを算出することができる。
【０１３１】
fc=f1=10^[-LOG((10^(0dB/20))/(10^(V1dB/20)))]×10Hz・・・式7
【０１３２】
このように、本実施形態のPLL Feed Forward Real-time Actuator部400は、Jitter/Wander Detector部200からのジッタ・ワンダ情報を基に、上記式7から常に最適なジッタ・ワンダ遮断周波数を算出し、その算出したジッタ・ワンダ遮断周波数（=fc）に見合ったアンプゲインをPLL部100内のDigital Amp1部102及びDigital Amp2部103に設定することで、リアルタイムにジッタ・ワンダ抑圧を行うことができる。
【０１３３】
なお、本実施形態では、ジッタ・ワンダ遮断周波数（=fc）からアンプゲインを算出する過程は既知であるため、具体的な算出方法については割愛する。
【０１３４】
また、PLL Feed Forward Real-time Actuator部400は、Frequency Change Slope Detector部300からの周波数急変情報に従ったPLL制御を行う。
【０１３５】
PLL Feed Forward Real-time Actuator部400は、周波数急変情報により、PLL部100を高速追従させるために、PLL部100内のPhase Detector部101をリセットする。更に、PLL部100内のDigital Amp1部102及びDigital Amp2部103のアンプゲインをリアルタイムに制御する。これにより、高速追従動作を可能にしている。
【０１３６】
なお、図５中、Integrator Resetもあるが、本信号はPLL部100がPower Upなどから動作開始した場合に、高速追従するための機能である。
【０１３７】
実際に周波数急変が発生した場合の具体例を図１６に示す。
【０１３８】
図１６中の実線は、デフォルトfc=10Hz時の位相・周波数特性である。
【０１３９】
この場合、-100ppmから+100ppmに周波数が急変した場合、図１６の（a）に示すように、OTN非同期スタッフメモリ容量（MEM）1μsを超え、回線障害を与えてしまう。そのため、予めFrequency Change Slope Detector部300のPhase Threshold部303に位相変動閾値を設定し、位相変動量が位相変動閾値を超えた場合に、周波数急変が発生した旨の周波数急変情報をPLL Feed Forward Real-time Actuator部400に通知する。PLL Feed Forward Real-time Actuator部400は、その周波数急変情報の通知を受けて、PLL部100内のDigital Amp1部102及びDigital Amp2部103のアンプゲインをリアルタイムに変更する。
【０１４０】
図１６では、一例として、周波数変動量200ppm,メモリ容量1μs，検出閾値128bit（311.04MHzサンプリング）としている。
【０１４１】
検出閾値の設定根拠としては、ITU-T Jitter Tolerance Maskより、64bit以上、かつ、メモリ容量の約半分で周波数急変閾値を検出可能としている。これらについては、後述するAutomatic Phase/Frequency Detection Controller部500で自動設定することができる。周波数急変閾値を超えた場合、一例では、fcを10Hzから100Hzに変更しているが、実際は以下の式を用いて算出する。
【０１４２】
[Pull-in/Hold-in Range(ppm)]/[直流ループゲイン]=[メモリ容量/2(sec)]・・・式8（式5と同等）
【０１４３】
fc=[直流ループゲイン]/[2π]・・・式9（既知の関数）
【０１４４】
上記式8及び式9より、高速追従時のfcとなる。
【０１４５】
fc>=[Pull-in/Hold-in Range]/[メモリ容量/2]/[2π]・・・式10
【０１４６】
具体例として、Pull-in/Hold-in Range=200ppm，メモリ容量=1μsとすると、fc>=63.66Hzであれば、メモリスリップを発生させることなく、高速追従動作が可能である。
【０１４７】
以上説明したPLL Feed Forward Real-time Actuator部400の詳細フロー（PLL Feed Forward Real-time Actuation Flow）を図１７に示す。
【０１４８】
PLL Feed Forward Real-time Actuator部400は、Jitter/Wander Detector部200からジッタ・ワンダ情報（Jitter/Wander Information）を受信し、Frequency Change Slope Detector部300から周波数急変情報（Frequency Change Information）を受信する（ステップS1）。ジッタ・ワンダ情報（Jitter/Wander Information）としては、FFT Frequency, FFT Gain（311.04MHz 1bit/Dithering bit）等が挙げられる。周波数急変情報（Frequency Change Information）としては、Flagが挙げられる。
【０１４９】
PLL Feed Forward Real-time Actuator部400は、Frequency Change Information（Flag）を基に、周波数急変があったかどうかを判断し（ステップS2）、周波数急変があった場合は（ステップS2/Yes）、DUTのPull-in/Hold-in Range（ppm）及びMemory Depth/2（sec）からfcを算出する（ステップS3；PLL Corner Frequency Calculating→fc_fast)。
【０１５０】
次に、PLL Feed Forward Real-time Actuator部400は、ステップS3で算出したfcに見合ったアンプゲインを算出する（ステップS4;Digital Amp1 Gain Calculating→Amp1、Digital Amp2 Gain Calculating→Amp2)。
【０１５１】
次に、PLL Feed Forward Real-time Actuator部400は、Integrator Reset（Power Up only）, Phase Detector ResetをPLL部100に送信し、Integrator部104及びPhase Detector部101をリセットする。更に、PLL Feed Forward Real-time Actuator部400は、Amp1 Parameter, Amp2 ParameterをPLL部100に送信し、Digital Amp1部102及びDigital Amp2部103にAmp1,Amp2を設定する（ステップS5;PLL Setting）。
【０１５２】
PLL Feed Forward Real-time Actuator部400は、ステップS2のFrequency Change？の処理を第一優先で行うことで、実際の回線障害を未然に防止することができる。
【０１５３】
PLL Feed Forward Real-time Actuator部400は、周波数急変がない場合は（ステップS2/No）、全てのジッタ・ワンダ情報から最大振幅値を検出する（ステップS6;Input Jitter/Wander Maximum Gain Point Detection→A)。
【０１５４】
次に、PLL Feed Forward Real-time Actuator部400は、ステップS6で検出した最大振幅値におけるジッタ・ワンダ抑圧ゲインを算出する（ステップS7;Output Jitter/Wander Transfer Gain Calculating→B)。
【０１５５】
次に、PLL Feed Forward Real-time Actuator部400は、ステップS7で算出した情報を基にfcを算出する（ステップS8;PLL Corner Frequency Calculating→fc_fft）。
【０１５６】
次に、PLL Feed Forward Real-time Actuator部400は、ステップS8で算出したfcが10Hz以上の場合は（ステップS9/No）、fcをあげる必要はないため、そのままとし（10Hz→fc；ステップS11）、10Hz以下の場合の場合は（ステップS9/Yes）、fcを更新する（fc_fft→fc；ステップS10）。
【０１５７】
次に、PLL Feed Forward Real-time Actuator部400は、fc情報に見合ったアンプゲインを算出する（ステップS12；Digital Amp1 Gain Calculating→Amp1, Digital Amp2 Gain Calculating→Amp2)。
【０１５８】
次に、PLL Feed Forward Real-time Actuator部400は、Digital Amp1部102及びDigital Amp2部103にAmp1,Amp2を設定する（ステップS13;PLL Setting)。
【０１５９】
＜二つ目の制御回路；Automatic Phase/Frequency Detection Controller部500の処理動作＞
二つ目の制御回路であるAutomatic Phase/Frequency Detection Controller部500は、Jitter/Wander Detector部200及びFrequency Change Slope Detector部300内の動作を自動で最適化する機能を持つ。
【０１６０】
Automatic Phase/Frequency Detection Controller部500の詳細フロー（Automatic Phase/Frequency Detection Control Flow）を図１８に示す。
【０１６１】
Automatic Phase/Frequency Detection Controller部500は、各ユーザ設定データ（USER Setting）を受信し（ステップA1）、その受信した各ユーザ設定データを基に、FFTポイント数の算出処理を行う（ステップA2）。各ユーザ設定データ（USER Setting）としては、例えば、以下の情報が挙げられる。
【０１６２】
位相比較器変換利得(e.g. EX-OR，SR-FF，D-FF etc.)
位相比較周波数(?Hz)
PLLサンプリング周波数(?Hz)
VCO可変特性(?ppm/?V)
VCO APR(?ppm)
Pull-in/Hold-in Range(?ppm)
Memory Depth (?sec)
FFT Frequency Band Width
FFT Sampling Frequency
FFT Maximum Point
【０１６３】
本実施形態では、以下のようになっているものとする。
位相比較器変換利得→D-FF
位相比較周波数(?Hz)→100kHz
PLLサンプリング周波数(?Hz)→311.04MHz
VCO可変特性(?ppm/?V)→100ppm/1V
VCO APR(?ppm)→150ppm
Pull-in/Hold-in Range(?ppm)→±100ppm
Memory Depth (?sec)→1μs
FFT Frequency Band Width→1Hz〜1kHz
FFT Sampling Frequency→10kHz
FFT Maximum Point→500point
【０１６４】
＜ステップA2;FFTポイント数算出＞
まず、Automatic Phase/Frequency Detection Controller部500は、以下の算出式を満足するか否かを判定する（ステップA21）。
【０１６５】
FFT Sampling Frequency/FFT Band Width Low Frequency<FFT Max Point ?
【０１６６】
上記式を満足する場合は（ステップA21/Yes）、Automatic Phase/Frequency Detection Controller部500は、FFT PointをFFT sampling Frequency/FFT Band Width Low Frequencyに設定する（FFT Point=FFT Sampling Frequency/FFT Band Width Low Frequency;ステップA22）。
【０１６７】
また、上記式を満足しない場合は（ステップA21/No）、Automatic Phase/Frequency Detection Controller部500は、FFT Pointを以下の式で算出する（ステップA23）。
【０１６８】
FFT Point→Partition/decade
【０１６９】
そして、Automatic Phase/Frequency Detection Controller部500は、FFT PointをFFT Max Point/decade Numberに設定する（FFT Point=FFT Max Point/decade Number;ステップA24）。
【０１７０】
例えば、FFT周波数範囲が1Hz〜1kHzで、FFTサンプリング周波数が10kHzの場合、通常FFTポイント数は10kHz/1Hz=10000ポイントとなる。しかし、FFT処理能力の問題からFFT最大ポイント数が500ポイントに制限される場合は、期待したポイント数でFFT処理できない（ステップA21/No）。この場合、周波数Decade単位でFFT周波数を分割する（ステップA23）。この場合、1Hz〜10Hz，10Hz〜100Hz，100Hz〜1kHzの3帯域に分割することになる。
【０１７１】
実際のFFTポイント数は、500ポイント/3分割=166ポイントと算出できる（ステップA24）。一般的にFFTポイント数は、2のべき乗であるので、最終的には、128ポイント×3帯域でFFT処理を実行することになる。
【０１７２】
次に、Automatic Phase/Frequency Detection Controller部500は、FFT処理のためのDigital Filterの遮断周波数（fc）の算出を行う（ステップA3）。
【０１７３】
＜ステップA3;Digital Filterの遮断周波数算出＞
【０１７４】
Automatic Phase/Frequency Detection Controller部500は、ステップA21において、FFT sampling Frequency/FFT Band Width Low FrequencyがFFT Max Pointより小さい場合は（ステップA21/Yes）、Digital Filter fcをFFT Band Width High Frequencyに設定する（ステップA31）。
【０１７５】
また、ステップA21において、FFT sampling Frequency/FFT Band Width Low FrequencyがFFT Max Point以上の場合は（ステップA21/No）、Digital Filter fcをFFT Band Width High Frequencyに設定する（ステップA32）。
【０１７６】
例えば、FFT周波数範囲が100Hz〜1kHzで、FFTサンプリング周波数が10kHz、最大FFTポイント数が500ポイントの場合、FFTポイント数は100ポイントのため、遮断周波数は、FFT周波数範囲の高周波側の1kHzとなる（ステップA31）。
【０１７７】
また、FFT周波数範囲が1Hz〜1kHzで、FFTサンプリング周波数が10kHz、最大FFTポイント数が500ポイントの場合、FFTポイントは前記の通り、128ポイント×3帯域となるため、FFT分割帯域毎の高周波側である1kHz，100Hz，10Hzが、遮断周波数として算出されることになる（ステップA32）。
【０１７８】
次に、Automatic Phase/Frequency Detection Controller部500は、FFT処理の高精度化のためのディザリング処理用アンプゲインの算出を行う（ステップA4）。
【０１７９】
＜ステップA4;FFTディザリング処理用アンプゲイン算出＞
【０１８０】
Automatic Phase/Frequency Detection Controller部500は、Dithering Amp FactorをPLL Sampling Frequency^-1/100psに設定する（Dithering Amp Factor=PLL Sampling Frequency^-1/100ps;ステップA41）。
【０１８１】
期待するジッタ・ワンダの検出精度にもよるが、一般的に10Gbps信号のジッタ解析を行う場合には、最低でも「100ps（10Gbps 1bit分解能）」精度は必要であるから、擬似的にPLLサンプリング周期が「100ps」となるようにディザリング処理する必要がある。
【０１８２】
実際のJitter/Wander Detector部200内Dithering Amp1部201では、アンプゲイン分乗算し、Dithering Amp2部205では、逆にアンプゲイン分除算することになる。例えば、PLLサンプリング周期が3.2nsの場合は、32倍のディザリング処理を行うことになる。
【０１８３】
次に、Automatic Phase/Frequency Detection Controller部500は、周波数急変検出のための位相変動閾値の算出を行う（ステップA5）。
【０１８４】
＜ステップA5;位相変動閾値算出＞
まず、Automatic Phase/Frequency Detection Controller部500は、以下の式を満足するか否かを判定する（ステップA51）。
【０１８５】
Memory Depth/2=Memory Slip Point/2<Jitter Tolerance Mask 311.04MHz 64bit ?
【０１８６】
Automatic Phase/Frequency Detection Controller部500は、上記式を満足する場合は（ステップA51/Yes）、Phase ThresholdをMemory Slip Point/2に設定する（Phase Threshold = Memory Slip Point/2；ステップA52）。
【０１８７】
また、上記式を満足しない場合は（ステップA51/No）、Phase Thresholdを64bitに設定する（Phase Threshold =64bit；ステップA53）。
【０１８８】
設定閾値の基本思想は、位相変動閾値検出後の高速追従速度を考慮し、メモリ容量の1/2とする。但し、入力ジッタ成分が周波数急変状態として誤検出されぬよう、国際勧告化されているJitter Tolerance Mask上の最大ジッタ振幅である311.04MHz 64bit分以上の設定閾値とする。
【０１８９】
次に、Automatic Phase/Frequency Detection Controller部500は、周波数急変検出のための過去データ保持周期の算出を行う（ステップA6）。
【０１９０】
＜ステップA6;過去データ保持周期算出＞
まず、Automatic Phase/Frequency Detection Controller部500は、以下の式を満足するか否かを判定する（ステップA61）。
【０１９１】
Frequency Settling Time at a Phase Threshold Point < PLL Phase Compare Time ?
【０１９２】
Automatic Phase/Frequency Detection Controller部500は、上記式を満足する場合は（ステップA61/Yes）、TAP Intervalを1に設定する（TAP Interval=1；ステップA62）。
【０１９３】
また、上記式を満足しない場合は（ステップA61/No）、TAP IntervalをFrequency Settling Time at a Phase Threshold Point/PLL Phase Compare Timeに設定する（TAP Interval=Frequency Settling Time at a Phase Threshold Point/PLL Phase Compare Time；ステップA54）。
【０１９４】
本実施形態の周波数急変検出方法は、PLL位相比較周期毎に位相データを保持可能なTAP部301からの過去データとPLL部100からの現在データとを比較する。しかし、PLL位相比較周期によっては、周波数急変による位相変動時間が短いと、周波数急変を検出することができないため（見かけ上、ワンダに同期するため)、過去データを保持するためのTAP数を周波数引き込み時間分確保する必要がある。
【０１９５】
例えば、位相比較周波数100kHz（=10μs）で、位相変動閾値までの引き込み時間が約2msの場合は、TAP数が200以上必要ということになる。
【０１９６】
＜本実施形態のPLL回路の作用・効果＞
このように、本実施形態のPLL回路は、PLL部100の位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態をリアルタイムに検出、解析し、その結果を基に、PLL部100のループゲインを制御する。これにより、本来トレードオフ関係であるジッタ・ワンダ抑圧性能と周波数追従性能とについて、ジッタ・ワンダ抑圧性能を満足しつつ、高速な周波数追従性能を同時に実現することができる。
【０１９７】
また、本実施形態のPLL回路は、０スタッフジッタをSDH信号などの周波数監視で検出するのではなく、PLL部100の位相比較データを基に、ジッタ・ワンダ成分をFFT処理によりリアルタイムに検出、解析し、その結果をリアルタイムにPLL部100に反映することでジッタ・ワンダを抑圧する。これにより、システムを安価で実現することができる。
【０１９８】
また、本実施形態のPLL回路は、カスケードワンダの発生を予測するのではなく、PLL部100の位相比較データを基に、ジッタ・ワンダ成分をFFT処理によりリアルタイムに検出、解析し、その結果をリアルタイムにPLL部100に反映することで、カスケードワンダを抑圧することができる。
【０１９９】
また、本実施形態のPLL回路は、PLL部100の位相比較データを基に、周波数急変状態をリアルタイムに検出、解析し、その結果をリアルタイムにPLL部100に反映することで周波数追従性能を確保することができる。
【０２００】
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
【０２０１】
例えば、上述した図５に示すPLL回路を構成する各部100,200,300,400,500の制御動作は、ハードウェア、または、ソフトウェア、あるいは、両者の複合構成を用いて実行することも可能である。
【０２０２】
なお、ソフトウェアを用いて処理を実行する場合には、処理シーケンスを記録したプログラムを、専用のハードウェアに組み込まれているコンピュータ内のメモリにインストールして実行させることが可能である。あるいは、各種処理が実行可能な汎用コンピュータにプログラムをインストールして実行させることが可能である。
【０２０３】
例えば、プログラムは、記録媒体としてのハードディスクやROM（Read Only Memory）に予め記録しておくことが可能である。あるいは、プログラムは、リムーバブル記録媒体に、一時的、あるいは、永続的に格納（記録）しておくことが可能である。このようなリムーバブル記録媒体は、いわゆるパッケージソフトウエアとして提供することが可能である。なお、リムーバブル記録媒体としては、フロッピー（登録商標）ディスク、CD-ROM（Compact Disc Read Only Memory）、MO（Magneto optical）ディスク、DVD（Digital Versatile Disc）、磁気ディスク、半導体メモリなどが挙げられる。
【０２０４】
なお、プログラムは、上述したようなリムーバブル記録媒体からコンピュータにインストールすることになる。また、ダウンロードサイトから、コンピュータに無線転送することになる。また、ネットワークを介して、コンピュータに有線で転送することになる。
【０２０５】
また、本実施形態におけるPLL回路は、上記実施形態で説明した処理動作に従って時系列的に実行されるのみならず、処理を実行する装置の処理能力、あるいは、必要に応じて並列的にあるいは個別に実行するように構築することも可能である。
【符号の説明】
【０２０６】
１００    PLL部
２００    Jitter/Wander Detector部200
３００    Frequency Change Slope Detector部
４００    PLL Feed Forward Real-time Actuator部
５００    Automatic Phase/Frequency Detection Controller部
１０１    Phase Detector部
１０２    Digital Amp1部
１０３    Digital Amp2部
１０４    Integrator部
１０５    ADDER部
１０６    DAC部
１０７    VCO部
１０８    Divider部
２０１    Dithering Amp1部
２０２    Digital Filter部
２０３    FFT処理部
２０４    Absolute部
２０５    Dithering Amp2部
３０１    TAP部301
３０２    Compare部
３０３    Phase Threshold部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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