(57)【要約】【課題】  メモリ素子間の特性ばらつきを少なくし、全ての素子で、特に所望のデータ保持寿命を確保できるメモリ素子を提供する。【解決手段】  電気パルス印加によって原子配列を変えて抵抗情報を変化させる抵抗変化記録層１１とを有し、抵抗変化記録層１１は、互いに組成の異なる第１相変化層１Ａと第２相変化層２Ａとが、２回以上繰り返し積層され、第１相変化層１Ａの少なくとも一層、及び、前記第２相変化層１Ａの少なくとも一層が、非晶質状態と結晶状態との間で相変化し、情報を記憶する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
周辺回路を含む半導体基板と、
前記半導体基板上に設けられたメモリ選択素子と、
前記メモリ選択素子と電気的に接続され、電気パルスの印加によって原子配列を変えて抵抗値を変化させる抵抗変化記録層とを有し、
前記抵抗変化記録層は、互いに組成の異なる第１相変化層と第２相変化層とが、２回以上繰り返し積層され、
前記第１相変化層の少なくとも一層、及び、前記第２相変化層の少なくとも一層が、非晶質状態と結晶状態との間で相変化し、情報を記憶することを特徴とする半導体記憶装置。
【請求項２】
前記第１相変化層は、Ｇｅ及びＴｅにより構成され、前記第２相変化層は、Ｇｅを除くその他の一つの元素Ｘと、Ｓｂ及びＴｅの３元素から構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２相変化層を構成する元素Ｘは、Ｇｅと安定な２元化合物を形成しないことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第２相変化層を構成する元素Ｘは、Ａｌ、Ｂｉ、Ｇａ、Ｉｎ、Ｐｂのうちの少なくとも１つであることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記第１相変化層の膜厚は、前記第１相変化層の物質の結晶核の大きさより小さく、
前記第２相変化層の膜厚は、前記第２相変化層の物質の結晶核の大きさより小さいことを特徴とする請求項１に記載の半導体記憶装置。
【請求項６】
前記第１相変化層及び第２相変化層は、安定な化合物組成あるいは共晶組成を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項７】
周辺回路を含む半導体基板と、
前記半導体基板上に設けられたメモリ選択素子と、
前記メモリ選択素子と電気的に接続され、電気パルスの印加によって原子配列を変えて抵抗値を変化させる抵抗変化記録層とを有し、
前記抵抗変化記録層は、第１相変化層と、前記第１相変化層と組成が異なる第２相変化層と、前記第１及び第２相変化層と組成が異なる第３相変化層が積層されて構成されていることを特徴とする半導体記憶装置。
【請求項８】
第１相変化層はＧｅ及びＴｅにより構成され、
第２相変化層はＳｂ及びＴｅにより構成され、
第３相変化層は、Ｇｅを除くその他の一つの元素Ｘ及び、ＳｂとＴｅのいずれか一方の、２元素により構成されていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第３相変化層を構成する元素Ｘは、Ｇｅと安定な２元化合物を形成しないことを特徴とする請求項８に記載の半導体記憶装置。
【請求項１０】
前記第３相変化層を構成する元素Ｘは、Ａｌ、Ｂｉ、Ｇａ、Ｉｎ、Ｐｂのうちの１つであることを特徴とする請求項８に記載の半導体記憶装置。
【請求項１１】
前記第３相変化層の上面および下面の両方には、前記第１相変化層が接しないように積層される請求項８に記載の半導体記憶装置。
【請求項１２】
前記第１相変化層の膜厚は、前記第１相変化層の物質の結晶核の大きさより小さく、
前記第２相変化層の膜厚は、前記第２相変化層の物質の結晶核の大きさより小さく、
前記第３相変化層の膜厚は、前記第３相変化層の物質の結晶核の大きさより小さいことを特徴とする請求項７に記載の半導体記憶装置。
【請求項１３】
前記第１相変化層、前記第２相変化層、及び、前記第３相変化層は、安定な化合物組成あるいは共晶組成を有することを特徴とする請求項７に記載の半導体記憶装置。
【請求項１４】
前記第１相変化層の少なくとも一層、前記第２相変化層の少なくとも一層、及び、前記第３相変化層の少なくとも一層が、非晶質状態と結晶状態との間で相変化し、情報を記憶することを特徴とする請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、相変化材料を含む記憶素子を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置のうち、いわゆるフラッシュメモリが広く知られており、近年、パーソナルコンピュータやデジタルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大にはメモリセル面積の縮小によるビットコストの低減が重要な要素であるが、微細化を進めるほど電極間の絶縁破壊による不良化が生じ易いことなどから、微細化は困難になると予想される。このような状況の中、微細化に適した記憶素子として抵抗素子を用いる相変化メモリやＲｅＲＡＭなどが研究されている。
【０００３】
相変化メモリは、非晶質状態または結晶状態にある相変化材料の電気抵抗の差、即ち、非晶質の高抵抗状態と結晶の低抵抗状態を、電流量あるいは電圧変化で検出する記憶装置である。例えば、公知の技術文献として特許文献１などがある。本発明は、この相変化メモリの素子構造および製造方法に関するものである。
【０００４】
相変化メモリの基本的なメモリセルの構造は、記憶素子（相変化材料）と選択素子とを電気的に接続した構造である。相変化メモリは、選択素子から電流を加えることで記憶素子に発生するジュール熱により相変化材料を結晶状態、もしくは非晶質状態にすることで情報を記憶、保持する。その書換えは、以下のように行なう。電気的に高抵抗の非晶質状態にする場合、大電流を印加し記憶素子の温度が融点以上となるようにした後、電流を急激に遮断することで、相変化材料を急冷する。電気的に低抵抗の結晶状態にする場合は、印加する電流を制限して融点以下、結晶化温度以上の中間的温度に保持すればよい。一般に記憶素子の抵抗値は相変化により２桁から３桁変化する。このため、相変化メモリは、結晶か非晶質かによって読み出し信号が大きく異なり、センス動作が容易である。以上の動作原理は非特許文献１に記載されている。
【０００５】
以上のような動作原理によるため、相変化メモリの性能は、記録層として用いる相変化材料の性質によって大きく左右される。現在では、Ｇｅ２Ｓｂ２Ｔｅ５化合物を記録層として使用するものを中心に研究が進められており、例えば、特許文献１にＧｅＳｂＴｅを用いた記録素子が開示されている。また、非特許文献１には、Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜を用いた相変化メモリで、１０１２回の書換えが可能であることが示されている。
【０００６】
記録層としては、Ｇｅ２Ｓｂ２Ｔｅ５とは異なる材料も使用することができ、すでに多数の相変化材料が開示されている。また、Ｇｅ、Ｓｂ、Ｔｅの３元素に加えて、第４の元素をドープして、材料の性質を調整し、メモリ素子の性能を向上させることができる。例えば、特許文献２には、ＩｎＧｅＳｂＴｅの組成を有する相変化材料およびそれを用いた記憶素子が開示されている。これは、Ｇｅ２Ｓｂ２Ｔｅ５では不足している熱的安定性を高め、メモリ素子のデータ保持寿命を向上することを目的とした相変化材料である。また、特許文献３には、ＧｅＳｂＴｅに窒素を添加したものも報告されている。そのほかにも、ＳｉＧｅＳｂＴｅ、ＧｅＳｂＢｉＴｅ、ＧｅＡｓＴｅ、ＡｇＩｎＳｂＴｅなど多数の相変化材料を用いることが可能である。
【０００７】
なお、本願発明を出願するに当たって、公知例調査を行ったところ、関連する文献として、特許文献４が発見された。特許文献４の図９には、Ｇｅ２Ｓｂ２Ｔｅ５で構成される記録層の上部に、断熱層として、ＧｅＴｅで構成される第１断熱層と、Ｓｂ２Ｔｅ３で構成される第２断熱層が積層されることが記載されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−１０９７９７号公報
【特許文献２】特開２００８−１７７５７０号公報
【特許文献３】特開２００６−１５６８８６号公報
【特許文献４】ＵＳ２００６／００３９１９２号公報
【非特許文献】
【０００９】
【非特許文献１】「アイ・トリプル・イー  インターナショナル・エレクトロン・デバイス・ミーティング、テクニカル・ダイジェスト（IEEE International Electron Devices meeting、TECHNICAL DIGEST）」、（米国）、２００１年、ｐ．８０３−８０６
【発明の概要】
【発明が解決しようとする課題】
【００１０】
我々は、メモリ素子の性能向上を目的として記録層の検討を行なったところ、以下のような問題が明らかとなった。すでに説明したように、相変化材料は、多くの場合、３以上の元素から構成されている。それぞれの構成元素は、メモリ素子の特性を調整するために必要な元素であるが、構成元素が多くなるほど、メモリ素子内の相変化材料の組成の均一性を制御するのが困難であり、素子間ばらつきは大きくなる。例えば、ＩｎＧｅＳｂＴｅ相変化材料を用いたメモリ素子の場合、典型的な素子のデータ寿命は、ＧｅＳｂＴｅ相変化材料を用いたメモリ素子のそれよりも長い。しかしながら、素子によっては、ＧｅＳｂＴｅ相変化材料を用いた場合と同じ程度の寿命しか持たないものもある。
【００１１】
すなわち、典型的な素子のデータ寿命が長くても、記憶装置としての寿命は多数あるメモリ素子のなかで、データ寿命の最も短い素子の特性で決まってしまうため、ＩｎＧｅＳｂＴｅ相変化材料を用いても特性向上には限界がある。この理由は、データ保持寿命が、相変化材料のマクロな組成ではなく、素子内部の微細な組成で決まっているためである。より具体的には、データ寿命向上に寄与するＩｎ原子とＧｅ原子が互いに結合しにくい元素であることによる。図３に模式的に示したように、ＩｎＧｅＳｂＴｅ単独の相変化層１０として用いたときには、不規則にＩｎ、Ｇｅ、Ｓｂ、Ｔｅが分布するが、ＧｅとＩｎが接する部分には結合が形成されず、Ｉｎ−ＴｅまたはＩｎ−Ｓｂ−Ｔｅのような塊として分相してしまうのである。このように、ＩｎＴｅとＧｅＳｂＴｅに分相してしまうと、素子によってはＧｅＳｂＴｅと同程度のデータ寿命しか得られないことがある。したがって、ミクロな観点で記録層の原子間の化学結合様式を制御して、適切に相変化を生じさせることが、データ寿命の向上と素子間ばらつき低減に極めて重要であることが明らかになった。
【００１２】
本発明の目的は、このようなメモリ素子間の特性ばらつきを少なくし、全ての素子で、特に所望のデータ保持寿命を確保できるメモリ素子を提供することにある。
【００１３】
なお、特許文献４に記載される断熱層は結晶状態が維持され、記録層としては用いられていない。
【課題を解決するための手段】
【００１４】
本願の第１の発明は、記録を担う抵抗変化記録層が１種類の材料ではなく、互いに組成の異なる第１相変化層と第２相変化層とが積層されている構造とした、相変化メモリである。
【００１５】
本願の第２の発明は、記録を担う抵抗変化記録層が１種類の材料ではなく、互いに組成の異なる３種類以上の相変化層が積層されている構造とした、相変化メモリである。
【００１６】
すでに述べたように、従来のように、４元素以上を含む相変化層を単独で形成する場合は、互いに結合しにくい元素どうしが内部で分離してしまって、安定な化合物に変化することになるが、このような分離が空間的にランダムに起こることが問題である。本発明の方法によれば、安定な化合物層を独立に堆積して、元々、相分離が起こったような安定状態で形成されており、動作中に意図しないランダムに相分離が起こることは無い。データ寿命向上に寄与する原子結合鎖は、人工的に制御されて界面に形成でき、すべての素子でデータ寿命が確保することができる。
【発明の効果】
【００１７】
相変化材料のランダムな分相の発生を防止することができるので、メモリ素子間での特性のばらつきが少なく、特に全ての素子で長いデータ寿命を確保した相変化メモリを提供することが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明のメモリ素子の一形態の主要部を示す断面図である。
【図２】本発明のメモリ素子の一形態の効果を模式的に表す図である。
【図３】従来技術の問題点を模式的に表す図である。
【図４】本発明のメモリ素子の一形態の主要部を示す断面図である。
【図５】本発明のメモリ素子の一形態の効果を模式的に表す図である。
【図６】本発明のメモリ素子の他の一形態の主要部を示す断面図である。
【図７】本発明のメモリ素子の一形態の主要部を示す断面図である。
【図８】本発明のメモリ素子の一形態の主要部を示す断面図である。
【図９】本発明のメモリ素子の一形態の主要部を示す断面図である。
【図１０】本発明の実施例の半導体装置のメモリマトリクスの要部断面図である。
【図１１】本発明の実施例の半導体装置のメモリマトリクスの要部上面図である。
【図１２】本発明の実施例の半導体装置のメモリマトリクスの要部断面図である。
【図１３】本発明の実施例の半導体装置のメモリマトリクスの要部断面図である。
【図１４】本発明の実施例の半導体装置のメモリマトリクスの要部断面図である。
【図１５】本発明の実施例の半導体装置の製造工程中の断面図である。
【図１６】図１５に続く、半導体装置の製造工程中の断面図である。
【図１７】図１６に続く、半導体装置の製造工程中の断面図である。
【図１８】図１７に続く、半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図の一形態である。
【図２０】図１９に続く半導体装置の製造工程中の断面図の一形態である。
【図２１】図１９の半導体装置の製造工程中の上面図である。
【図２２】図２０に続く半導体装置の製造工程中の断面図を示す。
【図２３】図２２に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【実施例１】
【００１９】
本願の第１の実施例は、図１に示すように、上部電極６と下部電極５の間に記録層として用いられる抵抗変化記録層１１で構成される。抵抗変化記録層１１は、その組成がＧｅ−Ｔｅである第１相変化層１Ａと、その組成がＩｎ−Ｓｂ−Ｔｅである第２相変化層２Ａの２種類の相変化層を周期的に積層した、超格子状の構造とする。
【００２０】
本実施例の構成によれば、第１相変化層１Ａおよび第２相変化層２Ａの各々は、２元素または３元素からなっているが、第１相変化層１Ａを構成するＧｅとＴｅ、第２相変化層２Ａを構成するＩｎとＳｂとＴｅは互いに結合しやすい元素であり、その熱的安定状態において、化合物または共晶を形成する安定な材料であるため、過剰元素の析出あるいは異種化合物への相分離が起こりにくい。第１相変化層１Ａまたは第２相変化層２Ａの単独で記録層を構成した場合は結晶化しやすくデータ寿命は不十分であるが、これらの膜を充分に薄くて繰り返し積層した構造を形成すると、図２に示すように、両者の層の界面において、ＳｂとＴｅを媒介としたＧｅとＩｎの強固なチェーン状原子結合（例えば、−Ｉｎ−Ｓｂ−Ｇｅ−Ｔｅ−など）が形成され、データ寿命が確保可能である。
【００２１】
以上のような機構から考えると、第２相変化層２Ａは、Ｉｎ−Ｓｂ−Ｔｅに替えて、Ｘ−Ｓｂ−Ｔｅとしても良い。ここで、Ｘは、Ｇｅと化学結合を形成しないが，Ｓｂ，Ｔｅとは化学結合を形成する元素であって、例えば、Ａｌ、Ｉｎ、Ｇａ、Ｂｉ、Ｐｂとする。
【００２２】
元素Ｘの選択は、第２相変化層２Ａの融点が、第１相変化層１Ａの融点と近いことが望ましい。例えば、ＸはＧａ、Ｉｎが望ましい。融点が大きく異なる材料や組成を用いた場合には、一部の層のみ相変化が困難になるなど、記録動作の安定性が保つことができない可能性がある。また、動作中に融点の低い層の元素が隣接する層に拡散してしまうと、本発明の効果が小さくなる。
【００２３】
また、各層の組成については、安定な化合物組成、または、共晶組成を用いるほうが望ましい。安定な化合物組成や共晶組成の場合、構成する原子が決まった割合で化学結合を形成しており、課題で記載したような意図しない分相ができにくいためである。本実施例の、Ｇｅ−ＴｅであればＧｅＴｅ、Ｉｎ−Ｓｂ−ＴｅであればＩｎ３ＳｂＴｅ２が、安定な化合物を形成する組成として挙げられる。材料の組成は、同じ層の内部でも数ｎｍオーダーの局所的に見れば場所によって異なるが、層内部の平均的な組成が上記の組成になっていれば良い。
【００２４】
図２では積層数を３周期としているが、各層をより薄くして積層数を増やしたほうが発明の効果が発揮される。第１、及び、第２相変化層１Ａ、２Ａの各層の膜厚としては、夫々の層を構成する物質で決まる結晶核の大きさより小さくするのが良い。データ消失の原因である結晶化は、非晶質の相変化層の内部で、微細な結晶の核が発生し、それが成長していくことによって進行する。各相変化層の膜厚を、結晶核の大きさよりも小さくすると、原理的に、結晶核が発生しにくくなる。例えば、本実施例で挙げている第２相変化層２ＡのＩｎ−Ｓｂ−Ｔｅなどの３元素を含む材料では、結晶核半径はおよそ１５ｎｍであるので、第２相変化層の厚さを１５ｎｍ以下とすると、本発明の効果が特に大きく得られる。
【００２５】
一方、上部電極６や下部電極５と接している部分では、相変化層の各元素の結合が強くなってしまい、書き換え特性が悪くなる可能性がある。このような事象を防止するために、本実施例では、積層数を増やし、抵抗変化記録層１１の体積を大きくしている。これにより、上部電極６や下部電極５から物理的に離れている相変化層により、安定した書き換えが実現できる。
【００２６】
なお、本実施例では、情報は、積層された第１相変化層１Ａ、第２相変化層２Ａの両方が、非晶質状態及び結晶状態と相変化することで記憶、保持される。ここで、情報の記憶、保持と言う観点から見れば、積層された第１相変化層１Ａ及び第２相変化層２Ａの全てで相変化する必要はなく、積層された複数の第１相変化層１Ａと第２相変化層２Ａのうち少なくとも第１相変化層１Ａの１層及び第２相変化層２Ａの１層が相変化すれば、情報の記憶、保持が可能である。
【実施例２】
【００２７】
第２の実施例は、図４に示すように、上部電極６と下部電極５の間に、その組成がＧｅ−Ｔｅである第１相変化層１Ｂと、その組成がＳｂ−Ｔｅである第２相変化層２Ｂと、その組成がＩｎ−Ｔｅである第３相変化層３Ｂの３種の材料を積層した、超格子状の構造からなる抵抗変化記録層１２を有する相変化メモリである。
【００２８】
抵抗変化記録層１２を構成する材料は３種あるが、各相変化層はＴｅともう１つの元素を含む２元材料と成っており、その熱的安定状態において、化合物または共晶を形成する安定な材料である。実施例１の場合に比べて、それぞれの材料が構成元素の少ないより単純な材料であるため、析出や相分離はさらに起こりにくい。各層はいずれも単独で記録層を構成した場合は、結晶化しやすく、高いデータ寿命を示さないが、これらの材料の薄膜を繰り返し積層した構造を形成することにより、図５に模式的に示すように、ＳｂとＴｅを媒介としたＧｅとＩｎの強固なチェーン状原子結合を制御性高く作ることが出来、データ寿命が確保可能である。
【００２９】
より安定なチェーン状原子結合を形成するためには、各層を積層する順番は、第１相変化層１Ｂ（Ｇｅ−Ｔｅ）、第２相変化層２Ｂ（Ｓｂ−Ｔｅ）、第３相変化層３Ｂ（Ｉｎ−Ｔｅ）、第２相変化層２Ｂ（Ｓｂ−Ｔｅ）といった周期として、互いに結合しにくい第１相変化層１Ｂ（Ｇｅ−Ｔｅ）と第３相変化層３Ｂ（Ｉｎ−Ｔｅ）が接しないように行なうことが望ましい。第１相変化層１Ｂ（Ｇｅ−Ｔｅ）と、第３相変化層３Ｂ（Ｉｎ−Ｔｅ）が接すると、結合チェーンが分断されてしまい、本発明の効果は小さくなる。
【００３０】
第３相変化層３ＢのＩｎ−Ｔｅに替えて、Ｘ−Ｔｅ、または、Ｘ−Ｓｂとしても良い。ここで、Ｘは、Ｇｅと化学結合を形成しないが，Ｓｂ，Ｔｅとは化学結合を形成する元素であって、例えば、Ａｌ、Ｉｎ、Ｇａ、Ｂｉ、Ｐｂである。第３相変化層３Ｂをこのように変更しても、Ｇｅを含む第１相変化層１Ｂと、Ｘを含む第３相変化層３Ｂが接しないように積層すれば、本発明の効果は高まることになる。
【００３１】
また、各層の組成については、実施例１と同様に安定な化合物組成、または、共晶組成を用いるほうが望ましい。本実施例であれば、ＧｅＴｅ、Ｓｂ２Ｔｅ３、Ｉｎ２Ｔｅ３が安定な化合物組成である。そのほかにも第２相変化層２Ｂの材料Ｓｂ−Ｔｅでは共晶組成Ｓｂ７０Ｔｅ３０でもよい。第３相変化材料３ＢのＩｎ−ＴｅではＩｎＴｅまたはＩｎ３Ｔｅ４等でも安定な化合物組成であり、これらを用いても良い。材料の組成は、同じ層の内部でも数ｎｍオーダーの局所的に見れば場所によって異なるが、層内部の平均的な組成が上記の組成になっていれば良い。
【００３２】
元素Ｘの選択は、第３相変化層３Ｂの融点が、第１、第２相変化層１Ｂ、２Ｂの融点と近いことが望ましい。例えば、ＸはＧａ、Ｉｎが望ましい。融点が大きく異なる材料や組成を用いた場合には、一部の層のみ相変化が困難になるなど、記録動作の安定性が保つことができない可能性がある。また、動作中に融点の低い層の元素が隣接する層に拡散してしまうと、本発明の効果は小さくなる。
【００３３】
また、図４では積層数を３周期としているが、各層をより薄くして積層数を増やしたほうが発明の効果が発揮される。第１、第２、第３の各相変化層１Ｂ、２Ｂ、３Ｂの膜厚としては、夫々の層を構成する物質で決まる結晶核の大きさより小さくするのが良い。例えば、本実施例で用いている２元素を含む材料では、結晶核半径はおよそ１０ｎｍであるので、各相変化層の厚さを１０ｎｍ以下とすると、本発明の効果が特に大きく得られる。また、積層数を増やす理由は、実施例１と同様である。
【００３４】
なお、本実施例では、情報は、積層された第１相変化層１Ｂ、第２相変化層２Ｂ、及び、第３相変化層３Ｂが、非晶質状態及び結晶状態と相変化することで記憶、保持される。ここで、情報の記憶、保持と言う観点から見れば、積層された第１相変化層１Ｂ、第２相変化層２Ｂ、及び、第３相変化層３Ｂの全てで相変化する必要はなく、積層された複数の第１相変化層１Ｂ、第２相変化層２Ｂ、及び、第３相変化層３Ｂのうち少なくとも第１相変化層１Ｂの１層、第２相変化層２Ｂの１層、及び、第３相変化層３Ｂの１層が相変化すれば、情報の記憶、保持が可能である。
【００３５】
実施例１、２において、相変化素子の形状は、図１、図４に示すような、抵抗変化記録層の下にある下部電極５の面積が、抵抗変化記録層１１、１２および上部電極６の面積より小さい構造であるが、これに替えて、図６または７に示すような、下部電極５と抵抗変化記録層１１、１２と上部電極６とが同じ面積を有する構造としてもよい。  図１、または図４の構造の場合、下部電極５の加工形成と、上部電極６および抵抗変化記録層１１、１２の加工形成とが別の工程になるため、製造工程のステップが多くなる。図６、７の構造の場合は、上部電極６、抵抗変化記録層１１、１２、下部電極５が一つの工程で形成できるため、製造工程のステップ数はより少ない。ただし、ドライエッチングなどによって、上部電極６、抵抗変化記録層１１、１２、下部電極５を一括に加工することはより困難になるため、用いる電極材料や相変化材料、製造工程数などを考慮して、いずれかの構造を選択すれば良い。
【００３６】
また、図８、９のように、上下の電極５、６と抵抗変化記録層１１、１２との界面に、酸化物や窒化物からなる薄い剥がれ防止層７を挿入してもよい。これらの膜を挿入することにより、電極と相変化材料との間の接着力が強くなり、製造プロセス中の相変化材料の剥離を防止すること、メモリ素子の書換え可能回数を向上させることなどの効果が得られるとともに、相変化動作するときの発熱効率を高めて、プログラミング電流を低減する効果もある。剥がれ防止層７に用いる材料としては、例えばＴａ、Ｃｒ、Ｇｅなどの酸化物（Ｔａ２Ｏ５、Ｃｒ２Ｏ３、ＧｅＯ２）あるいは窒化物（ＴａＮ、ＣｒＮ，ＧｅＮ）が利用できる。剥がれ防止層７は、図８、９は上部、下部の両方の電極との界面に挿入した例であるが、上部電極６との界面のみ、下部電極５との界面のみであってもよい。接触する相変化材料と電極材料の接着性や、必要とされるメモリセルの抵抗値に合わせて、剥がれ防止層７が必要な界面に挿入すればよい。
【実施例３】
【００３７】
第３の実施例においては、本発明の一実施形態のメモリ素子を製造する方法を図面に基づいて説明する。なお、本実施例の製造工程を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００３８】
（記憶素子の断面・平面構造）
本実施の形態のメモリマトリクスの断面構造を図１０に示す。１０１は周辺回路を含む基板であり、１０２は紙面に対して平行に延在する第１金属配線である。１０３は第１ポリシリコン、１０４は第２ポリシリコン、１０５は第３ポリシリコン、これら３層で選択素子であるダイオードＤＩＯＤを形成している。１２１、１２２、１２３は記憶を担う抵抗変化材料であり、図の場合では、３種の抵抗変化材料の薄膜が３回繰り返して超格子状に積層されている。下部電極１１１と、１２１、１２２、１２３を積層した相変化層と、上部電極１１２が抵抗変化メモリ素子ＲＭを形成している。１０７は第２金属配線である。また、本実施例では、下部電極１１１と第３ポリシリコンとの間にバッファ層１０６を有している。バッファ層１０６は、下部電極１１１と第３ポリシリコンとの間の接触抵抗が高い場合には、シリサイド層とすれば良く、相互拡散が生じてしまう場合には、拡散防止層を設けるとよい。また、最上部の１３１ｂは、層間絶縁膜である。
【００３９】
本発明のメモリマトリクス上面図を図１１に示す。メモリマトリクスの構造をわかりやすくするために、ここでは第２金属配線１０７及び第１金属配線１０２及び周辺回路を含む基板１０１のみを示してある。図１０は図１１のＡ−Ａ’におけるメモリマトリクスの断面図にあたり、図１２は図１１のＣ−Ｃ’におけるメモリマトリクスの断面図にあたり、図１３は図１１のＢ−Ｂ’におけるメモリマトリクスの断面図にあたり、図１４は図１１のＤ−Ｄ’におけるメモリマトリクスの断面図にあたる。
【００４０】
（記憶素子の製造方法）
次に本実施の形態の相変化メモリの製造方法について図を用いて述べる。周辺回路を含む半導体基板上１０１に、第１金属配線層１０２、第１ポリシリコン１０３、第２ポリシリコン１０４、第３ポリシリコン１０５を順に堆積すると図１５のようになる。
【００４１】
第１ポリシリコン１０３の材料はホウ素、若しくは、ガリウム、インジウムの何れかを含むポリシリコン、第２ポリシリコン１０４の材料は真性ポリシリコン、第３ポリシリコン１０５の材料はリン、若しくは、砒素を不純物として含むポリシリコンであり、ＣＶＤ等の既知の技術を用いて形成する。
【００４２】
本実施の形態では、あらかじめポリシリコンとして形成する方法を例にとって説明したが、アモルファスシリコンとして成膜後、アニールにより結晶化しても、プロセス中の熱負荷を低減できるためよい。また、選択素子としてＰＩＮダイオードを例に説明するが、Ｐ＋／Ｎ−／Ｎ＋ダイオードを用いても同程度の性能を得られる。第１ポリシリコン１０３と第１金属配線１０２の間には、接触抵抗を下げるため、既知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイド等を形成してよい。
【００４３】
第１金属配線１０２の材料は、例えば、タングステンであり、ＣＶＤ法やスパッタリング法等の既知の技術を用いて形成する。特に、第１ポリシリコンがホウ素を含むポリシリコンの場合は、第１ポリシリコン１０３と第１金属配線１０２とが直接接合する構造として、第１金属配線１０２の材料をタングステンとすると接触抵抗が低いためより好ましい。第１金属配線１０２の膜厚は、１０ｎｍ以上１００ｎｍがよい。薄すぎると配線抵抗が高くなり、厚すぎると加工後の形状制御が困難となる。
【００４４】
第３ポリシリコン層の上に下部電極材料１１１を成膜する。下部電極材料１１１としては、プログラミング時に高温になっても記録層材料とあまり反応しない熱的、化学的に安定な材料、例えば、Ｗ、Ｍｏ、Ｔａ、ＴｉＮなどを用いる。下部電極材料１１１と第３ポリシリコン１０５との間の接触抵抗が高い場合や、構成元素の相互拡散が大きい場合は、これらの間に、ＴｉＳｉやＮｉＳｉなどのシリサイド層、あるいは、拡散防止層等のバッファ層１０６を形成してもよい。その膜厚が厚すぎると抵抗変化素子の駆動電圧が高くなるため、５０ｎｍ以下が好ましい。この状態は図１６のようになる。
【００４５】
続いて、第１抵抗変化素子ＲＭを構成する、第２相変化層１２１、第３相変化層１２２、第４相変化層１２３の薄膜を超格子状に繰り返し積層成膜する。第１相変化層１２１に用いる材料としては、Ｇｅ−Ｔｅを用いることができる。第２相変化層１２２に用いる材料としては、Ｓｂ−Ｔｅを用いることができる。第３相変化層１２３に用いる材料としては、Ｘ−ＴｅやＸ−Ｓｂ（ＸはＡｌ、Ｂｉ、Ｇａ、Ｉｎ、Ｐｂのうちのいずれか１つが望ましい）を用いることができる。
【００４６】
これら３種の材料を積層する順番は、互いに結合性の強い材料同士が接するように行なう。例えば、第１相変化記録層１２１としてＧｅ−Ｔｅ、第２相変化記録層１２２としてＳｂ−Ｔｅ、第３相変化記録層１２３としてＩｎ−Ｔｅを選択した場合は、互いに結合しないＩｎとＧｅが接する界面を存在しないように、１２１⇒１２２⇒１２３⇒１２２⇒１２１⇒１２２⇒１２３⇒１２２⇒１２１の周期で繰り返し積層する。仮に、１２１と１２３が接すると、互いに結合しないＩｎとＧｅが接してしまうので、個別の材料の特性によりデータ寿命が決まってしまい、積層による複合材料としての効果が小さくなる。１２１⇒１２２⇒１２３⇒１２２の４層を１周期として、３周期分繰り返して積層すると、図１７のようになる。図１７に示したのは、１２１⇒１２２⇒１２３⇒１２２⇒１２１⇒１２２⇒１２３⇒１２２⇒１２１⇒１２２⇒１２３⇒１２２と４層を１周期として３周期積層した場合である。
【００４７】
成膜方法としては、スパッタリング法、または、ＣＶＤ法を用いる。いずれの方法を用いる場合でも、全ての膜を積層するまでは大気に露出せず、真空槽内で連続的に成膜するほうが良い。スパッタリング法の場合は、各相変化層とほぼ同じ組成を有するスパッタリング・ターゲットを準備し、各層ずつ順に成膜する。複数のターゲットは、一つのチャンバー内にあっても全て設置されていても良いし、異なるチャンバーに配置されていても良い。後者の場合には、チャンバー間の基板の移動まで含めて真空槽内で行なうほうが良い。ＣＶＤ法を用いる場合は、一つのチャンバー内で、順次、反応性原料ガスを変えて、各相変化層を堆積しても良いし、各相変化層専用の複数のチャンバーを準備して堆積しても良い。また、本実施例の図には示さないが、上下の電極と相変化材料層との界面に薄い剥がれ防止層を挿入してもよい。剥がれ防止層に用いる材料としては、例えばＴａ、Ｃｒ、Ｇｅなどの酸化物（Ｔａ２Ｏ５、Ｃｒ２Ｏ３、ＧｅＯ２）あるいは窒化物（ＴａＮ、ＣｒＮ，ＧｅＮ）が利用できる。
【００４８】
続いて、記録層１２１の上に、上部電極材料１１２を成膜すると、図１８のようになる。上部電極１１２の材料としては、下部電極材料と同じく，プログラミング時に高温になっても記録層材料とあまり反応しない熱的、化学的に安定な材料、例えば、Ｗ、Ｍｏ、Ｔａ、ＴｉＮなどを用いる。
【００４９】
図１８で示した構造から、既知のリソグラフィ技術、ドライエッチング技術を用いて、上部電極１１２から第１金属配線１０２までを加工し、第１層間絶縁膜１３１ａを堆積した後の構造を図１９に示す。上部第３電極１１２から第１金属配線１０２まで加工された積層膜のパタンは、ワード線のパタンであり、隣接のパタンと平行して延在する。また、第１金属配線１０２は、不揮発性メモリの読み出し、及び書き込みが行えるよう、周辺回路を含む半導体基板１０１と電気的に接続されるが、図示は省略した。第１層間絶縁膜１３１ａの材料は、例えば、ＳｉＯ２であり、ＬＰ−ＣＶＤ法等の既知の技術を用いて形成する。
【００５０】
続いて、既知のＣＭＰ技術を用いて、上部電極１１２が露出するまで第１層間膜１３１ａを研磨した後の断面構造を図２０に、上面図を図２１に示す。メモリマトリクスの構造をわかりやすくするために、ここでは上部電極１１２及び周辺回路を含む基板１０１のみを示してある。図１７は図２１のＡ−Ａ’における断面図にあたる。
【００５１】
図２１で示した構造から、第２金属配線層１０７を堆積した後の構造を図２２に示す。第２金属配線１０７の材料は、例えば、タングステンであり、ＣＶＤ法等の既知の技術を用いて形成する。図２２で示した構造から、既知のリソグラフィ技術、ドライエッチング技術を用いて、第２金属配線１１８から第１ポリシリコン１０３を加工した後の構造を図２３に示す。第２金属配線１１８から第１ポリシリコン１０３までの積層膜のパタンは、ビット線のパタンであり、隣接のパタンと平行して延在する。また、第２金属配線１０７は、不揮発性メモリの読み出し、及び書き込みが行えるよう、周辺回路を含む半導体基板１０１と電気的に接続されるが、図示は省略した。図２３示した構造から、ＬＰ−ＣＶＤ法等の既知の技術を用いて層間絶縁膜１３１ｂを堆積し、既知のＣＭＰ技術を用いて層間膜１３１ｂを平坦化した後の構造が図１１にあたる。
【００５２】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。特に、すべての実施例において、電流が流れる方向に複数の相変化層が積層されているがこれに限定されるものではない。また、実施例１では、２種類の組成の相変化層を積層し、実施例２では、３種類の組成の相変化層を積層することを説明したが、４種類以上の組成の相変化層を積層してもよい。
【符号の説明】
【００５３】
１Ａ、１Ｂ・・・第１相変化層
２Ａ、２Ｂ・・・第２相変化層
３Ｂ・・・第３相変化層
５・・・下部電極
６・・・上部電極
７・・・剥がれ防止層
１０・・・相変化層
１１、１２・・・抵抗変化記録層
１０１・・・周辺回路を含む半導体基板
１０２・・・第１金属配線
１０３・・・第１ポリシリコン
１０４・・・第２ポリシリコン
１０５・・・第３ポリシリコン
１０６・・・バッファ層又はシリサイド層
１０７・・・第２金属配線
１１１・・・下部電極材料
１１２・・・上部電極材料
１２１・・・第１相変化層
１２２・・・第２相変化層
１２３・・・第３相変化層
１３１ａ、１３１ｂ・・・層間絶縁膜
ＤＩＯＤ・・・ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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