(57)【要約】【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。【選択図】図1
2011029661.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極上に絶縁膜を形成する工程と、
前記ゲート電極を挟んで前記半導体基板に窒素イオンを注入し、前記半導体基板内に窒素ドーピング領域を形成する工程と、
前記窒素イオンの投影飛程よりも大きい投影飛程で不純物イオンを前記ゲート電極を挟んで前記半導体基板に注入し、前記窒素ドーピング領域を含むソース／ドレイン領域を形成する工程と、
前記半導体基板に不純物を注入する工程の後に熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース／ドレイン領域はＰ型である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物イオンはホウ素イオンである請求項１に記載の半導体装置の製造方法。
【請求項４】
前記不純物イオンはフッ化ホウ素イオンである請求項１に記載の半導体装置の製造方法。
【請求項５】
前記ソース／ドレイン領域はＮ型である請求項１に記載の半導体装置の製造方法。
【請求項６】
前記不純物イオンはヒ素イオンである請求項１に記載の半導体装置の製造方法。
【請求項７】
前記窒素ドーピング領域の窒素濃度ピークは１０１９ｃｍ３から１０２１ｃｍ３の範囲にある請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関し、特に、窒素注入技術により素子の特性を向上させることのできる半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＭＯＳトランジスタの短チャネル効果を抑制するために、ＭＯＳトランジスタのソース／ドレイン接合面を浅く形成することが知られている。また、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す。）の短チャネル効果を抑制するためには、ＰＭＯＳトランジスタの電極材料としてＰ型又はＮ型にドープされた電極を用いることが効果的であり、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す。）の短チャネル効果を抑制するためには、ＮＭＯＳトランジスタの電極材料としてＮ型にドープされた電極を用いることが効果的である。更に、このことを利用して、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタからなるＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭＯＳ）トランジスタにおいて、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す。）にはＮ型にドープされたゲート電極を用い、ＰＭＯＳトランジスタにはＰ型にドープされたゲート電極を用いるデュアルゲートＣＭＯＳトランジスタが提案されている。
【０００３】
次に、従来技術により、ＰＭＯＳトランジスタのソース／ドレイン接合面を浅く形成する方法について図145〜図147を用いて説明する。図145〜図147は従来のＰＭＯＳトランジスタを示す図である。図145〜図147において、１はＮ型シリコン基板、２はＮ型シリコン基板１上に形成されたゲート酸化膜、３はゲート酸化膜２上に形成されたゲート電極、４はゲート電極３上に形成された酸化膜、５はゲート電極３の側壁に形成されたサイドウォール酸化膜、６はＮ型シリコン基板１上にチャネル領域10を挟んで形成されるＰ型のソース／ドレイン領域、７はＮ型シリコン基板１上に形成された素子分離酸化膜である。従来、ソース／ドレイン領域６の接合面を浅く形成するために、図145 に示すようにホウ素イオン（Ｂ+）よりも質量数の大きいフッ化ホウ素イオン（ＢＦ2+）をソース／ドレイン領域６に注入していた。あるいは、ホウ素イオンのチャネリング現象を防止するために、図146(a)に示すようにシリコンイオン（Ｓｉ+）あるいはゲルマニウムイオン（Ｇｅ+）をソース／ドレイン領域６に注入し、Ｎ型シリコン基板１をアモルファス化した後、図146(b)に示すようにホウ素イオン（Ｂ+）をソース／ドレイン領域６に注入していた。
【０００４】
また、ソース／ドレイン接合面を浅く形成した場合には、ソース／ドレイン領域のシート抵抗が増大するという問題が発生するため、図147に示すように、ソース／ドレイン領域に導伝性の高いチタンシリサイド８を設けることが提案されている。
【０００５】
図148は、従来のデュアルゲートＣＭＯＳトランジスタの一例を示す図である。図148において、11はＰ型シリコン基板、12はＰ型シリコン基板11上に形成された素子分離酸化膜、13はＰ型シリコン基板11内に形成されたＮウェル、14はＰ型シリコン基板11内に形成されたＰウェル、15はＰ型シリコン基板11上に形成されたゲート酸化膜、16はゲート酸化膜15上に形成されたポリシリコン膜であり、Ｐ型にドープされている。17はゲート酸化膜15上に形成されたポリシリコン膜であり、Ｎ型にドープされている。18はポリシリコン膜16及びポリシリコン膜17上に設けられたタングステンシリサイド膜である。ポリシリコン膜16上にタングステンシリサイド膜18を設けることにより、ＰＭＯＳトランジスタのポリサイドゲート構造のゲート電極が構成される。また、ポリシリコン膜17上にタングステンシリサイド膜18を設けることにより、ＮＭＯＳトランジスタのポリサイドゲート構造のゲート電極が構成される。19はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極上に設けられた酸化膜、20はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極の側壁に設けられたサイドウォール酸化膜、21はＰ型にドープされたＰＭＯＳトランジスタのソース／ドレイン領域であり、Ｎウェル13内にゲート電極を挟んで形成されている。22はＮ型にドープされたＮＭＯＳトランジスタのソース／ドレイン領域であり、Ｐウェル14内にゲート電極を挟んで形成されている。
【０００６】
次に図148に示すデュアルゲートＣＭＯＳトランジスタの製造方法について説明する。始めに、Ｐ型シリコン基板11の主表面に素子分離酸化膜12を形成し、ＰＭＯＳトランジスタの形成領域となるＮウェル13とＮＭＯＳトランジスタの形成領域となるＰウェル14を形成する（図149）。次に、酸化膜15a を形成し、ポリシリコン膜９をＣＶＤ法により堆積した後、スパッタリング法によりタングステンシリサイド膜18aを堆積する（図150）。次に、ＰＭＯＳトランジスタの形成領域をレジスト25で覆い、ＮＭＯＳトランジスタの形成領域のポリシリコン膜９にヒ素イオン（Ａｓ+）を注入する（図151）。次に図152に示すように、レジスト25を除去した後、ＮＭＯＳトランジスタの形成領域をレジスト26で覆い、ＰＭＯＳトランジスタの形成領域のポリシリコン膜９にフッ化ホウ素イオンを注入する（図152）。次にレジスト26を除去した後、ＣＶＤ法により酸化膜を堆積し（図示せず）、フォトリソグラフィーと異方性エッチングを用いて酸化膜、タングステンシリサイド膜18a 及びポリシリコン膜９をゲート電極の形状にパターニングし、それぞれ酸化膜19、タングステンシリサイド膜18及びポリシリコン膜16a 、17aを形成する（図153）。次にＣＶＤ法により酸化膜を堆積し（図示せず）、エッチバックすることによりゲート電極の側壁にサイドウォール酸化膜20を形成する（図154）。次に、ＰＭＯＳトランジスタの形成領域をレジスト27で覆い、ＮＭＯＳトランジスタの形成領域にヒ素イオンを注入する（図155 ）。次に、レジスト27を除去した後、ＮＭＯＳトランジスタの形成領域をレジスト28で覆い、ＰＭＯＳトランジスタの形成領域にフッ化ホウ素イオンを注入する（図156）。次に、レジスト28を除去した後、熱処理を行うことにより注入されたイオンを活性化させ、Ｎ型にドープされたポリシリコン膜16、Ｐ型にドープされたポリシリコン膜17、Ｎ+ 型のソース／ドレイン領域22及びＰ+型のソース／ドレイン領域21を形成し、ポリサイドゲート構造のデュアルゲートＣＭＯＳトランジスタを完成させる（図157）。
【０００７】
図158は、従来のデュアルゲートＣＭＯＳトランジスタの他の一例を示す図である。図158において、11〜17、20〜22は図148に示す従来例と同一あるいは相当するものである。23はソース／ドレイン領域21、22及びポリシリコン膜16、17上に自己整合的に形成されたチタンシリサイド膜である。このように、ゲート電極となるポリシリコン膜及びソース／ドレイン領域の表面を自己整合的にシリサイド化して得られる構造はサリサイド（ＳＡＬＩＣＩＤＥ：Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｉｌｉｃｉｄｅ）構造と呼ばれており、ソース／ドレイン接合面を浅く形成したときに問題となるソース／ドレイン領域のシート抵抗を抑制するのに効果的である。特に、チタンシリサイドは金属シリサイド中でも低い比抵抗を有し、密着性も良好なことから、半導体デバイスの高耐熱配線として有望な材料である。
【０００８】
次に、図158に示すデュアルゲートＣＭＯＳトランジスタの製造方法について説明する。始めに、Ｐ型シリコン基板11の主表面に素子分離酸化膜12を形成し、ＰＭＯＳトランジスタの形成領域となるＮウェル13とＮＭＯＳトランジスタの形成領域となるＰウェル14を形成する（図159）。次にＮウェル13及びＰウェル14上に順次酸化膜15a及びポリシリコン膜を堆積させた後（図示せず）、図160に示すように、フォトリソグラフィーと異方性エッチングを用いてポリシリコン膜をゲート電極の形状にパターニングし、ポリシリコン膜８を形成する。次に図161 に示すように、ポリシリコン膜８の側壁にサイドウォール酸化膜20を形成した後、ＰＭＯＳトランジスタの形成領域をレジスト25で覆い、ＮＭＯＳトランジスタのソース／ドレイン領域及びポリシリコン膜８にヒ素イオンを注入する（図161）。次に図162に示すように、レジスト25を除去した後、ＮＭＯＳトランジスタの形成領域をレジスト26で覆い、ＰＭＯＳトランジスタのソース／ドレイン領域及びポリシリコン膜８にフッ化ホウ素イオンを注入する（図162）。次に、レジスト26を除去した後、全面にチタンをスパッタし、熱処理を加えることにより、シリコンとチタンを反応させ、ソース／ドレイン領域21、22及びポリシリコン膜16、17上にチタンシリサイド膜23を形成する（図163）。
【０００９】
上述のように、デュアルゲートＣＭＯＳトランジスタにおいては、材質の異なる２つのゲート電極、即ち、Ｐ型にドープされたポリシリコン膜16とＮ型にドープされたポリシリコン膜17とを接続するために、ゲート電極をポリシリコン膜とタングステンシリサイド膜とのポリサイドゲート構造にしたり、ゲート電極をシリサイド化したりする方法が採用されている。特に、デュアルゲートＣＭＯＳトランジスタにサリサイド構造を取り入れると、短チャネル効果を抑制するためにソース／ドレイン接合面を浅く形成したときに問題となるソース／ドレイン領域におけるシート抵抗の増大をも緩和することができる。
【００１０】
また、半導体装置の１つとして、ポリシリコンを用いた薄膜トランジスタ（以下、ＴＦＴと称す。）があり、これは高集積ＳＲＡＭの負荷トランジスタや液晶ディスプレイ用駆動トランジスタとして重要なデバイスである。しかし、ＴＦＴの応用素子の更なる高集積化、高性能化の要求からＴＦＴ自体の微細化、電気的特性の向上、また、信頼性の向上が要求されている。
【００１１】
ＴＦＴの微細化にとって重要な課題は、ソース／ドレイン領域を形成する不純物イオンがチャネル領域に拡散することに起因するショートチャネル効果を抑制することと、ホットキャリア耐性の向上である。
【００１２】
次に、従来のＴＦＴの構造について説明する。ここでは便宜上、ＰチャネルＭＯＳ−ＴＦＴ（以後、ＰＭＯＳ−ＴＦＴと称す。）を例にとって説明する。図164は従来のＰＭＯＳ−ＴＦＴを示す断面構造図である。図において、101は半導体基板、102は上記半導体基板上に形成された絶縁膜、103は上記絶縁膜上に形成され、Ｐ型にドープされたゲート電極、104は上記ゲート電極上に形成されたゲート絶縁膜、105は上記ゲート絶縁膜上に形成されたポリシリコン層、105aはポリシリコン層105中に形成されるチャネル領域、105bはポリシリコン層105中に形成されるＰ型のソース領域、105cはポリシリコン層中に形成されるＰ型のドレイン領域である。また、図165は図164に示すＴＦＴのゲート電極103より上部を上方斜めより見た鳥瞰図である。
【００１３】
次に図164に示すＴＦＴの製造方法について説明する。まず、半導体基板101上に高温酸化膜をＣＶＤ法等で堆積させ、絶縁膜102を形成する。次に、絶縁膜102上にノンドープポリシリコン層103aをＣＶＤ法等で堆積させ、例えばホウ素(B)イオン等、Ｐ型を形成するイオンを注入することによりＰ型にドープされたポリシリコン層103aを形成する（図166）。次に、ゲート電極の形状にレジスト107をパターニングし、ポリシリコン層103aを異方性エッチングすることによりゲート電極103bを形成する（図167）。次に、レジスト107を除去した後、ゲート酸化によりゲート絶縁膜104を形成し、ゲート絶縁膜104上にノンドープポリシリコン層をＣＶＤ法等により堆積させ、その後、閾値電圧を抑制するためのヒ素（Ａｓ）をイオン注入する（図示せず）。次に、レジストを堆積させ、チャネル領域、ソース領域及びドレイン領域となる領域を残すように写真製版工程を用いてパターニングを行った後、レジストをマスクとして異方性エッチングを行い、所望の形状のポリシリコン層105 を形成する（図168）。次に、先の工程で形成したレジストを除去後、チャネル領域上に再度レジスト108を形成し、該レジスト108 をマスクとしてフッ化ホウ素（ＢＦ2）をイオン注入する（図169）。次に、注入された不純物を活性化させるための熱処理を施すことによりゲート電極103、ソース領域105b及びドレイン領域105cを形成し、図164に示すＴＦＴが完成する。
【００１４】
また、半導体装置の１つとして不揮発性半導体記憶装置があり、中でもデータを自由にプログラムすることができしかも電気的にデータの書き込み及び消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄＰｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が知られている。このＥＥＰＲＯＭは、書き込み及び消去ともに電気的に行えるという利点はあるが、メモリセルに２つのトランジスタを必要とするため、高集積化が困難であるという不都合があった。そこで、従来メモリセルが１つのトランジスタで構成され、書き込まれた情報電荷を一括消去することが可能なフラッシュＥＥＰＲＯＭが提案されている。これらは例えば、米国特許第4868619号などに開示されている。
【００１５】
図170は従来の積層ゲート型のフラッシュＥＥＰＲＯＭを示した断面図である。図170を参照して従来のフラッシュＥＥＰＲＯＭの構造について説明する。
【００１６】
図170を参照して、Ｐ型のシリコン基板201の主表面には、ドレイン領域208とソース領域209とが所定の間隔を隔ててチャネル領域215を挟むように形成されている。そしてチャネル領域215上には膜厚100Å程度の薄い酸化膜202を介してフローティングゲート電極203が形成されている。フローティングゲート電極203 から電気的に分離されるように、フローティングゲート電極203上に層間絶縁膜204を介してコントロールゲート電極205が形成されている。フローティングゲート電極203とコントロールゲート電極205は、ポリシリコン層によって形成され、ホウ素（Ｂ）等の注入によりＰ+型にドープされている。熱酸化膜216はＰ型シリコン基板201やポリシリコン層からなるフローティングゲート電極203及びコントロールゲート電極205を覆うように形成されている。熱酸化膜216上には酸化膜等からなるスムースコート膜212が形成されている。214はアルミニウム合金等からなる配線層である。
【００１７】
次に、図171を参照して、フラッシュＥＥＰＲＯＭの動作について説明する。まず、ＣＨＥ（Ｃａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）を用いたフラッシュＥＥＰＲＯＭの書き込み動作においては、ドレイン領域208に６Ｖ〜８Ｖの電圧ＶD1、コントロールゲート電極205に10Ｖ〜15Ｖの電圧ＶG1が印加される。この電圧ＶD1及びＶG1の印加によって、ドレイン領域208と酸化膜202の近傍で発生した高いエネルギーを有する電子の一部は、コントロールゲート電極205に印加された電圧ＶG1に起因する電界によって、フローティングゲート電極203に引き寄せられ注入される。このようにしてフローティングゲート電極203に電子の蓄積が行われると、コントロールゲートトランジスタの閾値電圧ＶTHが所定の値よりも高くなる。この閾値電圧ＶTHが所定の値よりも高くなった状態が書き込まれた状態であり“０”の状態と呼ばれる。
【００１８】
また、図172を参照して、ＳＨＥ（Ｓｕｂｓｔｒａｔｅ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）を用いたフラッシュＥＥＰＲＯＭの書き込み動作について説明する。例えば、Ｎ型シリコン基板221中のＰウェル222内に形成されたＮチャネル型のフラッシュＥＥＰＲＯＭにおいて、ドレイン領域208及びソース領域209を接地し、コントロールゲート電極205に10Ｖ〜15Ｖの電圧ＶG2を印加する。さらに基板電極223に−５Ｖ〜−10Ｖの電圧ＶB2を印加する。この電圧ＶG2及びＶB2の印加によって、Ｎ型シリコン基板221とＰウェル222で形成されたＰＮ接合に順バイアスがかかり、オン電流が生じる。この電子の一部は、コントロールゲートゲート電極205に印加された電圧ＶG2による電界によって、フローティングゲート電極203に引き寄せられ注入される。
【００１９】
また、図173を参照して、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象を用いたフラッシュＥＥＰＲＯＭの書き込み動作について説明する。例えば、ドレイン端におけるＦ−Ｎ書き込みにおいては、ドレイン領域208に−10Ｖ〜−12Ｖの電圧ＶD3が印加され、コントロールゲート電極205は接地電位、ソース領域209はフローティング状態に保持される。ドレイン領域208に印加された電圧ＶD3に起因する電界によってフローティングゲート電極203中の電子は薄い酸化膜202をＦ−Ｎトンネル現象によって通過する。このようにしてフローティングゲート電極203中に電子が蓄積されることにより、コントロールゲートトランジスタの閾値電圧ＶTHが高くなる。
【００２０】
次に、消去動作について説明する。ソース領域209に10Ｖ〜12Ｖの電圧ＶSが印加され、コントロールゲート電極205は接地電位、ドレイン領域208はフローティング状態に保持される。ソース領域209に印加された電圧ＶSに起因する電界によって、フローティングゲート電極203中の電子は薄い酸化膜202をＦ−Ｎトンネル現象によって通過する。このようにしてフローティングゲート電極203中の電子が引き抜かれることにより、コントロールゲートトランジスタの閾値電圧ＶTHが低くなる。この閾値電圧ＶTHが所定の値よりも低くなった状態が消去された状態であり“１”の状態と呼ばれる。
【００２１】
さらに、読み出し動作においては、コントロールゲート電極205に５Ｖの電圧ＶG4、ドレイン領域208に１Ｖ〜２Ｖの電圧ＶD4が印加される。このとき、コントロールゲートトランジスタのチャネル領域に電流が流れるかどうか、すなわち、コントロールゲートトランジスタがオン状態かオフ状態かによって上述した“１”、“０”の判定が行われる。これにより情報の読み出しが行われる。
【００２２】
さらに、図174を参照して、フラッシュＥＥＰＲＯＭにおけるカップリング比について説明する。フラッシュＥＥＰＲＯＭは２層構造のゲート電極を持つため、コントロールゲート電極205に印加した電圧は、フローティングゲート電極203を介してチャネル領域にかかる。つまり、フローティングゲート電極203の蓄積電荷量が同じで各端子に同じ電位を印加しても、層間絶縁膜204や酸化膜202といった構造によりフローティングゲート電極203の電位は異なる。フローティングゲート電極203の電位ＶFGは、コントロールゲート電圧ＶCG、ソース電圧ＶS及びドレイン電圧ＶD等の各端子に印加した電位のほか、閾値電圧ＶTH、フローティングゲート電極203とコントロールゲート電極205の容量（ＣFC）、フローティングゲート電極203と基板201の容量（ＣFB）、フローティングゲート電極203とソース領域209間の容量（ＣFS）及びフローティングゲート電極203とドレイン領域208間の容量（ＣFD）に依存し、近似的に次式で与えられる。
【００２３】
ＶFG＝ＣFCＶCG／ＣTOTAL＋ＣFDＶD／ＣTOTAL＋（ＣFD＋ＣFB）ＶS／ＣTOTAL＋ＣFBＶTH／ＣTOTAL＋ＱFG／ＣTOTAL…(1)
ＱFG＝ＣFC（ＶFG−ＶCG）＋ＣFD（ＶFG−ＶD）＋ＣFS（ＶFG−ＶS）＋ＣFB（ＶFG−ＶTH−ＶS）
但し、ＣTOTAL＝ＣFC＋ＣFD＋ＣFS＋ＣFB
(1)式よりコントロールゲート電極203の電位ＶCGは、カップリング比と呼ばれるＣFC／ＣTOTALを乗じたかたちでフローティングゲート電極203の電位ＶFGに影響を与える。つまり、カップリング比を大きくすると、コントロールゲート電極205に加えた電位が同じであっても、フローティングゲート電極203の電位は大きくなる。よって、カップリング比が大きいと、コントロールゲート電極205に同じ電位を印加しても、フローティングゲート電極203の電位は高くなる。このため、カップリング比が大きいほど、コントロールゲート電極205に印加した電位によりトランジスタ動作を制御することが容易になる。
【００２４】
上述した半導体装置において、Ｆ−Ｎトンネル現象を用いてデータの書き込み及び消去を行うと、ある確率で酸化膜202が破壊を起こすため、素子の信頼性が低下してしまう。
さらに、電子が酸化膜202中をトンネルすることにより、酸化膜202中に注入された電子はある確率で酸化膜202中にトラップされ、シリコン基板201と酸化膜202 の界面に界面準位を生成する。この生成された界面準位により酸化膜202の信頼性が低下し、閾値電圧が変化したり、電流駆動能力が低下するといった問題点が発生する。また、データの書き込み時あるいは消去時に、フローティングゲート電極203、ソース領域209あるいはドレイン領域208に高い電位を印加するため、ドレイン領域208と酸化膜202あるいはソース領域209と酸化膜202との界面に高い電界が生じる。特に、隣り合うメモリセル同士は、そのドレイン領域208を共有するため、データの書き込み時に非選択セルのドレイン領域208にも電位が印加されてしまう。セル非選択状態のコントロールゲート電極205は接地電位に保持されているので、このような非選択セルにおいては、フローティングゲート電極203とドレイン領域208との間に高電界が発生し、この高電界により図175に示すようなバンド間トンネリングが起こり、電子／ホール対が発生する。発生したホールはある確率で酸化膜202中に注入され、シリコン基板201 と酸化膜202の界面に界面準位を作り、酸化膜202の信頼性を低下させる。
【００２５】
このような酸化膜202の信頼性の低下を防止するために、シリコン基板201と酸化膜202の界面に界面準位が発生するのを抑制する方法が提案されている。酸化膜形成後、ＲＴＮ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｎｉｔｒｉｄａｔｉｏｎ）処理を施し、酸化膜202中に窒素を含有させると、窒素が酸化膜202中のダングリングボンドを終端するので、酸化膜202中に電荷がトラップするのを防止できる。ＲＴＮ処理とは、例えばアンモニア（ＮＨ3）などの窒素を含みかつ反応性の気体雰囲気中で、ごく短時間、アニール処理を施す処理である。これにより、窒素がシリコン基板201や酸化膜202に取り込まれる。
【００２６】
図176は、従来の埋め込みチャネル型のフラッシュＥＥＰＲＯＭである。図176において、201〜205、208、209、215、216は図170と同一あるいは相当する部分を示す。217はチャネル領域215に形成されたＮ型不純物層、218はＮ型不純物層217の下部に形成されたＰ型不純物層である。Ｎ型不純物層217及びＰ型不純物層218で埋め込みチャネル層を形成している。このような埋め込みチャネル型のフラッシュＥＥＰＲＯＭにおいては、表面チャネル型のフラッシュＥＥＰＲＯＭと異なり、ソース領域209あるいはドレイン領域208と酸化膜202との間に高電界がかかることがないので、この領域でバンド間トンネリングが発生するのを抑制できる。よって、データ書き込み時あるいは消去時に、バンド間トンネリングによるホールが発生するのを防止できるので、酸化膜202にホールが注入されるのを防止できる。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開平３−４６２３８号公報
【特許文献２】特開平３−４４０７５号公報
【特許文献３】特開昭６２−１７７９１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００２８】
従来のＭＯＳトランジスタにおいては以下に示すような問題点があった。
従来、ＰＭＯＳトランジスタのソース／ドレイン領域の形成方法は、ソース／ドレイン接合面を浅く形成するため、フッ化ホウ素イオンを注入することにより形成されていた。従って、フッ化ホウ素イオン中に含まれるフッ素がチタンシリサイド形成時のチタンとシリコンの反応を妨げ、良好なチタンシリサイド膜を形成できないという問題点があった。
【００２９】
また、従来のＰＭＯＳトランジスタのソース／ドレイン領域の形成方法は、シリコンイオン又はゲルマニウムイオンによりプリアモルファス化されるため、結晶回復のための高温熱処理が必要となる。従って、ソース／ドレイン接合面を浅く形成するための条件である熱処理の低減に伴い、結晶の回復が不十分になり接合リーク電流の増大をもたらすという問題点があった。
【００３０】
また、ＮＭＯＳトランジスタのソース／ドレイン接合面を浅く形成するためにも熱処理の低減が必要となり、それに伴って結晶の回復が不十分になり接合リーク電流の増大をもたらすという問題点があった。
【００３１】
さらに、従来のソース／ドレイン領域の形成方法ではＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両者とも、活性化のための熱処理によって注入された不純物が拡散し、浅い接合の形成が困難であるという問題点があった。
【００３２】
また、デュアルゲートＣＭＯＳトランジスタにおいては、熱処理工程時に、ＰＭＯＳトランジスタのＰ型にドープされたゲート電極からホウ素イオンがゲート酸化膜を突き抜けてチャネル領域に侵入し、トランジスタの閾値電圧を変動させるという問題点があった。
【００３３】
特に、ポリサイドゲート構造のデュアルゲートＣＭＯＳトランジスタにおいては、熱処理工程時に、Ｎ型にドープされたゲート電極からはヒ素イオンが、Ｐ型にドープされたゲート電極からはホウ素イオンがシリサイド中を相互拡散することにより、ゲート電極の仕事関数を変化させ、トランジスタの閾値電圧を変動させるという問題点があった。
【００３４】
さらに、従来のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタにおいては、そのゲート電極に不純物がドープされているため、熱処理工程時の不純物の拡散作用によりゲート酸化膜が劣化し、素子の微細化に伴い、ホットキャリア耐性が十分に得られないという問題点があった。
【００３５】
また従来のＴＦＴは、近年その微細化に伴い、以下に示すような問題点があった。
ソース／ドレイン注入後の熱処理により、ソース領域及びドレイン領域の不純物が熱拡散して、チャネル領域にまで拡散してくるために、パンチスルーが発生し、本来のトランジスタ動作をしなくなってしまう。
【００３６】
オフ状態時に、ドレイン端に加わる電界が高くなると、ホットキャリアが発生し、素子の信頼性が劣化する。
【００３７】
従来のフラッシュＥＥＰＲＯＭにおいては以下に示すような問題点があった。
従来、酸化膜202に窒素を導入する方法としてＲＴＮ処理を用いていた。ＲＴＮ処理は
、多くの場合アンモニア雰囲気中でアニールを行うため、図177に示すように、酸化膜202中に窒素のみならず水素までもが含有される。この水素のドーピングにより酸化膜202の信頼性が低下するという問題点があった。さらに、製法上、シリコン基板201にも水素及び窒素が注入されるという問題点があった。
【００３８】
さらに、ＲＴＮ処理では、1100℃程度の高温にシリコン基板201をさらすことになり、また、短時間で処理を行うため、シリコン基板201がさらされる周辺の温度は急激に変化する。このため、シリコン基板201面内に温度分布が生じ、膨張率の違いからスリット状の欠陥が発生するという問題点があった。
【００３９】
また、従来のフラッシュＥＥＰＲＯＭにおいては、そのコントロールゲート電極あるいはフローティングゲート電極にホウ素等の不純物を注入するため、注入された不純物が熱処理工程時に層間絶縁膜204あるいは酸化膜202中に浸入し、層間絶縁膜204あるいは酸化膜202の膜質が劣化するという問題点があった。
【００４０】
特に、酸化膜202をホウ素が突き抜け、チャネル領域215に浸入すると、フラッシュＥＥＰＲＯＭの閾値電圧を変動させるという問題点があった。
【００４１】
また、コントロールゲート電極205に印加された電位は、カップリング比を乗じた形でフローティングゲート電極203に印加される。このため、コントロールゲート電極205には、カップリング比による電位の減少をみこして電位を印加する必要があり、例えば、カップリング比が0.5のデバイスにおいて書き込みを行う場合、フローティングゲート電極203に５Ｖを印加するならば、コントロールゲート電極205には約10Ｖの電圧を印加しなければならない。つまり、同じ動作を保証するためには、カップリング比が小さいほどコントロールゲート電極205に高い電圧を印加しなければならず、フラッシュＥＥＰＲＯＭの低電源電圧化が困難であるという問題点があった。
【００４２】
また、従来カップリング比を向上させるため、層間絶縁膜204として酸化膜よりも比誘電率の高い窒化膜を使う方法が提案されているが、窒化膜のみで層間絶縁膜204を形成するとリーク電流が大きくなるという問題がある。このリーク電流の問題を防止するためには、窒化膜と酸化膜の複合膜を層間絶縁膜204 として用いればよいが、結局、層間絶縁膜204が厚くなり、カップリング比を大きくできないという問題点があった。
【００４３】
また、素子の微細化を考えるとき、ソース／ドレイン注入で注入される不純物の拡散によりソース／ドレイン接合深さを浅く形成することが困難であるため、パンチスルーなどの短チャネル効果の問題点があった。
【００４４】
また、従来の埋め込みチャネル型のフラッシュＥＥＰＲＯＭにおいては、埋め込みチャネル領域に注入される不純物の拡散により埋め込みチャネル層を浅く形成することが困難であるため、コントロールゲート電極205 に印加される電位でソース／ドレイン間電流を制御することが不可能になりパンチスルーなどソース／ドレイン間耐圧特性が劣化するという問題点があった。
【００４５】
この発明は、上記のような問題点を解決するためになされたもので、浅いソース／ドレイン接合面の形成、ソース／ドレイン領域に注入された不純物の横方向拡散の防止、ゲート電極にドープされたホウ素イオンの突き抜け抑制、ゲート電極にドープされた不純物の拡散の抑制、ホットキャリア耐性の向上、酸化膜及び層間絶縁膜の信頼性の向上及び低電源電圧化を可能とする半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００４６】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた第１の絶縁膜と、前記第１の絶縁膜上に設けられた第１導電型の第１の電極と、前記第１の電極を挟んで前記半導体基板に設けられたソース／ドレイン領域とを備え、前記第１の絶縁膜及び前記第１の電極には、窒素がドープされていることを特徴とする。
【００４７】
さらに、前記第１の電極から前記半導体基板に向かう深さ方向における前記窒素の濃度ピークは、前記半導体基板と前記第１の絶縁膜との界面よりも浅い位置に存在することを特徴とする。
【００４８】
さらに他には、前記窒素の濃度ピークは、前記第１の絶縁膜中に存在することを特徴とする。
【００４９】
さらに他には、前記第１導電型は、Ｐ型あるいはＮ型であることを特徴とする。
さらに他には、前記ソース／ドレイン領域内部には、窒素がドープされていることを特徴とする。
【００５０】
さらに他には、前記第１の電極上に第２の絶縁膜と、前記第２の絶縁膜上に第２の電極とをさらに備え、前記第２の絶縁膜には、窒素がドープされていることを特徴とする。
【００５１】
さらに他には、前記第２の電極には、窒素がドープされていることを特徴とする。
また、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の電極と、前記第１の電極を挟んで前記半導体基板に設けられたソース／ドレイン領域と、前記ソース／ドレイン領域内部に窒素がドープされている領域とを備えたことを特徴とする。
【００５２】
さらに、前記第１の電極上に第２の絶縁膜と、前記第２の絶縁膜上に第２の電極とをさらに備えたことを特徴とする。
【００５３】
さらに他には、前記ソース／ドレイン領域は、前記半導体基板の主表面から該半導体基板の内部に設けられ、前記窒素がドープされている領域は、該主面から前記ソース／ドレイン領域の内部に設けられていることを特徴とする。
【００５４】
また、本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜上に形成された第１の電極と、前記第１の電極を挟んで前記半導体基板に設けられた第２導電型のソース／ドレイン領域と、前記ソース／ドレイン領域の間に前記半導体基板に設けられた第２導電型の第１の不純物領域と、前記第１の不純物領域の内部に窒素を含む領域とを備えたことを特徴とする。
【００５５】
さらに、前記第１の電極上に第２の絶縁膜と、前記第２の絶縁膜上に第２の電極とをさらに備えたことを特徴とする。
【００５６】
さらに他には、前記第１の不純物領域下に第１導電型の不純物領域を備えたことを特徴とする。
【００５７】
また、本発明に係る半導体装置は、第１導電型の領域と第２導電型の領域を有する半導体基板と、前記第１導電型の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、第２導電型にドープされた第１のゲート電極と、前記第１のゲート電極を挟んで前記第１導電型の領域に形成された第２導電型のソース／ドレイン領域と、前記第２導電型の領域上に形成され、第１導電型にドープされた第２のゲート電極と、前記第２のゲート電極を挟んで前記第１導電型の領域に形成された第１導電型のソース／ドレイン領域とを備え、前記第１のゲート電極、第２のゲート電極、第１のゲート絶縁膜及び第２のゲート電極には窒素がドープされていることを特徴とする。
【００５８】
さらに、前記第１導電型はＰ型で、前記第２導電型はＮ型であることを特徴とする。
また、本発明に係る半導体装置は、第１導電型の領域と第２導電型の領域を有する半導体基板と、前記第１導電型の領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、第２導電型にドープされたポリシリコン膜と金属シリサイド膜との積層構造からなる第１のゲート電極と、前記第１のゲート電極を挟んで前記第１導電型の領域に形成された第２導電型のソース／ドレイン領域と、前記第２導電型の領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成され、第１導電型にドープされたポリシリコン膜と金属シリサイド膜との積層構造からなる第２のゲート電極と、前記第２のゲート電極を挟んで前記第１導電型の領域に形成された第１導電型のソース／ドレイン領域とを備え、前記第１のゲート電極及び第２のゲート電極には窒素がドープされ、前記第１のゲート電極及び第２のゲート電極中の窒素の濃度ピークは、前記ポリシリコン膜と金属シリサイド膜との界面に存在することを特徴とする。
【００５９】
さらに、前記第１のゲート絶縁膜及び第２のゲート絶縁膜には窒素がドープされていることを特徴とする。
【００６０】
また、本発明に係る半導体装置は、チャネル領域を挟んでソース／ドレイン領域が形成され、該チャネル領域とソース／ドレイン領域との接合面を含んで窒素がドープされた領域の形成された活性層と、前記活性層の第１の面上に形成された絶縁膜と、前記絶縁膜を介して前記チャネル領域と対向する位置に形成されたゲート電極とを備えたことを特徴とする。
【００６１】
また、本発明に係る半導体装置は、チャネル領域を挟んでソース／ドレイン領域が形成された活性層と、前記活性層の第１の面上に形成された絶縁膜と、前記絶縁膜を介して前記チャネル領域と対向する位置に形成されたゲート電極とを備え、前記活性層及び前記絶縁膜には窒素がドープされていることを特徴とする。
【００６２】
また、本発明に係る半導体装置は、チャネル領域を挟んでソース／ドレイン領域が形成された活性層と、前記活性層の第１の面上に形成された絶縁膜と、前記絶縁膜を介して前記チャネル領域と対向する位置に形成されたゲート電極とを備え、前記ゲート電極及び前記絶縁膜には窒素がドープされていることを特徴とする。
【００６３】
また、本発明に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に電極層を形成する工程と、前記電極に窒素をイオン注入する工程と、前記電極層に不純物を注入する工程と、前記電極層に窒素を注入する工程及び不純物を注入する工程の後に熱処理を行い、前記絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
【００６４】
さらに、前記窒素のイオン注入において、該窒素の投影飛程ＲPは、その標準偏差を△ＲPとすると、前記絶縁膜と前記電極層との界面からの距離が５×△ＲP以上となる位置に設定されることを特徴とする。
【００６５】
また、本発明に係る半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に電極層を形成する工程と、前記電極層に窒素をイオン注入する工程と、前記電極層に不純物を注入する工程と、前記窒素及び前記不純物を注入する工程の後に前記電極層上に第２の絶縁層を形成する工程と、前記第２の絶縁層を形成する工程の後に熱処理を行い、前記第１の絶縁層及び第２の絶縁層中に窒素を析出させる工程とを備えたことを特徴とする。
【００６６】
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、前記半導体基板に窒素イオンを注入し、前記ゲート電極を挟んで前記半導体基板に窒素ドーピング領域を形成する工程と、前記窒素イオンの飛程よりも大きい飛程を持つ不純物イオンを前記半導体基板に注入し、前記窒素ドーピング領域を含むソース／ドレイン領域を形成する工程とを備えたことを特徴とする。
【００６７】
さらに、前記窒素イオンを前記半導体基板の主表面に対し、90度よりも小さい角度から前記半導体基板に注入することを特徴とする。
【００６８】
また、本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極及び前記ゲート電極を挟んで前記半導体基板に窒素イオンを注入し、前記ゲート電極に窒素をドープするとともに、前記半導体基板内に窒素ドーピング領域を形成する工程と、前記窒素イオンの飛程よりも大きい飛程をもつ不純物イオンを前記ゲート電極及び前記ゲート電極を挟んで前記半導体基板に注入し、前記ゲート電極に不純物をドープするとともに、前記窒素ドーピング領域を含むソース／ドレイン領域を形成する工程と、前記ゲート電極及び前記半導体基板に不純物を注入する工程の後に熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
【００６９】
また、本発明に係る半導体装置の製造方法は、第１導電型の領域と第２導電型の領域を有する半導体基板上にゲート絶縁膜が形成され、前記ゲート絶縁膜上にゲート電極層が形成された半導体装置の製造方法において、前記ゲート電極層の全面に窒素をイオン注入する工程と、前記第１導電型の領域上に形成されたゲート電極層に第２導電型の不純物を導入する工程と、前記第２導電型の領域上に形成された前記ゲート電極層に第１導電型の不純物を導入する工程と、前記ゲート電極層に窒素及び不純物を導入後、熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
【００７０】
また、本発明に係る半導体装置の製造方法は、第１導電型の領域と第２導電型の領域を有する半導体基板上にゲート絶縁膜が形成され、前記ゲート絶縁膜上にポリシリコン膜が形成され、前記ポリシリコン膜上に金属シリサイド膜が形成された半導体装置の製造方法において、前記ポリシリコン膜と金属シリサイド膜との界面に窒素をイオン注入する工程と、前記第１導電型の領域上に形成された前記ポリシリコン膜に第２導電型の不純物を導入する工程と、前記第２導電型の領域上に形成された前記ポリシリコン膜に第１導電型の不純物を導入する工程と、前記ポリシリコン膜に窒素及び不純物を導入する工程の後に、熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
【００７１】
また、本発明に係る半導体装置の製造方法は、活性層となるポリシリコン膜と、前記活性層の第１の面上に形成された第１の絶縁膜と、前記第１の絶縁膜を介して形成されたゲート電極とを有する半導体装置の製造方法において、前記ポリシリコン膜に窒素イオンを斜め回転注入法で注入する工程と、前記窒素イオンを注入する工程の後に、前記ポリシリコン膜のソース／ドレイン領域に不純物を注入する工程とを備えたことを特徴とする。
【００７２】
また、本発明に係る半導体装置の製造方法は、ゲート電極に窒素をイオン注入する工程と、前記窒素イオンを注入する工程の後に、前記ゲート電極上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に活性層となるポリシリコン膜を形成する工程と、前記ポリシリコン膜を形成する工程の後に、熱処理を行い、前記ゲート絶縁膜中に窒素を析出させる工程とを備えたことを特徴とする。
【００７３】
この発明に係る半導体装置は、ゲート電極に窒素がドープされているので、該ゲート電極に不純物を導入する際に、窒素が不純物の拡散経路である空孔を先に占有する結果、前記不純物の拡散は抑制される。よって、前記不純物がゲート絶縁膜に混入したり、ゲート絶縁膜を突き抜けたりするのが抑制される。
【００７４】
さらに、ゲート絶縁膜中に窒素が析出しているため、ゲート絶縁膜／半導体基板の界面準位が減少し、半導体装置のゲート絶縁膜の信頼性及びホットキャリア耐性が向上する。また、該半導体装置が電気的に書き込み及び消去可能な半導体記憶装置である場合、データ書き込み時あるいは消去時に、バンド間トンネリングにより発生したホールがゲート絶縁膜に注入されることにより、あるいは、電子が絶縁膜をトンネルすることにより、ゲート絶縁膜／半導体基板の界面で界面準位が発生するのを防止できる。
【００７５】
また、ゲート電極に窒素を注入し、ゲート電極上に層間絶縁膜を形成した後に熱処理を行うと、層間絶縁膜中にも窒素が析出する。この窒素は、素子の動作時に層間絶縁膜中に準位が形成されるのを防止するため、層間絶縁膜の信頼性を向上させることができる。層間絶縁膜の膜質向上により、その膜厚を薄くすることが可能になるため、カップリング比を向上させることができ、コントロールゲート電極に印加する電位を低減させることができる。
【００７６】
また、この発明に係る半導体装置は、ソース／ドレイン領域内部に窒素がドープされているため、窒素の不純物拡散防止効果により、ソース／ドレイン領域の接合面は浅く形成される。よって、パンチスルーなどの短チャネル効果を抑制することができ、素子の微細化が可能となる。また、チャネル領域とソース／ドレイン領域との接合面を含むように窒素ドーピング領域を設けることにより、不純物の横方向拡散をさらに抑制することができる。また、該半導体装置が電気的に書き込み及び消去可能な半導体記憶装置である場合、ソース／ドレイン領域を形成するための不純物の拡散を抑制させることにより、ソース／ドレイン領域とゲート電極とがオーバーラップするのを防止できるので、コントロールゲート電極とソース／ドレイン領域との間の容量を小さくすることが可能となる。よって、カップリング比を大きくすることが可能となるため、コントロールゲート電極に印加する電位を低減することが可能となる。
【００７７】
また、この発明に係る半導体装置は、金属シリサイド膜とポリシリコン膜との２層構造からなるゲート電極に窒素がドープされ、窒素の濃度ピークはポリシリコン膜と金属シリサイド膜との界面に存在するので、ポリシリコン膜にドープされた不純物が金属シリサイド膜に拡散されるのが抑制される。よって、ゲート電極の仕事関数が正方向あるいは負方向に変化するのが抑制され、仕事関数の変化による閾値電圧の変動が抑制される。
【００７８】
また、半導体基板のチャネル領域に窒素をドープすると、埋め込みチャネルを形成するための不純物の拡散が抑制される。よって、埋め込みチャネル層を薄く形成できるので、厚い膜厚の埋め込みチャネル層に起因するパンチスルーは抑制される。また、窒素がドープされる領域を埋め込みチャネル層の内部に形成することにより、窒素注入に伴って発生する欠陥は埋め込みチャネル層と半導体基板との接合面にできないため、接合面において接合リーク電流が発生することもない。
【００７９】
また、この発明に係る半導体装置の製造方法は、ゲート電極に窒素をイオン注入し、その後熱処理を加えることにより、ゲート絶縁膜中に窒素を析出させる。つまり、ゲート絶縁膜ダメージを与えることなく窒素をゲート絶縁膜に注入でき、ゲート絶縁膜中に水素が含まれることもない。よって、水素の悪影響を受けることなく、窒素効果をもたらすことができる。
【発明の効果】
【００８０】
本発明は以上説明したように構成されているため、以下に記載するような効果を奏する。
【００８１】
本発明による半導体装置は、ゲート電極に窒素がドープされているので、ゲート電極に導入される不純物の拡散を抑制でき、不純物のゲート絶縁膜への混入及び不純物のゲート絶縁膜からの突き抜けを抑制できる。さらに、ゲート絶縁膜には窒素がドープされているので、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上せしめる。
【００８２】
本発明による半導体装置は、ソース／ドレイン領域内部に窒素ドーピング領域を備えているので、ソース／ドレイン領域に導入されている不純物が拡散するのを抑制でき、ソース／ドレイン領域の接合面を浅く形成することが可能となる。
【００８３】
また、ソース／ドレイン領域の窒素ドーピング領域により、横方向に不純物が拡散するのも防止できるので、第１の絶縁膜とソース／ドレイン領域とがオーバーラップする面積を小さくできるため、第２のゲート電極とソース／ドレイン領域との間の容量を小さくすることができる。よって、カップリング比を大きくすることができ、第２のゲート電極に印加する電圧を低減することが可能になる。
【００８４】
また、本発明による半導体装置は、金属シリサイド膜とポリシリコン膜との積層構造からなるゲート電極に窒素がドープされ、窒素の濃度ピークはポリシリコン膜と金属シリサイド膜との界面に存在するので、ポリシリコン膜にドープされた不純物が金属シリサイド膜に拡散するのを抑制できる。よって、ゲート電極の仕事関数が正方向あるいは負方向に変化するのを抑制でき、仕事関数の変化による閾値電圧の変動が抑制できる。
【００８５】
さらに、窒素を半導体基板主表面に対し、90°よりも小さい角度からイオン注入することにより、不純物のチャネル方向への拡散をさらに制御することができる。
【００８６】
また、本発明による半導体装置の製造方法は、窒素イオンを注入し、窒素イオンの飛程よりも大きい飛程の不純物イオンを注入してソース／ドレイン領域を形成するので、ソース／ドレイン領域内部に窒素ドーピング領域を形成することができる。
【００８７】
さらに、本発明による半導体装置の製造方法は、ゲート絶縁膜に窒素をイオン注入した後に、熱処理を行い、ゲート絶縁膜中に窒素を析出させるので、ゲート絶縁膜にダメージを与えることなく、しかも、水素がドープされていないゲート絶縁膜を形成することができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施の形態によるＰＭＯＳトランジスタの断面構造図である。
【図２】ソース／ドレイン領域の深さ方向のプロファイルを示す図である。
【図３】本発明の第１の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図４】本発明の第１の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図５】本発明の第１の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図６】本発明の第１の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図７】本発明の第１の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図８】本発明の第１の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図９】本発明の第１の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図１０】本発明のＰＭＯＳトランジスタの断面構造図である。
【図１１】ソース／ドレイン領域の深さ方向のプロファイルを示す図である。
【図１２】本発明の第２の実施の形態によるＰＭＯＳトランジスタの断面構造図である。
【図１３】ゲート電極及びゲート酸化膜の深さ方向のプロファイルを示す図である。
【図１４】本発明の第２の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図１５】本発明の第２の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図１６】本発明の第２の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図１７】本発明の第２の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図１８】本発明の第２の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図１９】窒素の注入条件を説明する図である。
【図２０】酸化膜の信頼性を評価した結果を示す図である。
【図２１】ＰＭＯＳトランジスタのホットキャリア注入による閾値電圧の変化量の窒素注入量依存性を示す図である。
【図２２】本発明の第３の実施の形態によるＰＭＯＳトランジスタの断面構造図である。
【図２３】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図２４】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図２５】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図２６】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図２７】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図２８】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図２９】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図３０】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図３１】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図３２】本発明の第３の実施の形態によるＰＭＯＳトランジスタの製造工程図である。
【図３３】本発明のＰＭＯＳトランジスタの断面構造図である。
【図３４】本発明の第４の実施の形態によるＮＭＯＳトランジスタの断面構造図である。
【図３５】ゲート電極及びゲート酸化膜の深さ方向のプロファイルを示す図である。
【図３６】本発明の第４の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図３７】本発明の第４の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図３８】本発明の第４の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図３９】本発明の第４の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図４０】本発明の第４の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図４１】本発明の第４の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図４２】ＮＭＯＳトランジスタのホットキャリア注入による閾値電圧の変化量の窒素注入量依存性を示す図である。
【図４３】本発明の第５の実施の形態によるＮＭＯＳトランジスタの断面構造図である。
【図４４】ソース／ドレイン領域の深さ方向のプロファイルを示す図である。
【図４５】本発明の第５の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図４６】本発明の第５の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図４７】本発明の第５の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図４８】本発明の第５の実施の形態によるＮＭＯＳトランジスタの製造工程図である。
【図４９】本発明のＮＭＯＳトランジスタの断面構造図である。
【図５０】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの断面構造図である。
【図５１】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図５２】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図５３】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図５４】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図５５】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図５６】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図５７】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図５８】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図５９】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図６０】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図６１】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図６２】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図６３】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図６４】本発明の第６の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図６５】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの断面構造図である。
【図６６】ゲート電極及びゲート酸化膜の深さ方向のプロファイルを示す図である。
【図６７】ゲート電極及びゲート酸化膜の深さ方向のプロファイルを示す図である。
【図６８】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図６９】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図７０】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図７１】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図７２】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図７３】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図７４】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図７５】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図７６】本発明の第７の実施の形態によるデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図７７】本発明の第８の実施の形態によるＴＦＴの断面構造図である。
【図７８】ＰＭＯＳ−ＴＦＴのａ−ａ’断面における不純物プロファイルを示す図である。
【図７９】ＰＭＯＳ−ＴＦＴのｂ−ｂ’断面における不純物プロファイルを示す図である。
【図８０】本発明の第８の実施の形態によるＴＦＴの製造工程図である。
【図８１】本発明の第８の実施の形態によるＴＦＴの製造工程図である。
【図８２】本発明の第８の実施の形態によるＴＦＴの製造工程図である。
【図８３】ＮＭＯＳ−ＴＦＴのａ−ａ’断面における不純物プロファイルを示す図である。
【図８４】ＮＭＯＳ−ＴＦＴのｂ−ｂ’断面における不純物プロファイルを示す図である。
【図８５】本発明の第10の実施の形態によるＴＦＴの断面構造図である。
【図８６】ＰＭＯＳ−ＴＦＴのａ−ａ’断面における不純物プロファイルを示す図である。
【図８７】本発明の第10の実施の形態によるＴＦＴの製造工程図である。
【図８８】本発明の第10の実施の形態によるＴＦＴの製造工程図である。
【図８９】本発明の第10の実施の形態によるＴＦＴの製造工程図である。
【図９０】ＮＭＯＳ−ＴＦＴのａ−ａ’断面における不純物プロファイルを示す図である。
【図９１】本発明の第11の実施の形態によるＴＦＴの断面構造図である。
【図９２】ＰＭＯＳ−ＴＦＴのａ−ａ’断面における不純物プロファイルを示す図である。
【図９３】本発明の第11の実施の形態によるＴＦＴの製造工程図である。
【図９４】本発明の第11の実施の形態によるＴＦＴの製造工程図である。
【図９５】本発明の第11の実施の形態によるＴＦＴの製造工程図である。
【図９６】本発明の第11の実施の形態によるＴＦＴの製造工程図である。
【図９７】ＮＭＯＳ−ＴＦＴのａ−ａ’断面における不純物プロファイルを示す図である。
【図９８】本発明の第12の実施の形態によるＴＦＴの鳥瞰図である。
【図９９】ＴＦＴのＡ−Ａ’断面図である。
【図１００】ＴＦＴのＢ−Ｂ’断面図である。
【図１０１】ＴＦＴのａ−ａ’断面における不純物プロファイルを示す図である。
【図１０２】ＴＦＴのｂ−ｂ’断面における不純物プロファイルを示す図である。
【図１０３】本発明の第12の実施の形態によるＴＦＴの製造工程図である。
【図１０４】本発明の第12の実施の形態によるＴＦＴの製造工程図である。
【図１０５】本発明の第12の実施の形態によるＴＦＴの製造工程図である。
【図１０６】本発明の第12の実施の形態によるＴＦＴの製造工程図である。
【図１０７】本発明の第12の実施の形態によるＴＦＴの製造工程図である。
【図１０８】本発明の第12の実施の形態によるＴＦＴの製造工程図である。
【図１０９】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの断面構造図である。
【図１１０】ゲート電極の深さ方向のプロファイルを示す図である。
【図１１１】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１１２】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１１３】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１１４】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１１５】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１１６】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１１７】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１１８】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１１９】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２０】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２１】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２２】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２３】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２４】本発明の第13の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２５】本発明の第14の実施の形態によるフラッシュＥＥＰＲＯＭの断面構造図である。
【図１２６】本発明の第14の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２７】本発明の第14の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２８】本発明の第14の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１２９】本発明の第15の実施の形態によるフラッシュＥＥＰＲＯＭの断面構造図である。
【図１３０】本発明の第15の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１３１】本発明の第15の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１３２】本発明の第16の実施の形態によるフラッシュＥＥＰＲＯＭの断面構造図である。
【図１３３】本発明の第16の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１３４】本発明の第16の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１３５】本発明の第16の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１３６】本発明の第16の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１３７】本発明の第17の実施の形態によるフラッシュＥＥＰＲＯＭの断面構造図である。
【図１３８】ドレイン領域の深さ方向のプロファイルを示す図である。
【図１３９】本発明の第17の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１４０】本発明の第17の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１４１】本発明の第17の実施の形態によるフラッシュＥＥＰＲＯＭの製造工程図である。
【図１４２】本発明の第18の実施の形態によるフラッシュＥＥＰＲＯＭの断面構造図である。
【図１４３】本発明の第19の実施の形態によるフラッシュＥＥＰＲＯＭの断面構造図である。
【図１４４】本発明の第19の実施の形態によるフラッシュＥＥＰＲＯＭの断面構造図である。
【図１４５】従来のＰＭＯＳトランジスタの断面構造図である。
【図１４６】従来のＰＭＯＳトランジスタの断面構造図である。
【図１４７】従来のＰＭＯＳトランジスタの断面構造図である。
【図１４８】従来のデュアルゲートＣＭＯＳトランジスタの断面構造図である。
【図１４９】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５０】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５１】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５２】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５３】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５４】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５５】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５６】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５７】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１５８】従来のデュアルゲートＣＭＯＳトランジスタの断面構造図である。
【図１５９】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１６０】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１６１】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１６２】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１６３】従来のデュアルゲートＣＭＯＳトランジスタの製造工程図である。
【図１６４】従来のＴＦＴの断面構造図である。
【図１６５】従来のＴＦＴの鳥瞰図である。
【図１６６】従来のＴＦＴの製造工程図である。
【図１６７】従来のＴＦＴの製造工程図である。
【図１６８】従来のＴＦＴの製造工程図である。
【図１６９】従来のＴＦＴの製造工程図である。
【図１７０】従来のフラッシュＥＥＰＲＯＭの断面構造図である。
【図１７１】フラッシュＥＥＰＲＯＭの動作を説明するための断面構造図である。
【図１７２】フラッシュＥＥＰＲＯＭの動作を説明するための断面構造図である。
【図１７３】フラッシュＥＥＰＲＯＭの動作を説明するための断面構造図である。
【図１７４】フラッシュＥＥＰＲＯＭのカップリング比を説明するための断面構造図である。
【図１７５】フラッシュＥＥＰＲＯＭで発生するバンド間トンネリングを説明するための断面構造図である。
【図１７６】従来の埋め込みチャネル型のフラッシュＥＥＰＲＯＭの断面構造図である。
【図１７７】従来の半導体装置の製造方法を示す図である。
【発明を実施するための形態】
【００８９】
（実施の形態１）
次に本発明の一実施の形態について説明する。図１は本発明の第１実施の形態によるＰＭＯＳトランジスタを示した断面構造図である。図１において、１、４〜７、10は従来図145と同一あるいは相当するものである。斜線部30は窒素ドーピング領域を示し、Ｐ+型ゲート電極35及びゲート酸化膜36中に存在する。図２は図１に示すＰＭＯＳトランジスタのＰ+型ゲート電極35及びゲート酸化膜36の深さ方向のプロファイルを示した図である。図２により、ゲート酸化膜36中に窒素が析出していることが解る。ここで、窒素の析出とは、ある一定の位置に窒素がトラップされて濃度が高くなる状態を示す。
【００９０】
次に図１に示すＰＭＯＳトランジスタの製造工程について説明する。まず始めに、通常の素子分離工程によりＮ型シリコン基板１上に素子分離酸化膜７を形成後、熱酸化により100Å程度の酸化膜36aを形成し、ＣＶＤ法により2000Å程度ポリシリコン膜35a を形成する（図３）。次にポリシリコン膜35aの上部に飛程中心がくるように窒素イオンを20keＶ、４×1015／cm2の条件で注入する（図４）。次に、ポリシリコン膜35aにホウ素イオンを20keＶ、４×1015／cm2の条件で注入する（図５）。次に、ＣＶＤ法により2000Å程度の酸化膜を堆積し（図示せず）、フォトリソグラフィーと異方性エッチングを用いて、酸化膜及びポリシリコン膜35a をゲート電極の形状にパターニングし、それぞれ酸化膜４及びゲート電極35bを形成する（図６）。次に、ＣＶＤ法により800Å程度の酸化膜を堆積し（図示せず）、エッチバックすることによりサイドウォール酸化膜５及びゲート酸化膜36bを形成後、ソース／ドレイン領域にフッ化ホウ素イオンを20keＶ、４×1015／cm2の条件で注入する（図７）。次に、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図１に示すソース／ドレイン領域６及びゲート電極35を形成する。また、この熱処理時に、ゲート電極35bの上部にドープされた窒素は熱拡散されるが、ゲート酸化膜36b中においては窒素は偏析し、図２に示すように、窒素濃度ピークの存在するゲート酸化膜36が形成される。
【００９１】
ここで、上記製造工程中での窒素の注入条件についてさらに詳しく説明する。窒素の投影飛程ＲPは、その標準偏差を△ＲPとすると、Ｐ+型ゲート電極35とゲート酸化膜36の界面から５×△ＲPとなる位置より上の位置のゲート電極35中にくるように設定する（図８）。この条件よりも下の位置に設定すると、窒素注入によりゲート酸化膜36にダメージが及ぶ可能性がある。
【００９２】
以上の説明では、ゲート電極35へのドーピングとソース／ドレイン領域６へのドーピングとを別々の工程で行ったが、ゲート電極35へのドーピングをソース／ドレイン領域６へのドーピングと兼ねて行っても問題はない。また、ゲート電極へのドーピングは、フッ化ホウ素をイオン注入してもよい。さらに、上記実施の形態では、ＰＭＯＳトランジスタのみの場合について示したが、上記ＰＭＯＳトランジスタをＣＭＯＳトランジスタの一部に、あるいは、上記ＰＭＯＳトランジスタの製造工程をＣＭＯＳトランジスタの製造工程の一部に加えてもよい。
【００９３】
次に本実施の形態における発明の効果について説明する。ゲート電極35中には窒素がドープされているためにホウ素の拡散が抑制される。つまり、窒素は拡散メカニズムがホウ素と同じ空孔拡散であり、かつ、ホウ素に比べて拡散係数が大きいので、窒素をホウ素と相互拡散させることにより窒素は拡散経路である空孔を先に占有する結果、ホウ素の拡散が抑制でき、その結果、ホウ素のチャネル領域10への突き抜けが抑制でき、閾値電圧の変動を効果的に抑制できる。また、イオン注入法を用いて窒素をドープすることにより、窒素の深さ及び濃度分布は制御し易くなる。
【００９４】
また、ゲート電極35上部に窒素をドープし、熱処理を行うことにより、窒素がゲート酸化膜36に析出する。その結果、シリコン酸化膜／シリコンの界面準位が減少し、ゲート酸化膜２の信頼性を向上せしめ、かつ、ホットキャリア耐性を効果的に向上せしめる。ここで、従来のＭＯＳトランジスタとゲート電極に窒素注入を行ったＭＯＳトランジスタのゲート酸化膜の信頼性を定電流ストレス法によって評価した結果を図９に示す。図９は窒素注入による酸化膜の信頼性の向上を示す図である。図９により、ゲート電極35に窒素注入を行い、ゲート酸化膜36に窒素を析出させた場合、絶縁破壊耐性が向上し、ゲート酸化膜の信頼性が向上することが解る。また、ＰＭＯＳトランジスタのホットキャリア注入による閾値電圧の変化量の窒素注入量依存性を図10に示す。図10は、一定のストレス電圧を1000秒印加後、閾値電圧の変化を測定したもので、ゲート電極35に対する窒素注入量を増加させると閾値電圧の変化が減少することから、ゲート電極に窒素をドープし、ゲート酸化膜36に窒素を析出させると、ＰＭＯＳトランジスタのホットキャリア耐性が向上することが解る。
【００９５】
また、ゲート電極35及びゲート酸化膜36内部の窒素ドーピング領域30における窒素濃度ピークは、〜1019／cm3から〜1021／cm3の範囲で設定するのが望ましい。よって、製造工程時の窒素イオンの注入量としては、〜1014／cm2から〜1016／cm2の範囲で設定してやればよい。窒素濃度ピークが〜1019／cm3よりも低くなると上述の効果は得られず、ゲート酸化膜36中の窒素濃度ピークが〜1021／cm3よりも高くなると、チャネル電子の移動度が劣化し、ＭＯＳトランジスタ特性が劣化する。
【００９６】
（実施の形態２）
次に、本発明の他の実施の形態を図面について説明する。図11は本発明の第２実施の形態によるＰＭＯＳトランジスタを示した断面構造図である。図11において、１〜７、10は従来図145と同一あるいは相当するものである。30はソース／ドレイン領域６の内部に形成された窒素ドーピング領域である。図12は図11に示すＰＭＯＳトランジスタのソース／ドレイン領域６の深さ方向のプロファイルを示した図である。図12により、ソース／ドレイン領域６の接合面には窒素はドープされず、ホウ素がドープされて形成されるソース／ドレイン領域６の内部に窒素ドーピング領域30が存在することがわかる。
【００９７】
次に図11に示すＰＭＯＳトランジスタの製造工程について説明する。まず始めに、通常の素子分離工程により素子分離酸化膜７を形成した後、Ｎ型シリコン基板１上に熱酸化により100Å酸化膜2aを形成し、続いてＣＶＤ法によりリンが５×20個／cm3程度ドープされたポリシリコン膜3aを2000Å程度堆積させ、続いてＣＶＤ法により2000Å程度の酸化膜4aを堆積させる（図13）。次に、フォトリソグラフィーと異方性エッチングにより、酸化膜4a及びポリシリコン膜3aをゲート電極の形状にパターニングし、それぞれ酸化膜４及びゲート電極３を形成する（図14）。次に、ＣＶＤ法により800Å程度の酸化膜を堆積し（図示せず）、エッチバックすることによりサイドウォール酸化膜５を形成する（図15）。次に、窒素イオンを10keＶ、２×1015／cm2の条件で注入する（図16）。次に、ホウ素イオンを10keＶ、４×1015／cm2の条件で注入し（図17）、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図11に示すＰ+型のソース／ドレイン領域６を形成するのと同時に、窒素ドーピング領域30を形成する。
【００９８】
次に図11に示すＰＭＯＳトランジスタの他の製造工程について説明する。図13から図15までは上述の製造工程と同一であるので説明を省略する。次に、窒素イオンを30°の入射角でＮ型シリコン基板１を回転させながら12keＶ、2.5×1015／cm2の条件で注入する（図18）。次に、ホウ素イオンを10keＶ、４×1015／cm2の条件で注入し（図19）、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図11に示すＰ+型のソース／ドレイン領域６を形成するのと同時に、窒素ドーピング領域30を形成する。
【００９９】
ここで、上記製造工程中での窒素の注入条件について説明する。窒素の注入条件は窒素の投影飛程がホウ素の投影飛程よりも小さくなるようなエネルギーで注入することである。これは、窒素注入時に発生する欠陥がソース／ドレイン領域６とＮ型シリコン基板１との接合面に発生し、素子動作時に接合リーク電流が発生するのを防止するためである。
【０１００】
以上の説明では、ゲート電極はＮ型のゲート電極を用いたが、Ｐ型のゲート電極あるいはゲート電極のシート抵抗を下げるために金属シリサイドとポリシリコンの積層構造のゲート電極を用いてもよい。また図20に示すように、ソース／ドレイン領域６を低抵抗化するために、図19に示す工程後にチタンサリサイド工程を用いてソース／ドレイン領域６上にチタンシリサイド膜８を形成してもよい。さらに、上記実施の形態ではソース／ドレイン領域６の形成時にホウ素をイオン注入したが、図20に示すようなチタンシリサイド膜８をソース／ドレイン領域６に形成しない場合は、ソース／ドレイン領域６にフッ化ホウ素をイオン注入してもよい。また、上記実施の形態では、ＰＭＯＳトランジスタのみの場合について示したが、上記ＰＭＯＳトランジスタをＣＭＯＳトランジスタの一部に、あるいは、上記ＰＭＯＳトランジスタの製造工程をＣＭＯＳトランジスタの製造工程の一部に加えてもよい。
【０１０１】
次に本実施の形態における発明の効果について説明する。Ｐ+型のソース／ドレイン領域６には、窒素がドープされているためにホウ素の拡散が抑制される。つまり、窒素は拡散メカニズムがホウ素と同じ空孔拡散であり、かつ、ホウ素に比べて拡散係数が大きいので、窒素をホウ素と相互拡散させることにより窒素は拡散経路である空孔を先に占有する結果、ホウ素の拡散が抑制でき、ソース／ドレイン領域６の接合面を浅く形成することが可能となる。また、本実施の形態では、窒素注入による弊害を防止するために、窒素の投影飛程がホウ素の投影飛程よりも小さくなるようなエネルギーで窒素を注入したが、ホウ素の拡散は、図21に示すように、窒素注入時の窒素分布の末尾がホウ素注入時のホウ素分布の末尾より深くなくても十分に抑えられる。
【０１０２】
さらに、イオン注入法により窒素をドープした場合、Ｎ型シリコン基板１がアモルファス化され、その後に行われるホウ素イオン注入時のチャネリング現象が抑制できるので、ソース／ドレイン領域６の接合面を浅く形成することが可能となる。また、窒素によるアモルファス化はゲルマニウム及びシリコンのイオン注入による程アモルファス化されないため、結晶を回復させるための高温熱処理を必要とせず、浅い接合面の形成により有効である。さらに、ソース／ドレイン領域６にフッ化ホウ素を注入しないでソース／ドレイン領域６を形成できるので、サリサイド工程を用いてソース／ドレイン領域の低抵抗化を図った場合に、フッ化ホウ素中のフッ素によるシリサイド反応の妨げを無くすことができ、良好な金属シリサイド膜を形成できる。また、窒素を斜め回転イオン注入法でドーピングすることによりホウ素の横方向の拡散がさらに抑制でき、その結果、トランジスタの実効的なゲート長を長くすることが可能となる。
【０１０３】
また、ソース／ドレイン領域６内部の窒素ドーピング領域30における窒素濃度ピークは、〜1019／cm3から〜1021／cm3の範囲で設定するのが望ましい。よって、製造工程時の窒素イオンの注入量としては、〜1014／cm2から〜1016／cm2の範囲で設定してやればよい。窒素濃度ピークが〜1019／cm3よりも低くなると上述の効果は得られず、窒素濃度ピークが〜1021／cm3よりも高くなるとホウ素の活性化率が低下し、ソース／ドレイン領域６の抵抗が上昇する。
【０１０４】
（実施の形態３）
次に本発明の他の実施の形態について説明する。図22は本発明の第３実施の形態によるＰＭＯＳトランジスタを示した断面構造図である。図22において、１、２、５〜７、10、30、35、36は図１あるいは図12に示すものと同一あるいは相当するものである。本実施の形態は実施の形態１と実施の形態２とを組み合わせた発明である。
【０１０５】
次に図22に示すＰＭＯＳトランジスタの製造工程について説明する。まず始めに、通常の素子分離工程によりＮ型シリコン基板１上に素子分離酸化膜７を形成後、熱酸化により100Å程度の酸化膜36a を形成し、ＣＶＤ法により2000Å程度のポリシリコン膜35aを形成する（図23）。次に、フォトリソグラフィーと異方性エッチングによりポリシリコン膜35aと酸化膜36aをゲート電極の形状にパターニングし、それぞれポリシリコン膜35bとゲート酸化膜２を形成する（図示せず）。次に、ＣＶＤ法により800Å程度の酸化膜を堆積し（図示せず）、エッチバックすることによりサイドウォール酸化膜５及びゲート酸化膜36bを形成する（図24）。次に、ポリシリコン膜35b及びソース／ドレイン領域に窒素イオンをポリシリコン膜35bの上部に飛程中心がくるように10keＶ、２×1015／cm2の条件で注入する（図25）。次に、ポリシリコン膜35b及びソース／ドレイン領域にホウ素イオンを10keＶ、４×1015／cm2の条件で注入する（図26）。次に、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図22に示すソース／ドレイン領域６、ゲート電極35及び窒素ドーピング領域30を形成する。また、この熱処理時に、ゲート電極35bの上部にドープされた窒素は熱拡散されるが、ゲート酸化膜36b中においては窒素は偏析し、図２に示すように、窒素濃度ピークの存在するゲート酸化膜36が形成される。またソース／ドレイン領域６及びゲート電極35への窒素注入条件は、それぞれ実施の形態１及び実施の形態２で説明したとおりである。
【０１０６】
次に図22に示すＰＭＯＳトランジスタの他の製造工程について説明する。まず始めに、通常の素子分離工程によりＮ型シリコン基板１上に素子分離酸化膜７を形成後、熱酸化により100Å程度の酸化膜36aを形成し、ＣＶＤ法により2000Å程度のポリシリコン膜35aを形成する（図27）。次に、ポリシリコン膜35aの上部に飛程中心がくるように窒素イオンを20keＶ、４×1015／cm2の条件で注入する（図28）。次に、ポリシリコン膜35aにホウ素イオンを20keＶ、４×1015／cm2の条件で注入する（図29）。次に、フォトリソグラフィーと異方性エッチングによりポリシリコン膜35aをゲート電極の形状にパターニングし、ゲート電極35bを形成する（図示せず）。次に、ＣＶＤ法により800Å程度の酸化膜を堆積し（図示せず）、エッチバックすることによりサイドウォール酸化膜５及びゲート酸化膜36bを形成する（図30）。次に、ソース／ドレイン領域に窒素を10keＶ、２×1015／cm2の条件でイオン注入する（図31）。次に、ソース／ドレイン領域にホウ素イオンを10keＶ、４×1015／cm2の条件で注入する（図32）。最後に、850℃、20分程度の熱処理を加える。この熱処理における作用は、上記第１の製造工程中で詳述しているのでここではその記載を省略する。
【０１０７】
この第２の製造工程においては、ゲート電極35には窒素とホウ素が２度注入されることになるが、ゲート電極35のパターニング前にＣＶＤ法により2000Å程度の酸化膜を堆積し、その後パターニングすることにより、ゲート電極35に対する不純物導入のストッパー膜となる酸化膜をゲート電極上に形成し、その後の窒素とホウ素のイオン注入においてはソース／ドレイン領域６にのみ注入してもよい。またこの製造工程では、ゲート電極35のパターニング前にホウ素イオン注入を行ったが、該工程を省略してソース／ドレイン領域６へのホウ素イオン注入でゲート電極35へのドーピングを行ってもよい。
【０１０８】
上記実施の形態では、ＰＭＯＳトランジスタのみの場合について示したが、上記ＰＭＯＳトランジスタをＣＭＯＳトランジスタの一部に、あるいは、上記ＰＭＯＳトランジスタの製造工程をＣＭＯＳトランジスタの製造工程の一部に加えてもよい。また図33に示すように、ゲート電極35及びソース／ドレイン領域６を低抵抗化するために、図26又は図32に示す工程後にチタンサリサイド工程を用いてゲート電極35及びソース／ドレイン領域６上にチタンシリサイド８を形成してもよい。
【０１０９】
次に本実施の形態における発明の効果について説明する。ゲート電極35中には窒素がドープされているため、実施の形態２で詳述したようにホウ素の拡散が抑制され、ホウ素がゲート酸化膜36を突き抜けてチャネル領域10に侵入するのを抑制でき、閾値電圧の変動が効果的に抑制できる。また、ゲート電極35上部に窒素をドープし、熱処理を行うことにより、窒素がゲート酸化膜36に析出する。その結果、シリコン酸化膜／シリコンの界面準位が減少し、ゲート酸化膜36の信頼性を向上せしめ、かつ、ホットキャリア耐性を効果的に向上せしめる。さらに、ソース／ドレイン領域６には窒素がドーピングされているので、実施の形態１で詳述したようにホウ素の拡散が抑制され、ソース／ドレイン領域６の接合面を浅く形成することが可能となる。また、工程数は増加するが、ゲート電極35とソース／ドレイン領域６への窒素ドーピング工程を別々に行うことにより、それぞれの窒素プロファイルを変化させ、最適化することが可能となり、ホウ素のゲート酸化膜36の突き抜け及びソース／ドレイン領域６中の拡散をさらに効果的に抑制せしめる。
【０１１０】
（実施の形態４）
次に本発明の他の実施の形態について説明する。図34は本発明の第４実施の形態によるＮＭＯＳトランジスタを示した断面構造図である。図において、４、５、７、10は従来図145に示すものと同一あるいは相当するものである。40はＰ型シリコン基板、斜線部30は窒素ドーピング領域を示し、Ｎ+型ゲート電極41及びゲート酸化膜42中に存在する。43はチャネル領域10を挟んで形成されるＮ-型ソース／ドレイン領域、44はＮ-型ソース／ドレイン領域に隣接して形成されるＮ+型ソース／ドレイン領域である。Ｎ-型ソース／ドレイン領域43とＮ+型ソース／ドレイン領域44とでＬＤＤ（Ｌｉｇｈｔｌｙ−Ｄｏｐｅｄ Ｄｒａｉｎ）構造のＮＭＯＳトランジスタを構成している。図35は図34に示すＮＭＯＳトランジスタのＮ+型ゲート電極41及びゲート酸化膜42の深さ方向のプロファイルを示した図である。図35により、ゲート酸化膜42中に窒素が析出していることが解る。ここで、窒素の析出とは、ある一定の位置に窒素がトラップられて濃度が高くなる状態を示す。
【０１１１】
次に図34に示すＮＭＯＳトランジスタの製造工程について説明する。まず始めに、通常の素子分離構成によりＰ型シリコン基板40上に素子分離酸化膜７を形成後、熱酸化により100Å程度の酸化膜42aを形成し、ＣＶＤ法により2000Å程度のポリシリコン膜41aを形成する（図36）。次に、ポリシリコン膜41aの上部に飛程中心がくるように窒素イオンを20keＶ、１×1016／cm2の条件で注入する（図37）。次に、ポリシリコン膜41aにヒ素イオンを30keＶ、４×1015／cm2の条件で注入する（図38）。次に、フォトリソグラフィーと異方性エッチングによりポリシリコン膜41aをゲート電極の形状にパターニングし、ゲート電極41bを形成する（図示せず）。次に、Ｎ型ソース／ドレイン領域にヒ素イオンを45°の入射角でＰ型シリコン基板40を回転させながら50keＶ、４×1013／cm2の条件で注入する（図39）。次に、ＣＶＤ法により800Å程度の酸化膜を堆積し（図示せず）、エッチバックすることによりサイドウォール酸化膜５及びゲート酸化膜42bを形成する（図40）。次に、Ｎ+型ソース／ドレイン領域にヒ素イオンを50keＶ、４×1015／cm2の条件で注入する（図41）。
【０１１２】
最後に850℃、20分程度の熱処理を加えることにより注入された不純物を活性化させ、図34に示すＮ-型ソース／ドレイン領域43、Ｎ+型ソース／ドレイン領域44、ゲート電極41及び窒素ドーピング領域30を形成する。また、この熱処理時に、ゲート電極41bの上部にドープされた窒素は熱拡散されるが、ゲート酸化膜42b中においては窒素は偏析し、図35に示すように、窒素濃度ピークの存在するゲート酸化膜36が形成される。また、本実施の形態においても、ゲート電極41への窒素注入条件は、実施の形態２で説明したとおりである。つまり、窒素の投影飛程ＲPは、その標準偏差を△ＲPとすると、Ｎ+型ゲート電極44とゲート酸化膜42の界面から５×△ＲPとなる位置より上の位置のゲート電極41中にくるように設定する。
【０１１３】
以上の説明では、ポリシリコン膜にヒ素をイオン注入することによりＮ型にドープされたゲート電極41を形成したが、リンを５×1020／cm3程度にドープしたドープドポリシリコン膜を用いてＮ型にドープされたゲート電極41を形成してもよい。また、本実施の形態では、ＮＭＯＳトランジスタのみの場合について示したが、上記ＮＭＯＳトランジスタをＣＭＯＳトランジスタの一部に、あるいは、上記ＮＭＯＳトランジスタの製造工程をＣＭＯＳトランジスタの製造工程の一部に加えてもよい。
【０１１４】
次に本実施の形態における発明の効果について説明する。ゲート電極41上部には窒素がドープされているため、その後の熱処理により、窒素がゲート酸化膜42に析出する。その結果、シリコン酸化膜／シリコンの界面準位が減少し、ゲート酸化膜42の信頼性を向上せしめ、かつ、ホットキャリア耐性を効果的に向上せしめる。ゲート酸化膜42の信頼性の評価については実施の形態１中の図９で説明したとおりである。また、ＮＭＯＳトランジスタのホットキャリア注入による閾値電圧の窒素注入量依存性を図42に示す。図42は、一定のストレス電圧を1000秒印加後、閾値電圧の変化を測定したもので、ゲート電極41に対する窒素注入量を増加させると閾値電圧の変化が減少することから、ゲート電極に窒素をドープし、窒素をゲート酸化膜42に析出させると、ＮＭＯＳトランジスタのホットキャリア耐性が向上することが解る。
【０１１５】
また、ゲート電極41及びゲート酸化膜42内部の窒素ドーピング領域30における窒素濃度ピークは、〜1019／cm3から〜1021／cm3の範囲で設定するのが望ましい。よって、製造工程時の窒素イオンの注入量としては、〜1014／cm2から〜1016／cm2の範囲で設定してやればよい。窒素濃度ピークが〜1019／cm3よりも低くなると上述の効果は得られず、ゲート酸化膜42中の窒素濃度ピークが〜1021／cm3よりも高くなると、チャネル電子の移動度が劣化し、ＭＯＳトランジスタ特性が劣化する。
【０１１６】
（実施の形態５）
次に本発明の他の実施の形態について説明する。図43は本発明の第５実施の形態によるＮＭＯＳトランジスタを示した断面構造図である。図において、２、３、４、５、７、10、30、40、43、44は従来図145あるいは実施の形態図34に示すものと同一あるいは相当するものである。つまり、本実施の形態におけるＮＭＯＳトランジスタにおいては、Ｎ+型ソース／ドレイン領域43の内部に窒素ドーピング領域30が形成されている。図44はＮＭＯＳトランジスタのＮ+型ソース／ドレイン領域43の深さ方向のプロファイルを示した図である。図44により、Ｎ+型ソース／ドレイン領域43の接合面には窒素はドープされず、ヒ素がドープされて形成されるＮ+型ソース／ドレイン領域43の内部に窒素ドーピング領域30が存在することがわかる。
【０１１７】
次に図43に示すＮＭＯＳトランジスタの製造工程について説明する。まず、通常の素子分離工程によりＰ型シリコン基板40上に素子分離酸化膜７を形成後、熱酸化により100Å程度の酸化膜2aを形成し、該酸化膜上にＣＶＤ法によりリンを５×1020／cm3程度にドープしたポリシリコン膜を2000Å程度形成し、さらに該ポリシリコン膜上に2000Å程度の酸化膜を形成する（図示せず）。次に、フォトリソグラフィーと異方性エッチングにより酸化膜及びポリシリコン膜をゲート電極の形状にパターニングし、それぞれ酸化膜４及びゲート電極３を形成する（図45）。次に、Ｎ-型ソース／ドレイン領域にヒ素イオンを45°の入射角でＰ型シリコン基板40を回転させながら50keＶ、４×1013／cm2の条件で注入する（図46）。次に、ＣＶＤ法により800Å程度の酸化膜を堆積させ（図示せず）、エッチバックすることによってサイドウォール酸化膜５及びゲート酸化膜２を形成し、さらにＮ+型ソース／ドレイン領域に窒素イオンを10keＶ、２×1015／cm2の条件で注入する（図47）。次に、Ｎ+型ソース／ドレイン領域にヒ素イオンを50keＶ、４×1015／cm2の条件で注入する（図48）。次に、850℃、20分程度の熱処理を加えることにより注入された不純物を活性化させ、図43に示すＮ-型ソース／ドレイン領域43、Ｎ+型ソース／ドレイン領域44及び窒素ドーピング領域30を形成する。
【０１１８】
ここで、上記製造工程中での窒素の注入条件については、実施の形態１で説明した通りである。つまり、窒素の注入条件は窒素の投影飛程がヒ素の投影飛程よりも小さくなるようなエネルギーで注入することである。
【０１１９】
以上の説明では、リンドープドポリシリコンを堆積させてゲート電極を形成したが、ノンドープポリシリコンを堆積させた後にＮ型の不純物を注入してゲート電極を形成してもよい。また、ゲート電極のシート抵抗を下げるために金属シリサイドとポリシリコンの積層構造のゲート電極を用いてもよい。また図49に示すように、ソース／ドレイン領域を低抵抗化するために、図48に示す工程後にチタンサリサイド工程を用いてＮ+型ソース／ドレイン領域44上にチタンシリサイド８を形成してもよい。また、上記実施の形態では、ＮＭＯＳトランジスタのみの場合について示したが、上記ＮＭＯＳトランジスタをＣＭＯＳトランジスタの一部に、あるいは、上記ＮＭＯＳトランジスタの製造工程をＣＭＯＳトランジスタの製造工程の一部に加えてもよい。
【０１２０】
次に本実施の形態における発明の効果について説明する。Ｎ+型ソース／ドレイン領域44内には窒素がドープされているため、ヒ素の拡散が抑制される。つまり、実施の形態１でホウ素と窒素の関係について詳述したことがヒ素と窒素の関係についてもいえるので、窒素とヒ素とを相互拡散させることにより、ヒ素の拡散を抑制でき、従来よりもソース／ドレイン領域の接合面を浅く形成することが可能となる。
【０１２１】
また、Ｎ+型ソース／ドレイン領域44部の窒素ドーピング領域30における窒素濃度ピークは、〜1019／cm3から〜1021／cm3の範囲で設定するのが望ましい。よって、製造工程時の窒素イオンの注入量としては、〜1014／cm2から〜1016／cm2の範囲で設定してやればよい。窒素濃度ピークが〜1019／cm3よりも低くなると上述の効果は得られず、窒素濃度ピークが〜1021／cm3よりも高くなるとヒ素の活性化率が低下し、Ｎ+型ソース／ドレイン領域44の抵抗が上昇する。
【０１２２】
（実施の形態６）
次に本発明の他の実施の形態について説明する。図50は本発明の第６の実施の形態を示すデュアルゲートＣＭＯＳトランジスタの断面構成図である。図50において、１０〜１４、20、21、23は従来図158と同一あるいは相当するものである。斜線部30は窒素ドーピング領域を示し、ＰＭＯＳトランジスタにおいてはソース／ドレイン領域21内部、Ｐ+型ポリシリコン膜50及びゲート酸化膜47中に存在し、ＮＭＯＳトランジスタにおいてはＮ+型ポリシリコン膜51及びゲート酸化膜48中に存在する。52はＰウェル14中にチャネル領域10を挟んで形成されるＮ-型ソース／ドレイン領域、53はＮ-型ソース／ドレイン領域に隣接して形成されるＮ+型ソース／ドレイン領域である。Ｐ+型ポリシリコン膜50、Ｎ+型ポリシリコン膜51、Ｐ+型のソース／ドレイン領域21及びＮ+型ソース／ドレイン領域53上にはチタンシリサイド膜23が形成され、２層構造のゲート電極を構成するとともに、ソース／ドレイン領域の低抵抗化をも図っている。
【０１２３】
次に図50に示すデュアルゲートＣＭＯＳトランジスタの製造工程について説明する。まず、Ｐ型シリコン基板11にＮウェル13及びＰウェル14を形成後、通常の素子分離工程によりＰ型シリコン基板11上に素子分離酸化膜12を形成する。次に、熱酸化により100Å程度の酸化膜49を形成し、ＣＶＤ法により2000Å程度のポリシリコン膜55を堆積させる（図51）。次に、ポリシリコン膜55の上部に飛程中心がくるように窒素イオンを20keＶ、４×1015／cm2の条件で注入する（図52）。次に、ＰＭＯＳトランジスタ形成領域をレジスト60で覆い、ＮＭＯＳトランジスタ形成領域のポリシリコン膜55にヒ素イオンを30keＶ、４×1015／cm2の条件で注入する（図53）。次に、レジスト60を除去した後、ＮＭＯＳトランジスタ形成領域をレジスト61で覆い、ＰＭＯＳトランジスタ形成領域のポリシリコン膜55にホウ素イオンを20keＶ、４×1015／cm2の条件で注入する（図54）。次に、レジスト61を除去した後、フォトリソグラフィーと異方性エッチングによりポリシリコン膜55をＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極の形状にパターニングし、ポリシリコン膜50aとポリシリコン膜51aを形成する（図55）。次に、ＰＭＯＳトランジスタ形成領域をレジスト62で覆い、Ｐウェル14上のＮ-型ソース／ドレイン領域にヒ素イオンを45°の入射角でＰ型シリコン基板11を回転させながら50keＶ、４×1013／cm2の条件で注入する（図56）。次に、レジスト62を除去した後、ＣＶＤ法により800Åの酸化膜を堆積させ（図示せず）、エッチバックすることによりサイドウォール酸化膜20、ゲート酸化膜47a及びゲート酸化膜48aを形成する（図57）。次に、ＰＭＯＳトランジスタ形成領域をレジスト63で覆い、Ｐウェル14上のＮ+ 型ソース／ドレイン領域にヒ素イオンを50keＶ、４×1015／cm2の条件で注入する（図58）。次に、レジスト63を除去した後、ＮＭＯＳトランジスタ形成領域をレジスト64で覆い、Ｎウェル13上のソース／ドレイン領域に窒素イオンを10keＶ、２×1015／cm2の条件で注入後、ホウ素イオンを10keＶ、４×1015／cm2の条件で注入する（図59）。
【０１２４】
次に、レジスト64を除去した後、850℃、20分程度の熱処理を加えることにより注入された不純物を活性化させ、図50に示すソース／ドレイン領域21、Ｐ+型ポリシリコン膜50、Ｎ-型ソース／ドレイン領域52、Ｎ+型ソース／ドレイン領域53、Ｎ+型ゲート電極51及び窒素ドーピング領域30を形成する。また、この熱処理時に、ポリシリコン膜50a及びポリシリコン膜51aの上部にドープされた窒素は熱拡散されるが、ゲート酸化膜47a及びゲート酸化膜48a中においては窒素は偏析し、窒素濃度ピークの存在するゲート酸化膜47及びゲート酸化膜48が形成される（図示せず）。次に、スパッタ法により500Å程度のチタンを堆積させ、700℃、30秒程度の熱処理を加えることによりＰ+型ポリシリコン膜50、51、Ｐ+型のソース／ドレイン領域21及びＮ+型ソース／ドレイン領域53上にチタンシリサイド膜23を形成し、酸化膜上の未反応のチタンを除去することにより（図示せず）、図50に示すデュアルゲートＣＭＯＳトランジスタが形成される。
【０１２５】
次に図50に示すデュアルゲートＣＭＯＳトランジスタの他の製造工程について説明する。まず、前述の製造工程により図51に至るまで形成する。次に、ＰＭＯＳトランジスタ形成領域をレジスト60で覆い、ポリシリコン膜55の上部に飛程中心がくるように窒素イオンを25keＶ、１×1016／cm2の条件で注入する（図60）。次に、レジスト60をそのままの状態にして、ポリシリコン膜55にヒ素イオンを30keＶ、４×1015／cm2の条件で注入する（図61）。次に、レジスト60を除去後、ＮＭＯＳトランジスタ形成領域をレジスト61で覆い、ポリシリコン膜55の上部に飛程中心がくるように窒素イオンを15keＶ、４×1015／cm2の条件で注入する（図62）。次に、レジスト61をそのままの状態にして、ポリシリコン膜55にホウ素イオンを20keＶ、４×1015／cm2の条件で注入する（図63）。次に、レジスト61を除去した後、フォトリソグラフィー及び異方性エッチングを用いてポリシリコン膜55をＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート電極の形状にパターニングし、それぞれポリシリコン膜50a及びポリシリコン膜51aを形成する（図64）。以下の工程は前述の製造工程（図面では図56から図59までが対応する）と同一であるので、ここではその説明を省略する。
【０１２６】
以上２通りの製造工程では、ポリシリコン膜50aにホウ素をドープする工程とソース／ドレイン領域にホウ素をドープする工程と別々の工程で行ったが、ポリシリコン膜50aへのドーピングをソース／ドレイン領域へのドーピング工程で兼ねて行ってもよい。また、ポリシリコン膜にヒ素をドープする工程をＮ-型ソース／ドレイン領域又はＮ+型ソース／ドレイン領域にヒ素をドープする工程で兼ねて行ってもよい。
【０１２７】
次に本実施の形態の効果について説明する。ＰＭＯＳトランジスタ領域において、Ｐ+型ポリシリコン膜50及びＰ型のソース／ドレイン領域21内には窒素がドープされているため、実施の形態１及び実施の形態２で詳述したような効果を得ることができ、さらに、ＮＭＯＳトランジスタ領域において、Ｎ+型ポリシリコン膜51に窒素がドープされているため、実施の形態４で詳述した効果を得ることができる。また、窒素イオンをポリシリコン膜50aに注入する工程とＮ+型ポリシリコン膜51aに注入する工程とを別々の工程で行う製造方法においては、ポリシリコン膜50a及びポリシリコン膜51aに注入されるイオンの性質に応じてそれぞれの窒素プロファイルを最適化することができ、ＰＭＯＳトランジスタ領域におけるＰ+型ポリシリコン膜50からのホウ素の突き抜け及びＮＭＯＳトランジスタ領域におけるゲート酸化膜／シリコン基板の界面準位の発生をさらに効果的に抑制せしめる。
【０１２８】
（実施の形態７）
次に本発明の他の実施の形態について説明する。図65は本発明の第７の実施の形態を示すデュアルゲートＣＭＯＳトランジスタの断面構成図である。図65において、10〜14、20、21、50〜53は実施の形態図50と同一あるいは相当するものである。70はタングステンシリサイド膜であり、Ｐ+型ポリシリコン膜50上に形成される。タングステンシリサイド膜70とＰ+型ポリシリコン膜50の２層構造によりＰＭＯＳトランジスタのゲート電極を構成し、該ゲート電極及びゲート酸化膜47中に斜線で示す窒素ドーピング領域30が存在する。また、タングステンシリサイド膜70上には酸化膜19が形成される。71はタングステンシリサイド膜であり、Ｎ+型ポリシリコン膜51上に形成される。タングステンシリサイド膜71とＮ+型ポリシリコン膜51の２層構造によりＮＭＯＳトランジスタのゲート電極を構成し、該ゲート電極及びゲート酸化膜48中に斜線で示す窒素ドーピング領域30が存在する。また、タングステンシリサイド膜71上には酸化膜19が形成される。図66はＰＭＯＳトランジスタのゲート電極及び酸化膜47の深さ方向のプロファイルを示した図であり、図67はＮＭＯＳトランジスタのゲート電極及びゲート酸化膜48の深さ方向のプロファイルを示した図である。図66により、ＰＭＯＳトランジスタのゲート電極において、Ｐ+型ポリシリコン膜50とタングステンシリサイド膜70の界面に窒素の濃度ピークが存在し、ゲート酸化膜47中には窒素が析出していることが解る。また、図67により、ＮＭＯＳトランジスタのゲート電極において、Ｎ+型ポリシリコン膜51とタングステンシリサイド膜71の界面に窒素の濃度ピークが存在し、ゲート酸化膜48中には窒素が析出していることが解る。
【０１２９】
次に図65に示すデュアルゲートＣＭＯＳトランジスタの製造工程について説明する。まず、Ｐ型シリコン基板11にＮウェル13及びＰウェル14を形成後、通常の素子分離工程によりＰ型シリコン基板11上に素子分離酸化膜12を形成する（図示せず）。次に、熱酸化により100Å程度の酸化膜49を形成し、ＣＶＤ法により2000Å程度のポリシリコン膜55を堆積させる（図68）。次に、スパッタ法により1000Å程度のタングステンシリサイド膜72を堆積させる（図69）。次に、ポリシリコン膜55とタングステンシリサイド膜72の界面近傍に飛程中心がくるように窒素イオンを40keＶ、１×1016／cm2の条件で注入する（図70）。次にＰＭＯＳトランジスタ形成領域をレジスト60で覆い、ＮＭＯＳトランジスタ形成領域のポリシリコン膜55にヒ素イオンを120keＶ、４×1015／cm2の条件で注入する（図71）。次に、レジスト60を除去後、ＮＭＯＳトランジスタ形成領域をレジスト61で覆い、ＰＭＯＳトランジスタ形成領域のポリシリコン膜55にホウ素イオンを30keＶ、４×1015／cm2の条件で注入する（図72）。次に、レジスト61を除去後、ＣＶＤ法により2000Å程度の酸化膜を堆積させ（図示せず）、フォトリソグラフィーと異方性エッチングにより酸化膜、タングステンシリサイド膜72及びポリシリコン膜55をゲート電極の形状にパターニングし、酸化膜19、タングステンシリサイド膜70a、タングステンシリサイド膜71a、ポリシリコン膜50a及びポリシリコン膜51aを形成する（図73）。次に、ＰＭＯＳトランジスタ形成領域をレジスト62で覆い、Ｎ-型ソース／ドレイン領域にヒ素イオンを45°の入射角でＰ型シリコン基板11を回転させながら50keＶ、４×1013／cm2の条件で注入する（図74）。
【０１３０】
次に、レジスト62を除去後、ＣＶＤ法により800Åの酸化膜を堆積させ、エッチバックすることにより、サイドウォール酸化膜20、ゲート酸化膜47a及びゲート酸化膜48aを形成し（図示せず）、ＰＭＯＳトランジスタ形成領域をレジスト63で覆い、Ｎ+型ソース／ドレイン領域にヒ素イオンを50keＶ、４×1013／cm2の条件で注入する（図75）。次に、レジスト63を除去後、ＮＭＯＳトランジスタ形成領域をレジスト64で覆い、ＰＭＯＳトランジスタのソース／ドレイン領域に窒素を10keＶ、２×1015／cm2の条件で注入後、ホウ素イオンを10keＶ、４×1015／cm2の条件で注入する（図76）。次に、レジスト64を除去後、850 ℃、20分程度の熱処理を加えることにより注入された不純物を活性化させ、図65に示すタングステンシリサイド膜70、71、Ｐ+型ポリシリコン膜50、Ｎ+型ポリシリコン膜51、ソース／ドレイン領域21、Ｎ-型ソース／ドレイン領域52、Ｎ+型ソース／ドレイン領域53及び窒素ドーピング領域30を形成する。また、この熱処理時に、ポリシリコン膜50aとタングステンシリサイド膜70aの界面及びポリシリコン膜51aとタングステンシリサイド膜71aの界面にドープされた窒素は熱拡散されるが、ゲート酸化膜47a及びゲート酸化膜48a中においては窒素は偏析し、図66及び図67に示すように窒素濃度ピークの存在するゲート酸化膜47及びゲート酸化膜48が形成される。
【０１３１】
次に本実施の形態における発明の効果について説明する。Ｐ+型ポリシリコン膜50とタングステンシリサイド膜70との界面近傍及びＮ+ 型ポリシリコン膜51とタングステンシリサイド膜71との界面近傍には窒素がドープされているため、ホウ素のタングステンシリサイド膜70中への拡散及びヒ素のタングステンシリサイド膜71中への拡散が抑制される。つまり、窒素の拡散係数がホウ素やヒ素に比べて大きいために、窒素が拡散経路を先に占有する結果、ホウ素のタングステンシリサイド膜70中への拡散及びヒ素のタングステンシリサイド膜71中への拡散を抑制し、ホウ素とヒ素の相互拡散による仕事関数の変化に起因した閾値電圧の変動を効果的に抑制せしめる。なお、本実施の形態では、ソース／ドレイン領域21内部に窒素ドーピング領域30を形成したが、ソース／ドレイン領域21をフッ化ホウ素イオンを例えば20keＶ、４×1015／cm2の条件で注入して形成する場合は、ソース／ドレイン領域21内部の窒素ドーピング領域30は形成しなくてもよい。
【０１３２】
（実施の形態８）
図77はこの発明の第８実施の形態を示すＰＭＯＳ−ＴＦＴの断面構造図である。図において、101〜105は従来図100 に示すＴＦＴと同一あるいは相当する部分を示す。斜線部110は窒素のドープされた領域である窒素ドーピング領域を示す。図78は図77のａ−ａ’断面における深さ方向の不純物プロファイルを示し、図79は図77のｂ−ｂ’断面における深さ方向の不純物プロファイルを示す。図78及び図79より、窒素ドーピング領域110は、ソース端面及びドレイン端面の外側にあるチャネル領域まで形成されることがわかる。
【０１３３】
次に図77に示すＴＦＴの製造工程について説明する。まず、半導体基板101に絶縁膜102を形成した後、ＣＶＤ法によりノンドープポリシリコン層を2000Å程度堆積させる。次に、該ノンドープポリシリコン層にホウ素をイオン注入し、Ｐ型にドープされたポリシリコン層を形成した後、写真製版工程と異方性エッチングにより、該ポリシリコン層をゲート電極の形状にパターニングし、ゲート電極103を形成する（図示せず）。次に、熱酸化により、100Åのゲート絶縁膜104を形成した後、ＣＶＤ法によりノンドープ多結晶シリコン層を2000Å程度堆積させる。次に、閾値電圧を制御するために、該ノンドープ多結晶シリコン層にヒ素を50keＶ、１×1012〜１×1013／cm2の条件でイオン注入し、Ｎ型にドープされたポリシリコン層を形成する。次に、該多結晶シリコン層を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状の多結晶ポリシリコン層105を形成する（図80）。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、窒素を15°〜60°の入射角で半導体基板101を回転させながら10keＶ、２×1015／cm2の条件でイオン注入する（図81）。次に、10keＶ、４×1015／cm2の条件でフッ化ホウ素をイオン注入し（図82）、850℃、20分程度の熱処理を加えて注入された不純物を活性化させ、図77に示すようなＰ型のソース領域105b、ドレイン領域105cを形成するのと同時に、窒素ドーピング領域110を形成する。
【０１３４】
ここで、窒素注入条件とソース／ドレイン注入条件の関係について記述する。窒素の注入エネルギーは、その飛程ＲP がフッ化ホウ素の飛程ＲPよりも小さくなるように設定する。窒素ドーピング領域110がソース／ドレイン接合面よりも深く形成されると、窒素注入時に形成される結晶欠陥がソース／ドレイン接合面に形成される空乏層内に含まれることになり、接合リーク電流を発生させる要因となるからである。
【０１３５】
以上の説明では、ゲート電極にはフッ化ホウ素をイオン注入したが、ホウ素を用いても問題はない。また、Ｐ型のゲート電極ではなく、Ｎ型のゲート電極を用いても問題はない。また、Ｐ型のソース／ドレイン領域にもフッ化ホウ素イオンを用いたが、ホウ素イオンを用いてもよい。また、上記実施の形態では、ＰチャネルＭＯＳ薄膜トランジスタの場合について示したが、ＣＭＯＳ薄膜トランジスタの一部に上記ＰチャネルＭＯＳ薄膜トランジスタを、あるいは、ＣＭＯＳプロセスの一部に上記プロセスを加えても問題はない。
【０１３６】
次に本実施の形態における発明の効果について説明する。ソース領域105b及びドレイン領域105cには窒素がドーピングされているため、ホウ素の拡散が抑制される。つまり、窒素は拡散メカニズムがホウ素と同じ空孔拡散であり、かつ、ホウ素に比べて拡散係数が大きいため、窒素をホウ素と相互拡散させることにより、窒素が拡散経路である空孔を先に占有する結果、ホウ素の拡散が抑制できる。従って、窒素の作用により、ホウ素のチャネル領域への横方向拡散が抑制され、実効的なゲート長を長くでき、ショートチャネル効果によるパンチスルーが発生するのを防止できる。また、窒素を斜め回転注入することにより、さらに一層ホウ素の横方向拡散が抑制される。
【０１３７】
（実施の形態９）
第８実施の形態では、本発明をＰＭＯＳ−ＴＦＴに適用した場合について説明したが、第９実施の形態では本発明をＮチャネルＭＯＳ−ＴＦＴ（以後、ＮＭＯＳ−ＴＦＴと称す。）に適用した場合について説明する。ＮＭＯＳ−ＴＦＴを構成する場合、図77において、注入される不純物の導電型をＰＭＯＳ−ＴＦＴを構成する場合と逆にしてやればよい。つまり、ゲート電極103、ソース領域105b及びドレイン領域105cはＮ型にドープし、チャネル領域105aはＰ型にドープする。図83は図77に示すＴＦＴをＮチャネル型で形成した場合にａ−ａ’断面における深さ方向の不純物プロファイルを示し、図84はｂ−ｂ’断面における深さ方向の不純物プロファイルを示す。図83及び図84より、窒素ドーピング領域110 は、ソース端面及びドレイン端面の外側にあるチャネル領域まで形成されることがわかる。
【０１３８】
次に本発明におけるＮＭＯＳ−ＴＦＴの製造工程について説明する。基本的には、実施の形態８で詳述したＰＭＯＳ−ＴＦＴの製造工程と同一であるため、図面は図80〜図82を用いる。但し、不純物注入条件が異なるため、ここでの不純物で実施の形態７と異なる場合は、図面中（）内に記載されたものを採用する。まず、半導体基板101に絶縁膜102を形成した後、ＣＶＤ法によりノンドープポリシリコン層を2000Å程度堆積させる。次に、該ノンドープポリシリコン層にヒ素をイオン注入し、Ｎ型にドープされたポリシリコン層を形成した後、写真製版工程と異方性エッチングにより、該ポリシリコン層をゲート電極の形状にパターニングし、ゲート電極103を形成する（図示せず）。次に、熱酸化により、100Åのゲート絶縁膜104を形成した後、ＣＶＤ法によりノンドープポリシリコン層を2000Å程度堆積させる。次に、閾値電圧を制御するために、該ノンドープポリシリコン層にフッ化ホウ素を20keＶ、１×1012〜１×1013／cm2の条件でイオン注入し、Ｐ型にドープされたポリシリコン層を形成する。次に、該ポリシリコン層を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状のポリシリコン層105を形成する（図80）。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、窒素を15°〜60°の入射角で半導体基板101を回転させながら10keＶ、２×1015／cm2の条件でイオン注入する（図81）。次に、30keＶ、４×1015／cm2の条件でヒ素をイオン注入し（図82）、850℃、20分程度の熱処理を加えて注入された不純物を活性化させ、Ｎ型のソース領域105b、ドレイン領域105cを形成するのと同時に、窒素ドーピング領域110を形成する（図82）。
【０１３９】
本実施の形態においても、窒素注入条件とソース／ドレイン注入条件の関係については実施の形態８と同様である。つまり、窒素の注入エネルギーは、その飛程ＲPがヒ素の飛程ＲPよりも小さくなるように設定する。
【０１４０】
以上の説明では、ゲート電極には、ヒ素注入を用いたが、リンを用いても問題はない。また、Ｎ型のゲート電極ではなく、Ｐ型のゲート電極を用いても問題はない。また、Ｎ型のソース／ドレイン領域にもヒ素を用いたが、リンイオン注入を用いてもよい。また、上記実施の形態では、ＮチャネルＭＯＳ薄膜トランジスタの場合について示したが、ＣＭＯＳ薄膜トランジスタの一部に上記ＮＭＯＳ薄膜トランジスタあるいはＣＭＯＳプロセスの一部に上記プロセスを加えても問題はない。
【０１４１】
次に、本実施の形態における発明の効果について説明する。本実施の形態においても実施の形態８と同様に、Ｎ型のソース／ドレイン領域に窒素がドープされているため、ヒ素あるいはリンの拡散が抑制される。つまり、実施の形態８でホウ素と窒素の関係について詳述したことがヒ素と窒素、あるいは、リンと窒素の関係についてもいえるので、窒素とヒ素とを相互拡散させることにより、ヒ素の拡散を抑制できる。よって、窒素の作用により、ヒ素あるいはリンのチャネル領域への横方向拡散が抑制され、実効的なゲート長を長くでき、ショートチャネル効果によるパンチスルーを防止することができる。また、窒素を斜め回転注入することにより、さらに一層リンあるいはヒ素の横方向拡散が抑制される。
【０１４２】
（実施の形態１０）
図85はこの発明の第10実施の形態を示すＰＭＯＳ−ＴＦＴの断面構造図である。図において、101〜103、105、110は図77に示すＴＦＴと同一あるいは相当する部分を示す。但し、本実施の形態においては、斜線部に示す窒素ドーピング領域110はソース領域105b及びドレイン領域105cのみならず、ポリシリコン層105及びゲート絶縁膜111に形成されている。図86は図85のａ−ａ’断面における深さ方向の不純物プロファイルを示す。図85のｂ−ｂ’断面における深さ方向の不純物プロファイルは、図78と同一である。図86より、ゲート絶縁膜111には、窒素が析出していることが解る。
【０１４３】
次に本実施の形態におけるＰＭＯＳ−ＴＦＴの製造工程について説明する。実施の形態８に記載した工程で、ゲート電極103までを形成する。次に、熱酸化により、100Åのゲート絶縁膜111aを形成した後、ＣＶＤ法によりノンドープ多結晶シリコン層106を2000Å程度堆積させる（図示せず）。次に、該ノンドープ多結晶シリコン層106に窒素を15°〜60°の入射角で半導体基板101 を回転させながら10keＶ、２×1015／cm2の条件でイオン注入する（図87）。更に、閾値電圧を制御するために、ポリシリコン層106にヒ素を50keＶ、１×1012〜１×1013／cm2の条件でイオン注入し（図示せず）、ポリシリコン層106を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状のポリシリコン層105を形成する（図88）。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、30keＶ、４×1015／cm2の条件でフッ化ホウ素をイオン注入し（図89）、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、図85に示すＰ型のソース領域105b、ドレイン領域105c及び窒素ドーピング領域110を形成する。また、この熱処理時に、ポリシリコン膜105に注入された窒素が熱拡散され、ゲート絶縁膜111a中に窒素が偏析し、窒素ドーピング領域110を持つゲート絶縁膜111が形成される。
【０１４４】
ここで、窒素注入条件とソース／ドレイン注入条件の関係については実施の形態１と同一である。つまり、窒素の注入エネルギーは、その飛程ＲP がフッ化ホウ素の飛程ＲPよりも小さくなるように設定する。
【０１４５】
上記製造工程では、窒素の回転斜め注入法を用いたが、垂直注入を行い、後の熱処理によってゲート電極３の側壁部のチャネル部に窒素を拡散させてもよい。
【０１４６】
次に、本実施の形態による発明の効果について説明する。ゲート絶縁膜111中には窒素が偏析しているため、ポリシリコン層／シリコン酸化膜（ゲート絶縁膜）の界面準位が減少し、ゲート絶縁膜111の信頼性を向上せしめる。つまり、界面準位の減少によりドレイン端で発生したホットキャリアがゲート絶縁膜111 中にトラップされるのを抑制でき、効果的にホットキャリア耐性を向上せしめる。また、ソース／ドレイン領域にも窒素がドープされているので、実施の形態８で詳述した効果、即ち、ソース／ドレイン領域を構成する不純物の拡散に起因するパンチスルーの発生を防止できる。
【０１４７】
（実施の形態１１）
第10実施の形態では、本発明をＰＭＯＳ−ＴＦＴに適用した場合について説明したが、第11実施の形態では本発明をＮＭＯＳ−ＴＦＴに適用した場合について説明する。ＮＭＯＳ−ＴＦＴを構成する場合、図85において、注入される不純物の導電型をＰＭＯＳ−ＴＦＴを構成する場合と逆にしてやればよい。つまり、ゲート電極103、ソース領域105b及びドレイン領域105cはＮ型にドープし、チャネル領域105aはＰ型にドープする。図90は図85に示すＴＦＴをＮチャネル型で形成した場合のａ−ａ’断面における深さ方向の不純物プロファイルを示す。ｂ−ｂ’断面における深さ方向の不純物プロファイルについては、図83と同一である。図90より、ゲート絶縁膜111には、窒素が析出しているのが解る。
【０１４８】
次に本実施の形態におけるＮＭＯＳ−ＴＦＴの製造工程について説明する。基本的には、実施の形態10で詳述したＰＭＯＳ−ＴＦＴの製造工程と同一であるため、図面は図87〜図89を用いる。但し、不純物注入条件が異なるため、ここでの不純物で実施の形態10と異なる場合は、図面中（）内に記載されたものを採用する。実施の形態８に記載した工程で、ゲート電極103までを形成する。次に、熱酸化により、100Åのゲート絶縁膜111aを形成した後、ＣＶＤ法によりノンドープポリシリコン層を2000Å程度堆積させる。次に、該ノンドープポリシリコン層に窒素を15°〜60°の入射角で半導体基板101を回転させながら10keＶ、２×1015／cm2の条件でイオン注入し（図87）、更に、閾値電圧を制御するために、ポリシリコン層にフッ化ホウ素を30keＶ、１×1012〜１×1013／cm2の条件でイオン注入する（図示せず）。次に、ポリシリコン層を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状の多結晶ポリシリコン層105を形成する（図88）。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、30keＶ、４×1015／cm2の条件でヒ素をイオン注入し（図89）、850℃、20分程度の熱処理を加えて注入された不純物を活性化させることにより、Ｎ型のソース領域105b、ドレイン領域105c及び窒素ドーピング領域110を形成する。また、この熱処理時にポリシリコン膜105に注入された窒素が熱拡散され、ゲート絶縁膜111a中に窒素が偏析し、窒素ドーピング領域を持つゲート絶縁膜111が形成される（図89）。以上の工程を経て、図85に示すＴＦＴが完成する。
【０１４９】
次に、本実施の形態による発明の効果について説明する。チャネル領域下のゲート絶縁膜111a中には窒素が偏析しているため、ポリシリコン層／シリコン酸化膜（ゲート絶縁膜）の界面準位が減少し、ゲート絶縁膜111の信頼性を向上せしめる。つまり、界面準位の減少によりドレイン端で発生したホットキャリアがゲート絶縁膜111中にトラップされるのを抑制でき、効果的にホットキャリア耐性を向上せしめる。また、ソース／ドレイン領域にも窒素がドープされているので、実施の形態８で詳述した効果、即ち、ソース／ドレイン領域を構成する不純物の拡散に起因するパンチスルーの発生を防止できる。
【０１５０】
（実施の形態１２）
図91は本発明の第12実施の形態を示すＰＭＯＳ−ＴＦＴの断面構造図である。図において、101、102、105、110、111は図77に示すＴＦＴと同一あるいは相当する部分を示す。但し、本実施の形態においては窒素ドーピング領域110はゲート電極120及びチャネル領域105a下のゲート絶縁膜111中に存在する。図92は図91のａ−ａ’断面における不純物プロファイルを示す。図92よりゲート絶縁膜111のチャネル領域中に窒素が析出していることが解る。
【０１５１】
次に図91に示すＴＦＴの製造方法について説明する。まず、半導体基板101に絶縁膜102を形成した後、ＣＶＤ法によりポリシリコン層120aを2000Å程度堆積させる。次に該ポリシリコン層120aに10keＶ、２×1015／cm2の条件で窒素をイオン注入する（図93）。次にポリシリコン層120aにフッ化ホウ素をイオン注入する（図94）。次に写真製版工程と異方性エッチングにより、該ポリシリコン層をゲート電極の形状にパターニングし、ゲート電極120bを形成する。次に、熱酸化により100Åのゲート絶縁膜111aを形成した後、ＣＶＤ法によりポリシリコン層を2000Å程度堆積させ、閾値電圧を制御するために該ポリシリコン層にヒ素を30keＶ、１×1012〜１×1013／cm2の条件でイオン注入する（図示せず）。次にポリシリコン層を写真製版工程と異方性エッチングを用いてチャネル領域、ソース領域及びドレイン領域となる領域を残すようにパターニングし、所望の形状のポリシリコン層105を形成する（図95）。次に、写真製版工程を用いてチャネル領域にレジスト107を設け、30keＶ、４×1015／cm2の条件でフッ化ホウ素をイオン注入し（図96）、850℃、20分程度の熱処理を加え、注入された不純物を活性化させることにより、Ｐ型のソース領域105b及びドレイン領域105cを形成する。また、この熱処理時に、ゲート電極120に注入された窒素が熱拡散され、ゲート絶縁膜111a中に窒素が偏析し、窒素ドーピング領域を持つゲート絶縁膜111が形成される（図96）。
【０１５２】
次に、本実施の形態による発明の効果について説明する。ゲート電極120中には、窒素がドープされているため、不純物活性化のための熱処理時にホウ素が拡散し、ゲート絶縁膜111を突き抜けてチャネル領域105aに侵入するのを防止できる。つまり、実施の形態７で詳述したように窒素の拡散防止効果によるものである。また、ゲート電極120中に窒素をドープし、その後熱処理を施すことによって、窒素がゲート絶縁膜中に析出する。その結果、実施の形態10に記載したような効果、つまり、ホットキャリア注入によってゲート絶縁膜中に界面準位が発生するのを抑制し、ゲート絶縁膜120の信頼性を向上させる。
【０１５３】
（実施の形態１３）
第12実施の形態では、本発明をＰＭＯＳ−ＴＦＴに適用した場合について説明したが、第13実施の形態では本発明をＮＭＯＳ−ＴＦＴに適用した場合について説明する。ＮＭＯＳ−ＴＦＴを構成する場合、図91において、注入される不純物の導電型をＰＭＯＳ−ＴＦＴを構成する場合と逆にしてやればよい。つまり、ゲート電極120 、ソース領域105b及びドレイン領域105cはＮ型にドープし、チャネル領域105aはＰ型にドープする。図97は図91に示すＴＦＴをＮチャネル型で形成した場合のａ−ａ’断面における深さ方向の不純物プロファイルを示す。図91より、チャネル領域105a下のゲート絶縁膜111中に窒素が析出していることが解る。
【０１５４】
本実施の形態におけるＮＭＯＳ−ＴＦＴの製造工程については、基本的には実施の形態12で詳述したＰＭＯＳ−ＴＦＴの製造工程とほぼ同一であり、ＰＭＯＳ−ＴＦＴで用いたイオン種と逆導電型のイオン種を用いればよい。ＮＭＯＳ−ＴＦＴを形成する場合のイオン注入条件については、上記実施の形態に記載されており、本実施の形態のここではその記載について省略する。
【０１５５】
本実施の形態においても、実施の形態12と同様、ゲート電極120中に窒素がドープされているため、不純物を活性化させるための熱処理時にゲート電極中にドープされたヒ素が拡散し、ゲート絶縁膜111に注入されるのを防止することができる。また、この熱処理時にゲート絶縁膜111中に窒素が析出するため、ホットキャリア注入によってゲート絶縁膜111中に界面準位が発生するのを防止でき、つまり、ゲート絶縁膜の信頼性を向上させることができる。
【０１５６】
（実施の形態１４）
図98は本発明の第14実施の形態を示すデュアルゲートＣＭＯＳ−ＴＦＴの鳥瞰図である。また、図99は図98のＡ−Ａ’断面、つまり、ＰＭＯＳ−ＴＦＴの断面構造を示し、図100は図98のＢ−Ｂ’断面、つまり、ＮＭＯＳ−ＴＦＴの断面構造を示す。図98〜100において、101は半導体基板、102は絶縁膜を示す。斜線部110は窒素ドーピング領域、125はノンドープポリシリコン層、126はタングステンシリサイド（ＷＳｉ2）層、127はＰ型ポリシリコン層であり、ノンドープポリシリコン層125、タングステンシリサイド層126及びＰ型ポリシリコン層127の３層構造でＰＭＯＳ−ＴＦＴのゲート電極を形成している。128はゲート絶縁膜、129はチャネル領域129a、Ｐ型のソース領域129b及びドレイン領域129cを持つポリシリコン層である。130はＮ型ポリシリコン層であり、ノンドープポリシリコン層125、タングステンシリサイド層126及びＮ型ポリシリコン層130の３層構造でＮＭＯＳ−ＴＦＴのゲート電極を形成している。131はゲート絶縁膜、132はチャネル領域132a、Ｎ型のソース領域132b及びドレイン領域132cを持つポリシリコン層である。なお、窒素ドーピング領域110は、タングステンシリサイド層126、Ｐ型ポリシリコン層127、ゲート絶縁膜128、Ｎ型ポリシリコン層130及びゲート絶縁膜131中に存在する。図101は図99のａ−ａ’断面における不純物プロファイルを示し、図102は図100のｂ−ｂ’断面における不純物プロファイルを示す。図101により、ＰＭＯＳ−ＴＦＴのゲート電極において、窒素の濃度分布のピークはＰ型ポリシリコン層127とタングステンシリサイド層126との界面及びゲート絶縁膜128中に存在する。また、図102により、ＮＭＯＳ−ＴＦＴのゲート電極において、窒素の濃度分布のピークはＮ型ポリシリコン層130とタングステンシリサイド層126との界面及びゲート絶縁膜128中に存在する。
【０１５７】
次に図98に示すＴＦＴの製造工程について説明する。まず、半導体基板101上に絶縁膜102を形成した後、ＣＶＤ法によりポリシリコン層125aを500 Å程度堆積させる。次に該ポリシリコン層125a上にスパッタ法により500Åのタングステンシリサイド層126aを堆積させ、該タングステンシリサイド層126a上にポリシリコン層135を1000Å程度堆積させる（図103）。次に、ポリシリコン層135とタングステンシリサイド層126aの界面付近に窒素をイオン注入する。本実施の形態においては、窒素のイオン注入条件は40keＶ、２×1015／cm2程度に設定すればよい（図104）。次に、ＰＭＯＳ−ＴＦＴとなる領域をレジストで覆い、ＮＭＯＳ−ＴＦＴとなる領域にヒ素をイオン注入する。また逆にＮＭＯＳ−ＴＦＴとなる領域をレジストで覆い、ＰＭＯＳ−ＴＦＴとなる領域にフッ化ホウ素をイオン注入する。図105は、注入後のＴＦＴの断面構造図である。次にポリシリコン膜135、タングステンシリサイド層126a、ノンドープポリシリコン層125aをゲート電極の形状にパターニング後、熱酸化により100Åのゲート酸化膜を形成し、ＣＶＤ法によりポリシリコン層を2000Å程度堆積させる。次にＰＭＯＳ−ＴＦＴ及びＮＭＯＳ−ＴＦＴのそれぞれの領域ごとに閾値電圧制御用のイオン注入を行った後に、ポリシリコン層をパターニングし、ポリシリコン層129及びポリシリコン層132を形成する（図106）。
【０１５８】
次に、ＮＭＯＳ−ＴＦＴのソース領域132b及びドレイン領域132c以外の領域レジスト140 を設け、30keＶ、４×1015／cm2の条件でヒ素をイオン注入する。この段階でのＴＦＴの上面図を図107に示す。更に、850℃、20分程度の熱処理を加え、ヒ素イオンを活性化させることにより、ＮＭＯＳ−ＴＦＴのソース領域132b及びドレイン領域132cを形成する。次に、レジスト140を除去し、ＰＭＯＳ−ＴＦＴのソース領域129b及びドレイン領域129c以外の領域にレジスト141を設け、30keＶ、４×1015／cm2の条件でフッ化ホウ素をイオン注入する。この段階でのＴＦＴの上面図を図108に示す。更に、850℃、20分程度の熱処理を加え、ホウ素イオンを活性化させることにより、ＰＭＯＳ−ＴＦＴのソース領域129b及びＮＭＯＳ−ＴＦＴのドレイン領域129cを形成する。
【０１５９】
ところで、このソース／ドレイン領域の活性化のための熱処理工程において、ゲート電極中に含まれる不純物も拡散される。しかし、タングステンシリサイド層126とポリシリコン層127との界面付近及びタングステンシリサイド層126と多結晶シリコン層130との界面付近にドープされた窒素の効果により、ホウ素及びヒ素のタングステンシリサイド層126中への拡散は抑制されることになり、ゲート電極の仕事関数の変化に起因した閾値電圧の変動を効果的に抑制せしめる。
【０１６０】
（実施の形態１５）
図109は本発明の第15実施の形態によるスタックゲート型フラッシュＥＥＰＲＯＭを示す断面構造図である。図109において、201、205、208、209、212、215は従来図37と同一あるいは相当する部分を示す。206はコントロールゲート電極205及びフローティングゲート電極221の側壁に設けられたサイドウォール酸化膜、212aはスムースコート膜212に設けられ、ドレイン領域208 と接続するためのコンタクトホール、213はスムースコート膜212上及びコンタクトホール212aの壁面に設けられた窒化チタン（ＴｉＮ）等のチタン合金膜、214はチタン合金膜213上に設けられアルミニウム合金配線層、斜線部219は窒素ドーピング領域である。220は酸化膜であり、100Å程度の厚みを有する。221はポリシリコン膜からなるフローティングゲート電極であり、1000Å程度の厚みを有する。222は窒化膜と酸化膜の複合膜からなる層間絶縁膜であり、200Å程度の厚みを有する。なお、窒素ドーピング領域219は酸化膜220、ポリシリコン膜221及び層間絶縁膜222中に存在する。図110は図109に示すフラッシュＥＥＰＲＯＭのコントロールゲート電極205、層間絶縁膜222、フローティングゲート電極221及び酸化膜220の深さ方向の窒素プロファイルを示した図である。
【０１６１】
次に図109に示すフラッシュＥＥＰＲＯＭの製造工程について説明する。まず、Ｐ型のシリコン基板201の所定の領域にウェル領域及び素子分離酸化膜を形成した後（図示せず）、全面に100Å程度の酸化膜220aを形成し、該酸化膜220a上に1000Å程度のポリシリコン膜221aを形成する（図111）。次に、ポリシリコン膜221aに窒素を10keＶ、〜４×1015／cm2の条件でイオン注入する（図112）。この時、窒素の投影飛程ＲPは、その標準偏差を△ＲPとすると、ポリシリコン膜221aと酸化膜220aの界面から５×△ＲPとなる位置より上の位置のポリシリコン膜221a中にくるように設定する（図113）。この条件よりも下の位置に設定すると、窒素注入により酸化膜220aにダメージが及ぶ可能性がある。
【０１６２】
次に、ポリシリコン膜221aにホウ素を20keＶ、４×1015／cm2の条件でイオン注入する（図114）。次に、ポリシリコン膜221a上に酸化膜と窒化膜の複合膜からなる層間絶縁膜222aを200Å程度形成する。その後、層間絶縁膜222a上にポリシリコン膜205aを2500Å程度形成する（図115）。次に、ポリシリコン膜205a上の所定の領域にレジスト225を形成し、レジスト225をマスクとして異方性エッチングを行うことによりポリシリコン膜205a、層間絶縁膜222a、ポリシリコン膜221a及び酸化膜220aをパターニングする（図116）。これにより、コントロールゲート電極205 、層間絶縁膜222b、フローティングゲート電極221b及び酸化膜220bが形成される（図117）。次に、レジスト225 を除去した後、メモリセルのソース領域となる部分を覆うようにレジスト226を形成し、レジスト226及びコントロールゲート電極205をマスクとしてシリコン基板201の主表面にヒ素（Ａｓ）を35keＶ、５×1015／cm2の条件でイオン注入する（図118）。その後、レジスト226は除去される。
【０１６３】
次に、メモリセルのドレイン領域となる部分を覆うようにレジスト227を形成し、レジスト227及びコントロールゲート電極205 をマスクとしてシリコン基板201の主表面にヒ素を35keＶ、１×1016／cm2の条件でイオン注入する（図119）。その後、レジスト227は除去される。次に、全面に酸化膜206aを2000Å程度形成し（図120）、異方性のリアクティブイオンエッチングを行うことにより、サイドウォール酸化膜206を形成する。このように形成されるサイドウォール酸化膜206aのチャネル方向の幅は2000Åであり、これは図120に示す酸化膜206aの厚みとほぼ同じ大きさになる。よって、酸化膜206aの厚みを調整することによってサイドウォール酸化膜206のチャネル方向の幅は容易に制御することができる。サイドウォール酸化膜206 を形成した後、850℃、60秒程度の熱処理を行うことにより注入された不純物を活性化させ、ソース領域209及びドレイン領域208を形成する。この熱処理により、フローティングゲート電極221bに注入されたホウ素及び窒素は拡散されるが、窒素はホウ素よりも速く拡散され、酸化膜220b及び層間絶縁膜222b中には窒素のみ析出し、酸化膜220、フローティングゲート電極221及び層間絶縁膜222中に窒素ドーピング領域219が形成される（図121）。
【０１６４】
次に、ＣＶＤ法を用いてスムースコート膜212を5000Å〜15000Å程度形成した後、リフロー法により800℃〜1000℃の温度条件下で熱処理を施すことによってスムースコート膜212の表面を平坦化する。なお、スムースコート膜212は、例えばＰＳＧ膜、ＢＰＳＧ膜、窒化膜、ノンドープ酸化膜あるいはこれらの積層膜によって形成される（図122）。次に、スムースコート膜212のドレイン領域に位置する部分に口径0.6μｍ〜1.5μｍ程度のコンタクトホール212aを設ける（図123）。次に、コンタクトホール212a側面及びスムースコート膜212上にドレイン領域と電気的に接続するための窒化チタンからなるチタン合金膜213を形成する（図124）。最後に、スパッタリング法を用いてチタン合金膜213上に10000Å程度のアルミニウム合金配線層214を形成し、写真製版技術とドライエッチング技術を用いてチタン合金膜213とアルミニウム合金配線層214をパターニングする。これにより、チタン合金膜213とアルミニウム合金配線層214とからなり、ドレイン領域208に電気的に接続されたビット線が形成される。このようにして、図109に示すフラッシュＥＥＰＲＯＭが完成する。なお、ソース／ドレイン注入については、図117に示す工程でレジスト225をマスクとして同時に行ってもよい。
【０１６５】
次に、本実施の形態によるフラッシュＥＥＰＲＯＭの発明の効果について説明する。本実施の形態では、フローティングゲート電極221に窒素をイオン注入し、その後の熱拡散により酸化膜220及び層間絶縁膜222中に窒素を析出させるので、ＲＴＮ処理にみられるような水素のドーピングがない。よって、酸化膜220中の窒素効果によりＦ−Ｎトンネリングを用いて書き込みや消去などの動作を行う場合に、ホットキャリア注入に起因するトラップや界面準位の発生及びバンド間トンネリングにより発生するホールに起因するトラップや界面準位の発生を抑制でき、しかも、水素のドーピングに伴う酸化膜の劣化が発生しないため、酸化膜220の信頼性が向上し、フラッシュＥＥＰＲＯＭの初期故障の発生確率が減少する。同時に、層間絶縁膜222中の窒素効果により層間絶縁膜222の信頼性も向上する。また、層間絶縁膜222の信頼性が向上すると、層間絶縁膜222を薄くすることが可能となるため、コントロールゲート電極205とフローティングゲート電極221の間の容量（ＣFC）を大きくすることができる。つまり、同じ電位をコントロールゲート電極205に印加しても、カップリング比の大きい素子の方がチャネルに大きな電界がかかり電流駆動能力が向上するので、同じ効果を得たい場合、コントロールゲート電極205への印加電位は小さくでき、低電源電圧化が可能となる。
【０１６６】
さらに、フローティングゲート電極221中には窒素がドープされているためにホウ素の拡散が抑制される。つまり、窒素は拡散メカニズムがホウ素と同じ空孔拡散であり、かつ、ホウ素に比べて拡散係数が大きいので、窒素とホウ素を相互拡散させることにより窒素は拡散経路である空孔を先に占有する結果、ホウ素の拡散を抑制できる。よって、ホウ素のチャネル領域215への突き抜け及び酸化膜220への注入を抑制でき、閾値電圧の変動を効果的に抑制できる。
【０１６７】
また、本実施の形態のフラッシュＥＥＰＲＯＭの製造工程ではイオン注入法により窒素をドープするため、ＲＴＮ処理と異なりシリコン基板201が急激な温度変化にさらされることがない。このため、ストライプ状欠陥の発生も抑制できる。
【０１６８】
また、ＲＴＮ処理では窒素ドーピング時に熱を加える必要があるため、シリコン基板201の広範囲にわたって窒素が拡散する可能性があるが、本実施の形態における製造工程ではイオン注入法により窒素をドープするため窒素注入時に熱処理工程を行う必要がない。よって、ゲート電極のパターニング後に熱処理を行うことができるので、ソース領域209及びドレイン領域208に窒素を拡散させたくない場合に有効である。
【０１６９】
（実施の形態１６）
図125は本発明の第16実施の形態によるスタックゲート型フラッシュＥＥＰＲＯＭのメモリセル部分を示す断面構造図である。図125において、201〜203、206、208、209、215は従来図37と同一あるいは相当する部分を示す。また、メモリセル部分以外の記載されていない部分の構成は図109に示すものと同一である。斜線部219は窒素ドーピング領域を示す。222は窒化膜と酸化膜の複合膜からなる層間絶縁膜であり、200Å程度の厚みを有する。223はポリシリコン膜からなるコントロールゲート電極であり、2500Å程度の厚みを有する。窒素ドーピング領域は層間絶縁膜222及びコントロールゲート電極223中に存在する。
【０１７０】
次に図125に示すフラッシュＥＥＰＲＯＭの製造工程について説明する。まず、Ｐ型のシリコン基板201の所定の領域にウェル領域及び素子分離酸化膜を形成した後（図示せず）、全面に100Å程度の酸化膜202a、1000Å程度のポリシリコン膜203a、酸化膜及び窒化膜の複合膜からなる200Å程度の層間絶縁膜222a及び2500Å程度のポリシリコン膜223aをこの順で形成する（図126）。次に、ポリシリコン膜223aに窒素を10keＶ、〜４×1015／cm2の条件でイオン注入する（図127）。この時、実施の形態15の図113で説明したように、窒素の投影飛程ＲPは、その標準偏差を△ＲPとすると、ポリシリコン膜223aと層間絶縁膜222aの界面から５×△ＲPとなる位置より上の位置のポリシリコン膜223a中にくるように設定する。
【０１７１】
次に、ポリシリコン膜223aにホウ素を20keＶ、４×1015／cm2の条件でイオン注入する（図128）。以後、実施の形態15の図116以後の製造工程を経て図125に示すフラッシュＥＥＰＲＯＭが完成する。ただし、本実施の形態における不純物活性化のための熱処理工程では、コントロールゲート電極223にドープされた窒素が層間絶縁膜222に析出する。
【０１７２】
次に、本実施の形態によるフラッシュＥＥＰＲＯＭの発明の効果について説明する。本実施の形態においても、実施の形態15に示す効果、つまり、層間絶縁膜222の信頼性の向上及びそれに伴う素子の低電源電圧化が可能となる。また、コントロールゲート電極223に窒素を注入することにより熱処理時にコントロールゲート電極にドープされたホウ素が拡散するのを防止でき、ホウ素が層間絶縁膜222に注入されるのを防止できる。
【０１７３】
（実施の形態１７）
図129は本発明の第17実施の形態によるスタックゲート型フラッシュＥＥＰＲＯＭのメモリセル部分を示す断面構造図である。図129において、201、206、208、209、215、219〜223は実施の形態図109 あるいは図125と同一あるいは相当する部分を示す。また、メモリセル部分以外の記載されていない部分の構成は図109に示すものと同一である。本実施の形態は実施の形態15と実施の形態16とを組み合わせた発明である。
【０１７４】
次に図129に示すフラッシュＥＥＰＲＯＭの製造工程について説明する。実施の形態15の図115に示す製造工程まで行った後、ポリシリコン膜223aに窒素を10keＶ、〜４×1015／cm2の条件でイオン注入する（図130）。次にポリシリコン膜223aにホウ素を20keＶ、４×1015／cm2の条件でイオン注入する（図131）。以後、実施の形態15の図116以後の製造工程を経て図129に示すフラッシュＥＥＰＲＯＭが完成する。ただし、本実施の形態における不純物活性化のための熱処理工程では、フローティングゲート電極221bにドープされた窒素が酸化膜220b及び層間絶縁膜222bに析出するのと同時に、コントロールゲート電極223bにドープされた窒素も層間絶縁膜222bに析出する。
【０１７５】
本実施の形態による発明の効果については、実施の形態15及び実施の形態16に詳述した通りであるので、ここではその記載を省略する。
【０１７６】
（実施の形態１８）
図132は本発明の第18実施の形態による埋め込みチャネル型のフラッシュＥＥＰＲＯＭのメモリセル部分を示す断面構造図である。図132において、201〜205、208、209、215、217、218は従来図43と同一あるいは相当する部分を示す。206はコントロールゲート電極205及びフローティングゲート電極203の側壁に設けられたサイドウォール酸化膜である。斜線部219は窒素ドーピング領域であり、Ｎ型不純物層217内部に形成される。
【０１７７】
次に図132に示す埋め込みチャネル型のフラッシュＥＥＰＲＯＭの製造工程について記載する。まず、Ｐ型のシリコン基板201の所定領域にウェル領域及び素子分離酸化膜を形成する（図示せず）。次に、シリコン基板201 の主表面からの深さが500Åよりも小さくなるような飛程でシリコン基板201に窒素をイオン注入する（図133）。次に、その主表面からの深さが500Å以下になるような飛程でヒ素又はリンなどのＮ型不純物を注入し（図134）、次に、ホウ素などのＰ型不純物を主表面からの深さが500Å以上になるような飛程で注入する（図135）。つまり、窒素の注入条件は、窒素の飛程がヒ素の飛程よりも小さくなるようなエネルギーで注入することである。次に、全面に100Å程度の酸化膜202a、1000Å程度のポリシリコン膜203a、酸化膜及び窒化膜の複合膜からなる200Å程度の層間絶縁膜204a及び2500Å程度のポリシリコン膜205aをこの順で形成する（図136）。以後の製造工程は、実施の形態15の図116以降に示すものと同一であるため、ここではその記載を省略する。ただし、本実施の形態においては、実施の形態15での熱処理工程によりＮ型不純物層217、Ｐ型不純物層218に注入された不純物の活性化が行われ、同時に窒素ドーピング領域219も形成される。なお、上記不純物のイオン注入条件によりＮ型不純物層217は窒素ドーピング領域219を覆うように形成されるため、窒素のイオン注入時に発生する欠陥がＮ型不純物層217とＰ型不純物層218との接合面に発生せず、接合リーク電流が増加することもないので、窒素注入による弊害を心配する必要もない。
【０１７８】
次に本実施の形態による発明の効果について説明する。Ｎ型不純物層217よりも浅い領域には窒素がドープされているため、ヒ素の拡散が抑制される。つまり、窒素は拡散メカニズムがヒ素と同じ空孔拡散であり、かつ、拡散係数がヒ素よりも大きいので、熱処理工程時のヒ素の拡散を抑制することができる。また、同じメカニズムによりＰ型不純物層218のホウ素の拡散も抑制できる。よって、薄いＮ型不純物層217を形成することができるので、埋め込みチャネル型のフラッシュＥＥＰＲＯＭにおいてパンチスルーを抑制することができる。また、窒素注入条件によりＮ型不純物層217の厚さを所望の値に制御することができる。
【０１７９】
（実施の形態１９）
図137は本発明の第19実施の形態によるスタックゲート型のフラッシュＥＥＰＲＯＭを示す断面構造図である。図137において、201〜205、208、209、215は従来図37と同一あるいは相当する部分を示す。206はコントロールゲート電極205及びフローティングゲート電極203の側壁に設けられたサイドウォール酸化膜である。斜線部230はドレイン領域208の内部に形成される窒素ドーピング領域である。図138は図137に示すフラッシュＥＥＰＲＯＭのドレイン領域208の深さ方向のプロファイルを示した図である。図138により、ドレイン領域208の接合面には窒素はドープされず、ヒ素がドープされて形成されるドレイン領域208の内部に窒素ドーピング領域230が存在することがわかる。
【０１８０】
次に図137に示すスタックゲート型のフラッシュＥＥＰＲＯＭの製造工程について説明する。まず、Ｐ型のシリコン基板201の所定の領域にウェル領域及び素子分離酸化膜を形成した後（図示せず）、全面に100Å程度の酸化膜202a、1000Å程度のポリシリコン膜203a、酸化膜及び窒化膜の複合膜からなる200Å程度の層間絶縁膜204a、2500Å程度のポリシリコン膜205a及び1000Å程度の酸化膜207aをこの順に形成する（図139）。次に、酸化膜202a、ポリシリコン膜203a、層間絶縁膜204a、ポリシリコン膜205a及び酸化膜207aをゲート電極の形状にパターニングし、酸化膜202、フローティングゲート電極203、層間絶縁膜204、コントロールゲート電極205及び酸化膜207を形成する。次に、ソース形成領域をレジスト225で覆い、レジスト225及び酸化膜207をマスクとして、ドレイン形成領域に窒素を10keＶ、〜８×1015／cm2の条件でイオン注入する（図140）。次に、ヒ素を35keＶ、５×1015／cm2の条件でイオン注入する（図141）。つまり、窒素の注入条件は、窒素の飛程がヒ素の飛程よりも小さくなるようなエネルギーで注入することである。その後、レジスト225を除去する。以後の製造工程は、実施の形態15の図119以降に示すものと同一であるため、ここではその記載を省略する。ただし、本実施の形態においては、実施の形態15での熱処理工程によりソース領域209及びドレイン領域208に注入された不純物の活性化が行われ、同時に窒素ドーピング領域230も形成される。なお、上記不純物のイオン注入条件によりドレイン領域208は窒素ドーピング領域230を覆うように形成されるため、窒素のイオン注入時に発生する欠陥がドレイン領域208とシリコン基板201との接合面に発生せず、接合リーク電流が増加することもないので、窒素注入による弊害を心配する必要もない。
【０１８１】
次に本実施の形態による発明の効果について記載する。ドレイン領域208には窒素がドープされているため、熱処理工程時にドレイン領域208に注入されたヒ素が拡散されるのを防止できる。よって、ドレイン領域208においてシリコン基板201とのＰＮ接合面を浅く形成することが可能となり、パンチスルーなどの短チャネル効果を抑制することが可能となる。また短チャネル効果を抑制できることから素子の微細化が可能となる。
【０１８２】
また、ドレイン領域にドープされた窒素によりドレイン領域208に注入されたヒ素の拡散が抑制されるため、ヒ素の横方向への拡散による酸化膜202とドレイン領域208とのオーバラップ領域が少なくなり、コントロールゲート電極205とドレイン領域208の間の容量（ＣFS）は小さくなる。従って、カップリング比（ＣFC／ＣTOTAL）を大きくすることができ、コントロールゲート電極205の電位（ＶCG）とフローティングゲート電極203の電位（ＶFG）との電位差が小さくなる。つまり、同じ電位をコントロールゲート電極205に印加してもカップリング比の大きい素子の方がチャネル領域215に大きな電界がかかり、電流駆動能力が向上する。よって、同じ効果を得たい場合、カップリング比が大きいほどコントロールゲート電極205への印加電圧（ＶCG）は小さくて済み、低電源電圧化が可能となる。
【０１８３】
（実施の形態２０）
図142は本発明の第20実施の形態によるスタックゲート型のフラッシュＥＥＰＲＯＭを示す断面構造図である。図142において、201〜205、208、209、215は従来図100と同一あるいは相当する部分を示す。206はコントロールゲート電極205及びフローティングゲート電極203の側壁に設けられたサイドウォール酸化膜である。231はソース領域209の内部に形成される窒素ドーピング領域である。
【０１８４】
本実施の形態に示すスタックゲート型のフラッシュＥＥＰＲＯＭの製造方法については、実施の形態19に示す窒素ドーピング工程をソース注入工程の前に行えばよい。また、本実施の形態においても、窒素の注入条件は、実施の形態19に示す場合と同様、窒素の飛程がヒ素の飛程よりも小さくなるようなエネルギーで注入することである。
【０１８５】
本実施の形態においても、実施の形態19で示した発明の効果と同一の効果を得ることができる。
【０１８６】
（実施の形態２１）
図143は本発明の第21実施の形態に示すスタックゲート型のフラッシュＥＥＰＲＯＭの断面構造図である。図35において、201〜205、206、208、209、230、231は実施の形態図137あるいは図142と同一あるいは相当する部分を示す。本実施の形態は実施の形態19と実施の形態20を組み合わせた発明である。つまり、ドレイン領域208の内部には窒素ドーピング領域230が形成され、ソース領域209の内部には窒素ドーピング領域231が形成されている。
【０１８７】
本実施の形態に示すスタックゲート型のフラッシュＥＥＰＲＯＭの製造工程については、実施の形態19に示す窒素ドーピング工程をゲート電極をパターニングする工程の後で行えばよい（図144）。
【０１８８】
本実施の形態においては、ドレイン領域208及びソース領域209の内部にそれぞれ窒素ドーピング領域230及び窒素ドーピング領域231が設けられているので、実施の形態19又は実施の形態20に示す効果がより顕著に現れる。また、本実施の形態において酸化膜207を設けずに窒素注入を行い、コントロールゲート電極205にも窒素をドープしてもよい。
【０１８９】
なお、窒素をドープする領域については、所望の効果に応じて上記実施の形態を組み合わせて選択すればよい。
【符号の説明】
【０１９０】
６  ソース／ドレイン領域、８  チタンシリサイド膜、23  チタンシリサイド膜、30  窒素ドーピング領域、35  ゲート電極、36  ゲート酸化膜、41  ゲート電極、42  ゲート酸化膜、44  Ｎ+型ソース／ドレイン領域、43  Ｎ-型ソース／ドレイン領域、47  ゲート酸化膜、48  ゲート酸化膜、50  ポリシリコン膜、51  ポリシリコン膜、52  Ｎ-型ソース／ドレイン領域、53  Ｎ+型ソース／ドレイン領域、105  ポリシリコン層、105a  チャネル領域、105b  ソース領域、105c  ドレイン領域、110  窒素ドーピング領域、111  ゲート絶縁膜、120  ゲート電極、126  タングステンシリサイド層、128  ゲート絶縁膜、131  ゲート絶縁膜、208  ドレイン領域、209  ソース領域、217  Ｎ型不純物層、218  Ｐ型不純物層、219  窒素ドーピング領域、220  酸化膜、222  層間絶縁膜、223  コントロールゲート電極、230  窒素ドーピング領域、231  窒素ドーピング領域。
【図１】
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【図２】
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【図３】
2011029661.tif 000005
【図４】
2011029661.tif 000006
【図５】
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【図６】
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【図７】
2011029661.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2011029661.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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【図１０４】
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【図１０５】
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【図１０６】
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【図１０８】
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【図１０９】
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【図１１０】
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【図１１１】
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【図１１２】
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【図１１３】
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【図１１４】
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【図１１５】
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【図１１６】
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【図１１７】
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【図１１８】
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【図１１９】
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【図１２０】
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【図１２１】
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【図１２３】
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【図１２８】
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【図１２９】
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【図１３０】
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【図１３１】
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【図１３８】
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【図１３９】
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【図１４０】
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【図１４１】
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【図１４８】
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【図１５０】
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【図１６０】
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【図１７６】
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【図１７７】
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