(57)【要約】【課題】電源電圧の変動による電圧・電流変換器の出力電流の変動を軽減すること。【解決手段】電圧・電流変換器ＶＴＣＣは、差動増幅器Ａ１、帰還トランジスタＱ１、出力トランジスタＱ５、ダイオード接続されたレベルシフトトランジスタＱ６、抵抗Ｒ１、Ｒ２を含む。増幅器Ａ１の入力端子＋に入力電圧ＶREFが供給され、増幅器Ａ１の出力は素子Ｑ１の入力に接続され、素子Ｑ１の共通電極と出力電極の一方の電極は素子Ｑ６の一端に接続され、素子Ｑ６の他端は抵抗Ｒ１と増幅器Ａ１の帰還入力端子−に接続される。抵抗Ｒ２と素子Ｑ５の入力電極・共通電極間の直列接続に素子Ｑ６と抵抗Ｒ１の直列接続の電圧降下が供給可能とされ、出力トランジスタＱ５の出力電極から変換出力電流Ｉ３が生成される。【選択図】図２
2011029687.tif 000002
【特許請求の範囲】
【請求項１】
電圧・電流変換器を内蔵する半導体集積回路であって、
前記電圧・電流変換器は、差動増幅器と、帰還トランジスタと、出力トランジスタと、ダイオード接続されたレベルシフトトランジスタと、第１の抵抗および第２の抵抗とを含み、
前記差動増幅器の入力端子に入力電圧が供給可能とされ、前記差動増幅器の出力信号は前記帰還トランジスタの入力電極に接続され、
前記帰還トランジスタの共通電極と出力電極との一方の電極は前記レベルシフトトランジスタの一端に接続され、前記レベルシフトトランジスタの他端は前記第１の抵抗と前記差動増幅器の帰還入力端子に接続され、
前記第２の抵抗と前記出力トランジスタの入力電極・共通電極間の直列接続には前記レベルシフトトランジスタと前記第１の抵抗の直列接続の電圧降下が供給可能とされ、前記出力トランジスタの出力電極から変換出力電流が生成可能とされたことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記帰還トランジスタと、前記出力トランジスタと、前記レベルシフトトランジスタとは、ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
前記帰還トランジスタと、前記出力トランジスタと、前記レベルシフトトランジスタとは、バイポーラトランジスタであることを特徴とする半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路であって、
前記レベルシフトトランジスタは直列接続された複数のレベルシフトトランジスタで構成され、前記出力トランジスタの入力電極にはカレントミラーの直列接続された複数の入力側トランジスタが接続されたことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路であって、
前記出力トランジスタは直列接続された複数の出力トランジスタで構成されたことを特徴とする半導体集積回路。
【請求項６】
請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、
前記差動増幅器の前記帰還入力端子に供給される前記入力電圧が電源電圧の変動に対して実質的に安定化された基準電圧とされることによって、前記出力トランジスタに流れる前記変換出力電流が安定化され、前記変換出力電流が前記半導体集積回路に内蔵された他の回路ブロックの直流バイアス電流として前記他の回路ブロックに供給されることを特徴とする半導体集積回路。
【請求項７】
請求項１乃至請求項５のいずれかに記載の半導体集積回路であって、
前記差動増幅器の前記入力端子に供給される前記入力電圧が可変制御電圧とされることによって、前記出力側トランジスタに流れる前記変換出力電流が可変電流とされ、前記変換出力電流が前記半導体集積回路に内蔵された他の回路ブロックの動作電流として前記他の回路ブロックに供給されることを特徴とする半導体集積回路。
【請求項８】
電圧・電流変換器を内蔵する半導体集積回路であって、
前記電圧・電流変換器は、差動増幅器と、帰還トランジスタと、カレントミラーの入力側トランジスタおよび出力側トランジスタと、ダイオード接続されたレベルシフトトランジスタと、第１の抵抗および第２の抵抗とを含み、
前記差動増幅器の入力端子に入力電圧が供給可能とされ、前記差動増幅器の出力信号は前記帰還トランジスタの入力電極に接続され、
前記帰還トランジスタの共通電極と出力電極との一方の電極は前記レベルシフトトランジスタの一端に接続され、前記レベルシフトトランジスタの他端は前記第１の抵抗と前記差動増幅器の帰還入力端子とに接続され、
前記第２の抵抗の一端は前記帰還トランジスタの前記一方の電極と前記レベルシフトトランジスタの前記一端に接続され、前記第２の抵抗の他端は前記入力側トランジスタの出力電極と入力電極と出力側トランジスタの入力電極とに接続され、前記出力側トランジスタの出力電極から変換出力電流が生成可能とされたことを特徴とする半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路であって、
前記帰還トランジスタと、前記カレントミラーの前記入力側トランジスタおよび前記出力側トランジスタと、前記レベルシフトトランジスタとは、ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項１０】
請求項８に記載の半導体集積回路であって、
前記帰還トランジスタと、前記カレントミラーの前記入力側トランジスタおよび前記出力側トランジスタと、前記レベルシフトトランジスタとは、バイポーラトランジスタであることを特徴とする半導体集積回路。
【請求項１１】
請求項８に記載の半導体集積回路であって、
前記レベルシフトトランジスタは直列接続された複数のレベルシフトトランジスタで構成され、前記カレントミラーの前記入力側トランジスタは直列接続された複数の入力側トランジスタで構成されたことを特徴とする半導体集積回路。
【請求項１２】
請求項１１に記載の半導体集積回路であって、
前記カレントミラーの前記出力側トランジスタは直列接続された複数の出力側トランジスタで構成されたことを特徴とする半導体集積回路。
【請求項１３】
請求項８乃至請求項１１のいずれかに記載の半導体集積回路であって、
前記差動増幅器の前記入力端子に供給される前記入力電圧が電源電圧の変動に対して実質的に安定化された基準電圧とされることによって、前記カレントミラーの前記出力側トランジスタに流れる前記変換出力電流が安定化され、前記変換出力電流が前記半導体集積回路に内蔵された他の回路ブロックの直流バイアス電流として前記他の回路ブロックに供給されることを特徴とする半導体集積回路。
【請求項１４】
請求項８乃至請求項１１のいずれかに記載の半導体集積回路であって、
前記差動増幅器の前記入力端子に供給される前記入力電圧が可変制御電圧とされることによって、前記カレントミラーの前記出力側トランジスタに流れる前記変換出力電流が可変電流とされ、前記変換出力電流が前記半導体集積回路に内蔵された他の回路ブロックの動作電流として前記他の回路ブロックに供給されることを特徴とする特徴とする半導体集積回路。
【請求項１５】
電圧・電流変換器を内蔵する半導体集積回路であって、
前記電圧・電流変換器は、差動増幅器と、帰還トランジスタと、出力トランジスタと、ダイオード接続されたレベルシフトトランジスタと、第１の抵抗および第２の抵抗とを含み、
前記差動増幅器の入力端子に入力電圧が供給可能とされ、前記差動増幅器の出力信号は前記帰還トランジスタの入力電極に接続され、
前記帰還トランジスタの共通電極と出力電極との一方の電極は前記レベルシフトトランジスタの一端と前記出力トランジスタの入力電極とに接続され、前記レベルシフトトランジスタの他端は前記第１の抵抗と前記差動増幅器の帰還入力端子に接続され、
前記第２の抵抗は前記出力トランジスタの共通電極に接続され、前記出力トランジスタの出力電極から変換出力電流が生成可能とされたことを特徴とする半導体集積回路。
【請求項１６】
請求項１５に記載の半導体集積回路であって、
前記帰還トランジスタと、前記出力トランジスタと、前記レベルシフトトランジスタとは、ＭＯＳトランジスタであることを特徴とする半導体集積回路。
【請求項１７】
請求項１５に記載の半導体集積回路であって、
前記帰還トランジスタと、前記出力トランジスタと、前記レベルシフトトランジスタとは、バイポーラトランジスタであることを特徴とする半導体集積回路。
【請求項１８】
請求項１５に記載の半導体集積回路であって、
前記出力トランジスタは直列接続された複数の出力トランジスタで構成されたことを特徴とする半導体集積回路。
【請求項１９】
請求項１５乃至請求項１８のいずれかに記載の半導体集積回路であって、
前記差動増幅器の前記入力端子に供給される前記入力電圧が電源電圧の変動に対して実質的に安定化された基準電圧とされることによって、前記カレントミラーの前記出力側トランジスタに流れる前記変換出力電流が安定化され、前記変換出力電流が前記半導体集積回路に内蔵された他の回路ブロックの直流バイアス電流として前記他の回路ブロックに供給されることを特徴とする半導体集積回路。
【請求項２０】
請求項１５乃至請求項１８のいずれかに記載の半導体集積回路であって、
前記差動増幅器の前記入力端子に供給される前記入力電圧が可変制御電圧とされることによって、前記カレントミラーの前記出力側トランジスタに流れる前記変換出力電流が可変電流とされ、前記変換出力電流が前記半導体集積回路に内蔵された他の回路ブロックの動作電流として前記他の回路ブロックに供給されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧・電流変換器を内蔵する半導体集積回路に関し、特に電源電圧の変動による電圧・電流変換器の出力変動の増大を軽減するのに有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路に内蔵される電圧・電流変換器は、供給される入力電圧を出力電流に変換すると言う機能を有するものである。
【０００３】
電圧・電流変換器において、供給される入力電圧を略一定の定電圧とすると、出力電流は略一定の定電流となるので、定電流回路と呼ばれるものである。定電流回路によって生成される定電流が半導体集積回路に内蔵される差動増幅器等の他のアナログ回路ブロックのバイアス電流として供給されることによって、差動増幅器等のゲインが設定されることが可能となるものである。電圧・電流変換器において、供給される入力電圧を可変電圧とすると、出力電流は可変電流となる。電圧・電流変換器の可変出力電流を半導体集積回路に内蔵される差動増幅器等の他のアナログ回路ブロックの可変バイアス電流として供給することによって、差動増幅器等のゲインを可変することが可能となる。
【０００４】
下記非特許文献１に記載されているように、従来の電圧・電流変換器(ＶＴＣＣ：Voltage-To-Current Converter)では入力電圧は高ゲインの演算増幅器を介して抵抗に供給され、抵抗の電流はカレントミラーのトランジスタ対によってセンスされミラーされることによって、出力電流が生成される。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ｂａｈａｒａｍ  Ｆｏｔｏｕｈｉ，  “Ａｌｌ−ＭＯＳ  Ｖｏｌｔａｇｅ−ｔｏ−Ｃｕｒｒｅｎｔ  Ｃｏｎｖｅｒｔｅｒ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．３６，  ＮＯ．１，  ＪＡＮＵＡＲＹ  ２００１，  ＰＰ．１４７−１５１．
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者等は本発明に先立って、電圧・電流変換器と定電流回路を内蔵する半導体集積回路の開発に従事した。
【０００７】
図１は、本発明に先立って検討された半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【０００８】
図１に示す電圧・電流変換器(ＶＴＣＣ)は、上記非特許文献１に記載と同様に、差動増幅器Ａ１とＮチャンネルＭＯＳトランジスタＱ１と抵抗Ｒ１と第１のカレントミラーのＰチャンネルＭＯＳトランジスタＱ２、Ｑ３とから構成されている。更に、図１に示す電圧・電流変換器(ＶＴＣＣ)に、上記非特許文献１に記載の無いカレントミラーのＮチャンネルＭＯＳトランジスタＱ４、Ｑ５が追加されている。
【０００９】
図１に示す電圧・電流変換器(ＶＴＣＣ)で、基準電圧ＶREFが差動増幅器Ａ１の非反転入力端子(＋)に供給され、差動増幅器Ａ１の出力信号はＮチャンネルＭＯＳトランジスタＱ１のゲートに供給され、差動増幅器Ａ１の反転入力端子(−)はＮチャンネルＭＯＳトランジスタＱ１のソースと抵抗Ｒ１の一端とに接続され、抵抗Ｒ１の他端は接地電位ＧＮＤに接続されている。ＮチャンネルＭＯＳトランジスタＱ１のドレインは、第１のカレントミラーの入力側のＰチャンネルＭＯＳトランジスタＱ２のソース・ドレイン電流経路を介して電源電圧Ｖccに接続されている。差動増幅器Ａ１とＮチャンネルＭＯＳトランジスタＱ１とはボルテージフォロワとして動作するので、抵抗Ｒ１の両端間に基準電圧ＶREFが印加され、抵抗Ｒ１に流れる電流Ｉ１は次式で求められる。
【００１０】
Ｉ１＝ＶREF／Ｒ１                              …(１)式
【００１１】
ここで、第１のカレントミラーのＰチャンネルＭＯＳトランジスタＱ２、Ｑ３の電流ミラー比が１：Ｎであれば、カレントミラーの出力側のＰチャンネルＭＯＳトランジスタＱ３のソース・ドレイン電流経路に流れる電流Ｉ２は次式で求められる。
【００１２】
Ｉ２＝Ｎ・Ｉ１＝Ｎ・ＶREF／Ｒ１                …(２)式
【００１３】
また更に、第２のカレントミラーのＮチャンネルＭＯＳトランジスタＱ４、Ｑ５の電流ミラー比が１：Ｍであれば、第２のカレントミラーの出力側のＮチャンネルＭＯＳトランジスタＱ５のドレイン・ソース電流経路に流れる電流Ｉ３は次式で求められる。
【００１４】
Ｉ３＝Ｍ・Ｉ２＝ＭＮ・Ｉ１＝ＭＮ・ＶREF／Ｒ１  …(３)式
【００１５】
従って、例えば、Ｍ＝１、Ｎ＝１の関係に設定されている場合には、図１に示した電圧・電流変換器(ＶＴＣＣ)の出力端子ＯＵＴに接続されたカレントミラーの出力側のＮチャンネルＭＯＳトランジスタＱ５に流れる出力電流Ｉ３の値は、抵抗Ｒ１と入力側のＰチャンネルＭＯＳトランジスタＱ２に流れる電流Ｉ１の値と等しくなるものである。
【００１６】
しかしながら、図１に示す電圧・電流変換器(ＶＴＣＣ)では電源電圧Ｖccの増大によって出力電流Ｉ３の値が増大すると言う問題が本発明者等による検討によって明らかとされた。電圧・電流変換器(ＶＴＣＣ)の出力電流Ｉ３の増大によって他のアナログ回路ブロックのバイアス電流も増大するので、半導体集積回路の全体の消費電力も増加すると言う問題が発生する。また本発明者等は更にこの問題の発生のメカニズムを、下記のように明らかとしたものである。
【００１７】
第１のカレントミラーのＰチャンネルＭＯＳトランジスタＱ２、Ｑ３はＮチャンネルＭＯＳトランジスタＱ１に流れるシンク電流(吸い込み電流)Ｉ１をソース電流(吐き出し電流)Ｉ２に変換する機能を有する一方、第２のカレントミラーのＮチャンネルＭＯＳトランジスタＱ４、Ｑ５はソース電流Ｉ２をシンク電流Ｉ３に変換する機能を有するものである。その際、第１のカレントミラーの入力側のＰチャンネルＭＯＳトランジスタＱ２のゲート・ドレイン接続によって入力側のＰチャンネルＭＯＳトランジスタＱ２はダイオード接続され、第２のカレントミラーの入力側のＮチャンネルＭＯＳトランジスタＱ４のゲート・ドレイン接続によって入力側のＮチャンネルＭＯＳトランジスタＱ４もダイオード接続されている。従って、電源電圧Ｖccが増大する際、ダイオード接続のＭＯＳトランジスタのゲート・ソース間電圧は、ドレイン電流の変動を無視すると略しきい値電圧でクランプされる。
【００１８】
従って、図１に示す電圧・電流変換器(ＶＴＣＣ)で電源電圧Ｖccが増大する際、第２のカレントミラーの入力側のＮチャンネルＭＯＳトランジスタＱ４のゲート・ソース間電圧は略しきい値電圧でクランプされる。その結果、電源電圧Ｖccの増大によって第１のカレントミラーの出力側のＰチャンネルＭＯＳトランジスタＱ３のソース・ドレイン間電圧が増大する。従って、チャンネル長変調によってＭＯＳトランジスタＱ３の実効チャンネル長が短くなって、ＰチャンネルＭＯＳトランジスタＱ３に流れるソース電流Ｉ２が増大するので、第２のカレントミラーの出力側のＮチャンネルＭＯＳトランジスタＱ５に流れる出力電流Ｉ３の値が増大するものである。尚、チャンネル長変調によるＭＯＳトランジスタの実効チャンネル長の短縮は、高いドレイン電圧によるドレイン・ウェル間ｐｎ接合の空乏層がドレイン端部からゲート電極直下のチャンネル領域に拡大するために発生するものである。
【００１９】
また、第１のカレントミラーのトランジスタＱ２、Ｑ３対をＰチャンネルＭＯＳトランジスタからＰＮＰ型バイポーラトランジスタに置換して、第２のカレントミラーのトランジスタＱ４、Ｑ５対をＮチャンネルＭＯＳトランジスタからＮＰＮ型バイポーラトランジスタに置換した場合にも、電源電圧Ｖccの増大による出力電流Ｉ３の増大が発生する。それは、ベース変調効果(アーリー効果)によってバイポーラトランジスタＱ３の実効ベース幅が短くなりトランジスタＱ３に流れる電流Ｉ２が増大するので、第２のカレントミラーの出力側のトランジスタＱ５に流れる出力電流Ｉ３が増大するものである。尚、ベース変調効果(アーリー効果)による実効ベース幅の短縮は高いコレクタ電圧によるコレクタ・ベース間ｐｎ接合の空乏層がコレクタ端部からベース領域に拡大するために発生するものであって、実効ベース幅の短縮による電流増幅率ｈFEの増加によってコレクタ電流の増大が発生するものである。
【００２０】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００２１】
従って、本発明の目的とするところは、電源電圧の変動による電圧・電流変換器の出力電流の変動を軽減することにある。
【００２２】
また、本発明の他の目的とするところは、電源電圧の変動による半導体集積回路の消費電力の変動を軽減することにある。
【００２３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２５】
すなわち、本発明の代表的な実施の形態は、電圧・電流変換器(ＶＴＣＣ)を内蔵する半導体集積回路(１)である。
【００２６】
前記電圧・電流変換器(ＶＴＣＣ)は、差動増幅器(Ａ１)、帰還トランジスタ(Ｑ１)、出力トランジスタ(Ｑ５、Ｑ５２)、ダイオード接続されたレベルシフトトランジスタ(Ｑ６)、第１の抵抗(Ｒ１)および第２の抵抗(Ｒ２)を含む。
【００２７】
前記差動増幅器(Ａ１)の入力端子(＋)に入力電圧(ＶREF)が供給され、前記差動増幅器(Ａ１)の出力信号は前記帰還トランジスタ(Ｑ１)の入力電極に接続される。
【００２８】
前記帰還トランジスタ(Ｑ１)の共通電極と出力電極との一方の電極は前記レベルシフトトランジスタ(Ｑ６)の一端に接続され、前記レベルシフトトランジスタ(Ｑ６)の他端は前記第１の抵抗(Ｒ１)と前記差動増幅器(Ａ１)の帰還入力端子(−)に接続される。
【００２９】
前記第２の抵抗(Ｒ２)と前記出力トランジスタ(Ｑ５、Ｑ５２)の入力電極・共通電極間の直列接続には前記レベルシフトトランジスタ(Ｑ６)と前記第１の抵抗(Ｒ１)の直列接続の電圧降下が供給可能とされ、前記出力トランジスタ(Ｑ５、Ｑ５２)の出力電極から変換出力電流(Ｉ３)が生成可能とされたことを特徴とするものである(図２、図３、図４、図５、図６参照)。
【発明の効果】
【００３０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３１】
すなわち、本発明によれば、電源電圧の変動による電圧・電流変換器の出力電流の変動を軽減することができる。
【図面の簡単な説明】
【００３２】
【図１】図１は、本発明に先立って検討された半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【図２】図２は、本発明の実施の形態１による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【図３】図３は、本発明の実施の形態２による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【図４】図４は、本発明の実施の形態３による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【図５】図５は、本発明の実施の形態４による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【図６】図６は、本発明の実施の形態５による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【図７】図７は、本発明の実施の形態６による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【図８】図８は、半導体集積回路１の内部において図７に示した本発明の実施の形態６による電圧・電流変換器(ＶＴＣＣ)が利用される本発明の実施の形態７による機能ブロックの一例としてのＰＬＬ回路の構成を示す図である。
【図９】図９は、図８に示すＰＬＬ回路(ＰＬＬ)１０に含まれる電圧制御発振器(ＶＣＯ)１４の構成を示す図である。
【図１０】図１０は、図９に示した電圧制御発振器(ＶＣＯ)１４に含まれる電圧電流変換器(ＶＩＣ)１４１の構成を示す図である。
【図１１】図１１は、図９に示した電圧制御発振器(ＶＣＯ)１４に含まれる電圧電流変換器(ＶＩＣ)１４１と４段の遅延回路１４２Ａ、１３２Ｂ、１４２Ｃ、１４２Ｄの構成を示す図である。
【図１２】図１２は、本発明の変形の実施の形態による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【発明を実施するための形態】
【００３３】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３４】
〔１〕本発明の観点の代表的な実施の形態は、電圧・電流変換器(ＶＴＣＣ)を内蔵する半導体集積回路(１)である。
【００３５】
前記電圧・電流変換器(ＶＴＣＣ)は、差動増幅器(Ａ１)と、帰還トランジスタ(Ｑ１)と、出力トランジスタ(Ｑ５、Ｑ５２)と、ダイオード接続されたレベルシフトトランジスタ(Ｑ６)と、第１の抵抗(Ｒ１)および第２の抵抗(Ｒ２)とを含む。
【００３６】
前記差動増幅器(Ａ１)の入力端子(＋)に入力電圧(ＶREF)が供給可能とされ、前記差動増幅器(Ａ１)の出力信号は前記帰還トランジスタ(Ｑ１)の入力電極に接続される。
【００３７】
前記帰還トランジスタ(Ｑ１)の共通電極と出力電極との一方の電極は前記レベルシフトトランジスタ(Ｑ６)の一端に接続され、前記レベルシフトトランジスタ(Ｑ６)の他端は前記第１の抵抗(Ｒ１)と前記差動増幅器(Ａ１)の帰還入力端子(−)に接続される。
【００３８】
前記第２の抵抗(Ｒ２)と前記出力トランジスタ(Ｑ５、Ｑ５２)の入力電極・共通電極間の直列接続には前記レベルシフトトランジスタ(Ｑ６)と前記第１の抵抗(Ｒ１)の直列接続の電圧降下が供給可能とされ、前記出力トランジスタ(Ｑ５、Ｑ５２)の出力電極から変換出力電流(Ｉ３)が生成可能とされたことを特徴とするものである(図２、図３、図４、図５、図６参照)。
【００３９】
前記実施の形態によれば、電源電圧の変動による電圧・電流変換器の出力電流の変動を軽減することができる。
【００４０】
好適な実施の形態は、前記帰還トランジスタ(Ｑ１)と、前記出力トランジスタ(Ｑ５、Ｑ５２)と、前記レベルシフトトランジスタ(Ｑ６)とは、ＭＯＳトランジスタであることを特徴とするものである(図２、図３、図６参照)。
【００４１】
他の好適な実施の形態では、前記帰還トランジスタ(Ｑ１)と、前記出力トランジスタ(Ｑ５、Ｑ５２)と、前記レベルシフトトランジスタ(Ｑ６)とは、バイポーラトランジスタであることを特徴とするものである(図５参照)。
【００４２】
より好適な実施の形態は、前記レベルシフトトランジスタは直列接続された複数のレベルシフトトランジスタ(Ｑ６１、Ｑ６２)で構成され、前記出力トランジスタの入力電極にはカレントミラーの直列接続された複数の入力側トランジスタ(Ｑ４１、Ｑ４２：Ｑ７、Ｑ４)が接続されたことを特徴とするものである(図３、図５参照)。
【００４３】
他のより好適な実施の形態では、前記出力トランジスタは直列接続された複数の出力トランジスタ(Ｑ５１、Ｑ５２)で構成されたことを特徴とするものである(図３参照)。
【００４４】
具体的な実施の形態は、前記差動増幅器(Ａ１)の前記入力端子(＋)に供給される前記入力電圧(ＶREF)が電源電圧(Ｖcc)の変動に対して実質的に安定化された基準電圧とされることによって、前記出力トランジスタ(Ｑ５)に流れる前記変換出力電流(Ｉ３)が安定化され、前記変換出力電流(Ｉ３)が前記半導体集積回路(１)に内蔵された他の回路ブロック(６)の直流バイアス電流として前記他の回路ブロック(６)に供給されることを特徴とするものである(図７参照)。
【００４５】
他の具体的な実施の形態では、前記差動増幅器(Ａ１)の前記入力端子(＋)に供給される前記入力電圧が可変制御電圧(Ｖc)とされることによって、前記出力トランジスタ(Ｑ５)に流れる前記変換出力電流(Ｉ３)が可変電流とされ、前記変換出力電流(Ｉ３)が前記半導体集積回路(１)に内蔵された他の回路ブロックの動作電流として前記他の回路ブロックに供給されることを特徴とするものである(図８乃至図１１参照)。
【００４６】
〔２〕本発明の別の代表的な実施の形態は、電圧・電流変換器(ＶＴＣＣ)を内蔵する半導体集積回路(１)である。
【００４７】
前記電圧・電流変換器(ＶＴＣＣ)は、差動増幅器(Ａ１)と、帰還トランジスタ(Ｑ１)と、カレントミラーの入力側トランジスタ(Ｑ４)および出力側トランジスタ(Ｑ５)と、ダイオード接続されたレベルシフトトランジスタ(Ｑ６)と、第１の抵抗(Ｒ１)および第２の抵抗(Ｒ２)とを含む。
【００４８】
前記差動増幅器(Ａ１)の入力端子(＋)に入力電圧(ＶREF)が供給可能とされ、前記差動増幅器(Ａ１)の出力信号は前記帰還トランジスタ(Ｑ１)の入力電極に接続される。
【００４９】
前記帰還トランジスタ(Ｑ１)の共通電極と出力電極との一方の電極は前記レベルシフトトランジスタ(Ｑ６)の一端に接続され、前記レベルシフトトランジスタ(Ｑ６)の他端は前記第１の抵抗(Ｒ１)と前記差動増幅器(Ａ１)の帰還入力端子(−)とに接続される。
【００５０】
前記第２の抵抗(Ｒ２)の一端は前記帰還トランジスタ(Ｑ１)の前記一方の電極と前記レベルシフトトランジスタ(Ｑ６)の前記一端に接続され、前記第２の抵抗(Ｒ２)の他端は前記入力側トランジスタ(Ｑ４)の出力電極と入力電極と出力側トランジスタ(Ｑ５)の入力電極とに接続され、前記出力側トランジスタ(Ｑ５)の出力電極から変換出力電流(Ｉ３)が生成可能とされたことを特徴とするものである(図２、図３、図５、図６参照)。
【００５１】
前記実施の形態によれば、電源電圧の変動による電圧・電流変換器の出力電流の変動を軽減することができる。
【００５２】
好適な実施の形態は、前記帰還トランジスタ(Ｑ１)と、前記カレントミラーの前記入力側トランジスタ(Ｑ４)および前記出力側トランジスタ(Ｑ５)と、前記レベルシフトトランジスタ(Ｑ６)とは、ＭＯＳトランジスタであることを特徴とするものである(図２、図３、図６参照)。
【００５３】
他の好適な実施の形態では、前記帰還トランジスタ(Ｑ１)と、前記カレントミラーの前記入力側トランジスタ(Ｑ４)および前記出力側トランジスタ(Ｑ５)と、前記レベルシフトトランジスタ(Ｑ６)とは、バイポーラトランジスタであることを特徴とするものである(図５参照)。
【００５４】
より好適な実施の形態は、前記レベルシフトトランジスタは直列接続された複数のレベルシフトトランジスタ(Ｑ６１、Ｑ６２)で構成され、前記カレントミラーの前記入力側トランジスタは直列接続された複数の入力側トランジスタ(Ｑ４１、Ｑ４２：Ｑ７、Ｑ４)で構成されたことを特徴とするものである(図３、図５参照)。
【００５５】
他のより好適な実施の形態では、前記カレントミラーの前記出力側トランジスタは直列接続された複数の出力側トランジスタ(Ｑ５１、Ｑ５２)で構成されたことを特徴とするものである(図３参照)。
【００５６】
具体的な実施の形態は、前記差動増幅器(Ａ１)の前記入力端子(＋)に供給される前記入力電圧(ＶREF)が電源電圧(Ｖcc)の変動に対して実質的に安定化された基準電圧とされることによって、前記カレントミラーの前記出力側トランジスタ(Ｑ５)に流れる前記変換出力電流(Ｉ３)が安定化され、前記変換出力電流(Ｉ３)が前記半導体集積回路(１)に内蔵された他の回路ブロック(６)の直流バイアス電流として前記他の回路ブロック(６)に供給されることを特徴とするものである(図７参照)。
【００５７】
他の具体的な実施の形態では、前記差動増幅器(Ａ１)の前記入力端子(＋)に供給される前記入力電圧が可変制御電圧(Ｖc)とされることによって、前記カレントミラーの前記出力側トランジスタ(Ｑ５)に流れる前記変換出力電流(Ｉ３)が可変電流とされ、前記変換出力電流(Ｉ３)が前記半導体集積回路(１)に内蔵された他の回路ブロックの動作電流として前記他の回路ブロックに供給されることを特徴とするものである(図８乃至図１１参照)。
【００５８】
〔３〕本発明の更に別の観点の代表的な実施の形態は、電圧・電流変換器(ＶＴＣＣ)を内蔵する半導体集積回路(１)である。
【００５９】
前記電圧・電流変換器(ＶＴＣＣ)は、差動増幅器(Ａ１)と、帰還トランジスタ(Ｑ１)と、出力トランジスタ(Ｑ５２)と、ダイオード接続されたレベルシフトトランジスタ(Ｑ６)と、第１の抵抗(Ｒ１)および第２の抵抗(Ｒ２)とを含む。
【００６０】
前記差動増幅器(Ａ１)の入力端子(＋)に入力電圧(ＶREF)が供給可能とされ、前記差動増幅器(Ａ１)の出力信号は前記帰還トランジスタ(Ｑ１)の入力電極に接続される。
【００６１】
前記帰還トランジスタ(Ｑ１)の共通電極と出力電極との一方の電極は前記レベルシフトトランジスタ(Ｑ６)の一端と前記出力トランジスタ(Ｑ５２)の入力電極とに接続され、前記レベルシフトトランジスタ(Ｑ６)の他端は前記第１の抵抗(Ｒ１)と前記差動増幅器(Ａ１)の帰還入力端子(−)に接続される。
【００６２】
前記第２の抵抗(Ｒ２)は前記出力トランジスタ(Ｑ５２)の共通電極に接続され、前記出力トランジスタ(Ｑ５２)の出力電極から変換出力電流(Ｉ３)が生成可能とされたことを特徴とするものである(図４参照)。
【００６３】
前記実施の形態によれば、電源電圧の変動による電圧・電流変換器の出力電流の変動を軽減することができる。
【００６４】
好適な実施の形態は、前記帰還トランジスタ(Ｑ１)と、前記出力トランジスタ(Ｑ５２)と、前記レベルシフトトランジスタ(Ｑ６)とは、ＭＯＳトランジスタであることを特徴とするものである(図４参照)。
【００６５】
他の好適な実施の形態では、前記帰還トランジスタ(Ｑ１)と、前記出力トランジスタ(Ｑ５２)と、前記レベルシフトトランジスタ(Ｑ６)とは、バイポーラトランジスタであることを特徴とするものである(図４参照)。
【００６６】
より好適な実施の形態は、前記出力トランジスタは直列接続された複数の出力トランジスタ(Ｑ５１、Ｑ５２)で構成されたことを特徴とするものである(図４参照)。
【００６７】
具体的な実施の形態は、前記差動増幅器(Ａ１)の前記入力端子(＋)に供給される前記入力電圧(ＶREF)が電源電圧(Ｖcc)の変動に対して実質的に安定化された基準電圧とされることによって、前記カレントミラーの前記出力側トランジスタ(Ｑ５)に流れる前記変換出力電流(Ｉ３)が安定化され、前記変換出力電流(Ｉ３)が前記半導体集積回路(１)に内蔵された他の回路ブロック(６)の直流バイアス電流として前記他の回路ブロック(６)に供給されることを特徴とするものである(図７参照)。
【００６８】
他の具体的な実施の形態では、前記差動増幅器(Ａ１)の前記入力端子(＋)に供給される前記入力電圧が可変制御電圧(Ｖc)とされることによって、前記カレントミラーの前記出力側トランジスタ(Ｑ５)に流れる前記変換出力電流(Ｉ３)が可変電流とされ、前記変換出力電流(Ｉ３)が前記半導体集積回路(１)に内蔵された他の回路ブロックの動作電流として前記他の回路ブロックに供給されることを特徴とするものである(図８乃至図１１参照)。
【００６９】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００７０】
［実施の形態１］
《実施の形態１の電圧・電流変換器》
図２は、本発明の実施の形態１による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【００７１】
図２に示す本発明の実施の形態１による電圧・電流変換器(ＶＴＣＣ)が図１に示した本発明に先立って本発明者等によって検討された電圧・電流変換器(ＶＴＣＣ)と相違するのは、下記の点である。
【００７２】
すなわち、図２の電圧・電流変換器(ＶＴＣＣ)では、図１の電圧・電流変換器(ＶＴＣＣ)の第１のカレントミラーのＰチャンネルＭＯＳトランジスタＱ２、Ｑ３が削除される一方、図１の電圧・電流変換器(ＶＴＣＣ)に含まれていなかったＮチャンネルＭＯＳトランジスタＱ６と抵抗Ｒ２とが追加されている。図２の電圧・電流変換器(ＶＴＣＣ)では、ゲート・ドレイン接続によってダイオード接続されたＮチャンネルＭＯＳトランジスタＱ６の一端はＮチャンネルＭＯＳトランジスタＱ１のソースと抵抗Ｒ２の一端とに接続される一方、トランジスタＱ６の他端は差動増幅器Ａ１の反転入力端子(−)と抵抗Ｒ１とに接続され、抵抗Ｒ２の他端はカレントミラーの入力側のＮチャンネルＭＯＳトランジスタＱ４のドレイン・ソース経路とトランジスタ対Ｑ４、Ｑ５の両ゲートに接続されている。
【００７３】
半導体集積回路１の製造工程で、ダイオード接続されたＮチャンネルＭＯＳトランジスタＱ６はカレントミラーのトランジスタ対Ｑ４、Ｑ５と同一のプロセスで製造されることによって、ＭＯＳトランジスタＱ６、Ｑ４、Ｑ５は互いに略等しいしきい値電圧を持つことが可能となる。また、ＭＯＳトランジスタＱ６、Ｑ４は互いに略等しいデバイスサイズ(ゲート幅Ｗ／ゲート長)を持ち、抵抗Ｒ２は半導体集積回路１の製造工程で抵抗Ｒ１と同一のプロセスで製造されることによって、抵抗Ｒ２は抵抗Ｒ１と等しい抵抗値を持つものである。
【００７４】
従って、図２の電圧・電流変換器(ＶＴＣＣ)では、ダイオード接続されたＮチャンネルＭＯＳトランジスタＱ６はカレントミラーの入力側のＮチャンネルＭＯＳトランジスタＱ４のしきい値電圧もしくはゲート・ソース間電圧のバラツキを補償するレベルシフト素子として機能する。抵抗Ｒ１、抵抗Ｒ２が等しい抵抗値であることによって、トランジスタＱ６に流れる電流Ｉ１とトランジスタＱ４に流れる電流Ｉ２とは等しい電流となるので、トランジスタＱ６のゲート・ソース間電圧ＶGSとトランジスタＱ４のゲート・ソース間電圧ＶGSとは等しい電圧となる。
【００７５】
一方、電源電圧Ｖccが増大しても、差動増幅器Ａ１の非反転入力端子(＋)に供給される基準電圧ＶREFの値は略一定の値に維持されているので、抵抗Ｒ１の両端の電圧降下も基準電圧ＶREFの値に維持されている。従って、抵抗Ｒ２の一端には抵抗Ｒ１とレベルシフト素子Ｑ６により第１動作電圧ＶREF＋ＶGSが印加される一方、抵抗Ｒ２の他端にはトランジスタＱ４により第２動作電圧ＶGSが印加されるものである。その結果、電源電圧Ｖccが変動しても、抵抗Ｒ２の両端の間の電位差は略一定の値に維持された基準電圧ＶREFの値に維持されるので、トランジスタＱ４に流れる電流Ｉ２も略一定の値に維持されることが可能となる。従って、カレントミラーの出力側のトランジスタＱ５に流れる出力電流Ｉ３も、略一定の値に維持されることが可能となる。
【００７６】
図２の電圧・電流変換器(ＶＴＣＣ)で、トランジスタＱ１、Ｑ５と抵抗Ｒ１とに流れる電流Ｉ１とトランジスタＱ４に流れる電流Ｉ２とは、次式で求められる。
【００７７】
Ｉ１＝Ｉ２＝ＶREF／Ｒ１                        …(４)式
【００７８】
また、第２のカレントミラーのＮチャンネルＭＯＳトランジスタＱ４、Ｑ５の電流ミラー比が１：Ｍであれば、第２のカレントミラーの出力側のＮチャンネルＭＯＳトランジスタＱ５のドレイン・ソース電流経路に流れる電流Ｉ３は次式で求められる。
【００７９】
Ｉ３＝Ｍ・Ｉ２＝Ｍ・ＶREF／Ｒ１            …(５)式
【００８０】
従って、例えば、Ｍ＝１の関係に設定されている場合には、図２に示した電圧・電流変換器(ＶＴＣＣ)の出力端子ＯＵＴに接続されたカレントミラーの出力側のＮチャンネルＭＯＳトランジスタＱ５に流れる出力電流Ｉ３の値は、抵抗Ｒ１と入力側のＰチャンネルＭＯＳトランジスタＱ２に流れる電流Ｉ１の値と等しくなるものである。
【００８１】
また、図２の電圧・電流変換器(ＶＴＣＣ)で、ＮチャンネルＭＯＳトランジスタＱ１、Ｑ６、Ｑ４、Ｑ５は、ＮＰＮ型バイポーラトランジスタに置換されることが可能である。その際に、半導体集積回路１の製造工程でトランジスタＱ１、Ｑ６はカレントミラーのトランジスタ対Ｑ４、Ｑ５と同一プロセスで製造されることによって、トランジスタＱ１、Ｑ６、Ｑ４、Ｑ５は互いに略等しいベース・エミッタ間電圧を持つことが可能となる。また、トランジスタＱ６、Ｑ４は互いに略等しいデバイスサイズ(エミッタ面積ＡE)を持ち、抵抗Ｒ２は半導体集積回路１の製造工程で抵抗Ｒ１と同一のプロセスで製造されることによって、抵抗Ｒ２は抵抗Ｒ１と等しい抵抗値を持つものである。
【００８２】
尚、電流Ｉ２を、電流Ｉ１と異なる電流値に設定することも可能である。この場合、異なる電流値Ｉ１、Ｉ２で、抵抗Ｒ１、Ｒ２の各両端間の電圧降下が略等しい値になるように抵抗値に設定して、トランジスタＱ６、Ｑ４のゲート・ソース間電圧が略等しい値になるようにトランジスタＱ６、Ｑ４のサイズの比を設定すれば良い。更に電流Ｉ３を電流Ｉ２と異なる電流値に設定する場合、トランジスタＱ４、Ｑ５のゲート・ソース間電圧が略等しい値になるように、トランジスタＱ４、Ｑ５のサイズの比を設定すれば良い。
【００８３】
［実施の形態２］
《実施の形態２の電圧・電流変換器》
図３は、本発明の実施の形態２による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【００８４】
図３に示す本発明の実施の形態２による電圧・電流変換器(ＶＴＣＣ)が、図２に示す本発明の実施の形態１による電圧・電流変換器(ＶＴＣＣ)と相違するのは、下記の点である。
【００８５】
すなわち、図３の電圧・電流変換器(ＶＴＣＣ)では、図２の電圧・電流変換器のＮチャンネルＭＯＳトランジスタＱ６、Ｑ４、Ｑ５がそれぞれ２個直列接続されたＮチャンネルＭＯＳトランジスタＱ６１、Ｑ６２、Ｑ４１、Ｑ４２、Ｑ５１、Ｑ５２に置換されているものである。従って、図３の電圧・電流変換器(ＶＴＣＣ)の動作は、図２の電圧・電流変換器の動作と同一となる。
【００８６】
［実施の形態３］
《実施の形態３の電圧・電流変換器》
図４は、本発明の実施の形態３による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【００８７】
図４に示す本発明の実施の形態３による電圧・電流変換器(ＶＴＣＣ)が、図２に示す本発明の実施の形態１による電圧・電流変換器(ＶＴＣＣ)と相違するのは、下記の点である。
【００８８】
すなわち、図４の電圧・電流変換器(ＶＴＣＣ)では、図２の電圧・電流変換器のＮチャンネルＭＯＳトランジスタＱ４が削除される一方、出力端子ＯＵＴに接続された２個直列接続のＮチャンネルＭＯＳトランジスタＱ５１、Ｑ５２は差動増幅器Ａ１に接続されたＮチャンネルＭＯＳトランジスタＱ１、Ｑ６とカレントミラーを構成している。すなわち、２個直列接続の上側のトランジスタＱ５１のゲートと下側のトランジスタＱ５２のゲートとは、トランジスタＱ１のゲートとトランジスタＱ６のゲートにそれぞれ接続されている。また、差動増幅器Ａ１に接続されたＮチャンネルＭＯＳトランジスタＱ６のソースと接地電位ＧＮＤとの間の抵抗Ｒ１に対応するように、２個直列接続の下側のトランジスタＱ５２のソースと接地電位ＧＮＤとの間の抵抗Ｒ２が接続されている。更に２個直列接続の下側のトランジスタＱ５２のドレイン・ソース電流経路は、上側のトランジスタＱ５１のドレイン・ソース電流経路を介して出力端子ＯＵＴに接続されている。
【００８９】
半導体集積回路１の製造工程で、ＮチャンネルＭＯＳトランジスタＱ１、Ｑ６は２個直列接続のＮチャンネルＭＯＳトランジスタＱ５１、Ｑ５２と同一のプロセスで製造されることによって、ＭＯＳトランジスタＱ１、Ｑ５１は互いに略等しいしきい値電圧を持つことが可能となり、トランジスタＱ６、Ｑ５２は互いに略等しいしきい値電圧を持つことが可能となる。またＭＯＳトランジスタＱ１、Ｑ５１は互いに略等しいデバイスサイズ(ゲート幅Ｗ／ゲート長)を持ち、トランジスタＱ６、Ｑ５２は互いに略等しいデバイスサイズ(ゲート幅Ｗ／ゲート長)を持ち、抵抗Ｒ２は半導体集積回路１の製造工程で抵抗Ｒ１と同一のプロセスで製造されることによって、抵抗Ｒ２は抵抗Ｒ１と等しい抵抗値を持つものである。
【００９０】
従って、図４の電圧・電流変換器(ＶＴＣＣ)でも、ダイオード接続されたＮチャンネルＭＯＳトランジスタＱ６は２個直列接続の下側トランジスタＱ５２のしきい値電圧もしくはゲート・ソース間電圧のバラツキを補償するレベルシフト素子として機能する。等しい抵抗値の抵抗Ｒ１、抵抗Ｒ２によって、トランジスタＱ６に流れる電流Ｉ１と下側トランジスタＱ５２に流れる電流Ｉ３とは等しい電流となり、トランジスタＱ６のゲート・ソース間電圧ＶGSとトランジスタＱ５２のゲート・ソース間電圧ＶGSとは等しい電圧となる。また、２個直列接続の上側トランジスタＱ５１のゲート電圧は動作電圧ＶREF＋２ＶGSの略一定の電圧レベルに維持されるので、電源電圧Ｖccが変動しても、２個直列接続の下側トランジスタＱ５２のドレイン電圧の増大を軽減することができる。従って、下側トランジスタＱ５２のチャンネル長変調による電流Ｉ３の変動を、軽減することができる。
【００９１】
また、図４の電圧・電流変換器(ＶＴＣＣ)で、ＮチャンネルＭＯＳトランジスタＱ１、Ｑ６、Ｑ５１、Ｑ５２は、ＮＰＮ型バイポーラトランジスタに置換されることが可能である。その際に、半導体集積回路１の製造工程で、トランジスタＱ１、Ｑ６はカレントミラーのトランジスタ対Ｑ５１、Ｑ５２と同一のプロセスで製造されることによって、トランジスタＱ１、Ｑ５１は互いに略等しいベース・エミッタ間電圧を持つことが可能となり、トランジスタＱ６、Ｑ５２は互いに略等しいベース・エミッタ間電圧を持つことが可能となる。またトランジスタＱ１、Ｑ６、Ｑ５１、Ｑ５２は互いに略等しいデバイスサイズ(エミッタ面積ＡE)を持ち、抵抗Ｒ２は半導体集積回路１の製造工程で抵抗Ｒ１と同一プロセスで製造されることによって、抵抗Ｒ２は抵抗Ｒ１と等しい抵抗値を持つものである。また更に２個直列接続の下側トランジスタＱ５２のチャンネル長変調による電流Ｉ３の変動の影響が無視できる場合は、上側のトランジスタＱ５１が削除されることができる。
【００９２】
また、電流Ｉ３を電流Ｉ１と異なる電流値に設定することも可能である。この場合には、異なる電流値Ｉ１、Ｉ３で、抵抗Ｒ１、Ｒ２の各両端間の電圧降下が略等しい値になるように抵抗値に設定して、トランジスタＱ６、Ｑ５２のゲート・ソース間電圧が略等しい値になるようにトランジスタＱ６、Ｑ５２のサイズの比を設定し、トランジスタＱ１、Ｑ５１のゲート・ソース間電圧が略等しい値になるようにトランジスタＱ６、Ｑ５２サイズの比を設定すれば良い。
【００９３】
［実施の形態４］
《実施の形態４の電圧・電流変換器》
図５は、本発明の実施の形態４による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【００９４】
図５に示す本発明の実施の形態４による電圧・電流変換器(ＶＴＣＣ)が、図３に示す本発明の実施の形態２による電圧・電流変換器(ＶＴＣＣ)と相違するのは、下記の点である。
【００９５】
すなわち、図５の電圧・電流変換器(ＶＴＣＣ)では、図３の電圧・電流変換器の２個直列接続のＮチャンネルＭＯＳトランジスタＱ６１、Ｑ６２が２個直列接続のＮＰＮ型バイポーラトランジスタＱ６１、Ｑ６２に置換されているものである。更に、図５の電圧・電流変換器(ＶＴＣＣ)では、図３の電圧・電流変換器のＮチャンネルＭＯＳトランジスタＱ４１、Ｑ４２、Ｑ５１、Ｑ５２で構成されたカレントミラーがＮＰＮ型バイポーラトランジスタＱ４、Ｑ５、Ｑ７で構成されたウィルソン(Wilson)型カレントミラーに置換されているものである。このウィルソン型カレントミラーでは、バイポーラトランジスタＱ７がバイポーラトランジスタＱ４、Ｑ５のベース電流を電流増幅率ｈFEで除算した電流に低減した後に抵抗Ｒ２に流入するように、動作するものである。その結果、カレントミラーの入力側のトランジスタＱ４に流れる電流Ｉ２と出力側のトランジスタＱ５に流れる出力電流Ｉ３との誤差を軽減することが可能である。
【００９６】
尚、電流Ｉ２を、電流Ｉ１と異なる電流値に設定することも可能である。この場合、異なる電流値Ｉ１、Ｉ２で、抵抗Ｒ１、Ｒ２の各両端間の電圧降下が略等しい値になるように抵抗値に設定して、トランジスタＱ６１、Ｑ６２とトランジスタＱ７、Ｑ４のベース・エミッタ間電圧が略等しい値になるようにトランジスタＱ６１、Ｑ６２とトランジスタＱ７、Ｑ４のサイズの比を設定すれば良い。更に電流Ｉ３を電流Ｉ２と異なる電流値に設定する場合、トランジスタＱ４、Ｑ５のベース・エミッタ間電圧が略等しい値になるように、トランジスタＱ４、Ｑ５のサイズの比を設定すれば良い。
【００９７】
［実施の形態５］
《実施の形態５の電圧・電流変換器》
図６は、本発明の実施の形態５による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【００９８】
図６に示す本発明の実施の形態５による電圧・電流変換器(ＶＴＣＣ)が、図２に示す本発明の実施の形態１による電圧・電流変換器(ＶＴＣＣ)と相違するのは、下記の点である。
【００９９】
すなわち、図６の電圧・電流変換器(ＶＴＣＣ)では、基準電圧ＶREFの一端と他端とは電源電圧Ｖccと差動増幅器Ａ１の非反転入力端子(＋)とにそれぞれ接続されている。また更に図６の電圧・電流変換器(ＶＴＣＣ)では、図２の電圧・電流変換器(ＶＴＣＣ)で差動増幅器Ａ１に接続されたＮチャンネルＭＯＳトランジスタＱ１、Ｑ６はＰチャンネルＭＯＳトランジスタＱ１、Ｑ６に置換され、図２の電圧・電流変換器(ＶＴＣＣ)のカレントミラーのＮチャンネルＭＯＳトランジスタＱ４、Ｑ５はＰチャンネルＭＯＳトランジスタＱ４、Ｑ５に置換されているものである。
【０１００】
従って、図６の電圧・電流変換器(ＶＴＣＣ)では、抵抗Ｒ１の一端は差動増幅器Ａ１の反転入力端子(−)とＰチャンネルＭＯＳトランジスタＱ６のソースとに接続され、抵抗Ｒ１の他端は電源電圧Ｖccに接続され、抵抗Ｒ２の一端はＰチャンネルＭＯＳトランジスタＱ１のソースとＰチャンネルＭＯＳトランジスタＱ６のドレインに接続され、抵抗Ｒ２の他端はカレントミラーの入力側のＰチャンネルＭＯＳトランジスタＱ４に接続され、カレントミラーのＰチャンネルＭＯＳトランジスタＱ４、Ｑ５の両ソースは電源電圧Ｖccに接続されている。
【０１０１】
図６の電圧・電流変換器(ＶＴＣＣ)で、電源電圧Ｖccが変動しても、差動増幅器Ａ１の非反転入力端子(＋)に供給される電圧レベルはＶcc−ＶREFの値となるので、抵抗Ｒ１の両端の電圧降下も基準電圧ＶREFの値に維持されている。従って、抵抗Ｒ２の一端には抵抗Ｒ１とレベルシフト素子Ｑ６により第１動作電圧Ｖcc−ＶREF−ＶGSが印加される一方、抵抗Ｒ２の他端にはトランジスタＱ４により第２動作電圧Ｖcc−ＶGSが印加されるものである。従って、電源電圧Ｖccが変動しても、抵抗Ｒ２の両端の間の電位差は略一定の値に維持された基準電圧ＶREFの値に維持されるので、トランジスタＱ４に流れる電流Ｉ２も略一定の値に維持されることが可能となる。従って、カレントミラーの出力側のトランジスタＱ５に流れる出力電流Ｉ３も、略一定の値に維持されることが可能となる。
【０１０２】
尚、図２に示した本発明の実施の形態１と同様に、図６に示す本発明の実施の形態５でも電流Ｉ２を電流Ｉ１と異なる電流値に設定することも可能である。この場合には、異なる電流値Ｉ１とＩ２で、抵抗Ｒ１、Ｒ２の各両端間の電圧降下が略等しい値になるように抵抗値に設定して、トランジスタＱ６、Ｑ４のゲート・ソース間電圧が略等しい値になるようにトランジスタＱ６、Ｑ４のサイズの比を設定すれば良い。電流Ｉ３を電流Ｉ２と異なる電流値に設定する場合には、トランジスタＱ４、Ｑ５のゲート・ソース間電圧が略等しい値になるようにトランジスタＱ４、Ｑ５のサイズの比を設定すれば良い。
【０１０３】
また図６の電圧・電流変換器(ＶＴＣＣ)では、ＰチャンネルＭＯＳトランジスタＱ１、Ｑ６、Ｑ４、Ｑ５は、ＰＮＰ型バイポーラトランジスタに置換されることが可能である。その際に、半導体集積回路１の製造工程でトランジスタＱ１、Ｑ６はカレントミラーのトランジスタ対Ｑ４、Ｑ５と同一プロセスで製造されることによって、トランジスタＱ１、Ｑ６、Ｑ４、Ｑ５は互いに略等しいベース・エミッタ間電圧を持つことが可能となる。また、トランジスタＱ６、Ｑ４は互いに略等しいデバイスサイズ(エミッタ面積ＡE)を持ち、抵抗Ｒ２は半導体集積回路１の製造工程で抵抗Ｒ１と同一のプロセスで製造されることによって、抵抗Ｒ２は抵抗Ｒ１と等しい抵抗値を持つものである。
【０１０４】
更に、図３乃至図５に示した電圧・電流変換器(ＶＴＣＣ)でも、図６の電圧・電流変換器(ＶＴＣＣ)と同様に、基準電圧ＶREFの一端と他端とは電源電圧Ｖccと差動増幅器Ａ１の非反転入力端子(＋)とにそれぞれ接続して、全てのトランジスタの極性を反転させて、抵抗Ｒ１、Ｒ２を差動増幅器Ａ１と接地電位ＧＮＤとの間から差動増幅器Ａ１と電源電位Ｖccとの間に接続を変更することが可能である。
【０１０５】
［実施の形態６］
《実施の形態６の電圧・電流変換器》
図７は、本発明の実施の形態６による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【０１０６】
図７に示す本発明の実施の形態６による電圧・電流変換器(ＶＴＣＣ)は、本発明の具体的な実施の形態である。図７に示した電圧・電流変換器(ＶＴＣＣ)は、電圧・電流変換回路２と差動増幅回路３とバンドギャップ基準電圧発生回路４と起動回路５を含み、図７に示した半導体集積回路１は電圧・電流変換器(ＶＴＣＣ)と他の回路ブロック６とを含んでいる。
【０１０７】
半導体集積回路１の電源電圧投入時に、ハイレベルの起動信号ＳＴに起動回路５が応答することによって起動回路５はバンドギャップ基準電圧発生回路４に起動動作電流を供給する。また、バンドギャップ基準電圧発生回路４は、電源電圧Ｖccの変動とチップ温度の変動にもかかわらず、シリコンのバンドギャップ電圧ＶBGRと略等しい１．２１４ボルトの安定に維持された基準電圧ＶREFを生成する。更に上述した実施の形態１乃至実施の形態５の差動増幅器Ａ１に対応する差動増幅回路３は、基準電圧ＶREFに応答して出力直流電圧を生成して電圧・電流変換回路２に供給する。電圧・電流変換回路２は、差動増幅回路３から生成される出力直流電圧を直流電流に変換する。変換後の直流電流は直流バイアス電流として他の回路ブロック６に供給されることによって、他の回路ブロック６のゲイン、遅延時間等の電気的特性が設定されることが可能となる。
【０１０８】
以下、図７の電圧・電流変換器(ＶＴＣＣ)中に含まれる電圧・電流変換回路２と差動増幅回路３とバンドギャップ基準電圧発生回路４と起動回路５の各回路に関して、詳細に説明する。
【０１０９】
《起動回路》
起動回路５は、半導体集積回路１の電源電圧投入時にハイレベルの起動信号ＳＴがゲートに供給されるＮチャンネルＭＯＳトランジスタＱ１７を含み、トランジスタＱ１７のドレインは抵抗Ｒ１４、Ｒ１５を介して電源電圧Ｖccに接続されている。抵抗Ｒ１４、Ｒ１５の接続点はＰチャンネルＭＯＳトランジスタＱ１８のゲートに接続され、トランジスタＱ１８のソースは電源電圧Ｖccに接続され、トランジスタＱ１８のドレインは起動回路５の他の回路と差動増幅回路３と電圧・電流変換回路２とに接続されている。トランジスタＱ１８のドレインと接地電位ＧＮＤとの間には、抵抗Ｒ１６とダイオード接続のＮＰＮ型バイポーラトランジスタＱ１９が接続されている。抵抗Ｒ１６とトランジスタＱ１９の接続点はＮチャンネルＭＯＳトランジスタＱ２０のゲートに接続され、トランジスタＱ２０のソースは抵抗Ｒ１７を介して接地電位ＧＮＤに接続され、トランジスタＱ２０のドレインはカレントミラーの入力側ＰチャンネルＭＯＳトランジスタＱ２２に接続されている。カレントミラーの出力側ＰチャンネルＭＯＳトランジスタＱ２３のドレインは、ＮチャンネルＭＯＳトランジスタＱ２１、Ｑ２４の両ゲートに接続される一方、抵抗Ｒ１８を介して接地電位ＧＮＤに接続されている。
【０１１０】
半導体集積回路１の電源電圧投入時にハイレベルの起動信号ＳＴに応答して起動回路５のトランジスタＱ１７、Ｑ１８がオン状態となるので、起動電流がトランジスタＱ１８から抵抗Ｒ１６を介してダイオード接続のＮＰＮ型バイポーラトランジスタＱ１９に供給される。バイポーラトランジスタＱ１９のベース・エミッタ間電圧ＶBEに応答してＮチャンネルＭＯＳトランジスタＱ２０がオン状態となって、カレントミラーの入力側ＰチャンネルＭＯＳトランジスタＱ２２に電流が流れ、カレントミラーの出力側ＰチャンネルＭＯＳトランジスタＱ２３にも電流が流れる。従って、トランジスタＱ２３の電流によって、ＮチャンネルＭＯＳトランジスタＱ２１、Ｑ２４の両ゲートの浮遊容量(図示せず)が充電され、抵抗Ｒ１８の両端はハイレベルの充電電圧が印加される。抵抗Ｒ１８の両端のハイレベルの充電電圧はトランジスタＱ１９のベース・エミッタ間電圧ＶBEよりも高レベルとなるので、ＭＯＳトランジスタＱ２０がオフ状態となる一方、ＭＯＳトランジスタＱ２１がオン状態に維持される。その結果、ＮチャンネルＭＯＳトランジスタＱ２４もオン状態に維持されるので、トランジスタＱ２４から動作電流がバンドギャップ基準電圧発生回路４に供給されることが可能となる。このように起動回路５のＭＯＳトランジスタＱ２０は、電源電圧投入の直後にＮチャンネルＭＯＳトランジスタＱ２１、Ｑ２４の両ゲートの浮遊容量を早期に充電する機能を有するものである。
【０１１１】
尚、起動回路５で、ＮチャンネルＭＯＳトランジスタＱ２０、Ｑ２１、Ｑ２４とＰチャンネルＭＯＳトランジスタＱ２２、Ｑ２３とは、それぞれＮＰＮ型バイポーラトランジスタとＰＮＰ型バイポーラトランジスタに置換されることが可能である。
【０１１２】
《バンドギャップ基準電圧発生回路》
バンドギャップ基準電圧発生回路４は、３個のＮＰＮ型バイポーラトランジスタＱ１０、Ｑ１１、Ｑ１２と３個の抵抗Ｒ１０、Ｒ１１、Ｒ１２とを含んでいる。ダイオード接続のトランジスタＱ１０のエミッタ面積ＡE10よりもトランジスタＱ１１のエミッタ面積ＡE11が大きく設定されることにより、ダイオード接続のトランジスタＱ１０のベース・エミッタ間電圧ＶBE10よりもトランジスタＱ１１のベース・エミッタ間電圧ＶBE11が小さくなる。両ベース・エミッタ間電圧の差ΔＶBE(＝ＶBE10−ＶBE11)が抵抗Ｒ１１に供給されるので、抵抗Ｒ１２とトランジスタＱ１１とに流れる電流の値が抵抗Ｒ１１の値と差電圧ΔＶBEの値とで決定される。
【０１１３】
良く知られているように、トランジスタＱ１２のベース・エミッタ間電圧ＶBE12は、略−２ｍＶ／°Ｃの負の温度依存性を有している。この負の温度依存性をキャンセルするように、抵抗Ｒ１２の抵抗値を適切に設定すると、抵抗Ｒ１２の両端間に正の温度依存性が生成される。このようにしてバンドギャップ基準電圧発生回路４は、シリコンのバンドギャップ電圧ＶBGRと略等しい１．２１４ボルトの安定に維持された基準電圧ＶREFを生成する。
【０１１４】
《差動増幅回路》
上述した実施の形態１乃至実施の形態５の差動増幅器Ａ１に対応する差動増幅回路３は、抵抗Ｒ１３と、ＮチャンネルＭＯＳトランジスタＱ１３、Ｑ１４と、ＰチャンネルＭＯＳトランジスタＱ１５、Ｑ１６とを含んでいる。
【０１１５】
まず、ＮチャンネルＭＯＳトランジスタＱ１３、Ｑ１４のソースは抵抗Ｒ１３を介して接地電位ＧＮＤに接続され、トランジスタＱ１３のゲートにバンドギャップ基準電圧発生回路４から生成される基準電圧ＶREFが供給され、トランジスタＱ１４のゲートは電圧・電流変換回路２のＮチャンネルＭＯＳトランジスタＱ６のソースと抵抗Ｒ１の接続点に接続されている。ＮチャンネルＭＯＳトランジスタＱ１３、Ｑ１４の両ドレインは、カレントミラーのＰチャンネルＭＯＳトランジスタＱ１５、Ｑ１６のドレイン・ソース電流経路を介して電源電圧Ｖccに接続されている。差動増幅回路３の出力電圧はカレントミラーの出力側ＰチャンネルＭＯＳトランジスタＱ１６のドレインとＮチャンネルＭＯＳトランジスタＱ１４のドレインと接続点に生成され、電圧・電流変換回路２のＮチャンネルＭＯＳトランジスタＱ１のゲートに供給される。尚、図７に示す差動増幅回路３で、ＮチャンネルＭＯＳトランジスタＱ１３、Ｑ１４とＰチャンネルＭＯＳトランジスタＱ１５、Ｑ１６とは、それぞれＮＰＮ型バイポーラトランジスタとＰＮＰ型バイポーラトランジスタに置換されることが可能である。
【０１１６】
《電圧・電流変換回路》
図７に示す電圧・電流変換回路２は、上述した実施の形態１による図２に示す電圧・電流変換器(ＶＴＣＣ)と同様に、ＮチャンネルＭＯＳトランジスタＱ１、Ｑ６、抵抗Ｒ１、Ｒ２、カレントミラーのＮチャンネルＭＯＳトランジスタＱ４、Ｑ５とを含んでいる。図７に示す電圧・電流変換回路２には、図２に示す電圧・電流変換器(ＶＴＣＣ)に含まれていなかったＮチャンネルＭＯＳトランジスタＱ８が追加され、このトランジスタＱ８のゲート電圧は動作電圧ＶREF＋ＶGSの略一定の電圧レベルに維持されるので、電源電圧Ｖccが増大してもカレントミラーの出力側トランジスタＱ５のドレイン電圧の増大を軽減することができる。その結果、カレントミラーの出力側トランジスタＱ５のチャンネル長変調による電流Ｉ３の増大を、軽減することができる。
【０１１７】
従って、図７に示す電圧・電流変換回路２の動作は、図２の電圧・電流変換器(ＶＴＣＣ)の動作と原理的に同一となる。また更に、カレントミラーの出力側トランジスタＱ５のチャンネル長変調による電流Ｉ３の増大の影響が無視できる場合は、追加されたトランジスタＱ８が削除されることができる。このようにして、図７に示した電圧・電流変換回路２のカレントミラーの出力側トランジスタＱ５の出力電流Ｉ３が直流バイアス電流として他の回路ブロック６に供給されることによって、他の回路ブロック６の利得、遅延時間等の電気的特性が設定されることが可能となる。尚、電圧・電流変換回路２のＮチャンネルＭＯＳトランジスタＱ１のゲートと接地電位ＧＮＤとの間に定電圧ツェナーダイオードＺＤが接続されることによって、定電圧ツェナーダイオードＺＤはＮチャンネルＭＯＳトランジスタＱ１のゲート電圧の異常な上昇を制限するものである。
【０１１８】
尚、図７に示す電圧・電流変換回路２としては、上述した実施の形態１による図２の電圧・電流変換器(ＶＴＣＣ)だけではなく、上述した実施の形態２による図３の電圧・電流変換器(ＶＴＣＣ)や、実施の形態３による図４の電圧・電流変換器(ＶＴＣＣ)や、実施の形態４による図５の電圧・電流変換器(ＶＴＣＣ)のいずれかの回路構成を利用することが可能である。
【０１１９】
［実施の形態７］
《実施の形態７の機能ブロック》
図８は、半導体集積回路１の内部において図７に示した本発明の実施の形態６による電圧・電流変換器(ＶＴＣＣ)が利用される本発明の実施の形態７による機能ブロックの一例としてのＰＬＬ回路の構成を示す図である。
【０１２０】
《ＰＬＬ回路》
図８に示したようにＰＬＬ回路(ＰＬＬ)１０は、位相周波数比較器(ＰＦＤ)１１と、チャージポンプ(ＣＰ)１２と、ループフィルタ(ＬＦ)１３と、電圧制御発振器(ＶＣＯ)１４と、可変分周器(ＤＩＶ)１５とを含んでいる。
【０１２１】
図８に示したようにＰＬＬ回路(ＰＬＬ)１０では、位相周波数比較器(ＰＦＤ)１１は基準信号Ｆrefと可変分周器(ＤＩＶ)１５の帰還信号ＦＢの出力信号の位相と周波数とを比較して比較出力信号をチャージポンプ(ＣＰ)１２に供給する。位相周波数比較器(ＰＦＤ)１１の比較出力信号に応答してチャージポンプ(ＣＰ)１２は、ループフィルタ(ＬＦ)１３に充放電電流を供給することによってループフィルタ(ＬＦ)１３の出力電圧が決定される。ループフィルタ(ＬＦ)１３の出力電圧は、周波数制御電圧として電圧制御発振器(ＶＣＯ)１４に供給される。従って、電圧制御発振器(ＶＣＯ)１４が発振するクロック信号ＣＬＫの周波数はループフィルタ(ＬＦ)１３の出力の周波数制御電圧Ｖcによって制御される。電圧制御発振器(ＶＣＯ)１４が発振するクロック信号ＣＬＫは、可変分周器(ＤＩＶ)１５によって分周される。この分周によって可変分周器(ＤＩＶ)１５からの帰還信号ＦＢの出力信号の位相と周波数とが基準信号Ｆrefの位相と周波数と一致するようにＰＬＬ回路(ＰＬＬ)１０が動作するので、クロック信号ＣＬＫの周波数は分周数と基準信号Ｆrefとの積となる。
【０１２２】
《電圧制御発振器》
図９は、図８に示すＰＬＬ回路(ＰＬＬ)１０に含まれる電圧制御発振器(ＶＣＯ)１４の構成を示す図である。
【０１２３】
図９に示したように電圧制御発振器(ＶＣＯ)１４は、電圧電流変換器(ＶＩＣ)１４１と４段の遅延回路１４２Ａ、１３２Ｂ、１４２Ｃ、１４２Ｄから構成されている。図８に示したＰＬＬ回路(ＰＬＬ)１０のループフィルタ(ＬＦ)１３の周波数制御出力電圧Ｖcに応答して、電圧電流変換器(ＶＩＣ)１４１はその内部で変換電流を生成して、更に電圧電流変換器(ＶＩＣ)１４１内部で変換電流は制御電圧Ｖpに変換される。電圧制御発振器(ＶＣＯ)１４から生成される制御電圧Ｖpが４段の遅延回路１４２Ａ〜Ｄに共通に供給されることによって、４段の遅延回路１４２Ａ〜Ｄの各遅延回路の遅延時間が設定される。制御電圧Ｖpが大きな電圧である場合に、４段の遅延回路１４２Ａ〜Ｄの各遅延回路の動作電流は大きくなり、各遅延回路の遅延時間が小さくなるので、電圧制御発振器(ＶＣＯ)１４が発振する８相のクロック信号ＣＬＫ０〜ＣＬＫ７の発振周波数は高くなる。逆に制御電圧Ｖpが小さな電圧である場合に、４段の遅延回路１４２Ａ〜Ｄの各遅延回路の動作電流は小さくなり各遅延回路の遅延時間が大きくなるので、電圧制御発振器(ＶＣＯ)１４が発振する８相のクロック信号ＣＬＫ０〜ＣＬＫ７の発振周波数は低くなる。
【０１２４】
尚、図９に示した電圧制御発振器(ＶＣＯ)１４では、１段目の遅延回路１４２Ａの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第２相クロック信号ＣＬＫ１と第６相クロック信号ＣＬＫ５が生成され、２段目の遅延回路１３２Ｂの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。２段目の遅延回路１３２Ｂの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第７相クロック信号ＣＬＫ６と第３相クロック信号ＣＬＫ２が生成され、３段目の遅延回路１４２Ｃの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。３段目の遅延回路１４２Ｃの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第４相クロック信号ＣＬＫ３と第８相クロック信号ＣＬＫ７が生成され、４段目の遅延回路１４２Ｄの第２入力端子Ｉｎ２と第１入力端子Ｉｎ１に供給される。４段目の遅延回路１４２Ｄの第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２から第１相クロック信号ＣＬＫ０と第５相クロック信号ＣＬＫ４が生成され、１段目の遅延回路１４２Ａの第１入力端子Ｉｎ１と第２入力端子Ｉｎ２に供給される。
【０１２５】
《電圧電流変換器》
図１０は、図９に示した電圧制御発振器(ＶＣＯ)１４に含まれる電圧電流変換器(ＶＩＣ)１４１の構成を示す図である。
【０１２６】
図１０に示す電圧電流変換器(ＶＩＣ)１４１は、図７に示す電圧・電流変換器(ＶＴＣＣ)に含まれる電圧・電流変換回路２と差動増幅回路３とバンドギャップ基準電圧発生回路４とを含むとともに切り換えスイッチ回路２０を含んでいる。切り換えスイッチ回路２０の一方の入力端子にバンドギャップ基準電圧発生回路４から生成される基準電圧ＶREFが供給され、切り換えスイッチ回路２０の他方の入力端子には図８のＰＬＬ回路(ＰＬＬ)１０のループフィルタ(ＬＦ)１３の周波数制御出力電圧Ｖcが供給され、切り換えスイッチ回路２０の切り換え制御端子には電源電圧の投入時の所定期間にのみにハイレベルとなる起動制御信号ＳＴＳが供給される。
【０１２７】
従って、電源電圧の投入時の所定期間にのみハイレベルの起動制御信号ＳＴＳに応答して、切り換えスイッチ回路２０はバンドギャップ基準電圧発生回路４から生成される基準電圧ＶREFを図１０に示す電圧電流変換器(ＶＩＣ)１４１の差動増幅回路３の入力端子に供給する。すると、図１０に示す電圧・電流変換回路２のカレントミラーの出力側トランジスタＱ５には、基準電圧ＶREFに応答する出力電流Ｉ３が流れ、電圧制御発振器(ＶＣＯ)１４が発振動作を開始した時点のクロック信号ＣＬＫの周波数は、バンドギャップ基準電圧発生回路４から生成される基準電圧ＶREFによって制御される。従って、電源電圧投入直後のＰＬＬ回路(ＰＬＬ)１０の電圧制御発振器(ＶＣＯ)１４の発振動作の開始の遅延を、短縮することが可能となる。
【０１２８】
電源電圧の投入時の所定期間が経過すると、ローレベルの起動制御信号ＳＴＳに応答して、切り換えスイッチ回路２０は図８のＰＬＬ回路(ＰＬＬ)１０のループフィルタ(ＬＦ)１３の周波数制御出力電圧Ｖcを図１０に示す電圧電流変換器(ＶＩＣ)１４１の差動増幅回路３の入力端子に供給する。すると、図１０の電圧・電流変換回路２のカレントミラーの出力側トランジスタＱ５には、周波数制御出力電圧Ｖcに応答する出力電流Ｉ３が流れる。
【０１２９】
図１０に示すように電圧電流変換器(ＶＩＣ)１４１は、ＰチャンネルＭＯＳトランジスタ(以下、ＰＭＯＳと略す)Ｑ１５を含んでいる。ＰＭＯＳＱ１５のドレインとゲートが接続されることによって、ＰＭＯＳＱ１５はダイオード接続されている。ＰＭＯＳＱ１５のソースは電源電圧Ｖddに接続され、電圧・電流変換回路２の出力電流Ｉ３に応答した制御電圧ＶpがＰＭＯＳＱ１５のソース・ゲート間電圧降下として生成される。
【０１３０】
《遅延回路》
図１１は、図９に示した電圧制御発振器(ＶＣＯ)１４に含まれる電圧電流変換器(ＶＩＣ)１４１と４段の遅延回路１４２Ａ、１３２Ｂ、１４２Ｃ、１４２Ｄの構成を示す図である。
【０１３１】
図１１に示したように遅延回路１４２は、５個のＰＭＯＳ１４２１〜１４２５と２個のＮＭＯＳ１４２６、１４２７を含んでいる。２個のＮＭＯＳ１４２６、１４２７のソースはともに接地され、ＮＭＯＳ１４２６のゲートとＰＭＯＳ１４２２のゲートとは第１入力端子Ｉｎ１に接続され、ＮＭＯＳ１４２７のゲートとＰＭＯＳ１４２５のゲートは第２入力端子Ｉｎ２に接続されている。ＮＭＯＳ１４２６のドレインとＰＭＯＳ１４２２のドレインは第１出力端子Ｏｕｔ１に接続され、ＮＭＯＳ１４２７のドレインとＰＭＯＳ１４２５のドレインは第２出力端子Ｏｕｔ２に接続されている。ＰＭＯＳ１４２３のゲートとドレインは第２出力端子Ｏｕｔ２と第１出力端子Ｏｕｔ１に接続され、ＰＭＯＳ１４２４のゲートとドレインは第１出力端子Ｏｕｔ１と第２出力端子Ｏｕｔ２に接続されている。電源電圧Ｖddと４個のＰＭＯＳ１４２２〜１４２５のソースの間には、ＰＭＯＳ１４２１のソース・ドレイン電流経路が接続されている。制御電圧Ｖpが大きな電圧である場合、遅延回路１４２の動作電流としてのＰＭＯＳ１４２１のドレイン電流は大きくなり、遅延回路１４２の遅延時間が小さくなる。
【０１３２】
図８乃至図１１で上述した本発明の実施の形態７によれば、電源電圧投入直後にＰＬＬ回路(ＰＬＬ)１０のループフィルタ(ＬＦ)１３の出力の周波数制御電圧Ｖcの立ち上がりが遅く電圧制御発振器(ＶＣＯ)１４の発振動作の開始が遅延するような場合には、図１０に示したバンドギャップ基準電圧発生回路４と切り換えスイッチ回路２０と電圧電流変換器(ＶＩＣ)１４１とはこの遅延を短縮するように動作するものである。
【０１３３】
すなわち、電源電圧の投入時の所定期間にのみハイレベルとなる起動制御信号ＳＴＳに応答して切り換えスイッチ回路２０は、バンドギャップ基準電圧発生回路４から生成される基準電圧ＶREFを電圧電流変換器(ＶＩＣ)１４１の差動増幅回路３の入力端子に供給する。すると、電圧・電流変換回路２のカレントミラーの出力側トランジスタＱ５には、基準電圧ＶREFに応答する出力電流Ｉ３が流れる。従って、電圧制御発振器(ＶＣＯ)１４が発振動作を開始した時点のクロック信号ＣＬＫの周波数は、バンドギャップ基準電圧発生回路４から生成される基準電圧ＶREFによって制御される。このようにして、電源電圧投入直後のＰＬＬ回路(ＰＬＬ)１０の電圧制御発振器(ＶＣＯ)１４の発振動作の開始の遅延を短縮することが可能となる。
【０１３４】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３５】
例えば、上述した全ての実施の形態において、半導体集積回路に内蔵される電圧・電流変換器(ＶＴＣＣ)の抵抗Ｒ１、Ｒ２は異なる抵抗値とすることが可能である。その際は、抵抗Ｒ１に電流Ｉ１を流すトランジスタのデバイスサイズと抵抗Ｒ２に電流Ｉ２(電流Ｉ３)を流すトランジスタのデバイスサイズの比を、抵抗Ｒ１と抵抗Ｒ２の抵抗値の逆数比に設定されるものである。
【０１３６】
また、図７に示した本発明の実施の形態６において、他の回路ブロック６が半導体集積回路１中に複数個含まれている場合には、電圧・電流変換回路２を複数個配置すれば良いものである。
【０１３７】
更に、図９の電圧制御発振器(ＶＣＯ)１４の電圧電流変換器(ＶＩＣ)１４１と４段の遅延回路１４２Ａ〜Ｄのように、本発明による電圧・電流変換器(ＶＴＣＣ)を使用して可変制御電圧によってデジタル論理回路の動作電流を可変することによってデジタル論理回路の動作速度と消費電力を可変設定することが可能となることは言うまでも無いであろう。
【０１３８】
〔変形の実施の形態〕
図１２は、本発明の変形の実施の形態による半導体集積回路１に内蔵される電圧・電流変換器(ＶＴＣＣ)の構成を示す図である。
【０１３９】
図１２に示す本発明の変形の実施の形態による電圧・電流変換器(ＶＴＣＣ)が、図２に示す本発明の実施の形態１による電圧・電流変換器(ＶＴＣＣ)と相違するのは、下記の点である。
【０１４０】
すなわち、図１２の電圧・電流変換器(ＶＴＣＣ)では、図２のＮチャンネルＭＯＳトランジスタＱ１がＰチャンネルＭＯＳトランジスタＱ１に置換されている。また、図１２の電圧・電流変換器(ＶＴＣＣ)では、この置換によって、ＰチャンネルＭＯＳトランジスタＱ１のゲートからドレインへ電圧反転増幅機能を持つようになったので、基準電圧ＶREFが差動増幅器Ａ１の反転入力端子(−)に供給される一方、トランジスタＱ６は差動増幅器Ａ１の非反転入力端子(＋)と抵抗Ｒ１に接続されたものである。
【０１４１】
また、図１２の電圧・電流変換器(ＶＴＣＣ)では、ＮチャンネルＭＯＳトランジスタＱ６、Ｑ４、Ｑ５はＮＰＮ型バイポーラトランジスタに置換されることが可能であり、ＰチャンネルＭＯＳトランジスタＱ１はＰＮＰ型バイポーラトランジスタＱ１に置換されることが可能である。
【０１４２】
更に、図３と図５とに示す本発明の実施の形態による電圧・電流変換器(ＶＴＣＣ)でも、図１２の電圧・電流変換器(ＶＴＣＣ)と同様に、ＮチャンネルＭＯＳトランジスタＱ１がＰチャンネルＭＯＳトランジスタＱ１またはＰＮＰ型バイポーラトランジスタＱ１に置換可能であり、差動増幅器Ａ１の非反転入力端子(＋)と反転入力端子(−)との位置を逆転することが可能である。
【０１４３】
更に、図６に示す本発明の実施の形態による電圧・電流変換器(ＶＴＣＣ)でも、ＰチャンネルＭＯＳトランジスタＱ１がＮチャンネルＭＯＳトランジスタＱ１またはＮＰＮ型バイポーラトランジスタＱ１に置換可能であり、差動増幅器Ａ１の非反転入力端子(＋)と反転入力端子(−)との位置を逆転することが可能である。
【符号の説明】
【０１４４】
１…半導体集積回路
ＶＴＣＣ…電圧・電流変換器
Ａ１…差動増幅器
Ｑ１〜Ｑ６…トランジスタ
Ｒ１、Ｒ２…抵抗
Ｖcc…電源電圧
ＶREF…基準電圧
ＶBGR…バンドギャップ電圧
ＧＮＤ…接地電位
２…電圧・電流変換回路
３…差動増幅回路
４…バンドギャップ基準電圧発生回路
５…起動回路
１０…ＰＬＬ回路(ＰＬＬ)
１１…位相周波数比較器(ＰＦＤ)
１２…チャージポンプ(ＣＰ)
１３…ループフィルタ(ＬＦ)１３
１４…電圧制御発振器(ＶＣＯ)
１５…可変分周器(ＤＩＶ)
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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