(57)【要約】【課題】積層チップパッケージを低コストで短時間に大量生産する。【解決手段】積層チップパッケージの製造方法では、それぞれ配列された複数の予備階層部分を含み積層された第１ないし第４の基礎構造物を含む積層基礎構造物を作製し、これを用いて積層チップパッケージを複数個作製する。積層基礎構造物を作製する工程では、まず、第１および第２の面１０９ａ，１０９ｂを有する第１ないし第４の研磨前基礎構造物を作製する。次に、第１の面１０９ａ同士が対向するように第１および第２の研磨前基礎構造物を張り合わせた後、第２の研磨前基礎構造物の第２の面１０９ｂを研磨して第１の積層体を形成する。同様に第３および第４の研磨前基礎構造物を張り合わせた後、第３の研磨前基礎構造物の第２の面１０９ｂを研磨して第２の積層体を形成する。次に、第１および第２の積層体を張り合わせる。【選択図】図１５
2011166111.tif 000002
【特許請求の範囲】
【請求項１】
上面、下面および４つの側面を有する本体を備え、前記本体は、積層された複数の階層部分を含み、前記複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面とを有する半導体チップを含み、前記複数の階層部分は、前記半導体チップの第１の面同士が対向するように配置された対の階層部分を２対以上含む積層チップパッケージを複数個製造する方法であって、
積層された第１ないし第４の基礎構造物を１組以上含む積層基礎構造物を作製する工程と、
前記積層基礎構造物を用いて、前記積層チップパッケージを複数個作製する工程とを備え、
前記第１ないし第４の基礎構造物は、それぞれ、各々が前記複数の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断されるものであり、
前記積層基礎構造物を作製する工程は、
それぞれ、互いに反対側を向いた第１および第２の面を有する半導体ウェハにおける前記第１の面に処理を施すことによって、各々が前記半導体チップとなる予定の、配列された複数の半導体チップ予定部を含み、且つ前記半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第１ないし第４の研磨前基礎構造物を作製する工程と、
前記第１の研磨前基礎構造物の第１の面と前記第２の研磨前基礎構造物の第１の面とが対向するように、前記第１の研磨前基礎構造物と前記第２の研磨前基礎構造物とを張り合わせて、第１の研磨前積層体を形成する工程と、
前記第２の研磨前基礎構造物が研磨により薄くされることによって前記第２の基礎構造物になり、前記第１の研磨前基礎構造物と前記第２の基礎構造物とを含む第１の積層体が形成されるように、前記第１の研磨前積層体における前記第２の研磨前基礎構造物の第２の面を研磨する工程と、
前記第３の研磨前基礎構造物の第１の面と前記第４の研磨前基礎構造物の第１の面とが対向するように、前記第３の研磨前基礎構造物と前記第４の研磨前基礎構造物とを張り合わせて、第２の研磨前積層体を形成する工程と、
前記第３の研磨前基礎構造物が研磨により薄くされることによって前記第３の基礎構造物になり、前記第３の基礎構造物と前記第４の研磨前基礎構造物とを含む第２の積層体が形成されるように、前記第２の研磨前積層体における前記第３の研磨前基礎構造物の第２の面を研磨する工程と、
前記第２の基礎構造物と前記第３の基礎構造物とが対向するように、前記第１の積層体と第２の積層体を張り合わせて、第３の研磨前積層体を形成する工程と、
前記第４の研磨前基礎構造物が研磨により薄くされることによって前記第４の基礎構造物になり、前記第３の研磨前積層体が第３の積層体になるように、前記第３の研磨前積層体における前記第４の研磨前基礎構造物の第２の面を研磨する工程と、
前記第１の研磨前基礎構造物が研磨により薄くされることによって前記第１の基礎構造物になるように、前記第３の積層体における前記第１の研磨前基礎構造物の第２の面を研磨する工程とを含むことを特徴とする積層チップパッケージの製造方法。
【請求項２】
前記積層基礎構造物を作製する工程は、更に、それぞれ前記第１ないし第４の研磨前基礎構造物を作製する工程から前記第３の研磨前積層体における前記第４の研磨前基礎構造物の第２の面を研磨する工程までの一連の工程を経て形成された２つの第３の積層体を、前記第４の基礎構造物同士が対向するように張り合わせる工程を含み、
前記第３の積層体における前記第１の研磨前基礎構造物の第２の面を研磨する工程は、張り合わされた前記２つの第３の積層体の各々について行われ、これにより、積層された第１ないし第４の基礎構造物を２組含む積層基礎構造物が作製されることを特徴とする請求項１記載の積層チップパッケージの製造方法。
【請求項３】
前記積層基礎構造物は、それぞれ後に互いに分離されることによって前記本体となる、配列された複数の分離前本体を含み、
前記積層チップパッケージを複数個作製する工程は、前記積層基礎構造物を切断して、前記複数の分離前本体を互いに分離する工程を含むことを特徴とする請求項１記載の積層チップパッケージの製造方法。
【請求項４】
前記積層チップパッケージは、更に、前記本体の少なくとも１つの側面に配置された配線と、少なくとも１つの半導体チップと前記配線とを電気的に接続する複数の電極とを備えていることを特徴とする請求項１記載の積層チップパッケージの製造方法。
【請求項５】
前記積層チップパッケージを複数個作製する工程は、前記積層基礎構造物を切断して、それぞれ後に互いに分離されることによって前記本体となる複数の分離前本体を含むブロックを形成する工程と、前記ブロックに含まれる複数の分離前本体に対して一括して前記配線を形成する工程と、複数個の積層チップパッケージが形成されるように、それぞれ前記配線が形成された複数の分離前本体を互いに分離する工程とを含むことを特徴とする請求項４記載の積層チップパッケージの製造方法。
【請求項６】
前記積層チップパッケージは、更に、前記本体の上面と下面の少なくとも一方に配置されて前記配線に電気的に接続された複数の端子を備えていることを特徴とする請求項４記載の積層チップパッケージの製造方法。
【請求項７】
前記積層基礎構造物は、それぞれ後に互いに分離されることによって前記本体となる、配列された複数の分離前本体を含み、
前記積層基礎構造物を作製する工程は、更に、複数の本体に対応する前記複数の端子を一括して形成する工程を含み、
前記積層チップパッケージを複数個作製する工程は、複数個の積層チップパッケージが形成されるように、前記複数の端子が形成された後で前記複数の分離前本体を互いに分離する工程を含むことを特徴とする請求項６記載の積層チップパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された複数の半導体チップを含む積層チップパッケージの製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やノート型パーソナルコンピュータに代表される携帯機器では、軽量化と高性能化が求められている。それに伴い、携帯機器に用いられる電子部品の高集積化が求められている。また、半導体メモリの大容量化のためにも、電子部品の高集積化が求められている。
【０００３】
近年、高集積化された電子部品として、システム・イン・パッケージ（System in Package；以下、ＳｉＰと記す。）、特に複数の半導体チップを積層する３次元実装技術を用いたＳｉＰが注目されている。本出願において、積層された複数の半導体チップ（以下、単にチップとも記す。）を含むパッケージを、積層チップパッケージと呼ぶ。この積層チップパッケージには、高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるという利点がある。
【０００４】
積層チップパッケージを製造するための３次元実装技術の主なものには、基板上に複数のチップを積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とを、ワイヤボンディングによって接続するワイヤボンディング方式と、積層される各チップにそれぞれ複数の貫通電極を形成し、この貫通電極によってチップ間の配線を行う貫通電極方式とがある。
【０００５】
ワイヤボンディング方式では、ワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点がある。
【０００６】
貫通電極方式では、上記のワイヤボンディング方式における問題点は解消される。しかし、貫通電極方式では、チップに貫通電極を形成するために多くの工程が必要であることから、積層チップパッケージのコストが高くなるという問題点がある。すなわち、貫通電極方式では、チップに貫通電極を形成するために、後に切断されることによって複数のチップとなるウェハに、複数の貫通電極用の複数の穴を形成し、次に、この複数の穴内およびウェハの上面上に絶縁層とシード層を形成し、次に、めっき法によって複数の穴内にＣｕ等の金属を充填して複数の貫通電極を形成し、次に、余分なシード層を除去するという一連の工程が必要である。
【０００７】
また、貫通電極方式では、比較的大きなアスペクト比の穴に金属を充填して貫通電極を形成する。そのため、貫通電極方式では、穴への金属の充填の不良によって貫通電極にボイドやキーホールが発生しやすく、そのため、貫通電極による配線の信頼性が低下しやすいという問題点がある。
【０００８】
また、貫通電極方式では、上下のチップの貫通電極同士を例えば半田により接続することによって、上下のチップを物理的に接合する。そのため、貫通電極方式では、上下のチップを正確に位置合わせした上で、高温下で上下のチップを接合する必要がある。しかし、高温下で上下のチップを接合する際には、チップの伸縮によって、上下のチップ間の位置ずれが生じて、上下のチップ間の電気的接続の不良が発生しやすい。
【０００９】
特許文献１には、以下のような積層チップパッケージの製造方法が記載されている。この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成して、Neo-Wafer（ネオ・ウェハ）と呼ばれる構造物を作製する。次に、このNeo-Waferを切断して、それぞれ、１つ以上のチップとこのチップの周囲を囲む樹脂と複数のリードとを含むNeo-chip（ネオ・チップ）と呼ばれる複数の構造物を作製する。チップに接続された複数のリードの端面は、Neo-chipの側面において露出する。次に、複数種類のNeo-chipを積層して積層体を作製する。この積層体において、各層毎のチップに接続された複数のリードの端面は、積層体の同じ側面において露出している。
【００１０】
非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造すると共に、この積層体の２つの側面に配線を形成することが記載されている。
【００１１】
特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第５，９５３，５８８号明細書
【特許文献２】米国特許第７，１２７，８０７  Ｂ２号明細書
【非特許文献】
【００１３】
【非特許文献１】Keith D. Gann，“Neo-Stacking Technology”，HDI Magazine，１９９９年１２月
【発明の概要】
【発明が解決しようとする課題】
【００１４】
特許文献１に記載された製造方法では、工程数が多く、積層チップパッケージのコストが高くなるという問題点がある。また、この製造方法では、処理されたウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込んだ後、各チップに接続される複数のリードを形成してNeo-Waferを作製するため、Neo-Waferを作製する際に複数のチップの正確な位置合わせが必要になる。この点からも、積層チップパッケージのコストが高くなる。
【００１５】
前述のように、特許文献２には、それぞれフレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。また、特許文献２には、以下のような多層モジュールの製造方法が記載されている。この製造方法では、まず、複数の多層モジュールが直交する２方向に配列されてなるモジュールアレイを複数個積層して、モジュールアレイ積層体を作製する。次に、モジュールアレイ積層体を切断して、複数の多層モジュールが積層されてなるモジュール積層体を作製する。次に、モジュール積層体に含まれる複数の多層モジュールの各々の側面に、複数の導電線を形成する。次に、モジュール積層体を個々の多層モジュールに分離する。
【００１６】
特許文献２に記載された多層モジュールでは、１つの能動層において電子的要素が占める領域の割合を大きくすることができず、その結果、集積度を大きくすることが困難である。
【００１７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、積層された複数の半導体チップを含む積層チップパッケージを低コストで短時間に大量生産できるようにした積層チップパッケージの製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
本発明の製造方法によって製造される積層チップパッケージは、上面、下面および４つの側面を有する本体を備えている。本体は、積層された複数の階層部分を含んでいる。複数の階層部分の各々は、デバイスが形成された第１の面とその反対側の第２の面とを有する半導体チップを含んでいる。複数の階層部分は、半導体チップの第１の面同士が対向するように配置された対の階層部分を２対以上含んでいる。本発明の積層チップパッケージの製造方法は、積層チップパッケージを複数個製造する方法である。
【００１９】
本発明の積層チップパッケージの製造方法は、積層された第１ないし第４の基礎構造物を１組以上含む積層基礎構造物を作製する工程と、積層基礎構造物を用いて、積層チップパッケージを複数個作製する工程とを備えている。第１ないし第４の基礎構造物は、それぞれ、各々が複数の階層部分のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断されるものである。
【００２０】
積層基礎構造物を作製する工程は、
それぞれ、互いに反対側を向いた第１および第２の面を有する半導体ウェハにおける第１の面に処理を施すことによって、各々が半導体チップとなる予定の、配列された複数の半導体チップ予定部を含み、且つ半導体ウェハの第１および第２の面に対応する第１および第２の面を有する第１ないし第４の研磨前基礎構造物を作製する工程と、
第１の研磨前基礎構造物の第１の面と第２の研磨前基礎構造物の第１の面とが対向するように、第１の研磨前基礎構造物と第２の研磨前基礎構造物とを張り合わせて、第１の研磨前積層体を形成する工程と、
第２の研磨前基礎構造物が研磨により薄くされることによって第２の基礎構造物になり、第１の研磨前基礎構造物と第２の基礎構造物とを含む第１の積層体が形成されるように、第１の研磨前積層体における第２の研磨前基礎構造物の第２の面を研磨する工程と、
第３の研磨前基礎構造物の第１の面と第４の研磨前基礎構造物の第１の面とが対向するように、第３の研磨前基礎構造物と第４の研磨前基礎構造物とを張り合わせて、第２の研磨前積層体を形成する工程と、
第３の研磨前基礎構造物が研磨により薄くされることによって第３の基礎構造物になり、第３の基礎構造物と第４の研磨前基礎構造物とを含む第２の積層体が形成されるように、第２の研磨前積層体における第３の研磨前基礎構造物の第２の面を研磨する工程と、
第２の基礎構造物と第３の基礎構造物とが対向するように、第１の積層体と第２の積層体を張り合わせて、第３の研磨前積層体を形成する工程と、
第４の研磨前基礎構造物が研磨により薄くされることによって第４の基礎構造物になり、第３の研磨前積層体が第３の積層体になるように、第３の研磨前積層体における第４の研磨前基礎構造物の第２の面を研磨する工程と、
第１の研磨前基礎構造物が研磨により薄くされることによって第１の基礎構造物になるように、第３の積層体における第１の研磨前基礎構造物の第２の面を研磨する工程とを含んでいる。
【００２１】
本発明の積層チップパッケージの製造方法において、積層基礎構造物を作製する工程は、更に、それぞれ第１ないし第４の研磨前基礎構造物を作製する工程から第３の研磨前積層体における第４の研磨前基礎構造物の第２の面を研磨する工程までの一連の工程を経て形成された２つの第３の積層体を、第４の基礎構造物同士が対向するように張り合わせる工程を含んでいてもよい。この場合、第３の積層体における第１の研磨前基礎構造物の第２の面を研磨する工程は、張り合わされた２つの第３の積層体の各々について行われ、これにより、積層された第１ないし第４の基礎構造物を２組含む積層基礎構造物が作製される。
【００２２】
また、本発明の積層チップパッケージの製造方法において、積層基礎構造物は、それぞれ後に互いに分離されることによって本体となる、配列された複数の分離前本体を含み、積層チップパッケージを複数個作製する工程は、積層基礎構造物を切断して、複数の分離前本体を互いに分離する工程を含んでいてもよい。
【００２３】
また、本発明の積層チップパッケージの製造方法において、積層チップパッケージは、更に、本体の少なくとも１つの側面に配置された配線と、少なくとも１つの半導体チップと配線とを電気的に接続する複数の電極とを備えていてもよい。この場合、積層チップパッケージを複数個作製する工程は、積層基礎構造物を切断して、それぞれ後に互いに分離されることによって本体となる複数の分離前本体を含むブロックを形成する工程と、ブロックに含まれる複数の分離前本体に対して一括して配線を形成する工程と、複数個の積層チップパッケージが形成されるように、それぞれ配線が形成された複数の分離前本体を互いに分離する工程とを含んでいてもよい。
【００２４】
また、積層チップパッケージは、更に、本体の上面と下面の少なくとも一方に配置されて配線に電気的に接続された複数の端子を備えていてもよい。この場合、積層基礎構造物は、それぞれ後に互いに分離されることによって本体となる、配列された複数の分離前本体を含み、積層基礎構造物を作製する工程は、更に、複数の本体に対応する複数の端子を一括して形成する工程を含んでいてもよい。また、積層チップパッケージを複数個作製する工程は、複数個の積層チップパッケージが形成されるように、複数の端子が形成された後で複数の分離前本体を互いに分離する工程を含んでいてもよい。
【発明の効果】
【００２５】
本発明の積層チップパッケージの製造方法によれば、積層された複数の半導体チップを含む積層チップパッケージを低コストで短時間に大量生産することが可能になるという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】本発明の一実施の形態に係る積層チップパッケージの斜視図である。
【図２】下側から見た図１の積層チップパッケージを示す斜視図である。
【図３】図１に示した積層チップパッケージに含まれる一対の階層部分を分解して示す斜視図である。
【図４】半導体チップに含まれるデバイスの一部を示す断面図である。
【図５】本発明の一実施の形態に係る積層チップパッケージの製造方法における一工程で作製される基礎構造物前ウェハを示す斜視図である。
【図６】図５に示した基礎構造物前ウェハの一部を示す断面図である。
【図７】図６に示した工程に続く工程で作製される研磨前基礎構造物本体の一部を示す断面図である。
【図８】図７に示した工程に続く工程で作製される構造体の一部を示す断面図である。
【図９】図８に示した工程に続く工程で作製される研磨前基礎構造物の一部を示す断面図である。
【図１０】図９に示した工程に続く工程で形成される研磨前積層体の一部を示す断面図である。
【図１１】図１０に示した工程に続く工程で形成される積層体の一部を示す断面図である。
【図１２】図７に示した工程で作製される研磨前基礎構造物本体の一部を示す斜視図である。
【図１３】図９に示した工程で作製される研磨前基礎構造物の一部を示す斜視図である。
【図１４】図１１に示した工程で形成される基礎構造物の一部を示す斜視図である。
【図１５】図１１に示した工程に続く工程で形成される第３の研磨前積層体の一部を示す断面図である。
【図１６】図１５に示した工程に続く工程で形成される第３の積層体の一部を示す断面図である。
【図１７】図１６に示した工程に続く工程で形成される第４の研磨前積層体の一部を示す断面図である。
【図１８】図１７に示した工程に続く工程で形成される第４の積層体の一部を示す断面図である。
【図１９】図１８に示した工程に続く工程で形成される構造体の一部を示す断面図である。
【図２０】図１９に示した工程に続く工程で形成される構造体の一部を示す断面図である。
【図２１】図２０に示した工程に続く工程で形成される積層基礎構造物の一部を示す断面図である。
【図２２】図２０に示した工程に続く工程で形成される積層基礎構造物を示す斜視図である。
【図２３】第１の基礎構造物における複数の端子および複数の電極の配置の一例を示す平面図である。
【図２４】第２の基礎構造物における複数の端子および複数の電極の配置の一例を示す平面図である。
【図２５】図２１に示した工程に続く工程で形成されるブロックの一部を示す断面図である。
【図２６】図２５に示した工程で形成されるブロックの一例を示す斜視図である。
【図２７】図２５に示した工程で形成されるブロックの他の例を示す斜視図である。
【図２８】図２５に示した工程で形成されるブロックの一部を示す斜視図である。
【図２９】本発明の一実施の形態に係る積層チップパッケージの製造方法において、複数のブロックを並べる方法の一例を示す説明図である。
【図３０】それぞれ治具が張り付けられた複数のブロックが並べられた状態を示す斜視図である。
【図３１】それぞれ治具が張り付けられていない複数のブロックが並べられた状態を示す斜視図である。
【図３２】配線が形成された後のブロックの一部を示す斜視図である。
【図３３】ブロックを切断して作製された複数の積層チップパッケージを示す斜視図である。
【図３４】本発明の一実施の形態に係る積層チップパッケージの断面図である。
【図３５】本発明の一実施の形態に係る積層チップパッケージの使用例を示す斜視図である。
【発明を実施するための形態】
【００２７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１および図２を参照して、本発明の一実施の形態に係る積層チップパッケージの構成について説明する。図１は、本実施の形態に係る積層チップパッケージの斜視図である。図２は、下側から見た図１の積層チップパッケージを示す斜視図である。図１および図２に示したように、本実施の形態に係る積層チップパッケージ１は、直方体形状の本体２を備えている。本体２は、上面２ａ、下面２ｂ、互いに反対側を向いた第１の側面２ｃおよび第２の側面２ｄ、ならびに互いに反対側を向いた第３の側面２ｅおよび第４の側面２ｆを有している。
【００２８】
積層チップパッケージ１は、更に、本体２の少なくとも１つの側面に配置された配線を備えている。図１および図２に示した例では、積層チップパッケージ１は、本体２の第１の側面２ｃに配置された第１の配線３Ａと、本体２の第２の側面２ｄに配置された第２の配線３Ｂとを備えている。以下、任意の配線に関しては符号３を付して表す。
【００２９】
積層チップパッケージ１は、更に、本体２の上面２ａと下面２ｂの少なくとも一方に配置されて配線３に電気的に接続された複数のパッド状の端子を備えている。図１および図２に示した例では、積層チップパッケージ１は、本体２の上面２ａに配置された複数の第１の端子２２Ａと、本体２の下面２ｂに配置された複数の第２の端子２２Ｂとを備えている。
【００３０】
本体２は、積層された複数の階層部分を含んでいる。図１および図２には、一例として、本体２が、下から順に配置された８つの階層部分１１，１２，１３，１４，１５，１６，１７，１８を含んでいる例を示している。しかし、本体２に含まれる階層部分の数は８つに限らず、複数であればよい。以下の説明では、任意の階層部分に関しては、符号１０を付して表す。上下に隣接する２つの階層部分１０の間は、それぞれ、接着剤によって接合されている。階層部分１１〜１８は、いずれも、上面と、下面と、４つの側面とを有している。
【００３１】
本体２は、更に、最も上に配置された階層部分１８の上において複数の第１の端子２２Ａの周囲に配置された絶縁層２１Ａと、最も下に配置された階層部分１１の下において複数の第２の端子２２Ｂの周囲に配置された絶縁層２１Ｂとを含んでいる。第１の端子２２Ａと第２の端子２２Ｂは、積層チップパッケージ１における外部接続端子として機能する。
【００３２】
複数の第１の端子２２Ａのうちのいくつかは、本体２の側面２ｃに対応する位置に配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数の第１の端子２２Ａのうちの他のいくつかは、本体２の側面２ｄに対応する位置に配置された端面を有し、この端面に第２の配線３Ｂが接続されている。
【００３３】
同様に、複数の第２の端子２２Ｂのうちのいくつかは、本体２の側面２ｃに対応する位置に配置された端面を有し、この端面に第１の配線３Ａが接続されている。複数の第２の端子２２Ｂのうちの他のいくつかは、本体２の側面２ｄに対応する位置に配置された端面を有し、この端面に第２の配線３Ｂが接続されている。
【００３４】
図３は、図１および図２に示した積層チップパッケージ１に含まれる一対の階層部分を分解して示す斜視図である。図３には、一対の階層部分として階層部分１１，１２の対を示しているが、階層部分１３，１４、階層部分１５，１６、階層部分１７，１８の各対も、図３に示した階層部分１１，１２の対と同様の構成である。
【００３５】
図３に示したように、階層部分１１，１２は、それぞれ半導体チップ３０を含んでいる。半導体チップ３０は、デバイスが形成された第１の面３０ａと、その反対側の第２の面３０ｂと、互いに反対側を向いた第１の側面３０ｃおよび第２の側面３０ｄ、ならびに互いに反対側を向いた第３の側面３０ｅおよび第４の側面３０ｆを有している。側面３０ｃ，３０ｄ，３０ｅ，３０ｆは、それぞれ、本体２の側面２ｃ，２ｄ，２ｅ，２ｆに向いている。階層部分１１，１２は、それぞれに含まれる半導体チップ３０の第１の面３０ａ同士が対向するように配置されている。本実施の形態に係る積層チップパッケージ１において、複数の階層部分１０は、半導体チップ３０の第１の面３０ａ同士が対向するように配置された対の階層部分１０を２対以上含んでいる。図１および図２に示した例では、複数の階層部分１０は、対の階層部分１０を４対含んでいる。
【００３６】
階層部分１１，１２は、それぞれ、更に、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。絶縁部３１は、配線が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。図３に示した例では、絶縁部３１は、半導体チップ３０の４つの側面の全てを覆い、絶縁部３１は、本体２の４つの側面に配置された４つの端面３１ａを有している。また、この例では、絶縁部３１は、半導体チップ３０の第１の面３０ａも覆っている。
【００３７】
また、図３に示した例では、複数の電極３２は、複数の第１の電極３２Ａと、複数の第２の電極３２Ｂとを含んでいる。複数の第１の電極３２Ａの各々は、本体２の第１の側面２ｃに配置され且つ絶縁部３１によって囲まれた端面３２Ａａを有している。複数の第２の電極３２Ｂの各々は、本体２の第２の側面２ｄに配置され且つ絶縁部３１によって囲まれた端面３２Ｂａを有している。本体２の第１の側面２ｃに配置された第１の配線３Ａは、複数の階層部分１０における複数の第１の電極３２Ａの端面３２Ａａに接続されている。本体２の第２の側面２ｄに配置された第２の配線３Ｂは、複数の階層部分１０における複数の第２の電極３２Ｂの端面３２Ｂａに接続されている。以下、任意の電極に関しては符号３２を付して表し、任意の電極３２の端面に関しては符号３２ａを付して表す。
【００３８】
半導体チップ３０は、フラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ＭＲＡＭ、ＰＲＯＭ、ＦｅＲＡＭ等のメモリを構成するメモリチップであってもよい。この場合には、複数の半導体チップ３０を含む積層チップパッケージ１によって、大容量のメモリを実現することができる。また、本実施の形態に係る積層チップパッケージ１によれば、積層チップパッケージ１に含まれる半導体チップ３０の数を変えることにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢ等の種々の容量のメモリを容易に実現することができる。
【００３９】
また、積層チップパッケージ１は、互いに異なる種類のメモリを構成するメモリチップとしての複数の半導体チップ３０を含んでいてもよい。また、積層チップパッケージ１は、メモリチップとしての半導体チップ３０と、メモリチップを制御するコントローラとしての半導体チップ３０とを含んでいてもよい。
【００４０】
また、半導体チップ３０は、メモリチップに限らず、ＣＰＵ、センサ、センサの駆動回路等の他のデバイスを実現するものであってもよい。本実施の形態に係る積層チップパッケージ１は、特にＳｉＰを実現するのに適している。
【００４１】
半導体チップ３０の歩留まりが高い場合には、積層チップパッケージ１に不良の半導体チップ３０が含まれることによる積層チップパッケージ１のリワーク（作り直し）の可能性が低いため、本体２に含まれる階層部分の数を８や１６のように多くしてもよい。一方、半導体チップ３０の歩留まりが低い場合には、積層チップパッケージ１のリワークを容易にするために、本体２に含まれる階層部分の数は、４のように少ない方が好ましい。
【００４２】
次に、図４を参照して、半導体チップ３０に含まれるデバイスの一例について説明する。ここでは、一例として、半導体チップ３０に含まれるデバイスが、メモリを構成する複数のメモリセルを含む回路である場合について説明する。図４は、複数のメモリセルのうちの１つを示している。このメモリセル４０は、Ｐ型シリコン基板４１の表面の近傍に形成されたソース４２およびドレイン４３を備えている。ソース４２およびドレイン４３は、共にＮ型の領域である。ソース４２とドレイン４３は、これらの間にＰ型シリコン基板４１の一部よりなるチャネルが形成されるように、所定の間隔を開けて配置されている。メモリセル４０は、更に、ソース４２とドレイン４３の間において基板４１の表面上に順に積層された絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を備えている。メモリセル４０は、更に、ソース４２、ドレイン４３、絶縁膜４４、浮遊ゲート４５、絶縁膜４６および制御ゲート４７を覆う絶縁層４８を備えている。この絶縁層４８には、ソース４２、ドレイン４３、制御ゲート４７のそれぞれの上で開口するコンタクトホールが形成されている。メモリセル４０は、それぞれ、ソース４２、ドレイン４３、制御ゲート４７の上方の位置で絶縁層４８上に形成されたソース電極５２、ドレイン電極５３、制御ゲート電極５７を備えている。ソース電極５２、ドレイン電極５３、制御ゲート電極５７は、それぞれ、対応するコンタクトホールを通して、ソース４２、ドレイン４３、制御ゲート４７に接続されている。
【００４３】
次に、本実施の形態に係る積層チップパッケージ１の製造方法について説明する。本実施の形態に係る積層チップパッケージ１の製造方法は、積層された第１ないし第４の基礎構造物を１組以上含む積層基礎構造物を作製する工程と、この積層基礎構造物を用いて、積層チップパッケージ１を複数個作製する工程とを備えている。第１ないし第４の基礎構造物は、それぞれ、各々が複数の階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分を含み、後に隣接する予備階層部分の境界位置で切断されるものである。
【００４４】
以下、図５ないし図２２を参照して、本実施の形態に係る積層チップパッケージ１の製造方法における積層基礎構造物を作製する工程について詳しく説明する。積層基礎構造物を作製する工程では、まず、積層チップパッケージ１の複数の階層部分１０にそれぞれ対応する複数の基礎構造物前ウェハを作製する。
【００４５】
ここで、図５および図６を参照して、１つの基礎構造物前ウェハを作製する工程について説明する。図５は、基礎構造物前ウェハを示す斜視図である。図６は、図５に示した基礎構造物前ウェハの一部を示す断面図である。１つの基礎構造物前ウェハを作製する工程では、互いに反対側を向いた第１の面１００ａおよび第２の面１００ｂを有する１つの半導体ウェハ１００における第１の面１００ａに処理、例えばウェハプロセスを施すことによって、基礎構造物前ウェハ１０１を作製する。基礎構造物前ウェハ１０１は、それぞれデバイスを含み、後に半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含んでいる。基礎構造物前ウェハ１０１は、半導体ウェハ１００の第１の面１００ａに対応する第１の面１０１ａと、半導体ウェハ１００の第２の面１００ｂに対応する第２の面１０１ｂとを有している。基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは一列に配列されていてもよいし、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されていてもよい。以下の説明では、基礎構造物前ウェハ１０１において、複数の半導体チップ予定部３０Ｐは、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されているものとする。
【００４６】
半導体ウェハ１００としては、例えばシリコンウェハが用いられる。ウェハプロセスとは、ウェハを加工して、複数のチップに分割される前の複数のデバイスを作製するプロセスである。基礎構造物前ウェハ１０１において、第１の面１０１ａは、デバイスが形成されているデバイス形成面である。図６に示したように、複数の半導体チップ予定部３０Ｐの各々は、基礎構造物前ウェハ１０１の第１の面１０１ａに配置された複数のパッド状の端子３４を有している。
【００４７】
図５に示したように、基礎構造物前ウェハ１０１には、縦方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように横方向に延びる複数のスクライブライン１０２Ａと、横方向に隣接する２つの半導体チップ予定部３０Ｐの境界を通るように縦方向に延びる複数のスクライブライン１０２Ｂとが形成されている。
【００４８】
複数の基礎構造物前ウェハ１０１は、いずれも、図５および図６を参照して説明した工程によって作製される。
【００４９】
図７は、図６に示した工程に続く工程を示している。この工程では、まず、基礎構造物前ウェハ１０１の第１の面１０１ａの全体を覆うように、フォトレジスト等よりなる保護膜１０３を形成する。次に、基礎構造物前ウェハ１０１に対して、少なくとも１つの半導体チップ予定部３０Ｐに隣接するように延び、且つ基礎構造物前ウェハ１０１の第１の面１０１ａにおいて開口する１以上の溝１０４を形成する。ここでは、図７に示したように、複数の溝１０４を形成するものとする。隣接する２つの半導体チップ予定部３０Ｐの境界の位置では、隣接する２つの半導体チップ予定部３０Ｐの境界を通るように溝１０４が形成される。このようにして、複数の溝１０４が形成された後の基礎構造物前ウェハ１０１よりなる研磨前基礎構造物本体１０５が作製される。研磨前基礎構造物本体１０５は、配列された複数の半導体チップ予定部３０Ｐを含んでいる。また、研磨前基礎構造物本体１０５は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０５ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０５ｂと、第１の面１０５ａにおいて開口する複数の溝１０４とを有している。研磨前基礎構造物本体１０５において、第１の面１０５ａは、デバイスが形成されているデバイス形成面である。
【００５０】
複数の溝１０４は、図５に示したスクライブライン１０２Ａ，１０２Ｂに沿って形成される。また、溝１０４は、その底部が基礎構造物前ウェハ１０１の第２の面１０１ｂに達しないように形成される。溝１０４の幅は、例えば１０〜１５０μｍの範囲内である。溝１０４の深さは、例えば３０〜１５０μｍの範囲内である。溝１０４は、例えば、ダイシングソーによって形成してもよいし、反応性イオンエッチング等のエッチングによって形成してもよい。
【００５１】
図１２は、図７に示した工程で作製される研磨前基礎構造物本体１０５の一部を示している。本実施の形態では、複数の溝１０４は、複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂとを含んでいる。複数の第１の溝１０４Ａと複数の第２の溝１０４Ｂは、互いに直交する方向に延びている。なお、図１２には、１つの第１の溝１０４Ａと１つの第２の溝１０４Ｂのみを示している。第１の溝１０４Ａは、図５に示したスクライブライン１０２Ａに沿って形成され、第２の溝１０４Ｂは、図５に示したスクライブライン１０２Ｂに沿って形成されている。
【００５２】
図８は、図７に示した工程に続く工程を示している。この工程では、まず、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、且つ複数の端子３４を覆うように、絶縁層１０６を形成する。この絶縁層１０６は、後に絶縁部３１の一部となるものである。次に、絶縁層１０６に、複数の端子３４を露出させるための複数の開口部１０６ａを形成する。
【００５３】
絶縁層１０６は、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、絶縁層１０６は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。絶縁層１０６が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって絶縁層１０６に開口部１０６ａを形成することができる。絶縁層１０６が感光性を有しない材料によって形成されている場合には、絶縁層１０６を選択的にエッチングすることによって、絶縁層１０６に開口部１０６ａを形成することができる。
【００５４】
また、絶縁層１０６は、複数の溝１０４を埋める第１層と、この第１層および複数の端子３４を覆う第２層とを含んでいてもよい。この場合には、開口部１０６ａは、第２層に形成される。第１層と第２層は、共に、エポキシ樹脂、ポリイミド樹脂等の樹脂によって形成されてもよい。また、第２層は、感光剤を含んだポリイミド樹脂等の感光性を有する材料によって形成されてもよい。第２層が感光性を有する材料によって形成されている場合には、フォトリソグラフィによって第２層に開口部１０６ａを形成することができる。第２層が感光性を有しない材料によって形成されている場合には、第２層を選択的にエッチングすることによって、第２層に開口部１０６ａを形成することができる。
【００５５】
また、絶縁層１０６は、熱膨張係数の小さな樹脂によって形成することが好ましい。熱膨張係数の小さな樹脂によって絶縁層１０６を形成することにより、後にダイシングソーによって絶縁層１０６を切断する場合に、絶縁層１０６の切断が容易になる。
【００５６】
また、絶縁層１０６は、透明であることが好ましい。絶縁層１０６が透明であることにより、後に絶縁層１０６の上に形成されるアライメントマークを、絶縁層１０６を通して容易に認識することが可能になる。
【００５７】
図９は、図８に示した工程に続く工程を示している。この工程では、一部が絶縁層１０６の上に配置されるように、複数の電極３２を形成する。各電極３２は、開口部１０６ａを通して端子３４に接続される。図１３は、図９に示した工程で作製される研磨前基礎構造物の一部を示している。なお、図９および図１３には、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２同士が連結されている例を示している。しかし、隣接する２つの半導体チップ予定部３０Ｐの各々から延びる電極３２は連結されていなくてもよい。
【００５８】
電極３２は、Ｃｕ等の導電性材料によって形成される。また、電極３２は、例えばフレームめっき法によって形成される。この場合には、まず、絶縁層１０６の上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトリソグラフィによりフォトレジスト層をパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、電極３２の一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって電極３２が形成される。
【００５９】
図１３に示したように、複数の電極３２を形成する工程では、複数の電極３２の形成と同時に、絶縁層１０６の上に複数のアライメントマーク１０７を形成する。アライメントマーク１０７は、溝１０４の上方の位置に配置される。アライメントマーク１０７の材料および形成方法は、電極３２と同様である。
【００６０】
このようにして、図９および図１３に示す研磨前基礎構造物１０９が作製される。研磨前基礎構造物１０９は、配列された複数の半導体チップ予定部３０Ｐを含む研磨前基礎構造物本体１０５と、研磨前基礎構造物本体１０５の複数の溝１０４を埋め、後に絶縁部３１の一部となる絶縁層１０６と、一部が絶縁層１０６の上に配置された複数の電極３２と、絶縁層１０６の上に配置された複数のアライメントマーク１０７とを備えている。また、研磨前基礎構造物１０９は、半導体ウェハ１００の第１の面１００ａおよび基礎構造物前ウェハ１０１の第１の面１０１ａに対応する第１の面１０９ａと、半導体ウェハ１００の第２の面１００ｂおよび基礎構造物前ウェハ１０１の第２の面１０１ｂに対応する第２の面１０９ｂとを有している。研磨前基礎構造物１０９の厚みは、例えば、１．２ｍｍ程度である。
【００６１】
本実施の形態では、第１ないし第４の研磨前基礎構造物１０９を、１組以上作製する。第１ないし第４の研磨前基礎構造物１０９は、いずれも、図６に示した基礎構造物前ウェハ１０１を用いて、図７ないし図９を参照して説明した工程によって作製される。
【００６２】
図１０は、図９に示した工程に続く工程を示している。この工程では、２つの研磨前基礎構造物１０９を、それらの第１の面１０９ａ同士が対向するように、絶縁性の接着剤によって張り合わせて、２つの研磨前基礎構造物１０９を含む研磨前積層体を形成する。接着剤によって形成される絶縁層１１１は、電極３２を覆い、絶縁部３１の一部となる。絶縁層１１１は、透明であることが好ましい。ここで、図１０に示したように、２つの研磨前基礎構造物１０９のうちの下側の研磨前基礎構造物１０９を、第１の研磨前基礎構造物と呼び、符号１０９１で表す。また、２つの研磨前基礎構造物１０９のうちの上側の研磨前基礎構造物１０９を、第２の研磨前基礎構造物と呼び、符号１０９２で表す。また、第１の研磨前基礎構造物１０９１と第２の研磨前基礎構造物１０９２とを張り合わせて形成された研磨前積層体を、第１の研磨前積層体と呼び、符号１１９１Ｐで表す。
【００６３】
図１１は、図１０に示した工程に続く工程を示している。この工程では、第１の研磨前積層体１１９１Ｐにおける第２の研磨前基礎構造物１０９２の第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。これにより、第２の研磨前基礎構造物１０９２が研磨により薄くされて第２の基礎構造物１１０２になり、第１の研磨前基礎構造物１０９１と第２の基礎構造物１１０２とを含む第１の積層体１１９１が形成される。第２の基礎構造物１１０２は、本体２に含まれる階層部分１０のいずれかとなる予定の、配列された複数の予備階層部分１０Ｐを含み、後に隣接する予備階層部分１０Ｐの境界位置で切断されるものである。第２の基礎構造物１１０２の厚みは、例えば３０〜１００μｍである。第２の基礎構造物１１０２は、研磨前基礎構造物１０９２の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。なお、この後で形成される他の基礎構造物の構成および厚みは、第２の基礎構造物１１０２と同様である。以下、任意の基礎構造物については、符号１１０を付して表す。
【００６４】
第１の研磨前積層体１１９１Ｐにおける第２の研磨前基礎構造物１０９２の第２の面１０９ｂを研磨する工程は、例えば、図１１に示したように、第１の研磨前基礎構造物１０９１の第２の面１０９ｂに板状の治具１１２を張り付けた状態で行われる。これにより、その後の工程において、積層体１１９１の取り扱いが容易になると共に積層体１１９１が損傷を受けることを防止することができる。
【００６５】
図１４は、図１１に示した工程で形成される第２の基礎構造物１１０２の一部を示している。前述のように、複数の溝１０４が露出するまで、第２の研磨前基礎構造物１０９２の第２の面１０９ｂを研磨することにより、複数の半導体チップ予定部３０Ｐは、互いに分離されて、それぞれ半導体チップ３０となる。半導体チップ３０の第１の面３０ａは半導体ウェハ１００の第１の面１００ａに対応し、半導体チップ３０の第２の面３０ｂは半導体ウェハ１００の第２の面１００ｂに対応する。半導体チップ３０の複数の端子３４は、第１の面３０ａに配置されている。
【００６６】
積層基礎構造物を作製する工程では、第１の積層体１１９１と同様の構成の第２の積層体１１９２を形成する。第２の積層体１１９２は、第１の積層体１１９１と同様に、図１０および図１１に示した工程によって、以下のようにして形成される。まず、２つの研磨前基礎構造物１０９を、それらの第１の面１０９ａ同士が対向するように張り合わせて、２つの研磨前基礎構造物１０９を含む研磨前積層体を形成する。ここで、図１０に示したように、２つの研磨前基礎構造物１０９のうちの下側の研磨前基礎構造物１０９を、第４の研磨前基礎構造物と呼び、符号１０９４で表す。また、２つの研磨前基礎構造物１０９のうちの上側の研磨前基礎構造物１０９を、第３の研磨前基礎構造物と呼び、符号１０９３で表す。また、第３の研磨前基礎構造物１０９３と第４の研磨前基礎構造物１０９４とを張り合わせて形成された研磨前積層体を、第２の研磨前積層体と呼び、符号１１９２Ｐで表す。
【００６７】
次に、第２の研磨前積層体１１９２Ｐにおける第３の研磨前基礎構造物１０９３の第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。これにより、第３の研磨前基礎構造物１０９３が研磨により薄くされて第３の基礎構造物１１０３になり、第３の基礎構造物１１０３と第４の研磨前基礎構造物１０９４とを含む第２の積層体１１９２が形成される。第３の基礎構造物１１０３は、研磨前基礎構造物１０９３の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。
【００６８】
図１５は、図１１に示した工程に続く工程、すなわち、第１の積層体１１９１と第２の積層体１１９２を形成した後の工程を示す。この工程では、第２の基礎構造物１１０２と第３の基礎構造物１１０３とが対向するように、第１の積層体１１９１と第２の積層体１１９２を接着剤によって張り合わせて、第３の研磨前積層体１２０１Ｐを形成する。図１５において、符号１１６は、接着剤によって形成された接着層を示している。
【００６９】
図１６は、図１５に示した工程に続く工程を示している。この工程では、第３の研磨前積層体１２０１Ｐにおける第４の研磨前基礎構造物１０９４の第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。これにより、第４の研磨前基礎構造物１０９４が研磨により薄くされて第４の基礎構造物１１０４になり、第３の研磨前積層体１２０１Ｐが第３の積層体１２０１になる。図示しないが、第４の研磨前基礎構造物１０９４の第２の面１０９ｂを研磨する工程は、例えば、第１の研磨前基礎構造物１０９１の第２の面１０９ｂに板状の治具を張り付けた状態で行われる。第４の基礎構造物１１０４は、研磨前基礎構造物１０９４の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。第３の積層体１２０１は、積層された第１の研磨前基礎構造物１０９１、第２の基礎構造物１１０２、第３の基礎構造物１１０３および第４の基礎構造物１１０４を含んでいる。
【００７０】
積層基礎構造物を作製する工程では、図１７に示したように、図１６に示した第３の積層体１２０１と同様の構成の、もう１つの第３の積層体１２０２を形成する。この第３の積層体１２０２は、第３の積層体１２０１と同様に、図５ないし図１６を参照して説明した一連の工程を経て形成される。第３の積層体１２０２は、積層された第１の研磨前基礎構造物１０９８、第２の基礎構造物１１０７、第３の基礎構造物１１０６および第４の基礎構造物１１０５を含んでいる。
【００７１】
図１７は、図１６に示した工程に続く工程、すなわち２つの第３の積層体１２０１，１２０２を形成した後の工程を示している。この工程では、２つの第３の積層体１２０１，１２０２を、第４の基礎構造物同士１１０４，１１０５が対向するように、接着剤によって張り合わせて、第４の研磨前積層体１２１Ｐを形成する。図１７において、符号１１６は、接着剤によって形成された接着層を示している。第４の研磨前積層体１２１Ｐは、積層された第１の研磨前基礎構造物、第２の基礎構造物、第３の基礎構造物および第４の基礎構造物を２組含んでいる。
【００７２】
図１８は、図１７に示した工程に続く工程を示す。この工程では、図１７に示した第４の研磨前積層体１２１Ｐに含まれる第３の積層体１２０２における第１の研磨前基礎構造物１０９８の第２の面１０９ｂを研磨する。この研磨は、複数の溝１０４が露出するまで行う。これにより、第１の研磨前基礎構造物１０９８が研磨により薄くされて第１の基礎構造物１１０８になり、第４の研磨前積層体１２１Ｐが第４の積層体１２１になる。図示しないが、積層体１２０２における第１の研磨前基礎構造物１０９８の第２の面１０９ｂを研磨する工程は、例えば、積層体１２０１における第１の研磨前基礎構造物１０９１の第２の面１０９ｂに板状の治具を張り付けた状態で行われる。第１の基礎構造物１１０８は、研磨前基礎構造物１０９８の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。
【００７３】
図１９は、図１８に示した工程に続く工程を示す。この工程では、図１８に示した第４の積層体１２１における基礎構造物１１０８の第２の面１１０ｂ上に、例えばめっき法によって、複数の本体２に対応する複数の端子２２Ａを一括して形成する。なお、図１９には、隣接する２つの本体２となる部分の境界において、２つの本体２に対応する複数の端子２２Ａ同士が連結されている例を示している。しかし、２つの本体２に対応する複数の端子２２Ａ同士が連結されていなくてもよい。また、基礎構造物１１０８の第２の面１１０ｂ上において、隣接する２つの本体２となる部分の境界の位置にアライメントマークを形成してもよい。このアライメントマークは、複数の端子２２Ａと同じ材料を用いて、複数の端子２２Ａと同時に形成してもよい。
【００７４】
図２０は、図１９に示した工程に続く工程を示す。この工程では、図１９に示した第４の積層体１２１に含まれる第３の積層体１２０１における第１の研磨前基礎構造物１０９１の第２の面１０９ｂを研磨する。この研磨は、例えば、図２０に示したように、複数の端子２２Ａが形成された基礎構造物１１０８の第２の面１１０ｂに板状の治具１１２を張り付けた状態で行われる。また、この研磨は、複数の溝１０４が露出するまで行う。これにより、第１の研磨前基礎構造物１０９１が研磨により薄くされて第１の基礎構造物１１０１になる。第１の基礎構造物１１０１は、研磨前基礎構造物１０９１の第１の面１０９ａに対応する第１の面１１０ａと、その反対側の第２の面１１０ｂとを有している。第２の面１１０ｂは、研磨された面である。
【００７５】
図２１は、図２０に示した工程に続く工程を示す。この工程では、まず、図２０に示した基礎構造物１１０１の第２の面１１０ｂ上に、例えばめっき法によって、複数の本体２に対応する複数の端子２２Ｂを一括して形成する。なお、図２１には、隣接する２つの本体２となる部分の境界において、２つの本体２に対応する複数の端子２２Ｂ同士が連結されている例を示している。しかし、２つの本体２に対応する複数の端子２２Ｂ同士が連結されていなくてもよい。また、基礎構造物１１０１の第２の面１１０ｂ上において、隣接する２つの本体２となる部分の境界の位置にアライメントマークを形成してもよい。このアライメントマークは、複数の端子２２Ｂと同じ材料を用いて、複数の端子２２Ｂと同時に形成してもよい。次に、基礎構造物１１０８の第２の面１１０ｂ上において、複数の端子２２Ａの周囲に絶縁層２１Ａを形成し、基礎構造物１１０１の第２の面１１０ｂ上において、複数の端子２２Ｂの周囲に絶縁層２１Ｂを形成する。
【００７６】
このようにして、図２１および図２２に示した積層基礎構造物１２２が完成する。積層基礎構造物１２２は、積層された第１ないし第４の基礎構造物を１組以上含んでいる。図２１および図２２に示した例の積層基礎構造物１２２は、積層された第１ないし第４の基礎構造物を２組含んでいる。１つの組は、積層された第１の基礎構造物１１０１、第２の基礎構造物１１０２、第３の基礎構造物１１０３および第４の基礎構造物１１０４よりなる。もう１つの組は、積層された第１の基礎構造物１１０８、第２の基礎構造物１１０７、第３の基礎構造物１１０６および第４の基礎構造物１１０５よりなる。
【００７７】
また、積層基礎構造物１２２は、それぞれ後に互いに分離されることによって本体２となる、配列された複数の分離前本体２Ｐを含んでいる。図２１および図２２に示した例では、１つの分離前本体２Ｐは、８つの予備階層部分１０Ｐを含んでいる。
【００７８】
また、積層基礎構造物１２２において、第１の基礎構造物１１０１と第２の基礎構造物１１０２は、第１の面１１０ａ同士が対向するように接合されている。同様に、第３の基礎構造物１１０３と第４の基礎構造物１１０４の組、第１の基礎構造物１１０８と第２の基礎構造物１１０７の組、ならびに第３の基礎構造物１１０６と第４の基礎構造物１１０５の組も、第１の面１１０ａ同士が対向するように接合されている。
【００７９】
ここで、図２３および図２４を参照して、第１の面１１０ａ同士が対向するように接合された２つの基礎構造物１１０１，１１０２における複数の端子３４および複数の電極３２の配置の一例について説明する。なお、以下の説明は、基礎構造物１１０３，１１０４の組、基礎構造物１１０８，１１０７の組、ならびに基礎構造物１１０６，１１０５の組についても当てはまる。
【００８０】
図２３は、第１の基礎構造物１１０１の第１の面１１０ａ側から見たときの、第１の基礎構造物１１０１の複数の端子３４および複数の電極３２を示している。図２４は、第２の基礎構造物１１０２の第２の面１１０ｂ側から見たときの第２の基礎構造物１１０２の複数の端子３４および複数の電極３２を示している。後に、図２３および図２４に示したスクライブライン１０２Ａに沿って基礎構造物１１０１，１１０２が切断されることにより、本体２の１つの側面に配置される複数の電極３２の端面が形成される。
【００８１】
ここで、図２３に示した第１の基礎構造物１１０１に含まれる半導体チップ３０を第１の半導体チップ３０と呼び、図２４に示した第２の基礎構造物１１０２に含まれる半導体チップ３０を第２の半導体チップ３０と呼ぶ。
【００８２】
図２３に示したように、第１の半導体チップ３０は、所定の順序で配列された複数の第１の端子３４を有している。ここで、図２３に示したように、複数の第１の端子３４のうち、半導体チップ３０の第１の面３０ａの１つの辺に沿って配列された９つの端子に着目する。図２３では、この９つの端子を、記号Ａ〜Ｉを付して示している。第１の半導体チップ３０において、端子Ａ〜Ｉは、図２３における左側から右側へ向かう方向にＡ〜Ｉの順に１列に配列されている。
【００８３】
図２４に示した第２の半導体チップ３０は、図２３に示した第１の半導体チップ３０の第１の端子３４に対応して所定の順序で配列された複数の第２の端子３４を有している。特に、第２の半導体チップ３０は、第１の半導体チップ３０の端子Ａ〜Ｉに対応し、これと同様に配列された端子Ａ〜Ｉを有している。半導体チップ３０の第１の面３０ａから見た場合には、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序と第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は同じである。しかし、第１の半導体チップ３０と第２の半導体チップ３０が、第１の面３０ａ同士が対向するように配置された状態では、図２３および図２４に示したように、同一方向例えば第２の半導体チップ３０の第２の面３０ｂ側から見たときに、第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序とは逆になる。
【００８４】
ここで、後に図２３および図２４に示したスクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面についても、半導体チップ３０の端子Ａ〜Ｉに対応するものを記号Ａ〜Ｉで表す。図２３に示したように、第１の基礎構造物１１０１では、同一方向から見たときに、スクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面Ａ〜Ｉは、対応する複数の端子Ａ〜Ｉの配列と同じ順序で配列されている。言い換えると、第１の基礎構造物１１０１における複数の電極３２は、複数の電極３２の端面Ａ〜Ｉの配列が、対応する複数の端子Ａ〜Ｉの配列と同じ順序になるようなパターンで形成されている。
【００８５】
これに対し、図２４に示したように、第２の基礎構造物１１０２では、同一方向から見たときに、スクライブライン１０２Ａの位置に形成されることになる複数の電極３２の端面Ａ〜Ｉは、対応する複数の端子Ａ〜Ｉの配列とは逆の順序で配列されている。言い換えると、第２の基礎構造物１１０２における複数の電極３２は、複数の電極３２の端面Ａ〜Ｉの配列が、対応する複数の端子Ａ〜Ｉの配列とは逆の順序になるようなパターンで形成されている。
【００８６】
図２３および図２４に示した第１および第２の基礎構造物１１０１，１１０２を含む積層基礎構造物１２２を用いて作製された積層チップパッケージ１では、同一方向から見たときに、第２の半導体チップ３０の端子Ａ〜Ｉの配列の順序は、第１の半導体チップ３０の端子Ａ〜Ｉの配列の順序とは逆であり、本体２の１つの側面に配置され、第１の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、対応する端子Ａ〜Ｉの配列と同じ順序で配列され、本体２の１つの側面に配置され、第２の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、対応する端子Ａ〜Ｉの配列とは逆の順序で配列される。その結果、本体２の１つの側面において、第１の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面と、第２の半導体チップ３０の端子Ａ〜Ｉに接続された複数の電極３２の端面は、同じ順序で配列される。
【００８７】
ここで、積層チップパッケージ１に含まれる一対の階層部分において、同様に配列された複数の端子３４を有する第１および第２の半導体チップ３０を、第１の面３０ａ同士が対向するように配置し、第１および第２の半導体チップ３０における対応する端子３４同士を接続する場合について考える。この場合、図２３および図２４に示した第１および第２の基礎構造物１１０１，１１０２における複数の端子３４および複数の電極３２の配置の例によれば、本体２の１つの側面において、第１の半導体チップ３０の複数の端子３４に接続された複数の電極３２の端面と、第２の半導体チップ３０の複数の端子３４に接続された複数の電極３２の端面とが同じ順序で配列される。これにより、第１および第２の半導体チップ３０における対応する端子３４同士を配線３によって容易に接続することが可能になる。
【００８８】
なお、ここまで、図２３および図２４に示した半導体チップ３０の第１の面３０ａの１つの辺に沿って配列された複数の端子３４とそれに接続された複数の電極３２について説明してきたが、この説明は、上記の辺とは反対側の辺に沿って配列された複数の端子３４とそれに接続された複数の電極３２についても当てはまる。
【００８９】
以下、積層基礎構造物１２２を用いて、積層チップパッケージ１を複数個作製する工程について説明する。この工程では、まず、図２５に示したように、ダイシングソーによって、図１４における第１の溝１０４Ａに沿って、積層基礎構造物１２２を切断して、複数のブロック１３０を形成する。図２６はブロック１３０の一例を示し、図２７はブロック１３０の他の例を示している。図２６および図２７に示したように、ブロック１３０は、積層チップパッケージ１の複数の階層部分１０の積層方向と直交する一方向に配列され、それぞれ後に互いに分離されることによって本体２となる複数の分離前本体２Ｐを含んでいる。図２６に示したブロック１３０は、基礎構造物１１０８の第２の面１１０ｂ上および基礎構造物１１０１の第２の面１１０ｂ上において、隣接する２つの分離前本体２Ｐの境界の位置にアライメントマーク１２３が設けられた積層基礎構造物１２２を切断して得られたものである。図２７に示したブロック１３０は、アライメントマーク１２３が設けられていない積層基礎構造物１２２を切断して得られたものである。なお、図２６および図２７には、ブロック１３０が５つの分離前本体２Ｐを含む例を示したが、ブロック１３０に含まれる分離前本体２Ｐの数は複数であればよい。
【００９０】
積層基礎構造物１２２の切断は、積層基礎構造物１２２を板状の治具または一般的にウェハのダイシングの際に使用されるウェハシートに張り付けた状態で行ってもよい。図２５は、積層基礎構造物１２２を板状の治具１２５に張り付けた状態で、積層基礎構造物１２２の切断を行った例を示している。また、図２５では、治具１２５は切断されていないが、積層基礎構造物１２２と共に治具１２５も切断してもよい。
【００９１】
図２６および図２７に示したように、ブロック１３０は、上面と、下面と、４つの側面を有している。ブロック１３０の下面には、治具１２６を張り付けてもよい。この治具１２６は、積層基礎構造物１２２を切断する際に積層基礎構造物１２２に張り付けた治具１２５が切断されて形成されたものであってもよい。
【００９２】
積層基礎構造物１２２を切断する工程では、図１４における第１の溝１０４Ａが延びる方向に沿って切断面が形成されるように絶縁層１０６が切断される。図２８は、積層基礎構造物１２２を切断することによって形成されたブロック１３０の一部を示している。図２８に示したように、絶縁層１０６は、切断されることにより、絶縁部３１の一部である絶縁層３１Ａとなる。また、絶縁層１０６の切断面、すなわち絶縁層３１Ａの切断面３１Ａａによって、絶縁部３１の端面３１ａの一部が形成される。
【００９３】
積層基礎構造物１２２を切断する工程では、絶縁層１０６が切断される際に、電極３２を覆う絶縁層１１１も切断される。絶縁層１１１は、切断されることにより、絶縁部３１の他の一部である絶縁層３１Ｂとなる。また、絶縁層１１１の切断面、すなわち絶縁層３１Ｂの切断面３１Ｂａによって、絶縁部３１の端面３１ａの他の一部が形成される。
【００９４】
また、積層基礎構造物１２２を切断する工程では、絶縁層１０６が切断されることによって、絶縁部３１の端面３１ａから複数の電極３２の端面３２ａが露出する。端面３２ａは、絶縁部３１によって囲まれている。
【００９５】
積層基礎構造物１２２を切断することにより、ブロック１３０の４つの側面のうち、複数の分離前本体２Ｐが並ぶ方向に平行な２つの側面に、それぞれ、複数の電極３２の端面３２ａが現れる。より詳しく説明すると、ブロック１３０の１つの側面には、ブロック１３０に含まれる全ての予備階層部分１０Ｐにおける複数の電極３２Ａの端面３２Ａａが現れ、この側面とは反対側のブロック１３０の側面には、ブロック１３０に含まれる全ての予備階層部分１０Ｐにおける複数の電極３２Ｂの端面３２Ｂａが現れる。
【００９６】
複数の積層チップパッケージ１を作製する工程では、積層基礎構造物１２２を切断した後、複数の電極３２の端面３２ａが現れるブロック１３０の２つの側面を研磨する。次に、ブロック１３０における各分離前本体２Ｐに対してそれぞれ配線３Ａと配線３Ｂを形成する。配線３Ａまたは配線３Ｂを形成する工程では、複数のブロック１３０を、複数の予備階層部分１０Ｐの積層方向に並べた後、この複数のブロック１３０における各分離前本体２Ｐに対して一括して配線３Ａまたは配線３Ｂを形成してもよい。これにより、短時間で、多数の分離前本体２Ｐに対して配線３Ａと配線３Ｂを形成することが可能になる。
【００９７】
図２９は、複数のブロック１３０を並べる方法の一例を示している。この例では、チップの位置の認識および制御が可能なチップボンディング装置を利用して、テーブル１４２上において、それぞれ治具１２６が張り付けられた複数のブロック１３０を、位置合わせを行いながら複数の予備階層部分１０Ｐの積層方向に並べている。図２９において、符号１４１は、チップを保持するためのヘッドを示している。この例では、治具１２６が張り付けられた状態のブロック１３０をヘッド１４１によって保持し、ブロック１３０の位置の認識および制御を行いながら、ブロック１３０をテーブル１４２上の所望の位置に配置している。図３０は、それぞれ治具１２６が張り付けられた複数のブロック１３０が、複数の予備階層部分１０Ｐの積層方向に並べられた状態を表している。なお、並べられた複数のブロック１３０を、容易に分離可能に接着して固定してもよい。
【００９８】
複数のブロック１３０を並べる際には、チップボンディング装置が備えている画像認識装置によって、ブロック１３０の外縁の位置や、ブロック１３０の側面に現れている電極３２の端面３２ａの位置を認識することにより、ブロック１３０の位置の認識および制御を行うことが可能になる。
【００９９】
また、それぞれ治具１２６が張り付けられていない複数のブロック１３０を、位置合わせを行いながら、複数の予備階層部分１０Ｐの積層方向に並べてもよい。図３１は、このようにして並べられた複数のブロック１３０を表している。この場合も、並べられた複数のブロック１３０を、容易に分離可能に接着して固定してもよい。
【０１００】
それぞれ治具１２６が張り付けられていない複数のブロック１３０を並べる場合において、絶縁部３１となる部分が透明で、アライメントマーク１０７，１２３の少なくとも一方を観察可能な場合には、チップボンディング装置が備えている画像認識装置によって、アライメントマーク１０７，１２３の少なくとも一方を認識することにより、ブロック１３０の位置の認識および制御を行ってもよい。この場合には、画像認識装置によって、図２９において符号１４３で示す矢印方向からアライメントマークを観察する。
【０１０１】
次に、図３２を参照して、配線３Ａと配線３Ｂを形成する工程について説明する。この工程では、まず、ブロック１３０に含まれる複数の分離前本体２Ｐに対して一括して配線３Ａを形成し、次に、ブロック１３０に含まれる複数の分離前本体２Ｐに対して一括して配線３Ｂを形成する。配線３Ａと配線３Ｂは、例えばフレームめっき法によって形成される。この場合には、まず、配線３Ａを形成すべきブロック１３０の側面上に、めっき用のシード層を形成する。次に、シード層の上に、溝部を有するフレームを形成する。このフレームは、例えば、フォトレジストフィルムをフォトリソグラフィによりパターニングすることによって形成される。次に、めっき法によって、フレームの溝部内であってシード層の上に、配線３Ａの一部となるめっき層を形成する。次に、フレームを除去し、更に、シード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。これにより、めっき層およびその下に残ったシード層によって配線３Ａが形成される。次に、配線３Ｂを形成すべきブロック１３０の側面上に、配線３Ａの形成方法と同様の方法によって配線３Ｂを形成する。図３２は、配線３Ａと配線３Ｂが形成された後のブロック１３０の一部を示している。
【０１０２】
次に、図３３を参照して、ブロック１３０を切断する工程について説明する。この工程では、ブロック１３０に含まれる複数の分離前本体２Ｐが互いに分離されてそれぞれ本体２となることによって複数の積層チップパッケージ１が形成されるように、ブロック１３０を切断する。このようにして、図３３に示したように、積層チップパッケージ１が複数個同時に製造される。図３４は、１つの積層チップパッケージ１の断面図である。
【０１０３】
本実施の形態に係る積層チップパッケージ１は、そのままの状態で、１つの電子部品として使用することが可能である。例えば、積層チップパッケージ１は、複数の第１の端子２２Ａまたは複数の第２の端子２２Ｂが配線基板上の導体層に接続されるように、フリップチップ法によって配線基板に実装することができる。
【０１０４】
また、例えば、積層チップパッケージ１を使用する装置に、積層チップパッケージ１を収容する凹部が設けられている場合には、凹部内に積層チップパッケージ１を挿入し、複数の第１の端子２２Ａまたは複数の第２の端子２２Ｂを装置内の回路に接続することができる。
【０１０５】
また、積層チップパッケージ１の複数の第１の端子２２Ａまたは複数の第２の端子２２Ｂと、積層チップパッケージ１を使用する装置における複数の端子とを、複数のボンディングワイヤによって接続してもよい。
【０１０６】
図３５は、複数の積層チップパッケージ１を使用する例を示している。この例では、複数の積層チップパッケージ１を積層し、上下に隣接する２つの積層チップパッケージ１を電気的に接続して、電子部品２０１を構成している。図３５には、２つの積層チップパッケージ１を積層して構成された電子部品２０１を示しているが、３つ以上の積層チップパッケージ１を積層して電子部品２０１を構成してもよい。この電子部品２０１では、上下に隣接する２つの積層チップパッケージ１において、下側の積層チップパッケージ１の複数の第１の端子２２Ａと上側の積層チップパッケージ１の複数の第２の端子２２Ｂとが電気的に接続されている。上下に隣接する２つの積層チップパッケージ１は、例えば、絶縁性の接着剤によって接合されている。
【０１０７】
図３５に示した例によれば、電子部品２０１を構成する複数の積層チップパッケージ１に、不良の半導体チップ３０を含む積層チップパッケージ１が含まれていた場合、その不良の半導体チップ３０を含む積層チップパッケージ１を新しい積層チップパッケージ１に交換することにより、良品の電子部品２０１をリワークすることができる。この電子部品２０１のリワークは、電子部品２０１に含まれる階層部分１０の数と同じ数の階層部分１０を含む積層チップパッケージ１のリワークに比べて容易である。従って、この例では、複数の階層部分１０を含む電子部品２０１のリワークが容易になるという利点がある。
【０１０８】
以上説明したように、本実施の形態によれば、積層された複数のチップ３０を含み、高集積化の可能な積層チップパッケージ１を実現することができる。本実施の形態に係る積層チップパッケージ１は、上面、下面および４つの側面を有する本体２と、この本体２の少なくとも１つの側面に配置された配線３とを備えている。本体２は、積層された複数の階層部分１０を含んでいる。複数の階層部分１０の各々は、デバイスが形成された第１の面とその反対側の第２の面と４つの側面を有する半導体チップ３０と、半導体チップ３０の４つの側面のうちの少なくとも１つの側面を覆う絶縁部３１と、半導体チップ３０に接続された複数の電極３２とを含んでいる。複数の階層部分１０は、半導体チップ３０の第１の面３０ａ同士が対向するように配置された対の階層部分１０を２対以上含んでいる。絶縁部３１は、配線３が配置された本体２の少なくとも１つの側面に配置された少なくとも１つの端面３１ａを有している。複数の電極３２の各々は、配線３が配置された本体２の少なくとも１つの側面に配置され且つ絶縁部３１によって囲まれた端面３２ａを有している。配線３は、複数の階層部分１０における複数の電極３２の端面３２ａに接続されている。
【０１０９】
本実施の形態では、積層された複数の半導体チップ３０は、本体２の少なくとも１つの側面に配置された配線３によって電気的に接続される。そのため、本実施の形態では、ワイヤボンディング方式における問題点、すなわちワイヤ同士の接触を避けるために電極の間隔を小さくすることが難しいという問題点や、ワイヤの高い抵抗値が回路の高速動作の妨げになるという問題点は生じない。
【０１１０】
また、本実施の形態では、貫通電極方式に比べて以下の利点がある。まず、本実施の形態では、チップに貫通電極を形成する必要がないので、チップに貫通電極を形成するための多くの工程は不要である。
【０１１１】
また、本実施の形態では、複数の半導体チップ３０間の電気的接続を、本体２の少なくとも１つの側面に配置された配線３によって行う。そのため、本実施の形態によれば、複数のチップ間の電気的接続を貫通電極によって行う場合に比べて、チップ間の電気的接続の信頼性を向上させることができる。
【０１１２】
また、本実施の形態では、配線３の線幅や厚みを容易に変更することができる。そのため、本実施の形態によれば、将来における配線３の微細化の要望にも容易に対応することができる。
【０１１３】
また、貫通電極方式では、上下のチップの貫通電極同士を、例えば、高温下で半田によって接続する必要がある。これに対し、本実施の形態では、配線３は例えばめっき法によって形成することができるため、より低温下で、配線３を形成することが可能である。また、本実施の形態では、複数の階層部分１０の接合も低温下で行うことができる。そのため、チップ３０が熱によって損傷を受けることを防止することができる。
【０１１４】
また、貫通電極方式では、上下のチップの貫通電極同士を接続するため、上下のチップを正確に位置合わせする必要がある。これに対し、本実施の形態では、複数の半導体チップ３０間の電気的接続を、上下に隣接する２つの階層部分１０の界面では行わず、本体２の少なくとも１つの側面に配置された配線３によって行うため、複数の階層部分１０の位置合わせの精度は、貫通電極方式における複数のチップ間の位置合わせの精度に比べて緩やかでよい。
【０１１５】
また、貫通電極方式では、上下のチップの貫通電極同士が例えば半田によって接続されているため、積層された複数のチップに１つ以上の不良チップが含まれていた場合に、その不良チップを良品のチップと交換することが難しい。これに対し、本実施の形態では、積層チップパッケージ１に１つ以上の不良の半導体チップ３０が含まれていた場合に、その不良チップを良品のチップと容易に交換することが可能である。すなわち、不良チップを良品のチップと交換する場合には、まず、例えば研磨によって配線３を除去する。次に、少なくとも不良の半導体チップ３０を含む階層部分１０と他の階層部分１０とが分離するように、本体２を分解して、不良の半導体チップ３０を取り出す。本実施の形態では、上下に隣接する２つの階層部分１０は接着剤によって接合されているので、これらの分離は容易である。次に、不良の半導体チップ３０の代りに良品の半導体チップ３０を用いて、本体２を再構築する。次に、再構築された本体２において配線３を形成すべき側面を研磨した後、この側面に配線３を形成する。
【０１１６】
本実施の形態に係る積層チップパッケージ１の製造方法は、積層された第１ないし第４の基礎構造物１１０を１組以上含む積層基礎構造物１２２を作製する工程と、この積層基礎構造物１２２を用いて、積層チップパッケージ１を複数個作製する工程とを備えている。
【０１１７】
積層基礎構造物１２２を作製する工程では、まず、図６ないし図９に示したように、それぞれ、第１の面１００ａおよび第２の面１００ｂを有する１つの半導体ウェハ１００における第１の面１００ａに処理を施すことによって、第１ないし第４の研磨前基礎構造物１０９を１組以上作製する。研磨前基礎構造物１０９は、各々が半導体チップ３０となる予定の、配列された複数の半導体チップ予定部３０Ｐを含み、且つ半導体ウェハ１００の第１の面１００ａおよび第２の面１００ｂに対応する第１の面１０９ａおよび第２の面１０９ｂを有している。
【０１１８】
次に、図１０に示したように、第１の面１０９ａ同士が対向するように第１および第２の研磨前基礎構造物１０９１，１０９２を張り合わせて、第１の研磨前積層体１１９１Ｐを形成する。次に、図１１に示したように、第１の研磨前積層体１１９１Ｐにおける第２の研磨前基礎構造物１０９２の第２の面１０９ｂを研磨する。これにより、第２の研磨前基礎構造物１０９２が研磨により薄くされることによって第２の基礎構造物１１０２になり、第１の研磨前基礎構造物１０９１と第２の基礎構造物１１０２とを含む第１の積層体１１９１が形成される。
【０１１９】
同様に、第１の面１０９ａ同士が対向するように第３および第４の研磨前基礎構造物１０９３，１０９４を張り合わせて、第２の研磨前積層体１１９２Ｐを形成する。次に、第２の研磨前積層体１１９２Ｐにおける第３の研磨前基礎構造物１０９３の第２の面１０９ｂを研磨する。これにより、第３の研磨前基礎構造物１０９３が研磨により薄くされることによって第３の基礎構造物１１０３になり、第３の基礎構造物１１０３と第４の研磨前基礎構造物１０９４とを含む第２の積層体１１９２が形成される。
【０１２０】
次に、図１５に示したように、第２の基礎構造物１１０２と第３の基礎構造物１１０３とが対向するように、第１の積層体１１９１と第２の積層体１１９２を張り合わせて、第３の研磨前積層体１２０１Ｐを形成する。次に、図１６に示したように、第３の研磨前積層体１２０１Ｐにおける第４の研磨前基礎構造物１０９４の第２の面１０９ｂを研磨する。これにより、第４の研磨前基礎構造物１０９４が研磨により薄くされることによって第４の基礎構造物１１０４になり、第３の研磨前積層体１２０１Ｐが第３の積層体１２０１になる。
【０１２１】
積層された第１ないし第４の基礎構造物１１０を１組だけ含む積層基礎構造物１２２を作製する場合には、次に、第３の積層体１２０１における第１の研磨前基礎構造物１０９１の第２の面１０９ｂを研磨する。これにより、第１の研磨前基礎構造物１０９１が研磨により薄くされることによって第１の基礎構造物１１０１になる。
【０１２２】
図２１に示したように、積層された第１ないし第４の基礎構造物１１０を２組だけ含む積層基礎構造物１２２を作製する場合には、第３の積層体１２０１を形成した後、第３の積層体１２０１における第１の研磨前基礎構造物１０９１の第２の面１０９ｂを研磨する前に、以下の工程を行う。まず、図１７に示したように、同様の構成の２つの第３の積層体１２０１，１２０２を、第４の基礎構造物同士１１０４，１１０５が対向するように張り合わせて、第４の研磨前積層体１２１Ｐを形成する。次に、図１８に示したように、第３の積層体１２０２における第１の研磨前基礎構造物１０９８の第２の面１０９ｂを研磨する。これにより、第１の研磨前基礎構造物１０９８が研磨により薄くされて第１の基礎構造物１１０８になり、第４の研磨前積層体１２１Ｐが第４の積層体１２１になる。その後、図２０に示したように、第３の積層体１２０１における第１の研磨前基礎構造物１０９１の第２の面１０９ｂを研磨する。これにより、第１の研磨前基礎構造物１０９１が研磨により薄くされて第１の基礎構造物１１０１になる。このように、２つの第３の積層体１２０１，１２０２を張り合わせた場合には、第３の積層体における第１の研磨前基礎構造物の第２の面を研磨する工程は、張り合わされた２つの第３の積層体１２０１，１２０２の各々について行われ、これにより、積層された第１ないし第４の基礎構造物１１０を２組だけ含む積層基礎構造物１２２が作製される。
【０１２３】
なお、本実施の形態では、第１ないし第４の基礎構造物１１０を４組含む積層基礎構造物を作製することも可能である。この場合には、まず、図１８に示した第４の積層体１２１を２つ形成し、２つの第４の積層体１２１を、第１の基礎構造物１１０８同士が対向するように張り合わせて、第５の研磨前積層体を形成する。次に、この第５の研磨前積層体の最上層と最下層の研磨前基礎構造物のそれぞれの第２の面１０９ｂを研磨する。これにより、最上層と最下層の研磨前基礎構造物１０９がそれぞれ研磨により薄くされて基礎構造物１１０となり、第１ないし第４の基礎構造物１１０を４組含む積層基礎構造物が形成される。同様にして、本実施の形態では、第１ないし第４の基礎構造物１１０を８組以上含む積層基礎構造物を作製することも可能である。
【０１２４】
次に、本実施の形態に係る積層チップパッケージ１の製造方法の効果について説明する。１つの研磨前基礎構造物１０９に対して研磨を行って、孤立した基礎構造物１１０を形成すると、基礎構造物１１０が例えば３０〜１００μｍのように薄くなるために、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。特に、研磨前基礎構造物１０９を板状の治具に張り付けた状態で研磨前基礎構造物１０９の研磨を行って基礎構造物１１０を形成する場合には、薄い基礎構造物１１０を治具から剥がす際に、基礎構造物１１０が損傷を受け易い。また、複数の薄い基礎構造物１１０を接着して積層基礎構造物を作製しようとすると、基礎構造物１１０に応力が作用して、基礎構造物１１０が損傷を受け易い。また、基礎構造物１１０において半導体チップ３０と絶縁層１０６の熱膨張係数が異なることから、基礎構造物１１０が薄くなると、基礎構造物１１０が丸まってしまい、この点からも、基礎構造物１１０の取り扱いが難しくなると共に、基礎構造物１１０が損傷を受け易くなる。
【０１２５】
本実施の形態では、図９に示したように研磨前基礎構造物１０９を形成した後、図２１に示した積層基礎構造物１２２を形成するまでの一連の工程において、取り扱われる構造体（第１ないし第３の研磨前積層体、第１ないし第３の積層体等）は、必ず、１つまたは２つの研磨前基礎構造物１０９を含んでいる。研磨前基礎構造物１０９の厚みは、例えば１．２ｍｍ程度である。そのため、本実施の形態では、上記の一連の工程において取り扱われる構造体は、１つの基礎構造物１１０の厚みに比べて十分に厚い。そのため、本実施の形態によれば、上記の一連の工程において、構造体の取り扱いが容易になると共に、基礎構造物１１０が損傷を受けることを防止することができる。
【０１２６】
また、本実施の形態における積層基礎構造物１２２は、第１の面１１０ａ同士が対向するように張り合わされた対の基礎構造物１１０を２対以上含んでいる。単独の状態の基礎構造物１１０に、基礎構造物１１０を丸めるように作用する応力が存在する場合、本実施の形態によれば、張り合わされた対の基礎構造物１１０の応力を相殺することができる。そのため、本実施の形態によれば、基礎構造物１１０の平坦性を維持することができる。
【０１２７】
また、本実施の形態において、積層チップパッケージ１を複数個作製する工程は、積層基礎構造物１２２を切断して、複数の分離前本体２Ｐを含むブロック１３０を形成する工程と、ブロック１３０に含まれる複数の分離前本体２Ｐに対して一括して配線３を形成する工程と、複数個の積層チップパッケージ１が形成されるように、それぞれ配線３が形成された複数の分離前本体２Ｐを互いに分離する工程とを含んでいる。これにより、本実施の形態によれば、本体２の側面に配線３が形成された積層チップパッケージ１を効率よく製造することが可能になる。
【０１２８】
また、本実施の形態において、積層基礎構造物１２２を作製する工程は、複数の本体２に対応する複数の端子２２Ａ，２２Ｂを一括して形成する工程を含んでいる。そして、積層チップパッケージ１を複数個作製する工程は、複数個の積層チップパッケージ１が形成されるように、複数の端子２２Ａ，２２Ｂが形成された後で複数の分離前本体２Ｐを互いに分離する工程を含んでいる。これにより、本実施の形態によれば、端子２２Ａ，２２Ｂを有する積層チップパッケージ１を効率よく製造することが可能になる。
【０１２９】
以上のことから、本実施の形態によれば、積層チップパッケージ１を低コストで短時間に大量生産することが可能になる。
【０１３０】
また、本実施の形態に係る積層チップパッケージの製造方法によれば、積層基礎構造物１２２を構成する複数の基礎構造物１１０を、それらが損傷を受けることを防止しながら、容易に薄くすることができる。そのため、本実施の形態によれば、小型で集積度の高い積層チップパッケージ１を、高い歩留まりで製造することが可能になる。
【０１３１】
なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、複数のブロック１３０を並べて、この複数のブロック１３０における各分離前本体２Ｐに対して同時に配線３を形成したが、複数のブロック１３０を並べずに、１つのブロック１３０における各分離前本体２Ｐに対して配線３を形成してもよい。
【０１３２】
また、配線３が形成された後のブロック１３０を切断して本体２を形成した後、ブロック１３０を切断することによって本体２に形成された面に、更に他の配線を形成してもよい。
【符号の説明】
【０１３３】
１…積層チップパッケージ、２…本体、３…配線、１０…階層部分、１０９，１０９１，１０９２，１０９３，１０９４…研磨前基礎構造物、１１０１，１１０２，１１０３，１０４…基礎構造物、１１９１Ｐ…第１の研磨前積層体、１１９２Ｐ…第２の研磨前積層体、１１９１…第１の積層体、１１９２…第２の積層体、１２０１Ｐ…第３の研磨前積層体、１２０１…第３の積層体、１２１Ｐ…第４の研磨前積層体、１２１…第４の積層体、１２２…積層基礎構造物。
【図１】
2011166111.tif 000003
【図２】
2011166111.tif 000004
【図３】
2011166111.tif 000005
【図４】
2011166111.tif 000006
【図５】
2011166111.tif 000007
【図６】
2011166111.tif 000008
【図７】
2011166111.tif 000009
【図８】
2011166111.tif 000010
【図９】
2011166111.tif 000011
【図１０】
2011166111.tif 000012
【図１１】
2011166111.tif 000013
【図１２】
2011166111.tif 000014
【図１３】
2011166111.tif 000015
【図１４】
2011166111.tif 000016
【図１５】
2011166111.tif 000017
【図１６】
2011166111.tif 000018
【図１７】
2011166111.tif 000019
【図１８】
2011166111.tif 000020
【図１９】
2011166111.tif 000021
【図２０】
2011166111.tif 000022
【図２１】
2011166111.tif 000023
【図２２】
2011166111.tif 000024
【図２３】
2011166111.tif 000025
【図２４】
2011166111.tif 000026
【図２５】
2011166111.tif 000027
【図２６】
2011166111.tif 000028
【図２７】
2011166111.tif 000029
【図２８】
2011166111.tif 000030
【図２９】
2011166111.tif 000031
【図３０】
2011166111.tif 000032
【図３１】
2011166111.tif 000033
【図３２】
2011166111.tif 000034
【図３３】
2011166111.tif 000035
【図３４】
2011166111.tif 000036
【図３５】
2011166111.tif 000037