(57)【要約】【課題】１水平ラインごとの走査と２本の水平ラインの同時走査の両方に対応し、２本の水平ラインを同時に走査する際に、隣接する水平ラインのゲートオン特性を同一にして、かつ書き込み時間を十分に確保することにより、書き込み差異による横スジ状の表示ムラの発生を抑える表示装置を提供する。【解決手段】マトリクス状に配設された画素を備えるアレイ基板を備え、アレイ基板上に、画素のゲートラインを走査するゲート制御回路が画素の各ゲートラインに対応して設けられ、ゲート制御回路は、各ゲートラインへ信号を出力する第１の出力端子と、後段のゲート制御回路に供給する信号を出力する第２の出力端子と、を備え、ゲート制御回路の第１の出力端子から出力される信号によって画面上部から２本ずつゲートラインを同時に走査する場合に、隣接する２つのゲート制御回路の第１の出力端子からの出力が同一のゲートオン期間を有する、表示装置が提供される。【選択図】図１
2011118052.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配設された画素を備えるアレイ基板を備え、
前記アレイ基板上に、前記画素のゲートラインを走査するゲート制御回路が前記画素の各ゲートラインに対応して設けられ、
前記ゲート制御回路は、各ゲートラインへ信号を出力する第１の出力端子と、後段のゲート制御回路に供給する信号を出力する第２の出力端子と、を備え、
前記ゲート制御回路の前記第１の出力端子から出力される信号によって画面上部から隣接する２本のゲートラインを同時に走査する場合に、隣接する２つの前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有する、表示装置。
【請求項２】
前記ゲート制御回路は、セット信号の立ち上がりで、入力信号レベルを前記第１の出力端子と前記第２の出力端子からの出力に転送し、リセット信号の立ち上がりで前記第１の出力端子からの出力をローレベルにするシフトレジスタを備える、請求項１に記載の表示装置。
【請求項３】
前記ゲート制御回路の接続周期は、各ゲートラインの選択時間に相当するライン数×同時選択ライン数以上である、請求項１または２に記載の表示装置。
【請求項４】
前記ゲート制御回路の接続周期は偶数である、請求項１または２に記載の表示装置。
【請求項５】
前記ゲート制御回路の接続周期は６段ごとであり、隣接する２本のゲートラインを同時に走査する場合の各ゲートラインのオン期間は３ラインである、請求項４に記載の表示装置。
【請求項６】
前記ゲート制御回路の前記第１の出力端子から出力される信号によって画面上部から１本ずつゲートラインを同時に走査する場合と、隣接する２本のゲートラインを同時に走査する場合とで、前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有する、請求項１または２に記載の表示装置。
【請求項７】
画面上部から１本ずつゲートラインを同時に走査する場合と、２本ずつゲートラインを同時に走査する場合とで前記第２の出力端子からの信号の供給先を切り替える第１のセレクタ回路を備え、
前記第１のセレクタ回路の切り替えにより、画面上部から１本ずつゲートラインを同時に走査する場合と、隣接する２本のゲートラインを同時に走査する場合とで、前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有する、請求項６に記載の表示装置。
【請求項８】
画面上部から１本ずつゲートラインを同時に走査する場合と、隣接する２本のゲートラインを同時に走査する場合とで各ゲート制御回路に供給する信号の供給先を切り替える第２のセレクタ回路を備え、
前記第１のセレクタ回路及び前記第２のセレクタ回路の切り替えにより、画面上部から１本ずつゲートラインを同時に走査する場合と、隣接する２本のゲートラインを同時に走査する場合とで、前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有する、請求項６に記載の表示装置。
【請求項９】
前記セット信号と前記リセット信号の論理積を演算して出力するＡＮＤ回路と、
画面上部から１本ずつゲートラインを同時に走査する場合には前記リセット信号の論理積を各ゲート制御回路に供給し、隣接する２本のゲートラインを同時に走査する場合には前記セット信号の論理積を各ゲート制御回路に供給するように各ゲート制御回路への信号の供給先を切り替える第３のセレクタ回路と、
を含む論理回路を備える、請求項１または２に記載の表示装置。
【請求項１０】
マトリクス状に配設された画素を備えるアレイ基板を備え、
前記アレイ基板上に、前記画素のゲートラインを走査するゲート制御回路が前記画素の各ゲートラインに対応して設けられ、
前記ゲート制御回路は、各ゲートラインへ信号を出力する第１の出力端子と、後段のゲート制御回路に供給する信号を出力する第２の出力端子と、を備える表示装置において、
前記ゲート制御回路の前記第１の出力端子から画面上部から隣接する２本のゲートラインを同時に走査する場合に、隣接する２つの前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有する信号を出力する信号出力ステップを備える、表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び駆動方法に関する。
【背景技術】
【０００２】
液晶表示装置においては、ゲートドライバの機能がアレイ基板上のアモルファスシリコン（α−Ｓｉ）回路として配設されることがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、従来においては、１つの水平ラインに対するゲート制御回路のシフトレジスタは２つ飛びに接続されており、ある水平ラインの前段または次段の水平ラインは、同時にオンできないという問題があった。通常の１水平ラインごとの画像走査においては、同時に複数のラインのゲートをオンにすることはできるが、画素データの書き込み確定のゲートは１ラインごとオンすることになっていた。
【０００４】
液晶表示装置に立体的な三次元映像を表示させる際に、右目用の画像と左目用の画像とを所定の回数（例えば２回）連続して液晶パネルに書き込む手法がある。そして、駆動周波数が１２０Ｈｚの液晶パネルに、右眼用の画像と左目用の画像とを２回ずつ連続して書き込むために、液晶パネルの奇数ラインと偶数ラインに同じデータを書き込むことで、右眼用の画像と左目用の画像との連続書き込みを実現する手法がある。
【０００５】
このようなゲート制御回路のシフトレジスタが隣接のゲートラインに接続されていない場合には、隣接するゲートラインを２本同時にオンすることが出来るが、この場合においては、同時にオンする２本のゲートラインにおけるゲートオン特性を同一にすることが難しいという問題があった。この２本のゲートラインでのゲートオン特性の差異は、ゲートオン時間幅となって現れており、その結果、隣接する水平ライン間で画素書き込み時間が十分でなく、書き込み特性が飽和していないところで書き込みの差異があるため横スジ状の表示ムラが発生していた。また根本的に通常の駆動と異なるため、性能保証上十分なゲート走査方法ではなかった。
【０００６】
そこで、本発明は、上記問題に鑑みてなされたものであり、本発明の目的とするところは、１水平ラインごとの走査と２本の水平ラインの同時走査の両方に対応し、２本の水平ラインを同時に走査する際に、隣接する水平ラインのゲートオン特性を同一にして、かつ書き込み時間を十分に確保することにより、書き込み差異による横スジ状の表示ムラの発生を抑えることが可能な、新規かつ改良された表示装置及び駆動方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明のある観点によれば、マトリクス状に配設された画素を備えるアレイ基板を備え、前記アレイ基板上に、前記画素のゲートラインを走査するゲート制御回路が前記画素の各ゲートラインに対応して設けられ、前記ゲート制御回路は、各ゲートラインへ信号を出力する第１の出力端子と、後段のゲート制御回路に供給する信号を出力する第２の出力端子と、を備え、前記ゲート制御回路の前記第１の出力端子から出力される信号によって画面上部から隣接する２本のゲートラインを同時に走査する場合に、隣接する２つの前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有する、表示装置が提供される。
【０００８】
前記ゲート制御回路は、セット信号の立ち上がりで、入力信号レベルを前記第１の出力端子と前記第２の出力端子からの出力に転送し、リセット信号の立ち上がりで前記第１の出力端子からの出力をローレベルにするシフトレジスタを備えていてもよい。
【０００９】
前記ゲート制御回路の接続周期は、各ゲートラインの選択時間に相当するライン数×同時選択ライン数以上であってもよい。
【００１０】
前記ゲート制御回路の接続周期は偶数であってもよい。そして、前記ゲート制御回路の接続周期は６段ごとであり、隣接する２本のゲートラインを同時に走査する場合の各ゲートラインのオン期間は３ラインであってもよい。
【００１１】
前記ゲート制御回路の前記第１の出力端子から出力される信号によって画面上部から１本ずつゲートラインを同時に走査する場合と、隣接する２本のゲートラインを同時に走査する場合とで、前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有していてもよい。
【００１２】
画面上部から１本ずつゲートラインを同時に走査する場合と、２本ずつゲートラインを同時に走査する場合とで前記第２の出力端子からの信号の供給先を切り替える第１のセレクタ回路を備え、前記第１のセレクタ回路の切り替えにより、画面上部から１本ずつゲートラインを同時に走査する場合と、隣接する２本のゲートラインを同時に走査する場合とで、前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有していてもよい。
【００１３】
画面上部から１本ずつゲートラインを同時に走査する場合と、隣接する２本のゲートラインを同時に走査する場合とで各ゲート制御回路に供給する信号の供給先を切り替える第２のセレクタ回路を備え、前記第１のセレクタ回路及び前記第２のセレクタ回路の切り替えにより、画面上部から１本ずつゲートラインを同時に走査する場合と、隣接する２本のゲートラインを同時に走査する場合とで、前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有していてもよい。
【００１４】
前記セット信号と前記リセット信号の論理積を演算して出力するＡＮＤ回路と、画面上部から１本ずつゲートラインを同時に走査する場合には前記リセット信号の論理積を各ゲート制御回路に供給し、隣接する２本のゲートラインを同時に走査する場合には前記セット信号の論理積を各ゲート制御回路に供給するように各ゲート制御回路への信号の供給先を切り替える第３のセレクタ回路と、を含む論理回路を備えていてもよい。
【００１５】
また、上記課題を解決するために、本発明の別の観点によれば、マトリクス状に配設された画素を備えるアレイ基板を備え、前記アレイ基板上に、前記画素のゲートラインを走査するゲート制御回路が前記画素の各ゲートラインに対応して設けられ、前記ゲート制御回路は、各ゲートラインへ信号を出力する第１の出力端子と、後段のゲート制御回路に供給する信号を出力する第２の出力端子と、を備える表示装置において、前記ゲート制御回路の前記第１の出力端子から画面上部から隣接する２本のゲートラインを同時に走査する場合に、隣接する２つの前記ゲート制御回路の前記第１の出力端子からの出力が同一のゲートオン期間を有する信号を出力する信号出力ステップを備える、表示装置の駆動方法が提供される。
【発明の効果】
【００１６】
以上説明したように本発明によれば、１水平ラインごとの走査と２本の水平ラインの同時走査の両方に対応し、２本の水平ラインを同時に走査する際に、隣接する水平ラインのゲートオン特性を同一にして、画素アレイに対する書き込み不足による表示ムラを抑え、また書き込みの時間の差異を無くすだけでなく、十分なゲートオン時間を確保することが可能な、新規かつ改良された表示装置及び駆動方法を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の一実施形態にかかる液晶表示装置１００の構成について示す説明図である。
【図２】本発明の一実施形態にかかるＡＳＧ１５２の第１の構成例について示す説明図である。
【図３】ゲート制御回路の動作の様子を示したものである。
【図４】画面上部から１ラインずつ走査する場合の動作タイミングを示す説明図である。
【図５】画面上部から２ラインずつ走査する場合の動作タイミングを示した説明図である。
【図６】本発明の一実施形態にかかるＡＳＧ１５２の第２の構成例について示す説明図である。
【図７】画面上部から１ラインずつ走査する場合の動作タイミングを示す説明図である。
【図８】画面上部から２ラインずつ走査する場合の動作タイミングを示した説明図である。
【図９】本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例について示す説明図である。
【図１０】画面上部から１ラインずつ走査する場合の動作タイミングを示す説明図である。
【図１１】画面上部から２ラインずつ走査する場合の動作タイミングを示した説明図である。
【図１２】本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例について示す説明図である。
【図１３】画面上部から１ラインずつ走査する場合の動作タイミングを示す説明図である。
【図１４】画面上部から２ラインずつ走査する場合の動作タイミングを示した説明図である。
【図１５】本発明の一実施形態にかかるＡＳＧ１５２の第５の構成例について示す説明図である。
【図１６】画面上部から１ラインずつ走査する場合の動作タイミングを示す説明図である。
【図１７】画面上部から２ラインずつ走査する場合の動作タイミングを示した説明図である。
【発明を実施するための形態】
【００１８】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００１９】
なお、説明は以下の順序で行うものとする。
＜１．本発明の一実施形態＞
［１−１．液晶表示装置の構成］
［１−２．ＡＳＧの第１の構成例］
［１−３．ＡＳＧの第２の構成例］
［１−４．ＡＳＧの第３の構成例］
［１−５．ＡＳＧの第４の構成例］
［１−６．ＡＳＧの第５の構成例］
＜２．まとめ＞
【００２０】
＜１．本発明の一実施形態＞
［１−１．液晶表示装置の構成］
まず、本発明の一実施形態にかかる液晶表示装置の構成について説明する。図１は、本発明の一実施形態にかかる液晶表示装置１００の構成について示す説明図である。以下、図１を用いて本発明の一実施形態にかかる液晶表示装置１００の構成について説明する。
【００２１】
図１に示したように、本発明の一実施形態にかかる液晶表示装置１００は、コントローラ１１０と、ＲＯＭ１３０と、フレームバッファ１４０と、液晶パネル１５０と、基準電圧源１６０と、を含んで構成される。
【００２２】
コントローラ１１０は、映像信号を用いて液晶パネル１５０の駆動を制御する信号を生成するものである。図１に示したように、コントローラ１１０は、信号受信部１１１と、色補正部１１２と、オーバードライブ部１１３と、メモリコントローラ１１４と、タイミング生成部１１５と、を含んで構成される。
【００２３】
信号受信部１１１は、コントローラ１１０に供給される映像信号（ＲＧＢデータ）や、液晶パネル１５０の駆動を制御する表示制御信号を受信するものである。信号受信部１１１が受信した映像信号や表示制御信号は色補正部１１２に供給される。色補正部１１２は、信号受信部１１１から供給された映像信号に対して色ガンマ特性に対する補正処理を実行するものである。色補正部１１２での色ガンマ補正処理は、ＲＯＭ１３０に記録された色ガンマ特性補正情報に基づいて行われる。色補正部１１２で色ガンマ補正が施された映像信号はオーバードライブ部１１３に供給される。
【００２４】
オーバードライブ部１１３は、画像信号に対するオーバードライブ処理を実行するものであり、具体的には、フレームバッファ１４０を介してフレーム遅延した画像と、色補正部１１２からの遅延のない画像との組み合わせに従って信号変換を実行するものである。オーバードライブ部１１３での信号変換処理が施された映像信号はタイミング生成部１１５に供給される。メモリコントローラ１１４は、コントローラ１１０に接続されているフレームバッファ１４０に対する映像信号の読み書きを制御するものである。
【００２５】
タイミング生成部１１５は、オーバードライブ部１１３での信号変換処理が施された映像信号の供給を受け、供給を受けた映像信号を変換し、液晶パネル１５０に信号を供給するものである。タイミング生成部１１５は、タイミングジェネレータ１１６と、データフォーマッタ１１７と、トランスミッタ１１８と、を含んで構成される。
【００２６】
タイミングジェネレータ１１６は、後述するＡＳＧ（Ａｍｏｒｐｈｏｕｓ  Ｓｉｌｉｃｏｎ  Ｇａｔｅ−ＩＣ）１５２に対して液晶パネル１５０の水平ラインを走査するためのＡＳＧ制御信号を、後述するソースドライバ１５４に対して液晶パネル１５０にマトリクス上に配置された各画素に書き込みを行う電位の極性とレベル変換の制御をするソースドライバ制御信号を供給するものである。
【００２７】
データフォーマッタ１１７は、後述するソースドライバ１５４の伝送方式に従ってＲＧＢデータの配列を変換するものである。データフォーマッタ１１７で配列が変換されたＲＧＢデータトランスミッタ１１８に伝送される。トランスミッタ１１８は、データフォーマッタ１１７からのＲＧＢデータの供給を受けると、後述するソースドライバ１５４の伝送方式に従ったＲＧＢデータの信号の転送を実行するものである。
【００２８】
ＲＯＭ１３０は、色補正部１１２での色ガンマ補正処理や、オーバードライブ部１１３でのオーバードライブ処理に用いられる各種パラメータが格納されているものである。フレームバッファ１４０は、画像情報を映像フレーム単位で一時的に格納しておくものである。フレームバッファ１４０としては、例えばＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）を用いても良い。フレームバッファ１４０に格納された画像情報はメモリコントローラ１１４によってフレームバッファ１４０に対する読み書きが制御される。
【００２９】
液晶パネル１５０は、液晶によって画像の表示をコントロールするものである。液晶パネル１５０は、ＡＳＧ１５２と、ソースドライバ１５４と、を含んで構成される。ＡＳＧ１５２は、液晶表示装置のアレイ基板に走査回路が内蔵されて形成されるＩＣの一例であって、液晶パネル１５０に形成される回路であり、タイミングジェネレータ１１６から供給される信号に基づいて、液晶パネル１５０の画素アレイ内に構成されている各画素に設けられているＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、図示せず）を水平ライン単位でオンさせるものである。ソースドライバ１５４は、ＡＳＧ１５２で選択された水平ラインの画素に、表示データに相当する電位を供給するものである。ソースドライバ１５４が供給する電位は、基準電圧源１６０から供給されるものである。
【００３０】
以上、本発明の一実施形態にかかる液晶表示装置１００について説明した。本発明の一実施形態にかかる液晶表示装置１００は、ＡＳＧ１５２の構成を工夫することで、１水平ラインごとの走査と２本の水平ラインの同時走査の両方に対応し、２本の水平ラインを同時に走査する際に、隣接する水平ラインのゲートオン特性を同一にすることを特徴とするものである。
【００３１】
次に、本発明の一実施形態にかかるＡＳＧ１５２の構成について例を挙げて説明する。図２は、本発明の一実施形態にかかるＡＳＧ１５２の第１の構成例について示す説明図である。以下、図２を用いて、本発明の一実施形態にかかるＡＳＧ１５２の第１の構成例について説明する。
【００３２】
［１−２．ＡＳＧの第１の構成例］
図２に示したように、本発明の一実施形態にかかるＡＳＧ１５２は、複数のゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿ｍ［ｎ］を含んで構成される。以下、各ゲート制御回路を単にＧａｔｅ＿Ｃｎｔｌ＿Ｍｄｌとも表記する。図２には、７つのゲート制御回路（ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄ１［１］からゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［３］）を示している。各ゲート制御回路は、１本のゲートラインを駆動する１段のシフトレジスタと、出力バッファとにより構成される回路である。各ゲート制御回路は、ｍの値が同じゲート制御回路と２つ飛びの周期でカスケード接続されている。すなわち、Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の出力はＧａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］にカスケード接続されており、Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］の出力はＧａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［３］にカスケード接続されている。
【００３３】
各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌには、タイミングジェネレータ１１６で生成された３種類の信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴが供給される。各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌは、この信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴの状態に応じて、ＧＯＵＴ、ＳＦＴの２種類の信号を出力する。各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌから出力されるＧＯＵＴは各ゲートラインに供給され、各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌから出力されるＳＦＴは後段のゲート制御回路のＧＩＮとして供給される。図３は、各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌの動作の様子を示したものである。図３（ａ）には、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌの入出力関係を示しており、図３（ｂ）には、入力信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴの状態と、出力信号ＧＯＵＴ、ＳＦＴの状態とを時系列で示している。
【００３４】
ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌは、ＳＥＴがＨｉｇｈ状態のとき、ＧＩＮのレベルの取り込みを行う。ＧＩＮのレベルは、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌから出力するＧＯＵＴ及びＳＦＴのレベルに反映される。そして、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌは、ＲＥＳＥＴがＨｉｇｈ状態になったとき、ＧＯＵＴがＬｏｗレベルになる。このとき、ＳＦＴはＲＥＳＥＴの影響を受けない。
【００３５】
図４及び図５は、図２に示したＡＳＧ１５２において、それぞれ走査条件を変えたときの動作タイミングを示す説明図である。図４は、画面上部から１ラインずつ走査する場合の動作タイミングを示した説明図であり、図５は、画面上部から２ラインずつ走査する場合の動作タイミングを示した説明図である。これらの信号は上述のタイミングジェネレータ１１６で生成され、ＡＳＧ１５２に供給される。
【００３６】
まず、画面上部から１ラインずつ走査する場合の動作タイミングを、図４を用いて説明する。ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］のＧＩＮ入力はＳＴＶに接続されており、ＳＥＴ［１］入力はＣＫＶ１に接続されており、ＲＥＳＥＴ［１］入力はＣＫＶＢ１に接続されている。
【００３７】
この場合において、ＣＫＶ１の立ち上がりのタイミングで、タイミングジェネレータ１１６から供給されるＳＴＶのレベルがＧＯＵＴ［１］及びＳＦＴ［１］に取り込まれ、ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となる。３Ｈ（水平走査期間）後にＣＫＶ１は立ち下がり、ＣＫＶＢ１が立ち上がる。このタイミングにおいて、ＧＯＵＴ［１］のレベルがＬｏｗ状態となり、ゲートがオフになる。このとき、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］は、ＣＫＶＢ１がＳＥＴ［４］入力に、ＳＦＴ［１］がＧＩＮ［４］入力にそれぞれ接続されているので、ＧＯＵＴ［４］、ＳＦＴ［４］がオンする。次にＣＫＶ１が立ち上がるタイミングでは、ＳＴＶのレベルはＬｏｗ状態となっているので、ＳＦＴ［１］のレベルがＬｏｗ状態になる。
【００３８】
ＣＫＶ１より遅れて立ち上がるＣＫＶ２、ＣＫＶ３がタイミングジェネレータ１１６から供給されるゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［１］についても同様な動作が順次行われていく。この図４に示したような動作が、画面上部のゲートラインに接続されているゲート制御回路に対して順次行われることで、１つの水平ラインのゲートオン動作が３水平ライン分の幅を持って順次行われていく。
【００３９】
次に、画面上部から２ラインずつ走査する場合の動作タイミングを、図５を用いて説明する。ＣＫＶ１の立ち上がりのタイミングで、タイミングジェネレータ１１６から供給されるＳＴＶのレベルがＧＯＵＴ［１］及びＳＦＴ［１］に取り込まれ、ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となる。ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となってから１Ｈ後、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の次のラインのゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］は、ＣＫＶ２の立ち上がりのタイミングでＳＴＶのレベルがＧＯＵＴ［２］に取り込まれ、ＧＯＵＴ［２］及びＳＦＴ［２］のレベルがＨｉｇｈ状態となる。
【００４０】
ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となってから２Ｈ後、ＣＫＶＢ１の立ち上がりのタイミングで、ＧＯＵＴ［１］のレベルがＬｏｗ状態となり、このラインのゲートがオフになり、また、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］は、ＣＫＶＢ２の立ち上がりのタイミングで、ＧＯＵＴ［２］のレベルがＬｏｗ状態となり、このラインのゲートがオフになる。この２Ｈ後のＧＯＵＴ［１］、ＧＯＵＴ［２］のＬｏｗ状態への遷移により、この２つのゲートラインは、画像データの書き込みを完了する。このように、２水平ライン毎にゲートがオフになる時間を同一にすることで、２つの水平ライン単位での画像データの書き込みが完了し、２ライン同時走査を行うことができる。
【００４１】
なお、図５に示したように、ＧＯＵＴ［１］、ＧＯＵＴ［２］はそれぞれＳＥＴ入力が異なるため、ゲートオンしている期間が奇数行では２Ｈ、偶数行では１Ｈと異なる。偶数行ではゲートオン期間が１Ｈと短く、偶数行のゲートラインでは画像データの書き込みが満足になされない可能性がある。次の例では、２ライン同時走査の際にゲートオン期間が奇数行と偶数行とで一致するようにした場合を説明する。
【００４２】
［１−３．ＡＳＧの第２の構成例］
図６は、本発明の一実施形態にかかるＡＳＧ１５２の第２の構成例について示す説明図である。以下、図６を用いて、本発明の一実施形態にかかるＡＳＧ１５２の第２の構成例について説明する。
【００４３】
図２と同様に、この例では、ＡＳＧ１５２は複数のゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿ｍ［ｎ］を含んで構成される。図６には、７つのゲート制御回路（ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄ１［１］からゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］）を示している。各ゲート制御回路は、１本のゲートラインを駆動する１段のシフトレジスタと、出力バッファとにより構成される回路である。各ゲート制御回路は、ｍの値が同じゲート制御回路と５つ飛びの周期でカスケード接続されている。すなわち、Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の出力は、６ライン分後段のＧａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］にカスケード接続されている。
【００４４】
図６に示した各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌには、図２の各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌと同様に、タイミングジェネレータ１１６で生成された３種類の信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴが供給される。各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌは、この信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴの状態に応じて、ＧＯＵＴ、ＳＦＴの２種類の信号を出力する。ＧＯＵＴは各ゲートラインに供給され、ＳＦＴは後段のゲート制御回路のＧＩＮとして供給される。入力信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴの状態と、出力信号ＧＯＵＴ、ＳＦＴの状態は、図３に示したものと同一である。
【００４５】
図７及び図８は、図６に示したＡＳＧ１５２において、それぞれ走査条件を変えたときの動作タイミングを示す説明図である。図７は、画面上部から１ラインずつ走査する場合の動作タイミングを示した説明図であり、図８は、画面上部から２ラインずつ走査する場合の動作タイミングを示した説明図である。これらの信号は上述のタイミングジェネレータ１１６で生成され、ＡＳＧ１５２に供給される。
【００４６】
まず、画面上部から１ラインずつ走査する場合の動作タイミングを、図７を用いて説明する。ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］のＧＩＮ入力はＳＴＶに接続されており、ＳＥＴ［１］入力はＣＫＶ１に接続されており、ＲＥＳＥＴ［１］入力はＣＫＶＢ１に接続されている。なお、なお、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌに供給されるＣＫＶＢ１〜ＣＫＶＢ６は、それぞれＣＫＶ１〜ＣＫＶ６の逆相の信号であり、図７では表示を省略する。
【００４７】
この場合において、ＣＫＶ１の立ち上がりのタイミングで、ＳＴＶのレベルがＧＯＵＴ［１］及びＳＦＴ［１］に取り込まれ、ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となる。６Ｈ（水平走査期間）後にＣＫＶ１は立ち下がり、ＣＫＶＢ１が立ち上がる。このタイミングにおいて、ＧＯＵＴ［１］のレベルがＬｏｗ状態となり、ゲートがオフになる。このとき、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］は、ＣＫＶＢ１がＳＥＴ［７］入力に、ＳＦＴ［１］がＧＩＮ［７］入力にそれぞれ接続されているので、ＧＯＵＴ［７］、ＳＦＴ［７］がオンする。次にＣＫＶ１が立ち上がるタイミングでＳＴＶのレベルはＬｏｗ状態となっているので、ＳＦＴ［１］のレベルがＬｏｗ状態になる。
【００４８】
ＣＫＶ１より遅れて立ち上がるＣＫＶ２、ＣＫＶ３がタイミングジェネレータ１１６から供給されるゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［１］、・・・についても同様な動作が順次行われていく。この図７に示したような動作が、画面上部のゲートラインに接続されているゲート制御回路から順次行われることで、１つの水平ラインのゲートオン動作が６水平ライン分の幅を持って順次行われていく。
【００４９】
次に、画面上部から２ラインずつ走査する場合の動作タイミングを、図８を用いて説明する。ＣＫＶ１の立ち上がりのタイミングで、ＳＴＶのレベルがＧＯＵＴ［１］及びＳＦＴ［１］に取り込まれ、ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となる。ＣＫＶ１と同時に立ち上がるＣＫＶ２の立ち上がりのタイミングで、ＳＴＶのレベルがＧＯＵＴ［２］及びＳＦＴ［２］に取り込まれ、ＧＯＵＴ［２］及びＳＦＴ［２］のレベルがＨｉｇｈ状態となる。
【００５０】
ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となってから３Ｈ後、ＣＫＶＢ１の立ち上がりのタイミングで、ＧＯＵＴ［１］のレベルがＬｏｗ状態となり、このラインのゲートがオフになり、また、Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］は、ＣＫＶＢ２の立ち上がりのタイミングで、ＧＯＵＴ［２］のレベルがＬｏｗ状態となり、このラインのゲートがオフになる。この３Ｈ後のＧＯＵＴ［１］、ＧＯＵＴ［２］のＬｏｗ状態への遷移により、この２つのゲートラインは、画像データの書き込みを完了する。このように、２水平ライン毎にゲートがオフになる時間を同一にすることで、２つの水平ライン単位での画像データの書き込みが完了し、２ライン同時走査を行うことができる。
【００５１】
そして、図８に示したように、本発明の一実施形態にかかるＡＳＧ１５２の第２の構成例では、２ライン同時走査の際には、ゲートオン期間が奇数行と偶数行とで一致している。この本発明の一実施形態にかかるＡＳＧ１５２の第２の構成例では、３Ｈのゲートオン期間を有しているので、偶数行のゲートラインでも画像データの書き込みが充分可能となる。
【００５２】
なお、このＡＳＧ１５２の第２の構成例では、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とでは、ゲートオン期間が異なっている。図７及び図８に示したように、画面上部から１ラインずつ走査する場合のゲートオン期間は６Ｈであり、画面上部から２ラインずつ走査する場合のゲートオン期間は３Ｈである。次の例では、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とで同一のゲートオン期間を実現する場合について説明する。
【００５３】
［１−４．ＡＳＧの第３の構成例］
図９は、本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例について示す説明図である。以下、図９を用いて、本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例について説明する。
【００５４】
図２、図６と同様に、この例では、ＡＳＧ１５２は複数のゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿ｍ［ｎ］を含んで構成される。図９には、７つのゲート制御回路（ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄ１［１］からゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］）を示している。各ゲート制御回路は、１本のゲートラインを駆動する１段のシフトレジスタと、出力バッファとにより構成される回路である。各ゲート制御回路は、ｍの値が同じゲート制御回路と５つ飛びの周期でカスケード接続されている。すなわち、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の出力は、６ライン分後段のゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］にカスケード接続されている。
【００５５】
図９に示した各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌには、図２の各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌと同様に、タイミングジェネレータ１１６で生成された３種類の信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴが供給される。各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌは、この信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴの状態に応じて、ＧＯＵＴ、ＳＦＴの２種類の信号を出力する。ＧＯＵＴは各ゲートラインに供給され、ＳＦＴは後段のゲート制御回路のＧＩＮとして供給される。入力信号ＧＩＮ、ＳＥＴ、ＲＥＳＥＴの状態と、出力信号ＧＯＵＴ、ＳＦＴの状態は、図３に示したものと同一である。
【００５６】
そして、図６と異なり、図９に示した本構成例では、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿４［１］以降の入力ＧＩＮの直前に、セレクタＳＥＬ１、ＳＥＬ２、・・・が設けられている。このセレクタＳＥＬ１、ＳＥＬ２、・・・は、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とでゲートオン期間を一致させるために設けたものである。セレクタＳＥＬ１、ＳＥＬ２、・・・は、タイミングジェネレータ１１６で生成された信号ＭＯＤＥの状態によって切り替えが行われる。セレクタＳＥＬ１、ＳＥＬ２、・・・の切り替え動作によって、各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌは、他のゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌと５つ飛びの周期でカスケード接続されるか、または２つ飛びの周期でカスケード接続されるかが切り替えられる。
【００５７】
図１０及び図１１は、図９に示したＡＳＧ１５２において、それぞれ走査条件を変えたときの動作タイミングを示す説明図である。図１０は、画面上部から１ラインずつ走査する場合の動作タイミングを示したものであり、図１１は、画面上部から２ラインずつ走査する場合の動作タイミングを示したものである。これらの信号は上述のタイミングジェネレータ１１６で生成され、ＡＳＧ１５２に供給される。
【００５８】
まず、画面上部から１ラインずつ走査する場合の動作タイミングを、図１０を用いて説明する。ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］のＧＩＮ入力はＳＴＶに接続されており、ＳＥＴ［１］入力はＣＫＶ１に接続されており、ＲＥＳＥＴ［１］入力はＣＫＶＢ１に接続されている。なお、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌに供給されるＣＫＶＢ１〜ＣＫＶＢ６は、それぞれＣＫＶ１〜ＣＫＶ６の逆相の信号であり、図１０では表示を省略する。
【００５９】
また、画面上部から１ラインずつ走査する場合では、タイミングジェネレータ１１６において、信号ＭＯＤＥのレベルをＨｉｇｈ状態にしてＡＳＧ１５２に供給する。レベルがＨｉｇｈ状態の信号ＭＯＤＥがセレクタＳＥＬ１、ＳＥＬ２、・・・に供給されると、セレクタＳＥＬ１、ＳＥＬ２、・・・は、図９中の上側のパスを選択するように動作する。従って、画面上部から１ラインずつ走査する場合には、タイミングジェネレータ１１６で信号ＭＯＤＥのレベルをＨｉｇｈ状態にしてＡＳＧ１５２に供給することで、２つ飛びの周期でゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌがカスケード接続されることになる。
【００６０】
この場合において、ＣＫＶ１の立ち上がりのタイミングで、タイミングジェネレータ１１６から供給されるＳＴＶのレベルがＧＯＵＴ［１］及びＳＦＴ［１］に取り込まれ、ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となる。３Ｈ（水平走査期間）後にＣＫＶ１は立ち下がり、ＣＫＶＢ１が立ち上がる。このタイミングにおいて、ＧＯＵＴ［１］のレベルがＬｏｗ状態となり、ゲートがオフになる。このとき、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］は、ＣＫＶＢ１がＳＥＴ［４］入力に、ＳＦＴ［１］がＧＩＮ［４］入力にそれぞれ接続されているので、ＧＯＵＴ［４］、ＳＦＴ［４］がオンする。次にＣＫＶ１が立ち上がるタイミングでＳＴＶのレベルはＬｏｗ状態となっているので、ＳＦＴ［１］のレベルがＬｏｗ状態になる。
【００６１】
ＣＫＶ１より遅れて立ち上がるＣＫＶ２、ＣＫＶ３がタイミングジェネレータ１１６から供給されるゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［１］、・・・についても同様な動作が順次行われていく。この図１０に示したような動作が、画面上部のゲートラインに接続されているゲート制御回路から順次行われることで、１つの水平ラインのゲートオン動作が３水平ライン分の幅を持って順次行われていく。
【００６２】
次に、画面上部から２ラインずつ走査する場合の動作タイミングを、図１１を用いて説明する。なお、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌに供給されるＣＫＶＢ１〜ＣＫＶＢ６は、それぞれＣＫＶ１〜ＣＫＶ６の逆相の信号であり、図１１では表示を省略する。
【００６３】
画面上部から２ラインずつ走査する場合では、タイミングジェネレータ１１６において、信号ＭＯＤＥのレベルをＬｏｗ状態にしてＡＳＧ１５２に供給する。レベルがＨｉｇｈ状態の信号ＭＯＤＥがセレクタＳＥＬ１、ＳＥＬ２、・・・に供給されると、セレクタＳＥＬ１、ＳＥＬ２、・・・は、図９中の下側のパスを選択するように動作する。従って、画面上部から２ラインずつ走査する場合には、タイミングジェネレータ１１６において信号ＭＯＤＥのレベルをＬｏｗ状態にしてＡＳＧ１５２に供給することで、５つ飛びの周期でゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌがカスケード接続されることになる。
【００６４】
ＣＫＶ１の立ち上がりのタイミングで、ＳＴＶのレベルがＧＯＵＴ［１］及びＳＦＴ［１］に取り込まれ、ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となる。ＣＫＶ１と同時に立ち上がるＣＫＶ２の立ち上がりのタイミングで、ＳＴＶのレベルがＧＯＵＴ［２］及びＳＦＴ［２］に取り込まれ、ＧＯＵＴ［２］及びＳＦＴ［２］のレベルがＨｉｇｈ状態となる。
【００６５】
ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となってから３Ｈ後、ＣＫＶＢ１の立ち上がりのタイミングで、ＧＯＵＴ［１］のレベルがＬｏｗ状態となり、このラインのゲートがオフになり、また、Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］は、ＣＫＶＢ２の立ち上がりのタイミングで、ＧＯＵＴ［２］のレベルがＬｏｗ状態となり、このラインのゲートがオフになる。この３Ｈ後のＧＯＵＴ［１］、ＧＯＵＴ［２］のＬｏｗ状態への遷移により、この２つのゲートラインは、画像データの書き込みを完了する。このように、２水平ライン毎にゲートがオフになる時間を同一にすることで、２つの水平ライン単位での画像データの書き込みが完了し、２ライン同時走査を行うことができる。
【００６６】
そして、図１１に示したように、本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例では、２ライン同時走査の際には、ゲートオン期間が奇数行と偶数行とで一致している。この本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例では、３Ｈのゲートオン期間を有しているので、偶数行のゲートラインでも画像データの書き込みが充分可能となる。
【００６７】
さらに、この本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例では、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とで同一のゲートオン期間を実現することができる。なお、図９に示した本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例では、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とで同一のゲートオン期間を実現するために、６種類のＣＫＶ信号を用意する必要がある。次の例では、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とで同一のゲートオン期間を実現しつつ、信号数を削減する場合について示す。
【００６８】
［１−５．ＡＳＧの第４の構成例］
図１２は、本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例を示す説明図である。以下、図１２を用いて、本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例について説明する。
【００６９】
本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例は、図９に示した本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例と同様に、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿４［１］以降の入力ＧＩＮの直前に、セレクタＳＥＬ１、ＳＥＬ２、・・・が設けられている。しかし、図１２に示した本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例では、さらにセレクタＳＥＬ８〜ＳＥＬ１７が設けられている。セレクタＳＥＬ８〜ＳＥＬ１７は、図９に示した本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例から信号の数を削減するために設けたものであり、セレクタＳＥＬ１〜ＳＥＬ５と同様に、タイミングジェネレータ１１６で生成される信号ＭＯＤＥのレベルによって出力を切り替えるものである。
【００７０】
ＣＫＶ１とＣＫＶＢ１は、それぞれ逆相の関係にあり、デューティ比が５０％の矩形波である。従って、これまでの構成例では常に各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿ＭｄｌのＲＥＳＥＴにのみ供給していた信号ＣＫＶＢ１、ＣＫＶＢ２、・・・を、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿ＭｄｌのＳＥＴにも供給できるように構成することで、このＡＳＧ１５２の第４の構成例は、図９に示した本発明の一実施形態にかかるＡＳＧ１５２の第３の構成例から信号の数の削減を実現している。
【００７１】
図１３及び図１４は、図１２に示したＡＳＧ１５２において、それぞれ走査条件を変えたときの動作タイミングを示す説明図である。図１３は、画面上部から１ラインずつ走査する場合の動作タイミングを示したものであり、図１４は、画面上部から２ラインずつ走査する場合の動作タイミングを示したものである。これらの信号は上述のタイミングジェネレータ１１６で生成され、ＡＳＧ１５２に供給される。
【００７２】
まず、画面上部から１ラインずつ走査する場合の動作タイミングを、図１３を用いて説明する。ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］のＧＩＮ入力はＳＴＶに接続されており、ＳＥＴ［１］入力はＣＫＶ１に接続されており、ＲＥＳＥＴ［１］入力はＣＫＶＢ１に接続されている。
【００７３】
また、画面上部から１ラインずつ走査する場合では、タイミングジェネレータ１１６において、信号ＭＯＤＥのレベルをＨｉｇｈ状態にしてＡＳＧ１５２に供給する。レベルがＨｉｇｈ状態の信号ＭＯＤＥがセレクタＳＥＬ１、ＳＥＬ２、・・・、ＳＥＬ５に供給されると、セレクタＳＥＬ１、ＳＥＬ２、・・・、ＳＥＬ５は、図１２中の上側のパスを選択するように動作する。従って、画面上部から１ラインずつ走査する場合には、タイミングジェネレータ１１６において信号ＭＯＤＥのレベルをＨｉｇｈ状態にしてＡＳＧ１５２に供給することで、２つ飛びの周期でゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌがカスケード接続されることになる。
【００７４】
また、タイミングジェネレータ１１６で生成された、レベルがＨｉｇｈ状態の信号ＭＯＤＥがセレクタＳＥＬ８、ＳＥＬ９、・・・、ＳＥＬ１７に供給されると、セレクタＳＥＬ８、ＳＥＬ９、・・・、ＳＥＬ１７は、図１２中の上側のパスを選択するように動作する。
【００７５】
従って、タイミングジェネレータ１１６から供給される信号ＣＫＶ２はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］のＳＥＴ［２］入力に供給され、ＣＫＶＢ２はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］のＲＥＳＥＴ［２］入力に供給され、信号ＣＫＶ３はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［１］のＳＥＴ［３］入力に供給され、ＣＫＶＢ３はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［１］のＲＥＳＥＴ［３］入力に供給される。
【００７６】
そして、信号ＣＫＶ１はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］のＲＥＳＥＴ［４］入力に供給され、ＣＫＶＢ１はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］のＳＥＴ［４］入力に供給され、信号ＣＫＶ２はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［２］のＲＥＳＥＴ［５］入力に供給され、ＣＫＶＢ２はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［２］のＳＥＴ［５］入力に供給され、信号ＣＫＶ３はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［２］のＲＥＳＥＴ［６］入力に供給され、ＣＫＶＢ３はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［２］のＳＥＴ［６］入力に供給される。
【００７７】
この場合において、ＣＫＶ１の立ち上がりのタイミングで、ＳＴＶのレベルがＧＯＵＴ［１］及びＳＦＴ［１］に取り込まれ、ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となる。３Ｈ（水平走査期間）後にＣＫＶ１は立ち下がり、ＣＫＶＢ１が立ち上がる。このタイミングにおいて、ＧＯＵＴ［１］のレベルがＬｏｗ状態となり、ゲートがオフになる。このとき、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］は、ＣＫＶＢ１がＳＥＴ［４］入力に、ＳＦＴ［１］がＧＩＮ［４］入力にそれぞれ接続されているので、ＧＯＵＴ［４］、ＳＦＴ［４］がオンする。次にＣＫＶ１が立ち上がるタイミングでＳＴＶのレベルはＬｏｗ状態となっているので、ＳＦＴ［１］のレベルがＬｏｗ状態になる。
【００７８】
ＣＫＶ１より遅れて立ち上がるＣＫＶ２、ＣＫＶ３がタイミングジェネレータ１１６から供給されるゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［１］、・・・についても同様な動作が順次行われていく。この図１３に示したような動作が、画面上部のゲートラインに接続されているゲート制御回路から順次行われることで、１つの水平ラインのゲートオン動作が３水平ライン分の幅を持って順次行われていく。
【００７９】
次に、画面上部から２ラインずつ走査する場合の動作タイミングを、図１４を用いて説明する。画面上部から２ラインずつ走査する場合では、タイミングジェネレータ１１６において信号ＭＯＤＥのレベルをＬｏｗ状態にしてＡＳＧ１５２に供給する。レベルがＬｏｗ状態の信号ＭＯＤＥがセレクタＳＥＬ１、ＳＥＬ２、・・・、ＳＥＬ５に供給されると、セレクタＳＥＬ１、ＳＥＬ２、・・・、ＳＥＬ５は、図１２中の下側のパスを選択するように動作する。従って、画面上部から２ラインずつ走査する場合には、タイミングジェネレータ１１６において信号ＭＯＤＥのレベルをＬｏｗ状態にしてＡＳＧ１５２に供給することで、５つ飛びの周期でゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌがカスケード接続されることになる。
【００８０】
また、タイミングジェネレータ１１６で生成されたレベルがＬｏｗ状態の信号ＭＯＤＥがセレクタＳＥＬ８、ＳＥＬ９、・・・、ＳＥＬ１７に供給されると、セレクタＳＥＬ８、ＳＥＬ９、・・・、ＳＥＬ１７は、図１２中の下側のパスを選択するように動作する。
【００８１】
従って、信号ＣＫＶ２はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］のＲＥＳＥＴ［２］入力に供給され、ＣＫＶＢ２はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］のＳＥＴ［２］入力に供給され、信号ＣＫＶ３はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［１］のＲＥＳＥＴ［３］入力に供給され、ＣＫＶＢ３はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［１］のＳＥＴ［３］入力に供給される。
【００８２】
そして、信号ＣＫＶ１はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］のＳＥＴ［４］入力に供給され、ＣＫＶＢ１はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［２］のＲＥＳＥＴ［４］入力に供給され、信号ＣＫＶ２はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［２］のＳＥＴ［５］入力に供給され、ＣＫＶＢ２はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［２］のＲＥＳＥＴ［５］入力に供給され、信号ＣＫＶ３はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［２］のＳＥＴ［６］入力に供給され、ＣＫＶＢ３はゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿３［２］のＲＥＳＥＴ［６］入力に供給される。
【００８３】
この場合において、ＣＫＶ１の立ち上がりのタイミングで、ＳＴＶのレベルがＧＯＵＴ［１］及びＳＦＴ［１］に取り込まれ、ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となる。ＣＫＶ１と同時に立ち上がるＣＫＶ２の立ち上がりのタイミングで、ＳＴＶのレベルがＧＯＵＴ［２］及びＳＦＴ［２］に取り込まれ、ＧＯＵＴ［２］及びＳＦＴ［２］のレベルがＨｉｇｈ状態となる。
【００８４】
ＧＯＵＴ［１］及びＳＦＴ［１］のレベルがＨｉｇｈ状態となってから３Ｈ後、ＣＫＶＢ１の立ち上がりのタイミングで、ＧＯＵＴ［１］のレベルがＬｏｗ状態となり、このラインのゲートがオフになり、また、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］は、ＣＫＶＢ２の立ち上がりのタイミングで、ＧＯＵＴ［２］のレベルがＬｏｗ状態となり、このラインのゲートがオフになる。この３Ｈ後のＧＯＵＴ［１］、ＧＯＵＴ［２］のＬｏｗ状態への遷移により、この２つのゲートラインは、画像データの書き込みを完了する。このように、２水平ライン毎にゲートがオフになる時間を同一にすることで、２つの水平ライン単位での画像データの書き込みが完了し、２ライン同時走査を行うことができる。
【００８５】
そして、図１４に示したように、本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例では、２ライン同時走査の際には、ゲートオン期間が奇数行と偶数行とで一致している。この本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例では、３Ｈのゲートオン期間を有しているので、偶数行のゲートラインでも画像データの書き込みが充分可能となる。
【００８６】
さらに、この本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例では、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とで同一のゲートオン期間を実現することができる。そして、図９に示した本発明の一実施形態にかかるＡＳＧ１５２の第４の構成例と比較すると、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とで同一のゲートオン期間を実現しつつ、信号数を削減できていることが分かる。
【００８７】
［１−６．ＡＳＧの第５の構成例］
続いて、本発明の一実施形態にかかるＡＳＧ１５２の第５の構成例について説明する。本発明の一実施形態にかかるＡＳＧ１５２の第５の構成例では、ゲート制御回路の入力の前段に論理回路とセレクタを設けることで、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とで同一のゲートオン期間を実現する場合について示す。
【００８８】
図１５は、本発明の一実施形態にかかるＡＳＧ１５２の第５の構成例を示す説明図である。以下、図１５を用いて本発明の一実施形態にかかるＡＳＧ１５２の第５の構成例について説明する。
【００８９】
図１５に示したゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］〜Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿４［２］は、上記各構成例におけるゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌと同様に、ゲートライン１本を駆動する１段のシフトレジスタと出力バッファより構成される回路である。図１５に示した各ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌは、３つ飛びの周期で他のゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌとカスケード接続されている。
【００９０】
そして、図１５に示した本発明の一実施形態にかかるＡＳＧ１５２の第５の構成例では、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌの入力の前段に、信号制御部１５５を備えている。信号制御部１５５は、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ１２と、セレクタＳＥＬ１〜ＳＥＬ１６と、インバータＩＮＶ１と、を含んで構成される。ＡＮＤ回路ＡＮＤ１は、ＡＳＧ１５２に供給される信号ＣＫＶ１、ＣＫＶ２の論理積を演算してセレクタＳＥＬ１に供給する。ＡＮＤ回路ＡＮＤ２は、ＡＳＧ１５２に供給される信号ＣＫＶＢ１、ＣＫＶＢ２の論理積を演算してセレクタＳＥＬ９、ＳＥＬ１０に供給する。ＡＮＤ回路ＡＮＤ１〜ＡＮＤ１２は、ＡＳＧ１５２に供給される信号ＣＫＶ１〜ＣＫＶ４と、ＣＫＶＢ１〜ＣＫＶＢ４との組み合わせの論理積を、それぞれ演算して出力する。
【００９１】
セレクタＳＥＬ１〜ＳＥＬ１６は、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ１２を経由した論理積と、ＡＮＤ回路ＡＮＤ１〜ＡＮＤ１２を経由していない信号との供給を受け、タイミングジェネレータ１１６で生成される信号ＭＯＤＥの状態に応じて、供給された信号のうちいずれか一方を選択して出力するものである。レベルがＨｉｇｈ状態の信号がセレクタＳＥＬ１〜ＳＥＬ１６に供給されると、セレクタＳＥＬ１〜ＳＥＬ１６は、図１５中の上側のパスを選択するように動作する。
【００９２】
インバータＩＮＶ１は、タイミングジェネレータ１１６で生成され、ＡＳＧ１５２に供給される信号ＭＯＤＥの信号を反転させるものである。インバータＩＮＶ１が反転させた信号はセレクタＳＥＬ１〜ＳＥＬ８に供給される。
【００９３】
図１６及び図１７は、図１５に示したＡＳＧ１５２において、それぞれ走査条件を変えたときの動作タイミングを示す説明図である。図１６は、画面上部から１ラインずつ走査する場合の動作タイミングを示したものであり、図１７は、画面上部から２ラインずつ走査する場合の動作タイミングを示したものである。これらの信号は上述のタイミングジェネレータ１１６で生成され、ＡＳＧ１５２に供給される。
【００９４】
まず、画面上部から１ラインずつ走査する場合の動作タイミングを、図１６を用いて説明する。画面上部から１ラインずつ走査する場合では、タイミングジェネレータ１１６において信号ＭＯＤＥのレベルをＨｉｇｈ状態にしてＡＳＧ１５２に供給する。ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］のＧＩＮ入力はＳＴＶに接続されており、ＳＥＴ［１］入力はセレクタＳＥＬ１の出力に接続されており、ＲＥＳＥＴ［１］入力はセレクタＳＥＬ９の出力に接続されている。
【００９５】
ＣＫＶ１のレベルがＨｉｇｈ状態になり、ＣＫＶＢ１のレベルがＬｏｗ状態になると、図１５の信号制御部１５５が無ければ、その時点で信号ＳＴＶのレベルを取り込み、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の出力ＧＯＵＴ［１］のレベルがＨｉｇｈ状態となる。そして、４Ｈ後にＣＫＶ１のレベルがＬｏｗ状態になり、ＣＫＶＢ１のレベルがＨｉｇｈ状態になると、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の出力ＧＯＵＴ［１］のレベルがＬｏｗ状態となる。従って、図１５の信号制御部１５５が無ければ、図１５に示したＡＳＧ１５２は４Ｈのゲートオン幅をもって順次画面上部から走査されていく。
【００９６】
しかし、図１５に示した信号制御部１５５によって、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の入力ＳＥＴ［１］、ＲＥＳＥＴ［１］の入力タイミングは、信号制御部１５５が無い場合と比較してそれぞれ１Ｈ分遅くなる。従って、画面上部から１ラインずつ走査する場合には、図１５に示したＡＳＧ１５２は３Ｈのゲートオン幅をもって順次画面上部から走査されていく。
【００９７】
次に、画面上部から２ラインずつ走査する場合の動作タイミングを、図１７を用いて説明する。画面上部から２ラインずつ走査する場合では、タイミングジェネレータ１１６において信号ＭＯＤＥのレベルをＬｏｗ状態にしてＡＳＧ１５２に供給する。ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］のＧＩＮ［１］入力及びゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］のＧＩＮ［２］入力はＳＴＶに接続されており、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］のＳＥＴ［１］入力はセレクタＳＥＬ１の出力に接続されており、ＲＥＳＥＴ［１］入力はセレクタＳＥＬ９の出力に接続されている。ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］のＳＥＴ［２］入力はセレクタＳＥＬ２の出力に接続されており、ＲＥＳＥＴ［２］入力はセレクタＳＥＬ１０の出力に接続されている。
【００９８】
タイミングジェネレータ１１６から供給されるＣＫＶ１、ＣＫＶ２のレベルがＨｉｇｈ状態になり、ＣＫＶＢ１、ＣＫＶＢ２のレベルがＬｏｗ状態になると、図１５の信号制御部１５５が無ければ、その時点で信号ＳＴＶのレベルを取り込み、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の出力ＧＯＵＴ［１］と、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］の出力ＧＯＵＴ［２］のレベルがＨｉｇｈ状態となる。そして、２Ｈ後にＣＫＶ１、ＣＫＶ２のレベルがＬｏｗ状態になり、ＣＫＶＢ１、ＣＫＶＢ２のレベルがＨｉｇｈ状態になると、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の出力ＧＯＵＴ［１］のレベルと、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］の出力ＧＯＵＴ［２］のレベルがＬｏｗ状態となる。従って、図１５の信号制御部１５５が無ければ、図１５に示したＡＳＧ１５２は２Ｈのゲートオン幅をもって順次画面上部から走査されていく。
【００９９】
しかし、図１５に示した信号制御部１５５によって、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿１［１］の出力ＧＯＵＴ［１］と、ゲート制御回路Ｇａｔｅ＿Ｃｎｔｌ＿Ｍｄｌ＿２［１］の出力ＧＯＵＴ［２］とは。レベルがＬｏｗとなるタイミングが、信号制御部１５５が無い場合と比較してそれぞれ１Ｈ分遅くなる。従って、画面上部から２ラインずつ走査する場合には、図１５に示したＡＳＧ１５２は３Ｈのゲートオン幅をもって順次画面上部から走査されていく。
【０１００】
このように、信号制御部１５５を設けることで、１ライン走査時には各ゲート制御回路の入力ＳＥＴ、ＲＥＳＥＴの入力タイミングを遅らせ、１ライン走査時には各ゲート制御回路の出力ＧＯＵＴのＬｏｗレベルへの遷移のタイミングを遅らせることで、画面上部から１ラインずつ走査する場合と、画面上部から２ラインずつ走査する場合とで同一のゲートオン期間を実現することができる。
【０１０１】
＜２．まとめ＞
以上説明したように、本発明の一実施形態にかかる液晶表示装置１００は、画面上部から２ラインずつ同時に走査する場合に、同時に走査される２つの水平ラインにおいて、同一のゲートオン期間を確保することが可能となる。このように、隣接する水平ラインのゲートオン特性を同一にすることで、書き込み差異及び書き込み不足による横スジ状の表示ムラの発生を抑えることが可能となる。
【０１０２】
なお、上述した一連の信号処理は、ハードウェアによって実行してもよく、ソフトウェアによって実行してもよい。ソフトウェアによって実行する場合には、例えばプログラムが格納された記録媒体を液晶表示装置１００に内蔵してもよい。そして、かかるプログラムを、液晶表示装置１００に内蔵したＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）その他の制御装置が読み出して順次実行するようにしてもよい。
【０１０３】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１０４】
本発明は、表示装置及び駆動方法に適用可能であり、特に画面上部から順に走査することで画像を表示する表示装置及び当該表示装置の駆動方法に適用可能である。
【符号の説明】
【０１０５】
１００    液晶表示装置
１１０    コントローラ
１１１    信号受信部
１１２    色補正部
１１３    オーバードライブ部
１１４    メモリコントローラ
１１５    タイミング生成部
１１６    タイミングジェネレータ
１１７    データフォーマッタ
１１８    トランスミッタ
１３０    ＲＯＭ
１４０    フレームバッファ
１５０    液晶パネル
１５２    ＡＳＧ
１５４    ソースドライバ
１５５    信号制御部
１６０    基準電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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