(57)【要約】【課題】２回のリソグラフィ工程によるＳＡＤＰ法（Self Align Double Patterning）を用いて、第１配線パターン形成領域には解像限界未満のパターンを含む第１配線パターンを形成し、第２配線パターン形成領域には解像限界以上の通常パターンからなる第２配線パターンを簡便に形成する方法を提供する。【解決手段】解像限界未満の寸法を有する複数の配線を含む第１配線パターンを、第１リソグラフィ工程と第１リソグラフィ工程の後に実施される第２リソグラフィ工程を用いて形成し、第１のリソグラフィ工程で形成されたパターンに対してのみサイドウォールの形成および除去処理を行い、その後、解像限界以上のパターンを生成する第２リソグラフィ工程を実施する。第２のリソグラフィ工程で形成される解像限界以上の通常パターンに対しては、単純なリソグラフィ工程とすることが可能となる。【選択図】図１０
2011061003.tif 000002
【特許請求の範囲】
【請求項１】
解像限界未満の寸法を有する複数の配線を含む第１配線パターンの設けられた第１配線パターン形成領域と、解像限界以上の寸法を有する複数の配線からなる第２配線パターンの設けられた第２配線パターン形成領域とを有する配線パターン形成方法であって、
第１リソグラフィ工程と、前記第１リソグラフィ工程の後に実施される第２リソグラフィ工程とを行うことにより、前記第１配線パターンを形成し、
前記第２リソグラフィ工程を行うことにより、前記第１配線パターンと同時に前記第２配線パターンを形成することを特徴とする配線パターン形成方法。
【請求項２】
前記第１配線パターンは、解像限界未満の寸法幅を有するライン部と、前記ライン部の一方の端部に配置される拡幅部とを備えるＬ型パターンであることを特徴とする請求項１に記載の配線パターン形成方法。
【請求項３】
前記第１リソグラフィ工程が、
前記第１配線パターン形成領域に第１ホトレジストパターンを形成する工程と、
前記第１ホトレジストパターンをマスクとして下層材料層をエッチングし、前記下層材料層に第１元パターンを形成する第１エッチング工程と、
前記第１元パターンの形成された前記下層材料層に加工処理を施し、解像限界未満の寸法を有する第２元パターンを形成する工程とを含み、
前記第２リソグラフィ工程が、
前記第２元パターンを形成した後、前記第１配線パターン形成領域の全体を覆い、所定の部分に開口を有する第２ホトレジストパターンを形成する工程と、
前記第２ホトレジストパターンをマスクとして、表面の露出している前記下層材料層を除去する第２エッチング工程とを含むことを特徴とする請求項１又は２に記載の配線パターン形成方法。
【請求項４】
前記第２エッチング工程において、前記第１配線パターンを形成すると同時に、前記第２配線パターンを形成することを特徴とする請求項３に記載の配線パターン形成方法。
【請求項５】
前記第１元パターンは、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなる拡幅部とを有する複数の第２Ｌ型パターンを有し、
前記複数の第２Ｌ型パターンが前記ライン部の長さ方向に直交する方向に等しい間隔で繰り返し連続するように配置され、前記拡幅部が隣合う第２Ｌ型パターンのライン部の他方の端部よりもライン部の長さ方向の外側に配置され、隣合う第２Ｌ型パターンの各々の拡幅部が前記ライン部の長さ方向の異なる端部に配置されていることを特徴とする請求項３または請求項４に記載の配線パターン形成方法。
【請求項６】
前記第１のリソグラフィ工程を行う前に、半導体基板上に配線層と第１マスク層と第２マスク層とを順次形成する工程を備え、
前記下層材料層が前記第２マスク層であり、前記第１元パターンが前記第２マスク層に形成された第２マスク溝であることを特徴とする請求項３〜請求項５のいずれかに記載の配線パターン形成方法。
【請求項７】
前記第２エッチング工程において、前記第２ホトレジストパターンをマスクとして前記第２マスク層をエッチングすることにより、前記第２マスク層のみからなる前記第２配線パターンが形成されることを特徴とする請求項６に記載の配線パターン形成方法。
【請求項８】
前記第２元パターンを形成する工程は、
前記第２マスク溝のライン部が埋まらない所定の膜厚で、前記第２マスク層とは異なる材質からなるサイドウォール層を全面に形成する工程と、
前記サイドウォール層をエッチバックして前記第２マスク溝の側壁にサイドウォールを形成する工程と、
前記サイドウォールを形成する工程の後、前記第２マスク溝が全て埋まる膜厚で、前記第２マスク層と同じ材質からなる第３マスク層を形成する工程と、
前記サイドウォールの上部が露出するように、前記第３マスク層および前記第２マスク層をエッチバックする工程と、
前記上部が露出した前記サイドウォールを選択的に除去して前記第３マスク層と前記第２マスク層で挟まれるトレンチを形成する工程と、
を含むことを特徴とする請求項６または請求項７に記載の配線パターン形成方法。
【請求項９】
前記第２エッチング工程を行うことにより、前記第３のマスク層または前記第２マスク層からなる各々独立した複数の配線を含む前記第１配線パターンに対応する形状を形成することを特徴とする請求項８に記載の配線パターン形成方法。
【請求項１０】
前記第２元パターンは、解像限界未満の寸法のライン部と、前記ライン部に接続する拡幅部とを有する前記第３マスク層からなる複数の第３Ｌ型パターンを有し、
前記第２ホトレジストパターンの所定の部分に形成される開口は、各々隣接する任意の前記第３Ｌ型パターンにおいて、
一方の前記第３Ｌ型パターンの拡幅部の反対側に位置するライン部端部を含む水平線と、
前記ライン部端部を含む水平線に対向する他方の前記第３Ｌ型パターンの拡幅部の端部を含む水平線と、
一方の前記第３Ｌ型パターンのライン部が拡幅する側の垂直方向ライン部端部を含む垂直線と、
他方の前記第３Ｌ型パターンのライン部が拡幅する側の垂直方向ライン部に前記トレンチを介して対向する前記第２マスク層の縁部を含む垂直線とで囲まれた領域を露出させるものであることを特徴とする請求項８または請求項９に記載のパターン形成方法。
【請求項１１】
前記第２ホトレジストパターンは、前記第１配線パターン形成領域に対して、左辺、上辺、下辺の３辺が前記トレンチの幅分だけ内側に位置し、右辺のみ前記第１配線パターン形成領域の右辺と同じ位置である矩形領域を覆うものであることを特徴とする請求項８〜請求項１０のいずれかに記載の配線パターン形成方法。
【請求項１２】
前記第１配線パターン形成領域がメモリセル領域であり、前記第２配線パターン形成領域が周辺回路領域であることを特徴とする請求項１〜請求項１１のいずれかに記載の配線パターン形成方法。
【請求項１３】
前記第１配線パターンが、半導体装置のワード線またはビット線であることを特徴とする請求項１〜請求項１２のいずれかに記載の配線パターン形成方法。
【請求項１４】
前記第１ホトレジストパターンが、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなる拡幅部とを有する複数の第１Ｌ型パターンを有し、全ての前記第１Ｌ型パターンの拡幅部における前記ライン部の幅の広げられた側が同じ方向に揃えられ、前記ライン部における隣合う第１Ｌ型パターン間の距離が、前記第１配線パターンに含まれる配線のラインの幅であり、各第１Ｌ型パターンの拡幅部と、１つ離れて隣の第１Ｌ型パターンの拡幅部との間の距離が、前記第１配線パターンに含まれる配線のパッド部の幅とされているものであることを特徴とする請求項１〜請求項１３のいずれかに記載の配線パターン形成方法。
【請求項１５】
請求項１〜請求項１４のいずれかに記載の配線パターンの形成方法を用いることを特徴とする半導体装置の製造方法。
【請求項１６】
第１の側面と第２の側面で規定される解像限界未満の幅で第１の方向に延在するライン部と、前記ライン部の端部に配置されたパッド部とを各々備える４本の隣接する配線からなる配線ユニットを含み、
前記４本の配線が、
第１のライン部と、前記第１のライン部の一方の端部に配置され、前記第２の側面側に拡幅された第１のパッド部とを備える第１配線と、
前記第１のライン部に隣接する第２のライン部と、前記第２のライン部の他方の端部に配置され、前記第１の側面側に拡幅された第２のパッド部とを備える第２配線と、
前記第２のライン部に隣接する第３のライン部と、前記第３のライン部の他方の端部に配置され、前記第２の側面側に拡幅された第３のパッド部とを備える第３配線と、
前記第３のライン部に隣接する第４のライン部と、前記第４のライン部の一方の端部に配置され、前記第１の側面側に拡幅された第４のパッド部とを備える第４配線とからなることを特徴とする半導体装置。
【請求項１７】
前記４本の配線のライン部の幅は全て等しく、前記４本の配線のパッド部の幅は全て等しいことを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記４本の配線の各パッド部の幅は、前記４本の配線の各ライン部の幅の３倍であり、前記４本の配線において前記隣接するパッド部間の距離は、前記４本の配線の各ライン部の幅と同じ幅であることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記４本の配線の各パッド部の幅の範囲で前記第１の方向に延伸させた領域内には、そのパッド部に接続するライン部と、他のパッド部に接続するライン部の二本のライン部が含まれ、
前記二本のライン部の各ライン部の幅は同じであり、
前記二本のライン部間の距離は、前記二本のライン部の各ライン部の幅と同じ幅であることを特徴とする請求項１６〜請求項１８のいずれかに記載の半導体装置。
【請求項２０】
前記配線ユニットの前記第４配線に隣接して、第１の側面と第２の側面で規定される解像限界未満の幅で第１の方向に延在するライン部と前記ライン部の端部に配置されたパッド部とを各々備える２本の縁部配線が備えられ、
前記２本の縁部配線が、前記第４のライン部に隣接する第５のライン部と、前記第５のライン部の一方の端部に配置され、前記第２の側面側に拡幅された第５のパッド部とを備える第５配線と、
前記第５のライン部に隣接する第６のライン部と、前記第６のライン部の他方の端部に配置され、前記第１の側面側に拡幅された第６のパッド部とを備える第６配線とからなり、
前記第５のパッド部の幅は、前記４本の配線の各ライン部の幅の４倍であることを特徴とする請求項１７乃至１９のいずれかに記載の半導体装置。
【請求項２１】
請求項１６〜請求項２０のいずれか一項に記載の半導体装置を含むデータ処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、配線パターン形成方法および半導体装置の製造方法、半導体装置、データ処理システムに関し、特に、リソグラフィ技術での解像限界を超えた微細な配線パターンを形成する場合に好適に用いられる配線パターンの形成方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
データ処理システムなどに備えられる半導体装置のメモリセルを構成するワード線やビット線などの配線パターンを形成する技術として、リソグラフィ技術での解像限界を超えた微細なパターンを形成する技術がある（例えば、特許文献１および特許文献２参照）。
【０００３】
このような技術としては、リソグラフィ及びドライエッチングで形成したコアパターンの側壁にサイドウォールを形成した後、サイドウォール間にコアパターンと同一の材料を埋め込み、コアパターンあるいはサイドウォールをマスクとしてリソグラフィパターンの倍ピッチ加工を行うセルフアラインダブルパターン技術（Self Align Double Patterning: 以下ＳＡＤＰ法と略述する）が挙げられる。
【０００４】
また、特許文献３には、上記技術を用いて、メモリセルアレイ内にリソグラフィの解像限界以下の微細な配線パターンを形成し、周辺回路等にリソグラフィの解像度に沿った通常の配線パターンを同時に形成する方法が記載されている。
【０００５】
通常、半導体装置の配線パターンとなるラインアンドスペースの繰り返しパターンを形成する場合、各配線の端部にコンタクトを受ける引き出しパッドパターンを形成する必要がある。従来のＳＡＤＰ法では、配線とは幅の異なる引き出しパッドパターンを同時に形成することができないため、ＳＡＤＰ法を用いて配線パターンを形成するための露光工程とは別の露光工程を用いて別々に形成せざるを得なかった。
【０００６】
また、半導体装置の配線パターンを形成する技術としては、配線パターンの端部に、配線パターンの線幅よりも幅広のパッドパターンを形成する技術がある（例えば、特許文献４参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−９１９２５号公報
【特許文献２】特開２００８−９１９２７号公報
【特許文献３】特開２００８−２７９７８号公報
【特許文献４】特開２００３−２２４１７２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献３に記載されたＳＡＤＰ法では、メモリセル内の微細配線パターンと周辺回路の通常パターンを作り分けるために、周辺回路上のハードマスクにのみイオン注入する必要があり、そのためにさらにリソグラフィ工程が必要で、工程が複雑になる問題があった。
また、メモリセル内のコアパターンにサイドウォールを形成すると、サイドウォールがコアパターンの周囲全てを取り囲むように形成されてしまうため、配線パターンの長手方向の端部に形成されるサイドウォールを除去する必要が生じるが、その除去工程について何ら記載がない。
さらに、配線パターンに必須の引き出しパッドの形成について何ら言及されておらず、ＳＡＤＰ法で微細な配線パターンを形成した後、引き出しパッドを形成するための工程をさらに実施する必要があり、極めて複雑な工程となる問題がある。
【０００９】
また、他の従来の技術も含めて、配線パターンとは異なる幅の引き出しパッドパターンを、ＳＡＤＰ法を用いて形成することはできなかった。このため、ＳＡＤＰ法を用いて解像限界未満の微細な配線を形成した後、配線の端部に、別の複数の露光工程を用いて引き出しパッドパターンを形成する必要があった。しかし、この場合、リソグラフィにおける引き出しパッドパターンの配線に対する合わせ精度が不十分となり、引き出しパッドと隣接配線とがショートしてしまう場合があった。
【００１０】
また、従来の技術では、配線パターンを形成するための露光工程の他に、コンタクトを受ける引き出しパターンを複数の露光工程を用いて形成しているため、露光工程を含む製造工程を少なくすることが望まれていた。
【課題を解決するための手段】
【００１１】
本発明者は、上記問題を解決するために、鋭意検討を重ねた。
その結果、本発明の配線パターン形成方法は、解像限界未満の寸法を有する複数の配線を含む第１配線パターンの設けられた第１配線パターン形成領域と、解像限界以上の寸法を有する複数の配線からなる第２配線パターンの設けられた第２配線パターン形成領域とを有する配線パターン形成方法であって、第１リソグラフィ工程と、前記第１リソグラフィ工程の後に実施される第２リソグラフィ工程とを行うことにより、前記第１配線パターンを形成し、前記第２リソグラフィ工程を行うことにより、前記第１配線パターンと同時に前記第２配線パターンを形成することを特徴とする。
【００１２】
また、本発明の配線パターン形成方法においては、前記第１リソグラフィ工程が、前記第１配線パターン形成領域に第１ホトレジストパターンを形成する工程と、前記第１ホトレジストパターンをマスクとして下層材料層をエッチングし、前記下層材料層に第１元パターンを形成する第１エッチング工程と、前記第１元パターンが形成された前記下層材料層に加工処理を施し、解像限界未満の寸法を有する第２元パターンを形成する工程とを含み、前記第２リソグラフィ工程が、前記第２元パターンを形成した後、前記第１配線パターン形成領域の全体を覆い、所定の部分に開口を有する第２ホトレジストパターンを形成する工程と、前記第２ホトレジストパターンをマスクとして、表面の露出している前記下層材料層を除去する第２エッチング工程とを含むことを特徴とする方法とすることができる。
【００１３】
また、上記の配線パターン形成方法においては、前記第１元パターンは、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなるパッド部とを有する複数の第２Ｌ型パターンを有し、前記複数の第２Ｌ型パターンが前記ライン部の長さ方向に直交する方向に等しい間隔で繰り返し連続するように配置され、前記パッド部が隣合う第２Ｌ型パターンのライン部の他方の端部よりもライン部の長さ方向の外側に配置され、隣合う第２Ｌ型パターンの各々のパッド部が前記ライン部の長さ方向の異なる端部に配置されていることを特徴とする方法とすることができる。
【００１４】
また、上記の配線パターン形成方法においては、第１のリソグラフィ工程を行う前に、半導体基板上に配線層と第１マスク層と第２マスク層とを順次形成する工程を備え、前記下層材料層が前記第２マスク層であり、前記第１元パターンが前記第２マスク層に形成された第２マスク溝である方法とすることができる。
【００１５】
また、上記の配線パターン形成方法においては、前記第２エッチング工程において、前記第２ホトレジストパターンをマスクとして前記第２マスク層をエッチングすることにより、前記第２マスク層のみからなる前記第２配線パターンが形成されることを特徴とする方法とすることができる。
【００１６】
また、上記の配線パターン形成方法においては、前記第２元パターンを形成する工程は、前記第２マスク溝のライン部が埋まらない所定の膜厚で、前記第２マスク層とは異なる材質からなるサイドウォール層を全面に形成する工程と、前記サイドウォール層をエッチバックして前記第２マスク溝の側壁にサイドウォールを形成する工程と、前記サイドウォールを形成する工程の後、前記第２マスク溝が全て埋まる膜厚で、前記第２マスク層と同じ材質からなる第３マスク層を形成する工程と、前記サイドウォールの上部が露出するように、前記第３マスク層および前記第２マスク層をエッチバックする工程と、前記上部が露出した前記サイドウォールを選択的に除去して前記第３マスク層と前記第２マスク層で挟まれるトレンチを形成する工程と、を含むことを特徴とする方法とすることができる。
【００１７】
また、上記の配線パターン形成方法においては、前記第２エッチング工程を行うことにより、前記第３のマスク層または前記第２マスク層からなる各々独立した複数の配線を含む前記第１配線パターンに対応する形状を形成する方法とすることができ、前記第２元パターンは、解像限界未満の寸法のライン部と、前記ライン部に接続するパッド部とを有する前記第３マスク層からなる複数の第３Ｌ型パターンを有し、前記第２ホトレジストパターンの所定の部分に形成される開口は、各々隣接する任意の第３Ｌ型パターンにおいて、一方の第３Ｌ型パターンのパッド部の反対側に位置するライン部端部を含む水平線と、前記ライン部端部を含む水平線に対向する他方の第３Ｌ型パターンのパッド部の端部を含む水平線と、一方の前記第３Ｌ型パターンのライン部が拡幅する側の垂直方向ライン部端部を含む垂直線と、他方の前記第３Ｌ型パターンのライン部が拡幅する側の垂直方向ライン部に前記トレンチを介して対向する前記第２マスク層の縁部を含む垂直線とで囲まれた領域を露出させるものであることを特徴とする方法とすることができる。
【００１８】
また、上記の配線パターン形成方法においては、第１ホトレジストパターンが、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなるパッド部とを有する複数の第１Ｌ型パターンを有し、全ての前記第１Ｌ型パターンのパッド部における前記ライン部の幅の広げられた側が同じ方向に揃えられ、前記ライン部における隣合う第１Ｌ型パターン間の距離が、前記第１の配線パターンのライン部の幅であり、各第１Ｌ型パターンのパッド部と、１つ離れて隣の第１Ｌ型パターンのパッド部との間の距離が、前記第１の配線パターンのパッド部の幅とされているものであることを特徴とする方法とすることができる。
【００１９】
本発明の半導体装置は、第１の側面と第２の側面で規定される解像限界未満の幅で第１の方向に延在するライン部と、前記ライン部の端部に配置されたパッド部とを各々備える４本の隣接する配線からなる配線ユニットを含み、前記４本の配線が、第１のライン部と、前記第１のライン部の一方の端部に配置され、前記第２の側面側に拡幅された第１のパッド部とを備える第１配線と、前記第１のライン部に隣接する第２のライン部と、前記第２のライン部の他方の端部に配置され、前記第１の側面側に拡幅された第２のパッド部とを備える第２配線と、前記第２のライン部に隣接する第３のライン部と、前記第３のライン部の他方の端部に配置され、前記第２の側面側に拡幅された第３のパッド部とを備える第３配線と、前記第３のライン部に隣接する第４のライン部と、前記第４のライン部の一方の端部に配置され、前記第１の側面側に拡幅された第４のパッド部とを備える第４配線とからなることを特徴とする。
【発明の効果】
【００２０】
本発明の配線パターン形成方法は、解像限界未満の寸法を有する複数の配線を含む第１配線パターンの設けられた第１配線パターン形成領域と、解像限界以上の寸法を有する複数の配線からなる第２配線パターンの設けられた第２配線パターン形成領域とを有する配線パターン形成方法であって、第１リソグラフィ工程と、前記第１リソグラフィ工程の後に実施される第２リソグラフィ工程とを行うことにより、前記第１配線パターンを形成し、前記第２リソグラフィ工程を行うことにより、前記第１配線パターンと同時に前記第２配線パターンを形成するので、解像限界以上の通常パターンである第２配線パターンは、サイドウォールを形成する工程などを付加することなく、単純なリソグラフィ工程である第２リソグラフィ工程において形成できる。
【００２１】
例えば、特許文献３に記載されているように、一度のリソグラフィ工程で第１配線パターン形成領域および第２配線パターン形成領域の両方に同時に元となるパターンを形成してしまうと、各々の領域において作り分ける処理工程が必要となる問題が生じる。これに対し、本発明では、微細化処理である第１リソグラフィ工程が終了した後の第２リソグラフィ工程において通常パターンである第２配線パターンを形成するので、第１配線パターン形成領域と第２配線パターン形成領域の各々の領域において作り分ける処理工程を不要とすることができ、特許文献３における上記の問題を回避できる。
【図面の簡単な説明】
【００２２】
【図１】図１は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図１（ａ）は図１０（ａ）に対応する平面図であり、図１（ｂ）は図１（ａ）に示したＡ−Ａ’線に対応する断面図である。また、図１（ｃ）は、図１（ａ）の詳細を説明するための拡大図である。
【図２】図２は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図２（ａ）は図１０（ａ）に対応する平面図であり、図２（ｂ）は図２（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図３】図３は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図３（ａ）は図１０（ａ）に対応する平面図であり、図３（ｂ）は図３（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図４】図４は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図４（ａ）は図１０（ａ）に対応する平面図であり、図４（ｂ）は図４（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図５】図５は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図５（ａ）は図１０（ａ）に対応する平面図であり、図５（ｂ）は図５（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図６】図６は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図６（ａ）は図１０（ａ）に対応する平面図であり、図６（ｂ）は図６（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図７】図７は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図７（ａ）は図１０（ａ）に対応する平面図であり、図７（ｂ）は図７（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図８】図８は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図８（ａ）は第２リソグラフィパターンの形状を説明するための図であって、第１リソグラフィパターン上に第２リソグラフィパターンを重ねた状態を示した図１０（ａ）に対応する平面図である。また、図８（ｂ）は図８（ａ）に示したＡ−Ａ’線に対応する断面図であり、シリコン層、シリコン、シリコン窒化膜上に第２リソグラフィパターンを形成した状態を示した図である。
【図９】図９は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図９（ａ）は図１０（ａ）に対応する平面図であり、図９（ｂ）は図９（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図１０】図１０は、半導体装置に備えられた配線パターンの一部を示した拡大図であって、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）に示したＡ−Ａ’線に対応する断面図である。
【図１１】図１１は、本発明の半導体装置の他の一例を説明するための図であり、第１配線パターン形成領域が第２配線パターン形成領域の中に複数存在する半導体装置の例を示した平面図である。
【図１２】図１２は、本発明の半導体装置をＤＲＡＭとして用いた場合の情報処理システムの一例を示すブロック図である。
【発明を実施するための形態】
【００２３】
本発明の実施形態について、図面を参照して詳細に説明する。
図１〜図１０は、本発明の配線パターンの形成方法および半導体装置の製造方法の一例を説明するための図である。図１０は、半導体装置に備えられた配線パターンの一部を示した拡大図であって、図１０（ａ）は平面図であり、図１０（ｂ）は図１０（ａ）に示したＡ−Ａ’線に対応する断面図である。また、図１〜図７および図９は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図１〜図７および図９の（ａ）は図１０（ａ）に対応する平面図であり、図１〜図７および図９の（ｂ）は図１〜図７および図９の（ａ）に示したＡ−Ａ’線に対応する断面図である。また、図１（ｃ）は、図１（ａ）の詳細を説明するための拡大図である。図８は、図１０に示す配線パターンの形成方法の一例を説明するための図であり、図８（ａ）は第２ホトレジストパターンの形状を説明するための図であって、第２元パターン上に第２ホトレジストパターンを重ねた状態を示した図１０（ａ）に対応する平面図である。また、図８（ｂ）は図８（ａ）に示したＡ−Ａ’線に対応する断面図であり、第２マスク層、第３マスク層、第１マスク層上に第２ホトレジストパターンを形成した状態を示した図である。
【００２４】
図１〜図１０のうち図１（ｃ）を除くいずれの図も、左側半分は第１配線パターン形成領域としてメモリセル領域を示し、右側半分は第２配線パターン形成領域として周辺回路領域を示している。本実施形態では、説明の便宜上、図１〜図１０の右側を、図１０（ａ）に示した周辺回路領域となる第２配線パターン形成領域と定義する。
また、本発明において、第２配線パターン形成領域は、図１〜図１０に示す例に限定されるものではなく、第１配線パターン形成領域以外の領域は、全て第２配線パターン形成領域とみなすことができ、第２配線パターン形成領域が形成される領域に制限はない。
【００２５】
本実施形態では、データ処理システムに備えられるＤＲＡＭ（Dynamic Random Access Memory）やＮＡＮＤフラッシュメモリなどのメモリ半導体装置を例に挙げて説明する。また、各図は、模式図であって、例えばメモリセル内のＹ方向に延在する配線の長さは数μｍ〜数ｍｍの範囲におよぶものであるが、説明の都合上短縮して記載している。
【００２６】
＜配線パターン＞
図１０に示す本実施形態の配線パターン１０は、図１０（ａ）および図１０（ｂ）に示すように、凸状のものであり、第１配線パターン１０Ａと第２配線パターン１０Ｂとを有する。
図１０（ａ）に示す第２配線パターン１０Ｂは、通常のリソグラフィ工程を用いて形成されたものであり、リソグラフィの解像限界以上の寸法を有する複数の通常パターンである配線Ｌ１０〜Ｌ１４からなる。なお、本発明において、第２配線パターン１０Ｂの形状は、任意のパターン形状を有することが可能であり、図１０（ａ）に示す例に限定されるものではない。
【００２７】
第１配線パターン１０Ａは、ＳＡＤＰ法を用いて形成されたものであり、リソグラフィの解像限界未満の寸法を有する複数のパターンである配線Ｐ１１〜Ｐ１８からなる。本実施形態の第１配線パターン１０Ａは、４本の配線Ｐ１４、Ｐ１３、Ｐ１５、Ｐ１６からなる配線ユニット１１を含むものである。配線ユニット１１は、図１０（ａ）に示すように、Ｐ１４、Ｐ１３、Ｐ１５、Ｐ１６からなるものとすることができるが、第１配線パターン１０Ａを構成する配線Ｐ１１〜Ｐ１８から任意に選択される４本の隣接する配線からなるものであればよく、例えばＰ１１、Ｐ１２、Ｐ１４、Ｐ１３からなるものであってもよい。
【００２８】
また、第１配線パターン１０Ａを構成する配線の数は、図１０（ａ）に示す例に限定されるものではない。例えば、本発明においては、必要に応じて、メモリセル領域（第１配線パターン形成領域）に、上記の配線ユニット１１をＸ方向に繰り返し等間隔で配置してなる複数の配置を含むものとすることができる。通常、半導体装置のメモリセル領域には、数十〜数千本の配線が配置される。
【００２９】
第１配線パターン１０Ａを構成する各配線Ｐ１１〜Ｐ１８は、ライン部Ｌ１〜Ｌ８と、ライン部Ｌ１〜Ｌ８の第１配線パターン形成領域（後で説明する図１のＭ１１で区画される領域）の外周に近い側の端部にそれぞれ配置されたパッド部Ｐ１〜Ｐ８とからなる。各パッド部Ｐ１〜Ｐ８は、各ライン部Ｌ１〜Ｌ８の一方の端部の幅が片側のみ拡げられてなるものであり、上層配線からのコンタクトを受ける引き出しパッドとして機能させることができるものである。
【００３０】
図１０（ａ）において最左端に位置するパッド部Ｐ１と左から２番目に位置するパッド部Ｐ２、内側に位置するパッド部Ｐ３とパッド部Ｐ４、およびパッド部Ｐ５とパッド部Ｐ６、最右端に位置するパッド部Ｐ７と右から２番目に位置するパッド部Ｐ８は、各々対を成し、各々のパッド部は各ライン部の逆側の端部に形成されている。また、例えばパッド部Ｐ２とパッド部Ｐ４、パッド部Ｐ３とパッド部Ｐ５、あるいはパッド部Ｐ６とパッド部Ｐ８が各々逆の端部に形成されることはない。すなわち、図１０（ａ）において最左端に位置する配線Ｐ１１を基準にして、その配線Ｐ１１と隣接する配線Ｐ１２とでは各々逆のライン部の端部にパッド部が形成されている。
【００３１】
また、図１０（ａ）に示すように、パッド部Ｐ１はライン部Ｌ１に対して内側（第１配線パターン形成領域Ｍ１１の中心側方向）に拡幅し、パッド部Ｐ２はライン部Ｌ２に対して外側（第１配線パターン形成領域Ｍ１１の外側方向）に拡幅している。また、パッド部Ｐ２とパッド部Ｐ４とを見ると、パッド部Ｐ４はライン部Ｌ４に対して内側に拡幅し、パッド部Ｐ２とは逆方向に拡幅している。すなわち、メモリセル領域に形成されている配線Ｐ１１〜Ｐ１８では、任意に隣接する２つの配線のライン部にそれぞれ接続されている各パッド部の拡幅する方向は、必ず逆方向となっている。
【００３２】
また、配線Ｐ１１〜Ｐ１８を構成する任意のパッド部の幅Ｄ２の範囲で、ライン部の延在方向（図１０（ａ）におけるＹ方向）に延伸させた領域内には、そのパッド部に接続するライン部と、他のパッド部に接続するライン部の二本のライン部が含まれている。この二つのライン部は、各々のライン部と同じ幅のスペースで分離されており、二本のライン部間の距離は、二本のライン部の各ライン部の幅と同じ幅となっている。例えば、パッド部Ｐ５に注目すると、幅Ｄ２の範囲でライン部の延在方向に沿って上方に延伸させた領域には、パッド部Ｐ５に接続するライン部Ｌ５とパッド部Ｐ６に接続するライン部Ｌ６との２本のライン部が含まれ、ライン部Ｌ５とライン部Ｌ６とはライン部Ｌ５、Ｌ６の幅と同じ幅のスペースで分離されている。したがって、各パッド部Ｐ１〜Ｐ７の幅は、各ライン部Ｌ１〜Ｌ８の幅の３倍となっている。
また、隣接する任意の二つのパッド部は、ライン部と同じ幅のスペースで各々分離され、配線Ｐ１１〜Ｐ１８において隣接するパッド部間の距離が、各ライン部の幅と同じ幅となっている。
【００３３】
さらに、１本目の配線Ｐ１１と、配線Ｐ１１から一つ置きに順次に形成される配線Ｐ１４、Ｐ１５においては、ライン部とパッド部との接続部にステップＳ１、Ｓ４、Ｓ５が形成されている。なお、図１０（ａ）に示した例では配線が８本しか形成されていないが、例えば、配線Ｐ１６と配線Ｐ１８との間に、配線ユニット１１が１つ追加されて１２本の配線が形成されている場合には、図１０において左から７本目に配置される配線と９本目に配置される配線において、ライン部とパッド部との接続部にステップが形成される。
【００３４】
また、図１０に示す配線パターン１０では、第１配線パターン１０Ａの配線Ｐ１１〜Ｐ１８を構成するライン部Ｌ１〜Ｌ８の幅Ｄ１は全て等しく、解像限界寸法の１／２とされており、各配線（ライン部）のラインアンドスペースのピッチは、リソグラフィの解像限界寸法とされている。また、第１配線パターン１０Ａのパッド部Ｐ１〜Ｐ７の幅Ｄ２は全て等しく、ライン部の幅Ｄ１の３倍となっており、解像限界寸法以上の大きな幅となっている。
【００３５】
また、本実施形態では、第１配線パターン１０Ａを構成する配線の４本おきに、ライン部に対する位置（上端または下端）と拡幅する方向（内側または外側）の同じパッド部が、配置されている。すなわち、任意に選択される４本の隣接する配線を構成しているパッド部は、いずれもライン部に対する位置と拡幅する方向との少なくともいずれかが異なっている。例えば、第１配線パターン１０ＡのＸ方向中央部に設けられた４本の配線Ｐ１４、Ｐ１３、Ｐ１５、Ｐ１６に注目すると、外側の配線Ｐ１４、Ｐ１６では、ライン部Ｌ４、Ｌ６に対応するパッド部Ｐ４、Ｐ６はライン部の上端に位置するが拡幅方向が逆となっており、内側の配線Ｐ１３、Ｐ１５では、ライン部Ｌ３、Ｌ５に対応するパッド部Ｐ３、Ｐ５はライン部の下端に位置するが拡幅方向が逆となっている。配線Ｐ１６の外側に隣接する配線Ｐ１８に注目すると、パッド部Ｐ８のライン部に対する位置および拡幅方向はパッド部Ｐ４と同じとなっている。同様に、例えば配線Ｐ１１に注目すると、パッド部Ｐ１のライン部に対する位置および拡幅方向がパッド部Ｐ５と同じであり、配線Ｐ１２に注目すると、パッド部Ｐ２のライン部に対する位置および拡幅方向がパッド部Ｐ６と同じになっている。
【００３６】
次に、配線Ｐ１４、Ｐ１３、Ｐ１５、Ｐ１６に注目して、４本の隣接する配線Ｐ１４、Ｐ１３、Ｐ１５、Ｐ１６からなる配線ユニット１１をより具体的に説明する。
配線Ｐ１４、Ｐ１３、Ｐ１５、Ｐ１６は、図１０（ａ）に示すように、各々、第１の側面９１と第２の側面９２で規定される解像限界未満の幅で第１の方向（Ｙ方向）に延在するライン部Ｌ４、Ｌ３、Ｌ５、Ｌ６と、ライン部Ｌ４、Ｌ３、Ｌ５、Ｌ６の端部に配置されたパッド部Ｐ４、Ｐ３、Ｐ５、Ｐ６とを備えている。
【００３７】
配線Ｐ１４（第１配線）は、第１のライン部Ｌ４と、第１のライン部Ｌ４の一方の端部（上側端部）に配置され、第２の側面９２側に拡幅された第１のパッド部Ｐ４とを備えている。
配線Ｐ１３（第２配線）は、第１のライン部Ｌ４に隣接する第２のライン部Ｌ３と、第２のライン部Ｌ３の他方の端部（下側端部）に配置され、第１の側面９１側に拡幅された第２のパッド部Ｐ３とを備えている。
配線Ｐ１５（第３配線）は、第２のライン部Ｌ３に隣接する第３のライン部Ｌ５と、第３のライン部Ｌ５の他方の端部（下側端部）に配置され、第２の側面９２側に拡幅された第３のパッド部Ｐ５とを備えている。
配線Ｐ１６（第４配線）は、第３のライン部Ｌ５に隣接する第４のライン部Ｌ６と、第４のライン部Ｌ６の一方の端部（上側端部）に配置され、第１の側面９１側に拡幅された第４のパッド部Ｐ６とを備えている。
【００３８】
また、本実施形態においては、図１０（ａ）に示すように、配線ユニット１１の配線Ｐ１６に隣接して、第１の側面９１と第２の側面９２で規定される解像限界未満の幅で第１の方向（Ｙ方向）に延在するライン部Ｌ８、Ｌ７と、ライン部Ｌ８、Ｌ７の端部に配置されたパッド部Ｐ８、Ｐ７とを各々備える２本の配線（縁部配線）Ｐ１８、Ｐ１７が備えられている。この２本の配線（縁部配線）Ｐ１８、Ｐ１７は、第１配線パターン１０ＡのＸ方向縁部を形成するものである。
【００３９】
配線Ｐ１８（第５配線）は、第１配線パターン１０Ａを構成する複数の配線Ｐ１１〜Ｐ１８のうち、図１０（ａ）において右端から一つ内側に配置されている。配線Ｐ１８（第５配線）は、第４のライン部Ｌ６に隣接する第５のライン部Ｌ８と、第５のライン部Ｌ８の一方の端部（上側端部）に配置され、第２の側面９２側に拡幅された第５のパッド部Ｐ８とを備えている。配線Ｐ１８を構成するパッド部Ｐ８は、他のパッド部Ｐ１〜Ｐ７よりも縦、横共に大きいものとなっており、パッド部Ｐ８の幅は、配線の各ライン部の幅Ｄ１の４倍となっている。
【００４０】
配線Ｐ１７（第６配線）は、第１配線パターン１０Ａを構成する複数の配線Ｐ１１〜Ｐ１８のうち、図１０（ａ）において最も右端に配置されている。配線Ｐ１７（第６配線）は、第５のライン部Ｌ８に隣接する第６のライン部Ｌ７と、第６のライン部Ｌ７の他方の端部（下側端部）に配置され、第１の側面９１側に拡幅された第６のパッド部Ｐ７とを備えている。
【００４１】
また、本実施形態においては、第１配線パターン１０Ａを構成する複数の配線Ｐ１１〜Ｐ１８のうち、図１０（ａ）において最も左端に配置されている配線Ｐ１１は、ライン部Ｌ１のパッド部Ｐ１のない側の端部が、他の配線のライン部（Ｌ３、Ｌ５、Ｌ７など）の端部よりも外側に延長されて位置している。
【００４２】
本実施形態の配線パターン１０は、図１０（ｂ）に示すように、半導体基板１００上に形成されたシリコン酸化膜などからなる絶縁膜８上に設けられたものである。配線パターン１０を構成する各配線Ｐ１１〜Ｐ１８、Ｌ１０〜Ｌ１４は、タングステン膜などからなる配線層４上にシリコン窒化膜などからなる第１マスク層３が積層された構造となっている。本実施形態では配線層４の材料として、タングステンを例に挙げたが、配線層４の材料として他の金属や金属化合物、もしくは不純物含有シリコンなどであっても適用することができる。
【００４３】
配線パターン１０を構成する各配線Ｐ１１〜Ｐ１８、Ｌ１０〜Ｌ１４は、メモリ半導体装置のワード線またはビット線として用いることができる。絶縁膜８は、各配線Ｐ１１〜Ｐ１８、Ｌ１０〜Ｌ１４をワード線として用いる場合、ゲート絶縁膜として用いられ、各配線Ｐ１１〜Ｐ１８、Ｌ１０〜Ｌ１４をビット線として用いる場合、下層配線と絶縁分離する層間絶縁膜となり得るものである。
【００４４】
＜データ処理システム＞
図１２は、本発明の好ましい実施形態によるメモリ半導体装置を用いたデータ処理システム４００の構成を示すブロック図であり、本実施形態によるメモリ半導体装置がＤＲＡＭである場合を示している。
【００４５】
図１２に示すデータ処理システム４００は、データプロセッサ４２０と、本実施形態によるＤＲＡＭ４６０が、システムバス４１０を介して相互に接続された構成を有している。データプロセッサ４２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されない。図１２においては簡単のため、システムバス４１０を介してデータプロセッサ４２０とＤＲＡＭ４６０とが接続されているが、システムバス４１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００４６】
また、図１２には、簡単のためシステムバス４１０が１組しか描かれていないが、必要に応じ、コネクタなどを介しシリアルないしパラレルに設けられていても構わない。
また、図１２に示すデータ処理システム４００では、ストレージデバイス４３０、Ｉ／Ｏデバイス４４０、ＲＯＭ４５０がシステムバス４１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００４７】
ストレージデバイス４３０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス４４０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。また、Ｉ／Ｏデバイス４４０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。さらに、図１２に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、１又は２以上の構成要素が複数個設けられていても構わない。
【００４８】
＜配線パターンの形成方法＞
本実施形態では、解像限界未満の寸法を有する複数の配線Ｐ１１〜Ｐ１８を含む第１配線パターン１０Ａの設けられたメモリセル領域（第１配線パターン形成領域）と、解像限界以上の寸法を有する複数の配線Ｌ１０〜Ｌ１５からなる第２配線パターン１０Ｂの設けられた周辺回路領域（第２配線パターン形成領域）とを有する図１０に示す配線パターン１０を形成する方法を例に挙げて、本発明の配線パターンの形成方法を説明する。
本実施形態の配線パターンの形成方法では、第１リソグラフィ工程と、第１リソグラフィ工程の後に実施される第２リソグラフィ工程とを行うことにより、第１配線パターン１０Ａを形成し、第２リソグラフィ工程を行うことにより、第１配線パターン１０Ａと同時に第２配線パターン１０Ｂを形成する。
【００４９】
本実施形態では、第１リソグラフィ工程を行う前に、半導体基板１００上に形成されたシリコン酸化膜などからなる絶縁膜８上に、タングステン膜などからなる配線層４と、シリコン窒化膜からなる第１マスク層３と、シリコン膜などからなる第２マスク層２（下層材料層）とを順次形成する。
第２マスク層２となるシリコン層２は、例えば、モノシランを原料ガスとし、成膜温度を５３０℃とするＬＰ−ＣＶＤ法を用いて形成できる。この成膜温度で形成したシリコン膜は非晶質状態となる。原料ガスには、ジシラン（Ｓｉ２Ｈ６）を用いてもよい。ジシランは反応性に優れており、モノシランに比べて成膜速度を向上させることができる。
【００５０】
（第１リソグラフィ工程）
次に、第１リソグラフィ工程を行う。第１リソグラフィ工程では、まず、図１（ａ）に示すように、メモリセル領域（第１配線パターン形成領域）に第１ホトレジストパターン１を形成する。図１（ｂ）の断面図に示されるように、第１ホトレジストパターン１は、溝１１ａとスペース１２ａとで構成される溝パターンである。図１（ｃ）は、第１ホトレジストパターン１の拡大図である。
【００５１】
第１ホトレジストパターン１は、図１（ａ）に示すように、平面視略Ｌ字型の溝からなる複数の第１Ｌ型パターン２１、２２、２３、２４を有している。ここでＬ型とは、上下左右に向きが逆転している上下逆Ｌ型および左右逆Ｌ型も含めた総称として用いることとする。
【００５２】
各々の第１Ｌ型パターンは、ライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７と、各ライン部の一方の端部の幅が片側のみ拡げられてなるパッド部Ｐ２２、Ｐ３３、Ｐ６６、Ｐ７７とを有している。図１（ｂ）に示すライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７の各々のラインアンドスペースのピッチＣ２の寸法は、図１０（ｂ）に示す第１配線パターン１０Ａを構成する配線Ｐ１１〜Ｐ１８のライン部Ｌ１〜Ｌ８のラインアンドスペースのピッチＣ１の寸法の２倍とされている。したがって、ライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７のピッチＣ２は、図１０（ｂ）に示すライン部Ｌ１〜Ｌ８の幅Ｄ１の４倍とされている。
【００５３】
なお、本実施形態では、図１に示す例として、図１０に示す第１配線パターン１０Ａの形状に対応させるために、第１ホトレジストパターン１を４つの第１Ｌ型パターンを有するものとしたが、第１ホトレジストパターン１を構成する第１Ｌ型パターンの数は、４つに限定されるものではなく、形成する第１配線パターン１０Ａの形状に応じて決定される。
【００５４】
以下、図１（ｃ）を用いて、第１ホトレジストパターン１の形状について、さらに詳細に説明する。
第１ホトレジストパターン１では、１つ離れて隣の第１Ｌ型パターン（図１（ｃ）においては、第１Ｌ型パターン２１と２３、または第１Ｌ型パターン２２と２４）同士が同形状とされている。また、各第１Ｌ型パターン２１〜２４の配置は、各々隣合う第１Ｌ型パターンが上下反転パターンで構成され、隣合う一方の第１Ｌ型パターンに対して隣合う他方の第１Ｌ型パターンがライン部のピッチＣ２の寸法分だけＸ方向にずらされると共に、隣合う他方の第１Ｌ型パターンが隣合う一方の第１Ｌ型パターンと重ならないように、少なくとも図１０（ｂ）に示すライン部の幅Ｄ１以上の間隔を有してＹ方向にずらされている。ここで、Ｙ方向はライン部の長手方向であり、Ｘ方向はＹ方向に垂直な方向である。
【００５５】
第１Ｌ型パターン２１〜２４は、Ｘ方向に等しい間隔で繰り返し連続して並べられている。また、パッド部Ｐ３３、Ｐ６６、Ｐ７７は、一辺となる１ｅ部分が対向するライン部Ｌ２２、Ｌ３３、Ｌ６６の端部１ｄに対して少なくともライン部の幅Ｄ１以上の間隔を有してＹ方向の外側に配置されている。図１（ｃ）において最左端に位置するパッド部Ｐ２２については、第１ホトレジストパターン１の形成段階では隣合うライン部は存在していない。
【００５６】
また、隣合う第１Ｌ型パターンのパッド部は、対応するライン部に対して各々Ｙ方向の異なる端部に配置されている。また、全ての第１Ｌ型パターン２１〜２４のパッド部におけるライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７の幅の広げられた側が同じ方向に揃えられている。本実施例では、全て図１（ｃ）における左側に拡幅されているが、全て右側であっても構わない。このように、隣接する第１Ｌ型パターンが各々上下反転しており、パッド部が同じ方向に拡幅することが本発明のパターン形成方法においては必須の構成である。
【００５７】
より具体的に、例えば、第１Ｌ型パターン２１〜２４のうち図１（ａ）における左から２番目の第１Ｌ型パターン２２に着目して説明すると、パッド部Ｐ３３は、隣合う第１Ｌ型パターン２１、２３のライン部Ｌ２２、Ｌ６６の他方の端部１ｄよりもＹ方向の外側に配置されている。そして、ライン部Ｌ２２の端部１ｄと、それに対向するパッド部Ｐ３３の一辺１ｅとが、少なくともライン部の幅Ｄ１以上の寸法を有する間隔１ｆを介して離間している。また、パッド部Ｐ３３は、図１（ｃ）におけるライン部Ｌ３３の下端に配置されているが、隣合う第１Ｌ型パターン２１、２３のパッド部Ｐ２２、Ｐ６６は、図１（ｃ）におけるライン部Ｌ２２、Ｌ６６上端に配置されており、第１Ｌ型パターン２２と第１Ｌ型パターン２１、２３とでは、パッド部がライン部のＹ方向の異なる端部に配置されている。
【００５８】
さらに、本実施形態においては、図１０に示す第１配線パターン１０Ａに含まれる配線Ｐ１１〜Ｐ１８のライン部Ｌ１〜Ｌ８各々の幅が、第１Ｌ型パターンのライン部における隣合う第１Ｌ型パターン間の距離Ｄ１とされている。
本実施形態においては、隣合う第１Ｌ型パターンの間隔は、第１ホトレジストパターン１を形成した段階で既に解像限界未満の寸法となっているが、このような第１ホトレジストパターン１は、例えばホトレジストスリミング法を用いて形成することができる。さらに、次の工程である第２マスク層２をエッチングする工程において第１ホトレジストパターン１の寸法の微調整を付加することができる。
【００５９】
また、本実施形態においては、各第１Ｌ型パターンのパッド部（例えばＰ２２）と、１つ離れて隣の第１Ｌ型パターンのパッド部（例えばＰ６６）との間の距離Ｄ２が、図１０に示す第１配線パターン１０Ａに含まれる配線Ｐ１１〜Ｐ１８のパッド部（例えばＰ４）の幅Ｄ２とされている。
【００６０】
本実施形態において、第１パターン形成領域は、図１（ａ）において符号Ｍ１１で示される矩形領域である。第１パターン形成領域Ｍ１１は、図１（ｃ）に示すように、最左端に位置する第１Ｌ型パターン２１におけるパッド部Ｐ２２の左上頂点（Ｘ１、Ｙ１）と、最右端に位置する第１Ｌ型パターン２４におけるパッド部Ｐ７７の右下頂点（Ｘ２、Ｙ２）とを含む矩形領域となる。本実施形態では、４本の第１Ｌ型パターンが存在する場合を例に用いているが、例えば第１Ｌ型パターンが数百本存在する場合であっても同じである。
【００６１】
続いて、図２に示すように、上記の第１ホトレジストパターン１をマスクとして、ドライエッチング法などを用いて第２マスク層２（下層材料層）をエッチングし、図２（ｂ）に示すように、第２マスク層２に第１元パターン１Ｐを形成する（第１エッチング工程）。次に、第１ホトレジストパターン１をウェットエッチング法などにより除去する。このことにより、図２に示すように、第２マスク溝２ａからなる４つの第２Ｌ型パターンを有する第１元パターン１Ｐが形成され、図２（ｂ）に示すように、第２マスク溝２ａの底面に第１マスク層３が露出される。なお、第２Ｌ型パターンは、マスクとして用いた第１ホトレジストパターン１の第１Ｌ型パターンの形状とほぼ同じであるが、第２マスク層２をエッチングすることによる加工変位や第２マスク溝２ａの間隔微調整の付加などにより完全に同じにはならないので、第２マスク層２に転写された第１元パターン１Ｐは第２Ｌ型パターンとして区別している。
【００６２】
次に、第１元パターンが形成された第２マスク層２に加工処理を施し、解像限界未満の寸法を有する第２元パターンを形成する。
第２元パターンを形成する工程では、まず、図３に示すように、第２マスク溝２ａのライン部が埋まらない所定の膜厚で、第２マスク層２とは異なる材質からなるサイドウォール層５を全面に形成する。
【００６３】
本発明においては、サイドウォール層５の膜厚制御が最終のパターン形成に大きく影響するので、ステップカバレージが良く、且つ膜厚制御性に優れた低圧雰囲気の熱ＣＶＤ（ＬＰ−ＣＶＤ：Low Pressure-Chemical Vapor Deposition）法を用いてサイドウォール層５を形成することが望ましい。また、サイドウォール層５は、第２マスク層２とはエッチング速度の異なる材質の膜である必要がある。例えば、第２マスク層２としてシリコン膜を用いる場合には、サイドウォール層５としてシリコン酸化膜を用いることができる。ステップカバレージが良く、膜厚制御性の良いシリコン酸化膜は、原料ガスとしてモノシラン（ＳｉＨ４）を、酸化ガスとして亜酸化窒素（Ｎ２Ｏ）を用い、温度７００〜８００（℃）、圧力０．１〜２．０（Ｔｏｒｒ）の範囲を条件とするＬＰ−ＣＶＤ法により形成することができる。原料ガスとしてジクロロシラン（ＳｉＨ２Ｃｌ２）を用いると、サイドウォール層５の膜厚をより高精度で制御できる。また、シリコン酸化膜を形成する方法としては、原料ガスの供給、排気と酸化ガスの供給、排気を繰り返して１原子層ずつ膜形成を行うＡＬＤ（Atomic Layer Deposition）法を用いることも膜厚制御性を向上させる上で有効である。ＡＬＤ法では４００℃程度の低温で成膜可能であるので、製造工程における熱負荷を低減し、既に半導体基板表面に形成されているトランジスタの特性劣化を抑制できる。ＡＬＤ法でシリコン酸化膜を形成する場合には、原料ガスとしてジメチルアミノシラン（H３Ｓｉ（Ｎ（ＣＨ３）２））、ジスジメチルアミノシラン（Ｈ２Ｓｉ（Ｎ（ＣＨ３）２）２）、トリスジメチルアミノシラン（ＨＳｉ（Ｎ（ＣＨ３）２）３）、テトラキスジメチルアミノシラン（Ｓｉ（Ｎ（ＣＨ３）２）４）などから選択される有機原料ガスを用い、酸化ガスとして、オゾン（Ｏ３）、水蒸気（Ｈ２Ｏ）、酸素ラジカルなどを用いることができる。
【００６４】
次に、図４に示すように、ドライエッチング法などを用いてサイドウォール層５をエッチバックすることにより、第２マスク溝２ａの側壁にサイドウォール５１を形成する。これにより、図４（ｂ）において符号２ｂで示すように、第２マスク溝２ａは一部が埋められたものとなる。本実施形態においては、サイドウォール５１の厚さは、サイドウォール層５の膜厚で決まるので高精度に制御することができる。
【００６５】
このようにしてサイドウォール５１を形成した後、図５に示すように、第２マスク溝２ａが全て埋まる膜厚で、第２マスク層２ａと同じ材質からなる第３マスク層６を形成する。第２マスク層２がシリコン膜である場合、ＣＶＤ（Chemical Vapor Deposition）法などを用いてシリコン膜からなる第３マスク層６を形成することが好ましい。第３マスク層６を形成するシリコン膜としては、多結晶シリコン膜（ポリシリコン膜）、あるいは非晶質シリコン膜を用いることができる。成膜後の表面平坦性がよく結晶粒界に起因する加工のばらつきを抑制できるので、多結晶シリコン膜よりも非晶質シリコン膜の方がより好ましい。
【００６６】
なお、図５（ｂ）には、第２マスク溝２ａのライン部の断面図が示されているが、第３マスク層６は、第２マスク溝２ａのライン部内だけでなく、ライン部に接続するパッド部内も完全に埋め込むように形成する。
【００６７】
次に、図６に示すように、サイドウォール５１の上部が露出するように、ドライエッチング法などを用いて第３マスク層６および第２マスク層２をエッチバックする。このことにより、サイドウォール５１の上部が露出されると同時に、サイドウォール５１で囲まれた領域に埋設された第３マスク層６１が形成される。本実施形態では、第３マスク層６と第２マスク層２とが同じ材質からなるものとされているので、第３マスク層６と第２マスク層２とのエッチング速度を均一化することができる。このため、図６（ｂ）に示すように、埋設された第３マスク層６１と第２マスク層２のエッチバック後の表面の位置を同じにして残存させて、サイドウォール５１の上部のみを露出させることができる。
【００６８】
次に、上部が露出したサイドウォール５１を、フッ酸（ＨＦ）含有溶液を用いたウェットエッチング法などにより選択的に除去して、図７に示すように、第３マスク層６１と第２マスク層２で挟まれるトレンチＴ１１を形成する。これにより、第１元パターン１Ｐの外周に沿って内側にトレンチＴ１１を有する第２元パターン２Ｐが形成される。
【００６９】
第２元パターン２Ｐは、図７（ａ）に示すように４つの第３Ｌ型パターン７１、７２、７３、７４を有する。４つの第３Ｌ型パターン７１、７２、７３、７４は、第３マスク層６１からなるものであり、解像限界未満の寸法の幅を有するライン部Ｌ２３、Ｌ３３ａ、Ｌ６３、Ｌ７３と、各々のライン部に接続するパッド部Ｐ２３、Ｐ３３ａ、Ｐ６３、Ｐ７３とを備えている。４つの第３Ｌ型パターン７１、７２、７３、７４は、図２（ａ）に示す第１元パターン１Ｐの４つの第２Ｌ型パターンを、各々、全体にトレンチＴ１１の幅分だけ内側に縮小してなるものである。
【００７０】
これら４つの第３Ｌ型パターン７１、７２、７３、７４は、図１０（ａ）に示されている解像限界未満の寸法の幅を有するライン部Ｌ２、Ｌ３、Ｌ６、Ｌ７と、各々のライン部に接続するパッド部Ｐ２、Ｐ３、Ｐ６、Ｐ７とからなる配線Ｐ１２、Ｐ１３、Ｐ１６、Ｐ１７となるものである。なお、第２元パターン２Ｐを形成した段階では、図１０に示されている配線Ｐ１１、Ｐ１４、Ｐ１５、Ｐ１８に対応するパターンは形成されていない。
【００７１】
（第２リソグラフィ工程）
次に、第２リソグラフィ工程を行う。第２リソグラフィ工程では、まず、図８に示すように、第２元パターン２Ｐの形成された半導体基板上に、第２ホトレジストパターン７を形成する。第２ホトレジストパターン７は、第１配線パターン形成領域（図１（ａ）および図１（ｃ）において符号Ｍ１１で示される第１ホトレジストパターン１で規定される矩形領域）の全体を覆い、所定の部分に開口を有する一体化パターンと、周辺回路領域となる第２配線パターン形成領域に一体化パターンと同時に形成された解像限界以上の寸法を有する通常パターンとからなる。
【００７２】
一体化パターンは図１０に示す第１配線パターン１０Ａを形成するためのものであり、通常パターンは第２配線パターン１０Ｂを形成するためのものである。本実施形態においては、第２リソグラフィ工程において、一体化パターンと通常パターンとを有する第２ホトレジストパターン７を形成しているので、最終的に第１配線パターン１０Ａと第２配線パターン１０Ｂとからなる所望の配線パターン１０が同時に形成される。
【００７３】
一体化パターンには、図８（ａ）に示すように、規則的に３つの開口Ｗ１、Ｗ２、Ｗ３が設けられている。これらの開口Ｗ１、Ｗ２、Ｗ３は、第２マスク層２を分断して、図７に示した第２元パターン２Ｐを形成した段階では形成されていない図１０（ａ）に示す配線Ｐ１１、Ｐ１４、Ｐ１５、Ｐ１８に対応するパターンを出現させ、配線Ｐ１１〜配線Ｐ１８の形状に対応するパターンを形成することを目的とするものである。
【００７４】
図８（ａ）に示すように、各開口W１、Ｗ２、Ｗ３内には、第１ホトレジストパターン１を構成する第１Ｌ型パターン２１、２２、２３、２４（図１（ｃ）参照）のライン部の端部１ｄと、隣合う第１Ｌ型パターンのパッド部の縁部１ｅとに挟まれた領域１ｆが配置されている。例えば、Ｗ１に注目すると、図１（ｃ）における第１Ｌ型パターン２２のライン部Ｌ３３の端部１ｄと、隣合う第１Ｌ型パターン２３のパッド部Ｐ６６の縁部１ｅとに挟まれた領域１ｆが配置されている。
【００７５】
さらに、図７（ａ）を用いて観点を変えると、例えば、開口W１は、第２元パターン２Ｐの各々隣接する任意の第３Ｌ型パターン７１、７２、７３、７４のうち第３Ｌ型パターン７２、７３において、一方の第３Ｌ型パターン７２のパッド部Ｐ３３ａの反対側に位置するライン部Ｌ３３ａの端部を含む水平線と、ライン部Ｌ３３ａの端部を含む水平線に対向する他方の第３Ｌ型パターン７３のパッド部Ｐ６３の端部を含む水平線と、一方の第３Ｌ型パターン７２のライン部Ｌ３３ａが拡幅する側の垂直方向ライン部Ｌ３３ａ端部を含む垂直線と、他方の第３Ｌ型パターン７３のライン部Ｌ６３が拡幅する側の垂直方向ライン部Ｌ６３にトレンチＴ１１を介して対向する第２マスク層２の縁部を含む垂直線とで囲まれた領域を露出させるものである。
【００７６】
図８（ａ）に示す第２ホトレジストパターン７の一体化パターンの形成領域は、図７（ａ）において符号Ｍ１２で示される領域であり、図１０（ａ）に示す８本の配線Ｐ１１〜Ｐ１８を含む第１パターン形成領域（メモリセル領域）を規定するものである。図８（ａ）に示すように、一体化パターンは、ライン部の延在方向に直交する方向（Ｘ方向）に沿う輪郭７ｃおよびライン部の延在方向（Ｙ方向）に沿う輪郭７ｄで囲まれている。
【００７７】
Ｘ方向に沿う輪郭７ｃの上方の縁部は、図１０に示すパッド部Ｐ２、Ｐ４、Ｐ６、Ｐ８の端部の位置と揃えられており、Ｘ方向に沿う輪郭７ｃの下方の縁部は、図１０に示すパッド部Ｐ１、Ｐ３、Ｐ５、Ｐ７の端部の位置と揃えられている。また、輪郭７ｃの上方および下方の縁部は、図１（ｃ）に示す第１ホトレジストパターン１を構成する第１Ｌ型パターン２１〜２４のパッド部Ｐ２２、Ｐ６６、Ｐ３３、Ｐ７７の縁部１ｃよりも、サイドウォール５１を除去して形成したトレンチＴ１１の幅分だけ内側に配置されている。すなわち、図８（ａ）に示す輪郭７ｃの縁部は、図７（ａ）に示す第３Ｌ型パターン７１、７２、７３、７４のパッド部Ｐ２３、Ｐ６３、Ｐ３３ａ、Ｐ７３のＹ方向の端部の位置と揃えられており、輪郭７ｃの一部が第３マスク層６１の輪郭に沿うものとされている。
【００７８】
また、図８に示すＹ方向に沿う輪郭７ｄの縁部は、図１０に示す第１配線パターン１０Ａのうち、最も外側に配置された配線Ｐ１１、Ｐ１７の形状を規定するものとされている。また、本実施形態においては、Ｙ方向に沿う輪郭７ｄの図８（ａ）における左側縁部は、図７（ａ）に示した第２元パターン２Ｐのうち、最も左端に位置する第３Ｌ型パターン７１のパッド部Ｐ２３の左端部の位置と揃えられている。また、Ｙ方向に沿う輪郭７ｄの図８（ａ）における右側縁部は、図１（ｃ）に示した第１ホトレジストパターン１のうち、最右端に位置する第１Ｌ型パターン２４の右端部の位置と揃えられている。
【００７９】
図８（ａ）に示す第２ホトレジストパターン７の一体化パターンは、図１に示す第１配線パターン形成領域Ｍ１１に対して、左辺、上辺、下辺の３辺がトレンチＴ１１の幅分だけ内側に位置し、右辺のみ第１配線パターン形成領域Ｍ１１の右辺と同じ位置である矩形領域を覆うものである。すなわち、第２ホトレジストパターン７の一体化パターンの形成領域Ｍ１２は、図７（ａ）において最も左端に位置する第３Ｌ型パターン７１のパッド部Ｐ２３の頂点（Ｘ３、Ｙ３）と、最も右端に位置する第３Ｌ型パターン７４のパッド部Ｐ７３の頂点をトレンチＴ１１の幅分Ｘ方向にシフトさせた点（Ｘ４、Ｙ４）とを２つの頂点とする矩形を覆う領域となる。
【００８０】
一方、図８（ａ）に示す第２配線パターン形成領域に形成された第２ホトレジストパターン７の通常パターンは、第２リソグラフィ工程において一体化パターンと同時に形成できれば、いかなる形状であってもよく、特に制約はない。
【００８１】
続いて、図９に示すように、第２ホトレジストパターン７をマスクとして、表面の露出している第２マスク層２をドライエッチング法などにより除去する（第２エッチング工程）。その後、第２ホトレジストパターン７をウェットエッチング法などにより除去する。このことにより、第１配線パターン形成領域には解像限界未満の寸法を有するライン部Ｌ１〜Ｌ８と、ライン部の一方の端部に配置されるパッド部Ｐ１〜Ｐ８を備え、第２マスク層２または第３マスク層６１からなる各々独立したＬ型パターンである複数の配線Ｐ１１〜Ｐ１８を含む第１配線パターン１０Ａが形成されると同時に、第２配線パターン形成領域には第２マスク層２からなる解像限界以上の寸法を有する配線Ｌ１０〜Ｌ１４からなる第２配線パターン１０Ｂが形成される。
【００８２】
この段階で、図１０に示す配線パターン１０に相当するパターンが形成される。前にも述べたように、第２配線パターン１０Ｂを構成する配線Ｌ１０〜Ｌ１４は、説明の便宜上、各図の右側領域にのみ示されているが、これに限るものではなく、第１配線パターン１０Ａの形成されている第１配線パターン形成領域Ｍ１１以外の領域に形成し得るものである。
【００８３】
本実施形態においては、図８に示した第２ホトレジストパターン７のうち、第１配線パターン形成領域Ｍ１１に形成される一体化パターンの輪郭７ｃ、７ｄの一部が、第３マスク層６１の輪郭に沿うものとされており、第２ホトレジストパターン７の形成されている領域よりも平面視外側に第３マスク層６１が配置されていないので、第３マスク層６１が第２ホトレジストパターン７をマスクとしたパターニングによって除去されることはない。
【００８４】
なお、第２ホトレジストパターン７をマスクとしたパターニングを行う前の段階、すなわち第２元パターン２Ｐを形成した段階では、第１ホトレジストパターン１をマスクとしてパターニングされた第２マスク層２は、図７（ａ）に示すように、分断されておらず、第２マスク溝２ａの外側で枠状につながって連続したものとなっている。
【００８５】
本実施形態においては、図８（ａ）に示すように、第１配線パターン形成領域Ｍ１１に形成される第２ホトレジストパターン７（一体化パターン）が一体化された１つのパターンであり、Ｘ方向に沿う輪郭７ｃの上方の縁部が、図７（ａ）に示す第３Ｌ型パターン７１、７３のパッド部Ｐ２３、Ｐ６３の端部の位置と揃えられ、Ｘ方向に沿う輪郭７ｃの下方の縁部が、第３Ｌ型パターン７２、７４のパッド部Ｐ３３ａ、Ｐ７３の端部の位置と揃えられており、第２ホトレジストパターン７をマスクとしたパターニングによって、第１配線パターン１０Ａを構成する８本の配線Ｐ１１〜Ｐ１８の下辺に位置するパッド部Ｐ１、Ｐ３、Ｐ５、Ｐ７および上辺に位置するパッド部Ｐ２、Ｐ４、Ｐ６、Ｐ８の端部の位置を揃えることが可能となる。
【００８６】
さらに、本実施形態においては、図８（ａ）に示すように、第１配線パターン形成領域Ｍ１１に形成される一体化された第２ホトレジストパターン７（一体化パターン）の所定の位置に、開口Ｗ１、Ｗ２、Ｗ３が設けられている。各開口内には、図１（ｃ）に示した第１Ｌ型パターンのライン部Ｌ２２、Ｌ３３、Ｌ６６の各々の端部１ｄと、それに対向するパッド部Ｐ３３、Ｐ６６、Ｐ７７各々の内側縁部１ｅとに挟まれた領域１ｆが露出しているので、第２ホトレジストパターン７をマスクとして第２マスク層２をエッチングすることにより、第１Ｌ型パターン２１〜２４間に対応する領域においてライン部につながっている第２マスク層２が、上記の領域１ｆで分離される。具体的には、例えば、開口Ｗ１内に露出する第２マスク層２をエッチングすることにより、図９（ａ）に示したパッド部Ｐ４とライン部Ｌ５とが分離される。同じく、開口Ｗ２においてはパッド部Ｐ１とライン部Ｌ４とが分離され、開口Ｗ３においてはパッド部Ｐ７とライン部Ｌ６とが分離されて、各々独立したＬ型パターンである配線Ｐ１１〜Ｐ１８が形成される。
【００８７】
次に、本実施形態では、図１０に示すように、図９に示す第１配線パターン１０Ａおよび第２配線パターン１０Ｂを、第２マスク層２または第３マスク層６１の下層に配置されている配線層４に転写する。すなわち、第１配線パターン１０Ａおよび第２配線パターン１０Ｂをマスクとして、ドライエッチング法などを用いて第１マスク層３をエッチングすることにより、残存する第１マスク層３からなる第１配線パターン１０Ａおよび第２配線パターン１０Ｂを形成する。その後、第１マスク層３からなる第１配線パターン１０Ａおよび第２配線パターン１０Ｂをマスクとして、ドライエッチング法などにより配線層４をエッチングして、第１配線パターン１０Ａおよび第２配線パターン１０Ｂを配線層４に転写する。
このことにより、図１０に示すように、第１配線パターン形成領域Ｍ１１（メモリセル領域）に配線Ｐ１１〜Ｐ１８を含む第１配線パターン１０Ａが形成されると同時に、第２配線パターン形成領域（周辺回路領域）に配線Ｌ１０〜Ｌ１４からなる第２配線パターン１０Ｂが形成される。
【００８８】
本実施形態の配線パターン形成方法は、解像限界未満の寸法を有する複数の配線Ｐ１１〜Ｐ１８を含む第１配線パターン１０Ａの設けられた第１配線パターン形成領域Ｍ１１と、解像限界以上の寸法を有する複数の配線Ｌ１０〜Ｌ１４からなる第２配線パターン１０Ｂの設けられた第２配線パターン形成領域とを有する配線パターン１０の形成方法であって、第１リソグラフィ工程と、第１リソグラフィ工程の後に実施される第２リソグラフィ工程とを行うことにより第１配線パターン１０Ａを形成し、第２リソグラフィ工程を行うことにより第１配線パターン１０Ａと同時に第２配線パターン１０Ｂを形成するので、第１配線パターン１０Ａと同時に第２配線パターン１０Ｂが得られる。
【００８９】
また、本実施形態の配線パターン形成方法においては、第１配線パターン１０Ａを、第１リソグラフィ工程と第１リソグラフィ工程の後に実施される第２リソグラフィ工程とを行うことにより形成しており、第１のリソグラフィ工程において、第１元パターンの形成された第２マスク層２に対してサイドウォール５１の形成および除去を行っている。したがって、第２のリソグラフィ工程を、サイドウォールの形成などの工程を行う必要のない通常のリソグラフィ工程とすることができ、第２リソグラフィ工程を行うことにより、第１配線パターン１０Ａと第２配線パターン１０Ｂとを同時に形成できる。
【００９０】
また、本実施形態の配線パターン形成方法では、第１のリソグラフィ工程において、第１配線パターン形成領域Ｍ１１に、４つの第２Ｌ型パターンを有する第１元パターン１Ｐを形成したので、第２のリソグラフィ工程を行うことにより、８本のＬ型パターンである配線Ｐ１１〜Ｐ１８が生成される。すなわち、本実施形態の配線パターン形成方法によれば、第１のリソグラフィ工程と第２のリソグラフィ工程とを行うことにより、第１元パターン１Ｐの２倍の数で、ライン部のみならずパッド部も備える配線Ｐ１１〜Ｐ１８を生成できる。また、本実施形態では、パッド部分も含んでＳＡＤＰ法を実施しているので、従来技術において行っていた配線部分を形成した後にパッド部分を形成する工程が不要となり、工程を大幅に簡略できるし、配線部分とパッド部分との位置合わせが不十分となって隣接パターンが接続してしまうという問題を回避することができる。
【００９１】
本実施形態の配線パターン形成方法では、第１元パターン１Ｐとして、ライン部と、前記ライン部の一方の端部の幅が片側のみ拡げられてなるパッド部とを有する複数の第２Ｌ型パターンを有し、複数の第２Ｌ型パターンがライン部の長さ方向に直交する方向に並べられ、パッド部が隣合う第２Ｌ型パターンのライン部の他方の端部よりもライン部の長さ方向の外側に配置され、隣合う第２Ｌ型パターンのパッド部がライン部の長さ方向の異なる端部に配置されているものを用い、第２ホトレジストパターン７として、内側に開口Ｗ１、Ｗ２、Ｗ３の設けられた一体化パターンと通常パターンとを有し、第２Ｌ型パターンのライン部の他方の端部と、隣合う第２Ｌ型パターンのパッド部のライン部の長さ方向に直交する方向に延在する部分の内側の縁部とに挟まれた領域が、各開口Ｗ１、Ｗ２、Ｗ３内に配置されているものを用いているので、配線Ｐ１１〜Ｐ１８が解像限界を超えた微細なパターンからなるライン部と、ライン部の一方の端部の幅が拡げられてなるパッド部とを有するものであっても、ＳＡＤＰ法を用いてライン部とパッド部とを同時に高精度で形成でき、ライン部とパッド部とを別々に形成する場合と比較して少ない製造工程で、パッド部を有しライン部を含む凸状の配線パターンを精度よく形成できる。
【００９２】
本実施形態の半導体装置は、解像限界未満の幅のライン部と前記ライン部の端部に配置されたパッド部とを各々備える４本の隣接する配線Ｐ１４、Ｐ１３、Ｐ１５、Ｐ１６からなる配線ユニット１１を含み、配線ユニット１１は、パッド部が隣合う配線のうち一方の配線のライン部の他方の端部よりもライン部の長さ方向の外側に配置され、４本の配線Ｐ１４、Ｐ１３、Ｐ１５、Ｐ１６のうち外側の配線Ｐ１４、Ｐ１６のパッド部Ｐ４、Ｐ６と内側の配線Ｐ１３、Ｐ１５のパッド部Ｐ３、Ｐ５とがライン部の長さ方向の異なる端部に配置され、外側の配線のパッド部Ｐ４、Ｐ６がライン部の幅を内側に向かって拡げてなるものであり、内側の配線のパッド部Ｐ３、Ｐ５がライン部の幅を前記外側に向かって拡げてなるものであるので、ライン部が解像限界を超えた微細なパターンからなるものであっても、ＳＡＤＰ法を用いてライン部とパッド部とを同時に高精度で形成でき、ライン部とパッド部とを別々に形成する場合と比較して少ない製造工程で高精度で形成できる配線パターン１０を有するものとなる。
【００９３】
また、本実施形態の配線パターンの形成方法では、第１リソグラフィ工程でメモリセル領域に形成される第１ホトレジストパターン１において、全ての第１Ｌ型パターン２１〜２４のパッド部Ｐ２２、Ｐ３３、Ｐ６６、Ｐ７７のライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７に対する拡幅方向が同じであり、各々のライン部における間隔Ｄ１が、第１配線パターン１０Ａのライン部の幅Ｄ１であり、各第１Ｌ型パターン２１〜２４のパッド部（例えばＰ２２）と、１つ離れて隣のパッド部（Ｐ６６）との間の距離Ｄ２が、第１配線パターン１０Ａのパッド部の幅Ｄ２とされているものであるので、第１配線パターン１０Ａのパッド部Ｐ１〜Ｐ８の幅が十分に確保され、しかも、第１配線パターン１０Ａのライン部Ｌ１〜Ｌ８におけるラインアンドスペースのピッチＣ１の寸法が、第１Ｌ型パターンのライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７のラインアンドスペースのピッチＣ２の寸法の半分である微細なパターンが等間隔である第１配線パターン１０Ａが得られる。
【００９４】
また、本実施形態の配線パターンの形成方法では、第２マスク層２と第３マスク層６１とが同じ材料からなるものであるので、第２マスク層２と第３マスク層６１とからなる第１配線パターン１０Ａをマスクとして第１マスク層３をエッチングする際において、第１配線パターン１０Ａのマスクの機能が平面的に均一なものとなり、その後に行われる配線層４をエッチングする工程を高精度で行うことができ、高精度で配線層４からなる第１配線パターン１０Ａを形成できる。
【００９５】
また、本実施形態の配線パターンの形成方法は、タングステン膜などの配線層４上に、シリコン窒化膜などからなる第１マスク層３とシリコン膜などからなる第２マスク層２とを順に形成する工程と、第１リソグラフィ工程で第１ホトレジストパターン１をマスクとして第２マスク層２をパターニングする工程であって、第１ホトレジストパターン１として、ライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７と、各々のライン部の一方の端部１ｃの幅が片側のみ拡げられてなるパッド部Ｐ２２、Ｐ３３、Ｐ６６、Ｐ７７とを有する第１Ｌ型パターン２１〜２４を有し、Ｘ方向に４つ並べられ、各々のパッド部が隣合う第１Ｌ型パターンのライン部の他方の端部１ｄよりもＹ方向の外側に配置され、隣合う第１Ｌ型パターンの各々のパッド部が対応するライン部に対してＹ方向の異なる端部に配置されているものを用いることにより、第２マスク層２に第１ホトレジストパターン１の形状に対応する第２マスク溝２ａを形成する工程と、第２マスク溝２ａの側壁にサイドウォール５１を形成し、サイドウォール５１に囲まれた領域に第２マスク層２と同じ材質からなる第３マスク層６１を埋設し、サイドウォール５１を除去する工程と、第２リソグラフィ工程により、メモリセル領域と周辺回路領域に形成される第２ホトレジストパターン７をマスクとして第２マスク層２をエッチングすることにより、メモリセル領域には第２マスク層２と第３マスク層６１とからなる解像限界未満の幅のライン部と前記ライン部の端部に配置されたパッド部とを有する配線を形成し、周辺回路領域には解像限界以上の通常配線を同時に形成する工程であって、メモリセル領域に形成される第２ホトレジストパターン７が、一体化された１つのパターンの所定の位置に開口Ｗ１、Ｗ２、Ｗ３が設けられてなり、第１Ｌ型パターン２１〜２４のライン部Ｌ２２、Ｌ３３、Ｌ６６の端部１ｄと、隣合う第１Ｌ型パターンのパッド部Ｐ３３、Ｐ６６、Ｐ７７のＸ方向に延在する部分の内側の縁部１ｅとに挟まれた領域１ｆが、各開口内に配置されているものである工程と、第２ホトレジストパターン７をマスクとして第１マスク層３、配線層４をエッチングすることにより、メモリセル領域に、ライン部Ｌ１〜Ｌ８と、ライン部に接続するパッド部Ｐ１〜Ｐ８とを同時に形成する工程とを備える方法であるので、配線パターン１０の第１配線パターン１０Ａが解像限界を超えた微細なパターンからなるライン部と、ライン部の一方の端部の幅が拡げられてなるパッド部とを有するものであっても、ＳＡＤＰ法を用いて、ライン部とパッド部とを同時に高精度で形成でき、ライン部とパッド部とを別々に形成する場合と比較して少ない製造工程で、ライン部Ｌ１〜Ｌ８とパッド部Ｐ１〜Ｐ８と有する凸状の配線を有する第１配線パターン１０Ａを精度よく形成できる。
【００９６】
なお、本実施形態では、第１配線パターン形成領域がメモリセル領域であり、第２配線パターン形成領域が周辺回路領域であるメモリ半導体装置を例に挙げて説明したが、本発明の配線パターン（半導体装置）の形成方法および半導体装置は、これに限るものではない。
【００９７】
また、図１１は、本発明の半導体装置の他の一例を説明するための図である。図１１に示す半導体装置は、メモリセル領域である第１配線パターン形成領域２００が、周辺回路領域である第２配線パターン形成領域２０１の中に複数存在する複合パターン３００を有する半導体装置の例を示した平面図である。なお、図１１においては、図面を見やすくするために、第１配線パターン形成領域２００に含まれている解像限界未満の寸法を有する複数の配線を含む第１配線パターンについての図示を省略している。図１１に示すように、半導体装置に複数の第１配線パターン形成領域２００が備えられている場合、複数の第１配線パターン形成領域２００に設けられている第１配線パターンは、それぞれ異なっていてもよいし、全て同じであってもよい。
また、第１配線パターン形成領域が第２配線パターン形成領域の中に複数存在する場合、第１配線パターン形成領域は、規則的に繰り返し配置されていてもよいし、不規則に配置されていてもよく、必要な領域に任意に配置できる。
【００９８】
また、本発明の半導体装置は、第１配線パターンの形成される第１配線パターン形成領域と、第２配線パターンの形成される第２配線パターン形成領域とがそれぞれ繰り返し配置された複合パターンを有するものであってもよい。この場合、繰り返し配置される第１配線パターン形成領域同士、および第２配線パターン形成領域同士は、各々同じ第１配線パターンまたは第２配線パターンであっても良いし、異なる配線パターンであっても良い。
【００９９】
「実施例１」
以下に示す配線パターンの形成方法により、図１０に示す配線パターン１０を形成した。
まず、図１に示すように、層間絶縁膜となるシリコン酸化膜からなる絶縁膜８の形成された半導体基板１００を用意した。なお、用意した半導体基板１００には、素子分離領域やトランジスタなどの形成された活性領域が、表面に形成されている。また、半導体基板１００の層間絶縁膜となるシリコン酸化膜には、最終的に形成される配線に接続するコンタクトプラグが適宜形成されている。
【０１００】
次に、このような半導体基板１００上に、配線層４となる厚み１００ｎｍのタングステン膜を形成し、タングステン膜上にＣＶＤ法を用いて第1マスク層３となる厚み１００ｎｍのシリコン窒化膜と第２マスク層２となる厚み１００ｎｍのシリコン膜とを順に形成した。
第２マスク層２となるシリコン膜は、モノシランを原料ガスとし、成膜温度を５３０℃とするＬＰ−ＣＶＤ法を用いて形成した。
【０１０１】
その後、第１リソグラフィ工程を行った。まず、第２マスク層２上にホトレジスト層を形成し、リソグラフィ工程を用いて、メモリセル領域となる第1配線パターン形成領域Ｍ１１に図１（ｃ）に示す第１Ｌ型パターン２１、２２、２３、２４を有する第１ホトレジストパターン１を形成した。
なお、第１ホトレジストパターン１のライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７のラインアンドスペースのピッチＣ２は１００ｎｍとし、各々のライン部間のスペースＤ１は２５ｎｍとした。したがって、各々のライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７の幅は７５ｎｍとなる。なお、本実施例ではリソグラフィで規定される最小加工寸法は５０ｎｍとした。
【０１０２】
続いて、図２に示すように、第１ホトレジストパターン１をマスクとして、第２マスク層２をドライエッチングし、第２マスク層２に第２マスク溝２ａからなる４つの第２Ｌ型パターンを有する第１元パターン１Ｐを形成した。その後、第１ホトレジストパターン１をウェットエッチング法により除去した。
次いで、図３に示すように、ＬＰ−ＣＶＤ法を用いて、厚さ２５ｎｍのシリコン酸化膜からなるサイドウォール層５を全面に形成した。サイドウォール層５の原料ガスとしてはモノシラン（ＳｉＨ４）を、酸化ガスとしては亜酸化窒素（Ｎ２Ｏ）を用い、温度７００〜８００（℃）、圧力０．１〜２．０（Ｔｏｒｒ）の範囲の条件とした。
【０１０３】
次に、図４に示すように、フッ素を含有するプラズマを用いた異方性ドライエッチング法によりサイドウォール層５をエッチバックし、第２マスク溝２ａの側壁に厚み２５ｎｍのサイドウォール５１を形成した。
【０１０４】
その後、図５に示すように、ＣＶＤ法を用いて、第２マスク溝２ａが全て埋まるように厚さ２００ｎｍのシリコン膜からなる第３マスク層６を形成した。
次に、図６に示すように、ドライエッチング法を用いて第３マスク層６および第２マスク層２をエッチバックすることにより、サイドウォール５１に囲まれた領域に埋設された第３マスク層６１を形成すると共に、サイドウォール５１の上部を露出させた。
【０１０５】
次に、図７に示すように、フッ酸含有溶液を用いたウェットエッチング法によりサイドウォール５１を選択的に除去し、シリコン窒化膜３の表面を露出させて、第３マスク層６１と第２マスク層２で挟まれるトレンチＴ１１を形成し、第１元パターン１Ｐの外周に沿って内側にトレンチＴ１１を有する第２元パターン２Ｐを形成した。
【０１０６】
次いで、第２リソグラフィ工程を行った。まず、図８に示すように、第２元パターン２Ｐの形成された半導体基板１００上にホトレジスト層を形成し、リソグラフィ工程を用いて一体化パターンと通常パターンとを有する第２ホトレジストパターン７を形成した。
続いて、図９に示すように、第２ホトレジストパターン７をマスクとして、表面の露出している第２マスク層２をドライエッチングして除去し、その後、第２ホトレジストパターン７をウェットエッチング法により除去した。このことにより、第１配線パターン形成領域には解像限界以下の寸法である幅２５ｎｍのライン部Ｌ１〜Ｌ８と各々のライン部に対応して接続するパッド部Ｐ１〜Ｐ８とを有し、第２マスク層２または第３マスク層６１からなる各々独立したＬ型パターンである複数の配線Ｐ１１〜Ｐ１８を備える第１配線パターン１０Ａと、第２配線パターン形成領域には第２マスク層２からなる解像限界以上の寸法を有する配線Ｌ１０〜Ｌ１４からなる第２配線パターン１０Ｂとを形成した。
【０１０７】
次いで、図１０に示すように、図９に示す第１配線パターン１０Ａおよび第２配線パターン１０Ｂをマスクとして、第２マスク層２または第３マスク層６１の下層に配置されている第１マスク層３をドライエッチングし、残存する第１マスク層３からなる第１配線パターン１０Ａおよび第２配線パターン１０Ｂを形成した。その後、シリコン窒化膜３からなる第１配線パターン１０Ａおよび第２配線パターン１０Ｂをマスクとして、配線層４をドライエッチングして、第１配線パターン１０Ａおよび第２配線パターン１０Ｂを配線層４に転写し、第１配線パターン１０Ａおよび第２配線パターン１０Ｂからなる配線パターン１０を形成した。
【０１０８】
このようにして得られた配線パターン１０の第１配線パターン１０Ａのライン部Ｌ１〜Ｌ８におけるラインアンドスペースのピッチＣ１は５０ｎｍであり、第１ホトレジストパターン１のライン部Ｌ２２、Ｌ３３、Ｌ６６、Ｌ７７におけるラインアンドスペースのピッチＣ２の寸法の半分であった。
この後、図には示していないが、層間絶縁膜の形成工程、パッド表面を露出させるコンタクトホールを前記層間絶縁膜に形成する工程、前記コンタクトホールを導体で埋め込むコンタクトプラグ形成工程、前記コンタクトプラグを含む層間絶縁膜上に上層配線を形成する工程、などを経て多層配線構造を含む半導体装置を製造した。
【０１０９】
本実施例によれば、メモリセル領域となる第1配線パターン形成領域に、解像限界以下の寸法である幅２５ｎｍのタングステンからなるライン部Ｌ１〜Ｌ８と各々のライン部に対応して接続されたタングステンからなるパッド部Ｐ１〜Ｐ８とを備える配線Ｐ１１〜Ｐ１８を形成できた。また、配線Ｐ１１〜Ｐ１８と同時に、周辺回路領域となる第２パターン形成領域に、解像限界以上の寸法を有し、タングステンからなる配線Ｌ１０〜Ｌ１４を形成できた。
【符号の説明】
【０１１０】
１…第１ホトレジストパターン、１ｃ…パッド部の縁部、１ｄ…１ｅに対向するライン部の端部、１ｅ…パッド部の一辺、１ｆ…１ｅと１ｄとの間隔、１Ｐ…第１元パターン、２…第２マスク層（下層材料層）、２ａ…第２マスク溝、２Ｐ…第２元パターン、３…第１マスク層、４…配線層、５…サイドウォール層、６…第３マスク層、７…第２ホトレジストパターン、７ｃ、７ｄ…輪郭、８…絶縁膜、１０…配線パターン、１０Ａ…第１配線パターン、１０Ｂ…第２配線パターン、１１…配線ユニット、１１ａ…溝、１２ａ…スペース、２１、２２、２３、２４…第１Ｌ型パターン、５１…サイドウォール、６１…埋設された第３マスク層、７１、７２、７３、７４…第３Ｌ型パターン、９１…第１の側面、９２…第２の側面、１００…半導体基板、２００、Ｍ１１…第１パターン形成領域、３００…第２パターン形成領域、４００…データ処理システム、４１０…システムバス、４２０…データプロセッサ、４３０…ストレージデバイス、４４０…Ｉ／Ｏデバイス、４５０…ＲＯＭ、４６０…ＤＲＡＭ、Ｌ１０〜Ｌ１４、Ｐ１１〜Ｐ１８…配線、Ｌ１〜Ｌ８、Ｌ２２、Ｌ２３、Ｌ３３、Ｌ３３ａ、Ｌ６３、Ｌ６６、Ｌ７３、Ｌ７７…ライン部、Ｍ１２…一体化パターンの形成領域、Ｐ１〜Ｐ８、Ｐ２２、Ｐ２３、Ｐ３３、Ｐ３３ａ、Ｐ６３、Ｐ６６、Ｐ７３、Ｐ７７…パッド部、Ｓ１、Ｓ４、Ｓ５…ステップ、Ｔ１１…トレンチ、Ｗ１、Ｗ２、Ｗ３…開口。
【図１】
2011061003.tif 000003
【図２】
2011061003.tif 000004
【図３】
2011061003.tif 000005
【図４】
2011061003.tif 000006
【図５】
2011061003.tif 000007
【図６】
2011061003.tif 000008
【図７】
2011061003.tif 000009
【図８】
2011061003.tif 000010
【図９】
2011061003.tif 000011
【図１０】
2011061003.tif 000012
【図１１】
2011061003.tif 000013
【図１２】
2011061003.tif 000014