(57)【要約】【課題】オン抵抗が低く、尚且つ、スイッチングを高速化させた半導体装置を提供する。【解決手段】半導体装置１００は、第１導電型の第１のベース層１１０と、第１のベース層１００の第１の面に部分的に設けられた複数の第２導電型の第２のベース層１３０と、第２のベース層１３０の両側に形成され、第２のベース層１３０よりも深く形成されたトレンチ１５５と、第２のベース層１３０のそれぞれの表面にトレンチ１５５に沿って形成されたエミッタ層１４０と、第１の面とは反対側にある第１のベース層１１０の第２の面に設けられた第２導電型のコレクタ層１２０と、トレンチ１５５内に形成され、トレンチ１５５の内壁に形成された絶縁膜１５０によって第２のベース層１３０およびエミッタ層１４０から絶縁されたゲート電極１６０と、隣り合う第２のベース層１３０の間に設けられ、該第２のベース層１３０よりも深く、エミッタ層１４０および第２のベース層１３０から電気的に絶縁されたスペース部１９０、１５５とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１のベース層と、
前記第１のベース層の第１の面に部分的に設けられた複数の第２導電型の第２のベース層と、
前記第２のベース層の両側に形成されたトレンチと、
前記第２のベース層のそれぞれの表面に前記トレンチに沿って形成されたエミッタ層と、
前記第１の面とは反対側にある前記第１のベース層の第２の面に設けられた第２導電型のコレクタ層と、
前記トレンチの内壁に形成された絶縁膜と、
各前記トレンチ内の両側壁に沿って形成され、前記絶縁膜によって前記第２のベース層および前記エミッタ層から絶縁された複数のゲート電極と、
前記トレンチ内の前記複数のゲート電極間に充填されたゲート間絶縁膜とを備えた半導体装置。
【請求項２】
前記複数のゲート電極は、前記トレンチの上部のみに設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のゲート電極間に前記ゲート絶縁膜を介して設けられたエミッタ電極をさらに備えたことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記トレンチは、隣り合う前記第２のベース層の間に亘って該第２のベース層よりも幅広く形成され、かつ、該第２のベース層よりも深く形成され、
前記トレンチ内に形成され、前記絶縁膜によって前記第２のベース層および前記エミッタ層から絶縁されたゲート電極を含むスペース部をさらに備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記トレンチの両側壁に設けられた絶縁膜の間には、前記ゲート電極が充填されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記トレンチの両側壁には、絶縁膜を介して前記ゲート電極が設けられ、さらに該ゲート電極の内側には絶縁膜が充填されていることを特徴とする請求項４または請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、６００Ｖ以上の耐圧を有するパワー半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）が広く用いられている。ＩＧＢＴは、一般にスイッチとして用いられるので、オン抵抗が低く、尚且つ、スイッチング速度が速いことが望まれている。
【０００３】
一般に広く用いられているトレンチ構造のＩＧＢＴは、上下に隣接するｐ型ベースとｎ型ベースとを有し、ｐ型ベースの表面にｎ型エミッタ、ｎ型ベースの裏面にｐ型コレクタが設けられている。エミッタの電位を基準としてゲート電極に正バイアスを印加すると、ｐ型ベースに反転層が形成され、電子がｎ型ベースに注入される。これによりｐ型エミッタがｎ型ベースを基準として正バイアスされ、ｐ型コレクタから正孔がｎ型ベースに注入される。その結果、ＩＧＢＴがオン状態になる。
【０００４】
このときに注入された正孔は、ｎ型ベースをドリフトしてｐ型ベースへ流れ込む。正孔が全てのｐ型ベースに流れ込むと、ｐ型ベースの近傍で正孔の蓄積が少なくなるためにオン抵抗が高くなる。このような問題を解決するために、ＩＥＧＴ（Injection Enhanced Bipolar Transistor）が提案された。ＩＥＧＴは、ｐ型ベース層の一部をエミッタ電極に接続させず、正孔の蓄積量を増大させるＩＥ（Injection Enhancement）効果を利用している。ＩＥＧＴは、ＩＥ効果によりオン抵抗を小さくすることができる。
【０００５】
しかし、ＩＧＢＴおよびＩＥＧＴでは、ゲート酸化膜による容量ＣＯＸが大きいため、スイッチングの高速化に限界があった。ＩＧＢＴおよびＩＥＧＴをオン／オフするためには、スイッチング時にゲート−コレクタ間容量ＣＧＣを充放電しなければならないが、容量ＣＯＸが大きいと、ゲート−コレクタ間容量ＣＧＣが大きくなるからである。従って、例えば、６００Ｖ耐圧のＩＧＢＴやＩＥＧＴでは１００ｋＨｚ程度が限界であり、４．５ｋＶ耐圧のＩＧＢＴやＩＥＧＴでは５００Ｈｚ程度が限界であった。
【特許文献１】特許３３２５４２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、オン抵抗が低く、尚且つ、スイッチングを高速化させた半導体装置が望まれている。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体装置は、第１導電型の第１のベース層と、前記第１のベース層の第１の面に部分的に設けられた複数の第２導電型の第２のベース層と、前記第２のベース層の両側に形成されたトレンチと、前記第２のベース層のそれぞれの表面に前記トレンチに沿って形成されたエミッタ層と、前記第１の面とは反対側にある前記第１のベース層の第２の面に設けられた第２導電型のコレクタ層と、前記トレンチの内壁に形成された絶縁膜と、各前記トレンチ内の両側壁に沿って形成され、前記絶縁膜によって前記第２のベース層および前記エミッタ層から絶縁された複数のゲート電極と、前記トレンチ内の前記複数のゲート電極間に充填されたゲート間絶縁膜とを備えている。
【発明の効果】
【０００８】
本発明による半導体装置は、オン抵抗が低く、尚且つ、スイッチングを高速化させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＭＯＳ型半導体装置１００の断面図である。半導体装置１００は、電力用スイッチング素子のＩＥＧＴである。半導体装置１００は、ｎ−型の第１のベース層１１０と、ｐ型の第２のベース層１３０と、ｎ型のバッファ層１１２と、トレンチ１５５と、エミッタ層１４０と、ｐ＋型のコレクタ層１２０と、絶縁膜１５０と、ゲート電極１６０と、ｐ型の半導体層１９０とを備えている。
【００１１】
ベース層１３０は、ベース層１１０の表面に部分的に複数設けられているが、図面では、１個のベース層１３０のみが図示されている。トレンチ１５５は、ベース層１３０の両側に形成され、ベース層１３０よりも深く形成されている。エミッタ層１４０は、ベース層１３０のそれぞれの表面にトレンチ１５５の外縁に沿って形成されている。コレクタ層１２０は、ベース層１１０の表面とは反対側の裏面に設けられている。コレクタ層１２０とベース層１１０との間には、バッファ層１１２が設けられている。絶縁膜１５０は、トレンチ１５５の内壁に形成されている。ゲート電極１６０は、トレンチ１５５内に形成され、絶縁膜１５０によってベース層１３０およびエミッタ層１４０から絶縁されている。半導体層１９０は、隣り合うベース層１３０の間にトレンチを介して設けられている。さらに、半導体層１９０は、ベース層１３０よりも深く、エミッタ層１４０およびベース層１３０に対して電気的に絶縁されている。ベース層１３０および半導体層１９０は、それぞれ表面領域に部分的に形成され、トレンチ１５５を挟むように互いに隣接している。
【００１２】
さらに、半導体装置１００は、コレクタ電極１７０およびエミッタ電極１８０を備えている。コレクタ電極はコレクタ層１２０と接続されている。エミッタ電極１８０は、ベース層１３０およびエミッタ層１４０に接続されているが、半導体層１９０とは電気的に絶縁されている。
【００１３】
ベース層１１０、バッファ層１１２、コレクタ層１２０、ベース層１３０、エミッタ層１４０および半導体層１９０は、例えば、ドープトシリコンでよい。絶縁膜１５０は、例えば、シリコン酸化膜、シリコン窒化膜等でよい。ゲート電極１６０は、例えば、ドープトポリシリコン等でよい。
【００１４】
図２は、第１の実施形態による半導体装置１００の平面図である。この平面図は、エミッタ電極１８０の下の構造を示している。図２のＸ−Ｘ線に沿った断面が図１の断面に相当する。
【００１５】
トレンチ１５５、エミッタ層１４０およびベース層１３０は、略平行に延伸し、半導体層１９０を隔ててその延伸方向と垂直方向に配列されている。これにより、トレンチ１５５、エミッタ層１４０およびベース層１３０は、ストライプ状の平面形状をなす。尚、図２では、２本のトレンチ１５５およびその周囲に設けられたエミッタ層１４０、ベース層１３０および半導体層１９０のみを示している。
【００１６】
半導体装置１００がオン状態であるときに、ゲート電極１６０、絶縁膜１５０および半導体層１９０は、正孔が流れ込まないスペース部として作用する。半導体装置１００がオン状態であるとき、ベース層１３０はエミッタ電極１８０と接続されているので、コレクタ層１２０から注入された正孔は、ベース層１１０をドリフトした後、ベース層１３０へ流れ込む。一方、半導体層１９０はエミッタ電極１８０と接続されていないので、正孔は、半導体層１９０には流れ込まない。従って、ＩＥ効果によって、ベース層１１０とトレンチ１５５底部近傍における過剰キャリア濃度が高くなり、注入効率が増大する。このＩＥ効果は、ベース層１３０の幅、即ち、ベース層１３０のあるトレンチ１５５間の距離を狭めることによってさらに効果的に発揮される。例えば、図１に示すように、ベース層１３０の幅Ｗ１の１／２が１〜３μｍである場合、スペース部の幅Ｗ２の１／２は、０．１〜１μｍと３〜３０μｍとの和となる。尚、図１に示す構造は、繰り返し形成されるので、ベース層１３０の幅Ｗ１は、２〜６μｍであり、スペース部の幅Ｗ２は、３〜３０数μｍとなる。また、トレンチ１５５の深さは、表面から３〜２０μｍ程度であり、一般にこれを深くするほどＩＥ効果はより大きくなる。
【００１７】
また、絶縁膜１５０は、ゲート電極１６０とベース層１３０との間においてゲート絶縁膜として作用するために比較的薄く形成されている。一方、絶縁膜１５０は、ゲート電極１６０と半導体層１９０との間においては、ゲート容量ＣＯＸを低減させるためにゲート絶縁膜よりも厚く形成されている。例えば、ベース層１３０側の絶縁膜１５０（ゲート絶縁膜）は約５００〜１０００Åであり、半導体層１９０側の絶縁膜１５０は約０．５〜２μｍである。ゲート電極１６０の底面とトレンチ１５５の底面との間の絶縁膜１５０もゲート電極１６０と半導体層１９０との間の絶縁膜と同程度以上に厚い。これにより、さらにゲート容量ＣＯＸが低減する。
【００１８】
ＩＧＢＴやＩＥＧＴはＭＯＳ構造であるので、スイッチング速度はゲート容量ＣＯＸで律速される。ゲート電極１６０と半導体層１９０との間の絶縁膜１５０を厚くすることによって、ゲート−コレクタ間容量ＣＧＣが小さくなる。これに伴い、ゲート容量ＣＯＸが小さくなるので、半導体装置１００のスイッチングを高速化することができる。
【００１９】
第１の実施形態では、半導体層１９０がベース層１３０よりも深く形成され、トレンチ１５５の底部付近まで達している。これにより、ゲート電極１６０が絶縁膜１５０を介してｎ型ベース層１１０と隣接する面積は小さくなる。従って、ゲート−コレクタ間容量ＣＧＣおよびゲート容量ＣＯＸがさらに小さくなり、半導体装置１００のスイッチングが高速化され得る。
【００２０】
第１の実施形態では、半導体層１９０がトレンチ１５５の底部付近まで達しているので、空乏層は、トレンチ１５５の底面からベース層１１０内の比較的離れた位置まで伸びる。その結果、半導体装置１００の耐圧が上昇する。
【００２１】
第１の実施形態において、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量ＣＧＣを低減させることができる。
【００２２】
なお、本発明のゲート容量ＣＯＸ低減は、ゲート電極とコレクタ間の容量であるＣＧＣの低減であり、これにより、ＩＧＢＴのターンオンやターンオフ時のスイッチング速度の高速化が可能となるのである。この高速化の基本的な原理については、ＭＯＳＦＥＴと同様であるが、ＩＧＢＴにおいてはオン電圧の低減とスイッチング速度の高速化の協調関係がＭＯＳＦＥＴと著しく異なる。すなわち、ＭＯＳＦＥＴでオン電圧を低減するためにはチャネル長を短くしチャネル幅を長くすることが必要である。ところが、ＩＧＢＴでは、本実施例で説明したようにスペース部を挿入してチャネル幅を逆に減少させた方が、オン電圧が小さくなるのである。このため、ＩＧＢＴでオン電圧の低減とスイッチング速度の高速化を図る構造としては、従来のＭＯＳＦＥＴの構造の延長ではなく全く独自の構造が必要となるのである。
【００２３】
（第２の実施形態）
図３は、本発明に係る第２の実施形態に従ったＭＯＳ型半導体装置２０１の断面図である。第２の実施形態は、半導体層１９０がトレンチ１５５の一側面だけでなく、底面の一部に亘って設けられている点で第1の実施形態と異なる。これにより、ゲート電極１６０が絶縁膜１５０を介してベース層１１０と隣接する面積はさらに小さくなるので、ゲート−コレクタ間容量ＣＧＣおよびゲート容量ＣＯＸがさらに小さくなる。その結果、半導体装置２０１は、半導体装置１００よりもスイッチングにおいてさらに高速化され得る。さらに、第２の実施形態は、第1の実施形態の効果をも有する。
【００２４】
第２の実施形態において、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量ＣＧＣを低減させることができる。
【００２５】
（第３の実施形態）
図４は、本発明に係る第３の実施形態に従ったＭＯＳ型半導体装置３００の断面図である。第３の実施形態は、トレンチ１５５の底面に設けられたｐ型の底部半導体層２００を備えている点で第1の実施形態と異なる。底部半導体層２００は、トレンチ１５５の側面およびトレンチ１５５の底面全面に亘って設けられている。底部半導体層２００は、トレンチ１５５の形成後に、トレンチ１５５の底部に不純物を注入することによって形成される。
【００２６】
これにより、ゲート電極１６０が絶縁膜１５０を介してベース層１１０と隣接する面積はさらに小さくなるので、ゲート−コレクタ間容量ＣＧＣおよびゲート容量ＣＯＸがさらに小さくなる。その結果、半導体装置３００は、半導体装置２０１よりもスイッチングにおいて高速化され得る。
【００２７】
また、隣り合うトレンチ１５５のそれぞれに設けられた底部半導体層２００の間の幅Ｗ３は、トレンチ１５５間の幅Ｗ１よりも狭い。これにより、半導体装置３００がオン状態であるとき、正孔がベース層１１０およびベース層１３０により多く蓄積される。よって、第３の実施形態は、注入効率をさらに増大させることができる。第３の実施形態は、第1の実施形態の効果をも有する。
【００２８】
尚、第３の実施形態では、半導体層１９０および底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体でもよい。ｎ型の底部半導体層２００により、第３の実施形態は、ＩＥ効果がさらに増大する。すなわち、隣り合うトレンチ１５５のそれぞれに設けられた底部半導体層２００の間の幅Ｗ３は、トレンチ１５５間の幅Ｗ１よりも狭い。これにより、半導体装置３００がオン状態であるとき、ベース層１１０のトレンチ１５５底部近傍における過剰キャリア濃度が高くなり、底部半導体層２００がｐ型半導体層である場合と比較してオン電圧をさらに低下させることができる。また、ｎ型底部半導体層２００によって、第３の実施形態は、注入された電子の横方向拡散を促進し、オン電圧をさらに低下させることができる。
【００２９】
（第４の実施形態）
図５は、本発明に係る第４の実施形態に従ったＭＯＳ型半導体装置４００の断面図である。第４の実施形態は、半導体層１９０上に絶縁膜１５０およびゲート電極１６０が形成されている点で第３の実施形態と異なる。絶縁膜１５０およびゲート電極１６０は、半導体層１９０の表面全面に設けられていてもよいが、その一部に設けられていてもよい。
【００３０】
第４の実施形態では、ゲート電極１６０の抵抗が低下するので、半導体装置４００は、さらにスイッチングにおいて高速化され得る。第４の実施形態は、第３の実施形態の効果をも有する。尚、半導体層１９０および底部半導体層２００は、第１の実施形態または第２の実施形態のように形成してもよい。
【００３１】
（第５の実施形態）
図６は、本発明に係る第５の実施形態に従ったＭＯＳ型半導体装置５００の断面図である。第５の実施形態は、半導体層１９０や底部半導体層２００を有さず、スペース部全体に絶縁膜１５０およびゲート電極１６０が形成されている点で第１から第４の実施形態と異なる。第５の実施形態では、絶縁膜１５０およびゲート電極１６０は、正孔が流れ込まないスペース部として作用する。よって、トレンチ１５５の幅（絶縁膜１５０およびゲート電極１６０の幅）Ｗ２がスペース部の幅となる。
【００３２】
第５の実施形態は、第１の実施形態と同様の効果を有する。さらに、第５の実施形態は、半導体層１９０や底部半導体層２００を形成する必要がないので、その製造が第１から第４の実施形態に比較して簡単である。
【００３３】
（第６の実施形態）
図７は、本発明に係る第６の実施形態に従ったＭＯＳ型半導体装置６００の断面図である。第６の実施形態は、トレンチ１５５の底部に底部半導体層２００が設けられている点で第５の実施形態と異なる。底部半導体層２００は、第３の実施形態における底部半導体層２００と同様の効果を有する。よって、第６の実施形態は、第５の実施形態よりもさらにスイッチングにおいて高速化され、また、注入効率を増大させることができる。
【００３４】
第６の実施形態において、底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ＩＥ効果が増大する。
【００３５】
（第７の実施形態）
図８は、本発明に係る第７の実施形態に従ったＭＯＳ型半導体装置７００の断面図である。第７の実施形態では、トレンチ１５５内において、絶縁膜１５０を介してゲート電極１６０が設けられ、さらにゲート電極１６０の内側に絶縁膜１５５が充填されている。第７の実施形態の他の要素は、第６の実施形態と同様でよい。
【００３６】
第７の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５の内壁に絶縁膜およびゲート電極材料を順次堆積する。このとき、ゲート電極材料は、トレンチ１５５を充填することなく、トレンチ１５５の側壁を被覆するのに充分な膜厚に堆積する。さらに、このゲート電極材料上に絶縁膜を堆積し、トレンチ１５５を充填する。第７の実施形態は第５の実施形態と同様の効果を有する。
【００３７】
（第８の実施形態）
図９は、本発明に係る第８の実施形態に従ったＭＯＳ型半導体装置８００の断面図である。第８の実施形態のトレンチ１５５上部では絶縁膜１５０を介してゲート電極１６０が充填されており、トレンチ１５５下部ではゲート電極１６０内側に絶縁膜１５５が充填されている。ゲート電極１６０内側に充填された絶縁膜１５５は、順テーパー形状を有する。第８の実施形態の他の要素は、第７の実施形態と同様でよい。
【００３８】
第８の実施形態においてトレンチ１５５の内部は、例えば公知のＬＯＣＯＳ法を活用して次のように製造される。まず、トレンチ１５５内壁に窒化膜Ｓｉ３Ｎ４を形成し、ＲＩＥなどの等方性エッチングによりトレンチ底部のみの窒化膜Ｓｉ３Ｎ４を削除する。その後、酸化するとトレンチ底部のみが酸化され、底部のみ厚い酸化膜を形成できる。その後、窒化膜Ｓｉ３Ｎ４を削除し、トレンチの側壁にゲート酸化膜を形成する。その後、トレンチ１５５上部にゲート電極材料を堆積する。ＬＯＣＯＳ法による厚い酸化膜は、図９に示すように順テーパー形状に形成される。このため、ゲート電極材料は容易に充填される。
【００３９】
第８の実施形態は第７の実施形態と同様の効果を有する。また、第８の実施形態は、第７の実施形態とは異なりトレンチ１５５の底部にゲート電極１６０が無いので、ゲート−コレクタ間容量ＣＧＣがさらに低くなる。よって、第８の実施形態は、さらにスイッチングにおいて高速化され得る。
【００４０】
（第９の実施形態）
図１０は、本発明に係る第９の実施形態に従ったＭＯＳ型半導体装置９００の断面図である。第９の実施形態は、トレンチ１５５底部にｎ型またはｐ型の底部半導体層２００が形成されている点で第８の実施形態と異なる。第９の実施形態の他の要素は、第８の実施形態と同様でよい。
【００４１】
これにより、ゲート電極１６０が絶縁膜１５０を介してベース層１１０と隣接する面積はさらに小さくなるので、ゲート−コレクタ間容量ＣＧＣおよびゲート容量ＣＯＸがさらに小さくなる。その結果、半導体装置９００は、半導体装置２０１よりもスイッチングにおいて高速化され得る。
【００４２】
また、第９の実施形態は、第３の実施形態と同様にオン状態であるときに、正孔がベース層１１０およびベース層１３０により多く蓄積される。よって、第９の実施形態は、注入効率をさらに増大させることができる。
【００４３】
第９の実施形態において、底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ＩＥ効果が増大する。
【００４４】
（第１０の実施形態）
図１１は、本発明に係る第１０の実施形態に従ったＭＯＳ型半導体装置１０００の断面図である。第１０の実施形態のトレンチ１５５上部では絶縁膜１５０を介してゲート電極１６０が充填されており、トレンチ１５５下部では絶縁膜１５５が充填されている。第１０の実施形態の他の要素は、第８の実施形態と同様でよい。
【００４５】
第１０の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５内に絶縁膜を充填し、この絶縁膜をベース層１３０よりも深くエッチバックする。次に、トレンチ１５５の内壁に絶縁膜を堆積し、さらに、ゲート電極材料を絶縁膜内に充填する。
【００４６】
第１０の実施形態は、第８の実施形態と同様の効果を有する。また、第１０の実施形態は、第８の実施形態とは異なりトレンチ１５５の上部にのみゲート電極１６０が形成されているので、ゲート−コレクタ間容量ＣＧＣがさらに低くなる。よって、第１０の実施形態は、さらにスイッチングにおいて高速化され得る。
【００４７】
（第１１の実施形態）
図１２は、本発明に係る第１１の実施形態に従ったＭＯＳ型半導体装置１１００の断面図である。第１１の実施形態において、トレンチ１５５の側壁に沿って絶縁膜１５５およびゲート電極１６０が形成されており、ゲート電極１６０間には絶縁膜が充填されている。第１１の実施形態の他の要素は、第９の実施形態と同様でよい。
【００４８】
第１１の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５内に絶縁膜およびゲート電極材料を順次堆積する。このとき、ゲート電極材料は、トレンチ１５５を充填することなく、トレンチ１５５の側壁を被覆するのに充分な膜厚に堆積する。次に、ゲート電極材料を異方的にエッチングし、トレンチ１５５の底部のゲート電極材料を除去する。さらに、絶縁膜でトレンチ１５５を充填する。第１１の実施形態は第９の実施形態と同様の効果を有する。
【００４９】
（第１２の実施形態）
図１３は、本発明に係る第１２の実施形態に従ったＭＯＳ型半導体装置１２００の断面図である。第１２の実施形態においては、トレンチ１５５の上部のみにトレンチ１５５の側壁に沿ってゲート電極１６０が形成されている。第１２の実施形態の他の要素は、第１１の実施形態と同様でよい。
【００５０】
第１２の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５内に絶縁膜を充填し、この絶縁膜をベース層１３０よりも深くエッチバックする。次に、トレンチ１５５の内壁に絶縁膜およびゲート電極材料を堆積し、さらに、ゲート電極材料内に絶縁膜を充填する。
【００５１】
第１２の実施形態は、第１１の実施形態と同様の効果を有する。さらに、第１２の実施形態は、第１１の実施形態とは異なりトレンチ１５５の上部にのみゲート電極１６０が形成されているので、ゲート−コレクタ間容量ＣＧＣがさらに低くなる。よって、第１２の実施形態は、さらにスイッチングにおいて高速化され得る。
【００５２】
（第１３の実施形態）
図１４は、本発明に係る第１３の実施形態に従ったＭＯＳ型半導体装置１３００の断面図である。第１３の実施形態において、トレンチ１５５の側壁に沿って絶縁膜１５５を介してゲート電極１６０が形成されており、ゲート電極１６０間には絶縁膜を介してエミッタ電極１８０が形成されている。第１３の実施形態の他の要素は、第１１の実施形態と同様でよい。
【００５３】
第１３の実施形態においてトレンチ１５５の内部は、次のように製造される。まず、トレンチ１５５内に絶縁膜およびゲート電極材料を順次堆積する。このとき、ゲート電極材料は、トレンチ１５５を充填することなく、トレンチ１５５の側壁を被覆するのに充分な膜厚に堆積する。次に、ゲート電極材料を異方的にエッチングし、トレンチ１５５の底部のゲート電極材料を除去する。さらに、絶縁膜およびエミッタ電極材料をトレンチ１５５内に堆積する。
【００５４】
第１３の実施形態は第１１の実施形態と同様の効果を有する。さらに、第１３の実施形態はエミッタ電極１８０がトレンチ１５５内にも形成されるので、エミッタ電極１８０の抵抗が低下する。これにより、半導体装置１３００は、スイッチングにおいてさらに高速化され得る。
【００５５】
（第１４の実施形態）
図１５は、本発明に係る第１４の実施形態に従ったＭＯＳ型半導体装置１４００の断面図である。第１４の実施形態では、絶縁膜１５０はトレンチ１５５の底部において厚く、両側面においてゲート絶縁膜と同じ厚みで形成されている。第１４の実施形態の他の要素は、第１の実施形態と同様でよい。
【００５６】
ゲート電極１６０と半導体層１９０との間において絶縁膜１５０はゲート絶縁膜と同じ厚みであるので、第１４の実施形態は第１の実施形態よりも容易に製造することができる。また、半導体層１９０が深く形成されているので、第１４の実施形態は第１の実施形態と同様の効果を有する。
【００５７】
第１４の実施形態において、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量ＣＧＣを低減させることができる。
【００５８】
（第１５の実施形態）
図１６は、本発明に係る第１５の実施形態に従ったＭＯＳ型半導体装置１５００の断面図である。第１５の実施形態では、半導体層１９０は、スペース部の一部の領域に形成されている点で第２の実施形態と異なる。第１５の実施形態の他の要素は、第２の実施形態と同様でよい。
【００５９】
第１５の実施形態の半導体層１９０は、次のように製造される。トレンチ１５５形成後、スペース部側のトレンチ１５５の底面および側面に不純物を斜めに注入する。その後、トレンチ１５５の底面および側面に注入された不純物を拡散することによって半導体層１９０が形成される。
【００６０】
半導体層１９０がスペース部の全体に形成されてはいないが、トレンチ１５５の底面および一側面に亘って半導体層１９０が形成されているので、第１５の実施形態は第２の実施形態と同様にコレクタ−ゲート間容量ＣＣＧを低減させることができる。尚、絶縁膜１５０は、トレンチ１５５の底部のみがゲート絶縁膜より厚く、側面においてはゲート絶縁膜と同じ厚みでもよい。
【００６１】
第１５の実施形態において、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量ＣＧＣを低減させることができる。
【００６２】
（第１６の実施形態）
図１７は、本発明に係る第１６の実施形態に従ったＭＯＳ型半導体装置１６００の断面図である。第１６の実施形態では、絶縁膜１５０は、トレンチ１５５の内壁にほぼ均一の膜厚（ゲート絶縁膜の膜厚）で堆積されている。半導体層１９０の深さは、ベース層１３０の深さとほぼ同じである。一方、トレンチ１５５の底部には、ｐ型またはｎ型の底部半導体層２００が形成されている。第１６の実施形態の他の構成要素は、第３の実施形態の構成要素と同様でよい。
【００６３】
第１６の実施形態は、底部半導体層２００が設けられているので、従来よりもゲート−コレクタ間容量ＣＧＣを低減させることができる。また、底部半導体層２００の間の幅Ｗ３は、トレンチ１５５間の幅Ｗ１よりも狭いので、第３の実施形態と同様に、正孔の注入効率を増大させることができる。さらに、半導体層１９０は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ゲート−コレクタ間容量ＣＧＣを低減させることができる。底部半導体層２００がｎ型半導体であるので、ＩＥ効果がさらに増大し、オン電圧の低減効果が大きくなる。
【００６４】
尚、絶縁膜１５０は、トレンチ１５５の底部においてゲート絶縁膜より厚くてもよい。また、絶縁膜１５０は、トレンチ１５５のスペース部側の側面においてゲート絶縁膜より厚くてもよい。
【００６５】
（第１７の実施形態）
図１８は、本発明に係る第１７の実施形態に従ったＭＯＳ型半導体装置１７００の断面図である。第１７の実施形態では、トレンチ１５５が比較的浅く形成され、それに伴いゲート電極１６０も短く形成されている。ただし、半導体装置１７００がスイッチングするために、ゲート電極１６０は、ベース層１３０よりも深い位置まで形成されている必要がある。第１７の実施形態の他の構成要素は、第１６の実施形態と同様でよい。
【００６６】
半導体層１９０がベース層１３０と同程度に浅くとも、ゲート電極１６０が比較的短いので、本実施形態は、ゲート−コレクタ間容量ＣＧＣを従来よりも低下させることができる。また、底部半導体層２００がトレンチ１５５の底部を被覆しているので、本実施形態は、ゲート−コレクタ間容量ＣＧＣをさらに低下させることができる。さらに、本実施形態は、第１６の実施形態と同様の効果を有する。
【００６７】
尚、半導体層１９０は、第１４の実施形態のそれぞれと同様に深く形成してもよい。絶縁膜１５０は、トレンチ１５５の底部においてゲート絶縁膜より厚くてもよい。また、絶縁膜１５０は、トレンチ１５５のスペース部側の側面においてゲート絶縁膜より厚くてもよい。
【００６８】
第１７の実施形態では、半導体層１９０および底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体でもよい。ｎ型の底部半導体層２００により、ＩＥ効果がさらに増大する。また、ｎ型半導体層２１０およびｎ型底部半導体層２００によって、注入された電子の横方向拡散を促進し、オン電圧をさらに低下させることができる。
【００６９】
この構造は、トレンチが浅いのでＩＥ効果の一部は低減されるが、第４の実施形態で述べたように、底部半導体層２００が、不純物濃度が高いｎ型半導体の場合には、トレンチの幅が実質狭くなりＩＥ効果が保たれるので、オン電圧の低減効果はある。しかも、トレンチが浅いので製造し易いというメリットもある。
【００７０】
（第１８の実施形態）
図１９は、本発明に係る第１８の実施形態に従ったＭＯＳ型半導体装置１８００の断面図である。第１８の実施形態は、ｐ型半導体層１９０の下にさらにベース層１１０よりも不純物濃度が高いｎ型半導体層２１０が形成されている点で第１６の実施形態と異なる。
【００７１】
ｎ型底部半導体層２００によって、第１８の実施形態は、ＩＥ効果を増大させることができる。また、ｎ型半導体層２１０およびｎ型底部半導体層２００によって、第１８の実施形態は、注入された電子の横方向拡散を促進し、オン電圧をさらに低下させることができる。さらに、第１８の実施形態は、第１６の実施形態と同様の効果を有する。尚、絶縁膜１５０は、トレンチ１５５の底部においてゲート絶縁膜より厚くてもよい。また、絶縁膜１５０は、トレンチ１５５のスペース部側の側面においてゲート絶縁膜より厚くてもよい。
【００７２】
（第１９の実施形態）
図２０は、本発明に係る第１９の実施形態に従ったＭＯＳ型半導体装置１９００の断面図である。第１９の実施形態は、ｐ型半導体層１９０が無く、ベース層１１０よりも不純物濃度が高いｎ型半導体層２１０がスペース部表面に形成されている点で第１８の実施形態と異なる。
【００７３】
ｎ型半導体層２１０およびｎ型底部半導体層２００によって、第１９の実施形態は、注入された電子の横方向拡散を促進し、オン電圧をさらに低下させることができる。また、第１９の実施形態は、第１８の実施形態と同様の効果を有する。
【００７４】
第１９の実施形態において、底部半導体層２００は、ベース層１１０よりも不純物濃度が高いｎ型半導体であってもよい。これにより、ＩＥ効果が増大する。
【００７５】
（第２０の実施形態）
図２１は、本発明に係る第２０の実施形態に従ったＭＯＳ型半導体装置２０００の断面図である。第２０の実施形態は、ベース層１１０よりも不純物濃度が高いｎ型半導体層１９０がスペース部に形成されている。半導体層１９０の深さは、特に限定しない。よって、半導体層１９０の深さは、ベース層１３０と同じ深さでもよい。
【００７６】
ｎ型半導体層１９０によって、第２０の実施形態は、注入された電子の横方向拡散を促進し、オン電圧を低下させることができる。また、第２０の実施形態は、第１９の実施形態のようにトレンチ１５５の底部に底部半導体層２００を備えていてもよい。それによって、ゲート−コレクタ間容量ＣＧＣを低減させることができる。
【００７７】
（第２１の実施形態）
第１から第１９の実施形態では、図２に示すようにトレンチ１５５、エミッタ層１４０およびベース層１３０は、平面図においてストライプ状に形成されてよい。しかし、これらの実施形態において、エミッタ層１４０は、図２２に示すように、はしご状に形成されてもよい。この場合、図２２のＸ−Ｘ断面は、図１、図３〜図２０と同様である。図２２のＹ−Ｙ断面では、見かけ上、ベース層１３０の表面全体にエミッタ層１４０が形成され、エミッタ電極１８０はベース層１３０に直に接触していない。尚、図２および図２２において、半導体層１９０の領域には、第４から第１３の実施形態では絶縁層１５０またはエミッタ電極１８０が現れる。
【００７８】
第２１の実施形態では、エミッタ層１４０がはしご状に形成されていることによって、エミッタ層１４０が全体として一体化されるので、エミッタ電極とのコンタクト抵抗が低下する。これにより、エミッタ層１４０のラッチアップを防ぐことができる。その結果、第２１の実施形態による半導体装置は、破壊耐性を向上させることができる。
【００７９】
（第２２の実施形態）
第１から第２０の実施形態では、図２に示すようにトレンチ１５５、エミッタ層１４０およびベース層１３０は、平面図においてトレンチ１５５と並行にストライプ状に形成されていた。しかし、これらの実施形態において、エミッタ層１４０およびベース層１３０は、図２３に示すように、トレンチと垂直にストライプ状に形成されてもよい。
【００８０】
第２２の実施形態では、エミッタ層１４０が細く分割形成されていることによって、エミッタ層１４０の下部のｐベース抵抗が低下する。これにより、エミッタ層１４０のラッチアップを防ぐことができる。その結果、第２２の実施形態による半導体装置は、破壊耐性を向上させることができる。
【００８１】
（第２３の実施形態）
第１から第２２の実施形態では、図２、図２２または図２３に示すようにトレンチ１５５が平面図においてストライプ状に形成されていた。しかし、図２４に示す実施形態では、トレンチ１５５がメッシュ状に形成されている。このメッシュ状のトレンチ１５５によって囲まれたマス目領域にベース層１３０およびエミッタ層１４０が形成されている。ベース層１３０およびエミッタ層１４０が形成されたマス目領域を第１のメス目領域とすると、第１のマス目領域の周囲にあるマス目領域には、半導体層１９０が形成されている。この半導体層１９０が形成されたマス目領域を第２のマス目領域とする。
【００８２】
第２３の実施形態では、第２のマス目領域およびその周囲にあるトレンチ１５５がスペース部を成す。このように、トレンチ１５５をメッシュ状にしても、上記実施形態と同様の効果を得ることができる。尚、第４から第１３の実施形態を本実施形態に適合させた場合、半導体層１９０の領域に代えて、絶縁層１５０、ゲート電極１６０またはエミッタ電極１８０が設けられる。
【００８３】
（第２４の実施形態）
図２５に示す第２４の実施形態は、トレンチ１５５がメッシュ状に形成されている点で第２３の実施形態と同様である。しかし、第２４の実施形態は、第１のマス目領域の両側にある第２のマス目領域が第１のマス目領域に対して半ピッチずれている点で第２３の実施形態と異なる。第２４の実施形態のように、マス目領域のピッチがずれていても、第１のマス目領域の周囲に、第２のマス目領域が設けられていることによって、上記実施形態と同様の効果を得ることができる。尚、第４から第１３の実施形態を本実施形態に適合させた場合、半導体層１９０の領域に代えて、絶縁層１５０、ゲート電極１６０またはエミッタ電極１８０が設けられる。
【００８４】
第１から第２４の実施形態において、ｎ型のバッファ層１１２は、耐圧を維持しつつ第１のベース層１１０を薄くするために設けられており、上記実施形態の効果を得るためには必ずしも設ける必要は無い。
【００８５】
また、上記実施形態は、ＩＧＢＴまたはＩＥＧＴに関して説明したが、ＭＯＳ構造を有する他の半導体装置、例えばＭＯＳＦＥＴ等にも適用することができる。これは、先に述べたようにＭＯＳＦＥＴにおいてはオン電圧は上昇するものの、ゲート容量を低減させることを優先する場合には有効である。上記実施形態において、ｐ型半導体の構成要素に代えてｎ型半導体の構成要素を採用し、かつ、ｎ型半導体の構成要素に代えてｐ型半導体の構成要素を採用してもよい。
【００８６】
上記実施形態は、いずれもゲート−コレクタ間容量の低減とオン電圧の低減を両立させるための構造であり、ゲート酸化膜の厚さをチャネル領域以外で厚くすること、トレンチゲート底部に拡散層を付加することによりゲート−コレクタ間容量の低減を達成し、更にチャネル領域の外のスペース部をｐ型もしくはｎ型半導体層とすること、ゲート幅を広くすることによりオン電圧の低減を図ることが要点であり、このような目的のために以上に述べた実施例以外の組み合わせもできることは明らかである。
【図面の簡単な説明】
【００８７】
【図１】本発明に係る第１の実施形態に従ったＭＯＳ型半導体装置１００の断面図。
【図２】第１の実施形態による半導体装置１００の平面図。
【図３】本発明に係る第２の実施形態に従ったＭＯＳ型半導体装置２０１の断面図。
【図４】本発明に係る第３の実施形態に従ったＭＯＳ型半導体装置３００の断面図。
【図５】本発明に係る第４の実施形態に従ったＭＯＳ型半導体装置４００の断面図。
【図６】本発明に係る第５の実施形態に従ったＭＯＳ型半導体装置５００の断面図。
【図７】本発明に係る第６の実施形態に従ったＭＯＳ型半導体装置６００の断面図。
【図８】本発明に係る第７の実施形態に従ったＭＯＳ型半導体装置７００の断面図。
【図９】本発明に係る第８の実施形態に従ったＭＯＳ型半導体装置８００の断面図。
【図１０】本発明に係る第９の実施形態に従ったＭＯＳ型半導体装置９００の断面図。
【図１１】本発明に係る第１０の実施形態に従ったＭＯＳ型半導体装置１０００の断面図。
【図１２】本発明に係る第１１の実施形態に従ったＭＯＳ型半導体装置１１００の断面図。
【図１３】本発明に係る第１２の実施形態に従ったＭＯＳ型半導体装置１２００の断面図。
【図１４】本発明に係る第１３の実施形態に従ったＭＯＳ型半導体装置１３００の断面図。
【図１５】本発明に係る第１４の実施形態に従ったＭＯＳ型半導体装置１４００の断面図。
【図１６】本発明に係る第１５の実施形態に従ったＭＯＳ型半導体装置１５００の断面図。
【図１７】本発明に係る第１６の実施形態に従ったＭＯＳ型半導体装置１６００の断面図。
【図１８】本発明に係る第１７の実施形態に従ったＭＯＳ型半導体装置１７００の断面図。
【図１９】本発明に係る第１８の実施形態に従ったＭＯＳ型半導体装置１８００の断面図。
【図２０】本発明に係る第１９の実施形態に従ったＭＯＳ型半導体装置１９００の断面図。
【図２１】本発明に係る第２０の実施形態に従ったＭＯＳ型半導体装置２０００の断面図。
【図２２】エミッタ層１４０がはしご状に形成された第１３の実施形態を示す平面図。
【図２３】エミッタ層１４０がトレンチと垂直方向にストライプ状に形成された第２１の実施形態を示す平面図。
【図２４】トレンチ１５５がメッシュ状に形成された第１４の実施形態を示す平面図。
【図２５】トレンチ１５５がメッシュ状に形成された第１５の実施形態を示す平面図。
【符号の説明】
【００８８】
１００  半導体装置
１１０  第１のベース層
１３０  第２のベース層
１４０  エミッタ層
１５０  絶縁膜
１５５  トレンチ
１６０  ゲート電極
Ｓ  スペース部
【図１】
2011055017.tif 000003
【図２】
2011055017.tif 000004
【図３】
2011055017.tif 000005
【図４】
2011055017.tif 000006
【図５】
2011055017.tif 000007
【図６】
2011055017.tif 000008
【図７】
2011055017.tif 000009
【図８】
2011055017.tif 000010
【図９】
2011055017.tif 000011
【図１０】
2011055017.tif 000012
【図１１】
2011055017.tif 000013
【図１２】
2011055017.tif 000014
【図１３】
2011055017.tif 000015
【図１４】
2011055017.tif 000016
【図１５】
2011055017.tif 000017
【図１６】
2011055017.tif 000018
【図１７】
2011055017.tif 000019
【図１８】
2011055017.tif 000020
【図１９】
2011055017.tif 000021
【図２０】
2011055017.tif 000022
【図２１】
2011055017.tif 000023
【図２２】
2011055017.tif 000024
【図２３】
2011055017.tif 000025
【図２４】
2011055017.tif 000026
【図２５】
2011055017.tif 000027