(57)【要約】【課題】リソグラフィを用いて形成される半導体装置を高性能化させる。【解決手段】互いに同じ材質からなる第１導体パターンＰＥ１および第１ダミー導体パターンＤＭ１を含む第１の層Ｌ１と、第２導体パターンＰＥ２を含む第２の層Ｌ２とがシリコン基板ＳＵＢ１上に積層されている。第２導体パターンＰＥ２は、第１導体パターンＰＥ１または第１の層Ｌ１より下層の導電部と、コンタクトプラグＣＰ１によって電気的に接続されている。第１ダミー導体パターンＤＭ１のうち、コンタクトプラグＣＰ１と重なる部分には、それよりも断面積の大きい孔部ＨＬ１が形成されている。そして、コンタクトプラグＣＰ１は孔部ＨＬ１内を通って配置されることで、第１ダミー導体パターンＤＭ１と接触しないようにして形成されている。【選択図】図２
2011166014.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に順に積層された第１の層および第２の層と、
前記第１の層を構成する第１導体パターンと、第１ダミー導体パターンと、
前記第２の層を構成する第２導体パターンと、
前記第２の層の前記第２導体パターンと、前記第１の層の前記第１導体パターンまたは前記第１の層より下層の導電部とを電気的に接続する接続導体部とを有し、
前記第１ダミー導体パターンのうち、前記半導体基板の主面を平面的に見て前記接続導体部と重なる部分には、前記接続導体部よりも断面積の大きい孔部が形成され、
前記接続導体部は前記第１ダミー導体パターンの前記孔部内を通って配置されることで、前記第１ダミー導体パターンと前記接続導体部とは電気的に接続しておらず、
前記第１ダミー導体パターンは、ＥＵＶリソグラフィにおけるフレア補正用に形成された、前記第１導体パターンと同じ材質の部材であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１の層は、前記半導体基板の主面の直上に配置され、
前記第１導体パターンは、ＭＩＳトランジスタのゲート電極を構成することを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１の層および前記第２の層は、前記半導体基板上に形成された、互いに異なる配線層であることを特徴とする半導体装置。
【請求項４】
（ａ）半導体基板の主面上に第１導体膜を形成する工程と、
（ｂ）第１リソグラフィによって前記第１導体膜を加工して、第１導体パターンおよび第１ダミー導体パターンを形成する工程と、
（ｃ）前記第１導体パターンおよび前記第１ダミー導体パターンを覆うようにして、層間絶縁膜を形成する工程と、
（ｄ）第２リソグラフィによって前記層間絶縁膜を加工して、接続孔を形成する工程と、
（ｅ）前記接続孔に導体膜を埋め込むことで、接続導体部を形成する工程とを有し、
前記（ｂ）工程では、前記第１ダミー導体パターンとなる前記第１導体膜のうち、前記半導体基板の主面を平面的に見て、前記（ｅ）工程で形成する前記接続導体部と重なる部分に孔部が配置されるようにして、前記第１リソグラフィによって前記第１導体膜を加工し、
前記第１ダミー導体パターンの前記孔部の断面積は、前記接続孔の断面積よりも大きく形成し、かつ、前記孔部内を通るようにして前記接続孔を形成することで、前記第１ダミー導体パターンと前記接続導体部とは互いに電気的に接続しないようにして形成し、
前記第１リソグラフィは、ＥＵＶリソグラフィであることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記（ｂ）で形成する前記第１導体パターンは、ＭＩＳトランジスタのゲート電極を構成することを特徴とする半導体装置の製造方法。
【請求項６】
（ａ）第１マスクパターンデータを生成する工程と、
（ｂ）前記第１マスクパターンデータに対応した第１マスクパターンを第１マスク基板上に形成する工程とを有し、
前記第１マスクパターンデータを生成する工程は、
（ａ１）実パターンデータ、ダミーパターンデータ、コンタクトパターンデータを設定する工程と、
（ａ２）前記ダミーパターンデータと前記コンタクトパターンデータとのＡＮＤ部分であるＡＮＤパターンデータを抽出する工程と、
（ａ３）前記ＡＮＤパターンデータにブロードン処理を施すことで、前記ＡＮＤパターンデータの面積をブロードン量だけ拡げたブロードンＡＮＤパターンデータを設定する工程と、
（ａ４）前記ブロードンＡＮＤパターンデータのＮＯＴ部分と前記ダミーパターンデータとのＡＮＤ部分であるＸＯＲパターンデータを抽出する工程とを有し、
前記第１マスクパターンデータは、前記実パターンデータおよび前記ＸＯＲパターンデータによって構成されるマスクパターンデータであることを特徴とするリソグラフィマスクの製造方法。
【請求項７】
請求項６記載のリソグラフィマスクの製造方法において、
前記第１マスクパターンデータを生成する工程は、前記（ａ４）工程後、更に、
（ａ５）前記実パターンデータに対して、フレア辺補正処理を施す工程を有することを特徴とするリソグラフィマスクの製造方法。
【請求項８】
請求項７記載のリソグラフィマスクの製造方法において、
前記（ａ３）工程の前記ブロードン処理では、前記コンタクトパターンデータの寸法ばらつき量、前記ダミーパターンデータの寸法ばらつき量、合わせ精度、および、安全余裕の和として算出した前記ブロードン量を適用して、前記ブロードンＡＮＤパターンデータを設定することを特徴とするリソグラフィマスクの製造方法。
【請求項９】
請求項８記載のリソグラフィマスクの製造方法において、
前記（ｂ）工程では、
前記第１マスク基板上に多層反射膜および吸収体を順に形成し、前記吸収体をパターニングすることで、前記吸収体からなる前記第１マスクパターンを形成し、
前記第１マスクパターンは、前記第１マスクパターンデータが有する前記実パターンデータに対応する第１実マスクパターン、および、前記ＸＯＲパターンデータに対応する第１ダミーマスクパターンとを有し、
前記吸収体は、ＥＵＶ光に対する反射率が前記多層反射膜よりも低い材料によって形成することを特徴とするリソグラフィマスクの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法、および、リソグラフィマスクの製造方法に関し、特に、リソグラフィ工程を用いる技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路等の半導体装置の製造過程において、微細パターンを基板上に転写する方法としてリソグラフィ技術が用いられている。このリソグラフィ技術には主に投影露光装置が用いられ、当該投影露光装置に装着したフォトマスクを透過した露光光を基板上のレジストに照射することによりパターン転写が行われる。近年、デバイスの高集積化や、デバイス動作速度の高速化が要求されており、これらの要求に応えるためにパターンの微細化が進められている。この微細化のために、露光波長の短波長化などにより、投影像の解像度を向上する努力がなされており、最近では従来の紫外線より１桁以上短い波長である１３．５ｎｍの極端紫外線（Extreme Ultra Violet：ＥＵＶ）光を用いた露光法も検討されている。ＥＵＶ光を用いたリソグラフィを、以下では、ＥＵＶリソグラフィと称する。
【０００３】
例えば、米国特許第６８１５１２９号明細書（特許文献１）および米国特許第６８９８７８１号明細書（特許文献２）には、ＥＵＶリソグラフィにおけるフレア問題を解決し得る以下の方法が開示されている。即ち、周辺のパターン密度に応じてマスクパターンに寸法バイアスをかける方法や、パターン周辺にダミーパターンを配置してパターン密度を調整するという方法などが開示されている。
【０００４】
また、例えば、特開２００４−２９４９７７号公報（特許文献３）には、露光時にフレア補正を行ったパターンを用いるデバイス製造方法が開示されている。
【０００５】
また、例えば、特開平８−１６０５９０号公報（特許文献４）には、表面段差による露光時のパターン幅変動を緩和するために、ダミーパターンを形成する方法が開示されている。
【０００６】
また、例えば、特開２０００−１７４０２０号公報（特許文献５）には、粗密による露光時のパターン幅変動を緩和するために、ダミーパターンを形成する手法を適用した半導体装置の製造方法が開示されている。
【０００７】
また、例えば、特開２００６−１３４９４号公報（特許文献６）には、フレア防止のため、マスクにフレア減少層を形成した反射マスクが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許第６８１５１２９号明細書
【特許文献２】米国特許第６８９８７８１号明細書
【特許文献３】特開２００４−２９４９７７号公報
【特許文献４】特開平８−１６０５９０号公報
【特許文献５】特開２０００−１７４０２０号公報
【特許文献６】特開２００６−１３４９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
ＥＵＶリソグラフィでは、露光波長が短いこと、および、マスクを含め光学系が反射系であることから所望外の方向に露光光が散らばって迷光の源となる、所謂フレアが生じ易い。フレアはいくつかの種類に分類されるが、ＥＵＶリソグラフィにとって特に課題となるのが、ローカルフレアと呼ばれる現象である。ローカルフレアとは、反射ミラー表面の僅かなラフネスによって露光光の反射面で露光光が乱反射される現象である。このローカルフレアによって、所望以外の場所が露光されてしまう。このように、フレアがあると露光コントラストが低下し、露光裕度も小さくなる。
【００１０】
フレア現象による上記のような課題は、微細かつ高い寸法精度が要求され、かつブライトフィールド部分が大きなゲートパターンにおいて、特に顕著になる。また、ロジック回路やシステムオンチップ（System on Chip：ＳＯＣ）デバイスでは、パターン密度が場所によって大きく異なる。従って、場所ごとにフレア値も大きく変化することから、メモリデバイスよりも、フレア補正処理に大きな負荷がかかる。
【００１１】
上記特許文献１，２では、パターン密度を調整する目的、および、ＥＵＶ光を反射するフィールド部分すなわちブライトフィールド領域の面積を減ずる目的でダミーパターンを配置し、フレアを低減している。このようなフレア補償法は、対照としているパターン層のみに着目している。この点、本発明者の検討によれば、実際にデバイスに適用した場合、その層より上の層と下の層との導通などでフレア補償用のダミーパターンが障害となることが分かった。その一例について図３１を用いて説明する。図３１（ａ）は、本発明者が事前に検討したＥＵＶリソグラフィを用いて形成した半導体装置の要部平面図を示し、図３１（ｂ）は（ａ）のＸａ−Ｘａ線に沿って矢印方向に見た要部断面図を示している。
【００１２】
シリコン基板ＳＵＢａの主面側には、例えばｎ型ウェルＤＮＷａが形成されている。ｎ型ウェルＤＮＷａは主面に形成された浅溝型の分離部ＳＴＩａによって区画され、例えばｐ型ウェルＰＷａが形成されている。シリコン基板ＳＵＢａの主面はゲート絶縁膜ＩＧａによって覆われ、そのゲート絶縁膜ＩＧａを介して、ゲート電極ＥＧａが配置されている。ゲート電極ＥＧａの側方下部におけるｐ型ウェルＰＷａには、ｎ型ソースドレイン領域ＳＤＮａが形成されている。このように、ゲート電極ＥＧａ、ゲート絶縁膜ＩＧａ、および、ｎ型ソースドレイン領域ＳＤＮａによって構成されたｎチャネル型のＭＩＳ（Metal Insulator Semiconductor）構造の電界効果トランジスタ（以下、単にｎ型ＭＩＳトランジスタ）ＱＮａが、ｐ型ウェルＰＷａに形成されている。
【００１３】
また、シリコン基板ＳＵＢａの表面は層間絶縁膜ＩＬａによって覆われている。層間絶縁膜ＩＬａには、ｎ型ソースドレイン領域ＳＤＮａおよびゲート電極ＥＧａに達するようにして、ｎ型ソースドレイン領域ＳＤＮａに電気的に接続する導電性のコンタクトプラグＣＰａが形成されている。更に、コンタクトプラグＣＰａに電気的に接続するようにして配置された金属配線ＭＥａが形成されている。図３１（ａ）の要部平面図では、便宜上、層間絶縁膜ＩＬａおよび金属配線ＭＥａの図示を省略している。
【００１４】
ここで、本発明者が検討した技術では、ゲート電極ＥＧａの加工工程にＥＵＶリソグラフィを適用する場合、ゲート電極ＥＧａが配置されない領域にダミーパターンＤＭａを形成する。これにより、ローカルフレアによる露光コントラストの低下が抑えられる。
【００１５】
しかしながら、本発明者の更なる検討により、以下のような課題が明らかになった。即ち、図３１（ｂ）の要部Ｐ１に示すように、フレア補正用に導入したダミーパターンＤＭａによって、コンタクトプラグＣＰａが途中でストッピングされてしまうことがある。本来、コンタクトプラグＣＰａは、層間絶縁膜ＩＬａを貫通し、ｎ型ソースドレイン領域ＳＤＮａと電気的に接続されていなければならない。従って、上記のようにダミーパターンＤＭａの途中でストッピングしてしまうと、所望の構造のデバイスが得られなくなる。また、ダミーパターンＤＭａは、ゲート電極ＥＧａ同様、ドープドポリシリコンで構成された導電体であるが、それとコンタクトプラグＣＰａが接触しているために、広いダミーパターンＤＭａが蓄積電極となってしまう。このような蓄積電極は、デバイス特性上問題となる電気容量（キャパシタ）を発生させる原因となる。
【００１６】
このように、本発明者が検討した技術では、ローカルフレアによる加工精度の低下を低減する一方で、コンタクトプラグＣＰａの非導通や、蓄積電極の形成など、電気特性の向上を妨げる原因となる課題を有することが分かった。
【００１７】
そこで、本発明の目的は、リソグラフィを用いて形成される半導体装置を高性能化させる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２０】
半導体基板上に順に積層された第１の層および第２の層と、第１の層を構成する第１導体パターンと、第１ダミー導体パターンと、第２の層を構成する第２導体パターンと、第２の層の第２導体パターンと、第１の層の第１導体パターンまたは第１の層より下層の導電部とを電気的に接続する接続導体部とを有する半導体装置である。ここで、第１ダミー導体パターンのうち、半導体基板の主面を平面的に見て接続導体部と重なる部分には、接続導体部よりも断面積の大きい孔部が形成されている。そして、接続導体部は第１ダミー導体パターンの孔部内を通って配置されることで、第１ダミー導体パターンと接続導体部とは電気的に接続していない。更に、第１ダミー導体パターンは、ＥＵＶリソグラフィにおけるフレア補正用に形成された、第１導体パターンと同じ材質の部材である。
【発明の効果】
【００２１】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００２２】
即ち、リソグラフィを用いて形成される半導体装置を高性能化させることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１であるＥＵＶマスクを示し、（ａ）は平面図、（ｂ）は要部断面図を示している。
【図２】本発明の実施の形態１である半導体装置を示し、（ａ）は要部平面図であり、（ｂ）は（ａ）の要部平面図のＸ１−Ｘ１線に沿って矢印方向に見た要部断面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】本発明の実施の形態１であるリソグラフィマスクの製造工程を示すフロー図である。
【図９】本発明の実施の形態１であるリソグラフィマスクの製造工程中における説明図である。
【図１０】図９に続くリソグラフィマスクの製造工程中における説明図である。
【図１１】図１０に続くリソグラフィマスクの製造工程中における説明図である。
【図１２】図１１に続くリソグラフィマスクの製造工程中における説明図である。
【図１３】図１２に続くリソグラフィマスクの製造工程中における説明図である。
【図１４】本発明の実施の形態１であるリソグラフィマスクの製造方法によって形成したリソグラフィマスクの要部平面図である。
【図１５】図１４の要部平面図のＸ２−Ｘ２線に沿って矢印方向に見た要部断面図である。
【図１６】本発明の実施の形態１であるリソグラフィマスクの説明図である。
【図１７】本発明の実施の形態２である半導体装置の要部断面図である。
【図１８】本発明の実施の形態３である半導体装置を示し、（ａ）はシンボル図、（ｂ）は回路図を示している。
【図１９】本発明の実施の形態３である半導体装置の要部平面図である。
【図２０】（ａ）〜（ｆ）は、本発明の実施の形態３である半導体装置の製造工程に用いるリソグラフィマスクの説明図である。
【図２１】本発明の実施の形態３である半導体装置の製造工程中であって、図１９の要部平面図のＸ３−Ｘ３に沿って矢印方向に見た箇所に該当する部分の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中における要部断面図である。
【図２９】図２８に続く半導体装置の製造工程中における要部断面図である。
【図３０】図２９に続く半導体装置の製造工程中における要部断面図である。
【図３１】本発明者が事前に検討した構造の半導体装置を示し、（ａ）は要部平面図であり、（ｂ）は（ａ）の要部平面図のＸａ−Ｘａ線に沿って矢印方向に見た要部断面図である。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
（実施の形態１）
図１には、本実施の形態１で用いるＥＵＶマスク（リソグラフィマスク）ＭＳＫ１の平面図および要部断面図を示している。図１（ａ）はＥＵＶマスクＭＳＫ１の平面図、図１（ｂ）はその一部の断面を示す要部断面図である。
【００２６】
ＥＵＶ光の波長領域（例えば１３．５ｎｍ）では透過マスクは使えないので、多層反射膜ＭＬ１によるＥＵＶ光の反射を利用した多層膜反射基板が使用される。多層反射膜ＭＬ１は、モリブデン（Ｍｏ）およびシリコン（Ｓｉ）を交互に積層した構造を有しており、通常４０ペアの多層膜が用いられるが、５０ペア、６０ペアといった、更に積層された膜が用いられることもある。このような多層反射膜ＭＬ１は、石英ガラスや低熱膨張ガラスからなるマスク基板ＭＳ１の上に形成されている。この状態を、多層膜マスクブランクと称することがある。そして、ＥＵＶマスクＭＳＫ１は、多層膜マスクブランク上に所望の平面パターンを持って配置された吸収体ＡＢＳ１（吸収体パターン）を有している。吸収体ＡＢＳ１としては、タンタル（Ｔａ）、ホウ窒化タンタル（ＴａＢＮ）、窒化タンタル（ＴａＮ）などといった、ＥＵＶ光に対する反射率が低い材料が用いられる。
【００２７】
ＥＵＶマスクＭＳＫ１の中央部には半導体集積回路装置のパターンを有するデバイスパターンエリアＭＤＥを有し、周辺部にはマスクの位置合せのためのマークやウェハアライメントマークなどを含むアライメントマークエリアＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４が配置されている。図１（ｂ）はＥＵＶマスクＭＳＫ１のデバイスパターンエリアＭＤＥにおける一部の断面を示している。石英ガラスや低熱膨張ガラスなどのマスク基板ＭＳ１上には、上述の多層反射膜ＭＬ１が被着され、その上にキャッピング層ＣＡＰ１が被着されている。キャッピング層ＣＡＰ１の材料としては、Ｓｉやルテニウム（Ｒｕ）、あるいはクロム（Ｃｒ）などが用いられる。キャッピング層ＣＡＰ１の上に、バッファ層ＢＵＦ１を介して吸収体ＡＢＳ１が設けられている。バッファ層ＢＵＦ１は集束イオンビーム（Focused Ion Beam：ＦＩＢ）修正などの際に、多層反射膜ＭＬ１などにダメージやコンタミを与えないようにする保護膜である。図１（ｂ）に示すように、反射面上のバッファ層ＢＵＦ１は除去されている。バッファ層ＢＵＦ１としては、Ｃｒや窒化クロム（ＣｒＮ）などが用いられる。
【００２８】
また、吸収体ＡＢＳ１の上面は酸化処理が施されている（図示しない）。これにより、例えば２５０ｎｍや１９３ｎｍ付近の欠陥検査光に対する反射率が抑えられ、パターン欠陥検査を高感度で行うことができる。また、マスク基板ＭＳ１の裏面側には、マスクを静電チャックするためのメタル膜ＣＦ１がコーティングされている。本実施の形態１のＥＵＶマスクＭＳＫ１のより詳しい構成とその製造方法に関しては、後に説明する。
【００２９】
以下では、上述のようなＥＵＶマスクＭＳＫ１を用いて形成した本実施の形態１の半導体装置の構造について、図２を用いて説明する。図２（ａ）は本実施の形態１の半導体装置の要部平面図を示し、図２（ｂ）は（ａ）のＸ１−Ｘ１線に沿って矢印方向に見た要部断面図を示している。
【００３０】
本実施の形態１の半導体装置は、シリコン基板（半導体基板）ＳＵＢ１上に配置された複数のＭＩＳトランジスタを有している。図２では、そのうちｎ型ＭＩＳトランジスタＱＮ１が形成された領域を示している。この他に、シリコン基板ＳＵＢ１上には、複数のｐチャネル型のＭＩＳトランジスタ（ｐ型ＭＩＳトランジスタ）が配置されていても良い。
【００３１】
シリコン基板ＳＵＢ１の主面側にはｎ型ウェルＤＮＷ１が形成されている。ｎ型ウェルＤＮＷ１は、多数キャリアが電子となるような、アクセプタ不純物よりもドナー不純物を多く含んだｎ型導電型の半導体領域である。ｎ型ウェルＤＮＷ１は、シリコン基板ＳＵＢ１の主面に形成された浅溝型の分離部ＳＴＩ１によって区画されている。分離部ＳＴＩ１は、シリコン基板ＳＵＢ１の主面に形成した浅溝に、例えば酸化シリコンを主体とする絶縁膜を埋め込んだ形状を有している。この他に、シリコン基板ＳＵＢ１の所望の領域を酸化することで形成した、所謂ＬＯＣＯＳ（Local Oxidation of Silicon）構造の分離部であっても良い。シリコン基板ＳＵＢ１における分離部ＳＴＩ１によって区画された領域（活性領域またはアクティブ領域）には、ｐ型ウェルＰＷ１が形成されている。ｐ型ウェルＰＷ１は、多数キャリアが正孔（ホール）となるような、ドナー不純物よりもアクセプタ不純物を多く含んだｐ型導電型の半導体領域である。
【００３２】
シリコン基板ＳＵＢ１の主面はゲート絶縁膜ＩＧ１によって覆われ、そのゲート絶縁膜ＩＧ１を介して、ゲート電極ＥＧ１が配置されている。ゲート絶縁膜ＩＧ１は、例えば酸化シリコンを主体とする絶縁膜などからなる。ゲート電極ＥＧ１は、例えば多結晶シリコン（ポリシリコン）を主体とし、所望の導電率となるように各種不純物をドーピングされた導体膜などからなる。なお、ゲート絶縁膜ＩＧ１のうち、ゲート電極ＥＧ１に覆われていない部分は除去され、その領域のシリコン基板ＳＵＢ１上には、セルフアラインコンタクト（Self Align Contact：ＳＡＣ）用の窒化シリコン膜などが形成されていても良い。
【００３３】
ゲート電極ＥＧ１の側方下部におけるｐ型ウェルＰＷ１には、ｎ型ソースドレイン領域ＳＤＮ１が形成されている。ｎ型ソースドレイン領域ＳＤＮ１は、ｎ型導電型の半導体領域である。ｎ型ソースドレイン領域ＳＤＮ１は、そのゲート電極ＥＧ１側の端部に、より浅くて不純物濃度の薄い、所謂ＬＤＤ（Lightly Doped Drain）構造を有していても良い（図示しない）。また、ＬＤＤ部分を内包するような反対導電型（ここではｐ型導電型）の半導体領域、所謂ハロー領域を有していても良い（図示しない）。
【００３４】
以上のように、ゲート電極ＥＧ１、ゲート絶縁膜ＩＧ１、および、ｎ型ソースドレイン領域ＳＤＮ１によって構成されたｎ型ＭＩＳトランジスタＱＮ１が、シリコン基板１上のｐ型ウェルＰＷ１に形成されている。
【００３５】
また、シリコン基板ＳＵＢ１の表面は、ｎ型ＭＩＳトランジスタＱＮ１を埋め込むようにして形成された層間絶縁膜ＩＬ１によって覆われている。層間絶縁膜ＩＬ１は、例えば酸化シリコンを主体とする絶縁膜などからなる。層間絶縁膜ＩＬ１には、ｎ型ソースドレイン領域ＳＤＮ１およびゲート電極ＥＧ１に達するようにして、ｎ型ソースドレイン領域ＳＤＮ１に電気的に接続されている、導電性のコンタクトプラグ（接続導体部）ＣＰ１が形成されている。更に、コンタクトプラグＣＰ１に電気的に接続するようにして配置された第１金属配線ＭＥ１が形成されている。コンタクトプラグＣＰ１および第１金属配線ＭＥ１は、タングステン、アルミニウム、または、銅などからなる導体膜であり、層間絶縁膜などとの界面にバリア導体膜を有していても良い。図２（ａ）の要部平面図では、便宜上、層間絶縁膜ＩＬ１および金属配線ＭＥ１の図示を省略している。
【００３６】
ここで、本実施の形態１の半導体装置は、シリコン基板１の主面上におけるゲート電極ＥＧ１が配置されない領域に、第１ダミー導体パターンＤＭ１を有している。第１ダミー導体パターンＤＭ１は、ゲート電極ＥＧ１と同じ材質の部材である。また、第１ダミー導体パターンＤＭ１は、当該半導体装置において電気的な機能を持たず、集積回路を構成する部材ではない。このような第１ダミー導体パターンＤＭ１は、上述のように、ＥＵＶリソグラフィにおけるフレア補正用に配置されたものである。即ち、シリコン基板ＳＵＢ１上においてゲート電極ＥＧ１に覆われない領域を低減し、ＥＵＶリソグラフィにおけるブライトフィールド領域の面積を減ずることで、ローカルフレアを低減できる。
【００３７】
更に、本実施の形態１の半導体装置では、第１ダミー導体パターンＤＭ１のうち、コンタクトプラグＣＰ１が通過する領域には孔部ＨＬ１が設けられている。そして、コンタクトプラグＣＰ１は、第１ダミー導体パターンＤＭ１の孔部ＨＬ１内を通って配置される。これにより、第１ダミー導体パターンＤＭ１とコンタクトプラグＣＰ１とは電気的に接続されない状態とすることができる。従って、第１ダミー導体パターンＤＭ１は浮遊（フローティング）状態となり、電気容量を構成することもない。このように、本実施の形態１の半導体装置によれば、電気的な寄生容量を生じさせることなく、ＥＵＶフレア補正用のダミーパターンを適用することができる。結果として、リソグラフィを用いて形成される半導体装置を高性能化させることができる。
【００３８】
本実施の形態１の半導体装置が有する以上の構成を、以下のように換言する。
【００３９】
本実施の形態１の半導体装置において、ゲート電極ＥＧ１の集合を第１導体パターンＰＥ１とし、第１導体パターンＰＥ１および第１ダミー導体パターンＤＭ１を含む層を第１の層Ｌ１とする。言い換えれば、本実施の形態１の半導体装置においては、第１の層Ｌ１をシリコン基板ＳＵＢ１の主面の直上に配置された層とし、第１導体パターンＰＥ１はｎ型ＭＩＳトランジスタＱＮ１のゲート電極ＥＧ１を構成する例を示している。また、第１金属配線ＭＥ１の集合を第２導体パターンＰＥ２とし、第２導体パターンＰＥ２を含む層を第２の層Ｌ２とする。第１の層Ｌ１および第２の層Ｌ２は、シリコン基板ＳＵＢ１上に、この順に積層されている。
【００４０】
そして、第２の層Ｌ２の第２導体パターンＰＥ２（第１金属配線ＭＥ１）と、第１の層Ｌ１の第１導体パターンＰＥ１（ゲート電極ＥＧ１）とは、コンタクトプラグＣＰ１によって電気的に接続されている。また、第２の層Ｌ２の第２導体パターンＰＥ２（第１金属配線ＭＥ１）と、第１の層Ｌ１より下層の導電部であるｎ型ソースドレイン領域ＳＤＮ１とは、コンタクトプラグＣＰ１によって電気的に接続されている。
【００４１】
更に、第１ダミー導体パターンＤＭ１のうち、シリコン基板ＳＵＢ１の主面を平面的に見てコンタクトプラグＣＰ１と重なる部分には、コンタクトプラグＣＰ１よりも断面積の大きい孔部ＨＬ１が形成されている。そして、コンタクトプラグＣＰ１は、第１ダミー導体パターンＤＭ１の孔部ＨＬ１内を通って配置されることで、第１ダミー導体パターンＤＭ１とコンタクトプラグＣＰ１とは電気的に接続されていない状態を実現している。これにより、第１ダミー導体パターンＤＭ１は浮遊状態となり、電気容量とならない。このように、本実施の形態１の半導体装置によれば、電気的な寄生容量を生じさせることなく、ＥＵＶフレア補正用のダミーパターンを適用することができる。結果として、リソグラフィを用いて形成される半導体装置を高性能化させることができる。
【００４２】
次に、図３〜図７を用いて、上記の構成の本実施の形態１の半導体装置の製造方法について、詳しく説明する。図３〜図７は、上記図２（ｂ）に対応する箇所の製造工程中における要部断面図である。また、図３〜図７を用いた製造方法の説明で、上記図２を用いて説明した部材と同じ部材の構造や材料は、特筆しない限り上記の説明と同様である。ｎ型ＭＩＳトランジスタＱＮ１の形成方法は通常のＭＩＳトランジスタの形成方法と同様であるが、本実施の形態１の半導体装置の製造方法では、特に、第１ダミー導体パターンＤＭ１に孔部ＨＬ１を形成する点に特徴がある。
【００４３】
まず、図３に示すように、主面側にｎ型ウェルＤＮＷ１を有するシリコン基板ＳＵＢ１に、浅溝構造の分離部ＳＴＩ１を形成する。ここでは、シリコン基板ＳＵＢ１の主面に、例えばリソグラフィ法およびエッチング法などによって浅溝を形成し、その後、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などによって形成した酸化シリコン膜などを浅溝内に埋め込むことで、分離部ＳＴＩ１を形成する。その後、分離部ＳＴＩによって規定された所望の活性領域に、イオン注入法などによってｐ型ウェルＰＷ１を形成する。続いて、シリコン基板ＳＵＢ１の主面を熱酸化法などによって酸化することで、ゲート絶縁膜ＩＧ１を形成する。その後、例えばＣＶＤ法などによって、シリコン基板ＳＵＢ１の主面上においてゲート絶縁膜ＩＧ１を覆うようにして、多結晶シリコンを主体とする導体膜からなる第１導体膜ＥＭ１を形成する。
【００４４】
次に、図４に示すように、第１導体膜ＥＭ１を覆うようにしてレジスト膜ＲＥ１を形成し、リソグラフィ法によってパターニングする。そして、レジスト膜ＲＥ１をエッチングマスクとして第１導体膜ＥＭ１にエッチングを施すことで、第１導体パターンＰＥ１としてのゲート電極ＥＧ１、および、第１ダミー導体パターンＤＭ１を形成する。このリソグラフィ工程を、第１リソグラフィと称する。第１リソグラフィは、ＥＵＶ光を用いたＥＵＶリソグラフィである。このようにＥＵＶリソグラフィによる第１リソグラフィでは、パターン密度の分布などによりローカルフレアが発生し易い。そこで、フレア補正を目的として、第１ダミー導体パターンＤＭ１を形成する。
【００４５】
特に、第１リソグラフィ工程では、第１ダミー導体パターンＤＭ１となる部分の第１導体膜ＥＭ１に対し、孔部ＨＬ１を形成するようにして、第１導体膜ＥＭ１を加工する。言い換えれば、第１リソグラフィ工程では、孔部ＨＬ１を形成する箇所の第１導体膜ＥＭ１を覆わないような形状となるように、レジスト膜ＲＥ１をパターニングする。更に言い換えれば、第１リソグラフィ工程では、第１ダミー導体パターンＤＭ１となる第１導体膜ＥＭ１のうちの、孔部ＨＬ１を形成する箇所が露出するように、レジスト膜ＲＥ１をパターニングする。このようにして、上記図２を用いて説明したように効果的な孔部ＨＬ１を有する第１ダミー導体パターンＤＭ１を形成することができる。
【００４６】
次に、図５に示すように、第１導体パターンＰＥ１としてのゲート電極ＥＧ１および第１ダミー導体パターンＤＭ１を覆うようにして、層間絶縁膜ＩＬ１を形成する。ここでは、例えばＣＶＤ法などによって、酸化シリコンを主体とする絶縁膜からなる層間絶縁膜ＩＬ１を形成する。
【００４７】
次に、図６に示すように、層間絶縁膜ＩＬ１を覆うようにしてレジスト膜ＲＥ２を形成し、リソグラフィ法によってパターニングする。そして、レジスト膜ＲＥ２をエッチングマスクとして層間絶縁膜ＩＬ１にエッチングを施すことで、コンタクトホール（接続孔）ＣＨ１を形成する。このリソグラフィ工程を、第２リソグラフィと称する。続いて、図７に示すように、コンタクトホールＣＨ１に導体膜を埋め込むことで、コンタクトプラグＣＰ１を形成する。そして、第２導体パターンＰＥ２としての第１金属配線ＭＥ１を形成する。
【００４８】
ここで、第１ダミー導体パターンＤＭ１と平面的に重なる位置では、第１ダミー導体パターンＤＭ１の孔部ＨＬ１内を通って、シリコン基板ＳＵＢ１のｎ型ソースドレイン領域ＳＤＮ１に達するようにして、第２リソグラフィ工程によってコンタクトホールＣＨ１を形成する。言い換えれば、前述の第１リソグラフィ工程および第２リソグラフィ工程では、第１ダミー導体パターンＤＭ１の孔部ＨＬ１の断面積は、コンタクトホールＣＨ１の断面積よりも大きくなるように形成する。更に言い換えれば、第１ダミー導体パターンＤＭ１の孔部ＨＬ１は、後に形成するコンタクトプラグＣＰ１と平面的に重なる部分に配置されるようにして形成する。このようにして、第１ダミー導体パターンＤＭ１とコンタクトプラグＣＰ１とが互いに電気的に接続しないようにして、両者を形成することができる。
【００４９】
更に、本実施の形態１の半導体装置の製造方法では、上述のように、第１ダミー導体パターンＤＭ１の孔部ＨＬ１内を通るようにして、層間絶縁膜ＩＬ１にコンタクトホールＣＨ１を形成する。これにより、上記図６を用いて説明した第２リソグラフィ工程において、コンタクトホールＣＨ１を形成する際に、第１ダミー導体パターンＤＭ１をエッチングする必要が生じない。従って、コンタクトホールＣＨ１を形成するための当該エッチングが第１ダミー導体パターンＤＭ１の途中で停止することが無い。即ち、本実施の形態１の半導体装置の製造方法によれば、フレア補正の効果を狙って第１ダミー導体パターンＤＭ１を適用した場合であっても、コンタクトプラグＣＰ１の接続不良を発生し難くすることができる。結果として、リソグラフィを用いて形成される半導体装置をより高性能化させることができる。
【００５０】
上記図４を用いて説明したように、本実施の形態１の半導体装置の製造方法では、第１リソグラフィによって第１導体膜ＥＭ１を加工する工程において、ローカルフレアを補正するために、ゲート電極ＥＧ１（第１導体パターンＰＥ１）とは別に第１ダミー導体パターンＤＭ１を形成する。特に、この第１ダミー導体パターンＤＭ１は、コンタクトプラグＣＰ１が通る箇所に孔部ＨＬ１を有し、コンタクトホールＣＨ１を形成し易くしている。以下では図８〜図１６を用いて、このように効果的な孔部ＨＬ１を有する第１ダミー導体パターンＤＭ１を、第１導体膜ＥＭ１を加工して形成するために必要な、第１リソグラフィで用いるリソグラフィマスクＭＳＫ２の製造方法について、詳しく説明する。このリソグラフィマスクＭＳＫ２の製造方法は、フォトリソグラフィに用いるマスクの製造方法としても適用できる。ただし、本製造方法をＥＵＶリソグラフィに用いるマスクの製造に適用した場合には、最終的に、上記図１を用いて説明したＥＵＶマスクＭＳＫ１のようなリソグラフィマスクＭＳＫ２が完成する。その場合には、上記図１におけるＥＵＶマスクＭＳＫ１の構造の説明は、当該リソグラフィマスクＭＳＫ２の構造の説明としても適用できる。
【００５１】
図８は、本実施の形態１のリソグラフィマスクＭＳＫ２の製造工程を示すフロー図である。図８を参照しながら、図９〜図１３の説明図を順に用いて、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法を詳しく説明する。本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法では、所望のマスクパターンデータ（第１マスクパターンデータ）を計算によって生成し、それに対応した実際のマスクパターン（第１マスクパターン）をマスク基板（第１マスク基板）上に形成する。より具体的に、例えば、上記図１を用いて説明したようなＥＵＶマスクＭＳＫ１を製造する際には、まず、デバイスパターンエリアＭＤＥに形成すべきマスクパターンのデータを、計算により生成する。そして、そのマスクパターンデータに対応した実際のマスクパターンを、吸収体ＡＢＳ１のパターンとして、多層反射膜ＭＬ１で覆われたマスク基板ＭＳ１上に形成する。以下では、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法における、第１マスクパターンデータの生成方法について詳しく説明する。
【００５２】
はじめに、図９に示すように、実パターンデータＤＡ１、ダミーパターンデータＤＤ１、および、コンタクトパターンデータＤＣ１を設定する（図８の工程Ｓ１）。ここで、実パターンデータＤＡ１とは、リソグラフィマスクＭＳＫ２を用いて加工する対象のうち、実際にデバイスとして機能させる部材を形成するためのパターンデータである。例えば、上記図４の工程におけるゲート電極ＥＧ１（第１導体パターンＰＥ１）のパターンに対応するパターンデータが、実パターンデータＤＡ１である。
【００５３】
また、ダミーパターンデータＤＤ１とは、リソグラフィマスクＭＳＫ２を用いて加工する対象のうち、フレア補償用のダミーパターンを形成するためのパターンデータである。例えば、上記図４の工程における第１ダミー導体パターンＤＭ１に対応するパターンデータが、ダミーパターンデータＤＤ１である。上述のように、第１ダミー導体パターンＤＭ１は、ブライトフィールド面の面積を低減し、発生するフレア量自体を下げる効果がある。一方で、解像限界より大きな第１ダミー導体パターンＤＭ１はそれ自体ウェハ上に転写形成される。
【００５４】
また、コンタクトパターンデータＤＣ１とは、リソグラフィマスクＭＳＫ２を用いて加工する対象では無く、当該対象を貫通するようなコンタクトプラグやビアプラグを形成するためのパターンデータである。例えば、上記図６の工程におけるコンタクトホールＣＨ１のパターンに対応するパターンデータが、コンタクトパターンデータＤＣ１である。このように、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法では、リソグラフィマスクＭＳＫ２で加工する対象には無く、その上下の導体部を接続するための部材のパターンも考慮に入れて、パターンデータを生成する。
【００５５】
次に、図１０に示すように、ダミーパターンデータＤＤ１とコンタクトパターンデータＤＣ１とのＡＮＤ（論理積）部分であるＡＮＤパターンデータＡＮＤ１を抽出する（図８の工程Ｓ２）。即ち、ダミーパターンデータＤＤ１のうち、コンタクトパターンデータＤＣ１と重なる部分を抽出し、これをＡＮＤパターンデータＡＮＤ１とする。
【００５６】
次に、図１１に示すように、ＡＮＤパターンデータＡＮＤ１にブロードン処理を施し、ブロードンＡＮＤパターンデータＢＲ１を設定する（図８の工程Ｓ３）。より具体的には、ＡＮＤパターンデータＡＮＤ１にブロードン処理を施すことで、ＡＮＤパターンデータの面積をブロードン量だけ拡げ、これをブロードンＡＮＤパターンデータＢＲ１とする。即ち、ＡＮＤパターンデータＡＮＤ１よりもブロードン量だけ拡げられた、ブロードンＡＮＤパターンデータＢＲ１を設定する。ここで設定すべきブロードン量については、後に詳しく説明する。
【００５７】
次に、図１２に示すように、ブロードンＡＮＤパターンデータＢＲ１のＮＯＴ（論理否定）部分とダミーパターンデータＤＤ１とのＡＮＤ部分であるパターンデータ（ＸＯＲパターンデータ）ＸＯＲ１を抽出する。即ち、ダミーパターンデータＤＤ１のうち、ブロードンＡＮＤパターンデータＢＲ１と重ならない部分を抽出し、これをパターンデータＸＯＲ１とする。
【００５８】
その後、上記で生成したパターンデータＸＯＲ１および実パターンデータＤＡ１に対して、フレア量の計算を行う。フレア量の計算とは、各パターンデータＸＯＲ１，ＤＡ１の密度分布に基づいてフレア特性関数を示すＰＳＦ（Point Spread Function）とのコンボリューションをとって各点のフレア量を計算することで、必要ならばそれをマップ化する。
【００５９】
次に、図１３に示すように、実パターンデータＤＡ１に対して、フレア補正処理を施す（図８の工程Ｓ５）。即ち、上述のフレア量計算に基づいて、そのフレアを補償し得るように実パターンデータＤＡ１の辺を移動させる。ここでは、パターンデータＸＯＲ１の辺の移動処理は行わない。従って、パターンデータＸＯＲ１の形状は、上記図１２の状態から変化は無い。このように、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法では、ダミーパターンに対応するパターンデータＸＯＲ１にはフレア補正のための辺移動は行わず、実パターンデータＤＡ１に対してのみ当該辺移動を施す。その効果に関しては、後に詳しく説明する。
【００６０】
以上の工程によって、辺移動を施した実パターンデータＤＡ１およびパターンデータＸＯＲ１からなるマスクパターンデータを生成したことになる。そして、これらマスクパターンデータに対応した実際のマスクパターンを、マスク基板上に形成する。
【００６１】
図１４および図１５には、上記の工程で生成したマスクパターンデータに対応したマスクパターンデータを有する、リソグラフィマスクＭＳＫ２を示している。ここでは、当該リソグラフィマスクＭＳＫ２として、ＥＵＶリソグラフィに用いるＥＵＶマスクに適用した例を示している。図１４はリソグラフィマスクＭＳＫ２のデバイスパターンエリアＭＤＥの一部を示す要部平面図である。図１５は、図１４のＸ２−Ｘ２線に沿って矢印方向に見た要部断面図である。ＥＵＶマスクであるリソグラフィマスクＭＳＫ２の基本的な構造は、上記図１を用いて説明したＥＵＶマスクＭＳＫ１の構造と同様である。このように、本実施の形態１の製造方法によって形成されたＥＵＶマスクであるリソグラフィマスクＭＳＫ２は、上記図８〜図１３を用いて説明した工程によって設定されたマスクパターンデータに対応したマスクパターンを構成する吸収体ＡＢＳ１の平面パターンを有する。
【００６２】
図１６には、リソグラフィマスクＭＳＫ２の説明図として、上記図８〜図１３の工程によって設定したマスクパターンデータと、コンタクトパターンデータＤＣ１とを重ねて示している。このように、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法では、マスクパターンデータを生成する際に、ダミーパターンに対応するパターンデータＸＯＲ１とコンタクトパターンデータＤＣ１とが接触しないように設計される。これにより、上記図６を用いて説明したように、第１ダミー導体パターンＤＭ１に接触しないようにコンタクトホールＣＨ１を形成することができる。そして、上記図２を用いて説明したような、第１ダミー導体パターンＤＭ１とコンタクトプラグＣＰ１とが接触しない構造を実現できる。これは、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法において、上記図１１の工程においてＡＮＤパターンデータＡＮＤ１にブロードン処理を施し、上記図１２の工程において、そのブロードンＡＮＤパターンデータＢＲ１の部分をダミーパターンデータＤＤ１から除外して、パターンデータＸＯＲ１を得ていることの効果である。即ち、コンタクトパターンデータＤＣ１とダミーパターンデータＤＤ１との重なり部分（ＡＮＤパターンデータＡＮＤ１）をブロードン量だけ拡げ、これをダミーパターンデータＤＤ１から除去することで、コンタクトパターンデータＤＣ１と接触しないような孔部を有するダミーパターンデータＤＤ１を形成することの効果である。
【００６３】
本発明者は、実際の第１ダミー導体パターンＤＭ１とコンタクトプラグＣＰ１とが接触しないような、上記のブロードン量について、より定量的に検証を行っている。その結果を以下で説明する。ブロードン量は、コンタクトパターンデータＤＣ１の寸法ばらつき量Ｗ１、ダミーパターンデータＤＤ１の寸法ばらつき量Ｗ２、ゲート層とコンタクト層との合わせ精度ＯＬ、および、安全余裕Ｌを考慮して決める。ここでは、各寸法ばらつき量Ｗ１，Ｗ２、合わせ精度ＯＬおよび安全余裕Ｌの和をブロードン量とする。一例として、線幅が３２ｎｍ、ピッチ６４ｎｍ、最小加工寸法２０ｎｍ、コンタクト寸法３５ｎｍ、アイソレーション寸法３０ｎｍの製造工程に適用した場合のブロードン量について説明する。各寸法ばらつき量Ｗ１，Ｗ２は線幅の１０％程度として、それぞれ３ｎｍとする。合わせ精度ＯＬは２〜３ｎｍとする。また、安全余裕Ｌは、ダミーパターンとコンタクトとの電気的絶縁距離およびフレアやシャドウイング効果などの諸要因を加味して決められ、ここでは１〜３ｎｍとする。従って、この例でのブロードン量は、ウェハ上に投影した際の９〜１２ｎｍに対応する、マスク上の距離ということになる。即ち、本発明者の検証によれば、上記図１１の工程では、ＡＮＤパターンデータＡＮＤ１を、ウェハ上に投影した際の９〜１２ｎｍに相当する分だけ拡げて、ブロードンＡＮＤパターンデータＢＲ１を生成すれば良いことになる。
【００６４】
また、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法では、上述のようなブロードン処理を施し、ダミーパターンを設定した後にフレア補正計算を行い、実パターンデータＤＡ１のみに対してフレア補正のための辺移動を施している。このような工程とすることの効果を以下で説明する。ダミーパターンに対応するパターンデータＸＯＲ１はコンタクトパターンとの接触など電気的特性上の問題を起さない限り、高い寸法精度で転写形成する必要が無い。なお、パターンデータＸＯＲ１は、コンタクトパターンデータＤＣ１などとの接触など電気的特性上の問題を起こす部分に関しては、上記図１２を用いて説明したように、ブロードン処理を施している。このため、ダミーパターンに対応するパターンデータＸＯＲ１に対してはそれ以上の辺の移動を行う必要が無い。
【００６５】
このように、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法によれば、大きな面積を有し、各点のフレア量に与えるインパクトが大きなダミーパターンデータにフレア補正パターン辺移動に伴う面積および位置変化がない。このため、辺移動処理に伴うフレア値変化が少なく、寸法精度上重要なゲート配線パターンのフレア補正精度を高くすることができる。また、ダミーパターンに対してフレア補正辺移動処理を施さないため、データ量的にも計算時間的にも、ＭＤＰ（Mask Data Preparation）処理を簡単化、高速化でき、ＴＡＴ（Turn Around Time）的にも利点がある。特に、少量多品種のＳＯＣ（System On Chip）デバイスでは、ＭＤＰのＴＡＴが重要であるため、本実施の形態１のリソグラフィマスクＭＳＫ２の製造方法を適用して、より効果的である。
【００６６】
また、ダミーパターンにコンタクトパターンとの接触を回避するための開口をあける際にフレアの効果も見込んでおり、フレアにより線幅が変わって接触が起こることもない。予めフレア効果を盛り込んでおけるのはダミーパターンに高い線幅精度や特に決められた所望の形状がないことに加え、ダミーパターン自体解像限界のパターンサイズに比べ十分大きな塊パターンであり、その中や縁に作られる開口位置に対してはフレア量が比較的小さく、補正量が少なくてすむことが効果的に寄与している。リソグラフィ露光装置の投影光学系の特徴からフレア量を大きく左右するのは近距離からのフレアであることが大きく寄与している。なお、上記図１６から分かるように、実パターンデータＤＡ１はコンタクトパターンデータＤＣ１と一部で接触しているが、これはマスクレイアウト上の話であって、ウェハに転写した際にはフレア効果によってゲート配線パターンは所望の寸法、形状になるため、コンタクトパターンとの接触問題は起こらない。
【００６７】
以上のように、本実施の形態１の技術を適用することによって、電気的接触不良や予定外の配線間電気容量の発生を防止でき、かつ簡便で、マスク作成のデータ容量も少なく、処理時間も短いＭＤＰで高い精度のフレア補正ができ、高い精度で所望の配線を形成できる。このため、所望の電気特性を有するデバイスを高い信頼性、高い歩留まりで製造することができる。結果として、リソグラフィを用いて形成される半導体装置を高性能化させることができる。
【００６８】
（実施の形態２）
本実施の形態２では、上記実施の形態１で説明した技術を層間配線に適用する例を示す。図１７に、本実施の形態２の半導体装置の要部断面図を示す。ここでは、シリコン基板（図示しない）上の層間絶縁膜ＩＬ１の中に形成される３つの金属配線（第１金属配線ＭＥ１、第２金属配線ＭＥ２、第３金属配線ＭＥ３）を示している。第１金属配線ＭＥ１は第１配線層Ｍ１に、第２金属配線ＭＥ２は第２配線層Ｍ２に、第３金属配線ＭＥ３は第３配線層Ｍ３に、それぞれ配置されている。層間絶縁膜ＩＬには、所望の各金属配線ＭＥ１，ＭＥ２，ＭＥ３どうしを電気的に接続するためのビアプラグＶＰ１，ＶＰ２，ＶＰ３，ＶＰＴが形成されている。このうち、ビアプラグ（接続導体部）ＶＰＴは、第２配線層Ｍ２を挟む第１配線層Ｍ１と第３配線層Ｍ３とを接続するように、第２配線層Ｍ２を通過するようにして形成されるプラグである。
【００６９】
ここでは、特に、第２金属配線（第１導体パターン）ＭＥ２と同じ第２配線層（第１の層）Ｍ２に、ダミー配線パターン（第１ダミー導体パターン）ＭＥＤが配置されている。このダミー配線パターンＭＥＤは、第２配線層Ｍ２をリソグラフィによって形成する際のフレアの影響を補正するために配置される部材であり、電気的に有意な部材ではない。即ち、ダミー配線パターンＭＥＤは、上記実施の形態１で説明した第１ダミー導体パターンＭＤ１と同様の意義で形成されている。そして、ダミー配線パターンＭＥＤを貫通して、第１配線層Ｍ１と第３配線層Ｍ３とを繋ぐビアプラグＶＰＴを配置する際には、ダミー配線パターンＶＰＴとビアプラグＶＰＴとは接触していない方が、より好ましい。なぜなら、面積の広いダミー配線パターンＶＰＴとビアプラグＶＰＴとが接触することで寄生容量を生じるからである。また、ビアプラグＶＰＴの製造工程に際して、ダミー配線パターンＤＥＭがストッパとなり、所望の第１配線層Ｍ１まで貫通されないことも懸念される。
【００７０】
そこで、本実施の形態２の半導体装置は、上記実施の形態１で説明した製造方法で形成したダミーパターンと同様のダミー配線パターンＭＥＤを備えることで、上記の課題を克服することができる。即ち、ダミー配線パターンＭＥＤのうち、ビアプラグＶＰＴと平面的に重なる部分には、ビアプラグＶＰＴよりも断面積の大きい孔部ＨＬ２が形成されている。そして、ビアプラグＶＰＴはダミー配線パターンＭＥＤの孔部ＨＬ２内を通って配置されることで、ダミー配線パターンＭＥＤとビアプラグＶＰＴとは電気的に接続しない構造を実現している。
【００７１】
このように効果的な孔部ＨＬ２を有するダミー配線パターンＭＥＤは、上記実施の形態１の第１ダミー導体パターンＤＭ１などと同様の方法によって形成できる。そして、本実施の形態２の第２配線層Ｍ２の第２金属配線ＭＥ２を形成する工程においては、ダミー配線パターンＭＥＤを含む導体パターンをもとに、フレア補正のための辺移動が施されているため、フレア補正の精度も良好である。
【００７２】
以上のように、本実施の形態２の技術により、層間配線においても電気的導通不良の問題を防止し、かつフレア補正を高い精度で行うことが可能となるため、配線の形成精度を向上させることができる。所望の抵抗や配線間容量で層間配線を形成できることから、所望の電気特性を有するデバイスを高い信頼性、高い歩留まりで製造することができる。結果として、リソグラフィを用いて形成される半導体装置を高性能化させることができる。
【００７３】
（実施の形態３）
図１８に、本実施の形態３の半導体装置としてのＮＡＮＤゲート回路ＮＤを示す。図１８（ａ）はＮＡＮＤゲート回路ＮＤのシンボル図を示し、図１８（ｂ）はその回路図を示す。図１９は、本実施の形態３のＮＡＮＤゲート回路ＮＤの要部平面図を示している。図１９において鎖線で囲まれた部分が、ＮＡＮＤゲート回路ＮＤの単位セルＣ１である。
【００７４】
ＮＡＮＤゲート回路ＮＤは、ｐ型ウェル領域ＰＷの表面のｎ型半導体領域１１１Ｎ上に形成された２個のｎ型ＭＩＳトランジスタＱＮＡ，ＱＮＢと、ｎ型ウェル領域ＮＷの表面のｐ型半導体領域１１１Ｐ上に形成された２個のｐ型ＭＩＳトランジスタＱＰＡ，ＱＰＢとから構成される。この構造を作製するために、図２０（ａ）〜（ｆ）に示すようなリソグラフィマスクＭＳＫＡ，ＭＳＫＢ，ＭＳＫＣ，ＭＳＫＤ，ＭＳＫＥ，ＭＳＫＦを順次用いて、パターン転写を繰り返し行う。このうち、リソグラフィマスクＭＳＫＤ，ＭＳＫＥ，ＭＳＫＦを用いて加工する工程については、微細かつ高精度な寸法精度が要求される（個々の工程の詳細については後に説明する）。そこで、当該加工工程はＥＵＶリソグラフィによるものとした。従って、リソグラフィマスクＭＳＫＤ，ＭＳＫＥ，ＭＳＫＦはＥＵＶマスクである。ＥＵＶマスクの断面構造は、上記図１（ｂ）を用いて説明した構造と同様である。一方、リソグラフィマスクＭＳＫＡ，ＭＳＫＢ，ＭＳＫＣは比較的大きなサイズの加工に用いる（個々の工程の詳細については後に説明する）。そこで、当該加工工程は光リソグラフィ（フォトリソグラフィ）によるものとした。
【００７５】
図２０において、ＥＵＶリソグラフィ用のリソグラフィマスクＭＳＫＤ，ＭＳＫＥ，ＭＳＫＦでは、吸収体ＡＢＳ１で覆われた部分を吸収体部１０１Ｄ，１０１Ｅ，１０１Ｆとしてハッチングを付して表し、多層反射膜ＭＬ１が露出した部分を多層膜部１０２Ｄ，１０２Ｅ，１０２Ｆとしてハッチングを付さずに表す。即ち、多層膜部１０２Ｄ，１０２Ｅ，１０２Ｆがブライトフィールド部となる。ゲート配線マスクである図２０（ｄ）のリソグラフィマスクＭＳＫＤは、ブライトフィールド部である多層膜部１０２Ｄの面積が特に大きく、フレアの影響を受け易い。
【００７６】
図２１〜図３０を用いて、本実施の形態３の半導体装置の製造方法を説明する。図２１〜図３０は、本実施の形態３の製造工程中における要部断面図を示す。これらは、図１９の要部平面図のＸ３−Ｘ３に沿って矢印方向に見た箇所に該当する部分の要部断面図である。
【００７７】
まず、図２１に示すように、Ｐ型のシリコン結晶からなるシリコン基板ＳＵＢ１上に、例えば酸化シリコンからなる絶縁膜１１５を酸化法によって形成した後、その上に例えば窒化シリコン膜１１６をＣＶＤ法によって堆積し、更にその上にレジスト膜１１７を形成する。続いて、上記図２０（ａ）のリソグラフィマスクＭＳＫＡを用いて露光現像処理を行って、レジストパターン１１７Ａを形成する。その後、レジストパターン１１７Ａをエッチングマスクとしてそこから露出する窒化シリコン膜１１６および絶縁膜１１５を順に除去し、更にレジスト膜１１７を除去してシリコン基板ＳＵＢ１表面に溝１１８を形成する。
【００７８】
次に、図２２に示すように、例えば酸化シリコンからなる絶縁膜１１９をＣＶＤ法等によって堆積した後、例えば化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）等によって平坦化処理を施すことにより、最終的に素子分離構造ＳＧを形成する。本実施例では、素子分離構造ＳＧを溝型分離構造としたが、これに限定されることなく、例えばＬＯＣＯＳ法によるフィールド絶縁膜で構成しても良い。
【００７９】
次に、図２３に示すように、シリコン基板ＳＵＢ１上にレジスト膜１１７を形成する。その後、上記図２０（ｂ）のリソグラフィマスクＭＳＫＢを用いて露光現像処理を行って、レジストパターン１１７Ｂを形成する。これにより、ｎ型ウェル領域ＮＷを形成すべき領域が露出されるので、リンまたはヒ素等をイオン注入してｎ型ウェル領域ＮＷを形成する。同様に、図２４に示すように、シリコン基板ＳＵＢ１上にレジスト膜１１７を形成し、上記図２０（ｃ）のリソグラフィマスクＭＳＫＣを用いて露光現像処理を行って、レジストパターン１１７Ｃを形成する。これにより、ｐ型ウェル領域ＰＷを形成すべき領域が露出されるので、ホウ素等をイオン注入してｐ型ウェルＰＷを形成する。
【００８０】
次に、図２５に示すように、酸化シリコン膜からなるゲート絶縁膜１２０を厚さ２ｎｍ程度形成し、更にその上に多結晶シリコンおよびタングステンからなる導体膜１１２をＣＶＤ法等によって堆積する。続いて、シリコン基板ＳＵＢ１上にレジスト膜１１７を塗布する。その後、上記図２０（ｄ）のリソグラフィマスクＭＳＫＤを用いてＥＵＶリソグラフィを行って、レジストパターン１１７Ｄを形成する。そして、レジストパターン１１７Ｄをエッチングマスクとして、導体膜１１２にエッチングを施すことで、ゲート電極１１２Ａを形成する。
【００８１】
次に、図２６に示すように、イオン打ち込みや拡散法により、各トランジスタのソース領域やドレイン領域、配線層としても機能する高不純物濃度のｎ型半導体領域１１１Ｎとｐ型半導体領域１１１Ｐとを、ゲート電極１１２Ａに対して自己整合的に形成する。以上の工程によって、ｎ型ＭＩＳトランジスタＱＮＡ，ＱＮＢおよびｐ型ＭＩＳトランジスタＱＰＡ，ＱＰＢの基本的な構造が完成する。
【００８２】
次に、図２７に示すように、シリコン基板ＳＵＢ１上の各ＭＩＳトランジスタＱＮＡ，ＱＮＢ，ＱＰＡ，ＱＰＢを覆うようにして、酸化シリコン膜などからなる層間絶縁膜１２１ＡをＣＶＤ法によって堆積する。続いて、シリコン基板ＳＵＢ１上にレジスト膜１１７を塗布する。その後、上記図２０（ｅ）のリソグラフィマスクＭＳＫＥを用いてＥＵＶリソグラフィを行って、レジストパターン１１７Ｅを形成する。そして、レジストパターン１１７Ｅをエッチングマスクとして、層間絶縁膜１２１Ａにエッチングを施すことで、コンタクトホールＣＨ１を形成する。
【００８３】
次に、図２８に示すように、タングステンやタングステン合金または銅などからなる金属を堆積しＣＭＰ処理を施すことで、コンタクトホールＣＨ１に金属を埋め込み、コンタクトプラグＣＰ１を形成する。
【００８４】
次に、図２９に示すように、層間絶縁膜１２１Ｂを被着後、レジスト膜１１７を塗布する。その後、上記図２０（ｆ）のリソグラフィマスクＭＳＫＦを用いてＥＵＶリソグラフィを行って、レジストパターン１１７Ｆを形成する。そして、レジストパターン１１７Ｆをエッチングマスクとして層間絶縁膜１２１Ｂをエッチングする。
【００８５】
続いて、図３０に示すように、導電膜を被着し、ＣＭＰ処理を施すことで、第１金属配線ＭＥ１を形成する。同様にして、層間絶縁膜１２１Ｃ、ビアプラグＶＰ、第２金属配線ＭＥ２を形成する。図示しないが、更に上層にビア層および配線層を形成しても良い。部品間の結線も類似の工程を必要な分だけ繰り返したパターン形成により行ない、本実施の形態３のＮＡＮＤゲート回路ＮＤを有する半導体装置を製造する。
【００８６】
本実施の形態３では、リソグラフィマスクＭＳＫＤに、上記実施の形態１で示したフレア補正ダミーパターン生成、および本体パターン辺移動によるフレア補正を施したマスクを適用する。その結果、電気的接触不良や予定外の配線間電気容量の発生を防止できる。このため、所望の電気特性を有する半導体装置を高い信頼性、高い歩留まりで製造することができる。結果として、リソグラフィを用いて形成される半導体装置を高性能化させることができる。
【００８７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００８８】
本発明は、リソグラフィ法によって形成される半導体装置の製造業に幅広く適用できる。
【符号の説明】
【００８９】
１０１Ｄ，１０１Ｅ，１０１Ｆ  吸収体部
１０２Ｄ，１０２Ｅ，１０２Ｆ  多層膜部
１１１Ｎ  ｎ型半導体領域
１１１Ｐ  ｐ型半導体領域
１１２  導体膜
１１２Ａ  ゲート電極
１１５，１１９  絶縁膜
１１６  窒化シリコン膜
１１７  レジスト膜
１１７Ａ，１１７Ｂ，１１７Ｃ，１１７Ｄ，１１７Ｅ，１１７Ｆ  レジストパターン
１１８  溝
１２０  ゲート絶縁膜
１２１Ａ，１２１Ｂ  層間絶縁膜
ＡＢＳ１  吸収体
ＡＮＤ１  ＡＮＤパターンデータ
ＢＲ１  ブロードンＡＮＤパターンデータ
ＢＵＦ１  バッファ層
Ｃ１  単位セル
ＣＡＰ１  キャッピング層
ＣＦ１  メタル膜
ＣＨ１  コンタクトホール（接続孔）
ＣＰ１  コンタクトプラグ（接続導体部）
ＤＡ１  実パターンデータ
ＤＣ１  コンタクトパターンデータ
ＤＤ１  ダミーパターンデータ
ＤＭ１  第１ダミー導体パターン
ＤＮＷ１  ｎ型ウェル
ＥＧ１  ゲート電極
ＥＭ１  第１導体膜
ＨＬ１，ＨＬ２  孔部
ＩＧ１  ゲート絶縁膜
ＩＬ１  層間絶縁膜
Ｌ１  第１の層
Ｌ２  第２の層
Ｍ１  第１配線層
Ｍ２  第２配線層（第１の層）
Ｍ３  第３配線層（第２の層）
ＭＡ１，ＭＡ２，ＭＡ３，ＭＡ４  アライメントマークエリア
ＭＤＥ  デバイスパターンエリア
ＭＥ１  第１金属配線
ＭＥ２  第２金属配線（第１導体パターン）
ＭＥ３  第３金属配線
ＭＥＤ  ダミー配線パターン（第１ダミー導体パターン）
ＭＬ１  多層反射膜
ＭＳ１  マスク基板
ＭＳＫ１  ＥＵＶマスク（リソグラフィマスク）
ＭＳＫ２  リソグラフィマスク
ＭＳＫＡ，ＭＳＫＢ，ＭＳＫＣ，ＭＳＫＤ，ＭＳＫＥ，ＭＳＫＦ  リソグラフィマスク
ＮＤ  ＮＡＮＤゲート回路
ＰＥ１  第１導体パターン
ＰＥ２  第２導体パターン
ＰＷ  ｐ型ウェル領域
ＰＷ１  ｐ型ウェル
ＱＮ１  ｎ型ＭＩＳトランジスタ
ＱＮＡ，ＱＮＢ  ｎ型ＭＩＳトランジスタ
ＱＰＡ，ＱＰＢ  ｐ型ＭＩＳトランジスタ
ＲＥ１  レジスト膜
ＳＴＩ１  分離部
ＳＵＢ１  シリコン基板（半導体基板）
ＶＰ，ＶＰ１，ＶＰ２，ＶＰ３  ビアプラグ
ＶＰＴ  ビアプラグ（接続導体部）
ＸＯＲ１  パターンデータ（ＸＯＲパターンデータ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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