(57)【要約】【課題】リングオシレータ回路において、確実な発振動作を実現する。また、発振周波数の可変範囲の拡大を実現する。【解決手段】例えば、リングオシレータ回路を複数段の差動増幅回路ＤＡＭＰ＿Ａで構成し、ＤＡＭＰ＿Ａの差動対（ＭＮ１およびＭＮ２）の入力ノード（ＩＴおよびＩＢ）にそれぞれＭＯＳトランジスタ（ＭＮ＿ＬＩＭ１およびＭＮ＿ＬＩＭ２）を付加し、当該トランジスタのゲートをそれぞれ制御するゲート制御回路ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂを設ける。ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂは、モード３において、ＭＮ＿ＬＩＭ１，２を振幅制限用のリミッタ回路として機能させ、モード２において、当該リミッタ回路をオフに制御し、モード１において、当該リミッタ回路を利用して発振起動を行う。【選択図】図１
2011166401.tif 000002
【特許請求の範囲】
【請求項１】
縦続された複数段の差動増幅回路からなるリングオシレータ回路を備え、
前記複数段の差動増幅回路のそれぞれは、
第１電源電圧ノードと第２電源電圧ノードとの電位差によって動作し、
差動入力トランジスタの一方となり、ゲートが正極差動入力ノードに接続された第１トランジスタと、
前記差動入力トランジスタの他方となり、ゲートが負極差動入力ノードに接続された第２トランジスタと、
前記第１電源電圧ノードと前記正極差動入力ノードの間をソース・ドレイン経路とする第１リミット用トランジスタと、
前記第１電源電圧ノードと前記負極差動入力ノードの間をソース・ドレイン経路とする第２リミット用トランジスタと、
前記第１リミット用トランジスタのゲートを制御する第１ゲート制御回路と、
前記第２リミット用トランジスタのゲートを制御する第２ゲート制御回路とを備え、
前記第１及び第２ゲート制御回路は、第１動作モードを持ち、
前記第１ゲート制御回路は、前記第１動作モードに設定された際に、前記第１リミット用トランジスタを、そのしきい値電圧内に前記正極差動入力ノードの信号振幅を制限する第１ダイオードとして機能させ、
前記第２ゲート制御回路は、前記第１動作モードに設定された際に、前記第２リミット用トランジスタを、そのしきい値電圧内に前記負極差動入力ノードの信号振幅を制限する第２ダイオードとして機能させることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１及び第２ゲート制御回路は、更に、第２動作モードを持ち、
前記第１ゲート制御回路は、前記第２動作モードに設定された際に、前記第１リミット用トランジスタを第１制御スイッチとして機能させると共に前記第１制御スイッチを導通状態と非導通状態の間で遷移させ、
前記第２ゲート制御回路は、前記第２動作モードに設定された際に、前記第２リミット用トランジスタを第２制御スイッチとして機能させると共に前記第２制御スイッチを導通状態か非導通状態の一方に保持することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第１及び第２ゲート制御回路は、更に、第３動作モードを持ち、
前記第１ゲート制御回路は、前記第３動作モードに設定された際に、前記第１制御スイッチを非導通状態に保持し、
前記第２ゲート制御回路は、前記第３動作モードに設定された際に、前記第２制御スイッチを非導通状態に保持することを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記第１および第２トランジスタと前記第１および第２リミット用トランジスタは、同一の導電型を持つことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、
前記第１ゲート制御回路は、
前記第１リミット用トランジスタのゲートと前記正極差動入力ノードの間に接続された第１スイッチと、
前記第１リミット用トランジスタのゲートと前記第２電源電圧ノードの間に接続された第２スイッチと、
前記第１リミット用トランジスタのゲートと前記第１電源電圧ノードの間に接続された第３スイッチとを有し、
前記第２ゲート制御回路は、
前記第２リミット用トランジスタのゲートと前記負極差動入力ノードの間に接続された第４スイッチと、
前記第２リミット用トランジスタのゲートと前記第１電源電圧ノードの間に接続された第５スイッチとを有することを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記差動増幅回路のそれぞれは、更に、
前記第２電源電圧ノードと前記第１トランジスタのドレインの間に接続され、前記リングオシレータ回路に対する発振周波数の設定値に応じた電流を出力する第１電流源と、
前記第２電源電圧ノードと前記第２トランジスタのドレインの間に接続され、前記発振周波数の設定値に応じた電流を出力する第２電流源と、
前記第１トランジスタのドレインを入力とし、前記第２トランジスタのドレインを出力として反転動作を行う第１インバータ回路と、
前記第２トランジスタのドレインを入力とし、前記第１トランジスタのドレインを出力として反転動作を行う第２インバータ回路とを有することを特徴とする半導体集積回路装置。
【請求項７】
縦続された複数段の差動増幅回路からなるリングオシレータ回路を備え、
前記複数段の差動増幅回路のそれぞれは、
第１電源電圧ノードと第２電源電圧ノードとの電位差によって動作し、
差動入力トランジスタの一方となり、ゲートが正極差動入力ノードに接続された第１トランジスタと、
前記差動入力トランジスタの他方となり、ゲートが負極差動入力ノードに接続された第２トランジスタと、
前記第１電源電圧ノードと前記正極差動入力ノードの間をソース・ドレイン経路とする第１リミット用トランジスタと、
前記第１電源電圧ノードと前記負極差動入力ノードの間をソース・ドレイン経路とする第２リミット用トランジスタと、
前記第１リミット用トランジスタのゲートを制御する第１ゲート制御回路と、
前記第２リミット用トランジスタのゲートを制御する第２ゲート制御回路とを備え、
前記第１ゲート制御回路は、前記第１リミット用トランジスタのゲートと前記正極差動入力ノードの間をソース・ドレイン経路とする第３トランジスタを有し、
前記第２ゲート制御回路は、前記第２リミット用トランジスタのゲートと前記負極差動入力ノードの間をソース・ドレイン経路とする第４トランジスタを有することを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記第１ゲート制御回路は、前記第３トランジスタを導通状態または非導通状態のいずれかに制御し、
前記第２ゲート制御回路は、前記第４トランジスタを導通状態または非導通状態のいずれかに制御することを特徴とする半導体集積回路装置。
【請求項９】
請求項７記載の半導体集積回路装置において、
前記半導体集積回路装置は、更に、前記リングオシレータ回路に対する発振周波数の設定値に応じたリミット量設定電圧を出力するリミット量制御回路を備え、
前記第３および第４トランジスタのゲートには、前記リミット量設定電圧が印加されることを特徴とする半導体集積回路装置。
【請求項１０】
請求項９記載の半導体集積回路装置において、
前記第１ゲート制御回路は、更に、
前記第１リミット用トランジスタのゲートと前記第２電源電圧ノードの間に接続された第１スイッチと、
前記第１リミット用トランジスタのゲートと前記第１電源電圧ノードの間に接続された第２スイッチと、
オンに制御させた際に前記第３トランジスタをオフに駆動する第３スイッチとを有し、
前記第２ゲート制御回路は、更に、オンに制御させた際に前記第４トランジスタをオフに駆動する第４スイッチを有することを特徴とする半導体集積回路装置。
【請求項１１】
請求項９記載の半導体集積回路装置において、
前記差動増幅回路のそれぞれは、更に、
前記第２電源電圧ノードと前記第１トランジスタのドレインの間に接続され、前記リングオシレータ回路に対する発振周波数の設定値に応じた電流を出力する第１電流源と、
前記第２電源電圧ノードと前記第２トランジスタのドレインの間に接続され、前記発振周波数の設定値に応じた電流を出力する第２電流源と、
前記第１トランジスタのドレインを入力とし、前記第２トランジスタのドレインを出力として反転動作を行う第１インバータ回路と、
前記第２トランジスタのドレインを入力とし、前記第１トランジスタのドレインを出力として反転動作を行う第２インバータ回路とを有することを特徴とする半導体集積回路装置。
【請求項１２】
縦続された複数段の差動増幅回路からなるリングオシレータ回路を備え、
前記複数段の差動増幅回路のそれぞれは、
第１電源電圧ノードと第２電源電圧ノードとの電位差によって動作し、
差動入力トランジスタの一方となり、ゲートが正極差動入力ノードに接続された第１トランジスタと、
前記差動入力トランジスタの他方となり、ゲートが負極差動入力ノードに接続された第２トランジスタと、
前記第１電源電圧ノードと前記正極差動入力ノードの間をソース・ドレイン経路とする第１リミット用トランジスタと、
前記第１電源電圧ノードと前記負極差動入力ノードの間をソース・ドレイン経路とする第２リミット用トランジスタと、
前記第１リミット用トランジスタのゲートを制御する第１ゲート制御回路と、
前記第２リミット用トランジスタのゲートを制御する第２ゲート制御回路とを備え、
前記第１及び第２ゲート制御回路は、第１動作モードを持ち、
前記第１ゲート制御回路は、前記第１動作モードに設定された際に、前記第１リミット用トランジスタを、設定値に応じた抵抗値を持つ第１可変抵抗として機能させ、
前記第２ゲート制御回路は、前記第１動作モードに設定された際に、前記第２リミット用トランジスタを、設定値に応じた抵抗値を持つ第２可変抵抗として機能させることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１２記載の半導体集積回路装置において、
前記第１及び第２ゲート制御回路は、更に、第２動作モードを持ち、
前記第１ゲート制御回路は、前記第２動作モードに設定された際に、前記第１リミット用トランジスタを第１制御スイッチとして機能させると共に前記第１制御スイッチを導通状態と非導通状態の間で遷移させ、
前記第２ゲート制御回路は、前記第２動作モードに設定された際に、前記第２リミット用トランジスタを第２制御スイッチとして機能させると共に前記第２制御スイッチを導通状態か非導通状態の一方に保持することを特徴とする半導体集積回路装置。
【請求項１４】
請求項１３記載の半導体集積回路装置において、
前記第１及び第２ゲート制御回路は、更に、第３動作モードを持ち、
前記第１ゲート制御回路は、前記第３動作モードに設定された際に、前記第１制御スイッチを非導通状態に保持し、
前記第２ゲート制御回路は、前記第３動作モードに設定された際に、前記第２制御スイッチを非導通状態に保持することを特徴とする半導体集積回路装置。
【請求項１５】
請求項１２記載の半導体集積回路装置において、
前記第１および第２トランジスタと前記第１および第２リミット用トランジスタは、同一の導電型を持つことを特徴とする半導体集積回路装置。
【請求項１６】
請求項１２記載の半導体集積回路装置において、
前記半導体集積回路装置は、更に、前記リングオシレータ回路に対する発振周波数の設定値に応じたリミット量設定電圧を出力するリミット量制御回路を備え、
前記第１ゲート制御回路は、
前記第１リミット用トランジスタのゲートと前記リミット量制御回路の出力の間に接続された第１スイッチと、
前記第１リミット用トランジスタのゲートと前記第２電源電圧ノードの間に接続された第２スイッチと、
前記第１リミット用トランジスタのゲートと前記第１電源電圧ノードの間に接続された第３スイッチとを有し、
前記第２ゲート制御回路は、前記第２リミット用トランジスタのゲートと前記リミット量制御回路の出力の間に接続された第４スイッチを有することを特徴とする半導体集積回路装置。
【請求項１７】
請求項１６記載の半導体集積回路装置において、
前記差動増幅回路のそれぞれは、更に、
前記第２電源電圧ノードと前記第１トランジスタのドレインの間に接続され、前記リングオシレータ回路に対する発振周波数の設定値に応じた電流を出力する第１電流源と、
前記第２電源電圧ノードと前記第２トランジスタのドレインの間に接続され、前記発振周波数の設定値に応じた電流を出力する第２電流源と、
前記第１トランジスタのドレインを入力とし、前記第２トランジスタのドレインを出力として反転動作を行う第１インバータ回路と、
前記第２トランジスタのドレインを入力とし、前記第１トランジスタのドレインを出力として反転動作を行う第２インバータ回路とを有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特にＰＬＬ（Phase Locked Loop）回路におけるリングオシレータ回路などに適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、特許文献１には、発振動作の起動不良を防止するため、反転増幅器と、その入出力間に接続され、水晶振動子等を含んだ帰還回路とからなる発振回路において、この反転増幅器の入出力間に更にインバータチェインが備わった構成が示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−１８８６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
近年、半導体集積回路装置の微細化ならびに高速化が進んでいる。半導体集積回路装置の微細化が進むと、素子の耐圧や省電力等の観点から、通常、電源電圧の低下が図られる。例えば、１３０ｎｍ世代の場合には１．５Ｖ、６５ｎｍ世代の場合には１．２Ｖといったように、今後も更なる電源電圧の低下が見込まれる。こうした中、ＰＬＬ回路を代表とする発振回路においては、前述したようなトレンドに伴い低電源電圧化ならびに高速化への要求が生じ、加えて発振周波数の可変範囲を広くすることが求められる場合もある。例えば、ＤＶＤ（ディーブイディー）レコーダやブルーレイディスクレコーダ等では、その録画・再生にＰＬＬ回路が用いられるが、これらのレコーダをＣＤ（コンパクトディスク）等にも対応させるためには、ＰＬＬ回路は、数ＭＨｚ〜数百ＭＨｚ等といった発振周波数の可変範囲を持つ必要がある。
【０００５】
図１７は、本発明の前提として検討した半導体集積回路装置を示すものであり、（ａ）はリングオシレータ回路関連の構成例を示すブロック図、（ｂ）は（ａ）における各差動増幅回路の構成例を示す回路図である。図１７（ａ）には、リングオシレータ回路ＲＯＳＣと、その発振周波数を制御する周波数制御回路ＦＣＴＬが示されている。リングオシレータ回路ＲＯＳＣは、例えば、縦続接続されたｎ段の差動増幅回路ＤＡＭＰ［１］〜ＤＡＭＰ［ｎ］で構成される。ＤＡＭＰ［１］〜ＤＡＭＰ［ｎ−１］においては、前段（例えばＤＡＭＰ［１］）の正極出力ノードおよび負極出力ノード（ＯＴ［１］およびＯＢ［１］）が後段（例えばＤＡＭＰ［２］）の正極入力ノードおよび負極入力ノード（ＩＴ［２］およびＩＢ［２］）にそれぞれ接続される。一方、最終段となるＤＡＭＰ［ｎ］の正極出力ノードＯＴ［ｎ］および負極出力ノードＯＢ［ｎ］は、初段となるＤＡＭＰ［１］の負極入力ノードＩＢ［１］および正極入力ノードＩＴ［１］にそれぞれ帰還される。
【０００６】
このＤＡＭＰ［１］〜ＤＡＭＰ［ｎ］のそれぞれは、図１７（ｂ）の差動増幅回路ＤＡＭＰ’に示すように、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、ＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰｋ０およびインバータ回路ＩＶ１，ＩＶ２を備えている。ＭＮ１は、ソースが接地電源電圧ＧＮＤに、ゲートが正極入力ノードＩＴに、ドレインが負極出力ノードＯＢにそれぞれ接続され、ＭＮ２は、ソースがＧＮＤに、ゲートが負極入力ノードＩＢに、ドレインが正極出力ノードＯＴにそれぞれ接続される。ＭＰ１は、ソースが電源電圧ＶＣＣに、ドレインがＯＢにそれぞれ接続され、ＭＰ２は、ソースがＶＣＣに、ドレインがＯＴにそれぞれ接続され、ＭＰ１，ＭＰ２のゲートは共通に接続される。ＩＶ１は、ＯＢを入力、ＯＴを出力とし、反対に、ＩＶ２は、ＯＴを入力、ＯＢを出力とする。ＭＰｋ０は、ソースがＶＣＣに、ドレインがＯＢに接続される。
【０００７】
このように、インバータ回路ＩＶ１，ＩＶ２を設けることで、正極・負極間の位相バランスを保つと共に、低い電源電圧ＶＣＣにおいても、差動増幅回路ＤＡＭＰ’の利得を確保することが可能となる。すなわち、差動増幅回路の利得を増大させるため、例えば、縦方向（すなわちＶＣＣ−ＧＮＤ間）に更なるトランジスタを挿入すると（例えば、広く知られているテール電流源等を挿入すると）、縦方向の各トランジスタに割り当て可能な電圧範囲が狭くなり、低いＶＣＣに対応できない。そこで、ＩＶ１，ＩＶ２のように、横方向（縦続方向）にトランジスタを挿入することで、ＤＡＭＰ’のように縦方向を２段のトランジスタ（ＭＰ１およびＭＮ１）とすることができ、低いＶＣＣにおいても十分な利得を確保できる。
【０００８】
また、図１７（ｂ）において、周波数制御回路ＦＣＴＬは、差動増幅回路ＤＡＭＰ’のＭＰ１，ＭＰ２とカレントミラー回路を構成しゲート・ドレインが共通接続されたＰＭＯＳトランジスタＭＰｉ１と、このＭＰｉ１のソース・ドレイン間に電流を供給する可変電流源ＩＳ１とを備えている。したがって、ＩＳ１の電流値を制御することで、ＤＡＭＰ’の出力電流が制御され、これに応じて図１７（ａ）のリングオシレータ回路ＲＯＳＣの発振周波数が制御される。
【０００９】
ここで、リングオシレータ回路は、通常、熱雑音といった微弱な信号を徐々に増幅していくことで発振動作を開始するが、前述したように、高速化や電源電圧ＶＣＣの低電圧化が進むと、各差動増幅回路ＤＡＭＰ［１］〜ＤＡＭＰ［ｎ］の利得が低下するため発振動作を開始できない恐れがある。そこで、図１７（ｂ）の差動増幅回路ＤＡＭＰ’のように、起動用のスイッチとして、ＶＣＣをソースとし、負極出力ノードＯＢをドレインとするＰＭＯＳトランジスタＭＰｋ０（あるいはＧＮＤをソース、ＯＢをドレインとするＮＭＯＳトランジスタでもよい）を設けることが考えられる。ＭＰｋ０のゲートに入力された発振起動信号ＫＩＣを用いてＭＰｋ０をオンからオフに遷移させた瞬間に、ＯＢ（後段の入力となる）に比較的大振幅の信号を生成できる。これによって、リングオシレータ回路ＲＯＳＣは、前述した利得の低下分を入力信号の大きさで賄い、発振動作を開始することが可能となる。
【００１０】
しかしながら、このようなＰＭＯＳトランジスタＭＰｋ０（あるいはＮＭＯＳトランジスタ）を設けることで、次のような問題が生じ得る。まず、ＭＰｋ０は、リングオシレータ回路ＲＯＳＣの定常動作状態においては負荷となるため、ＲＯＳＣの発振周波数の上限が低下し、高速化の阻害要因となる恐れがある。また、差動入出力の一方の極性に負荷が接続されることになるため、ＩＶ１，ＩＶ２を設けたとしても正極・負極が不均衡となり、デューティの悪化やジッタの増大等といった波形品質の低下が生じる恐れがある。
【００１１】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、発振動作を確実に行わせることが可能な半導体集積回路装置を提供することにある。また、他の目的の一つは、発振周波数の可変範囲を拡大可能な半導体集積回路装置を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１３】
本実施の形態による半導体集積回路装置は、複数段の差動増幅回路を持つリングオシレータ回路を備え、各差動増幅回路が、ゲートが正極入力ノードに接続された第１トランジスタと、ゲートが負極入力ノードに接続された第２トランジスタと、第１および第２リミット用トランジスタと、第１および第２ゲート制御回路を有するものとなっている。第１リミット用トランジスタは、正極入力ノードと低電位側（または高電位側）電源電圧の間をソース・ドレイン経路とし、第２リミット用トランジスタは、負極入力ノードと低電位側（または高電位側）電源電圧の間をソース・ドレイン経路とする。そして、第１および第２ゲート制御回路は、第１動作モードを持つ。当該動作モードにおいて、第１ゲート制御回路は、第１リミット用トランジスタを、そのしきい値電圧内に正極差動入力ノードの信号振幅を制限する第１ダイオードか、あるいは、所定の抵抗値を持つ第１可変抵抗として機能させる。同様に、第２ゲート制御回路は、第２リミット用トランジスタを、そのしきい値電圧内に負極差動入力ノードの信号振幅を制限する第２ダイオードとして機能させるか、あるいは、所定の抵抗値を持つ第２可変抵抗として機能させる。
【００１４】
このように、正極および負極入力ノードにおける信号振幅を第１および第２ダイオード、あるいは第１および第２可変抵抗によって制限することで、リングオシレータ回路の発振周波数の上限を向上させることが可能となる。
【００１５】
また、前述した半導体集積回路装置は、更に、第１および第２ゲート制御回路が、第２動作モードを持つものとなっている。当該動作モードにおいて、第１ゲート制御回路は、第１リミット用トランジスタを第１制御スイッチとして機能させると共に第１制御スイッチを導通状態と非導通状態の間で遷移させ、第２ゲート制御回路は、前記第２リミット用トランジスタを第２制御スイッチとして機能させると共に第２制御スイッチを導通状態か非導通状態の一方に保持する。これによって、前述した振幅制限機能を持つ第１および第２リミット用トランジスタを利用して、リングオシレータ回路の発振起動を行うことが可能となる。
【００１６】
また、前述した半導体集積回路装置は、更に、第１および第２ゲート制御回路が、第３動作モードを持つものとなっている。当該動作モードにおいて、第１ゲート制御回路は、前述した第１制御スイッチを非導通状態に保持し、第２ゲート制御回路は、前述した第２制御スイッチを非導通状態に保持する。前述したように、第１動作モードを用いるとリングオシレータ回路の発振周波数の上限を向上させることができるが、加えて、当該第３動作モードを用いることで発振周波数の下限を向上させることが可能となる。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、リングオシレータ回路において、確実な発振動作が実現可能になる。また、リングオシレータ回路において、発振周波数の可変範囲が拡大可能になる。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態１による半導体集積回路装置を示すものであり、（ａ）はその主要部の構成例を示す概略図、（ｂ）は（ａ）の動作概念の一例を示す説明図である。
【図２】（ａ）、（ｂ）は、図１（ｂ）の補足図である。
【図３】（ａ）は、図１（ａ）の変形例を示す概略図であり、（ｂ）は、（ａ）の動作概念の一例を示す説明図である。
【図４】図１の差動増幅回路において、その詳細な構成例を示す回路図である。
【図５】（ａ）〜（ｃ）は、図４の差動増幅回路において、そのゲート制御回路のそれぞれ異なる動作例を示す説明図である。
【図６】図５（ｃ）の補足図である。
【図７】本発明の実施の形態１による半導体集積回路装置において、それを適用した光ディスクシステムの構成例を示すブロック図である。
【図８】（ａ）は、図７の光ディスクシステムにおいて、光ディスク制御チップに含まれるＰＬＬ回路の構成例を示すブロック図であり、（ｂ）は、（ａ）に含まれるリングオシレータ回路の構成例を示す回路ブロック図である。
【図９】図７の光ディスクシステムにおいて、光ディスク制御チップに含まれる他のＰＬＬ回路の構成例を示すブロック図である。
【図１０】図８および図９のＰＬＬ回路において、その制御回路ブロックの構成例を示すブロック図である。
【図１１】図１０の制御回路ブロックにおける発振起動モード時の処理内容の一例を示すフロー図である。
【図１２】図１１の補足図である。
【図１３】本発明の実施の形態２による半導体集積回路装置において、その構成の一例を示す回路図である。
【図１４】本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示す回路図である。
【図１５】本発明の実施の形態４による半導体集積回路装置において、その主要部の構成例を示す回路図である。
【図１６】本発明の実施の形態５による半導体集積回路装置において、その主要部の構成例を示す回路図である。
【図１７】本発明の前提として検討した半導体集積回路装置を示すものであり、（ａ）はリングオシレータ回路関連の構成例を示すブロック図、（ｂ）は（ａ）における各差動増幅回路の構成例を示す回路図である。
【図１８】図８（ｂ）のリングオシレータ回路の変形例を示す回路ブロック図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２１】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
《差動増幅回路の主要部の概略》
図１は、本発明の実施の形態１による半導体集積回路装置を示すものであり、（ａ）はその主要部の構成例を示す概略図、（ｂ）は（ａ）の動作概念の一例を示す説明図である。図２（ａ）、（ｂ）は、図１（ｂ）の補足図である。図１（ａ）には、図１７（ａ）で述べたようなリングオシレータ回路ＲＯＳＣにおいて、その構成要素となる半導体集積回路装置（差動増幅回路）ＤＡＭＰ＿Ａの主要部の構成例が示されている。図１（ａ）に示す差動増幅回路ＤＡＭＰ＿Ａは、差動対となるＮＭＯＳトランジスタＭＮ１，ＭＮ２と、リミッタ機能を含むＮＭＯＳトランジスタＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２と、ゲート制御回路ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂを含んで構成される。
【００２４】
ＭＮ１は、ソースが接地電源電圧ＧＮＤに、ゲートが正極入力ノードＩＴに、ドレインが負極出力ノードＯＢにそれぞれ接続され、ＭＮ２は、ソースがＧＮＤに、ゲートが負極入力ノードＩＢに、ドレインが正極出力ノードＯＴにそれぞれ接続される。ＭＮ＿ＬＩＭ１は、ソースがＧＮＤに、ドレインがＩＴにそれぞれ接続され、ゲートがＧＣＴＬ＿Ｔによって制御される。同様に、ＭＮ＿ＬＩＭ２は、ソースがＧＮＤに、ドレインがＩＢにそれぞれ接続され、ゲートがＧＣＴＬ＿Ｂによって制御される。
【００２５】
ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂは、３種類の動作モード（モード１〜モード３）を適宜切り替えながらＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２を制御する。図１（ｂ）に示すように、モード１では、ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂが、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２をスイッチとして機能させ、ＧＣＴＬ＿Ｂが、ＭＮ＿ＬＩＭ２をオフ状態に保つ一方、ＧＣＴＬ＿Ｔが、ＭＮ＿ＬＩＭ１をオン状態からオフ状態に遷移させる。この場合、ＧＣＴＬ＿ＴがＭＮ＿ＬＩＭ１をオン状態からオフ状態に遷移させた時点でＩＴとＩＢの間にステップ波形状の電位差が生じ、これを起点としてリングオシレータ回路の発振起動が行われる。また、モード２では、ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂが、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２をスイッチとして機能させ、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２を共にオフ状態に保つ。
【００２６】
そして、モード３では、ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂが、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２をＩＴ，ＩＢ側をアノードとするダイオードＤ１として、あるいは可変抵抗ＲＶ１として機能させる。例えば、ダイオードＤ１として機能させる際には、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２が共にダイオード接続（すなわち、ゲート・ドレイン間が短絡）となるように制御すればよく、可変抵抗ＲＶ１として機能させる際には、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２が非飽和領域を主として動作するように、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２のゲートバイアス点を定める制御を行えばよい。図２（ａ）は、ダイオードＤ１として機能させた場合の電圧−電流特性の一例を示す図であり、図２（ｂ）は、可変抵抗ＲＶ１として機能させた場合の電圧−電流特性の一例を示す図である。
【００２７】
このように、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２をダイオードＤ１あるいは可変抵抗ＲＶ１として機能させると、ＩＴ，ＩＢに入力される信号振幅を制限（リミット）することが可能となる。例えば、ダイオードＤ１の場合、ＩＴ，ＩＢの信号振幅をＧＮＤのレベルからＤ１のしきい値電圧（ＶＴＨ）の範囲内に制限でき、可変抵抗ＲＶ１の場合には、その抵抗値を小さくするほどＩＴ，ＩＢの信号振幅における高電位側の上限を低くすることが可能になる。
【００２８】
図３（ａ）は、図１（ａ）の変形例を示す概略図であり、図３（ｂ）は、図３（ａ）の動作概念の一例を示す説明図である。図３（ａ）に示す半導体集積回路装置（差動増幅回路）ＤＡＭＰ＿Ｂは、図１（ａ）の差動増幅回路ＤＡＭＰ＿ＡをＰＭＯＳトランジスタで構成したものとなっている。すなわち、ＤＡＭＰ＿Ａは、ソースが電源電圧ＶＣＣに接続され、差動対となるＰＭＯＳトランジスタＭＰ１１，ＭＰ１２と、その各ゲートとＶＣＣの間に接続され、リミッタ機能を含んだＰＭＯＳトランジスタＭＰ＿ＬＩＭ１，ＭＰ＿ＬＩＭ２と、ゲート制御回路ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂを含んで構成される。
【００２９】
図３（ｂ）に示すように、ＧＣＴＬ＿Ｔ，ＧＣＴＬ＿Ｂにおけるモード１およびモード２の動作に関しては図１（ｂ）と同様である。ただし、モード３の動作に関しては、図１（ｂ）の場合と逆に、ＭＰ＿ＬＩＭ１，ＭＰ＿ＬＩＭ２をダイオードＤ２として機能させた場合には、ＩＴ，ＩＢ側がＤ２のカソードとなり、ＩＴ，ＩＢの信号振幅は（ＶＣＣ−ＶＴＨ）レベルからＶＣＣの範囲内に制限される。また、ＭＰ＿ＬＩＭ１，ＭＰ＿ＬＩＭ２を可変抵抗ＲＶ１として機能させた場合には、その抵抗値を小さくするほどＩＴ，ＩＢの信号振幅における低電位側の下限が高くなる。
【００３０】
《差動増幅回路の主要部の効果》
図１および図３に示したような差動増幅回路ＤＡＭＰ＿Ａ，ＤＡＭＰ＿Ｂを図１７（ａ）に示したようなリングオシレータ回路ＲＯＳＣに適用することで、例えば、次のような効果が得られる。第１の効果として、リミッタ機能を設けることで、リングオシレータ回路ＲＯＳＣの発振周波数の上限を高くすることが可能となる。すなわち、ＭＮ＿ＬＩＭ１，２又はＭＰ＿ＬＩＭ１，２を設け、前述したモード３によって信号振幅を制限すれば、小振幅動作に伴い発振周波数の上限が高くなる。
【００３１】
ただし、図１７（ｂ）で述べたように、ＭＮ＿ＬＩＭ１，２又はＭＰ＿ＬＩＭ１，２を入力または出力ノードに付加すると、その容量負荷に伴う発振周波数の低下が懸念される。しかしながら、ＭＮ＿ＬＩＭ１，２又はＭＰ＿ＬＩＭ１，２は、他のトランジスタ（例えばＭＮ１，ＭＮ２等）と比較して非常に小さいトランジスタサイズで実現できるため、容量負荷としてのデメリットよりも振幅制限としてのメリットの方が大きくなる。したがって、トランジスタサイズをより小さくする観点（すなわち容量負荷としてのデメリットをより低減する観点）では、ＮＭＯＳトランジスタを用いる図１（ａ）の構成例の方がＰＭＯＳトランジスタを用いる図３（ａ）の構成例よりも望ましい。なお、ＭＮ＿ＬＩＭ１，２又はＭＰ＿ＬＩＭ１，２のしきい値電圧をより下げるようなイオン注入を行えば、トランジスタサイズをより小さくすることも可能となる。
【００３２】
ここで、比較例として、差動増幅回路の入力または出力ノードに対し、前述したリミッタ機能の代わりに、ＭＯＳトランジスタのソースおよびドレインとゲート間の可変容量を利用して発振周波数を制御する所謂バラクタ容量を付加する構成が考えられる。しかしながら、バラクタ容量は、図１および図３の構成例とは異なり微細化には不向きであり、仮に容量値を最低にするような制御を行ったとしてもある程度高い容量値が残存してしまうため、高速化の阻害要因となってしまう。このようなことから、図１および図３に示したようなリミッタ機能によって発振周波数の上限を向上させる方式を用いることが望ましい。
【００３３】
また、第２の効果として、前述したリミッタ機能を利用して、発振起動を行うことが可能となる。すなわち、ＭＮ＿ＬＩＭ１，２又はＭＰ＿ＬＩＭ１，２に前述したモード１の動作を行わせることで、第１の効果で述べた高速化を損なうことなく発振起動を行うことが可能となる。ここで、比較例として、例えば、図１７（ｂ）に示したような構成の場合、差動増幅回路の入力または出力ノードに、発振起動時のみで用いられるＰＭＯＳトランジスタＭＰｋ０が付加されており、このＭＰｋ０は、通常の発振動作時において、単に容量負荷としてのデメリットのみを生じさせ、高速化の阻害要因となる。更に、図１および図３の構成例は、正極入力ノードＩＴと負極入力ノードＩＢの両方にトランジスタ（ＭＮ＿ＬＩＭ１，２又はＭＰ＿ＬＩＭ１，２）が付加されるため、図１７（ｂ）の構成例と比較して正極と負極のバランスが向上し、波形品質が向上し、しいては高速化が図れる。
【００３４】
さらに、第３の効果として、リミッタ機能を無効状態に制御可能とすることで、発振周波数の下限を下げることが可能となる。すなわち、ＭＮ＿ＬＩＭ１，２又はＭＰ＿ＬＩＭ１，２に前述したモード２の動作を行わせることで、第１の効果と併せて発振周波数の可変範囲を拡大可能となる。通常、発振周波数が低い状態（例えば、図１７（ｂ）において周波数制御回路ＦＣＴＬからの供給電流が小さい状態）では、利得の低下に伴い信号振幅が小さくなり、信号振幅がある程度の大きさよりも小さくなると発振動作が停止する。これは、発振周波数が低い状態では、信号振幅を大きくするほど発振周波数の下限が下げられることを意味する。前述したようにリミッタ機能を有効状態とすると、信号振幅が制限され、仮に信号振幅がダイオードＤ１のしきい値の範囲内になったとしても信号振幅に若干制限作用が加わることになる。したがって、リミッタ機能を無効状態とすれば信号振幅が拡大する。
【００３５】
《差動増幅回路の詳細》
図４は、図１の差動増幅回路ＤＡＭＰ＿Ａにおいて、その詳細な構成例を示す回路図である。図４には、差動増幅回路ＤＡＭＰ＿Ａ１と、その発振周波数を制御する周波数制御回路ＦＣＴＬの回路構成例が示されている。ＤＡＭＰ＿Ａ１は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２、ＰＭＯＳトランジスタＭＰ１，ＭＰ２、およびインバータ回路ＩＶ１，ＩＶ２に加えて、リミッタ機能を備えたＮＭＯＳトランジスタＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２ならびにゲート制御回路ＧＣＴＬ＿Ｔ１，ＧＣＴＬ＿Ｂ１を備えている。
【００３６】
ＭＮ１は、ソースが接地電源電圧ＧＮＤに、ゲートが正極入力ノードＩＴに、ドレインが負極出力ノードＯＢにそれぞれ接続され、ＭＮ２は、ソースがＧＮＤに、ゲートが負極入力ノードＩＢに、ドレインが正極出力ノードＯＴにそれぞれ接続される。ＭＰ１は、ソースが電源電圧ＶＣＣに、ドレインがＯＢにそれぞれ接続され、ＭＰ２は、ソースがＶＣＣに、ドレインがＯＴにそれぞれ接続され、ＭＰ１，ＭＰ２のゲートは共通に接続される。ＩＶ１は、ＯＢを入力、ＯＴを出力とし、反対に、ＩＶ２は、ＯＴを入力、ＯＢを出力とする。このように、インバータ回路ＩＶ１，ＩＶ２を設けることで、図１７（ｂ）で述べたように、正極・負極間の位相バランスを保つと共に、低いＶＣＣにおいても、差動増幅回路ＤＡＭＰ＿Ａ１の利得を確保することが可能となる。
【００３７】
また、図１（ａ）で述べたように、ＭＮ＿ＬＩＭ１は、ソースがＧＮＤに、ドレインがＩＴにそれぞれ接続され、ゲートがＧＣＴＬ＿Ｔ１によって制御される。同様に、ＭＮ＿ＬＩＭ２は、ソースがＧＮＤに、ドレインがＩＢにそれぞれ接続され、ゲートがＧＣＴＬ＿Ｂ１によって制御される。ＧＣＴＬ＿Ｔ１は、ＰＭＯＳトランジスタＭＰｋ１，ＭＰｓ１と、ＮＭＯＳトランジスタＭＮｓ１を備えている。ＭＰｋ１は、ソースがＶＣＣに、ドレインがＭＮ＿ＬＩＭ１のゲートにそれぞれ接続され、ゲートが発振起動信号ＫＩＣで制御される。ＭＰｓ１は、ソース・ドレインの一方がＩＴに、他方がＭＮ＿ＬＩＭ１のゲートにそれぞれ接続され、ゲートがスイッチ制御信号ＳＰ１で制御される。ＭＮｓ１は、ソースがＧＮＤに、ドレインがＭＮ＿ＬＩＭ１のゲートにそれぞれ接続され、ゲートがスイッチ制御信号ＳＮ１で制御される。
【００３８】
ＧＣＴＬ＿Ｔ１と同様に、ＧＣＴＬ＿Ｂ１は、ＰＭＯＳトランジスタＭＰｋ２，ＭＰｓ２と、ＮＭＯＳトランジスタＭＮｓ２を備えている。ＭＰｋ２は、ＧＣＴＬ＿Ｔ１の場合と異なり、ソースおよびゲートがＶＣＣに、ドレインがＭＮ＿ＬＩＭ２のゲートにそれぞれ接続される。ＭＰｓ２は、ソース・ドレインの一方がＩＢに、他方がＭＮ＿ＬＩＭ２のゲートにそれぞれ接続され、ゲートがスイッチ制御信号ＳＰ２で制御される。ＭＮｓ２は、ソースがＧＮＤに、ドレインがＭＮ＿ＬＩＭ２のゲートにそれぞれ接続され、ゲートがスイッチ制御信号ＳＮ２で制御される。なお、ＭＰｋ２は、常に、オフ状態を保持し、ＭＰｋ１との対象性を保つためにダミーとして備わっている。
【００３９】
また、図４において、周波数制御回路ＦＣＴＬは、図１７（ｂ）と同様に、差動増幅回路ＤＡＭＰ＿Ａ１のＭＰ１，ＭＰ２とカレントミラー回路を構成しゲート・ドレインが共通接続されたＰＭＯＳトランジスタＭＰｉ１と、このＭＰｉ１のソース・ドレイン間に電流を供給する可変電流源ＩＳ１とを備えている。したがって、ＩＳ１の電流値を大きくするほど、ＤＡＭＰ＿Ａ１の伝播遅延時間が短くなり、当該ＤＡＭＰ＿Ａ１をリングオシレータ回路に適用した場合の発振周波数が高くなる。
【００４０】
図５（ａ）〜（ｃ）は、図４の差動増幅回路ＤＡＭＰ＿Ａ１において、そのゲート制御回路ＧＣＴＬのそれぞれ異なる動作例を示す説明図である。図６は、図５（ｃ）の補足図である。まず、図５（ａ）では、図１で述べたモード１の動作例が示されている。モード１は、前述したように発振起動時で使用される。この場合、ＧＣＴＬ＿Ｂ１では、ＳＰ２が‘Ｈ’レベルに、ＳＮ２が‘Ｌ’レベルに制御され、これに伴いＭＰｓ２，ＭＮｓ２は共にオフ状態となる。したがって、ＭＮ＿ＬＩＭ２に対して特に何の制御も行わず、ＭＮ＿ＬＩＭ２は、通常、オフ状態となる。一方、ＧＣＴＬ＿Ｔ１では、ＧＣＴＬ＿Ｂ１と同様に、ＳＰ１が‘Ｈ’レベルに制御され、これに伴いＭＰｓ１はオフ状態となる。ただし、ＧＣＴＬ＿Ｂ１と異なり、ＫＩＣとＳＮ１が共に‘Ｌ’レベルから‘Ｈ’レベルに制御され、ＭＰｋ１がオン状態からオフ状態に、ＭＮｓ１がオフ状態からオン状態にそれぞれ遷移し、これに伴いＭＮ＿ＬＩＭ１はオン状態からオフ状態に制御される。これによって、図１で述べたような発振起動が行われる。
【００４１】
次に、図５（ｂ）では、図１で述べたモード２の動作例が示されている。モード２は、前述したように低周波発振時で使用される。この場合、ＧＣＴＬ＿Ｂ１では、ＳＰ２が‘Ｈ’レベルに、ＳＮ２が‘Ｈ’レベルに制御され、これに伴いＭＰｓ２はオフ状態となり、ＭＮｓ２はオン状態となる。したがって、ＭＮ＿ＬＩＭ２は、オフ状態に制御される。一方、ＧＣＴＬ＿Ｔ１では、ＧＣＴＬ＿Ｂ１と同様に、ＳＰ１が‘Ｈ’レベルに、ＳＮ１が‘Ｈ’レベルに制御され、これに伴いＭＰｓ１はオフ状態となり、ＭＮｓ１はオン状態となる。また、ＧＣＴＬ＿Ｔ１では、ＫＩＣが‘Ｈ’レベルに制御され、ＭＰｋ１がオフ状態となり、ＭＮ＿ＬＩＭ１はオフ状態に制御される。これによって、リミッタ機能が無効状態となり、図１で述べたように、低周波発振時の下限周波数が伸ばせる。
【００４２】
続いて、図５（ｃ）では、図１で述べたモード３の動作例が示されている。モード３は、前述したように高周波発振時で使用される。この場合、ＧＣＴＬ＿Ｂ１では、ＳＰ２が‘Ｌ’レベルに、ＳＮ２が‘Ｌ’レベルに制御され、これに伴いＭＰｓ２はオン状態となり、ＭＮｓ２はオフ状態となる。したがって、ＭＮ＿ＬＩＭ２では、ダイオード接続が構築される。一方、ＧＣＴＬ＿Ｔ１では、ＧＣＴＬ＿Ｂ１と同様に、ＳＰ１が‘Ｌ’レベルに、ＳＮ１が‘Ｌ’レベルに制御され、これに伴いＭＰｓ１はオン状態となり、ＭＮｓ１はオフ状態となる。また、ＧＣＴＬ＿Ｔ１では、ＫＩＣが‘Ｈ’レベルに制御され、ＭＰｋ１がオフ状態となり、ＭＮ＿ＬＩＭ１でも、ダイオード接続が構築される。これによって、リミッタ機能が有効状態となり、図１で述べたように、高周波発振時の上限周波数が伸ばせる。リミッタ機能が有効な状態では、図６に示すように、ＩＴ，ＩＢの信号振幅がＧＮＤレベル（０Ｖ）〜ＭＮ＿ＬＩＭ１のしきい値ＶＴＨの範囲内に制限される。なお、特に限定はされないが、ＶＣＣは例えば１．０Ｖ等であり、ＶＴＨは０．５Ｖ等である。
【００４３】
このようなゲート制御回路ＧＣＴＬ＿Ｔ１，ＧＣＴＬ＿Ｂ１では、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２と同様にＭＰｓ１，ＭＰｓ２がＩＴ，ＩＢに対する容量負荷として加わることになる。ただし、前述したように、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２は、小さいトランジスタサイズで実現でき、そのゲートを駆動するＭＰｓ１，ＭＰｓ２も小さいトランジスタサイズで十分であるため、容量負荷としてのデメリットは小さい。なお、更に、このデメリットを小さくするため、ＰＭＯＳトランジスタＭＰｓ１，ＭＰｓ２をＮＭＯＳトランジスタに置き換えることも可能である。また、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２のゲートを駆動するその他のトランジスタ（ＭＰｋ１，ＭＰｋ２，ＭＮｓ１，ＭＮｓ２）も小さいトランジスタサイズで実現できるため、回路面積のオーバヘッドも特に問題とならない。
【００４４】
《光ディスクシステムの概要》
図７は、本発明の実施の形態１による半導体集積回路装置において、それを適用した光ディスクシステムの構成例を示すブロック図である。図７に示す光ディスクシステムは、光ディスクＤＳＫ、モータ部ＭＴ、ピックアップ部ＰＫＵ、レーザダイオードドライバＬＤＤ、モータドライバＭＴＤＲＶ、光ディスク制御チップＤＳＰＣＰ、ならびにパーソナルコンピュータＰＣ等によって構成される。ＤＳＫは、例えば、コンパクトディスク（ＣＤ）やディーブイディー（ＤＶＤ）やブルーレイディスク等である。ＭＴは、ＭＴＤＲＶからの制御信号に応じてＤＳＫを回転される。ＰＫＵは、ＬＤＤからのレーザ光を用いてＤＳＫに対して情報の読み出しならびに書き込みを行う。また、ＰＫＵには、ＤＳＫからのレーザ光の反射光を検出し、それ応じた電気信号を生成する回路等も含まれる。ＬＤＤは、ＤＳＰＣＰから出力されたレーザ制御信号に基づいてレーザ光を出力する。
【００４５】
光ディスク制御チップＤＳＰＣＰは、アナログフロントエンド回路ＡＦＥ、復調回路ＤＭＯＤ、プロセッサ回路ＭＣＵ、メモリ制御回路ＭＥＭＣＴＬ、メモリ回路ＭＥＭ、変調回路ＭＯＤ、サーボ制御回路ＳＶＣＴＬ、インタフェース回路ＡＴＡＰＩ、ライトスタテージ回路ＷＴＳＴＲ、ならびに４種類のＰＬＬ回路ＰＬＬ＿Ｍ，ＰＬＬ＿ＲＤ，ＰＬＬ＿ＷＴ，ＰＬＬ＿ＷＴＳＴＲを備えている。この内、ＰＬＬ＿Ｍは、外部に接続された水晶振動子ＸＴＡＬに基づく１０ＭＨｚ程度等のクロック信号を逓倍し、ＭＣＵ等を含めた各種回路の基準クロック信号となるマスタクロック信号ＭＣＬＫ（例えば１６０ＭＨｚ等）を生成する。
【００４６】
ＡＦＥは、ピックアップ部ＰＫＵから得られたウォブル信号等を含んだ電気信号に対し、フィルタリング等の信号処理を行う。ＰＬＬ＿ＲＤは、ＡＦＥの出力信号（すなわちＤＳＫの読み出しデータ信号）からクロック信号ならびにデータ信号を再生する。ＤＭＯＤは、ＰＬＬ＿ＲＤによって再生されたデータ信号に対して復調を行い、この復調されたデータ信号をＭＥＭＣＴＬを介してＭＥＭに保存する。この復調されたデータ信号は、ＡＴＡＰＩ等を介してＰＣに転送される。
【００４７】
一方、ＰＣによって生成された書き込み用データ信号は、ＡＴＡＰＩやＭＥＭＣＴＬを介してＭＥＭに格納される。変調回路ＭＯＤは、このＭＥＭに格納された書き込み用データ信号をＭＥＭＣＴＬを介して取得し、変調を行ったのちＷＴＳＴＲに出力する。ＰＬＬ＿ＷＴは、書き込み用の基準クロック信号を生成する。ＰＬＬ＿ＷＴＳＴＲは、ＰＬＬ＿ＷＴからの基準クロック信号を受け、多位相等のクロック信号を生成する。ＷＴＳＴＲは、各光ディスクＤＳＫの種類等に応じて最適な記録が行えるように（最適なピットを形成できるように）、振幅方向と時間方向が調整されたパルスを持つレーザ制御信号をＬＤＤに向けて出力する。このレーザ制御信号の時間方向を調整する際に、前述したＰＬＬ＿ＷＴＳＴＲからの多位相のクロック信号が用いられる。
【００４８】
《ＰＬＬ回路の概要》
図８（ａ）は、図７の光ディスクシステムにおいて、光ディスク制御チップＤＳＰＣＰに含まれるＰＬＬ回路の構成例を示すブロック図であり、図８（ｂ）は、図８（ａ）に含まれるリングオシレータ回路の構成例を示す回路ブロック図である。図８（ａ）に示すＰＬＬ回路（ＰＬＬ１）は、図７におけるＰＬＬ＿Ｍ、ＰＬＬ＿ＷＴ、およびＰＬＬ＿ＷＴＳＴＲの構成例を示すものである。図８（ａ）のＰＬＬ１は、例えば、分周回路ＤＩＶ１，ＤＩＶ２と、位相比較回路ＰＤと、チャージポンプ回路ＣＰと、容量Ｃｆを含むループフィルタ回路ＬＦと、前述した周波数制御回路ＦＣＴＬを含む電圧・電流変換回路ＶＩＣと、リングオシレータ回路ＲＯＳＣと、制御回路ブロックＣＴＬ＿ＢＫとを備えている。
【００４９】
ＤＩＶ１は、入力クロック信号ＣＬＫ＿ＩＮを分周する。ＰＤは、ＤＩＶ１の出力と、フィードバッククロック信号ＣＬＫ＿ＦＢとを位相比較する。ＣＰは、ＰＤの位相比較結果に応じてＣｆの充電あるいは放電を行う。ＶＩＣは、Ｃｆの出力電圧Ｖｆに応じた電流を生成する。ＲＯＳＣは、ＶＩＣからの電流に応じた周波数で発振し、出力クロック信号ＣＬＫ＿ＯＵＴを出力する。ＤＩＶ２は、このＣＬＫ＿ＯＵＴを分周し、ＣＬＫ＿ＦＢとしてＰＤに帰還する。ＣＴＬ＿ＢＫは、詳細は後述するが、ＣＬＫ＿ＯＵＴの監視結果や外部のレジスタ設定等に応じて、ＲＯＳＣに向けて前述したモード１〜モード３を指定するモード設定信号ＭＤを出力する。このＭＤは、前述したように、発振起動信号ＫＩＣおよびスイッチ制御信号ＳＰ１（ＳＰ２），ＳＮ１（ＳＮ２）の組み合わせで実現される。
【００５０】
リングオシレータ回路ＲＯＳＣは、図８（ｂ）に示すように、縦続接続されたｎ段の差動増幅回路ＤＡＭＰ［１］〜ＤＡＭＰ［ｎ］で構成される。ＤＡＭＰ［１］〜ＤＡＭＰ［ｎ−１］においては、前段（例えばＤＡＭＰ［１］）の正極出力ノードおよび負極出力ノード（ＯＴ［１］およびＯＢ［１］）が後段（例えばＤＡＭＰ［２］）の正極入力ノードおよび負極入力ノード（ＩＴ［２］およびＩＢ［２］）にそれぞれ接続される。一方、最終段となるＤＡＭＰ［ｎ］の正極出力ノードＯＴ［ｎ］および負極出力ノードＯＢ［ｎ］は、初段となるＤＡＭＰ［１］の負極入力ノードＩＢ［１］および正極入力ノードＩＴ［１］にそれぞれ帰還される。そして、このようなＤＡＭＰ［１］〜ＤＡＭＰ［ｎ］のそれぞれに、図１、図３、図４で述べたような差動増幅回路が適用される。例えば、図７のＰＬＬ＿ＷＴＳＴＲで、３２位相のクロック信号を生成する場合、図８（ｂ）における差動増幅回路ＤＡＭＰ［１］〜ＤＡＭＰ［ｎ］の段数［ｎ］は１６となる。そして、各段の正極出力ノードＯＴ［１］〜ＯＴ［１６］および負極出力ノードＯＴ［１］〜ＯＴ［１６］によって多位相のクロック信号が得られる。
【００５１】
ここで、図７における光ディスクＤＳＫへの書き込みは、例えば、ＣＡＶ（Constant Angular Velocity）と呼ばれる方式で行われる。ＣＡＶ方式では、ＤＳＫを一定速度で回転させながら、ＤＳＫの内周から外周まで連続的に書き込めるように書き込み速度を連続的に変動させる必要がある。また、この書き込み速度は、光ディスクＤＳＫの種類に応じても大きく変動し、例えば、ＣＤ４×に対応する１６ＭＨｚ程度からブルーレイディスク１２×に対応する８００ＭＨｚ程度までの可変範囲が存在する。したがって、ＰＬＬ＿ＷＴＳＴＲ等は、このような広域の可変周波数範囲に対応可能ものとすることが望ましい。
【００５２】
ただし、リングオシレータ回路ＲＯＳＣでは、高周波数側において、ＲＯＳＣ内に設ける差動増幅回路の段数を多くするほど、各段に更なる高速化（伝播遅延時間の短縮）が要求されるため、周波数と利得の反比例関係から各段の利得は低下し、発振起動の不具合が生じ易くなる。そこで、本実施の形態による半導体集積回路装置（差動増幅回路）を用いると、このような広域の可変周波数範囲に対応でき、発振起動の不具合も解消できる。この観点で、特に、ＰＬＬ＿Ｍ、ＰＬＬ＿ＷＴに比べてＲＯＳＣをより多段の差動増幅回路で構成する必要があるＰＬＬ＿ＷＴＳＴＲに本実施の形態の差動増幅回路を適用することが有益となる。なお、発振起動を行う際は、必ずしもＲＯＳＣの全段に対して発振起動信号ＫＩＣを入力する必要はなく、一部の段に入力してもよい。すなわち、場合によっては、一部の段において発振起動用のＰＭＯＳトランジスタＭＰｋ１，ＭＰｋ２を省略することも可能である。
【００５３】
また、比較例として、広域の可変周波数範囲に対応させるため、例えば、ＲＯＳＣを高周波数側の周波数範囲に特化した設計とし、それを分周することによって低周波数側もカバーするような方式も考えられる。しかしながら、特に、ＰＬＬ＿ＷＴＳＴＲでは多位相のクロック信号を生成する必要があるため、この方式の実現は容易ではなく、ＰＬＬ＿ＷＴＳＴＲのＲＯＳＣ自体を広域の可変周波数範囲に対応させることが望ましい。したがって、この観点からも、ＰＬＬ＿ＷＴＳＴＲに本実施の形態の差動増幅回路を適用することが有益となる。
【００５４】
図９は、図７の光ディスクシステムにおいて、光ディスク制御チップＤＳＰＣＰに含まれる他のＰＬＬ回路の構成例を示すブロック図である。図９に示すＰＬＬ回路（ＰＬＬ２）は、図７におけるＰＬＬ＿ＲＤの構成例を示すものである。図９に示すＰＬＬ２は、アナログ・ディジタル変換回路ＡＤＣと、制御論理回路ＬＯＧと、ディジタル・アナログ変換回路ＤＡＣと、周波数制御回路ＦＣＴＬと、リングオシレータ回路ＲＯＳＣと、制御回路ブロックＣＴＬ＿ＢＫを備えている。このＰＬＬ２は、前述したＰＬＬ１がＶＣＯ（Voltage Controlled Oscillator）方式の構成であったのに対してＤＣＯ（Digitally Controlled Oscillator）方式の構成となっている。
【００５５】
ＡＤＣは、位相比較回路ＰＤとして機能し、入力クロック信号ＣＬＫ＿ＩＮとフィードバッククロック信号ＣＬＫ＿ＦＢの位相差をディジタル信号として出力する。ＬＯＧは、ＡＤＣからのディジタル信号を受け、後段のＤＡＣに適合するよう所定の演算処理を行いディジタル信号を出力する。ＤＡＣは、ＬＯＧからのディジタル信号を受け、アナログ信号を出力する。ＦＣＴＬは、このアナログ信号に応じた電流を出力し、ＲＯＳＣは、この電流によって発振周波数が制御され、出力クロック信号ＣＬＫ＿ＯＵＴを出力する。このＣＬＫ＿ＯＵＴは、ＣＬＫ＿ＦＢとしてＡＤＣに帰還される。また、ＣＴＬ＿ＢＫは、図８（ａ）の場合と同様に、ＣＬＫ＿ＯＵＴを監視し、モード設定信号ＭＤを出力する。
【００５６】
例えば、図７のＰＬＬ＿ＲＤでは、ＣＬＫ＿ＩＮとして光ディスクＤＳＫから読み出したウォブル信号等を含んだ電気信号が入力され、これに基づいて再生クロック信号となるＣＬＫ＿ＯＵＴを生成する。したがって、ＣＬＫ＿ＩＮの周波数は、ＤＳＫの内周および外周に依存し、またＤＳＫの種類にも依存して変動するため、ＲＯＳＣは、広域の可変周波数範囲に対応した構成とする必要がある。したがって、このようなＲＯＳＣに本実施の形態の差動増幅回路を適用することが有益となる。 
【００５７】
《リングオシレータ回路用の制御回路ブロックの概要》
図１０は、図８および図９のＰＬＬ回路において、その制御回路ブロックＣＴＬ＿ＢＫの構成例を示すブロック図である。図１０に示す制御回路ブロックＣＴＬ＿ＢＫは、モード選択回路ＭＤＳＥＬと、パルス信号生成回路ＰＧＥＮと、制御信号生成回路ＳＧＥＮと、発振確認回路ＣＵＮＴを備えている。ＣＵＮＴは、カウンタ回路等であり、リングオシレータ回路ＲＯＳＣからの出力クロック信号ＣＬＫ＿ＯＵＴによってカウント動作を行い、カウント値が規定値以上であれば発振状態と判定する。また、場合によっては、カウント値によって、ＲＯＳＣの発振周波数を認識する。
【００５８】
ＭＤＳＥＬは、外部からのレジスタ設定や、ＣＵＮＴからの発振確認結果に連動してモードを選択する。例えば、外部のファームウェアが適宜レジスタ設定を変更することで、図１等で述べたモード１〜モード３を切り替えたり、あるいは、発振確認結果によって発振状態と判定されない場合には、再度、発振起動（モード１）に切り替えたり等を行う。また、場合によっては、発振確認結果によってＲＯＳＣの発振周波数を認識し、自動的にモード２とモード３を切り替える。パルス信号生成回路ＰＧＥＮは、ＭＤＳＥＬからのモードの切り替えに応じてパルス信号を生成する。制御信号生成回路ＳＧＥＮは、ＰＧＥＮからのパルス信号を用いてモード１〜モード３に応じたモード設定信号ＭＤ（発振起動信号ＫＩＣおよびスイッチ制御信号ＳＰ１（ＳＰ２），ＳＮ１（ＳＮ２）の組み合わせ）をＲＯＳＣに出力する。
【００５９】
図１１は、図１０の制御回路ブロックＣＴＬ＿ＢＫにおける発振起動モード（モード１）時の処理内容の一例を示すフロー図である。図１２は、図１１の補足図である。ここでは、図４の差動増幅回路ＤＡＭＰ＿Ａ１を用いる場合を例として説明を行う。図１１に示すように、発振起動モード（モード１）に関しては、更に、３通りのサブモードのいずれかが設定可能となっている。１つ目は、手動モードである。このモードでは、外部からレジスタ設定を介して発振起動命令を受けた際に、発振確認回路ＣＵＮＴからの発振確認結果に関わらず発振起動信号ＫＩＣが１回生成される。２つ目は、オートモードである。このモードでは、発振確認結果から得た発振状態に連動し、未発振時のみＫＩＣが１回生成される。３つ目は、バーストモードである。このモードでは、発振確認結果から得た発振状態に連動し、未発振時のみＫＩＣが発振するまで生成される。なお、これら３つのサブモードをオフに設定することもできる。
【００６０】
これらのサブモードを用いて、図１１では、まず、制御回路ブロックＣＴＬ＿ＢＫが、リングオシレータ回路ＲＯＳＣをスタンバイ状態に設定する（Ｓ１００１）。このスタンバイ状態では、図１２に示すように、発振起動信号ＫＩＣが‘Ｌ’レベル、スイッチ制御信号ＳＰ１が‘Ｈ’レベル、スイッチ制御信号ＳＮ１が‘Ｌ’レベルとされ、これに応じてリミッタ機能を持つＮＭＯＳトランジスタＭＮ＿ＬＩＭ１は、オン状態となり、ＧＮＤレベルにプルダウンされる。そして、この状態で、差動増幅回路ＤＡＭＰ＿Ａ１に対して周波数制御回路ＦＣＴＬを介して所定の電流が供給される。
【００６１】
次いで、図１１において、ＣＴＬ＿ＢＫは、このスタンバイ状態で一定の時間を経たのち、スタンバイ状態を解除する（Ｓ１００２）。このスタンバイ解除状態では、図１２に示すように、ＫＩＣ，ＳＰ１，ＳＮ１のそれぞれのレベルは前述したモード２に設定され、これに応じてＭＮ＿ＬＩＭ１はオフ状態となる。続いて、ＣＴＬ＿ＢＫは、前述したモード１の設定を用いて発振起動信号ＫＩＣを印加する（Ｓ１００３）。なお、特に限定はされないが、ここでは、図１２に示すように、ＣＴＬ＿ＢＫが、一旦、前述したモード３の設定を介してリミッタ機能を有効（Ｓ１００２ａ）としたのちにＫＩＣを印加（Ｓ１００３）している。
【００６２】
発振起動信号ＫＩＣの印加（Ｓ１００３）の際には、図１２に示すように、スイッチ制御信号ＳＰ１が‘Ｈ’レベル状態に保たれた状態で発振起動信号ＫＩＣおよびスイッチ制御信号ＳＮ１が‘Ｌ’レベルから‘Ｈ’レベルに制御され、これに応じてＭＮ＿ＬＩＭ１がプルダウン状態からオフ状態に制御される。このように、ＭＮ＿ＬＩＭ１のプルダウン状態からオフ状態への遷移をトリガとして発振起動が行われるが、このトリガが生じた以降はＭＮ＿ＬＩＭ１が一定の期間でオフ状態を維持し、このオフ状態の間は、リミッタ機能が無効された状態で発振動作の安定化が図られる。したがって、このＳ１００３の処理は、振幅制限が加わらない状態で実行されるため、発振起動をより確実に行うことが可能となる。
【００６３】
続いて、図１１に示すように、前述したＳ１００３の後、ＣＴＬ＿ＢＫは、サブモードとして前述した手動モードに伴う発振起動命令が生じたか否かを判定する（Ｓ１００４）。発振起動命令が生じた場合には、Ｓ１００３と同様に発振起動信号ＫＩＣの印加を行い（Ｓ１００５）、生じていない場合には、Ｓ１００６に移行する。Ｓ１００６において、ＣＴＬ＿ＢＫは、発振確認回路ＣＵＮＴからの発振確認結果に基づき、発振しているか否かを判定する（Ｓ１００６）。発振している場合、ＣＴＬ＿ＢＫは、発振フラグを立てて処理を終える（Ｓ１００７）。一方、発振していない場合には、Ｓ１００８へ移行する。
【００６４】
Ｓ１００８において、ＣＴＬ＿ＢＫは、サブモードとして前述したオートモードが設定されているか否かを判定する。設定されている場合には、Ｓ１００３と同様に発振起動信号ＫＩＣの印加を行い（Ｓ１００９）、発振確認回路ＣＵＮＴからの発振確認結果を確認して上で（Ｓ１０１０）、発振している場合には発振フラグを立てて処理を終える（Ｓ１０１１）。一方、ＣＴＬ＿ＢＫは、Ｓ１００８においてオートモードが設定されていない場合にはＳ１０１２へ移行する。
【００６５】
Ｓ１０１２において、ＣＴＬ＿ＢＫは、サブモードとして前述したバーストモードが設定されているか否かを判定する。設定されている場合には、発振確認結果によって発振していることが確認されるまで、Ｓ１００３と同様にして発振起動信号ＫＩＣの印加を連続して行う（Ｓ１０１３，Ｓ１０１４）。ここで、発振していることが確認された場合は、発振フラグを立てて処理を終える（Ｓ１０１５）。一方、ＣＴＬ＿ＢＫは、Ｓ１０１２においてバーストモードが設定されていない場合にはＳ１０１６へ移行し、サブモードが設定されていないものとして処理を終える（Ｓ１０１６）。その後、ＣＴＬ＿ＢＫは、図１２に示すように、発振動作が安定した段階で必要に応じて（発振周波数に応じて）リミッタ機能を有効状態（モード３）に設定する（Ｓ１１０１）。
【００６６】
以上のような制御回路ブロックＣＴＬ＿ＢＫを設けることで、外部からの命令に応じた手動処理によって、または自己の判断による自動処理によって発振起動を行うことが可能となる。通常は、手動モードを設けることでも発振を確実に行わせることができるが、ここでは更に発振確認回路ＣＵＮＴと共にオートモードやバーストモードを設けることでより安全性を高めている。このようなＣＴＬ＿ＢＫは、ロジック回路で実現でき、回路面積のオーバヘッド等も特に問題とならないためオートモードやバーストモードを設けることのデメリットよりもメリットの方が大きいと考えられる。
【００６７】
以上、本発明の実施の形態１による半導体集積回路装置を用いることで、代表的には、リングオシレータ回路における発振動作を確実に行わせることが可能となる。また、リングオシレータ回路における発振周波数の可変範囲を拡大可能となる。なお、ここでは、図１等に示したようにモード１〜モード３の全てを備える構成例としたが、前述したように、モード３単体でも効果があり、それにモード２やモード１あるいはその両方を組み合わせて更なる効果が得られるため、必ずしも全てを備える構成である必要はない。
【００６８】
（実施の形態２）
本実施の形態２では、実施の形態１で述べた図４の差動増幅回路ＤＡＭＰ＿Ａ１の更なる詳細について説明する。図１３は、本発明の実施の形態２による半導体集積回路装置において、その構成の一例を示す回路図である。図１３に示す差動増幅回路（半導体集積回路装置）ＤＡＭＰ＿Ａ１１は、前述した図４のＤＡＭＰ＿Ａ１と比較して、ＤＡＭＰ＿Ａ１のインバータ回路ＩＶ１がＮＭＯＳトランジスタＭＮ４を追加することで実現され、インバータ回路ＩＶ２がＮＭＯＳトランジスタＭＮ３を追加することで実現された構成となっている。それ以外の構成に関しては図４と同様であるため、詳細な説明は省略する。
【００６９】
ＭＮ４は、ソースが接地電源電圧ＧＮＤに、ドレインが正極出力ノードＯＴに、ゲートが負極出力ノードＯＢにそれぞれ接続される。これとは逆に、ＭＮ３は、ソースがＧＮＤに、ドレインが負極出力ノードＯＢに、ゲートが正極出力ノードＯＴにそれぞれ接続される。したがって、ＭＮ４とそのドレインでの負荷電流源となるＰＭＯＳトランジスタＭＰ２によってＤＡＭＰ＿Ａ１のＩＶ１が実現され、ＭＮ３とそのドレインでの負荷電流源となるＰＭＯＳトランジスタＭＰ１によってＤＡＭＰ＿Ａ１のＩＶ２が実現される。
【００７０】
ここで、リミット用のＮＭＯＳトランジスタＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２のトランジスタサイズは、駆動用のＮＭＯＳトランジスタＭＮ１，ＭＮ２の例えば１／１０〜１／６程度である。また、スイッチ用のＮＭＯＳトランジスタＭＮｓ１，ＭＮｓ２およびＰＭＯＳトランジスタＭＰｓ１，ＭＰｓ２，ＭＰｋ１，ＭＰｋ２は、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２よりも更に小さくすることができ、最小のトランジスタサイズとすることも可能である。
【００７１】
以上、本発明の実施の形態２による半導体集積回路装置を用いることで、代表的には、実施の形態１の場合と同様に、リングオシレータ回路における発振動作を確実に行わせることが可能となる。また、リングオシレータ回路における発振周波数の可変範囲を拡大可能となる。また、実施の形態１で述べた図４の差動増幅回路（インバータ回路ＩＶ１，ＩＶ２）を小さい回路面積で実現可能になる。
【００７２】
（実施の形態３）
本実施の形態３では、実施の形態１で述べた図４の差動増幅回路ＤＡＭＰ＿Ａ１における図１３とは異なる詳細について説明する。図１４は、本発明の実施の形態３による半導体集積回路装置において、その構成の一例を示す回路図である。図１４に示す差動増幅回路（半導体集積回路装置）ＤＡＭＰ＿Ａ１２は、前述した図４のＤＡＭＰ＿Ａ１と比較して、ＤＡＭＰ＿Ａ１のインバータ回路ＩＶ１，ＩＶ２の具体例としてＮＭＯＳトランジスタＭＮ３，ＭＮ４およびＰＭＯＳトランジスタＭＰ３〜ＭＰ５が追加された構成となっている。それ以外の構成に関しては図４と同様であるため、詳細な説明は省略する。
【００７３】
ＭＮ４は、ソースが接地電源電圧ＧＮＤに、ドレインが正極出力ノードＯＴに、ゲートが負極出力ノードＯＢにそれぞれ接続される。これとは逆に、ＭＮ３は、ソースがＧＮＤに、ドレインが負極出力ノードＯＢに、ゲートが正極出力ノードＯＴにそれぞれ接続される。また、ＭＰ４とＭＰ３はソースが共通に接続され、ＭＰ４のドレインはＯＴに、ゲートはＯＢにそれぞれ接続され、これとは逆に、ＭＰ３のドレインはＯＢに、ゲートはＯＴにそれぞれ接続される。ＭＰ５は、ソースが電源電圧ＶＣＣに、ドレインがＭＰ３およびＭＰ４のソースに、ゲートが周波数制御回路ＦＣＴＬに含まれるＰＭＯＳトランジスタＭＰｉ１のゲート（およびドレイン）に接続される。したがって、図４のＤＡＭＰ＿Ａ１のＩＶ１は、ＭＰ４とＭＮ４によるＭＰ５からの電流を動作電流とした反転動作によって実現され、ＤＡＭＰ＿Ａ１のＩＶ２は、ＭＰ３とＭＮ３によるＭＰ５からの電流を動作電流とした反転動作によって実現される。
【００７４】
このような構成例を用いると、前述した図１３の構成例と比較して、出力信号の立ち上がり特性を改善することができ、波形品質の向上等が実現可能となる。すなわち、前述した図１３の構成例では、出力信号の立ち上がり時に、ＰＭＯＳトランジスタＭＰ１又はＭＰ２のみを用いて駆動するため、立ち上がり特性が鈍化し、特に前述したモード２（リミッタ機能が無効状態）の場合の波形品質が低下する恐れがある。そこで、図１４の構成例を用いると、出力信号の立ち上がり時に、ＭＰ１又はＭＰ２に加えてＭＰ３又はＭＰ４を用いた駆動が行われるため、立ち上がり特性が改善する。このような立ち上がり特性の改善は、リングオシレータ回路のジッタ特性とデューティ特性の改善に寄与する。
【００７５】
以上、本発明の実施の形態３による半導体集積回路装置を用いることで、代表的には、実施の形態１の場合と同様に、リングオシレータ回路における発振動作を確実に行わせることが可能となる。また、リングオシレータ回路における発振周波数の可変範囲を拡大可能となる。また、実施の形態３の場合と比較して、波形品質を向上させることができ、更なる可変周波数範囲の拡大等が図れる。
【００７６】
（実施の形態４）
前述した実施の形態１の図４等では、リミッタ機能をダイオードで実現した場合の構成例を示したが、本実施の形態４では、図１で述べたように、リミッタ機能を可変抵抗で実現する場合の構成例について説明する。図１５は、本発明の実施の形態４による半導体集積回路装置において、その主要部の構成例を示す回路図である。図１５に示す差動増幅回路（半導体集積回路装置）ＤＡＭＰ＿Ａ２は、図１等で述べた差動対となるＮＭＯＳトランジスタＭＮ１，ＭＮ２、およびリミッタ機能を含んだＮＭＯＳトランジスタＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２に加えて、ゲート制御回路ＧＣＴＬ＿Ｔ２，ＧＣＴＬ＿Ｂ２およびリミット量制御回路ＬＭＴＣＴＬを備えている。
【００７７】
ＬＭＴＣＴＬは、ダイオード接続（ゲート・ドレイン間が接続）されたＮＭＯＳトランジスタＭＮ１０を含み、ＭＮ１０は、そのソース・ドレイン間に周波数制御回路ＦＣＴＬからの電流が供給される。実際には、例えば、図４等のＦＣＴＬを例とすると、ＰＭＯＳトランジスタＭＰｉ１からカレントミラー回路で折り返した電流が供給される。これによって、ＭＮ１０のゲート電圧（ドレイン電圧）は、ＦＣＴＬからの電流が増加するほど（すなわち周波数設定が高くなるほど）高くなる。
【００７８】
ＧＣＴＬ＿Ｔ２は、ＭＮ＿ＬＩＭ１のゲートを対象として、電源電圧ＶＣＣとの間に接続されたスイッチ回路ＳＷｋ１と、ＭＮ１０のゲート（ドレイン）との間に接続されたスイッチ回路ＳＷｓ１と、接地電源電圧ＧＮＤとの間に接続されたスイッチ回路ＳＷｋ１１を備えている。一方、ＧＣＴＬ＿Ｂ２は、ＭＮ＿ＬＩＭ２のゲートとＭＮ１０のゲート（ドレイン）との間に接続されたスイッチ回路ＳＷｓ２を備えている。
【００７９】
このような構成を用いると、例えば、発振起動（図１のモード１）の際は、例えば、ＳＷｓ１，ＳＷｓ２がオフ状態とされ、ＳＷｋ１がオン状態からオフ状態に制御されると共にＳＷｋ１１がオフ状態からオン状態に制御される。これによって、ＭＮ＿ＬＩＭ１がオン状態からオフ状態に遷移し、発振起動が行われる。その後の低周波発振（図１のモード２）および高周波発振（図１のモード３）の際には、ＳＷｋ１，ＳＷｋ１１がオフ状態に制御され、ＳＷｓ１，ＳＷｓ２がオン状態に制御される。そうすると、発振周波数が高くなるほど、ＬＭＴＣＴＬを介して入力されるＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２のゲートバイアスが高くなるため、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２の抵抗値の減少に伴い正極入力ノードＩＴおよび負極入力ノードＩＢにおける信号振幅の制限量が大きくなる。
【００８０】
このように、発振周波数に応じて振幅制限を線形的に行うことが可能となるため、図４等のダイオード方式と比較して、よりリミッタ機能の最適化を図ることが可能となる。なお、ＬＭＴＣＴＬにおけるＭＮ１０のトランジスタサイズは、このＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２におけるゲートバイアスの変動量が適切となるように定められる。
【００８１】
以上、本発明の実施の形態４による半導体集積回路装置を用いることで、代表的には、実施の形態１等と同様に、リングオシレータ回路における発振動作を確実に行わせることが可能となる。また、リングオシレータ回路における発振周波数の可変範囲を拡大可能となる。更に、振幅制限を最適化できると共に、この最適化を自動的に行うことが可能となる。すなわち、周波数制御回路ＦＣＴＬの情報を利用して自動的に制御を行うため、例えば、外部のファームウェア等からＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２に伴う可変抵抗の抵抗値を設定する必要がない。なお、ここでは、差動増幅回路の主要部の構成例を示したが、その他の回路部分は、例えば、前述した図４等の回路を適用すればよい。
【００８２】
（実施の形態５）
本実施の形態５では、実施の形態４で述べた図１５の構成の変形例について説明する。図１６は、本発明の実施の形態５による半導体集積回路装置において、その主要部の構成例を示す回路図である。図１６に示す差動増幅回路（半導体集積回路装置）ＤＡＭＰ＿Ａ２１は、図１５の構成例と同様に、差動対となるＮＭＯＳトランジスタＭＮ１，ＭＮ２と、リミッタ機能を含んだＮＭＯＳトランジスタＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２と、ゲート制御回路ＧＣＴＬ＿Ｔ３，ＧＣＴＬ＿Ｂ３と、リミット量制御回路ＬＭＴＣＴＬを備えている。すなわち、図１６の構成例は、図１５の構成例と比較して、図１５のゲート制御回路ＧＣＴＬ＿Ｔ２，ＧＣＴＬ＿Ｂ２が図１６のＧＣＴＬ＿Ｔ３，ＧＣＴＬ＿Ｂ３に置き換わった構成となっている。これ以外の構成に関しては図１５と同様であるため詳細な説明は省略する。
【００８３】
ＧＣＴＬ＿Ｔ３は、ＰＭＯＳトランジスタＭＰｋ１と、ＮＭＯＳトランジスタＭＮｓ１１，ＭＮｓ１２，ＭＮｋ１を備えている。ＭＰｋ１は、ソースが電源電圧ＶＣＣに、ドレインがＭＮ＿ＬＩＭ１のゲートにそれぞれ接続され、ゲートに発振起動信号ＫＩＣが入力される。ＭＮｓ１１は、ソースがＭＮ＿ＬＩＭ１のゲートに、ドレインが正極入力ノードＩＴに、ゲートが前述したＬＭＴＣＴＬ内のＮＭＯＳトランジスタＭＮ１０のゲート（ドレイン）に接続される。ＭＮｓ１２は、ソースが接地電源電圧ＧＮＤに、ドレインがＭＮ１０のゲート（ドレイン）にそれぞれ接続され、ゲートにスイッチ制御信号ＳＰ１が入力される。ＭＮｋ１は、ソースがＧＮＤに、ドレインがＭＮ＿ＬＩＭ１のゲートにそれぞれ接続され、ゲートにスイッチ制御信号ＳＮ１が入力される。
【００８４】
一方、ＧＣＴＬ＿Ｂ３は、ＰＭＯＳトランジスタＭＰｋ２と、ＮＭＯＳトランジスタＭＮｓ２１，ＭＮｓ２２，ＭＮｋ２を備えている。ＭＰｋ２は、ソースおよびゲートがＶＣＣに、ドレインがＭＮ＿ＬＩＭ２のゲートにそれぞれ接続される。ＭＮｓ２１は、ソースがＭＮ＿ＬＩＭ２のゲートに、ドレインが負極入力ノードＩＢに、ゲートが前述したＬＭＴＣＴＬ内のＭＮ１０のゲート（ドレイン）に接続される。ＭＮｓ２２は、ソースがＧＮＤに、ドレインがＭＮ１０のゲート（ドレイン）にそれぞれ接続され、ゲートにスイッチ制御信号ＳＰ２が入力される。ＭＮｋ２は、ソースおよびゲートがＧＮＤに、ドレインがＭＮ＿ＬＩＭ１のゲートにそれぞれ接続される。ここで、ＭＰｋ２，ＭＮｋ２は、常にオフ状態を保持し、ＧＣＴＬ＿Ｔ３におけるＭＰｋ１，ＭＮｋ１と対象性を保つためのダミーとして備わっている。
【００８５】
このような構成を用いると、例えば、発振起動（図１のモード１）の際は、例えば、ＳＰ１，ＳＰ２の‘Ｈ’レベルに伴いＭＮｓ１２，ＭＮｓ２２がオン状態とされ、これに応じてＭＮｓ１１，ＭＮｓ２１がオフ状態とされる。この状態で、ＫＩＣ，ＳＮ１が‘Ｌ’レベルから‘Ｈ’レベルに制御されると、ＭＰｋ１がオン状態からオフ状態に、ＭＮｋ１がオフ状態からオン状態にそれぞれ遷移する。これによって、ＭＮ＿ＬＩＭ１がオン状態からオフ状態に制御され、発振起動が行われる。
【００８６】
その後の低周波発振（図１のモード２）および高周波発振（図１のモード３）の際には、ＳＰ１，ＳＰ２の‘Ｌ’レベルに伴いＭＮｓ１２，ＭＮｓ２２がオフ状態とされ、ＳＮ１を‘Ｌ’レベルとすることでＭＮｋ１がオフ状態とされ、また、ＭＰｋ１もオフ状態とされる。そして、この状態で、ＭＮｓ１１およびＭＮｓ２１のゲートに対してＬＭＴＣＴＬからの電圧が印加される。この場合でも、前述した図１５の場合と同様に、発振周波数が高くなるほど、ＭＮｓ１１およびＭＮｓ２１のオン抵抗が小さくなり、これに伴いＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２の抵抗値も減少して信号振幅の制限量が大きくなる。ただし、図１５の場合と異なり、ＭＮｓ１１およびＭＮｓ２１のオン抵抗がある程度の大きさまで小さくなると、ＭＮ＿ＬＩＭ１，ＭＮ＿ＬＩＭ２は、ダイオードに等しくなり、それ以降は、発振周波数を高くしても信号振幅の制限量は一定となる。
【００８７】
以上、本発明の実施の形態５による半導体集積回路装置を用いることで、代表的には、実施の形態４等と同様に、リングオシレータ回路における発振動作を確実に行わせることが可能となる。また、リングオシレータ回路における発振周波数の可変範囲を拡大可能となる。更に、振幅制限を最適化できると共に、この最適化を自動的に行うことが可能となる。また、これらに加えて、更に、信号振幅の制限量の上限を設定できるため、実施の形態４の場合と比較して、振幅制限が過大となることを防止でき、より振幅制限の最適化を図ることが可能となる。
【００８８】
なお、図１６におけるＮＭＯＳトランジスタＭＮｓ１１，ＭＮｓ２１は、ＰＭＯＳトランジスタで実現することも可能である。ただし、この場合、ＰＭＯＳトランジスタの場合には、回路面積ならびに容量負荷が大きくなるため、この観点からＮＭＯＳトランジスタを用いる方が望ましい。また、ここでは、差動増幅回路の主要部の構成例を示したが、その他の回路部分は、例えば、前述した図４等の回路を適用すればよい。
【００８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００９０】
例えば、図８（ｂ）に示したリングオシレータ回路ＲＯＳＣの代わりに、図１８に示すようなリングオシレータ回路ＲＯＳＣ’を用いることも可能である。図１８は、図８（ｂ）のリングオシレータ回路ＲＯＳＣの変形例を示す回路ブロック図である。図１８のＲＯＳＣ’では、差動増幅回路ＤＡＭＰ［１］〜ＤＡＭＰ［ｎ−１］において、前段（例えばＤＡＭＰ［１］）の正極出力ノードおよび負極出力ノード（ＯＴ［１］およびＯＢ［１］）が後段（例えばＤＡＭＰ［２］）の負極入力ノードおよび正極入力ノード（ＩＢ［２］およびＩＴ［２］）にそれぞれ接続される。一方、最終段となるＤＡＭＰ［ｎ］の正極出力ノードＯＴ［ｎ］および負極出力ノードＯＢ［ｎ］は、初段となるＤＡＭＰ［１］の正極入力ノードＩＴ［１］および負極入力ノードＩＢ［１］にそれぞれ帰還される。
【産業上の利用可能性】
【００９１】
本実施の形態による半導体集積回路装置は、特に光ディスクシステム等で用いられるＰＬＬ回路に適用して有益な技術であり、これに限らず、例えば、光通信システム等の高速通信分野で用いられるＰＬＬ回路をはじめ、各種分野で用いられる発振回路（リングオシレータ回路）に対して広く適用可能である。
【符号の説明】
【００９２】
ＡＤＣ  アナログ・ディジタル変換回路
ＡＦＥ  アナログフロントエンド回路
ＡＴＡＰＩ  インタフェース回路
Ｃ  容量
ＣＬＫ  クロック信号
ＣＰ  チャージポンプ回路
ＣＴＬ＿ＢＫ  制御回路ブロック
ＣＵＮＴ  発振確認回路
Ｄ  ダイオード
ＤＡＣ  ディジタル・アナログ変換回路
ＤＡＭＰ  差動増幅回路
ＤＩＶ  分周回路
ＤＭＯＤ  復調回路
ＤＳＫ  光ディスク
ＤＳＰＣＰ  光ディスク制御チップ
ＦＣＴＬ  周波数制御回路
ＧＣＴＬ  ゲート制御回路
ＧＮＤ  接地電源電圧
ＩＢ  負極入力ノード
ＩＳ  可変電流源
ＩＴ  正極入力ノード
ＩＶ  インバータ回路
ＫＩＣ  発振起動信号
ＬＤＤ  レーザダイオードドライバ
ＬＦ  ループフィルタ回路
ＬＭＴＣＴＬ  リミット量制御回路
ＬＯＧ  制御論理回路
ＭＣＵ  プロセッサ回路
ＭＤ  モード設定信号
ＭＤＳＥＬ  モード選択回路
ＭＥＭ  メモリ回路
ＭＥＭＣＴＬ  メモリ制御回路
ＭＮ  ＮＭＯＳトランジスタ
ＭＯＤ  変調回路
ＭＰ  ＰＭＯＳトランジスタ
ＭＴ  モータ部
ＭＴＤＲＶ  モータドライバ
ＯＢ  負極出力ノード
ＯＴ  正極出力ノード
ＰＣ  パーソナルコンピュータ
ＰＤ  位相比較回路
ＰＧＥＮ  パルス信号生成回路
ＰＫＵ  ピックアップ部
ＰＬＬ  ＰＬＬ回路
ＲＯＳＣ  リングオシレータ回路
ＲＶ  可変抵抗
ＳＧＥＮ  制御信号生成回路
ＳＰ，ＳＮ  スイッチ制御信号
ＳＶＣＴＬ  サーボ制御回路
ＳＷ  スイッチ回路
ＶＩＣ  電圧・電流変換回路
ＷＴＳＴＲ  ライトスタテージ回路
ＸＴＡＬ  水晶振動子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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