(57)【要約】【課題】比較的小さな電源電圧による速度変動を高精度で抑制して比較的大きな電源電圧による速度変動を高速で抑制する。【解決手段】半導体集積回路は、第１と第２の機能ブロックＭＯＤ００、０１、クロック生成回路ＰＬＬ、クロック供給回路ＣＳ０を具備する。第１と第２の機能ブロックＭＯＤ００、０１には、電圧値の相違する第１と第２の電源電圧ＶＤＤ００、１が供給される。ＭＯＤ００は一方の電源電圧ＶＤＤ０１が供給可能な第１の内部回路ＢＵＦ００と第１の論理回路ＭＦＦ００を含み、ＭＯＤ０１は他方の電源電圧ＶＤＤ００が供給可能な第２の内部回路ＢＵＦ０１と第２の論理回路ＭＦＦ０１を含む。クロック供給回路ＣＳ０は微調遅延段回路ＦＣ０と粗調遅延段回路ＣＣ０と位相差計測回路ＲＳＭ０を含み、ＲＳＭ０は第１と第２の動作クロック信号ＣOＵＴ００、０１の位相差に応答してＦＣ０の遅延時間ＴＦ０とＣＣ０の遅延時間ＴＣ０を制御する。【選択図】図１
2011061518.tif 000002
【特許請求の範囲】
【請求項１】
第１の機能ブロックと、第２の機能ブロックと、クロック生成回路と、クロック供給回路とを具備して、
前記クロック生成回路から、クロック信号が生成可能とされ、
前記第１の機能ブロックと前記第２の機能ブロックには、電圧値の相違する第１と第２の電源電圧が供給可能とされており、
前記第１の機能ブロックは、前記第１と前記第２の電源電圧の一方の電源電圧が供給可能な第１の内部回路と第１の論理回路とを含み、
前記第２の機能ブロックは、前記第１と前記第２の電源電圧の他方の電源電圧が供給可能な第２の内部回路と第２の論理回路とを含み、
前記クロック生成回路から生成される前記クロック信号は、前記クロック供給回路と前記第１の機能ブロックの前記第１の内部回路とを介して、前記第１の機能ブロックの前記第１の論理回路に第１の動作クロック信号として伝達可能とされ、
前記クロック生成回路から生成される前記クロック信号は、前記第２の機能ブロックの前記第２の内部回路を介して、前記第２の機能ブロックの前記第２の論理回路に第２の動作クロック信号として伝達可能とされ、
前記クロック供給回路は、微調遅延段回路と粗調遅延段回路と位相差計測回路とを含み、
前記クロック生成回路から生成される前記クロック信号は、前記クロック供給回路の前記微調遅延段回路と前記粗調遅延段回路の直列経路と前記第１の機能ブロックの前記第１の内部回路とを介して、前記第１の機能ブロックの前記第１の論理回路に前記第１の動作クロック信号として伝達可能とされ、
前記クロック供給回路の前記微調遅延段回路の微調遅延時間の微調変化幅は、前記クロック供給回路の前記粗調遅延段回路の粗調遅延時間の粗調変化幅よりも小さな値に設定可能とされており、
前記クロック供給回路の前記位相差計測回路は前記第１の動作クロック信号と前記第２の動作クロック信号との間の位相差に応答して前記微調遅延段回路の前記微調遅延時間と前記粗調遅延段回路の前記粗調遅延時間とを制御可能とされる
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記第１の機能ブロックに供給される前記一方の電源電圧が低下することによって前記第１の機能ブロックの前記第１の内部回路の第１の伝播遅延時間が増大する際に、前記クロック供給回路の前記位相差計測回路は前記クロック供給回路の前記微調遅延段回路の前記微調遅延時間と前記粗調遅延段回路の前記粗調遅延時間との合計遅延時間を減少させる
ことを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路であって、
前記クロック供給回路の前記微調遅延段回路の前記微調遅延時間の変更の応答速度は、前記クロック供給回路の前記粗調遅延段回路の前記粗調遅延時間の変更の応答速度よりも高速に設定可能とされており、
前記クロック供給回路は、前記位相差計測回路と前記微調遅延段回路との間に接続された差分シフト回路を更に含むものであり、
前記クロック同期回路の前記粗調遅延段回路は、前サイクルの位相差情報を前記差分シフト回路へ通知するものであり、
前記差分シフト回路は、前記位相差計測回路から供給される現在のサイクルにおける第１の位相差情報と前記前サイクルの前記位相差情報との減算の演算結果の遅延量制御信号を前記微調遅延段回路へ通知するものである
ことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記第１の機能ブロックの前記第１の内部回路は、前記第１の機能ブロックの前記第１の論理回路に前記第１の動作クロック信号を伝達する第１のクロックバッファを含むものであり、
前記第２の機能ブロックの前記第２の内部回路は、前記第２の機能ブロックの前記第２の論理回路に前記第２の動作クロック信号として伝達する第２のクロックバッファを含むものである
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路であって、
前記第１の機能ブロックの前記第１の論理回路は、前記第１のクロックバッファから伝達される前記第１の動作クロック信号がトリガ入力端子に供給される第１のフリップフロップを含むものであり、
前記第２の機能ブロックの前記第２の内部回路は、前記第２のクロックバッファから伝達される前記第２の動作クロック信号がトリガ入力端子に供給される第２のフリップフロップを含むものである
ことを特徴とする半導体集積回路。
【請求項６】
請求項５に記載の半導体集積回路であって、
第３の電源電圧が供給可能とされた第３の機能ブロックを更に具備して、
前記第３の機能ブロックは、前記第３の電源電圧が供給可能な第３の内部回路と第３の論理回路とを含み、
前記クロック生成回路から生成される前記クロック信号は、前記クロック供給回路と前記第３の機能ブロックの前記第３の内部回路とを介して、前記第３の機能ブロックの前記第３の論理回路に第３の動作クロック信号として伝達可能とされ、
前記クロック供給回路は、他の微調遅延段回路と他の粗調遅延段回路と他の位相差計測回路とを更に含み、
前記クロック生成回路から生成される前記クロック信号は、前記クロック供給回路の前記他の微調遅延段回路と前記他の粗調遅延段回路の直列経路と前記第３の機能ブロックの前記第３の内部回路とを介して、前記第３の機能ブロックの前記第３の論理回路に前記第３の動作クロック信号として伝達可能とされ、
前記クロック供給回路の前記他の微調遅延段回路の微調遅延時間の微調変化幅は、前記クロック供給回路の前記他の粗調遅延段回路の粗調遅延時間の粗調変化幅よりも小さな値に設定可能とされており、
前記クロック供給回路の前記他の位相差計測回路は前記第２の動作クロック信号と前記第３の動作クロック信号との間の位相差に応答して前記他の微調遅延段回路の前記微調遅延時間と前記他の粗調遅延段回路の前記粗調遅延時間とを制御可能とされる
ことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路であって、
前記第３の機能ブロックに供給される前記第３の電源電圧が増加することによって前記第３の機能ブロックの前記第３の内部回路の第３の伝播遅延時間が増大する際に、前記クロック供給回路の前記他の位相差計測回路は前記クロック供給回路の前記他の微調遅延段回路の前記微調遅延時間と前記他の粗調遅延段回路の前記粗調遅延時間との合計遅延時間を減少させる
ことを特徴とする半導体集積回路。
【請求項８】
請求項７に記載の半導体集積回路であって、
前記クロック供給回路の前記他の微調遅延段回路の前記微調遅延時間の変更の応答速度は、前記クロック供給回路の前記他の粗調遅延段回路の前記粗調遅延時間の変更の応答速度よりも高速に設定可能とされており、
前記クロック供給回路は、前記他の位相差計測回路と前記他の微調遅延段回路との間に接続された他の差分シフト回路を更に含むものであり、
前記クロック同期回路の前記他の粗調遅延段回路は、前サイクルの他の位相差情報を前記他の差分シフト回路へ通知するものであり、
前記他の差分シフト回路は、前記他の位相差計測回路から供給される現在のサイクルにおける第２の位相差情報と前記前サイクルの前記他の位相差情報との減算の演算結果の他の遅延量制御信号を前記他の微調遅延段回路へ通知するものである
ことを特徴とする半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路であって、
前記第１の機能ブロックと、前記第２の機能ブロックと、前記第３の機能ブロックと、前記クロック生成回路と、前記クロック供給回路とはＣＭＯＳ回路によって構成されている
ことを特徴とする半導体集積回路。
【請求項１０】
第１の機能ブロックと、第２の機能ブロックと、クロック生成回路と、クロック供給回路とを具備する半導体集積回路の動作方法であって、
前記クロック生成回路によってクロック信号を生成するステップと、
前記第１の機能ブロックと前記第２の機能ブロックに、電圧値の相違する第１と第２の電源電圧を供給するステップと、
前記クロック生成回路から生成される前記クロック信号を、前記クロック供給回路と前記第１の機能ブロックに含まれる第１の内部回路とを介して、前記第１の機能ブロックに含まれる第１の論理回路に第１の動作クロック信号として伝達するステップと、
前記クロック生成回路から生成される前記クロック信号を、前記第２の機能ブロックに含まれる第２の内部回路を介して、前記第２の機能ブロックに含まれる第２の論理回路に第２の動作クロック信号として伝達するステップと、
前記クロック生成回路から生成される前記クロック信号を、前記クロック供給回路に含まれる微調遅延段回路と粗調遅延段回路の直列経路と前記第１の機能ブロックの前記第１の内部回路とを介して、前記第１の機能ブロックの前記第１の論理回路に前記第１の動作クロック信号として伝達するステップと、
前記クロック供給回路の前記微調遅延段回路の微調遅延時間の微調変化幅を、前記クロック供給回路の前記粗調遅延段回路の粗調遅延時間の粗調変化幅よりも小さな値に設定するステップと、
前記クロック供給回路に含まれる位相差計測回路によって前記第１の動作クロック信号と前記第２の動作クロック信号との間の位相差に応答して前記微調遅延段回路の前記微調遅延時間と前記粗調遅延段回路の前記粗調遅延時間とを制御するステップと
を有し、
前記第１の機能ブロックの前記第１の内部回路および前記第１の論理回路には、前記第１および第２の電源電圧の一方の電源電圧が供給可能であり、
前記第２の機能ブロックの前記第２の内部回路および前記第２の論理回路には、前記第１および第２の電源電圧の他方の電源電圧が供給可能である
ことを特徴とする半導体集積回路の動作方法。
【請求項１１】
請求項１０に記載の半導体集積回路の動作方法であって、
前記第１の機能ブロックに供給される前記一方の電源電圧が低下することによって前記第１の機能ブロックの前記第１の内部回路の第１の伝播遅延時間が増大する際に、前記クロック供給回路の前記位相差計測回路は前記クロック供給回路の前記微調遅延段回路の前記微調遅延時間と前記粗調遅延段回路の前記粗調遅延時間との合計遅延時間を減少させる
ことを特徴とする半導体集積回路の動作方法。
【請求項１２】
請求項１１に記載の半導体集積回路の動作方法であって、
前記クロック供給回路の前記微調遅延段回路の前記微調遅延時間の変更の応答速度は、前記クロック供給回路の前記粗調遅延段回路の前記粗調遅延時間の変更の応答速度よりも高速に設定可能とされており、
前記クロック供給回路は、前記位相差計測回路と前記微調遅延段回路との間に接続された差分シフト回路を更に含むものであり、
前記クロック同期回路の前記粗調遅延段回路は、前サイクルの位相差情報を前記差分シフト回路へ通知するものであり、
前記差分シフト回路は、前記位相差計測回路から供給される現在のサイクルにおける第１の位相差情報と前記前サイクルの前記位相差情報との減算の演算結果の遅延量制御信号を前記微調遅延段回路へ通知するものである
ことを特徴とする半導体集積回路の動作方法。
【請求項１３】
請求項１２に記載の半導体集積回路の動作方法であって、
前記第１の機能ブロックの前記第１の内部回路は、前記第１の機能ブロックの前記第１の論理回路に前記第１の動作クロック信号を伝達する第１のクロックバッファを含むものであり、
前記第２の機能ブロックの前記第２の内部回路は、前記第２の機能ブロックの前記第２の論理回路に前記第２の動作クロック信号として伝達する第２のクロックバッファを含むものである
ことを特徴とする半導体集積回路の動作方法。
【請求項１４】
請求項１３に記載の半導体集積回路の動作方法であって、
前記第１の機能ブロックの前記第１の論理回路は、前記第１のクロックバッファから伝達される前記第１の動作クロック信号がトリガ入力端子に供給される第１のフリップフロップを含むものであり、
前記第２の機能ブロックの前記第２の内部回路は、前記第２のクロックバッファから伝達される前記第２の動作クロック信号がトリガ入力端子に供給される第２のフリップフロップを含むものである
ことを特徴とする半導体集積回路の動作方法。
【請求項１５】
請求項１４に記載の半導体集積回路の動作方法であって、
第３の電源電圧が供給可能とされた第３の機能ブロックを更に具備して、
前記第３の機能ブロックは、前記第３の電源電圧が供給可能な第３の内部回路と第３の論理回路とを含み、
前記クロック生成回路から生成される前記クロック信号は、前記クロック供給回路と前記第３の機能ブロックの前記第３の内部回路とを介して、前記第３の機能ブロックの前記第３の論理回路に第３の動作クロック信号として伝達可能とされ、
前記クロック供給回路は、他の微調遅延段回路と他の粗調遅延段回路と他の位相差計測回路とを更に含み、
前記クロック生成回路から生成される前記クロック信号は、前記クロック供給回路の前記他の微調遅延段回路と前記他の粗調遅延段回路の直列経路と前記第３の機能ブロックの前記第３の内部回路とを介して、前記第３の機能ブロックの前記第３の論理回路に前記第３の動作クロック信号として伝達可能とされ、
前記クロック供給回路の前記他の微調遅延段回路の微調遅延時間の微調変化幅は、前記クロック供給回路の前記他の粗調遅延段回路の粗調遅延時間の粗調変化幅よりも小さな値に設定可能とされており、
前記クロック供給回路の前記他の位相差計測回路は前記第２の動作クロック信号と前記第３の動作クロック信号との間の位相差に応答して前記他の微調遅延段回路の前記微調遅延時間と前記他の粗調遅延段回路の前記粗調遅延時間とを制御可能とされる
ことを特徴とする半導体集積回路の動作方法。
【請求項１６】
請求項１５に記載の半導体集積回路の動作方法であって、
前記第３の機能ブロックに供給される前記第３の電源電圧が増加することによって前記第３の機能ブロックの前記第３の内部回路の第３の伝播遅延時間が増大する際に、前記クロック供給回路の前記他の位相差計測回路は前記クロック供給回路の前記他の微調遅延段回路の前記微調遅延時間と前記他の粗調遅延段回路の前記粗調遅延時間との合計遅延時間を減少させる
ことを特徴とする半導体集積回路の動作方法。
【請求項１７】
請求項１６に記載の半導体集積回路の動作方法であって、
前記クロック供給回路の前記他の微調遅延段回路の前記微調遅延時間の変更の応答速度は、前記クロック供給回路の前記他の粗調遅延段回路の前記粗調遅延時間の変更の応答速度よりも高速に設定可能とされており、
前記クロック供給回路は、前記他の位相差計測回路と前記他の微調遅延段回路との間に接続された他の差分シフト回路を更に含むものであり、
前記クロック同期回路の前記他の粗調遅延段回路は、前サイクルの他の位相差情報を前記他の差分シフト回路へ通知するものであり、
前記他の差分シフト回路は、前記他の位相差計測回路から供給される現在のサイクルにおける第２の位相差情報と前記前サイクルの前記他の位相差情報との減算の演算結果の他の遅延量制御信号を前記他の微調遅延段回路へ通知するものである
ことを特徴とする半導体集積回路の動作方法。
【請求項１８】
請求項１７に記載の半導体集積回路の動作方法であって、
前記第１の機能ブロックと、前記第２の機能ブロックと、前記第３の機能ブロックと、前記クロック生成回路と、前記クロック供給回路とはＣＭＯＳ回路によって構成されている
ことを特徴とする半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特に半導体チップ内部での動作速度差を低減して同期化を実現するに際して、比較的大きい電源電圧の変動によって生じる信号伝播の速度変動を抑制するためにチップ占有面積の増大を軽減して、また比較的小さな電源電圧の変動による速度変動を高精度で抑制するのに有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路に内蔵されるトランジスタの消費電力は電源電圧の２乗に比例するので、低消費電力化のためには電源電圧を低下することが効果的である。一方、トランジスタのスイッチング動作速度(動作周波数)は電源電圧に略比例する関係があるので、論理回路の動作周波数が高くなくても良い場合に電源電圧を低下するとともに動作周波数を低減することは半導体集積回路において低消費電力化に有効な手段である。このように電源電圧と動作周波数とを制御する技術は、動的電圧周波数制御技術(ＤＶＦＳ：Dynamic Voltage and Frequency Scaling)として知られている。
【０００３】
さて、このようにＤＶＦＳ制御は低消費電力化に非常に有効な概念であるが、この技術を半導体チップに実装する上で様々な課題がある。
【０００４】
その１つの課題としては、半導体チップ内部の複数の電源領域の一部でＤＶＦＳ制御を実施する場合に、ＤＶＦＳ制御領域とそれ以外の電源領域との間の信号伝達が問題となる。一般的に、電源電圧が変化すると、上述したようにトランジスタの動作周波数は略線形に変化する一方、動作周波数の逆数であるトランジスタの信号伝播遅延時間は電源電圧に反比例で変化する。従って、ＤＶＦＳ制御によって電源電圧を変化するとＤＶＦＳ制御領域の動作速度とＤＶＦＳ非制御領域の動作速度とが大きく相違するので、信号の授受に現在一般的となっている同期化設計の対応が困難となる。このような状況で同期化を実現するために、ＤＶＦＳ制御領域に分配されるクロック信号とＤＶＦＳ非制御領域に分配されるクロック信号の位相を低減する技術が重要である。このように同期化設計は、非同期設計のデメリットである信号授受での待ち時間(レイテンシ)を低減することが可能であり、かつ、信号授受のプロトコルも簡易となるためである。
【０００５】
ＤＶＦＳ制御を半導体チップ上に実装する上でのもう１つの課題としては、電源電圧変更中の同期の維持の問題がある。電源電圧変更に際して電源電圧駆動能力が比較的小さいことが多いので、電源電圧の変更には非常に長い時間が必要となる。従って、電源電圧変更中の同期が維持されない場合には、この期間の動作停止が必要になり大幅な処理性能劣化が生じることとなる。
【０００６】
下記非特許文献１と下記非特許文献２とには、ＤＶＦＳ制御領域に分配されるクロック信号とＤＶＦＳ非制御領域に分配されるクロック信号の位相を低減する技術としてのダイナミックデスキューイングシステム(ＤＤＳ)が記載されている。ＤＶＦＳ制御領域には可変電源電圧が供給される一方、ＤＶＦＳ非制御領域には固定電源電圧が供給される。ＤＶＦＳ非制御領域にはクロック信号が直接供給される一方、ＤＶＦＳ制御領域には遅延制御回路(ＤＤＣ)によって遅延される遅延クロックが供給される。遅延制御回路(ＤＤＣ)は第１遅延生成ユニットと第２遅延生成ユニットとスキュー測定ユニットとによって構成され、ＤＶＦＳ制御領域からの第１帰還信号はスキュー測定ユニットの第１入力端子に直接供給される一方、ＤＶＦＳ制御領域からの第２帰還信号は第２遅延生成ユニットを介してスキュー測定ユニットの第２入力端子に供給される。スキュー測定ユニットの出力信号により第１と第２の遅延生成ユニットの各遅延量が制御されることによって、ＤＶＦＳ制御領域とＤＶＦＳ非制御領域との間のクロックスキューが低減される。
【０００７】
一方、下記特許文献１には、上述した下記非特許文献１と下記非特許文献２とに記載のクロック信号位相低減技術を実現するためのクロック配線装置とクロック配線方法とが記載されている。
【０００８】
また、下記特許文献２には、高しきい値トランジスタブロックと低しきい値トランジスタブロックの電源電圧変動による遅延量の相違を可変遅延回路によって補償するように構成された多電源半導体装置が記載されている。
【０００９】
更に下記特許文献３には、ＤＶＦＳ制御を採用する半導体集積回路において、可変電源電圧回路ブロックと固定電源電圧回路ブロックとの遅延の相違を、位相比較回路と可変遅延回路によって補償することが記載されている。２つのブロックに供給されるクロック信号の位相を位相比較回路によって検出して、検出結果によって固定電源電圧回路ブロックにクロックを供給する可変遅延回路の遅延が制御されることでクロック遅延の相違が補償される。
【００１０】
また下記特許文献４には、第１電源電圧が供給され第１クロック配線網を有する第１電源領域と第２電源電圧が供給され第２クロック配線網を有する第２電源領域とを具備する半導体集積回路において、基準クロックの位相と第１クロック配線網の終点のクロック信号と第２クロック配線網の終点のクロック信号を一致させることが記載されている。そのために、第１ＰＬＬ回路に基準クロックの位相と第１クロック配線網の終点のクロック信号が供給される一方、第２ＰＬＬ回路に基準クロックの位相と第２クロック配線網の終点のクロック信号が供給される。
【００１１】
更に下記特許文献５には、第１と第２のシステムモジュールと内部電源回路と遅延調整回路とを具備する半導体装置が記載されている。第１のシステムモジュールには内部電源回路から可変可能な内部電源電圧と遅延調整回路から調整可能な内部クロック信号が供給され、第２のシステムモジュールには外部電源電圧と外部クロック信号が直接供給される。遅延調整回路は第１と第２のシステムモジュールから供給される第１と第２のクロック信号のタイミングのずれ量を検出して、内部クロック信号の遅延が調整される。
【００１２】
また下記特許文献６には、第１と第２のコアとクロック生成回路と電源電圧供給回路とを具備する半導体集積回路が記載されている。第１のコアには電源電圧供給回路から可変可能な電源電圧が供給され、第２のコアには外部の電源電圧が直接供給される。クロック生成回路はＰＬＬ回路と第１と第２のバッファとセレクタとを含み、ＰＬＬ回路の入力にクロック入力信号が供給される。ＰＬＬ回路の出力クロックは、第２のバッファを介して、１．２５Ｖの外部電源電圧で動作する第２のコアに供給される。それに対して、第１のコアが電源電圧供給回路からの１．００Ｖで動作する場合にはＰＬＬ回路の出力クロックはセレクタによる選択動作によって第１のバッファを介することなく第１のコアに直接供給され、第１のコアが１．２５Ｖの外部電源電圧で動作する場合にはＰＬＬ回路の出力クロックはセレクタによる選択動作によって第１のバッファを介して第１のコアに供給される。ここで、第１のバッファの遅延値が、第１のコアの電源電圧が１．００Ｖから１．２５Ｖに変化した場合のクロック信号の伝播遅延の差と同じになるように設計される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００６−２９３８５６号  公報
【特許文献２】国際公開第２００５／００８７７７号
【特許文献３】特開２００８−２２７３９７号  公報
【特許文献４】特開２００６−０４１１２９号  公報
【特許文献５】特開２００６−０８６４５５号  公報
【特許文献６】特開２００５−１００２６９号  公報
【非特許文献】
【００１４】
【非特許文献１】Ｔｏｓｈｉｈｉｄｅ  Ｆｕｊｉｙｏｓｈｉ  ｅｔ  ａｌ，  “Ａ  ６３−ｍＷ  Ｈ．２６４／ＭＰＥＧ−４  Ａｕｄｉｏ／Ｖｉｓｕａｌ  Ｃｏｄｅｃ  ＬＳＩ  Ｗｉｔｈ  Ｍｏｄｕｌｅ  −Ｗｉｓｅ  Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ／Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．４１，  ＮＯ．１，  ＪＡＮＵＡＲＹ  ２００６，  ＰＰ．５４−６２．
【非特許文献２】Ｔａｋｅｓｈｉ  Ｋｉｔａｈａｒａ  ｅｔ  ａｌ，  “Ｌｏｗ−Ｐｏｗｅｒ    Ｄｅｓｉｇｎ  Ｍｅｔｈｏｄｏｌｏｇｙ  ｆｏｒ  Ｍｏｄｕｌｅ  −ｗｉｓｅ  Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ  ｗｉｔｈ  Ｄｙｎａｍｉｃ  Ｄｅ−ｓｋｅｗｉｎｇ  Ｓｙｓｔｅｍｓ”，  ２００６  ＩＥＥＥ  Ａｓｉａ  ａｎｄ  Ｓｏｕｔｈ  Ｐａｃｉｆｉｃ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ，  ５Ｄ−１，  ２４−２７  Ｊａｎ．  ２００６，  ＰＰ．５３３−５４０．
【発明の概要】
【発明が解決しようとする課題】
【００１５】
上述したように、ＤＶＦＳ制御による電源電圧の制御は、半導体集積回路の低消費電力化に非常に有効な技術である。しかしながら、半導体チップの内部ではＤＶＦＳ制御による電源電圧の変動だけでなく、スイッチング型電源電圧レギュレータのスイッチング動作に起因する電源電圧変動(スイッチングリップル)や、機能回路ブロックの負荷状態が急激に変化することによる電源電圧変動(負荷変動リップル)等が存在する。この３種類の電源電圧変動における電圧変動持続時間と電圧変動幅は、下記の通り一般的に大きく異なる。
(１)ＤＶＦＳ制御による電源電圧の変動：変動周期は１ＭＨｚ以下、変動幅は数百ミリボルト。
(２)スイッチングリップル：変動周期１ＭＨｚ程度かそれ以下、変動幅は数十ミリボルト。
(３)負荷変動リップル：変動周期１０ＭＨｚ〜１００ＭＨｚ、変動幅は１００ミリボルト程度かそれ以下。
【００１６】
上記非特許文献１と上記非特許文献２に記載の従来技術は、トランジスタの動作速度差を測定するために、電源電圧変動によって生じる動作速度の絶対値を測定する複数段の遅延素子を含む。遅延素子１段当たりの伝播遅延時間が動作速度差の測定精度と遅延量の調整精度を決定するので、例えば、遅延素子１段当たりの伝播遅延時間を５ピコ秒に設定すると、動作速度差の計測精度と遅延量の調整精度はともに５ピコ秒となる。一方、トランジスタの動作速度差が最大３ナノ秒の場合には、最低でも６００段の遅延素子が必要となり、動作速度測定回路のチップ占有面積が著しく増加する。そこで、伝播遅延時間の大きな遅延素子を使用することで遅延素子の段数を削減して測定回路のチップ占有面積を削減することができるが、測定精度と遅延量の調整精度が犠牲となると言う問題が本発明者等による検討によって明らかとされた。また更に、上記(２)のスイッチングリップルや上記(３)の負荷変動リップルのような比較的小さい動作速度の差を高精度に抑制することが困難となると言う問題も本発明者等による検討によって明らかとされた。
【００１７】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００１８】
従って、本発明の目的とするところは、半導体チップ内部の動作速度差を低減して同期化を実現するのに際して、比較的大きい電源電圧の変動によって生じる信号伝播の速度変動を抑制するためにチップ占有面積の増大を軽減して、また比較的小さな電源電圧の変動による速度変動を高精度で抑制することにある。
【００１９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２０】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２１】
すなわち、本発明の代表的な実施の形態による半導体集積回路(ＣＨＩＰ０)は、第１の機能ブロック(ＭＯＤ００)、第２の機能ブロック(ＭＯＤ０１)、クロック生成回路(ＰＬＬ)、クロック供給回路(ＣＳ０)を具備する。
【００２２】
前記クロック生成回路(ＰＬＬ)から、クロック信号(ＣＲＩＮ０)が生成される。
【００２３】
前記第１の機能ブロック(ＭＯＤ００)と前記第２の機能ブロック(ＭＯＤ０１)には、電圧値の相違する第１と第２の電源電圧(ＶＤＤ００、ＶＤＤ１)が供給される。
【００２４】
前記第１の機能ブロック(ＭＯＤ００)は、前記第１と前記第２の電源電圧(ＶＤＤ００、ＶＤＤ１)の一方の電源電圧(ＶＤＤ０１)が供給可能な第１の内部回路(ＢＵＦ００)と第１の論理回路(ＭＦＦ００)とを含む。
【００２５】
前記第２の機能ブロック(ＭＯＤ０１)は、前記第１と前記第２の電源電圧(ＶＤＤ００、ＶＤＤ１)の他方の電源電圧(ＶＤＤ００)が供給可能な第２の内部回路(ＢＵＦ０１)と第２の論理回路(ＭＦＦ０１)とを含む。
【００２６】
前記クロック信号(ＣＲＩＮ０)は、前記クロック供給回路(ＣＳ０)と前記第１の機能ブロック(ＭＯＤ００)の前記第１の内部回路(ＢＵＦ００)とを介して、前記第１の機能ブロック(ＭＯＤ００)の前記第１の論理回路(ＭＦＦ００)に第１の動作クロック信号(ＣOＵＴ００)として伝達される。
【００２７】
前記クロック信号(ＣＲＩＮ０)は、前記第２の機能ブロック(ＭＯＤ０１)の前記第２の内部回路(ＢＵＦ０１)を介して、前記第２の機能ブロック(ＭＯＤ０１)の前記第２の論理回路(ＭＦＦ０１)に第２の動作クロック信号(ＣOＵＴ０１)として伝達される。
【００２８】
前記クロック供給回路(ＣＳ０)は、微調遅延段回路(ＦＣ０)と粗調遅延段回路(ＣＣ０)と位相差計測回路(ＲＳＭ０)とを含む。
【００２９】
前記クロック信号(ＣＲＩＮ０)は、前記クロック供給回路(ＣＳ０)の前記微調遅延段回路(ＦＣ０)と前記粗調遅延段回路(ＣＣ０)の直列経路と前記第１の機能ブロック(ＭＯＤ００)の前記第１の内部回路(ＢＵＦ００)とを介して、前記第１の機能ブロック(ＭＯＤ００)の前記第１の論理回路(ＭＦＦ００)に前記第１の動作クロック信号(ＣOＵＴ００)として伝達可能とされる。
【００３０】
前記クロック供給回路(ＣＳ０)の前記微調遅延段回路(ＦＣ０)の微調遅延時間(ＴＦ０)の微調変化幅は、前記クロック供給回路(ＣＳ０)の前記粗調遅延段回路(ＣＣ０)の粗調遅延時間(ＴＣ０)の粗調変化幅よりも小さな値に設定可能とされている。
【００３１】
前記クロック供給回路(ＣＳ０)の前記位相差計測回路(ＲＳＭ０)は前記第１の動作クロック信号(ＣOＵＴ００)と前記第２の動作クロック信号(ＣOＵＴ０１)との間の位相差に応答して前記微調遅延段回路(ＦＣ０)の前記微調遅延時間(ＴＦ０)と前記粗調遅延段回路(ＣＣ０)の前記粗調遅延時間(ＴＣ０)とを制御可能とされたことを特徴とするものである(図１、図２参照)。
【発明の効果】
【００３２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３３】
すなわち、本発明によれば、半導体チップ内部の動作速度差を低減して同期化を実現するのに際して、比較的大きい電源電圧の変動によって生じる信号伝播の速度変動を抑制するためにチップ占有面積の増大を軽減して、また比較的小さな電源電圧の変動による速度変動を高精度で抑制することができる。
【図面の簡単な説明】
【００３４】
【図１】図１は、本発明の第1の実施の形態による半導体チップＣＨＩＰ０の構成を示す図である。
【図２】図２は、本発明の第1の実施の形態による半導体チップＣＨＩＰ０の構成を図１よりも更に詳細に示す図である。
【図３】図３は、図１と図２に示した本発明の第1の実施の形態による半導体チップＣＨＩＰ０においてＤＶＦＳ制御によって第２の電源電圧ＶＤＤ０１が変化する際、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０とを制御して第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のクロックバッファＢＵＦ００、ＢＵＦ０１の伝播遅延時間の差(ＴＭ００−ＴＭ０１)を吸収する動作を生滅する図である。
【図４】図４は、図１と図２に示した本発明の第1の実施の形態による半導体チップＣＨＩＰ０の各部の信号変化の様子を示す図である。
【図５】図５は、図２に示した本発明の第1の実施の形態による半導体チップＣＨＩＰ０の粗調遅延段回路ＣＣ０の遅延制御回路ＤＣＴＬ０の位相差情報デコーダＤＥＣ０の動作を説明する図である。
【図６】図６は、本発明の第２の実施の形態による半導体チップＣＨＩＰ０の構成を示す図である。
【図７】図７は、図６に示した本発明の第２の実施の形態による半導体チップＣＨＩＰ０においてＤＶＦＳ制御によって第２の電源電圧ＶＤＤ０１が変化する際、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０とを制御して第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のクロックバッファＢＵＦ００、ＢＵＦ０１の伝播遅延時間の差(ＴＭ００−ＴＭ０１)を吸収する動作を生滅する図である。
【図８】図８は、本発明の第３の実施の形態による半導体チップＣＨＩＰ０の構成を示す図である。
【図９】図９は、図８に示した本発明の第３の実施の形態による半導体チップＣＨＩＰ０においてＤＶＦＳ制御によって第３の電源電圧ＶＤＤ０２が変化する際、クロック同期回路ＣＳ１が微調遅延段回路ＦＣ１の伝播遅延時間ＴＦ１と粗調遅延段回路ＣＣ１の伝播遅延時間ＴＣ１とを制御して第２と第３の機能ブロックＭＯＤ０１、ＭＯＤ０２内部のクロックバッファＢＵＦ０１、ＢＵＦ０２の伝播遅延時間の差(ＴＭ０１−ＴＭ０２)を吸収する動作を生滅する図である。
【発明を実施するための形態】
【００３５】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００３６】
［１］本発明の代表的な実施の形態による半導体集積回路(ＣＨＩＰ０)は、第１の機能ブロック(ＭＯＤ００)と、第２の機能ブロック(ＭＯＤ０１)と、クロック生成回路(ＰＬＬ)と、クロック供給回路(ＣＳ０)とを具備する。
【００３７】
前記クロック生成回路(ＰＬＬ)から、クロック信号(ＣＲＩＮ０)が生成可能とされる。
【００３８】
前記第１の機能ブロック(ＭＯＤ００)と前記第２の機能ブロック(ＭＯＤ０１)には、電圧値の相違する第１と第２の電源電圧(ＶＤＤ００、ＶＤＤ１)が供給可能とされている。
【００３９】
前記第１の機能ブロック(ＭＯＤ００)は、前記第１と前記第２の電源電圧(ＶＤＤ００、ＶＤＤ１)の一方の電源電圧(ＶＤＤ０１)が供給可能な第１の内部回路(ＢＵＦ００)と第１の論理回路(ＭＦＦ００)とを含む。
【００４０】
前記第２の機能ブロック(ＭＯＤ０１)は、前記第１と前記第２の電源電圧(ＶＤＤ００、ＶＤＤ１)の他方の電源電圧(ＶＤＤ００)が供給可能な第２の内部回路(ＢＵＦ０１)と第２の論理回路(ＭＦＦ０１)とを含む。
【００４１】
前記クロック生成回路(ＰＬＬ)から生成される前記クロック信号(ＣＲＩＮ０)は、前記クロック供給回路(ＣＳ０)と前記第１の機能ブロック(ＭＯＤ００)の前記第１の内部回路(ＢＵＦ００)とを介して、前記第１の機能ブロック(ＭＯＤ００)の前記第１の論理回路(ＭＦＦ００)に第１の動作クロック信号(ＣOＵＴ００)として伝達可能とされる。
【００４２】
前記クロック生成回路(ＰＬＬ)から生成される前記クロック信号(ＣＲＩＮ０)は、前記第２の機能ブロック(ＭＯＤ０１)の前記第２の内部回路(ＢＵＦ０１)を介して、前記第２の機能ブロック(ＭＯＤ０１)の前記第２の論理回路(ＭＦＦ０１)に第２の動作クロック信号(ＣOＵＴ０１)として伝達可能とされる。
【００４３】
前記クロック供給回路(ＣＳ０)は、微調遅延段回路(ＦＣ０)と粗調遅延段回路(ＣＣ０)と位相差計測回路(ＲＳＭ０)とを含む。
【００４４】
前記クロック生成回路(ＰＬＬ)から生成される前記クロック信号(ＣＲＩＮ０)は、前記クロック供給回路(ＣＳ０)の前記微調遅延段回路(ＦＣ０)と前記粗調遅延段回路(ＣＣ０)の直列経路と前記第１の機能ブロック(ＭＯＤ００)の前記第１の内部回路(ＢＵＦ００)とを介して、前記第１の機能ブロック(ＭＯＤ００)の前記第１の論理回路(ＭＦＦ００)に前記第１の動作クロック信号(ＣOＵＴ００)として伝達可能とされる。
【００４５】
前記クロック供給回路(ＣＳ０)の前記微調遅延段回路(ＦＣ０)の微調遅延時間(ＴＦ０)の微調変化幅は、前記クロック供給回路(ＣＳ０)の前記粗調遅延段回路(ＣＣ０)の粗調遅延時間(ＴＣ０)の粗調変化幅よりも小さな値に設定可能とされている。
【００４６】
前記クロック供給回路(ＣＳ０)の前記位相差計測回路(ＲＳＭ０)は前記第１の動作クロック信号(ＣOＵＴ００)と前記第２の動作クロック信号(ＣOＵＴ０１)との間の位相差に応答して前記微調遅延段回路(ＦＣ０)の前記微調遅延時間(ＴＦ０)と前記粗調遅延段回路(ＣＣ０)の前記粗調遅延時間(ＴＣ０)とを制御可能とされたことを特徴とするものである(図１、図２参照)。
【００４７】
前記実施の形態によれば、比較的小さな電源電圧による速度変動を高精度で抑制して比較的大きな電源電圧による速度変動を高速で抑制することができる。
【００４８】
好適な実施の形態では、前記第１の機能ブロック(ＭＯＤ００)に供給される前記一方の電源電圧(ＶＤＤ０１)が低下することによって前記第１の機能ブロック(ＭＯＤ００)の前記第１の内部回路(ＢＵＦ００)の第１の伝播遅延時間(ＴＭ００)が増大する際に、前記クロック供給回路(ＣＳ０)の前記位相差計測回路(ＲＳＭ０)は前記クロック供給回路(ＣＳ０)の前記微調遅延段回路(ＦＣ０)の前記微調遅延時間(ＴＦ０)と前記粗調遅延段回路(ＣＣ０)の前記粗調遅延時間(ＴＣ０)との合計遅延時間を減少させることを特徴とするものである(図３参照)。
【００４９】
他の好適な実施の形態では、前記クロック供給回路(ＣＳ０)の前記微調遅延段回路(ＦＣ０)の前記微調遅延時間(ＴＦ０)の変更の応答速度は、前記クロック供給回路(ＣＳ０)の前記粗調遅延段回路(ＣＣ０)の前記粗調遅延時間(ＴＣ０)の変更の応答速度よりも高速に設定可能とされている。
【００５０】
前記クロック供給回路(ＣＳ０)は、前記位相差計測回路(ＲＳＭ０)と前記微調遅延段回路(ＦＣ０)との間に接続された差分シフト回路(ＤＳ０)を更に含むものである。
【００５１】
前記クロック同期回路(ＣＳ０)の前記粗調遅延段回路(ＣＣ０)は、前サイクルの位相差情報(ＵＤ０)を前記差分シフト回路(ＤＳ０)へ通知するものである。
【００５２】
前記差分シフト回路(ＤＳ０)は、前記位相差計測回路(ＲＳＭ０)から供給される現在のサイクルにおける第１の位相差情報(ＲＤ０)と前記前サイクルの前記位相差情報(ＵＤ０)との減算の演算結果の遅延量制御信号(ＦＤ０)を前記微調遅延段回路(ＦＣ０)へ通知するものである(図１、図２参照)。
【００５３】
より好適な実施の形態では、前記第１の機能ブロック(ＭＯＤ００)の前記第１の内部回路(ＢＵＦ００)は、前記第１の機能ブロック(ＭＯＤ００)の前記第１の論理回路(ＭＦＦ００)に前記第１の動作クロック信号(ＣOＵＴ００)を伝達する第１のクロックバッファ(ＢＵＦ００)を含むものである。
【００５４】
前記第２の機能ブロック(ＭＯＤ０１)の前記第２の内部回路(ＢＵＦ０１)は、前記第２の機能ブロック(ＭＯＤ０１)の前記第２の論理回路(ＭＦＦ０１)に前記第２の動作クロック信号(ＣOＵＴ０１)として伝達する第２のクロックバッファ(ＢＵＦ０１)を含むものであることを特徴とするものである(図１、図２参照)。
【００５５】
他のより好適な実施の形態では、前記第１の機能ブロック(ＭＯＤ００)の前記第１の論理回路(ＭＦＦ００)は、前記第１のクロックバッファ(ＢＵＦ００)から伝達される前記第１の動作クロック信号(ＣOＵＴ００)がトリガ入力端子に供給される第１のフリップフロップ(ＭＦＦ００)を含むものである。
【００５６】
前記第２の機能ブロック(ＭＯＤ０１)の前記第２の内部回路(ＢＵＦ０１)は、前記第２のクロックバッファ(ＢＵＦ０１)から伝達される前記第２の動作クロック信号(ＣOＵＴ０１)がトリガ入力端子に供給される第２のフリップフロップ(ＭＦＦ０１)を含むものであることを特徴とするものである(図１、図２参照)。
【００５７】
具体的な実施の形態による半導体集積回路(ＣＨＩＰ０)は、第３の電源電圧(ＶＤＤ０２)が供給可能とされた第３の機能ブロック(ＭＯＤ０２)を更に具備する。
【００５８】
前記第３の機能ブロック(ＭＯＤ０２)は、前記第３の電源電圧(ＶＤＤ０２)が供給可能な第３の内部回路(ＢＵＦ０２)と第３の論理回路(ＭＦＦ０２)とを含む。
【００５９】
前記クロック生成回路(ＰＬＬ)から生成される前記クロック信号(ＣＲＩＮ０)は、前記クロック供給回路(ＣＳ０)と前記第３の機能ブロック(ＭＯＤ０２)の前記第３の内部回路(ＢＵＦ０２)とを介して、前記第３の機能ブロック(ＭＯＤ０２)の前記第３の論理回路(ＭＦＦ０２)に第３の動作クロック信号(ＣOＵＴ０２)として伝達可能とされる。
【００６０】
前記クロック供給回路(ＣＳ０)は、他の微調遅延段回路(ＦＣ１)と他の粗調遅延段回路(ＣＣ１)と他の位相差計測回路(ＲＳＭ１)とを更に含む。
【００６１】
前記クロック生成回路(ＰＬＬ)から生成される前記クロック信号(ＣＲＩＮ０)は、前記クロック供給回路(ＣＳ０)の前記他の微調遅延段回路(ＦＣ１)と前記他の粗調遅延段回路(ＣＣ１)の直列経路と前記第３の機能ブロック(ＭＯＤ０２)の前記第３の内部回路(ＢＵＦ０２)とを介して、前記第３の機能ブロック(ＭＯＤ０２)の前記第３の論理回路(ＭＦＦ０２)に前記第３の動作クロック信号(ＣOＵＴ０２)として伝達可能とされる。
【００６２】
前記クロック供給回路(ＣＳ０)の前記他の微調遅延段回路(ＦＣ１)の微調遅延時間(ＴＦ１)の微調変化幅は、前記クロック供給回路(ＣＳ０)の前記他の粗調遅延段回路(ＣＣ１)の粗調遅延時間(ＴＣ１)の粗調変化幅よりも小さな値に設定可能とされている。
【００６３】
前記クロック供給回路(ＣＳ０)の前記他の位相差計測回路(ＲＳＭ１)は前記第２の動作クロック信号(ＣOＵＴ０１)と前記第３の動作クロック信号(ＣOＵＴ０２)との間の位相差に応答して前記他の微調遅延段回路(ＦＣ１)の前記微調遅延時間(ＴＦ１)と前記他の粗調遅延段回路(ＣＣ１)の前記粗調遅延時間(ＴＣ１)とを制御可能とされたことを特徴とするものである(図８参照)。
【００６４】
より具体的な実施の形態は、前記第３の機能ブロック(ＭＯＤ０２)に供給される前記第３の電源電圧(ＶＤＤ０２)が増加することによって前記第３の機能ブロック(ＭＯＤ０２)の前記第３の内部回路(ＢＵＦ０２)の第３の伝播遅延時間(ＴＭ０２)が増大する際に、前記クロック供給回路(ＣＳ０)の前記他の位相差計測回路(ＲＳＭ１)は前記クロック供給回路(ＣＳ０)の前記他の微調遅延段回路(ＦＣ１)の前記微調遅延時間(ＴＦ１)と前記他の粗調遅延段回路(ＣＣ１)の前記粗調遅延時間(ＴＣ１)との合計遅延時間を減少させることを特徴とするものである(図９参照)。
【００６５】
他のより具体的な実施の形態では、前記クロック供給回路(ＣＳ０)の前記他の微調遅延段回路(ＦＣ１)の前記微調遅延時間(ＴＦ１)の変更の応答速度は、前記クロック供給回路(ＣＳ０)の前記他の粗調遅延段回路(ＣＣ１)の前記粗調遅延時間(ＴＣ１)の変更の応答速度よりも高速に設定可能とされている。
【００６６】
前記クロック供給回路(ＣＳ０)は、前記他の位相差計測回路(ＲＳＭ１)と前記他の微調遅延段回路(ＦＣ１)との間に接続された他の差分シフト回路(ＤＳ１)を更に含むものである。
【００６７】
前記クロック同期回路(ＣＳ０)の前記他の粗調遅延段回路(ＣＣ１)は、前サイクルの他の位相差情報(ＵＤ１)を前記他の差分シフト回路(ＤＳ１)へ通知するものである。
【００６８】
前記他の差分シフト回路(ＤＳ１)は、前記他の位相差計測回路(ＲＳＭ１)から供給される現在のサイクルにおける第２の位相差情報(ＲＤ１)と前記前サイクルの前記他の位相差情報(ＵＤ１)との減算の演算結果の他の遅延量制御信号(ＦＤ１)を前記他の微調遅延段回路(ＦＣ１)へ通知するものである(図９参照)。
【００６９】
最も具体的な実施の形態では、前記第１の機能ブロック(ＭＯＤ００)と、前記第２の機能ブロック(ＭＯＤ１)と、前記第３の機能ブロック(ＭＯＤ０２)と、前記クロック生成回路(ＰＬＬ)と、前記クロック供給回路(ＣＳ０)とはＣＭＯＳ回路によって構成されていることを特徴とするものである。
【００７０】
〔２〕本発明の別の観点の代表的な実施の形態は、第１の機能ブロック(ＭＯＤ００)と、第２の機能ブロック(ＭＯＤ０１)と、クロック生成回路(ＰＬＬ)と、クロック供給回路(ＣＳ０)とを具備する半導体集積回路(ＣＨＩＰ０)の動作方法である。この動作方法は、以下のステップを有する。
【００７１】
前記クロック生成回路(ＰＬＬ)によってクロック信号(ＣＲＩＮ０)を生成するステップ。
【００７２】
前記第１の機能ブロック(ＭＯＤ００)と前記第２の機能ブロック(ＭＯＤ０１)に、電圧値の相違する第１と第２の電源電圧(ＶＤＤ００、ＶＤＤ１)を供給するステップ。
【００７３】
前記クロック生成回路(ＰＬＬ)から生成される前記クロック信号(ＣＲＩＮ０)を、前記クロック供給回路(ＣＳ０)と前記第１の機能ブロック(ＭＯＤ００)に含まれる記第１の内部回路(ＢＵＦ００)とを介して、前記第１の機能ブロック(ＭＯＤ００)に含まれる第１の論理回路(ＭＦＦ００)に第１の動作クロック信号(ＣOＵＴ００)として伝達するステップ。
【００７４】
前記クロック生成回路(ＰＬＬ)から生成される前記クロック信号(ＣＲＩＮ０)を、前記第２の機能ブロック(ＭＯＤ０１)に含まれる第２の内部回路(ＢＵＦ０１)を介して、前記第２の機能ブロック(ＭＯＤ０１) に含まれる第２の論理回路(ＭＦＦ０１)に第２の動作クロック信号(ＣOＵＴ０１)として伝達するステップ。
【００７５】
前記クロック生成回路(ＰＬＬ)から生成される前記クロック信号(ＣＲＩＮ０)を、前記クロック供給回路(ＣＳ０)に含まれる微調遅延段回路(ＦＣ０)と粗調遅延段回路(ＣＣ０)の直列経路と前記第１の機能ブロック(ＭＯＤ００)の前記第１の内部回路(ＢＵＦ００)とを介して、前記第１の機能ブロック(ＭＯＤ００)の前記第１の論理回路(ＭＦＦ００)に前記第１の動作クロック信号(ＣOＵＴ００)として伝達するステップ。
【００７６】
前記クロック供給回路(ＣＳ０)の前記微調遅延段回路(ＦＣ０)の微調遅延時間(ＴＦ０)の微調変化幅を、前記クロック供給回路(ＣＳ０)の前記粗調遅延段回路(ＣＣ０)の粗調遅延時間(ＴＣ０)の粗調変化幅よりも小さな値に設定するステップ。
【００７７】
前記クロック供給回路(ＣＳ０)に含まれる位相差計測回路(ＲＳＭ０)によって前記第１の動作クロック信号(ＣOＵＴ００)と前記第２の動作クロック信号(ＣOＵＴ０１)との間の位相差に応答して前記微調遅延段回路(ＦＣ０)の前記微調遅延時間(ＴＦ０)と前記粗調遅延段回路(ＣＣ０)の前記粗調遅延時間(ＴＣ０)とを制御するステップ。
【００７８】
前記第１の機能ブロック(ＭＯＤ００)の前記第１の内部回路(ＢＵＦ００)および前記第１の論理回路(ＭＦＦ００)には、前記第１および前記第２の電源電圧(ＶＤＤ００、ＶＤＤ１)の一方の電源電圧(ＶＤＤ０１)が供給可能である。
【００７９】
前記第２の機能ブロック(ＭＯＤ０１)の前記第２の内部回路(ＢＵＦ０１)および前記第２の論理回路(ＭＦＦ０１)には、前記第１および前記第２の電源電圧(ＶＤＤ００、ＶＤＤ１)の他方の電源電圧(ＶＤＤ００)が供給可能であることを特徴とするものである(図１、図２参照)。
【００８０】
前記実施の形態によれば、比較的小さな電源電圧による速度変動を高精度で抑制して比較的大きな電源電圧による速度変動を高速で抑制することができる。
【００８１】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００８２】
［実施の形態１］
《半導体チップの構成》
図１は、本発明の第1の実施の形態による半導体チップＣＨＩＰ０の構成を示す図である。
【００８３】
半導体ＣＨＩＰ０は、位相同期回路(フェーズロックドループ)ＰＬＬと、クロック同期回路ＣＳ０と、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１とから構成されている。更に、クロック同期回路ＣＳ０は、微調遅延段回路ＦＣ０、粗調遅延段回路ＣＣ０、差分シフト回路ＤＳ０、相対位相差計測回路ＲＳＭ０を含んでいる。尚、半導体ＣＨＩＰ０に内蔵された位相同期回路ＰＬＬと、クロック同期回路ＣＳ０と、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１との各回路は、それぞれＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとを含むＣＭＯＳ回路によって構成されている。
【００８４】
《クロック同期回路》
位相同期回路ＰＬＬで生成されるクロック信号ＣＲＩＮ０は、クロック同期回路ＣＳ０の微調遅延段回路ＦＣ０と第２の機能ブロックＭＯＤ０１に直接供給される。クロック同期回路ＣＳ０に供給されたクロック信号ＣＲＩＮ０が遅延時間ＴＦ０を有する微調遅延段回路ＦＣ０で遅延され、微調遅延段回路ＦＣ０の出力から生成される微調遅延出力クロック信号ＣＦＣ０が粗調遅延段回路ＣＣ０に供給される。尚、微調遅延段回路ＦＣ０の遅延時間ＴＦ０は、差分シフト回路ＤＳ０から微調遅延段回路ＦＣ０に供給される遅延量制御信号ＦＤ０によって指定されることができる。
【００８５】
微調遅延出力クロック信号ＣＦＣ０は遅延時間ＴＣ０を有する粗調遅延段回路ＣＣ０で遅延されて、粗調遅延段回路ＣＣ０の出力から生成される粗調遅延出力クロック信号ＣＩＮ００が第１の機能ブロックＭＯＤ００に供給される。尚、粗調遅延段回路ＣＣ０の遅延時間ＴＣ０は、相対位相差計測回路ＲＳＭ０から粗調遅延段回路ＣＣ０に供給される位相差情報ＲＳによって指定されることができる。
【００８６】
《機能ブロック》
第１の機能ブロックＭＯＤ００の内部では、クロック同期回路ＣＳ０の粗調遅延段回路ＣＣ０の出力から生成された第１のクロック信号ＣＩＮ００が、複数の第１のバッファＢＵＦ００で第１の伝播遅延時間ＴＭ００の遅延の後に、フリップフロップＭＦＦ００のトリガ入力端子に供給される。尚、複数の第１のバッファＢＵＦ００の第１の伝播遅延時間ＴＭ００は、第１の機能ブロックＭＯＤ００に供給される第２の電源電圧ＶＤＤ０１の電圧値に逆比例する。
【００８７】
第２の機能ブロックＭＯＤ０１の内部では、位相同期回路ＰＬＬで生成されたクロック信号ＣＲＩＮ０が第２のクロック信号ＣＩＮ０１として、複数の第２のバッファＢＵＦ０１で第２の伝播遅延時間ＴＭ０１の遅延の後、フリップフロップＭＦＦ０１のトリガ入力端子に供給される。尚、複数の第２のバッファＢＵＦ０１の第２の伝播遅延時間ＴＭ０１は、第２の機能ブロックＭＯＤ０１に供給される第１の電源電圧ＶＤＤ００の電圧値に逆比例する。
【００８８】
《電源電圧の動的制御》
半導体チップＣＨＩＰ０に供給される電源電圧は第１の電源電圧ＶＤＤ００と第２の電源電圧ＶＤＤ０１の２種類があり、第１の電源電圧ＶＤＤ００の電圧が固定される一方で、機能ブロックの処理負荷(ＤＶＦＳ制御)によって第２の電源電圧ＶＤＤ０１の電圧が動的に制御される。ここでは、第１の機能ブロックＭＯＤ００の処理負荷がアプリケーションにより大きく変動する場合を想定して第１の機能ブロックＭＯＤ００に可変の第２の電源電圧ＶＤＤ０１が供給され、それ以外の回路部分であるクロック同期回路ＣＳ０と第２の機能ブロックＭＯＤ０１には固定の第１の電源電圧ＶＤＤ００が供給されている。
【００８９】
《クロック位相差の低減》
第２の機能ブロックＭＯＤ０１には固定の第１の電源電圧ＶＤＤ００が供給されるので、第２の機能ブロックＭＯＤ０１の内部の複数の第２のバッファＢＵＦ０１の第２の伝播遅延時間ＴＭ０１は略一定であるのに対して、第１の機能ブロックＭＯＤ００には動的に制御される第２の電源電圧ＶＤＤ０１が供給されるので、第１の機能ブロックＭＯＤ００の内部の複数の第１のバッファＢＵＦ００の第１の伝播遅延時間ＴＭ００は動的に変化する。しかし、図１に示した本発明の第1の実施の形態による半導体チップＣＨＩＰ０では、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１の内部のフリップフロップＭＦＦ００、ＭＦＦ０１に供給される第１と第２のクロック信号ＣＯＵＴ００、ＣＯＵＴ０１との位相差が変動しないように、クロック同期回路ＣＳ０の微調遅延段回路ＦＣ０と粗調遅延段回路ＣＣ０が第１と第２の伝播遅延時間ＴＭ００、ＴＭ０１の時間差を吸収する。例えば、第１の機能ブロックＭＯＤ００に供給される第２の電源電圧ＶＤＤ０１が減少して第１の機能ブロックＭＯＤ００内部の複数の第１のバッファＢＵＦ００の第１の伝播遅延時間ＴＭ００が増加すると、クロック同期回路ＣＳ０の微調遅延段回路ＦＣ０の遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の遅延時間ＴＣ０の合計遅延時間が減少する。
【００９０】
このクロック同期回路ＣＳ０の合計遅延時間の制御のために、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１の内部のフリップフロップＭＦＦ００、ＭＦＦ０１に供給される第１と第２のクロック信号ＣＯＵＴ００、ＣＯＵＴ０１の位相差が計測される。すなわち、第１の伝播遅延時間ＴＭ００の遅延の後に第１の機能ブロックＭＯＤ００の内部のフリップフロップＭＦＦ００に供給される第１のクロック信号ＣＯＵＴ００と第２の伝播遅延時間ＴＭ０１の遅延の後に第２の機能ブロックＭＯＤ０１の内部のフリップフロップＭＦＦ０１に供給される第２のクロック信号ＣＯＵＴ０１は、相対位相差計測回路ＲＳＭ０に供給される。従って、相対位相差計測回路ＲＳＭ０の出力から、第１のクロック信号ＣＯＵＴ００と第２のクロック信号ＣＯＵＴ０１の間の位相差を示す第１と第２の位相差情報ＲＤ、ＲＳが生成される。
【００９１】
第２の位相差情報ＲＳは粗調遅延段回路ＣＣ０に供給されることによって、粗調遅延段回路ＣＣ０の遅延時間ＴＣ０が設定される。第１の位相差情報ＲＤの情報は差分シフト回路ＤＳ０を介して微調遅延段回路ＦＣ０に供給されることによって、微調遅延段回路ＦＣ０の遅延時間ＴＦ０が設定される。
【００９２】
微調遅延段回路ＦＣ０の遅延時間ＴＦ０の微調変化幅は、粗調遅延段回路ＣＣ０の遅延時間ＴＣ０の粗調変化幅よりも小さい。更に、微調遅延段回路ＦＣ０の遅延時間ＴＦ０の応答速度は、粗調遅延段回路ＣＣ０の遅延時間ＴＣ０の応答速度より高速である。すなわち、微調遅延段回路ＦＣ０の遅延時間ＴＦ０の変更はクロック信号ＣＲＩＮ０の１サイクルの経過時間で終了するのに対して、粗調遅延段回路ＣＣ０の遅延時間ＴＣ０の変更にはクロック信号ＣＲＩＮ０の２サイクル以上の経過時間が必要である。
【００９３】
このように、相対位相差計測回路ＲＳＭ０の出力から第１と第２の位相差情報ＲＤ、ＲＳが生成されるが、微調遅延段回路ＦＣ０では１サイクル後に遅延時間ＴＦ０が変更される一方で、粗調遅延段回路ＣＣ０では２サイクル後に遅延時間ＴＣ０が変更されるので、微調遅延段回路ＦＣ０と粗調遅延段回路ＣＣ０とで遅延制御レイテンシに差が生じるものとなる。このような場合に、第２の位相差情報ＲＳを使用して粗調遅延段回路ＣＣ０の遅延時間ＴＣ０を制御するタイミングで第１の位相差情報ＲＤを直接使用して微調遅延段回路ＦＣ０の遅延量ＴＦ０を制御すると、同一サイクルと同一タイミングで粗調遅延段回路ＣＣ０は前サイクルの第２の位相差情報ＲＳに基づいて変更されることになる。その結果、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１の内部のフリップフロップＭＦＦ００、ＭＦＦ０１に供給される第１と第２のクロック信号ＣＯＵＴ００、ＣＯＵＴ０１との位相差がクロック同期回路ＣＳ０の微調遅延段回路ＦＣ０と粗調遅延段回路ＣＣ０とによって正しく吸収されず、結果として、第１の機能ブロックＭＯＤ００に供給される第１のクロック信号ＣＩＮ００のクロックジッタが不要に増加することとなる。
【００９４】
そこで、図１に示した本発明の第1の実施の形態による半導体チップＣＨＩＰ０では、クロック同期回路ＣＳ０の粗調遅延段回路ＣＣ０は前サイクルの位相差情報ＵＤ０を相対位相差計測回路ＲＳＭ０と微調遅延段回路ＦＣ０との間に接続された差分シフト回路ＤＳ０へ通知する。すると差分シフト回路ＤＳ０は、現在のサイクルにおける第１の位相差情報ＲＤから前サイクルの位相差情報ＵＤ０分の減算の演算結果の遅延量制御信号ＦＤ０を、微調遅延段回路ＦＣ０へ通知するものである。すなわち、遅延量変更に必要なサイクル数の大きい粗調遅延段回路ＣＣ０から遅延量変更に必要なサイクル数の小さい微調遅延段回路ＦＣ０へ次サイクルでの遅延変更量ＵＤ０を通知して、第１の位相差情報ＲＤから遅延変更量ＵＤ０を減算した正味の位相差情報ＦＤ０によって微調遅延段回路ＦＣ０の遅延量ＴＦ０を制御することで、クロックジッタの不要な増加を抑制するものである。
【００９５】
以上述べたように、遅延時間ＴＦ０の微調変化幅が小さく１サイクルの経過時間での遅延量制御が可能な微調遅延段回路ＦＣ０と遅延時間ＴＣ０の粗調変化幅が大きく２サイクルの経過時間での遅延量制御が可能な粗調遅延段回路ＣＣ０を組み合わせ、さらに、前クロックサイクルにおける位相差情報ＵＤ０を粗調遅延段回路ＣＣ０から微調遅延段回路ＦＣ０へ通知して、差分の遅延量を吸収するよう微調遅延段回路ＦＣ０を制御することで、電源電圧変更中の機能ブロック間の同期維持を小面積で高精度に実現することができる。
【００９６】
《半導体チップの詳細な構成》
図２は、本発明の第1の実施の形態による半導体チップＣＨＩＰ０の構成を図１よりも更に詳細に示す図である。
【００９７】
図２に示すように、半導体ＣＨＩＰ０は、位相同期回路ＰＬＬ、クロック同期回路ＣＳ０、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１から構成される。更に、クロック同期回路ＣＳ０は、微調遅延段回路ＦＣ０、粗調遅延段回路ＣＣ０、差分シフト回路ＤＳ０、相対位相差計測回路ＲＳＭ０を含んでいる。
【００９８】
微調遅延段回路ＦＣ０は、ｎ個の単位微調遅延段ＦＵ００〜ＦＵ０ｎ−１とｎ個の経路切り換えスイッチＳＷＦ００〜ＳＷＦ０ｎ−１とから構成される。
【００９９】
差分シフト回路ＤＳ０は、シフト型スイッチＳＳ０から構成される。
【０１００】
相対位相差計測回路ＲＳＭ０は、２ｎ個の単位微調遅延段ＦＵＭ００〜ＦＵＭ０ｎ−１、ＦＵＤ００〜ＦＵＤ０ｎ−１、ｎ個の経路切り換えスイッチＳＷＭ００〜ＳＷＭ０ｎ−１、位相差情報デコーダＲＤＥＣ００〜ＲＤＥＣ０ｎ−１、ｎ個のフリップフロップＦＦＭ００〜ＦＦＭ０ｎ−１、２個のレベルシフタＬＳ００、ＬＳ０１から構成される。
【０１０１】
粗調遅延段回路ＣＣ０は、１個の可変遅延段ＶＵ０、ｍ個の粗調遅延段ＣＵ００〜ＣＵ０ｍ−１、ｍ個の経路切り換えスイッチＳＷＣ００〜ＳＷＣ０ｍ−１、遅延制御回路ＤＣＴＬ０から構成される。また、遅延制御回路ＤＣＴＬ０は、可変遅延段制御回路ＶＣＴＬ０、粗調遅延段制御回路ＣＣＴＬ０、位相差情報デコーダＤＥＣ０、ｐ個のフリップフロップＦＦ０、減算回路ＡＢＳ０を含んでいる。
【０１０２】
第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１は、クロックバッファＢＵＦ００、ＢＵＦ０１、フリップフロップＭＦＦ００、ＭＦＦ０１から構成される。この図２では、クロックバッファＢＵＦ００、ＢＵＦ０１、フリップフロップＭＦＦ００、ＭＦＦ０１を便宜上数個しか記載していないが、これらは１個以上の何個であっても良い。
【０１０３】
ここで微調遅延段回路ＦＣ０の微調遅延段ＦＵ００〜ＦＵ０ｎ−１と相対位相差計測回路ＲＳＭ０の単位微調遅延段ＦＵＭ００〜ＦＵＭ０ｎ−１、ＦＵＤ００〜ＦＵＤ０ｎ−１とは、１段当たりの伝播遅延時間が十分に小さくなるように高速なバッファや小さなキャパシタ等の容量で構成される。一方、粗調遅延段回路ＣＣ０では、可変遅延段ＶＵ０は微調遅延段１段当たりの伝播遅延時間を最小単位として、可変遅延段制御回路ＶＣＴＬ０の制御信号ＶＦＤ０によって可変制御される。更に、粗調遅延段回路ＣＣ０では、粗調遅延段制御ブロックＣＣＴＬ０に供給される繰り上り信号ＣＲ０と繰り下り信号ＣＢ０によって制御されるｍ個の粗調遅延段ＣＵ００〜ＣＵ０ｍ−１とｍ個の経路切り換えスイッチＳＷＣ００〜ＳＷＣ０ｍ−１とによって遅延時間ＴＣ０が制御される。
【０１０４】
位相同期回路ＰＬＬから生成されるクロック信号ＣＲＩＮ０は、微調遅延段回路ＦＣ０と第２の機能ブロックＭＯＤ０１に供給される。微調遅延段回路ＦＣ０に供給されたクロック信号ＣＲＩＮ０は、差分シフト回路ＤＳ０からの遅延量制御信号ＦＤ００〜ＦＤ０ｎ−１によって指定された遅延時間ＴＦ０遅延され、遅延クロック信号ＣＦＣ０が粗調遅延段回路ＣＣ０に供給される。粗調遅延段回路ＣＣ０に供給されたクロック信号ＣＦＣ０は、遅延量情報ＵＤ０、ＣＲ０、ＢＲ０で指定された遅延時間ＴＣ０遅延され、遅延クロック信号ＣＩＮ００が第１の機能ブロックＭＯＤ００に供給される。
【０１０５】
最初の遅延量情報ＵＤ０は、第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１の位相差情報デコーダＤＥＣ０によるデコード結果であり、可変遅延段ＶＵ０の遅延量を制御するものである。すなわち、遅延量情報ＵＤ０に応答する可変遅延段制御回路ＶＣＴＬ０から生成される制御信号ＶＦＤ０によって、可変遅延段ＶＵ０の遅延量が可変制御される。次の遅延量情報ＣＲ０、ＢＲ０も、位相差情報デコーダＤＥＣ０のデコード結果であるが、可変遅延段ＶＵ０の遅延量が最大遅延量２ｐ−１以上となる場合あるいは最小遅延量０以下となる場合に生成される粗調遅延段回路ＣＣ０の繰り上り信号ＣＲ０あるいは繰り下り信号ＢＲ０である。位相差情報デコーダＤＥＣ０からの繰り上り信号ＣＲ０または繰り下り信号ＢＲ０に応答して粗調遅延段制御回路ＣＣＴＬ０の遅延制御信号ＣＤ００〜ＣＤ０ｍ−１が変化して、ｍ個の粗調遅延段ＣＵ００〜ＣＵ０ｍ−１とｍ個の経路切り換えスイッチＳＷＣ００〜ＳＷＣ０ｍ−１とからなる直列遅延段の段数が制御される。
【０１０６】
粗調遅延段回路ＣＣ０から生成される遅延クロック信号ＣＩＮ００は、第１の機能ブロックＭＯＤ００に供給される。この供給後に遅延クロック信号ＣＩＮ００が第１の機能ブロックＭＯＤ００内部の複数の第１のバッファＢＵＦ００を伝播してフリップフロップＭＦＦ００に到達するのに必要な時間は、伝播遅延時間ＴＭ００である。
【０１０７】
一方、位相同期回路ＰＬＬから生成されるクロック信号ＣＲＩＮ００も、第２の機能ブロックＭＯＤ０１に供給される。この供給後にクロック信号ＣＲＩＮ００が第２の機能ブロックＭＯＤ０１内部の複数の第１のバッファＢＵＦ００ＢＵＦ０１を伝播してフリップフロップＭＦＦ０１に到達するのに必要な時間は、伝播遅延時間ＴＭ０１である。第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のフリップフロップＭＦＦ００、ＭＦＦ０１にそれぞれ供給される第１と第２のクロック信号ＣＯＵＴ００、ＣＯＵＴ０１は相対位相差計測回路ＲＳＭ０に供給され、相対位相差計測回路ＲＳＭ０から第１の位相差情報ＲＤ００〜ＲＤ０ｎ−１と第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１が差分シフト回路ＤＳ０と粗調遅延段回路ＣＣ０とにそれぞれ供給される。第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１の位相差情報デコーダＤＥＣ０によるデコードの結果である遅延量情報ＵＤ０に応答して、粗調遅延段回路ＣＣ０のｐ個のフリップフロップＦＦ０と減算回路ＡＢＳ０とは前クロックサイクルと現クロックサイクルの位相差情報ＳＰ０を差分シフト回路ＤＳ０へ通知する。
【０１０８】
次に、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０とを制御して、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のクロックバッファＢＵＦ００、ＢＵＦ０１の伝播遅延時間の差(ＴＭ００−ＴＭ０１)を吸収する際のクロック同期回路ＣＳ０の各部の動作を説明する。
【０１０９】
まず、現サイクルにおける伝播遅延時間の差((ＴＦ０＋ＴＣ０＋ＴＭ００)−ＴＭ０１)が、相対位相差計測回路ＲＳＭ０で計測される。その計測結果である位相差情報としての第１の位相差情報ＲＤ００〜ＲＤ０ｎ−１と第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１とは差分シフト回路ＤＳ０と位相差情報デコーダＤＥＣ０へ通知される。
【０１１０】
ここで、第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１は、ＭＳＢ信号であるＲＳ０ｎ−１に向かってＬＳＢ信号であるＲＳ００側からのハイレベルの本数が位相差を示している。第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１のハイレベルとローレベルの変化点で第１の位相差情報ＲＤ００〜ＲＤ０ｎ−１は信号がハイレベルとなり、それ以外の点で信号は全てローレベルとなる。第１の位相差情報ＲＤ００〜ＲＤ０ｎ−１は、差分シフト回路ＤＳ０で前述したように制御レイテンシの違いを吸収するための位相差情報ＳＰ０による補正を受けて、新たな位相差情報ＦＤ００〜ＦＤ０ｎ−１が微調遅延段回路ＦＣ０の遅延量ＴＦ０を制御する。
【０１１１】
一方、第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１が供給される粗調遅延段回路ＣＣ０の内部の位相差情報デコーダＤＥＣ０は、第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１のハイレベルとローレベルの変化点が丁度第２の位相差情報ＲＳ００〜ＲＳ０ｎ−１の中央になるように粗調遅延段回路ＣＣ０の可変遅延段ＶＵ０の遅延量をｐビットの制御信号ＵＤ０で制御する。この時に、可変遅延段ＶＵ０の遅延量が最大遅延量２ｐ−１以上、あるいは、最小遅延量０以下となる場合は、粗調遅延段回路ＣＣ０の繰り上り信号ＣＲ０、あるいは、繰り下り信号ＢＲ０をハイレベルに制御して、粗調遅延段回路ＣＣ０の段数を１段増加、または１段減少する。可変遅延段制御回路ＶＣＴＬ０は、可変遅延段ＶＵ０の遅延量を２ｐ−１階調で制御できるように任意の増減が可能なｐ−１ビットのカウンタ等で構成される。また、粗調遅延段制御回路ＣＣＴＬ０は、粗調遅延段ＣＣ０の段数を１段ずつ増加または減少できるようシフトレジスタ等で構成される。遅延制御回路ＤＣＴＬ０から位相差情報ＳＰ０が供給される差分シフト回路ＤＳ０は、第１の位相差情報ＲＤ００〜ＲＤ０ｎ−１を位相差情報ＳＰ０で通知されたビット数だけ右シフトあるいは左シフトした補正位相差情報ＦＤ００〜ＦＤ０ｎ−１を微調遅延段回路ＦＣ０へ供給する。
【０１１２】
尚、相対位相差計測回路ＲＳＭ０には、２個のレベルシフタＬＳ００、ＬＳ０１が配置されている。最初のレベルシフタＬＳ００は、ＤＶＦＳ制御によって第１の機能モジュールＭＯＤ００に供給されるクロック信号ＣＯＵＴ００の振幅が変化するために追加されたものである。また次のレベルシフタＬＳ０１は、最初のレベルシフタＬＳ００の追加によるクロック信号の位相誤差を抑制するために追加されたものである。
【０１１３】
《電源変動による遅延時間の差の吸収動作》
図３は、図１と図２に示した本発明の第1の実施の形態による半導体チップＣＨＩＰ０においてＤＶＦＳ制御によって第２の電源電圧ＶＤＤ０１が変化する際、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０とを制御して第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のクロックバッファＢＵＦ００、ＢＵＦ０１の伝播遅延時間の差(ＴＭ００−ＴＭ０１)を吸収する動作を生滅する図である。
【０１１４】
図３(Ａ)に示すように、第１の機能ブロックＭＯＤ００に供給される第２の電源電圧ＶＤＤ０１では全期間ＴＲＩＰ＿ＶＲ０でスイッチングリップルが生じており、時刻Ｔ０までは電圧Ｖ１を中心に振動する一方、また時刻Ｔ２以降は電圧Ｖ２を中心に数十ミリボルトの振幅で振動している。また、第１の機能ブロックＭＯＤ００の処理負荷は時刻Ｔ０を境界に軽負荷となったと想定して、時刻Ｔ０〜Ｔ１(期間ＴＲＩＰ＿ＷＣ０)にて負荷変動リップルが生じて第２の電源電圧ＶＤＤ０１が電圧Ｖ１から電圧Ｖ０へと急激に増加している。その後の時刻Ｔ１〜Ｔ２(期間ＴＤＶＦＳ０)でＤＶＦＳ制御による第２の電源電圧ＶＤＤ０１の変化が実行され、第２の電源電圧ＶＤＤ０１が電圧Ｖ０から電圧Ｖ２へと緩やかに降下している。
【０１１５】
一方、図３(Ｃ)に示すように第２の機能ブロックＭＯＤ０１に供給される第１の電源電圧ＶＤＤ００では、スイッチングリップルのみが全期間(期間ＴＲＩＰ＿ＶＲ０)にて生じており、第１の電源電圧ＶＤＤ００は電圧Ｖ３を中心に数十ミリボルトで振動している。
【０１１６】
図３(Ｂ)は、図３(Ａ)に示すように第１の機能ブロックＭＯＤ００に供給される第２の電源電圧ＶＤＤ０１が変化する際に第１の機能ブロックＭＯＤ００のための微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０とクロックバッファＢＵＦ００の伝播遅延時間ＴＭ００の変化の様子を示す図である。
【０１１７】
図３(Ｂ)から理解されるように、図３(Ａ)のように第２の電源電圧ＶＤＤ０１が減少する際に、第１の機能ブロックＭＯＤ００のクロックバッファＢＵＦ００の伝播遅延時間ＴＭ００が増加するのに反比例してクロック同期回路ＣＳ０の動作によって微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０との合計遅延時間が減少している。
【０１１８】
一方、図３(Ｄ)から理解されるように、図３(Ｃ)のように第２の機能ブロックＭＯＤ０１に供給される第１の電源電圧ＶＤＤ００が略一定の電圧Ｖ３であるので、第２の機能ブロックＭＯＤ０１のクロックバッファＢＵＦ０１の伝播遅延時間ＴＭ０１も略一定の遅延量に維持されている。
【０１１９】
その結果、第１の機能ブロックＭＯＤ００の全伝播遅延時間ＴＭ００＋ＴＣ０＋ＴＦ０と第２の機能ブロックＭＯＤ０１の全伝播遅延時間ＴＭ０１との間にＴＭ００＋ＴＣ０＋ＴＦ０＝ＴＭ０１の関係が常に成立するように、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０の合計遅延時間を動的に制御していることが理解される。このようにして、第１の機能ブロックＭＯＤ００に供給される第２の電源電圧ＶＤＤ０１が変化しても、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のフリップフロップＭＦＦ００、ＭＦＦ０１にそれぞれ供給される第１と第２のクロック信号ＣＯＵＴ００、ＣＯＵＴ０１との間の相対位相差を低減することか理解できる。
【０１２０】
図４は、図１と図２に示した本発明の第1の実施の形態による半導体チップＣＨＩＰ０の各部の信号変化の様子を示す図である。
【０１２１】
尚、図４の例では、仮に、微調遅延段回路ＦＣ０の段数ｎ＝１６とし、遅延制御回路ＤＣＴＬ０の位相差情報デコーダＤＥＣ０に接続されたフリップフロップＦＦ０の個数ｐをｐ＝４とし、粗調遅延段回路ＣＣの段数ｍ＝５１としている。しかし、これらの変数は１またはそれ以上の任意の整数とすることができるが、段数ｎと個数ｐは２ｐ＝ｎの関係に設定すると、位相差情報ＵＤの数値が低減され、都合が良い。
【０１２２】
図４では、クロック信号ＣＯＵＴ００、ＣＯＵＴ０１の位相が比較され、その結果、第１と第２の位相差情報ＲＤ０、ＲＳ０、位相差情報ＵＤ０が変化する。
【０１２３】
図４の例では、時刻Ｔ０でクロック信号ＣＯＵＴ００、ＣＯＵＴ０１に位相差がないため、第１と第２の位相差情報ＲＤ０、ＲＳ０は初期状態のままＲＤ０＝１６’ｂ００００００００＿１０００００００、ＲＳ０＝１６‘ｂ１１１１１１１１＿００００００００となり、位相差情報デコーダＤＥＣ０のデコード結果の位相差情報ＵＤ０＝０(粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０の変更なし)となる。
【０１２４】
ところが、次回以降のクロック信号ＣＯＵＴ００、ＣＯＵＴ０１の位相比較では、クロック信号ＣＯＵＴ００の立ち上りが時刻Ｔ２、Ｔ７、Ｔ１１、Ｔ１５、Ｔ１９、Ｔ２３に対して、クロック信号ＣＯＵＴ０１の立ち上り時刻はＴ１、Ｔ６、Ｔ１０、Ｔ１４、Ｔ１８、Ｔ２２であり、クロック信号ＣＩＮ０１の位相がクロック信号ＣＯＵＴ００の位相よりも進んでいるので、第１と第２の位相差情報ＲＤ０、ＲＳ０は位相差を反映して時刻Ｔ３、Ｔ８、Ｔ１２、Ｔ１６、Ｔ２０、Ｔ２４において変化する。その結果、第１と第２の位相差情報ＲＤ０、ＲＳ０の変化を反映して位相差情報デコーダＤＥＣ０の位相差情報ＵＤ０は、時刻Ｔ３、Ｔ８、Ｔ１２、Ｔ１６、Ｔ２０、Ｔ２４の各時刻において−１、−１、−２、−２、−３、−３と変化する。
【０１２５】
位相差情報デコーダＤＥＣ０の位相差情報ＵＤ０の変化に応答して前クロックサイクルと現クロックサイクルの位相差情報ＳＰ０は、位相同期回路ＰＬＬからのクロック信号ＣＲＩＮ０に同期する時刻Ｔ５、Ｔ９、Ｔ１３、Ｔ１７、Ｔ２１、Ｔ２５において０、−１、０、−１、０、−１、０と変化する。
【０１２６】
微調遅延段回路ＦＣ０の遅延量ＴＦ０を制御する制御信号ＦＤ０は、位相差情報ＳＰ０の変化に応答して１６‘ｂ００００００００＿１０００００００、１６’ｂ００００００００＿０１００００００、…と変化をする。
【０１２７】
また、粗調遅延段回路ＣＣ０の可変遅延段ＶＵ０の遅延量を制御する制御信号ＶＦＤ０は、位相差情報ＳＰ０の変化と制御信号ＦＤ０の変化よりもクロック信号ＣＲＩＮの１サイクル遅延して、時刻Ｔ９、Ｔ１３、Ｔ１７、Ｔ２１、Ｔ２５において、２、１、０、１４、１２、９と変化する。
【０１２８】
一方、時刻Ｔ１２で、位相差情報デコーダＤＥＣ０のデコード結果の粗調遅延段回路ＣＣ０の繰り下り信号ＢＲ０がハイレベルとなり、時刻Ｔ１７で粗調遅延段回路ＣＣ０の粗調遅延段ＣＵ００〜ＣＵ０ｍ−１の段数ｍを制御する遅延制御信号ＣＤ０の値の４５から４４への減少によって、粗調遅延段回路ＣＣ０の可変遅延段ＶＵ０の伝播遅延時間を制御する制御信号ＶＦＤ０のアンダーフローを防止する。尚、遅延制御信号ＣＤ０の値の４５から４４への変更は、５１ビットの遅延制信号ＣＤ０のハイレベルのビット位置の４５ビット目から４４ビット目への変更で実行される。
【０１２９】
図４に示した制御信号の中で、位相情報ＲＳ０、ＲＤ０、ＵＤ０と繰り上り信号ＣＲ０と繰り下り信号ＢＲ０とはクロック信号ＣＯＵＴ００、ＣＯＵＴ０１に同期する一方、前クロックサイクルと現クロックサイクルの位相差情報ＳＰ０と微調遅延段回路ＦＣ０の遅延量制御信号ＦＤ０と粗調遅延段回路ＣＣ０の可変遅延段ＶＵ０の制御信号ＶＦＤ０と粗調遅延段ＣＵ００〜ＣＵ０ｍ−１の段数ｍを制御する遅延制御信号ＣＤ０とは位相同期回路ＰＬＬからのクロック信号ＣＲＩＮ０に同期する。
【０１３０】
図５は、図２に示した本発明の第1の実施の形態による半導体チップＣＨＩＰ０の粗調遅延段回路ＣＣ０の遅延制御回路ＤＣＴＬ０の位相差情報デコーダＤＥＣ０の動作を説明する図である。
【０１３１】
尚、図５の例でも、微調遅延段回路ＦＣ０の段数ｎはｎ＝１６に、遅延制御回路ＤＣＴＬ０の位相差情報デコーダＤＥＣ０に接続されたフリップフロップＦＦ０の個数ｐはｐ＝４に、それぞれ設定されている。
【０１３２】
位相差情報デコーダＤＥＣ０は、１６ビットの第２の位相差情報ＲＳ０に応答して、位相差情報ＲＳ０のビット列の１と０の変化点が８ビット位置から何ビットシフトしているかを正負符号の値ΔＵＤを出力する。この正負符号の値ΔＵＤは、次サイクルでの微調遅延段回路ＦＣ０の遅延量ＴＦ０を制御する遅延変更量ＵＤ０を決定するものである。
【０１３３】
［実施の形態２］
図６は、本発明の第２の実施の形態による半導体チップＣＨＩＰ０の構成を示す図である。
【０１３４】
図６に示す本発明の第２の実施の形態による半導体チップＣＨＩＰ０が図２に示した本発明の第１の実施の形態による半導体チップＣＨＩＰ０と相違するのは、図２に示した半導体チップＣＨＩＰ０とは、反対に図６に示す半導体チップＣＨＩＰ０では第１の機能ブロックＭＯＤ００に固定の第１の電源電圧ＶＤＤ００が供給され、第２の機能ブロックＭＯＤ０１にＤＶＦＳ制御により電圧が動的に制御される第２の電源電圧ＶＤＤ０１が供給される点である。
【０１３５】
次の相違点は、下記の点である。
【０１３６】
すなわち、図６に示す半導体チップＣＨＩＰ０では、例えば第２の機能ブロックＭＯＤ０１に供給される第２の電源電圧ＶＤＤ０１が減少して第２の機能ブロックＭＯＤ０１内部の複数の第２のバッファＢＵＦ０１の第２の伝播遅延時間ＴＭ０１が増加すると、クロック同期回路ＣＳ０の微調遅延段回路ＦＣ０の遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の遅延時間ＴＣ０の合計遅延時間が増加する。従って、第１の機能ブロックＭＯＤ００の全伝播遅延時間ＴＭ００＋ＴＣ０＋ＴＦ０の増加と第２の機能ブロックＭＯＤ０１での伝播遅延時間ＴＭ０１の増加とが一致するように、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０との合計遅延時間を動的に制御するものである。このようにして、第２の機能ブロックＭＯＤ０１に供給される第２の電源電圧ＶＤＤ０１が変化しても、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のフリップフロップＭＦＦ００、ＭＦＦ０１にそれぞれ供給される第１と第２のクロック信号ＣＯＵＴ００、ＣＯＵＴ０１との間の相対位相差を低減することか理解できる。
【０１３７】
《電源変動による遅延時間の差の吸収動作》
図７は、図６に示した本発明の第２の実施の形態による半導体チップＣＨＩＰ０においてＤＶＦＳ制御によって第２の電源電圧ＶＤＤ０１が変化する際、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０とを制御して第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のクロックバッファＢＵＦ００、ＢＵＦ０１の伝播遅延時間の差(ＴＭ００−ＴＭ０１)を吸収する動作を生滅する図である。
【０１３８】
図７(Ａ)に示すように、第２の機能ブロックＭＯＤ０１に供給される第２の電源電圧ＶＤＤ０１では全期間ＴＲＩＰ＿ＶＲ０でスイッチングリップルが生じており、時刻Ｔ０までは電圧Ｖ１を中心に振動する一方、また時刻Ｔ２以降は電圧Ｖ２を中心に数十ミリボルトの振幅で振動している。また、第２の機能ブロックＭＯＤ０１の処理負荷は時刻Ｔ０を境界に軽負荷となったと想定して、時刻Ｔ０〜Ｔ１(期間ＴＲＩＰ＿ＷＣ０)にて負荷変動リップルが生じて第２の電源電圧ＶＤＤ０１が電圧Ｖ１から電圧Ｖ０へと急激に増加している。その後の時刻Ｔ１〜Ｔ２(期間ＴＤＶＦＳ０)でＤＶＦＳ制御による第２の電源電圧ＶＤＤ０１の変化が実行され、第２の電源電圧ＶＤＤ０１が電圧Ｖ０から電圧Ｖ２へと緩やかに降下している。
【０１３９】
一方、図７(Ｃ)に示すように第１の機能ブロックＭＯＤ００に供給される第１の電源電圧ＶＤＤ００では、スイッチングリップルのみが全期間(期間ＴＲＩＰ＿ＶＲ０)にて生じており、第１の電源電圧ＶＤＤ００は電圧Ｖ３を中心に数十ミリボルトで振動している。
【０１４０】
図７(Ｂ)は、図７(Ａ)に示すように第２の機能ブロックＭＯＤ０１に供給される第２の電源電圧ＶＤＤ０１が変化する際に第２の機能ブロックＭＯＤ０１内部の変化の様子を示す図である。
【０１４１】
図７(Ｂ)から理解されるように、図７(Ａ)のように第２の電源電圧ＶＤＤ０１が減少する際に、第２の機能ブロックＭＯＤ０１のクロックバッファＢＵＦ０１の伝播遅延時間ＴＭ０１が増加している。
【０１４２】
一方、図７(Ｄ)から理解されるように、図７(Ｃ)のように第１の機能ブロックＭＯＤ００に供給される第１の電源電圧ＶＤＤ００が略一定の電圧Ｖ３であるので、第１の機能ブロックＭＯＤ００のクロックバッファＢＵＦ００の伝播遅延時間ＴＭ００は略一定の遅延量に維持されている。しかし、図７(Ｄ)のように、クロック同期回路ＣＳ０の動作によって微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０の合計遅延時間が増加しているので、第１の機能ブロックＭＯＤ００の全伝播遅延時間ＴＭ００＋ＴＣ０＋ＴＦ０が増加している。
【０１４３】
その結果、第１の機能ブロックＭＯＤ００の全伝播遅延時間ＴＭ００＋ＴＣ０＋ＴＦ０と第２の機能ブロックＭＯＤ０１の全伝播遅延時間ＴＭ０１との間にＴＭ００＋ＴＣ０＋ＴＦ０＝ＴＭ０１の関係が常に成立するように、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０の合計遅延時間を動的に制御していることが理解される。このようにして、第２の機能ブロックＭＯＤ０１に供給される第２の電源電圧ＶＤＤ０１が変化しても、第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のフリップフロップＭＦＦ００、ＭＦＦ０１にそれぞれ供給される第１と第２のクロック信号ＣＯＵＴ００、ＣＯＵＴ０１との間の相対位相差を低減することか理解できる。
【０１４４】
［実施の形態３］
図８は、本発明の第３の実施の形態による半導体チップＣＨＩＰ０の構成を示す図である。尚、半導体ＣＨＩＰ０に内蔵された位相同期回路ＰＬＬと、クロック同期回路ＣＳ０と、第１と第２の第３の機能ブロックＭＯＤ００、ＭＯＤ０１、ＭＯＤ０２との各回路は、それぞれＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとを含むＣＭＯＳ回路によって構成されている。
【０１４５】
図８に示す本発明の第３の実施の形態による半導体チップＣＨＩＰ０が図２に示した本発明の第１の実施の形態による半導体チップＣＨＩＰ０と相違するのは、図２に示した半導体チップＣＨＩＰ０と同様に図８に示す半導体チップＣＨＩＰ０では第１の機能ブロックＭＯＤ００にＤＶＦＳ制御により電圧が動的に制御される第２の電源電圧ＶＤＤ０１が供給され、第２の機能ブロックＭＯＤ０１に固定の第１の電源電圧ＶＤＤ００が供給されるだけではなく、第３の機能ブロックＭＯＤ０２にもＤＶＦＳ制御により電圧が動的に制御される第３の電源電圧ＶＤＤ０２が供給される点である。
【０１４６】
次の相違点は、下記の点である。
【０１４７】
すなわち、図８に示す半導体チップＣＨＩＰ０では、第３の機能ブロックＭＯＤ０２は第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１と同様に、クロックバッファＢＵＦ０２とフリップフロップＭＦＦ０２とから構成される。更に、図８に示す半導体チップＣＨＩＰ０は第３の機能ブロックＭＯＤ０２のための微調遅延段回路ＦＣ１、粗調遅延段回路ＣＣ１、差分シフト回路ＤＳ１、相対位相差計測回路ＲＳＭ１を含んでいる。尚、第３の機能ブロックＭＯＤ０２のための微調遅延段回路ＦＣ１、粗調遅延段回路ＣＣ１、差分シフト回路ＤＳ１、相対位相差計測回路ＲＳＭ１の構成は、第１の機能ブロックＭＯＤ００のための微調遅延段回路ＦＣ０、粗調遅延段回路ＣＣ０、差分シフト回路ＤＳ０、相対位相差計測回路ＲＳＭ０の構成と同一であるので、詳細な説明は省略する。
【０１４８】
《電源変動による遅延時間の差の吸収動作》
図９は、図８に示した本発明の第３の実施の形態による半導体チップＣＨＩＰ０においてＤＶＦＳ制御によって第３の電源電圧ＶＤＤ０２が変化する際、クロック同期回路ＣＳ１が微調遅延段回路ＦＣ１の伝播遅延時間ＴＦ１と粗調遅延段回路ＣＣ１の伝播遅延時間ＴＣ１とを制御して第２と第３の機能ブロックＭＯＤ０１、ＭＯＤ０２内部のクロックバッファＢＵＦ０１、ＢＵＦ０２の伝播遅延時間の差(ＴＭ０１−ＴＭ０２)を吸収する動作を生滅する図である。
【０１４９】
尚、図９(Ａ)、(Ｂ)、(Ｃ)、(Ｄ)には、図３(Ａ)、(Ｂ)、(Ｃ)、(Ｄ)と同様に、半導体チップＣＨＩＰ０にて、ＤＶＦＳ制御によって第２の電源電圧ＶＤＤ０１が変化する際、クロック同期回路ＣＳ０が微調遅延段回路ＦＣ０の伝播遅延時間ＴＦ０と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ０とを制御して第１と第２の機能ブロックＭＯＤ００、ＭＯＤ０１内部のクロックバッファＢＵＦ００、ＢＵＦ０１の伝播遅延時間の差(ＴＭ００−ＴＭ０１)を吸収する動作を生滅する様子が示されている。
【０１５０】
更に図９(Ｅ)に示すように、第３の機能ブロックＭＯＤ０２に供給される第３の電源電圧ＶＤＤ０２では全期間ＴＲＩＰ＿ＶＲ１でスイッチングリップルが生じており、時刻Ｔ３までは電圧Ｖ２を中心に振動する。また、第３の機能ブロックＭＯＤ０２の処理負荷は時刻Ｔ３を境界に軽負荷から重負荷に変化したと想定して、時刻Ｔ３〜Ｔ４(期間ＴＤＶＦＳ１)でＤＶＦＳ制御による第３の電源電圧ＶＤＤ０２の変化が実行され、第３の電源電圧ＶＤＤ０２が電圧Ｖ２から電圧Ｖ０へと緩やかに上昇している。その後に、時刻Ｔ４〜Ｔ５(期間ＴＲＩＰ＿ＷＣ１)にて負荷変動リップルが生じて第３の電源電圧ＶＤＤ０２が電圧Ｖ０から電圧Ｖ１へと急激に減少している。一方、また時刻Ｔ５以降は、第３の電源電圧ＶＤＤ０２が電圧Ｖ２を中心に数十ミリボルトの振幅で振動している。
【０１５１】
図９(Ｆ)は、図９(Ｅ)に示すように第３の機能ブロックＭＯＤ０２に供給される第３の電源電圧ＶＤＤ０２が変化する際に第３の機能ブロックＭＯＤ０２のための微調遅延段回路ＦＣ１の伝播遅延時間ＴＦ１と粗調遅延段回路ＣＣ１の伝播遅延時間ＴＣ１とクロックバッファＢＵＦ０２の伝播遅延時間ＴＭ０２の変化の様子を示す図である。
【０１５２】
図９(Ｆ)から理解されるように、図９(Ｅ)のように第３の電源電圧ＶＤＤ０２が増大する際に、第３の機能ブロックＭＯＤ０２のクロックバッファＢＵＦ０２の伝播遅延時間ＴＭ０２が減少するのに反比例してクロック同期回路ＣＳ１の動作によって微調遅延段回路ＦＣ１の伝播遅延時間ＴＦ１と粗調遅延段回路ＣＣ１の伝播遅延時間ＴＣ１との合計遅延時間が増加している。
【０１５３】
その結果、第３の機能ブロックＭＯＤ０２の全伝播遅延時間ＴＭ０２＋ＴＣ１＋ＴＦ１と第２の機能ブロックＭＯＤ０１の全伝播遅延時間ＴＭ０１との間にＴＭ０２＋ＴＣ１＋ＴＦ１＝ＴＭ０１の関係が常に成立するように、クロック同期回路ＣＳ１が微調遅延段回路ＦＣ１の伝播遅延時間ＴＦ１と粗調遅延段回路ＣＣ０の伝播遅延時間ＴＣ１の合計遅延時間を動的に制御していることが理解される。このようにして、第３の機能ブロックＭＯＤ０２に供給される第３の電源電圧ＶＤＤ０２が変化しても、第２と第３の機能ブロックＭＯＤ０１、ＭＯＤ０２内部のフリップフロップＭＦＦ０１、ＭＦＦ０２にそれぞれ供給される第２と第３のクロック信号ＣＯＵＴ０１、ＣＯＵＴ０２との間の相対位相差を低減することか理解できる。
【０１５４】
以上説明したように、図８に示した本発明の第３の実施の形態による半導体チップＣＨＩＰ０によれば、供給クロック源としての位相同期回路ＰＬＬから供給先の複数の機能ブロックフリップフロップまでの伝播遅延時間を略等しく設定することができるため、多数の機能ブロックを内蔵する半導体チップのタイミング設計が容易となると言う効果がある。
【０１５５】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５６】
例えば、図８に示した本発明の第３の実施の形態による半導体チップＣＨＩＰ０において、機能ブロックの個数を４個またはそれ以上として電源電圧を４種類またはそれ以上とすることができる。
【０１５７】
更に、本発明はＤＶＦＳ制御によって電源電圧が変化される際の半導体チップ内部の複数の機能ブロックの遅延時間の相違を低減できるだけではなく、半導体チップの製造プロセスによる半導体チップ内部の複数の機能ブロックの不均一性または半導体チップ内部の複数の機能ブロックの温度分布の不均一性に依存する遅延時間の相違を低減することが可能である。
【０１５８】
また更に、半導体チップＣＨＩＰ０の第１と第２と第３の電源電圧ＶＤＤ００、ＶＤＤ０１、ＶＤＤ０２は、半導体チップＣＨＩＰ０の外部から供給されるだけではなく半導体チップＣＨＩＰ０に内蔵されるオンチップ電圧レギュレータから供給されることも可能である。
【符号の説明】
【０１５９】
ＣＨＩＰ０…半導体チップ
ＰＬＬ…位相同期回路
ＶＤＤ００、ＶＤＤ０１、ＶＤＤ０２…電源電圧
ＦＣ０…微調遅延段回路
ＦＵ００〜ＦＵ０ｎ−１…単位微調遅延段
ＳＷＦ００〜ＳＷＦ０ｎ−１…経路切り換えスイッチ
ＴＦ０…微調遅延段回路ＦＣ０のクロック伝播遅延時間
ＦＤ００〜ＦＤ０ｎ−１…微調遅延段制御信号
ＤＳ０…差分シフト回路
ＳＳ０…シフト型スイッチ
ＲＳＭ０…相対位相差計測回路
ＦＤＲ０…微調遅延段調整回路
ＦＵＭ００〜ＦＵＭ０ｎ−１…単位微調遅延段
ＳＷＭ００〜ＳＷＭ０ｎ−１…経路切り換えスイッチ
ＬＳ０、ＬＳ１…レベルシフタ
ＲＤ、ＲＳ…位相差情報
ＦＦＭ００〜ＦＦＭＭ０ｎ−１…位相差情報保持フリップフロップ
ＦＵＤ００〜ＦＵＤ０ｎ−１…単位微調遅延段
ＣＣ０…粗調遅延段回路
ＶＵ０…可変遅延段回路
ＣＵ０…単位粗調遅延段回路
ＴＣ０…粗調遅延段回路ＣＣ０のクロック伝播遅延時間
ＶＦＤ０…可変遅延段制御信号
ＣＤ００〜ＣＤ０ｍ−１…粗調遅延段制御信号
ＡＢＳ０…減算回路
ＶＣＴＬ０…可変遅延段制御回路
ＣＣＴＬ０…粗調遅延段制御回路
ＣＲ０…繰り上り信号
ＢＲ０…繰り下がり信号
ＤＥ０Ｃ…位相差情報デコーダ
ＳＰ０…位相差情報
ＦＦ０…位相差情報保持用フリップフロップ
ＤＣＴＬ０…粗調遅延段制御部
ＭＯＤ０、１、２…機能ブロック
【図１】
2011061518.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011061518.tif 000009
【図８】
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【図９】
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