(57)【要約】【課題】ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる。【解決手段】シリコン基板１上のメモリ領域ＲＭに形成されたメモリ用ｎ型ＭＩＳトランジスタＱＭ１は、メモリ用ゲート電極ＧＥ１の両側壁側下に形成されたメモリ用エクステンション領域ＬＤ１を含むメモリ用ソース・ドレイン領域ＳＤ１を有している。また、ロジック領域ＲＬに形成されたロジック用ｎ型ＭＩＳトランジスタＱＬ１は、ロジック用ゲート電極ＧＥ２の両側壁側下に形成されたロジック用エクステンション領域ＬＤ２を含むロジック用ソース・ドレイン領域ＳＤ２を有する。メモリ用エクステンション領域ＬＤ１のｎ型不純物の原子量は、ロジック用エクステンション領域ＬＤ２のｎ型不純物の原子量よりも小さい。また、メモリ用ｎ型ＭＩＳトランジスタＱＭ１は、ロジック用ｎ型ＭＩＳトランジスタＱＬ１よりもチャネル面積が小さい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の第１領域に第１電界効果トランジスタを有し、前記半導体基板の第２領域に第２電界効果トランジスタを有し、
前記第１電界効果トランジスタは、
前記半導体基板上に第１ゲート絶縁膜を隔てて形成された第１ゲート電極と、
前記第１ゲート電極に平面的に重なる部分の前記第１ゲート絶縁膜直下の前記半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第１チャネル領域と、
前記第１ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型半導体領域である第１ソース・ドレイン領域とを有し、
前記第１ソース・ドレイン領域は、平面的に見て、前記第１ゲート電極に近い位置に配置された第１低濃度領域と、遠い位置に配置された第１高濃度領域とを有し、
前記第２電界効果トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を隔てて形成された第２ゲート電極と、
前記第２ゲート電極に平面的に重なる部分の前記第２ゲート絶縁膜直下の前記半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第２チャネル領域と、
前記第２ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型半導体領域である第２ソース・ドレイン領域とを有し、
前記第２ソース・ドレイン領域は、平面的に見て、前記第２ゲート電極に近い位置に配置された第２低濃度領域と、遠い位置に配置された第２高濃度領域とを有し、
前記第１低濃度領域に主に含まれるｎ型不純物原子の原子量は、前記第２低濃度領域に主に含まれるｎ型不純物原子の原子量よりも小さく、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記第２電界効果トランジスタの前記第２チャネル領域のうち、前記第２ゲート電極に平面的に重なる領域の面積よりも小さいことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１電界効果トランジスタの前記第１低濃度領域のｎ型不純物濃度は、前記第２電界効果トランジスタの前記第２低濃度領域のｎ型不純物濃度よりも低いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１電界効果トランジスタの前記第１低濃度領域に主に含まれるｎ型不純物原子はリンであることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第２電界効果トランジスタの前記第２低濃度領域に主に含まれるｎ型不純物原子はヒ素であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１電界効果トランジスタの前記第１低濃度領域のｎ型不純物濃度は、１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下であることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１電界効果トランジスタは、更に、
前記第１ソース・ドレイン領域の前記第１低濃度領域を内包するようにして前記半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第１ハロー領域を有し、
前記第２電界効果トランジスタは、更に、
前記第２ソース・ドレイン領域の前記第２低濃度領域を内包するようにして前記半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第２ハロー領域を有し、
前記第１ハロー領域のホウ素の濃度は、前記第２ハロー領域のホウ素の濃度よりも低いことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１電界効果トランジスタの前記第１高濃度領域に主に含まれるｎ型不純物原子の原子量は、前記第２電界効果トランジスタの前記第２高濃度領域に主に含まれるｎ型不純物原子の原子量よりも小さいことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第１電界効果トランジスタの前記第１高濃度領域のｎ型不純物濃度は、前記第２電解効果トランジスタの前記第２高濃度領域のｎ型不純物濃度よりも低いことを特徴とする半導体装置。
【請求項９】
請求項８記載の半導体装置において、
前記第１電界効果トランジスタの前記第１高濃度領域に主に含まれるｎ型不純物原子はリンであることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第２電界効果トランジスタの前記第２高濃度領域に主に含まれるｎ型不純物原子はヒ素であることを特徴とする半導体装置。
【請求項１１】
半導体基板の第１領域に第１電界効果トランジスタを有し、前記半導体基板の第２領域に第２電界効果トランジスタを有し、
前記第１電界効果トランジスタは、
前記半導体基板上に第１ゲート絶縁膜を隔てて形成された第１ゲート電極と、
前記第１ゲート電極に平面的に重なる部分の前記第１ゲート絶縁膜直下の前記半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第１チャネル領域と、
前記第１ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型半導体領域である第１ソース・ドレイン領域とを有し、
前記第１ソース・ドレイン領域は、第１高濃度領域を有し、
前記第２電界効果トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を隔てて形成された第２ゲート電極と、
前記第２ゲート電極に平面的に重なる部分の前記第２ゲート絶縁膜直下の前記半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第２チャネル領域と、
前記第２ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型半導体領域である第２ソース・ドレイン領域とを有し、
前記第２ソース・ドレイン領域は、平面的に見て、前記第２ゲート電極に近い位置に配置された低濃度領域と、遠い位置に配置された第２高濃度領域とを有し、
前記第１ソース・ドレイン領域が有する前記第１高濃度領域のｎ型不純物濃度は、少なくとも、前記第２ソース・ドレイン領域の前記低濃度領域のｎ型不純物濃度よりも高く、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記第２電界効果トランジスタの前記第２チャネル領域のうち、前記第２ゲート電極に平面的に重なる領域の面積よりも小さいことを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記第１電界効果トランジスタの前記第１高濃度領域は、平面的に見て、前記第１ゲート電極の側方に達するようにして配置されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第２電界効果トランジスタの前記低濃度領域に主に含まれるｎ型不純物原子はヒ素であることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１電界効果トランジスタは、更に、
前記第１ソース・ドレイン領域の前記第１高濃度領域の前記第１ゲート電極側の端部に接するようにして前記半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第１ハロー領域を有し、
前記第２電界効果トランジスタは、更に、
前記第２ソース・ドレイン領域の前記低濃度領域を内包するようにして前記半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第２ハロー領域を有し、
前記第１ハロー領域のｐ型不純物濃度は、前記第２ハロー領域のｐ型不純物濃度よりも低いことを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１電界効果トランジスタの前記第１高濃度領域に主に含まれるｎ型不純物原子の原子量は、前記第２電界効果トランジスタの前記第２高濃度領域に主に含まれるｎ型不純物原子の原子量よりも小さいことを特徴とする半導体装置。
【請求項１６】
請求項１５記載の半導体装置において、
前記第１電界効果トランジスタの前記第１高濃度領域のｎ型不純物濃度は、前記第２電界効果トランジスタの前記第２高濃度領域のｎ型不純物濃度よりも低いことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記第１電界効果トランジスタの前記第１ソース・ドレイン領域に主に含まれるｎ型不純物原子はリンであることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第２電界効果トランジスタの前記第２高濃度領域に主に含まれるｎ型不純物原子はヒ素であることを特徴とする半導体装置。
【請求項１９】
請求項１０または請求項１８記載の半導体装置において、
前記第１電界効果トランジスタは、ＳＲＡＭを構成するトランジスタであり、
前記第２電界効果トランジスタは、アナログ回路またはロジック回路を構成するトランジスタであることを特徴とする半導体装置。
【請求項２０】
請求項１０または請求項１８記載の半導体装置において、
前記第１電界効果トランジスタは、ＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタであり、
前記第２電界効果トランジスタは、ロジック回路、デジタル信号処理回路、または、入出力回路を構成するトランジスタであることを特徴とする半導体装置。
【請求項２１】
請求項１０または請求項１８記載の半導体装置において、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記半導体装置が有する電界効果トランジスタのなかで最も小さいことを特徴とする半導体装置。
【請求項２２】
半導体基板上の第１領域に第１電界効果トランジスタを形成し、第２領域に第２電界効果トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１電界効果トランジスタを形成する工程は、
（ａ）前記半導体基板の前記第１領域にホウ素をイオン注入することで、ｐ型半導体領域である第１チャネル領域を形成する工程と、
（ｂ）前記第１チャネル領域を含む前記半導体基板を覆うようにして、第１ゲート絶縁膜を隔てて第１ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極の両側壁側下の前記半導体基板に、ｎ型半導体領域である第１ソース・ドレイン領域を形成する工程とを有し、
前記（ｃ）工程では、イオン注入によって、平面的に見て前記第１ゲート電極に近い位置に第１低濃度領域を形成し、遠い位置に第１高濃度領域を形成することで、前記第１低濃度領域および前記第１高濃度領域からなる前記第１ソース・ドレイン領域を形成し、
前記第２電界効果トランジスタを形成する工程は、
（ｄ）前記半導体基板の前記第２領域にホウ素をイオン注入することで、ｐ型半導体領域である第２チャネル領域を形成する工程と、
（ｅ）前記第２チャネル領域を含む前記半導体基板を覆うようにして、第２ゲート絶縁膜を隔てて第２ゲート電極を形成する工程と、
（ｆ）前記第２ゲート電極の両側壁側下の前記半導体基板に、ｎ型半導体領域である第２ソース・ドレイン領域を形成する工程とを有し、
前記（ｆ）工程では、イオン注入によって、平面的に見て前記第２ゲート電極に近い位置に第２低濃度領域を形成し、遠い位置に第２高濃度領域を形成することで、前記第２低濃度領域および前記第２高濃度領域からなる前記第２ソース・ドレイン領域を形成し、
前記（ｃ）工程では、前記（ｆ）工程において前記第２低濃度領域を形成するためにイオン注入するｎ型不純物原子の原子量よりも小さい原子量のｎ型不純物原子をイオン注入することで、前記第１低濃度領域を形成し、
前記（ｂ）および前記（ｅ）工程では、前記第１チャネル領域のうち、前記第１ゲート電極と平面的に重なる領域の面積が、前記第２チャネル領域のうち、前記第２ゲート電極と平面的に重なる領域の面積よりも小さくなるように加工することを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記（ｆ）工程において前記第２電界効果トランジスタの前記第２低濃度領域を形成するためにイオン注入するｎ型不純物原子のドーズ量よりも小さいドーズ量でｎ型不純物原子をイオン注入することで、前記第１電界効果トランジスタの前記第１低濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記（ｃ）工程では、ｎ型不純物原子としてリンをイオン注入することで、前記第１電界効果トランジスタの前記第１低濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記（ｆ）工程では、ｎ型不純物原子としてヒ素をイオン注入することで、前記第２電界効果トランジスタの前記第２低濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５記載の半導体装置の製造方法において、
前記（ｃ）工程では、１×１０１３ｃｍ−２以上、１×１０１４ｃｍ−２以下のドーズ量でリンをイオン注入することで、前記第１電界効果トランジスタの前記第１低濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６記載の半導体装置の製造方法において、
前記第１電界効果トランジスタを形成する工程は、更に、
（ｇ）前記半導体基板の前記第１領域にホウ素をイオン注入することで、前記第１低濃度領域を内包するような形状のｐ型半導体領域である第１ハロー領域を形成し、
前記第２電界効果トランジスタを形成する工程は、更に、
（ｈ）前記半導体基板の前記第２領域にホウ素をイオン注入することで、前記第２低濃度領域を内包するような形状のｐ型半導体領域である第２ハロー領域を形成し、
前記（ｇ）工程では、前記（ｈ）工程において前記第２電界効果トランジスタの前記第２ハロー領域を形成するためにイオン注入するホウ素のドーズ量よりも小さいドーズ量でホウ素をイオン注入することで、前記第１電界効果トランジスタの前記第１ハロー領域を形成することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２７記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記（ｆ）工程において前記第２電界効果トランジスタの前記第２高濃度領域を形成するためにイオン注入するｎ型不純物原子の原子量よりも小さい原子量のｎ型不純物原子をイオン注入することで、前記第１電界効果トランジスタの前記第１高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記（ｆ）工程において前記第２電界効果トランジスタの前記第２高濃度領域を形成するためにイオン注入するｎ型不純物原子のドーズ量よりも小さいドーズ量でｎ型不純物原子をイオン注入することで、前記第１電界効果トランジスタの前記第１高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、
前記（ｃ）工程では、ｎ型不純物原子としてリンをイオン注入することで、前記第１電界効果トランジスタの前記第１高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０記載の半導体装置の製造方法において、
前記（ｆ）工程では、ｎ型不純物原子としてヒ素をイオン注入することで、前記第２電界効果トランジスタの前記第２高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項３２】
半導体基板上の第１領域に第１電界効果トランジスタを形成し、第２領域に第２電界効果トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１電界効果トランジスタを形成する工程は、
（ａ）前記半導体基板の前記第１領域にホウ素をイオン注入することで、ｐ型半導体領域である第１チャネル領域を形成する工程と、
（ｂ）前記第１チャネル領域を含む前記半導体基板を覆うようにして、第１ゲート絶縁膜を隔てて第１ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極の両側壁側下の前記半導体基板に、イオン注入によって、ｎ型半導体領域である第１ソース・ドレイン領域を形成する工程とを有し、
前記（ｃ）工程では、イオン注入によって、第１高濃度領域を形成することで、前記第１高濃度領域からなる前記第１ソース・ドレイン領域を形成し、
前記第２電界効果トランジスタを形成する工程は、
（ｄ）前記半導体基板の前記第２領域にホウ素をイオン注入することで、ｐ型半導体領域である第２チャネル領域を形成する工程と、
（ｅ）前記第２チャネル領域を含む前記半導体基板を覆うようにして、第２ゲート絶縁膜を隔てて第２ゲート電極を形成する工程と、
（ｆ）前記第２ゲート電極の両側壁側下の前記半導体基板に、ｎ型半導体領域である第２ソース・ドレイン領域を形成する工程とを有し、
前記（ｆ）工程では、イオン注入によって、平面的に見て前記第２ゲート電極に近い位置に低濃度領域を形成し、遠い位置に第２高濃度領域を形成することで、前記低濃度領域および前記第２高濃度領域からなる前記第２ソース・ドレイン領域を形成し、
前記（ｃ）工程では、少なくとも、前記（ｆ）工程において形成する前記第２ソース・ドレイン領域の前記低濃度領域のｎ型不純物濃度よりも高いｎ型不純物濃度となるように、前記第１高濃度領域を形成し、
前記（ｂ）および前記（ｅ）工程では、前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積が、前記第２チャネル領域のうち、前記第２ゲート電極に平面的に重なる領域の面積よりも小さくなるように加工することを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記半導体基板に対して斜めにイオン注入を施すことで、平面的に見て前記第１ゲート電極の側方に達するように、前記第１電界効果トランジスタの前記第１高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３３記載の半導体装置の製造方法において、
前記（ｆ）工程では、ｎ型不純物原子としてヒ素をイオン注入することで、前記第２電界効果トランジスタの前記低濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３４記載の半導体装置の製造方法において、
前記第１電界効果トランジスタを形成する工程は、更に、
（ｇ）前記半導体基板の前記第１領域にホウ素イオンを注入することで、前記第１高濃度領域の前記第１ゲート電極側の端部に接するような形状のｐ型半導体領域である第１ハロー領域を形成し、
前記第２電界効果トランジスタを形成する工程は、更に、
（ｈ）前記半導体基板の前記第２領域にホウ素をイオン注入することで、前記低濃度領域を内包するような形状のｐ型半導体領域である第２ハロー領域を形成し、
前記（ｇ）工程では、前記（ｈ）工程において前記第２ハロー領域を形成するためにイオン注入するホウ素のドーズ量よりも小さいドーズ量でホウ素をイオン注入することで、前記第１ハロー領域を形成することを特徴とする半導体装置の製造方法。
【請求項３６】
請求項３５記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記（ｆ）工程において前記第２電界効果トランジスタの前記第２高濃度領域を形成するためにイオン注入するｎ型不純物の原子量よりも小さい原子量のｎ型不純物をイオン注入することで、前記第１電界効果トランジスタの前記第１高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項３７】
請求項３６記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記（ｆ）工程において前記第２電界効果トランジスタの前記第２高濃度領域を形成するためにイオン注入するｎ型不純物原子のドーズ量よりも小さいドーズ量でｎ型不純物原子をイオン注入することで、前記第１電界効果トランジスタの前記第１高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項３８】
請求項３７記載の半導体装置の製造方法において、
前記（ｃ）工程では、ｎ型不純物原子としてリンをイオン注入することで、前記第１電界効果トランジスタの前記第１高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項３９】
請求項３８記載の半導体装置の製造方法において、
前記（ｆ）工程では、ｎ型不純物原子としてヒ素をイオン注入することで、前記第２電界効果トランジスタの前記第２高濃度領域を形成することを特徴とする半導体装置の製造方法。
【請求項４０】
請求項２２または請求項３２記載の半導体装置の製造方法において、
前記第１電界効果トランジスタは、ＳＲＡＭを構成するトランジスタとして形成し、
前記第２電界効果トランジスタは、アナログ回路またはロジック回路を構成するトランジスタとして形成することを特徴とする半導体装置の製造方法。
【請求項４１】
請求項２２または請求項３２記載の半導体装置の製造方法において、
前記第１電界効果トランジスタは、ＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタとして形成し、
前記第２電界効果トランジスタは、ロジック回路、デジタル信号処理回路、または、入出力回路を構成するトランジスタとして形成することを特徴とする半導体装置の製造方法。
【請求項４２】
請求項２２または請求項３２記載の半導体装置の製造方法において、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記半導体装置が有する電界効果トランジスタのなかで最も小さくなるようにして、前記第１電界効果トランジスタを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳ型電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置は、ＭＩＳ（Metal Insulator Semiconductor）構造を有する電界効果トランジスタ（Field Effect Transistor：ＦＥＴとも言う）などの半導体素子や、それらを結線する多層配線を半導体基板上に形成することで構成される。このようなＭＩＳ型電界効果トランジスタ（以下、単にＭＩＳトランジスタと記す）は、その基本構造として、半導体基板上にゲート絶縁膜を隔てて配置されたゲート電極と、その側方下部の半導体基板に形成されたソース・ドレイン領域を有する。このようなＭＩＳトランジスタは、半導体基板のウェル内に形成される。また、ソース・ドレイン領域においては、そのゲート電極側の端部に、不純物濃度が低く、かつ、基板表面からの深さが浅いエクステンション領域を有する、所謂ＬＤＤ（Lightly Doped Drain）構造などがある。また、ＭＩＳトランジスタのパンチスルーを抑制するために、半導体基板内においてエクステンション領域を囲むようにして配置された、エクステンション領域とは逆導電型（ウェルと同じ導電型）のハロー領域を有する構造もある。
【０００３】
例えば、特開２００７−２５１１７３号公報（特許文献１）には、Ｎチャネル型ＭＯＳトランジスタにおいて、メモリセル部では燐を含むｎ型半導体領域（エクステンション領域に相当）を形成し、周辺回路部では砒素を含むｎ型半導体領域を形成する技術が開示されている。
【０００４】
また、例えば、特開２００８−３００５０５号公報（特許文献２）には、第１の閾値電圧を有するＮＭＯＳＦＥＴのエクステンション注入のイオン種としてリンイオンを注入し、第一の閾値電圧よりも低い第二の閾値電圧を有するＮＭＯＳＦＥＴのエクステンション注入のイオン種としてヒ素イオンを注入する技術が開示されている。
【０００５】
また、例えば、特開２００３−１００９０２号公報（特許文献３）には、ＮＭＯＳトランジスタのエクステンション領域としてＮ型不純物層を形成する際に、まず低電圧ＮＭＯＳ領域にヒ素をイオン注入し、その後、低電圧ＮＭＯＳ領域と、高電圧ＮＭＯＳ領域とに対してヒ素をイオン注入する技術が開示されている。
【０００６】
また、例えば、特開平９−３６３６５号公報（特許文献４）には、内部回路のＭＯＳトランジスタはエクステンション領域を有するＬＤＤ構造とし、入出力回路部のＭＯＳトランジスタはエクステンション領域を有さないＳＤ（Single Drain）構造とする技術が開示されている。
【０００７】
また、例えば、特開２００３−５９９４１号公報（特許文献５）には、低濃度エクステンション領域のＮ−領域を除いたソース／ドレイン領域、つまりＮ＋領域下部に接触するように、Ｐ型の不純物が高濃度に導入されたＰ＋領域が設けられ、Ｐ＋領域は少なくともＮ−領域の境目部分下に位置するように構成された構造とする技術が開示されている。
【０００８】
また、例えば、非特許文献１では、ＭＩＳ型トランジスタを形成する場合に、ソース・ドレインエクステンション注入により導入された欠陥が、チャネル不純物分布を変調し得ることに言及している。
【０００９】
また、例えば、非特許文献２では、離散不純物の影響でゲート長、ゲート幅が小さいデバイスで、特性ばらつきが拡大することに言及している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２５１１７３号公報
【特許文献２】特開２００８−３００５０５号公報
【特許文献３】特開２００３−１００９０２号公報
【特許文献４】特開平９−３６３６５号公報
【特許文献５】特開２００３−５９９４１号公報
【非特許文献】
【００１１】
【非特許文献１】「ジャパニーズ・ジャーナル・オブ・アプライド・フィジクス・パート１（Japanese Journal of Applied Physics Part1）」，２０００年，第３９巻，ｐｐ．２１３６−２１４０
【非特許文献２】「アイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイシーズ（IEEE TRANSACTIONS ON ELECTRON DEVICES）」，１９９８年，第４５巻，ｐｐ．２９０５−２９１３
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明者の検討によれば、次のことが分かった。
【００１３】
ＭＩＳトランジスタを有する半導体装置は、次のようにして製造することができる。即ち、半導体基板に素子分離領域を形成し、素子分離領域で規定された活性領域に、ＭＩＳトランジスタの閾値を調整するためのチャネルドープイオン注入を行ってから、ゲート絶縁膜およびゲート電極を形成する。それから、ゲート電極をマスクにしてイオン注入によりＬＤＤ用のエクステンション領域とハロー領域とを形成してから、ゲート電極の側壁上に側壁絶縁膜を形成し、ゲート電極および側壁絶縁膜をマスクにしてイオン注入により、エクステンション領域よりも高不純物濃度の拡散層を形成する。このように、エクステンション領域と高濃度領域とからなるソース・ドレイン領域を形成する。その後、ソース・ドレイン領域およびゲート電極の上部にサリサイドプロセスにより金属シリサイド層を形成する。
【００１４】
一般に、電子をキャリアとして用いるｎチャネル型ＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）では、閾値電圧を調整するためのチャネルドープイオン種としてホウ素（Ｂ）を用いる。しかしながら、ホウ素をイオン注入した場合、実際に形成したｎ型ＭＩＳトランジスタの閾値電圧のばらつきが、チャネル中の離散不純物で説明される閾値電圧のばらつきよりも大きな値を示すことが分かっている。更に、ｎ型ＭＩＳトランジスタにおけるチャネル長またはチャネル幅が短くなるほど、換言すればチャネル面積が小さくなるほど（ｎ型ＭＩＳトランジスタが微細化されるほど）、上記のような閾値電圧のばらつきが大きくなることが、本発明者の検討により明らかになった。
【００１５】
そこで本発明者は、一般的な手法で形成したｎ型ＭＩＳトランジスタの閾値電圧のばらつきが、チャネルドープ不純物の分布の離散性で計算される閾値電圧のばらつきよりも大きな値を示す理由について更に検討したところ、以下のことが分かった。
【００１６】
上述のようなＬＤＤ構造のソース・ドレイン領域におけるエクステンション領域や、ハロー領域は、構造上、チャネル領域に近い箇所に配置される。従って、エクステンション領域やハロー領域を形成する際には、チャネル領域に近い箇所にイオン注入を施すことになる。ここで、ｎ型ＭＩＳトランジスタのエクステンション領域はｎ型導電型であり、ドナー不純物として、通常ヒ素（Ａｓ）イオンを注入する。ドナーとなる不純物はＶ族元素やＶＩ族元素など多々あるが、プロセスの特性上、抵抗値を最も低減し易いヒ素イオンを用いる。
【００１７】
この時、ヒ素イオンをシリコンからなる半導体基板に打ち込むと、そのヒ素イオンがシリコンの結晶サイトに入り、シリコン原子を弾き出す。弾き出されたシリコン原子が余剰なエネルギーを有していれば、更に、他の格子シリコンを弾き出す。このように、半導体基板にイオン注入を施すと、ドーパントによって弾き出された格子間シリコンを生じさせ得る。これは、ヒ素イオンの注入に限らず、イオン注入工程によって起こり得る現象である。
【００１８】
特に、チャネル領域に近いエクステンション領域を形成する際には、イオン注入によって生じた格子間シリコンはチャネル領域に拡散し、チャネル領域に導入した不純物プロファイルを変動させ易いことが分かった。即ち、上記のような本発明者の検討により、チャネル領域近傍へのイオン注入による格子間シリコンの発生によって不純物プロファイルを変動させることが、閾値電圧のばらつきの原因になっていることが明らかになった。この現象は、チャネル面積が小さいＭＩＳトランジスタほど、ばらつきが大きくなるという本発明者の検証結果を説明することができる。なぜなら、チャネル面積が小さいＭＩＳトランジスタほど、チャネル領域近傍のエクステンション領域から拡散してくる格子間シリコンの影響を受け易いからである。
【００１９】
更に、本発明者の更なる検討では、上述のような閾値電圧のばらつきが、チャネル領域にホウ素を導入したｎ型ＭＩＳトランジスタにおいてより顕著に見られるという現象も、格子間シリコンの影響によって説明することができる。即ち、ヒ素やリンなどのドナー不純物は原子空孔を介して拡散するのに対して、ｎ型ＭＩＳトランジスタの閾値電圧調整用にチャネル領域に導入したアクセプタ不純物であるホウ素は、格子間シリコンを介して拡散することが分かっている。従って、注入不純物の活性化工程などで要する熱処理の際に拡散する格子間シリコンと共に、閾値調整用に導入したホウ素も拡散してしまうことが考えられる。このような理由から、チャネル不純物プロファイルの変動による閾値電圧のばらつきは、ｎ型ＭＩＳトランジスタにおいて、より顕著に発生し得ることが分かった。
【００２０】
以上のように、エクステンション領域やハロー領域へのイオン注入によって格子間シリコンが生じ、その格子間シリコンが近傍のチャネル領域に拡散することで、チャネル不純物プロファイルを変動させることが、閾値電圧のばらつきの原因となっていることが、本発明者の検討により明らかになった。そして、この閾値電圧のばらつきの課題は、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいて顕著に現れることが分かった。
【００２１】
そこで、本発明の目的は、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる技術を提供することにある。
【００２２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２３】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２４】
半導体基板の第１領域に第１電界効果トランジスタを有し、半導体基板の第２領域に第２電界効果トランジスタを有する半導体装置である。第１電界効果トランジスタは、半導体基板上に第１ゲート絶縁膜を隔てて形成された第１ゲート電極と、第１ゲート電極に平面的に重なる部分の第１ゲート絶縁膜直下の半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第１チャネル領域と、第１ゲート電極の両側壁側下の半導体基板に形成された、ｎ型半導体領域である第１ソース・ドレイン領域とを有する。第１ソース・ドレイン領域は、平面的に見て、第１ゲート電極に近い位置に配置された第１低濃度領域と、遠い位置に配置された第１高濃度領域とを有する。第２電界効果トランジスタは、半導体基板上に第２ゲート絶縁膜を隔てて形成された第２ゲート電極と、第２ゲート電極に平面的に重なる部分の第２ゲート絶縁膜直下の半導体基板に形成されたｐ型半導体領域であり、ホウ素を含む第２チャネル領域と、第２ゲート電極の両側壁側下の半導体基板に形成された、ｎ型半導体領域である第２ソース・ドレイン領域とを有する。第２ソース・ドレイン領域は、平面的に見て、第２ゲート電極に近い位置に配置された第２低濃度領域と、遠い位置に配置された第２高濃度領域とを有する。第１低濃度領域に主に含まれるｎ型不純物原子の原子量は、第２低濃度領域に主に含まれるｎ型不純物原子の原子量よりも小さく、第１電界効果トランジスタの第１チャネル領域のうち、第１ゲート電極に平面的に重なる領域の面積は、第２電界効果トランジスタの第２チャネル領域のうち、第２ゲート電極に平面的に重なる領域の面積よりも小さい。
【発明の効果】
【００２５】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００２６】
即ち、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の要部平面図である。
【図３】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】本発明の実施の形態２である半導体装置の要部断面図である。
【図１７】本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】本発明の実施の形態３である半導体装置の要部平面図である。
【図２３】本発明の実施の形態３である他の半導体装置の要部平面図である。
【図２４】本発明の実施の形態３である更に他の半導体装置の要部平面図である。
【発明を実施するための形態】
【００２８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
本実施の形態１の半導体装置について、図１を参照して説明する。本実施の形態１の半導体装置は、単結晶シリコンからなるシリコン基板（半導体基板）１上に形成された複数のＭＩＳトランジスタ（電界効果トランジスタ）を有する。そのうち、図１には、メモリ領域（第１領域）ＲＭに形成されたメモリ用ｎ型ＭＩＳトランジスタ（第１電界効果トランジスタ）ＱＭ１、ロジック領域（第２領域）ＲＬに形成されたロジック用ｎ型ＭＩＳトランジスタ（第２電界効果トランジスタ）ＱＬ１、および、入出力領域（第２領域）ＲＰに形成された入出力用ｎ型ＭＩＳトランジスタ（第２電界効果トランジスタ）ＱＰ１の要部断面図を示している。シリコン基板１は、浅溝の中に酸化シリコン膜を埋め込んだ構造（ＳＴＩ：Shallow Trench Isolation構造）の分離部２によって活性領域が規定され、その活性領域に各トランジスタが形成されている。より具体的には、メモリ領域ＲＭの活性領域にはｐ型の半導体領域であるｐウェルＰＷ１が形成され、そこにメモリ用ｎ型ＭＩＳトランジスタＱＭ１が形成されている。同様に、ロジック領域ＲＬの活性領域にはｐウェルＰＷ２が形成され、そこにロジック用ｎ型ＭＩＳトランジスタＱＬ１が形成されている。また、入出力領域ＲＰの活性領域にはｐウェルＰＷ３が形成され、そこに入出力用ｎ型ＭＩＳトランジスタＱＰ１が形成されている。
【００３０】
シリコン基板１のメモリ領域ＲＭに配置されたメモリ用ｎ型ＭＩＳトランジスタＱＭ１は、構成要素として、メモリ用ゲート絶縁膜（第１ゲート絶縁膜）ＧＩ１、メモリ用ゲート電極（第１ゲート電極）ＧＥ１、メモリ用チャネル領域（第１チャネル領域）ＣＨ１、メモリ用ソース・ドレイン領域（第１ソース・ドレイン領域）ＳＤ１、および、メモリ用ハロー領域（第１ハロー領域）ＨＬ１を有している。また、メモリ用ソース・ドレイン領域ＳＤ１は、メモリ用高濃度領域（第１高濃度領域）ＨＤ１とメモリ用エクステンション領域（第１低濃度領域）ＬＤ１とを有している。上記各構成要素は、以下で説明するような構造で配置されている。
【００３１】
メモリ用ゲート電極ＧＥ１は、メモリ用ゲート絶縁膜ＧＩ１を隔てて、シリコン基板１上に形成されている。メモリ用ゲート絶縁膜ＧＩ１は、例えば酸化シリコンを主体とする絶縁膜などからなる。また、メモリ用ゲート電極ＧＥ１は、例えば不純物をドーピングした、抵抗値の低い多結晶シリコンを主体とする導体膜などからなる。
【００３２】
メモリ領域ＲＭのシリコン基板１におけるｐウェルＰＷ１であって、メモリ用ゲート電極ＧＥ１の下部に位置する領域を、メモリ用チャネル領域ＣＨ１と称する。言い換えれば、メモリ用ゲート電極ＧＥ１に平面的に重なる部分のメモリ用ゲート絶縁膜ＧＩ１直下のシリコン基板１に、メモリ用チャネル領域ＣＨ１が配置されている。メモリ用チャネル領域ＣＨ１は、メモリ用ｎ型ＭＩＳトランジスタＱＭ１の閾値電圧を調整することを目的としてドーピングされたホウ素を含むような、ｐ型導電型の半導体領域である。
【００３３】
メモリ用ソース・ドレイン領域ＳＤ１は、メモリ用ゲート電極ＧＥ１の両側壁側下のシリコン基板１におけるｐウェルＰＷ１に形成されている。このメモリ用ソース・ドレイン領域ＳＤ１は、当該ｐウェルＰＷ１に形成されたｎ型導電型の半導体領域である。そして、メモリ用ソース・ドレイン領域ＳＤ１は、メモリ用高濃度領域ＨＤ１と、メモリ用エクステンション領域ＬＤ１とを有している。ここで、メモリ用エクステンション領域ＬＤ１は、シリコン基板１の表面を平面的に見てメモリ用ゲート電極ＧＥ１に近い位置に配置され、メモリ用高濃度領域ＨＤ１は、メモリ用ゲート電極ＧＥ１に遠い位置に配置されている。また、メモリ用エクステンション領域ＬＤ１とメモリ用高濃度領域ＨＤ１とは、同じｎ型導電型の半導体領域としてメモリ用ソース・ドレイン領域ＳＤ１を構成しているが、その不純物濃度は、メモリ用エクステンション領域ＬＤ１の方が、メモリ用高濃度領域ＨＤよりも低い。また、シリコン基板１の主面から見た各領域の深さは、メモリ用エクステンション領域ＬＤ１の深さの方が、メモリ用高濃度領域ＨＤ１の深さよりも浅い。メモリ用ソース・ドレイン領域ＳＤ１にドープされた不純物種や、具体的な不純物濃度に関しては、後に詳しく説明する。
【００３４】
メモリ用ハロー領域ＨＬ１は、メモリ領域ＲＭのｐウェルＰＷ１内において、メモリ用ソース・ドレイン領域ＳＤ１のメモリ用エクステンション領域ＬＤ１を内包するようにして形成されている。このメモリ用ハロー領域ＨＬ１は、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のパンチスルーを抑制するために形成されている。メモリ用ハロー領域ＨＬ１は、メモリ用チャネル領域ＣＨ１と同じく、ホウ素を不純物として含むようなｐ型の半導体領域である。
【００３５】
以上が、本実施の形態１の半導体装置が有するメモリ用ｎ型ＭＩＳトランジスタＱＭ１の基本構造である。メモリ用ｎ型ＭＩＳトランジスタＱＭ１は、例えばＳＲＡＭ（Static Random Access Memory）などを構成するｎチャネル型のＭＩＳトランジスタである。
【００３６】
シリコン基板１のロジック領域ＲＬに配置されたロジック用ｎ型ＭＩＳトランジスタＱＬ１は、構成要素として、ロジック用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩ２、ロジック用ゲート電極（第２ゲート電極）ＧＥ２、ロジック用チャネル領域（第２チャネル領域）ＣＨ２、ロジック用ソース・ドレイン領域（第２ソース・ドレイン領域）ＳＤ２、および、ロジック用ハロー領域（第２ハロー領域）ＨＬ２を有している。また、ロジック用ソース・ドレイン領域ＳＤ２は、ロジック用高濃度領域（第２高濃度領域）ＨＤ２とロジック用エクステンション領域（第２低濃度領域）ＬＤ２とを有している。上記各構成要素は、以下で説明するような構造で配置されている。
【００３７】
ロジック用ゲート電極ＧＥ２は、ロジック用ゲート絶縁膜ＧＩ２を隔てて、シリコン基板１上に形成されている。ロジック用ゲート絶縁膜ＧＩ２は、例えば酸化シリコンを主体とする絶縁膜などからなる。また、ロジック用ゲート電極ＧＥ２は、例えば不純物をドーピングした、抵抗値の低い多結晶シリコンを主体とする導体膜などからなる。
【００３８】
ロジック領域ＲＬのシリコン基板１におけるｐウェルＰＷ２であって、ロジック用ゲート電極ＧＥ２の下部に位置する領域を、ロジック用チャネル領域ＣＨ２と称する。言い換えれば、ロジック用ゲート電極ＧＥ２に平面的に重なる部分のロジック用ゲート絶縁膜ＧＩ２直下のシリコン基板１に、ロジック用チャネル領域ＣＨ２が配置されている。ロジック用チャネル領域ＣＨ２は、ロジック用ｎ型ＭＩＳトランジスタＱＬ１の閾値電圧を調整することを目的としてドーピングされたホウ素を含むような、ｐ型導電型の半導体領域である。
【００３９】
ロジック用ソース・ドレイン領域ＳＤ２は、ロジック用ゲート電極ＧＥ２の両側壁側下のシリコン基板１におけるｐウェルＰＷ２に形成されている。このロジック用ソース・ドレイン領域ＳＤ２は、当該ｐウェルＰＷ２に形成されたｎ型導電型の半導体領域である。そして、ロジック用ソース・ドレイン領域ＳＤ２は、ロジック用高濃度領域ＨＤ２と、ロジック用エクステンション領域ＬＤ２とを有している。ここで、ロジック用エクステンション領域ＬＤ２は、シリコン基板１の表面を平面的に見てロジック用ゲート電極ＧＥ２に近い位置に配置され、ロジック用高濃度領域ＨＤ２は、ロジック用ゲート電極ＧＥ２に遠い位置に配置されている。また、ロジック用エクステンション領域ＬＤ２とロジック用高濃度領域ＨＤ２とは、同じｎ型導電型の半導体領域としてロジック用ソース・ドレイン領域ＳＤ２を構成しているが、その不純物濃度は、ロジック用エクステンション領域ＬＤ２の方が、ロジック用高濃度領域ＨＤ２よりも低い。また、シリコン基板１の主面から見た各領域の深さは、ロジック用エクステンション領域ＬＤ２の深さの方が、ロジック用高濃度領域ＨＤ２の深さよりも浅い。ロジック用ソース・ドレイン領域ＳＤ２にドープされた不純物種に関しては、後に詳しく説明する。
【００４０】
ロジック用ハロー領域ＨＬ２は、ロジック領域ＲＬのｐウェルＰＷ２内において、ロジック用ソース・ドレイン領域ＳＤ２のロジック用エクステンション領域ＬＤ２を内包するようにして形成されている。このロジック用ハロー領域ＨＬ２は、ロジック用ｎ型ＭＩＳトランジスタＱＬ１のパンチスルーを抑制するために形成されている。ロジック用ハロー領域ＨＬ２は、ロジック用チャネル領域ＣＨ２と同じく、ホウ素を含むようなｐ型の半導体領域である。
【００４１】
以上が、本実施の形態１の半導体装置が有するロジック用ｎ型ＭＩＳトランジスタＱＬ１の基本構造である。ロジック用ｎ型ＭＩＳトランジスタＱＬ１は、例えば周辺回路のうちのロジック回路などを構成するｎチャネル型のＭＩＳトランジスタである。
【００４２】
シリコン基板１の入出力領域ＲＰに配置された入出力用ｎ型ＭＩＳトランジスタＱＰ１は、構成要素として、入出力用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩ３、入出力用ゲート電極（第２ゲート電極）ＧＥ３、入出力用チャネル領域（第２チャネル領域）ＣＨ３、入出力用ソース・ドレイン領域（第２ソース・ドレイン領域）ＳＤ３、および、入出力用ハロー領域（第２ハロー領域）ＨＬ３を有している。また、入出力用ソース・ドレイン領域ＳＤ３は、入出力用高濃度領域（第２高濃度領域）ＨＤ３と入出力用エクステンション領域（第２低濃度領域）ＬＤ３とを有している。上記各構成要素は、以下で説明するような構造で配置されている。
【００４３】
入出力用ゲート電極ＧＥ３は、入出力用ゲート絶縁膜ＧＩ３を隔てて、シリコン基板１上に形成されている。入出力用ゲート絶縁膜ＧＩ３は、例えば酸化シリコンを主体とする絶縁膜などからなる。また、入出力用ゲート電極ＧＥ３は、例えば不純物をドーピングした、抵抗値の低い多結晶シリコンを主体とする導体膜などからなる。
【００４４】
入出力領域ＲＰのシリコン基板１におけるｐウェルＰＷ３であって、入出力用ゲート電極ＧＥ３の下部に位置する領域を、入出力用チャネル領域ＣＨ３と称する。言い換えれば、入出力用ゲート電極ＧＥ３に平面的に重なる部分の入出力用ゲート絶縁膜ＧＩ３直下のシリコン基板１に、入出力用チャネル領域ＣＨ３が配置されている。入出力用チャネル領域ＣＨ３は、入出力用ｎ型ＭＩＳトランジスタＱＰ１の閾値電圧を調整することを目的としてドーピングされたホウ素を含むような、ｐ型導電型の半導体領域である。
【００４５】
入出力用ソース・ドレイン領域ＳＤ３は、入出力用ゲート電極ＧＥ３の両側壁側下のシリコン基板１におけるｐウェルＰＷ３に形成されている。この入出力用ソース・ドレイン領域ＳＤ３は、当該ｐウェルＰＷ３に形成されたｎ型導電型の半導体領域である。そして、入出力用ソース・ドレイン領域ＳＤ３は、入出力用高濃度領域ＨＤ３と、入出力エクステンション領域ＬＤ３とを有している。ここで、入出力用エクステンション領域ＬＤ３は、シリコン基板１の表面を平面的に見て入出力用ゲート電極ＧＥ３に近い位置に配置され、入出力用高濃度領域ＨＤ３は、入出力用ゲート電極ＧＥ３に遠い位置に配置されている。また、入出力用エクステンション領域ＬＤ３と入出力用高濃度領域ＨＤ３とは、同じｎ型導電型の半導体領域として入出力用ソース・ドレイン領域ＳＤ３を構成しているが、その不純物濃度は、入出力用エクステンション領域ＬＤ３の方が、入出力用高濃度領域ＨＤ３よりも低い。また、シリコン基板１の主面から見た各領域の深さは、入出力用エクステンション領域ＬＤ３の深さの方が、入出力用高濃度領域ＨＤ３の深さよりも浅い。入出力用ソース・ドレイン領域ＳＤ３にドープされた不純物種に関しては、後に詳しく説明する。
【００４６】
入出力用ハロー領域ＨＬ３は、入出力領域ＲＰのｐウェルＰＷ３内において、入出力用ソース・ドレイン領域のＳＤ３の入出力用エクステンション領域ＬＤ３を内包するようにして形成されている。この入出力用ハロー領域ＨＬ３は、入出力用ｎ型ＭＩＳトランジスタＱＰ１のパンチスルーを抑制するために形成されている。入出力用ハロー領域ＨＬ３は、入出力用チャネル領域ＣＨ３と同じく、ホウ素を含むようなｐ型の半導体領域である。
【００４７】
以上が、本実施の形態１の半導体装置が有する入出力用ｎ型ＭＩＳトランジスタＱＰ１の基本構造である。入出力用ｎ型ＭＩＳトランジスタＱＰ１は、例えば周辺回路のうちの入出力回路などを構成するｎチャネル型のＭＩＳトランジスタである。
【００４８】
各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁は酸化シリコンを主体とする絶縁膜からなるサイドウォールスペーサ３が形成されている。サイドウォールスペーサ３は、酸化シリコンと窒化シリコンとの積層膜であっても良い。また、各高濃度領域ＨＤ１，ＨＤ２，ＨＤ３の表面、および、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の表面には、金属シリサイド膜４が形成されている。金属シリサイド膜４は、例えば、コバルトシリサイド、チタンシリサイド、ニッケルシリサイド、または、タングステンシリサイドなどからなり、コンタクト金属との接触抵抗を緩和するために形成する。以上で説明した構造を覆うようにして、エッチングストップ膜５が形成されている。エッチングストップ膜５は窒化シリコンを主体とする絶縁膜である。また、エッチングストップ膜５を覆い、上記で説明した構造を十分埋め込むようにして、層間絶縁膜６が形成されている。層間絶縁膜６は酸化シリコンを主体とする絶縁膜である。
【００４９】
層間絶縁膜６およびエッチングストップ膜５を貫くようにして、金属シリサイド膜４に達するように、コンタクトプラグ７が形成されている。コンタクトプラグ７は、例えばタングステン、アルミニウム、または、銅を主体とする導体膜からなる。コンタクトプラグ７の側部および底部には、バリア導体膜８が形成されている。バリア導体膜８は、チタン、タンタル、窒化チタン、または、窒化タンタルを主体とする導体膜からなる。このように、エッチングストップ膜５、層間絶縁膜６、コンタクトプラグ７、バリア導体膜８から構成されるコンタクト層ＣＬが配置されている。
【００５０】
コンタクト層ＣＬの上層には、それぞれコンタクト層ＣＬと同様の構成の第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２、および、第３配線層Ｍ３が、順に形成されている。
【００５１】
図２は、各ｎ型ＭＩＳトランジスタＱＭ１，ＱＬ１，ＱＰ１において、シリコン基板１の表面を平面的に見た場合の、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の周辺を示した要部平面図である。各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３に対して交差する方向に、各ソース・ドレイン領域ＳＤ１，ＳＤ２，ＳＤ３が配置されている。ここで、本実施の形態１の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１に平面的に重なる領域の面積は、ロジック用ｎ型ＭＩＳトランジスタＱＬ１のロジック用チャネル領域ＣＨ２のうち、ロジック用ゲート電極ＧＥ２に平面的に重なる領域の面積よりも小さい。また、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１に平面的に重なる領域の面積は、入出力用ｎ型ＭＩＳトランジスタＱＰ１の入出力用チャネル領域ＣＨ３のうち、入出力用ゲート電極ＧＥ３に平面的に重なる領域の面積よりも小さい。以下、ゲート電極とチャネル領域とが平面的に重なる領域の面積のことを、チャネル面積と記す。
【００５２】
例えば、上記では、メモリ用ｎ型ＭＩＳトランジスタＱＭ１はＳＲＡＭなどを構成するｎチャネル型のＭＩＳトランジスタであるとして説明した。ＳＲＡＭセルは、一般的に、大規模な情報を記憶するために大容量であることが望まれる。即ち、ＳＲＡＭセルを構成するトランジスタは高密度に配置されることが好ましい。従って、ＳＲＡＭセルを構成するトランジスタのチャネル面積は、半導体装置が有するトランジスタの中でも、より小さい。本実施の形態１の半導体装置においても、ＳＲＡＭを構成するメモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用チャネル領域ＣＨ１の平面的な面積は、他のロジック用ｎ型ＭＩＳトランジスタＱＬ１のロジック用チャネル領域ＣＨ２や、入出力用ｎ型ＭＩＳトランジスタＱＰ１の入出力用チャネル領域ＣＨ３をはじめ、当該半導体装置が有するＭＩＳトランジスタ（電界効果トランジスタ）の中で最も小さい。
【００５３】
ここで、チャネル面積とは、チャネル長Ｌ１とチャネル幅Ｌ２の積からなる平面積である。ゲート電極とチャネル領域とが平面的に重なる箇所の長さのうち、チャネル領域中を輸送するキャリアの輸送方向に沿った部分の長さをチャネル長Ｌ１と称し、同キャリアの輸送方向に交差する部分の長さをチャネル幅Ｌ２と称する。従って、チャネル面積が小さいことは、チャネル長Ｌ１およびチャネル幅Ｌ２、または、それらのいずれか一方が小さいことを意味する。
【００５４】
上述のように、メモリ用エクステンション領域ＬＤ１と、ロジック用エクステンション領域ＬＤ２および入出力用エクステンション領域ＬＤ３とは、同じｎ型導電型の半導体領域である。ここで、本実施の形態１の半導体装置では、各エクステンション領域ＬＤ１，ＬＤ２，ＬＤ３は、領域によって主に含んでいるｎ型不純物原子が異なる。特に、本実施の形態１の半導体装置においては、メモリ用エクステンション領域ＬＤ１に主に含まれるｎ型不純物原子（ドナー原子とも言う）の原子量は、ロジック用エクステンション領域ＬＤ２および入出力用エクステンション領域ＬＤ３に主に含まれるｎ型不純物原子（ドナー原子）の原子量よりも小さい。言い換えれば、本実施の形態１の半導体装置では、チャネル面積が小さいｎ型ＭＩＳトランジスタのエクステンション領域（例えばメモリ用エクステンション領域ＬＤ１）に含まれるｎ型不純物原子の原子量は、チャネル面積が大きいｎ型ＭＩＳトランジスタのエクステンション領域（例えばロジック用エクステンション領域ＬＤ２および入出力用エクステンション領域ＬＤ３）に含まれるｎ型不純物原子の原子量よりも小さい。このように、本実施の形態１の半導体装置において、チャネル面積の大小によって、エクステンション領域に含まれるｎ型不純物原子の原子量が異なる構造を有することの効果は、後に詳しく説明する。
【００５５】
このようなエクステンション領域に含まれるｎ型不純物原子の候補としては、原子量が小さい順に、例えば、リン（Ｐ）、アンチモン（Ｓｂ）、ヒ素（Ａｓ）などがある。本実施の形態１の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用エクステンション領域ＬＤ１に含まれるｎ型不純物原子はリンである。また、本実施の形態１の半導体装置では、ロジック用ｎ型ＭＩＳトランジスタＱＬ１のロジック用エクステンション領域ＬＤ２、および、入出力用ｎ型ＭＩＳトランジスタＱＰ１の入出力用エクステンション領域ＬＤ３に含まれるｎ型不純物原子はヒ素である。このように、本実施の形態１の半導体装置において、各エクステンション領域ＬＤ１，ＬＤ２，ＬＤ３が、上述の各ｎ型不純物を含む構造であることの効果は、後に詳しく説明する。
【００５６】
また、本実施の形態１の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用エクステンション領域ＬＤ１のｎ型不純物濃度は、ロジック用ｎ型ＭＩＳトランジスタＱＬ１のロジック用エクステンション領域ＬＤ２、および、入出力用ｎ型ＭＩＳトランジスタＱＰ１の入出力用エクステンション領域ＬＤ３のｎ型不純物濃度よりも低い。言い換えれば、本実施の形態１の半導体装置では、チャネル領域面積が小さいｎ型ＭＩＳトランジスタのエクステンション領域（例えばメモリ用エクステンション領域ＬＤ１）に含まれるｎ型不純物原子の不純物濃度は、チャネル面積が大きいｎ型ＭＩＳトランジスタのエクステンション領域（例えばロジック用エクステンション領域ＬＤ２および入出力用エクステンション領域ＬＤ３）に含まれるｎ型不純物原子の不純物濃度よりも低い。例えば、本実施の形態１の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用エクステンション領域ＬＤ１のｎ型不純物濃度は１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下である。このように、本実施の形態１の半導体装置において、チャネル面積の大小によって、エクステンション領域に含まれるｎ型不純物原子の不純物濃度が異なる構造を有することの効果は、後に詳しく説明する。
【００５７】
また、本実施の形態１の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用ハロー領域ＨＬ１にｐ型不純物（アクセプタ不純物）として含まれるホウ素の濃度は、ロジック用ｎ型ＭＩＳトランジスタＱＬ１のロジック用ハロー領域ＨＬ２、および、入出力用ｎ型ＭＩＳトランジスタＱＰ１の入出力用ハロー領域ＨＬ３にｐ型不純物として含まれるホウ素の濃度よりも低い。言い換えれば、本実施の形態１の半導体装置では、チャネル領域の平面的な面積が小さいｎ型ＭＩＳトランジスタのハロー領域（例えば、メモリ用ハロー領域ＨＬ１）に含まれるｐ型不純物であるホウ素の濃度は、チャネル領域の平面的な面積が大きいｎ型ＭＩＳトランジスタのハロー領域（例えば、ロジック用ハロー領域ＨＬ２および入出力用ハロー領域ＨＬ３）に含まれるｐ型不純物であるホウ素の濃度よりも低い。このように、本実施の形態１の半導体装置において、チャネル面積の大小によって、ハロー領域に含まれるｐ型不純物であるホウ素の濃度が異なる構造を有することの効果は、後に詳しく説明する。
【００５８】
また、上述のように、メモリ用高濃度領域ＨＤ１と、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３とは、同じｎ型導電型の半導体領域である。ここで、本実施の形態１の半導体装置では、各高濃度領域ＨＤ１，ＨＤ２，ＨＤ３は、領域によって異なるｎ型不純物原子を主に含んでいる。特に、本実施の形態１の半導体装置においては、メモリ用高濃度領域ＨＤ１に主に含まれるｎ型不純物原子（ドナー原子）の原子量は、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３に主に含まれるｎ型不純物原子の原子量よりも小さい。言い換えれば、本実施の形態１の半導体装置では、チャネル領域の平面的な面積が小さいｎ型ＭＩＳトランジスタの高濃度領域（例えば、メモリ用高濃度領域ＨＤ１）に含まれるｎ型不純物原子の原子量は、チャネル領域の平面的な面積が大きいｎ型ＭＩＳトランジスタの高濃度領域（例えば、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３）に含まれるｎ型不純物原子の原子量よりも小さい。このように、本実施の形態１の半導体装置において、チャネル面積の大小によって、高濃度領域に含まれるｎ型不純物原子の原子量が異なる構造を有することの効果は、後に詳しく説明する。
【００５９】
このような高濃度領域に含まれるｎ型不純物原子の候補としては、原子量が小さい順に、例えば、リン、アンチモン、ヒ素などがある。本実施の形態１の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用高濃度領域ＨＤ１に含まれるｎ型不純物原子はリンである。また、本実施の形態１の半導体装置では、ロジック用ｎ型ＭＩＳトランジスタＱＬ１のロジック用高濃度領域ＨＤ２、および、入出力用ｎ型ＭＩＳトランジスタＱＰ１の入出力用高濃度領域ＨＤ３に含まれるｎ型不純物原子はヒ素である。このように、本実施の形態１の半導体装置において、各高濃度領域ＨＤ１，ＨＤ２，ＨＤ３が、上述の各ｎ型不純物を含む構造であることの効果は、後に詳しく説明する。
【００６０】
また、本実施の形態１の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用高濃度領域ＨＤ１のｎ型不純物濃度は、ロジック用ｎ型ＭＩＳトランジスタＱＬ１のロジック用高濃度領域ＨＤ２、および、入出力用ｎ型ＭＩＳトランジスタＱＰ１の入出力用高濃度領域ＨＤ３のｎ型不純物濃度よりも低い。言い換えれば、本実施の形態１の半導体装置では、チャネル領域の平面的な面積が小さいｎ型ＭＩＳトランジスタの高濃度領域（例えば、メモリ用高濃度領域ＨＤ１）に含まれるｎ型不純物原子の不純物濃度は、チャネル領域の平面的な面積が大きいｎ型ＭＩＳトランジスタの高濃度領域（例えば、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３）に含まれるｎ型不純物原子の不純物濃度よりも低い。このように、本実施の形態１の半導体装置において、チャネル面積の大小によって、高濃度領域に含まれるｎ型不純物原子の不純物濃度が異なる構造を有することの効果は、後に詳しく説明する。
【００６１】
以上が、本実施の形態１の半導体装置が有するメモリ用ｎ型ＭＩＳトランジスタＱＭ１、ロジック用ｎ型ＭＩＳトランジスタＱＬ１、入出力用ｎ型ＭＩＳトランジスタＱＰ１の構造である。以下では、これらのｎ型ＭＩＳトランジスタＱＭ１，ＱＬ１，ＱＰ１のシリコン基板１上への形成方法について、図３〜図１５を用いながら詳しく説明する。
【００６２】
まず、図３に示すように、シリコン基板１の表面に保護酸化膜９を形成し、続いて、ＳＴＩ構造の分離部２を形成する。保護酸化膜９はシリコン基板１の表面に熱酸化を施すことで形成した酸化シリコンを主体とする絶縁膜である。また、分離部２は、フォトリソグラフィ法およびエッチング法によりシリコン基板１の表面に浅い溝を形成し、熱酸化法や化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより酸化シリコンを堆積し、化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法を施すことで浅い溝に酸化シリコンを埋め込むことで形成する。分離部２は、シリコン基板１上において、メモリ領域ＲＭ、ロジック領域ＲＬ、入出力領域ＲＰをはじめ、各領域を規定するようにして形成する。このように、分離部２によって規定されたシリコン基板１上の領域を活性領域（またはアクティブ領域）などと言う。
【００６３】
続いて、メモリ領域ＲＭにおけるシリコン基板１の表面に、ｐウェルＰＷ１およびメモリ用チャネル領域ＣＨ１を形成する。そのためには、まず、フォトリソグラフィ法によって、シリコン基板１上のメモリ領域ＲＭのみが露出するようにパターニングされたフォトレジスト膜を形成する（図示しない）。その後、フォトレジスト膜をイオン注入マスクとして、例えばｐ型不純物であるホウ素をイオン注入することで、フォトレジスト膜から露出しているメモリ領域ＲＭにおけるシリコン基板１の部分に、ｐウェルＰＷ１を形成できる。続けて、同じフォトレジスト膜をイオン注入マスクとして、例えばｐ型不純物であるホウ素を、先の工程より浅くなるようにイオン注入することで、同じメモリ領域ＲＭにおけるシリコン基板１のより浅い部分に、メモリ用チャネル領域ＣＨ１を形成できる。ここで、メモリ用チャネル領域ＣＨ１を形成するためのホウ素のイオン注入は、換言すれば、メモリ領域ＲＭに形成するＭＩＳトランジスタ（上記図１のメモリ用ｎ型ＭＩＳトランジスタＱＭ１）の閾値電圧を調整するための不純物導入である。従って、メモリ用チャネル領域ＣＨ１に導入するホウ素のドーズ量（または不純物濃度）は、メモリ用ｎ型ＭＩＳトランジスタＱＭ１に要求される閾値電圧によって決まる。
【００６４】
同様に、ロジック領域ＲＬにおけるシリコン基板１の表面に、ｐウェルＰＷ２およびロジック用チャネル領域ＣＨ２を形成する。同様に、入出力領域ＲＰにおけるシリコン基板１の表面に、ｐウェルＰＷ３および入出力用チャネル領域ＣＨ３を形成する。上記では、メモリ領域ＲＭ、ロジック領域ＲＬ、または、入出力領域ＲＰへのウェル形成およびチャネル領域形成のうち、どの領域への形成工程を先に施しても良い。以上の工程の後、保護酸化膜９をエッチング法などによって除去する。
【００６５】
次に、図４に示すように、メモリ領域ＲＭにおけるシリコン基板１の表面に酸化シリコン膜１０、ロジック領域ＲＬにおけるシリコン基板１の表面に酸化シリコン膜１１、入出力領域ＲＰにおけるシリコン基板１の表面に酸化シリコン膜１２を形成する。ここでは、シリコン基板１に熱酸化を施して酸化シリコンを主体とする絶縁膜を形成することで、酸化シリコン膜１０，１１，１２を形成する。また、これらの酸化シリコン膜１０，１１，１２は、各領域に形成するＭＩＳトランジスタのゲート絶縁膜になるものであり、酸化シリコン膜１０，１１，１２の厚さは、各ＭＩＳトランジスタに要求される特性によって決まる。従って、ここでは、各領域の酸化シリコン膜１０，１１，１２の厚さを変えて形成しても良い。例えば、入出力領域ＲＰの酸化シリコン膜１２よりも、メモリ領域ＲＭの酸化シリコン膜１０の膜厚を薄く形成しても良い。
【００６６】
その後、各領域の酸化シリコン膜１０，１１，１２上に、多結晶シリコン膜１３を形成する。多結晶シリコン膜１３は、ＣＶＤ法などにより、メモリ領域ＲＭ、ロジック領域ＲＬ、入出力領域ＲＰのシリコン基板１上に一様に堆積する。また、この多結晶シリコン膜１３は各領域に形成するＭＩＳトランジスタのゲート電極になるものであり、所望の導電性を有するように、多結晶シリコン膜１３の堆積後にイオン注入を施すことで不純物を導入してもよく、また、不純物を導入した状態の多結晶シリコン膜１３を堆積しても良い。
【００６７】
次に、図５に示すように、各領域ＲＭ，ＲＬ，ＲＰの多結晶シリコン膜１３を加工することで、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する。より具体的には、フォトリソグラフィ法やエッチング法などにより、メモリ領域ＲＭの多結晶シリコン膜１３を加工してメモリ用ゲート電極ＧＥ１を形成し、ロジック領域ＲＬの多結晶シリコン膜１３を加工してロジック用ゲート電極ＧＥ２を形成し、入出力領域ＲＰの多結晶シリコン膜１３を加工して、入出力用ゲート電極ＧＥ３を形成する。このとき、例えば異方性エッチングなどで多結晶シリコン膜１３を加工する際には、酸化シリコン膜１０，１１，１２をエッチングストッパとして適用し、当該エッチングが各チャネル領域ＣＨ１，ＣＨ２，ＣＨ３に至らないようにする。これにより、各チャネル領域ＣＨ１，ＣＨ２，ＣＨ３にエッチングダメージを生じ難くすることができる。
【００６８】
この工程では、メモリ用ゲート電極ＧＥ１においては、メモリ用ゲート電極ＧＥ１とメモリ用チャネル領域ＣＨ１とが平面的に重なる領域の面積が、ロジック用ゲート電極ＧＥ２とロジック用チャネル領域ＣＨ２とが平面的に重なる領域の面積、および、入出力用ゲート電極ＧＥ３と入出力用チャネル領域ＣＨ３とが平面的に重なる領域の面積よりも小さくなるようにして、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を加工する。以下、ゲート電極とチャネル領域とが平面的に重なる領域の面積のことを、チャネル面積と記す。
【００６９】
ここで、本実施の形態１の半導体装置の製造方法では、メモリ領域ＲＭには、ＳＲＡＭを構成するｎチャネル型のＭＩＳトランジスタを形成する。上記図１を用いて説明したように、大容量が望まれるＳＲＡＭセルを構成するＭＩＳトランジスタは、当該半導体装置が有するＭＩＳトランジスタ（電界効果トランジスタ）の中で、チャネル面積が最も小さい。従って、本実施の形態１の半導体装置の製造方法においても、メモリ用ゲート電極ＧＥ１とメモリ用チャネル領域ＣＨ１とが平面的に重なる領域の面積は、他のゲート電極とチャネル領域とが平面的に重なる領域の面積よりも小さくなるようにして、各ゲート電極を加工する。
【００７０】
次に、図６に示すように、シリコン基板１におけるメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１の両側壁側下にメモリ用エクステンション領域ＬＤ１を形成する。ここでは、まず、シリコン基板１におけるメモリ領域ＲＭ以外の領域を、フォトリソグラフィ法などによって形成したフォトレジスト膜１４によって覆う。その後、イオン注入法によって、ｎ型不純物となる原子をイオン注入することで、ｎ型半導体領域であるメモリ用エクステンション領域ＬＤ１を形成する。このとき、メモリ領域ＲＭではメモリ用ゲート電極ＧＥ１がイオン注入マスクとなり、メモリ用ゲート電極ＧＥ１の直下のシリコン基板１にはイオン注入が施されない。また、メモリ領域ＲＭ以外の領域では、フォトレジスト膜１４がイオン注入マスクとなり、これらの領域のシリコン基板１にはイオン注入が施されない。メモリ用エクステンション領域ＬＤ１を形成するためのイオン注入条件や、注入する不純物種に関しては、後に詳しく説明する。
【００７１】
次に、図７に示すように、シリコン基板１におけるメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１の両側壁側下において、メモリ用エクステンション領域ＬＤ１を内包するようにして、メモリ用ハロー領域ＨＬ１を形成する。ここでは、上記のメモリ用エクステンション領域ＬＤ１を形成した工程と同様にフォトレジスト膜１４をイオン注入マスクとして、ホウ素をイオン注入することで、ｐ型半導体領域であるメモリ用ハロー領域ＨＬ１を形成する。このとき、メモリ用ハロー領域ＨＬ１は、メモリ用エクステンション領域ＬＤ１よりも深い位置に形成されるように、ホウ素をイオン注入する。メモリ用ハロー領域ＨＬ１を形成するためのイオン注入条件に関しては、後に詳しく説明する。
【００７２】
次に、図８に示すように、シリコン基板１におけるロジック用チャネル領域ＣＨ２のうち、ロジック用ゲート電極ＧＥ２の両側壁側下にロジック用エクステンション領域ＬＤ２を形成する。また、シリコン基板１におけるロジック用チャネル領域ＣＨ２のうち、ロジック用ゲート電極ＧＥ２の両側壁側下において、ロジック用エクステンション領域ＬＤ２を内包するようにして、ロジック用ハロー領域ＨＬ２を形成する。ここでは、まず、シリコン基板１におけるロジック領域ＲＬ以外の領域を、フォトリソグラフィ法などによって形成したフォトレジスト膜１５によって覆う。その後、イオン注入法によってｎ型不純物となる原子をイオン注入することで、ｎ型半導体領域であるロジック用エクステンション領域ＬＤ２を形成する。このとき、ロジック領域ＲＬではロジック用ゲート電極ＧＥ２がイオン注入マスクとなり、ロジック用ゲート電極ＧＥ２の直下のシリコン基板１にはイオン注入が施されない。また、ロジック領域ＲＬ以外の領域では、フォトレジスト膜１５がイオン注入マスクとなり、これらの領域のシリコン基板１にはイオン注入が施されない。続いて、同様にフォトレジスト膜１５をイオン注入マスクとして、ホウ素をイオン注入することで、ｐ型半導体領域であるロジック用ハロー領域ＨＬ２を形成する。このとき、ロジック用ハロー領域ＨＬ２は、ロジック用エクステンション領域ＬＤ２よりも深い位置に形成されるように、ホウ素イオンを注入する。ロジック用エクステンション領域ＬＤ２またはロジック用ハロー領域ＨＬ２を形成するためのイオン注入条件や、注入する不純物種に関しては、後に詳しく説明する。
【００７３】
また、ロジック用エクステンション領域ＬＤ２およびロジック用ハロー領域ＨＬ２を形成する上記の工程と同様にして、シリコン基板１における入出力用チャネル領域ＣＨ３のうち、入出力用ゲート電極ＧＥ３の両側壁側下において、入出力用エクステンション領域ＬＤ３および入出力用ハロー領域ＨＬ３を形成する。
【００７４】
以上の工程において、ロジック用エクステンション領域ＬＤ２およびロジック用ハロー領域ＨＬ２を形成する工程と、入出力用エクステンション領域ＬＤ３および入出力用ハロー領域ＨＬ３を形成する工程とは、どちらを先に施しても良い。
【００７５】
ここで、本実施の形態１の半導体装置の製造方法においては、メモリ用エクステンション領域ＬＤ１を形成するためのイオン注入工程では、ロジック用エクステンション領域ＬＤ２または入出力用エクステンション領域ＬＤ３を形成するためにイオン注入するｎ型不純物よりも小さい原子量のｎ型不純物を注入することで、メモリ用エクステンション領域ＬＤ１を形成する。言い換えれば、本実施の形態１の半導体装置の製造方法において、チャネル面積が小さいトランジスタを配置するメモリ領域ＲＭのメモリ用エクステンション領域ＬＤ１を形成するためには、チャネル面積が大きいトランジスタを配置するロジック領域ＲＬおよび入出力領域ＲＰの各エクステンション領域ＬＤ２，ＬＤ３を形成するために注入する不純物種よりも、原子量の小さい不純物種をイオン注入する。このようにして、上記図１を用いて説明したような、チャネル面積の大小によってエクステンション領域に含まれるｎ型不純物原子の原子量が異なる構造を有する、本実施の形態１の半導体装置を形成できる。
【００７６】
以上のように、本実施の形態１の半導体装置の製造方法では、チャネル面積が小さいｎ型ＭＩＳトランジスタのエクステンション領域を形成する際には、より小さい原子量のｎ型不純物（ドナー）原子をイオン注入する。このように、原子量の小さい不純物をイオン注入した場合、原子量の大きい不純物をイオン注入した場合と比較して、格子間シリコンを発生させ難い。なぜなら、不純物原子が結晶格子内に注入される際にはシリコン原子を弾き出すことになるが、原子量の小さい不純物に弾き出されたシリコンのエネルギーは、原子量の大きい不純物に弾き出されたシリコンのエネルギーよりも小さく、２次的、３次的に格子シリコンを弾き出し難いからである。従って、原子量の小さい不純物を注入してエクステンション領域を形成することで、格子間シリコンの発生を低減することができる。上述のように、特にｎ型ＭＩＳトランジスタにおいて、エクステンション領域を形成する際に生じる格子間シリコンは、閾値電圧のばらつきの一原因となっている。特に、チャネル領域に近い箇所へのイオン注入を要するエクステンション領域の形成過程において、格子間シリコンが生じ難いことは、閾値電圧のばらつき低減にとってより効果的である。従って、本実施の形態１の半導体装置の製造方法によれば、エクステンション領域を形成するためにイオン注入する不純物を原子量の小さい不純物種とすることで、格子間シリコンの発生を抑えられ、閾値電圧のばらつきを低減することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させることができる。
【００７７】
ここで、シリコンを母材とする半導体基板にイオン注入し、ｎ型不純物となるドナー原子は、例えば、リン、アンチモン、ヒ素などがある。本実施の形態１の半導体装置の製造方法では、メモリ領域ＲＭのメモリ用エクステンション領域ＬＤ１を形成するために、リンをイオン注入によって導入する。これは、上述のような格子間シリコンの発生を抑制するための不純物種として、原子量のより小さい不純物原子を導入する方が望ましいという知見による。言い換えれば、ヒ素などの不純物原子と比較して、原子量の小さいリンやアンチモンをイオン注入することで、格子間シリコンの生成は抑制できるが、その中でもより原子量の小さいリンイオンを注入不純物種とすることで、この効果はより顕著になる。
【００７８】
また、上記では、本実施の形態１の半導体装置の製造方法において、メモリ領域ＲＭ以外の領域に配置させるエクステンション領域（例えば、ロジック領域ＲＬのロジック用エクステンション領域ＬＤ２や入出力領域ＲＰの入出力用エクステンション領域ＬＤ３）を形成するために、メモリ用エクステンション領域ＬＤ１に注入する不純物よりも原子量の大きい不純物種をイオン注入することとして説明した。ここでは、そのような不純物種として特に、ヒ素をイオン注入する方がより好ましい。なぜなら、シリコンの結晶格子にドーピングしてｎ型半導体領域を形成するための不純物種としてヒ素を適用することで、当該ｎ型半導体領域の抵抗値を低減させ易いからである。ロジック回路や入出力回路を構成するＭＩＳトランジスタは、ＳＲＡＭなどのメモリを構成するＭＩＳトランジスタよりもチャネル面積が大きいことから、閾値電圧のばらつきは、メモリを構成するＭＩＳトランジスタよりも影響が小さい。その一方で、ロジック回路や入出力回路を構成するＭＩＳトランジスタは、駆動能力が大きいことが望ましく、低抵抗である方が、より好ましい。従って、本実施の形態１の半導体装置の製造方法においても、ロジック用エクステンション領域ＬＤ２や入出力用エクステンション領域ＬＤ３を形成する際には、原子量の軽いリンではなく、ヒ素をイオン注入する方が、より好ましい。これにより、上記図１を用いて説明したロジック用ｎ型ＭＩＳトランジスタＱＬ１および入出力用ｎ型ＭＩＳトランジスタＱＰ１を低抵抗化させ、駆動能力を向上させることができる。
【００７９】
以上のように、本実施の形態１の半導体装置の製造方法では、エクステンション領域を形成する際に、チャネル面積の小さいｎ型ＭＩＳトランジスタでは軽元素をイオン注入することで閾値電圧のばらつきを低減し、チャネル面積の大きいｎ型ＭＩＳトランジスタではそれよりも重い元素をイオン注入することで低抵抗化する。このように、各領域に対して、エクステンション領域の作り分けを施す。
【００８０】
また、本実施の形態１の半導体装置の製造方法では、メモリ用エクステンション領域ＬＤ１を形成するためのイオン注入工程では、ロジック用エクステンション領域ＬＤ２または入出力用エクステンション領域ＬＤ３を形成するためにイオン注入するｎ型不純物原子のドーズ量（イオン注入量）よりも小さいドーズ量で、ｎ型不純物をイオン注入する方が、より好ましい。言い換えれば、本実施の形態１の半導体装置の製造方法では、チャネル面積が小さいトランジスタを配置するメモリ領域ＲＭのメモリ用エクステンション領域ＬＤ１は、チャネル面積が大きいトランジスタを配置するロジック領域ＲＬおよび入出力領域ＲＰの各エクステンション領域ＬＤ２，ＬＤ３を形成するためのイオン注入よりも、小さいドーズ量でイオン注入を施す。結果的に、上記図１を用いて説明したような、チャネル面積の大小によってエクステンション領域に含まれるｎ型不純物濃度が異なる構造を有する、本実施の形態１の半導体装置を形成できる。
【００８１】
以上のように、本実施の形態１の半導体装置の製造方法では、チャネル面積が小さいｎ型ＭＩＳトランジスタのエクステンション領域を形成する際には、ドーズ量を低くしてイオン注入を施す。このように、ドーズ量を低下させることで、より格子間シリコンを生じ難くすることができる。なぜなら、上述のように、イオン注入による不純物の導入によって格子シリコンが弾き出されることで格子間シリコンを生じるのであり、その導入する不純物量を低減すれば、弾き出される格子シリコンは減少し、発生する格子間シリコンの数も減少するからである。このように、格子間シリコンを生じ難い工程とすることで、上述の理由と同様に、閾値電圧のばらつきを低減することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【００８２】
ここで、本発明者らの更なる検証によれば、メモリ用エクステンション領域ＬＤ１を形成するための不純物のイオン注入を、１×１０１３ｃｍ−２以上、１×１０１４ｃｍ−２以下のドーズ量で施すことで、上記の効果がより顕著に発現されることが分かった。このような条件でメモリ用エクステンション領域ＬＤ１を形成し、最終的は、上記図１を用いて説明したように、体積濃度が１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下となるようにする。
【００８３】
また、本発明者らの検討によれば、通常ｎ型エクステンション領域を形成する際には、１×１０１５ｃｍ−２程度のドーズ量でｎ型不純物を導入する。エクステンション領域に望まれる抵抗値を実現するためには、この程度のドーズ量が適当である。この観点から、駆動能力を要するロジック回路や入出力回路を構成するＭＩＳトランジスタのエクステンション領域の形成のためには１×１０１５ｃｍ−２程度のドーズ量でイオン注入を施すことで低抵抗化、高駆動能力化を実現する。本実施の形態１の半導体装置の製造方法においても、ロジック用エクステンション領域ＬＤ２および入出力用エクステンション領域ＬＤ３の形成のためには、１×１０１５ｃｍ−２程度のドーズ量でイオン注入を施す。
【００８４】
以上のように、本実施の形態１の半導体装置の製造方法では、イオン注入によってエクステンション領域を形成する際に、チャネル面積の小さいｎ型ＭＩＳトランジスタでは通常よりも小さいドーズ量とすることで不純物濃度を低く設定し、格子間シリコンの生成を抑えて閾値電圧のばらつきを低減する。このように、各領域に対して、エクステンション領域の作り分けを施す。
【００８５】
更に、本実施の形態１の半導体装置の製造方法では、メモリ用ハロー領域ＨＬ１を形成するためのイオン注入工程では、ロジック用ハロー領域ＨＬ２または入出力用ハロー領域ＨＬ３を形成するためにイオン注入するホウ素のドーズ量（イオン注入量）よりも小さいドーズ量で、ｐ型不純物であるホウ素をイオン注入する方がより好ましい。これは、エクステンション領域のｎ型不純物濃度において同様の差をつけてイオン注入を施した理由と、同様の理由である。即ち、チャネル面積が小さく、イオン注入時に生成する格子間シリコンの影響を受けて閾値電圧がばらつき易いメモリ用ｎ型ＭＩＳトランジスタＱＭ１に関しては、メモリ用ハロー領域ＨＬ１を形成するためのホウ素イオン注入のドーズ量を下げて（１×１０１３ｃｍ−２以上、１×１０１４ｃｍ−２以下の範囲で）、格子間シリコンを生成させ難くする。その一方で、チャネル面積が大きく、閾値電圧のばらつきの影響は小さいものの、高い駆動能力が要求されるロジック用ｎ型ＭＩＳトランジスタＱＬ１および入出力用ｎ型ＭＩＳトランジスタＱＰ１に関しては、各ハロー領域ＨＬ１，ＨＬ２を形成するためのイオン注入を、通常のドーズ量（１×１０１５ｃｍ−２程度）で行う。このように、チャネル面積の小さいトランジスタでは閾値電圧のばらつきをより低減し、チャネル面積の大きいトランジスタでは駆動能力をより向上させることができることから、本実施の形態１の半導体装置の製造方法においては、各領域に対して上記のようなハロー領域の作り分けを施す方が、より好ましい。
【００８６】
続く工程では、図９に示すように、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の両側壁を覆うようにして、サイドウォールスペーサ３を形成する。ここでは、まず、シリコン基板１の全面に、例えばＣＶＤ法などによって酸化シリコン膜を堆積する。その後、酸化シリコン膜に対して、シリコン基板１の主面に垂直な方向に異方性を有するようなエッチングを施す（エッチバックする）。このとき、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁段差部では、見かけ上、酸化シリコン膜が厚く堆積されており、上記の異方性エッチングによって、この部分に酸化シリコン膜を残すことができる。このとき、サイドウォールスペーサ３として残さない部分の酸化シリコン膜に覆われた酸化シリコン膜１０，１１，１２を、この異方性エッチングにより除去する。これにより、メモリ領域ＲＭには酸化シリコン膜１０からなるメモリ用ゲート絶縁膜ＧＩ１を形成し、ロジック領域ＲＬには酸化シリコン膜１１からなるロジック用ゲート絶縁膜ＧＩ２を形成し、入出力領域ＲＰには酸化シリコン膜１２からなる入出力用ゲート絶縁膜ＧＩ３を形成する。以上のようにして、酸化シリコンを主体とする絶縁膜からなるサイドウォールスペーサ３を形成する。なお、サイドウォールスペーサ３は、酸化シリコン膜のほかに、窒化シリコン膜、またはこれらの積層膜などを適用しても良い。
【００８７】
以上の工程により、メモリ領域ＲＭにおいて、メモリ用チャネル領域ＣＨ１を含むシリコン基板１を覆うようにして、メモリ用ゲート絶縁膜ＧＩ１を隔ててメモリ用ゲート電極ＧＥ１を形成したことになる。また、ロジック領域ＲＬにおいて、ロジック用チャネル領域ＣＨ２を含むシリコン基板１を覆うようにして、ロジック用ゲート絶縁膜ＧＩ２を隔ててロジック用ゲート電極ＧＥ２を形成したことになる。また、入出力領域ＲＰにおいて、入出力用チャネル領域ＣＨ３を含むシリコン基板１を覆うようにして、入出力用ゲート絶縁膜ＧＩ３を隔てて入出力用ゲート電極ＧＥ３を形成したことになる。
【００８８】
次に、図１０に示すように、メモリ領域ＲＭにおけるシリコン基板１のうち、メモリ用ゲート電極ＧＥ１の両側壁側下であって、サイドウォールスペーサ３の側下にメモリ用高濃度領域ＨＤ１を形成する。ここでは、まず、シリコン基板１におけるメモリ領域ＲＭ以外の領域を、フォトリソグラフィ法などによって形成したフォトレジスト膜１６によって覆う。その後、イオン注入法によって、ｎ型不純物となる原子をイオン注入することで、ｎ型半導体領域であるメモリ用高濃度領域ＨＤ１を形成する。このとき、メモリ領域ＲＭではメモリ用ゲート電極ＧＥ１およびサイドウォールスペーサ３がイオン注入マスクとなり、メモリ用ゲート電極ＧＥ１の直下およびサイドウォールスペーサ３直下のシリコン基板１にはイオン注入が施されない。また、メモリ領域ＲＭ以外の領域では、フォトレジスト膜１６がイオン注入マスクとなり、これらの領域のシリコン基板１にはイオン注入が施されない。
【００８９】
ここで、メモリ用高濃度領域ＨＤ１のシリコン基板１の表面からの深さは、メモリ用エクステンション領域ＬＤ１よりも深くなるようにして、イオン注入を施す。なお、同深さは、メモリ用ハロー領域ＨＬ１と同程度であっても良い。更に、メモリ用高濃度領域ＨＤ１のｎ型不純物濃度は、メモリ用エクステンション領域ＬＤ１よりも高くなるようにして、イオン注入を施す。その他の、メモリ用高濃度領域ＨＤ１を形成するためのイオン注入条件や、注入する不純物種に関しては、後に詳しく説明する。
【００９０】
以上の工程によって、メモリ領域ＲＭにおいては、シリコン基板１の主面を平面的に見て、メモリ用ゲート電極ＧＥ１に近い位置にメモリ用エクステンション領域ＬＤ１を形成し、遠い位置にメモリ用高濃度領域ＨＤ１を形成することで、メモリ用エクステンション領域ＬＤ１およびメモリ用高濃度領域ＨＤ１からなるメモリ用ソース・ドレイン領域ＳＤ１を形成したことになる。言い換えれば、メモリ用ゲート電極ＧＥ１の両側壁側下のシリコン基板１に、ｎ型半導体領域であるメモリ用エクステンション領域ＬＤ１およびメモリ用高濃度領域ＨＤ１からなるメモリ用ソース・ドレイン領域ＳＤ１を形成したことになる。
【００９１】
次に、図１１に示すように、ロジック領域ＲＬにおけるシリコン基板１のうち、ロジック用ゲート電極ＧＥ２の両側壁側下であって、サイドウォールスペーサ３の側下にロジック用高濃度領域ＨＤ２を形成する。ここでは、まず、シリコン基板１におけるロジック領域ＲＬ以外の領域を、フォトリソグラフィ法などによって形成したフォトレジスト膜１７によって覆う。その後、イオン注入法によって、ｎ型不純物となる原子をイオン注入することで、ｎ型半導体領域であるロジック用高濃度領域ＨＤ２を形成する。このとき、ロジック領域ＲＬではロジック用ゲート電極ＧＥ２およびサイドウォールスペーサ３がイオン注入マスクとなり、ロジック用ゲート電極ＧＥ２の直下およびサイドウォールスペーサ３直下のシリコン基板１にはイオン注入が施されない。また、ロジック領域ＲＬ以外の領域では、フォトレジスト膜１７がイオン注入マスクとなり、これらの領域のシリコン基板１にはイオン注入が施されない。
【００９２】
ここで、ロジック用高濃度領域ＨＤ２のシリコン基板１の表面からの深さは、ロジック用エクステンション領域ＬＤ２よりも深くなるようにして、イオン注入を施す。なお、同深さは、ロジック用ハロー領域ＨＬ２と同程度であっても良い。更に、ロジック用高濃度領域ＨＤ２のｎ型不純物濃度は、ロジック用エクステンション領域ＬＤ２よりも高くなるようにして、イオン注入を施す。その他の、ロジック用高濃度領域ＨＤ１を形成するためのイオン注入条件や、注入する不純物種に関しては、後に詳しく説明する。
【００９３】
以上の工程によって、ロジック領域ＲＬにおいては、シリコン基板１の主面を平面的に見て、ロジック用ゲート電極ＧＥ２に近い位置にロジック用エクステンション領域ＬＤ２を形成し、遠い位置にロジック用高濃度領域ＨＤ２を形成することで、ロジック用エクステンション領域ＬＤ２およびロジック用高濃度領域ＨＤ２からなるロジック用ソース・ドレイン領域ＳＤ２を形成したことになる。言い換えれば、ロジック用ゲート電極ＧＥ２の両側壁側下のシリコン基板１に、ｎ型半導体領域であるロジック用エクステンション領域ＬＤ２およびロジック用高濃度領域ＨＤ２からなるロジック用ソース・ドレイン領域ＳＤ２を形成したことになる。
【００９４】
また、ロジック用高濃度領域ＨＤ２を形成する上記の工程と同様にして、入出力領域ＲＰにおけるシリコン基板１のうち、入出力用ゲート電極ＧＥ３の両側壁側下であって、サイドウォールスペーサ３の側下に入出力用高濃度領域ＨＤ３を形成する。
【００９５】
以上の工程によって、入出力領域ＲＰにおいては、シリコン基板１の主面を平面的に見て、入出力用ゲート電極ＧＥ３に近い位置に入出力用エクステンション領域ＬＤ３を形成し、遠い位置に入出力用高濃度領域ＨＤ３を形成することで、入出力用エクステンション領域ＬＤ３および入出力用高濃度領域ＨＤ３からなる入出力用ソース・ドレイン領域ＳＤ３を形成したことになる。言い換えれば、入出力用ゲート電極ＧＥ３の両側壁側下のシリコン基板１に、ｎ型半導体領域である入出力用エクステンション領域ＬＤ３および入出力用高濃度領域ＨＤ３からなる入出力用ソース・ドレイン領域ＳＤ３を形成したことになる。
【００９６】
以上の工程において、ロジック用高濃度領域ＨＤ２を形成する工程と、入出力用高濃度領域ＨＤ３とを形成する工程とは、どちらを先に施しても良い。
【００９７】
ここで、本実施の形態１の半導体装置の製造方法においては、メモリ用高濃度領域ＨＤ１を形成するためのイオン注入工程では、ロジック用高濃度領域ＨＤ２または入出力用高濃度領域ＨＤ３を形成するためにイオン注入するｎ型不純物よりも小さい原子量のｎ型不純物を注入することで、メモリ用高濃度領域ＨＤ１を形成する方が、より好ましい。言い換えれば、本実施の形態１の半導体装置の製造方法において、チャネル面積が小さいトランジスタを配置するメモリ領域ＲＭのメモリ用高濃度領域ＨＤ１を形成するためには、チャネル面積が大きいトランジスタを配置するロジック領域ＲＬおよび入出力領域ＲＰの各高濃度領域ＨＤ２，ＨＤ３を形成するために注入する不純物種よりも、原子量の小さい不純物種をイオン注入する方が、より好ましい。このようにして、もう気図１を用いて説明したような、チャネル面積の大小によって高濃度領領域に含まれるｎ型不純物原子の原子量が異なる構造を有する、本実施の形態１の半導体装置を形成できる。
【００９８】
以上のように、本実施の形態１の半導体装置の製造方法では、チャネル面積が小さいｎ型ＭＩＳトランジスタの高濃度領域を形成する際には、より小さい原子量のｎ型不純物原子をイオン注入する方が、より好ましい。このように、原子量の小さい不純物をイオン注入した場合、原子量の大きい不純物をイオン注入した場合と比較して、格子間シリコンを発生させ難い。その理由は、上記でエクステンション領域を形成する際に軽元素を適用した効果の説明と同様である。従って、格子間シリコンが閾値電圧のばらつきにもたらす影響が特に大きいｎ型ＭＩＳトランジスタにおいて、高濃度領域を形成する際に原子量の小さい不純物を用いることで、格子間シリコンをより生じ難くすることは効果的である。従って、本実施の形態１の半導体装置の製造方法において、チャネル面積の小さいトランジスタを構成するメモリ用エクステンション領域ＬＤ１に加え、メモリ用高濃度領域ＨＤ１を形成する際にも、より小さい原子量の不純物を注入することで、閾値電圧のばらつきをより低減することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【００９９】
ここで、シリコンを母材とする半導体基板にイオン注入し、ｎ型不純物となるドナー原子は、例えば、リン、アンチモン、ヒ素などがあるが、本実施の形態１の半導体装置の製造方法では、メモリ領域ＲＭのメモリ用高濃度領域ＨＤ１を形成するために、リンをイオン注入によって導入する方が、より好ましい。その理由は、上記において、メモリ用エクステンション領域ＬＤ１を、リンを導入することで形成する方が好ましいとした理由と同様である。こうすることで、結果として、格子間シリコンの影響による閾値電圧のばらつきを、より低減できる。
【０１００】
また、上記では、本実施の形態１の半導体装置の製造方法において、メモリ領域ＲＭ以外の領域に配置させる高濃度領域（例えば、ロジック領域ＲＬのロジック用高濃度領域ＨＤ２や入出力領域ＲＰの入出力用高濃度領域ＨＤ３）を形成するために、メモリ用高濃度領域ＨＤ１に注入する不純物よりも原子量の大きい不純物種をイオン注入することとして説明した。ここでは、そのような不純物種として特に、ヒ素をイオン注入する方がより好ましい。その理由は、上記において、ロジック用エクステンション領域ＬＤ２および入出力用エクステンション領域ＬＤ３を、ヒ素を導入することで形成する方が好ましいとした理由と同様である。こうすることで、結果として、ＭＩＳトランジスタの駆動能力をより向上させることができる。
【０１０１】
以上のように、本実施の形態１の半導体装置の製造方法では、高濃度領域を形成する際に、チャネル面積の小さいｎ型ＭＩＳトランジスタでは軽元素をイオン注入することで閾値電圧のばらつきを低減し、チャネル面積の大きいｎ型ＭＩＳトランジスタではそれよりも重い元素をイオン注入することで低抵抗化する。このように、各領域に対して、高濃度領域の作り分けを施す方が、より好ましい。
【０１０２】
また、本実施の形態１の半導体装置の製造方法では、メモリ用高濃度領域ＨＤ１を形成するためのイオン注入工程では、ロジック用高濃度領域ＨＤ２または入出力用高濃度領域ＨＤ３を形成するためにイオン注入するｎ型不純物原子のドーズ量よりも小さいドーズ量で、ｎ型不純物をイオン注入する方が、より好ましい。言い換えれば、本実施の形態１の半導体装置の製造方法では、チャネル面積が小さいトランジスタを配置するメモリ領域ＲＭのメモリ用高濃度領域ＨＤ１は、チャネル面積が大きいトランジスタを配置するロジック領域ＲＬおよび入出力領域ＲＰの各高濃度領域ＨＤ２，ＨＤ３を形成するためのイオン注入よりも、小さいドーズ量でイオン注入を施す。結果的に、上記図１を用いて説明したような、チャネル面積の大小によって高濃度領域に含まれるｎ型不純物濃度が異なる構造を有する、本実施の形態１の半導体装置を形成できる。
【０１０３】
以上のように、本実施の形態１の半導体装置の製造方法では、チャネル面積が小さいｎ型ＭＩＳトランジスタの高濃度領域を形成する際には、ドーズ量を低くしてイオン注入を施す。このように、ドーズ量を低下させることで、より格子間シリコンを生じ難くすることができる。その理由は、上記において、メモリ用エクステンション領域ＬＤ１の不純物濃度を、ロジック用エクステンション領域ＬＤ２および入出力用エクステンション領域ＬＤ３よりも低くする方が好ましいとした理由と同様である。こうすることで、結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【０１０４】
以上の工程によって、シリコン基板１上のメモリ領域ＲＭに、メモリ用ゲート絶縁膜ＧＩ１、メモリ用ゲート電極ＧＥ１、メモリ用チャネル領域ＣＨ１、メモリ用ソース・ドレイン領域ＳＤ１、メモリ用高濃度領域ＨＤ１、メモリ用エクステンション領域ＬＤ１、および、メモリ用ハロー領域ＨＬ１を有するメモリ用ｎ型ＭＩＳトランジスタＱＭ１を形成したことになる。また、シリコン基板１上のロジック領域ＲＬに、ロジック用ゲート絶縁膜ＧＩ２、ロジック用ゲート電極ＧＥ２、ロジック用チャネル領域ＣＨ２、ロジック用ソース・ドレイン領域ＳＤ２、ロジック用高濃度領域ＨＤ２、ロジック用エクステンション領域ＬＤ２、および、ロジック用ハロー領域ＨＬ２を有するロジック用ｎ型ＭＩＳトランジスタＱＬ１を形成したことになる。また、シリコン基板１上の入出力領域ＲＰに、入出力用ゲート絶縁膜ＧＩ３、入出力用ゲート電極ＧＥ３、入出力用チャネル領域ＣＨ３、入出力用ソース・ドレイン領域ＳＤ３、入出力用高濃度領域ＨＤ３、入出力用エクステンション領域ＬＤ３、および、入出力用ハロー領域ＨＬ３を有する入出力用ｎ型ＭＩＳトランジスタＱＰ１を形成したことになる。
【０１０５】
続く工程では、図１２に示すように、各領域ＲＭ，ＲＬ，ＲＰの各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３および各高濃度領域ＨＤ１，ＨＤ２，ＨＤ３の表面に、金属シリサイド膜４を形成する。ここでは、金属膜の堆積と熱処理による所謂サリサイドプロセスによって、例えば、ニッケルシリサイドやコバルトシリサイドなどを主体とする導体膜からなる金属シリサイド膜４を、上記の箇所に形成する。
【０１０６】
次に、図１３に示すように、シリコン基板１上に、エッチングストップ膜５および層間絶縁膜６を形成する。エッチングストップ膜５は、シリコン基板１上の各ｎ型トランジスタＱＭ１，ＱＬ１，ＱＰ１を覆うようにして、例えばＣＶＤ法などによって窒化シリコン膜を堆積することで形成する。層間絶縁膜６は、シリコン基板１上の各ｎ型トランジスタＱＭ１，ＱＬ１，ＱＰ１を埋め込むようにして、例えばＣＶＤ法などによって酸化シリコン膜を堆積することで形成する。その後、層間絶縁膜６に対しては、例えばＣＭＰ法などによって表面研磨を施しても良い。
【０１０７】
次に、図１４に示すように、上述の層間絶縁膜６およびエッチングストップ膜５を貫通して金属シリサイド膜４に達するような、コンタクトプラグ７およびバリア導体膜８を形成する。これには、まず、フォトリソグラフィ法やエッチング法などによって、所望の領域にコンタクトホール（接続孔）を形成する。続いて、コンタクトホールの内壁および底面を覆うようにして、スパッタリング法などにより、例えばチタン、タンタル、窒化チタン、または、窒化タンタルを主体とする導体膜（後のバリア導体膜８）を形成する。その後、コンタクトホールを埋め込むようにして、ＣＶＤ法やスパッタリング法、または、めっき法などによって、例えばタングステン、アルミニウム、または、銅を主体とする導体膜（後のコンタクトプラグ７）を形成する。このようにして、エッチングストップ膜５、層間絶縁膜６、コンタクトプラグ７、バリア導体膜８からなるコンタクト層ＣＬが形成される。
【０１０８】
次に、図１５に示すようにして、コンタクト層ＣＬの上層に、上記図１４の工程と同様にして、それぞれコンタクト層ＣＬと同様の構成の第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２、および、第３配線層Ｍ３を、順に形成する。
【０１０９】
以上のようにして、上記図１を用いて説明した本実施の形態１の半導体装置を形成することができる。
【０１１０】
以上をまとめると、本実施の形態１の半導体装置とその製造方法は、以下のような特徴を有する。通常、ｎ型ＭＩＳトランジスタにおいて、ｎ型半導体領域のエクステンション領域および高濃度領域からなるソース・ドレイン領域は、ヒ素をイオン注入することで形成する。これは、より原子量の大きい不純物種を注入した方が、イオン注入後の活性化アニールを施す際にシリコンが結晶化し易く、結果的に抵抗値を低下させ易いという知見による。一方、本実施の形態１の半導体装置では、チャネル面積が小さいメモリ用ｎ型ＭＩＳトランジスタＱＭ１を形成する過程では、メモリ用チャネル領域ＣＨ１近傍に配置させるメモリ用ソース・ドレイン領域ＳＤ１を形成するために、原子量の小さいリンを注入する。これにより、格子間シリコンが発生し難くなる。結果的に、格子間シリコンのチャネル領域への拡散に由来する閾値電圧のばらつきを低減できる。そして、同様の観点から、メモリ用ソース・ドレイン領域ＳＤ１を形成するためのイオン注入のドーズ量を下げることも効果的である。これに対し、チャネル面積が大きく、格子間シリコンのチャネル領域への拡散がそれほど問題にならないＭＩＳトランジスタ（例えば、ロジック用ｎ型ＭＩＳトランジスタＱＬ１や入出力用ｎ型ＭＩＳトランジスタＱＰ１）では、抵抗値の低減を優先させるために、原子量の大きいヒ素を注入し、かつ、ドーズ量を下げずにイオン注入を施して、各ソース・ドレイン領域ＳＤ２，ＳＤ３を形成し、駆動能力の向上を図る。
【０１１１】
このように、メモリ用ソース・ドレイン領域ＳＤ１として軽元素を注入すること、また、ドーズ量を低減させることは閾値電圧のばらつきを低減させる効果を有する。ここで、メモリ用ソース・ドレイン領域ＳＤ１は、メモリ用エクステンション領域ＬＤ１およびメモリ用高濃度領域ＨＤ１からなり、これらは別工程で形成する。したがって、メモリ用エクステンション領域ＬＤ１、または、メモリ用高濃度領域ＨＤ１のいずれか一方を形成するイオン注入工程に上記の技術を適用しても、同様に効果的である。ただし、メモリ用高濃度領域ＨＤ１よりもメモリ用エクステンション領域ＬＤ１の方が、チャネル領域により近いことから、メモリ用エクステンション領域ＬＤ１を形成するイオン注入工程に上記の技術を適用する方が、より効果的である。また、メモリ用エクステンション領域ＬＤ１およびメモリ用高濃度領域ＨＤ１を形成するための両方のイオン注入工程に、上記の技術を適用する方が、より効果的である。
【０１１２】
また、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいてドーズ量を低減させる手法は、ハロー領域を形成する際のイオン注入に適用しても、より効果的である。即ち、本実施の形態１の半導体装置では、メモリ用ハロー領域ＨＬ１は、メモリ用ｎ型ＭＩＳトランジスタＱＭ１のメモリ用チャネル領域ＣＨ１の近傍に配置されていることから、メモリ用ハロー領域ＨＬ１の形成時に生成される格子間シリコンの影響を受け易い。従って、このメモリ用ハロー領域ＨＬ１を形成するためのホウ素のイオン注入を施す際に、ドーズ量を下げることで格子間シリコンの生成を抑え、結果として、メモリ用ｎ型ＭＩＳトランジスタＱＭ１の閾値電圧のばらつきを低減することができる。一方、上述と同様の理由から、チャネル面積の大きいロジック用ｎ型ＭＩＳトランジスタＱＬ１および入出力用ｎ型ＭＩＳトランジスタＱＰ１に関しては、ドーズ量を低下させずに、通常のドーズ量でホウ素をイオン注入することで、各ハロー領域ＨＬ２，ＨＬ３を形成する。
【０１１３】
（実施の形態２）
本実施の形態２の半導体装置について、図１６を参照して説明する。本実施の形態２の半導体装置は、下記で特筆する構造を除いて、上記実施の形態１の半導体装置が有するメモリ用ｎ型ＭＩＳトランジスタＱＭ１、ロジック用ｎ型ＭＩＳトランジスタＱＬ１および入出力用ｎ型ＭＩＳトランジスタＱＰ１と同様の構造の、メモリ用ｎ型ＭＩＳトランジスタＱＭ２、ロジック用ｎ型ＭＩＳトランジスタＱＬ２および入出力用ｎ型ＭＩＳトランジスタＱＰ２を有する。特に、メモリ用ｎ型ＭＩＳトランジスタＱＭ２のチャネル面積は、ロジック用ｎ型ＭＩＳトランジスタＱＬ２および入出力用ｎ型ＭＩＳトランジスタＱＰ２のチャネル面積よりも小さくなっている。そして、本実施の形態２の半導体装置の構造上の特徴から発現され得る作用および効果に関しても、上記実施の形態１の半導体装置と同様の構造であるものに関しては同様であるとし、ここでの重複した説明は省略する。
【０１１４】
本実施の形態２の半導体装置は、メモリ用ｎ型ＭＩＳトランジスタＱＭ２のソース・ドレイン構造において、上記実施の形態１のメモリ用ｎ型ＭＩＳトランジスタＱＭ１に対して以下の点で異なる構造を有する。なお、以下で説明を省略した構造については、上記実施の形態１において上記図１を用いて説明した構造と同様である。
【０１１５】
本実施の形態２の半導体装置において、メモリ用ｎ型ＭＩＳトランジスタＱＭ２が有するメモリ用ソース・ドレイン領域ＳＤ４は、メモリ用高濃度領域（第１高濃度領域）ＨＤ４のみからなり、エクステンション領域を持たない。言い換えれば、本実施の形態２のメモリ用ｎ型ＭＩＳトランジスタＱＭ２のメモリ用ｎ型ソース・ドレイン領域ＳＤ４は、ｎ型不純物濃度が一様な構造となっている。
【０１１６】
一方、本実施の形態２の半導体装置においても、ロジック用ｎ型ＭＩＳトランジスタＱＬ２は、上記実施の形態１のロジック用ｎ型ＭＩＳトランジスタＱＬ１と同様、ロジック用高濃度領域（第２高濃度領域）ＨＤ２およびロジック用エクステンション領域（低濃度領域）ＬＤ２を有する。また、入出力用ｎ型ＭＩＳトランジスタＱＰ２は、上記実施の形態１の入出力用ｎ型ＭＩＳトランジスタＱＰ１と同様、入出力用高濃度領域（第２高濃度領域）ＨＤ３および入出力用エクステンション領域（低濃度領域）ＬＤ３を有する。なお、メモリ用高濃度領域ＨＤ４のｎ型不純物濃度は、少なくとも、ロジック用エクステンション領域ＬＤ２および入出力用エクステンション領域ＬＤ３のｎ型不純物濃度よりも高い。
【０１１７】
このように、本実施の形態２の半導体装置では、チャネル面積の小さいメモリ用ｎ型ＭＩＳトランジスタＱＭ２では、エクステンション領域を持たないメモリ用ソース・ドレイン領域ＳＤ４となっている。一方、チャネル面積の大きいロジック用ｎ型ＭＩＳトランジスタＱＬ２および入出力用ｎ型ＭＩＳトランジスタＱＰ２では、高濃度領域ＨＤ２，ＨＤ３およびエクステンション領域ＬＤ２，ＬＤ３を持ったソース・ドレイン領域ＳＤ２，ＳＤ３となっている。このように、チャネル面積の大小によって、エクステンション領域の有無が異なるような構造とする効果に関しては、後に詳しく説明する。
【０１１８】
また、本実施の形態２の半導体装置が有するメモリ用ｎ型ＭＩＳトランジスタＱＭ２では、メモリ用高濃度領域ＨＤ４は、平面的に見て、メモリ用ゲート電極ＧＥ１の側下に達するようにして配置されている方が、より好ましい。このようにすることで、メモリ用ｎ型ＭＩＳトランジスタＱＭ２をオン状態としたときに、メモリ用ゲート電極ＧＥ１直下のメモリ用チャネル領域ＣＨ１に形成される反転層との間で、円滑にキャリアを授受できるようになる。
【０１１９】
また、本実施の形態２の半導体装置が有するメモリ用ｎ型ＭＩＳトランジスタＱＭ２は、メモリ用高濃度領域ＨＤ４のメモリ用ゲート電極ＧＥ１側の端部に接するようにして、メモリ用ハロー領域（第１ハロー領域）ＨＬ４を有する構造である方が、より好ましい。メモリ用ハロー領域ＨＬ４は、シリコン基板１におけるメモリ用チャネル領域ＣＨ１における上記の箇所に形成されたｐ型半導体領域であり、ｐ型不純物としてホウ素を含んでいる。このように、メモリ用ハロー領域ＨＬ４を設けることで、メモリ用ｎ型ＭＩＳトランジスタＱＭ２において、動作時のパンチスルーを起こし難くすることができる。
【０１２０】
また、メモリ用高濃度領域ＨＤ４と、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３とは、同じｎ型導電型の半導体領域である。ここで、本実施の形態２の半導体装置では、それぞれ高濃度領域によって、主に含んでいるｎ型不純物原子が異なる。特に、本実施の形態２の半導体装置においては、メモリ用高濃度領域ＨＤ４に含まれるｎ型不純物原子の原子量は、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３に主に含まれるｎ型不純物原子の原子量よりも小さい。言い換えれば、本実施の形態２の半導体装置では、チャネル面積が小さいｎ型ＭＩＳトランジスタの高濃度領域（例えば、メモリ用高濃度領域ＨＤ４）に含まれるｎ型不純物原子の原子量は、チャネル面積が大きいｎ型ＭＩＳトランジスタの高濃度領域（例えば、ロジック用高濃度領域ＨＤ２，入出力用高濃度領域ＨＤ３）に含まれるｎ型不純物原子の原子量よりも小さい。このように、本実施の形態２の半導体装置において、チャネル面積の大小によって高濃度領域に含まれるｎ型不純物原子の原子量が異なる構造を有することの効果は、後に詳しく説明する。
【０１２１】
このような高濃度領域に含まれるｎ型不純物原子の候補としては、原子量が小さい順に、例えば、リン、アンチモン、ヒ素などがある。本実施の形態２の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ２のメモリ用高濃度領域ＨＤ４に含まれるｎ型不純物原子はリンである。また、本実施の形態２の半導体装置では、ロジック用高濃度領域ＨＤ２、および、入出力用高濃度領域ＨＤ３に含まれるｎ型不純物原子はヒ素である。このように、本実施の形態２の半導体装置において、各高濃度領域ＨＤ２，ＨＤ３，ＨＤ４が上述の各ｎ型不純物を含む構造であることの効果は、後に詳しく説明する。
【０１２２】
また、本実施の形態２の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ２のメモリ用高濃度領域ＳＤ４のｎ型不純物濃度は、ロジック用ｎ型ＭＩＳトランジスタＱＬ２のロジック用高濃度領域ＨＤ２、および、入出力用ｎ型ＭＩＳトランジスタＱＰ２の入出力用高濃度領域ＨＤ３のｎ型不純物濃度よりも低い。言い換えれば、本実施の形態２の半導体装置では、チャネル面積の小さいｎ型ＭＩＳトランジスタの高濃度領域（例えば、メモリ用高濃度領域ＨＤ４）に含まれるｎ型不純物原子の不純物濃度は、チャネル面積の大きいｎ型ＭＩＳトランジスタの高濃度領域（例えば、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３）に含まれるｎ型不純物原子の不純物濃度よりも低い。このように、本実施の形態２の半導体装置において、チャネル面積の大小によって、高濃度領域に含まれるｎ型不純物原子の不純物濃度が異なる構造を有することの効果は、後に詳しく説明する。
【０１２３】
また、本実施の形態２の半導体装置では、メモリ用ｎ型ＭＩＳトランジスタＱＭ２のメモリ用ハロー領域ＨＬ４にｐ型不純物として含まれるホウ素の濃度は、ロジック用ｎ型ＭＩＳトランジスタＱＬ２のロジック用ハロー領域ＨＬ２、および、入出力用ｎ型ＭＩＳトランジスタＱＰ２の入出力用ハロー領域ＨＬ３にｐ型不純物として含まれるホウ素の濃度よりも低い。言い換えれば、本実施の形態１の半導体装置では、チャネル領域の平面的な面積が小さいｎ型ＭＩＳトランジスタのハロー領域（例えば、メモリ用ハロー領域ＨＬ４）に含まれるｐ型不純物であるホウ素の濃度は、チャネル領域の平面的な面積が大きいｎ型ＭＩＳトランジスタのハロー領域（例えば、ロジック用ハロー領域ＨＬ２および入出力用ハロー領域ＨＬ３）に含まれるｐ型不純物であるホウ素の濃度よりも低い。このように、本実施の形態２の半導体装置において、チャネル面積の大小によって、ハロー領域に含まれるｐ型不純物であるホウ素の濃度が異なる構造を有することの効果は、後に詳しく説明する。
【０１２４】
以上が、本実施の形態２の半導体装置が有するメモリ用ｎ型ＭＩＳトランジスタＱＭ２、ロジック用ｎ型ＭＩＳトランジスタＱＬ２、入出力用ｎ型ＭＩＳトランジスタＱＰ２の構造である。以下では、これらのｎ型ＭＩＳトランジスタＱＭ２，ＱＬ２，ＱＰ２のシリコン基板１上への形成方法について、図１７〜図２１を用いながら詳しく説明する。ここでも、上記実施の形態１で説明した工程と同様と記すものは、その製法上の特徴およびそれがもたらす作用、効果に関して同様である。
【０１２５】
本実施の形態２の半導体装置の製造方法では、はじめに、上記図３から上記図５を用いて説明した工程と同様の工程を施す。これにより、シリコン基板１上に分離部２によって規定されたメモリ領域ＲＭ、ロジック領域ＲＬ、および、入出力領域ＲＰを形成する。そして、メモリ領域ＲＭにおけるシリコン基板１に、ｐウェルＰＷ１、メモリ用チャネル領域ＣＨ１、酸化シリコン膜１０およびメモリ用ゲート電極ＧＥ１を形成する。また、ロジック領域ＲＬにおけるシリコン基板１に、ｐウェルＰＷ２、ロジック用チャネル領域ＣＨ２、酸化シリコン膜１１およびロジック用ゲート電極ＧＥ２を形成する。また、入出力領域ＲＰにおけるシリコン基板１に、ｐウェルＰＷ３、入出力用チャネル領域ＣＨ３、酸化シリコン膜１２および入出力用ゲート電極ＧＥ３を形成する。
【０１２６】
ここでは、上記実施の形態１と同様にして各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成しているため、それらの寸法の大小関係も同様である。即ち、本実施の形態２においても、メモリ用ゲート電極ＧＥ１の平面的な寸法は、ロジック用ゲート電極ＧＥ２および入出力用ゲート電極ＧＥ３の平面的な寸法よりも小さくなるように形成する。言い換えれば、メモリ用ゲート電極ＧＥ１下のチャネル面積が、他のゲート電極下のチャネル面積よりも小さくなるように加工する。
【０１２７】
次に、図１７に示すように、メモリ領域ＲＭにおけるシリコン基板１に、ｐ型不純物としてのホウ素を含むメモリ用ハロー領域ＨＬ４を形成する。ここでは、上記実施の形態１の半導体装置の製造方法におけるメモリ用ハロー領域ＨＬ１を形成する工程と同様にして、フォトレジスト膜１８をマスクとしたイオン注入を施すことで、メモリ用ハロー領域ＨＬ４を形成する。ただし、本実施の形態２の半導体装置の製造方法では、本工程の前後においてメモリ用ハロー領域ＨＬ４に内包されるようなエクステンション領域を形成しない。この点で、上記実施の形態１と異なる。これにより、本実施の形態２の半導体装置の製造方法では、上記図１６を用いて説明したような、エクステンション領域を持たないメモリ用ｎ型ＭＩＳトランジスタＱＭ２を形成できる。
【０１２８】
次に、図１８に示すように、上記図８を用いて説明した工程と同様にして、ロジック領域ＲＬにおけるシリコン基板１にロジック用エクステンション領域ＬＤ２およびロジック用ハロー領域ＨＬ２を、また、入出力領域ＲＰにおけるシリコン基板１に入出力用エクステンション領域ＬＤ３および入出力用ハロー領域ＨＬ３を形成する。
【０１２９】
このように、本実施の形態２の半導体装置の製造方法では、チャネル面積の小さいｎ型ＭＩＳトランジスタを形成する際に、エクステンション領域を形成せずに、ソース・ドレイン構造を形成している。通常、エクステンション領域は、他の半導体領域と比較して、反転層が形成されるチャネル領域により近い箇所にイオン注入を施すことで形成する。従って、エクステンション領域の形成は、イオン注入の際に生成する格子間シリコンがチャネル領域に拡散することによる閾値電圧のばらつきに、より顕著に影響を及ぼす。これに対し、本実施の形態２の半導体装置の製造方法によれば、エクステンション領域を形成しない方法としているので、格子間シリコンの生成を低減することができ、ｎ型ＭＩＳトランジスタの閾値電圧のばらつきを低減できる。ただし、エクステンション領域を配置しないことで、駆動能力の低下が懸念される。そこで、本実施の形態２の半導体装置の製造方法では、閾値電圧のばらつきに格子間シリコンが影響し易い、チャネル面積の小さいｎ型ＭＩＳトランジスタに対してのみ本技術を適用し、駆動能力が要求される、チャネル面積の大きいｎ型ＭＩＳトランジスタに対してはエクステンション領域を形成している。これにより、チャネル面積の大きいｎ型ＭＩＳトランジスタにおいては駆動能力を低下させずに、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいてはチャネル領域近傍の格子間シリコンの発生を抑制することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させることができる。
【０１３０】
また、以上の工程において、メモリ用ハロー領域ＨＬ４とその他のハロー領域ＨＬ２，ＨＬ３との間のホウ素濃度の大小関係は、上記実施の形態１で説明した、メモリ用ハロー領域ＨＬ１とその他のハロー領域ＨＬ２，ＨＬ３との間のホウ素濃度の大小関係と同様である。即ち、メモリ用ハロー領域ＨＬ４を形成するためのイオン注入は、ロジック用ハロー領域ＨＬ２および入出力用ハロー領域ＨＬ３と比較して、ドーズ量の小さい条件で施すことで、ホウ素濃度の低いｐ型半導体領域からなるメモリ用ハロー領域ＨＬ４を形成する。このようなイオン注入条件とすることの効果に関しては、上記実施の形態１で説明した効果と同様であり、チャネル面積の大きいｎ型ＭＩＳトランジスタにおいては駆動能力を低下させずに、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいてはチャネル領域近傍の格子間シリコンの発生を抑制することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【０１３１】
続く工程では、上記図９を用いて説明した工程と同様の工程を施すことで、サイドウォールスペーサ３を形成する。
【０１３２】
次に、図１９に示すように、メモリ領域ＲＭにおけるシリコン基板１に、ｎ型不純物原子を含むメモリ用高濃度領域ＨＤ４を形成する。ここでは、上記実施の形態１の半導体装置の製造方法におけるメモリ用高濃度領域ＨＤ１を形成する工程と同様にして、フォトレジスト膜１９をマスクとしたイオン注入を施すことで、メモリ用高濃度領域ＨＤ４を形成する。本実施の形態２の半導体装置では、上記図１６を用いて説明したように、メモリ用ｎ型ＭＩＳトランジスタＱＭ２のソース・ドレイン構造においてエクステンション領域を持たないため、メモリ用高濃度領域ＨＤ４は、そのままメモリ用ソース・ドレイン領域ＳＤ４として機能する。
【０１３３】
ここで、本実施の形態２の半導体装置の製造方法では、本工程におけるイオン注入の際に、シリコン基板１の表面に垂直な方向に対し、斜めにイオン注入を施す。この点で、上記実施の形態１と異なる。これにより、シリコン基板１の表面を平面的に見て、メモリ用ゲート電極ＧＥ１の側方に達するように、メモリ用高濃度領域ＨＤ４を形成することができる。本実施の形態２のメモリ用ｎ型ＭＩＳトランジスタＱＭ２のように、エクステンション領域を持たないソース・ドレイン構造とする場合、通常の製法では、メモリ用ソース・ドレイン領域ＳＤ４がサイドウォールスペーサ３の分だけメモリ用ゲート電極ＧＥ１から離れることになる（オフセットを生じる）。トランジスタの動作では、メモリ用ゲート電極ＧＥ１直下のメモリ用チャネル領域ＣＨ１に反転層が形成され、メモリ用ソース・ドレイン領域ＳＤ４からこの反転層に電荷が供給される。従って、平面的に見て、メモリ用ソース・ドレイン領域ＳＤ４と、メモリ用ゲート電極ＧＥ１との間に上記のようなオフセットが生じた場合、反転層に円滑に電荷供給できず、高抵抗化の原因となってしまう。この対策として、本実施の形態２の半導体装置の製造方法では、メモリ用ソース・ドレイン領域ＳＤ４としてのメモリ用高濃度領域ＨＤ４を形成する際に、上述のように、斜め方向からイオン注入を施す。これにより、サイドウォールスペーサ３の下部に回り込み、メモリ用ゲート電極ＧＥ１の側下に達するようにして、メモリ用高濃度領域ＨＤ４を形成することができる。
【０１３４】
次に、図２０に示すように、上記図１１を用いて説明した工程と同様にして、ロジック領域ＲＬにおけるシリコン基板１にロジック用高濃度領域ＨＤ２を、また、入出力領域ＲＰにおけるシリコン基板１に入出力用高濃度領域ＨＤ３を形成する。
【０１３５】
以上の工程において、メモリ用高濃度領域ＨＤ４とその他の高濃度領域ＨＤ２，ＨＤ３とにイオン注入する不純物種の違いや、両者の間の不純物濃度の大小関係は、上記実施の形態１で説明した、メモリ用高濃度領域ＨＤ１とその他の高濃度領域ＨＤ２，ＨＤ３との間の関係と同様である。即ち、メモリ用高濃度領域ＨＤ４を形成するためのイオン注入では、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３に注入するｎ型不純物の原子量よりも、小さい原子量のｎ型不純物を注入する。例えばリンをイオン注入することでメモリ用高濃度領域ＨＤ４を形成し、また、例えばヒ素をイオン注入することでロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３を形成する。また、メモリ用高濃度領域ＨＤ４を形成するためのイオン注入では、ロジック用高濃度領域ＨＤ２および入出力用高濃度領域ＨＤ３と比較して、ドーズ量の小さい条件で施すことで、ｎ型不純物濃度の低いｎ型半導体領域からなるメモリ用高濃度領域ＨＤ４を形成する。これらのようなイオン注入条件とすることの効果に関しては、上記実施の形態１で説明した効果と同様であり、チャネル面積の大きいｎ型ＭＩＳトランジスタにおいては駆動能力を低下させずに、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいてはチャネル領域近傍の格子間シリコンの発生を抑制することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【０１３６】
以上の工程によって、シリコン基板１上のメモリ領域ＲＭに、メモリ用ゲート絶縁膜ＧＩ１、メモリ用ゲート電極ＧＥ１、メモリ用チャネル領域ＣＨ１、メモリ用ソース・ドレイン領域ＳＤ４としてのメモリ用高濃度領域ＨＤ４、および、メモリ用ハロー領域ＨＬ４を有するメモリ用ｎ型ＭＩＳトランジスタＱＭ２を形成したことになる。また、シリコン基板１上のロジック領域ＲＬに、ロジック用ゲート絶縁膜ＧＩ２、ロジック用ゲート電極ＧＥ２、ロジック用チャネル領域ＣＨ２、ロジック用ソース・ドレイン領域ＳＤ２、ロジック用高濃度領域ＨＤ２、ロジック用エクステンション領域ＬＤ２、および、ロジック用ハロー領域ＨＬ２を有するロジック用ｎ型ＭＩＳトランジスタＱＬ２を形成したことになる。また、シリコン基板１上の入出力領域ＲＰに、入出力用ゲート絶縁膜ＧＩ３、入出力用ゲート電極ＧＥ３、入出力用チャネル領域ＣＨ３、入出力用ソース・ドレイン領域ＳＤ３、入出力用高濃度領域ＨＤ３、入出力用エクステンション領域ＬＤ３、および、入出力用ハロー領域ＨＬ３を有する入出力用ｎ型ＭＩＳトランジスタＱＰ２を形成したことになる。
【０１３７】
続く工程では、図２１に示すように、上記図１２を用いて説明した工程と同様にして金属シリサイド膜４を形成する。その後、上記図１３〜上記図１５を用いて説明した工程と同様にして、コンタクト層ＣＬ、第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２、および、第３配線層Ｍ３を、シリコン基板１上に順に形成する。
【０１３８】
以上のようにして、上記図１６を用いて説明した本実施の形態２の半導体装置を形成することができる。
【０１３９】
以上をまとめると、本実施の形態２の半導体装置とその製造方法は、以下のような特徴を有する。通常、ｎ型ＭＩＳトランジスタのソース・ドレイン構造では、コンタクト電極との間で電荷を授受するための高濃度な半導体領域（本明細書中では高濃度領域）と、ゲート電極下の反転層との間で電荷を授受するための低濃度な半導体領域（本明細書中では低濃度領域またはエクステンション領域）とを有する。構造上、基板表面を平面的に見て、ゲート電極に近い方にエクステンション領域が配置され、遠い方に高濃度領域が配置される。これに対し、本実施の形態２の半導体装置では、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいてエクステンション領域を配置せず、高濃度領域のみからなるソース・ドレイン構造を適用した。これにより、エクステンション領域を形成する際の格子間シリコンの生成を抑制することができ、閾値電圧のばらつきを低減することができる。特に、このような構造は、閾値電圧のばらつきがそれほど問題にならないチャネル面積の大きいｎ型ＭＩＳトランジスタには適用せず、駆動能力を維持し得る構造となっている。
【０１４０】
更に、上記実施の形態１の半導体装置と同様に、本実施の形態２の半導体装置においても、チャネル面積の小さいｎ型ＭＩＳトランジスタでは不純物濃度を低くし、チャネル面積の大きいｎ型ＭＩＳトランジスタでは不純物濃度を高くしている。ハロー領域においても、同様のｐ型不純物濃度の大小関係を持たせている。これにより、上述の通り、チャネル面積の大きいｎ型ＭＩＳトランジスタの駆動能力は低減させずに、チャネル面積の小さいｎ型ＭＩＳトランジスタの閾値電圧のばらつきを更に低減することができる。
【０１４１】
（実施の形態３）
本実施の形態３の半導体装置について、図２２〜図２４を参照して説明する。本実施の形態３では、上記実施の形態１，２において説明した軽元素または低ドーズイオン注入の技術を適用することで、閾値電圧のばらつきの低減を実現したｎ型ＭＩＳトランジスタ（例えば、メモリ用ｎ型ＭＩＳトランジスタＱＭ１，ＱＭ２）を、代表して第１トランジスタ（第１電界効果トランジスタ）Ｑ１と記す。また、本実施の形態３では、上記実施の形態１，２において説明した軽元素または低ドーズイオン注入技術を適用せずに、駆動能力の向上を実現したｎ型ＭＩＳトランジスタ（例えば、ロジック用ｎ型ＭＩＳトランジスタＱＬ１，ＱＬ２や入出力用ｎ型ＭＩＳトランジスタＱＰ１，ＱＰ２）を、代表して第２トランジスタ（第２電界効果トランジスタ）Ｑ２と記す。言い換えれば、本実施の形態３の第１トランジスタＱ１は、上記実施の形態１，２のメモリ用ｎ型ＭＩＳトランジスタＱＭ１，ＱＭ２と同じ構成および作用、効果を有しており、また、本実施の形態３の第２トランジスタＱ２は、上記実施の形態１，２のロジック用ｎ型ＭＩＳトランジスタＱＬ１，ＱＬ２または入出力用ｎ型ＭＩＳトランジスタＱＰ１，ＱＰ２と同じ構成および作用、効果を有している。
【０１４２】
図２２には、本実施の形態３の半導体装置が有するＳＯＣ（System On Chip）構造の半導体チップＣＰ１の要部平面図を示している。半導体チップＣＰ１は、メモリ領域Ｒ１と周辺回路領域Ｒ２とを有している。メモリ領域Ｒ１にはＳＲＡＭが配置されている。周辺回路領域Ｒ２は、例えば、アナログ回路領域Ｒ２Ａやロジック回路領域Ｒ２Ｂなどを有している。アナログ回路領域Ｒ２Ａにはアナログ回路が配置されている。また、ロジック回路領域Ｒ２Ｂには、中央処理装置（Central Processing Unit：ＣＰＵ）などのロジック回路が配置されている。また、半導体チップＣＰ１上には、メモリ領域Ｒ１や周辺回路領域Ｒ２を電気的に接続する配線領域Ｗ１が配置されている。また、半導体チップＣＰ１上におけるメモリ領域Ｒ１、周辺回路領域Ｒ２および配線領域Ｗ１の周囲には、外部からの電気的な接続を取るためのパッドＰＤが配置されている。
【０１４３】
ここで、本実施の形態３の半導体装置が有する半導体チップＣＰ１では、第１トランジスタＱ１は、メモリ領域Ｒ１に配置されている。即ち、第１トランジスタＱ１は、ＳＲＡＭを構成するトランジスタである。また、第２トランジスタＱ２は、周辺回路領域Ｒ２のうちのアナログ回路領域Ｒ２Ａ、または、ロジック回路領域Ｒ２Ｂに配置されている。即ち、第２トランジスタＱ２は、アナログ回路またはロジック回路を構成するトランジスタである。
【０１４４】
また、本実施の形態３の半導体装置が有する、上記のような半導体チップＣＰ１の製造方法としては、上記実施の形態１，２の半導体装置の製造方法においてメモリ領域ＲＭに施した工程を、本実施の形態３の半導体装置の製造方法においてメモリ領域Ｒ１に施して第１トランジスタＱ１を形成する。また、上記実施の形態１，２の半導体装置の製造方法においてロジック領域ＲＬまたは入出力領域ＲＰに施した工程を、本実施の形態３の半導体装置の製造方法において、アナログ回路領域Ｒ２Ａおよびロジック回路領域Ｒ２Ｂに施して第２トランジスタＱ２を形成する。このようにして、本実施の形態３の半導体装置が有する半導体チップＣＰ１を形成できる。
【０１４５】
ここで、ＳＯＣ構造の半導体チップＣＰ１のメモリ領域Ｒ１に配置されたＳＲＡＭには、大容量の情報記憶能力が望まれる。従って、一つ一つのＳＲＡＭセルは高密度に配置され、そのＳＲＡＭを構成する第１トランジスタＱ１は微細な構造となっている。特に、本実施の形態３の半導体装置において、メモリ領域Ｒ１に配置され、ＳＲＡＭを構成する第１トランジスタＱ１は、当該半導体装置が有する電界効果トランジスタの中でも最も微細な平面寸法である。言い換えれば、第１トランジスタＱ１のチャネル領域（例えば、上記図１または上記図１６におけるメモリ用チャネル領域ＣＨ１）の平面的な面積は、本実施の形態３の半導体チップＣＰ１が有する電界効果トランジスタのなかで最も小さい。
【０１４６】
上述のように、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいては、製造工程中にチャネル近傍の箇所から生じる格子間シリコンがチャネル領域に拡散し、閾値電圧のばらつきを増加させる現象が顕著であった。従って、本実施の形態３の半導体チップＣＰ１において、メモリ領域Ｒ１に配置されるＳＲＡＭを構成するトランジスタとして、チャネル領域近傍の格子間シリコンの生成を抑制し得る方法で形成し、閾値電圧のばらつきを低減した第１トランジスタＱ１を適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ１においては、メモリ領域Ｒ１に配置するＳＲＡＭを構成するトランジスタとして、上記実施の形態１，２で説明した軽元素または低ドーズのイオン注入技術を適用した第１トランジスタＱ１を適用することは効果的である。
【０１４７】
また、アナログ回路やロジック回路を構成するトランジスタのように、チャネル面積が第１トランジスタＱ１ほど小さくないトランジスタにおいては、格子間シリコンのチャネル領域への拡散による閾値電圧のばらつきは問題にならない程度である。一方、アナログ回路やロジック回路を構成するトランジスタでは高い駆動能力が要求される。そこで、本実施の形態３の半導体チップＣＰ１において、アナログ回路領域Ｒ２Ａに配置するアナログ回路やロジック回路領域Ｒ２Ｂに配置するロジック回路を構成するトランジスタとして、駆動能力の向上を実現した第２トランジスタＱ２を適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ１においては、アナログ回路領域Ｒ２Ａまたはロジック回路領域Ｒ２Ｂに配置する、アナログ回路またはロジック回路を構成するトランジスタとして、上記実施の形態１，２で説明した軽元素または低ドーズのイオン注入技術を適用しない第２トランジスタＱ２を適用することは効果的である。
【０１４８】
図２３には、本実施の形態３の他の半導体装置が有する半導体チップＣＰ２の要部平面図を示している。半導体チップＣＰ２は、メモリ領域Ｒ３と周辺回路領域Ｒ４とを有している。メモリ領域Ｒ３にはＳＲＡＭが配置され、周辺回路領域Ｒ４には周辺回路が配置されている。また、半導体チップＣＰ２上におけるメモリ領域Ｒ３および周辺回路領域Ｒ４の周囲には、外部からの電気的な接続を取るためのパッドＰＤが配置されている。
【０１４９】
ここで、本実施の形態３の半導体装置が有する半導体チップＣＰ２では、第１トランジスタＱ１は、メモリ領域Ｒ３に配置されている。即ち、第１トランジスタＱ１は、ＳＲＡＭを構成するトランジスタである。また、第２トランジスタＱ２は、周辺回路領域Ｒ４に配置されている。即ち、第２トランジスタＱ２は、周辺回路を構成するトランジスタである。
【０１５０】
また、本実施の形態３の半導体装置が有する、上記のような半導体チップＣＰ２の製造方法としては、上記実施の形態１，２の半導体装置の製造方法においてメモリ領域ＲＭに施した工程を、本実施の形態３の半導体装置の製造方法においてメモリ領域Ｒ３に施して第１トランジスタＱ１を形成する。また、上記実施の形態１，２の半導体装置の製造方法においてロジック領域ＲＬまたは入出力領域ＲＰに施した工程を、本実施の形態３の半導体装置の製造方法において、周辺回路領域Ｒ４に施して第２トランジスタＱ２を形成する。このようにして、本実施の形態３の半導体装置が有する半導体チップＣＰ２を形成できる。
【０１５１】
ここで、半導体チップＣＰ２のメモリ領域Ｒ３に配置されたＳＲＡＭには、大容量の情報記憶能力が望まれる。従って、一つ一つのＳＲＡＭセルは高密度に配置され、そのＳＲＡＭを構成する第１トランジスタＱ１は微細な構造となっている。特に、本実施の形態３の半導体装置において、メモリ領域Ｒ３に配置され、ＳＲＡＭを構成する第１トランジスタＱ１は、当該半導体装置が有する電界効果トランジスタの中でも最も微細な平面寸法である。言い換えれば、第１トランジスタＱ１のチャネル領域（例えば、上記図１または上記図１６におけるメモリ用チャネル領域ＣＨ１）の平面的な面積は、本実施の形態３の半導体チップＣＰ２が有する電界効果トランジスタのなかで最も小さい。
【０１５２】
上述のように、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいては、製造工程中にチャネル近傍の箇所から生じる格子間シリコンがチャネル領域に拡散し、閾値電圧のばらつきを増加させる現象が顕著であった。従って、本実施の形態３の半導体チップＣＰ２において、メモリ領域Ｒ３に配置されるＳＲＡＭを構成するトランジスタとして、チャネル領域近傍の格子間シリコンの生成を抑制し得る方法で形成し、閾値電圧のばらつきを低減した第１トランジスタＱ１を適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ２においては、メモリ領域Ｒ３に配置するＳＲＡＭを構成するトランジスタとして、上記実施の形態１，２で説明した軽元素または低ドーズのイオン注入技術を適用した第１トランジスタＱ１を適用することは効果的である。
【０１５３】
また、周辺回路を構成するトランジスタのように、チャネル面積が第１トランジスタＱ１ほど小さくないトランジスタにおいては、格子間シリコンのチャネル領域への拡散による閾値電圧のばらつきは問題にならない程度である。一方、周辺回路を構成するトランジスタでは高い駆動能力が要求される。そこで、本実施の形態３の半導体チップＣＰ２において、周辺回路領域Ｒ４に配置する周辺回路を構成するトランジスタとして、駆動能力の向上を実現した第２トランジスタＱ２を適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ２においては、周辺回路領域Ｒ４に配置する周辺回路を構成するトランジスタとして、上記実施の形態１，２で説明した軽元素または低ドーズのイオン注入技術を適用しない第２トランジスタＱ２を適用することが効果的である。
【０１５４】
図２４には、本実施の形態３の更に他の半導体装置が有する、デジタル・アナログ混載型の半導体チップＣＰ３の要部平面図を示している。半導体チップＣＰ３は、メモリ領域Ｒ５、アナログ処理領域Ｒ６、位相同期回路（Phase-locked loop：ＰＬＬ）領域Ｒ７、外部入出力回路領域Ｒ８、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０、および、入出力回路領域Ｒ１１を有する。ここで、メモリ領域Ｒ５にはＳＲＡＭが配置されている。また、アナログ処理領域Ｒ６にはＡ／ＤコンバータやＤ／Ａコンバータなどのアナログ信号処理回路が配置されている。また、位相同期回路領域Ｒ７には位相同期回路が配置されている。また、外部入出力回路領域Ｒ８には外部入出力インターフェイスなどの外部入出力回路が配置されている。また、デジタル処理領域Ｒ９には論理演算や比較等の回路などのデジタル信号処理回路が配置されている。また、ロジック回路領域Ｒ１０には中央処理装置などのロジック回路が配置されている。また、入出力回路領域Ｒ１１には入出力インターフェイスなどの入出力回路が配置されている。本実施の形態３の半導体チップＣＰ３は、これらの構成により、デジタル信号とアナログ信号のやり取りが可能となる。
【０１５５】
ここで、本実施の形態３の半導体装置が有する半導体チップＣＰ３では、第１トランジスタＱ１は、メモリ領域Ｒ５またはアナログ処理領域Ｒ６に配置されている。即ち、第１トランジスタＱ１は、ＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタである。また、第２トランジスタＱ２は、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０または入出力回路領域Ｒ１１に配置されている。即ち、第２トランジスタＱ２は、デジタル信号処理回路、ロジック回路または入出力回路を構成するトランジスタである。
【０１５６】
また、本実施の形態３の半導体装置が有する、上記のような半導体チップＣＰ３の製造方法としては、上記実施の形態１，２の半導体装置の製造方法においてメモリ領域ＲＭに施した工程を、本実施の形態３の半導体装置の製造方法においてメモリ領域Ｒ５およびアナログ処理領域Ｒ６に施して第１トランジスタＱ１を形成する。また、上記実施の形態１，２の半導体装置の製造方法においてロジック領域ＲＬまたは入出力領域ＲＰに施した工程を、本実施の形態３の半導体装置の製造方法において、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０または入出力回路領域Ｒ１１に施して第２トランジスタＱ２を形成する。このようにして、本実施の形態３の半導体装置が有する半導体チップＣＰ３を形成できる。
【０１５７】
ここで、デジタル・アナログ混載型の半導体チップＣＰ３のメモリ領域Ｒ５またはアナログ処理領域Ｒ６に配置されたＳＲＡＭまたはアナログ信号処理回路は、チャネル面積の小さいトランジスタが配置されており、閾値電圧のばらつきの影響を受け易い。従って、本実施の形態３の半導体チップＣＰ３において、メモリ領域Ｒ５またはアナログ処理領域Ｒ６に配置されるＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタとして、閾値電圧のばらつきを低減した第１トランジスタＱ１を適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ３においては、メモリ領域Ｒ５またはアナログ処理領域Ｒ６に配置するＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタとして、上記実施の形態１，２で説明した軽元素または低ドーズのイオン注入技術を適用した第１トランジスタＱ１を適用することは効果的である。
【０１５８】
また、デジタル信号処理回路、ロジック回路または入出力回路を構成するトランジスタに対しては高速動作が要求される。そこで、本実施の形態３の半導体チップＣＰ３において、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０または入出力回路領域Ｒ１１に配置されたデジタル信号処理回路、ロジック回路または入出力回路を構成するトランジスタとして、駆動能力の向上を実現した第２トランジスタＱ２を適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ３においては、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０または入出力回路領域Ｒ１１に配置する、デジタル信号処理回路、ロジック回路または入出力回路を構成するトランジスタとして、上記実施の形態１，２で説明した軽元素または低ドーズのイオン注入技術を適用しない第２トランジスタＱ２を適用することは効果的である。
【０１５９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６０】
本発明は、チャネル面積の異なる電界効果トランジスタを一つの半導体基板上に形成した半導体チップを有する半導体装置に適用することができる。
【符号の説明】
【０１６１】
１  シリコン基板（半導体基板）
２  分離部
３  サイドウォールスペーサ
４  金属シリサイド膜
５  エッチングストップ膜
６  層間絶縁膜
７  コンタクトプラグ
８  バリア導体膜
９  保護酸化膜
１０〜１２  酸化シリコン膜
１３  多結晶シリコン膜
１４〜１９  フォトレジスト膜
ＣＨ１  メモリ用チャネル領域（第１チャネル領域）
ＣＨ２  ロジック用チャネル領域（第２チャネル領域）
ＣＨ３  入出力用チャネル領域（第２チャネル領域）
ＣＬ  コンタクト層
ＣＰ１，ＣＰ２，ＣＰ３  半導体チップ
ＧＥ１  メモリ用ゲート電極（第１ゲート電極）
ＧＥ２  ロジック用ゲート電極（第２ゲート電極）
ＧＥ３  入出力用ゲート電極（第２ゲート電極）
ＧＩ１  メモリ用ゲート絶縁膜（第１ゲート絶縁膜）
ＧＩ２  ロジック用ゲート絶縁膜（第２ゲート絶縁膜）
ＧＩ３  入出力用ゲート絶縁膜（第２ゲート絶縁膜）
ＨＤ１，ＨＤ４  メモリ用高濃度領域（第１高濃度領域）
ＨＤ２  ロジック用高濃度領域（第２高濃度領域）
ＨＤ３  入出力用高濃度領域（第２高濃度領域）
ＨＬ１，ＨＬ４  メモリ用ハロー領域（第１ハロー領域）
ＨＬ２  ロジック用ハロー領域（第２ハロー領域）
ＨＬ３  入出力用ハロー領域（第２ハロー領域）
Ｌ１  チャネル長
Ｌ２  チャネル幅
ＬＤ１  メモリ用エクステンション領域（第１低濃度領域）
ＬＤ２  ロジック用エクステンション領域（第２低濃度領域，低濃度領域）
ＬＤ３  入出力用エクステンション領域（第２低濃度領域，低濃度領域）
Ｍ１  第１配線層
Ｍ２  第２配線層
Ｍ３  第３配線層
ＰＤ  パッド
ＰＷ１，ＰＷ２，ＰＷ３  ｐウェル
Ｑ１  第１トランジスタ（第１電界効果トランジスタ）
Ｑ２  第２トランジスタ（第２電界効果トランジスタ）
ＱＬ１，ＱＬ２  ロジック用ｎ型ＭＩＳトランジスタ（第２電界効果トランジスタ）
ＱＭ１，ＱＭ２  メモリ用ｎ型ＭＩＳトランジスタ（第１電界効果トランジスタ）
ＱＰ１，ＱＰ２  入出力用ｎ型ＭＩＳトランジスタ（第２電界効果トランジスタ）
Ｒ１，Ｒ３，Ｒ５  メモリ領域
Ｒ２，Ｒ４  周辺回路領域
Ｒ２Ａ  アナログ回路領域
Ｒ２Ｂ  ロジック回路領域
Ｒ６  アナログ処理領域
Ｒ７  位相同期回路領域
Ｒ８  外部入出力回路領域
Ｒ９  デジタル処理領域
Ｒ１０  ロジック回路領域
Ｒ１１  入出力回路領域
ＲＬ  ロジック領域（第２領域）
ＲＭ  メモリ領域（第１領域）
ＲＰ  入出力領域（第２領域）
ＳＤ１，ＳＤ４  メモリ用ソース・ドレイン領域（第１ソース・ドレイン領域）
ＳＤ２  ロジック用ソース・ドレイン領域（第２ソース・ドレイン領域）
ＳＤ３  入出力用ソース・ドレイン領域（第２ソース・ドレイン領域）
Ｖ１  第１ビア層
Ｖ２  第２ビア層
Ｗ１  配線領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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