(57)【要約】【課題】複数の半導体チップをウェハに積層する場合、位置合せのための処理時間が著しく長くなり、生産性に支障を来していた。【解決手段】積層型半導体素子の製造方法は、複数の回路領域が形成された半導体基板上に設けられた複数の指標の実測座標値をそれぞれ取得する取得ステップと、予め保持されている複数の指標の設計座標値を、所定の誤差パラメータによって規定される座標変換式により変換した変換座標値と、取得ステップによって取得した複数の指標の実測座標との差が最小となるように、誤差パラメータを算出する算出ステップと、回路領域に対応して個片化された複数の半導体チップを、設計座標値と座標変換式によりそれぞれ配置位置を決定して半導体基板上の複数の回路領域のそれぞれに配置する配置ステップとを含む。【選択図】図４
2011029458.tif 000002
【特許請求の範囲】
【請求項１】
複数の回路領域が形成された半導体基板上に設けられた複数の指標の実測座標値をそれぞれ取得する取得ステップと、
予め保持されている前記複数の指標の設計座標値を、所定の誤差パラメータによって規定される座標変換式により変換した変換座標値と、前記取得ステップによって取得した前記複数の指標の実測座標との差が最小となるように、前記誤差パラメータを算出する算出ステップと、
前記複数の回路領域に対応して個片化された複数の半導体チップを、前記設計座標値と前記座標変換式によりそれぞれ配置位置を決定して前記半導体基板上の前記複数の回路領域のそれぞれに配置する配置ステップと
を含む積層型半導体素子の製造方法。
【請求項２】
前記複数の指標は、前記半導体基板上であって、前記複数の回路領域の外側に設けられたアライメントマークである請求項１に記載の積層型半導体素子の製造方法。
【請求項３】
前記複数の指標は、前記複数の回路領域の内側にそれぞれ設けられた指標から選択された指標である請求項１に記載の積層型半導体素子の製造方法。
【請求項４】
前記取得ステップは、前記個片化された複数の半導体チップのうち前記選択された指標の個数分を、前記選択された指標へ個別に観察して配置する時に前記実測座標値を取得し、
前記配置ステップは、前記実測座標値を取得して配置した半導体チップ以外の個片化された半導体チップを前記半導体基板上に配置する請求項３に記載の積層型半導体素子の製造方法。
【請求項５】
前記複数の回路領域の内側にそれぞれ設けられた指標として、貫通電極を用いる請求項３または４に記載の積層型半導体素子の製造方法。
【請求項６】
前記半導体基板とは異なる他の半導体基板を、前記配置ステップによって配置された前記複数の半導体チップの上に更に重ねる積層ステップを備える請求項１から５のいずれか１項に記載の積層型半導体素子の製造方法。
【請求項７】
前記積層ステップは、配置された前記複数の半導体チップの配置位置と、これに対応する前記他の半導体基板に設けられた前記複数の指標の実測座標値との差が最小となるように、前記他の半導体基板を前記複数の半導体チップの上に重ねる請求項６に記載の積層型半導体素子の製造方法。
【請求項８】
複数の回路領域が形成された半導体基板上に設けられた複数の指標の実測座標値をそれぞれ取得する取得部と、
予め保持されている前記複数の指標の設計座標値を、所定の誤差パラメータによって規定される座標変換式により変換した変換座標値と、前記取得部によって取得した前記複数の指標の実測座標との差が最小となるように、前記誤差パラメータを算出する算出部と、
前記複数の回路領域に対応して個片化された複数の半導体チップを、前記設計座標値と前記座標変換式によりそれぞれ配置位置を決定して前記半導体基板上の前記複数の回路領域のそれぞれに配置する配置部と
を含む積層型半導体素子の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層型半導体素子の製造方法、及び積層型半導体素子の製造装置に関する。
【背景技術】
【０００２】
半導体装置の実効的な実装密度を向上させる技術のひとつとして、複数の半導体チップを積層させた構造がある。パッケージング前の半導体チップを積層した構造を有する積層型半導体モジュールは、実装密度向上が向上されると共に、半導体チップ相互の配線が短縮されるので、処理速度も向上される。また、製造プロセスの異なる半導体チップを積層することにより、単種の半導体チップでは形成できない機能を持たせることもできる。
【０００３】
積層型半導体モジュールの製造工程においては、接合過程における接着材の硬化に時間がかかる。このため、半導体チップと半導体チップを積層して接合するよりも、半導体チップを半導体基板であるウェハに積層して接合した後に更に切り分ける手順、もしくは２枚のウェハを積層して接合した後に切り分ける手順の方が生産性は高い。下記の特許文献１は、後者の一例として、複数の半導体素子が形成されたウェハとインターポーザを貼り合わせた後に半導体素子を切り離す半導体素子の製造方法が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１００９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、製造過程におけるウェハレベルでの設計値と実際の値との差（以下、誤差という）は、チップレベルの誤差に比較して、無視できない大きさになる。ウェハレベルでの誤差は、例えば、ウェハの膨張及び歪みに依るもの、露光装置による露光ずれに依るもの、重ね合わせるウェハのそれぞれが異なる装置で処理されたことに起因するもの等が考えられる。したがって、設計値通りの座標に半導体チップまたはウェハを重ねた場合、ある回路領域では互いに位置合わせに成功したとしても、別の回路領域では全くずれてしまうことがあった。
【０００６】
それにより、半導体チップをウェハに積層する場合、半導体チップの指標とウェハ上の対応する回路領域の指標のそれぞれを顕微鏡で観察して位置を確認してから積層するという工程を、半導体チップごとに繰り返していた。このようにして複数の半導体チップをウェハに積層する場合、位置合せのための処理時間が著しく長くなり、生産性に支障を来していた。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の態様は、積層型半導体素子の製造方法であって、複数の回路領域が形成された半導体基板上に設けられた複数の指標の実測座標値をそれぞれ取得する取得ステップと、予め保持されている複数の指標の設計座標値を、所定の誤差パラメータによって規定される座標変換式により変換した変換座標値と、取得ステップによって取得した複数の指標の実測座標との差が最小となるように、誤差パラメータを算出する算出ステップと、回路領域に対応して個片化された複数の半導体チップを、設計座標値と座標変換式によりそれぞれ配置位置を決定して半導体基板上の複数の回路領域のそれぞれに配置する配置ステップとを含む。
【０００８】
また、本発明の第２の態様においては、積層型半導体素子の製造装置であって、複数の回路領域が形成された半導体基板上に設けられた複数の指標の実測座標値をそれぞれ取得する取得部と、予め保持されている複数の指標の設計座標値を、所定の誤差パラメータによって規定される座標変換式により変換した変換座標値と、取得部によって取得した複数の指標の実測座標との差が最小となるように、誤差パラメータを算出する算出部と、回路領域に対応して個片化された複数の半導体チップを、設計座標値と座標変換式によりそれぞれ配置位置を決定して半導体基板上の複数の回路領域のそれぞれに配置する配置部とを含む。
【０００９】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【図面の簡単な説明】
【００１０】
【図１】ウェハに半導体チップを配置する概念を表す斜視図である。
【図２】アライナー２００の概略構成図である。
【図３】座標変換式を求めるための説明図である。
【図４】積層型半導体素子が製造されるまでの処理を説明するフロー図である。
【図５】ウェハに半導体チップを配置する他の概念を表す斜視図である。
【発明を実施するための形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、ウェハに半導体チップを配置する概念を表す斜視図である。半導体基板であるウェハ１０１には、複数の回路領域１１１が造り込まれている。図示するように、矩形で囲まれる複数の回路領域１１１は、ウェハ１０１の上面に二次元的に広く配列されている。そして、ウェハ１０１上におけるそれぞれの回路領域１１１の配置位置に関する設計座標値は、個別に管理されている。
【００１３】
また、ウェハ１０１上には、回路領域１１１と共に、複数のアライメントマークが設けられている。アライメントマークは、回路領域１１１の外側に設けられた、ウェハ１０１の位置制御に用いられる指標である。それぞれのアライメントマークは、例えばウェハ１０１の中心を原点とする座標値として、設計座標値が個別に管理されている。なお、図では、例として３つのアライメントマーク１２１、１２２、１２３が示されているが、個数は３つに限らない。求められる位置合せの精度に応じて個数を増やせば良いが、実用上の観点からは、回路領域１１１の個数よりも少ないことが好ましい。アライメントマークの個数と位置合せの精度の関係については後述する。
【００１４】
複数の半導体チップ１３１は、ウェハ１０１と同様に造り込まれた回路領域を、ダイシングにより切り分けられて個片化されて作られる。個片化された半導体チップ１３１の各々は、ウェハ１０１の回路領域１１１に対して１対１で積層される。したがって、回路領域１１１に対向する面である半導体チップ１３１の下面に、回路領域１１１の回路に対応した回路が形成されている。
【００１５】
同時に、半導体チップ１３１の下面には、そのハンドリングの基準として用いるチップ指標が設けられており、ウェハ１０１上に配置する時に用いられる。このチップ指標は、回路の機能とは無関係に別途設けられたものでも良いし、回路内の特徴的な構造、例えば貫通電極であるＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉ Ｖｉａ）の先端をチップ指標として利用しても良い。なお、このチップ指標の具体的な利用については後述する。
【００１６】
半導体チップ１３１は、回路が設けられていない面である上面がＣＭＰ等により研削されて薄化されていることが好ましい。例えば、ウェハの厚さが６００μｍ程度であるのに対し、研削により１００μｍ未満の厚さにすることができる。このように研削されて薄化された半導体チップを積層することで、完成品である積層型半導体素子の単位体積あたりの実装密度を高めることができる。さらには、積層する半導体チップの数を２枚、３枚…として層を増やすことにより、より効果的に実装密度を高くすることもできる。
【００１７】
次に、半導体チップ１３１をウェハ１０１の回路領域１１１へ配置する装置と、その動作について説明する。図２は、アライナー２００の概略構成図である。アライナー２００は、積層型半導体素子の製造装置として機能する。
【００１８】
ウェハ載置用ＸＹテーブル２０１は、架台上に設けられたベース２０３に対して図に示すｘｙ方向に移動する。ウェハ載置用ＸＹテーブル２０１の移動は、制御部２３０の制御により、ｘ方向およびｙ方向のそれぞれに設けられたモータを駆動することにより実現される。ウェハ載置用ＸＹテーブル２０１の上面には、図１を用いて説明したウェハ１０１が載置される。載置されたウェハ１０１は、ウェハ載置用ＸＹテーブル２０１に設けられている負圧吸着機構により吸着して保持される。これにより、ウェハ１０１をミクロンオーダーで任意の位置に移動させることが可能となる。なお、ウェハ載置用ＸＹテーブル２０１に設けられている負圧吸着機構は、制御部２３０により吸着状態と非吸着状態とをスイッチ制御される。
【００１９】
半導体チップ載置用ＸＹテーブル２０２は、ウェハ載置用ＸＹテーブル２０１と同様に、架台上に設けられたベース２０３に対してｘｙ方向に移動する。半導体チップ載置用ＸＹテーブル２０２の移動は、制御部２３０の制御により、ｘ方向およびｙ方向のそれぞれに設けられたモータを駆動することにより実現される。半導体チップ載置用ＸＹテーブル２０２の上面には、図１を用いて説明した半導体チップ１３１が複数載置される。載置された半導体チップ１３１は、半導体チップ載置用ＸＹテーブル２０２に設けられている負圧吸着機構により吸着して保持される。これにより、載置された半導体チップ１３１をミクロンオーダーで任意の位置に移動させることが可能となる。なお、半導体チップ載置用ＸＹテーブル２０２に設けられている負圧吸着機構は、制御部２３０により、載置された複数の半導体チップ１３１に対して、個別に吸着状態と非吸着状態とをスイッチ制御することができる。
【００２０】
半導体チップ載置用ＸＹテーブル２０２に載置された半導体チップ１３１は、個別に、ウェハ載置用ＸＹテーブル２０１に載置されたウェハ１０１の所定の回路領域１１１に、ハンドラ２２０により移動される。ハンドラ２２０は、アーム２２１、微調部２２２、吸着部２２３を含むように構成されている。アーム２２１はｚ軸周りに回転し、吸着部２２３を、ウェハ載置用ＸＹテーブル２０１の上方、半導体チップ載置用ＸＹテーブル２０２の上方へ移動させることができる。吸着部２２３は、移動対象の個々の半導体チップ１３１を吸着保持する。微調部２２２は、吸着部２２３が半導体チップ１３１を吸着保持した状態で、ｘ方向、ｙ方向およびｚ軸周りの回転方向に微少量変位させることができる。
【００２１】
また、微調部２２２はｚ方向に微少量進退し、吸着部２２３と協調して、半導体チップ載置用ＸＹテーブル２０２の上方では半導体チップ１３１を吸着し、ウェハ載置用ＸＹテーブル２０１の上方では吸着を開放して、ウェハ１０１の所定の回路領域１１１に半導体チップ１３１を静置する。なお、回路領域１１１に静置された半導体チップ１３１は、接着剤等によりウェハ１０１に対して仮止めされるが、仮止めは、微調部２２２のｚ方向への進退により、半導体チップ１３１が回路領域１１１に対して若干加圧されることにより実現される。したがって、いったん回路領域１１１に半導体チップ１３１が仮止めされれば、重ね合わされた状態で、すなわち積層された状態で他の装置にウェハ１０１を搬出することができる。
【００２２】
ハンドラ２２０の各構成要素の動作は、制御部２３０により制御される。制御部２３０は、ハンドラ２２０の各構成要素の動作に限らず、上述のように、アライナー２００全体の各構成要素の動作を制御する。したがって、例えば、吸着部２２３が、半導体チップ載置用ＸＹテーブル２０２の上で半導体チップ１３１を吸着するタイミングで、半導体チップ載置用ＸＹテーブル２０２の吸着機構はその半導体チップ１３１の吸着をオフにするという協調動作ができる。なお、ウェハ１０１、複数の半導体チップ１３１のアライナー２００への搬入、複数の半導体チップ１３１が積層されたウェハ１０１のアライナー２００からの搬出は、ロボットアームを用いて実現される。このような、外部装置の動作についての制御信号等の授受も、制御部２３０により行われる。
【００２３】
撮像素子を備えたウェハ用顕微鏡２１１は、ウェハ載置用ＸＹテーブル２０１の上方からウェハ１０１を観察できるようにアライナー２００の筐体天井に固定されている。特にここでは、アライメントマーク１２１、１２２、１２３の位置を観察する。具体的には、例えばアライメントマーク１２１の位置情報を取得する場合、制御部２３０は、アライメントマーク１２１が撮像素子による取得画像の中心に来るように、ウェハ載置用ＸＹテーブル２０１をｘ方向及びｙ方向へ移動させる。そして、その移動量によりアライメントマーク１２１の実際の位置としての実測座標値を取得する。同様に他のアライメントマークも、それぞれ実測座標値を取得する。
【００２４】
このように取得された複数のアライメントマークの実測座標値と、設計時に定めた設計座標値とがどれくらいずれているかにより導かれる座標変換式を用い、個別に管理されている回路領域１１１の設計座標値を補正して、半導体チップ１３１を配置する。具体的な座標変換式及び補正の適用については後述する。
【００２５】
撮像素子を備えた半導体チップ用顕微鏡２１２は、吸着部２２３に保持された半導体チップ１３１を下方から観察できるように、ウェハ載置用ＸＹテーブル２０１と半導体チップ載置用ＸＹテーブル２０２の間に固定されている。特にここでは、チップ指標の位置を観察する。具体的には、制御部２３０は、チップ指標が撮像素子による取得画像の中心に来るように、アーム２２１及び微調部２２２を移動させる。この状態のハンドラ２２０の位置を基準として、補正された回路領域１１１の設計座標値までの移動量を計算し、半導体チップ１３１その回路領域１１１上に移動、配置する。
【００２６】
次に、座標変換式及び補正の適用について説明する。図３は、座標変換式を求めるための説明図である。ウェハ１０１上のアライメントマーク及び回路領域１１１の設計座標値と実際の値である実測座標値が異なるのは、ウェハの膨張及び歪みに依るもの、露光装置による露光ずれに依るものが原因の一つとして挙げられる。この誤差は、主要な誤差パラメータとして、ウェハ１０１の回転による回転量θとｘ方向及びｙ方向へのオフセットによるオフセット量（ｘ０，ｙ０）により、近似的に表現される。以下、これらを誤差パラメータとした例を説明する。
【００２７】
アライメントマーク１２１、１２２、１２３の設計座標値をそれぞれ（ｘｄ１，ｙｄ１），（ｘｄ２，ｙｄ２），（ｘｄ３，ｙｄ３）とする。また、実測座標値をそれぞれ（ｘｒ１，ｙｒ１），（ｘｒ２，ｙｒ２），（ｘｒ３，ｙｒ３）とする。また、回転量θとオフセット量（ｘ０，ｙ０）を用いた座標変換式により設計座標値を変換した座標値をそれぞれ（ｘｃ１，ｙｃ１），（ｘｃ２，ｙｃ２），（ｘｃ３，ｙｃ３）とする。このとき、座標変換式は（１）式で表される。
【数１】
2011029458.tif 000003
ただし、ｎ＝１，２，３
…（１）
【００２８】
誤差パラメータであるθと（ｘ０，ｙ０）は、実測座標値を用いて、以下の式（２）で表される残差平方和が最小となるものとして求められる。
【数２】
2011029458.tif 000004
…（２）
具体的には、最小二乗法などの公知の手法により算出されるので、詳細については省略する。
【００２９】
このようにして誤差パラメータであるθと（ｘ０，ｙ０）が定まると、（１）式の座標変換式が確定する。すると、回路領域１１１の設計座標値に対してこの座標変換式を適用すれば、個々の回路領域１１１の実測座標値を取得しなくても、それに近い座標値を補正された設計座標値として、計算により求めることができる。したがって、制御部２３０は、配置対象となる回路領域１１１をウェハ用顕微鏡２１１で観察することなく、吸着部２２３により吸着された半導体チップ１３１を、座標変換式を適用して得られた座標値に直接に持っていくことができる。このようにして、全ての半導体チップ１３１を、それぞれの対象となる回路領域１１１に積層して配置する。
【００３０】
なお、誤差パラメータをウェハ１０１の回転による回転量θとｘ方向及びｙ方向へのオフセットによるオフセット量（ｘ０，ｙ０）に限ることはない。より精密に誤差を補正したい場合には、誤差パラメータを増やせば良い。例えば、座標系の直交度誤差、ウェハのｘ方向及びｙ方向の線形伸縮などの誤差パラメータを適用して座標変換式を組むこともできる。座標系が実際には一方の軸が微小角回転量ω回転した斜交座標系であり、また、ｘ方向の伸縮倍率がＲｘ、ｙ方向の伸縮倍率がＲｙであるときは、座標変換式は（３）式で表される。
【数３】
2011029458.tif 000005
…（３）
【００３１】
ただし、この場合は、誤差パラメータが増えるので、これらを確定するためには実測するアライメントマークの個数を増やす必要がある。つまり、誤差パラメータを増やす場合には、それに応じてアライメントマークの個数を増加させる必要があると言える。
【００３２】
次に、ウェハ１０１がウェハ載置用ＸＹテーブル２０１に載置され、半導体チップ１３１が半導体チップ載置用ＸＹテーブル２０２に載置された状態から、積層型半導体素子が製造されるまでの流れを説明する。図４は、一連の処理を説明するフロー図である。
【００３３】
ステップＳ１０１では、制御部２３０は、ウェハ載置用ＸＹテーブル２０１に載置されたウェハ１０１上のアライメントマーク１２１、１２２、１２３を、ウェハ用顕微鏡２１１による画像取得とウェハ載置用ＸＹテーブル２０１の移動を連携させて観察する。これにより、アライメントマーク１２１、１２２、１２３の実測座標値を取得する。取得した実測座標値は、制御部２３０が備える記憶部に記憶する。
【００３４】
ステップＳ１０２では、制御部２３０が含む演算部は、取得した実測座標値と、予め記憶部で管理されている設計座標値をそれぞれ記憶部から読み出し、図３を用いて説明した手順に従って、誤差パラメータを算出する。誤差パラメータが算出されると、座標変換式が確定するので、これを記憶部で記憶する。
【００３５】
ステップＳ１０３では、制御部２３０はハンドラ２２０を駆動し、半導体チップ１３１を半導体チップ載置用ＸＹテーブル２０２からピックアップする。このとき、制御部２３０は、対象となる半導体チップ１３１をハンドラ２２０がピックアップしやすいように、必要に応じて半導体チップ載置用ＸＹテーブル２０２を移動させても良い。そして、制御部２３０は、ピックアップした半導体チップ１３１が半導体チップ用顕微鏡２１２上方の光軸付近まで来るように、ハンドラ２２０を駆動する。すると、半導体チップ用顕微鏡２１２は、吸着部２２３に吸着されている半導体チップ１３１のチップ指標の位置を観察できる状態になる。制御部２３０は、半導体チップ用顕微鏡２１２による取得画像とアーム２２１及び微調部２２２の移動を連携させて、チップ指標が取得画像の中心となる状態にする。そして、制御部２３０の演算部は、今吸着している半導体チップ１３１が積層しようとする回路領域１１１の補正された設計座標値を、ステップＳ１０２で確定した座標変換式を用いて求める。これにより、現在のチップ指標の位置を始点とし、補正された設計座標値を終点とする経路が確定するので、制御部２３０はこの経路に従ってハンドラ２２０を駆動し、半導体チップ１３１をその回路領域１１１に配置する。そして、微調部２２２をウェハ１０１方向に駆動して若干加圧することで、半導体チップ１３１を仮固定する。このステップＳ１０３の動作を、配置しようとする半導体チップ１３１の個数分だけ繰り返す。
【００３６】
ステップＳ１０３により、ウェハ１０１上には、複数の半導体チップ１３１が仮固定された状態になるので、ステップＳ１０４では、制御部２３０は外部の制御部と連携し、ロボットアームを用いてアライナー２００から搬出する。アライナー２００から搬出されたウェハ１０１は、接合装置に搬入され、加圧加熱されて半導体チップ１３１がウェハ１０１に確実に接合される。
【００３７】
半導体チップ１３１が接合されたウェハ１０１は、ステップＳ１０５でダイサに搬入され、接合された半導体チップ１３１に沿って、ウェハ１０１がダイシングされる。この一連の処理により積層型半導体素子が製造される。
【００３８】
なお、上記においては、半導体チップ１３１をウェハ１０１に仮固定した段階で、アライナー２００から搬出して、接合装置に搬入する処理工程で説明した。しかし、ステップＳ１０３の仮固定の工程において、接着層、温度、圧力等の条件を変更することにより、仮固定ではなく本工程としての固定、接合に替えることもできる。その場合、ステップＳ１０４の接合工程は省略される。
【００３９】
また、上記においては主にウェハ１０１の個々の回路領域１１１には、それぞれ一枚の半導体チップ１３１を積層する構成について説明したが、積層する半導体チップ１３１の枚数は一枚に限らない。更に実装密度を高めるためには、３層、４層…と積層数を増やすことが求められるので、ステップＳ１０３の処理を繰り返し、配置した半導体チップ１３１のさらにその上に、別の半導体チップ１３１を積み重ねても良い。
【００４０】
以上のように、積層する半導体チップ１３１のウェハ１０１上の配置位置を、ウェハ１０１の個々の回路領域１１１を観察することなく、演算により確定できるので、位置合せのための処理時間を大幅に短縮でき、生産性を向上させることが可能となる。
【００４１】
次に、図５を用いて上述の実施形態の変形例を説明する。図５は、ウェハに半導体チップを配置する他の概念を表す斜視図である。上述の実施形態では、ウェハ１０１上の複数の指標として、回路領域１１１の外側に設けられたアライメントマーク１２１、１２２、１２３を用いた。変形例においては、ウェハ５０１の回路領域５１１内部に設けられた回路指標５１２を利用する。
【００４２】
回路指標５１２は、回路領域５１１内部に設けられているが、回路と無関係に別途設けられている必要はなく、回路の構成要素であって、指標として利用できるものを回路指標としても良い。例えば、積層型半導体素子においては、層間の接続に貫通電極であるＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉ Ｖｉａ）がよく利用されるが、ＴＳＶの先端はウェハ用顕微鏡２１１によっても観察できるので、これを回路指標として用いることができる。
【００４３】
回路領域５１１の内部にはそれぞれ回路指標５１２が存在するが、これらを全て観察して実際の座標値を求めるのではなく、誤差パラメータの個数に応じて決定される個数分の回路指標５１２を選択してそれを選択指標とし、選択指標のみ実際の座標値を求める。上述の実施形態において、３つのアライメントマーク１２１、１２２、１２３の実測座標値を取得したのと同様に、ここでは、３つの選択指標５２１、５２２、５２３の実測座標値を求める。
【００４４】
上述の実施形態と同様に、ウェハ載置用ＸＹテーブル２０１に載置されたウェハ５０１上の選択指標５２１、５２２、５２３を、ウェハ用顕微鏡２１１による画像取得とウェハ載置用ＸＹテーブル２０１の移動を連携させて観察する。これにより、選択指標５２１、５２２、５２３の実測座標値を取得する。または、選択指標５２１、５２２、５２３がある回路領域５１１にも半導体チップ１３１は配置されるので、この３つに関しては、従来技術と同様に、回路領域５１１の全体と半導体チップ１３１の双方を観察して位置合せをしつつ実際に半導体チップ１３１を仮止めまで行い、その結果から実測座標値を取得する。このようにして実測座標値が取得できれば、上述の手法と同様に座標変換式を確定することができる。したがって、残りの半導体チップ１３１の配置に関しては、それぞれ実際に回路領域５１１を観察することなく行うことが可能となるので、位置合せのための処理時間を大幅に短縮できる。
【００４５】
この他にも、ウェハ１０１上の複数の指標は、ウェハを半導体チップに個片化するときにカッター等が通過するスクライブライン上に設けられても良い。また、回路領域の内側に設ける場合には、回路領域がＬＳＩ領域であっても良い。
【００４６】
次に、更なる変形例を説明する。上述の実施例においては、ステップＳ１０３で半導体チップ１３１を仮固定した後、ステップＳ１０４でウェハ１０１ごとアライナー２００から搬出し、接合工程へ進めた。しかし、仮固定した複数の半導体チップ１３１の上に、更に別のウェハを積層することもできる。つまり、個片化された複数の半導体チップ１３１を２枚のウェハで挟み込むように積層する。このように積層されたウェハと半導体チップは、接合装置において加圧加熱しやすく、また、より実装密度の高い積層型半導体素子を製造することができる。
【００４７】
具体的には、個々の半導体チップ１３１は、ステップＳ１０２で確定した座標変換式を用いて補正された設計座標値に配置されているので（ステップＳ１０３）、更に積層するウェハのアライメントマークの実測座標値との残差平方和が最小となるように、ウェハを積層する。積層するウェハは、ハンドラ２２０とは別の搬送ロボットにより下向きで搬送される。また、下向きに搬送されるウェハについては、搬送経路において半導体チップ用顕微鏡２１２を共用してアライメントマークの実測座標値を求めても良いし、もちろん他の装置で予め求めておいても良い。
【００４８】
その後は、上述の実施例と同様に、制御部２３０は外部の制御部と連携し、ロボットアームを用いてアライナー２００から搬出し、接合装置に搬入する。そして、２枚のウェハ及びこれらに挟まれた複数の半導体チップ１３１は、接合装置で加圧加熱されて一体化される。一体化されて積層化された後は、ダイサでダイシングされてより実装密度の高い積層型半導体素子が製造される。
【００４９】
上記した例では、ウェハ１０１に仮固定した複数の半導体チップ１３１の上に、更に別のウェハを積層する例を示したが、これに代えて、ウェハ１０１と複数の半導体チップ１３１とを加熱加圧により一体化した後、複数の半導チップ１３１の上に更に別のウェハを積層することができる。
【００５０】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【符号の説明】
【００５１】
１０１  ウェハ、１１１  回路領域、１２１、１２２、１２３  アライメントマーク、１３１  半導体チップ、２００  アライナー、２０１  ウェハ載置用ＸＹテーブル、２０２  半導体チップ載置用ＸＹテーブル、２０３  ベース、２１１  ウェハ用顕微鏡、  ２１２  半導体チップ用顕微鏡  、２２０  ハンドラ、２２１  アーム、２２２  微調部、２２３  吸着部、２３０  制御部、５０１  ウェハ、５１１  回路領域、５１２  回路指標、５２１、５２２、５２３  選択指標
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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