(57)【要約】【課題】本発明は、１０Ｇバースト信号と１Ｇバースト信号を分離可能なバースト信号受信機の提供を目的とする。【解決手段】本願発明のバースト信号受信機９１は、１０Ｇバースト信号及び１Ｇバースト信号を受信するバースト信号受信機９１であって、１Ｇバースト信号の先頭プリアンブルに含まれる１，０交番は通過させるが１０Ｇバースト信号の先頭プリアンブルに含まれる１，０交番は阻止するローパスフィルタ１９と、ローパスフィルタ１９からの１，０交番のビット数が第２の一定数になるまで計数して低速セット信号Ｆ１を出力する第２のビット数判定部１４と、１０Ｇバースト信号及び１Ｇバースト信号の先頭プリアンブルに含まれる１，０交番のビット数を計数し、低速セット信号Ｆ１よりも後に高速セット信号Ｆ０を出力する第１のビット数判定部１３と、を備えることを特徴とする。【選択図】図１
2011055389.tif 000002
【特許請求の範囲】
【請求項１】
高速のバースト信号及び低速のバースト信号を受信するバースト信号受信機であって、
各バースト信号の先頭及び末尾を検出して、全てのバースト信号の区間である全バースト区間を判定する全バースト区間判定部と、
各バースト信号の先頭プリアンブルに含まれる１，０交番のビット数があらかじめ定められた数になるまで計数して信号を出力する第１のビット数判定部と、
低速のバースト信号の先頭プリアンブルに含まれる１，０交番は通過させるが高速のバースト信号の先頭プリアンブルに含まれる１，０交番は阻止するローパスフィルタと、
前記ローパスフィルタからの１，０交番のビット数があらかじめ定められた数になるまで計数して信号を出力する第２のビット数判定部と、
前記第１のビット数判定部からの出力信号の先頭をセット信号に用い、前記全バースト区間判定部からの前記全バースト区間のそれぞれの末尾をリセット信号に用いて、高速のバースト信号の区間である高速バースト区間を判定する高速バースト区間判定部と、
前記第２のビット数判定部からの出力信号の先頭をセット信号に用い、前記全バースト区間判定部からの前記全バースト区間のそれぞれの末尾をリセット信号に用いて、低速のバースト信号の区間である低速バースト区間を判定する低速バースト区間判定部と、
を備えることを特徴とするバースト信号受信機。
【請求項２】
各バースト信号の先頭プリアンブルに含まれる１，０交番の信号振幅の平均値を算出し、前記平均値が所定の電圧を下回ったか否かを判定し、前記平均値が所定の電圧を下回った１，０交番を抽出して前記第１のビット数判定部及び前記第２のビット数判定部に入力する交番符号抽出部をさらに備えることを特徴とする請求項１に記載のバースト信号受信機。
【請求項３】
前記高速のバースト信号及び前記低速のバースト信号が入力され、前記高速バースト区間判定部からの信号が入力されたときに、入力されたバースト信号を通過させる高速バースト信号抽出部と、
前記高速のバースト信号及び前記低速のバースト信号が入力され、前記低速バースト区間判定部からの信号が入力されたときに、入力されたバースト信号を通過させる低速バースト信号抽出部と、
をさらに備えることを特徴とする請求項１又は２に記載のバースト信号受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バースト信号を受信するバースト信号受信機に関し、特に１ＧｂＥ（Ｇｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔ（登録商標））と１０ＧｂＥの両方の伝送速度のバースト信号を受信するバースト信号受信機に関する。
【背景技術】
【０００２】
現在日本では、図１３に示すような、１．２５Ｇｂｐｓの伝送速度を有する１Ｇ級のＧＥ−ＰＯＮ（Ｇｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔ（登録商標）−Ｐａｓｓｉｖｅ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）が一般的に敷設されている。１Ｇ級のＧＥ−ＰＯＮでは、複数の１Ｇ−ＯＮＵ（Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ  Ｕｎｉｔ）が、ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘｅｒ）、および光カプラを介して、１Ｇ−ＯＬＴ（Ｏｐｔｉｃａｌ  Ｌｉｎｅ  Ｔｅｒｍｉｎａｌ）に接続されており、上り方向（ＯＮＵ→ＯＬＴ）において、バースト状の光信号（以下、バースト信号という。）がＯＮＵから出力されており、そのバースト信号をＯＬＴが受信している構成となっている。
【０００３】
１Ｇ級のＧＥ−ＰＯＮでは、複数の１Ｇ−ＯＮＵ５２がＷＤＭフィルタ５３を介して１Ｇ−ＯＬＴ５４と接続され、バースト状の可変長信号（以下、バースト信号という。）である１Ｇバースト信号を送受信する。
【０００４】
今後、情報量の増大と共に、広帯域化、伝送容量の拡大が見込まれており、１０．３１２５Ｇｂｐｓの伝送速度を有する１０Ｇ級のＧＥ−ＰＯＮへ移行していくと考えられている。１０Ｇ級ＧＥ−ＰＯＮへ柔軟な移行を考慮すると、敷設済みの１Ｇ級のＧＥ−ＰＯＮシステムはそのまま活用することが、ファイバなどのインフラ再構築する必要がなく、コスト面において重要である。すなわち、１０Ｇ級ＧＥ−ＰＯＮへの移行の際、１Ｇ級ＧＥ−ＰＯＮシステムと１０Ｇ級ＧＥ−ＰＯＮシステムが同一ＰＯＮシステム上で共存することが重要である。
【０００５】
敷設済み１Ｇ級ＧＥ−ＰＯＮシステムを活用し、１０Ｇ級ＧＥ−ＰＯＮシステムと共存させる手段として、図１４に示すように、図１３に示す１Ｇ−ＯＬＴ５４に代えて、１Ｇバースト信号と１０Ｇバースト信号の両方のバースト信号を受信するバースト信号受信機５８を用いる方法がある。
【０００６】
一方で、伝送速度の低いバースト信号を基本速度としてヘッダを読み取ることで、高速のバースト信号及び低速のバースト信号を受信するバースト信号受信機が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１７３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
１Ｇ級ＧＥ−ＰＯＮシステムでは８Ｂ１０Ｂ符号、１０Ｇ級ＧＥ−ＰＯＮシステムでは６４Ｂ６６Ｂ符号が採用されている。そのため、両者の低域遮断周波数Ｆｌｏｗは、Ｆｌｏｗ（１Ｇ）＞Ｆｌｏｗ（１０Ｇ）の関係があり、単純に周波数フィルタによるフィルタリングによって、１Ｇバースト信号と１０Ｇバースト信号を分離することは不可能である。つまり、高帯域である１０Ｇバースト信号をＬＰＦによってフィルタリングし、１０Ｇバースト信号を遮断しても、６４Ｂ６６Ｂ符号によって、同符号連続が１Ｇバースト信号のそれよりも長い場合が理論上存在し、ＬＰＦで遮断できない。結果、単純なＬＰＦでは完全に１０Ｇバースト信号と１Ｇバースト信号を分離することはできない。
【０００９】
また、１０Ｇバースト信号と１Ｇバースト信号については、ヘッダの伝送速度は異なるため、引用文献１で提案しているバースト信号の受信方法は適用できない。
【００１０】
イネーブル信号を要求することは、装置側にとって設計負荷が増大し、結果ＯＬＴ装置のコスト増に繋がるため、得策ではない。
【００１１】
そこで、１０Ｇバースト信号と１Ｇバースト信号を分離可能なバースト信号受信機の提供を目的とする。
【課題を解決するための手段】
【００１２】
高速の１０Ｇバースト信号（１０．３１２５Ｇｂｐｓ）と低速の１Ｇバースト信号（１．２５Ｇｂｐｓ）とでは、先頭プリアンブルに含まれる１，０交番の符号周期が１９４ｐｓと１．６ｎｓとで異なる。本願発明のバースト信号受信機は、上記目的を達成するために、この符号周期の違いを利用して、自動的にそのビットレートを判別することを特徴とする。
【００１３】
具体的には、本願発明のバースト信号受信機は、高速のバースト信号及び低速のバースト信号を受信するバースト信号受信機であって、各バースト信号の先頭及び末尾を検出して、全てのバースト信号の区間である全バースト区間を判定する全バースト区間判定部と、各バースト信号の先頭プリアンブルに含まれる１，０交番のビット数があらかじめ定められた数になるまで計数して信号を出力する第１のビット数判定部と、低速のバースト信号の先頭プリアンブルに含まれる１，０交番は通過させるが高速のバースト信号の先頭プリアンブルに含まれる１，０交番は阻止するローパスフィルタと、前記ローパスフィルタからの１，０交番のビット数があらかじめ定められた数になるまで計数して信号を出力する第２のビット数判定部と、前記第１のビット数判定部からの出力信号の先頭をセット信号に用い、前記全バースト区間判定部からの前記全バースト区間のそれぞれの末尾をリセット信号に用いて、高速のバースト信号の区間である高速バースト区間を判定する高速バースト区間判定部と、前記第２のビット数判定部からの出力信号の先頭をセット信号に用い、前記全バースト区間判定部からの前記全バースト区間のそれぞれの末尾をリセット信号に用いて、低速のバースト信号の区間である低速バースト区間を判定する低速バースト区間判定部と、を備えることを特徴とする。
【００１４】
第１のビット数判定部は、１０Ｇバースト信号と１Ｇバースト信号の両方のビット数を計数する。そして予め定められたビット数のときに高速セット信号Ｆ０を出力する。一方で、適切なローパスフィルタを挿入することで、第２のビット数判定部は、１Ｇバースト信号の先頭プリアンブルのみのビット数を計数する。そして予め定められたビット数のときに低速セット信号Ｆ１を出力する。
【００１５】
ここで、高速の１０Ｇバースト信号と低速の１Ｇバースト信号とでは、先頭プリアンブルに含まれる１，０交番の符号周期が１９４ｐｓと１．６ｎｓとで異なる。このため、１９４ｐｓ周期の１，０交番の計数に要する時間と１．６ｎｓ周期の１，０交番のビット数の計数に要する時間とで差が生じる。この時間差を利用して、第１のビット数判定部の計数する予め定められたビット数を、１Ｇバースト信号のときは低速セット信号Ｆ１よりも後に高速セット信号Ｆ０が出力されるようなビット数に設定する。これにより、１０Ｇバースト信号のときに低速セット信号Ｆ１が出力されることを防ぐことができる。
【００１６】
先頭プリアンブルはバースト信号の先頭に含まれるので、第１のビット数判定部及び第２のビット数判定部からの出力信号をセット信号に用いる。そして、全バースト区間のそれぞれの末尾をリセット信号に用いる。これによって得られた高速バースト区間及び低速バースト区間を用い、低速の１Ｇバースト信号と高速の１０Ｇバースト信号を分離可能にすることができる。
【００１７】
本願発明のバースト信号受信機では、各バースト信号の先頭プリアンブルに含まれる１，０交番の信号振幅の平均値を算出し、前記平均値が所定の電圧を下回ったか否かを判定し、前記平均値が所定の電圧を下回った１，０交番を抽出して前記第１のビット数判定部及び前記第２のビット数判定部に入力する交番符号抽出部をさらに備えることが好ましい。
【００１８】
本発明により、第１のビット数判定部及び第２のビット数判定部が、デューティ比が整った１，０交番の波形、すなわちビット数判定部動作に耐えうる程の交番波形でビット数判定を実施することができる。これにより、デューティ比の整っていない交番波形（すなわち正常に再生される前の波形）による、第１のビット数判定部及び第２のビット数判定部の誤動作を防止することができる。
【００１９】
本願発明のバースト信号受信機では、前記高速のバースト信号及び前記低速のバースト信号が入力され、前記高速バースト区間判定部からの信号が入力されたときに、入力されたバースト信号を通過させる高速バースト信号抽出部と、前記高速のバースト信号及び前記低速のバースト信号が入力され、前記低速バースト区間判定部からの信号が入力されたときに、入力されたバースト信号を通過させる低速バースト信号抽出部と、をさらに備えることが好ましい。
【００２０】
高速バースト信号抽出部を備えることで、高速の１０Ｇバースト信号を抽出することができる。低速バースト信号抽出部を備えることで、低速の１Ｇバースト信号を抽出することができる。すなわち、第１のビット数判定部又は第２のビット数判定部からのセット信号を用いて、各ビットレートに応じたＳＤ信号として出力することによって、１０Ｇ用ＳＤ信号がアサートされているときにはバースト信号受信機から出力されている信号は１０Ｇバースト信号用として、１Ｇ用ＳＤ信号がアサートされているときにはバースト信号受信機から出力されている信号は１Ｇバースト信号用として、判別することが可能である。
【００２１】
なお、上記各発明は、可能な限り組み合わせることができる。
【発明の効果】
【００２２】
本発明によれば、バースト信号の伝送速度を判別するため、低速のバースト信号である１ＧｂＥのバースト信号と高速のバースト信号である１０ＧｂＥのバースト信号を分離可能にすることができる。さらに、第１のビット数判定部又は第２のビット数判定部からのセット信号に基づいた各ビットレートのＳＤ信号を生成し、それに基づいたバースト信号を出力させることも可能である。これによって、１０Ｇバースト信号用、１Ｇバースト信号用各々別にインタフェース出力させる必要がなく、バースト信号受信機の小型化が期待できる。
【図面の簡単な説明】
【００２３】
【図１】本実施形態に係るバースト信号受信機の一例を示す構成図である。
【図２】本実施形態に係る信号の一例であり、（ａ）は全バースト信号ＳＧＡを示し、（ｂ）はバースト区間判定部からのＳＤ信号ＳＤＡを示し、（ｃ）は第１のビット数判定部からの高速セット信号Ｆ０を示し、（ｄ）は第２のビット数判定部からの低速セット信号Ｆ１を示し、（ｅ）は高速バースト区間判定部からの出力信号ＳＤＨを示し、（ｆ）は低速バースト区間判定部からの出力信号ＳＤＬを示す。
【図３】バースト信号のフレーム構成の一例を示す。
【図４】不定区間とバースト区間判定部からのＳＤ信号ＳＤＡの関係を示す。
【図５】交番符号抽出回路の具体例を示す。
【図６】交番符号抽出部における入力信号の一例であり、（ａ）はＴＩＡ出力信号とその平均値を示し、（ｂ）はＬＡ出力信号とその平均値を示し、（ｃ）はＬＡ出力信号の平均値と参照値Ｖｒｅｆを示し、（ｄ）はセレクタ回路からの出力信号を示す。
【図７】本実施形態に係るバースト信号受信機の具体的な回路構成の第１例を示す。
【図８】本実施形態に係るバースト信号受信機の具体的な回路構成の第２例を示す。
【図９】２３ｂｉｔカウンタの構成の一例を示す。
【図１０】２３ｂｉｔカウンタにおける入出力信号の一例であり、（ａ）は入力信号Ｄ０を示し、（ｂ）は出力信号Ｑ０を示し、（ｃ）は出力信号Ｑ１を示し、（ｄ）は出力信号Ｑ２を示し、（ｅ）は高速セット信号Ｆ０を示し、（ｆ）はラッチ回路の動作状態を示し、（ｇ）はＳＤ信号ＳＤＡを示す。
【図１１】２１ｂｉｔカウンタの構成の一例を示す。
【図１２】２１ｂｉｔカウンタにおける入出力信号の一例であり、（ａ）は入力信号Ｄ０を示し、（ｂ）は出力信号Ｑ０を示し、（ｃ）は低速セット信号Ｆ１を示し、（ｄ）はラッチ回路の動作状態を示し、（ｅ）はＳＤ信号ＳＤＡを示す。
【図１３】従来のＧＥ−ＰＯＮの一例を示す。
【図１４】敷設済み光ファイバを活用するＧＥ−ＰＯＮの一例を示す。
【図１５】１ＧｂＥと１０ＧｂＥのバースト信号の一例を示す。
【発明を実施するための形態】
【００２４】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【００２５】
図１は、本実施形態に係るバースト信号受信機の一例を示す構成図である。図２は、本実施形態に係る信号の一例を示す。バースト信号受信機９１は、ＯＬＴ受信部９５及びサーデス部９６を備え、図２（ａ）に示すような、高速のバースト信号ＳＧＨ及び低速のバースト信号ＳＧＬを含むバースト信号ＳＧＡを受信する。
【００２６】
ＯＬＴ受信部９５は、全バースト区間判定部１１と、第１のビット数判定部１３と、第２のビット数判定部１４と、高速バースト区間判定部１５と、低速バースト区間判定部１６と、ローパスフィルタ１９と、を備える。サーデス部９６は、高速バースト信号抽出部１７と、低速バースト信号抽出部１８と、を備える。
【００２７】
全バースト区間判定部１１は、各バースト信号ＳＧＡの先頭及び末尾を検出して、全てのバースト信号ＳＧＡの区間である全バースト区間を判定し、図２（ｂ）に示すような、高速ＳＤ（Ｓｉｇｎａｌ  Ｄｅｔｅｃｔ）信号ＳＧＨ及び低速ＳＤ信号ＳＧＬを含む全バースト区間を示すＳＤ信号ＳＤＡを生成して出力する。全バースト区間判定部１１には、例えば信号が入力されると一定振幅の信号を出力する回路を用いる。ＳＤ信号を生成する回路は、どのビットレートに対してもダイナミックレンジ内で正常に動作することが好ましい。
【００２８】
本実施形態では交番符号抽出部１２を備えることが好ましい。この場合、交番符号抽出部１２は、全てのバースト信号ＳＧＡが入力され、各バースト信号ＳＧＡの先頭プリアンブルに含まれる１，０交番を抽出し、入力信号Ｄ０を第１のビット数判定部１３及び第２のビット数判定部１４に入力する。
【００２９】
第１のビット数判定部１３は、各バースト信号の先頭プリアンブルに含まれる１，０交番のビット数があらかじめ定められた第１の一定数になるまで計数して、図２（ｃ）に示すような高速セット信号Ｆ０を出力する。
【００３０】
ローパスフィルタ１９は、全てのバースト信号ＳＧＡのうちの低速のバースト信号の先頭プリアンブルに含まれる１，０交番は通過させるが高速のバースト信号の先頭プリアンブルに含まれる１，０交番は阻止する。第２のビット数判定部１４は、ローパスフィルタ１９から低速のバースト信号の先頭プリアンブルに含まれる１，０交番が入力され、入力された１，０交番のビット数があらかじめ定められた第２の一定数になるまで計数して、図２（ｄ）に示すような低速セット信号Ｆ１を出力する。
【００３１】
バースト信号ＳＧＡが高速のバースト信号ＳＧＨである場合、入力信号Ｄ０はローパスフィルタ１９で阻止されるため、入力信号Ｄ０は、第２のビット数判定部１４に入力されずに第１のビット数判定部１３にのみ入力される。このとき、バースト信号ＳＧＡが高速のバースト信号ＳＧＨである場合は、第１のビット数判定部１３のみから高速セット信号Ｆ０が出力される。したがって、バースト信号ＳＧＡが高速のバースト信号ＳＧＨであることを判定することができる。
【００３２】
バースト信号ＳＧＡが低速のバースト信号ＳＧＬである場合、入力信号Ｄ０は第１のビット数判定部１３と第２のビット数判定部１４の両方に入力される。このとき、第２の一定数を第１の一定数よりも少なくしておくことで、第１のビット数判定部１３よりも先に第２のビット数判定部１４から低速セット信号Ｆ１を出力させる。
【００３３】
一方で、高速セット信号Ｆ０又は低速セット信号Ｆ１が出力されると、高速バースト区間判定部１５又は低速バースト区間判定部１６は第１のビット数判定部１３のリセット信号Ｒ０及び第２のビット数判定部１４のリセット信号Ｒ１を生成し、第１のビット数判定部１３及び第２のビット数判定部１４でのビット数の計数を停止させる。そのため、第１のビット数判定部１３からは高速セット信号Ｆ０が出力されることはなく、第２のビット数判定部１４のみから低速セット信号Ｆ１が出力される。したがって、バースト信号ＳＧＡが低速のバースト信号ＳＧＬであることを判定することができる。
【００３４】
高速バースト区間判定部１５は、第１のビット数判定部１３からの高速セット信号Ｆ０の先頭をセット信号に用い、全バースト区間判定部１１からの全バースト区間を示すＳＤ信号ＳＤＡのそれぞれの末尾をリセット信号に用いて、高速のバースト信号の区間である高速バースト区間を判定し、図２（ｅ）に示すような高速ＳＤ信号ＳＤＨを出力する。一方、低速バースト区間判定部１６は、第２のビット数判定部１４からの低速セット信号Ｆ１の先頭をセット信号に用い、全バースト区間判定部１１からの全バースト区間を示すＳＤ信号ＳＤＡのそれぞれの末尾をリセット信号に用いて、低速のバースト信号の区間である低速バースト区間を判定し、図２（ｆ）に示すような低速ＳＤ信号ＳＤＬを出力する。
【００３５】
ここで、高速バースト区間判定部１５及び低速バースト区間判定部１６のリセット信号は、たとえば、全バースト区間判定部１１からのＳＤ信号ＳＤＡの立下りを検出して信号を出力する回路を設けることで生成する。
【００３６】
高速バースト信号抽出部１７は、図２（ａ）に示す全てのバースト信号ＳＧＡが入力され、高速バースト区間判定部１５からの高速ＳＤ信号ＳＤＨが入力されたときに、入力されたバースト信号を通過させる。これにより、高速バースト信号抽出部１７は、バースト信号ＳＧＡに含まれる高速のバースト信号ＳＧＨを受信して出力することができる。
【００３７】
低速バースト信号抽出部１８は、図２（ａ）に示す高速のバースト信号及び低速のバースト信号を含む全てのバースト信号がバースト信号ＳＧＡとして入力され、低速バースト区間判定部１６からの低速ＳＤ信号ＳＤＬが入力されたときに、入力されたバースト信号を通過させる。これにより、低速バースト信号抽出部１８は、バースト信号ＳＧＡに含まれる低速のバースト信号ＳＧＬを受信して出力することができる。
【００３８】
以上説明したように、バースト信号受信機９１は、ＯＬＴ受信部９５及びサーデス部９６を備えることで、バースト信号に重なりがなければ、すなわち、各バースト信号間隔に時間的余裕があれば、図２（ａ）に示すバースト信号ＳＧＡに含まれている高速のバースト信号及び低速のバースト信号を受信することができる。
【００３９】
しかし、バースト信号の先頭プリアンブルには、図３に示すような不定区間が存在し、この区間では安定したデューティ比の１，０交番は得られない。図４に、不定区間とバースト区間判定部からのＳＤ信号ＳＤＡの関係を示す。図１に示す全バースト区間判定部１１からのＳＤ信号ＳＤＡが入力されると第１のビット数判定部１３及び第２のビット数判定部１４はビット数の計数を開始するが、バースト信号ＳＧＡの先頭プリアンブルの不定区間では１，０交番のデューティ比が不安定であり、第１のビット数判定部１３及び第２のビット数判定部１４はビット数を正しく計数できない場合がある。
【００４０】
そこで、バースト信号受信機９１は、交番符号抽出部１２を備えることが好ましい。交番符号抽出部１２は、各バースト信号の先頭プリアンブルに含まれる１，０交番の信号振幅の平均値を算出し、前記平均値が所定の電圧を下回ったか否かを判定し、前記平均値が所定の電圧を下回った１，０交番を抽出して第１のビット数判定部１３及び第２のビット数判定部１４に入力する。
【００４１】
図５に、交番符号抽出回路の具体例を示す。図６に、交番符号抽出部１２における入力信号の一例を示す。図５に示す交番符号抽出回路は、平均値算出回路２７と、セレクタ回路２４を備える。ＴＩＡ（Ｔｒａｎｓ−Ｉｍｐｅｄａｎｃｅ  Ａｍｐｌｉｆｉｅｒ）１２０は、バースト信号ＳＧＡを増幅し、図６（ａ）に示すようなＴＩＡ出力信号を出力する。ＬＡ（Ｌｉｍｉｔｉｎｇ  Ａｍｐｌｉｆｉｅｒ）１１１は、バースト信号ＳＧＡとその平均値を差動増幅し、図６（ｂ）に示すようなＬＡ出力信号を出力する。平均値算出回路２７は、ＬＡ１１１からの出力信号の平均値を算出し、図６（ｂ）及び図６（ｃ）に示すような平均値Ｖａｖｅに応じた信号を出力する。これにより、平均値算出回路２７は、各バースト信号ＳＧＡの先頭プリアンブルに含まれる１，０交番の信号振幅の平均値Ｖａｖｅを算出する。ＨＹＳ回路１１２ａは、平均値算出回路２７からの平均値Ｖａｖｅが所定の電圧Ｖｒｅｆを下回ったか否かを判定して、図６（ｄ）に示すような不定区間とそれ以外を区別するような信号をセレクタ回路２４に出力する。
【００４２】
セレクタ回路２４は、ＨＹＳ回路１１２ａから不定区間を示す信号が出力されている間、ＬＡ１１１からのＬＡ出力信号をマスキングする。すなわち、平均値Ｖａｖｅが所定の電圧Ｖｅｒｆを上回っている間はバースト信号ＳＧＡを通過させず、平均値Ｖａｖｅが所定の電圧Ｖｅｒｆを下回った後にバースト信号ＳＧＡを通過させる。これにより、交番符号抽出部１２は、平均値Ｖａｖｅが所定の電圧Ｖｅｒｆを下回った後の１，０交番を抽出して、図１に示す第１のビット数判定部１３及び第２のビット数判定部１４に入力することができる。
【００４３】
交番符号抽出部１２は、ＳＤ信号ＳＤＡが入力されることによってアクティブとなり、その後入力される先頭プリアンブルの１，０交番を抽出することが好ましい。例えば、交番符号抽出部１２にＳＤ信号ＳＤＡが入力された後に、各バースト信号ＳＧＡの先頭プリアンブルが交番符号抽出部１２に入力される構成とする。
【００４４】
図７に、本実施形態に係るバースト信号受信機の具体的な回路構成の第１例を示す。図７に示すバースト信号受信機１９１は、ＯＬＴ受信部１９５及びサーデス部１９６を備える。
【００４５】
ＯＬＴ受信部１９５は、受光回路１４１と、ＴＩＡ１２０と、ＬＡ１１１と、ＯＵＴ回路１２１と、ＡＲＳ（Ａｕｔｏ−Ｒａｔｅ  Ｓｅｌｅｃｔ）回路１４２を備える。
【００４６】
受光回路１４１は、高速のバースト信号及び低速のバースト信号を含むバースト信号ＳＧＡを受光して光電変換する。受光回路１４１は、ＰＩＮ−ＰＤ（ＰＩＮ−Ｐｈｏｔｏ  Ｄｉｏｄｅ）とＡＰＤ（Ａｖａｌａｎｃｈｅ  Ｐｈｏｔｏ  Ｄｉｏｄｅ）のいずれでもよい。ＴＩＡ１２０は、受光回路１４１からの電流信号を電圧信号に変換する。ＬＡ１１１は、受光回路１４１から入力されたバースト信号ＳＧＡを増幅してＯＵＴ回路１２１に出力すると共にＡＲＳ回路１４２に出力する。また、ＬＡ１１１は、バースト信号ＳＧＡの入力に応答してＳＤ信号ＳＤＡを生成してＡＲＳ回路１４２に出力する。
【００４７】
ＡＲＳ回路１４２は、バースト信号ＳＧＡとＳＤ信号ＳＤＡを用いて、高速ＳＤ信号ＳＤＨ及び低速ＳＤ信号ＳＤＬを生成し、ＯＵＴ回路１２１に出力する。また、ＡＲＳ回路１４２は、電気インタフェース１４８を介して高速ＳＤ信号ＳＤＨをサーデス部１９６に入力し、電気インタフェース１４９を介して低速ＳＤ信号ＳＤＬをサーデス部１９６に入力する。
【００４８】
サーデス部１９６は、処理部１４５を備える。処理部１４５は、１０Ｇ処理部１４３と１Ｇ処理部１４４とを備える。１０Ｇ処理部１４３は、高速ＳＤ信号ＳＤＨをイネーブル信号に用いて、バースト信号ＳＧＡのうちの高速の１０Ｇバースト信号の受信処理を行う。１Ｇ処理部１４４は、低速ＳＤ信号ＳＤＬをイネーブル信号に用いて、バースト信号ＳＧＡのうちの低速の１Ｇバースト信号の受信処理を行う。
【００４９】
バースト信号受信機１９１は、ＯＬＴ受信部１９５からの高速ＳＤ信号ＳＤＨと低速ＳＤ信号ＳＤＬをイネーブル信号に用いるため、１Ｇバースト信号と１０Ｇバースト信号の電気インタフェース１４７が共通化できる。また、ＬＡ１１１とＯＵＴ回路１２１とＡＲＳ回路１４２を１チップに集積化することで、ＯＬＴ受信部１９５を小型化することができる。
【００５０】
サーデス部１９６については、サーデス部１９６側でイネーブル信号を生成する必要がないため、複雑な信号処理が不要となる。さらに、ＯＬＴ受信部１９５からの高速ＳＤ信号ＳＤＨと低速ＳＤ信号ＳＤＬをイネーブル信号に用いて受信するため、１０Ｇ処理部１４３と１Ｇ処理部１４４とを共通の処理部１４５で構成することも可能になる。例えば、高速ＳＤ信号ＳＤＨが入力されたときは処理部１４５に１０Ｇバースト信号の受信処理を行わせ、低速ＳＤ信号ＳＤＬが入力されたときは処理部１４５に１Ｇバースト信号の受信処理を行わせることができる。
【００５１】
図８に、本実施形態に係るバースト信号受信機の具体的な回路構成の第２例を示す。バースト信号受信機１９２は、ＴＩＡ１２０と、ＬＡ１１１と、ＨＹＳ回路１１２ａと、ＯＵＴ回路１１２ｂと、２３ｂｉｔカウンタ１１３と、２１ｂｉｔカウンタ１１４と、ラッチ回路１１５と、ラッチ回路１１６と、ＯＵＴ回路１２１と、Ｌ出力回路１２２と、ＯＲ回路１２３，１２４，１２５と、ＳＥＬ回路１２６と、スイッチ回路１２７と、を備える。
【００５２】
ＬＡ１１１は、図１に示す全バースト区間判定部１１として機能し、ＳＤ信号ＳＤＡを出力する。ＬＡ１１１は、さらにバースト信号ＳＧＡを増幅して出力する。
【００５３】
ＨＹＳ回路１１２ａは、バースト信号ＳＧＡの平均値と参照値Ｖｒｅｆが入力され、バースト信号ＳＧＡの平均値が参照値Ｖｒｅｆよりも小さい場合に、ＯＵＴ回路１１２ｂのゲートを開く信号を出力する。ＯＵＴ回路１１２ｂは、ＨＹＳ回路１１２ａから信号が出力されたときに入力信号Ｄ０を出力する。
【００５４】
バースト信号受信機１９２は、交番符号抽出回路をさらに備えることが好ましい。具体例は前述の図６にて説明した。交番符号抽出回路をさらに備える場合、図３に示す不定区間では、２３ｂｉｔカウンタ１１３と２１ｂｉｔカウンタ１１４には入力信号Ｄ０は入力されない。そのためバースト信号受信機１９２は非アクティブとなる。一方、レートセレクト区間になると、図６（ａ）に示すようにデューティ比の安定した１，０交番が得られるため、２３ｂｉｔカウンタ１１３と２１ｂｉｔカウンタ１１４に入力信号Ｄ０が入力され、バースト信号受信機１９２はアクティブとなる。図３に示すＰＲＢＳでは、高速セット信号Ｆ０または低速セット信号Ｆ１を契機に発生するリセット信号Ｒ０及びＲ１によって、２３ｂｉｔカウンタ１１３と２１ｂｉｔカウンタ１１４は非アクティブとなる。
【００５５】
２３ｂｉｔカウンタ１１３は、第１のビット数判定部１３として機能する。２３ｂｉｔカウンタ１１３は、入力信号Ｄ０として入力された１，０交番のビット数を計数する。そして、１，０交番が８ｂｉｔである場合、高速セット信号Ｆ０をラッチ回路１１５へ出力する。
【００５６】
ラッチ回路１１５は高速バースト区間判定部１５として機能する。ラッチ回路１１５は、高速セット信号Ｆ０からＳＤ信号ＳＤＡの末尾までの区間を判定し、高速バースト区間を示す高速ＳＤ信号ＳＤＨを出力する。これにより、１０Ｇバースト信号のイネーブル信号を生成することができる。高速ＳＤ信号ＳＤＨは、ＯＲ回路１２３にも出力され、高速ＳＤ信号ＳＤＨの先頭部分が２３ｂｉｔカウンタ１１３のリセット信号Ｒ０と２１ｂｉｔカウンタ１１４のリセット信号Ｒ１となる。
【００５７】
２１ｂｉｔカウンタ１１４は、第２のビット数判定部１４として機能する。２１ｂｉｔカウンタ１１４は、入力信号Ｄ０として入力された１，０交番のビット数を計数する。そして、１，０交番が２ｂｉｔである場合、低速セット信号Ｆ１をラッチ回路１１６へ出力する。
【００５８】
ラッチ回路１１６は低速バースト区間判定部１６として機能する。ラッチ回路１１６は、低速セット信号Ｆ１からＳＤ信号ＳＤＡの末尾までの区間を判定し、低速バースト区間を示す低速ＳＤ信号ＳＤＬを出力する。これにより、１Ｇバースト信号のイネーブル信号を生成することができる。低速ＳＤ信号ＳＤＬは、ＯＲ回路１２３にも出力され、低速ＳＤ信号ＳＤＬの先頭部分が２３ｂｉｔカウンタ１１３のリセット信号Ｒ０と２１ｂｉｔカウンタ１１４のリセット信号Ｒ１となる。
【００５９】
ここで、１０Ｇバースト信号が入力された場合、ローパスフィルタ１１９で入力信号Ｄ０は阻止されるために２１ｂｉｔカウンタ１１４では計数されず、２３ｂｉｔカウンタ１１３でのみビット数が計数される。このため、１０Ｇバースト信号が入力された場合は、２３ｂｉｔカウンタ１１３から高速セット信号Ｆ０が出力される。
【００６０】
１Ｇバースト信号が入力された場合、入力信号Ｄ０はローパスフィルタ１１９を通過して、２３ｂｉｔカウンタ１１３と２１ｂｉｔカウンタ１１４の両方でビット数が計数される。１０Ｇバースト信号の１，０交番の周期は１９４ｐｓであるので、２３ｂｉｔカウンタ１１３に入力信号Ｄ０が入力されてから高速セット信号Ｆ０が出力されるまでの所要時間は１２．８ｎｓである。一方、１Ｇバースト信号の１，０交番の周期は１．６ｎｓであるので、２１ｂｉｔカウンタ１１４に入力信号Ｄ０が入力されてから低速セット信号Ｆ１が出力されるまでの所要時間は３．２ｎｓである。したがって、高速セット信号Ｆ０よりも早いタイミングで低速セット信号Ｆ１が出力される。
【００６１】
ラッチ回路１１６に低速セット信号Ｆ１が入力されると、ラッチ回路１１６は低速ＳＤ信号ＳＤＬの先頭を出力し始める。低速ＳＤ信号ＳＤＬは、ＯＲ回路１２３を介して、２３ｂｉｔカウンタ１１３及び２１ｂｉｔカウンタ１１４に入力される。低速ＳＤ信号ＳＤＬは２３ｂｉｔカウンタ１１３のリセット信号Ｒ０として入力され、低速ＳＤ信号ＳＤＬの入力により２３ｂｉｔカウンタ１１３はビット数の計数を停止する。これにより、高速セット信号Ｆ０が出力されることはなく、ラッチ回路１１６のみを動作させることができる。
【００６２】
ラッチ回路１１５からの高速ＳＤ信号ＳＤＨとラッチ回路１１６からの低速ＳＤ信号ＳＤＬは、２つに分岐され、一方はバースト信号受信機１９２の外部に出力され、もう一方はＯＲ回路１２４を介してＳＥＬ回路１２６に入力される。ＳＥＬ回路１２６には、ＯＲ回路１２５を介して、バースト信号受信機１９２の外部から、例えば、図７に示すサーデス部１９６から、１０Ｇバースト信号のイネーブル信号１０Ｇ＿ＥＮと低速バースト信号のイネーブル信号１Ｇ＿ＥＮが入力される。ＳＥＬ回路１２６は、スイッチ回路１２７からの指示に従って、入力された４つの信号のいずれかをＯＵＴ回路１２１に出力する。これにより、内部で生成した高速ＳＤ信号ＳＤＨ及び低速ＳＤ信号ＳＤＬを使用するか、外部からのイネーブル信号を使用するかを選択可能になる。そのため、図７に示すサーデス部１９６で生成したイネーブル信号を使用することもできる。
【００６３】
ＯＵＴ回路１２１は、ＳＥＬ回路１２６から高速ＳＤ信号ＳＤＨ又は低速ＳＤ信号ＳＤＬが入力されたときにＬＡ１１１からのバースト信号ＳＧＡを出力し、その他はＬ出力回路１２２からの信号を出力するか、バッファ駆動を停止する。
【００６４】
＜２３ｂｉｔカウンタの詳細＞
図９は、２３ｂｉｔカウンタの一例を示す構成図である。図１０は、２３ｂｉｔカウンタの入出力信号の一例を示す。２３ｂｉｔカウンタ１１３は、Ｄタイプフリップフロップ回路１１３−１と、Ｄタイプフリップフロップ回路１１３−２と、Ｄタイプフリップフロップ回路１１３−３と、ＡＮＤ回路１１３−４と、を備える。
【００６５】
Ｄタイプフリップフロップ回路１１３−１、Ｄタイプフリップフロップ回路１１３−２、及びＤタイプフリップフロップ回路１１３−３は、データ入力端子に図１０（ｇ）に示すＳＤ信号ＳＤＡが入力される。これにより、Ｄタイプフリップフロップ回路１１３−１、Ｄタイプフリップフロップ回路１１３−２、及びＤタイプフリップフロップ回路１１３−３は、カウンタイネーブルの状態になる。
【００６６】
Ｄタイプフリップフロップ回路１１３−１、Ｄタイプフリップフロップ回路１１３−２、及びＤタイプフリップフロップ回路１１３−３は、リセット入力端子Ｒに、リセット信号Ｒ０が入力される。これにより、Ｄタイプフリップフロップ回路１１３−１、Ｄタイプフリップフロップ回路１１３−２、及びＤタイプフリップフロップ回路１１３−３は、ＳＤ信号ＳＤＡが入力されたときから、ラッチ回路１１５又はラッチ回路１１６からのリセット信号Ｒ０が入力されるときまで、入力信号Ｄ０のビット数を計数する。
【００６７】
Ｄタイプフリップフロップ回路１１３−１は、クロック入力端子に図１０（ａ）に示す入力信号Ｄ０が入力され、出力端子Ｑから図１０（ｂ）に示す信号Ｑ０を出力する。Ｄタイプフリップフロップ回路１１３−２は、クロック入力端子に図１０（ｂ）に示す信号Ｑ０が入力され、出力端子Ｑから図１０（ｃ）に示す信号Ｑ１を出力する。Ｄタイプフリップフロップ回路１１３−３は、クロック入力端子に図１０（ｃ）に示す信号Ｑ１が入力され、出力端子Ｑから図１０（ｄ）に示す信号Ｑ２を出力する。
【００６８】
ＡＮＤ回路１１３−４は、入力信号Ｄ０と、Ｄタイプフリップフロップ回路１１３−１からの出力信号Ｑ０と、Ｄタイプフリップフロップ回路１１３−２からの出力信号Ｑ１と、Ｄタイプフリップフロップ回路１１３−３からの出力信号Ｑ２と、の全てのＡＮＤ出力を、図１０（ｅ）に示す高速セット信号Ｆ０として出力する。このように、図８に示す２３ｂｉｔカウンタ１１３は、ＳＤ信号ＳＤＡが入力されてからラッチ回路１１５又はラッチ回路１１６がアクティブになるまでの間、１，０交番のビット数を計数して高速セット信号Ｆ０を出力する。
【００６９】
＜２１ｂｉｔカウンタの詳細＞
図１１は、２１ｂｉｔカウンタの一例を示す構成図である。図１２は、２１ｂｉｔカウンタの入出力信号の一例を示す。２１ｂｉｔカウンタ１１４は、Ｄタイプフリップフロップ回路１１４−１と、ＡＮＤ回路１１４−２と、を備える。
【００７０】
Ｄタイプフリップフロップ回路１１４−１は、データ入力端子にＳＤ信号ＳＤＡが入力される。これにより、Ｄタイプフリップフロップ回路１１４−１は、図１２（ｅ）に示すように、カウンタイネーブルの状態になる。
【００７１】
Ｄタイプフリップフロップ回路１１４−１は、リセット入力端子Ｒに、リセット信号Ｒ１が入力される。これにより、Ｄタイプフリップフロップ回路１１４−１は、ＳＤ信号ＳＤＡが入力されたときから、ラッチ回路１１５又はラッチ回路１１６からのリセット信号Ｒ１が入力されるときまで、入力信号Ｄ０のビット数を計数する。
【００７２】
Ｄタイプフリップフロップ回路１１４−１は、クロック入力端子に図１２（ａ）に示す入力信号Ｄ０が入力され、出力端子Ｑから図１２（ｂ）に示す信号Ｑ０を出力する。ＡＮＤ回路１１４−２は、入力信号Ｄ０と、Ｄタイプフリップフロップ回路１１４−１からの出力信号Ｑ０と、の全てのＡＮＤ出力を、図１２（ｃ）に示す低速セット信号Ｆ１として出力する。このように、図８に示す２１ｂｉｔカウンタ１１４は、ＳＤ信号ＳＤＡが入力されてからラッチ回路１１５又はラッチ回路１１６がアクティブになるまでの間、１，０交番のビット数を計数して高速セット信号Ｆ０を出力する。
【産業上の利用可能性】
【００７３】
本発はバースト信号を受信するため、情報通信産業に適用することができる。
【符号の説明】
【００７４】
１１：全バースト区間判定部
１２：交番符号抽出部
１３：第１のビット数判定部
１４：第２のビット数判定部
１５：高速バースト区間判定部
１６：低速バースト区間判定部
１７：高速バースト信号抽出部
１８：低速バースト信号抽出部
１９：ローパスフィルタ
２４：セレクタ回路
２７：平均値算出回路
５１、５５：１Ｇサーデス
５２：１Ｇ−ＯＮＵ
５３：ＷＤＭフィルタ
５４：１Ｇ−ＯＬＴ
５６、５９：１０Ｇサーデス
５７：１０Ｇ−ＯＮＵ
５８：１Ｇ／１０ＧデュアルレートＯＬＴ
９１：バースト信号受信機
９５：ＯＬＴ受信部
９６：サーデス部
１１１：ＬＡ
１１２ａ：ＨＹＳ回路
１１２ｂ：ＯＵＴ回路
１１３：２３ｂｉｔカウンタ
１１３−１、１１３−２、１１３−３：Ｄタイプフリップフロップ回路
１１３−４：ＡＮＤ回路
１１４：２１ｂｉｔカウンタ
１１４−１：Ｄタイプフリップフロップ回路
１１４−２：ＡＮＤ回路
１１５、１１６：ラッチ回路
１２０：ＴＩＡ回路
１２１：ＯＵＴ回路
１２２：Ｌ出力回路
１２３、１２４、１２５：ＯＲ回路
１２６：ＳＥＬ回路
１２７：スイッチ回路
１３４ａ：Ｄタイプフリップフロップ回路
１３４ｂ：ＸＯＲ回路
１４１：受光回路
１４２：ＡＲＳ回路
１４３：１０Ｇ処理部
１４４：１Ｇ処理部
１４５：処理部
１４７、１４８、１４９：電気インタフェース
１９１、１９２：バースト信号受信機
【図１】
2011055389.tif 000003
【図２】
2011055389.tif 000004
【図３】
2011055389.tif 000005
【図４】
2011055389.tif 000006
【図５】
2011055389.tif 000007
【図６】
2011055389.tif 000008
【図７】
2011055389.tif 000009
【図８】
2011055389.tif 000010
【図９】
2011055389.tif 000011
【図１０】
2011055389.tif 000012
【図１１】
2011055389.tif 000013
【図１２】
2011055389.tif 000014
【図１３】
2011055389.tif 000015
【図１４】
2011055389.tif 000016
【図１５】
2011055389.tif 000017