(57)【要約】【課題】シリアル形式で伝送された信号を確実に受信する。【解決手段】ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。逓倍回路１８は、ビットクロックＢＣＫをＮ逓倍してシステムクロックＰＬＬＣＫを生成する。第１カウンタ１０は、ビットクロックＢＣＫをＭ回カウントするごとにアサートされるタイミング信号Ｓ１０を生成する。シフトレジスタ１２は、シリアルデータＤＡＴＡを受け、ビットクロックＢＣＫのエッジごとに１ビットずつシフトする。ラッチ回路１６は、シフトレジスタ１２からのＫビットのデータＤ１を、タイミング信号Ｓ１０と同期してラッチする。第２カウンタ２０は、システムクロックを（Ｍ×Ｎ×Ｊ）回、カウントするごとにアサートされるラッチイネーブル信号Ｓ１２を生成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
Ｍビット（Ｍは自然数）を単位として伝送され、そのうちのＫビット（Ｋは自然数）に受信すべき有効なビットを含むシリアルデータと、前記シリアルデータのビットごとにエッジを有するビットクロックと、を受信し、システムクロックと同期して受信したデータを信号処理する信号処理回路へと供給する受信回路であって、
前記ビットクロックをＮ逓倍（Ｎは自然数）することにより前記システムクロックを生成する逓倍回路と、
前記ビットクロックをＭ回カウントするごとにアサートされるタイミング信号を生成する第１カウンタと、
前記シリアルデータを受け、前記ビットクロックのエッジごとにシフトするＫビットのシフトレジスタと、
前記シフトレジスタから出力されるＫビットのデータを、前記タイミング信号と同期してラッチするＫビットのラッチ回路と、
前記システムクロックを（Ｍ×Ｎ×Ｊ）回（Ｊは自然数）、カウントするごとにアサートされるラッチイネーブル信号を生成する第２カウンタと、
を備え、
前記信号処理回路は、前記ラッチイネーブル信号と同期して前記ラッチ回路の出力データを取り込むよう構成されることを特徴とする受信回路。
【請求項２】
前記逓倍回路は、分周比が１／Ｎ倍に設定されたＰＬＬ（Phase Locked Loop）回路を含むことを特徴とする請求項１に記載の受信回路。
【請求項３】
Ｍビット（Ｍは自然数）を単位として伝送され、そのうちのＫビット（Ｋは自然数）に受信すべき有効なビットを含むシリアルデータと、前記シリアルデータのビットごとにエッジを有するビットクロックと、を受信し、システムクロックと同期して受信したデータを信号処理する信号処理回路へと供給する受信方法であって、
前記ビットクロックをＮ逓倍（Ｎは自然数）することにより前記システムクロックを生成するステップと、
前記ビットクロックをＭ回カウントするごとにアサートされるタイミング信号を生成するステップと、
Ｋビットのシフトレジスタにより、前記シリアルデータを前記ビットクロックのエッジごとにシフトするステップと、
前記シフトレジスタによりビットシフトされたＫビットのデータを、前記タイミング信号と同期してラッチするステップと、
前記システムクロックを（Ｍ×Ｎ×Ｊ）回（Ｊは自然数）、カウントするごとにアサートされるラッチイネーブル信号を生成する第２カウンタと、
前記信号処理回路が、前記ラッチイネーブル信号がアサートされるごとに、ラッチされたＫビットのデータを取り込むステップと、
を備えることを特徴とする受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータを受信する受信回路に関する。
【背景技術】
【０００２】
集積回路間で情報を伝送するために、２線式あるいは３線式のシリアルインタフェースが利用される。２線式シリアルインタフェースとしてはＩ２Ｃ（Inter Integrated Circuit）バス規格が、３線式シリアルインタフェースとしてはデジタルオーディオ信号を伝送するためのＩ２Ｓ（Inter Integrated circuit Sound）バス規格が、提唱、実用化されている。
【０００３】
本発明者は、Ｉ２Ｓ通信用インタフェースとして、図１（ａ）に示す受信回路２００を検討した。図１（ａ）、（ｂ）は、それぞれ比較技術に係る受信回路２００の構成およびその動作を示すタイムチャートである。受信回路２００は、カウンタ２０２、立ち上がり検出回路２０４、シフトレジスタ２０６を備える。受信回路２００は、同期用のビットクロックＢＣＫ、シリアルデータＤＡＴＡ、ワードクロックＬＲＣＫを受ける。
【０００４】
シリアルデータＤＡＴＡは、サンプリング周期Ｔｓごとに、６４ビットを含む。６４ビットのうち、３２ビットがＬチャンネルに、３２ビットがＲチャンネルに割り当てられている。Ｌチャンネル、Ｒチャンネルごとのデータを１ワードという。
ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。つまりビットクロックＢＣＫの周波数は、サンプリング周波数ｆｓ（＝１／Ｔｓ）の６４倍である。
【０００５】
Ｉ２Ｓ伝送では、これらに加えて、１ワード（３２ビット）ごとにポジティブエッジとネガティブエッジを有するワードクロックＬＲＣＫが入力される。ワードクロックＬＲＣＫがローレベルのときＬチャンネルのデータが伝送され、ハイレベルのときＲチャンネルのデータが伝送される。
【０００６】
Ｉ２Ｓ通信では、１ワード３２ビットのうち、最大２４ビットがオーディオデータに割り当てられる。このビット長Ｋは音質に応じて可変である。左詰め（Left-justified）の場合、３２ビットのうち上位Ｋビットがオーディオ信号を示すデータ（オーディオデータという）となり、右詰め（Right-justified）の場合、下位Ｋビットがオーディオデータとなる。ＬチャンネルのオーディオデータをＬデータ、ＲチャンネルのオーディオデータをＲデータと称する。
【０００７】
以上がＩ２Ｓ通信のフォーマットの概要である。
【０００８】
図示しないＰＬＬ回路は、ビットクロックＢＣＫを１６逓倍することにより、サンプリング周波数ｆｓの１０２４倍のシステムクロックＰＬＬＣＫを生成する。データの受信先であるＤＳＰ（Digital Signal Processor）２０８は、このシステムクロックＰＬＬＣＫと同期してオーディオデータを処理する。
【０００９】
カウンタ２０２は、６ビットで構成されており、ビットクロックＢＣＫを６４回カウントするごとにアサート（ハイレベル）されるラッチ信号Ｓ１を生成する。つまりラッチ信号Ｓ１は、１サンプリング周期Ｔｓ（１／ｆｓ）ごとにアサートされる。カウンタ２０２は、ワードクロックＬＲＣＫのネガティブエッジごとにリセットされる。
【００１０】
シリアルデータＤＡＴＡは、３２ビットのＬチャンネルデータと、３２ビットのＲチャンネルデータを含むが、それぞれのうち実効的なオーディオデータは最長２４ビットである。シフトレジスタ２０６は、２４ビットで構成されており、データＤＡＴＡをビットクロックＢＣＫと同期して１ビットずつシフトしていく。シフトレジスタ２０６からは、２４ビットのＬデータとＲデータが出力される。
【００１１】
立ち上がり検出回路２０４は、ラッチ信号Ｓ１を、システムクロックＰＬＬＣＫと同期させる。その結果、ラッチイネーブル信号Ｓ２が生成される。
【００１２】
ＤＳＰ２０８は、シフトレジスタ２０６から出力される、２４ビットのＬデータおよびＲデータをそれぞれ入力データとして受け、ラッチイネーブル信号Ｓ２のエッジのタイミングで、つまりサンプリング周期Ｔｓごとに取り込む。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０００−０７８０２７号公報
【特許文献２】特開平６−２２４８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
本発明者は図１（ａ）の回路動作を検討し、以下の課題を認識するに至った。ビットクロックＢＣＫにジッタが存在しなければ、図１（ｂ）の区間Ａに示すように、ラッチイネーブル信号Ｓ２の間隔Ｔｓ１がシステムクロックＰＬＬＣＫの周期ＴＰＬＬの１０２４倍（ビットクロックＢＣＫの周期の６４倍）となり、ＤＳＰ２０８は、ＬデータおよびＲデータを正確に受信することができる。
【００１５】
ところがビットクロックＢＣＫのジッタの影響が大きくなると、たとえば図１（ｂ）の区間Ｂに示すように、ラッチイネーブル信号Ｓ２の間隔Ｔｓ２がシステムクロックＰＬＬＣＫの周期ＴＰＬＬの１０２４倍とは異なる長さとなってしまう場合がある。この場合、ＤＳＰ２０８は、Ｌデータ、Ｒデータを正確に受信することができず、誤動作するという問題が生ずる。かかる問題は、Ｉ２Ｃ（Inter IC）バスのような２線シリアル通信においても発生しうる。
【００１６】
本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的は、シリアル形式で伝送された信号を確実に受信することができる受信回路の提供にある。
【課題を解決するための手段】
【００１７】
本発明のある態様は、Ｍビット（Ｍは自然数）を単位として伝送され、そのうちのＫビット（Ｋは自然数）に受信すべき有効なビットを含むシリアルデータと、シリアルデータのビットごとにエッジを有するビットクロックと、を受信し、システムクロックと同期して受信したデータを信号処理する信号処理回路へと供給する受信回路に関する。受信回路は、ビットクロックをＮ逓倍（Ｎは自然数）することによりシステムクロックを生成する逓倍回路と、ビットクロックをＭ回カウントするごとにアサートされるタイミング信号を生成する第１カウンタと、シリアルデータを受け、ビットクロックのエッジごとにシフトするＫビットのシフトレジスタと、シフトレジスタから出力されるＫビットのデータを、タイミング信号と同期してラッチするＫビットのラッチ回路と、システムクロックを（Ｍ×Ｎ×Ｊ）回（Ｊは自然数）、カウントするごとにアサートされるラッチイネーブル信号を生成する第２カウンタと、を備える。信号処理回路は、ラッチイネーブル信号と同期してラッチ回路の出力データを取り込むよう構成される。
【００１８】
信号処理回路に対するラッチイネーブル信号は、ビットクロックではなく、それを逓倍して生成されるシステムクロックをカウントすることにより生成される。したがってラッチイネーブル信号の周期を、ビットクロックのジッタの影響をほとんど受けずに、一定に保つことができ、信号処理回路によってＫビットのデータを確実に取り込むことができる。
【００１９】
逓倍回路は、分周比が１／Ｎ倍に設定されたＰＬＬ（Phase Locked Loop）回路を含んでもよい。
【００２０】
受信回路は信号処理回路とともに１つの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
【００２１】
なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２２】
本発明に係る受信回路によれば、シリアルデータを確実に受信することができる。
【図面の簡単な説明】
【００２３】
【図１】図１（ａ）、（ｂ）は、それぞれ比較技術に係る受信回路の構成およびその動作を示すタイムチャートである。
【図２】本実施の形態に係る受信回路の構成を示すブロック図である。
【図３】図２の受信回路の動作を示すタイムチャートである。
【発明を実施するための形態】
【００２４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２５】
図２は、本実施の形態に係る受信回路１００の構成を示すブロック図である。受信回路１００は、ソースシンクロナス方式の、２線もしくは３線シリアルインタフェース回路であり、図示しない送信回路から、ビットクロックＢＣＫおよびシリアルデータＤＡＴＡを受ける。ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにエッジを有している。以下では、Ｉ２Ｓバス規格に準拠したデジタルオーディオデータを受けるシステムを例に説明をする。
【００２６】
オーディオ信号はサンプリング周波数ｆｓでサンプリングされている。シリアルデータＤＡＴＡは、サンプリング周期Ｔｓ（＝１／ｆｓ）ごとに、６４ビットを含む。６４ビットのうち、３２ビットがＬチャンネルに、３２ビットがＲチャンネルに割り当てられている。Ｌチャンネル、Ｒチャンネルごとの３２ビットを１ワードという。つまりシリアルデータＤＡＴＡは、１ワードＭ（＝３２ビット）を単位として伝送される。
【００２７】
ビットクロックＢＣＫは、シリアルデータＤＡＴＡのビットごとにポジティブエッジを有する。つまりビットクロックＢＣＫの周波数は、サンプリング周波数ｆｓ（＝１／Ｔｓ）の６４倍である。
【００２８】
Ｉ２Ｓ伝送では、これらに加えて、１ワード（３２ビット）の境界にポジティブエッジとネガティブエッジを有するワードクロックＬＲＣＫが伝送される。ワードクロックＬＲＣＫがローレベルのときＬチャンネルのデータが伝送され、ハイレベルのときＲチャンネルのデータが伝送される。
【００２９】
Ｉ２Ｓ通信では、１ワードＭ（＝３２）ビットのうち、最大でＫ（＝２４）ビットがオーディオデータに割り当てられる。Ｉ２Ｓ通信では、Ｍ（＝３２）ビットのうち、Ｋビット（＝２４）が受信すべき有効なビットであり、左詰め（Left-justified）の場合、３２ビットのうち上位２４ビットがオーディオ信号を示すオーディオデータに割り当てられる。Ｌチャンネルのオーディオデータ（２４ビット）をＬデータ、ＲチャンネルのオーディオデータをＲデータと称する。
【００３０】
受信回路１００の後段には、ＤＳＰ１０２が設けられる。ＤＳＰ１０２は、システムクロックＰＬＬＣＫと同期して、受信回路１００が受信したオーディオデータに所定の信号処理を施す。逓倍回路１８は、ビットクロックＢＣＫをＮ逓倍（Ｎ＝１６）することによりシステムクロックＰＰＬＣＫを生成する。ビットクロックＢＣＫの周波数は、サンプリング周波数ｆｓの６４倍であるから、システムクロックＰＬＬＣＫの周波数は、サンプリング周波数ｆｓの１０２４倍となる。
【００３１】
第１カウンタ１０は、ビットクロックＢＣＫをＭ（＝３２）回カウントするごとにアサートされるタイミング信号Ｓ１０を生成する。したがって第１カウンタ１０は、５ビットカウンタで構成することができる。このタイミング信号Ｓ１０は、ワードごとにアサートされる。また第１カウンタ１０にはワードクロックＬＲＣＫが入力されており、そのネガティブエッジでリセットされる。
【００３２】
シフトレジスタ１２は、Ｋ（＝２４）ビットのメモリであり、シリアルデータＤＡＴＡを受け、ビットクロックＢＣＫのエッジごとに１ビットずつシフトする。タイミング制御部１４は、タイミング信号Ｓ１０にもとづいてラッチ回路１６を制御する。ラッチ回路１６には、シフトレジスタ１２から出力されるＫビットのデータＤ１が入力されている。タイミング制御部１４の制御の結果、ラッチ回路１６はＫビットのデータＤ１をタイミング信号Ｓ１０と同期してラッチする。つまりラッチ回路１６の出力データＤ２は、ＬデータとＲデータが交互に現れる。
【００３３】
第２カウンタ２０は、システムクロックＰＬＬＣＫをＭ×Ｎ×Ｊ＝１０２４回、カウントするごとにアサートされるラッチイネーブル信号Ｓ１２を生成する。Ｍ＝３２、Ｎ＝１６、Ｊはチャンネル数であり、Ｊ＝２である。つまりラッチイネーブル信号Ｓ１２は、サンプリング周期Ｔｓごとにアサートされる。第２カウンタ２０は初期化することができ、初期化するとラッチイネーブル信号Ｓ１２がＬデータと所定のタイミング関係を有する位置に安定化される。
【００３４】
ＤＳＰ１０２は、ラッチイネーブル信号Ｓ１２を受け、ラッチイネーブル信号Ｓ１２と同期してラッチ回路１６の出力データＤ２を取り込むよう構成される。具体的には、ラッチイネーブル信号Ｓ１２がアサートされると、Ｌデータを取り込み、システムクロックＰＬＬＣＫの０クロックから５１１クロックの期間、Ｌデータを処理する。そして、シフトレジスタ１２がアサートされた後、５１２クロック経過後に、Ｒデータを取り込む。そしてシステムクロックＰＬＬＣＫの５１２クロックから１０２３クロックの期間、Ｒデータを処理する。
【００３５】
以上が受信回路１００の構成である。続いてその動作を説明する。図３は、図２の受信回路１００の動作を示すタイムチャートである。第２カウンタ２０を初期化することにより、ラッチイネーブル信号Ｓ１２の位相は、Ｌデータに対して所定のタイミング関係を有するように安定化されている。そのタイミング関係を保持しつつ、ラッチイネーブル信号Ｓ１２は、システムクロックＰＬＬＣＫの１０２４周期ごとにアサートされる。ラッチ回路１６の出力データＤ２は、このラッチイネーブル信号Ｓ１２がアサートされると、ＤＳＰ１０２に取り込まれる。
【００３６】
以上が受信回路１００の動作である。
この受信回路１００によれば、ＤＳＰ１０２に対するラッチイネーブル信号Ｓ１２は、ビットクロックＢＣＫではなく、システムクロックＰＬＬＣＫをカウントすることにより生成される。したがってラッチイネーブル信号Ｓ１２の周期は、ビットクロックＢＣＫのジッタの影響をほとんど受けずに、一定となる。
【００３７】
またジッタによって出力データＤ２の位相が変動しても、ラッチイネーブル信号Ｓ１２がアサートされるときには、出力データＤ２は安定しているので、ＤＳＰ１０２がデータを取り込み損ねる可能性を低減でき、誤動作を抑制することができる。
【００３８】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００３９】
実施の形態では、Ｉ２Ｓバス規格のシリアルデータを例に説明したが本発明はそれに限定されず、Ｉ２Ｃバス規格など、その他の規格に準拠したシリアルデータの伝送にも利用することができる。この場合、パラメータである自然数Ｍ、Ｋ、Ｎ、Ｊの値を適宜変更すればよい。
【００４０】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
【符号の説明】
【００４１】
ＢＣＫ…ビットクロック、ＤＡＴＡ…データ、ＬＲＣＫ…ワードクロック、ＰＬＬＣＫ…システムクロック、１０…第１カウンタ、Ｓ１０…タイミング信号、１２…シフトレジスタ、Ｓ１２…ラッチイネーブル信号、１４…タイミング制御部、１６…ラッチ回路、１８…逓倍回路、２０…第２カウンタ、１００…受信回路、１０２…ＤＳＰ。
【図１】
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【図２】
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【図３】
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