(57)【要約】      （修正有）【課題】大容量値で占有面積が小さく、高さも比較的小さく、端子接続不良の懸念がない容量素子内蔵タイプの配線基板を提供する。【解決手段】配線基板内の基板樹脂層６にキャパシタＣＡＰが埋め込まれている。キャパシタＣＡＰは、第１容量電極２、誘電体膜３および第２容量電極４を有する。第１容量電極２は、凸状段差部材２３等による凸状段差が連続する形状の面を有する。誘電体膜３は面を被覆しており、面の凸状段差間に誘電体膜を介在させた状態で補強電極部材４２（第２容量電極４の一部）の電極材が充填される。補強電極部材４２は、凸状段差の面形状を維持し補強する補強部材を兼用する。【選択図】図１
2011082301.tif 000002
【特許請求の範囲】
【請求項１】
層間に基板樹脂層を挟んで配線層を複数積層させた基板内部の一の前記基板樹脂層に容量素子が埋め込まれており、
前記容量素子が、
一の前記配線層に支持され、複数の凸状段差が連続する形状の面を有する第１容量電極と、
前記第１容量電極の前記面を被覆する誘電体膜と、
前記第１容量電極の前記面の凸状段差間に前記誘電体膜を介在させた状態で充填されることで、前記凸状段差の面形状を維持し補強する補強部材を兼用する第２容量電極と、
を有する配線基板。
【請求項２】
互いに離間して形成された複数の凸状段差部材を有し、
前記第１容量電極が、前記誘電体膜を介して前記複数の凸状段差部材の表面を覆っていることで、前記複数の凸状段差が電極面に形成されている
請求項１に記載の配線基板。
【請求項３】
前記凸状段差部材は感光性樹脂からなる
請求項２に記載の配線基板。
【請求項４】
前記第１容量電極は、
第１電極パターンと、
前記第１電極パターンに互いに離間して形成された複数の凸状段差部材の表面を覆い、近接する凸状段差部材の離間部分で前記第１電極パターンに接する第１電極膜と、
を含む請求項３に記載の配線基板。
【請求項５】
前記複数の凸状段差部材の各々は、互いに並行配置された立設長壁形状を有し、
前記凸状段差部材の長手方向の少なくとも一方の側に、前記第１電極パターンの電極取出部が設けられている
請求項４に記載の配線基板。
【請求項６】
前記第２容量電極は、
下地の前記第１容量電極の凸状段差の面形状を反映して前記誘電体膜が有する凸状段差面を被覆する第２電極膜と、
第２電極膜の凹部に充填された補強電極部材と、
を有する請求項２に記載の配線基板。
【請求項７】
前記補強電極部材の上面より一回り小さい大きさで前記基板樹脂層の開口部が形成されており、当該開口部に第２容量電極の電極取出部が設けられている
請求項６に記載の配線基板。
【請求項８】
前記第１容量電極は、
前記一の配線層の一部として形成された第１電極パターンと、
前記第１電極パターンに互いに離間して形成され、凸状段差面をそれぞれが有する複数の電極部材と、
を含む請求項１に記載の配線基板。
【請求項９】
前記複数の電極部材の各々が金属メッキ層からなる
請求項８に記載の配線基板。
【請求項１０】
前記第１容量電極は、前記第１電極部材の金属より酸化されにくい導電材料から形成されて前記複数の第１電極部材を被覆し、第１電極部材間の前記第１電極パターンの部分に接する第１電極膜を、
さらに有する請求項９に記載の配線基板。
【請求項１１】
前記複数の凸状段差部材の各々は、互いに並行配置された立設長壁形状を有し、
前記凸状段差部材の長手方向の少なくとも一方の側に、前記第１電極パターンの電極取出部が設けられている
請求項８に記載の配線基板。
【請求項１２】
前記第２容量電極は、
下地の前記第１容量電極の前記凸状段差面の形状を反映して前記誘電体膜が有する凸状段差面を被覆する第２電極膜と、
第２電極膜の凹部に充填された補強電極部材と、
を有する請求項１１に記載の配線基板。
【請求項１３】
前記補強電極部材の上面より一回り小さい大きさで前記基板樹脂層の開口部が形成されており、当該開口部に第２容量電極の電極取出部が設けられている
請求項１２に記載の配線基板。
【請求項１４】
一の配線層に容量素子を形成する工程、当該容量素子を基板樹脂で埋め込む工程、および、他の配線層を前記容量素子が埋め込まれた前記基板樹脂の上にプレスして貼り合わせる工程を有し、
前記容量素子の形成工程では、
前記一の配線層の第１電極パターンとなる部分の上に、感光性樹脂を塗布して露光、現像することで互いに離間した複数の凸状段差部材を形成し、
前記複数の凸状段差部材を被覆し、凸状段差部材間の前記第１電極パターンとなる部分に接続する第１電極膜を成膜することで第１容量電極を形成し、
複数の凸状段差が連続する面を有する前記第１電極膜を誘電体膜で被覆し、
下地の凸状段差の面形状を反映して前記誘電体膜が有する凹部を電極材料で充填することにより、凸状段差の面形状をプレス時に維持し補強する補強部材を兼用する第２容量電極を形成する
配線基板の製造方法。
【請求項１５】
前記第１電極膜および前記誘電体膜を原子層堆積法で成膜する
請求項１４に記載の配線基板の製造方法。
【請求項１６】
第２容量電極を形成する際に、前記誘電体膜を皮膜する第２電極膜を原子層堆積法で成膜した後、前記電極材料による凹部の充填を行う
請求項１５に記載の配線基板の製造方法。
【請求項１７】
請求項１から１３の何れか一に記載の配線基板を搭載している
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を基板樹脂層内に埋め込んでいる配線基板とその製造方法、並びに、当該配線基板を内蔵する電子機器に関する。
【背景技術】
【０００２】
半導体集積回路に形成される容量素子は、高周波化、高速化と同時に、携帯機器等では小型化、高集積化が求められている。また、プリント配線基板等では、半導体集積回路とは別に、コンデンサとして機能する単体部品が併用されている。このような単体部品コンデンサの容量値は、半導体の集積回路内に形成される容量素子（キャパシタ）の容量値よりも非常に大きいため、単体部品コンデンサを半導体集積回路内の容量素子に置き換えることは容易でない。
【０００３】
配線基板の表面に実装する単体部品の大容量コンデンサは、電子機器の薄型化を阻害する。そのため、近年では比較的大きな容量素子を配線基板内に取り込むための技術開発が進められている。例えば、配線基板内に単体部品コンデンサを埋め込む方法が提案されている（例えば、特許文献１参照）。
【０００４】
また、配線基板の内部において、平行に配置された平板型の２枚の電極と、この間に誘電体膜を配する容量素子を形成する技術が知られている（例えば、特許文献２参照）。
【０００５】
特許文献２のように、配線基板内に容量素子を形成できれば、単体部品コンデンサと置き換えが可能であり、単体部品コンデンサの使用数を減らすことが可能となり、実装コストなどを削減することができる。
【０００６】
また、単体部品コンデンサを配線基板内に埋め込む場合、ある程度の高さを必要とするため、多層配線基板の複数の層にわたってスペース、特に高さ方向のスペースが必要になる。
これに対し、上記平行平板型の容量素子は高さ（厚さ）を小さくできることから、多層配線基板の１層（２つの配線層が基板樹脂層に挟まれた部分）に形成できる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−１５２３０３号公報
【特許文献２】特開２００８−７８５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記特許文献１には、単体部品コンデンサを（プリント）配線基板の貫通孔内に埋め込む実施形態が記載されている。
【０００９】
しかしながら、このような配線基板に比較的大きな貫通孔を予め形成すると配線基板の剛性が低くなる。なお、特許文献１には、単体部品コンデンサを貫通孔に実装した後、隙間を（充填材で）埋め込むとの記載があるが、それでも配線基板の剛性は不十分な場合もあり得る。
【００１０】
また、単体部品コンデンサを実装し、深い孔の底部で配線層とコンデンサとの電気的に接続をとるときの作業性が悪い。
特許文献１ではコンデンサ周囲の隙間を（充填材で）埋め込むとしているが、隙間が十分に埋め込まれないと処理液等の進入で信頼性を低下させる懸念がある。
【００１１】
なお、特許文献１には単体部品コンデンサを基板内部に埋め込む実施形態、基板側面に実装する実施形態も例示されている。
【００１２】
しかし、コンデンサを基板内部に埋め込む場合、導体層にコンデンサを電気的、機械的に接続した後に、コンデンサの周囲に樹脂を充填して配線基板を完成させる。そのため、流動性が高い樹脂が充填されるときの応力や完成後の外力によってコンデンサの端子接続不良が発生する懸念がある。
この接続端子不良は、単体部品コンデンサを別に作って、後から配線基板に実装する限りにおいては、表面実装、内部実装に関わらず発生する懸念がある。
【００１３】
また、前述したように単体部品コンデンサの埋め込みは配線基板の厚みを制限してしまうという不利益を伴う。
【００１４】
一方、前述した特許文献２のように平行平板型の容量素子を配線基板内部に埋め込んで形成する場合、この形成は配線基板の厚さが薄くても可能である。
【００１５】
特許文献２のように、単体部品ではなく、配線基板と一体に容量素子が形成される場合、通常、樹脂を充填した後にレーザ照射等で素子電極引き出しのためのビアホールを形成する。そのため、樹脂等を介した応力で容量素子の端子接続不良が発生する懸念はない。
【００１６】
しかしながら、上記特許文献２では、高い容量値を実現する場合、平行平板型の容量素子の占有面積が大きくなる。したがって、配線基板内に容量素子を含む素子を多数配置するような場合、配置スペースに限りがある。よって、大きい容量素子を配置しようとすると、配線基板のサイズ（面積）が大きくなるという不利益を伴う。
【００１７】
このように配線基板内に埋め込む容量素子は、単体部品の場合は占有面積が小さいものの高くなり、一方、平行平板型の場合は高さが低いものの占有面積が大きくなる。また、単体部品の場合は端子接続不良の懸念があり、平行平板型の場合は容量値を高くできない不利益もある。
【００１８】
本発明は、大きい容量値とする場合でも占有面積が小さく、高さも比較的小さくできる上、端子接続不良の懸念がなく信頼性が高い容量素子内蔵タイプの配線基板を提供するものである。また、本発明は、上記配線基板の製造方法を提供するものである。
【課題を解決するための手段】
【００１９】
本発明に関わる配線基板は、層間に基板樹脂層を挟んで配線層を複数積層させた基板内部の一の前記基板樹脂層に容量素子が埋め込まれている。前記容量素子が、第１容量電極と、誘電体膜と、第２容量電極とを有する。
前記第１容量電極は、一の前記配線層に支持され、複数の凸状段差が連続する形状の面を有する。
前記誘電体膜は、前記第１容量電極の前記面を被覆する。
前記第２容量電極は、前記第１容量電極の前記面の凸状段差間に前記誘電体膜を介在させた状態で充填される。これにより、第２容量電極は、前記凸状段差の面形状を維持し補強する補強部材を兼用する。
【００２０】
この構成によれば、容量素子の容量値が、第１容量電極と第２容量電極が誘電体膜を挟んで対向する部分の総面積で決まる。その部分は、複数の凸状段差が連続するように上下（高さ方向）で幾重にも折り返されている。そのため、容量素子全体の占有面積は、大きな容量値の割に比較的小さい。また、この容量素子は単体部品のようにパッケージされたものでなく、直接、配線基板内に埋め込まれている。そのため、大きな容量値の割に高さ（配線基板の厚さ）方向のサイズが比較的小さい。
【００２１】
さらに、複数の凸状段差の形状を維持するために第２容量電極が、補強部材を兼用する。具体的には、第２容量電極が、凸状段差間の凹部を埋め込むように形成されている。そのため、容量素子が、あたかも１つの剛性が高い一体形成部品のようになっており、周囲に基板樹脂が充填されても、特に凸状段差の形状が変形して容量値が微妙に変化し、あるいは、応力で誘電体膜のリーク電流が増えることがない。
【００２２】
また、２つの配線層の一方側と他方側に、第１容量電極と第２容量電極が面状に位置させることができる。そのため、その電極取り出し構造が容易に形成できて生産性が高い。さらに、各電極における電極取り出し時の寄生抵抗等を小さくでき、特に動作周波数が高い場合でも、所望の容量値を維持する高性能な容量素子が配線基板と一体に形成されている。
【００２３】
本発明に関わる配線基板の製造方法は、一の配線層に容量素子を形成する工程、当該容量素子を基板樹脂で埋め込む工程、および、他の配線層を前記容量素子が埋め込まれた前記基板樹脂の上にプレスして貼り合わせる工程を有する。前記容量素子の形成工程では、以下の４つのさらに細かな工程を含む。
【００２４】
（Ａ）前記一の配線層の第１電極パターンとなる部分の上に、感光性樹脂を塗布して露光、現像することで互いに離間した複数の凸状段差部材を形成する。
（Ｂ）前記複数の凸状段差部材を被覆し、凸状段差部材間の前記第１電極パターンとなる部分に接続する第１電極膜を成膜することで第１容量電極を形成する。
（Ｃ）複数の凸状段差が連続する面を有する前記第１電極膜を誘電体膜で被覆する。
（Ｄ）下地の凸状段差の面形状を反映して前記誘電体膜が有する凹部を電極材料で充填することにより、凸状段差の面形状をプレス時に維持し補強する補強部材を兼用する第２容量電極を形成する。
【００２５】
以上の製法では、容量素子が形成された一の配線層を、基板樹脂を介して他の配線層と張り合わせるプレス時に、第２容量電極が補強部材として凸状段差の面形状を維持する働きがある。そのため、小面積で大容量の容量素子を形成した後も、その性能を維持したまま配線基板を完成させることができる。
【発明の効果】
【００２６】
本発明によれば、大きい容量値とする場合でも占有面積が小さく、高さも比較的小さくできる上、端子接続不良の懸念がなく信頼性が高い容量素子内蔵タイプの配線基板と、これを内蔵する電子機器とを実現できる。
また、本発明によれば、小面積で大容量という容量素子の性能や品質を損なうことなく容量素子内蔵タイプの配線基板を製造できる。
【図面の簡単な説明】
【００２７】
【図１】第１の実施形態に関わる容量素子を内蔵した配線基板の平面図と、異なる方向の２つの断面図である。
【図２】図１に示す配線基板の製造途中の断面図であり、ＭＩＭ構造を保護するマスク層形成までを示すものである。
【図３】図２に続く配線基板の製造途中の断面図であり、第１電極加工のためのドライフィルム形成までを示すものである。
【図４】図３に続く配線基板の製造途中の断面図であり、基板樹脂層および配線層の貼り合わせまでを示すものである。
【図５】図４に続く配線基板の製造途中の断面図であり、電極取出しのためのコンタクト開口までを示すものである。
【図６】第２の実施形態に関わる配線基板の製造途中の断面図と、完成後の断面図である。
【図７】第３の実施形態に関わる携帯電話の概観を示す図である。
【発明を実施するための形態】
【００２８】
本発明の実施形態を、図面を参照して、以下の順で説明する。
１．第１の実施の形態：凸状段差を感光性樹脂等の非導電材料から形成する場合の実施形態で、第１変形例を含む。
２．第２の実施の形態：凸状段差を導電材料から形成する場合の実施形態で、第２変形例を含む。
３．第３変形例
４．第３の実施形態：電子機器の一例として携帯電話を示す。
【００２９】
第１の実施の形態＞
［容量付きの配線基板構造］
図１に、本発明の第１の実施形態に関わる容量素子を内蔵した配線基板の構造を示す。図１（Ａ）は平面図、図１（Ｂ）は図１（Ａ）のＡ−Ａ線に沿った断面図、図１（Ｃ）は図１（Ａ）のＢ−Ｂ線に沿った断面図である。
【００３０】
図１に図解する配線基板１は、３層の配線層を、各層間に基板樹脂層を介して積層させた電子部品の実装基板である。図１には、最下層（裏面）の配線層７と中間の配線層（後述する符号“２１”により示す導電層は、その一部）との間に基板樹脂層５が配置されている。基板樹脂層５と最上層（表面）の配線層（符号“８”により示す導電部は、その一部）との間に基板樹脂層６が配置されている。
【００３１】
なお、第１実施形態において本発明が適用される配線基板は、図１の３つの配線層、２つの基板樹脂層のタイプに限定されない。配線層は最低で２つ、基板樹脂層は最低で１つ有するが、それらの数に限定はない。
【００３２】
図１において、中間の配線層と最上層（表面）の配線層との間の基板樹脂層６に容量素子（キャパシタＣＡＰ）が埋め込まれている。キャパシタＣＡＰは、配線層７と中間の配線層との間の基板樹脂層５に埋め込む形態もあり得る。
いずれにしても、キャパシタＣＡＰは、下層側の配線層の一部である第１電極パターン２１を含む第１容量電極２と、誘電体膜３と、第２容量電極４とを有する。
【００３３】
第１電極パターン２１は、中間の配線層と一括形成される導電層であり、キャパシタＣＡＰの下部支持体として十分な厚さや強度をもっている。また、第１容量電極として十分な導電性を有している。
第１容量電極２は、比較的厚い第１電極パターン２１と、比較的薄い第１電極膜２２とを有する。
【００３４】
第１電極パターン２１の上面に、複数（ここでは５つ）の凸状段差部材２３が、互いに離間して配置されている。凸状段差部材２３は、例えば、ソルダーレジスト等の感光性樹脂で形成されている。５つの凸状段差部材２３は、それぞれが立設長壁形状を有し、互いに並行配置されている。
【００３５】
５つの凸状段差部材２３の表面（凸状段差面）を被覆するように第１電極膜２２が成膜されている。これにより、第１電極膜２２の表面（上面）が、複数の凸状段差が連続する形状の面となっている。
第１電極膜２２は、近接する凸状段差部材２３間の部分で、下地の第１電極パターン２１に低抵抗で接触している。
【００３６】
誘電体膜３は、第１電極膜２２の凸状段差面を被覆している。
誘電体膜３の誘電体材料としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム等を用い得る。誘電体膜３は、これらの誘電体材料の一つで形成してもよいし、これらの誘電体材料の薄膜を積層あるいは混合した材料、または、上記誘電体材料に別の元素を添加した材料を用いて形成してもよい。
【００３７】
誘電体膜３の凸状段差が連続する形状の面を被覆して、第２容量電極４の一部である第２電極膜４１が成膜されている。
第２電極膜４１および前記第１電極膜２２の導電材料としては、Ｒｕ,Ｍｏ,Ｐｔなどの金属材料、または、前記誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化材料を用い得る。これらの材料で電極膜を形成すると、誘電体膜中の酸素が、第１,第２電極膜２２,４１の一方または双方に拡散することを防止するのに有効である。
【００３８】
第１電極膜２２、誘電体膜３、第２電極膜４１は、カバレッジ特性に優れたＡＬＤ（Atomic Layer Deposition ：原子層堆積）法にて成膜することが望ましい。なお、凸状段差部材２３の離間幅が比較的大きく、あるいは、凸状段差部材２３の高さが比較的小さいなどの理由によって、さほど高いカバレッジ特性が必要でない場合等にあっては、ＣＶＤやスパッタ法などのその他の成膜方法で、これらの膜を成膜してもよい。
【００３９】
第２電極膜４１の表面（上面）は、その下地形状を反映して凸状段差の面形状を有している。つまり、凸状段差部材２３の離間部分に対応して、第２電極膜４１の表面には複数（ここでは４つ）の凹部が形成されている。
第２電極膜４１上には、これらの凹部を充填する補強電極部材４２が、第２電極膜４１と低抵抗で接触して形成されている。
【００４０】
ここで各凸状段差部材２３の長手方向が図１（Ａ）のＡ−Ａ線に沿った方向であり、図１（Ｃ）は、その１つの凸状段差部材２３の側壁面に形成された第１電極パターン２１部分の断面図である。
【００４１】
図１（Ｃ）に図示されているように、凸状段差部材２３の長手方向の一方側で、第１電極パターン２１の上面に達する深いコンタクトホール６Ａが、基板樹脂層６に形成されている。
また、補強電極部材４２の上面に達する浅いコンタクトホール６Ｂが、基板樹脂層６に形成されている。
【００４２】
図１（Ｃ）に示されるように、深いコンタクトホール６Ａを導電材料で埋め込むようにして、第１取出電極２４が形成されている。第１取出電極２４は、深いコンタクトホール６Ａと連通して上層の配線層８に形成された孔にも埋め込まれ、この孔部分で配線層８と接触することで、配線との接続がなされている。
【００４３】
同様に、浅いコンタクトホール６Ｂを導電材料で埋め込むようにして、第２取出電極４３が形成されている。第２取出電極４３は、浅いコンタクトホール６Ｂと連通して上層の他の配線層８に形成された孔にも埋め込まれ、この孔部分で、配線との接続がなされている。
【００４４】
このようにして、キャパシタＣＡＰの２つの電極の取出部（第１電極取出部と第２電極取出部）が構成されている。
図１（Ａ）において、第１取出電極２４の部分の配線層８と、第２取出電極４３の部分の他の配線層８は、矩形の孤立パターンとして示されている。但し、これらの配線層８は、配線として所望の向きのパターンを有するようにしてよい。
【００４５】
以上の本実施形態に関わる配線基板１の内部に埋め込まれたキャパシタＣＡＰは、複数（５つ）の凸状段差部材２３が上下に幾重にも折り返すＭＩＭ（Metal-Insulator-Metal）構造を形成している。このため、占有面積（図１（Ａ）の平面で見た面積）が小さい割に、大きな容量値を有している。また、配線基板内に上記ＭＩＭ構造が一体形成されているため、大きな容量値の割には高さ（厚さ）が小さい。
【００４６】
また、第１電極パターン２１と補強電極部材４のように、面状の電極部分に対し、２つのコンタクト孔を介した電極取出構造が形成されている。これらの電極部材の導電率を十分高くすれば低抵抗での電極取出しが可能である。このときの寄生抵抗値は、電子部品を配線基板内に埋め込む場合の端子接続より十分低くなる。また、寄生容量値や寄生インダクタンスも、十分小さい。したがって、本ＣＡＰ構造は、特に周波数が高い領域でも所望の特性が得られる。
【００４７】
なお、キャパシタＣＡＰを形成して基板樹脂層６等をキャパシタＣＡＰ周囲に充填してから、この電極取出構造が形成される。そのため、樹脂充填時の応力で抵抗値が変化することがない。また、複数の凸状段差部材２３が形成する凸状段差面の凹部を埋め込むように補強電極部材４２が形成されていることも、本ＣＡＰ構造の特徴の一つである。
但し、構造がもたらす、これらの効果は製造時に発揮されるため、これらの効果については詳細を後述する。
【００４８】
設計においては、例えば以下のようにサイズが決められる。
埋め込む配線層間の離間高さが規定されているため、その離間高さにあわせて各凸状段差部材２３の高さを決める。そして、所望の容量値が得られるように凸状段差部材２３の数、幅、離間幅、長さを決定する。このように、本実施形態のＣＡＰは、埋め込む対象の２つの配線層間の離間高さに応じて柔軟に所望の容量値を得るためのサイズ決定が可能である。
【００４９】
［容量付き配線基板の製造方法］
図２（Ａ）〜図５（Ｃ）は、第１の実施形態の製造方法を説明するための製造途中の図（主に、図１（Ｂ）に対応する断面図）である。
【００５０】
まず、図２（Ａ）に示すように、配線基板１の一部であるコア基板を形成する。ここでコア基板とは、キャパシタＣＡＰ（図１）を形成するベースとなる基板部分であり、配線層７と第１電極パターン２１（図１）を含む配線層２１Ａとを基板樹脂層５で挟んだ構造を有する。
コア基板は、例えば、基板樹脂層５となる樹脂シートの両面に所望の配線パターンを有する２つの配線層を貼る、または、金属層を貼った後にパターニングする等の方法で形成される。
【００５１】
その後、コア基板の配線層２１Ａの表面に、感光性樹脂２３Ａを所定の厚さで塗布し、熱処理等を行う。感光性樹脂２３Ａは、例えばソルダーレジストを用い得る。
【００５２】
図２（Ｂ）の工程では、露光及び薬液処理（現像およびリンス）にて前記感光性樹脂２３Ａのパターニングを行い、複数（ここでは５つ）の凸状段差部材２３を、配線層２１Ａの上に形成する。
【００５３】
図２（Ｃ）の工程では、配線層２１Ａ及び凸状段差部材２３の上に、第１電極膜２２、誘電体膜３、第２電極膜４１を順次、形成する。
【００５４】
この時、誘電体膜３の成膜方法として、ステップカバレッジが良好なＡＬＤ法を用いることが望ましい。また、誘電体材料としては、酸化シリコン、窒化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、チタン酸ストロンチウム、チタン酸バリウム、チタン酸バリウムストロンチウム等を用い得る。誘電体膜３は、これらの誘電体材料の一つで形成してもよいし、これらの誘電体材料の薄膜を積層あるいは混合した材料、または、上記誘電体材料に別の元素を添加した材料を用いて形成してもよい。
【００５５】
低温成膜を実現する方法として、一つには、酸化源として酸素、オゾンなど、また窒化源として窒素、アンモニアなどを用い、プラズマ反応により酸化又は窒化を行なうプラズマＡＬＤ法を用いることもできる。また酸化膜の場合、シリコンや金属を含む有機材料と、低温でもＨ２Ｏとの反応が進行する加水分解を利用した熱ＡＬＤ法を用いてもよい。
【００５６】
さらに、例えば近年開発が進んでいる、ＥＣＲなどの高密度プラズマ源を用いた低温でのプラズマＣＶＤ法、或いは、加水分解を利用した低温での熱ＣＶＤ法を用いて誘電体膜３の形成を行なってもよい。
【００５７】
第１電極膜２２および第２電極膜４１の成膜も、ステップカバレッジが良好なＡＬＤ法を用いることが望ましい。
また、第１電極膜２２および第２電極膜４１の導電材料としては、Ｒｕ,Ｍｏ,Ｐｔなどの金属材料を用いてよい。または、誘電体材料に含まれる金属元素の窒化物、例えば、窒化ハフニウム、窒化ジルコニウム、窒化タンタル、窒化チタンなどの導電性窒化材料を用いて第１電極膜２２及び／又は第２電極膜４１を形成することもできる。
これは、誘電体膜中の酸素が、第１、第２の導電層２１、２２に拡散することを防止するのに有効である。
【００５８】
次に、図２（Ｄ）に示すように、例えばドライフィルム等のマスク層４４を、凸状段差部材２３の形成箇所より一回り大きく形成する。これにより、凸状段差部材２３およびその上のＭＩＭ構造（第１電極膜２２、誘電体膜３および第２電極膜４１）が保護される。
【００５９】
続いて、マスク層４４を保護層として、その周囲の第２電極膜４１、誘電体膜３および第１電極膜２２を順次、薬液処理またはドライエッチングなどの方法で除去する。
【００６０】
次に、図３（Ａ１）に示すように、例えばソルダーレジストＲ１を塗布し、露光と薬液処理を行う。これにより、凸状段差部材２３により形成された第２電極膜４１の凹部を露出させる開口部Ｒ１ａを持つパターンを、上記ソルダーレジストＲ１に解像させる。
【００６１】
なお、このとき図３（Ａ２）のようにソルダーレジストＲ１の開口部Ｒ１ａが、凸状段差部材２３の外側に有ってもよい。開口部Ｒ１ａの位置と大きさは、少なくとも４つの凹部（全ての凹部）が露出するものであればよい。以下、図３（Ａ１）のような大きさの開口部Ｒ１ａが形成される場合を前提とする。
【００６２】
次に、図３（Ｂ）に示すように、形成したソルダーレジストＲ１の開口部Ｒ１ａに、例えば、パラジウム触媒などを用いた無電解メッキ法にて補強電極部材４２を形成する。これにより、第１電極パターン２１上に形成された複数の凸状段差部材２３を覆うＭＩＭ構造（２１,３,４１）とその上の補強電極部材４２からキャパシタＣＡＰが形成される。
【００６３】
このようにメッキ法を用いると導電材料の充填性がよく、補強電極部材４２は、凸状段差部材２３の形状を反映して第２電極膜４１の表面に形成される凹部間に隙間なく充填される。また、メッキ法では補強電極部材４２が比較的厚く形成されるので、後述する基板樹脂層６（図１）を開口する工程において、薄い第２電極膜４１のみでは不十分である誘電体膜３への損傷を防止するのに有効である。
【００６４】
ソルダーレジストＲ１を除去した後に、図３（Ｃ）に示すように、ドライフィルムＤＦ１等を、少なくともＭＩＭ構造より大きな所望のパターンが得られるように形成して、ＭＩＭ構造を保護する。ドライフィルムＤＦ１は、所望のパターンが予め形成されたものを貼り付けてもよいし、フィルムを貼って、これを所望のパターンに加工してもよい。
【００６５】
続いて、ドライフィルムＤＦ１をマスク層として、その周囲の配線層２１Ａをエッチングにより除去する。この時に用いるマスク層（図３（Ｃ）の“ドライフィルムＤＦ１”で示す部分）は、ＭＩＭ構造を保護し、かつ、図１に示す第１取出電極２４のコンタクト領域を確保する大きさを有する。また、このエッチング時に、キャパシタＣＡＰ部以外の配線層２１Ａの部分には、図示しない回路パターンが形成される。
【００６６】
引き続き、図４に示すように、キャパシタＣＡＰを埋め込む基板樹脂層６と、その上の導電層８Ａを、プレス加工で貼り付ける。この時、コア基板１１の裏面にも図示しない絶縁層と導電層を一緒にプレス加工することで、更なる多層化を行ってもよい。
【００６７】
このプレス加工では、基板樹脂層６の流動により、複数の凸状段差部材２３に横方向の応力がかかる。そこで、近接する凸状段差部材２３の間が補強電極部材４２により充填されている。凸状段差部材２３にかかる応力による影響を抑えるためには、この段差部材の間を絶縁物で充填してもよいが、本実施形態では無電解メッキによる補強電極部材４２で充填している。補強電極部材４２は比較的柔らかい材料であっても、複数の凸状段差部材２３と一体となって高い剛性が確保されているため、基板樹脂層６の流動による応力では、凸状段差部材２３およびその上のＭＩＭ構造が変形しない。そのため、キャパシタのリークが増大するようなことがない。
【００６８】
次に、図５に示すように、第１電極パターン２１の端部付近（第１電極取出部に相当）に開口部（深いコンタクトホール６Ａ）を形成し、また、補強電極部材４２の上面の一部を含む開口部（浅いコンタクトホール６Ｂ）を形成する。深いコンタクトホール６Ａの形成では、その部分の配線層８Ａをレーザで除去し、続いて基板樹脂層６を第１電極パターン２１が露出するまでレーザで掘り進む。浅いコンタクトホール６Ｂの形成では、その部分の配線層８Ａをレーザで除去し、続いて補強電極部材４２上の基板樹脂層６をレーザで除去する。
【００６９】
なお、深いコンタクトホール６Ａのサイズ（直径）は、これを必要以上に大きくすると、第１電極パターン２１の占有面積が増大するため、コンタクト抵抗との兼ね合いで必要なサイズにする。一方、浅いコンタクトホール６Ｂのサイズは、補強電極部材４２の上面で最大限、大きくすることが望ましい。  
【００７０】
なお、寄生抵抗の低減に注目すると、互いに並行配置された立設壁状の凸状段差部材２３の長手方向の向きは、深いコンタクトホール６Ａの配置に対して図５（Ａ）および図５（Ｃ）に示す向きとすることが望ましい。つまり、凸状段差部材２３の長手方向の一方側（両側でもよい）に深いコンタクトホール６Ａが配置されることが望ましい。
【００７１】
これは、以下の理由に拠る。
凸状段差部材２３の離間領域で第１電極パターン２１と接触する第１電極膜２２の部分（４本の並行ライン部分）が、その両側の凸状段差部材２３に乗り上げる部分よりも、深いコンタクトホール６Ａからみた抵抗値が小さい。
仮に、この４本の並行ライン部分の幅方向の一方に深いコンタクトホール６Ａが設けられているとすると、４本の並行ライン部分で、深いコンタクトホール６Ａから見た抵抗値が均一でなくなる。つまり、遠い並行ライン部分ほど抵抗値が高くなる。また、深いコンタクトホール６Ａに最も近い凸状段差部材２３が低抵抗化を邪魔する。つまり、電流経路が、この最も近い凸状段差部材２３を乗り越えるか迂回するように形成されるため、平均的な電流経路長がそれだけ長くなり、このことが全体の低抵抗化を阻害する。
本実施形態では、並行配置された凸状段差部材２３の長手方向の一方に深いコンタクトホール６Ａが配置されていることから、第１容量電極の寄生抵抗が比較的小さい構造となっている。
【００７２】
このように、凸状段差部材２３の配置と、深いコンタクトホール６Ａの位置との関係は、キャパシタＣＡＰの下部電極の寄生抵抗を低減するために非常に重要で、特に高周波用途のキャパシタＣＡＰには不可欠である。
また、特に高周波用途のキャパシタＣＡＰには上部電極の低抵抗化も重要な要素である。このため、本実施形態のキャパシタＣＡＰでは、上部電極（第２電極膜４１および補強電極部材４２）の取出しにおける寄生抵抗を低減するために、補強電極部材４２の上の浅いコンタクトホール６Ｂを可能な限り広くしている。
【００７３】
その後、図１に示すように、例えば、パラジウム触媒などを用いた無電解メッキ法によって、深いコンタクトホール６Ａと浅いコンタクトホール６Ｂを埋め込む導電層を形成する。このとき、全面にメッキ層を形成して、その後にフォトリソグラフィでメッキ層をパターニングして、第１取出電極２４と第２取出電極４３に分離してもよい。あるいは、先に深いコンタクトホール６Ａと浅いコンタクトホール６Ｂよりそれぞれ１回り大きな開口部を有する層を、例えばレジスト等で形成してからメッキを行ってもよい。
【００７４】
＜第１変形例＞
本実施形態のように、補強電極部材４２を導電性物質で形成する場合、第２電極膜４１は省略可能である。本実施形態では、埋め込み特性を考慮して第２電極膜４１をＡＬＤ法で形成しているが、厚い補強電極部材４２をＡＬＤ法で作ると時間やコストの面で不利となる。そこで、本実施形態では、第２容量電極４を第２電極膜４１と補強電極部材４２の２層構造としている。ＡＬＤ法以外の埋め込み特性がよい導電層形成手法があれば、第２電極膜４１は必須な構成ではない。
【００７５】
なお、凸状段差部材２３を非導電性物質で形成する本実施形態のような場合、第１容量電極２の一部を構成する第１電極膜２２は必須である。また、この第１電極膜２２は、埋め込み特性が高いＡＬＤ法などの成膜法が望ましい。
【００７６】
［第１の実施形態の効果］
最初に、平行平板型のキャパシタとの対比において、本実施形態のキャパシタＣＡＰの利点を述べる。
【００７７】
容量素子（キャパシタやコンデンサ）の容量値は、一般に式（１）のように表すことができる。ここで記号“Ｃ”は容量値、“ε0”は真空中の誘電率、“ε”は使用する誘電体膜の比誘電率、“Ｓ”は電極面積、“Ｔ”は誘電体膜の膜厚を、それぞれ表す。
【００７８】
Ｃ＝ε０*ε*（Ｓ／Ｔ）…（１）
【００７９】
この式からも明らかなように、配線基板内または配線基板上に形成される、従来の平行平板型電極を持つキャパシタにおいて、その容量値は電極面積に比例する。よって大きい容量のキャパシタＣＡＰを形成するためには、大きな占有面積が必要となる。
そのため、配線基板に内蔵された従来のキャパシタ構造では、容量値を大きくしようとすると、それだけ配線基板におけるキャパシタ占有面積が大きくなり、この制限によって配線基板の小型化が困難である。
【００８０】
前述した本実施形態における配線基板の構造とその製造方法は、以下の利点がある。
【００８１】
第１に、複数の凸状段差部材２３がフォトリソグラフィ技術を用いて形成するため、微細加工により高密度に形成することができ、非常に精度よく形成することが可能である。これにより、キャパシタＣＡＰの実効的な電極面積のバラツキを抑えることができ、高密度（すなわち単位占有面積当たりの容量値が大きい）キャパシタＣＡＰが実現できる。
【００８２】
単位占有面積当たりの容量値を上げるには、誘電体膜３を薄膜化し、高い比誘電率の材料で形成することが望ましい。
第２の利点として、本実施形態では、さらに誘電体膜３をＡＬＤ法で形成することにより、高密度のキャパシタＣＡＰを内蔵した配線基板が形成できる。
【００８３】
この第２の利点と関係するが、従来、誘電体膜として誘電体シート等が使用されている。しかし、このシートの厚さは数[μｍ]にもなり、大容量を確保することが困難である。
【００８４】
本実施形態では、誘電体膜３を半導体プロセスで確立した成膜法でありＡＬＤ法を用いて形成するため、埋め込み特性がよく高い非誘電率の誘電体膜を薄く形成して、キャパシタの高密度化を実現できる。
【００８５】
さらに、第３の利点として、前述したように第１容量電極側、第２容量電極側の双方で電極取出し時の寄生抵抗、寄生インダクタンス等が極力低減できる構造となっている。そのため、今まで外付け部品（実装部品）が用いられていた帯域通過フィルタやデカップリング向け等の、特に高周波用途の大容量コンデンサを、配線基板内に予め形成しておいた当該ＣＡＰで置き換えることが容易となる。このような寄生素子が小さいキャパシタＣＡＰは、高周波アナログ用途だけでなく高速なデジタル用途にも適している。
【００８６】
＜２．第２の実施形態＞
［容量付きの配線基板構造］
図６（Ｃ）に、第２の実施形態に関わる配線基板の断面構造を示す。図６は、第１の実施形態に関わる図１（Ｂ）に対応し、その他の部分、特に平面図や他の向きの断面図は図１（Ａ）および図１（Ｃ）と共通する。
【００８７】
図６（Ｃ）に図解する配線基板１は、図１（Ｂ）では感光性樹脂等の非導電性材料から形成されている凸状段差部材２３に変えて、導電性材料からなる導電性凸状段差部材２５を有することである。導電性凸状段差部材２５は、図６（Ｃ）では３つと、図１（Ｂ）の凸状段差部材２３より少ないが、複数あればその数は任意である。なお、導電性凸状段差部材２５の形成を、後述するようにメッキ法で行う場合、フォトリソグラフィで形成した凸状段差部材２３より凸状段差部材の幅は、通常太くなる。
【００８８】
その他のキャパシタ構成、すなわち下地の第１電極パターン２１、複数の導電性凸状段差部材２５を被覆するＭＩＭ構造の多層膜（２２,３,４１）、第２電極膜４１の凹部を埋め込む補強電極部材４２の材質、形状は、第１の実施形態（図１）と同様である。また、補強電極部材４２に接続された第２取出電極４３ならびに不図示の第１取出電極２４（図１参照）も、第１および第２の実施形態で同様である。
【００８９】
［容量付き配線基板の製造方法］
図６（Ａ）と図６（Ｂ）は、第１の実施形態に関わる図２（Ａ）と図２（Ｂ）の工程に代わる、本製造方法の製造途中の基板断面図である。
【００９０】
第１の実施形態と同様に、コア基板を、例えば、基板樹脂層５となる樹脂シートの両面に所望の配線パターンを有する２つの配線層を貼る、または、金属層を貼った後にパターニングする等の方法で形成する。
続いて、図６（Ａ）に示すように、コア基板の基板樹脂層５の表面に形成された配線層２１Ａの上に、例えば感光性のレジストＲ２等を塗布し、そのパターニングを行う。より詳細には、露光及び薬液処理（現像およびリンス）にてレジストＲ２のパターニングを行い、複数（ここでは３つ）の開口部Ｒ２ａを形成する。
【００９１】
次に、図６（Ｂ）に示すように、例えばパラジウム触媒を用いた無電解メッキ法によって、レジストＲ２の各開口部Ｒ２ａの内部に導電性凸状段差部材２５を形成する。
【００９２】
その後は、特に図示しないが、第１の実施形態と同様な工程で、キャパシタＣＡＰを完成させる。
つまり、レジストＲ２を除去した後に、第１電極膜２２、誘電体膜３、第２電極膜４１の成膜と加工、及び補強電極部材４２の形成を経て、図６（Ｃ）に示すキャパシタＣＡＰ構造を形成する。
【００９３】
この時、上部電極（第２容量電極）の寄生抵抗等を低減するためには、導電性段差構造３２の間隔を広げ、例えば無電解メッキで形成する補強電極部材４２であって、第２電極膜４１の凹部に充填される導電部材を厚くすることが有効である。
【００９４】
その後、第１の実施形態と同様に、基板樹脂層６と配線層８を形成した後、レーザ等を用いて第１および第２の容量電極の取出し構造を形成して、配線基板１を完成させる。
【００９５】
＜第２変形例＞
上記第２の実施形態では、第１電極膜２２と第２電極膜４１の少なくとも一方を省略可能である。
【００９６】
第１電極膜２２を省略できる理由は、導電性凸状段差部材２５が導電性を有することと関係する。つまり、第１電極パターン２１と、その上に互いに離間して形成された複数の導電性凸状段差部材２５とからなる第１容量電極は、その表面が複数の凸状段差が連続する形状の面となることから、この意味で第１電極膜２２の省略が可能である。
なお、第２電極膜４１を省略可能な理由は、第１の実施形態における第１変形例で述べた通りである。
【００９７】
但し、メッキ法で導電性凸状段差部材２５を形成する場合、第１電極膜２２は存在したほうが望ましい。メッキ途中等で形成した導電性凸状段差部材２５の表面が酸化されると、金属から酸化金属、誘電体膜３の絶縁物という界面構造となり、電荷障壁電位の変化が急峻でなくなるためリークが増大する懸念がある。
これに対し、導電性凸状段差部材２５の表面に、より酸化しにくい導電材料からなる第１電極膜２２を形成する場合を考える。この場合、第１電極膜２２上に誘電体膜３を成膜すると、導電性部材（第１電極膜２２）と非導電性部材（誘電体膜３）との界面が、電荷障壁電位の変化が急峻となるためリークしにくい界面構造が得られる。
【００９８】
なお、導電性凸状段差部材２５が酸化しにくい材料ならば、この意味での第１電極膜２２の必要性は必ずしもない。但し、第１電極膜２２の成膜によって導電性凸状段差部材２５表面の凹凸が緩和されるのであれば、このこともリーク低減に有効であるため、やはり第１電極膜２２を介在させることが望まれしい。
【００９９】
＜３．第３変形例＞
これまでに記載した実施の形態では、凸状段差部材２３または導電性凸状段差部材２５は、一つ乃至複数の立設壁形状を有するとした。
しかし、凸状段差部材２３または導電性凸状段差部材２５の形状は、これに限定されない。例えば孤立した柱状の段差をマトリクスまたは市松状に配置することで、単位占有面積当たりの容量値がより高くなるのであれば、そのような形状でもよい。
【０１００】
なお、上記第１および第２の実施形態が提案するキャパシタＣＡＰは、その性質上、配線基板内で形成する配線層を規定するものとは限らない。つまり、第１電極パターン２１を中間配線層で形成するとしたが、第１電極パターン２１を配線層とは別に設けてもよい。また、第１取出電極２４や補強電極部材４２は、最上層の配線層でなく、基板内部の配線層によって形成し、さらに基板の表面あるいは裏面側に電極を取り出す構造を設けてもよい。
【０１０１】
図解する基本構造のキャパシタＣＡＰを基板内で複数重ねる等、配置や数に限定はない。
さらに、電極取出構造をレーザ加工による穴あけによって得たが他の加工法、例えばドリル法によっても穴あけ加工が可能である。
【０１０２】
＜４．第３の実施の形態＞
以上説明した第１および第２の実施形態および第１〜第３の変形例に係る配線基板は種々の電子機器、特に高周波を扱う小型の電子機器への搭載に適している。このような小型の電子機器としては、例えばノート型パーソナルコンピュータ、携帯電話、ＰＤＡ等がある。以下、一例として携帯電話を説明する。
【０１０３】
図７は、本発明が適用される携帯端末装置、例えば携帯電話機を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含む。ディスプレイ１４４やサブディスプレイ１４５として第１および第２の本実施形態、並びに、第１〜第３変形例に係る配線基板を用いることができる。
【０１０４】
以上述べてきたように、本発明の実施の形態およびその変形例によれば、平行平板型電極構造のキャパシタＣＡＰで大容量を形成すると、その占有面積が大きくなってしまうことの弊害は回避できる。つまり、これを改善するために電極構造を立体的に形成し、具体的には、線基板内の既存の導電層上に段差構造を形成し、この上にキャパシタのＭＩＭ構造を形成する。これにより、占有面積を制御しつつ大容量のキャパシタＣＡＰを実現し、配線基板の小型化を実現することが可能となる。
【０１０５】
また、電子部品のキャパシタ（コンデンサ部品）を基板内部に埋め込む場合に比較すると、同じ容量値を得る場合でも、特に高さ（基板厚さ）方向のサイズを低減できる。また、キャパシタＣＡＰ内部の導電層接続や、キャパシタＣＡＰの電極を取り出す構造における導電層接続が、大きな面接触でとられる。さらに、電極取出構造は、基板樹脂層でキャパシタＣＡＰを埋め込んだ後に行われるので、流動性が高い基板樹脂の充填（被膜）とその後の導電層の貼合わせ時に応力が電極取出構造にかからない。そのため、電子部品を基板内部で接続してから樹脂を充填する場合に比べて、端子接続不良の発生の懸念がないため信頼性を高くできる。
【０１０６】
このような利点を有するため、特に小型の電子機器への本配線基板の搭載が好適である。これにより電子機器の小型化、薄型化に本発明が大きく貢献する。
【符号の説明】
【０１０７】
１…配線基板、２…第１容量電極、３…誘電体膜、４…第２容量電極、５,６…基板樹脂層、６Ａ,６Ｂ…コンタクトホール、７,８…配線層、２１…第１電極パターン、２２…第１電極膜、２３…凸状段差部材、２４…第１取出電極、２５…導電性凸状段差部材、４１…第２電極膜、４２…補強電極部材、４３…第２取出電極、ＣＡＰ…キャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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