(57)【要約】【課題】  強誘電体キャパシタ及び強誘電体メモリ装置に関し、ＰＺＴより大きな残留分極量を有する（１１１）配向性に優れた強誘電体薄膜を得る。【解決手段】  正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ3 に、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ3 よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して（１１１）優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを設ける。【選択図】          図１
2011029532.tif 000002
【特許請求の範囲】
【請求項１】
正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３に、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して（１１１）優先配向した強誘電体膜と、
前記強誘電体膜を挟む下部電極と上部電極と
を有することを特徴とする強誘電体キャパシタ。
【請求項２】
前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料が、Ｐｂの一部がＢｉに、且つ、ＺｒｘＴｉ１−ｘの一部がＭｙＲ１−ｙ（但し、Ｍ：Ｚｎ，Ｍｇ、Ｒ：Ｔｉ，Ｚｒ，Ｓｎ，Ｎｂ，Ｗ）となることを特徴とする請求項１に記載の強誘電体キャパシタ。
【請求項３】
前記強誘電体膜は、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３と前記Ｂｉ（ＭｙＲ１−ｙ）Ｏ３（但し、Ｍ：Ｚｎ，Ｍｇ、Ｒ：Ｔｉ，Ｚｒ，Ｓｎ，Ｎｂ，Ｗ）とのモル比が９８：２〜９２：８である原料から形成されたことを特徴とする請求項２に記載の強誘電体キャパシタ。
【請求項４】
前記Ｂｉ（ＭｙＲ１−ｙ）Ｏ３（但し、Ｍ：Ｚｎ，Ｍｇ、Ｒ：Ｔｉ，Ｚｒ，Ｓｎ，Ｎｂ，Ｗ）の組成比ｙが、０．４５〜０．５５であることを特徴とする請求項３に記載の強誘電体キャパシタ。
【請求項５】
前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３の組成比ｘが０．２５〜０．４５であることを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体キャパシタ。
【請求項６】
半導体基板と、
前記半導体基板に設けた電界効果型トランジスタと、
前記電界効果型トランジスタより上層部に設けるとともに、正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３に、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して（１１１）優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とからなる強誘電体キャパシタと
を有し、
前記電界効果型トランジスタのソース電極或いはドレイン電極の一方と前記上部電極或いは下部電極の一方とを電気的に接続するとともに、
前記上部電極或いは下部電極の他方をプレート線に接続したことを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体キャパシタ及び強誘電体メモリ装置に関するものであり、例えば、ＰＺＴ〔Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３〕を含む正方晶ペロブスカイト系強誘電体の残留分極量を増大させるための構成に関する。
【背景技術】
【０００２】
近年、電源を切っても直前の記憶が保持され、且つ、ランダムアクセスが可能な不揮発性ＲＡＭはユビキタス社会の基盤を形成するデバイスとして、個人認証やセキュリティ分野で有望なデバイスである。
【０００３】
種々の不揮発性ランダムアクセスメモリのなかで、自発分極を持つ強誘電体をキャパシタの誘電体層に用いた不揮発性メモリ（ＦｅＲＡＭ）は、消費電力が小さいことから、モバイル分野の次世代メモリとして期待されている（例えば、特許文献１参照）。
【０００４】
現在実用化されているのは、１トランジスタ１キャパシタ（１Ｔ１Ｃ）型のＦｅＲＡＭである。このタイプのＦｅＲＡＭは、電源をＯＦＦにしても強誘電体キャパシタに電荷が残留することを利用して、不揮発性のメモリ素子として利用するものである。
【０００５】
現在実用化されている材料は、ＰＺＴ〔Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３〕或いはＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）という強誘電体材料である。前者の残留分極量は比較的大きい。しかし、現在、半導体メモリセルに使用できる薄膜で得られるＰＺＴの残留分極量の最大値は３０μＣ／ｃｍ2 前後である。一方、後者の残留分極量の最大値は１０μＣ／ｃｍ2 前後である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００１−０７７３２８号公報
【特許文献２】特開２００７−１２９２３２号公報
【非特許文献】
【０００７】
【非特許文献１】Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，Ｖｏｌ．８６，ｐ．２６２９０５，２００５
【非特許文献２】Ｃｈｅｍ．Ｍａｔｅｒ．，Ｖｏｌ．１８，ｐ．４９８７，２００６
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記に示したように１Ｔ１Ｃ型ＦｅＲＡＭは現在実用化されているが、一つのメモリセルにトランジスタ１個と強誘電体キャパシタ１個が必要なので、ある大きさ以上のセル面積が必要となる。
【０００９】
強誘電体キャパシタに蓄積できる電荷量は面積に比例するので、上述のＰＺＴやＳＢＴでは微細化を進めてゆくと記憶保持に必要な電荷量が維持できなくなり、大容量のメモリの実現が困難になっている。
【００１０】
例えば、これらの材料では、最大限見積もっても１５０ｎｍルールのプロセスで最大メモリ容量は６４Ｍｂｉｔが微細化の限界となる。今後、強誘電体メモリの容量を増加するためには、強誘電体キャパシタの電荷量の増大が必要となっている。
【００１１】
そのためには、強誘電体膜の蓄積電荷を増やすことが必要となる。キャパシタの電荷量を増加することで、微細化によるキャパシタ面積の縮小へ対応できるため、大規模化が可能になってくる。
【００１２】
そこで、ＰＺＴより残留分極量の大きな強誘電体材料が望まれているが、安定した高残留分極量の強誘電体材料が存在しないのが現状である。例えば、ＢＺＴ〔Ｂｉ（Ｚｎ，Ｔｉ）Ｏ３〕は理論的な予測では１００μＣ／ｃｍ2 以上の残留分極量が期待されるが、実際には、実質的に強誘電体特性を示すＢＺＴが得られていない。
【００１３】
したがって、本発明は、ＰＺＴより大きな残留分極量の強誘電体薄膜を得ることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一観点からは、正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３に、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して（１１１）優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを有することを特徴とする強誘電体キャパシタが提供される。
【００１５】
また、本発明の別の観点からは、半導体基板と、前記半導体基板に設けた電界効果型トランジスタと、前記電界効果型トランジスタより上層部に設けるとともに、正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３に、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して（１１１）優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とからなる強誘電体キャパシタとを有し、前記電界効果型トランジスタのソース電極或いはドレイン電極の一方と前記上部電極或いは下部電極の一方とを電気的に接続するとともに、前記上部電極或いは下部電極の他方をプレート線に接続したことを特徴とする強誘電体メモリ装置が提供される。
【発明の効果】
【００１６】
開示の強誘電体キャパシタ及び強誘電体メモリ装置によれば、ＰＺＴより大きな残留分極量を有する強誘電体キャパシタ及びＰＺＴより大きな残留分極量を有する強誘電体キャパシタを備えた強誘電体メモリ装置の実現が可能になる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態の強誘電体キャパシタの概略的断面図である。
【図２】強誘電体膜の配向性の説明図である。
【図３】ヒステリシス特性のＢＺＴモル比依存性の説明図である。
【図４】３％ＢＺＴ−ＰＺＴのヒステリシス特性図である。
【図５】ＢＺＴの添加による残留分極量の増大の原理の説明図である。
【図６】ＰＺＴと５％ＢＺＴ−ＰＺＴのｃ軸／ａ軸比の温度依存性の説明図である。
【図７】本発明の実施例１のスタック型ＦｅＲＡＭの途中までの製造工程の説明図である。
【図８】本発明の実施例１のスタック型ＦｅＲＡＭの図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１のスタック型ＦｅＲＡＭの図８以降の製造工程の説明図である。
【図１０】本発明の実施例１のメモリセルの等価回路図である。
【図１１】本発明の実施例２のプレーナ型ＦｅＲＡＭの概略的要部断面図である。
【発明を実施するための形態】
【００１８】
ここで、図１乃至図６を参照して、本発明の実施の形態を説明する。図１は本発明の実施の形態の強誘電体キャパシタの概略的断面図である。図１に示すように、本発明の実施の形態の強誘電体キャパシタは、下地絶縁膜１上に、下部電極２、（１１１）主配向した強誘電体膜３及び上部電極４を順次積層して形成される。この場合の強誘電体膜３は、正方晶ペロブスカイト構造のＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３に対して、正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料Ｂｉ（ＭｙＲ１−ｙ）Ｏ３（但し、Ｍ：Ｚｎ，Ｍｇ、Ｒ：Ｔｉ，Ｚｒ，Ｓｎ，Ｎｂ，Ｗ）を添加して形成する。
【００１９】
この場合のＰｂ（ＺｒｘＴｉ１−ｘ）Ｏ３の組成ｘは、０．２５〜０．４５であり、より好適には０．３５〜０．４５とする。なお、ｘが０．４５を超えると結晶構造が不安定になり、ｘ＞０．５５では正方晶ではなく斜方晶となる。一方、ｘ＜０．２５では十分な残留分極量が得られなくなる。
【００２０】
また、Ｂｉ（ＭｙＲ１−ｙ）Ｏ３（但し、Ｍ：Ｚｎ，Ｔｉ、Ｒ：Ｔｉ，Ｚｒ，Ｓｎ，Ｎｂ，Ｗ）としては、Ｍ＝Ｚｎ且つＲ＝ＴｉのＢｉ（ＺｎｙＴｉ１−ｙ）Ｏ３が典型的なものであり、また、Ｂｉ（ＭｙＲ１−ｙ）Ｏ３の組成比ｙは０．４５〜０．５５の範囲が好適である。
【００２１】
また、Ｂｉ（ＭｙＲ１−ｙ）Ｏ３の添加量、即ち、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３とＢｉ（ＭｙＲ１−ｙ）Ｏ３とのモル比は、後述するように９８：２〜９２：８の範囲が好適である。
【００２２】
この場合の下部電極２は、（１１１）配向性を持たせた導電性材料層が好適であり、例えば、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、或いは、ＲｕＯ２を用いるが、強誘電体膜が酸化物からなるので同じ酸化物であるＩｒＯ２、或いは、ＲｕＯ２がより好適である。
【００２３】
また、下部電極２として（１１１）配向性を持たせたＳｒＲｕＯ３（ＳＲＯ）または導電性を付与したＳｒＴｉＯ３、例えば、ＮｂドープＳｒＴｉＯ３を用いても良い。さらには、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、或いは、ＲｕＯ２からなる導電層上にＳｒＲｕＯ３または導電性を付与したＳｒＴｉＯ３を導電性酸化物バッファ層として設けた積層構造として用いても良い。このような積層構造を用いることによって強誘電体膜３の（１１１）配向性をより良好にすることができる。
【００２４】
また、上部電極４としては、Ｐｔ、Ｉｒ、Ｒｕ、ＩｒＯ２、ＲｕＯ２、ＳＲＯ、ＮｂドープＳｒＴｉＯ３、ＩｒＯ２／ＳＲＯ積層構造、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７−ｘ）、ＬＳＣＯ（Ｌａ２−ｘＳｒｘＣｕＯ４）を用いる。
【００２５】
また、強誘電体膜３の成膜方法としては、ゾルゲル法を用いても良いし、ＭＯＣＶＤ法（有機金属気相成長法）を用いても良いし、或いは、スパッタリング法を用いても良い。ゾルゲル法を用いる場合には、溶液原料として各金属のアセチルアセトン錯体（ＡｃＡｃ：ａｃｅｔｙｌ  ａｃｅｔｏｎｅ）を用いる。
【００２６】
例えば、Ｂｉ（ＭｙＲ１−ｙ）Ｏ３として、Ｂｉ（ＺｎｙＴｉ１−ｙ）Ｏ３を用いる場合には、ＰＺＴゾルゲル溶液としては、
Ｐｂ：Ｐｂ（ＡｃＡｃ）
Ｚｒ：Ｚｒ（ＡｃＡｃ）
Ｔｉ：Ｔｉ（ＡｃＡｃ）
を溶媒に溶かした溶液を用いる。また、ＢＺＴゾルゲル溶液としては、
Ｂｉ：Ｂｉ（ＡｃＡｃ）
Ｚｎ：Ｚｎ（ＡｃＡｃ）
Ｔｉ：Ｔｉ（ＡｃＡｃ）
を溶媒に溶かした溶液を用いる。
【００２７】
この場合には、例えば、ゾルゲル溶液の濃度が０．２５ｍｏｌ／Ｌならば、一回当たり５０ｎｍ〜１００ｎｍ、例えば、６０ｎｍの膜厚が得られるように、ＰＺＴゾルゲル溶液とＢＺＴゾルゲル溶液とを９８：２〜９２：８のモル比で混合したのち、下部電極上に滴下しスピンコートする。この場合、まず、３００ｒｐｍ〜６００ｒｐｍで５秒〜１０秒回転させたのち、２５００ｒｐｍ〜４０００ｒｐｍで２０秒〜３０秒回転させる。
【００２８】
次いで、空気中或いは酸素雰囲気中で２００℃〜３６０℃の温度で３分〜５分仮焼成したのち、空気中或いは酸素雰囲気中で１分〜６分乾燥させる。この工程を総膜厚が１２０ｎｍ〜３００ｎｍになるまで繰り返したのち、酸素雰囲気中で５５０℃〜６５０℃の温度で結晶化アニールを行う。
【００２９】
また、ＭＯＣＶＤ法を用いて成膜する場合には、ＰＺＴソースとしては、
Ｐｂ：Ｐｂ（Ｃ１１Ｈ１９Ｏ２）２
Ｚｒ：Ｚｒ（Ｏ−ｔ−Ｃ４Ｈ９）４
Ｔｉ：Ｔｉ（Ｏ−Ｉ−Ｃ３Ｈ７）４
を用いる。また、ＢＺＴソースとしては、
Ｂｉ：Ｂｉ（（ＣＨ３）２〔２−（ＣＨ３）２ＮＣＨ２Ｃ６Ｈ４〕）
Ｚｚ：Ｚｒ（Ｃ１４Ｈ２５Ｏ２）２
Ｔｉ：Ｔｉ（Ｏ−Ｉ−Ｃ３Ｈ７）４
を用いる。
【００３０】
この場合には、基板温度を５５０℃〜６７０℃とした状態で各ソースの供給比率が設定した組成比になるように調整して成膜チャンバーに送り込み、結晶化成膜する。
【００３１】
また、スパッタリング法を用いる場合には、ＢＺＴが２％〜８％、より好適には３％〜５％添加されたＰＺＴターゲットを用い、Ａｒ／Ｏ２スパッタにより下部基板上にアモルファス膜として成膜したのち、５５０℃〜６７０℃の温度で結晶化アニールする。
【００３２】
図２は、強誘電体膜の配向性の説明図であり、ここでは、（１１１）配向Ｐｔ下部電極上にゾルゲル法で成膜したＰＺＴ−ＢＺＴ膜についての測定結果を示している。なお、上部電極もＰｔとしている。図に示すように、ＢＺＴのモル比が１０％になると（１１１）配向性がかなり悪化することがわかる。
【００３３】
図３は、ヒステリシス特性のＢＺＴモル比依存性の説明図であり、各２００ｎｍの膜厚のＰＺＴ−ＢＺＴ膜をＰｔ電極で挟んだ強誘電体キャパシタに１０Ｖの電圧を印加した場合のヒステリシス特性を示している。図から明らかなように、残留分極量は、
ＰＺＴ                    ３５μＣ／ｃｍ2
３％ＢＺＴ−ＰＺＴ        ４５μＣ／ｃｍ2
５％ＢＺＴ−ＰＺＴ        ４６μＣ／ｃｍ2
８％ＢＺＴ−ＰＺＴ        ４１μＣ／ｃｍ2
１０％ＢＺＴ−ＰＺＴ      ４１μＣ／ｃｍ2
であった。
【００３４】
この図３を上記の図２と合わせて考察すると、ＢＺＴの添加効果を十分に発揮するためには、２％以上、より好適には３％以上添加することが好適である。一方、１０％以上添加した場合には、（１１１）配向性が低下するので、添加量は８％以下、より好適には、５％以下とすることが望ましい。
【００３５】
図４は、３％ＢＺＴ−ＰＺＴのヒステリシス特性図であり、印加電圧の増大とともに、残留分極量が増大している。
【００３６】
次に、図５を参照してＢＺＴの添加による残留分極量の増大の原理を説明する。図５（ａ）はＰＺＴの結晶構造図であり、ＡＢＯ３型の正方晶ペロブスカイト構造である。この場合、Ａサイトの原子はＰｂであり、Ｂサイトの原子はＺｒ或いはＴｉとなる。ＰＺＴにおいては、組成比によるが３０℃におけるｃ軸／ａ軸比は１．０２３程度である。この場合、ｃ軸方向に電圧を印加することによって、Ｂサイトの原子は電圧の印加方向に移動し、電圧を０Ｖにした場合にも、格子位置に戻らないので残留分極の原因となる。
【００３７】
図５（ｂ）は、３％ＢＺＴ−ＰＺＴの結晶構造図であり、ＢＺＴ〔Ｂｉ（Ｚｎ０．５Ｔｉ０．５）Ｏ３〕の室温におけるｃ軸／ａ軸比は１．２１であり、ＰＺＴより大きいので、３％ＢＺＴ−ＰＺＴはｃ軸方向に伸びた結晶構造となる。
【００３８】
したがって、ｃ軸方向に電圧を印加した場合に、Ｂサイトの原子の移動空間が拡がるので、Ｂサイトの原子の移動が容易になり、それにともなって残留分極量も大きくなる。但し、ＢＺＴ自体の場合には強誘電体特性が得られず、また、上記の図２に示すように、１０％添加した場合の１０％ＢＺＴ−ＰＺＴの（１１１）配向性は低下するので、添加量に上限があることになる。
【００３９】
図６は、ＰＺＴと５％ＢＺＴ−ＰＺＴのｃ軸／ａ軸比の温度依存性の説明図であり、３００℃近傍まではＢＺＴの添加によるｃ軸／ａ軸比の増大効果が確認された。したがって、優れた強誘電体特性を示すＰＺＴに対して、それ自体では十分な強誘電体特性は示さないが、ＰＺＴよりｃ軸／ａ軸比の正方晶ペロブスカイト構造を有する材料を添加することによりＢサイトの原子の移動が容易になり、通常の使用温度においては残留分極量が増大する。
【実施例１】
【００４０】
以上を前提として、次に、図７乃至図１０を参照して、本発明の実施例１のスタック型ＦｅＲＡＭを説明するが、１メモリセルとして説明する。まず、図７（ａ）に示すように、ｐ型シリコン基板１１にｐ型ウエル領域１２を形成したのち、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜１３を形成する。なお、ｐ型シリコン基板１１の他の領域にはｐチャネル型トランジスタを形成するためのｎ型ウエル領域も形成するが、ここでは説明を簡単にするために図示及び説明は省略する。
【００４１】
次いで、ｐ型ウエル領域１２にゲート絶縁膜１４を介して多結晶シリコンからなるゲート電極１５を形成し、このゲート電極１５をマスクとしてＡｓ等のイオンを注入することによってｎ型エクステンション領域１６を形成する。
【００４２】
次いで、全面にＳｉＯ２膜等を堆積させ、異方性エッチングを施すことによってサイドウォール１７を形成したのち、再び、Ａｓ等をイオン注入することによってｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９を形成する。
【００４３】
次いで、厚いＳｉＯ２膜等からなる層間絶縁膜２０を形成して平坦化したのち、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に達するコンタクトホールを形成し、このコンタクトホールをＴｉＮ膜（図示は省略）を介してＷで埋め込むことによってＷプラグ２１，２２を形成する。
【００４４】
次いで、図７（ｂ）に示すように、下部電極となる例えば、厚さが、例えば、２００ｎｍのＰｔ膜２３を全面に堆積させる。この場合、Ｐｔ膜２３は自己配向により（１１１）主配向膜となる。
【００４５】
次いで、ゾルゲル法を用いて強誘電体膜２５を形成する。例えば、３モル％のＢｉ（Ｚｎ０．５Ｔｉ０．５）Ｏ３をＰｂ（Ｚｒ０．４Ｔｉ０．６）Ｏ３に添加したゾルゲル溶液をＰｔ膜２３上に滴下しスピンコート法により成膜する。なお、ゾルゲル溶液としては、上述のように各金属のアセチルアセトン錯体を用いる。
【００４６】
まず、Ｐｔ膜２３上にゾルゲル溶液を滴下し、３００ｒｐｍ〜６００ｒｐｍで５秒〜１０秒、例えば、５００ｒｐｍで５秒回転させたのち、２５００ｒｐｍ〜４０００ｒｐｍ、例えば、３０００ｒｐｍで２０秒間回転させて、均一な厚さにする。
【００４７】
次いで、例えば、大気中或いは酸素中において２００℃〜３６０℃、例えば、３３０℃のホットプレート上で３分〜５分、例えば、４分間仮焼成したのち、引き続いて大気中或いは酸素中で１分〜６分乾燥させる。この工程で例えば、６７ｎｍの塗布膜２４が形成される。この工程を総膜厚が１２０ｎｍ〜３００ｎｍ、例えば、２００ｎｍになるまで繰り返す。
【００４８】
次いで、図８（ｃ）に示すように、ＲＴＡ（ラピッドサーマルアニール）炉を用いて酸素雰囲気中で５５０℃〜６５０℃、例えば、６００℃で３０分間保持して塗布膜２４を結晶化してＰＺＴ−ＢＺＴからなる強誘電体膜２５とする。
【００４９】
次いで、図８（ｄ）に示すように、再び、スパッタ法を用いて強誘電体膜２５上に、上部電極となる厚さが、例えば、１００ｎｍのＰｔ膜２６を堆積させる。
【００５０】
次いで、図９（ｅ）に示すように、レジストパターン（図示は省略）をマスクとしてＰｔ膜２６、強誘電体膜２５及びＰｔ膜２３を順次エッチングすることにより上部電極２９／強誘電体膜２５／下部電極２８からなる強誘電体キャパシタ２７を形成する。
【００５１】
次いで、エッチングなどで強誘電体膜２５が受けたダメージを回復させるため、例えば、大気圧酸素雰囲気中において６００℃で３０分程度の熱処理を行なう。
【００５２】
次いで、図９（ｆ）に示すように、全面に薄いＡｌ２Ｏ３等からなる保護膜３０を成膜したのち、厚さが、例えば、１．５μｍのＳｉＯ２等からなる層間絶縁膜３１を堆積させて表面を平坦化する。
【００５３】
次いで、Ｗプラグ２１及び上部電極２９に達するコンタクトホールを形成する。次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ+ 型ドレイン領域１８に接続するビット線３２を形成するとともに、上部電極２９に接続するプレート線３３を形成する。なお、ゲート電極１５はワード線と接続する。
【００５４】
以降は図示を省略するが、回路構成の要求に応じて、３層乃至は５層の配線を行ない、層間絶縁膜、シリコン酸化膜、シリコン窒化膜などの各種絶縁膜を形成することによってデバイスの動作部分を保護する。
【００５５】
最後に外部引き出し用の電極を形成し、それ以外の部分にはポリイミドを形成して保護層とすることにより、本発明の実施例１のスタック型ＦｅＲＡＭの基本構成が完成する。
【００５６】
図１０は、図９（ｆ）に示したメモリセルの等価回路図であり、ゲート電極１５はワード線３４に連なり、一方、強誘電体キャパシタ２７はプレート線（接地線）３３とｎ+ 型ソース領域１９との間に接続される。
【００５７】
このように、本発明の実施例１のスタック型ＦｅＲＡＭにおいては強誘電体キャパシタを構成する誘電体膜としてｃ軸／ａ軸比がＰＺＴより大きなＰＺＴ−ＢＺＴを用いているので残留分極量をＰＺＴの３５μＣ／ｃｍ2 より大きくすることができる。また、それによって、１メモリセルの微小化が可能になるので、大容量のＦｅＲＡＭの実現が可能になる。
【実施例２】
【００５８】
次に、図１１を参照して、本発明の実施例２のプレーナ型ＦｅＲＡＭを説明する。まず、上記の実施例１と全く同様な工程によりｎチャネル型トランジスタを形成するとともに、ｎ+ 型ドレイン領域１８及びｎ+ 型ソース領域１９に対するＷプラグ２１，２２を形成する。
【００５９】
次いで、ＣＶＤ法を用いて全面に薄いＳｉＮ膜４１及びＳｉＯ２膜４２を堆積させたのち、下部電極となる例えば、厚さが、例えば、２００ｎｍのＲｕＯ２膜４３及び厚さが、例えば、１００ｎｍのＳｒＲｕＯ３膜４４を順次堆積させる。この場合のＲｕＯ２膜４３は、自己配向により（１１１）主配向膜となり、さらに、ＳｒＲｕＯ３膜４４を設けることにより（１１１）配向性が高まる。
【００６０】
次いで、ＭＯＣＶＤ法を用いて強誘電体膜４５を形成する。例えば、Ｂｉ（Ｚｎ０．５Ｔｉ０．５）Ｏ３とＰｂ（Ｚｒ０．４Ｔｉ０．６）Ｏ３のモル比が３：９７になるように各ソースの流量比を設定する。なお、ソースとしては、上記の実施の形態で説明したソースを用い、基板温度を５５０℃〜６７０℃、例えば、６００℃として結晶化成膜する。
【００６１】
次いで、再び、スパッタ法を用いて強誘電体膜４５上に、上部電極となる厚さが、例えば、２００ｎｍのＲｕＯ２膜を堆積させる。次いで、レジストパターン（図示は省略）をマスクとしてＲｕＯ２膜、強誘電体膜４５、ＳｒＲｕＯ３膜４４及びＲｕＯ２膜４３を順次エッチングすることにより上部電極４８／強誘電体膜４５／下部電極４７からなる強誘電体キャパシタ４６を形成する。
【００６２】
次いで、エッチングなどで強誘電体膜４５が受けたダメージを回復させるため、例えば、大気圧酸素雰囲気中において６００℃で３０分程度の熱処理を行なう。
【００６３】
次いで、全面に薄いＡｌ２Ｏ３等からなる絶縁膜４９を形成したのち、Ｗプラグ２２に達するコンタクトホールを形成するとともに、上部電極４８に対するコンタクトホールを設ける。次いで、全面にＴｉＮ膜を堆積させてパターニングすることによって局所内部配線５０を形成する。
【００６４】
次いで、全面に厚さが、例えば、１．５μｍのＳｉＯ２膜等からなる層間絶縁膜５１を堆積して平坦化したのち、Ｗプラグ２１に達するコンタクトホールを形成する。次いで、全面に、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜、及び、ＴｉＮ膜を順次堆積させたのちパターニングしてｎ+ 型ドレイン領域１８に接続するビット線５２を形成する。なお、ゲート電極１５はワード線に接続するとともに、下部電極４７はプレート線に接続する。
【００６５】
以降は図示を省略するが、回路構成の要求に応じて、３層乃至は５層の配線を行ない、層間絶縁膜、シリコン酸化膜、シリコン窒化膜などの各種絶縁膜を形成することによってデバイスの動作部分を保護する。最後に外部引き出し用の電極を形成し、それ以外の部分にはポリイミドを形成して保護層とすることにより、本発明の実施例２のプレーナ型ＦｅＲＡＭの基本構成が完成する。
【００６６】
この本発明の実施例２のプレーナ型ＦｅＲＡＭにおいても接続構造が異なるだけで、強誘電体キャパシタを構成する誘電体膜としてＰＺＴ−ＢＺＴを用いているので残留分極量をＰＺＴの３５μＣ／ｃｍ2 より大きくすることができる。また、それによって、１メモリセルの微小化が可能になるので、大容量のＦｅＲＡＭの実現が可能になる。
【００６７】
以上、本発明の各実施例を説明してきたが、本発明は、各実施例に示した条件に限られるものではなく、上記の実施の形態に記載した各条件を採用しても良いものである。例えば、実施例１においては、強誘電体膜の成膜方法としてゾルゲル法を用いているが、ＭＯＣＶＤ法或いはスパッタ法を用いても良いものである。
【００６８】
また、実施例２においては、強誘電体膜の成膜方法としてＭＯＣＶＤ法を用いているが、ゾルゲル法或いはスパッタ法を用いても良いものである。また、上部電極或いは下部電極の材料も上記の実施の形態において開示した範囲内において適宜変更しても良いものである。
【００６９】
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）  正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３に、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して（１１１）優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とを有することを特徴とする強誘電体キャパシタ。
（付記２）  前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料が、Ｐｂの一部をＢｉに、且つ、ＭｙＲ１−ｙ（但し、Ｍ：Ｚｎ，Ｍｇ、Ｒ：Ｔｉ，Ｚｒ，Ｓｎ，Ｎｂ，Ｗ）となることを特徴とする付記１に記載の強誘電体キャパシタ。
（付記３）  前記強誘電体膜は、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３とＢｉ（ＭｙＲ１−ｙ）Ｏ３（但し、Ｍ：Ｚｎ，Ｍｇ、Ｒ：Ｔｉ，Ｚｒ，Ｓｎ，Ｎｂ，Ｗ）とのモル比が９８：２〜９２：８である材料から形成されたことを特徴とする付記２に記載の強誘電体キャパシタ。
（付記４）  前記Ｂｉ（ＭｙＲ１−ｙ）Ｏ３（但し、Ｍ：Ｚｎ，Ｍｇ、Ｒ：Ｔｉ，Ｚｒ，Ｓｎ，Ｎｂ，Ｗ）の組成比ｙが、０．４５〜０．５５であることを特徴とする付記３に記載の強誘電体キャパシタ。
（付記５）  前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３の組成比ｘが０．２５〜０．４５であることを特徴とする付記１乃至４のいずれか１に記載の強誘電体キャパシタ。
（付記６）  前記下部電極が、（１１１）配向性を持たせた導電性材料層からなることを特徴とする付記１乃至付記５のいずれか１に記載の強誘電体キャパシタ。
（付記７）  前記導電性材料層が、Ｐｔ、Ｉｒ或いはＲｕのいずれか、或いは、その酸化物からなることを特徴とする付記６に記載の強誘電体キャパシタ。
（付記８）  前記導電性材料層が、ＳｒＲｕＯ３または導電性を付与したＳｒＴｉＯ３からなることを特徴とする付記６に記載の強誘電体キャパシタ。
（付記９）  前記導電性材料層が、ＳｒＲｕＯ３または導電性を付与したＳｒＴｉＯ３からなる導電性酸化物バッファ層と、Ｐｔ、Ｉｒ或いはＲｕのいずれか、或いは、その酸化物からなる導電層層との積層構造からなる特徴とする付記６に記載の強誘電体キャパシタ。
（付記１０）  半導体基板と、前記半導体基板に設けた電界効果型トランジスタと、前記電界効果型トランジスタより上層部に設けるとともに、正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３に、前記正方晶Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３よりｃ軸／ａ軸比が大きい正方晶ペロブスカイト構造を有する材料を添加して（１１１）優先配向した強誘電体膜と、前記強誘電体膜を挟む下部電極と上部電極とからなる強誘電体キャパシタと、を有し、前記電界効果型トランジスタのソース電極或いはドレイン電極の一方と前記上部電極或いは下部電極の一方とを電気的に接続するとともに、前記上部電極或いは下部電極の他方をプレート線に接続したことを特徴とする強誘電体メモリ装置。
【符号の説明】
【００７０】
１  下地絶縁膜
２  下部電極
３  強誘電体膜
４  上部電極
１１  ｐ型シリコン基板
１２  ｐ型ウエル領域
１３  素子分離絶縁膜
１４  ゲート絶縁膜
１５  ゲート電極
１６  ｎ型エクステンション領域
１７  サイドウォール
１８  ｎ+ 型ドレイン領域
１９  ｎ+ 型ソース領域
２０，３１，５１  層間絶縁膜
２１，２２  Ｗプラグ
２３，２６  Ｐｔ膜
２４  塗布膜
２５，４５  強誘電体膜
２７，４６  強誘電体キャパシタ
２８，４７  下部電極
２９，４８  上部電極
３０  保護膜
３２，５２  ビット線
３３  プレート線
３４  ワード線
４１  ＳｉＮ膜
４２  ＳｉＯ２膜
４３  ＲｕＯ２膜
４４  ＳｒＲｕＯ３膜
４９  絶縁膜
５０  局所内部配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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