(57)【要約】      （修正有）【課題】積層半導体パッケージで半導体チップのオーバーハングを支持することができる半導体パッケージ並びにこれを用いた電子装置及びメモリ保存装置を提供する。【解決手段】半導体パッケージ３００であって、回路ボード３０１と、前記回路ボードに搭載され前記回路ボードから所定の距離ほど離隔された第１半導体チップ３０３と、前記回路ボードと前記第１半導体チップとの間に位置して前記第１半導体チップを支持し、前記回路ボードに対して固定する第１及び第２端部と、前記第１と第２端部との間で前記第２半導体チップと接触する主要部とを含む第１支持部材３１６とを有する。【選択図】図１１
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【特許請求の範囲】
【請求項１】
半導体パッケージであって、
回路ボードと、
前記回路ボードに搭載され前記回路ボードから所定の距離ほど離隔された第１半導体チップと、
前記回路ボードと前記第１半導体チップとの間に位置して前記第１半導体チップを支持し、前記回路ボードに対して固定する第１及び第２端部と、前記第１と第２端部との間で前記第１半導体チップと接触する主要部とを含む第１支持部材とを有することを特徴とする半導体パッケージ。
【請求項２】
前記回路ボードに搭載される第２半導体チップをさらに有し、
前記第１半導体チップは前記第２半導体チップの上部面に搭載され、
前記第１半導体チップのオーバーハング部分は前記第２半導体チップの端部を越えて第１方向に向かって突出し、
前記第１支持部材の前記主要部は、前記第１半導体チップのオーバーハング部分と接触することを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第１支持部材は、前記第１方向と平行するように延長する長さを有することを特徴とする請求項２に記載の半導体パッケージ。
【請求項４】
前記第１支持部材は、前記第１方向と直交する方向に延長する長さを有することを特徴とする請求項２に記載の半導体パッケージ。
【請求項５】
前記第１支持部材は、前記第１方向と直行する方向に延長する長さを有する第１ワイヤと、前記第１方向に平行するように延長する長さを有する第２ワイヤとを含むことを特徴とする請求項２に記載の半導体パッケージ。
【請求項６】
前記第１及び第２ワイヤの内の１つは、前記第１及び第２ワイヤの内の他の１つの中心部の下に中心部を有するように設置されて、前記第１及び第２ワイヤの内の他の１つを支持することを特徴とする請求項５に記載の半導体パッケージ。
【請求項７】
前記第１半導体チップの上部面に搭載され、そのオーバーハング部分は、前記第１半導体チップのオーバーハングの部分の端部を越えて前記第１方向に向かって突出する第３半導体チップと、
前記第３半導体チップの第２オーバーハング部分の下部面と接触することによって前記第３半導体チップを支持する第２支持部材とをさらに有することを特徴とする請求項２に記載の半導体パッケージ。
【請求項８】
前記第１支持部材は第１高さを有し、前記第２支持部材は前記第１高さより高い第２高さを有することを特徴とする請求項７に記載の半導体パッケージ。
【請求項９】
前記第１支持部材の前記第１及び第２端部は、前記回路ボードの上部面に設置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項１０】
前記第１支持部材は、ワイヤを含むことを特徴とする請求項１に記載の半導体パッケージ。
【請求項１１】
前記ワイヤは、一端部から他端部に電気信号を伝達しないダミーワイヤであることを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１２】
前記半導体パッケージは、前記第１半導体チップのボンディングパッドと前記回路ボードのボンディングパッドとを電気的に接続させる少なくとも１つの伝送ワイヤをさらに有し、
前記ダミーワイヤは、前記伝送ワイヤの厚さより大きい厚さを有することを特徴とする請求項１１に記載の半導体パッケージ。
【請求項１３】
前記半導体パッケージは、前記第１半導体チップのボンディングパッドと前記回路ボードのボンディングパッドとを電気的に接続させる少なくとも１つの伝送ワイヤをさらに有し、
前記ダミーワイヤは、前記伝送ワイヤと異なる物質で形成されることを特徴とする請求項１２に記載の半導体パッケージ。
【請求項１４】
前記第１支持部材は、前記ワイヤを支持するポリマー物質をさらに含み、
前記ワイヤは、前記ポリマー物質の上部面上に位置することを特徴とする請求項１０に記載の半導体パッケージ。
【請求項１５】
前記回路ボードに搭載される第２半導体チップと、
前記第２半導体チップの上部面上に配置された前記第２半導体チップのボンディングパッド部分を露出させるように前記第２半導体チップの上部面に搭載される第３半導体チップと、
前記第２半導体チップの前記ボンディングパッド部分に搭載される他の支持部材とをさらに有し、
前記第１半導体チップは、前記第３半導体チップに搭載され、
前記第１半導体チップのオーバーハング部分は、前記第２半導体チップの上部面の前記ボンディングパッド部分の上に位置するように前記第３半導体チップの一端部を越えて突出することを特徴とする請求項１に記載の半導体パッケージ。
【請求項１６】
前記他の支持部材の各端部は、前記第２半導体チップの前記ボンディングパッド部分に搭載されることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１７】
前記他の支持部材の第１端部は、前記第２半導体チップの前記ボンディングパッドに搭載され、前記他の支持部材の第２端部は、前記回路ボードに搭載されることを特徴とする請求項１５に記載の半導体パッケージ。
【請求項１８】
半導体パッケージであって、
回路ボードと、
前記回路ボードに搭載され前記回路ボードから所定の距離ほど離隔された第１半導体チップと、
前記回路ボードに搭載されて前記第１半導体チップの下部面に線形圧力（ｌｉｎｅａｒ  ｐｒｅｓｓｕｒｅ）を供給することによって前記第１半導体チップを支持する第１支持部材とを有することを特徴とする半導体パッケージ。
【請求項１９】
前記支持部材は長さと幅を有し、
前記長さと前記幅のうち少なくとも１つは前記長さと前記幅のうち他の１つより大きいことを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２０】
前記支持部材は、前記回路ボードと接触する相互離隔された少なくとも２つの端部、及び前記２つの端部を接続して前記半導体チップと接触する中央部を含むことを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２１】
前記支持部材は、前記半導体チップと前記回路ボードとの間の所定の距離と同じ距離の高さを有することを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２２】
前記支持部材は、弾性物質であることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２３】
前記支持部材は、高分子化合物を含むことを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２４】
前記回路ボードに搭載される第２半導体チップをさらに有し、
前記支持部材は、前記第２半導体チップに搭載されて前記第１半導体チップを支持することを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２５】
前記回路ボードと前記第１半導体チップとの間に配置され、前記第１半導体チップとは異なる方向に位置する第２半導体チップをさらに有し、
前記支持部材は、前記第１半導体チップ及び前記第２半導体チップのうちのいずれか１つに平行した方向に配置されることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２６】
半導体パッケージであって、
回路ボードと、
前記回路ボードに電気的に接続され前記回路ボードから所定の距離ほど離隔された第１半導体チップと、
前記回路ボードに搭載されて前記第１半導体チップの下部面に線形圧力を供給することによって前記第１半導体チップを支持する第１支持部材とを有することを特徴とする半導体パッケージ。
【請求項２７】
半導体パッケージであって、
回路ボードと、
前記回路ボードの上方に配置され前記回路ボードから所定の距離ほど離隔して前記回路ボードと電気的に接続される半導体チップと、
前記回路ボードに搭載されて前記半導体チップを支持し、前記回路ボードに固定され相互離隔された少なくとも２つのパッドと、前記少なくとも２つのパッドと接続され前記半導体チップと接触する物質を有する第１支持部とを有することを特徴とする半導体パッケージ。
【請求項２８】
半導体パッケージであって、
回路ボードと、
前記回路ボードに電気的に接続され前記回路ボードから所定の距離ほど離隔される半導体チップと、
前記回路ボードに搭載されて前記半導体チップを支持して前記回路ボードに対して所定の距離を維持させる第１支持部材とを有することを特徴とする半導体パッケージ。
【請求項２９】
半導体パッケージであって、
回路ボードと、
前記回路ボードの上方に配置される半導体チップと、
前記回路ボード上に最初に長さの方向に形成される底部と、前記半導体チップに接触するのに十分な高さを有する上部とを含む第１支持部材とを有し、
前記上部と、前記底部の少なくとも２つの端部は実質的に三角形形状を形成することを特徴とする半導体パッケージ。
【請求項３０】
半導体パッケージであって、
回路ボードと、
前記回路ボードの上方に配置される半導体チップと、
前記回路ボード上に最初に長さの方向に形成される２つの端部と、該２つの端部と接続され、前記半導体チップに接触するのに十分な高さを有するアーク形状を形成された上部とを含む第１支持部材とを有することを特徴とする半導体パッケージ。
【請求項３１】
半導体パッケージであって、
回路ボードと、
半導体チップと、
前記回路ボードの第１領域で前記回路ボードと接触する底部と、前記半導体チップの第２領域で前記半導体チップと接触する上部とを含む第１支持部材とを有し、
前記第１領域は非円形形状を有し、前記第２領域は実質的に長方形形状を有することを特徴とする半導体パッケージ。
【請求項３２】
半導体パッケージであって、
回路ボードと、
半導体チップと、
前記半導体チップを支持し、前記回路ボードの所定領域で前記回路ボードと接触し、線分に沿って前記半導体チップと接触する第１支持部材とを有することを特徴とする半導体パッケージ。
【請求項３３】
半導体パッケージであって、
回路ボードと、
前記回路ボードに対して固定された位置にある半導体チップと、
前記回路ボードの第１領域で前記回路ボードと接触することによって前記半導体チップを支持し、前記半導体チップの第２領域で前記半導体チップと接触する支持部材とを有し、
前記第１領域と前記第２領域は異なることを特徴とする半導体パッケージ。
【請求項３４】
半導体パッケージであって、
回路ボードと、
前記回路ボードの第１領域の上方に配置される第１半導体チップと、
前記回路ボードの前記第１領域と重なる領域と重ならない領域とを有する第２領域の上方に配置される第２半導体チップと、
前記重ならない領域に位置し、第１方向への長さ及び第２方向への幅を有する支持部材とを有し、
前記長さは前記幅より長いことを特徴とする半導体パッケージ。
【請求項３５】
半導体パッケージであって、
回路ボードと、
前記回路ボード上に形成され第１方向への長さを有する支持部材と、
前記回路ボード上部に前記第１方向に対してあらかじめ設定された角度を有する長さ方向の所定の距離ほど離隔されて配置され、前記支持部材と接触し、前記回路ボードと電気的に接続される半導体チップとを有することを特徴とする半導体パッケージ。
【請求項３６】
回路ボードと、
前記回路ボードに固定されるように搭載されて前記回路ボードから所定の距離ほど離隔された第１半導体チップと、
前記回路ボードに搭載されて前記第１半導体チップの下部面に線形圧力を供給することによって前記第１半導体チップを支持する支持部材とを有することを特徴とする電子装置。
【請求項３７】
積層半導体パッケージと、
前記積層半導体パッケージに対しデータの読み取り及び書き出しを制御するコントローラとを有し、
前記積層半導体パッケージは、回路ボードと、
前記回路ボードから所定の距離ほど離隔するように前記回路ボードに搭載される第１半導体チップと、
前記回路ボードと前記第１半導体チップとの間に配置され前記第１半導体チップを支持し、前記回路ボードに固定された第１及び第２端部と、前記第１と第２端部との間で前記第１半導体チップと接触する中心部とを有する支持部材とを含むことを特徴とするメモリ保存装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層された半導体パッケージ並びにこれを用いた電子装置及びメモリ保存装置に関し、特に、積層半導体パッケージで半導体チップのオーバーハングを支持することができる半導体パッケージ並びにこれを用いた電子装置及びメモリ保存装置に関する。
【背景技術】
【０００２】
半導体製造技術は強度、耐久性及び性能で改善され、半導体装置の大きさを減少させている。しかしながら、半導体パッケージ製造は高費用的であり、時間消費的であり、労働力又は機械集約的である。
【０００３】
具体的には、大規模な財政的投資は、設備をアップグレードし、新しい装置を購入し、研究を遂行して新しく、改善された積層半導体パッケージを製造するのに使われるべきである。半導体メモリ装置において、例えば、６４ＭＢ  ＤＲＡＭから２５６ＭＢ  ＤＲＡＭへのアップグレードの工程は新しいウエハ製造工程を要求するため、多くの費用が必要である。
【０００４】
半導体パッケージは、複数個の半導体チップを１つのパッケージに含ませて製造することができる。例えば、半導体チップは、相互積層することができる。このような半導体チップ積層工程は、新しいウエハを設計、又は、製造する必要なく高い信頼性、構造的統合性、及び性能を有する半導体パッケージを生産することができる。例えば、４つの６４ＭＢ  ＤＲＡＭチップは相互積層されて１つの２５６ＭＢ  ＤＲＡＭ半導体パッケージを形成することができる。
【０００５】
図１は、積層半導体パッケージの例を示す。
図１に示す通り、上部半導体チップ１０８は、下部半導体チップ１０４からずらして（ｏｆｆｓｅｔ）下部半導体チップ１０４の上部面上の電極パッドＰ２が他の電極パッドＰ４に電気的に接続されるように考慮されている。このような構成と共に、上部半導体チップ１０８の一部「Ａ」は下部半導体チップ１０４からずらして下部面が支持されないこともある。すなわち、上部半導体チップ１０８の一部「Ａ」は下部半導体チップ１０４の端部からオーバーハングし得る。
【０００６】
配線工程は、下部半導体チップ１０４上の電極パッドＰ２と基板上のパッドＰ４との間にワイヤ１１０、電極パッドＰ３とパッドＰ１との間にワイヤ１１２を接続させる。また、基板Ｐ１００の下部面上のパッドＰ５は、基板の上部面上のパッドＰ１、Ｐ４と電気的に接続されて、半導体チップ（１０４、１０８）上の電極パッドＰ２、Ｐ３が基板上のパッドＰ１、Ｐ４と接続される時、半導体チップ（１０４、１０８）はパッドＰ５と電気的に接続される。パッドＰ５は、外部電気装置（図示されず）に接続され得る。
【０００７】
しかし、配線工程がワイヤ１１２を上部半導体チップ１０８の電極パッドＰ３と基板Ｐ１００のパッドＰ１とを接続させる時、配線工程において、オーバーハングの部分「Ａ」上に圧力を発生させる。
また、積層された半導体チップ（１０４、１０８）はモールディング１１４に囲まれ、モールディング工程はオーバーハングの部分「Ａ」に圧力を発生させる。このような圧力によって、上部半導体チップ１０８にクラックが発生し、上部半導体チップ１０８とワイヤ１１２の間の接続が弱くなったり切れたりし、または、上部半導体チップ１０８と下部半導体チップ１０４との間の結合が弱くなったり破断するという問題がある。
【０００８】
従って、積層半導体パッケージ間の結合及び／又は、配線強度を少ない費用と高効果性によって増大させる必要がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】大韓民国特許出願公開第２００６−００２９９２５号明細書
【特許文献２】特開平７−２２１２６２号公報
【特許文献３】大韓民国特許出願公開第２００６−０１２５５７４号明細書
【特許文献４】大韓民国特許出願公開第２００５−０００１１５９号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は上記従来の積層半導体パッケージにおける問題点に鑑みてなされたものであって、本発明の目的は、積層半導体パッケージで半導体チップのオーバーハングを支持することができる半導体パッケージ並びにこれを用いた電子装置及びメモリ保存装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードに搭載され前記回路ボードから所定の距離ほど離隔された第１半導体チップと、前記回路ボードと前記第１半導体チップとの間に位置して前記第１半導体チップを支持し、前記回路ボードに対して固定する第１及び第２端部と、前記第１と第２端部との間で前記第１半導体チップと接触する主要部とを含む第１支持部材とを有することを特徴とする。
【００１２】
前記回路ボードに搭載される第２半導体チップをさらに有し、前記第１半導体チップは前記第２半導体チップの上部面に搭載され、前記第１半導体チップのオーバーハング部分は前記第２半導体チップの端部を越えて第１方向に向かって突出し、前記第１支持部材の前記主要部は、前記第１半導体チップのオーバーハング部分と接触することが好ましい。
前記第１支持部材は、前記第１方向と平行するように延長する長さを有することが好ましい。
前記第１支持部材は、前記第１方向と直交する方向に延長する長さを有することが好ましい。
前記第１支持部材は、前記第１方向と直行する方向に延長する長さを有する第１ワイヤと、前記第１方向に平行するように延長する長さを有する第２ワイヤとを含むことが好ましい。
前記第１及び第２ワイヤの内の１つは、前記第１及び第２ワイヤの内の他の１つの中心部の下に中心部を有するように設置されて、前記第１及び第２ワイヤの内の他の１つを支持することが好ましい。
前記第１半導体チップの上部面に搭載され、そのオーバーハング部分は、前記第１半導体チップのオーバーハングの部分の端部を越えて前記第１方向に向かって突出する第３半導体チップと、前記第３半導体チップの第２オーバーハング部分の下部面と接触することによって前記第３半導体チップを支持する第２支持部材とをさらに有することが好ましい。
前記第１支持部材は第１高さを有し、前記第２支持部材は前記第１高さより高い第２高さを有することが好ましい。
【００１３】
前記第１支持部材の前記第１及び第２端部は、前記回路ボードの上部面に設置されることが好ましい。
前記第１支持部材は、ワイヤを含むことが好ましい。
前記ワイヤは、一端部から他端部に電気信号を伝達しないダミーワイヤであることが好ましい。
前記半導体パッケージは、前記第１半導体チップのボンディングパッドと前記回路ボードのボンディングパッドとを電気的に接続させる少なくとも１つの伝送ワイヤをさらに有し、前記ダミーワイヤは、前記伝送ワイヤの厚さより大きい厚さを有することが好ましい。
前記半導体パッケージは、前記第１半導体チップのボンディングパッドと前記回路ボードのボンディングパッドとを電気的に接続させる少なくとも１つの伝送ワイヤーをさらに有し、前記ダミーワイヤは、前記伝送ワイヤと異なる物質で形成されることが好ましい。
前記第１支持部材は、前記ワイヤを支持するポリマー物質をさらに含み、前記ワイヤは、前記ポリマー物質の上部面上に位置することが好ましい。
【００１４】
前記回路ボードに搭載される第２半導体チップと、前記第２半導体チップの上部面上に配置された前記第２半導体チップのボンディングパッド部分を露出させるように前記第２半導体チップの上部面に搭載される第３半導体チップと、前記第２半導体チップの前記ボンディングパッド部分に搭載される他の支持部材とをさらに有し、前記第１半導体チップは、前記第３半導体チップに搭載され、前記第１半導体チップのオーバーハング部分は、前記第２半導体チップの上部面の前記ボンディングパッド部分の上に位置するように前記第３半導体チップの一端部を越えて突出することが好ましい。
前記他の支持部材の各端部は、前記第２半導体チップの前記ボンディングパッド部分に搭載されることが好ましい。
前記他の支持部材の第１端部は、前記第２半導体チップの前記ボンディングパッドに搭載され、前記他の支持部材の第２端部は、前記回路ボードに搭載されることが好ましい。
【００１５】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードに搭載され前記回路ボードから所定の距離ほど離隔された第１半導体チップと、前記回路ボードに搭載されて前記第１半導体チップの下部面に線形圧力（ｌｉｎｅａｒ  ｐｒｅｓｓｕｒｅ）を供給することによって前記第１半導体チップを支持する第１支持部材とを有することを特徴とする。
【００１６】
前記支持部材は長さと幅を有し、前記長さと前記幅のうち少なくとも１つは前記長さと前記幅のうち他の１つより大きいことが好ましい。
前記支持部材は、前記回路ボードと接触する相互離隔された少なくとも２つの端部、及び前記２つの端部を接続して前記半導体チップと接触する中央部を含むことが好ましい。
前記支持部材は、前記半導体チップと前記回路ボードとの間の所定の距離と同じ距離の高さを有することが好ましい。
前記支持部材は、弾性物質であることが好ましい。
前記支持部材は、高分子化合物を含むことが好ましい。
前記回路ボードに搭載される第２半導体チップをさらに有し、前記支持部材は、前記第２半導体チップに搭載されて前記第１半導体チップを支持することが好ましい。
前記回路ボードと前記第１半導体チップとの間に配置され、前記第１半導体チップとは異なる方向に位置する第２半導体チップをさらに有し、前記支持部材は、前記第１半導体チップ及び前記第２半導体チップのうちいずれの１つに平行した方向に配置されることが好ましい。
【００１７】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードに電気的に接続され前記回路ボードから所定の距離ほど離隔された第１半導体チップと、前記回路ボードに搭載されて前記第１半導体チップの下部面に線形圧力を供給することによって前記第１半導体チップを支持する第１支持部材とを有することを特徴とする。
【００１８】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードの上方に配置され前記回路ボードから所定の距離ほど離隔して前記回路ボードと電気的に接続される半導体チップと、前記回路ボードに搭載されて前記半導体チップを支持し、前記回路ボードに固定され相互離隔された少なくとも２つのパッドと、前記少なくとも２つのパッドと接続され前記半導体チップと接触する物質を有する第１支持部とを有することを特徴とする。
【００１９】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードに電気的に接続され前記回路ボードから所定の距離ほど離隔される半導体チップと、前記回路ボードに搭載されて前記半導体チップを支持して前記回路ボードに対して所定の距離を維持させる第１支持部材とを有することを特徴とする。
【００２０】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードの上方に配置される半導体チップと、前記回路ボード上に最初に長さの方向に形成される底部と、前記半導体チップに接触するのに十分な高さを有する上部とを含む第１支持部材とを有し、前記上部と、前記底部の少なくとも２つの端部は実質的に三角形形状を形成することを特徴とする。
【００２１】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードの上方に配置される半導体チップと、前記回路ボード上に最初に長さの方向に形成される２つの端部と、該２つの端部と接続され、前記半導体チップに接触するのに十分な高さを有するアーク形状を形成された上部とを含む第１支持部材とを有することを特徴とする。
【００２２】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、半導体チップと、前記回路ボードの第１領域で前記回路ボードと接触する底部と、前記半導体チップの第２領域で前記半導体チップと接触する上部とを含む第１支持部材とを有し、前記第１領域は非円形形状を有し、前記第２領域は実質的に長方形形状を有することを特徴とする。
【００２３】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、半導体チップと、前記半導体チップを支持し、前記回路ボードの所定領域で前記回路ボードと接触し、線分に沿って前記半導体チップと接触する第１支持部材とを有することを特徴とする。
【００２４】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードに対して固定された位置にある半導体チップと、前記回路ボードの第１領域で前記回路ボードと接触することによって前記半導体チップを支持し、前記半導体チップの第２領域で前記半導体チップと接触する支持部材とを有し、前記第１領域と前記第２領域は異なることを特徴とする。
【００２５】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボードの第１領域の上方に配置される第１半導体チップと、前記回路ボードの前記第１領域と重なる領域と重ならない領域とを有する第２領域の上方に配置される第２半導体チップと、前記重ならない領域に位置し、第１方向への長さ及び第２方向への幅を有する支持部材とを有し、前記長さは前記幅より長いことを特徴とする。
【００２６】
また、上記目的を達成するためになされた本発明による半導体パッケージは、半導体パッケージであって、回路ボードと、前記回路ボード上に形成され第１方向への長さを有する支持部材と、前記回路ボード上部に前記第１方向に対してあらかじめ設定された角度を有する長さ方向の所定の距離ほど離隔されて配置され、前記支持部材と接触し、前記回路ボードと電気的に接続される半導体チップとを有することを特徴とする。
【００２７】
上記目的を達成するためになされた本発明による電子装置は、回路ボードと、前記回路ボードに固定されるように搭載されて前記回路ボードから所定の距離ほど離隔された第１半導体チップと、前記回路ボードに搭載されて前記第１半導体チップの下部面に線形圧力を供給することによって前記第１半導体チップを支持する支持部材とを有することを特徴とする。
【００２８】
上記目的を達成するためになされた本発明によるメモリ記憶装置は、積層半導体パッケージと、前記積層半導体パッケージに対しデータの読み取り及び書き出しを制御するコントローラとを有し、前記積層半導体パッケージは、回路ボードと、前記回路ボードから所定の距離ほど離隔するように前記回路ボードに搭載される第１半導体チップと、前記回路ボードと前記第１半導体チップとの間に配置され前記第１半導体チップを支持し、前記回路ボードに固定された第１及び第２端部と、前記第１と第２端部との間で前記第１半導体チップと接触する中心部とを有する支持部材とを含むことを特徴とする。
【発明の効果】
【００２９】
本発明に係る半導体パッケージ並びにこれを用いた電子装置及びメモリ記憶装置によれば、回路ボードに実装され回路ボードから所定の距離ほど離隔された第１半導体チップ及び回路ボードと第１半導体チップとの間に位置して第１半導体チップを支持し、回路ボードに固定される第１、第２端部、及び第１、第２端部間で第１半導体チップと接触する中心部を有する支持部材を含むことにより、支持部材はワイヤボンディング工程中、第１半導体チップのオーバーハング部分の跳ね揺れ（ｂｏｕｎｃｉｎｇ）又はモールディング工程中のモールディング部材によるワイヤボンディング工程中の第１半導体チップのオーバーハング部分のクラックを防止することができるという効果がある。
【図面の簡単な説明】
【００３０】
【図１】積層半導体パッケージを示す概略側面図である。
【図２】本発明の第１の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図３】本発明の第１の実施形態に係る積層半導体パッケージを示す概略正面図である。
【図４】第１の実施形態に係る積層半導体パッケージの変形例を示す概略側面図である。
【図５】第１の実施形態に係る積層半導体パッケージの変形例を示す概略正面図である。
【図６】本発明の第１の実施形態に係る積層半導体パッケージを示す概略平面図である。
【図７】本発明の第１の実施形態に係る積層半導体パッケージを示す概略平面図である。
【図８】第１の実施形態に係る積層半導体パッケージの変形例を示す概略平面図である。
【図９】第１の実施形態に係る積層半導体パッケージのボンディングワイヤを示す側面図である。
【図１０】第１の実施形態に係る積層半導体パッケージのボンディングワイヤの他の例を示す側面図である。
【図１１】本発明の第２の実施形態に係る積層半導体パッケージの斜視図である。
【図１２】図１１のＩ−Ｉ’線に沿って見た概略断面図である。
【図１３】本発明の実施形態に係るダミーワイヤの異なる構成を示す部分斜視図である。
【図１４】本発明の実施形態に係るダミーワイヤの異なる構成を示す部分斜視図である。
【図１５】本発明の実施形態に係るダミーワイヤの異なる構成を示す部分斜視図である。
【図１６】本発明の実施形態に係るダミーワイヤのさらに異なる構成を示す平面図である。
【図１７】図１６の側面図である。
【図１８】本発明の実施形態に係るダミーワイヤのさらに異なる構成を示す平面図である。
【図１９】本発明の実施形態に係るダミーワイヤのさらに異なる構成を示す平面図である。
【図２０】本発明の第２の実施形態に係る積層半導体パッケージの製造方法を示す斜視図である。
【図２１】本発明の第２の実施形態に係る積層半導体パッケージの製造方法を示す斜視図である。
【図２２】本発明の第２の実施形態に係る積層半導体パッケージの製造方法を示す斜視図である。
【図２３】本発明の第２の実施形態に係る積層半導体パッケージの製造方法を示す斜視図である。
【図２４】本発明の第２の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図２５】本発明の第３の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図２６】本発明の第３の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図２７】本発明の第３の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図２８】本発明の第４の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図２９】本発明の第４の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３０】本発明の第４の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３１】本発明の第４の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３２】本発明の第５の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３３】本発明の第５の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３４】本発明の第５の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３５】本発明の第６の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３６】本発明の第６の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３７】本発明の第６の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３８】本発明の第７の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図３９】本発明の第７の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図４０】本発明の第７の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図４１】本発明の第８の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図４２】本発明の第８の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
【図４３】本発明の第８の実施形態に係る積層半導体パッケージを示す概略断面図である。
【図４４】本発明の第９の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図４５】本発明の第９の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図４６】図４４のダミーワイヤ部分を示す詳細図である。
【図４７】図４５のダミーワイヤ部分を示す詳細図である。
【図４８】本発明の第９の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図４９】本発明の第９の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図５０】本発明の第９の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図５１】本発明の第９の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図５２】本発明の第９の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図５３】本発明の第９の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図５４】本発明の第１０の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図５５】本発明の第１１の実施形態に係る積層半導体パッケージを示す概略側面図である。
【図５６】本発明の実施形態に係る多様なダミーワイヤの形状を示す図である。
【図５７】本発明の実施形態に係る多様なダミーワイヤの形状を示す図である。
【図５８】本発明の実施形態に係る多様なダミーワイヤの形状を示す図である。
【図５９】本発明の一実施形態に係るメモリ保存装置を示すブロック図である。
【図６０】本発明の一実施形態に係る電算装置を示すブロック図である。
【発明を実施するための形態】
【００３１】
次に、本発明に係る半導体パッケージ並びにこれを用いた電子装置及びメモリ記憶装置を実施するための形態の具体例を図面を参照しながら説明する。
図面上の同じ構成要素に対しては同じ参照符号を使って同じ構成要素に対して重複した説明は省略する。
【００３２】
本文に開示する本発明の実施形態に対して、特定の構造的ないし機能的説明は単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施され、本文に説明された実施形態に限定されると解釈されてはならない。
【００３３】
本発明は多様な変更を加えることができ、色々な形態を有することができるところ、特定実施形態を図面に例示して本文に詳細に説明する。しかし、これは本発明を特定の開示形態に対して限定しようとするのではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むこととして理解されなければならない。
【００３４】
第１、第２などの用語は多様な構成要素を説明するのに使われるが、前記構成要素は前記用語によって限定されてはいけない。前記用語は１つの構成要素を他の構成要素から区別する目的として使われることができる。例えば、本発明の権利範囲から離脱せず第１構成要素は第２構成要素と命名されることができ、同様に第２構成要素も第１構成要素と命名されることができる。
【００３５】
ある構成要素が他の構成要素に「接続されて」あるまたは「接続されて」あると言及された場合には、その他の構成要素に直接的に接続されていたりまたは、接続されていることもできるが、中間に他の構成要素が存在することもできると理解されべきである。反面、どんな構成要素が他の構成要素に「直接接続されて」あるまたは「直接接続されて」あると言及された場合には、中間に他の構成要素が存在しないことと理解されるべきである。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣接する」と「〜に直接隣接する」等も同じように解釈されるべきである。
【００３６】
本明細書で使った用語は単に特定の実施形態を説明するために使われたことで、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたのが存在するということを指定しようとすることであって、１つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものなどの存在または、付加の可能性を、予め排除しないことと理解されるべきである。
【００３７】
また、別に定義しない限り、技術的或いは科学的用語を含んで、ここにおいて使用される全ての用語は本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解されるべきで、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈しない。
【００３８】
図２及び図３は、本発明の第１の実施形態に係る積層半導体パッケージを示した側面図と正面図である。
図２及び図３は、第２半導体チップ２０３のオーバーハングの部分「Ａ」を支持するダミーワイヤ２１６を含む積層半導体パッケージ２００を示す。
【００３９】
図２及び図３の積層半導体パッケージ２００は基板２０１を含む。基板２０１は上部面上に第１ボンディングパッド２０８及び第２ボンディングパッド２０９を含む。基板２０１はまた、下部面上にボンディングパッド２１０を含む。基板２０１内部の配線は上部面の第１、第２ボンディングパッド２０８、２０９と下部面のボンディングパッド２１０とを接続させる。
【００４０】
第１半導体チップ２０２は、基板２０１上に搭載されて接着層２０４により固定される。第１半導体チップ２０２は、上部面上にボンディングパッド２０６を含み、ボンディングパッド２０６はワイヤ２１１により基板２０１のボンディングパッド２０８に接続される。
第２半導体チップ２０３は、第１半導体チップ２０２上に搭載されて接着層２０５により固定される。第２半導体チップ２０３は、第１半導体チップ２０２上に搭載されてチップは垂直的に積層され、図示のｙ方向に積層される。第２半導体チップ２０３の一部が第１半導体チップ２０２のボンディングパッドをカバーする時、再配線層（図示されず）が第１と第２半導体チップ２０２、２０３との間に配置されることもある。
【００４１】
接着層２０５は、第１、第２半導体チップ２０２、２０３を電気的に分離したり第１、第２半導体チップ２０２、２０３を相互離隔させる膜であってもよい。接着層２０５はまた、第１、第２半導体チップ２０２、２０３を電気的に接続させる再配線の役割を遂行する導電性ラインを有することもできる。
【００４２】
第２半導体チップ２０３は、上部面上に少なくとも１つのボンディングパッド２０７を含む。ボンディングパッド２０７はワイヤ２１２により基板のボンディングパッド２０９に接続される。
図３において、ワイヤ２１２は省略されている。積層半導体パッケージ２００はモールド２１３により密封される。例えば、エポキシモールドコンパウンドを使用し第１、第２半導体チップ２０２、２０３を囲む領域を充填し半導体チップを絶縁させて保護することができる。
【００４３】
第２半導体チップ２０３は、第１半導体チップ２０２から図２上のｘ方向（水平方向）に、ずらして（オフセットして）第１半導体チップ２０２上に実装される。第２半導体チップ２０３の「Ａ」の部分は、第１半導体チップ２０２からオーバーハングして、第１半導体チップ２０２のどんな部分も第２半導体チップ２０３の下部と基板２０１の間に位置しなくなる。
【００４４】
ダミーワイヤ２１６は、オーバーハングした「Ａ」部分の下の基板２０１のボンディングパッド２１４上に形成されてオーバーハングした「Ａ」部分を支持することができる。
ダミーワイヤ２１６は逆「Ｕ」字の形を有し、その端部はボンディングパッドに接続される。ダミーワイヤ２１６は、第２半導体チップ２０３の下部面側に接触して支持するのに十分な高さｈ１を有する。
【００４５】
図２及び図３に示した通り、ダミーワイヤ２１６は、第２半導体チップ２０３と直接接触する。これとは異なり、ダミーワイヤ２１６は、第２半導体チップ２０３の下部面上の接着層２０５に接触することもできる。２つまたは、それ以上のダミーワイヤ２１６が、所望する支持強度により、図３のｚ方向（水平方向）に並んで位置することができる。
【００４６】
ダミーワイヤ２１６は、多様な形と構成物質を有することができる。
例えば、ダミーワイヤ２１６は、アーク形状、平たい頂点の部分、尖った頂点、丸い頂点を有することができる。
ダミーワイヤ２１６は、金属ワイヤ物質、導電性ワイヤ物質、又は絶縁物質で形成することができる。ダミーワイヤ２１６は弾性または、非弾性の特徴を有することができる。
またこれらのダミーワイヤは、固体または、繊維物質であってもよい。本実施形態のダミーワイヤーは導電性であるが、積層半導体パッケージ２００の第１、第２半導体チップ２０２、２０３又は、基板２０１と電気的に接続されないこともあり得る。
【００４７】
図４及び図５は、第１の実施形態に係る積層半導体パッケージの変形例を示す概略側面図及び正面図である。
図４及び図５は、図５のｘ方向に平行するように配列されたダミーワイヤ２１６を有することを除いては図２及び図３の積層半導体パッケージと同様の積層パッケージ２００を示し、ダミーワイヤ２１６は第２半導体チップ２０３の下部面と接触する。
【００４８】
図６〜図８は、本発明の第１の実施形態に係る積層半導体パッケージを示す概略平面図及びその変形例を示す概略平面図である。
図６〜図８に示す通り、図２〜図５に示した積層半導体パッケージ２００は、基板２０１上にパッド配列を共有することができる。例えば、図６は一端部に形成されて第１半導体チップ２０２のボンディングパッド２０６に接続されたボンディングパッド２０８を有する基板２０１を示す。ボンディングパッド２０９は基板２０１の他の端部に形成されて第２半導体チップ２０３（説明上、図面に図示せず）のボンディングパッドと接続される。
【００４９】
ボンディングパッド２１４は互いに等間隔で形成されて、図７に示した通り、ｘ方向に平行するように形成されたダミーワイヤ２１６と、図８に示した通り、ｚ方向に平行するように形成されたダミーワイヤ２１６は同じ長さを有することができる。すなわち、ボンディングパッド２１４は基板２０１の表面上に形成されてボンディングパッド２１４間のｘ方向の距離ｄ１はボンディングパッド間のｚ方向の距離ｄ２、ｄ３と同一でありうる。
【００５０】
これとは異なり、ボンディングパッド２１４間のｘ方向距離ｄ１はボンディングパッド２１４間のｚ方向距離ｄ２、ｄ３とそれぞれ異なることもある。
ボンディングパッド２１４間のｘ方向距離ｄ１とボンディングパッド２１４間のｚ方向距離ｄ２とが異なる場合、ｘ方向に平行するように形成されたボンディングワイヤ２１６はｚ方向に平行するように形成されたボンディングワイヤ２１６と異なる長さを有することができる。その結果、ボンディングパッド２１４の単一の構成を有する積層半導体パッケージ２００が使われて第２半導体チップに対してあるレベル以上の抵抗または、支持を提供することができる。
【００５１】
例えば、距離ｄ１が距離ｄ２より大きい場合、ｘ方向に平行するように２つのボンディングパッド２１４間に形成されたダミーワイヤ２１６はｚ方向に平行するように２つのボンディングパッド２１４間に形成されたダミーワイヤ２１６より長い。
その結果、ｘ方向に平行するように形成されたダミーワイヤ２１６はｚ方向に平行するように形成された２つのボンディングパッド２１４間に形成されたダミーワイヤ２１６より第２半導体チップの下部面のさらに大きい領域にかけてより小さいか同程度の抵抗を提供することができる。
【００５２】
図９、１０は、第１の実施形態に係る積層半導体パッケージのボンディングワイヤを示す側面図及びボンディングワイヤの他の例を示す側面図である。
図９及び図１０は、異なる距離で離隔されているボンディングパッド２１４の結果として異なる長さを有するダミーワイヤ２１６を示す。
図９において、ボンディングパッド２１４は距離ｄ４ほど離隔されている。
図１０において、ボンディングパッド２１４は距離ｄ４よりさらに大きい距離ｄ５ほど離隔なされている。
【００５３】
その結果、図１０のダミーワイヤ２１６は図９のダミーワイヤ２１６より長い長さを有する。ダミーワイヤ２１６は長さｄ６に沿って第２半導体チップ２０３の下部側に接触するように形成される。図１０のダミーワイヤ２１６は図９のダミーワイヤ２１６より長いため、図１０のダミーワイヤ２１６は図９のダミーワイヤ２１６より長い長さｄ６に沿って第２半導体チップ２０３の下部側に接触することができる。
【００５４】
また、図９及び図１０に示した通り、図９のより短いダミーワイヤ２１６は、図１０のより長いダミーワイヤ２１６の角度θ２より大きい角度θ１でボンディングパッド２１４から延長するため、図９のより短いダミーワイヤ２１６は図１０のより長いダミーワイヤ２１６より大きい抵抗または、より剛性が大きい支持を提供することができる。
【００５５】
図１１は、本発明の第２の実施形態に係る積層半導体パッケージの斜視図である。
図１１に示す通り、積層半導体パッケージ３００は、基板３０１、基板３０１の上部面３０１ａ上に搭載された第１半導体チップ３０２、及び第１半導体チップ３０２上に搭載された第２半導体チップ３０３を含む。第２半導体チップ３０３は第１半導体チップ３０２に対して９０度回転し、第２半導体チップ３０３の中心は第１半導体チップ３０２の中心上部に位置して第２半導体チップ３０３の端部は基板３０１の上方に位置する。これとは異なり、第２半導体チップ３０３は、第１半導体チップ３０１に対して他の角度にて配置することもできる。
【００５６】
図２及び図３の積層半導体パッケージと共に、図１１及び図１２の積層半導体パッケージは、基板３０１及び基板３０１の上部面３０１ａ上にボンディングパッド３０８、３０９を含み、ボンディングパッド３０８、３０９はワイヤ３１１、３１２により第１及び第２半導体チップ３０２、３０３のボンディングパッド３０６、３０７に接続される。半導体チップ３０２、３０３はＤＲＡＭ、ＰＲＡＭ、及びフラッシュメモリのようなメモリ装置又は、ロジック回路などを含む他の半導体チップを含むことができる。また、接着層３０４、３０５は半導体チップ３０２、３０３を相互結合させ、また、基板３０１と結合させる。
【００５７】
接着層３０４、３０５は、例えば、エポキシペーストやエポキシテープを含むことができる。接着層は絶縁物質であったり、熱や電気を伝導する伝導性を有することができる。
接着層３０４、３０５は、配線層（図示されず）の代替又は、これと共に使われて半導体チップ３０２、３０３を相互接続させ、基板３０１と接続する。
【００５８】
ボンディングパッド３１４は、第２半導体チップ３０３のオーバーハングの部分の下方に形成されてダミーワイヤ３１６は隣接したボンディングパッド３１４を接続するように形成される。積層半導体パッケージ全体は、図１２に示す通り、モールド３１３により密封される。
【００５９】
上述した通り、第２半導体チップ３０３は、第１半導体チップ３０２に対して９０度回転して第１半導体チップ３０２上に搭載される。その結果、第２半導体チップ３０３の一部は水平方向（ｘ）に第１半導体チップ３０２の一側部を過ぎて延長する。このオーバーハングの部分は第１半導体チップ３０２の一側部から距離ｄ１ほど延長する。
【００６０】
図１２は、図１１のＩ−Ｉ’線に沿って見た概略断面図である。
図１２に示す通り、複数のダミーワイヤ３１６は第２半導体チップ３０３のオーバーハングの部分の下方に水平方向（ｚ）に位置することができる。使用するダミーワイヤ３１６の数は所望する支持レベル、第２半導体チップ３０３及び接着層３０４、３０５の強度、基板３０１上の有効空間、ダミーワイヤ３１６を形成する時間、及び追加的なダミーワイヤ３１６の製造費用によって決定される。第２半導体チップ３０３が第１半導体チップ３０２の一側部から突出した距離ｄ１はダミーワイヤ３１６の要求される数を決めるのに使われる。
【００６１】
ダミーワイヤ３１６は、２つのボンディングパッド３１４ａと３１４ｂとの間に延長される。ダミーワイヤ２１６及びボンディングパッド３１４はダミーワイヤ３１６が第２半導体チップ３０３の下部面に接触して支持するように十分な結合高さｈ１を有する。
【００６２】
図１３〜図１５は、本発明に係るダミーワイヤの３つの異なる構成を示す部分斜視図である。
【００６３】
図１３において、ダミーワイヤ３１６は、第１半導体チップ３０２の一側部及び接着層３０４とｘ方向に隣接して基板３０１の上部面３０１ａ上に位置する。ダミーワイヤ３１６は第１半導体チップ３０２の隣接した側面と平行する。すなわち、ボンディングパッド３１４ａ、３１４ｂは相互にｚ方向に位置し、ボンディングパッド３１４ａ、３１４ｂに接続されたダミーワイヤ３１６はｚ方向に延長してボンディングパッド３１４ａ、３１４ｂに接続される。
【００６４】
ボンディングパッド３１４ａ、３１４ｂは所定の距離ｗ１ほど離隔される。第１のボンディングパッド３１４ａと第２のボンディングパッド３１４ｂとの間の距離及びボンディングパッド３１４ａ、３１４ｂと第２半導体チップ３０３の下部面の間の距離は対応するダミーワイヤ３１６の長さと形状を決定する。
例えば、ボンディングパッド３１４ａ、３１４ｂは相互にさらに接近して位置してダミーワイヤ３１６がさらに大きい物理的抵抗又は剛性を提供するようにすることができたり、相互により遠く位置してダミーワイヤ３１６がより小さい物理的抵抗を有するようにすることもできる。
【００６５】
ダミーパッドは、適切な物質により形成することができ、エポキシ又はポリイミドフィルムのような接着剤によって基板３０１の上部面３０１ａに接着することもできる。
【００６６】
それぞれのダミーワイヤ３１６は、第１、第２端部３１７ａ、３１７ｂ及びワイヤ中心部３１５を含む。ダミーワイヤ３１６は、図１１及び図１２のワイヤ３１１のような機能的導電ワイヤよりさらに大きい太さを有することが可能である。これらのダミーワイヤは適切な物質で形成される。例えば、ダミーワイヤ３１６は、図１１の機能的なワイヤ３１１と同じ物質及び同じ製造工程で形成されることができるし、これとは異なり、ダミーワイヤ３１６は非導電性物質で形成することもできる。
【００６７】
図１４に示すように、ダミーワイヤ３１６は、ｚ方向とは異なる方向に位置することができる。
図１４は、ｚ方向に直交するｘ方向に配置されたダミーワイヤ３１６を示す。
図１５は、まず最初に、ｘ方向に配置される下側のダミーワイヤ３１６ａと、次に、ｚ方向に配置される上側のダミーワイヤ３１６ｂを示す。
このような構成は、下側のダミーワイヤ３１６ａが上側のダミーワイヤ３１６ｂ及び第２半導体チップ３０３のオーバーハングの部分に対して追加的な支持を提供する。
【００６８】
以上、説明した実施形態は、一列で配列された複数のダミーワイヤ３１６を示したが、ダミーワイヤ３１６は他の適切な方法で構成することもできる。
図１６〜図１９は、ダミーワイヤ３１６の多様な構成を示す。
【００６９】
図１６及び図１７において、複数個のダミーワイヤ３１６は複数個の列で配列される。
１つの列は他の列からｘ方向にオフセットされて１つの列からのワイヤのピークは他の列からのワイヤのピークの位置とは異なって、第２半導体チップ３０３の下部面上の位置に対応する。
【００７０】
図１８は、複数のボンディングパッド３１４ａ、３１４ｂがｘ、ｚ方向の行と列で配列されて、それぞれのダミーワイヤ３１６のピークは、同じ行と列の互いのダミーワイヤ３１６のピークに対応する。
【００７１】
図１９は、ダミーワイヤ３１６が相互に異なる方向に整列された構成を示す。
第１ダミーワイヤ３１６ａはｚ方向に平行するように延長し、第２ダミーワイヤ３１６ｂはｚ方向と直交するｘ方向に平行するように延長する。
第１、第２ダミーワイヤ３１６ａ、３１６ｂのそれぞれは、第２半導体チップ３０３の隣接した側面に平行した方向に延長する。例えば、ダミーワイヤ３１６ａはｚ方向に延長し、ｚ方向に延長する第２半導体チップ３０３の一側面に隣接するように配列される。
これと同様に、ダミーワイヤ３１６ｂはｘ方向に延長し、ｘ方向に延長する第２半導体チップ３０３の一側面に隣接するように配列される。
【００７２】
以上、ダミーワイヤ３１６のいくつかの構成を示したが、当該の技術分野に属する通常の知識を有した者は、所望する支持、フットプリント、及び価格を提供するのに必要とされるダミーワイヤ３１６の構成しうるであろう。
【００７３】
図２０〜図２３は、本発明の第２の実施形態に係る積層半導体パッケージの製造方法を示す斜視図である。
図１１の積層半導体パッケージ３００の製造方法を示す。
まず、基板３０１が提供されてボンディングパッド３０８、３０９が基板３０１の上部面３０１ａ上に形成される。
ボンディングパッド３０８、３０９は、上部面３０１ａと上部面と対向する下部面（図示されず）とを接続する基板３０１内部の回路に接続することができる。ダミーワイヤ３１６のためのボンディングパッド３１４ａ、３１４ｂは、ボンディングパッド３０８、３０９と同じ工程又は、別の工程によって形成することができる。ボンディングパッド３１４ａ、３１４ｂはボンディングパッド３０８、３０９と同じ物質、或は他の物質で形成することができる。
【００７４】
次に、図２１に示すように、第１半導体チップ３０２が接着層３０４によって基板３０１の上部面３０１ａに付着される。第１半導体チップ３０２は上部面の一端部上にあるボンディングパッド３０６を有する。ボンディングパッド３０６は基板３０１上のボンディングパッド３０８に対応する。これによって、第１半導体チップ３０２の側部はダミーワイヤのボンディングパッド３１４に隣接し、第１半導体チップ３０２の端部は基板のボンディングパッド３０８に隣接するように配置される。
【００７５】
次に、図２２に示すように、導電性であるワイヤ３１１は、第１半導体チップ３０３の上部面のボンディングパッド３０６と基板３０１の上部面３０１ａ上のボンディングパッド３０８との間に接続される。また、ダミーワイヤ３１６は隣接したダミー用のボンディングパッド３１４ａ、３１４ｂ間に形成される。ダミーワイヤ３１６は機能的であるワイヤ３１１と同じ工程で形成することができ、機能的であるワイヤ３１１と同じ物質で形成することができる。これとは異なり、ダミーワイヤ３１６はワイヤ３１１と他の製造工程又は、ステップで形成することができ、他の物質で形成することもできる。
【００７６】
次に、図２３に示すように、第２半導体チップ３０３が接着層３０５と共に第１半導体チップ３０２上に搭載され、ワイヤは、第２半導体チップ３０３のボンディングパッド３０７と基板の上部面３０１ａのボンディングパッド３０９との間に形成される。
第２半導体チップ３０３は、第１半導体チップ３０２に対して９０度回転して搭載されるのでオーバーハング長さｄ７に対応する第２半導体チップ３０３の部分は第１半導体チップ３０２の一側部から突出する。第１半導体チップ３０２の一端部から突出した第２半導体チップ３０３の一部はダミーワイヤ３１６の位置に対応して、ダミーワイヤ３１６はオーバーハングの部分を支持することになる。
【００７７】
また、図２４に示すように、追加的な製造工程が遂行されて第１、第２半導体チップ３０２、３０３及びワイヤ３１１、３１２、ダミーワイヤ３１６をモールディング物質で包み込んで絶縁状態を提供することができる。さらに、ソルダーボール３１８は基板３０１の下部面３０１ｂ上に位置するボンディングパッド３１０上に形成されて積層された半導体パッケージ３００を隣接した他の装置に接続させることができる。
【００７８】
図２５〜図２７は、第３の実施形態に係る積層半導体パッケージ８００及び積層半導体パッケージ８００の製造方法を示す。
【００７９】
図２５において、上部面８０１ａ及び下部面８０１ｂを有する基板８０１が提供される。基板８０１は上部面８０１ａ上に位置するボンディングパッド８０８を有する。
第１半導体チップ８０２は、接着層８０４と共に基板８０１の上部面８０１ａに付着される。第１半導体チップは、上部面上に位置するボンディングパッド８０６を有し、ワイヤ８１１は、第１半導体チップ８０２のボンディングパッド８０６と基板８０１のボンディングパッド８０８とを接続するように形成される。第１半導体チップ８０２はまた、上部面上にボンディングパッド８１４を有してダミーワイヤ８１６を実装させる。
【００８０】
図２６において、中間半導体チップ８２０は、第１半導体チップ８０２上に接着層８２２を介して搭載されて、ダミーワイヤ８１６はボンディングパッド８１４間に形成される。
図２７は、接着層８０５を介して中間半導体チップ８２０上に搭載された第２半導体チップ８０３を示す。
第２半導体チップ８０３は、中間半導体チップ８２０の一側部から距離ｄ８ほど突出して、第２半導体チップ８０３の下部面または、下部面上の接着層８０５はダミーワイヤ８１６により接触支持される。第２半導体チップ８０３は上部面上にボンディングパッド８０７を含み、ワイヤはボンディングパッド８０７と基板８０１のボンディングパッド８０８とを接続するように形成される。
【００８１】
図２７に示した実施形態によると、中間半導体チップ８２０は、接着層８０５、８２２と同じ高さの配線層、パッド、または再配線層（図示されず）を介して第１半導体チップ８０２と第２半導体チップ８０３とを電気的に接続させることができる。中間半導体チップ８２０はデータ、パワー、及び／又は、熱を第１、第２半導体チップ８０２、８０３に伝送したり、電気的、物理的、及び／又は、熱的バッファーの役割を遂行することができる。
【００８２】
図２８〜図３１は、本発明の第４の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
図２５〜図２７のパッケージと同様だが、第１半導体チップ上にダミーワイヤのない積層半導体パッケージ９００の形成方法を示す。
【００８３】
具体的には、図２８において、第１半導体チップ９０２は接着層９０４を介して基板９０１の上部面９０１ａ上に搭載される。基板９０１は、第１半導体チップ９０２からのワイヤと接続する内部ボンディングパッド９０８と、第２半導体チップ９０３からのワイヤと接続する外部ボンディングパッド９０９を具備する。第１半導体チップ９０２は上部面の側部に沿って配列されたボンディングパッド９０６を具備する。
【００８４】
図２９は、第１半導体チップ９０２のボンディングパッド９０６と基板９０１のボンディングパッド９０８との間のワイヤ９１１の形成を示す。
【００８５】
図３０は、接着層９２２を介して第１半導体チップ９０２の中心部上に中間半導体チップ９２０を搭載し、接着層９０５を介して中間半導体チップ９２０上に第２半導体チップ９０３を搭載するのを示す。
ワイヤ９１２は、第２半導体チップ９３０の上部面上のボンディングパッド９０７と基板９０１の上部面９０１ａ上のボンディングパッド９０９とを接続する。第２半導体チップ９０３の一端部は中間半導体チップ９２０の一側部から距離ｄ８ほど突出する。ワイヤ９１１は第２半導体チップ９０３の下部面又は、接着層９０５に接触できる高さで形成される。
【００８６】
このような方法を利用することによって、別途のダミーワイヤを製造する必要がなく、すでに存在する機能的ワイヤにより第２半導体チップ９０３のオーバーハングの部分に対して物理的支持を提供することができる。
この機能的ワイヤは、他の機能的ワイヤと同様の太さを有したり、標準的な機能的ワイヤーよりさらに大きい太さを有することができる。
【００８７】
ワイヤ９１１が機能的ワイヤである反面、少なくとも１つのダミーワイヤを第１半導体チップ９０２のボンディングパッド９０６と基板９０１のボンディングパッド９０８との間に追加的に接続させることもできる。また、他の高さを有するワイヤを用いることもできる。
【００８８】
図３１に示すように、機能的であるワイヤ９１１とダミーワイヤ９１４を第１半導体チップ９０２上の隣接したボンディングパッド９０６にそれぞれ接続することもできる。これとは異なり、それぞれのワイヤ９１１、ダミーワイヤ９１４は、基板上のボンディングパッド９０８、９１４のように、相互オフセットされているボンディングパッドに接続させることもできる。
ダミーワイヤ９１６は、機能的であるワイヤ９１１の高さｈ３よりさらに大きい高さｈ２で形成される。このような製造方法によって、ボンディングパッドの個別的なセットがダミーワイヤのために形成される必要がなく、機能的であるワイヤをさらに物理的ストレスまたは、変形から保護することができる。
【００８９】
図３２〜図３４は、第５の実施形態に係る積層半導体パッケージ１０００および積層半導体パッケージ１０００の製造方法を示す。
【００９０】
図３２は、接着層１００３を介して基板１００１の上部面１００１ａ上に搭載された第１半導体チップ１００２を示す。
基板１００１は、第１、第２ボンディングパッド１００８、１００９、及びダミーボンディングパッド１０１４を有する。ダミーボンディングパッド１０１４はダミーワイヤ１０１６と結合して導電性又は、非導電性パッドであってもよい。第１半導体チップ１００２はその上部面上に位置するボンディングパッド１００６を有する。
【００９１】
図３３は、第１半導体チップ１００２のボンディングパッド１００６と基板１００１のボンディングパッド１００８との間に機能的であるワイヤ１０１１を形成するところを示す。
ダミーワイヤ１０１６は、同じ製造工程又は、他の工程で形成することができる。ダミーワイヤ１０１６は、基板１００１上の２つのボンディングパッド１０１４間に形成される。
【００９２】
図３４は、接着層１００５を介して第１半導体チップ１００２上に第２半導体チップ１００３を搭載するところを示す。
第２半導体チップ１００３は、第１半導体チップ１００２の一端部からｘ方向に距離ｄ９ほどオフセットされて、第１半導体チップ１００２のボンディングパッド１００６は露出され、第２半導体チップ１００３は第１半導体チップ１００２の他端部から突出する。
第１半導体チップ１００２の他端部から突出した第２半導体チップ１００３の部分はダミーワイヤ１０１６の位置に対応して、ダミーワイヤ１０１６は第２半導体チップ１００３の下部側を支持する。ワイヤ１０１２は第２半導体チップ１００３の上部面上のボンディングパッド１００７と基板１００１上のボンディングパッド１００９とを接続するように形成される。
【００９３】
図３４の積層半導体パッケージ１０００は、図２でのダミーワイヤ２１６がｚ方向に平行するように整列されたのを除いては、図２の積層半導体パッケージと同様であり、図３４においてダミーワイヤ１０１６は、ｘ方向に平行するように整列される。
【００９４】
図３５〜図３７は、本発明の第６の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
図３２〜図３４の半導体パッケージと同様な半導体パッケージ１０００を形成する方法を示す。
しかし、図３５に示すように、ポリマー物質１１３２がボンディングパッド１０１４上部又は、それらの間に形成される。
図３６は、ポリマー物質１１３２上に形成されたダミーワイヤ１０１６を示す。
図３７で、第２半導体チップ１００３が第１半導体チップ１００２上に搭載され、オーバーハングの部分がダミーワイヤ１０１６と接触する時、ポリマー物質１１３２はダミーワイヤ１０１６に追加的な支持を提供することができる。
【００９５】
ポリマー物質１１３２は、アンダーフィル（ｕｎｄｅｒｆｉｌｌ）物質、弾性記憶複合材（ＥＭＣ）、接着剤、または、その他の適切な支持物質を含むことができる。また、ポリマー物質１１３２はダミーワイヤ１０１６が形成される前、又は後に基板１００１上に形成することができる。
【００９６】
図３８〜図４０は、本発明の第７の実施形態に係る積層半導体パッケージの製造方法を示す概略側面図である。
図３８〜図４０に示すように、ダミーワイヤ１０１６はあらかじめ形成、又は、あらかじめ成形加工された以後にソルダーペースト、ポリマー接着剤、または、他のボンディング剤と共にボンディングパッド１０１４に結合する。
【００９７】
図４１〜図４３は、本発明の第８の実施形態に係る積層半導体パッケージ１３００および積層半導体パッケージ１３００の製造方法を示す。
【００９８】
図４１は、接着層１３０４を通じて成形加工された基板又は、フレーム１３０１上に搭載された第１半導体チップ１３０２を示す。
フレーム１３０１は、陥凹部分１３０１ｂを含んで第１半導体チップ１３０２を受け入れて陥凹部分１３０１ｂを囲む隆起した部分１３０１ａを含む。しかし、フレーム１３０１はその他の所望する形状を有することもできる。
【００９９】
ワイヤ１３１１は、第１半導体チップ１３０２のボンディングパッド１３０６とフレーム１３０１のボンディングパッドまたは、リード（図示されず）とを接続する。ダミーワイヤ１３１６ａ、１３１６ｂは、又、フレーム１３０１の陥凹部分１３０１ｂに形成される。
ダミーワイヤ１３１６ａ、１３１６ｂは、異なる高さを有する半導体チップに対応できるようにｙ方向（垂直方向）に多様な高さのピークを有するように形成することができる。ダミーワイヤ１３１６ａ、１３１６ｂはまた、積層された半導体チップのオーバーハングの異なる位置に対応するようにｘ方向に多様な距離を有して配置することができる。
【０１００】
図４２に示すように、第２半導体チップ１３０３は、接着層１３０５を介して第１半導体チップ１３０２上に搭載される。
第２半導体チップ１３０３は、第１半導体チップ１３０２からｘ方向に距離ｄ１０ほどオフセットされる。このようなオフセットは、第１半導体チップ１３０２のボンディングパッド１３０６を露出させる。
第２半導体チップ１３０３の一部が第１半導体チップ１３０２の一端部から突出することによって、第１ダミーワイヤ１３１６ａは、接着層１３０５を介して第２半導体チップ１３０３の下部面を支持する。
第２半導体チップのオフセット距離ｄ１０と第２ダミーワイヤ１３１６ｂの位置は、第２半導体チップが第２ダミーワイヤ１３１６ｂと接触しないように調節される。機能的であるワイヤ１３１２は、第２半導体チップ１３０３のボンディングパッド１３０７とフレーム１３０１のボンディングパッドまたは、リード（図示されず）との間に形成される。
【０１０１】
図４３に示すように、第３半導体チップ１３２２は、接着層１３２４を介して第２半導体チップ１３０３の上部面に搭載される。
第３半導体チップ１３２２は、第２半導体チップ１３０３からｘ方向に距離ｄ１１ほどオフセットされる。
第３半導体チップ１３２２の一部が第２半導体チップ１３０３の一端部から突出することによって、第２ダミーワイヤ１３１６ｂは接着層１３２４を介して第３半導体チップ１３２２の下部面を支持する。ワイヤー１３２６は、第３半導体チップ１３２２の上部面のボンディングパッド１３３０とフレーム１３０１のボンディングパッドまたは、リード（図示されず）との間に形成される。
【０１０２】
モールディング物質１３１３は、第１〜第３半導体チップ１３０２、１３０３、１３２２、及びワイヤ１３１１、１３１２、１３２６、第１、第２ダミーワイヤ１３１６ａ、１３１６ｂを取り囲んで形成され積層半導体パッケージ１３００を密封する。
【０１０３】
上述した実施形態では、フレームを言及しているが、他の適当な基板を使用することもできる。
また、積層半導体パッケージは、所望する構造、空間、及び性能により多様な数の積層される半導体チップを含むことができる。
【０１０４】
図４４〜図４８は、本発明の第９の実施形態に係る積層半導体パッケージ１４００を示す。
図４４〜図４５に示すように、積層半導体パッケージ１４００の構成は、ダミーワイヤ１４１６が単に１つのボンディングパッド１４１４に接続されることを除いては、図２〜図４３のパッケージと同様である。
積層半導体パッケージ１４００は、基板１４０１、基板１４０１上の接着層１４０４を介して搭載される下部半導体チップ１４０２、接続パッド１４１４、及びダミーワイヤ１４１６を含む。
【０１０５】
図４４は、下部半導体チップ１４０２に隣接したボンディングパッド１４１４上に形成されたダミーワイヤ１４１６を示す。
ダミーワイヤ１４１６は、ボンディングパッド１４１４と一端部で接続され、ダミーワイヤ１４１６の他端部は接続されない。
ダミーワイヤ１４１６は、上部半導体チップ１４０３の下部側と接触する頂点を有するアーク形状に形成される。ダミーワイヤ１４１６は、上部半導体チップ１４０３が下部半導体チップ１４０２上に搭載される前に高さｈ４を有する。
図４５〜図４７に示すように、上部半導体チップ１４０３が接着層１４０５を介して下部半導体チップ１４０２上に搭載されると、上部半導体チップ１４０３はダミーワイヤ１４１６に符号Ｆ１によって表示された力を加えダミーワイヤを変形させようとする。その結果、ダミーワイヤ１４１６は、高さｈ５を有して上部半導体チップ１４０３の下部側に力Ｆ２を加える。
【０１０６】
図４８〜図５１に示すように、ダミーワイヤ１４１６は、ダミーワイヤ１４１６の接続されてない端部をダミーワイヤ１４１６の接続端部に対して図のｘ１方向、ｘ２方向、ｚ１方向、又は、ｚ２方向に配列させることができる。
例えば、図４８は接続端部から非接続端部までｘ１方向に延びたダミーワイヤ１４１６を示す。これとは異なり、非接続端部は、所望するデザイン、及び機能によって接続端部に対して異なる方向に位置することができる。
【０１０７】
図５２は、図２７のパッケージと同じような積層半導体パッケージ１５００を示す。
積層半導体パッケージ１５００は、基板１５０１、基板１５０１上に搭載された下部半導体チップ１５０２、下部半導体チップ１５０２上に搭載された中間半導体チップ１５２０、及び中間半導体チップ１５２０上に搭載された上部半導体チップ１５０３を含む。
下部半導体チップ１５０２と上部半導体チップ１５０３とは、ワイヤや接続パッド（図５２に図示せず）などを通じて相互接続され、基板に接続される。
上部半導体チップ１５０３は、中間半導体チップ１５０２からオーバーハングする。ボンディングパッド１５１４は上部半導体チップ１５０３のオーバーハング部分の下の下部半導体チップ１５０２上に形成される。ダミーワイヤ１５１６は、ボンディングパッド１５１４上に形成されて上部半導体チップ１５０３の下部面を支持する。ダミーワイヤ１５１６の一端部は他のボンディングパッドに接続されない。
【０１０８】
図５３は、下部半導体チップ１５０２上に形成されたボンディングパッド１５１４に代ってボンディングパッド１５１４が基板１５０１上に形成されるということを除いては、図５２と同様である。ダミーワイヤ１５１６は、基板１５０１上のボンディングパッド１５１４から延長して上部半導体チップ１５０３のオーバーハングの部分の下部面と接触する。
【０１０９】
図５４は、本発明の第１０の実施形態に係る積層半導体パッケージ１６００を示す。
積層半導体パッケージ１６００は、基板１６０１上に相互離隔された２つの下部半導体チップ１６０２ａ、１６０２ｂを含む。上部半導体チップ１６０３は上部半導体チップ１６０３の中央部が下部半導体チップ１６０２ａ、１６０２ｂ間の空間上に位置するように下部半導体チップ１６０２ａ、１６０２ｂ上に搭載する。接続パッドやワイヤ（図５４に図示せず）などにより半導体チップを基板１６０１に接続させ、また半導体チップ同士を相互接続させる。
【０１１０】
ボンディングパッド１６１４は、下部半導体チップ１６０２ａ、１６０２ｂ間の空間に形成され、ダミーワイヤ１６１６は、２つのボンディングパッド１６１４間に延長するように形成されて上部半導体チップ１６０３の下部面と接触する頂点を有するように形成される。
【０１１１】
上述した実施形態は、半導体チップと接触する頂点を有するダミーワイヤを含むけれども、ダミーワイヤはまた、その頂点を、回路ボードなどのような基板に接触できるように、湾曲させる（ｆｌｉｐｐｅｄ）こともできる。
【０１１２】
図５５は、本発明の第１１の実施形態に係る積層半導体パッケージを示す概略側面図である。
図５５は、回路ボードのような基板１７０１の両側面上に半導体チップを有する積層半導体パッケージ１７００を示す。
以下の説明において、構成要素は基板１７０１と関連して説明され、“上部”は“基板からさらに遠い”を示し、“下部”は“基板にさらに近い”を示す。
下部半導体チップ１７０２ａは、基板１７０１の一側面に搭載され、下部半導体チップ１７０２ｂは、基板１７０１の他側面に搭載される。
上部半導体チップ１７０３ａ、１７０３ｂは、それぞれ下部半導体チップ１７０２ａ、１７０２ｂ上に搭載され上部半導体チップ１７０３ａ、１７０３ｂの一部は、下部半導体チップ１７０２ａ、１７０２ｂからオーバーハングする。
前述で図にて説明したとおり、ボンディングパッド１７１４ａは基板１７０１上に形成されダミーワイヤ１７１６ａはボンディングパッド１７１４ａ間に形成されて上部半導体チップ１７０３ａのオーバーハング部分の下部面と接触する頂点を有する。すなわち、ダミーワイヤ１７１６ａは接続端部から頂点に向かってｙ方向に延びる。
【０１１３】
一方、ボンディングパッド１７１４ｂは、上部半導体チップ１７０３ｂの下部面上に形成され、従って、ダミーワイヤ１７１６ｂの接続端部は上部半導体チップ１７０３ｂの下部面から基板１７０１の表面に向かってｙ方向に延長する。すなわち、前述の実施形態のダミーワイヤは、基板にさらに近いボンディングパッド上の接続端部から半導体チップのオーバーハング部分と頂点で接触するように延長し、ダミーワイヤはまた、接続端部がオーバーハング部分と接触し、その頂点が基板又は、オーバーハング部分より基板にさらに近い半導体チップの表面と接触するように湾曲させる（ｆｌｉｐｐｅｄ）こともできる。
【０１１４】
ダミーワイヤはまた、多様な厚さ、形状、及び物質を有するように設計することができる。
図５６〜図５８は、多様な形状のダミーワイヤ１８１６を示す。
例えば、ダミーワイヤ１８１６は、円形の断面形状、長方形の断面形状、又は、楕円形の断面形状を有することができる。これとは異なり、ダミーワイヤは、多角形形状、又は、同じダミーワイヤ間で多様な形状の組み合わせを有することができる。
【０１１５】
図５９は、本発明の一実施形態に係るメモリ保存装置を示すブロック図である。
上述した実施形態に係る積層半導体パッケージは、図５９に示すように、メモリ保存装置に含むことができる。
メモリ保存装置１９００は、コントローラ１９１０とメモリ１９２０とを含む。
コントローラ１９１０及びメモリ１９２０は、外装筐体１９３０内に受容される。コントローラ１９１０は外部コマンド又は、所定のコマンドを受信し、メモリ１９２０とデータ交換するためにメモリ１９２０とアクセスする。少なくともコントローラ１９１０とメモリ１９２０の内の１つは、１つ又は、それ以上のダミーワイヤを含み、ダミーワイヤを利用してオフセットされた積層半導体チップを支持する積層半導体パッケージを含むことができる。
メモリ保存装置１９００はマルチメディアカード、保安デジタル装置、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）、または、他のメモリ保存装置であってもよい。
【０１１６】
図６０は、本発明の一実施形態に係る積層半導体パッケージを含むメモリシステムまたは、演算装置を示す。
演算装置２０００は、メモリ２０２０、入出力装置（又は、ポート）２０３０、及びプロセッサ２０１０を含む。
プロセッサ２０１０は、入出力装置２０３０を介して、または、メモリ２０１０からコマンドを受信してメモリ２０２、又は、入出力装置にアクセスしてデータ交換する。プロセッサ２０１０、メモリ２０２０、及び入出力装置２０３０は、データ及び／又は、コマンドをデータ／コマンドバス２０４０を通じて伝送する。プロセッサ２０１０、メモリ２０２０及び入出力装置２０３０の内の少なくとも１つは、上述した実施形態に係る積層半導体パッケージを含むことができる。
【０１１７】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【０１１８】
本発明に係る半導体パッケージは、積層マルチ半導体チップを有する半導体装置を搭載するメモリ保存装置などを含む、すべての電子装置に好適に使用される。
【符号の説明】
【０１１９】
２００、３００    積層半導体パッケージ
２０１、３０１    基板
２０２、３０２    第１半導体チップ
２０３、３０３    第２半導体チップ
２０４、２０５、３０５    接着層
２０６、２０７、３０６、３０７    ボンディングパッド
２０８、２０９、３０８、３０９    （第１、第２）ボンディングパッド
２１０、３１０    ボンディングパッド
２１１、２１２、３１１、３１２    ワイヤ
２１３、３１３    モールド
２１４、３１４    ボンディングパッド
２１６、３１６    ダミーワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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