(57)【要約】【課題】  同期整流用のＦＥＴを正しく動作させる。【解決手段】  同期整流用スイッチング部の入力側の電圧を電流変換し、さらに電流を電圧変換して得られた電圧を比較して、同期整流用のスイッチングの駆動を制御する電源装置。【選択図】  図１
2011152030.tif 000002
【特許請求の範囲】
【請求項１】
入力されるパルス電圧を整流する整流部と、
前記整流部に並列に接続されて前記パルス電圧を整流する同期整流用のスイッチ部と、
前記スイッチ部に対して前記パルス電圧の入力側に設けられ前記スイッチ部の入力端子電圧を電流に変換する電圧電流変換部と、
前記電圧電流変換部から出力される電流を電圧に変換する電流電圧変換部と、
前記電流電圧変換部から出力される電圧に基づき、前記スイッチ部の動作を制御する電圧比較部と
を有することを特徴とする電源装置。
【請求項２】
更に、前記スイッチ部に対して、前記パルス電圧の出力側に設けられる基準電圧生成部を有することを特徴とする請求項１に記載の電源装置。
【請求項３】
前記基準電圧生成部は、前記スイッチ部の前記パルス電圧の出力側に設けられた第２の電圧電流変換部と、前記第２の電圧電流変換部から出力される電流を電圧に変換する第２の電流電圧変換部を有することを特徴とする請求項２に記載の電源装置。
【請求項４】
前記パルス電圧によって前記スイッチ部をオンし、前記電圧比較部の出力によって前記スイッチ部をオフすることを特徴とする請求項１乃至３のいずれかの項に記載の電源装置。
【請求項５】
通常モードと前記通常モードよりも出力電圧が小さい待機モードを有し、前記通常モードと前記待機モードの遷移に応じて、前記電圧比較部の動作するタイミングまたは電圧比較部の動作する基準電圧を変更することを特徴とする請求項１乃至４のいずれかの項に記載の電源装置。
【請求項６】
負荷の電流が閾値よりも大きい場合に、前記電圧比較部の動作するタイミングまたは電圧比較部の動作する基準電圧を変更することを特徴とする請求項１乃至３のいずれかの項に記載の電源装置。
【請求項７】
通常モードと前記通常モードよりも出力電圧が小さい待機モードを有し、前記通常モードと前記待機モードの遷移に応じて出力電圧を変化する部を有し、
前記出力電圧に応じて、前記電圧比較部の動作するタイミングまたは電圧比較部の動作する基準電圧を変更する部を有することを特徴とする請求項１乃至３のいずれかの項に記載の電源装置。
【請求項８】
前記整流部は、前記スイッチ部に寄生しているダイオードを含むことを特徴とする請求項１乃至７のいずれかの項に記載の電源装置。
【請求項９】
トランスを有し、
前記電圧比較部は、前記トランスの一次側のスイッチ部がオンの期間中に、前記トランスの二次側に生じる電圧をダイオードとコンデンサにより整流及び平滑して得られる電圧を電源とすることを特徴とする請求項１乃至７のいずれかの項に記載の電源装置。
【請求項１０】
記録材に画像を形成するための画像形成部と、
前記画像形成部の動作を制御する制御部と、
前記制御部に電圧を供給する電源部とを備え、
前記電源は、入力されるパルス電圧を整流する整流部と、
前記整流部に並列に接続されて前記パルス電圧を整流する同期整流用のスイッチ部と、
前記スイッチ部に対して前記パルス電圧の入力側に設けられ前記スイッチ部の入力端子電圧を電流に変換する電圧電流変換部と、
前記電圧電流変換部から出力される電流を電圧に変換する電流電圧変換部と、
前記電流電圧変換部から出力される電圧に基づき、前記スイッチ部の動作を制御する電圧比較部とを有する画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流方式のスイッチング電源装置、及び、スイッチング電源装置を搭載した画像形成装置に関する。
【背景技術】
【０００２】
従来の同期整流方式のスイッチング電源の一例として、図１０に示すような比較器としてのコンパレータを用いた回路構成が知られている。図１０において、１００１はトランス、１００２は直流電源、１００３は一次側のＭＯＳＦＥＴ、１００４は二次側電解コンデンサ、１００５は負荷、１００６はスイッチング制御回路、１００７は同期整流用のＦＥＴ、１００８はコンパレータである。ＭＯＳＦＥＴ１００３（以下、ＦＥＴ１００３という）がオンしてトランスにエネルギーを蓄えた後、ＦＥＴ１００３がオフすると同期整流用のＦＥＴ１００７のソース端子の電圧が上昇してコンパレータ１００８の＋端子の電圧が−端子の電圧よりも高くなってＦＥＴ１００７はオンする。電流が流れて０Ａになり、コンデンサ１００４の＋端子からトランス１００１に電流が流れ始めるとＦＥＴ１００７の−入力端子の電圧が＋入力端子の電圧よりも高くなり、ＦＥＴ１００７のゲート端子の電圧が低下してＦＥＴ１００７はオフする。このような構成で、より少ない部品点数で同期整流用のＦＥＴ１００７のオン／オフを制御できる。また、同期整流方式の他の回路としては、図１０におけるコンパレータをＰＮＰトランジスタとＮＰＮトランジスタから成る回路で置き換えて、同期整流用のスイッチ素子としてのＭＯＳＦＥＴをＰＮＰトランジスタで構成することもできる。
【０００３】
図１０で示す回路は、トランスに流れる電流を直接検出する方式である。これに対して直接電流を検出しない方式として、特許文献１に記載されるトランスのＥＴ積（トランスに通過できるパルス波形でありパルス幅とパルス電圧の積）を利用した方式がある。図１０に特許文献１の回路図を示す。図１０において１２０１はトランス、１２０２は電源、１２０３は一次側のＦＥＴ、１２０４は同期整流用のＦＥＴ、１２０５は二次側電解コンデンサ、１２０６は負荷、１２０７は第一の定電流源、１２０８はコンデンサ、１２０９は第二の定電流源、１２１０は基準電圧、１２１１はコンパレータ、１２１２および１２１３は抵抗である。なお、定電流源１２０７は一次側のＦＥＴ１２０３がオンした期間のトランス１２０１に発生する電圧に比例した電流を発生する定電流源であり、ＦＥＴ１２０３がオンした期間、トランスに現れる電圧の積分値（オン時間の期間の電圧積分値）をコンデンサの電圧として蓄える。第二の定電流源１２０９はＦＥＴ１２０３がオフしている期間に現れる電圧に比例した電流を発生する定電流源であり、ＦＥＴ１２０３がオフするとスイッチがオンとなってコンデンサ１２０８に蓄えられた電圧を放電していく。コンデンサ１２０８の電圧が基準電圧１２１０によって定まる所定値まで低下すると、コンパレータ１２１１が動作して論理回路が反転し、同期整流用のＦＥＴ１２０４がオフする。
【０００４】
また、その他の方式として、特許文献２や特許文献３のようにコンパレータの入力端子に直列に基準電圧源を設けたものや閾値となる基準電圧を複数設けてヒステリシス性を持たせて回路の誤動作を防止したものがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特登録４１２６５５８号公報
【特許文献２】特開２００５−１５１７８０号公報
【特許文献３】特開２００５−１４３２８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら図１０で示す従来の構成では、同期整流用のＦＥＴのオン抵抗が小さく、同期整流用のＦＥＴのドレイン−ソース間電圧が低い場合は正しく動作できないという課題がある。特に、電源の臨界モードや不連続モードといった軽負荷時で動作する場合は、二次側の同期整流用のＦＥＴに流れる電流がほぼ０Ａまで低下する。従って同期整流用のＦＥＴのドレイン−ソース間電圧が低下して、同期整流用のＦＥＴが正しくオン動作できないことになる。
【０００７】
この課題に対しては、同期整流用のＦＥＴとしてオン抵抗の高い素子を使用すれば解決されるが、オン抵抗の高いＦＥＴでは同期整流動作時の効率が低下してしまう。今後、スイッチ素子としてのＦＥＴ自体のオン抵抗を小さくする傾向が益々進むことが予想されるため、上記の課題はさらに顕在化していくことが予想される。
【０００８】
一方、特許文献１の方式では、トランスに流れる電流を直接検出しないため同期整流用のＦＥＴのオン抵抗には左右されない。また積分器により構成されるため回路が誤動作し難いこと、回路が簡素化できること等の利点がある。しかし、同期整流用のＦＥＴのオフを電流０Ａ（０アンペア）に合わせるタイミングを決める閾値の調整が必要になる。この閾値の調整は容易ではない。なぜなら、電源投入時などに出力電圧の変動、また負荷変動が発生した時には、コンデンサの充放電の中心値である平均値が変動し、電流０Ａのタイミングと同期整流用のＦＥＴのオフのタイミングがずれてしまう。つまり、電流を直接検出していないため、予測動作となるため、ある程度時間的なマージンを考慮して早目にＦＥＴをオフする必要がある。このように動作すると同期整流用のＦＥＴにおけるボディダイオードの導通期間が長くなり動作時の効率が低下する。
【０００９】
本発明は、上記課題を鑑みてなされたものであり、同期整流方式のスイッチング電源において、電流が０Ａ（０アンペア）になったことを正確に検知してオン抵抗の低い同期整流用のＦＥＴを正しく動作することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明の電源装置は、入力されるパルス電圧を整流する整流部と、前記整流部に並列に接続されて前記パルス電圧を整流する同期整流用のスイッチ部と、前記スイッチ部に対して前記パルス電圧の入力側に設けられ前記スイッチ部の入力端子電圧を電流に変換する電圧電流変換部と、前記電圧電流変換部から出力される電流を電圧に変換する電流電圧変換部と、前記電流電圧変換部から出力される電圧に基づき、前記スイッチ部の動作を制御する電圧比較部とを有することを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、同期整流方式のスイッチング電源において同期整流用のスイッチング素子を正しく動作することが可能になる。
【図面の簡単な説明】
【００１２】
【図１】実施例１の回路構成図
【図２】実施例１の回路の動作波形を表す図
【図３】実施例１の回路の動作波形の示す図
【図４】実施例２の回路構成図
【図５】実施例３の回路構成図
【図６】実施例４の回路構成図
【図７】実施例４の閾値変更のための変形回路図
【図８】実施例４の閾値変更のための変形回路図
【図９】実施例４の閾値変更のための変形回路図
【図１０】従来例の回路構成を示す図
【図１１】電流共振電源の適用例を示す図
【発明を実施するための形態】
【００１３】
次に、上述した課題を解決するための本発明の具体的な構成について、以下に実施例に基づき説明する。なお、以下に示す実施例は一例であって、この発明の技術的範囲をそれらのみに限定する趣旨のものではない。
【００１４】
（実施例１）
まず、本発明の実施例１を説明する。図１に実施例１の電源装置の回路構成を示す。図１は関連する部分のみを図示し、本実施例に関連しない部分は省略している。すなわち図１は不図示の交流入力電圧を不図示のフィルタ回路を通して整流した後の回路である。図１において、１０４は直流電源または一次電解コンデンサ、１０５はトランスであり、トランス１０５の一次側（１次巻線）にはパルス電圧が入力され、トランス１０５の二次側（２次巻線）から巻線数比に応じて変換されたパルス電圧が出力される。１０６は一次側のスイッチング素子としてのＦＥＴである。このＦＥＴは例えば不図示の制御ＩＣによって二次側の電圧を一定にするように駆動が制御される。１０５のトランスの一次巻線Ｎｐ、一次巻線の端子は一次電解コンデンサ１０４の＋端子と接続される端子をＮｐ１、スイッチング素子１０６のドレイン端子に接続される端子をＮｐ２とする。二次巻線をＮｓ、一次巻線にＮｐ１を＋、Ｎｐ２を−とする方向に電圧が印加されて電流が流れる時に、二次巻線Ｎｓに＋側電圧が現れる端子をＮｓ２、−側電圧が現れる端子をＮｓ１とする。１０７は二次側電解コンデンサであり、二次巻線ＮｓのＮｓ１端子とコンデンサ１０７の＋端子が接続されている。１０８は同期整流用のＦＥＴであり、本実施例ではＮチャネル型ＦＥＴを用い、そのソース端子を電解コンデンサ１０７の−端子に、ドレイン端子を二次巻線ＮｓのＮｓ２端子に接続する。１０９、１１０、１１１、１１２、１１３、１１４、１１５、１１６は抵抗、１１７、１１８はＮＰＮトランジスタ、１１９はＰＮＰトランジスタである。また、１２０、１２１はダイオードである。１２２は電圧比較部としてのコンパレータ、１２３は抵抗、１２５はダイオード、１２６はコンデンサである。１２８は、同期整流用のＦＥＴ１０８に寄生しているダイオード（内臓されるダイオードでありボディダイオードともいう）である。または外付けでより順方向電圧の低いダイオードを接続しても良い。
【００１５】
次に、図２に図１の回路における各部の動作波形を示す。一次側のＦＥＴ１０６がオンしてトランス１０５の一次巻線Ｎｐに電圧が印加されると、一次電解コンデンサ１０４からトランス１０５の一次巻線Ｎｐ、ＦＥＴ１０６のドレインからソースに向かう方向に電流が流れ始める。図２の２０１はＦＥＴ１０６のゲート−ソース間電圧の波形、２０２はＦＥＴ１０６のドレイン電流Ｉｄを示している。ＦＥＴ１０６がオンしているのは期間Ｉの時間になる。このとき（期間Ｉ）トランス１０５の一次巻線Ｎｐには、図２の波形２０３のようにＮｐ１が高電位側になるような方向に一次電解コンデンサに電圧が印加される。図２の波形２０３はトランス１０５のＮｐに現れる電圧、即ち、Ｎｐ１−Ｎｐ２を表している。このとき二次巻線ＮｓにはＮｓ１端子よりもＮｓ２端子の方が高い電圧になるように電圧が発生する。図２の波形２０４で示される二次巻線Ｎｓに現れる電位差は、一次巻線の巻数をｎ１、二次巻線の巻数をｎ２とし、一次巻線に印加される電圧をＥとすると、Ｅ×ｎ２／ｎ１となる。この電位差による電圧でダイオード１２５が導通しコンデンサ１２６を充電する。ダイオード１２５の順方向電圧をＶｆ１とするとコンデンサ１２６の両端電圧は、Ｅ×ｎ２／ｎ１−Ｖｆ１（Ｖ）になる。一方で同期整流用のＦＥＴ１０８におけるダイオード１２８によって二次側電解コンデンサには電流が流れない。図２の２０５は、二次巻線Ｎｓに流れる電流を示している。ＦＥＴ１０６がオンしている間、トランス１０５の一次巻線Ｎｐに流れる電流は時間とともに増加する。一次巻線ＮｐのインダクタンスをＬｐ、一次側ＦＥＴがオンしてからの時間をｔＯＮとすると一次巻線Ｎｐの電流Ｉｌｐは、Ｉｌｐ＝Ｅ×ｔＯＮ／Ｌｐとなる。このときトランスに蓄えられるエネルギーは、１／２×Ｌｐ×Ｉｌｐ＾２となる。ｔＯＮ経過後にＦＥＴ１０６をオフすると、トランス１０５に蓄えていたエネルギーが二次巻線Ｎｓより放出される（二次巻線Ｎｓの電圧は、図２の２０４）。ここで、期間ＩＩは、ＦＥＴ１０６がオフしてトランス１０５のエネルギーが二次側に放出される期間である。期間ＩＩでは、二次巻線ＮｓにはＦＥＴ１０６がオンしていた時とは逆方向の電圧が現れる。即ち、Ｎｓ１端子の電圧がＮｓ２端子の電圧よりも高い電圧となる。すると、同期整流用のＦＥＴ１０８のダイオード１２８に順方向電圧が印加されてＦＥＴ１０８がオンする。二次側電解コンデンサ１０７を充電する電流は、トランス１０５の二次巻線ＮｓのＮｓ１端子からコンデンサ１０７の＋端子、マイナス端子を通り、同期整流用のＦＥＴ１０８のソース、ドレインを通って二次巻線ＮｓのＮｓ２端子へと流れる。二次側に流れる電流Ｉｓは、トランス１０５に蓄えたエネルギーが放出されると共に減少し、トランスに蓄えたエネルギーを放出し終わると電流は０Ａ（０アンペア）になる。二次側に流れる電流が０Ａになる時間をｔ、一次側のＦＥＴ１０６をオフする直前に流れていた電流をＩｌｐ、二次側のインダクタンスをＬｓ、二次側の電圧をＶｏとすると、Ｖｏ×ｔ＝Ｉｓ×Ｌｓとなる。ここで、Ｉｓ＝ｎ１／ｎ２×Ｉｌｐである。二次巻線Ｎｓおよび同期整流用のＦＥＴ１０８に流れる電流は、ｔ時間経過すると０Ａになる。
【００１６】
ここで、仮に、その後も同期整流用のＦＥＴ１０８がオンし続ければ、二次側コンデンサ１０７の＋端子から二次巻線ＮｓのＮｓ１端子、Ｎｓ２端子、同期整流用のＦＥＴ１０８のドレイン−ソース間、二次側コンデンサ１０７の−端子という経路で電流が流れる。その結果、二次巻線Ｎｓの電圧として二次側コンデンサ１０７の電圧が印加され、一次巻線Ｎｐの電圧も二次巻線Ｎｓに印加されている電圧が巻線比に応じて倍化されて現れるため、フライバック電圧が維持されているように動作する。即ち、二次側コンデンサ１０７の電圧をＶｏとすると、一次巻線Ｎｐに現れる電圧は、Ｖｏ×ｎ１／ｎ２となる。従って、一次側のＦＥＴ１０６のドレイン−ソース間電圧は、Ｅ＋Ｖ０×ｎ１／ｎ２となる。ＦＥＴ１０６がオンして同期整流用のＦＥＴ１０８がオフしている期間は、同期整流用のＦＥＴ１０８のドレイン電圧が高く、ソース電圧が低い状態になっている。一次側のＦＥＴ１０６がオフし、二次巻線Ｎｓに二次側コンデンサ１０７を充電する方向に電圧および電流が発生すると同期整流用のＦＥＴ１０８のダイオード１２８がオンする。この時に同期整流用ＦＥＴ１０８のドレイン端子に印加される電圧は、図２の２０６に示されるＮｓ２端子の電圧と同じである。
【００１７】
ダイオード１２１のカソード端子とダイオード１２０のカソード端子はそれぞれ同期整流用のＦＥＴ１０８のソース端子、ドレイン端子に接続されており、ＦＥＴ１０８に電流が流れるとＦＥＴ１０８の電圧降下によりカソードの電圧が変わる。ダイオード１２０には抵抗１１４とトランジスタ１１７からなる定電流源回路が、ダイオード１２１には抵抗１１５とトランジスタ１１８からなる定電流源回路が夫々接続されている。これら２つの定電流源回路は、抵抗１１１〜１１３とトランジスタ１１９からなる定電圧回路とダイオード１２０，１２１のカソード電圧により定められる電流を夫々流す。夫々流れる電流は抵抗１１０、１０９により電圧に変換されてコンパレータ１２２に入力されている。
【００１８】
同期整流用のＦＥＴ１０８の両端電圧が、ダイオード１２８の順方向電圧であるＶｆ２になり、コンパレータ１２２の出力により同期整流ＦＥＴがオンして同期整流ＦＥＴ１０８のドレインーソース間電圧がオン抵抗×Ｉｓとなったときの電圧波形を図３に示す。図３の３０２は、この時の同期整流用のＦＥＴ１０８のドレイン−ソース間電圧波形を示している。また、このときの同期整流用のＦＥＴ１０８に流れる電流波形を３０３に示す。電流波形３０３においてＦＥＴ１０８のソースからドレインに流れる電流の方向を＋側としている。３０３に示されるように時間とともに電流Ｉｓは０Ａに近づいていくため、ＦＥＴ１０８のドレイン−ソース間電圧も０Ｖに近づいていく。例えば、ＦＥＴ１０８のオン抵抗を１０ｍΩ、ある時刻での電流が１．０Ａと仮定すると、ＦＥＴ１０８の両端電圧は１０ｍＶとなりコンパレータのオフセット電圧と近い値となる。コンパレータが仮に±１０ｍＶで動作すると仮定すると、図３の３０５のようにＩｆｏｆｆ１からＩｓｏｆｆ２の間の電流値で同期整流用ＦＥＴ１０８がオフすることになる。同期整流用のＦＥＴ１０８をオフするタイミングの範囲を示した図が３０５のｔａである。３０５のａの時点でコンパレータがＩｓｏｆｆ１の電流で動作してしまった場合にはａ以降の時間にＦＥＴ１０８のダイオード１２８が導通する。この場合は、ＦＥＴ１０８の両端電圧はダイオード１２８の順方向電圧Ｖｆ２まで上昇してしまい、ＦＥＴ１０８の損失が増大して効率が低下する。この時のＦＥＴ１０８の両端電圧を示した図３の３０４になる（Ｖｆｅｔ１とＶｆｅｔ２間で二次側へエネルギーが放出）。ＦＥＴ１０８がオフする（ａのタイミング）とＦＥＴ１０８の両端電圧がＶｆまで上昇していることがわかる。また、コンパレータが遅く動作してしまった場合には、３０５のｂのタイミングでＦＥＴ１０８がオフする。ＦＥＴ１０８にはマイナス方向の電流としてＩｓｏｆｆ２が流れている。即ち、二次側コンデンサ１０７から二次巻線Ｎｓに電流が流れてしまう。この電流は一次側のＦＥＴ１０６のオフ期間中にＦＥＴ１０６のボディダイオード（不図示）を流れ、トランス１０５の一次巻線から一次電解コンデンサ１０４へ流れる無効電流となるためにやはり効率が低下する。なお、図３の３１０は、図２の２０６と同じであり、同期整流用のＦＥＴ１０８に印加される電圧波形である。
【００１９】
次に、本実施例における電圧電流変換−電流電圧変換の方式による具体的な動作について説明する。先の説明と同じ、ＦＥＴ１０８のオン抵抗１０ｍΩ、電流が１．０Ａの場合で説明する。抵抗１１３の両端電圧を１．０Ｖ、ダイオード１２０、１２１の順方向電圧を０．６Ｖとするとトランジスタ１１９とトランジスタ１１８、１１７のＶｂｅ（ベース−エミッタ間電圧）は打ち消しあうので、トランジスタ１１９のベース電位がトランジスタ１１７と１１８のベース電位として現れる。従って抵抗１１４の両端電圧は０．４１Ｖ、抵抗１１５の両端電圧は０．４０Ｖとなる。抵抗１１４、１１５を１０ｋΩとするとそれぞれ抵抗１１４には４１μＡ、抵抗１１５には４０μＡ流れる。抵抗１０９、１１０をたとえば８０ｋΩとすると抵抗１０９の両端電圧は３．２８Ｖ、抵抗が３．２Ｖとなりコンパレータの入力端子間の電位差は８０ｍＶとなる。さらに電流が低下して電流が０．１２５Ａとなったとき、コンパレータ１２２の入力端子間の電圧は１０ｍＶとなり電圧電流変換回路、及び、電流電圧変換回路を介さない場合と同等の電圧となる。即ち、電圧利得が８倍になったことになる。本実施例による同期整流ＦＥＴ１０８をオフする電流範囲は図３の３０６のｔｂである。図３の３０６に示すように、コンパレータ１２２が動作する最大電流Ｉｓｏｆｆ１と最小電流Ｉｓｏｆｆ２の電流の幅が狭い。コンパレータ１２２が大きい電流で（即ち早目に）オンしてしまっても同期整流ＦＥＴ１０８のダイオード１２８に電流を流す期間が短く、またその電流も少ないため効率はあまり低下しない。また、小さい電流で（即ち遅く）オンしてしまう場合でも無効になる電流は少なくてすむため、効率の低下が少なくなる。
【００２０】
コンパレータ１２２が反転動作を行うと同期整流用のＦＥＴ１０８はオフしてトランスＴ１０５のＮｓ２端子が切り離されて、トランスのエネルギーとトランスや一次側のＦＥＴ１０６、同期整流用のＦＥＴ１０８の持つ浮遊容量により共振を始める。また、本実施例ではコンパレータ１２２の電源電圧をトランス１０５の二次巻線ＮｓのＮｓ２端子側に接続したダイオード１２５とコンデンサ１２６より作っている。このために、二次側の出力電圧を電源に用いる場合と比較して、コンパレータ１２２は速やかに動作可能となると共に低電圧動作時のコンパレータ１２２の同相入力範囲を広げて使用することが可能となる。例えば、電源の出力電圧３．３Ｖをコンパレータの電源に使用した場合には、コンパレータの入力端子の動作可能範囲は通常は電源電圧−１．５Ｖであるので１．８Ｖまでの入力に対して動作可能となる。これでは電流電圧変換回路の利得を大きくすることができない。一方で同じく電源の出力電圧３．３ｖでＮｓ２端子からの電源電圧が１０Ｖの場合、コンパレータは８．５Ｖまでの入力に対して動作可能となる。
【００２１】
また、同期整流用のＦＥＴ１０８の出力側（負荷側）には、基準電圧生成回路としての抵抗１１３に並列にダイオード１２９を設けている。このように構成すれば電源の出力電圧が通常モード時で２４Ｖ、待機モード時（軽負荷時ともいう）で３．３Ｖと大きく変化する場合において、電流検出値を変えながらも安定した動作を行うことが可能となる。即ち、通常の２４Ｖ出力時には二次側から一次側への回生電流を多めにして臨界もしくは連続モード時の一次側ＦＥＴ１０６のスイッチング損失を減少させて効率を高める。また、３．３Ｖ出力時には回生電流を最小限に抑えて無効な電流を少なくし、軽負荷である不連続モード時の効率を高めるという動作が可能になる。動作の一例を以下に示す。
【００２２】
３．３Ｖ出力時には抵抗分圧により電流基準を設定している。抵抗分圧であるため、出力電圧が変化したことによりこの抵抗（分圧抵抗）の電圧は変化する。抵抗に並列にダイオードを接続すると抵抗の両端電圧が上昇してダイオードの順方向電圧を超えれると、そのＶｆに抵抗の両端電圧はクランプされて、それ以上電源電圧が上昇しても基準電流は変化しなくなる。このようにすることで３．３Ｖ出力時のような待機モード時（軽負荷時）である低電圧出力状態では二次側のコンデンサからトランス１０５の二次巻線Ｎｓへの回生動作を極少にとどめ、２４Ｖ出力時のような高電圧出力時には回生を行わせてて効率を向上できる。もちろん、より安定した動作を行うために、基準電圧はシャントレギュレータやツェナダイオードを用いても良い。
【００２３】
尚、本実施例に使用したトランジスタ１１７および１１８のＶｂｅ（ベースエミッタ間電圧）とダイオード１２０、１２１の順方向電圧Ｖｆのばらつきが電流検出精度に大きく関わるため、ペア性の高い（特性が同様の素子）トランジスタ、ダイオードを使用している。これらは、同一のＩＣ内に実装すれば略同一とすることができる。また、同一ウェハ上の素子を１パッケージに封入したペアトランジスタ、ペアダイオードを利用すればこれもまたほぼ同一の値とすることが可能となる。
【００２４】
以上、説明したように、本実施例では、図１に示す回路構成としたことにより、待機モード時（軽負荷）時（３．３Ｖ出力時）および通常モード時（２４Ｖ出力時）の夫々において効率を向上させ、安定した動作を行うことができる。
【００２５】
（実施例２）
次に、実施例２について説明する。実施例２の回路構成を図４に示す。図４において、４０１は交流電源であり、商用交流が入力される構成である。なお、実施例１と共通する構成については説明を省略し、本実施例の特徴的な動作について以下に説明する。
【００２６】
図４において４０２はフィルタ回路、１０３は整流用ブリッジダイオード、１０４は一次電解コンデンサ、１０５はトランス、１０６は一次側のスイッチング素子としてのＭＯＳＦＥＴ（以下ＦＥＴ１０６ともいう）である。トランス１０５の一次巻線はＮｐ、一次巻線の端子は一次電解コンデンサ１０４の＋端子と接続される端子をＮｐ１端子、ＦＥＴ１０６のドレイン端子に接続される端子をＮｐ２端子としている。二次巻線をＮｓ、一次巻線ＮｐにＮｐ１を＋、Ｎｐ２を−とする方向に電圧が印加されて電流が流れるときに、二次巻線Ｎｓに＋側電圧が現れる端子をＮｓ２端子、−側電圧が現れる端子をＮｓ１端子としている。１０７は二次側電解コンデンサであり、二次巻線ＮｓのＮｓ１端子とコンデンサ１０７の＋端子が接続されている。１０８は同期整流用のＦＥＴであり、本実施例ではＮチャネル型ＦＥＴを用い、ソース端子を電解コンデンサ１０７の−端子に、ドレイン端子を二次巻線ＮｓのＮｓ２端子に接続している。また、１０９〜１１６は抵抗、１１７、１１８はＮＰＮトランジスタ、１１９はＰＮＰトランジスタである。また、１２０、１２１はダイオードである。１２２はコンパレータ、１２３、１２４は抵抗、１２５はダイオード、１２６はコンデンサ、１２７はＰＮＰトランジスタである。１２８は同期整流用のＦＥＴ１０８に内臓または外付けのダイオード（ボディダイオードともいう）である。４２４、４２５、４２６、４２７、４２８、４２９、４３０、４３１、４３２は抵抗、４３３、４３４、４３５はＮＰＮトランジスタ、４３６はダイオード、４３７はコンデンサである。
【００２７】
トランスの二次巻線ＮｓのＮｓ２端子よりダイオード１２５のアノードが接続されており、ダイオード１２５のカソードにコンデンサ１２６の＋端子とトランジスタ１２７のエミッタが接続されている。コンデンサ１２６の−端子は、図４ではトランスの二次巻線出力を整流した後の端子に接続されている。しかしながらこれはグラウンド端子（同期整流ＦＥＴのソース端子側）に接続しても良い。トランジスタ１２７のベース端子は抵抗１２４によりダイオード１２５のアノード端子に接続している。
【００２８】
図４において、一次側のＦＥＴ６がＯＮすると、トランスの二次巻線にはＮｓ１端子よりもＮｓ２端子に高い電圧が発生する。この電圧はトランスの一次巻線Ｎｐに印加された電圧の、一次巻線と二次巻線の巻数比分の電圧となる。ＦＥＴ６がＯＮしている期間に現れる二次巻線の電圧により、ダイオード１２５が導通し、コンデンサ１２６が充電されてコンデンサ１２６の電圧が上昇する。このときトランジスタ１２７のベースは二次巻線のＮｓ２の電圧と同電位となり、トランジスタ１２５のエミッタ端子の電圧よりダイオード１２５の順方向電圧分低くなるのでトランジスタ１２５は導通しない。また、一次側のＦＥＴ６がＯＦＦすると、トランスの二次巻線のＮｓ２端子電圧はＮｓ１端子電圧より低くなる。このとき、トランジスタ１２７のエミッタ端子の電圧はダイオード１２５がＯＦＦしているため変化せず、トランジスタ１２５のベース電圧は低下するためトランジスタ１２７がＯＮとなる。
【００２９】
まず、トランジスタ１２７がオンすると抵抗４３０と４３１に分圧による電圧が発生する。この電圧は４３０の方が高い電圧となるように設定しておりトランジスタ４３４のベース電圧よりも４３５のベース電圧が高い電圧となる。この結果、トランジスタ４３５がオンし、トランジスタ４３３がオフすることにより同期整流用のＦＥＴ１０８がオンする。トランジスタ４３４とトランジスタ４３５はフリップフロップを形成しており、コンパレータ１２２が動作するとコンデンサ４３７、ダイオード４３６を通してトランジスタ４３５のベース電圧を一定時間、Ｌｏｗレベルにする。トランジスタ４３５がオフするとトランジスタ４３４がオンとなりトランジスタ４３５のベース電圧をＬｏｗレベルに固定するため、トランジスタ４３５のコレクタ端子がＨｉレベルとなる。トランジスタ４３５のコレクタ電圧がＨｉレベルとなるとトランジスタ４３３がオンとなってＦＥＴ１０８のゲート電圧をＬｏｗレベルにする。この結果、トランスの二次巻線ＮｓのＮｓ２端子電圧が上昇したタイミングで同期整流制御回路の電源が得られるとともに、トランスの二次巻線ＮｓのＮｓ１側電圧が上昇したタイミングで同期整流ＦＥＴ１０８をオンすることになる。そして、ＦＥＴ１０８の電流が０Ａに近づいたことを判定してＦＥＴ１０８をオフする。このトランジスタ４３４，４３５，４３３からなる回路は、第２の電圧電流変換回路として機能し、抵抗４２４，４２５は、第２の電流電圧変換回路として機能している。これらの変換回路におってコンパレータの動作遅延を無くしてＦＥＴをオンすることができる。
【００３０】
以上説明したように、本実施例では、図４に示す回路構成とすることで同期整流用のＦＥＴに電圧が印加されるとともに、そのＦＥＴをオンすることが可能となる。つまり、コンパレータの動作遅延の影響をなくすことができる。よって、同期整流動作時の損失を減少させて電源の効率をさらに高めることが可能となる。
【００３１】
（実施例３）
次に、実施例３について説明する。実施例３の回路構成を図５に示す。なお、実施例１と共通する構成については説明を省略し、本実施例の特徴的な動作について以下に説明する。
【００３２】
図５において、５０１がトランス、Ｎｓがトランスの二次巻線を示している。５０２が二次側コンデンサであり、トランスＮｓのＮｓ１端子が二次側コンデンサ５０２の＋側に接続されている。５０３が負荷、５０４が同期整流用のＦＥＴである。５０６、５０８、５０９、５１３、５１８、５２０は抵抗、５０５は電圧源、５０７、５１０、５１６はダイオードであり５１１、５１２はオペアンプ、５１４はコンパレータ、５１５はフリップフロップである。また５１７はコンデンサ、５１９はトランジスタ、５２１は同期整流用のＦＥＴ５０４に内臓もしくは外付けのダイオード（内蔵のダイオードはボディダイオードともいう）である。
【００３３】
本実施例では、オペアンプ５１１の入力端子は電圧Ｖ１を出力する電圧源５０５が接続されており、オペアンプ５１１のもう一方の入力端子は抵抗５０６、ダイオード５０７を介して同期整流用のＦＥＴ５０４の二次巻線側に接続されている。つまり、二次巻線側から同期整流用のＦＥＴ５０４への入力側の電圧を検出して電流に変換する。オペアンプ５１１は入力端子の電圧を同じ電圧にするように出力電圧を調整するため、抵抗５０６に電圧Ｖ１が印加される。従って、抵抗５０８の抵抗値をＲ５０８、抵抗５０６の抵抗値をＲ５０６、同期整流用のＦＥＴ５０４のオン抵抗Ｒｄｏｎ（Ω）、コンデンサ５０２のマイナス端子からトランス５０１のＮｓ２巻き線方向に流れる電流Ｉ（Ａ）、ダイオード５０７の順方向電圧をＶｆ１、とすると、オペアンプ５１１の出力電圧Ｖｏ１は、以下の式１のようになる。
Ｖｏ１＝（Ｖ１−Ｖｆ１＋Ｉ×Ｒｄｏｎ）×（Ｒ５０６＋Ｒ５０８）／Ｒ５０６（Ｖ）・・・（式１）
一方、オペアンプ５１２の出力電圧はＶｏ２は、以下の式２のようになる。
Ｖｏ２＝（Ｖ１−Ｖｆ２）×（Ｒ５１３＋Ｒ５０９）／Ｒ５１３（Ｖ）・・・（式２）
ここでＲ５１３，Ｒ５０９は抵抗５１３および抵抗５０９の抵抗値、Ｖｆ２はダイオード５１０の順方向電圧である。
【００３４】
このように抵抗５０８と抵抗５０６、および抵抗５１３と抵抗５０９により電圧増幅がなされ、オペアンプの出力すなわち電流電圧変換された出力がコンパレータに入力される。抵抗５２０はダイオード５０７のアノード端子とダイオード５１０のアノード端子を接続しており、二次巻線電流の反転やＦＥＴ５０４のターンオンに伴ってＮｓ２端子の電圧がコンデンサ５０２のマイナス端子電圧より上昇しても電流の継続性を保つために接続している。また、ダイオード５０７はＮｓ２端子の電圧が上昇した際にオペアンプ等の保護および無駄な電流を流さないために使用している。なお、電圧上昇について問題ない場合はダイオード５０７は無くても良い。同様にダイオード５１０はダイオード５０７を使用する場合に発生する順方向電圧に対してバランスをとるために使用しており、ダイオード５０７が不要である場合にはダイオード５１０も無くても良い。
【００３５】
二次巻線ＮｓのＮｓ２端子にはダイオード５１６のアノード端子が接続されている。ダイオード５１６のカソード端子はコンデンサ５１７に接続されており、コンデンサ５１７のもう一方の端子はトランス５０１の二次巻線Ｎｓ１端子に接続されている。不図示の一次側ＦＥＴのオン時に発生する電圧によりコンデンサ５１７が充電される。ダイオード５１６のカソード端子はトランジスタ５１９のエミッタ端子に接続され、トランジスタ５１８のベース端子はダイオード５１６のアノード端子に接続されている。不図示の一次側のＦＥＴがオフしてＮｓ２の端子電圧が下降を始めるとトランジスタ５１９はオンとなりフリップフロップ５１５に電圧を与える。５１５はこの電圧を電源およびタイミング信号として同期整流用のＦＥＴ５０４をオンするように動作する。また、フリップフロップ回路５１５はコンパレータ５１４の出力により同期整流用のＦＥＴ５０４をオフにするよう動作する。フリップフロップの電源は５１９から供給されるようにしているが、構成によってはコンデンサ５０２の端子電圧（電源の出力電圧）から供給するようにしても良い。また、トランジスタ５１９のエミッタ側を電源としてもかまわない。コンパレータの電源電圧供給も同様で、本実施例ではコンデンサ５０２の端子電圧となっているがトランジスタ５１９のエミッタ側から電源を供給しても良い。また、本実施例５ではコンデンサ５１７はＮｓ１端子にその一端を接続している。しかしコンデンサ５０２のマイナス端子に接続することもできる。
【００３６】
以上説明したように、本実施例では、図５に示す回路構成とすることにより、実施例１と同様に、軽負荷時（３．３Ｖ出力時）および通常時（２４Ｖ出力時）の夫々において効率を向上させ、安定した動作を行うことができる。
【００３７】
（実施例４）
次に、実施例４について説明する。実施例４の回路構成を図６に示す。図６は実施例２（図４）の第２の電圧電流変換回路、第２の電流電圧変換回路を基準電圧源で置き換えたものである。即ち、定電圧源６０５と、抵抗６０９によりコンパレータの閾値電圧を与えると同時に抵抗６１０、抵抗６１２の分圧により第一の電圧電流変換部の電流源に基準となる電圧を与えている。第一の電圧電流変換部のオペアンプ６１１は抵抗６０６の接続された入力端子電圧が抵抗６１０と抵抗６１２の分圧により抵抗６１２に現れた電圧と同じ電圧になるよう出力電圧を変更する。例えば、抵抗６１２の電圧が１．０Ｖ、ダイオード６０７のＶｆが０．６Ｖとすると抵抗６０６には（０．４ｖ＋同期整流用のＦＥＴ６０４の電圧降下分）の電圧が印加される。抵抗６０６の抵抗値を仮に１０ｋΩ、同期整流ＦＥＴ６０４の電圧降下分を０．１Ｖとすると抵抗６０６には０．５Ｖの電圧が印加されるので５０μＡの電流が流れる。この電流は抵抗６０８にも流れるため、Ｒ６０８を１００ｋΩとするとＲ６０８には５．０Ｖが印加される。即ち、オペアンプの出力電圧は５．４Ｖとなる。このように抵抗６０８の抵抗値をＲ６０８、抵抗６０６の抵抗値をＲ６０６とおくと（Ｒ６０８＋Ｒ６０６）／Ｒ６０６だけ大きくなった電圧オペアンプの出力として現れる。この電圧をコンパレータにより予め定めた値と比較して同期整流用のＦＥＴ６０４をオフする。同期整流用のＦＥＴの電圧が１０ｍＶとすると、同様の計算により抵抗６０６の両端電圧は０．４１Ｖ、電流は４１μＡとなり抵抗Ｒ６０８の電圧は４．１Ｖとなる。したがってオペアンプの出力電圧は４．５Ｖとなる。
【００３８】
同期整流用のＦＥＴ６０４がオフして二次巻線ＮｓのＮｓ２端子の電圧が上昇するとダイオード６０７がオフし、抵抗６０６を流れていた電流は抵抗６２０を通じて二次側コンデンサ６０２のマイナス端子に流れるようになる。例えば、抵抗６２０に抵抗Ｒ６０６の９倍の抵抗を使用したとすると、抵抗６２０と抵抗６０６に０．４Ｖが印加されるため、抵抗６０６、６２０には４．０μＡの電流が流れ、抵抗Ｒ６０８の電圧は０．４Ｖとなる。したがってオペアンプの出力電圧は０．８Ｖとなり、同期整流用のＦＥＴ６０４がオフしても問題ない。
【００３９】
電源装置として軽負荷状態である待機モードと通常負荷状態である動作（運転）モードを備えている場合、抵抗６１２に抵抗とトランジスタ（または、ＦＥＴ）の直列回路を接続したり、基準電圧６０５に基準電圧を変更する回路を設け、動作モード変更信号や負荷電流の大きさにより同期整流用のＦＥＴのオフタイミングを変更するよう構成しても良い。待機モード時には同期整流用のＦＥＴの電流が０Ａとなるタイミングでオフするようにする。そして、通常負荷モード時や負荷電流が大きいときには同期整流用のＦＥＴのオフを同期整流ＦＥＴの電流がマイナス、即ち、二次側コンデンサ６０２の＋端子からトランス６０１の二次巻線Ｎｓ１へ電流が流れる状態とした後にオフするようにする。このようにすれば、一次側のＦＥＴが臨界モードもしくは連続モードで動作している場合には、一次側のＦＥＴがオンする時に、そのＦＥＴに逆導通ダイオードを通じた回生電流が流れている状態となる。つまり、一次側のスイッチング損失が減少して電源をさらに高効率で動作することが可能となる。
【００４０】
このように構成した例を図７と図８に示す。図７においては電流検出抵抗７２１の電圧を検出してコンパレータ７２２及びＦＥＴ７２３により閾値を変更する。図７においては直接、電流検出抵抗の両端電圧を検出しているが、ブリッジ回路を構成して抵抗の両端電圧を検出しても良い。また、図８ではモード切替に伴う信号８２１を電源外部より入力してＦＥＴ８２２によって閾値を切り替える構成である。閾値の切り替え信号としては、モード遷移と同時、または、装置がモード切替を開始して一定時間経過後に閾値の切り替え信号が入力されるように構成している。  さらに、図９は、電源装置が通常時のモードと待機時のモードで出力電圧を変える場合に、出力電圧を抵抗９２１と抵抗９２２を用いて検出して、ＦＥＴ９２４、抵抗９２３によってコンパレータの基準電圧値、又は、電圧電流変換回路の基準電圧値を変更する。これにより同期整流用のＦＥＴのオフのタイミングを変更する構成である。このように、閾値を変更して同期整流のＦＥＴのオフタイミングを変更するための変形構成が考えられる。
【００４１】
以上説明したように、本実施例では、図６乃至図９に示す回路構成にすることによって、実施例１と同様に、軽負荷時（３．３Ｖ出力時）および通常時（２４Ｖ出力時）の夫々において効率を向上させ、安定した動作を行うことができる。更に、一次側のスイッチング損失が減少して電源をさらに高効率で動作することが可能となる。
【００４２】
次に、上記で説明した実施例１〜実施例４の電源装置を適用した装置の一例を説明する。上記の実施例１乃至実施例３で説明した電流共振電源を例えばレーザビームプリンタ、複写機、ファクシミリ等の画像形成装置における低電圧電源として適用することができる。画像形成装置における制御部としてのコントローラへの電力供給、また、用紙を搬送する搬送ローラの駆動部としてのモータへの電力供給のための電源として適用可能である。      
【００４３】
図１１（ａ）に画像形成装置の一例であるレーザビームプリンタの概略構成を示す。レーザビームプリンタ２００は、画像形成部２１０として潜像が形成される像担持体としての感光ドラム２１１、感光ドラムに形成された潜像をトナーで現像する現像部２１２を備えている。そして感光ドラム２１１に現像されたトナー像をカセット２１６から供給された記録媒体としてのシート（不図示）に転写して、シートに転写したとなー像を定着器２１４で定着してトレイ２１５に排出する。また、図１１（ｂ）に画像形成装置の制御部としてのコントローラと駆動部としてのモータへの電源からの電力供給ラインを示す。前述の電流共振電源は、このような画像形成動作を制御するＣＰＵ３１０有するコントローラへ３００の電力供給、また、画像形成のための駆動部としてのモータ３１２、３１３に電力を供給する低圧電源として適用できる。供給する電力としては、コントローラ３００へは３．３Ｖ、モータへは２４Ｖを供給する。例えばモータ３１２はシートを搬送する搬送ローラを駆動するモータ、モータ３１３は定着器２１４を駆動するモータである。
【００４４】
なお、上記実施例で説明した電流共振電源は、ここで説明した画像形成装置に限らず他の電子機器の低電圧電源としても適用可能である。
【図１】
2011152030.tif 000003
【図２】
2011152030.tif 000004
【図３】
2011152030.tif 000005
【図４】
2011152030.tif 000006
【図５】
2011152030.tif 000007
【図６】
2011152030.tif 000008
【図７】
2011152030.tif 000009
【図８】
2011152030.tif 000010
【図９】
2011152030.tif 000011
【図１０】
2011152030.tif 000012
【図１１】
2011152030.tif 000013