(57)【要約】【課題】上部拡散層上にコンタクトパッドを別途形成することなく、コンタクト合わせマージンを向上させる縦型トランジスタ構造を提供する。【解決手段】本発明の半導体装置は、基板上に、柱状の半導体からなるボディ部（５）と、ボディ部の側面にゲート絶縁膜（１０）を介して設けられるゲート電極（１１）と、ボディ部の下部に接続される第１の拡散層（９）と、ボディ部の上面に接続される第２の拡散層（１６）とを備える縦構造トランジスタを含む半導体装置であって、第２の拡散層（１６）は、ボディ部の上面の面積以下の基板平面方向の断面を有する第１部分（１４）と、第１部分の上部にボディ部の上面の面積以上の基板平面方向の断面を有する第２部分（１５）とを備え、少なくとも第２部分がエピタキシャル成長層であり、隣接する縦型トランジスタ間に第２部分が接触することを防止する絶縁膜（１７）を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に
柱状の半導体からなるボディ部と、
前記ボディ部の側面にゲート絶縁膜を介して設けられるゲート電極と、
前記ボディ部の下部に接続される第１の拡散層と、
前記ボディ部の上面に接続される第２の拡散層と
を備える縦構造トランジスタを複数含む半導体装置であって、
前記第２の拡散層は、
前記ボディ部の上面の基板垂直方向に投影される範囲内に形成される第１部分と、
前記第１部分の上部に、前記ボディ部の上面の基板垂直方向に投影される範囲から外側に、各縦型トランジスタ間に配される層間絶縁膜上に延在する第２部分とを備え、
隣接する縦型トランジスタ間の前記層間絶縁膜上に、該層間絶縁膜と異なる第２の絶縁膜を有し、
前記第２部分がエピタキシャル成長層であり、前記第２の絶縁膜の側面に接触している半導体装置。
【請求項２】
隣接する縦型トランジスタのゲート電極同士が接触しており、該ゲート電極の接触部上方に前記第２の絶縁膜が配されている請求項１に記載の半導体装置。
【請求項３】
前記第２の拡散層の第２部分が、前記ボディ部の上面端部から前記ゲート電極の基板平面方向の膜厚以下の基板垂直方向に投影される範囲に、前記第２の絶縁膜の側面に接触しない断面端部を有する請求項１又は２に記載の半導体装置。
【請求項４】
前記第２の拡散層の第２部分は、等方性の選択エピタキシャル成長により形成される層である請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記ボディ部は、｛１１０｝面を主面とする半導体基板を彫り込んで形成されたものである請求項４に記載の半導体装置。
【請求項６】
前記第２の拡散層の第１部分は、異方性の選択エピタキシャル成長により形成される層である請求項４又は５に記載の半導体装置。
【請求項７】
前記第２の拡散層の第１部分がサイドウォール絶縁膜で囲まれており、
前記ゲート電極の基板垂直方向の上端が、前記ボディ部の上面よりも上であって、前記サイドウォール絶縁膜の上端より下に位置する請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記第２の拡散層の第２部分に接続するコンタクトを備える請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第２の拡散層の第２部分に接続するキャパシタを備える請求項１乃至７のいずれかに記載の半導体装置。
【請求項１０】
前記キャパシタを備える縦型トランジスタをアレイ状に配置したメモリセルを具備する請求項９に記載の半導体装置。
【請求項１１】
前記アレイ状に配置したメモリセルにおける複数のキャパシタの上部電極を、第１の方向に接続するビット線と、前記第１の方向と交差する第２の方向に前記縦型トランジスタのゲート電極同士が接続されてワード線を構成し、
前記第２の絶縁膜が前記第１の方向に延在している請求項１０に記載の半導体装置。
【請求項１２】
半導体基板上にマスク層を形成し、該マスク層をマスクに半導体基板を掘り下げて柱状の半導体からなるボディ部を複数形成する工程と、
前記各ボディ部の側面にゲート絶縁膜を介して設けられるゲート電極を形成する工程と、
前記各ボディ部の下部に接続される第１の拡散層を形成する工程と、
前記各ボディ部の上面に接続される第２の拡散層を形成する工程と
を備える縦構造トランジスタを含む半導体装置の製造方法であって、
前記第２の拡散層を形成する工程は、前記ゲート電極及び第１の拡散層を形成して、少なくとも前記マスク層を埋める第１層間絶縁膜を形成した後、前記マスク層を除去した後に形成される開孔内に第１部分を形成する工程と、前記第１部分の上部に前記開孔から前記第１層間絶縁膜上に延在する第２部分を形成する工程とを有し、
隣接する縦型トランジスタ間の前記第１層間絶縁膜上に該第１層間絶縁膜とは異なる第２の絶縁膜を形成した後、前記第２部分をエピタキシャル成長により前記第２の絶縁膜の側面に少なくとも接触するまで成長させる半導体装置の製造方法。
【請求項１３】
隣接する縦型トランジスタのゲート電極同士が接触しており、該ゲート電極の接触部上方に前記第２の絶縁膜を配する請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２の電極の第２部分が、前記ボディ部の上面端部から前記ゲート電極の基板平面方向の膜厚以下の基板垂直方向に投影される範囲に、前記第２の絶縁膜の側面に接触しない断面端部が位置するまで成長させる請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記第２の拡散層の第２部分は、等方性の選択エピタキシャル成長により形成される請求項１２乃至１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記ボディ部は、｛１１０｝面を主面とする半導体基板を彫り込んで形成されたものである請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２の拡散層の第１部分は、異方性の選択エピタキシャル成長により形成される請求項１５又は１６に記載の半導体装置の製造方法。
【請求項１８】
前記マスク層を除去する前に、前記ゲート電極の基板垂直方向の上端が、前記ボディ部の上面よりも上であって、前記マスク層の上端より下に形成され、
前記ボディ部の下部に第１の拡散層を形成した後、全面に前記第１層間絶縁膜を堆積する工程を有し、
前記マスク層を除去した後、形成される開孔の側壁にサイドウォールを形成し、前記ボディ部の上面を露出させ、
前記露出した前記ボディ部の上面に異方性の選択エピタキシャル成長により前記サイドウォール高さ以下の前記第２の拡散層の第１部分を成長させ、
続いて、等方性の選択エピタキシャル成長により、前記サイドウォール上端を超えて前記第１層間絶縁膜上に延在する前記第２の拡散層の第２部分を成長させる
請求項１２乃至１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記第１層間絶縁膜は、前記マスク層の上面よりも高く形成され、
前記マスク層は、前記第１層間絶縁膜に少なくとも２つの隣接するボディ部上の前記マスク層の上面と側面の一部を露出する開口部を形成した後に除去され、
前記サイドウォール上端は、前記開口部の底面以下とし、
前記第２の絶縁膜を前記開口部内の前記少なくとも２つの隣接するボディ部間に形成する請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記第２の拡散層の第２部分を、前記サイドウォールの膜厚以下まで成長させる第１等方性選択エピタキシャル成長を行った後に、前記第２の絶縁膜が形成され、
続いて、前記第２の絶縁膜の壁面まで成長させる第２等方性選択エピタキシャル成長によって前記第２の拡散層の第２部分が形成される請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第２の拡散層上に第２層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に前記第２の拡散層の第２部分を露出する開孔を形成する工程と、
該開孔内にコンタクトを形成する工程と
をさらに有する請求項１２乃至２０のいずれかに記載の半導体装置の製造方法。
【請求項２２】
前記第２の拡散層上に第２層間絶縁膜を形成する工程と、
該第２の層間絶縁膜に前記第２の拡散層の第２部分を露出する開孔を形成する工程と、
該開孔内にキャパシタを形成する工程と
をさらに有する請求項１２乃至２０のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型トランジスタを有する半導体装置及びその製造方法に関し、特に縦型トランジスタの上部拡散層構造に関する。
【背景技術】
【０００２】
半導体装置のトランジスタとして、チップサイズ低減と性能向上の観点から３次元構造の縦型トランジスタが提案されている。このような縦型トランジスタでは、チャネルボディ部となる柱状（ピラー状）の半導体（以下、半導体ピラーと称す）の側面にゲート絶縁膜を介してゲート電極が設けられ、半導体ピラーの上下にソース・ドレインとなる拡散層（上部拡散層及び下部拡散層）が設けられる。
【０００３】
このような縦型トランジスタを形成する方法として、チャネルボディ部となる半導体ピラーを、半導体基板を彫り込んで形成した後、半導体基板にチャネルボディ部とは異なる導電型の不純物イオンを注入して下部拡散層を形成し、半導体ピラー上部に上部拡散層を含む半導体層を形成する方法が知られている。この時、上部拡散層を含む半導体層を、半導体ピラーの加工の際のマスクシリコン窒化膜を選択エピタキシャル成長法によって単結晶シリコンに置き換えることで形成する方法が提案されている（特許文献１）。
【０００４】
しかしながら、一般的にピラー上部拡散層の基板平面方向の面積は半導体ピラー上面の基板平面方向の面積と同一となるか、あるいはゲート電極がマスクシリコン窒化膜に架かるように形成されている場合は絶縁のための絶縁膜サイドウォールを形成した後にピラー上部拡散層を形成するため、半導体ピラー上面の基板平面方向の面積より小さくなる。そのため、上部拡散層へのコンタクトを形成する際に、上部拡散層とコンタクトのパターンの合わせずれによって上部拡散層を踏み外して、ゲート電極とショートしてしまうという問題があった。
【０００５】
一般に、コンタクトの目合わせずれを解消するために、コンタクトの底面より大きな平面を有するコンタクトパッドを形成することが知られている。例えば、特許文献２には、縦型トランジスタの上部拡散層上に、上部拡散層の上面の面積より大きな埋め込み導電膜を形成するか、隣接する２つの縦型トランジスタの上部拡散層間を埋め込み導電膜で接続し、この埋め込み導電膜にコンタクトが接続される構造が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−２８８３９１号公報
【特許文献２】特開２００４−３１９８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、縦型トランジスタの適用範囲がチップサイズの低減に傾倒する中で、縦型トランジスタの上部拡散層とコンタクトパッドとの接触面積は減少傾向にある。そのために、上部拡散層とコンタクトパッドの界面抵抗が増大して、縦型トランジスタの性能との両立が困難になっていた。
【課題を解決するための手段】
【０００８】
本発明者らは、縦型トランジスタの一つの電極となる上部拡散層を選択エピタキシャル成長で形成する際に、基板平面方向に拡大することで、界面抵抗の問題があるコンタクトパッドを別途形成することなく、コンタクト合わせマージンを向上させる構造を創出し、本発明に到達したものである。
【０００９】
すなわち、本発明の一実施形態によれば、
基板上に
柱状の半導体からなるボディ部と、
前記ボディ部の側面にゲート絶縁膜を介して設けられるゲート電極と、
前記ボディ部の下部に接続される第１の拡散層と、
前記ボディ部の上面に接続される第２の拡散層と
を備える縦構造トランジスタを複数含む半導体装置であって、
前記第２の拡散層は、
前記ボディ部の上面の基板垂直方向に投影される範囲内に形成される第１部分と、
前記第１部分の上部に、前記ボディ部の上面の基板垂直方向に投影される範囲から外側に、各縦型トランジスタ間に配される層間絶縁膜上に延在する第２部分とを備え、
隣接する縦型トランジスタ間の前記層間絶縁膜上に、該層間絶縁膜と異なる第２の絶縁膜を有し、
前記第２部分がエピタキシャル成長層であり、前記第２の絶縁膜の側面に接触している半導体装置
が提供される。
【発明の効果】
【００１０】
本発明によれば、縦型トランジスタの上部拡散層をボディ部の上面の面積以下の基板平面方向の断面を有する第１部分と、第１部分の上部にボディ部の上面の面積以上の基板平面方向の断面を有する第２部分とを備え、この第２部分を選択エピタキシャル成長、特に等方性の選択エピタキシャル成長により形成することで、自己整合的にコンタクトパッド様の構造を形成できるため、これに接続されるコンタクトなどとのコンタクトマージンを高め、ゲート電極とのショートを防止することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る半導体装置の概略断面図であり、（ａ）は図２のＸ−Ｘ’線での断面図、（ｂ）は図２のＹ−Ｙ’線での断面図に相当する。
【図２】図１の平面図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図４】図３の平面図。
【図５】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図６】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図７】図６の平面図。
【図８】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図９】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１０】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１１】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１２】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１３】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１４】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１５】図１４の平面図。
【図１６】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１７】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１８】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図１９】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図２０】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２のＸ−Ｘ’線での断面図に相当する。
【図２１】本発明の一実施形態に係る半導体装置の製造方法を説明する概略断面図であり、図２０の工程における図２のＹ−Ｙ’線での断面図に相当する。
【図２２】本発明をＤＲＡＭのメモリセルに適用した例を示す概略断面図であり、（Ａ）はメモリセルのワード線並行方向を、（Ｂ）はビット線並行方向を示す。
【図２３】図２２の俯瞰図であり、（Ａ）は層間絶縁膜を透過した平面図、（Ｂ）は図１８のＨ−Ｈ’線での切断面を示す。
【図２４】図２２に示すメモリセルの製造方法を説明する概略断面図であり、（Ａ）はメモリセルのワード線並行方向を、（Ｂ）はビット線並行方向を示す。
【図２５】図２２に示すメモリセルの製造方法を説明する概略断面図であり、（Ａ）はメモリセルのワード線並行方向を、（Ｂ）はビット線並行方向を示す。
【図２６】図２２に示すメモリセルの製造方法を説明する概略断面図であり、（Ａ）はメモリセルのワード線並行方向を、（Ｂ）はビット線並行方向を示す。
【発明を実施するための形態】
【００１２】
以下、具体的な実施形態例を挙げて本発明を説明するが、本発明はこれらの実施形態例のみに限定されず、本明細書に記載の範囲内で当業者が可能な変更を行うことができる。
【００１３】
図１に本発明の一実施形態に係る半導体装置の概略断面図を示す。図２は図１の平面図であり、第１及び第２層間絶縁膜１２，１８を透過した俯瞰図を図示しており、図２のＸ−Ｘ’線での断面図が図１（ａ）に、Ｙ−Ｙ’線での断面図が図１（ｂ）に対応している。隣接する２つの縦型トランジスタのチャネルボディ部となるチャネルシリコンピラー５の下部に縦型トランジスタの第１の拡散層である下部拡散層９があり、上部に縦型トランジスタの第２の拡散層である上部拡散層１６がある。上部拡散層１６には上部拡散層コンタクト１９を接続する。図１（ｂ）に示すように、上部拡散層１６の低部（第１部分１４）の幅Ｂはチャネル用シリコンピラー５の幅Ｃより狭いが、高部（第２部分１５）の幅Ａは、チャネル用シリコンピラー５の幅Ｃより広い。また、隣接する２つの縦型トランジスタ間に配される第１層間絶縁膜１２上には、第１層間絶縁膜１２とは異なる第２の絶縁膜（以下、上部拡散層分離窒化膜１７）が配されており、第２部分１５は上部拡散層分離窒化膜１７の側面に接している。これにより、隣接するトランジスタ間の上部拡散層同士が接触することなく、上部拡散層１６と上部拡散層コンタクト１９との合わせずれマージンを高めることができる。
【００１４】
本実施形態に係る半導体装置の製造方法について説明する。
図３は、ＳＴＩ２によって活性領域１Ａを形成したところである。図４は図３の平面図であり、Ｘ−Ｘ’線での断面図が図３に対応している。
【００１５】
ＳＴＩ２の形成は次のように行う。シリコン基板１の主面に約２２０ｎｍの深さを有する溝をドライエッチングによって形成する。次に、溝の内壁を含む基板全面に薄いシリコン酸化膜（図示せず）を約１０００℃の熱酸化により形成した後、溝の内部を含む基板全面に４００〜５００ｎｍの厚みを有するシリコン酸化膜をＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）法によって堆積させる。その後、シリコン基板１上の不要なシリコン酸化膜をＣＭＰにより除去し、シリコン酸化膜を溝の内部にのみ残すことにより、ＳＴＩ２を形成する。
【００１６】
次に図５に示すように、活性領域１Ａ内に２つのチャネルシリコンピラー５とゲート電極給電シリコンピラー６を形成する。図５に示すように、シリコン基板１の全面に保護絶縁膜である酸化膜３を形成し、その上にマスク窒化膜４を形成する。酸化膜３は熱酸化、そしてマスク窒化膜４はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で形成することができる。例えば、酸化膜３の膜厚は約５ｎｍ、マスク窒化膜４の膜厚は約１２０ｎｍとすることができる。
【００１７】
その後、図６に示すように、マスク窒化膜４をパターニングすることにより、チャネルシリコンピラー５とゲート電極給電シリコンピラー６の各形成位置にそれぞれ対応するサブマスクパターンを含むマスクパターンを形成する。図７は図６の平面図であり、Ｘ−Ｘ’線での断面図が図６に対応している。ここでは、ＳＴＩ２上にもマスク窒化膜４を残すようにパターニングしている。
【００１８】
次に図８に示すように、パターニングされたマスクパターンを用いるドライエッチングにより、活性領域１Ａの露出面を掘り下げる。このエッチング工程により、シリコン基板１の主面に対してほぼ垂直な２つのチャネルシリコンピラー５とゲート電極給電シリコンピラー６が形成される。また、残存するマスク窒化膜４は、シリコンピラーの上側を覆うキャップ絶縁膜となる。
【００１９】
次に図９に示すように、各シリコンピラーの側面にサイドウォール窒化膜７を形成する。サイドウォール窒化膜７は、マスク窒化膜４を残したままシリコン基板１の露出面を熱酸化によって保護した後、シリコン窒化膜を基板全面に成膜し、さらにこのシリコン窒化膜をエッチバックすることにより形成する。
【００２０】
次に図１０に示すように、シリコン基板１の露出面に酸化膜８を熱酸化により形成する。このとき、各シリコンピラー５と６の上面及び側面は、それぞれマスク窒化膜４とサイドウォール窒化膜７によって保護されているために熱酸化されることはない。酸化膜８の膜厚は約３０ｎｍであることが好ましい。
【００２１】
次に図１１に示すように、各シリコンピラー５と６の下部に、下部拡散層９を形成する。下部拡散層９は、酸化膜８を介して、シリコン基板１中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成する。例えばシリコン基板にボロンが注入されている場合（Ｐ型）には、リンや砒素を注入してＮ型とする。
【００２２】
次に図１２に示すように、サイドウォール窒化膜７を熱燐酸によるウェットエッチングにより除去した後、各シリコンピラー５と６の側面にゲート絶縁膜１０を形成する。ゲート絶縁膜１０は熱酸化により形成することができ、この膜厚は例えば約５ｎｍとすることができる。
【００２３】
次に図１３に示すように、ポリシリコン膜からなるゲート電極１１を形成する。ゲート電極１１は、基板全面に約３０ｎｍの膜厚を有するポリシリコン膜をＣＶＤ法により成膜した後、ポリシリコン膜をエッチバックすることにより形成する。これによりシリコンピラー５と６の各側面がゲート電極１１で覆われた状態になる。また各シリコンピラー５と６間の距離がゲート電極１１の膜厚の２倍未満に設定されていることから、シリコンピラー５と６の側面に形成されたゲート電極１１は、シリコンピラー５と６間の隙間部分で接触して、一体化している。
【００２４】
次に図１４に示すように、シリコン基板１全面を第１層間酸化膜１２で埋設した後、チャネルシリコンピラー５上のマスク窒化膜４だけが露出するように開口部１２Ａを形成する。第１層間酸化膜１２は以下の方法で埋設する。まずＨＤＰ法で基板全面を埋設した後で、マスク窒化膜４をストッパーとするＣＭＰによって平坦化し、その後で２０ｎｍ程度の酸化膜をシリコン基板全面に成膜して、最後にパターニングとドライエッチによって開口部１２Ａを形成し、チャネルピラーシリコン５上のマスク窒化膜４だけを露出させる。図１５に、開口部１２Ａ形成後の平面図を示す。図１５のＸ−Ｘ’線での断面図が図１４に対応している。
【００２５】
次に図１６に示すように、チャネルピラーシリコン５上のマスク窒化膜４を除去した後、形成される開孔内にサイドウォール窒化膜１３を形成する。マスク窒化膜４の除去は熱燐酸によるウェットエッチングで行う。サイドウォール窒化膜１３の形成は、ＬＰ（Ｌｏｗ  Ｐｒｅｓｓｒｅ）−ＣＶＤ法で全面に窒化膜を成膜した後にエッチバックを行う。サイドウォール窒化膜１３の膜厚としては１０ｎｍ程度が好ましい。このとき、チャネルピラーシリコン５上にある酸化膜３もエッチバックによって除去される。また、サイドウォール窒化膜１３の上端は、開口部１２Ａの底面の高さとなる。
【００２６】
次に図１７に示すように、上部拡散層の第１部分１４を形成する。上部拡散層の第１部分１４は、異方性選択エピタキシャル成長法によって形成することができる。異方性選択エピタキシャル成長はＵＨＶ（Ｕｌｔｒａ  Ｈｉｇｈ  Ｖａｃｕｕｍ）−ＣＶＤ装置を用いて、例えば、温度６３０℃、圧力１×１０−２Ｐａの条件の下、ジシランを２ｓｃｃｍ、ドーピングガス（１％のホスフィンを水素で希釈した混合ガス）を０．２ｓｃｃｍの流量で導入して行う。異方性選択エピタキシャル成長を用いるのは成長速度を稼ぐためである。シリコン基板１の｛１００｝面の＜１００＞方向への成長に対して、シリコン基板１の｛１１０｝面の＜１１０＞方向への成長はほとんど進まない。上部拡散層の第１部分１４の｛１００｝面の＜１００＞方向への成長量としては、サイドウォール窒化膜１３の上面の高さまでとすることが好ましい。
【００２７】
次に図１８に示すように、上部拡散層の第２部分１５の一部となる等方性選択エピタキシャル層１５Ａを形成する。等方性選択エピタキシャル層１５Ａの成長は、ＵＨＶ−ＣＶＤ装置を用いて、例えば、温度５８０℃、圧力３×１０−２Ｐａの条件の下、ジシランを６ｓｃｃｍ、ドーピングガス（１％のホスフィンを水素で希釈した混合ガス）を０．６ｓｃｃｍの流量で導入して行う。等方性選択エピタキシャル成長においては、シリコン基板１の｛１００｝面の＜１００＞方向と、｛１１０｝面の＜１１０＞方向への成長が等しく行われる。しかし成長速度は前述の異方性選択エピタキシャル成長と比較すると遅くなる。ここで、等方性選択エピタキシャル層１５Ａの成長量は｛１１０｝面の＜１１０＞方向への成長がサイドウォール窒化膜１３の膜厚Ｄと等しくなる量とする。尚、第１部分／第２部分共に上部拡散層１６の導電型は下部拡散層９と同じ導電型となる。下部拡散層９と上部拡散層１６（第１部分１４／第２部分１５）とがトランジスタのソース及びドレイン電極となるからである。
【００２８】
次に図１９に示すように、上部拡散層分離窒化膜１７を形成する。プラズマ窒化膜成長とパターニングによって形成する。この上部拡散層分離窒化膜１７は、隣り合う等方性エピタキシャル成長のパターン同士がショートすることを防止する機能を持つ。
【００２９】
次に図２０に示すように、等方性選択エピタキシャル成長をさらに行う。上部拡散層分離窒化膜１７が介在している場合、第２部分１５は上部拡散層分離窒化膜１７に接触するまで成長する。上部拡散層分離窒化膜１７に接触する側と対向する側は、第１層間絶縁膜１２に形成した開口部１２Ａの壁面まで成長する。一方、図２のＹ−Ｙ’線での断面に相当する図２１では、上部拡散層分離窒化膜１７はなく、開口部１２Ａの壁面とも離れている。この方向の成長量は｛１１０｝面の＜１１０＞方向への成長量の総量がサイドウォール窒化膜１３の膜厚Ｄとゲート電極１１の膜厚Ｅの合計以下となるようにする。
【００３０】
この後は図１に示すように、さらに全面に酸化膜を堆積させることで第２層間酸化膜１８を形成する。そしてＣＭＰなどにより第２層間酸化膜１８の表面を平坦化した後、上部拡散層コンタクト１９と下部拡散層コンタクト２０とゲートコンタクト２１を形成し、さらに第２層間酸化膜１８上に配線層２２を形成する。
【００３１】
なお、チャネル電極給電シリコンピラー６は必須ではなく、チャネルシリコンピラー５がＳＴＩ２に近接して、ＳＴＩ２側面のゲート電極とチャネルシリコンピラー５のゲート電極とがつながっていれば、ＳＴＩ２上にゲートコンタクト２１を形成しても良い。
【００３２】
［発明の他の実施例］
図２２は本発明をＤＲＡＭのメモリセルに適用した例である。図２３は図２２の平面図である。図２３（Ａ）は、図２２の第１及び第２層間絶縁膜１２，１８を透過した際に上面から見える平面図を図示している。図２３（Ｂ）は図２２中点線部Ｈの高さの平面図を図示している。図２２（Ａ）はメモリセルのワード線並行方向を図示しており平面図２３中のＸ−Ｘ’線断面に対応する。図２２（Ｂ）はメモリセルのビット線並行方向を図示しており平面図２３中のＹ−Ｙ’線断面に対応する。また、図２３に示すようにメモリセルは４Ｆ２の細密レイアウトであり、３×３個のアレイ状に配置されたメモリセルを抜粋して図示している。
【００３３】
上部拡散層１６の上にはキャパシタ２３を配置する。キャパシタ２３は、図１８に示すように、上部拡散層１６に接続されたシリンダ型の下部電極２４と、ビット線２７に接続された円柱型の上部電極２６と、下部電極２４と上部電極２６との間に設けられた絶縁膜２５とによって構成されている。ビット線２７は、ゲート１１が連結して成るワード線と交差する方向に延設されており、図２２及び図２３に示すように、列方向に並ぶ複数のキャパシタ２１を相互に接続する。間隔の狭いワード線並行方向のピラー上部拡散層１６同士を分離するために、ビット線並行方向に上部拡散層分離窒化膜１７を配置している。
【００３４】
以上の構成により、ワード線がハイレベルになると、対応する行に配置されたメモリセルトランジスタがオンし、ビット線２７がキャパシタ２３を介して共通ノードである下部拡散層９に接続される。これにより、ビット線２７を介してキャパシタ２３の読み書きを行えるようになる。
【００３５】
この例では、シリコンピラーの形状が上面からみて矩形となっており、幅の狭いビット線並行方向では、上部拡散層１６の第１部分１４の幅も狭くなっている。この時、上部拡散層分離窒化膜１７に丁度接する程度の成長量で第２部分１５を成長させると、図２３（Ｂ）の断面方向の幅は狭くなってしまう。キャパシタ２３は容量値を増やすためにキャパシタ直径を大きくすることが望ましく、そのためにキャパシタ直径Ｆがビット線並行方向のピラー長さＣ’よりも大きくなることがある。この時、ビット線並行方向の第２部分の幅が狭いと、ピラー上部拡散層１６によってゲートショートが十分に防止されない。本実施例では、間隔の狭いワード線並行方向にピラー上部拡散層１６同士を分離する上部拡散層分離窒化膜１７を設け、間隔の広いビット線並行方向ピラー上部拡散層１６の幅を可能な限り拡張することで、キャパシタ直径Ｆを大きくしてもゲートショートが十分に防止できる。
【００３６】
製造方法を図２４から図２６を用いて説明する。図２４は、等方性選択エピタキシャル成長を行ったところである。等方性選択エピタキシャル層１５Ａの成長量は｛１１０｝面の＜１１０＞方向への成長がサイドウォール窒化膜１３の膜厚Ｄと等しくなる量とする。
【００３７】
次に図２５に示すように、上部拡散層分離窒化膜１７を形成する。プラズマ窒化膜成長とパターニングによって形成する。この上部拡散層分離窒化膜１７は、隣り合う等方性エピタキシャル成長のパターン同士がショートすることを防止する機能を持つ。図２５（Ｂ）では、隣り合うメモリセルチャネルピラー間の間隔が広いため、形成していない。
【００３８】
次に図２６に示すように、等方性選択エピタキシャル成長をさらに行う。等方性選択エピタキシャル層１５の成長量は｛１１０｝面の＜１１０＞方向への成長量の総量がサイドウォール窒化膜１３の膜厚Ｄとゲート電極１１の膜厚Ｅの合計以下となるようにするが、ワード線並行方向とビット線並行方向の成長量（成長長さ）を比較すると、ワード線並行方向の成長量Ｇ１は上部拡散層分離窒化膜１７の側面までとなるのに対し、ビット線並行方法の成長量Ｇ２はＧ１より多くなり、ゲートショートを防止しつつ、直径Ｆの大きなキャパシタの接続が可能となる。本発明では、本例に示すように、特に隣接するトランジスタ間でゲート電極同士が接続されてワード線を構成するメモリセルトランジスタなどに縦型トランジスタを適用する場合に有効である。
【００３９】
なお、以上の例では、第２の拡散層となる上部拡散層をシリコンピラー上にエピタキシャル成長で第１部分と第２部分とを形成しているが、これに限定されず、上部拡散層の第１部分を半導体ピラーにイオン注入により形成し、この第１部分の上に等方性選択エピタキシャル成長により第２部分を形成しても良い。その場合は、図１４に示す開口部１２Ａをより深く形成し、シリコンピラー上部のサイドウォール１３の高さを低くするか、あるいはシリコンピラー上部まで掘り下げてサイドウォールを形成せずに第２部分を横方向に成長させても良い。当然ながら、このような場合にはゲート電極の上端はより低くする事で、ゲート電極と第２部分が分離される。
【符号の説明】
【００４０】
１・・・シリコン基板
１Ａ・・・活性領域
２・・・ＳＴＩ
３・・・酸化膜
４・・・マスク窒化膜
５・・・チャネルシリコンピラー
６・・・ゲート電極給電シリコンピラー
７・・・サイドウォール窒化膜
８・・・酸化膜
９・・・第１の拡散層（下部拡散層）
１０・・・ゲート絶縁膜
１１・・・ゲート電極
１２・・・第１層間酸化膜
１２Ａ・・・開口部（酸化膜エッチング部）
１３・・・サイドウォール窒化膜
１４・・・上部拡散層の第１部分（低部）
１５・・・上部拡散層の第２部分（高部）
１５Ａ，１５Ｂ・・・等方性選択エピタキシャル成長層
１６・・・第２の拡散層（上部拡散層）
１７・・・上部拡散層分離窒化膜
１８・・・第２層間絶縁膜
１９・・・下部拡散層コンタクト
２０・・・ゲートコンタクト
２１・・・上部拡散層コンタクト
２２・・・配線
２３・・・キャパシタ
２４・・・下部電極
２５・・・絶縁膜
２６・・・上部電極
２７・・・ビット線
２８・・・メモリセルチャネルピラー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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