(57)【要約】【課題】コストダウンおよび製造効率の向上の実現が可能であって、撮像画像の画像品質を向上させる。【解決手段】画素分離部ＰＳの形成においては、第１画素分離部ＰＳ１の他に、この第１画素分離部ＰＳ１と異なる位置にて複数の画素Ｐを間に挟む部分に、第２画素分離部ＰＳ２を形成する。第２画素分離部ＰＳ２の形成においては、トレンチＴＲの形成後、薄膜化におけるＣＭＰ処理において、基板１０１よりも研磨されにくい導電性材料を、トレンチＴＲの内部に導電材料を埋め込む。そして、薄膜化の実施においては、基板１０１の裏面についてＣＭＰ処理を実施し、そのＣＭＰ処理のＣＭＰストッパーとして、上記の第２画素分離部ＰＳ２を用いる。【選択図】図１３
2011082253.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む画素が複数配列される半導体基板に画素分離部を形成する画素分離部形成工程と、
前記半導体基板についてＣＭＰ処理を実施することによって、前記半導体基板を研磨して薄膜化する薄膜化工程と
を具備し、
前記画素分離部形成工程は、
前記半導体基板の表面において前記画素分離部を形成する領域のうち、複数の画素を間に挟む部分に不純物をイオン注入することによって、第１画素分離部を形成する第１画素分離部形成ステップと、
前記半導体基板の表面において前記画素分離部を形成する領域のうち、前記第１画素分離部と異なる位置にて複数の画素を間に挟む部分に、トレンチを形成後、前記薄膜化工程におけるＣＭＰ処理において前記半導体基板よりも研磨されにくい導電性材料を、当該トレンチの内部に埋め込むことによって、第２画素分離部を形成する第２画素分離部形成ステップと
を有し、
前記薄膜化工程では、前記半導体基板の裏面について前記ＣＭＰ処理を実施し、当該ＣＭＰ処理のＣＭＰストッパーとして前記第２画素分離部が用いられる、
固体撮像装置の製造方法。
【請求項２】
前記画素分離部形成工程では、前記複数の画素が第１方向と前記第１方向と直交する第２方向とのそれぞれに配列される前記半導体基板の面において、前記画素分離部が、前記第１方向に並ぶ複数の画素の間、および、前記第２方向に並ぶ複数の画素の間に介在するように、当該画素分離部を形成する、
請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記第１画素分離部形成ステップにおいては、前記複数の画素の一部であって前記第１方向と前記第２方向とのそれぞれに複数の画素が並ぶ第１の画素配列領域を区画するように、前記第１画素分離部を形成し、
前記第２画素分離部形成ステップにおいては、前記第１の画素配列領域と異なる領域であって、前記複数の画素の一部であり、前記第１方向と前記第２方向とのそれぞれに複数の画素が並ぶ第２の画素配列領域を区画するように、前記第２画素分離部を形成する、
請求項２に記載の固体撮像装置の製造方法。
【請求項４】
前記光電変換部から信号電荷が読み出されるフローティングディフュージョンを形成するフローティングディフュージョン形成工程
を具備し、
前記フローティングディフュージョン形成工程では、前記第１画素分離部に前記フローティングディフュージョンを形成する、
請求項３に記載の固体撮像装置の製造方法。
【請求項５】
前記第１画素分離部形成ステップにおいては、前記第１画素分離部が前記第１方向に延在する部分と、前記第２方向に延在する部分とを含むように、前記第１画素分離部を形成し、
前記フローティングディフュージョン形成工程においては、前記第１画素分離部において前記第１方向に延在する部分と前記第２方向に延在する部分とが交差する部分に、前記フローティングディフュージョンを形成する、
請求項４に記載の固体撮像装置の製造方法。
【請求項６】
前記画素分離部形成工程は、
前記半導体基板の表面において前記第２の画素配列領域の周辺部分であって、前記第２画素分離部を形成する部分との間に、不純物拡散領域を形成する不純物拡散領域形成ステップ
をさらに含む、
請求項３から５のいずれかに記載の固体撮像装置の製造方法。
【請求項７】
光電変換素子を含む画素が複数配列された半導体基板に形成された画素分離部
を具備し、
前記画素分離部は、
前記半導体基板の表面において前記画素分離部を設ける領域のうち、複数の画素を間に挟む部分に不純物がイオン注入されて形成された第１画素分離部と、
前記半導体基板の表面において前記画素分離部を設ける領域のうち、前記第１画素分離部と異なる位置にて複数の画素を間に挟む部分に形成されたトレンチの内部に導電性材料が埋め込まれて形成された第２画素分離部と
を有する、
固体撮像装置。
【請求項８】
光電変換素子を含む画素が複数配列された半導体基板に形成された画素分離部
を具備し、
前記画素分離部は、
前記半導体基板の表面において前記画素分離部を設ける領域のうち、複数の画素を間に挟む部分に不純物がイオン注入されて形成された第１画素分離部と、
前記半導体基板の表面において前記画素分離部を設ける領域のうち、前記第１画素分離部と異なる位置にて複数の画素を間に挟む部分に形成されたトレンチの内部に導電性材料が埋め込まれて形成された第２画素分離部と
を有する、
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、および、その製造方法、電子機器に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、カメラ搭載型携帯電話などの電子機器は、固体撮像装置を含む。
【０００３】
固体撮像装置においては、複数の画素が形成されている撮像領域が、半導体基板に設けられている。複数の画素のそれぞれには、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
【０００４】
固体撮像装置としては、たとえば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｃｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサが用いられている。
【０００５】
固体撮像装置のうち、ＣＭＯＳ型イメージセンサは、光電変換部のほかに、複数のトランジスタを含むように、画素が構成されている。複数のトランジスタは、光電変換部にて生成された信号電荷を読み出して、信号線へ電気信号として出力するように、複数のトランジスタが画素トランジスタとして構成されている。たとえば、転送トランジスタ，リセットトランジスタ，増幅トランジスタ，選択トランジスタの４つのトランジスタを、画素トランジスタとして、半導体基板の表面に設けている。そして、画素トランジスタを構成する複数のトランジスタに電気的に接続する配線が、半導体基板の表面に設けられている。
【０００６】
ＣＭＯＳ型イメージセンサは、半導体基板において配線や画素トランジスタが形成された表面側から入射する光を、光電変換部が受光する「表面照射型」が、一般的である。しかし、「表面照射型」の場合には、光電変換部へ入射する経路に、配線が、複数の層で存在しているため、その多層の配線に起因して光の利用効率が低下し、感度の低下が生ずる場合がある。このため、半導体基板において、配線や画素トランジスタを設けた表面側に対して反対側の裏面側から入射する光を受光する「裏面照射型」が提案されている（たとえば、特許文献１参照）。
【０００７】
ＣＭＯＳ型イメージセンサにおいては、小型化および高精細化が要求されている。このため、ＣＭＯＳ型イメージセンサでは、画素サイズの縮小化のために、複数の光電変換部が、上記の画素トランジスタを共有するように、画素を構成することが提案されている。たとえば、２つ、または、４つの光電変換部が、１つの画素トランジスタ群を共有する技術が提案されている（たとえば、特許文献２〜４参照）。
【０００８】
上記においては、複数の画素間を分離するように画素分離部が基板に設けられている。たとえば、ＳＴＩが画素分離部として半導体基板に設けられている。この他に、ｐウェルなどの不純物拡散領域が画素分離部として半導体基板に設けられている（たとえば、特許文献５〜６参照）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−３１７８５号公報
【特許文献２】特開２００４−１７２９５０号公報
【特許文献３】特開２００６−１５７９５３号公報
【特許文献４】特開２００６−５４２７６号公報
【特許文献５】特開２００６−９３３１９号公報
【特許文献６】特開２００７−５３２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記の裏面照射型のＣＭＯＳ型イメージセンサにおいては、裏面側から光を光電変換部へ入射させるために、数百μｍ厚の半導体基板を、たとえば、１０μｍ厚まで薄膜化している。この薄膜化によって、膜厚にバラツキが生じた場合には、光の入射強度について、バラツキが発生する。このため、ＳＯＩ基板を用いて、裏面照射型のＣＭＯＳ型イメージセンサを製造することで、この膜厚のバラツキの発生を防止している。
【００１１】
図１９，図２０は、裏面照射型のＣＭＯＳ型イメージセンサを形成する工程を示す断面図である。図１９，図２０に示すように、（Ａ）〜（Ｄ）の各工程を、順次、経て、裏面照射型のＣＭＯＳ型イメージセンサを製造する。
【００１２】
まず、図１９（Ａ）に示すように、ＳＯＩ基板１０１Ｊを準備する。具体的には、シリコン基板ＫＢ上に、シリコン酸化膜ＢＯＸを介して、薄膜のシリコン層ＡＳが設けられたＳＯＩ基板１０１Jを準備する。
【００１３】
つぎに、図１９（Ｂ）に示すように、ＳＯＩ基板１０１Jのシリコン層ＡＳに、ｐ型不純物拡散領域ＰＷと、フォトダイオード２１Ｊと、ｐ型ウェルである画素分離部ＰＳＪ，ｎ型のフローティングディフュージョンＦＤを形成する。
【００１４】
ここでは、シリコン層ＡＳに不純物をイオン注入することで、各部を形成する。そして、シリコン層ＡＳ上に、転送トランジスタなどの画素トランジスタ（図示なし）を形成後、配線ＨＴが層間絶縁膜ＳＺ中に設けられた多層配線層ＨＳを形成する。
【００１５】
つぎに、図２０（Ｃ）に示すように、多層配線層ＨＳ上に、支持基板ＳＫを貼り合わせる。
【００１６】
つぎに、図２０（Ｄ）に示すように、ＳＯＩ基板１０１Jのシリコン基板ＫＢを除去する。
【００１７】
ここでは、ＳＯＩ基板１０１Jを反転し、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ））処理などの薄膜化処理を実施することで、シリコン基板ＫＢを除去する。このとき、ＳＯＩ基板１０１Ｊのシリコン酸化膜ＢＯＸが、このＣＭＰ処理の終端検知のためのＣＭＰストッパー膜として機能する。
【００１８】
そして、シリコン酸化膜ＢＯＸについてウェットエッチング処理を実施して、シリコン酸化膜ＢＯＸを除去することで、シリコン層ＡＳの裏面側を露出させる。その後、シリコン層ＡＳの裏面側において、ｐ型不純物拡散領域ＰＷが露出するまで、シリコン層ＡＳの一部を除去する。そして、そのシリコン層ＡＳの面に、パッシベーション膜（図示なし）、カラーフィルタ（図示なし）、オンチップレンズ（図示なし）を設ける。このようにすることで、裏面照射型のＣＭＯＳ型イメージセンサを完成させる。
【００１９】
上記のように、ＳＯＩ基板１０１Ｊを用いた場合には、上記の薄膜化処理においてシリコン酸化膜ＢＯＸがストッパーとして機能するため、膜厚のバラツキの発生が防止できる。
【００２０】
しかしながら、ＳＯＩ基板１０１Ｊを用いた場合には、ＳＯＩ基板１０１Ｊが高価であるため、製造コストが上がる不具合が生じる。これに対して、ＳＯＩ基板１０１Ｊを用いない場合には、薄膜化において膜厚のバラツキの発生を防止することが、困難な場合がある。
【００２１】
この他に、上記のように、シリコン層ＡＳに不純物をイオン注入することで画素分離部ＰＳＪを設ける場合には、画素サイズの更なる微細化を実現するために、高密度で深い位置まで形成する必要がある。この場合には、イオン注入時にマスクとして用いるレジストパターンを、微細なパターン形状であって厚い膜厚で形成する必要性が生じる。このため、レジストパターンがストレスによって倒れる等の不具合が生じる場合があるので、高い製造効率で、製造を実施することが困難な場合がある。
【００２２】
以上のように、固体撮像装置においては、コストダウンおよび製造効率の向上の実現が困難な場合があり、これに起因して、撮像画像の画像品質を向上させることが困難な場合がある。
【００２３】
したがって、本発明は、コストダウンおよび製造効率の向上の実現が可能であって、撮像画像の画像品質を向上させることが可能な、固体撮像装置、電子機器、および、固体撮像装置の製造方法、電子機器を提供する。
【課題を解決するための手段】
【００２４】
本発明の「固体撮像装置の製造方法」は、光電変換素子を含む画素が複数配列される半導体基板に画素分離部を形成する画素分離部形成工程と、前記半導体基板についてＣＭＰ処理を実施することによって、前記半導体基板を研磨して薄膜化する薄膜化工程とを具備し、前記画素分離部形成工程は、前記半導体基板の表面において前記画素分離部を形成する領域のうち、複数の画素を間に挟む部分に不純物をイオン注入することによって、第１画素分離部を形成する第１画素分離部形成ステップと、前記半導体基板の表面において前記画素分離部を形成する領域のうち、前記第１画素分離部と異なる位置にて複数の画素を間に挟む部分に、トレンチを形成後、前記薄膜化工程におけるＣＭＰ処理において前記半導体基板よりも研磨されにくい導電性材料を、当該トレンチの内部に埋め込むことによって、第２画素分離部を形成する第２画素分離部形成ステップとを有し、前記薄膜化工程では、前記半導体基板の裏面について前記ＣＭＰ処理を実施し、当該ＣＭＰ処理のＣＭＰストッパーとして前記第２画素分離部が用いられる。
【００２５】
本発明の固体撮像装置は、光電変換素子を含む画素が複数配列された半導体基板に形成された画素分離部を具備し、前記画素分離部は、前記半導体基板の表面において前記画素分離部を設ける領域のうち、複数の画素を間に挟む部分に不純物がイオン注入されて形成された第１画素分離部と、前記半導体基板の表面において前記画素分離部を設ける領域のうち、前記第１画素分離部と異なる位置にて複数の画素を間に挟む部分に形成されたトレンチの内部に導電性材料が埋め込まれて形成された第２画素分離部とを有する。
【００２６】
本発明の電子機器は、光電変換素子を含む画素が複数配列された半導体基板に形成された画素分離部を具備し、前記画素分離部は、前記半導体基板の表面において前記画素分離部を設ける領域のうち、複数の画素を間に挟む部分に不純物がイオン注入されて形成された第１画素分離部と、前記半導体基板の表面において前記画素分離部を設ける領域のうち、前記第１画素分離部と異なる位置にて複数の画素を間に挟む部分に形成されたトレンチの内部に導電性材料が埋め込まれて形成された第２画素分離部とを有する。
【００２７】
本発明においては、光電変換素子を含む画素が複数配列される半導体基板に、画素分離部を形成する。また、その半導体基板についてＣＭＰ処理を実施することによって、半導体基板を研磨して薄膜化する。上記の画素分離部の形成においては、半導体基板の表面において画素分離部を形成する領域のうち、複数の画素を間に挟む部分に不純物をイオン注入することによって、第１画素分離部を形成する。そして、その半導体基板の表面において画素分離部を形成する領域のうち、第１画素分離部と異なる位置にて複数の画素を間に挟む部分に、第２画素分離部を形成する。第２画素分離部の形成では、半導体基板の表面において第２画素分離部を形成する部分にトレンチを形成後、薄膜化におけるＣＭＰ処理において半導体基板よりも研磨されにくい導電性材料を、そのトレンチの内部に埋め込む。そして、上記の薄膜化においては、半導体基板の裏面についてＣＭＰ処理を実施し、そのＣＭＰ処理のＣＭＰストッパーとして、上記の第２画素分離部を用いる。
【発明の効果】
【００２８】
本発明によれば、コストダウンおよび製造効率の向上の実現が可能であって、撮像画像の画像品質を向上させることが可能な、固体撮像装置、電子機器、および、その製造方法を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【図２】図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す図である。
【図３】図３は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【図４】図４は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【図５】図５は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【図６】図６は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図７】図７は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図８】図８は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図９】図９は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図１０】図１０は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図１１】図１１は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図１２】図１２は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図１３】図１３は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図１４】図１４は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。
【図１５】図１５は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。
【図１６】図１６は、本発明にかかる実施形態２において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。
【図１７】図１７は、本発明にかかる実施形態２において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。
【図１８】図１８は、本発明にかかる実施形態２において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。
【図１９】図１９は、裏面照射型のＣＭＯＳ型イメージセンサを形成する工程を示す断面図である。
【図２０】図２０は、裏面照射型のＣＭＯＳ型イメージセンサを形成する工程を示す断面図である。
【発明を実施するための形態】
【００３０】
以下に、本発明の実施形態について、図面を参照して説明する。
【００３１】
なお、説明は、下記の順序で行う。
１．実施形態１
２．実施形態２
３．その他
【００３２】
＜１．実施形態１＞
（Ａ）装置構成
（Ａ−１）カメラの要部構成
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【００３３】
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、制御部４３と、信号処理回路４４とを有する。各部について、順次、説明する。
【００３４】
固体撮像装置１は、光学系４２を介して入射する光（被写体像）Ｈを撮像面Ｐｓで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、制御部４３から出力される制御信号に基づいて駆動する。具体的には、信号電荷を読み出して、ローデータとして出力する。
【００３５】
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射する被写体像による光Ｈを、固体撮像装置１の撮像面Ｐｓへ集光するように配置されている。
【００３６】
制御部４３は、各種の制御信号を固体撮像装置１と信号処理回路４４とに出力し、固体撮像装置１と信号処理回路４４とを制御して駆動させる。
【００３７】
信号処理回路４４は、固体撮像装置１から出力されたローデータについて信号処理を実施することによって、被写体像についてデジタル画像を生成するように構成されている。
【００３８】
（Ａ−２）固体撮像装置の要部構成
固体撮像装置１の全体構成について説明する。
【００３９】
図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す図である。
【００４０】
本実施形態の固体撮像装置１は、ＣＭＯＳ型イメージセンサであり、図２に示すように、基板１０１を含む。この基板１０１は、たとえば、シリコンからなる半導体基板であり、図２に示すように、基板１０１の面においては、撮像領域ＰＡと、周辺領域ＳＡとが設けられている。
【００４１】
撮像領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに、配置されている。つまり、画素Ｐがマトリクス状に並んでいる。そして、撮像領域ＰＡにおいては、その中心が、図１に示した光学系４２の光軸に対応するように配置されている。なお、撮像領域ＰＡは、図１に示した撮像面Ｐｓに相当する。
【００４２】
撮像領域ＰＡにおいて、画素Ｐは、入射光を受光して信号電荷を生成する。そして、その生成した信号電荷が画素トランジスタによって読み出されて出力される。画素Ｐの詳細な構成について後述する。
【００４３】
周辺領域ＳＡは、図２に示すように、撮像領域ＰＡの周囲に位置している。そして、この周辺領域ＳＡにおいては、周辺回路が設けられている。
【００４４】
具体的には、図２に示すように、垂直駆動回路１３と、カラム回路１４と、水平駆動回路１５と、外部出力回路１７と、タイミングジェネレータ（ＴＧ）１８と、シャッター駆動回路１９とが、周辺回路として設けられている。
【００４５】
垂直駆動回路１３は、図２に示すように、周辺領域ＳＡにおいて、撮像領域ＰＡの側部に設けられており、撮像領域ＰＡの画素Ｐを行単位で選択して駆動させるように構成されている。
【００４６】
カラム回路１４は、図２に示すように、周辺領域ＳＡにおいて、撮像領域ＰＡの下端部に設けられており、列単位で画素Ｐから出力される信号について信号処理を実施する。ここでは、カラム回路１４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
【００４７】
水平駆動回路１５は、図２に示すように、カラム回路１４に電気的に接続されている。水平駆動回路１５は、たとえば、シフトレジスタを含み、カラム回路１４にて画素Ｐの列ごとに保持されている信号を、順次、外部出力回路１７へ出力させる。
【００４８】
外部出力回路１７は、図２に示すように、カラム回路１４に電気的に接続されており、カラム回路１４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路１７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路１７ａとＡＤＣ回路１７ｂとを含む。外部出力回路１７においては、ＡＧＣ回路１７ａが信号にゲインをかけた後に、ＡＤＣ回路１７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
【００４９】
タイミングジェネレータ１８は、図２に示すように、垂直駆動回路１３、カラム回路１４、水平駆動回路１５，外部出力回路１７，シャッター駆動回路１９のそれぞれに電気的に接続されている。タイミングジェネレータ１８は、各種のタイミング信号を生成し、垂直駆動回路１３、カラム回路１４、水平駆動回路１５，外部出力回路１７，シャッター駆動回路１９に出力することで、各部について駆動制御を行う。
【００５０】
シャッター駆動回路１９は、画素Ｐを行単位で選択して、画素Ｐにおける露光時間を調整するように構成されている。
【００５１】
（Ａ−３）固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置１の詳細内容について説明する。
【００５２】
図３〜図５は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【００５３】
ここで、図３は、撮像領域ＰＡの要部を模式的に示す上面図である。図４は、撮像領域ＰＡの要部を模式的に示す断面図である。図５は、撮像領域ＰＡに設けられた画素Ｐの回路構成を示している。図３においては、図４における基板１０１の部分を示している。また、図４においては、図３のＡ１−Ａ２部分を示している。
【００５４】
図３〜図５に示すように、固体撮像装置１は、フォトダイオード２１と、画素トランジスタＰＴｒと、画素分離部ＰＳと、多層配線層ＨＳとを含む。ここでは、画素分離部ＰＳは、図３，図４に示すように、第１画素分離部ＰＳ１と第２画素分離部ＰＳ２とを含む。また、画素トランジスタＰＴｒは、図５に示すように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含む。
【００５５】
本実施形態の固体撮像装置１は、いわゆる「裏面照射型」であって、基板１０１において、多層配線層ＨＳ側の上面（表面）に対して反対側の下面（裏面）の側から入射する光Ｈを、フォトダイオード２１で受光するように構成されている。具体的には、基板１０１の厚みが、たとえば、２〜１０μｍになるように薄膜化されており、これにより、裏面側からの光をフォトダイオード２１で受光可能にしている。
【００５６】
固体撮像装置を構成する各部の詳細について、順次、説明する。
【００５７】
（Ａ−３−１）フォトダイオード２１について
固体撮像装置１において、フォトダイオード２１は、図３に示すように、複数の画素Ｐのそれぞれに対応して、複数が配置されている。複数のフォトダイオード２１は、撮像面（ｘｙ面）において、水平方向ｘと、この水平方向ｘに対して直交する垂直方向ｙとのそれぞれに並んで設けられている。各フォトダイオード２１は、水平方向ｘおよび垂直方向ｙのそれぞれにおいて、同様な形状であって、等間隔で並ぶように設けられている。ここでは、各フォトダイオード２１は、撮像面（ｘｙ面）において、格子状に形成された画素分離部ＰＳによって区画された単位画素領域のそれぞれに形成されている。
【００５８】
また、図４に示すように、フォトダイオード２１は、埋め込み型であって、シリコン半導体である基板１０１の内部に形成されており、入射光（被写体像）を受光し光電変換することによって信号電荷を生成して蓄積するように構成されている。具体的には、フォトダイオード２１は、基板１０１内において、ｐ型不純物拡散領域ＰＷの上方に、ｎ型の電荷蓄積領域（図示なし）と、浅いｐ型不純物拡散領域（図示なし）とが形成されることで構成される。
【００５９】
そして、図５に示すように、各フォトダイオード２１においては、画素トランジスタＰＴｒによって、蓄積した信号電荷が読み出されるように構成されている。
【００６０】
本実施形態においては、図５に示すように、各フォトダイオード２１は、画素トランジスタＰＴｒを構成する転送トランジスタ２２が設けられており、信号電荷が、転送トランジスタ２２によってフローティングディフュージョンＦＤへ転送される。ここでは、図５に示すように、４つのフォトダイオード２１（２１＿１，２１＿２，２１＿３，２１＿４）に対応して、４つの転送トランジスタ２２（２２＿１，２２＿２，２２＿３，２２＿４）が一対で設けられている。
【００６１】
そして、図５に示すように、複数のフォトダイオード２１が、１つのフローティングディフュージョンＦＤを共有するように構成されている。ここでは、４つのフォトダイオード２１（２１＿１と２１＿２、２１＿３，２１＿４）が、１つのフローティングディフュージョンＦＤに対して設けられている。
【００６２】
そして、図５に示すように、その複数のフォトダイオード２１からなる組で、画素トランジスタＰＴｒを構成する増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とを共有するように設けられている。ここでは、４つのフォトダイオード２１（２１＿１，２１＿２，２１＿３，２１＿４）からなる１組に対して、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とのそれぞれが１つずつ設けられている。
【００６３】
（Ａ−３−２）画素トランジスタＰＴｒについて
固体撮像装置１において、画素トランジスタＰＴｒは、図３，図４では、図示を省略しているが、図４に示す基板１０１の表面に設けられており、多層配線層ＨＳによって被覆されている。
【００６４】
画素トランジスタＰＴｒにおいて、転送トランジスタ２２は、図５に示すように、フォトダイオード２１にて生成された信号電荷を、フローティングディフュージョンＦＤへ読み出すように構成されている。
【００６５】
具体的には、図５に示すように、転送トランジスタ２２は、転送線２６からゲートに転送信号が与えられることによって、フォトダイオード２１において蓄積された信号電荷を、フローティングディフュージョンＦＤに出力信号として転送する。
【００６６】
本実施形態においては、転送トランジスタ２２のそれぞれは、図５に示すように、フォトダイオード２１のそれぞれに対応して設けられている。具体的には、４つの転送トランジスタ２２＿１，２２＿２２，２＿３，２２＿４が、４つのフォトダイオード２１＿１，２１＿２，２１＿３，２１＿４のそれぞれに設けられている。
【００６７】
図３，図４では図示を省略しているが、各転送トランジスタ２２は、転送ゲートが基板１０１の表面において、フォトダイオード２１とフローティングディフュージョンＦＤとの間に介在するように設けられている。たとえば、４つの転送トランジスタ２２の各転送ゲートが、１つのフローティングディフュージョンＦＤを囲うように設けられている。
【００６８】
画素トランジスタＰＴｒにおいて、増幅トランジスタ２３は、図５に示すように、転送トランジスタ２２から出力された電気信号を増幅して出力するように構成されている。
【００６９】
具体的には、増幅トランジスタ２３は、ゲートが、フローティングディフュージョンＦＤに接続されている。そして、増幅トランジスタ２３は、一方の端子が選択トランジスタ２４に接続され、他方の端子が垂直信号線２７に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、定電流源（図示なし）から定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、フローティングディフュージョンＦＤから出力された出力信号が増幅される。
【００７０】
本実施形態では、増幅トランジスタ２３は、図５に示すように、４つのフォトダイオード２１（２１＿１，２１＿２，２１＿３，２１＿４）からなる１組に対して１つ設けられている。
【００７１】
画素トランジスタＰＴｒにおいて、選択トランジスタ２４は、図５に示すように、選択信号が入力された際に、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。
【００７２】
具体的には、選択トランジスタ２４は、図５に示すように、選択信号が供給されるアドレス線２８にゲートが接続されている。選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号が、垂直信号線２７に出力される。
【００７３】
本実施形態では、選択トランジスタ２４は、図５に示すように、４つのフォトダイオード２１（２１＿１，２１＿２，２１＿３，２１＿４）からなる１組に対して１つ設けられている。
【００７４】
画素トランジスタＰＴｒにおいて、リセットトランジスタ２５は、図５に示すように、増幅トランジスタ２３のゲート電位をリセットするように構成されている。
【００７５】
具体的には、リセットトランジスタ２５は、図５に示すように、リセット信号が供給されるリセット線２９にゲートが接続されている。また、リセットトランジスタ２５は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースがフローティングディフュージョンＦＤに接続されている。そして、リセットトランジスタ２５は、リセット線２９からリセット信号がゲートに供給された際に、フローティングディフュージョンＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電位にリセットする。
【００７６】
本実施形態では、リセットトランジスタ２５は、図５に示すように、４つのフォトダイオード２１（２１＿１，２１＿２，２１＿３，２１＿４）からなる１組に対して１つ設けられている。
【００７７】
（Ａ−３−３）画素分離部ＰＳについて
固体撮像装置１において、画素分離部ＰＳは、図３に示すように、水平方向ｘに並ぶ複数の画素Ｐの間、および、垂直方向に並ぶ複数の画素Ｐの間に介在しており、各画素Ｐを分離するように構成されている。
【００７８】
ここでは、画素分離部ＰＳは、図４に示すように、基板１０１の表面から深さ方向へ形成されており、各画素Ｐのフォトダイオード２１の間を分離するように設けられている。
【００７９】
本実施形態においては、図３および図４に示すように、画素分離部ＰＳとして、第１画素分離部ＰＳ１と第２画素分離部ＰＳ２とのそれぞれが形成されている。
【００８０】
画素分離部ＰＳにおいて、第１画素分離部ＰＳ１は、図３に示すように、撮像面（ｘｙ面）の水平方向ｘと垂直方向ｙとのそれぞれにおいて、２つの画素Ｐが並ぶ第１の画素配列領域Ｐ１を区画するように格子状に形成されている。
【００８１】
具体的には、図３に示すように、第１画素分離部ＰＳ１は、水平方向ｘに延在する部分を含んでおり、この水平方向ｘに延在する部分は、複数が、垂直方向ｙにおいて、２つの画素Ｐを挟むように形成されている。また、第１画素分離部ＰＳ１は、垂直方向ｙに延在する部分を含んでおり、この垂直方向ｙに延在する部分は、複数が、水平方向ｘにおいて、２つの画素Ｐを挟むように形成されている。つまり、第１画素分離部ＰＳ１は、水平方向ｘに延在する部分と、垂直方向ｙに延在する部分とのそれぞれが、２画素ピッチで、各方向に並ぶように形成されている。
【００８２】
本実施形態においては、第１画素分離部ＰＳ１は、ｐウェルであって、図４に示すように、シリコン半導体である基板１０１にｐ型の不純物をイオン注入することによって、基板１０１の表面から深さ方向に形成されている。
【００８３】
この第１画素分離部ＰＳ１では、図３および図４に示すように、水平方向ｘに延在する部分と、垂直方向ｙに延在する部分とが交差する部分に、フローティングディフュージョンＦＤが設けられている。図４に示すように、フローティングディフュージョンＦＤは、第１画素分離部ＰＳ１において、基板１０１の表面の上側部分に形成されている。たとえば、フローティングディフュージョンＦＤは、第１画素分離部ＰＳ１にｎ型の不純物をイオン注入することによって形成される。
【００８４】
画素分離部ＰＳにおいて、第２画素分離部ＰＳ２は、図３に示すように、撮像面（ｘｙ面）にて水平方向ｘと垂直方向ｙとのそれぞれに２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を区画するように形成されている。
【００８５】
具体的には、図３に示すように、第２画素分離部ＰＳ２は、水平方向ｘに延在する部分を含んでおり、この水平方向ｘに延在する部分は、複数が、垂直方向ｙにおいて、２つの画素Ｐを挟むように形成されている。また、第２画素分離部ＰＳ２は、垂直方向ｙに延在する部分を含んでおり、この垂直方向ｙに延在する部分は、複数が、水平方向ｘにおいて、２つの画素Ｐを挟むように形成されている。つまり、第２画素分離部ＰＳ２は、水平方向ｘに延在する部分と、垂直方向ｙに延在する部分とのそれぞれが、２画素ピッチで、各方向に並ぶように形成されている。
【００８６】
そして、第２画素分離部ＰＳ２は、撮像面（ｘｙ面）において、第１の画素配列領域Ｐ１に対して、水平方向ｘと垂直方向ｙとのそれぞれに、一つの画素Ｐの幅（一画素ピッチ）分、シフトした第２の画素配列領域Ｐ２を区画するように形成されている。
【００８７】
このように、第２画素分離部ＰＳ２にて水平方向ｘに延在する部分は、垂直方向ｙにおいて、第１画素分離部ＰＳ１にて水平方向ｘに延在する部分が間に介在するように、複数が並んでいる。そして、第２画素分離部ＰＳ２にて垂直方向ｙに延在する部分は、水平方向ｘにおいて、第１画素分離部ＰＳ１にて垂直方向ｙに延在する部分が間に介在するように、複数が並んでいる。
【００８８】
また、第２画素分離部ＰＳ２は、図４に示すように、基板１０１の表面から深さ方向に貫通している。
【００８９】
この第２画素分離部ＰＳ２は、第１画素分離部ＰＳ１と異なり、導電性材料を用いて形成されている。つまり、第２画素分離部ＰＳ２は、貫通電極として形成されている。
【００９０】
具体的には、第２画素分離部ＰＳは、第１金属層ＫＤ１と第２金属層ＫＤ２とを含む。
【００９１】
第２画素分離部ＰＳにおいて、第１金属層ＫＤ１は、図３に示すように、第２の画素配列領域Ｐ２の周辺を囲うように設けられている。そして、第１金属層ＫＤ１は、図４に示すように、基板１０１の内部において、第２金属層ＫＤ２を覆っている。
【００９２】
第２画素分離部ＰＳにおいて、第２金属層ＫＤ２は、図３に示すように、第２の画素配列領域Ｐ２の周辺において、第１金属層ＫＤ１の間に介在するように設けられている。そして、第２金属層ＫＤ２は、図４に示すように、基板１０１の内部において、第１金属層ＫＤ１によって覆われている。
【００９３】
上記において、第１金属層ＫＤ１は、いわゆるバリアメタル層であって、たとえば、銅で形成された第２金属層ＫＤ２が、基板１０１に拡散することを防止している。
【００９４】
（Ａ−３−４）多層配線層ＨＳについて
固体撮像装置１において、多層配線層ＨＳは、図４に示すように、基板１０１の表面に設けられている。多層配線層ＨＳは、配線ＨＴと層間絶縁膜ＳＺとを含む。配線ＨＴは、層間絶縁膜ＳＺの内部に設けられており、画素トランジスタＰＴｒに電気的に接続されている。つまり、各配線ＨＴは、図５にて示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの配線として機能するように形成されている。
【００９５】
（Ａ−３−５）その他について
この他に、図示を省略しているが、基板１０１には、オンチップレンズ（図示なし）とカラーフィルタ（図示なし）等の光学部材が画素Ｐに対応して設けられている。本実施形態では、「裏面照射型」の固体撮像装置１であるため、オンチップレンズや、カラーフィルタ等の光学部材は、基板１０１の裏面側に設けられる。つまり、オンチップレンズ，カラーフィルタなどの光学部材を順次介して入射する光を、フォトダイオード２１が受光するように構成されている。
【００９６】
（Ｂ）製造方法
以下より、上記の固体撮像装置１を製造する製造方法の要部について説明する。
【００９７】
図６〜図１３は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。ここで、図６〜図１０においては、（Ａ）が、図４と同様に、断面を示しており、（Ｂ）が、図３と同様に、上面を示している。また、図１１〜図１３においては、図４と同様に、断面を示している。
【００９８】
（Ｂ−１）ｐ型不純物拡散領域ＰＷの形成
まず、図６に示すように、基板１０１にｐ型不純物拡散領域ＰＷを形成する。
【００９９】
ここでは、シリコン半導体である基板１０１にｐ型の不純物をイオン注入することによって、図６（Ａ）に示すように、基板１０１の内部に、ｐ型不純物拡散領域ＰＷを形成する。ｐ型不純物拡散領域ＰＷについては、図６（Ｂ）に示すように、基板１０１の面において、複数の各画素Ｐを形成する領域を含む全面に形成する。
【０１００】
たとえば、下記の条件によってイオン注入を実施することで、ｐ型不純物拡散領域ＰＷの形成を実施する。
・ｐ型不純物：Ｂ（ホウ素）
・不純物濃度：１×１０１２〜５×１０１２ａｔｏｍｓ／ｃｍ２
・注入エネルギー：１０００〜３０００ｅＶ
【０１０１】
（Ｂ−２）第１画素分離部ＰＳ１の形成
つぎに、図７に示すように、画素分離部ＰＳを構成する第１画素分離部ＰＳ１を基板１０１に形成する。
【０１０２】
ここでは、基板１０１にｐ型の不純物をイオン注入することによって、図７（Ａ）に示すように、基板１０１の表面から深さ方向へ、第１画素分離部ＰＳ１を形成する。第１画素分離部ＰＳ１については、図７（Ｂ）に示すように、水平方向ｘと垂直方向ｙとにおいて、２つの画素Ｐが並ぶ第１の画素配列領域Ｐ１を区画するように形成する。すなわち、第１画素分離部ＰＳが、水平方向ｘに延在する部分と、垂直方向ｙに延在する部分とを含んでおり、基板１０１の表面において格子状になるように、第１画素分離部ＰＳ１を形成する。
【０１０３】
具体的には、図７（Ａ）に示すように、基板１０１の表面において、第１画素分離部ＰＳ１を設ける面が露出するように開口が設けられたレジストパターンＰＲ１を形成する。このレジストパターンＰＲ１については、図７（Ｂ）に示すように、水平方向ｘと垂直方向ｙとにおいて、２つの画素Ｐが並ぶ第１の画素配列領域Ｐ１を被覆するように形成する。
【０１０４】
レジストパターンＰＲ１を形成する際には、フォトリソグラフィ技術を用いる。つまり、基板１０１の表面に設けたフォトレジスト膜（図示なし）についてパターン像を露光した後に現像処理を実施することで、上記のように、レジストパターンＰＲ１を形成する。
【０１０５】
たとえば、上記のレジストパターンＰＲ１については、１．２μｍ幅の画素Ｐを形成するために、下記の条件になるように形成する。
・レジスト厚：４．５μｍ
・レジストパターン幅：０．８６μｍ
・開口幅：０．３４μｍ
【０１０６】
そして、このレジストパターンＰＲ１をマスクとして、基板１０１にｐ型の不純物をイオン注入する。
【０１０７】
たとえば、下記の条件でイオン注入を実施して、第１画素分離部ＰＳ１の形成を実施する。
・ｐ型不純物：Ｂ（ホウ素）
・不純物濃度：１×１０１２〜５×１０１２ａｔｏｍｓ／ｃｍ２
・注入エネルギー：５０〜３００ｅＶ
【０１０８】
これにより、基板１０１の表面からｐ型不純物拡散領域ＰＷまでの間に、第１画素分離部ＰＳ１が形成される。
【０１０９】
この後、レジストパターンＰＲ１を除去する。
【０１１０】
（Ｂ−３）トレンチＴＲの形成
つぎに、図８に示すように、基板１０１において、画素分離部ＰＳを構成する第２画素分離部ＰＳ２を設ける部分に、トレンチＴＲを形成する。
【０１１１】
ここでは、図８（Ａ）に示すように、基板１０１において第２画素分離部ＰＳ２を形成する部分について除去することで、トレンチＴＲを形成する。このトレンチＴＲについては、図８（Ｂ）に示すように、水平方向ｘと垂直方向ｙとにおいて、２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を区画するように形成する。つまり、基板１０１の表面において格子状になるように、トレンチＴＲを形成する。
【０１１２】
具体的には、図８（Ａ）に示すように、基板１０１の表面において、第２画素分離部ＰＳ２を設ける面が露出するように開口が設けられたレジストパターンＰＲ２を形成する。つまり、図８（Ｂ）に示すように、水平方向ｘと垂直方向ｙとにおいて、２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を被覆するように、レジストパターンＰＲ２を形成する。
【０１１３】
たとえば、上記のレジストパターンＰＲ２については、下記の条件になるように形成する。
・レジスト厚：４．５μｍ
・レジストパターン幅：０．８６μｍ
・開口幅：０．３４μｍ
【０１１４】
そして、このレジストパターンＰＲ２をマスクとして、基板１０１についてエッチング処理を実施することで、トレンチＴＲを形成する。
【０１１５】
たとえば、下記の条件でエッチング処理を実施して、トレンチＴＲの形成を実施する。
・ガス流量：Ｃ５Ｆ８／Ａｒ／Ｏ２＝１５／５００／１０ｓｃｃｍ
【０１１６】
この後、レジストパターンＰＲ２を除去する。
【０１１７】
（Ｂ−４）第２画素分離部ＰＳ２の形成
つぎに、図９に示すように、基板１０１に第２画素分離部ＰＳ２を形成する。
【０１１８】
ここでは、図９（Ａ）に示すように、基板１０１に設けたトレンチＴＲに第２画素分離部ＰＳ２を形成する。第２画素分離部ＰＳ２については、図９（Ｂ）に示すように、水平方向ｘと垂直方向ｙとにおいて、２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を区画するように、格子状に形成する。
【０１１９】
この第２画素分離部ＰＳ２の形成では、後工程（図１３）にて基板１０１を薄膜化する際に実施するＣＭＰ処理において、基板１０１よりも研磨されにくい導電性材料を、トレンチＴＲの内部に埋め込む。
【０１２０】
具体的には、図９（Ａ）に示すように、基板１０１に設けたトレンチＴＲに、第１金属層ＫＤ１と第２金属層ＫＤ２とを順次設けることで、第２画素分離部ＰＳを形成する。
【０１２１】
また、図９（Ｂ）に示すように、第２の画素配列領域Ｐ２の周辺を囲うように、第１金属層ＫＤ１をトレンチＴＲの表面に設ける。そして、図９（Ｂ）に示すように、第２の画素配列領域Ｐ２の周辺において、第２金属層ＫＤ２が第１金属層ＫＤ１の間に介在するように、第２金属層ＫＤ２を設ける。ここでは、トレンチＴＲの表面を覆うように第１金属層ＫＤ１を形成後、その第１金属層ＫＤ１で覆われたトレンチＴＲを埋め込むように第２金属層ＫＤ２を形成し、その後、表面を平坦化することで、第２画素分離部ＰＳ２の形成を行う。
【０１２２】
たとえば、第１金属層ＫＤ１については、下記の条件で形成する。
・材料：タンタル（Ｔａ）
・成膜方法：スパッタリング法
・膜厚：１５〜３０ｎｍ
【０１２３】
また、たとえば、第２金属層ＫＤ２については、下記の条件で形成する。
・材料：銅（Ｃｕ）
・成膜方法：電解メッキ法
・膜厚：３〜５μｍ
【０１２４】
（Ｂ−５）フローティングディフュージョンＦＤ，フォトダイオード２１の形成
つぎに、図１０に示すように、フローティングディフュージョンＦＤ，フォトダイオード２１を、基板１０１に形成する。
【０１２５】
ここでは、図１０（Ａ）に示すように、第１画素分離部ＰＳ１の上面部分にフローティングディフュージョンＦＤを形成する。このフローティングディフュージョンＦＤについては、図１０（Ｂ）に示すように、第１画素分離部ＰＳ１にて水平方向ｘへ延在する部分と垂直方向ｙへ延在する部分とが交差する部分に形成する。たとえば、ｎ型の不純物を基板１０１へイオン注入することで、フローティングディフュージョンＦＤの形成を行う。
【０１２６】
たとえば、下記の条件によってイオン注入を実施することで、フローティングディフュージョンＦＤの形成を実施する。
・不純物：Ｐ
・不純物濃度：１×１０１３〜１×１０１６ａｔｏｍｓ／ｃｍ２
・注入エネルギー：１０〜１００ｅＶ
【０１２７】
また、図１０（Ａ）に示すように、画素分離部ＰＳの間にフォトダイオード２１を形成する。このフォトダイオード２１については、図１０（Ｂ）に示すように、画素分離部ＰＳによって区画された単位画素領域のそれぞれに形成する。
【０１２８】
具体的には、基板１０１内において、ｐ型不純物拡散領域ＰＷの上方に、ｎ型の電荷蓄積領域（図示なし）と、浅いｐ型不純物拡散領域（図示なし）とを設けることで、フォトダイオード２１を形成する。
【０１２９】
本実施形態においては、図１０（Ｂ）に示すように、４つのフォトダイオード２１（２１＿１，２１＿２，２１＿３，２１＿４）が、１つのフローティングディフュージョンＦＤの周囲に位置するように、フォトダイオード２１の形成を行う。
【０１３０】
たとえば、下記の条件によってイオン注入を実施することで、フォトダイオード２１の形成を実施する。
・不純物：Ａｓ
・不純物濃度：１〜５×１０１２ａｔｏｍｓ／ｃｍ２
・注入エネルギー：１００〜４００ｅＶ
【０１３１】
（Ｂ−６）多層配線層ＨＳと支持基板ＳＫの形成
つぎに、図１１に示すように、多層配線層ＨＳと支持基板ＳＫを、基板１０１に設ける。
【０１３２】
ここでは、図１１では図示を省略しているが、基板１０１の表面に上述の画素トランジスタＰＴｒを設けた後に、図１１に示すように、その基板１０１の表面に多層配線層ＨＳを設ける。多層配線層ＨＳについては、複数の配線ＨＴと複数の層間絶縁膜ＳＺとを、適宜、積層させることで形成する。各配線ＨＴは、層間絶縁膜ＳＺの内部において、画素トランジスタＰＴｒやフローティングディフュージョンＦＤに電気的に接続する共に、図５で示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９として機能するように形成される。
【０１３３】
具体的には、上記の画素トランジスタＰＴｒについては、基板１０１に活性領域を設けると共に、たとえば、ポリシリコンを用いてゲートを形成することで、基板１０１の表面に形成する。また、多層配線層ＨＳを構成する配線ＨＴについては、たとえば、アルミニウムなどの金属材料を用いて形成する。また、多層配線層ＨＳを構成する層間絶縁膜ＳＺについては、たとえば、シリコン酸化膜を用いて形成する。
【０１３４】
この後、多層配線層ＨＳの上面に、支持基板ＳＫを設ける。たとえば、シリコン基板を、支持基板ＳＫとして、多層配線層ＨＳに貼り合わせる。
【０１３５】
（Ｂ−７）基板１０１の反転
つぎに、図１２に示すように、基板１０１を反転する。
【０１３６】
ここでは、基板１０１において多層配線層ＨＳおよび支持基板ＳＫが設けられた表面を上方から下方に向くように反転する。つまり、基板１０１の裏面を上方へ向ける。
【０１３７】
（Ｂ−８）薄膜化処理の実施
つぎに、図１３に示すように、基板１０１について薄膜化処理を実施する。
【０１３８】
ここでは、ＣＭＰ処理を薄膜化処理として実施することで、基板１０１の一部を裏面（図１３では上面）側から除去する。基板１０１においては、図１３に示すように、表面（図１３では下面）側から裏面側に向かって、第２画素分離部ＰＳ２が設けられている。この第２画素分離部ＰＳ２は、基板１０１よりも高硬度であってＣＭＰ処理にて研磨されにくい材料を用いて形成されている。また、第２画素分離部ＰＳ２は、基板１０１の表面（下面）から、ｐ型不純物拡散層ＰＷの裏面側の面（上面）まで設けられている。このため、この薄膜化処理の実施においては、第２画素分離部ＰＳ２がＣＭＰストッパーとして機能し、第２画素分離部ＰＳ２が露出するまで薄膜化処理が実施されるので、ｐ型不純物拡散層ＰＷの裏面側の平坦な面が露出される。
【０１３９】
たとえば、上記のＣＭＰ処理については、ＳｉＯ２（シリカ）スラリーを使用して実施する。
【０１４０】
そして、基板１０１の裏面側に、パッシベーション膜（図示なし）、カラーフィルタ（図示なし）、オンチップレンズ（図示なし）を設ける。このようにすることで、裏面照射型のＣＭＯＳ型イメージセンサを完成させる。
【０１４１】
（Ｃ）まとめ
以上のように、本実施形態においては、フォトダイオード２１を含む画素Ｐが複数配列される基板１０１に、画素分離部ＰＳを形成する（図７〜図９参照）。そして、その画素分離部ＰＳが形成された基板１０１についてＣＭＰ処理を実施することによって、その基板１０１を研磨して薄膜化する（図１２）。
【０１４２】
上記の画素分離部ＰＳの形成においては、基板１０１の表面において画素分離部ＰＳを形成する領域のうち、複数の画素Ｐを間に挟む部分に不純物をイオン注入することによって、第１画素分離部ＰＳ１を形成する（図７参照）。ここでは、水平方向ｘと垂直方向ｙとのそれぞれに２つの画素Ｐが並ぶ第１の画素配列領域Ｐ１を区画するように、第１画素分離部ＰＳ１を形成する。
【０１４３】
これと共に、上記の画素分離部ＰＳの形成においては、基板１０１の表面において画素分離部ＰＳを形成する領域のうち、第１画素分離部ＰＳ１と異なる位置にて複数の画素Ｐを間に挟む部分に、第２画素分離部ＰＳ２を形成する（図９参照）。この第２画素分離部ＰＳ２の形成においては、基板１０１の表面において第２画素分離部ＰＳ２を形成する部分にトレンチＴＲを形成する（図８参照）。そして、上記の薄膜化におけるＣＭＰ処理において、基板１０１よりも研磨されにくい導電性材料を、そのトレンチＴＲの内部に埋め込むことによって、第２画素分離部ＰＳ２を形成する（図９参照）。ここでは、第１の画素配列領域Ｐ１と異なる領域であって、水平方向ｘと垂直方向ｙとのそれぞれに２つの画素が並ぶ第２の画素配列領域Ｐ２を区画するように、第２画素分離部ＰＳ２を形成する。
【０１４４】
そして、上記の薄膜化の実施においては、基板１０１の裏面についてＣＭＰ処理を実施し、そのＣＭＰ処理のＣＭＰストッパーとして、上記の第２画素分離部ＰＳ２が用いられる。
【０１４５】
このように、本実施形態においては、高価なＳＯＩ基板を用いなくとも、ＣＭＰ処理による薄膜化において、第２画素分離部ＰＳ２がＣＭＰストッパーとして機能するので、基板１０１の膜厚のバラツキが発生することを抑制することができる。
【０１４６】
また、本実施形態では、画素分離部ＰＳにおいて、第１画素分離部ＰＳ１にて水平方向ｘに延在する部分と、第２画素分離部ＰＳ２にて水平方向ｘに延在する部分とのそれぞれを、垂直方向ｙにおいて交互に並ぶように設ける。そして、第１画素分離部ＰＳ１にて垂直方向ｙに延在する部分と、第２画素分離部ＰＳ２にて垂直方向ｙに延在する部分とのそれぞれを、水平方向ｘにおいて交互に並ぶように設ける。
【０１４７】
このように、本実施形態では画素分離部ＰＳを複数に分割し、幅が広いレジストパターンを用いて、その複数の分割した第１および第２画素分離部ＰＳ１，ＰＳ２のそれぞれを設けている。このため、レジストパターンがストレスによって倒れる等の不具合が生じることを防止できるので、高い製造効率で、製造を実施することができる。
【０１４８】
この他に、導電材料からなる第２画素分離部ＰＳ２においては、たとえば、負のバイアスを印加することで、第２画素分離部ＰＳ２の表面のポテンシャルが制御し、暗電流の発生を抑制することができる。また、第２画素分離部ＰＳをグランド（ＧＮＤ）に接続することによっても、同様に、暗電流の発生を抑制することができる。
【０１４９】
したがって、本実施形態においては、コストダウンおよび製造効率の向上の実現が容易であって、この結果、撮像画像の画像品質を向上させることができる。
【０１５０】
＜２．実施形態２＞
（Ａ）装置構成など
図１４と図１５は、本発明にかかる実施形態２において、固体撮像装置の要部を示す図である。
【０１５１】
ここで、図１４は、図３と同様に、撮像領域ＰＡの要部を模式的に示す上面図である。図１５は、図４と同様に、撮像領域ＰＡの要部を模式的に示す断面図である。図１４においては、図１５における基板１０１の部分を示している。また、図１５においては、図１４のＡ１−Ａ２部分を示している。
【０１５２】
図１４，図１５に示すように、本実施形態においては、画素分離部ＰＳｂが、実施形態１の場合と異なる。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
【０１５３】
画素分離部ＰＳｂは、図１４，図１５に示すように、実施形態１と同様に、第１画素分離部ＰＳ１と第２画素分離部ＰＳ２とを有する。しかし、実施形態１の場合と異なり、第２画素分離部ＰＳ２の周辺には、さらに、ｐ型不純物拡散層ＰＳ２ｂが設けられている。
【０１５４】
このｐ型不純物拡散層ＰＳ２ｂは、図１４に示すように、上面においては、第２画素分離部ＰＳ２を構成する第１金属層ＫＤ１と同様に、第２の画素配列領域Ｐ２の周辺を囲うように、第１金属層ＫＤ１の内部に設けられている。つまり、ｐ型不純物拡散層ＰＳ２ｂは、基板１０１の表面において第２の画素配列領域Ｐ２の周辺部分であって、第２画素分離部ＰＳ２を形成する部分との間に形成されている。
【０１５５】
そして、図１５に示すように、ｐ型不純物拡散層ＰＳ２ｂは、基板１０１の表面から深さ方向に形成されている。そして、ｐ型不純物拡散層ＰＳ２ｂは、基板１０１の内部において、第１金属層ＫＤ１のフォトダイオード２１側の面を覆うように設けられている。
【０１５６】
（Ｂ）製造方法
以下より、上記の固体撮像装置を製造する製造方法の要部について説明する。
【０１５７】
図１６〜図１８は、本発明にかかる実施形態２において、固体撮像装置を製造する方法の各工程にて設けられた要部を示す図である。ここで、図１６〜図１８においては、（Ａ）が、図１５と同様に、断面を示しており、（Ｂ）が、図１４と同様に、上面を示している。
【０１５８】
（Ｂ−１）ｐ型不純物拡散層ＰＳ２ｂの形成
本実施形態において固体撮像装置を製造する際には、実施形態１の場合と同様に、まず、基板１０１にｐ型不純物拡散領域ＰＷを形成する（図６参照）。その後、画素分離部ＰＳを構成する第１画素分離部ＰＳ１を基板１０１に形成する（図７参照）。
【０１５９】
そして、図１６に示すように、ｐ型不純物拡散層ＰＳ２ｂを基板１０１に形成する。
【０１６０】
ここでは、基板１０１にｐ型の不純物をイオン注入することによって、図１６（Ａ）に示すように、基板１０１の表面から深さ方向へ、ｐ型不純物拡散層ＰＳ２ｂを形成する。ｐ型不純物拡散層ＰＳ２ｂについては、図１６（Ｂ）に示すように、水平方向ｘと垂直方向ｙとにおいて、２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を区画するように、格子状に形成する。
【０１６１】
具体的には、図１６（Ａ）に示すように、基板１０１の表面において、ｐ型不純物拡散層ＰＳ２ｂを設ける面が露出するように開口しているレジストパターンＰＲ１ｂを形成する。つまり、図１６（Ｂ）に示すように、基板１０１の表面において、第２の画素配列領域Ｐ２を被覆するように、レジストパターンＰＲ１ｂをフォトリソグラフィ技術によって形成する。
【０１６２】
そして、そのレジストパターンＰＲ１ｂをマスクとして、基板１０１にｐ型の不純物をイオン注入することによって、基板１０１の表面からｐ型不純物拡散領域ＰＷまでの間に、ｐ型不純物拡散層ＰＳ２ｂを形成する。たとえば、第１画素分離部ＰＳ１の形成におけるイオン注入条件と同じ条件で、イオン注入を実施して、ｐ型不純物拡散層ＰＳ２ｂを形成する。
【０１６３】
この後、レジストパターンＰＲ１ｂを除去する。
【０１６４】
（Ｂ−２）トレンチＴＲの形成
つぎに、図１７に示すように、基板１０１において、画素分離部ＰＳを構成する第２画素分離部ＰＳ２を設ける部分に、トレンチＴＲを形成する。
【０１６５】
ここでは、図１７（Ａ）に示すように、基板１０１において第２画素分離部ＰＳ２を形成する部分について、除去することで、トレンチＴＲを形成する。このトレンチＴＲについては、図１７（Ｂ）に示すように、水平方向ｘと垂直方向ｙとにおいて、２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を区画するように、格子状に形成する。
【０１６６】
具体的には、図１７（Ａ）に示すように、基板１０１の表面において、第２画素分離部ＰＳ２を設ける面が露出するように開口が設けられたレジストパターンＰＲ２を形成する。つまり、図１７（Ｂ）に示すように、基板１０１の表面において、２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を被覆するように、レジストパターンＰＲ２ｂを形成する。そして、そのレジストパターンＰＲ２ｂをマスクとして、基板１０１について、エッチング処理を実施することで、トレンチＴＲを形成する。
【０１６７】
たとえば、実施形態１での第２画素分離部ＰＳ２の形成工程と同様な条件で、レジストパターンＰＲ２ｂの形成と、基板１０１についてのエッチング処理とを実施する。そして、この後、レジストパターンＰＲ２ｂを除去する。
【０１６８】
（Ｂ−３）第２画素分離部ＰＳ２の形成
つぎに、図１８に示すように、基板１０１に第２画素分離部ＰＳ２を形成する。
【０１６９】
ここでは、図１８（Ａ）に示すように、基板１０１に設けたトレンチＴＲに第２画素分離部ＰＳ２を形成する。第２画素分離部ＰＳ２については、図１８（Ｂ）に示すように、水平方向ｘと垂直方向ｙとにおいて、２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を区画するように、格子状に形成する。
【０１７０】
具体的には、図１８（Ａ）に示すように、基板１０１に設けたトレンチＴＲに、第１金属層ＫＤ１と第２金属層ＫＤ２とを順次設けることで、第２画素分離部ＰＳを形成する。また、図１８（Ｂ）に示すように、第２の画素配列領域Ｐ２の周辺を囲うように、第１金属層ＫＤ１をトレンチＴＲの表面に設ける。そして、図１８（Ｂ）に示すように、第２の画素配列領域Ｐ２の周辺において、第２金属層ＫＤ２が第１金属層ＫＤ１の間に介在するように、第２金属層ＫＤ２を設ける。
【０１７１】
たとえば、実施形態１と同様な条件で、トレンチＴＲの表面を覆うように第１金属層ＫＤ１を形成後、その第１金属層ＫＤ１で覆われたトレンチＴＲを埋め込むように第２金属層ＫＤ２を形成する。そして、その後、ＣＭＰ処理を実施して表面を平坦化することで、第２画素分離部ＰＳ２の形成を行う。
【０１７２】
（Ｂ−４）その他部材の形成
つぎに、図１４，図１５に示したように、各部を形成して、固体撮像装置を完成させる。
【０１７３】
ここでは、図１４，図１５に示したように、第１画素分離部ＰＳ１の上面部分にフローティングディフュージョンＦＤを形成する。また、画素分離部ＰＳの間にフォトダイオード２１を形成する。
【０１７４】
そして、基板１０１の表面に画素トランジスタＰＴｒを設けた後に、図１５に示すように、多層配線層ＨＳを設ける。そして、多層配線層ＨＳの上面に、支持基板ＳＫを設ける。
【０１７５】
上記の各部については、実施形態１の場合と同様に設ける。
【０１７６】
その後、実施形態１と同様に、基板１０１を反転後、その基板１０１について薄膜化処理を実施する。
【０１７７】
ここでは、実施形態１の場合と同様に、ＣＭＰ処理を薄膜化処理として実施することで、基板１０１の一部を裏面側から除去する。本実施形態においても、実施形態１の場合と同様に、基板１０１には、基板１０１よりも硬度が高くＣＭＰ処理にて除去されにくい第２画素分離部ＰＳ２が設けられている。この第２画素分離部ＰＳ２は、実施形態１の場合と同様に、基板１０１の表面から、ｐ型不純物拡散層ＰＷの裏面側の面まで設けられている。このため、薄膜化処理の実施では、実施形態１と同様に、第２画素分離部ＰＳ２がストッパーとして機能し、ｐ型不純物拡散層ＰＷの裏面側の面が露出される。
【０１７８】
そして、基板１０１の裏面側に、パッシベーション膜（図示なし）、カラーフィルタ（図示なし）、オンチップレンズ（図示なし）を設ける。このようにすることで、裏面照射型のＣＭＯＳ型イメージセンサを完成させる。
【０１７９】
（Ｂ）まとめ
以上のように、本実施形態において画素分離部ＰＳを形成する際には、実施形態１と同様に、第１画素分離部ＰＳ１の他に、第２画素分離部ＰＳ２を形成する。そして、薄膜化の実施では、ＣＭＰ処理のＣＭＰストッパーとして、第２画素分離部ＰＳ２が用いられる。また、本実施形態では、実施形態１と同様に、画素分離部ＰＳを複数に分割し、幅が広いレジストパターンを用いて、その複数の分割した第１および第２画素分離部ＰＳ１，ＰＳ２のそれぞれを設けている。
【０１８０】
したがって、本実施形態においては、コストダウンおよび製造効率の向上の実現が容易であって、この結果、撮像画像の画像品質を向上させることができる。
【０１８１】
＜３．その他＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
【０１８２】
上記の実施形態では、２つの画素Ｐが並ぶ領域Ｐ１，Ｐ２を区画するように、第１または第２画素分離部ＰＳ１，ＰＳ２のそれぞれを形成する場合について説明したが、これに限定されない。３つ以上の画素Ｐが並ぶ領域を区画するように、画素分離部を分割して形成しても良い。たとえば、３つの画素が並ぶ領域を区画するように画素分離部の一部を形成する工程を、上記の実施形態のように、３回、繰り返し実施することで、各画素分離部を設けてもよい。
【０１８３】
また、上記の実施形態においては、カメラに本発明を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器に、本発明を適用しても良い。
【０１８４】
また、上記の実施形態においては、複数のフォトダイオードの間において、画素トランジスタなどを共有するように構成される場合に、本発明を適用する場合について説明したが、これに限定されない。フォトダイオードのそれぞれに一組の画素トランジスタを設ける場合に、本発明を適用してもよい。
【０１８５】
上記では、４つのフォトダイオードの間において、１つのフローティングディフュージョンを共有する構成について示したが、これに限定されない。
【０１８６】
また、上記において、導電材料を用いて形成した第２画素分離部ＰＳ２（貫通電極）につては、たとえば、リセット線のような配線として用いるように、構成しても良い。
この他に、第２画素分離部ＰＳ２（貫通電極）を周辺回路部分にも設けることによって、ＣＭＰ処理がチップ内で均一にストップするように、構成しても良い。
さらに、裏面を研磨する際に、メタルを露出させてストップさせる例以外に、ＳｉＮとメタルの組み合わせ、ＳｉＮとポリシリコンの組み合わせ等、さまざまな例で、本発明を実施しても良い。
また、第２画素分離部ＰＳ２（貫通電極）は、裏面側に形成する、カラーフィルタやオンチップレンズの形成時のアライメントマークとして使用することができる。
【０１８７】
なお、上記の実施形態において、固体撮像装置１は、本発明の固体撮像装置に相当する。また、上記の実施形態において、フォトダイオード２１は、本発明の光電変換素子に相当する。また、上記の実施形態において、カメラ４０は、本発明の電子機器に相当する。
また、上記の実施形態において、基板１０１は、本発明の半導体基板に相当する。また、上記の実施形態において、フローティングディフュージョンＦＤは、本発明のフローティングディフュージョンに相当する。また、上記の実施形態において、画素Ｐは、本発明の画素に相当する。また、上記の実施形態において、画素分離部ＰＳ，ＰＳｂは、本発明の画素分離部に相当する。また、上記の実施形態において、第１画素分離部ＰＳ１は、本発明の第１画素分離部に相当する。また、上記の実施形態において、第２画素分離部ＰＳ２は、本発明の第２画素分離部に相当する。また、上記の実施形態において、ｐ型不純物拡散層ＰＳ２ｂは、本発明の不純物拡散領域に相当する。
【符号の説明】
【０１８８】
１：固体撮像装置、１３：垂直駆動回路、１４：カラム回路、１５：水平駆動回路、１７：外部出力回路、１７ａ：ＡＧＣ回路、１７ｂ：ＡＤＣ回路、１８：タイミングジェネレータ、１９：シャッター駆動回路、２１：フォトダイオード、２２：転送トランジスタ、２３：増幅トランジスタ、２４：選択トランジスタ、２５：リセットトランジスタ、２６：転送線、２７：垂直信号線、２８：アドレス線、２９：リセット線、４０：カメラ、４２：光学系、４３：制御部、４４：信号処理回路、１０１：基板、ＦＤ：フローティングディフュージョン、ＨＳ：多層配線層、ＨＴ：配線、ＫＢ：シリコン基板、ＫＤ１：第１金属層、ＫＤ２：第２金属層、Ｐ：画素、Ｐ１：第１の画素配列領域、Ｐ２：第２の画素配列領域、ＰＡ：撮像領域、ＰＳ：画素分離部、ＰＳ１：第１画素分離部、ＰＳ２：第２画素分離部、ＰＳ２ｂ：ｐ型不純物拡散層、ＰＳｂ：画素分離部、ＰＴｒ：画素トランジスタ、ＰＷ：ｐ型不純物拡散層、Ｐｓ：撮像面、ＳＡ：周辺領域、ＳＫ：支持基板、ＳＺ：層間絶縁膜、ＴＲ：トレンチ、ｘ：水平方向、ｙ：垂直方向
【図１】
2011082253.tif 000003
【図２】
2011082253.tif 000004
【図３】
2011082253.tif 000005
【図４】
2011082253.tif 000006
【図５】
2011082253.tif 000007
【図６】
2011082253.tif 000008
【図７】
2011082253.tif 000009
【図８】
2011082253.tif 000010
【図９】
2011082253.tif 000011
【図１０】
2011082253.tif 000012
【図１１】
2011082253.tif 000013
【図１２】
2011082253.tif 000014
【図１３】
2011082253.tif 000015
【図１４】
2011082253.tif 000016
【図１５】
2011082253.tif 000017
【図１６】
2011082253.tif 000018
【図１７】
2011082253.tif 000019
【図１８】
2011082253.tif 000020
【図１９】
2011082253.tif 000021
【図２０】
2011082253.tif 000022