(57)【要約】【課題】入力信号のＬ／Ｈ比率の再現性を向上させる。【解決手段】エッジ検出回路１３は、入力される２値信号の立ち下がりエッジを検出し、エッジ検出回路１４は、該２値信号の立ち上がりエッジを検出する。ラッチ回路１５は、立ち下がりエッジが検出されるとセットされ、遅延回路１７は、ラッチ回路１５の出力信号を所定時間遅延させて出力する。ラッチ回路１６は、立ち上がりエッジが検出されるとセットされ、遅延回路１８は、ラッチ回路１６の出力信号を所定時間遅延させて出力する。ここで、ラッチ回路１５は、遅延回路１７の出力によってリセットされると共に、立ち上がりエッジの検出によってもリセットされる。ラッチ回路１６は、遅延回路１８の出力によってリセットされると共に、立ち下がりエッジの検出信号によってもリセットされる。ラッチ回路１５及び１６各々の出力信号が、生成したパルス信号となる。【選択図】  図１
2011061405.tif 000002
【特許請求の範囲】
【請求項１】
入力される２値信号の立ち下がりエッジを検出する第一エッジ検出回路と、
前記２値信号の立ち上がりエッジを検出する第二エッジ検出回路と、
前記第一エッジ検出回路からの立ち下がりエッジ検出信号によってセットされる第一ラッチ回路と、
該第一ラッチ回路の出力信号を所定の第一遅延時間遅延させて出力する第一遅延回路と、
前記第二エッジ検出回路からの立ち上がりエッジ検出信号によってセットされる第二ラッチ回路と、
該第二ラッチ回路の出力信号を所定の第二遅延時間遅延させて出力する第二遅延回路と、
を備えており、
前記第一ラッチ回路は、前記第一遅延回路から出力される信号によってリセットされると共に、前記第二エッジ検出回路からの前記立ち上がりエッジ検出信号によってもリセットされ、
前記第二ラッチ回路は、前記第二遅延回路から出力される信号によってリセットされると共に、前記第一エッジ検出回路からの前記立ち下がりエッジ検出信号によってもリセットされ、
前記第一ラッチ回路及び前記第二ラッチ回路各々の出力信号が、生成したパルス信号として出力される、
ことを特徴とするパルス生成回路。
【請求項２】
入力された２値信号の立ち下がりエッジを検出する第一エッジ検出回路と、
前記２値信号の立ち上がりエッジを検出する第二エッジ検出回路と、
前記第一エッジ検出回路からの立ち下がりエッジ検出信号によってセットされる第一ラッチ回路と、
該第一ラッチ回路の出力信号を所定の第一遅延時間遅延させて出力する第一遅延回路と、
前記第二エッジ検出回路からの立ち上がりエッジ検出信号によってセットされる第二ラッチ回路と、
該第二ラッチ回路の出力信号を所定の第二遅延時間遅延させて出力する第二遅延回路と、
を備えており、
前記第一遅延回路は、前記第二エッジ検出回路から立ち上がりエッジの検出信号を受け取ったときには、前記第一ラッチ回路の出力信号を、前記所定の第一遅延時間の遅延をさせることなく出力し、
前記第二遅延回路は、前記第一エッジ検出回路から立ち下がりエッジの検出信号を受け取ったときには、前記第二ラッチ回路の出力信号を、前記所定の第二遅延時間の遅延をさせることなく出力し、
前記第一ラッチ回路は、前記第一遅延回路から出力される信号によってリセットされ、
前記第二ラッチ回路は、前記第二遅延回路から出力される信号によってリセットされ、
前記第一ラッチ回路及び前記第二ラッチ回路各々の出力信号が、生成したパルス信号として出力される、
ことを特徴とするパルス生成回路。
【請求項３】
請求項１又は２に記載のパルス生成回路を備えており、
前記第一ラッチ回路及び前記第二ラッチ回路から交互に出力されるパルス信号に応じて、信号レベルを第一の電圧値と第二の電圧値との間で交互に切り替えた信号を出力することを特徴とするレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路技術に関し、特に、ＤＣ−ＤＣコンバータ等に使用されるレベルシフト回路での使用に好適である、電気的パルスの生成回路の技術に関する。
【背景技術】
【０００２】
２値信号である入力信号の信号レベルをシフトさせるレベルシフト回路を、当該入力信号のエッジを検出してパルス信号を生成するパルス生成回路を利用して構成したものが、幾つか知られている。
【０００３】
パルス生成回路を備えるレベルシフト回路の第一の例を図４に示す。このレベルシフト回路は、入力端子ＩＮに入力される、電源電位ＶＤＤとグランド電位とで表される２値の信号を、Ｖ２ＨとＶ２Ｌとで表される信号にシフトさせて出力端子ＯＵＴから出力する回路である。
【０００４】
図４において、インバータＵ１０１及びＵ１０２は、基準電位としてＶ２Ｌが印加されており、電源電位としてＶ２Ｈが印加されている。インバータＵ１０１の入力とインバータＵ１０２の出力との間には抵抗Ｒ１０１が接続されており、インバータＵ１０１の出力とインバータＵ１０２の入力との間には抵抗Ｒ１０２が接続されている。なお、インバータＵ１０２の出力が出力端子ＯＵＴに導かれている。
【０００５】
トランジスタＭ１０１のドレイン端子はインバータＵ１０１の入力に接続されており、トランジスタＭ１０２のドレイン端子はインバータＵ１０２の入力に接続されている。なお、トランジスタＭ１０１及びＭ１０２はどちらもＮチャネル型ＭＯＳ（Metal Oxide Semiconductor ：金属酸化膜半導体）トランジスタであり、そのソース端子はどちらも回路のグランドに接続されている。
【０００６】
パルス生成回路１００は、入力端子ＩＮに入力される信号の立ち下がりエッジを検出すると微小幅のパルス信号を出力ＯＵＴ１から出力してトランジスタＭ１０１のゲート端子に入力する。また、パルス生成回路１００は、入力端子ＩＮに入力される信号の立ち上がりエッジを検出すると微小幅のパルス信号を出力ＯＵＴ２から出力してトランジスタＭ１０２のゲート端子に入力する。
【０００７】
出力ＯＵＴ１からパルス信号が出力されると、トランジスタＭ１０１のドレイン−ソース間がオン（導通）状態に遷移するので、インバータＵ１０１の入力がグランド電位に引き下げられる結果、インバータＵ１０１の出力は、Ｈ(ハイ)レベル、すなわちＶ２Ｈとなる。このときトランジスタＭ１０２はオフ状態であるので、インバータＵ１０１の出力が抵抗Ｒ１０２を介して入力に接続されているインバータＵ１０２の出力は、Ｌ（ロー）レベル、すなわちＶ２Ｌとなる。
【０００８】
一方、出力ＯＵＴ２からパルス信号が出力されると、トランジスタＭ１０２のドレイン−ソース間がオン（導通）状態に遷移するので、インバータＵ１０２の入力がグランド電位に引き下げられる結果、インバータＵ１０２の出力は、Ｈレベル、すなわちＶ２Ｈとなる。なお、このとき、トランジスタＭ１０１はオフ状態であるので、インバータＵ１０２の出力が抵抗Ｒ１０１を介して入力されるインバータＵ１０１の出力レベルは、Ｌレベル、すなわちＶ２Ｌとなる。
【０００９】
図４の回路は以上のように動作するので、入力端子ＩＮに入力される２値の信号の値を
反転させる度に、インバータＵ１０２の出力が導かれているレベルシフト回路の出力端子ＯＵＴのレベルがＶ２ＨとＶ２Ｌとの間で交互に変化する。このレベルシフト回路は、入力ＩＮの電位を変化させない期間においては、トランジスタＭ１０１及びＭ１０２のオフ状態が維持されるので、消費電力が少ない。
【００１０】
次に図５について説明する。図５は、パルス生成回路を備えるレベルシフト回路の第二の例を示している。このレベルシフト回路は、入力端子ＩＮに入力される２値の信号のレベルをシフトさせて出力端子ＯＵＴに出力する回路であり、特許文献１で開示されているものである。
【００１１】
図５において、パルス発生器１１０は、第一出力端子ＯＲ及び第二出力端子ＯＳのうち、レベルシフト回路の入力端子ＩＮを介して入力端子ＩＤから入力される信号のエッジの向きに応じて選択されるどちらか一方からパルス信号を出力する。第一出力端子ＯＲから出力されるパルス信号はトランジスタＭ１１１のゲート端子に入力され、第二出力端子ＯＳから出力されるパルス信号はトランジスタＭ１１２のゲート端子に入力される。
【００１２】
トランジスタＭ１１１及びＭ１１２はどちらもＮチャネル型ＭＯＳトランジスタである。トランジスタＭ１１１及びＭ１１２のドレイン端子は各々個別にレベルシフト回路１１１に接続されており、その各々のソース端子はどちらも回路のグランドに接続されている。なお、ダイオードＤＲ及びＤＳは、それぞれ、トランジスタＭ１１１及びＭ１１２のソース−ドレイン間の寄生ダイオードである。
【００１３】
レベルシフト回路１１１はその内部に、トランジスタＭ１１１のドレイン端子とフリップフロップ回路１１２のリセット入力端子ＩＲとの接続点と当該接続点を基準電圧にプルアップする不図示の抵抗、及び、トランジスタＭ１１２のドレイン端子とフリップフロップ回路１１２のセット入力端子ＩＳとの接続点と当該接続点を基準電圧にプルアップする不図示の抵抗を備えている。フリップフロップ回路１１２には電源電位として基準電圧が印加されており、この出力端子ＯＱが、図５のレベルシフト回路の出力端子ＯＵＴに導かれている。
【００１４】
この図５の回路では、パルス発生器１１０の第一出力端子ＯＲからパルス信号が出力されると、トランジスタＭ１１１のドレイン−ソース間がオン状態に遷移するので、フリップフロップ回路１１２のリセット入力端子ＩＲへの入力がグランド電位に引き下げられる結果、フリップフロップ回路１１２がリセットされる。一方、パルス発生器１１０の第二出力端子ＯＳからパルス信号が出力されると、トランジスタＭ１１２のドレイン−ソース間がオン状態に遷移するので、フリップフロップ回路１１２のセット入力端子ＩＳへの入力がグランド電位に引き下げられる結果、フリップフロップ回路１１２がセットされる。
【００１５】
図５の回路は以上のように動作するので、入力端子ＩＮに入力される２値の信号の値を反転させる度に、フリップフロップ回路１１２に対するセット・リセットが交互に行われて、出力端子ＯＵＴの出力レベルが、ＨレベルとＬレベルとの間で交互に変化する。
【００１６】
次に図６について説明する。図６は、パルス生成回路の一例である。このパルス生成回路は、図５のレベルシフト回路におけるパルス発生器１１０の例として、特許文献１で開示されているものである。
【００１７】
図６のパルス生成回路において、第一出力端子ＯＲ及び第二出力端子ＯＳの一方が入力端子ＩＤに入力される信号の立ち上がりエッジに応じてパルス信号を出力し、他方が立ち下がりエッジに応じてパルス信号を出力する。
【００１８】
図６において、２入力であるＡＮＤ回路１２１の一方の入力端子には入力端子ＩＤが接続されており、他方の入力端子には、Ｄ型フリップフロップ回路１２２の反転出力端子ＱＮ１が接続されている。ＡＮＤ回路１２１の出力端子は、Ｄ型フリップフロップ回路１２２及び１２３各々のクロック入力端子ＣＫ１及びＣＫ２に接続されている。
【００１９】
Ｄ型フリップフロップ回路１２２はクロック入力端子ＣＫ１が負論理であり、従って、クロック入力端子ＣＫ１へ入力される信号の立ち下がりエッジに応答して遷移動作を行う。Ｄ型フリップフロップ回路１２２の入力端子Ｄ１は、論理「１」（すなわちＨレベルの入力）に固定されている。Ｄ型フリップフロップ回路１２２の非反転出力端子Ｑ１は、遅延回路網１２４の入力端子に接続されており、この遅延回路網１２４の出力端子は、Ｄ型フリップフロップ回路１２２のリセット入力端子Ｒ１に接続されている。このパルス生成回路の第一出力端子ＯＲは、このＤ型フリップフロップ回路１２２の反転出力端子ＱＮ１に接続されている。
【００２０】
一方、Ｄ型フリップフロップ回路１２３はクロック入力端子ＣＫ２が正論理であり、従って、クロック入力端子ＣＫ２へ入力される信号の立ち上がりエッジに応答して遷移動作を行う。Ｄ型フリップフロップ回路１２３の入力端子Ｄ２も、論理「１」（すなわちＨレベルの入力）に固定されている。Ｄ型フリップフロップ回路１２３の非反転出力端子Ｑ２は、遅延回路網１２５の入力端子に接続されており、この遅延回路網１２５の出力端子は、２入力であるＯＲ回路１２６の一方の入力端子に接続されている。このＯＲ回路１２６の他方の入力端子はＤ型フリップフロップ回路１２２の非反転出力端子Ｑ１と接続されており、ＯＲ回路１２６の出力端子は、Ｄ型フリップフロップ回路１２３のリセット入力端子Ｒ２に接続されている。このパルス生成回路の第二出力端子ＯＳは、このＤ型フリップフロップ回路１２３の反転出力端子ＱＮ２に接続されている。
【００２１】
遅延回路網１２４及び１２５は、入力された信号における立ち上がりエッジを所定時間遅延させる一方、その信号における立ち下がりエッジはそのような遅延を生じさせないようにする回路網である。
【００２２】
以上のように構成されている図６のパルス生成回路の動作について、図７を参照しながら説明する。
図７は、図６のパルス生成回路の入出力端の信号例を示したタイミングチャートである。ここで、「ＩＤ」は、パルス生成回路の入力端子ＩＤへの入力信号の例を示しており、「ＯＳ」及び「ＯＲ」は、それぞれ、この入力信号に応じてパルス生成回路の第二出力端子ＯＳ及び第一出力端子ＯＲから出力される信号を示している。
【００２３】
図７において、まず、時刻ｔａにおいて入力信号が立ち上がると、第二出力端子ＯＳ（すなわちＤ型フリップフロップ回路１２３の反転出力端子ＱＮ２）からの出力信号は、図４の（ａ）のように、遅延回路網１２５による遅延時間に相当する期間Ｌレベルとなる。
【００２４】
次に、時刻ｔｂにおいて入力信号が立ち下がると、第一出力端子ＯＲ（すなわちＤ型フリップフロップ回路１２２の反転出力端子ＱＮ１）からの出力信号は、図４の（ｂ）のように、遅延回路網１２４による遅延時間に相当する期間Ｌレベルとなる。また、この出力信号はＡＮＤ回路１２１に入力されているので、この期間に入力信号が変化してもＤ型フリップフロップ回路１２３のクロック入力端子ＣＫ２にはこの変化が伝わらないので、第二出力端子ＯＳからの出力信号は変化しない。
【００２５】
次に、時刻ｔｃにおいて入力信号が立ち上がると、第二出力端子ＯＳからの出力信号は、図４の（ｃ）のように、Ｌレベルとなるが、ここでは、その後、遅延回路網１２５による遅延時間に相当する期間が経過する前の時刻ｔｄにおいて、入力信号が立ち下がってい
る。すると、このとき、Ｄ型フリップフロップ回路１２２は、第一出力端子ＯＲからの出力信号を、図４の（ｄ）のようにＬレベルにすると共に、ＯＲ回路１２６を介してＤ型フリップフロップ回路１２３のリセットを行って、第二出力端子ＯＳからの出力信号をＨレベルに戻す。
【００２６】
次に、時刻ｔｅにおいて入力信号が立ち上がると、第二出力端子ＯＳからの出力信号は、図４の（ｅ）のように、遅延回路網１２５による遅延時間に相当する期間Ｌレベルとなる。
【００２７】
次に、時刻ｔｆにおいて入力信号が立ち下がると、第一出力端子ＯＲからの出力信号は、図４の（ｆ）のように、Ｌレベルとなる。ここでは、このときに、遅延回路網１２４による遅延時間に相当する期間が経過する前の時刻ｔｇにおいて入力信号が立ち上がっている。ところが、この出力信号がＡＮＤ回路１２１に入力されているため、入力信号の立ち上がりの変化がＤ型フリップフロップ回路１２３のクロック入力端子ＣＫ２には伝わらない。このため、第二出力端子ＯＳからの出力信号は直ぐには変化しない。但し、その後、遅延回路網１２４による遅延時間に相当する期間が経過して第一出力端子ＯＲからの出力信号がＬレベルからＨレベルに戻ると、この信号変化（立ち上がりエッジ）がＡＮＤ回路１２１を介してＤ型フリップフロップ回路１２３のクロック入力端子ＣＫ２に伝わる。すると、第二出力端子ＯＳからの出力信号は、図４の（ｇ）のように、遅延回路網１２５による遅延時間に相当する期間Ｌレベルとなる。
【００２８】
その後、時刻ｔｈにおいて入力信号が立ち下がると、第一出力端子ＯＲからの出力信号は、図４の（ｈ）のように、遅延回路網１２４による遅延時間に相当する期間Ｌレベルとなる。
【００２９】
図６のパルス生成回路は以上のように動作する。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開平９−１６７９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
図７の時刻ｔｂ，ｔｆでの動作として前述したように、図６のパルス生成回路では、入力端子ＩＤへの入力信号が立ち下がってから直ぐに立ち上がっても、遅延回路網１２４による遅延時間に相当する期間が過ぎるまでは、第二出力端子ＯＳからの出力信号は変化せず、第一出力端子ＯＲからの出力信号もＬレベルからＨレベルに戻らない。言い換えれば、図６のパルス回路では、入力端子ＩＤへの入力信号におけるＬレベルの期間をいくら短くしても、第一出力端子ＯＲからの出力信号のＬレベルの期間を、遅延回路網１２４による遅延時間よりも短くすることはできない。
【００３２】
このような図６のパルス発生回路を備える図５のレベルシフト回路を、ＤＣ−ＤＣコンバータ等に使用されるスイッチング電源に用いることを想定すると、レベルシフト回路の出力端子ＯＵＴから出力される信号は、当該スイッチング電源の構成要素であるハイサイド側のスイッチング素子を駆動するための信号として使用されることになる。
【００３３】
この駆動用信号のＬ／Ｈ比率（Ｌレベルの期間とＨレベルの期間との比率）は、ハイサイド側スイッチング素子のオン時比率を決めるものであり、これはすなわち、スイッチング電源の出力電圧を決定する重要なパラメータである。従って、入力端子ＩＮに入力される入力信号（すなわち、図６の入力端子ＩＤへの入力信号）におけるＬレベルの期間を短
くすると、第一出力端子ＯＲからの出力信号のＬレベルの期間の再現の正確性、詰まりは、出力端子ＯＵＴから出力される信号における当該期間の再現の正確性が低下することは、スイッチング電源の特性に重大な影響を及ぼすことになる。より具体的には、例えば、出力端子ＯＵＴから出力される信号がＬレベルのときにハイサイド側スイッチング素子がオン状態になる場合を想定すると、入力端子ＩＮに入力される入力信号のＬレベルの期間を短くする制御により軽負荷に対しての出力電圧を下げようとしているのに、その出力電圧が十分に下がらないということになる。また、例えば、出力端子ＯＵＴから出力される信号がＬレベルのときにハイサイド側スイッチング素子がオフ状態になる場合を想定すると、入力端子ＩＮに入力される入力信号のＬレベルの期間を短くする制御により重負荷に対してより多くの電流を供給しようとしているのに、その供給電流の増加が頭打ちしてしまうことになる。
【００３４】
また、昨今のスイッチング電源では、スイッチング周波数の高周波数化の傾向があるため、遅延回路網１２４による遅延時間の長さの影響は、相対的により大きなものとなってきている。しかしながら、遅延回路網１２４として、極小の遅延時間を有し、且つ、様々な使用条件においてもその遅延時間がゼロとなることがないようなものを実現することは容易なことではない。更には、この遅延時間を少しでも存在させる以上、前述したスイッチング電源の特性への影響は本質的に残されてしまう。
【００３５】
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、入力信号のＬ／Ｈ比率の再現性を向上させることである。
【課題を解決するための手段】
【００３６】
本発明の態様のひとつであるパルス生成回路は、入力される２値信号の立ち下がりエッジを検出する第一エッジ検出回路と、前記２値信号の立ち上がりエッジを検出する第二エッジ検出回路と、前記第一エッジ検出回路からの立ち下がりエッジ検出信号によってセットされる第一ラッチ回路と、該第一ラッチ回路の出力信号を所定の第一遅延時間遅延させて出力する第一遅延回路と、前記第二エッジ検出回路からの立ち上がりエッジ検出信号によってセットされる第二ラッチ回路と、該第二ラッチ回路の出力信号を所定の第二遅延時間遅延させて出力する第二遅延回路と、を備えており、前記第一ラッチ回路は、前記第一遅延回路から出力される信号によってリセットされると共に、前記第二エッジ検出回路からの立ち上がりエッジの検出信号によってもリセットされ、前記第二ラッチ回路は、前記第二遅延回路から出力される信号によってリセットされると共に、前記第一エッジ検出回路からの立ち下がりエッジの検出信号によってもリセットされ、前記第一ラッチ回路及び前記第二ラッチ回路各々の出力信号が、生成したパルス信号として出力される、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
【００３７】
また、本発明の別の態様のひとつであるパルス生成回路は、入力された２値信号の立ち下がりエッジを検出する第一エッジ検出回路と、前記２値信号の立ち上がりエッジを検出する第二エッジ検出回路と、前記第一エッジ検出回路からの立ち下がりエッジ検出信号によってセットされる第一ラッチ回路と、該第一ラッチ回路の出力信号を所定の第一遅延時間遅延させて出力する第一遅延回路と、前記第二エッジ検出回路からの立ち上がりエッジ検出信号によってセットされる第二ラッチ回路と、該第二ラッチ回路の出力信号を所定の第二遅延時間遅延させて出力する第二遅延回路と、を備えており、前記第一遅延回路は、前記第二エッジ検出回路から立ち上がりエッジの検出信号を受け取ったときには、前記第一ラッチ回路の出力信号を、前記所定の第一遅延時間の遅延をさせることなく出力し、前記第二遅延回路は、前記第一エッジ検出回路から立ち下がりエッジの検出信号を受け取ったときには、前記第二ラッチ回路の出力信号を、前記所定の第二遅延時間の遅延をさせることなく出力し、前記第一ラッチ回路は、前記第一遅延回路から出力される信号によってリセットされ、前記第二ラッチ回路は、前記第二遅延回路から出力される信号によってリ
セットされ、前記第一ラッチ回路及び前記第二ラッチ回路各々の出力信号が、生成したパルス信号として出力される、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
【００３８】
また、本発明の更なる別の態様のひとつであるレベルシフト回路は、上述した本発明の態様のひとつであるパルス生成回路を備えており、前記第一ラッチ回路及び前記第二ラッチ回路から交互に出力されるパルス信号に応じて、信号レベルを第一の電圧値と第二の電圧値との間で交互に切り替えた信号を出力することを特徴とするものであり、この特徴によって前述した課題を解決する。
【発明の効果】
【００３９】
本発明によれば、以上のようにすることにより、入力信号のＬ／Ｈ比率の再現性が向上するという効果を奏する。
【図面の簡単な説明】
【００４０】
【図１】本発明を実施するパルス生成回路の構成の第一の例を示す図である。
【図２】本発明を実施するパルス生成回路の構成の第二の例を示す図である。
【図３Ａ】図２のパルス生成回路におけるエッジ検出回路の各部の信号例を示したタイミングチャート（その１）である。
【図３Ｂ】図２のパルス生成回路におけるエッジ検出回路の各部の信号例を示したタイミングチャート（その２）である。
【図４】パルス生成回路を備えるレベルシフト回路の第一の例を示す図である。
【図５】パルス生成回路を備えるレベルシフト回路の第二の例を示す図である。
【図６】パルス生成回路の一例を示す図である。
【図７】図６のパルス生成回路の入出力端の信号例を示したタイミングチャートである。
【発明を実施するための形態】
【００４１】
以下、本発明の実施の形態を図面に基づいて説明する。
まず図１について説明する。図１は、本発明を実施するパルス生成回路の構成の第一の例を示している。
【００４２】
この図１の回路は、図４のレベルシフト回路におけるパルス生成回路１００として使用することができるものであり、入力端子ＩＮに入力される、２値信号である入力信号の立ち下がりエッジを検出すると微小幅のパルス信号を出力端子ＯＵＴ１から出力し、当該入力信号の立ち上がりエッジを検出すると微小幅のパルス信号を出力端子ＯＵＴ２から出力する。
【００４３】
入力端子ＩＮは、インバータ１１及びバッファ１２のそれぞれの入力に接続されており、インバータ１１の出力はエッジ検出回路１３の入力に接続されており、バッファ１２の出力はエッジ検出回路１４の入力に接続されている。
【００４４】
エッジ検出回路１３及び１４は、どちらも、入力される信号の立ち上がりエッジを検出する回路である。但し、インバータ１１が入力信号の値を反転するので、エッジ検出回路１３は、入力端子ＩＮに入力される２値信号の立ち下がりエッジを検出することになる。一方、例えばインバータ回路の二段縦続接続により構成されているバッファ１２は入力信号の値を反転することなく出力するので、エッジ検出回路１４は、入力端子ＩＮに入力される２値信号の立ち上がりエッジを検出することになる。
【００４５】
エッジ検出回路１３の出力である立ち下がりエッジ検出信号はラッチ回路１５のセット
入力に接続されており、エッジ検出回路１４の出力である立ち上がりエッジ検出信号はラッチ回路１６のセット入力に接続されている。従って、ラッチ回路１５は、エッジ検出回路１３からの立ち下がりエッジ検出信号によってセットされ、ラッチ回路１５は、エッジ検出回路１４からの立ち上がりエッジ検出信号によってセットされる。
【００４６】
ラッチ回路１５の出力は、このパルス生成回路の出力端子ＯＵＴ１と、遅延回路１７の入力とに接続されている。また、ラッチ回路１６の出力は、このパルス生成回路の出力端子ＯＵＴ２と、遅延回路１８の入力とに接続されている。つまり、このパルス生成回路は、ラッチ回路１５及び１６各々の出力信号を、生成したパルス信号として出力する。
【００４７】
遅延回路１７は、ラッチ回路１５の出力信号を所定の遅延時間遅延させて出力し、遅延回路１８は、ラッチ回路１６の出力信号を所定の遅延時間遅延させて出力する。
ラッチ回路１５及び１６は、どちらも、リセット入力を２つ備えている。ラッチ回路１５では、その一方のリセット入力が遅延回路１７の出力に接続されており、その他方のリセット入力がエッジ検出回路１４の出力に接続されている。従って、ラッチ回路１５は、遅延回路１７から出力されるラッチ回路１５の出力信号によってリセットされると共に、エッジ検出回路１４からのエッジの検出信号によってもリセットされる。ラッチ回路１６では、その一方のリセット入力が遅延回路１８の出力に接続されており、その他方のリセット入力がエッジ検出回路１３の出力に接続されている。従って、ラッチ回路１６は、遅延回路１８から出力されるラッチ回路１６の出力信号によってリセットされると共に、エッジ検出回路１３からのエッジの検出信号によってもリセットされる。
【００４８】
図１のパルス発生回路は、以上のように構成されている。ここで、まず、ラッチ回路１５の動作に注目する。ラッチ回路１５は、入力端子ＩＮに入力される２値信号の立ち下がりエッジをエッジ検出回路１３が検出してから、遅延回路１７による遅延時間が経過するまでの期間をパルス幅とするパルス信号を、出力端子ＯＵＴ１に出力する。但し、遅延回路１７による遅延時間が経過するまでに、入力端子ＩＮに入力される２値信号の立ち上がりエッジをエッジ検出回路１４が検出した場合には、出力端子ＯＵＴ１への出力が、この検出時点で直ちにリセットされる。従って、この場合には、パルス幅が遅延回路１７による遅延時間よりも短いパルス信号が、出力端子ＯＵＴ１に出力される。
【００４９】
次に、ラッチ回路１６に注目すると、この動作もラッチ回路１５と同様である。すなわち、ラッチ回路１６は、入力端子ＩＮに入力される２値信号の立ち上がりエッジをエッジ検出回路１４が検出してから、遅延回路１８による遅延時間が経過するまでの期間をパルス幅とするパルス信号を、出力端子ＯＵＴ２に出力する。但し、遅延回路１８による遅延時間が経過するまでに、入力端子ＩＮに入力される２値信号の立ち下がりエッジをエッジ検出回路１３が検出した場合には、出力端子ＯＵＴ２への出力が、この検出時点で直ちにリセットされる。従って、この場合には、パルス幅が遅延回路１８による遅延時間よりも短いパルス信号が、出力端子ＯＵＴ２に出力される。
【００５０】
以上のように、図１のパルス生成回路は、入力端子ＩＮに入力される２値信号の値の変化に応じて、ラッチ回路１５及び１６から交互に出力されるパルス信号を、出力端子ＯＵＴ１及びＯＵＴ２から出力する。従って、このパルス生成回路を図４に示したレベルシフト回路に適用することで、ラッチ回路１５及び１６から交互に出力されるパルス信号に応じて、信号レベルをＶ２ＨとＶ２Ｌとの間で交互に切り替えた信号を、出力端子ＯＵＴから出力することができるようになる。しかも、このパルス生成回路を適用したレベルシフト回路では、入力端子ＩＮに入力される入力信号におけるＬレベルの期間を短くしても、出力端子ＯＵＴから出力される信号における当該期間は正確に再現される。つまり、入力信号のＬ／Ｈ比率の再現性が高い。
【００５１】
次に図２について説明する。図２は、本発明を実施するパルス生成回路の構成の第二の例を示している。
この図２の回路も、図４のレベルシフト回路におけるパルス生成回路１００として使用することができるものであり、入力端子ＩＮに入力される、２値信号である入力信号の立ち下がりエッジを検出すると微小幅のパルス信号を出力端子ＯＵＴ１から出力し、当該入力信号の立ち上がりエッジを検出すると微小幅のパルス信号を出力端子ＯＵＴ２から出力する。
【００５２】
図２のパルス生成回路は、インバータ２１、バッファ２２、エッジ検出回路３０及び４０、ラッチ回路５０及び６０、並びに遅延回路７０及び８０を備えて構成されている。
入力端子ＩＮは、インバータ２１及びバッファ２２のそれぞれの入力に接続されており、インバータ２１の出力はエッジ検出回路３０の入力に接続されており、バッファ１２の出力はエッジ検出回路４０の入力に接続されている。
【００５３】
エッジ検出回路３０及び４０は、どちらも、入力される信号の立ち上がりエッジを検出する回路である。但し、インバータ２１が入力信号の値を反転するので、エッジ検出回路３０は、入力端子ＩＮに入力される２値信号の立ち下がりエッジを検出することになる。一方、例えばインバータ回路の二段縦続接続により構成されているバッファ２２は入力信号の値を反転することなく出力するので、エッジ検出回路４０は、入力端子ＩＮに入力される２値信号の立ち上がりエッジを検出することになる。
【００５４】
エッジ検出回路３０はインバータＵ３１及びＵ３２、トランジスタＭ３１、抵抗Ｒ３１、並びにコンデンサＣ３１を備えて構成されており、エッジ検出回路４０はインバータＵ４１及びＵ４２、トランジスタＭ４１、抵抗Ｒ４１、並びにコンデンサＣ４１を備えて構成されている。
【００５５】
エッジ検出回路３０にはインバータ２１の出力信号が入力されており、インバータＵ３１及びＵ３２両者の出力信号が、エッジ検出回路３０の出力信号として、ラッチ回路５０と遅延回路８０とに導かれている。但し、詳細は後述するが、インバータ２１の出力信号におけるエッジの検出結果を示しているのは、インバータＵ３２の出力信号である。
【００５６】
エッジ検出回路４０にはバッファ２２の出力信号が入力されており、インバータＵ４１及びＵ４２両者の出力信号が、エッジ検出回路４０の出力信号として、ラッチ回路６０と遅延回路７０とに導かれている。但し、詳細は後述するが、バッファ２２の出力信号におけるエッジの検出結果を示しているのは、インバータＵ４２の出力信号である。
【００５７】
エッジ検出回路３０とエッジ検出回路４０とは同一の回路構成を有しているので、ここでは、エッジ検出回路３０についてのみ、その回路構成の詳細及びその動作を説明する。
インバータ２１の出力はインバータＵ３１の入力とトランジスタＭ３１のゲート端子とに接続されている。インバータＵ３１の出力は、抵抗Ｒ３１を介してインバータＵ３２の入力に接続されている。インバータＵ３２の入力と抵抗Ｒ３１との接続点にはトランジスタＭ３１のドレイン端子とコンデンサＣ３１の一方の端子とが接続されており、トランジスタＭ３１のソース端子及びコンデンサＣ３１の他方の端子は、どちらも、Ｌレベルの電位である回路のグランドに接続されている。なお、トランジスタＭ３１はＮチャネル型ＭＯＳトランジスタである。
【００５８】
エッジ検出回路３０は以上のように構成されている。この構成において、まず、インバータＵ３１の入力信号がＬレベルからＨレベルへと遷移すると、トランジスタＭ３１のドレイン−ソース間がオン状態に遷移するので、インバータＵ３２の入力はＬレベルとなり、従って、インバータＵ３２の出力信号はＨレベルとなる。なお、このとき、インバータ
Ｕ３１の出力信号はＬレベルとなる。
【００５９】
その後、インバータＵ３１の入力信号がＨレベルからＬレベルへと遷移すると、トランジスタＭ３１のドレイン−ソース間がオフ（遮断）状態に遷移すると共に、インバータＵ３１の出力信号はＨレベルとなる。すると、抵抗Ｒ３１を介してコンデンサＣ３１が充電される。この充電が開始されて所定時間が経過し、コンデンサＣ３１の端子電圧がインバータＵ３２の閾値を上回ると、インバータＵ３２の出力信号はＨレベルからＬレベルへと遷移する。但し、コンデンサＣ３１の端子電圧が当該閾値を上回る前、すなわち、コンデンサＣ３１の充電が開始されてから所定時間が経過する前に、インバータＵ３１の入力信号がＬレベルからＨレベルへと遷移すると、トランジスタＭ３１のドレイン−ソース間がオン状態に遷移する。すると、このとき、コンデンサＣ３１が直ちに放電されて、インバータＵ３２の入力はＬレベルのままとなる。従って、この場合には、インバータＵ３２の出力信号はＨレベルのままで維持される。
【００６０】
ラッチ回路５０はインバータＵ５１及びＵ５２、トランジスタＭ５１、Ｍ５２、及びＭ５３、並びに抵抗Ｒ５１を備えて構成されており、ラッチ回路６０はインバータＵ６１及びＵ６２、トランジスタＭ６１、Ｍ６２、及びＭ６３、並びに抵抗Ｒ６１を備えて構成されている。
【００６１】
ラッチ回路５０には、エッジ検出回路３０の出力であるインバータＵ３１及びＵ３２のそれぞれの出力信号がセット入力信号として入力されており、遅延回路７０の出力信号がリセット入力信号として入力されている。そして、インバータＵ５１の出力信号が、ラッチ回路５０によるラッチ結果を示す出力信号として、遅延回路７０と出力端子ＯＵＴ１とに導かれている。
【００６２】
ラッチ回路６０には、エッジ検出回路４０の出力であるインバータＵ４１及びＵ４２のそれぞれの出力信号がセット入力信号として入力されており、遅延回路８０の出力信号がリセット入力信号として入力されている。そして、インバータＵ６１の出力信号が、ラッチ回路６０によるラッチ結果を示す出力信号として、遅延回路８０と出力端子ＯＵＴ２とに導かれている。
【００６３】
ラッチ回路５０とラッチ回路６０とは同一の回路構成を有しているので、ここでは、ラッチ回路５０についてのみ、その回路構成の詳細及びその動作を説明する。
エッジ検出回路３０のインバータＵ３２の出力はトランジスタＭ５１のゲート端子に接続されており、エッジ検出回路３０のインバータＵ３１の出力はトランジスタＭ５２のゲート端子に接続されている。また、遅延回路８０の出力はトランジスタＭ５３のゲート端子に接続されている。なお、トランジスタＭ５１及びＭ５２はＮチャネル型ＭＯＳトランジスタであり、トランジスタＭ５３はＰチャネル型ＭＯＳトランジスタである。
【００６４】
トランジスタＭ５３のソース端子は、Ｈレベルの電位である回路の電源線に接続されており、そのドレイン端子はトランジスタＭ５１のドレイン端子と接続されている。トランジスタＭ５１のソース端子はトランジスタＭ５２のドレイン端子と接続されており、トランジスタＭ５２のソース端子は、Ｌレベルの電位である回路のグランドに接続されている。
【００６５】
インバータＵ５１の入力はトランジスタＭ５３とトランジスタＭ５１との両者のドレイン端子の接続点に接続されており、インバータＵ５１の出力はインバータＵ５２の入力に接続されている。インバータＵ５２の出力は、抵抗Ｒ５１を介してインバータＵ５１の入力に接続されている。
【００６６】
ラッチ回路５０は以上のように構成されている。このラッチ回路５０の動作について説明する。
まず、ラッチ回路５０のセット動作について説明する。トランジスタＭ５１のゲート端子（すなわち、エッジ検出回路３０のインバータＵ３２の出力）とトランジスタＭ５２のゲート端子（すなわち、エッジ検出回路３０のインバータＵ３１の出力）とが共にＨレベルになってトランジスタＭ５１及びＭ５２の両者のドレイン−ソース間が共にオン状態に遷移すると、インバータＵ５１の入力がＬレベルとなる。従って、インバータＵ５１の出力、すなわち、ラッチ回路５０によるラッチ結果を示す出力信号がＨレベルとなる。なお、このとき、インバータＵ５２の出力がＬレベルとなるので、その後、トランジスタＭ５１及びＭ５２のうちの少なくともどちらか一方のゲート端子がＬレベルになってドレイン−ソース間がオフ状態に遷移しても、インバータＵ５１の入力は、抵抗Ｒ５１を介してインバータＵ５２の出力によりプルダウンされてＬレベルが維持される。従って、このときには、インバータＵ５１の出力、すなわち、ラッチ回路５０によるラッチ結果を示す出力信号は、Ｈレベルが維持される。
【００６７】
次に、ラッチ回路５０のリセット動作について説明する。トランジスタＭ５３のゲート端子（すなわち、遅延回路７０の出力）がＬレベルになってトランジスタＭ５３のソース−ドレイン間がオン状態に遷移すると、インバータＵ５１の入力がＨレベルとなる。従って、インバータＵ５１の出力、すなわち、ラッチ回路５０によるラッチ結果を示す出力信号がＬレベルとなる。なお、このとき、インバータＵ５２の出力がＨレベルとなるので、その後、トランジスタＭ５３のゲート端子がＨレベルになってトランジスタＭ５３のソース−ドレイン間がオフ状態に遷移しても、インバータＵ５１の入力は、抵抗Ｒ５１を介してインバータＵ５２の出力によりプルアップされてＨレベルが維持される。従って、このときには、インバータＵ５１の出力、すなわち、ラッチ回路５０によるラッチ結果を示す出力信号は、Ｌレベルが維持される。
【００６８】
遅延回路７０はラッチ回路５０の出力信号を所定の遅延時間遅延させて出力し、遅延回路８０はラッチ回路６０の出力信号を所定の遅延時間遅延させて出力する。但し、遅延回路７０は、その遅延時間がエッジ検出回路４０の出力によって制御され、遅延回路８０は、その遅延時間がエッジ検出回路３０の出力によって制御される。
【００６９】
遅延回路７０はバッファＢ７１、トランジスタＭ７１、Ｍ７２、Ｍ７３、及びＭ７４、抵抗Ｒ７１、並びにコンデンサＣ７１を備えて構成されており、遅延回路８０はバッファＢ８１、トランジスタＭ８１、Ｍ８２、Ｍ８３、及びＭ８４、抵抗Ｒ８１、並びにコンデンサＣ８１を備えて構成されている。
【００７０】
遅延回路７０には、ラッチ回路５０の出力であるインバータＵ５１の出力信号が入力されており、バッファＢ７１の出力信号が、遅延回路７０の出力として、ラッチ回路５０に導かれている。更に、遅延回路７０には、エッジ検出回路４０の出力であるインバータＵ４１及びＵ４２のそれぞれの出力信号が、遅延時間の制御信号として入力されている。
【００７１】
遅延回路８０には、ラッチ回路６０の出力であるインバータＵ６１の出力信号が入力されており、バッファＢ８１の出力信号が、遅延回路８０の出力として、ラッチ回路６０に導かれている。更に、遅延回路８０には、エッジ検出回路３０の出力であるインバータＵ３１及びＵ３２それぞれの出力信号が、遅延時間の制御信号として入力されている。
【００７２】
遅延回路７０と遅延回路８０とは同一の回路構成を有しているので、ここでは、遅延回路７０についてのみ、その回路構成の詳細及びその動作を説明する。
トランジスタＭ７１及びＭ７２それぞれのゲート端子には、ラッチ回路５０のインバータＵ５１の出力が接続されており、トランジスタＭ７４のゲート端子にはエッジ検出回路
４０のインバータＵ４２の出力が接続されており、トランジスタＭ７３のゲート端子にはエッジ検出回路４０のインバータＵ４１の出力が接続されている。なお、トランジスタＭ７１はＰチャネル型ＭＯＳトランジスタであり、トランジスタＭ７２、Ｍ７３、及びＭ７４はＮチャネル型ＭＯＳトランジスタである。
【００７３】
トランジスタＭ７１のソース端子は、Ｈレベルの電位である回路の電源線に接続されており、そのドレイン端子はトランジスタＭ７２のドレイン端子と接続されている。トランジスタＭ７２のソース端子は、Ｌレベルの電位である回路のグランドに接続されている。従って、トランジスタＭ７１とＭ７２とによりインバータが構成されており、このインバータの出力である、トランジスタＭ７１とトランジスタＭ７２との両者のドレイン端子の接続点の信号レベルは、このインバータの入力である、トランジスタＭ７１とトランジスタＭ７２との両者のゲート端子に入力される信号を反転したものとなる。
【００７４】
トランジスタＭ７１とＭ７２とにより構成されている上記のインバータの出力には、抵抗Ｒ７１の一方の端子が接続されており、抵抗Ｒ７１の他方の端子と回路のグランドとの間には、コンデンサＣ７１が接続されている。なお、バッファＢ７１の入力は、抵抗Ｒ７１とコンデンサＣ７１との接続点に接続されている。
【００７５】
トランジスタＭ７４のドレイン端子は、抵抗Ｒ７１と、コンデンサＣ７１と、バッファＢ７１の入力との接続点に接続されている。トランジスタＭ７４のソース端子はトランジスタＭ７３のドレイン端子と接続されており、トランジスタＭ７３のソース端子は、トランジスタＭ７１とＭ７２とにより構成されている上記のインバータの出力と、抵抗Ｒ７１との接続点に接続されている。
【００７６】
遅延回路７０は以上のように構成されている。この構成において、前述したように、トランジスタＭ７１とトランジスタＭ７２とによりインバータが構成されているので、抵抗Ｒ７１が接続されている上記インバータの出力の信号レベルは、ラッチ回路５０の出力信号を反転したものとなる。従って、ラッチ回路５０の出力信号がＬレベルとなると、抵抗Ｒ７１を介してコンデンサＣ７１が充電される。この充電が開始されて所定時間が経過し、コンデンサＣ７１の端子電圧がバッファＢ７１の閾値を上回ると、バッファＢ７１の出力がＬレベルからＨレベルへ遷移する。また、コンデンサＣ７１が充電された状態でラッチ回路５０の出力信号がＨレベルとなると、抵抗Ｒ７１を介してコンデンサＣ７１が放電される。この放電が開始されて所定時間が経過し、コンデンサＣ７１の端子電圧がバッファＢ７１の閾値を下回ると、バッファＢ７１の出力がＨレベルからＬレベルへ遷移する。遅延回路７０は、このようにして、ラッチ回路５０の出力信号を所定の遅延時間遅延させて出力して、ラッチ回路５０のリセットを行う。
【００７７】
但し、上記の状態において、トランジスタＭ７３のゲート端子（すなわち、エッジ検出回路４０のインバータＵ４１の出力）とトランジスタＭ７４のゲート端子（すなわち、エッジ検出回路４０のインバータＵ４２の出力）とが共にＨレベルになってトランジスタＭ７３及びＭ７４の両者のドレイン−ソース間が共にオン状態に遷移すると、抵抗Ｒ７１の両端が短絡状態となる。すると、そのときに行われていたコンデンサＣ７１の充放電が直ぐに完了してバッファＢ７１の出力が遷移する。つまり、このときには、遅延回路７０による信号遅延動作が中断され、ラッチ回路５０の出力信号が遅延無しで出力される。その結果、ラッチ回路５０の出力信号がＨレベルであれば、ラッチ回路５０がこの時点で直ちにリセットされる。ラッチ回路５０の出力信号がＬレベルであれば、ラッチ回路５０の出力信号はＬレベルを保ち、いずれにせよこの時点でラッチ回路５０の出力信号はＬレベルに確定する。
【００７８】
図２のパルス生成回路は以上のように構成されている。次に、このパルス生成回路全体
の動作について、図３Ａ及び図３Ｂを参照しながら説明する。
図３Ａ及び図３Ｂは、図２のパルス生成回路におけるエッジ検出回路の各部の信号例を示したタイミングチャートである。この図３Ａ及び図３Ｂにおいて、「ＩＮ」の信号波形は、パルス生成回路の入力端子ＩＮへの入力信号の例を示しており、「ａ」〜「ｆ」の各信号波形は、「ＩＮ」の信号波形に基づいて生成される信号の波形であり、図２において「ａ」〜「ｆ」の各符号が表示されている、エッジ検出回路３０及び４０の各部の信号波形を示している。但し、図２におけるｂの位置の信号であるインバータＵ３１の出力信号は、入力端子ＩＮの信号を、インバータ２１及びインバータＵ３１により２度反転した波形であり、これはすなわち「ＩＮ」の信号波形と同一であるので、図示は省略している。
【００７９】
信号波形「ａ」は、入力端子ＩＮへの入力信号を、インバータ２１が反転した信号であるので、図示のように、信号波形「ＩＮ」を反転した信号となっている。
信号波形「ｃ」は、コンデンサＣ３１の端子電圧である。このコンデンサＣ３１は、抵抗Ｒ３１によって電流が制限されたインバータＵ３１の出力によって充電されるので、信号波形「ＩＮ」（すなわちインバータＵ３１の出力信号波形）の立ち上がりエッジの位置から上昇を開始してやがてＨレベルに達する信号波形となっている。但し、信号波形「ＩＮ」に立ち下がりエッジが出現すると、トランジスタＭ３１がオンしてコンデンサＣ３１を放電するので、信号波形「ｃ」は、それ以降Ｌレベルを継続することになる。
【００８０】
信号波形「ｄ」はインバータＵ３２の出力信号である。従って、コンデンサＣ３１の端子電圧を表している信号波形「ｃ」が、インバータＵ３２が入力信号レベルのＨレベル・Ｌレベルの判断の基準としている所定の閾値（Ｖｔｈ１とする）を上回ると信号波形「ｄ」はＬレベルとなり、当該閾値Ｖｔｈ１を下回っている間はＨレベルを継続する波形になる。
【００８１】
信号波形「ｅ」は、コンデンサＣ４１の端子電圧である。このコンデンサＣ４１は、抵抗Ｒ４１によって電流が制限されたインバータＵ４１の出力によって充電されるので、信号波形「ａ」（すなわちインバータＵ４１の出力信号波形）の立ち上がりエッジの位置から上昇を開始してやがてＨレベルに達する信号波形となっている。但し、信号波形「ａ」に立ち下がりエッジが出現すると、トランジスタＭ４１がオンしてコンデンサＣ４１を放電するので、信号波形「ｅ」は、それ以降Ｌレベルを継続することになる。
【００８２】
信号波形「ｆ」はインバータＵ４２の出力信号である。従って、コンデンサＣ４１の端子電圧を表している信号波形「ｅ」が、インバータＵ４２が入力信号レベルのＨレベル・Ｌレベルの判断の基準としている所定の閾値（Ｖｔｈ２とする）を上回ると信号波形「ｆ」はＬレベルとなり、当該閾値Ｖｔｈ２を下回っている間はＨレベルを継続する波形になる。
【００８３】
図３Ａ及び図３Ｂに示した各信号波形のうち、図３Ａに示したものは、信号波形「ＩＮ」が、立ち上がり後に立ち下がる波形である場合のものである。
この図３Ａにおいて、［Ａ］と表示されている波形群は、信号波形「ＩＮ」が、立ち上がり後に短い時間（より具体的には、信号波形「ｃ」で表現されている信号レベルの上昇が、閾値Ｖｔｈ１に到達し得ないほどに短い時間）で立ち下がる波形である場合のものである。また、［Ｂ］と表示されている波形群は、信号波形「ＩＮ」が、立ち上がり後に長い時間（より具体的には、信号波形「ｃ」で表現されているレベルの上昇が、閾値Ｖｔｈ１を上回るに十分な長い時間）を経てから立ち下がる波形である場合のものである。
【００８４】
一方、図３Ｂに示したものは、信号波形「ＩＮ」が、立ち下がり後に立ち上がる波形である場合のものである。
この図３Ｂにおいて、［Ｃ］と表示されている波形群は、信号波形「ＩＮ」が、立ち下
がり後に短い時間（より具体的には、信号波形「ｅ」で表現されている信号レベルの上昇が、閾値Ｖｔｈ２に到達し得ないほどに短い時間）で立ち上がる波形である場合のものである。また、［Ｄ］と表示されている波形群は、信号波形「ＩＮ」が、立ち下がり後に長い時間（より具体的には、信号波形「ｅ」で表現されているレベルの上昇が、閾値Ｖｔｈ２を上回るに十分な長い時間）を経てから立ち上がる波形である場合のものである。
【００８５】
以上の各信号波形において、信号波形「ｂ」と信号波形「ｄ」とがラッチ回路５０に対するセット入力信号及び遅延回路８０に対する遅延時間制御信号となる。ここで、この波形の両者が共にＨレベルの期間、すなわち、図３Ａ及び図３Ｂに示されているＴ１の期間では、ラッチ回路５０にセット入力信号が入力されると共に、遅延回路８０の遅延動作による信号遅延が無しとされる。ここで信号波形「ｂ」と信号波形「ｄ」の２つで立ち上がりエッジ検出信号を構成していて、両者ともＨレベルのとき信号波形「ＩＮ」の立ち上がりエッジを検出したことを意味している。
【００８６】
また、以上の各信号波形において、信号波形「ａ」と信号波形「ｆ」とがラッチ回路６０に対するセット入力信号及び遅延回路７０に対する遅延時間制御信号となる。ここで、この波形の両者が共にＨレベルの期間、すなわち、図３Ａ及び図３Ｂに示されているＴ２の期間では、ラッチ回路６０にセット入力信号が入力されると共に、遅延回路７０の遅延動作による信号遅延が無しとされる。ここで信号波形「ａ」と信号波形「ｆ」の２つで立ち下がりエッジ検出信号を構成していて、両者ともＨレベルのとき信号波形「ＩＮ」の立ち下がりエッジを検出したことを意味している。
【００８７】
ここで、前述したように、遅延回路８０の出力信号はラッチ回路６０に対するリセット入力信号であり、遅延回路７０の出力信号はラッチ回路５０に対するリセット入力信号である。従って、図３Ａ及び図３Ｂにおいて、期間Ｔ１は、ラッチ回路５０にセット入力信号が入力されると共に、ラッチ回路６０に対するリセット入力信号が入力される期間（ラッチ回路６０の出力がＬレベルに確定する期間）であり、期間Ｔ２は、ラッチ回路６０にセット入力信号が入力されると共に、ラッチ回路５０に対するリセット入力信号が入力される期間（ラッチ回路５０の出力がＬレベルに確定する期間）であると見ることができる。よって、ラッチ回路５０の出力が導かれる出力端子ＯＵＴ１からは、図３Ａ及び図３Ｂにおける期間Ｔ１をパルス幅とするパルス信号が出力され、ラッチ回路６０の出力が導かれる出力端子ＯＵＴ２からは、図３Ａ及び図３Ｂにおける期間Ｔ２をパルス幅とするパルス信号が出力される。ここで、図３Ａ及び図３Ｂに示した［Ａ］〜［Ｄ］のいずれにおいても、期間Ｔ１及び期間Ｔ２は両者が重なることなく存在するので、図２のパルス生成回路でも、入力端子ＩＮに入力される２値信号の値の変化に応じて、ラッチ回路５０及び６０から交互に出力されるパルス信号が、出力端子ＯＵＴ１及びＯＵＴ２から出力される。
【００８８】
従って、図２に示したパルス生成回路を図４に示したレベルシフト回路に適用しても、ラッチ回路５０及び６０から交互に出力されるパルス信号に応じて、信号レベルをＶ２ＨとＶ２Ｌとの間で交互に切り替えた信号を、出力端子ＯＵＴから出力することができるようになる。しかも、このパルス生成回路を適用したレベルシフト回路では、入力端子ＩＮに入力される入力信号におけるＬレベルの期間を短くしても、出力端子ＯＵＴから出力される信号における当該期間は正確に再現される。つまり、入力信号のＬ／Ｈ比率の再現性が高い。
【００８９】
なお、本発明は、これまでに説明した実施の形態に限定されるものではなく、実施段階では、その要旨を変更しない範囲で種々変形することが可能である。
【符号の説明】
【００９０】
１１、２１、Ｕ３１、Ｕ３２、Ｕ４１、Ｕ４２、Ｕ５１、Ｕ５２、Ｕ６１、Ｕ６２
、Ｕ１０１、Ｕ１０２  インバータ
１２、２２、Ｂ７１、Ｂ８１  バッファ
１３、１４、３０、４０  エッジ検出回路
１５、１６、５０、６０  ラッチ回路
１７、１８、７０、８０  遅延回路
１００  パルス生成回路
１１０  パルス発生器
１１１  レベルシフト回路
１１２  フリップフロップ回路
１２１  ＡＮＤ回路
１２２、１２３  Ｄ型フリップフロップ回路
１２４、１２５  遅延回路網
１２６  ＯＲ回路
Ｃ３１、Ｃ４１、Ｃ７１、Ｃ８１  コンデンサ
Ｍ３１、Ｍ４１、Ｍ５１、Ｍ５２、Ｍ５３、Ｍ６１、Ｍ６２、Ｍ６３、Ｍ７１、Ｍ７２、Ｍ７３、Ｍ７４、Ｍ８１、Ｍ８２、Ｍ８３、Ｍ８４、Ｍ１０１、Ｍ１０２、Ｍ１１１、Ｍ１１２  トランジスタ
Ｒ３１、Ｒ４１、Ｒ５１、Ｒ６１、Ｒ７１、Ｒ８１、Ｒ１０１、Ｒ１０２  抵抗
【図１】
2011061405.tif 000003
【図２】
2011061405.tif 000004
【図３Ａ】
2011061405.tif 000005
【図３Ｂ】
2011061405.tif 000006
【図４】
2011061405.tif 000007
【図５】
2011061405.tif 000008
【図６】
2011061405.tif 000009
【図７】
2011061405.tif 000010