(57)【要約】      （修正有）【課題】アスペクト比の高いキャパシタ形成における倒壊を防ぐと共に、容量電極面積を大きくすることが可能な半導体装置を提供する。【解決手段】シリンダ形状の第一の下部電極３０を形成する工程と、複数の前記第一の下部電極３０を連結する第一の支持体１７ａを形成する工程と、前記第一の下部電極３０上に、前記第一の下部電極３０の上端を露出させる第二のシリンダホールを形成する工程と、前記第一の下部電極３０の中空部内壁と、前記第二のシリンダホール内壁を第二の電極膜３７で覆い、シリンダ形状の第二の下部電極４０を形成する工程と、複数の前記第二の下部電極４０を連結する第二の支持体２９ａを形成する工程と、前記第二の下部電極４０及び前記第一の下部電極３０の外周面を露出させて、クラウン形状の下部電極を形成する工程と、を具備してなる半導体装置の製造方法。【選択図】図１
2011061067.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に接続されるコンタクトプラグと、前記コンタクトプラグに接続されるクラウン形状の下部電極と、前記下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜の表面を覆う上部電極を備えるキャパシタを有する半導体装置において、
前記下部電極は、前記コンタクトプラグに接触するクラウン形状の第一の下部電極と、前記第一の下部電極の内面全体および上面と接触し、その一部が前記上面よりも上方に突出するシリンダ形状の第二の下部電極とを備えることを特徴とする半導体装置。
【請求項２】
前記キャパシタは、下段キャパシタ部分と上段キャパシタ部分の積層構造を備え、前記下段キャパシタ部分の前記下部電極は、外壁表面を露出する前記第一の下部電極と内壁表面および底面を含む内表面を露出する前記第二の下部電極との２層電極からなり、前記上段キャパシタ部分の前記下部電極は、外壁表面、上面、内壁表面を露出する前記第二の下部電極の単層電極からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量絶縁膜は、前記下段キャパシタ部分を構成する前記第一の下部電極の外壁表面と、前記上段キャパシタ部分を構成する前記第二の下部電極の外壁表面および上面と、前記下段キャパシタ部分および前記上段キャパシタ部分の両方を構成する前記第二の下部電極の内表面と、接触していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記キャパシタは、前記第一の下部電極の外壁上端に接合されて、前記第一の下部電極同士を連結する第一の支持体と、前記第二の下部電極の外壁上端に接合されて、前記第二の下部電極同士を連結する第二の支持体と、をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第一の支持体は、平面視において、任意に隣接する４つの前記第一の下部電極の中心を結んで形成される四角形の中に、前記隣接する４つの前記第一の下部電極のいずれとも接触しない開口部を有して全ての前記第一の下部電極を連結しており、前記第二の支持体は、前記第二の下部電極のいずれとも接触するライン＆スペース状の開口部を有して複数に分割された一群の前記第二の下部電極を連結していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上の層間絶縁膜内にコンタクトプラグを形成する工程と、
前記層間絶縁膜および前記コンタクトプラグを覆うように、ストッパー絶縁膜、第一の犠牲絶縁膜および第一の支持体膜をこの順序で形成した後、前記ストッパー絶縁膜、前記第一の支持体膜、前記第一の犠牲絶縁膜および前記ストッパー絶縁膜を貫通し、前記コンタクトプラグの上面を露出させる第一のシリンダホールを形成する工程と、
前記第一のシリンダホール内表面にシリンダ形状の第一の下部電極を形成する工程と、
第二の犠牲絶縁膜および前記第二の支持体膜をこの順序で全面に形成する工程と、
前記第二の支持体膜及び前記第二の犠牲絶縁膜を貫通し、前記第一の下部電極の上面を露出させる第二のシリンダホールを形成する工程と、
前記第一の下部電極の内表面を露出させる工程と、
前記第一の下部電極の内表面および前記第二のシリンダホールの内壁に接触するシリンダ形状の第二の下部電極を形成する工程と、
前記第二の犠牲絶縁膜および前記第一の犠牲絶縁膜を除去して、前記第一の下部電極および前記第二の下部電極からなるクラウン形状の下部電極を形成する工程、を具備してなることを特徴とする半導体装置の製造方法。
【請求項７】
前記シリンダ形状の第一の下部電極を形成する工程は、前記第一のシリンダホールを形成する工程の後、前記上面が露出された前記コンタクトプラグに接続する第一の電極膜を全面に形成する工程と、前記第一電極膜が形成された第一シリンダホールの内部を埋め込むように、全面に第一の埋め込み膜を形成する工程と、前記第一の支持体膜上に形成された前記第一の電極膜および前記第一の埋め込み膜を除去して前記第一の支持体膜の上面を露出させる工程と、を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記シリンダ形状の第一の下部電極を形成する工程の後、前記第二の犠牲絶縁膜を全面に形成する工程の前に、上面が露出している前記第一の支持体膜に第一の開口部を形成する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第一の支持体膜に前記第一の開口部を形成する工程は、複数の前記第一の下部電極を全て連結する第一の支持体を形成する工程であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第一の開口部を、複数の前記第一の下部電極の外壁上端同士の間に形成するとともに、平面視したときにその形状が長円状となるように形成することを特徴とする、請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記第一の開口部は、平面視において、互いに最近接する４つの前記第一の下部電極の中心を頂点とする菱形領域内に、いずれの前記第一の下部電極とも接触しないように一つ設けられることを特徴とする請求項８乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第二のシリンダホールを形成する工程において、前記第二のシリンダホールの底部が、前記第一の下部電極の上端部の全周を露出し、かつ前記第一の開口部に重ならないことを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項１３】
前記第一の下部電極の内表面を露出させる工程は、前記第二のシリンダホールを形成する工程の後、全面に保護絶縁膜を形成する工程と、エッチバックにより前記第二シリンダホールの内壁に保護絶縁膜サイドウォールを形成する工程と、前記保護絶縁膜サイドウォールをマスクとして、前記第一の下部電極内部を埋め込んでいる第一の埋め込み膜を選択的に除去する工程と、を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１４】
前記シリンダ形状の第二の下部電極を形成する工程は、前記第一の下部電極の内表面を露出させる工程でマスクとして用いた保護絶縁膜サイドウォールを除去する工程と、
前記第一の下部電極の内表面および前記第二シリンダホールの内壁を覆うように、全面に第二の電極膜を形成する工程と、
前記第二の電極膜が形成された前記第二シリンダホールおよび前記第一下部電極の内部を埋め込むように全面に第二の埋め込み膜を形成する工程と、
前記第二の支持体膜上に形成された前記第二の埋め込み膜および前記第二の電極膜を除去して前記第二の支持体膜の上面を露出させる工程と、を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１５】
シリンダ形状の前記第二の下部電極を形成する工程の後、前記第二の犠牲絶縁膜および前記第一の犠牲絶縁膜を除去する前に、上面が露出している前記第二の支持体膜に第二の開口部を形成する工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１６】
前記第二の開口部を形成する工程は、複数の前記第二の下部電極を連結する第二の支持体を形成する工程であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第二の支持体は、複数の前記第二の下部電極の外壁上端の一部に接合するように、複数のラインで形成され、各々隣接する前記ラインは前記第二の開口部で分断されていることを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記クラウン形状の下部電極を形成する工程の後、容量絶縁膜および上部電極を順に形成する工程を含む請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法及び半導体装置に係わり、特にキャパシタをメモリとして用いる半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、半導体装置を構成する各部材に供される面積が縮小されている。たとえば、メモリセル部と周辺回路部とを有するＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子においては、メモリセル部に供される面積が縮小されつつある。また、メモリセル部を構成するキャパシタが十分な静電容量を確保できるよう、クラウン型のキャパシタが提案されている。
【０００３】
キャパシタの構造は、より大きな静電容量を確保するために複雑化しており、たとえば、二段構造の下部電極を有するキャパシタが知られている。キャパシタの下部電極の一段目を柱状とし、二段目をクラウン形状とする二段構造を採用することで、キャパシタ容量を確保し、かつ、ドライエッチングによる不具合を低減することができる（特許文献１）。
【０００４】
また、二段構造の下部電極を有するキャパシタとしては、その他に、キャパシタの下部電極を下部ストレージ電極及び上部ストレージ電極からなる２層構造で形成するものが知られている（特許文献２）。また、層間絶縁膜に開口部を形成する工程と、電極を形成する工程を繰り返すことにより、二段シリンダ構造のキャパシタを形成する方法も行われている（特許文献３）。
また、二段構造の下部電極を有するキャパシタのエッチング処理を、一度に行うものとしては、二層の層間絶縁膜を形成し、それぞれを貫通するストレージノードホールの径の大きさを変える方法が知られている。これにより、それぞれの層間絶縁膜のエッチング速度を変え、二段構造の下部電極を有するキャパシタを一度の処理で形成することができる（特許文献４）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2004-311918号公報
【特許文献２】特開2004-72078号公報
【特許文献３】特開2002-313952号公報
【特許文献４】特開平9-191084号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
前述のように、特許文献１に記載された発明には、キャパシタの容量を増大するために、下部電極を２段で構成し、下段を柱状電極、上段をクラウン形状電極（下部電極の内、垂直に立った円筒部分の内外面をキャパシタとして用いる）とする構成が記載されている。
しかし、半導体素子の微細化に伴い、キャパシタの形成に許容される平面面積が縮小すると、特許文献１に記載されたキャパシタ構造でも所定の容量を確保することが困難となる問題がある。また、柱状電極、クラウン形状電極に係わらず、アスペクト比（縦／横比）が増大すると機械的強度が低下し、形成工程を経る間に倒壊する危険度が増加する。さらに、下段電極と上段電極の接触面積が減少するため接触抵抗が増大し、記憶素子としての特性が悪化する問題がある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板に接続されるコンタクトプラグと、前記コンタクトプラグに接続されるクラウン形状の下部電極と、前記下部電極の表面を覆う容量絶縁膜と、前記容量絶縁膜の表面を覆う上部電極を備えるキャパシタを有する半導体装置において、前記下部電極は、前記コンタクトプラグに接触するクラウン形状の第一の下部電極と、前記第一の下部電極の内面全体および上面と接触し、その一部が前記上面よりも上方に突出するクラウン形状の第二の下部電極と、を備えることを特徴とする。
【０００８】
本発明の半導体装置の製造方法は、半導体基板上の層間絶縁膜内にコンタクトプラグを形成する工程と、前記層間絶縁膜および前記コンタクトプラグを覆うように、ストッパー絶縁膜、第一の犠牲絶縁膜および第一の支持体膜をこの順序で形成した後、前記ストッパー絶縁膜、前記第一の支持体膜、前記第一の犠牲絶縁膜および前記ストッパー絶縁膜を貫通し、前記コンタクトプラグの上面を露出させる第一のシリンダホールを形成する工程と、前記第一のシリンダホール内表面にシリンダ形状の第一の下部電極を形成する工程と、第二の犠牲絶縁膜および前記第二の支持体膜をこの順序で全面に形成する工程と、前記第二の支持体膜及び前記第二の犠牲絶縁膜を貫通し、前記第一の下部電極の上面を露出させる第二のシリンダホールを形成する工程と、前記第一の下部電極の内表面を露出させる工程と、前記第一の下部電極の内表面および前記第二のシリンダホールの内壁に接触するシリンダ形状の第二の下部電極を形成する工程と、前記第二の犠牲絶縁膜および前記第一の犠牲絶縁膜を除去して、前記第一の下部電極および前記第二の下部電極からなるクラウン形状の下部電極を形成する工程と、を具備してなることを特徴とする。
【発明の効果】
【０００９】
上記の構成によれば、下段キャパシタ用のシリンダホールと上段キャパシタ用のシリンダホールを各々独立した工程で形成しているので、単一の工程で１段の深いシリンダホールを形成する場合に、エッチング不良となってシリンダホールを形成できなくなる問題を回避できる。これにより、下段、および上段共にクラウン形状の下部電極とすることができるので、従来に比べてより大きなキャパシタ容量を確保することが可能となる。
【００１０】
また、下段キャパシタ用の下部電極と上段キャパシタ用の下部電極の各々に、複数の下部電極を連結するように倒壊防止用の支持体を形成しているので、下部電極自体の機械的強度を向上させ、製造工程において各々の下部電極が倒壊したり歪曲したりする問題を回避することができる。
【００１１】
さらに、上段のシリンダホールを形成した後、第一の下部電極の内部を埋設している絶縁膜を除去して第一の下部電極内面を露出させた後、第二の下部電極を形成している。したがって、上段キャパシタの下部電極となる第二の下部電極は、上段のみならず下段の第一の下部電極内面全体に亘って接触するように形成される。これにより、第二の下部電極と第一の下部電極との接触面積は大幅に拡大される。本発明のキャパシタにおいては、上段キャパシタ用の下部電極は、第二の下部電極からなる単層膜で構成される。また、下段キャパシタ用の下部電極は、第一の下部電極と第二の下部電極からなる２層膜で構成される。この構成により、上段キャパシタ用の下部電極と下段キャパシタ用の下部電極との接触面積が縮小して高抵抗となる問題を回避することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の本発明を適用した第１の実施形態である半導体装置を示す断面模式図である。
【図２】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図３】第１の実施形態の半導体装置の製造方法を示す工程断面図及び水平断面図である。
【図４】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図５】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図６】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図７】第１の実施形態の半導体装置の製造方法を示す工程断面図及び水平断面図である。
【図８】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図９】第１の実施形態の半導体装置の製造方法を示す工程断面図及び水平断面図である。
【図１０】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１１】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１２】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１３】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１４】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１５】第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１６】第１の実施形態の半導体装置の製造方法を示す工程断面図及び水平断面図である。
【図１７】第１の実施形態の半導体装置の製造方法を示す工程断面図及び水平断面図である。
【図１８】第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図１９】第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図２０】第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図２１】第３の実施形態の半導体装置の製造方法を示す工程断面図及び水平断面図である。
【図２２】第３の実施形態の半導体装置の製造方法を示す工程断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の第一の実施形態である半導体装置１について図面を参照して説明する。図１は本発明の実施形態に係る半導体装置の断面構造を示す断面図である。なお、以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１４】
本実施形態の半導体装置１は、トランジスタ形成層５０と、キャパシタ形成層５１と、から概略構成されている。以下それぞれについて図１を用いて詳細を説明する。
【００１５】
＜トランジスタ形成層５０＞
トランジスタ形成層５０はさらに、基板（半導体基板２）と、ゲート電極４３と、第一のセルコンタクトプラグ２４ａと、第二のセルコンタクトプラグ２４ｂと、ビット線コンタクトプラグ４５と、第一の容量コンタクトプラグ２１と、第二の容量コンタクトプラグ２３と、から概略構成されている。以下、それぞれの構成について、詳細に説明する。
【００１６】
（半導体基板２）
基板（半導体基板２）としては、所定の濃度のＰ型不純物を含有するシリコン（Ｓｉ）などを用いることができる。半導体基板２上に形成された溝部には、シリコン酸化膜（ＳｉＯ２）等の絶縁膜が埋設されており、これにより素子分離領域３と、素子分離領域３で囲まれた素子形成領域４が形成されている。また、半導体基板２の表面には、たとえば、リン（Ｐ）などのＮ型不純物を拡散させた複数の第一のソース・ドレイン領域１０及び第二のソース・ドレイン領域１１が形成され、それぞれ離間して配置されている。
【００１７】
（ゲート電極４３）
ゲート電極４３は、ゲート絶縁膜５の上に形成された多結晶シリコン膜８と金属膜９との多層膜により構成される。前記多結晶シリコン膜８は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）での成膜時にリン（Ｐ）などのＮ型不純物を含有させて形成することができる。
また、成膜時に不純物を含有しないように形成した多結晶シリコン膜に、後の工程でＮ型またはＰ型の不純物を、イオン注入法により導入してもよい。また、前記金属膜９は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。金属膜９の上にはゲートマスク窒化膜１２が積層されている。
【００１８】
（第一のセルコンタクトプラグ２４ａおよび第二のセルコンタクトプラグ２４ｂ）
第一のセルコンタクトプラグ２４ａは第一のソース・ドレイン領域１０上に、第二のセルコンタクトプラグ２４ｂは第二のソース・ドレイン領域１１上にそれぞれ設けられている。これにより、第一のセルコンタクトプラグ２４ａおよび第二のセルコンタクトプラグ２４ｂは、それぞれ第一のソース・ドレイン領域１０または第二のソース・ドレイン領域１１に接続する構成となっている。
【００１９】
ゲート電極４３、第一のセルコンタクトプラグ２４ａおよび第二のセルコンタクトプラグ２４ｂの側面には、窒化シリコン（Ｓｉ３Ｎ４）などからなるゲート側壁窒化膜１３が形成されている。
それらの上には、第一の層間絶縁膜１４が形成されている。また、第一の層間絶縁膜１４上を覆うように、第二の層間絶縁膜１５と、第三の層間絶縁膜２０がこの順で形成されている。
【００２０】
（ビット線コンタクトプラグ４５）
ビット線コンタクトプラグ４５は、たとえば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）を積層した構成となっている。ビット線コンタクトプラグ４５は、第二の層間絶縁膜１５を貫通するように設けられており、その上部はビット配線４６と接続するように構成され、その下部は第一のセルコンタクトプラグ２４ａに接続されている。
ビット配線４６は、たとえば、窒化タングステン（ＷＮ）及びタングステン（Ｗ）の積層膜からなり、ビット線コンタクトプラグ４５上に接続される構成となっている。また、その上面と周囲は第三の層間絶縁膜２０で覆われている。また、第三の層間絶縁膜２０上には、第四の層間絶縁膜２２が第三の層間絶縁膜２０を覆うように形成されている。
【００２１】
（第一の容量コンタクトプラグ２１、第二の容量コンタクトプラグ２３）
第一の容量コンタクトプラグ２１は、第二の層間絶縁膜１５と第三の層間絶縁膜２０を貫通し、第二のセルコンタクトプラグ２４ｂに接続するように形成されている。
第二の容量コンタクトプラグ２３は、第四の層間絶縁膜２２を貫通し、かつ、第一の容量コンタクトプラグ２１と接続するように構成されている。
【００２２】
＜キャパシタ形成層５１＞
キャパシタ形成層５１はさらに、ストッパー絶縁膜６と、第一の下部電極３０と、第二の下部電極４０と、容量絶縁膜３３と、上部電極３４と、第五の層間絶縁膜３６と、配線３８と、第六の層間絶縁膜３９と、から概略構成されている。以下、それぞれの構成について詳細に説明する。
【００２３】
（ストッパー絶縁膜６）
ストッパー絶縁膜６は、たとえば、１００ｎｍの厚さの窒化膜からなり、第四の層間絶縁膜２２を覆うように形成されている。
【００２４】
（第一の下部電極３０）
中空筒状の第一の下部電極３０は、ストッパー絶縁膜６を貫通し、かつ、その底部が第二の容量コンタクトプラグ２３と接続する第一の電極膜２７で構成され、クラウン形状となっている。クラウン形状の第一の下部電極３０の上面および内面は第二の下部電極４０と接しており、外表面は容量絶縁膜３３と接している。
第一の下部電極３０を構成する第一の電極膜２７の外壁上端には、第一の支持体１７ａが接合されている。第一の支持体１７ａは、例えば、平面視形状が長円状の第一の開口部２８が設けられた網状の構成となっており、複数の第一の電極膜２７の外壁上端をそれぞれ連結するように延在されている。第一の開口部２８は、平面視において、互いに最近接する４つの第一の下部電極３０の中心を頂点とする菱形領域内に一つ設けられる。また、第一の開口部２８は、いずれの第一の下部電極３０とも接触しないように設けられる。これにより、第一の支持体１７ａは、全ての第一の下部電極３０を連結する構成となっている。
【００２５】
（第二の下部電極４０）
上段キャパシタの下部電極を構成するシリンダ形状の第二の下部電極４０は第二の電極膜３７からなり、内外壁表面共に容量絶縁膜３３と接している。第二の下部電極４０は、下部が第一の下部電極３０の内面全体に接触するように延在しており、上部が第一の下部電極３０の上面から突出する構成となっている。それにより、第二の下部電極４０の下部は、第一の下部電極３０の上面と内面全体とで接触している。すなわち、第二の下部電極４０を構成する第二の電極膜３７は、上段キャパシタの下部電極のみならず、下段キャパシタの下部電極の一部を構成している。
【００２６】
本発明に係わる２段キャパシタは、上段キャパシタ用の下部電極は第二の下部電極４０からなる単層膜で構成され、下段キャパシタ用の下部電極は第一の下部電極３０と第二の下部電極４０からなる２層膜で構成される。これにより、上段キャパシタ用の第二の下部電極４０の外径は、少なくとも第一の下部電極３０の上面を全て露出させることができる寸法となり、第一の下部電極３０の外径以上の大きさとなる。また、上段キャパシタを構成する第二の下部電極４０の内径は、下段キャパシタを構成する第二の下部電極４０の内径よりも、第一の下部電極３０の厚さの２倍分だけ大きくなっている。
【００２７】
本実施例におけるキャパシタは、下段キャパシタ部分と上段キャパシタ部分の積層構造を備え、前記下段キャパシタ部分の前記下部電極は、外壁表面を露出する前記第一の下部電極と内壁表面および底面を含む内表面を露出する前記第二の下部電極との２層電極からなり、前記上段キャパシタ部分の前記下部電極は、外壁表面、上面、内壁表面を露出する前記第二の下部電極の単層電極からなる構成となっている。
【００２８】
第二の電極膜３７は、第二の下部電極４０を形成するとともに、第一の下部電極３０の上面と内面全体とに接触する構成となっている。これにより、第一の下部電極３０と第二の下部電極４０は連通する構成となり、相互の接触面積を大幅に拡大できる。
例えば、後の半導体装置の製造方法で例示するように、第一下部電極の厚さが１５ｎｍで、高さ（第一犠牲絶縁膜の厚さ）が１５００ｎｍ（１．５μｍ）とした場合、従来は１５ｎｍ幅の第一下部電極の上面でしか、第二下部電極との接触を確保できなかったが、本実施例では第一下部電極の内面全体を接触部分として用いるので、１５００／１５で、およそ１００倍、下部電極の厚さにより内面の面積が減少することを考慮しても、少なくとも５０倍の接触面積拡大を図ることができる。
【００２９】
第二の下部電極４０を構成する第二の電極膜３７の外壁上端には、第二の支持体２９ａが接合されている。第二の支持体２９ａは、帯状に延設した構成となっており、それぞれ所定の間隔で配置されている。また、第二の支持体２９ａ同士の間にはライン＆スペース状の第二の開口部３２が形成されている。この第二の開口部３２により複数に分割された一群の第二の下部電極４０は、その上端が第二の支持体２９ａによってそれぞれ連結された構成となる。
【００３０】
（容量絶縁膜３３）
容量絶縁膜３３はタンタル酸化膜からなり、ストッパー絶縁膜６の上面、第一の下部電極３０の外部側壁面、第一の支持体１７ａの表面、第二の下部電極４０の外部側壁面、第二の支持体２９ａの表面、第二の下部電極４０の上面および内面を１０nm程度の厚さで覆うように形成されている。また、容量絶縁膜３３の材料としてはタンタル酸化膜に限られず、たとえば、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、シリコン窒化膜などの高誘電率膜、またはそれらの積層体等を用いることができる。
【００３１】
（上部電極３４）
上部電極３４は、たとえば、窒化チタン膜とドープトシリコン膜の積層膜からなり、容量絶縁膜３３に接して窒化チタン膜が形成され、窒化チタンの上にドープトシリコン膜が形成される。窒化チタン膜は、容量絶縁膜３３を覆う程度に薄く形成するために、窒化チタン膜を形成した段階では、下部電極の内側および外側に空間が残存する。この残存した空間を消滅させるために、残存空間が完全に埋め込まれる厚さでドープトシリコン膜を形成する。これにより、第一の下部電極３０及び第二の下部電極４０はそれぞれ内側、周囲ともに上部電極３４で支えられる構成となり、高い強度のキャパシタ４１を得ることができる。なお、ドープトシリコン膜にはボロンドープトシリコン膜などを用いることができる。
【００３２】
（第五の層間絶縁膜３６、配線３８、第六の層間絶縁膜３９）
上部電極３４上には、第五の層間絶縁膜３６が形成されており、第五の層間絶縁膜３６上には配線３８と、図示しないコンタクトプラグが形成され、第五の層間絶縁膜３６および配線３８を覆うように第六の層間絶縁膜３９が形成されている。なお、配線３８はアルミニウム（Ａｌ）、銅（Ｃｕ）等からなり、不図示の領域で上部電極３４と接続されている。
【００３３】
本実施形態の半導体装置１は、クラウン構造の下部電極を２段に構成したキャパシタ４１を備えている。そのため、下部電極が、柱状電極と柱状電極上にクラウン形状の電極を積層した従来構造のキャパシタよりも、大きな静電容量を得ることができる。
また、第一の下部電極３０と第二の下部電極４０は連通した構成となっており、第一の下部電極と第二の下部電極との接触抵抗を拡大しているので、接触抵抗が大きくなる問題を回避できる。
また、第二の電極膜３７は第二の下部電極４０を構成し、かつ、第一の下部電極３０の内面を覆う構成により、第一の下部電極３０と第二の下部電極４０の接続部分の強度が高まる。さらに第一の下部電極の外表面上端および第二の下部電極の外表面上端には、各々支持体が設けられ、複数の下部電極を連結して機械的強度を向上させているので、各々の下部電極の倒壊や歪曲を防止することができる。
【００３４】
次に、本発明の第一の実施形態である半導体装置１の製造方法について図面を参照して説明する。
本発明の実施形態である半導体装置１の製造方法は、トランジスタ形成層５０形成工程（準備工程）と、ストッパー絶縁膜６形成工程と、第一の犠牲絶縁膜１６形成工程と、第一の支持体膜１７形成工程と、第一の下部電極３０形成工程（第１工程）と、第一の支持体１７ａ及び第一の開口部２８形成工程（第２工程）と、第二の犠牲絶縁膜２６形成工程と、第二の支持体膜２９形成工程と、第二のシリンダホール１８ｂ形成工程と、第一の埋め込み膜２５を除去する工程（第３工程）と、保護絶縁膜サイドウォール４２ａ形成工程と、第一の下部電極３０露出工程と、第二の下部電極４０形成工程（第４工程）と、第二の支持体２９ａ及び第二の開口部３２形成工程と、第一の下部電極３０及び第二の下部電極４０露出工程（第６工程）と、上部電極３４形成工程（第７工程）と、から概略構成されている。
以下、各工程について図を用いて詳細に説明する。
【００３５】
＜準備工程＞
準備工程（トランジスタ形成層５０形成工程）はさらに、ゲート電極４３形成工程と、第一のセルコンタクトプラグ２４ａ及び第二のセルコンタクトプラグ２４ｂ形成工程と、ビット線コンタクトプラグ４５およびビット配線４６形成工程と、第一の容量コンタクトプラグ２１形成工程と、第二の容量コンタクトプラグ２３形成工程と、から構成されている。以下、それぞれの工程について、詳細に説明する。
【００３６】
（ゲート電極４３形成工程）
まず、半導体基板２の一面に素子分離領域３、素子形成領域４、第一のソース・ドレイン領域１０および第二のソース・ドレイン領域１１を形成する。次に、半導体基板２の一面を覆うようにゲート絶縁膜５、多結晶シリコン膜８、金属膜９およびゲートマスク窒化膜１２をこの順に積層する。次いでドライエッチング法により、ゲート絶縁膜５、多結晶シリコン膜８、金属膜９およびゲートマスク窒化膜１２を貫通し、かつ、第一のソース・ドレイン領域１０及び第二のソース・ドレイン領域１１を露出するコンタクトホール４４を形成する。
次いで、コンタクトホール４４の内壁およびゲートマスク窒化膜１２上を覆うようにゲート側壁窒化膜１３を形成する。これにより、ゲート絶縁膜５上に、多結晶シリコン膜８と金属膜９との多層膜からなるゲート電極４３が形成される。
【００３７】
（第一のセルコンタクトプラグ２４ａ及び第二のセルコンタクトプラグ２４ｂ形成工程）
次に、コンタクトホール４４の底部のゲート側壁窒化膜１３を除去し、第一のソース・ドレイン領域１０及び第二のソース・ドレイン領域１１を露出させる。次いでコンタクトホール４４の内部を充填するように導電膜を堆積した後、ＣＭＰ法を用いてゲート側壁窒化膜１３が露出するまで表面研磨を行う。
次に、ゲートマスク窒化膜１２上のゲート側壁窒化膜１３を除去し、次いでゲートマスク窒化膜１２上を覆うように第一の層間絶縁膜１４を形成する。次いで、ＣＭＰ法を用いて導電膜が露出するまで表面研磨を行う。以上により、第一のセルコンタクトプラグ２４ａ及び第二のセルコンタクトプラグ２４が形成される。
【００３８】
（ビット線コンタクトプラグ４５およびビット配線４６形成工程）
次に、ビット線コンタクトプラグ４５を形成する。まず、第一のセルコンタクトプラグ２４ａ及び第二のセルコンタクトプラグ２４ｂ上を覆うように、第二の層間絶縁膜１５を形成する。次いでドライエッチング法により、第一のセルコンタクトプラグ２４ａを露出させるように、第二の層間膜１５に図示しないコンタクトホールを形成する。次に、このコンタクトホールを充填するように、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層し、次いで、ＣＭＰ法を用いて、第二の層間絶縁膜１５が露出するまで表面研磨する。これにより、第一のセルコンタクトプラグ２４ａに接続するビット線コンタクトプラグ４５が形成される。次いで、ビット線コンタクトプラグ４５上を覆うように、ビット配線４６を形成する。
【００３９】
（第一の容量コンタクトプラグ２１形成工程）
次に、第一の容量コンタクトプラグ２１を形成する。まず、第二の層間絶縁膜１５およびビット配線４６を覆うように、酸化シリコン等からなる第三の層間絶縁膜２０を形成する。
次いでドライエッチング法により、第二のセルコンタクトプラグ２４ｂの表面を露出させるように、第三の層間絶縁膜２０および第二の層間絶縁膜１５を貫通する図示しないコンタクトホールを形成する。次いで、このコンタクトホールの内部を充填するように、金属膜を積層した後、ＣＭＰ法を用いて、第三の層間絶縁膜２０が露出するまで表面研磨する。これにより、第二のセルコンタクトプラグ２４ｂに接続する構成の、第一の容量コンタクトプラグ２１が形成される。なお、ここまでの断面図については、図２以降では省略する。
【００４０】
（第二の容量コンタクトプラグ２３形成工程）
次に、第二の容量コンタクトプラグ２３を形成する。まず、第一の容量コンタクトプラグ２１および第三の層間絶縁膜２０を覆うように、酸化シリコン等からなる第四の層間絶縁膜２２を形成する。
次いでドライエッチング法により、第一の容量コンタクトプラグ２１の表面を露出させるように、第三の層間絶縁膜２０を貫通するコンタクトホールを形成する。
次いで、このコンタクトホールの内部を充填するように、金属膜を積層した後、ＣＭＰ法を用いて、第四の層間絶縁膜２２が露出するまで表面研磨する。これにより、第一の容量コンタクトプラグ２１に接続する構成の、第二の容量コンタクトプラグ２３が形成される。
【００４１】
＜第１工程＞
第１工程はさらにストッパー絶縁膜６形成工程と、第一の犠牲絶縁膜１６形成工程と、と第一の支持体膜１７形成工程と、第一の下部電極３０形成工程と、から構成されている。以下、それぞれの工程について、詳細に説明する。
【００４２】
（ストッパー絶縁膜６形成工程）
まず、図２に示すように、第二の容量コンタクトプラグ２３及び第四の層間絶縁膜２２を覆うように、１００ｎｍの厚さの窒化シリコン膜からなるストッパー絶縁膜６を形成する。このとき、ストッパー絶縁膜６の材料は窒化シリコン膜に限定されず、後述するドライエッチング及び湿式エッチング工程において、第一の犠牲絶縁膜１６及び、後述する第二の犠牲絶縁膜２６との選択比が取れる材料であれば構わない。
【００４３】
（第一の犠牲絶縁膜１６形成工程）
次に、図２に示すようにストッパー絶縁膜６を覆うように、酸化シリコン膜からなる第一の犠牲絶縁膜１６を、１．５μｍ程度の厚みで形成する。このとき、第一の犠牲絶縁膜１６の材料は、酸化シリコン膜に限られず、ＢＰＳＧ[Ｂoro Phospho Silicate Glass]膜、ＳＯＤ膜を用いてもよい。
【００４４】
（第一の支持体膜１７形成工程）
次に、図２に示すように、第一の犠牲絶縁膜１６を覆うように、窒化シリコン膜からなる第一の支持体膜１７を、１００ｎｍ程度の厚みで形成する。このとき、第一の支持体膜１７は、窒化シリコン膜に限られず、後述する湿式エッチング工程において、第一の犠牲絶縁膜１６及び、後述する第二の犠牲絶縁膜２６との選択比が取れる材料であれば、他のものを用いても構わない。
【００４５】
（第一の下部電極３０形成工程）
次に、図３〜６に示すように、第一の下部電極３０を形成する。このとき、図３（ａ）は図３（ｂ）のＢ−Ｂ’線での断面図であり、図３（ｂ）は、図３（ａ）のＡ−Ａ’線での水平断面図である。また、Ｘ、Ｙ方向を図３（ｂ）において示す。
【００４６】
まず、図３（ｂ）に示すように、リソグラフィ法により図示しない保護用絶縁膜（フォトレジスト膜等）を用いて、第一の支持体膜１７上の第二の容量コンタクトプラグ２３に対応する位置に、開口パターンを形成する。
次いで、図３（ａ）に示すように、開口パターンが形成された保護用絶縁膜をマスクとして、第二のコンタクトプラグ２３上の第一の支持体膜１７と第一の犠牲絶縁膜１６及びストッパー絶縁膜６をドライエッチング法により除去する。
これにより、第二の容量コンタクトプラグ２３の表面を露出する、筒状の第一のシリンダホール１８ａを形成することができる。また、このとき第一のシリンダホール１８ａは、例えば開口径１００ｎｍ、分離幅１００ｎｍで形成され、図３（ｂ）に示すように、Ｘ方向及びＹ方向に所定の間隔で配置される。
【００４７】
次いで、図４に示すように第一のシリンダホール１８ａの内壁面と底面を含む内面、及び第一の支持体膜１７上を覆うように、ＣＶＤ法により厚さ１５ｎｍの窒化チタン（ＴｉＮ）膜からなる第一の電極膜２７を形成する。このとき、第一の電極膜２７の材料は窒化チタン（ＴｉＮ）膜に限定されず、窒化チタン膜とチタン膜の積層膜や、その他の高融点金属膜、ドープトシリコン膜などを用いてもよい。
【００４８】
次いで、図５に示すように、第一のシリンダホール１８ａの内部が完全に埋まるように酸化シリコン膜を全面に形成した後、第一の電極膜２７の上面に形成された酸化シリコン膜をＣＭＰ法により除去し、第一のシリンダホール１８ａの内部を充填するように第一の埋め込み膜２５を形成する。このとき、第一の埋め込み膜２５の材料は酸化シリコン膜に限定されず、ＢＰＳＧ膜、ＳＯＤ膜等を用いてもよい。また、第一の埋め込み膜２５を形成する方法としてドライエッチング法を用いてもよい。
【００４９】
次いで、図６に示すように、第一の支持体膜１７をストッパー膜として、その表面が露出するように、第一の電極膜２７をＣＭＰ法により除去する。ここでは、ドライエッチングなどのエッチバックにより除去することもできる。これにより、第一の支持体膜１７、第一の犠牲絶縁膜１６およびストッパー絶縁膜６を貫通し、第二の容量コンタクトプラグ２３に接続する、各々独立したシリンダ形状の第一の下部電極３０を形成する。なお、第一の埋め込み膜２５を形成するための酸化シリコン膜のＣＭＰ処理と第一の電極膜２７のＣＭＰ処理は同一工程として連続処理しても良い。第一の下部電極３０は、下段キャパシタの下部電極の一部となる。
【００５０】
＜第２工程＞
第２工程は第一の支持体１７ａ及び第一の開口部２８形成工程から構成されている。以下、本工程について、図７を用いて詳細に説明する。なお、図７（ａ）は図７（ｂ）のＢ−Ｂ’線での断面図であり、図７（ｂ）は図７（ａ）のＡ−Ａ’線での水平断面図である。
【００５１】
（第一の支持体１７ａ及び第一の開口部２８形成工程）
まず、フォトリソグラフィーにより、第一の支持体膜１７を覆うように、第一の下部電極３０の間に長円を有するフォトレジストパターン（第一のレジストマスク１９ａ）を形成する。このときの長円の大きさは例えば、Ｘ方向は５０ｎｍ、Ｙ方向は５０〜１５０ｎｍの範囲の長さとする。また、Ｘ方向に隣接する第一の下部電極３０間の中央、およびＹ方向に隣接する第一の下部電極３０間の中央となるように開口パターンを形成する。これにより、Ｘ方向における第一の下部電極３０と開口との間隔が２５ｎｍとなり、第一の下部電極３０の外直径の１／４だけ離間される。同様にＹ方向においても、少なくとも第一の下部電極３０の外直径の１／４だけ離間される。本実施例では図７（ｂ）に示したように、Ｙ方向に長円となる場合で説明しているが、同様に、図示のまま９０度回転させたＸ方向や斜め方向に形成することもできる。
【００５２】
次いで図７（ａ）に示すように、第一のレジストマスク１９ａをマスクにしてドライエッチングを行う。これにより、第一の支持体膜１７のフォトレジストパターン（第一のレジストマスク１９ａ）の長円に対応する部分を除去し、第一の犠牲絶縁膜１６を露出させる。これにより、第一の支持体１７ａ、及び、第一の犠牲絶縁膜１６を露出する第一の開口部２８が形成される。
【００５３】
次いで、図７（ａ）に示すように、第一のレジストマスク１９ａをマスクにしてドライエッチングを行う。これにより、第一の支持体膜１７のフォトレジストパターン（第一のレジストマスク１９ａ）の長円に対応する部分を除去し、第一の犠牲絶縁膜１６の上面を露出させる。これにより、第一の支持体１７ａ、及び、第一の犠牲絶縁膜１６の一部を露出する第一の開口部２８が形成される。第一の開口部２８は、平面視において、互いに最近接する４つの第一の下部電極３０の中心を頂点とする菱形領域内に一つ設けられる。また、第一の開口部２８は、いずれの第一の下部電極３０とも接触しないように形成される。
【００５４】
図７（ｂ）に、第一の支持体１７ａ及び第一の開口部２８の配置を平面概念図で示す。第一の支持体１７ａは第一の下部電極３０の外壁上端に接合するとともに、複数の第一の下部電極３０を全て連結する構成となる。
また、第一の開口部２８は例えばＹ方向に長く開口した長円状であり、第一の下部電極３０の間に所定の間隔で形成される。
【００５５】
これらの構成により、第一の支持体１７ａは第一の下部電極３０を強力に保持することができる。そのため、後述する工程において第一の下部電極３０の外壁（側面）が露出されても、第一の下部電極３０の倒壊を防ぐことが可能となる。
【００５６】
＜第３工程＞
第３工程はさらに第二の犠牲絶縁膜２６形成工程と、第二の支持体膜２９形成工程と、第二のシリンダホール１８ｂ形成工程と、第一の埋め込み膜２５を除去する工程と、から構成されている。以下、それぞれの工程について、図８及び図９を用いて詳細に説明する。
【００５７】
（第二の犠牲絶縁膜２６形成工程）
まず始めに、第一のレジストマスク１９ａを除去する。
次いで、図８に示すように、第一の下部電極３０の上面（第一の上端部３０ａ）と第一の支持体１７ａ及び第一の開口部２８を覆うように、酸化シリコン膜からなる第二の犠牲絶縁膜２６を、１．５μｍ程度の厚みで形成する。このとき、第二の犠牲絶縁膜２６の材料は、酸化シリコン膜に限られず、ＢＰＳＧ[Ｂoro Phospho Silicate Glass]膜、ＳＯＤ膜等を用いてもよい。
【００５８】
（第二の支持体膜２９形成工程）
次に、第二の犠牲絶縁膜２６を覆うように、窒化シリコン膜からなる第二の支持体膜２９を１００ｎｍ程度の厚みで形成する。このとき、第二の支持体膜２９は、窒化シリコン膜に限られず、後述する湿式エッチング工程において、第一の犠牲絶縁膜１６及び、後述する第二の犠牲絶縁膜２６との選択比が取れる材料であれば、他のものを用いても構わない。
【００５９】
（第二のシリンダホール１８ｂ形成工程）
次に、図９に示すようにシリンダホール（第二のシリンダホール１８ｂ）を形成する。図９（ａ）は図９（ｂ）のＢ−Ｂ’線での断面図であり、このとき、図９（ｂ）は、図９（ａ）のＡ−Ａ’線での水平断面図である。また、Ｘ、Ｙ方向を図９（ｂ）において示す。
【００６０】
まず、図示しない保護用絶縁膜（フォトレジスト膜等）を用いて、第一の下部電極３０の外径に対応する位置の第二の支持体膜２９上に、第二のシリンダホール１８ｂ形成用のマスクとなる開口パターンを形成する。このとき、開口パターンは、第一の下部電極３０の上面（第一の上端部３０ａ）を全て露出し、かつ第一の開口部２８に重ならないような位置及び大きさで形成する。したがって、少なくとも第一の下部電極３０の外径以上の大きさとなる。また、第一の下部電極３０と開口２８の間隔は、第一の下部電極３０の外直径の１／４となっているので、第一の下部電極３０の外直径に第一の下部電極３０の外直径の１／２を加えた寸法より小さい直径とする。これにより、後述するドライエッチング工程において、第一の開口部２８下の第一の犠牲絶縁膜１６のエッチングを防ぐことができる。
【００６１】
次いでドライエッチングを行い、図９（ａ）に示すように、第一の上端部３０ａより上に位置する第二の支持体膜２９と第二の犠牲絶縁膜２６を除去する。
これにより、第二の犠牲絶縁膜２６を貫通し、かつ、第一の下部電極３０の上面（第一の上端部３０ａ）の全周を露出させる、筒状の第二のシリンダホール１８ｂを形成することができる。また、第二のシリンダホール１８ｂの底部は、第一の開口部２８に重ならないように形成する。このとき第二のシリンダホール１８ｂは、例えば開口径１００ｎｍ、分離幅１００ｎｍで形成され、図９（ｂ）に示すように、Ｘ方向及びＹ方向に所定の間隔で配置される。
【００６２】
また、このドライエッチングは、第一の支持体膜１７ａ前記及び第一の下部電極３０に対して選択比が取れる条件で行う。逆の視点で言えば、第一の支持体膜１７ａを第二のシリンダホール１８ｂ形成用のストッパー膜として用いることができる。これにより、第二のシリンダホール１８ｂの底部に露出する第一の支持体膜１７ａは、エッチングによる影響を受けずに残存する。また、この工程の際、オーバーエッチングにより、第一の埋め込み膜２５の上部にリセス構造を形成してもかまわない。第二のシリンダホール１８ｂをドライエッチング法により形成した後、マスクとして用いた保護絶縁膜を除去する。
【００６３】
＜第４工程＞
第４工程は保護絶縁膜サイドウォール４２ａ形成工程と、第一の下部電極３０露出工程と、第二の下部電極４０形成工程と、から概略構成されている。以下、各工程について、図１０〜１５を用いて詳細に説明する。
【００６４】
（保護絶縁膜サイドウォール４２ａ形成工程）
まず、図１０に示すように、第二のシリンダホール１８ｂの内壁面と底面、及び第二の支持体膜２９上を覆うように、ＣＶＤ法により厚さ２０ｎｍの窒化シリコン膜からなる保護絶縁膜４２を形成する。
また、保護絶縁膜４２の材料は窒化膜に限定されず、後述する第二の埋め込み膜３５のエッチング工程において、第二の埋め込み膜３５との選択比が取れる材料であれば他のものを用いても構わない。
【００６５】
次いで、図１１に示すように、第二の支持体膜２９上の保護絶縁膜４２、及び第二のシリンダホール１８ｂの底面に形成されている保護絶縁膜４２を、ドライエッチングを用いたエッチバックにより除去する。このとき、第二のシリンダホール１８ｂの内壁面に、第二の犠牲絶縁膜２６が露出することのないようにする。特に、過剰にエッチバックすると、第二の支持体膜２９の内壁面を覆う保護絶縁膜４２の上面の落ち込みが大きくなり、第二の犠牲絶縁膜２６の側壁が露出してしまう。この状態で、後述する第一の埋め込み膜２５のエッチング工程を実施すると、第二の犠牲絶縁膜２６もエッチングされてしまい、隣接するキャパシタ間で短絡不良が生じる問題が発生する。この問題を回避するため、保護絶縁膜４２の上面が第二の支持体膜２９の側壁に接する状態でエッチバックを停止する。
【００６６】
これにより、第二のシリンダホール１８ｂの内壁面のみを覆い、第一の埋め込み膜２５の上面を露出させる保護絶縁膜サイドウォール４２ａが形成される。
【００６７】
（第一の下部電極３０露出工程）
次いで、図１２に示すように、フッ酸（ＨＦ）含有溶液を用いた湿式エッチング法により第一の埋め込み膜２５を除去し、第一の下部電極３０の内表面を露出させる。フッ酸（ＨＦ）含有溶液では第二の支持体膜２９および保護絶縁膜サイドウォール４２ａを構成する窒化シリコン膜や第一の下部電極３０を構成する窒化チタンに対して、第一の埋め込み膜２５を構成する酸化シリコン膜を高い選択比でエッチング除去することができる。したがって、第二の支持体膜２９、保護絶縁膜サイドウォール４２ａおよび第一の下部電極３０を残存させることができ、第一の犠牲絶縁膜１６および第二の犠牲絶縁膜２６のエッチングを防止することができる。
【００６８】
次いで、図１３に示すように、熱リン酸液を用いたエッチングにより厚さ２０ｎｍの窒化シリコン膜からなる保護絶縁膜サイドウォール４２ａを除去し、第二のシリンダホール１８ｂの内壁面の第二の犠牲絶縁膜２６を露出させる。このとき、保護絶縁膜サイドウォール４２ａがシリコン窒化膜から構成される場合はエッチャント液として熱リン酸液を用いるが、保護絶縁膜サイドウォール４２ａの材料が異なる場合は、それに応じたエッチャントを用いる。
【００６９】
このエッチングにおいては、厚さ２０ｎｍの窒化シリコン膜からなる保護絶縁膜サイドウォール４２ａをエッチングすると、同じく窒化シリコン膜からなる第二の支持体膜２９の上面も２０ｎｍエッチングされる。しかし、第二の支持体膜２９は、成膜時に１００ｎｍの厚さで形成しているので、２０ｎｍエッチングされても充分な厚さで残存させることができる。
【００７０】
（第二の下部電極４０形成工程）
次いで、図１４に示すように第二の下部電極４０を形成する。
まず、第二のシリンダホール１８ｂの内壁面と第一の下部電極３０の内壁面、及び第一の支持体１７ａ上を覆うように、ＣＶＤ法により厚さ１５ｎｍの窒化チタン（ＴｉＮ）膜からなる第二の電極膜３７を形成する。このとき第二の電極膜３７の材料は窒化チタン（ＴｉＮ）膜に限定されず、窒化チタン膜とチタン膜の積層膜や、その他の高融点金属膜、ドープトシリコン膜などを用いてもよい。また、この際、第一の下部電極３０の内部を第二の電極膜３７で充填しないようにする。後の工程で、第一の下部電極３０の内壁をキャパシタ４１に形成するためである。
【００７１】
次いで酸化シリコン膜からなる第二の埋め込み膜３５を、第二のシリンダホール１８ｂの内部と第一の下部電極３０の内部を埋め込むように、かつ、第二の電極膜３７を覆うように形成する。このとき、第二の埋め込み膜３５の材料は酸化シリコン膜に限定されず、ＢＰＳＧ膜、ＳＯＤ膜等を用いてもよい。
【００７２】
次いで、図１５に示すように、第二の支持体膜２９上の第二の埋め込み膜３５及び第二の電極膜３７をＣＭＰ法、またはドライエッチング法を用いたエッチバックにより除去し、第二の支持体膜２９の上面を露出させる。これにより、シリンダ形状の第二の下部電極４０が形成される。
【００７３】
＜第５工程＞
第５工程は第二の支持体２９ａ及び第二の開口部３２形成工程から構成されている。以下、本工程について、図１６を用いて詳細に説明する。なお、図１６（ａ）は図１６（ｂ）のＢ−Ｂ’線での断面図であり、図１６（ｂ）は図１６（ａ）のＡ−Ａ’線での水平断面図である。
【００７４】
（第二の支持体２９ａ及び第二の開口部３２形成工程）
まず、フォトリソグラフィーにより、第二の支持体膜２９上に、ライン（帯）状のフォトレジストパターン（第二のレジストマスク１９ｂ）を形成する。このときのフォトレジストパターンは、例えば、ライン幅１００ｎｍ、スペース幅１００ｎｍとし、Ｙ方向に延在するライン＆スペース状（帯状）のパターンとなるように形成する。ラインとなる第二のレジストマスク１９ｂは、Ｙ方向に延在する左右の端部が各々の端部と重なる位置に存在する第二の下部電極４０のＹ方向の中心線と重なるように形成される。Ｙ方向に限らず、Ｘ方向に同様に形成しても良い。なお、ライン幅とスペース幅各々異なる寸法とすることが可能であるが、リソグラフィの解像性を考慮すると同一寸法であることが望ましい。
【００７５】
次いで、第二のレジストマスク１９ｂをマスクにしてドライエッチングを行う。これにより第二の支持体膜２９が一部除去され、第二の犠牲絶縁膜２６及び第二の下部電極４０の上端がＸ方向に一部露出される。
これにより、第二の支持体２９ａが形成される。また、第二の支持体膜２９が除去された部分は第二の開口部３２となり、第二の犠牲絶縁膜２６の表面を露出し、かつ、ライン＆スペース状の構成となる。また、第二の支持体２９ａは、複数の第二の下部電極４０の外壁上端の一部に接合するように、複数のラインで形成され、各々隣接する前記ラインは第二の開口部３２で分断される構成となる。
【００７６】
第二の支持体２９ａは直線形状Ｙ方向（またはＸ方向）に延設するように配置される。また、第二の支持体２９ａは第二の下部電極４０の外壁上端の一部に接合するように形成され、かつ複数の第二の下部電極４０の外壁上端の一部を連結する構成となる。これにより第二の支持体２９ａは、第二の下部電極４０を強力に保持することができる。そのため、後述する工程において第二の下部電極４０の外壁（側面）が露出されても、第二の下部電極４０の倒壊を防ぐことが可能となる。
【００７７】
＜第６工程＞
第６工程はさらに第一の下部電極３０及び第二の下部電極４０露出工程から構成されている。以下、本工程について、図１７を用いて詳細に説明する。なお、図１７（ａ）は図１７（ｂ）のＢ−Ｂ’線での断面図であり、図１７（ｂ）は図１７（ａ）のＡ−Ａ’線での水平断面図である。
【００７８】
（第一の下部電極３０及び第二の下部電極４０露出工程）
まず始めに、第二のレジストマスク１９ｂを除去する。
次いで、フッ酸（ＨＦ）を用いた湿式エッチングにより、第二の開口部３２及び第一の開口部２８を介してエッチャント液を順次流入させる。これにより、第二の埋め込み膜３５と第二の犠牲絶縁膜２６及び第一の犠牲絶縁膜１６が除去され、第一の下部電極３０の外側面と、第二の下部電極４０の内面、上段部の外側面および上面と、第一の支持体１７ａと、第二の支持体２９ａ、及び、ストッパー絶縁膜６が露出する。このとき、第二の埋め込み膜３５と第二の犠牲絶縁膜２６及び第一の犠牲絶縁膜１６の除去に関しては、湿式エッチングに限られず、ドライエッチングを用いても構わない。
【００７９】
以上により、１．５ｕｍの高さを有するシリンダ型の第一の下部電極３０と、１．５ｕｍの高さを有するシリンダ型の第二の下部電極４０が露出される。第一の下部電極３０と第二の下部電極４０は、第一の下部電極３０の内面全体で接続され、かつ、積層した構成となる。この構成により、第一の下部電極３０及び第二の下部電極の内外壁をキャパシタ４１として用いることが可能となり、その表面積を増大することができる。そのため、キャパシタ４１の静電容量を増大することが可能となる。
【００８０】
＜第７工程＞
容量絶縁膜３３を形成する工程と、上部電極３４を形成する工程と、第五の層間絶縁膜３６を形成する工程と、配線３８を形成する工程と、第六の層間絶縁膜３９を形成する工程と、から構成されている。以下、各工程について図１を用いて詳細に説明する。
【００８１】
（容量絶縁膜３３を形成する工程）
まず、ＣＶＤ法を用いて、第一の下部電極３０及び第二の下部電極４０を覆うように、全面にタンタル酸化膜からなる容量絶縁膜３３を、１０nm程度の厚さで形成する。また、容量絶縁膜３３の材料としてはタンタル酸化膜に限られず、たとえば、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、シリコン窒化膜などの高誘電率膜、またはそれらの積層体等を用いることができる。
【００８２】
（上部電極３４を形成する工程）
次に、容量絶縁膜３３を覆うように、例えば、窒化チタン膜とドープトシリコン膜の積層膜からなる上部電極３４を形成する。窒化チタン膜の厚さは１０ｎｍ程度とし、窒化チタン膜を形成した段階でキャパシタ間に残存している空間をドープトシリコン膜で埋設するように形成する。これにより、第一の下部電極３０及び第二の下部電極４０と、容量絶縁膜３３と、上部電極３４と、を有するキャパシタ４１を形成することができる。また、この構成により、第一の下部電極３０及び第二の下部電極４０はそれぞれ周囲が上部電極３４で支えられる構造となり、以降の工程において倒壊および変形することを防ぐことができる。
【００８３】
（第五の層間絶縁膜３６、配線３８、第六の層間絶縁膜３９を形成する工程）
次に、上部電極３４上を覆うように第五の層間絶縁膜３６を形成する。次いで、キャパシタ４１の上部電極３４に電位を与えるためのコンタクトプラグ（不図示）を形成する。次いで、第五の層間絶縁膜３６上に、コンタクトプラグに接続するように、窒化チタン膜とアルミニウムからなる配線３８を形成する。最後に、配線３８および第五の層間絶縁膜３６を覆うように、第六の層間絶縁膜３９を形成する。
以上の工程により、本発明の実施形態である半導体装置（ＤＲＡＭ素子）１を製造することができる。
【００８４】
なお、本発明の実施形態である半導体装置１は、これに限られるものではなく、下部電極（第一の下部電極３０または第二の下部電極４０）を３段以上積層したキャパシタ４１を有する構造としてもよい。これにより、より大きな静電容量のキャパシタ４１を有する半導体装置（ＤＲＡＭ素子）１を製造することができる。
【００８５】
本実施形態の半導体装置１の製造方法は、クラウン構造の第一の下部電極３０及び第二の下部電極４０を順に積層することにより、クラウン−クラウンのダンデム構造を有する高アスペクト比のキャパシタ４１を容易に形成することができる。
また、第二の電極膜３７を、第一の下部電極３０の中空部内壁を覆うように形成することにより、第一の下部電極３０の内側の領域においてもキャパシタンスを得ることができる。そのため、高い容量を得ることが可能となる。また、第二の電極膜３７で第二の下部電極４０を構成し、かつ、第一の下部電極３０の中空部内壁を覆うことにより、第一の下部電極３０と第二の下部電極４０の接続部分の強度が高まる。そのため、第二の下部電極４０の倒壊を防ぐことができる。
【００８６】
また、半導体装置１は、第一の上端部３０ａが第一の支持体１７ａに接合するように形成し、また、第二の上端部４０ａ第二の支持体２９ａが接合するように形成するため、第一の下部電極３０及び第二の下部電極４０を強力に支持することができる。そのため、エッチング工程において、第一の下部電極３０及び第二の下部電極４０の倒壊を防ぐことができる。
【００８７】
以下、本発明の第二の実施形態である半導体装置１について説明する。
本実施形態の半導体装置１は、第１の実施形態の半導体装置１と異なり、第二の電極膜３７が第一の支持体１７ａの側面の一部を覆い、上段キャパシタ用の第二の下部電極４０の外壁の一部が、第一の開口部２８と平面視で重なる構成となっている。本実施形態の半導体装置１は、第１の実施形態の変形例であり、同様の部分については説明を省略する。そこで、以下、第１の実施形態と異なる部分である、第二の下部電極４０についてのみ説明を行う。
【００８８】
（第二の下部電極４０）
シリンダ形状の第二の下部電極４０は第二の電極膜３７からなり、内外壁表面共に容量絶縁膜３３と接している。第二の下部電極４０は、下部が第一の下部電極３０の内面全体に接触するように延在しており、上部が第一の下部電極３０の上面から突出する構成となっている。
上段キャパシタ用の第二の下部電極４０の外径は、第一の下部電極３０の上面を全て露出させ、かつ、その一部が第一の開口部２８と平面視で重なる構成となっている。そのため、上段キャパシタを構成する第二の下部電極４０の内径は、下段キャパシタを構成する第二の下部電極４０の内径よりも、第一の下部電極３０の厚さの２倍以上大きい構成となっている。
【００８９】
第二の電極膜３７は、第二の下部電極４０を形成するとともに、第一の下部電極３０の上面と内面全体とに接触する構成となっている。また、本実施形態の半導体装置１は、そのほかにも、第二の電極膜３７が、一部の第一の支持体１７ａ上および第一の開口部２８内壁面を覆う構成となっている。これにより、第一の下部電極３０と第二の下部電極４０は連通する構成となり、かつ、相互の接触面積を第一の実施形態の半導体装置１よりも拡大することができる。そのため、第一の下部電極３０と第二の下部電極４０の接続部分の強度が高まり、各々の下部電極の倒壊や歪曲を防止することができる。
【００９０】
次いで、第二の実施形態である半導体装置１の製造方法について以下説明する。
本実施形態の半導体装置１の製造方法は、第二のシリンダホール１８ｂを、第一の下部電極３０の上面（第一の上端部３０ａ）を全て露出させるとともに、第一の開口部２８に重なる位置及び大きさで形成する点が、第１の実施形態と異なっている。本実施形態の半導体装置１の製造方法は、第１の実施形態の変形例であり、同様の部分については説明を省略する。そこで、以下、第１の実施形態と異なる部分である、第二のシリンダホール１８ｂ形成工程以降についてのみ説明を行う。
【００９１】
（第二のシリンダホール１８ｂ形成工程）
まず、図示しない保護用絶縁膜（フォトレジスト膜等）を用いて、第一の下部電極３０の外径に対応する位置の第二の支持体膜２９上に、第二のシリンダホール１８ｂ形成用のマスクとなる開口パターンを形成する。このとき、開口パターンは、第一の下部電極３０の上面（第一の上端部３０ａ）が全て露出し、かつ、一部が第一の開口部２８に重なる位置及び大きさで形成する。したがって、開口パターンは第一の下部電極３０の外径以上の大きさとなる。また、第一の下部電極３０と開口２８の間隔は、第一の下部電極３０の外直径の１／４となっているため、開口パターンは第一の下部電極３０の外直径に第一の下部電極３０の外直径の１／２を加えた寸法以上の直径とする。これにより、後述するドライエッチング工程において、溝部５２が形成される。
【００９２】
次いでドライエッチングを行い、図１８に示すように、第一の開口部２８の一部及び第一の上端部３０ａ上に位置する、第二の支持体膜２９と第二の犠牲絶縁膜２６を除去する。このとき、オーバーエッチングにより、第一の犠牲絶縁膜１６の上部にリセス構造を形成してもかまわない。
これにより、第二の犠牲絶縁膜２６を貫通し、かつ、一部の第一の支持体１７ａ上および第一の開口部２８内壁面を露出する、第二のシリンダホール１８ｂを形成することができる。また、第二のシリンダホール１８ｂを形成した後、マスクとして用いた保護絶縁膜を除去する。
【００９３】
（保護絶縁膜サイドウォール４２ａ形成工程）
次いで、図１９に示すように、ＣＶＤ法により、第二のシリンダホール１８ｂの内壁面と底面および第二の支持体膜２９上を覆い、かつ、溝部５２を充填するように、厚さ２０ｎｍの窒化シリコン膜からなる保護絶縁膜４２を形成する。
次いで、図２０に示すように、第二の支持体膜２９及び第二のシリンダホール１８ｂの底面に形成されている保護絶縁膜４２を除去する。このとき、第二のシリンダホール１８ｂの内壁面に、第二の犠牲絶縁膜２６が露出することのないようにする。
【００９４】
これにより、第二のシリンダホール１８ｂの内壁面と、一部の第一の開口部２８内壁面を覆い、かつ、第一の埋め込み膜２５の上面を露出させる保護絶縁膜サイドウォール４２ａが形成される。
次に、第一の下部電極３０を露出する工程と、第一の下部電極３０を形成する工程を行うが、第１の実施形態と同様の工程であるため、その説明を省略する。
【００９５】
（第二の下部電極４０形成工程）
次いで、第二の下部電極４０を形成する。
まず、第二のシリンダホール１８ｂの内壁面と第一の下部電極３０の内壁面、及び第一の支持体膜１７上を覆い、かつ、溝部５２を充填するように、ＣＶＤ法により厚さ１５ｎｍの窒化チタン（ＴｉＮ）膜からなる第二の電極膜３７を形成する。
【００９６】
次いで第二の埋め込み膜３５を、第二のシリンダホール１８ｂの内部と第一の下部電極３０の内部に充填し、かつ、第二の電極膜３７を覆うように形成する。
次いで、第二の支持体膜２９上の第二の埋め込み膜３５及び第二の電極膜３７をＣＭＰ法、またはドライエッチングなどのエッチバックにより研磨除去することにより、第二の下部電極４０が形成される。
以上、第二の実施形態の半導体装置１の製造方法を説明したが、第二の下部電極４０形成工程以降は、第一の実施形態と同様であるため、以下の説明を省略する。
【００９７】
第二の実施形態の半導体装置１の製造方法は、溝部５２に保護絶縁膜４２を充填することにより、第一の埋め込み膜２５のエッチング工程において、第一の犠牲絶縁膜１６のエッチングによる空洞の発生が防がれる。そのため、第二のシリンダホール１８ｂを、第一の開口部２８に重なる位置及び大きさで形成しても、隣接する第一の下部電極３０間、または、第二の下部電極４０間での短絡不良を防ぐことができる。
【００９８】
以下、本発明の第三の実施形態である半導体装置１について説明する。
本実施形態の半導体装置１は、第１の実施形態の半導体装置１と異なり、第一の支持体１７ａ及び第一の開口部２８が、帯状に延設した構成となっており、それぞれ所定の間隔で配置されている。本実施形態の半導体装置１は、第１の実施形態の変形例であり、同様の部分については説明を省略する。そこで、以下、第１の実施形態と異なる部分である、第一の支持体１７ａについてのみ説明を行う。
【００９９】
図２１（ａ）、（ｂ）に示すように、第一の下部電極３０を構成する第一の電極膜２７の外壁上端には、第一の支持体１７ａが接合されている。第一の支持体１７ａは、帯状の構成であり、それぞれ所定の間隔で直線形状Ｙ方向（またはＸ方向）に延設するように配置される。また、第一の支持体１７ａ同士の間にはライン＆スペース状の第一の開口部２８が形成されている。この第一の開口部２８により複数に分割された一群の第一の下部電極３０は、その上端が第一の支持体１７ａによってそれぞれ連結された構成となる。これにより、第一の支持体１７ａは、複数の第一の下部電極３０の外壁上端の一部に接合するように形成され、かつ複数の第一の下部電極３０を連結する構成となる。
【０１００】
これらにより第一の支持体１７ａは、第一の下部電極３０を強力に保持することができる。そのため、第一の下部電極３０の倒壊を防ぐことが可能となる。
【０１０１】
次いで、第三の実施形態である半導体装置１の製造方法について以下説明する。
第三の実施形態である半導体装置１の製造方法は、第１の実施形態の半導体装置１の製造方法と異なり、第一の支持体１７ａ及び第一の開口部２８を直線形状Ｙ方向（またはＸ方向）に延設するように形成する。本実施形態の半導体装置１は、第１の実施形態の変形例であり、同様の部分については説明を省略する。そこで以下、第１の実施形態と異なる部分である、第一の支持体１７ａ及び第一の開口部２８形成工程以降についてのみ説明を行う。
【０１０２】
（第一の支持体１７ａ及び第一の開口部２８形成工程）
以下、本工程について、図２１および図２２を用いて詳細に説明する。なお、図２１（ａ）は図２１（ｂ）のＢ−Ｂ’線での断面図であり、図２１（ｂ）は図２１（ａ）のＡ−Ａ’線での水平断面図である。
まず、フォトリソグラフィーにより、第一の支持体膜１７上に、ライン（帯）状のフォトレジストパターン（第一のレジストマスク１９ａ）を形成する。このときのフォトレジストパターンは、例えば、ライン幅１００ｎｍ、スペース幅１００ｎｍとし、Ｙ方向に延在するライン＆スペース状（帯状）のパターンとなるように形成する。ラインとなる第一のレジストマスク１９ａは、Ｙ方向に延在する左右の端部が各々の端部と重なる位置に存在する第一の下部電極３０のＹ方向の中心線と重なるように形成される。Ｙ方向に限らず、Ｘ方向に同様に形成しても良い。なお、ライン幅とスペース幅各々異なる寸法とすることが可能であるが、リソグラフィの解像性を考慮すると同一寸法であることが望ましい。
【０１０３】
次いで、第一のレジストマスク１９ａをマスクにしてドライエッチングを行う。これにより第一の支持体膜１７が一部除去され、第一の犠牲絶縁膜１６及び第一の下部電極３０の上端がＸ方向に一部露出される。
これにより、第一の支持体１７ａが形成される。また、第一の支持体膜１７が除去された部分は、第一の犠牲絶縁膜１６の表面を露出する第一の開口部２８となる。
【０１０４】
第一の支持体１７ａは直線形状Ｙ方向（またはＸ方向）に延設するように配置される。また、第一の支持体１７ａは第一の下部電極３０の外壁上端の一部に接合するように形成され、かつ複数の第一の支持体１７ａの外壁上端の一部を連結する構成となる。これにより第一の支持体１７ａは、第一の下部電極３０を強力に保持することができる。そのため、この後の工程において第一の下部電極３０の外壁（側面）が露出されても、第一の下部電極３０の倒壊を防ぐことが可能となる。
次に、第二の犠牲絶縁膜２６形成工程と、第二の支持体膜２９形成工程を行うが、第１の実施形態と同様の工程であるため、その説明を省略する。
【０１０５】
（第二のシリンダホール１８ｂ形成工程）
次に、図２２に示すようにシリンダホール（第二のシリンダホール１８ｂ）を形成する。
まず、図示しない保護用絶縁膜（フォトレジスト膜等）を用いて、第一の下部電極３０の外径に対応する位置の第二の支持体膜２９上に、第二のシリンダホール１８ｂ形成用のマスクとなる開口パターンを形成する。このとき、開口パターンは、第一の下部電極３０の上面（第一の上端部３０ａ）を露出し、第一の開口部２８に一部が重ならないような位置及び大きさで形成する。これにより、この後のドライエッチング工程において、第一の開口部２８下の第一の犠牲絶縁膜１６のエッチングを防ぐことができる。
以上、第二の実施形態の半導体装置１の製造方法を説明したが、保護絶縁膜サイドウォール４２ａ形成工程以降は、第一の実施形態と同様であるため、以下の説明を省略する。
【０１０６】
第三の実施形態の半導体装置１の製造方法は、フォトレジストパターン（第一のレジストマスク１９ａ）をライン＆スペース状（帯状）に形成することにより、第一の実施形態と比べて開口幅を広く設けることができる。そのため、フォトリソグラフィーによる加工が行いやすく、半導体装置１の製造工程を効率化することができる。
また、そのようなパターンの第一のレジストマスク１９ａを形成することにより、湿式エッチングを行う際に、エッチャントが第一の開口部２８内部へ浸透しやすくなる。そのため、第一の下部電極３０及び第二の下部電極４０を露出する工程において、第一の犠牲絶縁膜１６除去に要するエッチング時間を短縮することができる。そのため、エッチングによるキャパシタ４１の不良発生を抑えることができる。
【産業上の利用可能性】
【０１０７】
本発明は、アスペクト比の高い下部電極の倒壊を防止するとともに、静電容量の大きい半導体装置および半導体装置の製造方法に関するものであって、半導体装置を製造・利用する産業において利用可能性がある。
【符号の説明】
【０１０８】
１…半導体装置、２…半導体基板（基板）、１４…第一の層間絶縁膜、１５…第二の層間絶縁膜、１６…第一の犠牲絶縁膜、１７…第一の支持体膜、１７ａ…第一の支持体、１８ａ…第一のシリンダホール、１８ｂ…第二のシリンダホール、２０…第三の層間絶縁膜、２１…第一の容量コンタクトプラグ、２２…第四の層間絶縁膜、２３…第二の容量コンタクトプラグ、２４ａ…第一のセルコンタクトプラグ、２４ｂ…第二のセルコンタクトプラグ、２６…第二の犠牲絶縁膜、２７…第一の電極膜、２８…第一の開口部、２９…第二の支持体膜、２９ａ…第二の支持体、３０…第一の下部電極、３０ａ…第一の上端部、３１…第二のシリンダホール、３２…第二の開口部、３３…容量絶縁膜、３４…上部電極、３７…第二の電極膜、４０…第二の下部電極、４０ａ…第二の上端部、４１…キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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