(57)【要約】      （修正有）【課題】簡易な構造を有する波形形成回路等を提供する。【解決手段】波形形成回路は、第１の出力ノード及び第２の出力ノードを有する論理回路と、ゲート及びドレインを有する第１のトランジスターと、ゲート及びドレインを有する第２のトランジスターと、ゲート及びドレインを有する少なくとも１つの第３のトランジスターと、を含む。第１のトランジスターのゲートは、第１の出力ノードに接続され、第２のトランジスターのゲートは、第２の出力ノードに接続され、第１のトランジスターのドレインは、接続ノードを介して第２のトランジスターのドレインに接続され、少なくとも１つの第３のトランジスターのゲートは、少なくとも１つの第３のトランジスターのドレインに接続され、少なくとも１つの第３のトランジスターは、第１の出力ノードと第２の出力ノードとの間に接続される。波形形成回路は、接続ノードから波形形成回路の出力信号を出力する。【選択図】図１
2011082721.tif 000002
【特許請求の範囲】
【請求項１】
第１の出力ノード及び第２の出力ノードを有する論理回路と、
ゲート及びドレインを有する第１のトランジスターと、
ゲート及びドレインを有する第２のトランジスターと、
ゲート及びドレインを有する少なくとも１つの第３のトランジスターと、
を含み、
前記第１のトランジスターの前記ゲートは、前記第１の出力ノードに接続され、
前記第２のトランジスターの前記ゲートは、前記第２の出力ノードに接続され、
前記第１のトランジスターの前記ドレインは、接続ノードを介して前記第２のトランジスターの前記ドレインに接続され、
前記少なくとも１つの第３のトランジスターの前記ゲートは、前記少なくとも１つの第３のトランジスターの前記ドレインに接続され、
前記少なくとも１つの第３のトランジスターは、前記第１の出力ノードと前記第２の出力ノードとの間に接続され、
前記接続ノードから波形形成回路の出力信号を出力することを特徴とする波形形成回路。
【請求項２】
請求項１において、
前記第１のトランジスターは、Ｐ型のトランジスターであり、
前記第２のトランジスターは、Ｎ型のトランジスターであることを特徴とする波形形成回路。
【請求項３】
請求項２において、
前記第１のトランジスターは、第１の電源電圧に接続されるソースを有し、
前記第２のトランジスターは、第２の電源電圧に接続されるソースを有し、
前記第１の出力ノードの最低電圧は、前記第２の電源電圧から第１の電圧だけ高く、
前記第２の出力ノードの最高電圧は、前記第１の電源電圧から第２の電圧だけ低いことを特徴とする波形形成回路。
【請求項４】
請求項３において、
前記第１の電圧又は前記第２の電圧は、前記少なくとも１つの第３のトランジスターのスレッショルド電圧に依存することを特徴とする波形形成回路。
【請求項５】
請求項４において、
前記第１の出力ノードの最高電圧は、前記第１の電源電圧であり、
前記第２の出力ノードの最低電圧は、前記第２の電源電圧であり、
前記第１の電圧は、前記第２の電圧と等しく、
前記第２の電圧は、前記第１の電源電圧と前記第２の電源電圧との間の電圧差を示す電圧の半分以上であり、
前記第２の出力ノードの前記最高電圧は、前記第２の電源電圧から前記第２のトランジスターのスレッショルド電圧だけ高い電位以上であり、
前記第１の出力ノードの前記最低電圧は、前記第１の電源電圧から前記第１のトランジスターのスレッショルド電圧だけ低い電位以下であることを特徴とする波形形成回路。
【請求項６】
請求項５において、
前記少なくとも１つの第３のトランジスターは、複数の第３のトランジスターであり、
前記複数の第３のトランジスターは、前記第１の出力ノードと前記第２の出力ノードとの間に接続され、
前記複数の第３のトランジスターの個数は、前記第２の電圧を最も大きくするように決定されることを特徴とする波形形成回路。
【請求項７】
請求項１乃至６の何れかにおいて、
前記論理回路は、ＮＡＮＤ回路を有し、
前記ＮＡＮＤ回路の出力を前記第１の出力ノード及び前記第２の出力ノードに分けることを特徴とする波形形成回路。
【請求項８】
請求項１乃至６の何れかにおいて、
前記論理回路は、インバーター回路を有し、
前記インバーター回路の出力を前記第１の出力ノード及び前記第２の出力ノードに分けることを特徴とする波形形成回路。
【請求項９】
請求項１乃至６の何れかにおいて、
前記論理回路は、ＮＯＲ回路を有し、
前記ＮＯＲ回路の出力を前記第１の出力ノード及び前記第２の出力ノードに分けることを特徴とする波形形成回路。
【請求項１０】
請求項１乃至６の何れかにおいて、
前記論理回路は、組み合わせ回路を有し、
前記組み合わせ回路の出力を前記第１の出力ノード及び前記第２の出力ノードに分けることを特徴とする波形形成回路。
【請求項１１】
請求項１乃至１０の何れか記載の波形形成回路と、
前記波形形成回路の前記出力信号を入力し、出力回路の出力信号を出力する出力トランジスターと、
を含むことを特徴とする出力回路。
【請求項１２】
請求項１乃至１０の何れか記載の波形形成回路と、
前記波形形成回路の前記出力信号を入力し、遅延回路の出力信号を出力する波形整形回路と、
を含むことを特徴とする遅延回路。
【請求項１３】
請求項１乃至１０の何れか記載の波形形成回路と、
前記波形形成回路に接続される内部回路と、
を含むことを特徴とする集積回路装置。
【請求項１４】
請求項１３において、
前記波形形成回路の前記出力信号を入力する出力トランジスターを
さらに含み、
前記出力トランジスターを介して発熱素子を駆動するサーマルヘッドドライバーであることを特徴とする集積回路装置。
【請求項１５】
請求項１乃至１０の何れか記載の波形形成回路を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形形成回路、出力回路、遅延回路、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
電子機器又はそれに含まれる集積回路装置は、波形形成回路、出力回路、遅延回路等の回路を含むことができる。
【０００３】
特許文献１の図１は、サーマルヘッドドライバーを開示し、サーマルヘッドドライバー内の出力回路は、ＡＮＤ回路２（広義には、論理回路）と出力トランジスター１とを有する。また、特許文献１の図４は、出力回路の具体例を開示し、出力回路は、ＮＡＮＤ回路７とインバーター回路８と出力トランジスター１とを有する。なお、インバーター回路８は、ＮＡＮＤ回路７（広義には、論理回路）からの出力に基づき出力トランジスター１を制御するので、制御回路と呼ぶことができる。また、ＮＡＮＤ回路７及びインバーター回路８は、出力トランジスター１を制御する波形を有する信号を生成する波形形成回路と呼ぶことができる。
【０００４】
特許文献２の図２は、出力回路２０を開示し、出力回路２０は、第１のインバーター回路２２と第２のインバーター回路２４と出力トランジスター２６と電流制限トランジスター２８とを有する。第１のインバーター回路２２、第２のインバーター回路２４及び電流制限トランジスター２８は、出力トランジスター２６を制御する波形を有する信号を生成する波形形成回路と呼ぶことができる。
【０００５】
特許文献２の図６は、出力回路６０（広義には、集積回路装置）を開示し、出力回路６０は、波形形成回路２２、２４、６８、６９と出力トランジスター２６とを有する。出力トランジスター２６の代わりに波形整形回路を有する集積回路装置は、遅延回路と呼ぶことができる。言い換えれば、波形形成回路２２、２４、６８、６９と波形整形回路とを有する集積回路装置は、例えば特許文献３の図２１に示されるような遅延回路２１０を構成することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０７−１９５７２７号公報
【特許文献２】特開２００９−５５５０８号公報
【特許文献３】特開２００９−１４７７４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の幾つかの態様によれば、簡易な構造を有する波形形成回路、出力回路、遅延回路、集積回路装置及び電子機器を提供できる。
【課題を解決するための手段】
【０００８】
本発明の一態様は、第１の出力ノード及び第２の出力ノードを有する論理回路と、
ゲート及びドレインを有する第１のトランジスターと、
ゲート及びドレインを有する第２のトランジスターと、
ゲート及びドレインを有する少なくとも１つの第３のトランジスターと、
を含み、
前記第１のトランジスターの前記ゲートは、前記第１の出力ノードに接続され、
前記第２のトランジスターの前記ゲートは、前記第２の出力ノードに接続され、
前記第１のトランジスターの前記ドレインは、接続ノードを介して前記第２のトランジスターの前記ドレインに接続され、
前記少なくとも１つの第３のトランジスターの前記ゲートは、前記少なくとも１つの第３のトランジスターの前記ドレインに接続され、
前記少なくとも１つの第３のトランジスターは、前記第１の出力ノードと前記第２の出力ノードとの間に接続され、
前記接続ノードから波形形成回路の出力信号を出力することを特徴とする波形形成回路に関係する。
【０００９】
本発明の一態様によれば、第１の出力ノードを介して第１のトランジスターを駆動する第１の駆動電圧が弱くなるとともに、第２の出力ノードを介して第２のトランジスターを駆動する第２の駆動電圧も弱くなる。従って、波形形成回路の出力信号の立ち上がりが緩やかになるとともに、波形形成回路の出力信号の立ち下がりも緩やかになる。
【００１０】
特許文献１の波形形成回路７、８の出力信号の立ち下がりを緩やかにするためには、インバーター回路８のＮ型のトランジスターの電流駆動能力を絞る必要があった。具体的には、インバーター回路８のＮ型のトランジスターのチャネル幅及びチャネル長が、それぞれ、Ｗ及びＬである場合、Ｗ／Ｌを小さくする必要があった。従って、インバーター回路８のＮ型のトランジスターのチャネル幅Ｗは、例えばプロセス加工ルールの最小値とし、インバーター回路８のＮ型のトランジスターのチャネル長Ｌは、大きくする必要があった。
【００１１】
特許文献２の第２のインバーター回路２４のサイズ（チャネル長）は、特許文献１のインバーター回路８のように、必ずしも、大きくする必要はない。しかしながら、特許文献２の電流制限トランジスター２８は、特許文献２の波形形成回路２２、２４、２８の出力信号の立ち下がりだけを緩やかにする。
【００１２】
本発明の一態様によれば、少なくとも１つの第３のトランジスターの存在により、第１のトランジスター又は第２のトランジスターのサイズは、特許文献１のインバーター回路８のように、必ずしも、大きくする必要はない。また、少なくとも１つの第３のトランジスターの存在により、波形形成回路の出力信号の立ち上がりが緩やかになるとともに、波形形成回路の出力信号の立ち下がりも緩やかになる。従って、少なくとも１つの第３のトランジスターの存在により、簡易な構造を有する波形形成回路を提供できる。
【００１３】
また、本発明の一態様では、前記第１のトランジスターは、Ｐ型のトランジスターであってもよく、
前記第２のトランジスターは、Ｎ型のトランジスターであってもよい。
【００１４】
このように、Ｐ型のトランジスターが緩やかにＯＮすることによって、波形形成回路の出力信号の立ち上がりが緩やかになってもよい。また、Ｎ型のトランジスターが緩やかにＯＮすることによって、波形形成回路の出力信号の立ち下がりが緩やかになってもよい。
【００１５】
また、本発明の一態様では、前記第１のトランジスターは、第１の電源電圧に接続されるソースを有してもよく、
前記第２のトランジスターは、第２の電源電圧に接続されるソースを有してもよく、
前記第１の出力ノードの最低電圧は、前記第２の電源電圧から第１の電圧だけ高くてもよく、
前記第２の出力ノードの最高電圧は、前記第１の電源電圧から第２の電圧だけ低くてもよい。
【００１６】
このように、第１の出力ノードの最低電圧が高くなることによって、波形形成回路の出力信号の立ち上がりが緩やかになってもよい。また、第２の出力ノードの最高電圧が低くなることによって、波形形成回路の出力信号の立ち下がりが緩やかになってもよい。
【００１７】
また、本発明の一態様では、前記第１の電圧又は前記第２の電圧は、前記少なくとも１つの第３のトランジスターのスレッショルド電圧に依存してもよい。
【００１８】
このように、少なくとも１つの第３のトランジスターのスレッショルド電圧が大きくなる程、波形形成回路の出力信号の立ち上がりがより緩やかになるとともに、波形形成回路の出力信号の立ち下がりもより緩やかになる。
【００１９】
また、本発明の一態様では、前記第１の出力ノードの最高電圧は、前記第１の電源電圧であってもよく、
前記第２の出力ノードの最低電圧は、前記第２の電源電圧であってもよく、
前記第１の電圧は、前記第２の電圧と等しくてもよく、
前記第２の電圧は、前記第１の電源電圧と前記第２の電源電圧との間の電圧差を示す電圧の半分以上であってもよく、
前記第２の出力ノードの前記最高電圧は、前記第２の電源電圧から前記第２のトランジスターのスレッショルド電圧だけ高い電位以上であってもく、
前記第１の出力ノードの前記最低電圧は、前記第１の電源電圧から前記第１のトランジスターのスレッショルド電圧だけ低い電位以下であってもよい。
【００２０】
このように、第２の電圧（又は第１の電圧）を大きく設定することができる。第２の電圧（又は第１の電圧）が大きくなる程、波形形成回路の出力信号の立ち上がりがより緩やかになるとともに、波形形成回路の出力信号の立ち下がりもより緩やかになる。
【００２１】
なお、特許文献２の波形形成回路では、第２の電圧（又は第１の電圧）に相当する電圧（例えば、特許文献２の図７のＶｔｈｎ（＝Ｖｔｈｐ））を第１の電源電圧（例えば、特許文献２の図７のＶＤＤ）と第２の電源電圧（例えば、特許文献２の図７のＧＮＤ）との間の電圧差を示す電圧の半分（ＶＤＤ／２）以上にすることができない。
【００２２】
また、本発明の一態様では、前記少なくとも１つの第３のトランジスターは、複数の第３のトランジスターであり、
前記複数の第３のトランジスターは、前記第１の出力ノードと前記第２の出力ノードとの間に接続され、
前記複数の第３のトランジスターの個数は、前記第２の電圧を最も大きくするように決定されてもよい。
【００２３】
このように、第２の電圧（又は第１の電圧）を最大に近づけることができる。言い換えれば、所与の条件で、出力信号の立ち上がり時間が最大となり、出力信号の立ち下がり時間が最大となる。
【００２４】
また、本発明の一態様では、前記論理回路は、ＮＡＮＤ回路を有してもよく、
前記ＮＡＮＤ回路の出力を前記第１の出力ノード及び前記第２の出力ノードに分けてもよい。
【００２５】
このように、ＮＡＮＤ回路の出力を２つに分離してもよい。
【００２６】
また、本発明の一態様では、前記論理回路は、インバーター回路を有してもよく、
前記インバーター回路の出力を前記第１の出力ノード及び前記第２の出力ノードに分けてもよい。
【００２７】
このように、インバーター回路（ＮＯＴ回路）の出力を２つに分離してもよい。
【００２８】
また、本発明の一態様では、前記論理回路は、ＮＯＲ回路を有してもよく、
前記ＮＯＲ回路の出力を前記第１の出力ノード及び前記第２の出力ノードに分けてもよい。
【００２９】
このように、ＮＯＲ回路の出力を２つに分離してもよい。
【００３０】
また、本発明の一態様では、前記論理回路は、組み合わせ回路を有してもよく、
前記組み合わせ回路の出力を前記第１の出力ノード及び前記第２の出力ノードに分けてもよい。
【００３１】
このように、組み合わせ回路の出力を２つに分離してもよい。
【００３２】
また、本発明の他の態様は、上記記載の波形形成回路と、
前記波形形成回路の前記出力信号を入力し、出力回路の出力信号を出力する出力トランジスターと、
を含むことを特徴とする出力回路に関係する。
【００３３】
本発明の他の態様によれば、波形形成回路の出力信号の緩やかな変化に伴って、出力回路の出力信号も、徐々に変化する。言い換えれば、出力回路の出力信号のオーバーシュートを防止することができるとともに、出力回路の出力信号のアンダーシュートも防止することができる。
【００３４】
また、本発明の他の態様は、上記記載の波形形成回路と、
前記波形形成回路の前記出力信号を入力し、遅延回路の出力信号を出力する波形整形回路と、
を含むことを特徴とする遅延回路に関係する。
【００３５】
本発明の他の態様によれば、波形形成回路の出力信号の緩やかな変化に伴って、遅延回路の出力信号の遅延時間は、長くなる。
【００３６】
また、本発明の他の態様は、上記記載の波形形成回路と、
前記波形形成回路に接続される内部回路と、
を含むことを特徴とする集積回路装置に関係する。
【００３７】
本発明の他の態様によれば、集積回路装置に含まれる波形形成回路の出力信号に起因するノイズの発生を低減することができる。
【００３８】
また、本発明の他の態様では、集積回路装置は、
前記波形形成回路の前記出力信号を入力する出力トランジスターを
さらに含んでもよく、
集積回路装置は、前記出力トランジスターを介して発熱素子を駆動するサーマルヘッドドライバーであってもよい。
【００３９】
このように、出力トランジスターのＯＮ又はＯＦＦに起因するサージ電圧の発生を低減することができる。
【００４０】
また、本発明の他の態様は、上記記載の波形形成回路を含むことを特徴とする電子機器に関係する。
【００４１】
本発明の他の態様によれば、電子機器に含まれる波形形成回路の出力信号に起因するノイズの発生を低減することができる。
【図面の簡単な説明】
【００４２】
【図１】本実施形態の波形形成回路の構成例。
【図２】図１の波形形成回路の具体例。
【図３】図２に示される波形形成回路の動作を理解するためのタイミング図。
【図４】図２の波形形成回路の変形例。
【図５】図４に示される波形形成回路の動作を理解するためのタイミング図。
【図６】図１の波形形成回路の他の具体例。
【図７】図１の波形形成回路の他の具体例。
【図８】図１の波形形成回路の他の具体例。
【図９】本実施形態の出力回路の構成例。
【図１０】図９の出力回路の具体例。
【図１１】図１０に示される出力回路の動作を理解するためのタイミング図。
【図１２】本実施形態の遅延回路の構成例。
【図１３】図１２の遅延回路の具体例。
【図１４】図１３に示される遅延回路の動作を理解するためのタイミング図。
【図１５】集積回路装置の構成例。
【図１６】集積回路装置を含むサーマルヘッドの構成例。
【図１７】サーマルヘッドドライバーである集積回路装置の構成例。
【図１８】印刷システムの外観図。
【図１９】図１８に示されるホストコンピューターの構成例。
【発明を実施するための形態】
【００４３】
以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、本実施形態で説明される構成の全てが、本発明の必須構成要件であるとは限らない。
【００４４】
１．  波形形成回路
図１は、本実施形態の波形形成回路の構成例を示す。図１に示されるように、波形形成回路は、第１の出力ノードＮＤ１及び第２の出力ノードＮＤ２を有する論理回路１２と、ゲートＧ及びドレインＤを有する第１のトランジスター１４（狭義には、ＭＯＳトランジスター）と、ゲートＧ及びドレインＤを有する第２のトランジスター１６と、ゲートＧ及びドレインＤを有する第３のトランジスター１８と、を含む。第１のトランジスター１４のゲートＧは、第１の出力ノードＮＤ１に接続され、第２のトランジスター１６のゲートＧは、第２の出力ノードＮＤ２に接続され、第１のトランジスター１４のドレインＤは、接続ノードＮＤ３を介して第２のトランジスター１６のドレインＤに接続される。第３のトランジスター１８のゲートＧは、第３のトランジスター１８のドレインＤに接続され、第３のトランジスター１８は、第１の出力ノードＮＤ１と第２の出力ノードＮＤ２との間に接続される。波形形成回路は、接続ノードＮＤ１から波形形成回路の出力信号ＯＵＴを出力する。なお、波形形成回路は、複数の第３のトランジスター１８を含むことができる。言い換えれば、波形形成回路は、少なくとも１つの第３のトランジスター１８を含む。
【００４５】
少なくとも１つの第３のトランジスター１８の存在により、第１の出力ノードＮＤ１を介して第１のトランジスター１４を駆動する第１の駆動電圧（第１のトランジスター１４のゲートＧに印加される電圧）が弱くなるとともに、第２の出力ノードＮＤ２を介して第２のトランジスター１６を駆動する第２の駆動電圧（第２のトランジスター１６のゲートＧに印加される電圧）も弱くなる。従って、波形形成回路の出力信号ＯＵＴの立ち上がりが緩やかになるとともに、波形形成回路の出力信号ＯＵＴの立ち下がりも緩やかになる。
【００４６】
図２は、図１の波形形成回路の具体例を示す。図２に示されるように、図１の論理回路１２として、例えばＮＡＮＤ回路の構成を採用することができる。言い換えれば、論理回路１２は、ＮＡＮＤ回路を含む。図２の例において、ＮＡＮＤ回路（論理回路１２）は、例えば２つの入力信号ＩＮ１、ＩＮ２を入力し、２つの入力信号ＩＮ１、ＩＮ２の論理演算（狭義には、ＮＡＮＤ演算）を実行する。但し、ＮＡＮＤ回路の出力（ＮＡＮＤ回路のドレイン出力）は、第１の出力ノードＮＤ１及び第２の出力ノードＮＤ２に分けられている。図２の例において、論理回路１２の出力を２つに分離しているが、このような論理回路１２も、本明細書においてＮＡＮＤ回路と呼ぶことができる。図２に示されるように、ＮＡＮＤ回路は、例えば、２つのＰ型のトランジスター及び２つのＮ型のトランジスターで構成することができる。なお、図２において、ＮＡＮＤ回路（論理回路１２）は、２つの入力信号ＩＮ１、ＩＮ２を入力するが、波形形成回路は、図１の論理回路１２として、例えば３以上の入力信号を入力するＮＡＮＤ回路を採用してもよい。
【００４７】
また、図２の例において、波形形成回路は、例えば２つの第３のトランジスター１８を含む。また、図２の例において、第１のトランジスター１４は、例えばＰ型のトランジスターであり、第２のトランジスター１６は、例えばＮ型のトランジスターである。また、図２の例において、第１のトランジスター１４は、第１の電源電圧ラインＬＶ１（広義には、第１の電源電圧ＶＤＤ）に接続されるソースを有し、第２のトランジスター１６は、第２の電源電圧ラインＬＶ２（広義には、第２の電源電圧ＧＮＤ）に接続されるソースを有する。図２の例において、２つの第３のトランジスター１８の各々は、例えばＰ型のトランジスターである。
【００４８】
図３は、図２に示される波形形成回路の動作を理解するためのタイミング図を示す。図３において、符号ＩＮ１、ＩＮ２、ＮＤ１、ＮＤ２及びＮＤ３（ＯＵＴ）は、それぞれ、第１の入力信号、第２の入力信号、ＮＡＮＤ回路からの第１の信号、ＮＡＮＤ回路からの第２の信号及び第１のトランジスター１４（又は第２のトランジスター１６）からの信号（波形形成回路の出力信号ＯＵＴ）を表す。
【００４９】
図２の第１のトランジスター１４がＯＮされ、第２のトランジスター１６がＯＦＦされる状態で、第１の出力ノードＮＤ１の電圧は、最低電圧を示し、且つ第２の電源電圧ＧＮＤから２×Ｖｔｈｐ（広義には、第１の電圧）だけ高くなる。同時に、第２の出力ノードＮＤ２の電圧は、最低電圧を示し、且つ第２の電源電圧ＧＮＤである。但し、第１の電源電圧ＶＤＤは、第２の電源電圧ＧＮＤより高く、Ｖｔｈｐは、１つの第３のトランジスター１８のスレッショルド電圧である。なお、以下の説明において、第２の電源電圧ＧＮＤを例えば０［Ｖ］として説明する。
【００５０】
第１の出力ノードＮＤ１の最低電圧が２×Ｖｔｈｐを示す状態で、第１のトランジスター１４のゲート・ソース間電圧Ｖｇｓ（１４）は、以下の式（１．１）で、表される。
Ｖｇｓ（１４）＝ＶＤＤ−２×Ｖｔｈｐ  ・・・（１．１）
このように、ＯＮ状態での第１のトランジスター１４のゲート・ソース間電圧Ｖｇｓ（１４）は、第１の出力ノードＮＤ１の最低電圧の増加（広義には、第１の電圧）分だけ、低くなる。
【００５１】
同様に、図２の第１のトランジスター１４がＯＦＦされ、第２のトランジスター１６がＯＮされる状態で、第２の出力ノードＮＤ２の電圧は、最高電圧を示し、且つ第１の電源電圧ＶＤＤから２×Ｖｔｈｐ（広義には、第２の電圧）だけ低くなる。同時に、第１の出力ノードＮＤ１の電圧は、最高電圧を示し、且つ第１の電源電圧ＶＤＤである。
【００５２】
第２の出力ノードＮＤ２の最高電圧がＶＤＤ−２×Ｖｔｈｐを示す状態で、第２のトランジスター１６のゲート・ソース間電圧Ｖｇｓ（１６）は、以下の式（１．２）で、表される。
Ｖｇｓ（１６）＝ＶＤＤ−２×Ｖｔｈｐ  ・・・（１．２）
このように、ＯＮ状態での第２のトランジスター１６のゲート・ソース間電圧Ｖｇｓ（１６）は、第２の出力ノードＮＤ２の最高電圧の減少（広義には、第２の電圧）分だけ、低くなる。
【００５３】
図３の例において、第１の出力ノードＮＤ１の最低電圧の増加（広義には、第１の電圧）分は、第２の出力ノードＮＤ２の最高電圧の減少（広義には、第２の電圧）分と等しい。また、第１の電圧又は第２の電圧は、第３のトランジスター１８のスレッショルド電圧Ｖｔｈｐに依存する。
【００５４】
ところで、特許文献１の波形形成回路７、８の出力信号の立ち下がりを緩やかにするためには、インバーター回路８のＮ型のトランジスターの電流駆動能力を絞る必要があった。具体的には、インバーター回路８のＮ型のトランジスターのチャネル幅及びチャネル長が、それぞれ、Ｗ及びＬである場合、Ｗ／Ｌを小さくする必要があった。従って、インバーター回路８のＮ型のトランジスターのサイズ（例えば、チャネル幅Ｗが例えばプロセス加工ルールの最小値である場合のチャネル長Ｌ）は、大きくする必要があった。
【００５５】
本願の明細書に付随する図２において、第２のトランジスター１６（Ｎ型のトランジスター）のサイズ（チャネル長）は、特許文献１のインバーター回路８のＮ型のトランジスターのサイズのように、必ずしも、大きくする必要はない。言い換えれば、図２の第２のトランジスター１６のサイズ（チャネル長）を大きくしなくても、波形形成回路の出力信号の立ち下がりを緩やかにすることができる（図３の矢印３４参照）。従って、図２の第２のトランジスター１６のサイズ（チャネル長）は、特許文献１のインバーター回路８のＮ型のトランジスターのサイズ（チャネル長）と比べて、小さくすることができる。なお、図２の第２のトランジスター１６のサイズ（チャネル長）を大きくする場合には、波形形成回路の出力信号の立ち下がりをより緩やかにすることができる。
【００５６】
以下に、本願の明細書に付随する図２の第２のトランジスター１６のサイズについて説明する。先ず、ＯＮ状態での第２のトランジスター１６のドレイン電流Ｉｄ（１６）は、以下の式（２．１）で、近似される。
Ｉｄ（１６）
＝β（１６）×（（Ｖｇｓ（１６）−Ｖｔｈｎ（１６））×Ｖｄｓ（１６）−０．５×Ｖｄｓ（１６）２）
≒β（１６）×（Ｖｇｓ（１６）−Ｖｔｈｎ（１６））×Ｖｄｓ（１６）  ・・・（２．１）
ここで、β（１６）、Ｖｇｓ（１６）、Ｖｔｈｎ（１６）及びＶｄｓ（１６）は、それぞれ、第２のトランジスター１６の電流増幅率、ゲート・ソース間電圧、スレッショルド電圧及びドレイン・ソース間電圧である。
【００５７】
また、第２のトランジスター１６の電流増幅率β（１６）は、以下のように表される。
β（１６）＝（Ｗ（１６）／Ｌ（１６））×μ（１６）×Ｃｏｘ（１６）
ここで、Ｗ（１６）、Ｌ（１６）、μ（１６）、およびＣｏｘ（１６）は、それぞれ、第２のトランジスター１６のチャネル幅、チャネル長、移動度及びゲート酸化膜容量である。
【００５８】
特許文献１のインバーター回路８のＮ型のトランジスターのドレイン電流Ｉｄ’は、以下の式（２．２）で、近似される。
Ｉｄ’≒β’×（Ｖｇｓ’−Ｖｔｈｎ’）×Ｖｄｓ’  ・・・（２．２）
特許文献１のインバーター回路８のＮ型のトランジスターのスレッショルド電圧及びドレイン・ソース間電圧が本願の明細書に付随する図２の第２のトランジスター１６のスレッショルド電圧及びドレイン・ソース間電圧と等しく、特許文献１のインバーター回路８のＮ型のトランジスターのゲート・ソース間電圧Ｖｇｓ’がＶＤＤである場合、式（２．２）は、以下の式（２．２）’で、表される。
Ｉｄ’≒β’×（ＶＤＤ−Ｖｔｈｎ（１６））×Ｖｄｓ（１６）  ・・・（２．２）’
【００５９】
特許文献１のインバーター回路８のＮ型のトランジスターのスレッショルド電圧、移動度及びゲート酸化膜容量が本願の明細書に付随する図２の第２のトランジスター１６のトランジスターサイズ、移動度及びゲート酸化膜容量と等しい場合、β’は、以下のように表される。
β’＝Ｗ／Ｌ×μ（１６）×Ｃｏｘ（１６）
【００６０】
式（２．１）及び（１．２）式を用いると、ＯＮ状態での第２のトランジスター１６のドレイン電流Ｉｄ（１６）は、以下の式（２．３）で、近似される。
Ｉｄ（１６）
≒β（１６）×（（ＶＤＤ−２×Ｖｔｈｐ）−Ｖｔｈｎ（１６））×Ｖｄｓ（１６）  ・・・（２．３）
【００６１】
Ｉｄ’がＩｄ（１６）と等しい場合、式（２．２）’及び（２．３）を用いて、以下の式（２．４）を求めることができる。
β’×（ＶＤＤ−Ｖｔｈｎ（１６））×Ｖｄｓ（１６）＝β（１６）×（（ＶＤＤ−２×Ｖｔｈｐ）−Ｖｔｈｎ（１６））×Ｖｄｓ（１６）
⇔
Ｗ／Ｌ×（ＶＤＤ−Ｖｔｈｎ（１６））＝（Ｗ（１６）／Ｌ（１６））×（（ＶＤＤ−２×Ｖｔｈｐ）−Ｖｔｈｎ（１６））
⇔
Ｗ／Ｌ／（Ｗ（１６）／Ｌ（１６））＝（（ＶＤＤ−２×Ｖｔｈｐ）−Ｖｔｈｎ（１６））／（ＶＤＤ−Ｖｔｈｎ（１６））  ・・・（２．４）
【００６２】
Ｗ＝Ｗ（１６）と等しい場合、式（２．４）を用いて、以下の式（２．５）を求めることができる。
Ｌ（１６）／Ｌ＝（（ＶＤＤ−２×Ｖｔｈｐ）−Ｖｔｈｎ（１６））／（ＶＤＤ−Ｖｔｈｎ（１６））  ・・・（２．５）
【００６３】
例えば、ＶＤＤ＝３［Ｖ］、Ｖｔｈｐ＝Ｖｔｈｎ（１６）＝０．８５［Ｖ］及び式（２．５）を用いて、以下の数値を求めることができる。
Ｌ（１６）／Ｌ
＝（（３−２×０．８５）−０．８５）／（３−０．８５）
＝０．４５／２．１５
≒０．２１
この数値は、図２の第２のトランジスター１６のチャネル長Ｌ（１６）が特許文献１のインバーター回路８のＮ型のトランジスターのチャネル長Ｌの０．２１倍であることを意味している。言い換えれば、Ｌ（１６）は、Ｌの約５分の１程度まで小さくすることができる。
【００６４】
また、図２の波形形成回路の出力信号の立ち下がり（図３の矢印３２参照）と同様に、特許文献１の波形形成回路７、８の出力信号の立ち上がりを緩やかにするためには、インバーター回路８のＰ型のトランジスターのサイズは、大きくする必要があった。言い換えれば、図２の第１のトランジスター１４のチャネル長Ｌ（１４）も、特許文献１のインバーター回路８のＰ型のトランジスターのチャネル長の約５分の１程度まで小さくすることができる。
【００６５】
ところで、図２の例において、２つの第３のトランジスター１８のうちの１つの第３のトランジスター１８を省略する場合、式（２．４）は、以下の（２．４）’に変更される。
Ｗ／Ｌ／（Ｗ（１６）／Ｌ（１６））＝（（ＶＤＤ−Ｖｔｈｐ）−Ｖｔｈｎ（１６））／（ＶＤＤ−Ｖｔｈｎ（１６））  ・・・（２．４）’
この場合も、Ｌ（１６）は、Ｌより小さくすることができる。図２の第１のトランジスター１４のチャネル長Ｌ（１４）も、同様に、小さくすることができる。このように、少なくとも１つの第３のトランジスター１８の存在により、簡易な構造を有する波形形成回路を提供できる。
【００６６】
ところで、特許文献２の電流制限トランジスター２８は、特許文献２の波形形成回路２２、２４、２８の出力信号の立ち下がりだけを緩やかにする。即ち、特許文献２の図２に示されるように、１つの電流制限トランジスター２８では、特許文献２の波形形成回路２２、２４、２８の出力信号の立ち下がりだけを緩やかにする。言い換えれば、特許文献２の図６に示されるように、２つの電流制限トランジスター６８−１、６８−２で、特許文献２の波形形成回路２２、２４、６８−１、６８−２、６９の出力信号の立ち下がり及び立ち上がりを緩やかにすることができる。
【００６７】
このように、図２の例における２つの第３のトランジスター１８の代わりに、１つの第３のトランジスター１８を準備することで、特許文献２の２つの電流制限トランジスター６８−１、６８−２と同様な効果を奏する。言い換えれば、本願の明細書に付随する図１の波形形成回路は、トランジスターの数を少なくすることができる。このように、１つの第３のトランジスター１８の存在により、簡易な構造を有する波形形成回路を提供できる。
【００６８】
また、本願の明細書に付随する図１の波形形成回路は、トランジスターの数を少なくしなくてもよい。即ち、本願の明細書に付随する図２の波形形成回路が、２つの第３のトランジスター１８を含む場合、図３に示すように、第１の出力ノードＮＤ１の最低電圧は、第２の電源電圧ＧＮＤから２×Ｖｔｈｐ（広義には、第１の電圧）だけ高くなる。また、第２の出力ノードＮＤ２の最高電圧は、第１の電源電圧ＶＤＤから２×Ｖｔｈｐ（広義には、第２の電圧）だけ低くなる。第２の電圧（又は第１の電圧）に相当する電圧は、例えば、特許文献２の図７のＶｔｈｎ（＝Ｖｔｈｐ）であるので、本願の明細書に付随する図２の波形形成回路の効果（出力信号の立ち下がり及び立ち上がりの緩やかさの程度）は、特許文献２の波形形成回路２２、２４、６８−１、６８−２、６９の効果と比べて大きい。また、図２の波形形成回路の他の効果は、第１のトランジスター１４及び第２のトランジスター１６の双方が過渡的にＯＮする時に第１の電源電圧ラインＬＶ１と第２の電源電圧ラインＬＶ２との間を流れる貫通電流を減少させることができる。このように、２つの第３のトランジスター１８の存在により、より効果的な波形形成回路を提供できる。
【００６９】
図４は、図２の波形形成回路の変形例を示す。図４の例において、波形形成回路は、例えば４つの第３のトランジスター１８を含む。また、図４の例において、４つの第３のトランジスター１８は、２つのＰ型のトランジスター及び２つのＮ型のトランジスターで構成される。図４の例において、２つのＰ型のトランジスターのうちの１つのＰ型のトランジスターのサブストレートは、例えば第１の電源電圧ＶＤＤに接続されている。この１つのＰ型のトランジスターのスレッショルド電圧は、バックゲート効果により、Ｖｔｈｐ＋αｐに高められる。また、１つのＮ型のトランジスターのスレッショルド電圧がＶｔｈｎである場合、２つのＮ型のトランジスターのうちの１つのＮ型のトランジスターのサブストレートは、バックゲート効果により、Ｖｔｈｎ＋αｎに高められる。
【００７０】
図５は、図４に示される波形形成回路の動作を理解するためのタイミング図を示す。図５に示されるように、第１の出力ノードＮＤ１の最低電圧は、第２の電源電圧ＧＮＤから第１の電圧（２×Ｖｔｈｐ＋αｐ＋２×Ｖｔｈｎ＋αｎ）だけ高くなる。また、第２の出力ノードＮＤ２の最高電圧は、第１の電源電圧ＶＤＤから第２の電圧（２×Ｖｔｈｐ＋αｐ＋２×Ｖｔｈｎ＋αｎ）だけ低くなる。
【００７１】
例えば、ＶＤＤ＝５．５［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈｐ＝Ｖｔｈｎ＝０．８５［Ｖ］である場合、第２の電圧（４×０．８５＋αｐ＋αｎ［Ｖ］＝３．４＋αｐ＋αｎ［Ｖ］）は、第１の電源電圧ＶＤＤと第２の電源電圧ＧＮＤとの間の電圧差を示す電圧（５．５［Ｖ］）の半分（２．７５［Ｖ］）以上になる。例えば式（２．５）から推測されるように、第２の電圧（又は第１の電圧）が大きい程、第２のトランジスター１６（又は第１のトランジスター１４）のサイズをより小さくすることができる。言い換えれば、第３のトランジスター１８の数を多くすることで、より簡易な構造を有する波形形成回路を提供できる。加えて、第２の電圧（又は第１の電圧）が大きい程、第１のトランジスター１４及び第２のトランジスター１６の双方が過渡的にＯＮする時に第１の電源電圧ラインＬＶ１と第２の電源電圧ラインＬＶ２との間を流れる貫通電流をより小さくすることができる。
【００７２】
なお、図４の４つの第３のトランジスター１８は、４つのＰ型のトランジスターで構成してもよい。また、図４の４つの第３のトランジスター１８は、４つのＮ型のトランジスターで構成してもよい。言い換えれば、第３のトランジスター１８の型は、Ｐ型でもＮ型でもよい。同様に、図２の２つの第３のトランジスター１８は、例えば、２つのＮ型のトランジスターで構成してもよい。また、図１の１つの第３のトランジスター１８は、例えば、１つのＮ型のトランジスターで構成してもよい。
【００７３】
ところで、特許文献２の波形形成回路では、第２の電圧（又は第１の電圧）に相当する電圧（例えば、特許文献２の図７のＶｔｈｎ（＝Ｖｔｈｐ））を第１の電源電圧（例えば、特許文献２の図７のＶＤＤ）と第２の電源電圧（例えば、特許文献２の図７のＧＮＤ）との間の電圧差を示す電圧の半分（ＶＤＤ／２）以上にすることができない。言い換えれば、特許文献２の図７の符号２２及び２４で示すような波形を維持するためには、特許文献２の図６の電流制限トランジスター６８−１、６８−２の数には、限界がある。
【００７４】
上述の通り、第２の電圧（又は第１の電圧）が大きいことが好ましい。しかしながら、第２のトランジスター１６（又は第１のトランジスター１４）が適切にＯＮするためには、第２の出力ノードＮＤ２の最高電圧（図６の例において、ＶＤＤ−（２×Ｖｔｈｐ＋αｐ＋２×Ｖｔｈｎ＋αｎ））は、第２の電源電圧ＧＮＤから第２のトランジスター１６のスレッショルド電圧Ｖｔｈｎ（１６）だけ高い電位（ＧＮＤ＋Ｖｔｈｎ（１６））以上である必要がある。言い換えれば、第３のトランジスター１８の数にも限界があり、複数の第３のトランジスター１８の個数は、第２のトランジスター１６（又は第１のトランジスター１４）が適切にＯＮすることを条件に、第２の電圧を最も大きくするように決定されることが好ましい。同様に、第１の出力ノードＮＤ１の最低電圧は、第１の電源電圧ＶＤＤから第１のトランジスター１４のスレッショルド電圧Ｖｔｈｐ（１４）だけ低い電位以下である必要がある。
【００７５】
図４の例において、例えば、ＶＤＤ＝４．５［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈｐ＝Ｖｔｈｎ＝０．８５［Ｖ］、αｐ＝αｎ＝０［Ｖ］である場合、４つの第３のトランジスター１８を採用することができる。また、図４の例において、例えば、ＶＤＤ＝３．６［Ｖ］、ＧＮＤ＝０［Ｖ］、Ｖｔｈｐ＝Ｖｔｈｎ＝０．８５［Ｖ］、αｐ＝αｎ＝＝０［Ｖ］である場合、２つの第３のトランジスター１８を採用することができる。このように、様々な条件を考慮して、波形形成回路の出力信号の立ち下がり及び立ち上がりの緩やかさ（図３の矢印３２、３４、図５の矢印５２、５４参照）を強調することができる。
【００７６】
図６は、図１の波形形成回路の他の具体例を示す。図６に示されるように、図１の論理回路１２として、例えばインバーター回路（ＮＯＴ回路）の構成を採用することができる。言い換えれば、論理回路１２は、インバーター回路を含む。図６の例において、インバーター回路（論理回路１２）は、例えば１つの入力信号ＩＮ１を入力し、１つの入力信号ＩＮ１の論理演算（狭義には、ＮＯＴ演算）を実行する。但し、インバーター回路の出力は、第１の出力ノードＮＤ１及び第２の出力ノードＮＤ２に分けられている。
【００７７】
図７は、図１の波形形成回路の他の具体例を示す。図７に示されるように、図１の論理回路１２として、例えばＮＯＲ回路の構成を採用することができる。言い換えれば、論理回路１２は、ＮＯＲ回路を含む。図７の例において、ＮＯＲ回路（論理回路１２）は、例えば２つの入力信号ＩＮ１、ＩＮ２を入力し、２つの入力信号ＩＮ１、ＩＮ２の論理演算（狭義には、ＮＯＲ演算）を実行する。但し、ＮＯＲ回路の出力は、第１の出力ノードＮＤ１及び第２の出力ノードＮＤ２に分けられている。
【００７８】
図８は、図１の波形形成回路の他の具体例を示す。図８に示されるように、図１の論理回路１２として、例えば組み合わせ回路（複合ゲート回路）の構成を採用することができる。言い換えれば、論理回路１２は、組み合わせ回路を含む。図８の例において、組み合わせ回路（論理回路１２）は、例えば４つの入力信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４を入力し、４つの入力信号ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４の論理演算を実行する。但し、組み合わせ回路の出力は、第１の出力ノードＮＤ１及び第２の出力ノードＮＤ２に分けられている。なお、波形形成回路の目的に適合するように、組み合わせ回路は、本出願時において当業者に知られている様々な回路で構成することできる。
【００７９】
２．  出力回路
図９は、本実施形態の出力回路の構成例を示す。図９に示されるように、出力回路は、図１の波形形成回路と、波形形成回路の出力信号（ＮＤ３）を入力し、出力回路の出力信号ＯＵＴを出力する出力トランジスター９２と、を含む。出力トランジスター９２の一端は、例えば、第２の電源電圧ＧＮＤに接続することができる。出力トランジスター９２の他端は、出力回路の出力信号ＯＵＴを形成し、例えば図９に図示しないサーマル抵抗素子（広義には発熱素子、発熱抵抗体）、有機ＬＥＤ（広義には発光素子）等に接続することができる。波形形成回路の出力信号の緩やかな変化に伴って、出力回路の出力信号ＯＵＴも、徐々に変化する。言い換えれば、出力回路の出力信号ＯＵＴのオーバーシュートを防止することができるとともに、出力回路の出力信号ＯＵＴのアンダーシュートも防止することができる。
【００８０】
図１０は、図９の出力回路の具体例を示す。図１０に示されるように、出力回路は、図２の波形形成回路と、波形形成回路の出力信号（ＮＤ３）を入力し、出力回路の出力信号ＯＵＴを出力する出力トランジスター９２と、を含む。図１０の例において、出力トランジスター９２は、例えばＮ型のトランジスターである。なお、図１０の出力トランジスター９２は、例えば特許文献２の図４の出力トランジスター４６のように、Ｎ型のトランジスターであってもよい。
【００８１】
図１０の例において、Ｎ型の出力トランジスター９２は、ゲートＧ、ドレインＤ及びソースＳを有する。Ｎ型の出力トランジスター９２のゲートＧ及びソースＳは、それぞれ、波形形成回路の出力信号（ＮＤ３）、及び第２の電源電圧ＧＮＤに接続される。出力トランジスター９２のサブストレートは、出力トランジスター９２のソースＳに接続してもよい。Ｎ型の出力トランジスター９２のドレインＤのレベルは、出力回路の出力信号ＯＵＴを形成する。また、出力回路の出力ノード（ＯＵＴ）は、抵抗素子を介して第３の電源電圧ＶＨに接続することができる。
【００８２】
図１１は、図１０に示される出力回路の動作を理解するためのタイミング図を示す。図１１に示されるように、出力回路の出力信号ＯＵＴのオーバーシュートを防止することができるとともに、出力回路の出力信号ＯＵＴのアンダーシュートも防止することができる（図１１の矢印１１２及び１１４参照）。
【００８３】
３．  遅延回路
図１２は、本実施形態の遅延回路の構成例を示す。図１２に示されるように、遅延回路は、図１の波形形成回路と、波形形成回路の出力信号（ＮＤ３）を入力し、遅延回路の出力信号ＯＵＴを出力する波形整形回路１２２と、を含む。波形形成回路の出力信号（ＮＤ３）の緩やかな変化に伴って、遅延回路の出力信号ＯＵＴの遅延時間は、長くなる。
【００８４】
図１３は、図１２の遅延回路の具体例を示す。図１３に示されるように、遅延回路は、図６の波形形成回路と、波形形成回路の出力信号（ＮＤ３）を入力し、遅延回路の出力信号ＯＵＴを出力する波形整形回路１２２と、を含む。図１３の例において、波形整形回路１２２は、例えば１つのインバーター回路（広義には、反転型の波形整形回路）である。インバーター回路（波形整形回路１２２）は、波形形成回路（ＮＤ３）の出力信号の波形を整形する。なお、図１３の波形整形回路１２２は、例えば特許文献３の図２８の反転型の波形整形回路２２４のように、偶数個のインバーター回路であってもよい。また、図１３の波形形成回路は、複数のインバーター回路を含んでもよい。
【００８５】
図１４は、図１３に示される遅延回路の動作を理解するためのタイミング図を示す。図１４に示されるように、遅延回路の出力信号ＯＵＴは、第１の入力信号ＩＮを遅延させた信号である。
【００８６】
４．  集積回路装置
図１５は、集積回路装置の構成例を示す。図１５に示されるように、集積回路装置は、図１の波形形成回路と、内部回路１５２と、を含むことができる。集積回路装置の目的に適合するように、内部回路１５２は、本出願時において当業者に知られている様々な回路で構成することできる。例えば、内部回路１５２は、論理回路を有することができる。また、内部回路１５２の出力を波形形成回路の入力とすることができる。また、図１５の集積回路装置は、出力トランジスターや波形整形回路等の様々な回路をさらに含むことができる。
【００８７】
４．１  サーマルヘッド
図１６は、集積回路装置を含むサーマルヘッドの構成例を示す。図１６に示されるサーマルヘッドは、セラミック板１６２の上に、複数のサーマル抵抗素子１６０（広義には発熱素子、発熱抵抗体）が形成されている。図１６の集積回路装置１０は、図１の波形整形回路や図９の出力回路や図１２の遅延回路を含むことができる。
【００８８】
図１６において、セラミック板１６２の長辺の１つの縁部に、画素の間隔に合わせて複数のサーマル抵抗素子１６０が配列されている。複数のサーマル抵抗素子１６０の一端には、第３の電源電圧ＶＨが供給されている。この電源電圧は、サーマルヘッド（セラミック板１６２）の外部から供給される、例えば２４Ｖや１８Ｖといった高電圧である。また、サーマルヘッドは、第１〜第Ｍ（Ｍは２以上の整数）のサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）を含む。複数のサーマル抵抗素子１６０の他端には、第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）の出力が電気的に接続される。第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）の各々は、例えば図９の出力回路を含むことができる。第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）は、カスケード接続されている。
【００８９】
第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）の各々は、第１〜第Ｎの発熱素子１６０１、・・・、１６０Ｎに接続される第１〜第Ｎの出力トランジスターの出力を例えば第２の電源電圧ＧＮＤに設定することで、第１〜第Ｎの発熱素子１６０１、・・・、１６０Ｎに電流を流す（駆動する）ことができる。
【００９０】
なお、サーマルヘッドドライバー以外のドライバー（電気光学装置ドライバー（例えば、液晶ドライバー、プラズマパネルドライバー、ＬＥＤ表示ドライバー、有機ＥＬ表示ドライバー、蛍光表示管ドライバー）、プリンタードライバー（例えば、ＬＥＤプリントヘッドドライバー、有機ＥＬプリントヘッドドライバー）等）も、集積回路装置として、例えば図９の出力回路を含むことができる。このようなドライバーは、例えば有機ＬＥＤ（広義には発光素子）等を駆動してもよい。また、ドライバーの目的に応じて、出力トランジスターは、Ｎ型のトランジスター又はＰ型のトランジスターで構成することができる。また、出力トランジスターは、ＣＭＯＳトランジスターで構成することもできる。
【００９１】
４．２  サーマルヘッドドライバー
図１７は、サーマルヘッドドライバーである集積回路装置１０の構成例を示す。なお、出力トランジスターＯＤをＰ型のトランジスター又はＣＭＯＳトランジスターで構成する場合、当業者は、以下に説明されるドライバーの一部の構成が必要に応じて変形されることを容易に理解できるであろう。図１７に示されるサーマルドライバー（１０）は、図１６の第１〜第Ｍのサーマルヘッドドライバー（１０−１、１０−２、…、１０−Ｍ）のうちの何れか１つのサーマルヘッドドライバーを表す。
【００９２】
サーマルヘッドドライバー（１０）は、複数のドライバーブロックＤＢ１〜ＤＢＮ（Ｎは２以上の整数）を含む。具体的には、サーマルヘッドドライバー（１０）は、複数の出力トランジスターＯＤ１〜ＯＤＮと、複数の出力制御回路ＯＣ１〜ＯＣＮと、複数のラッチＬＴ１〜ＬＴＮと、複数のレジスター（フリップフロップ）ＤＦＦ１〜ＤＦＦＮとを含むことができる。以下の説明において、複数のドライバーブロックＤＢ１〜ＤＢＮの中のｊ（１≦ｊ≦Ｎ、ｊは整数）番目のドライバーブロックを「ＤＢｊ」として表すことがある。また、複数の出力トランジスターＯＤ１〜ＯＤＮの中のｊ番目の出力トランジスターを「ＯＤｊ」として表すことがある。同様に、ｊ番目の出力制御回路、ｊ番目のラッチ及びｊ番目のレジスターを、それぞれ、「ＯＣｊ」、「ＬＴｊ」及び「ＤＦＦｊ」として表すことがある。
【００９３】
サーマルヘッドドライバー（１０）には、クロック信号ＣＬＫ、シリアルデータＳＤ（ＳＩ）、ラッチ信号ＬＡＴ及びストローブ信号ＳＴＢが、入力される。１ビットデータ（広義には、画素データ）は、シリアルデータＳＤとして、クロック信号ＣＬＫに同期してシリアルに入力される。ラッチ信号ＬＡＴは、ラッチＬＴ１〜ＬＴＮの各々に１ビットデータを取り込むための信号である。ストローブ信号ＳＴＢは、ドライバーブロックＤＢ１〜ＤＢＮに供給される。
【００９４】
ドライバーブロックＤＢ１〜ＤＢＮの第１〜第ＮのレジスターＤＦＦ１、・・・、ＤＦＦＮは、シフトレジスターを構成する。シフトレジスターを構成する各レジスターＤＦＦは、クロック信号ＣＬＫの変化タイミングに同期して、シリアルデータＳＤに含まれる１ビットデータを取り込む。シフトレジスターは、図１５の内部回路１５２（狭義には、論理回路）の一部と呼ぶことができる。言い換えれば、図１５の内部回路１５２は、図１７のシフトレジスター（ＤＦＦ１、・・・、ＤＦＦＮ）を含むことができる。
【００９５】
なお、サーマルヘッドドライバー（例えば図１６の符号１０−１で示されるサーマルドライバー）は、入力したシリアルデータＳＤをシフトレジスター（狭義には、第Ｎのレジスター（フリップフロップ）ＤＦＦＮ）を介して、次段のサーマルヘッドドライバー（例えば図１６の符号１０−２で示されるサーマルドライバー）に出力又は転送する。次段のサーマルヘッドドライバー（１０−２）のシフトレジスターを構成する各レジスターも、クロック信号ＣＬＫの変化タイミングに同期して、シリアルデータＳＤに含まれる１ビットデータを取り込む。
【００９６】
ｊ番目のドライバーブロックＤＢｊにおいて、ラッチＬＴｊは、ラッチ信号ＬＡＴが例えばＨｉｇｈレベルのとき、レジスターＤＦＦｊに取り込んだ１ビットデータをラッチ（保持）する。ラッチＬＴｊの出力は、出力制御回路ＯＣｊに入力される。出力制御回路ＯＣｊは、ストローブ信号ＳＴＢと、ドライバーブロックＤＢｊに対応した画素データ（ラッチＬＴｊにラッチされた１ビットデータ）とに基づいて、出力制御信号ｃｎｔｊを生成する。出力トランジスターＯＤｊは、Ｎ型のトランジスターにより構成される。出力トランジスターＯＤｊのドレインが、ドライバー出力ＤＯｊとなる。ラッチＬＴｊは、図１５の内部回路１５２の一部と呼ぶことができる。また、出力制御回路ＯＣｊは、図１０の波形整形回路で構成することができる。
【００９７】
ドライバーブロックＤＢ１〜ＤＢＮの出力トランジスターＯＤ１〜ＯＤＮのソースには、第２の電源電圧ＧＮＤが供給される。出力トランジスターＯＤｊのゲートには、出力制御回路ＯＣｊからの出力制御信号ｃｎｔｊが供給される。図１７では、ｊ番目のドライバーブロックＤＢｊにおいて、出力制御信号ｃｎｔｊにより、出力トランジスターＯＤｊのソース・ドレイン間が電気的に導通することで、ドライバー出力ＤＯｊが接地電源電圧ＧＮＤに設定される。出力トランジスターＯＤｊは、図１０の出力トランジスター９２に対応することができる。出力トランジスターＯＤｊのＯＮ又はＯＦＦに起因するサージ電圧の発生を低減することができる。
【００９８】
５．  電子機器
図１８は、印刷システムの外観図を示す。
図１８に示される印刷システムは、ホストコンピューター（広義には制御部）と、レシート１８１等を発行するプリンター１８４とを含む。ホストコンピューターは、本体１８５と、表示装置（広義には、電気光学装置）１８６と、キーボード１８７と、ポインティングデバイスとしてのマウス１８８とを含む。プリンター１８４は、例えば図１７に示されるサーマルドライバー（１０）を含む。
【００９９】
図１９は、図１８に示されるホストコンピューターの構成例を示す。ホストコンピューターでは、ＣＰＵ１９１に、バスライン１９２を介して、プログラムデータ等が格納されたＲＯＭ１９３、データ処理の作業エリアや印刷データがバッファーリングされるＲＡＭ１９４、プリンター１８４に印刷データや印刷コマンド等を送信する通信インタフェース１９５、表示装置１８６を駆動制御して表示データに対応する文字等を表示させるディスプレイコントローラー１９６、キーボード１８７から入力キーに対応するキー信号を取り込むキーボードコントローラー１９７、マウス１８８とのデータ等のやり取りを制御するマウスコントローラー１９８が接続されている。また、プリンター１８４は、通信インタフェース１９５からの印刷データ（広義には、シリアルデータ）等を受信する通信インタフェース１９９を含む。
【０１００】
ＣＰＵ１９１は、ＲＯＭ１９３又はＲＡＭ１９４に格納されたプログラムに従って印刷処理を実行し、印刷データをＲＡＭ１９４に展開したり、ＲＡＭ１９４の印刷データを、通信インタフェース１９５を介してプリンター１８４に転送したりすることができる。
【０１０１】
例えば図９の出力回路を含む電子機器は、例えばプリンター１８４であるが、表示装置１８６も、例えば図９の出力回路を含むことができる。プリンター１８４や表示装置１８６以外の携帯電話、ページャ、時計、液晶テレビ、カーナビゲーション装置、電卓、ワードプロセッサ、プロジェクタ、ＰＯＳ端末等の電子機器も、図１の波形整形回路や図９の出力回路や図１２の遅延回路を含むことができる。電子機器に含まれる波形形成回路の出力信号に起因するノイズの発生を低減することができる。
【０１０２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【符号の説明】
【０１０３】
１０  集積回路装置、  １２  論理回路、
１４，１６，１８，９２  トランジスター、  １６０  サーマル抵抗素子、
１６２  セラミック板、  １８１  レシート、  １８４  プリンター、
１８５  本体、  １８６  表示装置、  １８７  キーボード、  １８８  マウス、
１９１  ＣＰＵ、  １９２  バスライン、  １９３  ＲＯＭ、  １９４  ＲＡＭ、
１９５，１９９  通信インタフェース、  １９６  ディスプレイコントローラー、
１９７  キーボードコントローラー、  １９８  マウスコントローラー、
ＣＬＫ  クロック信号、  ｃｎｔ  出力制御信号、  Ｄ  ドレイン、
ＤＢ  ドライバーブロック、  ＤＦＦ  フリップフロップ、  ＤＯ  ドライバー出力、
Ｇ  ゲート、  ＧＮＤ，ＶＤＤ，ＶＨ  電源電圧、
ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４  入力信号、  ＬＡＴ  ラッチ信号、
ＬＴ  ラッチ、  ＬＶ１，ＬＶ２  電源電圧ライン、
ＮＤ１，ＮＤ２，ＮＤ３  ノード、  ＯＣ  出力制御回路、
ＯＤ  出力トランジスター、  ＯＵＴ  出力信号、  ＳＤ  シリアルデータ、
ＳＴＢ  ストローブ信号  ｖｔｈｐ，ｖｔｈｎ  スレッショルド電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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