(57)【要約】【課題】ＳＭＩＩに準拠したインタフェースの消費電力を低減する。【解決手段】本発明によるシリアル通信装置１０は、ＭＡＣ１１、マスク回路１２と、バッファ１３を具備する。ＭＡＣ１１は、ＳＭＩＩ規格に準拠し、所定の期間内に同じセグメントデータを複数回繰り返して出力する。マスク回路１２は、ＭＡＣから出力された複数の同じセグメントデータのうち、所定のセグメントデータをマスクし、他のセグメントデータを出力する。バッファ１３は、マスク回路１２から出力されたセグメントデータに含まれるデータを、クロック信号ＴＸ＿ＣＬＫに同期して物理層デバイス２０に出力する。【選択図】図３
2011041024.tif 000002
【特許請求の範囲】
【請求項１】
ＳＭＩＩ（Ｓｅｒｉａｌ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）規格に準拠し、所定の期間内に同じセグメントデータを複数回繰り返して出力するＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）と、
前記複数の同じセグメントデータのうち、所定のセグメントデータをマスクし、他のセグメントデータを出力するマスク回路と、
前記マスク回路から出力されたセグメントデータに含まれるデータを、クロック信号に同期して物理層デバイスに出力するバッファと
を具備する
シリアル通信装置。
【請求項２】
請求項１に記載のシリアル通信装置において、
前記物理層デバイスは、高速モード時、同期信号に同期してセグメントデータのサンプリングを行い、低速モード時、前記同期信号における複数の周期毎にセグメントデータのサンプリングを行ない、
前記ＭＡＣは、前記同期信号における複数の周期毎に前記セグメントデータの内容を更新する
シリアル通信装置。
【請求項３】
請求項２に記載のシリアル通信装置において、
前記マスク回路は、前記物理層デバイスにおけるサンプリング期間を除く期間のうち、所定の期間に出力されたセグメントデータをマスクする
シリアル通信装置。
【請求項４】
請求項１から３のいずれか１項に記載のシリアル通信装置において、
前記マスク回路は、マスク信号の信号レベルに応じて、前記ＭＡＣ回路から出力されるデータ信号の前記バッファへの通過を制御する演算回路を備える
シリアル通信装置。
【請求項５】
請求項４に記載のシリアル通信装置において、
前記マスク回路は、
前記複数の同じセグメントデータに対応する数のビットデータを格納するマスクレジスタと、
前記ＭＡＣからのセグメントデータの出力タイミングに応じて前記マスクレジスタ内のビットデータを前記マスク信号として前記演算回路に出力するマスク信号発生部と
を更に備える
シリアル通信装置。
【請求項６】
請求項５に記載のシリアル通信装置において、
前記マスクレジスタは、前記複数の同じセグメントデータと同数のビット数を格納する
シリアル通信装置。
【請求項７】
請求項４に記載のシリアル通信装置において、
ＤＩＰ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）スイッチを更に具備し、
前記マスク回路は、前記ＭＡＣからのセグメントデータの出力タイミングに応じて前記ＤＩＰスイッチに設定されたビットデータを前記マスク信号として前記演算回路に出力するマスク信号発生部を更に備える
シリアル通信装置。
【請求項８】
ＳＭＩＩ（Ｓｅｒｉａｌ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）規格に準拠したＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）が、所定の期間内に同じセグメントデータを複数回繰り返して出力するステップと、
前記複数の同じセグメントデータのうち、所定のセグメントデータをマスクして、他のセグメントデータを出力するステップと、
前記出力された他のセグメントデータに含まれるデータを、クロック信号に同期して物理層デバイスに出力するステップと
を具備する
シリアル通信方法。
【請求項９】
請求項８に記載のシリアル通信方法において、
前記物理層デバイスが、高速モード時、同期信号に同期してセグメントデータのサンプリングを行うステップと、低速モード時、前記同期信号における複数の周期毎にセグメントデータのサンプリングを行なうステップとを更に具備し、
前記複数の同じセグメントデータを出力するステップは、前記ＭＡＣが、前記同期信号における複数の周期毎に前記セグメントデータの内容を更新するステップを備える
シリアル通信方法。
【請求項１０】
請求項９に記載のシリアル通信方法において、
前記前記マスク回路は、前記物理層デバイスにおけるサンプリング期間を除く期間のうち、所定の期間に出力されたセグメントデータをマスクする
シリアル通信方法。
【請求項１１】
請求項９又は１０に記載のシリアル通信方法において、
前記物理層デバイスにおけるサンプリングのタイミングを特定するステップを更に具備し、
前記他のセグメントデータを出力するステップは、
前記特定されたサンプリングのタイミングに対応するセグメントデータ以外のセグメントデータのうち、所定のセグメントデータをマスクするステップを備える
シリアル通信方法。
【請求項１２】
請求項１１に記載のシリアル通信方法において、
前記サンプリングのタイミングを特定するステップは、
前記物理層デバイスに出力されたデータ信号を前記ＭＡＣにループバックするステップと、
前記ループバックされたデータ信号にセグメントデータが含まれるか否かを判定するステップと、
前記判定の結果に応じてマスクするセグメントデータを変更するステップと
を具備する
シリアル通信方法。
【請求項１３】
請求項８から１２のいずれか１項に記載のシリアル通信方法において、
前記所定のセグメントをマスクするステップは、
前記複数の同じセグメントデータに対応する数のビットデータをマスクレジスタに格納するステップと、
前記ＭＡＣからのセグメントデータの出力タイミングに応じて前記マスクレジスタ内のビットデータをマスク信号として出力するステップと、
前記マスク信号と前記ＭＡＣ回路から出力されるデータ信号との論理演算結果を前記バッファに出力するステップと
を備える
シリアル通信方法。
【請求項１４】
請求項８から１２のいずれか１項に記載のシリアル通信方法において、
前記所定のセグメントをマスクするステップは、
前記複数の同じセグメントデータに対応する数のビットデータをＤＩＰ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）スイッチのオン又はオフによって設定するステップと、
前記ＭＡＣからのセグメントデータの出力タイミングに応じて前記ＤＩＰスイッチに設定されたビットデータを前記マスク信号として前記演算回路に出力するステップと、
前記マスク信号と前記ＭＡＣ回路から出力されるデータ信号との論理演算結果を前記バッファに出力するステップと
を備える
シリアル通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データリンク層と物理層間のインタフェースに関し、特に、ＳＭＩＩ（Ｓｅｒｉａｌ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）に準拠するシリアルインタフェースに関する。
【背景技術】
【０００２】
イーサネット（登録商標）を利用したコンピュータシステムにおいて、  ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）とＰＨＹ（Ｐｈｙｓｉｃａｌ  ｌａｙｅｒ  ｄｅｖｉｃｅ：物理層装置）との間のインタフェースとして、例えば、ＩＥＥＥ  ８０２．３で規定されたＭＩＩ（Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）、ベンダにより規定されたＲＭＩＩ（Ｒｅｄｕｃｅｄ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）、あるいはＳＭＩＩ等に準拠したインタフェースが広く用いられている。
【０００３】
ＭＡＣ／ＰＨＹインタフェース規格であるＳＭＩＩは、プロセッサ、ＦＰＧＡ、イーサーネットトランシーバ（イーサネットは登録商標）で好適に利用される。ＳＭＩＩはデータ及び制御情報の送受信に係る信号数を減らすため、ＭＩＩにおける信号線をシリアル化したベンダー規定である。ＳＭＩＩに関する技術は、例えば、米国特許第６３８５２０８号（特許文献１参照）、及び米国特許第７２２７８６９号（特許文献２参照）、“Ｓｅｒｉａｌ−ＭＩＩ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”、Ｒｅｖｉｓｉｏｎ  ２．１  ＥＮＧ−４６０８０、Ｆｅｂｒｕａｒｙ  ９，  ２０００、ＣＩＳＣＯ  ＳＹＳＴＥＭＳ、（非特許文献１参照）、“ＰＥ−ＳＭＩＩ  Ｓｅｒｉａｌ  ＭＩＩ  Ｉ／Ｆ  ｆｏｒ  Ｉｎｖｅｎｔｒａ’ｓ  Ｅｔｈｅｒｎｅｔ  ＭＡＣｓ  ｄａｔａｓｈｅｅｔ”、Ｍｅｎｔｏｒ（非特許文献２参照）、“ＫＳＺ８０４１ＴＬ／ＦＴＬ  Ｄａｔａ  ｓｈｅｅｔ  Ｒｅｖ．１．１、Ａｐｒｉｌ  ２００７．  ｐｐ２４−２６、Ｍｉｃｒｅｌ、（非特許文献３参照）に記載されている。
【０００４】
ＳＭＩＩは、ＭＩＩ規格の中でポートに対するピン数が最も少なく、例えば、ポート当りのピン数は６本（データ２本、制御用クロック等４本）で構成される。又、ＳＭＩＩでは動作速度として１０Ｍｂｐｓと１００Ｍｂｐｓの２種類の速度モードを切り換えて利用できる。ただし、１０Ｍｂｐｓと１００Ｍｂｐｓのいずれのモードにおいてもデータの転送には同じ１２５ＭＨｚのリファレンスクロックが使用される。
【０００５】
図１は、ＳＭＩＩに準拠したＭＡＣとＰＨＹとの間における従来技術によるデータ伝送動作（１０Ｍｂｐｓ）を示すタイミングチャートである。ここでは、一例として、送信速度１０ＭｂｐｓでＭＡＣからＰＨＹへデータを転送する動作を説明する。クロック信号ＴＸ＿ＣＬＫは、システムボードにおいて生成されるレファレンスクロックに同期して生成され、ＰＨＹ及びＭＡＣに入力される。尚、レファレンスクロックは、ＭＡＣによって生成されても良い。クロック信号ＴＸ＿ＣＬＫは、連続的な１２５ＭＨｚのクロックであり、送信データＴＸのタイミングの基準となる。
【０００６】
同期信号ＳＹＮＣは、レファレンスクロックに基づいてＭＡＣによって生成され、ＰＨＹに入力される。同期信号ＳＹＮＣは、制御セグメントにおける送信データ毎、又は制御セグメントにおける受信データ毎に対するセグメントの境界を決定する。各セグメントは、１０ビット幅を有する。すなわち同期信号ＴＸ＿ＳＹＮＣは、クロック信号ＴＸ＿ＣＬＫにおける１０サイクル毎に生成される。
【０００７】
１つのセグメント内においてＭＡＣからＰＨＹに出力される送信データＴＸは、バイトデータＴＸＤ０〜ＴＸＤ７及び送信制御情報（エラー情報ＴＸ＿ＥＲ、イネーブル情報ＴＸ＿ＥＮ）を含む。ここで、１セグメント内で送信されるデータをセグメントデータＤＡＴＡとすると、１０Ｍｂｐｓモード時におけるセグメントデータＤＡＴＡの更新周期は、１０セグメントに１回となる。セグメントデータＤＡＴＡ（バイトデータ）が更新されるまでの間、ＭＡＣは、同期信号ＴＸ＿ＳＹＮＣに同期して同じ内容のセグメントデータＤＡＴＡをＰＨＹに出力する。すなわち、同じセグメントデータＤＡＴＡがセグメント毎に１０回繰り返されてＭＡＣからＰＨＹに出力される。このため、１０Ｍｂｐｓモードでは、ＰＨＹは、１０セグメントのいずれかをサンプリングすることでセグメントデータＤＡＴＡを抽出することができる。
【０００８】
一方、図示しないが、１００Ｍｂｐｓの場合、セグメント毎にデータが更新される。すなわち、同期信号ＴＸ＿ＳＹＮＣに同期してセグメントデータＤＡＴＡが更新され、ＰＨＹにおけるデータのサンプリングも同期信号ＴＸ＿ＳＹＮＣに同期したタイミングで行なわれる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第６３８５２０８号
【特許文献２】米国特許第７２２７８６９号
【非特許文献】
【００１０】
【非特許文献１】“Ｓｅｒｉａｌ−ＭＩＩ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ”、Ｒｅｖｉｓｉｏｎ  ２．１  ＥＮＧ−４６０８０、Ｆｅｂｒｕａｒｙ  ９，  ２０００、  ＣＩＳＣＯ  ＳＹＳＴＥＭＳ、［平成２１年１月１８日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ａｎｇｅｌｆｉｒｅ．ｃｏｍ／ｅｌｅｃｔｒｏｎｉｃ２／ｓｈａｒａｄｓ／ｐｒｏｔｏｃｏｌｓ／ＭＩＩ＿Ｐｒｏｔｏｃｏｌｓ／ｓｍｉｉ．ｐｄｆ＞
【非特許文献２】“ＰＥ−ＳＭＩＩ  Ｓｅｒｉａｌ  ＭＩＩ  Ｉ／Ｆ  ｆｏｒ  Ｉｎｖｅｎｔｒａ’ｓ  Ｅｔｈｅｒｎｅｔ  ＭＡＣｓ  ｄａｔａｓｈｅｅｔ”、Ｍｅｎｔｏｒ、［平成２１年１月１８日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ｍｅｎｔｏｒ．ｃｏｍ／ｐｒｏｄｕｃｔｓ／ｉｐ／ｅｔｈｅｒｎｅｔ／１０＿１００＿ｍｂｐｓ／ｕｐｌｏａｄ／ｐｅ＿ｓｍｉｉ＿ｐｄ．ｐｄｆ＞
【非特許文献３】“ＫＳＺ８０４１ＴＬ／ＦＴＬ  Ｄａｔａ  ｓｈｅｅｔ  Ｒｅｖ．１．１、Ａｐｒｉｌ  ２００７．  ｐｐ２４−２６、Ｍｉｃｒｅｌ、［平成２１年１月１８日検索］、インターネット＜ｈｔｔｐ：／／ｄｏｗｎｌｏａｄ．ｓｉｌｉｃｏｎｅｘｐｅｒｔ．ｃｏｍ／ｐｄｆｓ／２００８／０３／０６／ｓｅｍｉ＿ａｐ／ｍａｎｕａｌ／ｍｃｌ／ｄｓ／ｋｓｚ８０４１ｔｌ−ｆｔｌ．ｐｄｆ＞
【発明の概要】
【発明が解決しようとする課題】
【００１１】
上述のように、１００Ｍｂｐｓモードではセグメント毎にデータが更新されるのに対し、１０Ｍｂｐｓモードでは１０セグメントに１回の割合でデータが更新される。一方、１０Ｍｂｐｓモードでは同じデータを有する１０セグメントデータのうち、１つのセグメントデータをサンプリングすれば良いため、サンプリングされるデータ以外は、無駄となる。例えば、図１に示す１０個のセグメントデータ＃Ｓ１〜＃Ｓ１０のうち、セグメントデータ＃Ｓ１がＰＨＹにおいてサンプリングされる場合、他のセグメントデータ＃Ｓ２〜＃Ｓ１０は無効データとなる。この場合、無効なセグメントデータ＃Ｓ１〜＃Ｓ１０を転送する期間は、有効なセグメントデータ＃Ｓ１を転送するために要した期間の９割を占める。この間、ＭＡＣ、ＰＨＹの双方において、回路駆動やバッファ駆動のため、不必要な電力が消費されてしまう。
【００１２】
これは、データの受信側（ＰＨＹ）が、１０セグメントのいずれかの１セグメントをサンプリングしても構わないとする非特許文献１の規定に基づく。すなわち、サンプリングするタイミングを任意に設定可能としたため、データの更新が行なわれる次のタイミングまでの間、同じセグメントデータを出力する必要があるためである。
【００１３】
又、従来技術では、１０Ｍｂｐｓモード時にも、クロック信号ＴＸ＿ＣＬＫの周波数は、１００Ｍｂｐｓモード時と同じ１２５ＭＨｚである。一般的に電力は駆動周波数に比例して増大する。ＳＭＩＩに準拠したインタフェースでは転送速度を変更しても駆動周波数は変わらない。このため、１０Ｍｂｐｓモードに対してクロック周波数は比較的高くなり、上述の無効データを出力するために消費される電力は更に増大することとなる。
【課題を解決するための手段】
【００１４】
以下に、［発明を実施するための形態］で使用される番号・符号を括弧付きで用いて、［課題を解決するための手段］を説明する。この番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明によるシリアル通信装置（１０）は、ＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）（１１）、マスク回路（１２）と、バッファ（１３）を具備する。ＭＡＣ（１１）は、ＳＭＩＩ（Ｓｅｒｉａｌ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）規格に準拠し、所定の期間内に同じセグメントデータを複数回繰り返して出力する。マスク回路（１２）は、ＭＡＣから出力された複数の同じセグメントデータのうち、所定のセグメントデータをマスクし、他のセグメントデータを出力する。バッファ（１３）は、マスク回路（１２）から出力されたセグメントデータに含まれるデータを、クロック信号（ＴＸ＿ＣＬＫ）に同期して物理層デバイス（２０）に出力する。
【００１６】
本発明によるシリアル通信方法は、ＳＭＩＩ（Ｓｅｒｉａｌ  Ｍｅｄｉａ  Ｉｎｄｅｐｅｎｄｅｎｔ  Ｉｎｔｅｒｆａｃｅ）規格に準拠したＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）（１１）が、所定の期間内に同じセグメントデータを複数回繰り返して出力するステップと、出力された複数の同じセグメントデータのうち、所定のセグメントデータをマスクして、他のセグメントデータを出力するステップと、出力された他のセグメントデータに含まれるデータを、クロック信号に同期して物理層デバイスに出力するステップとを具備する。
【００１７】
所定のセグメントデータがマスクされる期間、バッファ（１３）に入力されるデータ信号は所定の電圧（例えばローレベル）に固定される。このため、この期間におけるバッファ（１３）及びバッファ（１３）と物理層デバイス（２０）との間を接続する配線における電力消費を抑制することができる。
【発明の効果】
【００１８】
従って、本発明によれば、ＳＭＩＩに準拠したインタフェースの消費電力を低減することができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、ＳＭＩＩに準拠したＭＡＣとＰＨＹとの間における従来技術によるデータ伝送動作（１０Ｍｂｐｓ）を示すタイミングチャートである。
【図２】図２は、本発明によるインタフェース回路の構成の一例を示す図である。
【図３】図３は、本発明によるＭＡＣチップ及びＰＨＹチップの構成の一例を示す図である。
【図４】図４は、本発明に係るマスク回路の構成の一例を示す図である。
【図５】図５は、本発明によるＭＡＣとＰＨＹとの間におけるデータ伝送動作（１０Ｍｂｐｓ）を示すタイミングチャートである。
【図６】図６は、本発明に係るマスクレジスタに設定されたレジスタ値とバッファに出力されるデータとの対応を示す図である。
【図７】図７は、本発明に係るマスクレジスタに設定されたレジスタ値とマスクされるセグメントデータ及びトグル比との対応例を示す図である。
【図８】図８は、サンプリングタイミングを特定する際のインタフェースの構成の一例を示す図である。
【図９】図９は、サンプリングタイミングの特定動作の一例を示す図である。
【図１０】図１０は、本発明に係るマスク回路の構成の他の一例を示す図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照して、本発明によるシリアル通信装置の実施の形態を詳細に説明する。以下の実施の形態では、ＳＭＩＩ規格に準拠したインタフェース回路１を一例に本発明によるシリアル通信装置を説明する。尚、図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。
【００２１】
（構成）
図２から図５を参照して、本発明による通信装置の構成を説明する。図２は、本発明によるインタフェース回路１の構成の一例を示す図である。本発明によるインタフェース回路１は、イーサネット（登録商標）に例示されるネットワーク２に接続するノード（例示：コンピュータ装置やルータ）に利用される。インタフェース回路１は、ＭＡＣ機能を搭載したチップ（以下ＭＡＣチップ１０と称す）と、ネットワーク２に接続される物理層デバイス（以下、ＰＨＹチップ２０と称す）と、クロック生成回路３０を具備する。図２では、１６ポートのＭＡＣチップ１０と、それぞれが８ポートのＰＨＹチップ２０−１、２０−２とを搭載するインタフェース回路１を一例として示される。尚、ＭＡＣチップ１０には、ＭＡＣ機能以外の機能ブロックを搭載しても構わない。
【００２２】
ＭＡＣチップ１０は、ＭＡＣプロトコルによるフィルタリング動作を行う。詳細には、ＭＡＣチップ１０は、送信データＴＸに送信制御情報を取り付けてＰＨＹチップ２０−１、２０−２に転送し、ＰＨＹチップ２０−１、２０−２を介して受信した受信データＲＸのエラー判定及び上位層への転送等を行なう。
【００２３】
ＭＡＣチップ１０は、同期信号ＴＸ＿ＳＹＮＣに同期して送信制御情報を付加したセグメントデータを生成し、送信クロック信号ＴＸ＿ＣＬＫに同期してＰＨＹチップ２０−１、２０−２に転送する。又、ＭＡＣチップ１０は、受信クロック信号ＲＸ＿ＣＬＫに同期してＰＨＹチップ２０−１、２０−２からの受信データＲＸを取り出す。この際、ＰＨＹチップ２０からの同期信号ＲＸ＿ＳＹＮＣに同期してセグメントデータを取り出す。更に、ＭＡＣチップ１０は、データの再送処理、衝突回避等の機能を有する。
【００２４】
ＰＨＹチップ２０−１、２０−２は、ＭＡＣチップ１０から転送された送信データを、ネットワーク２との間の接続媒体に応じた信号（例示：電気（電波を含む）、光、又は赤外線）に変換して伝送する。詳細には、ＰＨＹチップ２０−１、２０−２は、ＭＡＣチップ１０から供給される同期信号ＴＸ＿ＳＹＮＣに基づいてセグメントデータのデータ位置を確認する。ここで、ＰＨＹチップ２０−１、２０−２は、低速モード（１０Ｍｂｐｓモード）の際、同期信号ＴＸ＿ＳＹＮＣの１０周期のうちの１周期のクロックに同期して、ＭＡＣチップ１０から転送されたデータからセグメントデータを取り出し、高速モード（１００Ｍｂｐｓモード）の際、同期信号ＴＸ＿ＳＹＮＣの各周期に同期してセグメントデータを取り出す。取り出されたセグメントデータは、ネットワーク２に転送される。
【００２５】
又、ＰＨＹチップ２０−１、２０−２は、ネットワーク２から受信したデータをＭＡＣチップ１０に転送する。詳細には、ＰＨＹチップ２０−１、２０−２は受信クロック信号ＲＸ＿ＣＬＫに同期して受信データＲＸをＭＡＣチップ１０に転送し、セグメントデータの受信タイミングを示す同期信号ＲＸ＿ＳＹＮＣをＭＡＣチップ１０に供給する。
【００２６】
ＭＡＣチップ１０及びＰＨＹチップ２０−１、２０−２は、クロック生成回路３０によって生成されたシステムクロック（クロック信号ＣＬＫ）に応じて動作する。クロック信号ＣＬＫは、レファレンスクロックとも称される。送信クロック信号ＴＸ＿ＣＬＫ、受信クロック信号ＲＸ＿ＣＬＫ、同期信号ＴＸ＿ＳＹＮＣ、ＲＸ＿ＳＹＮＣは、クロック信号ＣＬＫに基づいたタイミングで生成されるクロック信号である。本一例によるクロック信号ＣＬＫのクロック周波数は、ＳＭＩＩ規格で規定された１２５ＭＨｚである。送信クロック信号ＴＸ＿ＣＬＫ、受信クロック信号ＲＸ＿ＣＬＫのクロック周波数はクロック信号ＣＬＫと同じ１２５ＭＨｚに設定され、同期信号ＴＸ＿ＳＹＮＣ、ＲＸ＿ＳＹＮＣのクロック周波数は、クロック信号ＣＬＫの１／１０（１２．５ＭＨｚ）に設定される。
【００２７】
図３は、本発明によるＭＡＣチップ１０及びＰＨＹチップ２０の構成の一例を示す図である。図３を参照して、ＭＡＣチップ１０及びＰＨＹチップ２０の構成の詳細を説明する。ＭＡＣチップ１０は、ＭＡＣ１１、マスク回路１２、バッファ１３、１４、同期信号生成装置１５を備える。
【００２８】
ＭＡＣ１１は、図示しないデータリンク層の上位装置から入力されるデータに送信制御情報を付加しセグメントデータを生成しデータ信号１００として出力する。セグメントデータの一例を図５に示す。図５を参照して、ＭＡＣ１１は、同期信号ＴＸ＿ＳＹＮＣに同期してデータ信号１００（セグメントデータ）を出力する。すなわち、セグメントデータは、同期信号ＴＸ＿ＳＹＮＣにおける１周期毎に１セグメント出力される。
【００２９】
同期信号ＴＸ＿ＳＹＮＣは同期信号生成装置１５によって生成される。詳細には、同期信号生成装置１５は、クロック信号ＣＬＫ（レファレンスクロック）に同期して、同期信号ＴＸ＿ＳＹＮＣを生成する。同期信号ＴＸ＿ＳＹＮＣは、セグメントデータの境界を指定する。ここでは、クロック信号ＣＬＫの１０周期期間を１セグメントとして指定するクロック周波数１２．５ＭＨｚの同期信号ＴＸ＿ＳＹＮＣが生成される。例えば、セグメントデータは、バイトデータ（データＴＸＤ０〜ＴＸＤ７）に２ビットの送信制御情報（エラー情報ＴＸ＿ＥＲ、イネーブル情報ＴＸ＿ＥＮ）が付加された１０ビットデータとなる。同期信号ＴＸ＿ＳＹＮＣは、ＭＡＣ１１、マスク回路１２、ＰＨＹチップに供給される。
【００３０】
本発明によるインタフェース回路１は、ＳＭＩＩに規定される低速モード（１０Ｍｂｐｓモード）と高速モード（１００Ｍｂｐｓモード）を２つの速度モードを有する。２つの速度モードの大きな違いは、ＰＨＹチップ２０におけるセグメントデータのサンプリング周期が異なることである。低速モード（１０Ｍｂｐｓ）時、ＰＨＹチップ２０は、同期信号ＴＸ＿ＳＹＮＣの１０周期毎にセグメントデータのいずれかのセグメントをサンプリングする。一方、高速モード（１００Ｍｂｐｓモード）時、ＰＨＹチップ２０は、同期信号ＴＸ＿ＳＹＮＣに同期してセグメントデータをサンプリングする。このため、ＭＡＣ１１は、ＰＨＹチップ２０におけるセグメントデータのサンプリング周期に対応する周期でセグメントデータの内容を変更（更新）する必要がある。詳細には、ＭＡＣ１１から出力されるセグメントは、低速モード（１０Ｍｂｐｓモード）のとき、１０セグメント毎に更新され、高速モード（１００Ｍｂｐｓモード）のとき、１セグメント毎に更新される。すなわち、ＭＡＣ１１は、１０Ｍｂｐｓモードのとき、同期信号ＴＸ＿ＳＹＮＣに同期して同じセグメントデータを１０回繰り返して出力し、１１回目でセグメントデータの内容を更新する。一方、１００Ｍｂｐｓモードのとき、同期信号ＴＸ＿ＳＹＮＣに同期してセグメントデータを更新して出力する。ただし、低速モード時におけるセグメントデータの更新周期とＰＨＹチップ２０におけるサンプリング周期は対応するが、更新タイミングとサンプリングタイミングは一致するとは限らない。
【００３１】
ＭＡＣ１１から出力されたデータ信号１００は、マスク回路１２を介してバッファ１３に入力される。マスク回路１２は、データ信号１００における一部のセグメントを所定の周期でマスクし、その他のセグメントデータをスルーしてデータ信号２００としてバッファ１３に出力する。
【００３２】
図４は、マスク回路１２の構成の一例を示す図である。マスク回路１２は、マスク信号１０１に応じて所定のセグメントデータをマスクするマスク処理部１２０と、同期信号ＴＸ＿ＳＹＮＣに同期してマスク信号１０１を出力するマスク信号発生部１３０と、マスクするセグメントを設定するためのマスクレジスタ１４０を備える。
【００３３】
マスク処理部１２０は、マスク信号１０１の信号レベルに応じてデータ信号１００のバッファ１３への通過を制御する。詳細には、マスク処理部１２０は、データ信号１００とマスク信号１０１との論理演算結果をデータ信号２００として出力する論理演算回路を備えることが好ましい。例えば、図４に示すように、マスク処理部１２０は、データ信号１０１を反転するインバータ１２１と、データ信号１００の信号レベル（論理値）とマスク信号１０１の反転入力との論理積をデータ信号２００として出力するＡＮＤ回路１２２を備える。マスク処理部１２０は、マスク信号１０１がローレベル“０”である場合、データ信号１００をスルーしてデータ信号２００として出力し、マスク信号１０１がハイレベル“１”である場合、ローレベル“０”のデータ信号２００を出力する。すなわち、マスク信号１０１がハイレベル“１”に設定されている場合、ＭＡＣ１１から出力されたセグメントデータはマスクされ、ローレベル“０”データ信号２００がバッファ１３に入力される。
【００３４】
マスク信号発生部１３０は、マスクレジスタ１４０に設定されたレジスタ値をマスク位置指定信号１０２として取り出し、この論理値に対応する信号レベルのマスク信号１０１をマスク処理部１２０に出力する。詳細には、マスク信号発生部１３０は、同期信号ＴＸ＿ＳＹＮＣに同期してマスクレジスタ１４０の上位ビットから下位方向に順にレジスタ値を取り出す。マスク位置指定信号１０２として取り出されるタイミングは、セグメントを指定する同期信号ＴＸ＿ＳＹＮＣによって決まる。このため、図６に示すように、マスクレジスタ１４０に設定されたレジスタ値の各ビットは、ＭＡＣ１１から出力されるセグメントデータ（セグメント期間）に対応する。マスク信号発生部１３０は、マスクレジスタ１４０の最上位ビットから順にレジスタ値を取り出し、最下位ビットのレジスタ値を取り出すと、取り出し先を最上位ビットに変更し、レジスタ値（マスク位置指定信号１０２）の取り出しを繰り返す。１０Ｍｂｐｓモードの際、１０セグメント毎にセグメントデータが更新されるため、１０ビットのマスクレジスタ１４０を用意することで、セグメントデータの更新周期に対応する周期でセグメントデータをマスクすることが可能となる。尚、本一例では、マスクレジスタ１４０には、マスク対象となるセグメントに対応するビット位置にハイレベルデータ“１”が設定され、その他のビット位置にはローレベルデータ“０”が設定される。
【００３５】
図３を参照して、マスク処理後のデータ信号２００は、バッファ１３を介してＰＨＹチップ２０に出力される。ＰＨＹチップ２０は、バッファ２１、２２、同期信号生成装置２３を備える。バッファ２１は、ＭＡＣチップ１０から供給される送信クロック信号ＴＸ＿ＣＬＫに同期して、ＭＡＣチップ１０からの送信データＴＸをネットワーク２に出力する。ＰＨＹチップ２０は、ＭＡＣチップ１０から供給される同期信号ＴＸ＿ＳＹＮＣに同期して送信データＴＸからセグメントデータをサンプリングする。セグメントデータのサンプリングは、１００Ｍｂｐｓモードの場合、同期信号ＴＸ＿ＳＹＮＣの１周期毎に行なわれ、１０Ｍｂｐｓモードの場合、同期信号ＴＸ＿ＳＹＮＣの１０周期毎に行なわれる。  
【００３６】
バッファ２２は、ネットワーク２からの受信データＲＸをＭＡＣチップ１０に出力する。同期信号生成装置２３は、クロック信号ＣＬＫ（レファレンスクロック）に同期して、ネットワーク２から受信したデータにおけるセグメントの境界を指定する同期信号ＲＸ＿ＳＹＮＣを生成する。ここでは、クロック信号ＣＬＫの１０周期期間を１セグメントとして指定するクロック周波数１２．５ＭＨｚの同期信号ＲＸ＿ＳＹＮＣが生成される。同期信号ＲＸ＿ＳＹＮＣは、ＭＡＣ１１に供給される。ＭＡＣ１１は、同期信号ＲＸ＿ＳＹＮＣに同期して受信データＲＸからセグメントデータを取り出し、エラー判定等やフィルタリング等のＭＡＣ処理を行なう。
【００３７】
（データ転送動作）
本発明によるインタフェース回路１は、ＳＭＩＩに準拠し、高速モード（１００Ｍｂｐｓ）と低速モード（１０Ｍｂｐｓ）の２つのモードを有する。１００Ｍｂｐｓモードの場合、ＭＡＣ１１は、同期信号ＴＸ＿ＳＹＮＣの１周期毎にセグメントデータを更新する。この場合、ＰＨＹチップ２０は、同期信号ＴＸ＿ＳＹＮＣの１周期毎にセグメントデータをサンプリングして、ネットワーク２に送信する。一方、１０Ｍｂｐｓモードの場合、ＭＡＣ１１は、同期信号ＴＸ＿ＳＹＮＣの１０周期毎にセグメントデータを更新する。この１０周期期間中、ＭＡＣ１１は、同じセグメントデータを同期信号ＴＸ＿ＳＹＮＣに同期して繰り返し出力する。この場合、ＰＨＹチップ２０は、同期信号ＴＸ＿ＳＹＮＣの１０周期に１回の割合でセグメントデータをサンプリングして、ネットワーク２に送信する。尚、バッファ１３、１４、２１、２２は、１００Ｍｂｐｓモードと１０Ｍｂｐｓモードの両モードとも、同じクロック周波数（１２５ＭＨｚ）で駆動する。
【００３８】
このように、本発明によるインタフェース回路１では、高速モード及び低速モードともに、従来と同様な周期でＭＡＣ１１におけるセグメントデータの更新が行なわれる。しかし、本発明では、低速モードにおいて、ＭＡＣ１１から出力されるデータ信号１００は、マスク回路１２によってマスクされる。セグメントデータがマスクされている間、バッファ１３、２１はトグル動作を行なわず、両バッファを接続する基板配線の電圧値はローレベルに固定されるため、電力消費を抑制することができる。
【００３９】
尚、１００Ｍｂｐｓモードでは、マスク回路１２は動作せず、従来と同様なデータ転送動作を行なう。例えば、１００Ｍｂｐｓモードの際、マスク信号発生部１３０から出力されるマスク信号１０１は、マスクレジスタ１４０に設定されたレジスタ値に関わらず常にローレベル“０”に固定される。あるいは、１００Ｍｂｐｓモードの際、マスクレジスタ１４０にＡＬＬロー“００＿００００＿００００”が設定され、１０Ｍｂｐｓモードの際、マスクレジスタ１４０にマスクするビット位置をハイレベル“１”とするレジスタ値が設定される。
【００４０】
図６及び図７を参照して、本発明によるインタフェース回路１におけるデータ転送動作（ＭＡＣからＰＨＹ）を説明する。１００Ｍｂｐｓモードにおけるデータ転送動作は、従来と同様であるため、ここでは、１０Ｍｂｐｓモードにおけるデータ転送動作を説明する。図６は、本発明に係るマスクレジスタ１４０に設定されたレジスタ値と１０Ｍｂｐｓモードにおいてバッファ１３に出力されるデータ信号２００との対応を示す図である。
【００４１】
図６を参照して、マスクレジスタ１４０に設定されたレジスタ値が“０１＿０１０１＿０１０１”であり、同期信号ＴＸ＿ＳＹＮＣが１０周期期間中に出力されるデータ信号１００をセグメントデータ＃Ｓ１〜＃Ｓ１０とする。この間、マスク信号発生部１３０から出力されるマスク信号１０１の信号レベルは、同期信号ＴＸ＿ＳＹＮＣに同期して“０”、“１”を繰り返す。ローレベル“０”のマスク信号１０１が出力されている間は、データ信号１００はスルーされ、ハイレベル“１”のマスク信号１０１が出力されている間は、データ信号１００はマスクされる。ここでは、セグメントデータ＃Ｓ２、＃Ｓ４、＃Ｓ６、＃Ｓ８、＃Ｓ１０がマスクされるため、これらのセグメントデータがＭＡＣ１１から出力されている間、バッファ１３にはローレベルのデータ信号２００が入力される。一方、データ信号セグメントデータ＃Ｓ１、＃Ｓ３、＃Ｓ５、＃Ｓ７、＃Ｓ９はスルーされてデータ信号２００としてバッファ１３に入力される。
【００４２】
バッファ１３は、送信クロックＴＸ＿ＣＬＫに同期してデータ信号２００に応じたデータＴＸを出力するが、ローレベルのデータ信号２００が入力されている間、トグル動作（データの反転を検出及び増幅する動作）を行なわない。すなわち、セグメントデータがマスクされている期間、トグル動作に起因する電力消費を削減することができる。又、この間、バッファ１３、２１間を接続する基板配線における電圧レベルは反転せず、ローレベルに固定されるため、基板配線における寄生抵抗や寄生容量による電力消費の発生を防ぐことができる。
【００４３】
図７は、本発明に係るマスクレジスタに設定されたレジスタ値とマスクされるセグメントデータ及びトグル比との対応例を示す図である。図７（１）〜（９）に示すように、マスクレジスタ１４０に設定するレジスタ値を変更することで、マスクするセグメントデータ（マスクするセグメント位置）やトグル比（電力消費削減比率）を任意に変更することが可能となる。
【００４４】
以下では、レジスタ値を“００＿００００＿００００”に設定した場合のトグル比を１．０として、他のマスクパタン（レジスタ値）に対応するトグル比を説明する。図７（２）、（３）、（７）に示すように、レジスタ値として１ビットのみに“０”を設定した場合、１０セグメント期間中９つのセグメント期間におけるデータ信号２００がローレベルに固定される。この場合、トグル比は０．１となり、消費電力を大幅に削減することができる。同様に、“０”を２ビット設定した場合、トグル比は０．２となり（図７（４）参照）、“０”を４ビット設定した場合、トグル比は０．４となる（図７（５）参照）。このように、マスクレジスタ１４０に設定するレジスタ値を変更することでトグル比、すなわち消費電力量を任意に変更することができる。又、レジスタ値に応じてマスクするセグメント位置を任意設定することができる。
【００４５】
又、レジスタ値をＡＬＬロー“００＿００００＿００００”に設定した場合、セグメントデータはマスクされずにバッファ１３に入力される（図７（１）参照）。１００Ｍｂｐｓモードの際、セグメントデータをマスクする必要がないため、高速モード時において図７（１）のようにレジスタ値を設定することが好ましい。
【００４６】
（セグメントデータサンプリングタイミング特定動作）
１０Ｍｂｐｓモードの際、ＰＨＹチップ２０は、予め設定されたタイミングでセグメントデータのサンプリングを行なう。従来技術では、１０セグメント期間中、同じセグメントデータを繰り返し出力しているため、ＰＨＹチップ２０におけるサンプリングタイミングを知る必要はなかった。一方、本発明では、セグメントデータがマスクされている期間内でＰＨＹチップ２０によるサンプリングが行なわれた場合、データを正常に送信できず、通信が行えなくなってしまう。このような場合を避けるため、ＰＨＹチップ２０におけるサンプリングタイミングをデータの送信前に特定し、そのタイミングを避けるように、マスクするセグメント期間を設定する必要がある。
【００４７】
図８及び図９を参照して、ＰＨＹチップ２０におけるサンプリングタイミングの特定動作を説明する。図８は、サンプリングタイミングを特定する際のインタフェースの構成の一例を示す図である。
【００４８】
本発明によるインタフェース回路１では、ＭＡＣチップ１０からＰＨＹチップ２０へデータの送信前に、ＰＨＹチップ２０におけるサンプリングタイミング特定処理が行なわれる。この際、図８に示す構成に変更される。ＰＨＹチップ２０におけるバッファ２１の出力と、バッファ２２の入力との間をバッファ２６、配線２５、及びバッファ２７でループバック接続する。これにより、ＰＨＹチップ２０を介してネットワーク２に出力されるデータをＭＡＣチップ１０にループバックする。詳細には、バッファ２６は、バッファ２１の出力からセグメントデータをサンプリングする機能ブロックの出力を配線２５に出力する。バッファ２７は、配線２５からの信号を所定の機能ブロックを介してバッファ２２に出力する。ＭＡＣチップ１０は、ループバックされたデータを受信データＲＸとして受け取り、当該データが、送信したセグメントデータか否かを判定する。ただし、この判定処理は、ＭＡＣ１１で行なわれても、ＭＡＣ１１の上位層装置（図示なし）で行なわれてもどちらでも良い。
【００４９】
ＭＡＣ１１は、所定の期間（同期信号ＴＸ＿ＳＹＮＣの１０周期の期間）において、セグメントデータを検出しない場合、マスクするタイミングとサンプリングのタイミングが一致していると確認できる。従って、ＭＡＣチップ１０にループバックされたデータが出力したセグメントデータであるか否かの判定と、ＰＨＹチップ２０に送信するデータに対するマスク位置の変更を繰り返すことで、ＰＨＹチップ２０におけるサンプリングタイミングを特定することができる。
【００５０】
図９は、サンプリングタイミングの特定動作の一例を示す図である。ここでは、２分探索法によるサンプリングタイミングの特定方法を説明する。２分探索法では、セグメントデータが更新されるまでの期間（ここでは１０セグメント期間）を１周期とし、マスクレジスタ１４０に対するレジスタ値の設定と、ＭＡＣチップ１０からＰＨＹチップ２０へのデータ出力とを、１周期毎に繰り返す。レジスタ値の変更によってマスクされるセグメント期間を増加又は変更し、ＰＨＹチップ１０においてサンプリング不能となるマスクパタンを特定する。これにより、ＰＨＹチップ２０におけるサンプリングタイミングを特定することができる。以下、図９を参照して２分探索法の具体例を説明する。
【００５１】
先ず、マスクレジスタ１４０にレジスタ値ＡＬＬロー“００＿００００＿００００”を設定して１０セグメント期間（以下、１周期と称す）、ＭＡＣチップ１０からＰＨＹチップ２０にデータを出力する（図９（１））。この場合、マスク処理が行なわれずにＭＡＣチップ１０からＰＨＹチップ２０にデータが出力される。このため、ＭＡＣチップ１０にループバックされたデータからセグメントデータを検出することで、ＰＨＹチップ２０においてセグメントデータが正常にサンプリングされていることを確認できる。
【００５２】
次に、１周期の後段半分の期間をマスクするように、マスクレジスタ１４０に“００＿０００１＿１１１１”が設定され、１周期の間、ＭＡＣチップ１０からＰＨＹチップ２０にデータが出力される。これにより、セグメント＃Ｓ６〜＃Ｓ１０がマスクされる。このとき、ＰＨＹチップ２０からフィードバックされたデータにセグメントデータが含まれる場合、マスクされていない１周期の前段（セグメント＃Ｓ１〜＃Ｓ５）にサンプリングタイミングがあるものとして、その期間を２分する期間（等分できない場合は、期間の半分−１セグメント期間）をマスクするように、次のレジスタ値が設定される。一方、ＰＨＹチップ２０からループバックされたデータにセグメントデータが含まれていない場合、１周期の後段（セグメント＃Ｓ６〜＃Ｓ１０）にサンプリングタイミングがあるものとして、その期間を２分する期間（等分できない場合は、期間の半分−１セグメント期間）をマスクするように、次のレジスタ値が設定される。図９に示す一例では、ＰＨＹチップ２０からループバックされたデータにセグメントデータが含まれていることが検出され、次のレジスタ値としてマスクレジスタ１４０に“００＿０１１１＿１１１１”が設定される。
【００５３】
マスクレジスタ１４０に“００＿０１１１＿１１１１”が設定され、１周期の間、ＭＡＣチップ１０からＰＨＹチップ２０にデータが出力される。これにより、セグメント＃Ｓ４〜＃Ｓ１０がマスクされる。このとき、ＰＨＹチップ２０からフィードバックされたデータにセグメントデータが含まれる場合、マスクされていない期間（セグメント＃Ｓ１〜＃Ｓ３）にサンプリングタイミングがあるものとして、その期間を２分する期間（等分できない場合は、期間の半分−１セグメント期間）をマスクするように、次のレジスタ値が設定される。一方、ＰＨＹチップ２０からループバックされたデータにセグメントデータが含まれていない場合、今回設定されたレジスタ値に応じてマスクされた期間（セグメント＃Ｓ４〜＃Ｓ５）にサンプリングタイミングがあるものとして、その期間を２分する期間（等分できない場合は、期間の半分−１セグメント期間）をマスクするように、次のレジスタ値が設定される。図９に示す一例では、ＰＨＹチップ２０からループバックされたデータにセグメントデータが含まれていることが検出され、次のレジスタ値としてマスクレジスタ１４０に“００＿１１１１＿１１１１”が設定される。
【００５４】
マスクレジスタ１４０に“００＿１１１１＿１１１１”が設定され、１周期の間、ＭＡＣチップ１０からＰＨＹチップ２０にデータが出力される。これにより、セグメント＃Ｓ３〜＃Ｓ１０がマスクされる。このとき、ＰＨＹチップ２０からフィードバックされたデータにセグメントデータが含まれる場合、マスクされていない期間（セグメント＃Ｓ１、＃Ｓ２）にサンプリングタイミングがあると判定される。一方、ＰＨＹチップ２０からループバックされたデータにセグメントデータが含まれていない場合、今回設定されたレジスタ値に応じてマスクされた期間（セグメント＃Ｓ３）にサンプリングタイミングがあるものと判定される。図９に示す一例では、ＰＨＹチップ２０からループバックされたデータにセグメントデータが含まれていることが検出され、次のレジスタ値としてマスクレジスタ１４０に“０１＿１１１１＿１１１１”が設定される。
【００５５】
マスクレジスタ１４０に“０１＿１１１１＿１１１１”が設定され、１周期の間、ＭＡＣチップ１０からＰＨＹチップ２０にデータが出力される。これにより、セグメント＃Ｓ２がマスクされる。このときＰＨＹチップ２０からフィードバックされたデータにセグメントデータが含まれる場合、マスクされていない期間（セグメント＃Ｓ１）にサンプリングタイミングがあると判定される。一方、ＰＨＹチップ２０からループバックされたデータにセグメントデータが含まれていない場合、今回設定されたレジスタ値に応じてマスクされた期間（セグメント＃Ｓ２）にサンプリングタイミングがあるものと判定される。図９に示す一例では、ＰＨＹチップ２０からループバックされたデータにセグメントデータが含まれていないことが検出され、セグメント＃Ｓ２がＰＨＹチップ２０におけるサンプリングのタイミングとして特定される。
【００５６】
以上のように、本発明によるサンプリングタイミング特定処理によって、ＰＨＹチップ２０におけるサンプリングのタイミングを特定することができる。これにより、マスクされてもデータの送信に影響しないセグメントを特定することができる。本発明によるインタフェース回路１は、サンプリングタイミングが不明の場合、上述のような方法によりサンプリングタイミングを特定し、マスクするセグメントを設定する。特定されたサンプリングタイミングに応じたマスクパタン（レジスタ値の設定）は、コンピュータによって実行されるプログラムによって実現されても良いし、図示しない入力装置を利用してユーザによって設定されても良い。
【００５７】
セグメントデータのマスクパタンの設定は、レジスタを利用した方法の他、図１０に示すように、ＤＩＰ（Ｄｕａｌ  Ｉｎ−ｌｉｎｅ  Ｐａｃｋａｇｅ）スイッチ４０を用いて行なわれても良い。図１０を参照して、マスク回路１２は、マスクレジスタ１４０を備えず、外部に設けられたＤＩＰスイッチ４０におけるオン／オフによって設定されるマスク位置指定信号１０３に応じてデータ信号１００に対するマスク処理を行なっても良い。ＤＩＰスイッチ４０は、セグメントデータの更新周期に対応した１０ビットのスイッチを有し、各スイッチのオン／オフに応じて設定されたビットデータを、１０ビットのマスク位置指定信号１０３としてマスク信号発生部１３０に出力する。マスク信号発生部１３０は、１０ビットのマスク位置指定信号１０３から１つを選択してマスク信号１０１としてマスク処理部１２０に出力する。例えば、マスク信号発生部１３０は、マスク位置指定信号が入力される信号線とマスク信号を出力する信号線とを選択的に接続するスイッチを備える。この場合、接続する信号線の切り換えは同期信号ＴＸ＿ＳＹＮＣに応じて行なわれる。これによりマスク信号１０１は、同期信号ＴＸ＿ＳＹＮＣに同期して、ＤＩＰスイッチ４０に設定されたパタンに応じた信号レベルに切り換えられる。
【００５８】
以上のように、本発明によれば、ＳＭＩＩ規格に準拠したインタフェース回路１において、既存のＰＨＹやＭＡＣを利用しつつ、１０Ｍｂｐｓ動作モード時の無効な信号遷移の期間を減らし、不要なトグルによる電力消費を削減することができる。又、この際、事前のサンプリング検出処理によって、既存ＰＨＹのデータ受信部分におけるサンプリングのタイミングを、特定することができる。これにより、データの送信エラーを引き起こすことなく、マスクするセグメント期間を設定することが可能となる。
【００５９】
尚、サンプリングのタイミングの特定を簡易的に行い、データ送信に係る消費電力を削減することも可能である。例えば、図７（６）、（８）、（９）に示すように、トグル比を０．５としたレジスタ値（マスクパタン）に設定してデータの送信、又は上述のサンプリングタイミング特定処理を行う。この際、データ送信エラーとなった場合、又はループバックデータにセグメントデータが含まれていない場合、マスクするセグメントデータとマスクしないセグメントデータを切り換えてデータの送信を行なう。これにより、トグル比が従来の半分となり、サンプリングタイミングを詳細に特定せずにデータの送信が可能となる。
【００６０】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では、高速モード及び低速モードにおけるデータの転送速度をそれぞれ１００Ｍｂｐｓ、１０Ｍｂｐｓとしたが、これに限らず更に高速でも構わない。又、高速モード及び低速モードは共通のレファレンスクロックに応じて転送動作を行なうが、この周波数も１２５ＭＨｚに限定されない。更に、同期信号ＴＸ＿ＳＹＮＣ、ＲＸ＿ＳＹＮＣ、セグメントのバイト数、及びセグメント数は上述の一例に限定されない。
【００６１】
又、ＭＡＣ１１が出力するセグメントデータの更新周期も１０セグメント（同期信号ＴＸ＿ＳＹＮＣの１０周期）としたが、これに限らず、この更新周期に応じてマスクレジスタ１４０又はＤＩＰスイッチ４０のビット数も変更できることは言うまでもない。
【００６２】
更に、マスクレジスタ１４０又はＤＩＰスイッチ４０のビット数は、セグメントデータの更新周期に応じた大きさであれば良く、例えば、マスクレジスタ１４０として５ビットのレジスタを用意し、マスク信号発生部１３０は、セグメントデータを更新する１周期（１０セグメント期間）の間、マスクレジスタからデータ（マスク位置指定信号１０２）を上位ビットから下位ビットまで順に取り出す動作を２回繰り返す。これによりセグメントデータの更新周期に対応したマスク処理を行なうことができる。
【符号の説明】
【００６３】
１：インタフェース回路
２：ネットワーク
１０：ＭＡＣチップ
２０、２０−１、２０−２：ＰＨＹチップ
３０：クロック生成回路
１１：ＭＡＣ
１２：マスク回路
１３、１４、２１、２２、２６、２７：バッファ
１５、２３：同期信号生成装置
１００、２００：データ信号
１０１：マスク信号
１０２、１０３：マスク位置指定信号
１２０：マスク処理部
１２１：インバータ
１２２：ＡＮＤ回路
１３０：マスク信号発生部
１４０：マスクレジスタ
４０：ＤＩＰスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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