(57)【要約】【課題】分割された信号が小信号の場合であっても、ノイズを低減でき、Ｓ／Ｎ比の劣化の防止に有利な固体撮像装置を提供する。【解決手段】固体撮像装置は、フォトダイオードと、前記フォトダイオードで生成した信号電荷を検出部に読み出す読み出し手段と、前記検出部で検出した電圧を出力する出力手段と、前記検出手段をリセットするリセット手段とをそれぞれ有し、半導体基板上に配置される複数のセル１１を備える画素部１と、前記フォトダイオードで光電変換する露光時間を制御し、前記フォトダイオードに蓄積した信号電荷を分割して読み出す読み出しパルス振幅制御手段４１と、前記複数回に分割して読み出された信号のうち、最後の信号の信号レベルを比較して、先に読み出した信号を加算するか否かを判定する第１判定手段２２を備え、前記分割して読み出された複数の信号を一つの信号に合成する加算手段２０とを具備する。【選択図】図３
2011082852.tif 000002
【特許請求の範囲】
【請求項１】
光信号を光電変換して信号電荷を生成するフォトダイオードと、前記フォトダイオードで生成した信号電荷を検出部に読み出す読み出し手段と、前記信号電荷を電荷量に対応する電圧に変換して出力する出力手段と、前記検出部をリセットするリセット手段とをそれぞれ有し、半導体基板上に配置される複数のセルを備える画素部と、
前記フォトダイオードで光電変換する露光時間を制御し、前記フォトダイオードに蓄積した信号電荷を分割して読み出す読み出しパルス振幅制御手段と、
前記複数回に分割して読み出された信号のうち、最後の信号の信号レベルを比較して、先に読み出した信号を加算するか否かを判定する第１判定手段を備え、前記分割して読み出された複数の信号を一つの信号に合成する加算手段とを具備すること
を特徴とする固体撮像装置。
【請求項２】
前記画素部の前記セルを駆動するためのパルスを選択するセレクタを更に具備し、
前記読み出しパルス振幅制御手段は、前記セレクタが有するドライバ回路の電源電圧を制御すること
を特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記加算手段は、前記フォトダイオードから複数回に分割して読み出した最後の信号以外の信号の黒レベルを減算する減算器を更に備えること
を特徴とする請求項１乃至２のいずれか１項に記載の固体撮像装置。
【請求項４】
前記加算手段は、入力された前記減算器の出力のうちのゼロ以下をクリップするクリップ回路を更に備えること
を特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記加算手段は、ＡＤ変換の高い変換ＧＡＩＮが入力されたときに、前記分割して読み出された信号の加算処理を行わないように切り替える制御スイッチを更に備えること
を特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記加算手段は、前記フォトダイオードから複数回に分割して読み出した最後の信号以外の信号の水平方向の複数画素の平均値を算出する平均算出回路を備え、その結果が所定の黒レベルより大きいと判定した場合に、入力された信号を加算処理する第２判定手段を更に備えること
を特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
【請求項７】
前記分割して読み出した信号に対応してＡＤ変換を複数回行い、ＡＤ変換したデジタル信号を前記加算手段に出力するＡＤ変換手段と、
前記ＡＤ変換手段でＡＤ変換して得たデジタル信号を記憶する記憶手段とを更に具備すること
を特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
【請求項８】
前記読み出しパルス振幅制御手段は、複数の読み出しパルスの振幅を順次大きくなるように制御すること
を特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置に関し、例えば、ＣＭＯＳイメージセンサ等に適用される。
【背景技術】
【０００２】
ＣＭＯＳイメージセンサ等の固体撮像装置において、フォトダイオード（ＰＤ）の信号を分割して読み出す方法として、例えば、下記特許文献１乃至３が提案されている。
【０００３】
しかしながら、特許文献１では、ＰＤに残った残留信号を読み出す動作のため、フォトダイオード（ＰＤ）の飽和電子数を大幅に増加することができない。特許文献２，３では、参照レベルと信号レベルとをレベル判定回路を用いて加算するかしないを制御している。この参照レベルは、最大電荷量を想定して設定する。しかしながら、最大電荷量は、デバイスの製造バラツキや動作温度などで変化する。また、サンプル毎に測定して参照レベルを設定することもできるが、テストコストが高くなる課題がある。さらに、完全転送型のフォトダイオード（ＰＤ）では、分割して読み出す最後の信号は画素毎に最大電荷量が大きくことなるため、レベル判定の誤差が大きくなり、固定パターンのムラが発生する問題がある。
【０００４】
結果として、従来の提案では、分割された信号が小信号の場合、この信号を加算しようとすることは、信号が実質的に無いランダムノイズのみを加算することとなるため、ノイズが増加し、Ｓ／Ｎ（Signal／Noise）比が劣化する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１７７７７５号公報
【特許文献２】特開２００８−２７１２７８号公報
【特許文献３】特開２００８−２７１２７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この発明は、分割された信号が小信号の場合であっても、ノイズを低減でき、Ｓ／Ｎ（Signal／Noise）比の劣化の防止に有利な固体撮像装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る固体撮像装置は、光信号を光電変換して信号電荷を生成するフォトダイオードと、前記フォトダイオードで生成した信号電荷を検出部に読み出す読み出し手段と、前記信号電荷を電荷量に対応する電圧に変換して出力する出力手段と、前記検出部をリセットするリセット手段とをそれぞれ有し、半導体基板上に配置される複数のセルを備える画素部と、前記フォトダイオードで光電変換する露光時間を制御し、前記フォトダイオードに蓄積した信号電荷を分割して読み出す読み出しパルス振幅制御手段と、前記複数回に分割して読み出された信号のうち、最後の信号の信号レベルを比較して、先に読み出した信号を加算するか否かを判定する第１判定手段を備え、前記分割して読み出された複数の信号を一つの信号に合成する加算手段とを具備する。
【発明の効果】
【０００８】
この発明によれば、分割された信号が小信号の場合であっても、ノイズを低減でき、Ｓ／Ｎ（Signal／Noise）比の劣化の防止に有利な固体撮像装置が得られる。
【図面の簡単な説明】
【０００９】
【図１】この発明の第１の実施形態に係る固体撮像装置の全体構成例を示すブロック図。
【図２】第１の実施形態に係る固体撮像装置の画素部，ＡＤＣ回路，ＣＤＳ回路の構成例を示す図。
【図３】第１の実施形態に係る加算回路の構成例を示す図。
【図４】第１の実施形態に係る固体撮像装置の読み出し動作を説明するためのタイミングチャート図。
【図５】図４に示した動作タイミング図における各時刻の画素部の断面図およびポテンシャルを示す図。
【図６】第２の実施形態に係る固体撮像装置の読み出し動作を示す図。
【図７】第２の実施形態に係る加算回路の構成例を示す図。
【図８】第３の実施形態に係る加算回路の構成例を示す図。
【図９】第４の実施形態に係るＡＤＣ回路の構成例を示す図。
【図１０】図９に示すカラムＡＤＣ回路の加算動作を示す図。
【図１１】図１０に示す加算動作で、アナログGAINが２倍以上になった場合の加算無し動作を示す図。
【図１２】変形例に係る画素の構成例を示す等価回路図。
【図１３】変形例に係る画素の構成例を示す等価回路図。
【図１４】変形例に係る画素の構成例を示す等価回路図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。本例では、固体撮像装置の一例として、増幅型ＣＭＯＳイメージセンサを挙げて説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
［第１の実施形態］  
図１乃至図５を用いて、この発明の第１の実施形態に係る固体撮像装置およびその動作を説明する。  
＜１．構成例＞  
１−１．全体構成例  
まず、図１を用いて、第１の実施形態に係る固体撮像装置の全体構成例を説明する。  
図示するように、本例に係る固体撮像装置のセンサコア部には、画素部１、カラム型ノイズキャンセル回路（ＣＤＳ）２、カラム型アナログデジタルコンバータ（ＡＤＣ）３、ラッチ回路４、２つのラインメモリ（ＭＳＨ５，ＭＳＬ６）、および水平シフトレジスタ７などが配置されている。ここで、フォトダイオードの容量Ｃpdは大きく、検出部の容量Ｃfdは小さくなるように（Ｃpd＞Ｃfd）される。即ち、フォトダイオードの容量Ｃpdは、検出部の容量Ｃfdより大きくなるように設計している。
【００１２】
画素部１には、レンズ１０を介して光が入射され、光電変換によって入射光量に応じた電荷が生成される。この画素部１には、複数のセル（単位画素（Pixel））１１が半導体基板上に行及び列の二次元的にマトリクス状に配置されている。１つのセルは、４つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ）とフォトダイオード（ＰＤ）から構成され、各セルにはパルス信号ＡＤＲＥＳｎ，ＲＥＳＥＴｎ，ＲＥＡＤｎがそれぞれ供給される。この画素部１の下部にはソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に沿って配置される。これらの負荷トランジスタＴＬＭの電流経路の一端は垂直信号線ＶＬＩＮにそれぞれ接続され、他端は接地点に接続されている。垂直信号線ＶＬＩＮは、スイッチＳ１を介してＣＤＳ回路へ接続されている。
【００１３】
ＲＥＡＤパルスとして３値レベルが供給できるように、パルス振幅制御回路４１が設けられている。パルス制御回路４１の出力ＶＲＥＡＤ電源は、セレクタ回路１２のＲＥＡＤパルスの出力回路に電源を供給している。パルス振幅制御回路４１が、電源電圧を制御することで、３値レベルを生成している。詳細については、後述する。
【００１４】
画素部１で発生した信号電荷に対応するアナログ信号は、ＣＤＳ２を介してＡＤＣ３に供給され、デジタル信号に変換されて、ラッチ回路４にラッチされる。このラッチ回路４にラッチされたデジタル信号は、ラインメモリ（ＭＳＨ，ＭＳＬ）を介して、水平シフトレジスタ７でセンサコア部ＳＡにより、順次読み出される。上記ラインメモリ（ＭＳＨ，ＭＳＬ）から読み出された２つの10bitのデジタル信号ＯＵＴ０〜ＯＵＴ９（ＳＨ，ＳＬ）は、加算回路２０にて加算され、１つの11bitの信号ＳＭが生成される。入力された信号ＳＭは、通常の信号処理が信号処理回路３０により行われ、固体撮像装置の出力信号として外部に出力される。
【００１５】
上記画素部１に隣接して、パルスセレクタ回路（セレクタ）、信号読み出し用の垂直レジスタ（ＶＲレジスタ）１３、蓄積時間制御用の垂直レジスタ（ＥＳレジスタ）１４がそれぞれ配置されている。
【００１６】
上記画素部１からの読み出しや上記ＣＤＳ回路２の制御は、タイミングジェネレータＴＧによって行われる。タイミングジェネレータＴＧは、パルス信号Ｓ１〜Ｓ４，ＲＥＡＤ，ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤ，ＶＲＲ，ＥＳＲを用いて、上記制御を行う。パルス信号Ｓ２〜Ｓ４は、ＣＤＳ回路２に供給される。パルス信号ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤは、上記パルスセレクタ回路１２に供給される。パルス信号ＶＲＲはＶＲレジスタ１３に供給され、パルス信号ＥＳＲはＥＳレジスタ１４に供給される。上記レジスタ１３，１４により画素部の垂直ラインが選択され、パルスセレクタ回路１２を介して、パルス信号ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤ（図１ではＲＥＳＥＴｎ，ＡＤＲＥＳｎ，ＲＥＡＤｎで代表的に示す）が画素部１へ供給される。
【００１７】
上記パルス信号（アドレスパルス）ＡＤＲＥＳｎは、上記セル１１中の行選択トランジスタＴａのゲートに、上記パルス信号（リセットパルス）ＲＥＳＥＴｎは上記セル中のリセットトランジスタＴｃのゲートに、上記パルス信号（読み出しパルス）ＲＥＡＤｎは上記セル中の読み出しトランジスタＴｄのゲートにそれぞれ供給される。この画素部１には、バイアス発生回路（バイアス１）からバイアス電圧ＶＶＬが印加されている。このバイアス電圧ＶＶＬは、ソースフォロワ回路用の負荷トランジスタＴＬＭのゲートに供給される。
【００１８】
ＶＲＥＦ発生回路５０は、外部から入力されるメインクロック信号ＭＣＫに応答して動作し、ＡＤ変換（ＡＤＣ）用の基準波形を生成する回路である。この基準波形の振幅は、シリアルインターフェース（シリアルＩ／Ｆ）６０に外部から入力されるデータＤＡＴＡによって制御される。このシリアルインターフェース６０に入力されるコマンドは、コマンドデコーダ６１に供給されてデコードされ、上記メインクロック信号ＭＣＫとともにタイミングジェネレータＴＧに供給される。
【００１９】
ＶＲＥＦ発生回路５０は、１水平走査期間に２回のＡＤ変換を実行するために、三角波ＶＲＥＦＧＨとＶＲＥＦＧＬを発生して、ＡＤＣ３に供給する。前半のＶＲＥＦ振幅で第１回目の入力信号を1023レベルでＡＤ変換する。後半は、同じＶＲＥＦ振幅で第２回目の異なった入力信号を1023レベルでＡＤ変換する。そして、次の水平期間に信号ＳＨ，ＳＬを同時に上記ラインメモリから読み出して２つの信号を加算することで、１つの信号ＳＭを生成している。
【００２０】
１−２．画素部、ＡＤＣ，ＣＤＳの構成例  
次に、図２を用いて、上記図１に示した増幅型ＣＭＯＳイメージセンサにおける画素部１、ＣＤＳ回路２、及びＡＤＣ回路３のより具体的な構成例を説明する。
【００２１】
図示するように、画素部１における各々のセル（画素）１１は、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ、及びフォトダイオードＰＤから構成されている。上記トランジスタＴａ，Ｔｂの電流経路は、電源ＶＤＤと垂直信号線ＶＬＩＮ間に直列接続される。上記トランジスタＴａのゲートにはパルス信号ＡＤＲＥＳｎが供給される。上記トランジスタＴｃの電流経路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにパルス信号ＲＥＳＥＴｎが供給される。また、上記トランジスタＴｄの電流経路の一端は、上記検出部ＦＤに接続され、そのゲートにパルス信号ＲＥＡＤｎが供給される。そして、上記トランジスタＴｄの電流経路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。
【００２２】
上記構成のセル１１が行及び列の二次元的に配置されて画素部１が構成されている。上記画素部の下部には、ソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に配置されている。これら負荷トランジスタＴＬＭの電流経路は、垂直信号線ＶＬＩＮと接地点間に接続され、そのゲートにはバイアス発生回路からバイアス電圧ＶＶＬが印加される。
【００２３】
ＣＤＳ回路２及びＡＤＣ回路３中には、ノイズキャンセラ用の容量Ｃ１〜Ｃ３が配置されると共に、垂直信号線ＶＬＩＮの信号を伝達するためのトランジスタＴＳ１、ＡＤ変換用の基準波形を入力するためのトランジスタＴＳ２、及び２段のコンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２が配置されている。上記コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２間には、キャパシタＣ３が接続される。上記コンパレータ回路ＣＯＭＰ１は、インバータＩＮＶ１と、このインバータＩＮＶ１の入力端と出力端間に電流経路が接続されたトランジスタＴＳ３とで構成されている。上記コンパレータ回路ＣＯＭＰ２は、インバータＩＮＶ２と、このインバータＩＮＶ２の入力端と出力端間に電流経路が接続されたトランジスタＴＳ４とで構成されている。上記トランジスタＴＳ１のゲートにはタイミングジェネレータから出力されるパルス信号Ｓ１、上記トランジスタＴＳ２のゲートにはパルス信号Ｓ２、上記トランジスタＴＳ３のゲートにはパルス信号Ｓ３、及び上記トランジスタＴＳ４のゲートにはパルス信号Ｓ４がそれぞれ供給される。上記コンパレータ回路ＣＯＭＰ２から出力されるデジタル信号はラッチ回路４でラッチされ、２つのラインメモリ５，６に入力される。ラインメモリ信号はシフトレジスタを動作させて、上記２つのラインメモリから１０ビットのデジタル信号ＯＵＴ０〜ＯＵＴ９が順次出力されるようになっている。
【００２４】
上記のような構成において、例えば、垂直信号線ＶＬＩＮのｎラインの信号を読み出すためには、パルス信号ＡＤＲＥＳｎを“Ｈ”レベルにすることで、増幅用トランジスタＴｂと負荷用トランジスタＴＬＭからなるソースフォロワ回路を動作させる。そして、フォトダイオードＰＤで光電変換して得た信号電荷を一定期間蓄積し、読み出しを行う前に検出部ＦＤにおける暗電流などのノイズ信号を除去するために、パルス信号ＲＥＳＥＴｎを“Ｈ”レベルに設定してトランジスタＴｃをオンして、検出部ＦＤをＶＤＤ電圧＝２．８Ｖにセットする。これによって、垂直信号線ＶＬＩＮには基準となる検出部ＦＤに信号がない状態の電圧（リセットレベル）が出力される。この時、パルス信号Ｓ１，Ｓ３，Ｓ４をそれぞれ“Ｈ”レベルにしてトランジスタＴＳ１，ＴＳ３，ＴＳ４をオンさせることで、ＡＤＣ３のコンパレータ回路ＣＯＭＰ１とＣＯＭＰ２のＡＤ変換レベルを設定すると共に、垂直信号線ＶＬＩＮのリセットレベルに対応した量の電荷を容量Ｃ１に蓄積する。
【００２５】
次に、パルス信号（読み出しパルス）ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせ、フォトダイオードＰＤで生成して蓄積した信号電荷を検出部ＦＤに読み出す。これによって、垂直信号線ＶＬＩＮには、検出部ＦＤの電圧（信号＋リセット）レベルが読み出される。この時、パルス信号Ｓ１を“Ｈ”レベル、パルス信号Ｓ３を“Ｌ”レベル、パルス信号Ｓ４を“Ｌ”レベル、パルス信号Ｓ２を“Ｈ”レベルにすることで、トランジスタＴＳ１がオン、トランジスタＴＳ３がオフ、トランジスタＴＳ４がオフ、トランジスタＴＳ２がオンとなり、「垂直信号線ＶＬＩＮの信号＋リセットレベル」に対応する電荷が容量Ｃ２に蓄積される。この際、容量Ｃ１は、コンパレータ回路ＣＯＭＰ１の入力端がハイインピーダンス状態となっているため、リセットレベルが保持されたままになっている。
【００２６】
その後、ＶＲＥＦ発生回路から出力される基準波形のレベルを増加させる（三角波ＶＲＥＦを低レベルから高レベル）ことで容量Ｃ１とＣ２の合成容量を介して、コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２でＡＤ変換する。上記三角波は、１０ビット（０〜１０２３レベル）で発生させ、ＡＤ変換レベルを１０ビットのカウンタで判定してラッチ回路でデータを保持する。１０２３レベルのＡＤ変換後、ラッチ回路のデータをラインメモリへ転送している。上記容量Ｃ１に蓄積したリセットレベルは、容量Ｃ２に蓄積したリセットレベルと極性が逆になるため、リセットレベルはキャンセルされ、実質的に容量Ｃ２の信号成分でＡＤ変換が実行される。このリセットレベルを除去する動作を低ノイズ化処理動作（ＣＤＳ動作：Correlated Double Sampling、相関二重サンプリング）と呼ぶ。このＡＤ変換動作を１水平走査期間に２回実行するために、ＶＲＥＦ発生回路で三角波ＶＲＥＦＧＨとＶＲＥＦＧＬを発生させ、トランジスタＴＳ２の電流経路の一端へ供給している。前半のＶＲＥＦＧＨでＡＤ変換したデジタル信号はラインメモリＭＳＨ５で保持される。一方後半のＶＲＥＦＧＬでＡＤ変換したデジタル信号はラインメモリＭＳＬ６で保持する。この２つの信号は、次の水平走査期間に同時に読み出される。
【００２７】
１−３．加算回路の構成例  
次に、図３を用いて、上記図１に示した加算回路２０の構成例について説明する。
【００２８】
図示するように、本例に係る加算回路２０は、コンパレータ回路ＣＯＭ１１，スイッチＳＷ１１，ＳＷ１２，減算器ＳＵ１１，クリップ回路ＣＬ１１，および加算器ＰＬ１１を備える。  
ここで、コンパレータ回路ＣＯＭ１１およびスイッチＳＷ１１は、複数回に分割して読み出された信号のうち、最後の信号の信号レベル（ＳＬ）を比較して、先に読み出した信号（ＳＨ）を加算するか否かを判定する第１判定回路２２を構成する。  
より具体的には、ラインメモリＭＳＬ６により読み出された信号ＳＬは、コンパレータ回路ＣＯＭ１１にて、所定レベルの信号ＳＬMaxと比較される。信号ＳＬが信号ＳＬMaxよりも大きい場合には、制御スイッチＳＷ１１をYES側に設定する。従って、信号ＳＨは加算される。一方、信号ＳＬが信号ＳＬMaxよりも小さい場合には、スイッチＳＷ１１をNO側に設定する。従って、信号ＳＨは加算されない。ここで、例えば、所定レベルＳＬMaxは、ＳＬ信号の最大が約５０００ele程度の信号の時、４０００ele程度に設定することで、４０００ele以下の信号には信号ＳＨが加算されない。  
このように、本例の構成では、信号ＳＬが所定の信号ＳＬMaxよりも小さい場合には、スイッチＳＷ１１をNO側に設定し、信号ＳＨを加算しないように制御でき、ランダムノイズが混入することを防止できる。その結果、分割された信号が小信号の場合であっても、ランダムノイズを低減でき、Ｓ／Ｎ（Signal／Noise）比の劣化の防止に有利である。
【００２９】
ラインメモリＭＳＨ５により読み出された信号ＳＨは、減算器ＳＵ１１に入力され、まず黒レベルが減算される。例えば、黒レベルをＡＤＣカウントの６４LSBに設定している場合は、６４LSBを減算する。
【００３０】
減算器１１にから入力されるマイナス信号は、ゼロ以下クロップ回路ＣＬ１１により、クリップすることで、ランダムノイズを1/2程度に低減される。ここで、例えば、信号レベル４０００ele以上で、ランダムノイズが加算される可能性がある。しかしながら、信号４０００eleの時の光ショットノイズは、平方根で算出できるため√（４０００）＝６３eleとなる。この時、ＳＨ信号が無いときのランダムノイズは、画素部１のソースフォロワ回路のノイズが支配的となり、2ele発生している。先のゼロ以下を、クロップ回路ＣＬ１１によりクリップすることで、半減するため、1eleがランダムノイズとなる。このレベルは信号の1/63程度と小さいため、ほとんど画像で検出できない。さらに、光量が少なくなった場合には、ＡＤＣ３の基準電圧ＶＲＥＦの振幅を小さくすることで、実行的にアナログGAINを増加した効果が得られる。
【００３１】
図示する加算回路２０による２分割して読み出す構成では、アナログGAINを２倍以上に設定した場合には、ＳＬ信号しか使わない。そこで、スイッチＳＷ１２は、アナログGAINを２倍以上となった場合（≧×２）には、ＳＨ信号が加算回路２０に供給されないように、GND側に設定される。このため、ＳＨ信号が実質的に加算されない、実質加算無しとすることができる。この結果、信号４０００ele以下では、ランダムノイズが増加することを防止できる。尚、例えば、４０００ele以上では、１ele程度の増加となるが、この値は光ショットノイズより十分小さいレベルのため、実用上問題とならないものである。
【００３２】
加算器ＰＬ１１の入力はスイッチＳＷ１２の出力および信号ＳＬに接続され、これらを加算した信号ＳＭを信号処理回路３０へ出力する。
【００３３】
＜２．動作例＞  
２−１．読出し動作  
次に、図４に示す動作タイミングを用い、本例に係る固体撮像装置の読み出し動作について説明する。本例のセンサは画素数がＶＧＡのため、垂直のｎラインのフォトダイオードＰＤで光電変換して電荷を蓄積する蓄積時間を低照度撮影のため最大の蓄積時間ＴＬ＝５２５Ｈとしてフォトダイオードで光信号を光電変換し信号電荷を蓄積している。読み出しパルスＲＥＡＤの振幅を高レベル（２．８Ｖ）にして制御している。上記蓄積時間ＴＬはＥＳレジスタで１Ｈ毎に制御できる。また、上記蓄積時間ＴＳはＥＳレジスタで１Ｈ毎、更にセレクタ回路の入力パルス位置を変更することで１Ｈ以下の制御も可能である。
【００３４】
まず、画素部１からの第１回目の読み出し動作時（ｔ３）の際には、水平同期パルスＨＰに同期して画素部にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。まず、RESETｎをONしてOFFした時のリセットレベルを、図２中の容量Ｃ１に取り込む。この時基準波形の振幅は、中間レベルに設定して読み出しを行っている。この中間レベルは、画素部の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整している。次にREADｎをONして中間電圧Ｖｍを印加することで、ＰＤに蓄積した飽和レベルの約半分以上の信号を出力する。この読み出した信号はリセットレベルと信号レベルを加算した信号が、図２中の容量Ｃ２に保持される。この読み出した信号に対して、水平走査期間の前半の０．５Ｈ期間に基準波形として三角波を発生させ１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路４に保持し、ＡＤ変換終了後にラインメモリＭＳＨ５に入力する。
【００３５】
続いて、画素部１からの第２回目の読み出し動作時（ｔ４）の際には、１回目の０．５Ｈ後と同様に、RESETｎをONしてOFFした時のリセットレベルを図２中の容量Ｃ１に取り込む。次にREADｎをONして高電圧Ｖhを印加することで、ＰＤに残された信号電荷を出力する。この読み出した信号はリセットレベルと信号レベルを加算した信号が、図２の容量Ｃ２に保持される。この読み出した信号に対して、水平走査期間の後半の０．５Ｈ期間に基準波形として三角波を発生させ１０ビットのＡＤ変換を実施している。ＡＤ変換した信号（デジタルデータ）はラッチ回路４に保持し、ＡＤ変換終了後にラインメモリＭＳＬ６に入力する。
【００３６】
次の１水平走査期間に２つのラインメモリＭＳＨ，ＭＳＬより同時に出力して、画素単位の２つの信号を加算して1つの信号に合成している。本動作では、２つの信号を加算することで、信号レベルが11bitに増加する。この時、画素部のソースフォロワ回路で発生するランダムノイズは平均化されるためSNRが改善する。また、信号の分解能も10bitから11bitに増加する。高速動作させる場合は、9bitのＡＤＣ動作させることで、動作周波数を約２倍にすることができる。この時の信号の分解能は従来と同じ10bitとなる。
【００３７】
２−２．読出しポテンシャル  
次に、図５を用いて、本例に係る図４に示した動作タイミング図における時刻ｔ１〜ｔ４の画素部１の断面図およびポテンシャルについて説明する。
【００３８】
図示するように、ｐ型半導体基板にｎ型の不純物拡散領域が設けられてフォトダイオードＰＤが形成される。ｎ型不純物拡散領域の表面はｐ型不純物拡散領域でシールドされている。これによって、キズや暗時ムラの小さい埋め込み型フォトダイオードＰＤを形成している。検出部ＦＤはｎ型不純物拡散領域で形成され、上記フォトダイオードＰＤのｎ型不純物拡散領域とともに読み出しトランジスタ（リードゲート）Ｔｄのソース、ドレイン領域として働く。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、読み出しパルスＲＥＡＤが供給される。上記検出部ＦＤとしてのｎ型不純物拡散領域に隣接して、ｎ型不純物拡散領域が設けられている。このｎ型不純物拡散領域はリセットトランジスタ（リセットゲート）Ｔｃのドレイン領域として働き、上記検出部ＦＤのｎ型不純物拡散領域はソース領域として働く。上記ドレイン領域には、ドレイン電圧ＶＤ（＝２．８Ｖ、例えばＶＤＤ）が印加される。これらｎ型不純物拡散領域間の基板上には、図示しないゲート絶縁膜を介在してポリシリコンからなるゲート電極が設けられている。このゲート電極には、リセットパルスＲＥＳＥＴが供給される。そして、このリセットトランジスタＴｃにより、上記検出部ＦＤをドレイン電圧ＶＤＤにリセットできるようにしている。
【００３９】
まず、図示しない時刻ｔ０から、信号蓄積は、光入力信号ＰＤで光電変換して信号電荷を蓄積し始める。
【００４０】
続いて、時刻ｔ１，ｔ２の際、上記信号の蓄積動作を継続する。
【００４１】
続いて、時刻ｔ３の際、フォトダイオードＰＤ部で蓄積した信号を読み出すため、まずＲＥＳＥＴパルスを印加して、電源電圧ＶＤＤ＝２．８Vの電位に検出部をリセットする。次に、ＲＥＡＤ電極に電圧Ｖｍを印加してＰＤ部の飽和容量の約1/2以上蓄積した信号電荷を検出部ＦＤに読み出している。
【００４２】
続いて、時刻ｔ４の際、同様に、ＲＥＳＥＴパルスを印加して、電源電圧ＶＤＤ＝２．８Vの電位に検出部をリセットする。次に、ＲＥＡＤ電極に電圧Ｖhを印加してＰＤ部に残されていた信号電荷を検出部ＦＤに読み出している。ＰＤ部の容量Ｃpdは検出部の容量Ｃfdよりも大きく設計してある。検出部の容量Ｃfdと小さくすることで、少ない信号電荷でも大きな電圧が発生することができる。このため、ソースフォロワ回路以降のノイズの影響を小さくすることができる。この変換GAINを２倍にすれば、後段の回路ノイズの影響が1/2に低減できる。また、ＰＤ部の容量Ｃpdを大きくする事で、飽和電子数を増加することができ明時のＳＮＲを改善できる。飽和電子数を２倍にすることで光ショットは信号の平方根で発生するため、ＳＮＲは３ｄＢ改善することができる。
【００４３】
＜３．作用効果＞  
この実施形態に係る固体撮像装置およびその動作によれば、少なくとも下記（１）、（２）の効果が得られる。
【００４４】
（１）分割された信号が小信号の場合であっても、ランダムノイズを低減でき、Ｓ／Ｎ（Signal／Noise）比の劣化の防止に対して有利である。  
（１）−１：上記のように、本例に係る固体撮像装置は、半導体基板上に配置される複数のセル１１を備える画素部１と、フォトダイオードで光電変換する露光時間を制御し、フォトダイオードに蓄積した信号電荷を分割して読み出す読み出しパルス振幅制御回路４１と、複数回に分割して読み出された信号のうち、最後の信号（ＳＬ）の信号レベルを比較して、先に読み出した信号（ＳＨ）を加算するか否かを判定する第１判定回路（第１判定手段）２２を備え、分割して読み出された複数の信号を一つの信号に合成する加算回路２０とを少なくとも具備する。  
より具体的に、本例では、上記第１判定回路２２は、コンパレータ回路ＣＯＭ１１およびスイッチＳＷ１１により構成され、ラインメモリＭＳＬにより読み出された信号ＳＬは、コンパレータ回路ＣＯＭ１１にて、所定レベルの信号ＳＬMaxと比較される。信号ＳＬが信号ＳＬMaxよりも大きい場合には、制御スイッチＳＷ１１をYES側に設定する。従って、信号ＳＨは加算される。一方、信号ＳＬが信号ＳＬMaxよりも小さい場合には、スイッチＳＷ１１をNO側に設定する。従って、信号ＳＨは加算されない。  
このように、本例の構成では、信号ＳＬが所定の信号ＳＬMaxよりも小さい場合には、スイッチＳＷ１１をNO側に設定し、信号ＳＨを加算しないように制御でき、ランダムノイズが混入することを防止できる。  
この結果、分割された信号が小信号の場合であっても、ランダムノイズを低減でき、Ｓ／Ｎ（Signal／Noise）比の劣化の防止に有利である。
【００４５】
（１）−２：更に加算回路２０は、フォトダイオードＦＤから複数回に分割して読み出した最後の信号（ＳＬ）以外の信号（ＳＨ）の黒レベルを減算する減算器ＳＵ１１を備える。より具体的には、ラインメモリＭＳＨにより読み出された信号ＳＨは、減算器ＳＵ１１に入力され、まず黒レベルが減算される。例えば、黒レベルをＡＤＣカウントの６４LSBに設定している場合は、６４LSBを減算する。  
この結果、加算する画素１１の前後の複数画素の平均値が黒レベルより大きいと判断したときに加算できるため、ランダムノイズを低減できる。
【００４６】
（１）−３：更に加算回路２０は、入力された減算器ＳＵ１１の出力のうちのゼロ以下をクリップするクリップ回路ＣＬ１１を備える。より具体的には、減算器１１にから入力されるマイナス信号は、ゼロ以下クロップ回路ＣＬ１１により、クリップする。
【００４７】
この結果、本例では、ランダムノイズを、例えば、１／２程度に低減することができる。
【００４８】
（１）−４：更に加算回路２０は、ＡＤ変換の高いアナログ変換ＧＡＩＮが入力されたときに、分割して読み出された信号（ＳＨ）の加算処理を行わないように切り替えるスイッチＳＷ１２を備える。より具体的には、スイッチＳＷ１２は、アナログGAINを２倍以上となった場合（≧×２）には、ＳＨ信号が加算回路２０に供給されないように、GND側に設定される。  
この結果、ＳＨ信号が実質的に加算されない、実質加算無しとすることができ、ランダムノイズの低減に対して有利である。
【００４９】
（２）高感度化および高ダイナミックレンジ化に対して有利である。  
上記のように、本例に係る固体撮像装置は、フォトダイオードＰＤで光電変換する露光時間を制御し、フォトダイオードＰＤに蓄積した信号電荷を分割して読み出すパルス振幅制御回路４１を具備する。  
そのため、検出部の変換GAINを高くすることができ、後段のランダムノイズの影響が小さくなるため、高感度化に対して有利である。加えて、フォトダイオードＰＤの飽和電子数を大きくすることができるため、高ダイナミックレンジの実現に対しても有利である。
【００５０】
［第２の実施形態（４分割読出しの一例）］  
次に、第２の実施形態に係る固体撮像装置およびその動作について、図６および図７を用いて説明する。この実施形態は、４分割に読み出す一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５１】
＜読出し動作＞  
まず、図６を用い、第２の実施形態に係る固体撮像装置の読み出し動作について説明する。ここでは、上記第１の実施形態と重複する部分の説明についての図示および説明は省略する。  
図示するように、１水平走査期間（ＨＰ）に、ＲＥＡＤｎが５値化されている。そのため、パルス制御回路４１の出力ＶＲＥＡＤ電圧を、４レベルで可変化することができる。そして、同様に、ＡＤＣ動作を４回実施する。
【００５２】
＜構成例（加算回路）＞  
次に、図７を用い、第２の実施形態に係る加算回路２０の構成例を説明する。  
図示するように、本例に係る加算回路２０は、上記４分割して読み出した信号を加算するために、４つのラインメモリ（ＭＳＨ１，ＭＳＨ２，ＭＳＨ３，ＭＳＬ）が配置される点で、上記第１の実施形態と相違する。上記４つのラインメモリに対応して、減算器ＳＵ２１〜ＳＵ２３，ゼロ以下クリップ回路ＣＬ２１〜ＣＬ２３，スイッチＳＷ２１〜ＳＷ２４，および加算器ＰＬ２１〜ＰＬ２３が配置される点で、上記第１の実施形態と相違する。
【００５３】
フォトダイオードＰＤに蓄積された信号の大きい信号から、順次、信号ＳＨ１、信号ＳＨ２，信号ＳＨ３，信号ＳＬ信号とし、各ラインメモリ（ＭＳＨ１，ＭＳＨ２，ＭＳＨ３，ＭＳＬ）にそれぞれ蓄積される。
【００５４】
信号ＳＨ１〜ＳＨ３の信号に対して、上記と同様に、黒レベルの減算処理と、ゼロ以下クリップ処理を行うために、減算器ＳＵ２１〜ＳＵ２３およびクリップ回路ＣＬ２１〜ＣＬ２３が配置される。
【００５５】
判定回路２２の構成および動作は、上記と実質的に同様である。例えば、フォトダイオードＰＤの最大飽和信号を１００００eleとすると、ＳＬ信号の飽和は２５００eleとなる。ＳＬMaxを２０００eleに設定すると、光ショットノイズは√（２０００）＝４５eleとなる。ランダムノイズは1eleなので、まだ、1/45と十分に小さい。  
尚、本例では、信号が２０００ele以上は、ランダムノイズが1ele増加するが、影響が小さいため、ＳＬ信号のみにコンパレータ回路ＣＯＭ２１を設け、判定動作を行う場合を一例に挙げた。しかしながら、本例の構成に限らず、当然、信号ＳＨ２,信号ＳＨ３にコンパレータ回路を設けて判定させる判定回路を設けても良い。
【００５６】
制御スイッチＳＷ２１，ＳＷ２３，ＳＷ２４に入力され切り替わるアナログGAINの値は、本例では、それぞれ、アナログGAIN×４倍，×２倍，×１．３３倍であるように設定される。
【００５７】
＜作用効果＞  
第２の実施形態に係る固体撮像装置およびその動作によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例によれば、パルス制御回路４１の出力ＶＲＥＡＤ電圧を、４レベルで可変化することができ、４分割して読み出した信号を加算して読み出すことができる。このように、必要に応じて、本例を適用することが可能である。
【００５８】
［第３の実施形態（ランダムノイズ低減に更に有利な一例）］  
次に、第３の実施形態に係る固体撮像装置について、図８を用いて説明する。この実施形態は、ランダムノイズを更に低減できる一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００５９】
＜構成例（加算回路）＞  
図８を用い、第３の実施形態に係る加算回路２０の構成例を説明する。  
図示するように、本例では、画素の平均値を算出する平均算出回路ＡＶ３１，およびラインメモリＭＳＨ、ＭＳＬのそれぞれに配置される第１，第２判定回路２２−１，２２−２を備える点で、上記第１の実施形態と相違する。
【００６０】
ラインメモリＭＳＨから読み出された信号ＳＨは、同じ色信号（Bayer配列の場合、Gr,R,B,Gbの４色）の５画素をＰＨ１からＰＨ５の５画素の平均値を算出するための平均算出回路ＡＶ３１に入力される。  
第２判定回路２２−２は、コンパレータＣＯＭ３１に入力された平均値が黒レベルよりも大きい場合、信号有りとなるためにスイッチＳＷ３２をYES側に設定する平均算出回路ＡＶ３１を有する。一方、第２判定回路２２−２が有する平均算出回路ＡＶ３１は、入力された平均値が黒レベルよりも小さい場合（NO）の場合は、スイッチＳＷ３２をGND側に設定する。
【００６１】
信号ＳＬは、信号ＳＨと同位相となるように画素遅延された信号ＰＬ３として出力される。この処理により、信号有りの検出能力を向上することができる。例えば、本例の場合、改善効果は、５画素の平方根で得られる√５＝２．２倍程度改善する。第１の実施例では、ＳＬ信号の最大が約５０００ele程度の信号の時、４０００ele程度から５０００eleの信号にランダムノイズが1ele加算されていた。しかし、この第２判定回路２２−２を用いることで、このランダムノイズ１eleの加算を大幅に回避することができる。さらに、この第２判定回路２２−２を用いる事によって、第１判定回路２２−１をなくす事もできる。信号MSLの最大信号量がデバイス毎に変動したとしても、信号MSHの信号有り無しを高精度に判定できるためMSH信号なし時に加算されるランダムノイズの増加を回避する事ができる。
【００６２】
尚、平均する画素数は５画素に限定されずに、２画素以上を自由に設定することが可能である。
【００６３】
＜作用効果＞  
第３の実施形態に係る固体撮像装置およびその動作によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例によれば、画素の平均値を算出する平均算出回路ＡＶ３１，およびラインメモリＭＳＨ、ＭＳＬのそれぞれに配置される第１、第２判定回路２２−１，２２−２を備える。  
そのため、MSH信号なし時に加算されるランダムノイズの増加を回避する点で、さらに有利である。
【００６４】
［第４の実施形態（カラムＡＤＣで加算する一例）］  
次に、第４の実施形態に係る固体撮像装置について、図９乃至図１１を用いて説明する。この実施形態は、カラムＡＤＣ回路で加算する一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６５】
＜構成例（ＡＤＣ回路）＞  
まず、図９を用い、カラムＡＤＣで加算できるカラムＡＤＣ回路の構成例について説明する。  
図示するように、画素１１に電気的に接続される垂直信号線ＶLinは、コンパレータ回路ＣＯＭ４１，ＣＯＭ４２に入力に接続される。コンパレータＣＯＭ４１，ＣＯＭ４２の他方の入力は、三角波の基準波形ＶREFに接続されている。コンパレータ回路ＣＯＭ４１，ＣＯＭ４２では、画素の検出部リセット後の出力ＶLin電圧とVREFの基準電圧との差をコンパレータ回路（COM41、COMP42）の入力容量C41,C42に保持する。その後、フォトダイオードPDから読み出した信号でVLin電圧が変化する。この変化した信号レベルとＶREFの電圧が同じになったときに、出力信号が出力される。コンパレータＣＯＭ４１，ＣＯＭ４２の出力は、例えば、”０”データから”１”データに変化する。
【００６６】
コンパレータＣＯＭ４１，ＣＯＭ４２の出力が上記のように変化すると、Ｕ／Ｄ（Up/Down）カウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２は、カウントを停止する。
【００６７】
そして、ラインメモリ５，６は、入力されたカウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２のカウントデータを保存する。
【００６８】
＜加算動作（１）＞  
次に、図１０を用い、上記図９に示したカラムＡＤＣ回路３の加算動作について説明する。  
図示するように、まず、RESETnにおいてＦＤ部がリセットされる。  
このリセット電位により、ADRESnをＯＮにすることで、垂直信号線ＶLinの読出し信号を導通させ出力する。
【００６９】
出力された読出し信号は、コンパレータＣＯＭ４１，ＣＯＭ４２でＶREF電圧と比較される。この際、Ｕ／Ｄカウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２は、Downカウントする。コンパレータの両入力電圧（ＶLinに発生する信号レベルとＶREF電圧）が同じになると、Ｕ／Ｄカウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２はカウンタを停止する。
【００７０】
次に、画素部１で、READnにＶm電圧を印加することで、フォトダイオードＰＤで蓄積した飽和の約半分の信号を読み出し、検出部ＦＤで電圧に変換して、垂直信号線ＶLinへ出力する。
【００７１】
出力した信号は、コンパレータＣＯＭ４１，ＣＯＭ４２でＶREF電圧と比較される。この際、Ｕ／Ｄカウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２は、Upカウントする。ＶLinに発生した信号レベルとＶREF電圧が同じになると、Ｕ／ＤカウンタＵ／Ｄ１，Ｕ／Ｄ２はカウンタを停止する。
【００７２】
検出部ＦＤのRESETレベルとソースフォロワの電圧変動は、容量C41,C42でキャンセルしている。上記Down-Upカウント動作では、各コンパレータ（COM41,COM42）の２つの入力のレベル差をキャンセルしている。よって、従来発生していた縦筋状のノイズをキャンセルすることができる。
【００７３】
同様に、１水平期間ＨＰの後半で、再度、RESETnでＦＤ部をリセットする。このリセット電位をADRESnをONにすることで垂直信号線ＶLinへ出力する。出力した信号は、コンパレータＣＯＭ４１，ＣＯＭ４２でＶREF電圧と比較される。この際、上記最初に得られたカウンタ値からスタートする。Ｕ／Ｄカウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２は、Downカウントする。ＶLinに発生する信号レベルとＶREF電圧が同じになると、Ｕ／Ｄカウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２はカウンタを停止する。
【００７４】
次に、画素部１で、READnにＶh電圧を印加することで、フォトダイオードＰＤに読み残していた信号電荷を検出部ＦＤへ読み出し、電圧に変換して垂直信号線ＶLinへ出力する。
【００７５】
出力した信号は、コンパレータＣＯＭ４１，ＣＯＭ４２でＶREF電圧と比較される。この時、Ｕ／Ｄカウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２は、Upカウントする。ＶLinに発生する信号レベルとＶREF電圧が同じになると、Ｕ／Ｄカウンタ回路Ｕ／Ｄ１，Ｕ／Ｄ２はカウンタを停止する。この動作で、フォトダイオードＰＤ部の信号を分割読み出し、加算動作を実施している。
【００７６】
１水平期間ＨＰの終わりでは、各カラムで同様のＡＤＣ動作を実施したカウント値をVsigとして、ラインメモリへ同時に転送する。
【００７７】
そして、次の１水平期間ＨＰに順次読み出して、信号処理後にセンサチップより出力する。
【００７８】
＜加算動作無し（２）（GAIN２倍）＞  
次に、図１１を用い、上記図１０に示したカラムＡＤＣ回路３の加算動作で、アナログGAINが２倍以上になった場合の加算動作無しを説明する。
【００７９】
図示するように、水平走査期間ＨＰの前半の動作をOFFにする点で、上記図１０に示した動作と相違する。このように、水平走査期間ＨＰの前半の動作をOFFとすることで、容易に加算動作をOFFとでき、アナログGAINが２倍以上となった場合に対応することが可能である。
【００８０】
尚、本例に挙げた図９中のコンパレータＣＯＭ４１，ＣＯＭ４２では、ゼロ以下のクリップ回路とSLMaxレベルの判定回路とがないため、例えば、ランダムノイズは2ele程度加算される分、劣化するとも思われる。しかしながら、本例の構成では、ラインメモリの増加無しで、簡単に加算動作が実現できる点で有利である。当然、ラインメモリを追加し、ラインメモリの読み出し後に、上記と同様なゼロ以下のクリップ回路、SLMaxレベルの判定回路２２等を配置し、処理することで、上記同様の動作を実施可能であることは勿論である。
【００８１】
＜作用効果＞  
第３の実施形態に係る固体撮像装置およびその動作によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。さらに、本例のように、必要に応じ、カラムＡＤＣで加算できるカラムＡＤＣ回路を適用することも可能である。
【００８２】
［変形例（その他の単位画素の構成例）］  
次に、図１２乃至図１４を用いて、変形例に係る固体撮像装置について説明する。この変形例は、その他の単位画素１１の構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。  
＜画素の構成例＞  
画素（１）  
まず、図１２を用い、画素１１の変形例（１）を示す。上記図１では、１つのフォトダイオードＰＤに対して１出力回路を設けた、１画素１セルの画素構成を示した。
【００８３】
図１２では、２つのフォトダイオードＰＤに対して、１出力回路（トランジスタＴａ等）が設けられた、２画素１セルの画素構成である。
【００８４】
画素（２）  
図１３では、４フォトダイオードＰＤに対して、１出力回路（トランジスタＴａ等）が設けられた、４画素１セルの画素構成である。
【００８５】
画素（３）  
図１４では、１画素１セルの画素構成だが、アドレストランジスタＴｂが省略された画素構成である。
【００８６】
尚、画素１の構成は、これらの構成に限定されず、本例は、さらに変形した画素構成にも適用できることは勿論である。
【００８７】
フォトダイオードＰＤに蓄積した大きな信号を１度に検出部に読み出してしまうと、検出部から信号があふれだし、フォトダイオードＰＤに逆流したり、周辺のフォトダイオードＰＤへ広がったりする不具合が発生するおそれがある。今回の実施例では、２分割や４分割して読み出す例を一例として示したが、この回数に限られず、その他の複数回の読み出しも可能である。
【００８８】
加えて、上記第１乃至第４の実施形態および変形例は、光照射面が、信号走査回路及びその配線層が配置される半導体基板表面（表面）上とは反対側の半導体基板表面（裏面）上に配置される、裏面照射型（ＢＳＩ）の固体撮像装置に適用することも有効である。この裏面照射型の固体撮像装置では、画素に入射する光が配線層等に阻害されることなく半導体基板内の受光領域に到達することができる。そのため、微細な画素においても高い量子効率を実現することができる点で有利である。
【００８９】
以上、第１乃至第４の実施形態および変形例を用いて本発明の説明を行ったが、この発明は上記各実施形態および変形例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および変形例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および変形例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００９０】
１…画素部、セル（画素）…１１、４０…パルス振幅制御回路、２０…加算回路２０…判定回路（判定手段）、ＳＵ１１…減算器、ＣＬ１１…ゼロ以下グリップ回路、ＳＷ１２…制御スイッチ、ＰＬ１１…加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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