(57)【要約】【課題】  従来技術によるインターポーザは高密度実装の形を実現できるが、大消費電力の集積回路素子に適用することには限界があった。具体的には、大電流を供給するため電源電圧が不安定になり、発熱による破壊の危険性もあった。このため、集積度増大や動作周波数増大への要求が強い分野には適用が困難であった。【解決手段】  半導体基板から成るインターポーザの表裏面に集積回路素子を搭載し、インターポーザの配線材料、配線パターン密度などを表裏面では異なった技術で作成することにより、大電流が流れる経路での許容電流値を大きくすることができ、大消費電力の集積回路素子をインターポーザへ実装できるようにした。【選択図】図１
2011061132.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板を含んで構成されるインターポーザであって、
前記半導体基板の第１主面側には、第１の積層電気配線層が設けられ、前記第１の積層電気配線層には、第１の導電材料で構成され、かつ、厚さが５マイクロメータを超えない薄膜電気配線層が少なくとも１層含まれ、
前記第１主面とは前記半導体基板を挟んで対抗する位置にある前記半導体基板の第２主面側には、第２の積層電気配線層が設けられ、前記第２の積層電気配線層には、第２の導電材料で構成され、かつ、厚さが３マイクロメータを超える厚膜配線層が少なくとも１層含まれ、
前記半導体基板には、側壁部と底部から構成される、少なくとも１個の貫通穴形状が設けられ、
前記第１の積層電気配線層と前記第２の積層電気配線層とは、前記貫通穴形状を介した主面間接続手段により電気的に接続され、
前記第１の積層電気配線層と、該第１の積層電気配線層の表面に配置される少なくとも１個の回路素子とが電気的に接続され、
前記第２の積層電気配線層と、該第２の積層電気配線層の表面に配置される少なくとも１個の回路素子とが電気的に接続され、
前記第２の積層電気配線層と外部回路とが電気的に接続されることにより、前記第２の積層電気配線層が前記外部回路と電気信号を入出力できること
を特徴とするインターポーザ。
【請求項２】
前記主面間接続手段は、前記第２の積層電気配線層の指定された厚膜電気配線層を前記貫通穴形状の側壁部と底部にまで延長することにより電気的に接続できるようになった導電貫通穴形状の底部で、前記第１の積層電気配線層の指定された薄膜電気配線層に接し、電気的に接続されること
を特徴とする請求項１に記載のインターポーザ。
【請求項３】
前記主面間接続手段は、少なくとも１個の前記導電貫通穴形状から成る束を介して電気的に接続すること
を特徴とする請求項１または２に記載のインターポーザ。
【請求項４】
前記薄膜電気配線層の厚さは０．４〜２マイクロメータを含み、かつ、前記第１の導電材料はアルミニウムあるいはアルミニウム化合物を含むことを特徴とする請求項１乃至３のいずれか１項に記載のインターポーザ。
【請求項５】
前記厚膜電気配線層の厚さは３〜５０マイクロメータを含み、かつ、前記第２の導電材料はチタンあるいは銅あるいはチタンと銅の化合物を含むことを特徴とする請求項１乃至４のいずれか１項に記載のインターポーザ。
【請求項６】
前記導電貫通穴形状の底部に接する位置にある前記第１の積層電気配線層を構成する薄膜電気配線層と、その下部に位置する他の少なくとも１つの薄膜電気配線層とを電気的に接続する少なくとも１つの層間接続電極を設けたこと
を特徴とする請求項１乃至５のいずれか１項に記載のインターポ−ザ。
【請求項７】
前記導電貫通穴形状の底部位置であって、かつ、前記第１の積層電気配線層の表面に接する領域に、金属塊が配置されていること
を特徴とする請求項１乃至６のいずれか１項に記載のインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度実装を容易に達成できるインターポーザに関するものである。より具体的には、消費電力が大きい集積回路素子や半導体チップと、電気回路素子とをインターポーザの表裏面に配置でき、大電力化（あるいは大電流化）に伴う電源インピーダンスや放熱の課題を解決できる半導体インターポーザに関するものである。さらに、インターポーザがその製造プロセス中に破壊される危険が低く、安定して製造できる半導体インターポーザに関するものである。また、半導体インターポーザを用いた電子回路の実装形態に関するものである。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラのような可搬型機器の普及に伴い、高密度実装技術のさらなる進展が強く求められるようになっている。例えば、集積回路素子の集積度を向上させて機能強化を図ったり、集積回路素子や電気回路素子などをより狭い空間に配置して機器の軽量小型化を図ることがある。可搬型機器で開発されたこれらの技術は、据置型機器にも適用が広がり、機器の軽量小型化に寄与している。しかしながら、据置型機器では、高速度での信号処理、大容量の記憶機能、操作性向上のためのヒューマンインターフェイスなど、携帯型機器とは異なった要求もある。さらに、これらの要求事項は、機器の軽量小型化、低消費電力化、高信頼化などと両立させることが必須となっている。
【０００３】
機器の軽量小型化のため、多くの高密度実装技術が提案されており、その一部は実用化されている。図１５は複数の集積回路素子をチップレベルで縦方向（高さ方向）に積層して、ワイヤボンディング技術で配線を施す従来例の一つである。同図（ａ）は下記引用特許文献１の図４Ａとして示されている図面であり、同図（ｂ）には説明のために簡略化した図が示されている。同図（ｂ）において、２０と２２はシリコン半導体製造技術で作成された集積回路素子であり、基板２３上に、接着材などを用いて縦方向に積層されている。当該集積回路素子と基板とはボンディングワイヤ２４で電気接続されている。かかる構成は、従来から多用されてきた周知のワイヤボンディング技術で実現できるため、メモリモジュールなどへ適用されている。しかしながら、かかる従来例では、いくつかの欠点が存在し、適用限界を制限している。
（１）小さい面積の集積回路素子上に大きい集積回路素子を積層することが困難である。
（２）積層される集積回路素子の段数を多くすると、ボンディングワイヤが相互に接触
する危険が増大する。このため、積層される段数は、現実的には、２から３段に
制限されている。
（３）同一層レベルに複数の集積回路素子を配置できない。すなわち、図１５（ｃ）に
示すように、集積回路素子のチップ周辺の４辺にボンディングワイヤが電気接続
される領域（ボンディングパッド）が配列されている場合には、ボンディングワ
イヤの引き回しが困難となる。例えば、同図（ｃ）では、面積の大きい集積回路
素子２２上に、面積が小さく、チップ周辺にボンディングパッドが配列されてい
る２つの集積回路素子（２０と２１）が積層化されている場合が示されている。
かかる構成では、当該２０の、当該２１側に位置する一辺に配置されたボンディ
ングパッドから、ワイヤを引き出すことが困難となる。もちろん、互いに向き合
う辺（例えば、２０の周辺のうち２１側に位置する一辺、あるいは、２１の周辺
のうち２０側に位置する一辺）にボンディングパッドが配置されていないような
構成にすれば、ワイヤボンディングが可能となる。しかし、特別に設計された集
積回路素子が必要となる欠点がある。
（４）集積回路素子の積層化により実装体積は小さくなるが、「配線長」は小さくでき        ない。即ち、図１の構成では、「配線長」は、１．集積回路素子内部のトランジ        スタからボンディングパッドまでの当該素子内での配線長、２．パッドから基板        ２３までのボンディングワイヤ長の和となる。このため、配線長に起因する信号        伝達時間が大きくなること（信号遅延が大きい）、浮遊容量の起因する消費電力        が大きくなるなどの欠点を回避できない。
【０００４】
図１６は複数個の集積回路素子をチップレベルで積層して、当該集積回路素子の端面で配線を行う従来例を示す図である。同図（ａ）は下記引用特許文献２の図１０Ａに記載されている図であり、同図（ｂ）には説明のために簡略化した図を示した。同図（ａ）において、３０は集積回路素子、３２は当該３０の端面であり斜め加工が施されている。３３は導電性樹脂などから構成された電気配線層であり、移動できる治具３４から当該樹脂が供給されている。本従来例は、メモリモジュールのように、同一規格のメモリ集積回路素子を多数個積層して大容量化する場合には適用の効果が大きい。しかしながら、積層する集積回路素子の大きさが同一であること、当該集積回路素子の電気接続のためのパッドの配列位置が同一であることなどの制限がある。
【０００５】
図１７は集積回路素子の実装を容易にするインターポーザの従来例であり、下記引用特許文献３の図１に記載されている図である。同図において、１０はインターポーザ、１は樹脂などから構成される有機材料、３は絶縁層、５は当該１内に配置された貫通電極、６は当該１の表面側に配置された電気配線層である。インターポーザ１０の上面には集積回路素子が搭載され、かつ、電気接続される。当該１０の下面はプリント基板などに電気接続される。当該集積回路素子のパッド配置に合わせて当該６の位置が配置され、当該プリント基板の配線パターンに合わせて当該５の位置が配置される。下記引用特許文献３によれば、インプリント技術と印刷技術を活用することにより、インターポーザが安価に製造可能とされている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許  ５８０４００４号公報
【特許文献２】米国特許  ５６７５１８０号公報
【特許文献３】特開２００７−５９４５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記したように、引用特許文献１では「チップレベルの積層とワイヤボンディング」で、引用特許文献２では「チップレベルの積層と導電性樹脂による端面での電気接続」で、高密度実装を実現することが提案されている。しかしながら、これらの引用文献では、消費電力が大きい集積回路素子で要求される電源インピーダンス低減や放熱について、何ら言及されていない。すなわち、大消費電力の集積回路素子、あるいはチップを、前記引用特許文献１及び２に従って実装しても、当該集積回路素子が潜在的に有している動作を具現化することは困難である。特に、電源供給線路のインピーダンスを低減する手段が講じられていないと、当該集積回路素子の動作が不安定になり、高速動作時に誤動作を誘起することになる。また、大消費電力のために動作温度が上昇し、主として膨張係数の差から発生する大きな機械的歪みにより、積層構造が物理的に破壊されることもある。特に、図２に示した従来例では、各チップの配線パッドが導電性エポキシ（製造プロセスの後半で固化される）で接続されているため、チップとエポキシの膨張係数差に起因する変形が電気接続を不良にする可能性が高い。
【０００８】
上記した引用特許文献３では、実装が容易なインターポーザが提案されている。このインターポーザに搭載される集積回路素子の電気接続端子（パッド）の配列を、当該インターポーザが搭載されるプリント基板面の配線パターンに変換する（「再配線」とも称される）機能は実装上で大きな利点になっている。しかしながら、引用特許文献３においても、消費電力が大きい集積回路素子で要求される電源インピーダンス低減や放熱について、何ら言及されていない。すなわち、前段落に記載したような、不安定な動作、誤動作、積層構造の破壊（この場合の一例としては、集積回路素子がインターポーザから剥離することが挙げられる）などが誘起される。
【０００９】
上記したように、現在周知となっている技術では、高密度実装の形を実現することは可能であるが、消費電力や消費電流が大きい集積回路素子に適用することははなはだ困難であると言える。近年の開発動向としては、集積回路素子の集積度を増大し、集積化される回路規模を大きくすることにより、当該集積回路素子が搭載されている応用装置の価値（例えば、小型化、高機能化）を高めることが主眼となっている。かかる動向では、回路を動作させる周波数（クロック周波数）が高くなり、消費電力や消費電流も増大することは避けられない。この結果、（１）電源インピーダンスの低減、（２）良好な放熱機構、（３）動作温度上昇に伴う積層構造の破壊防止が課題となる。この課題を解決するためには、大消費電力あるいは大消費電流の集積回路素子を高信頼で実装できる技術の開発、および、この実装技術に採用される部品などの開発が強く要求されている。
【課題を解決するための手段】
【００１０】
半導体基板を含んで構成されるインターポーザであって、（１）前記半導体基板の第１主面側には第１の積層電気配線層を設け、前記第１の積層電気配線層には、第１の導電材料で構成され、かつ、厚さが５マイクロメータを超えない薄膜電気配線層を少なくとも１層含ませ、（２）前記第１主面とは前記半導体基板を挟んで対抗する位置にある前記半導体基板の第２主面側には、第２の積層電気配線層を設け、前記第２の積層電気配線層には、第２の導電材料で構成され、かつ、厚さが３マイクロメータを超える厚膜配線層を少なくとも１層含ませ、（３）前記半導体基板には、側壁部と底部から構成される、少なくとも１個の貫通穴形状を設け、（４）前記第１の積層電気配線層と前記第２の積層電気配線層とを、前記貫通穴形状を介した主面間接続手段により電気的に接続し、（５）前記第１の積層電気配線層と、該第１の積層電気配線層の表面に配置される少なくとも１個の回路素子とを電気的に接続し、（６）前記第２の積層電気配線層と、該第２の積層電気配線層の表面に配置される少なくとも１個の回路素子とを電気的に接続し、（７）前記第２の積層電気配線層と外部回路とを電気的に接続することにより、前記第２の積層電気配線層が前記外部回路と電気信号を入出力できるようにする。
【００１１】
なお、本段落では、前記第１の積層電気配線層について記述する。前記第１の積層電気配線層は、複数の電気配線層で構成されることが多いが、１層であっても良い。通常、この電気配線層は単一の材料（即ち、第１の導電材料）で形成されている。材料としてはアルミニウムあるいはアルミニウム化合物が多用され、周知の半導体プロセス技術で第１の積層電気配線層は形成される。第１の積層電気配線層を構成する個々の電気配線層の厚さとしては、５マイクロメータを超えない厚さ、より具体的には１マイクロメータ程度の厚さであることが一般的であり、本明細書では「薄膜電気配線層」と称している。
【００１２】
なお、本段落では、前記第２の積層電気配線層について記述する。前記第２の積層電気配線層は、複数の電気配線層で構成されることが多いが、１層であっても良い。複数の電気配線層で構成されている場合には、これらの全ての電気配線層が第２の導電材料で形成されていても良いがこれに限らない。例えば、複数の電気配線層の最上層（前記半導体基板から最も離れている層）のみを第２の導電材料で構成し、残りの電気配線層は他の導電材料（前記した「第１の導電材料」を含んでいても良い）で構成することが挙げられる。他に、複数の電気配線層のうち、指定された層のみを前記第２の導電材料で形成し、残りの層を前記第１の導電材料で形成するなど、多数の変形がある。通常、第２の導電材料は、チタン、銅、チタン・銅化合物などであり、メッキなどの周知のプロセスを用いて、第２の導電材料で構成される電気配線層が形成される。第２の導電材料で作成された電気配線層の厚さとしては、３マイクロメータを超える厚さ、より具体的には１０マイクロメータ程度が一般的であり、本明細書では「厚膜電気配線層」と称している。かかる厚さが大きい電気配線層は、大電流を流しても電圧降下が少なく（電源インピーダンスを低くできる）、この電気配線層に沿って発熱を周囲へ発散できる（放熱効果）、動作温度が上昇して膨張係数差に起因する歪が発生しても電気配線層の高さが大きいので歪を吸収できる（積層構造が破壊されにくい）といった利点を有している。
【００１３】
なお、本発明の実施形態例としては、インターポーザの裏面側（第１主面側）に大消費電力の集積回路素子（例えば、信号処理プロセッサ）を配置し、このインターポーザの表面側（第２主面側）に前記集積回路素子へ電源を供給する電気回路素子（例えば、３．３ボルトの直流定電圧を供給する集積回路素子と、電源ライン安定化のためのコンデンサ）などを配置する形態を想定している。前記集積回路素子での消費電力は製品により差はあるが、１０ワットレベルに達することもある。電源電圧を３．３ボルトとするならば、３アンペアもの大電流を供給する必要がある。従来の半導体インターポーザでは電気配線層としてアルミニウム薄膜を使用してきた。このアルミニウム薄膜はシリコン集積回路の拡散プロセスで多用されている材料であり、その厚さは通常０．４〜２マイクロメータである。例えば、アルミニウム薄膜の厚さを１マイクロメータとすると、正方形パターンでの電気抵抗値は３０ミリオーム／□となる。このアルミニウム薄膜を用いたインターポーザ表面での配線パターンを、幅０．１ミリメータ、長さ０．５ミリメータとすると、この配線パターンの両端間の電気抵抗値は１５０ミリオームとなる。ここに上記した３アンペアの電流が流れるとすると、配線パターンでの電圧降下は０．４５ボルトとなり、これは電源電圧の１４パーセントに相当する。前記集積回路素子での消費電流は時々刻々変化することが一般的であるから、電源電圧が最大で１４パーセント変動することになり、集積回路素子の動作不安定や誤動作が発生する。また、配線パターンでの電力消費は１．４ワットにも達するので、配線パターンの温度が異常に上昇し、極端なケースでは配線が溶融断線することも起こりうる。
【００１４】
なお、前段落で示した事例において、アルミニウム薄膜の代りに銅厚膜を採用した場合を以下に記載する。半導体プロセスでは銅を配線材料として利用する事例は殆どなく、プリント板プロセスでの事例が多い。例えば、銅厚膜の厚さを１０マイクロメータとすると、正方形パターンでの電気抵抗値は２ミリオーム／□となる。この銅厚膜を用いたインターポーザ表面での配線パターンを、幅０．１ミリメータ、長さ０．５ミリメータとすると、この配線パターンの両端間の電気抵抗値は１０ミリオームとなる。ここに上記した３アンペアの電流が流れるとすると、配線パターンでの電圧降下は０．０３ボルトとなり、これは電源電圧の１パーセントに過ぎない。前記集積回路素子での消費電流は時々刻々変化しても、電源電圧が最大で１パーセントしか変動しないことになり、集積回路素子の動作不安定や誤動作を回避できる。また、配線パターンでの電力消費も０．１ワット以下に抑えられるので、温度上昇による配線の溶融断線も回避できる。
【００１５】
なお、本段落では、前記貫通穴形状と前記主面間接続手段について記載する。前記貫通穴形状は、前記半導体基板を厚さ方向に貫通する穴であり、側壁部と底部とから構成されている。後述するように、該貫通穴形状はその内部に導電材料が付着され、導電貫通穴形状となる。この導電性を付与された前記貫通穴形状は、前記第２の積層電気配線層を構成している指定された厚膜電気配線層と、前記第１の積層電気配線層を構成している指定された薄膜電気配線層とを、前記半導体基板の厚さ方向で電気的に接続している。すなわち、前記第１主面側と前記第２主面側とを厚さ方向に電気接続しており、本明細書では、これを「主面間接続」と称している。なお、主面間接続においては、それぞれの前記貫通穴形状毎に、厚膜電気配線層と薄膜電気配線層が個別に指定されていて良い。また、前記した２つの積層電気配線層にはそれぞれ複数の厚膜電気配線層や複数の薄膜電気配線層が含まれているが、どの厚膜電気配線層とどの薄膜電気配線層とが主面間接続されるかは問わない。すなわち、どの厚膜電気配線層とどの薄膜電気配線層とが指定されるかは、前記インターポーザに搭載される回路素子などに依存し、設計パラメータと言える。さらに、指定された厚膜電気配線層と指定された薄膜電気配線層とは固定的ではなく、選択の幅がある。例えば、第１の貫通穴では前記第１の積層電気配線層の１層目と電気接続され、これと異なる位置にある第２の貫通穴では前記第１の積層電気配線層の２層目と電気接続されている場合である。
【００１６】
なお、本発明では、半導体インターポーザの第１主面側（裏面側）には比較的細かいパターンを有するアルミニウム薄膜などから成る第１の積層電気配線層を配置し、第２主面側（表面側）には比較的粗いパターンを有する銅厚膜などからなる第２の積層電気配線層を配置していることに特徴がある。さらに、第１主面側には大消費電力の集積回路素子を搭載することを想定している。しかしながら、大消費電力の集積回路素子といえども、該集積回路素子の電気接点である端子（ボールグリッドアレイの場合は個々の半田ボール）の全てに大電流が流れることはない。通常は、電源端子と接地端子に大電流が流れ、出力端子を含む他の端子には比較的少ない電流が流れているに過ぎない。このため、インターポーザの第１主面側に配置された集積回路素子の電源端子と接地端子へ至る配線パターンを、インターポーザ表面側の銅厚膜配線パターンの幅を太く、かつ長さを短くするようにパターン設計し、さらに、前記主面間接続手段を大電流が流せるように（例えば、前記貫通穴形状を大きくしたり、複数の前記貫通穴形状を並列的に配置する）設計することにより、本発明が有する効果を最大限に発揮することができる。また、前々段落で例示した構成では、インターポーザの表面側には電気回路素子として「３．３ボルトの直流定電圧を供給する集積回路素子」が搭載されているが、この電気回路素子の配線パターンを前記した厚膜電気配線層で行うことにより本発明の効果が発揮される。
【００１７】
なお、本段落においては、前記第１の積層電気配線層と、前記第１主面側に配置される回路素子とを電気的に接続する手段について記述する。前記第１の積層電気配線層は、前記半導体基板の第１主面側（本明細書においては「裏面側」に相当する）に配置され、酸化膜などから成る絶縁層と前記薄膜電気配線層とで構成されている。前記第１の積層電気配線層は、通常、２層以上の多層から成る薄膜電気配線層である場合が多いが、これに限ることはない。もし、前記第１の積層電気配線層が多層の薄膜電気配線層である場合には、該多層の薄膜電気配線層のうち、前記半導体基板から最も離れた場所（すなわち、裏面側の最表面）に位置する薄膜電気配線層を覆っている絶縁層に開口が設けられ、該薄膜電気配線層が露出される。前記露出部分には、周知の技術でニッケル・金の２層膜が形成され、露出部分の保護膜となっている。前記２層膜の形成方法の一例としては、ニッケルを無電解メッキなどで形成し、続いて、無電解メッキで金の層を形成することが挙げられる。さらに、前記２層膜上には半田などを主成分とする金属塊が設けられる。前記２層膜は、この金属塊を配置する際のバリア層（前記した保護膜に相当）として機能する。該金属塊の機械的形状は台形状あるいは半球状であることが多いが、これに限らない。前記第１の積層電気配線層には、前記回路素子が電気接続されるが、該回路素子を、前記半導体基板の第１主面側に対抗するような位置関係に置き、前記回路素子の電気的接続端子を前記金属塊のそれぞれと接続する（いわゆるボールグリッドアレイ接続）ことにより、電気接続が達成される。なお、本段落での「回路素子」には、集積回路素子や半導体素子などの半導体部品、さらには、抵抗やコンデンサなどの電気部品などが含まれている。
【００１８】
なお、前記した「ボールグリッドアレイ」は標準的な集積回路素子のパッケージ形態である。通常、前記パッケージ形態には、１．集積回路素子をプラスチックあるいはセラミックから成るケースに実装し、このケース表面に多数の金属ボールをグリッド状に配列した形態、２．集積回路素子をチップ状態で加工し、この集積回路素子の表面あるいは裏面に絶縁層を介して、多数の金属ボールをグリッド状に配列した形態（いわゆる「チップサイズパッケージ」）など多くの形態があるが、本発明ではいずれの形態でも適用可能である。
【００１９】
なお、本段落においては、前記第２の積層電気配線層と、前記第２主面側に配置される回路素子とを電気的に接続する手段について記述する。前記第２の積層電気配線層は、前記半導体基板の第２主面側（本明細書においては「表面側」に相当する）に配置され、酸化膜などから成る絶縁層と前記厚膜電気配線層とで構成されている。前記第２の積層電気配線層は前記第２の導電材料などで構成されており、通常は、単層の厚膜電気配線層である場合が多いが、これに限ることはなく、多層の電気配線層であっても良い。もし、前記第２の積層電気配線層が単層の厚膜電気配線層である場合には、該厚膜電気配線層の表面に周知の技術でニッケル・金の２層膜を形成し、表面部分の保護膜とすることが多い。なお、前記２層膜の形成方法の一例としては、ニッケルを無電解メッキなどで形成し、続いて、無電解メッキで金の層を形成することが挙げられる。前記２層膜は、金属細線（ボンディングワイヤ）などを接続する際の、バリア層（前記した保護膜に相当）として機能すると同時に、前記露出部分の導電材料が酸化されることを防止する。前記第２の積層電気配線層には、前記回路素子が電気接続されるが、該回路素子は、前記半導体基板の第２主面側に接着材などで固定され、前記金属細線で電気接続される（いわゆるワイヤボンディング接続）。なお、本段落に記載した「回路素子」なる用語には、コンデンサ、コイルといった受動部品や、トランジスタ、ダイオードなどの能動部品、さらには、電源電圧安定化回路、ラインドライバなどの集積回路素子をも含んでいる。さらに、前記回路素子と前記第２の積層電気配線層との電気接続には、前記したようなワイヤボンディング接続だけではなく、前段落に記載したような半田を主成分とする金属塊で接続しても良い。さらには、表面実装素子（ＳＭＴ）の実装に利用される半田のリフロー接続などであっても良い。また、これらの接続手段を組合せても良い。例えば、指定された部品に対してはワイヤボンディング接続を用い、他の指定された部品に対してはボールグリッドアレイ接続やリフロー接続などを用いても良い。
【００２０】
なお、前記した半導体インターポーザの前記第２主面は平坦である必要はない。例えば、第２主面の一部に窪みを設け、この窪みの底に前記した回路素子を搭載しても良い。
【００２１】
なお、本段落においては、前記第２の積層電気配線層と前記インターポーザが接続されている外部回路との間での電気信号の入出力について例示する。前記半導体基板で構成されたインターポーザは、前記した回路素子などと積層構造体を構成している。該積層構造体は、該積層構造体が搭載されているプリント基板（前記した外部回路に相当）などとの間で電気信号を授受して所望の動作を行っており、この電気信号の授受を行うのが前記した「電気信号の入出力」である。該手段としてはワイヤボンディング接続を採用しても良い。また、大電流が流れる場合には、太いボンディングワイヤを採用したり、複数のボンディングワイヤを並列的にボンディングしても良い。
【００２２】
なお、前記した積層構造体の構成では、前記インターポーザの表裏の両面に前記回路素子などが機械的かつ電気的に接続されている。しかしながら、前記インターポーザの表面側あるいは裏面側のみといった片側の面のみに前記回路素子などが接続されていても良い。
【００２３】
なお、本段落では、大消費電力の集積回路素子の放熱について記載する。前記したように、信号処理プロセッサでは１０ワット程度の電力を消費するので、効率的な放熱対策を講じることは必須となる。本発明によれば、大消費電力の集積回路素子はインターポーザの第１主面（一般には下側）に配置されているため、集積回路素子の表面（すなわち、インターポーザへ実装した形態では最下面になる）をプリント基板などに接触させることにより放熱することが容易となる。特に、プリント基板内に金属層を配置した「メタルコア基板」などを採用すると大きな放熱効果を実現できる。また、前記した集積回路素子をベアチップ状態で前記インターポーザへ接続させるような、いわゆる「チップサイズパッケージ」とするならば、放熱効果の一層の増大を実現できる。
【００２４】
前記主面間接続手段は、前記第２の積層電気配線層の指定された厚膜電気配線層を前記貫通穴形状の側壁部と底部にまで延長することにより電気的に接続できるようになった導電貫通穴形状の底部で、前記第１の積層電気配線層の指定された薄膜電気配線層に接することにより、電気的に接続する。
【００２５】
なお、前記主面間接続手段の一例としては、（１）厚さが３マイクロメータを超え、かつ、前記第２の導電材料で構成された、前記第２の積層電気配線層を構成する指定された１層の厚膜電気配線層を前記貫通穴形状の側壁部と底部にまで延長し、（２）該貫通穴形状の底部で前記第１の積層電気配線層を構成する指定された１層の薄膜電気配線層と接続することがある。
【００２６】
なお、本段落では、主面間接続手段の製造プロセスについて以下に列記する。
（１）前記半導体基板の第１主面側に、前記第１の導電材料から成る、前記第１の積層電
気配線層を形成する。より詳細には、前記半導体基板の第１主面側に前記絶縁層を
形成してから前記第１の電気配線層のパターンを形成する。この電気配線層は前記
した薄膜電気配線層である。前記第１の電気配線層が多層である場合には、絶縁層
形成と薄膜電気配線層のパターン形成を繰り返す。さらに、もし、多層である場合
には、周知の層間接続電極（貫通電極）などで層間配線を施す場合がある。
（２）前記絶縁層の一部を除去し、前記第１の積層電気配線層の領域の一部を露出（即
ち、インターポーザの裏面側から開口を設ける）させる。この「第１の積層電気配
線層の領域の一部」という表現は、前記第１主面側に配置される前記回路素子の電      気的接続端子を電気的に接続する際に、その相手側となる前記第１の積層電気配線      層の一部を意味している。なお、通常は、「第１の積層電気配線層の領域の一部」      は積層電気配線層の特定の１層であることが多いが、これに限らない。例えば、        「第１の電気配線層の領域の一部」が、前記インターポーザの右側部分では第１の      積層電気配線層を構成する１番上側の層（裏面側の最表面）に対応しており、前記      インターポーザの左側部分では第１の積層電気配線層を構成する２番目の層に対応      していても良い。
続いて、前記したバリア層（例えば、ニッケル、金の２層膜）を形成する。
（３）前記半導体基板の第２主面側から周知の技術で前記半導体基板の厚さを薄くする。
当該プロセスはバックグライディング（Ｂａｃｋ  Ｇｒｉｎｄｉｎｇ、「裏面研        磨」とも称される）と呼ばれ、機械的研磨、化学的研磨、あるいはこれらを組合せ      た研磨を含む手法により、前記半導体基板の厚さが１００マイクロメータ程度にな      るまで加工される。
（４）前記第２主面側に第２の積層電気配線層を形成する。もし、第２の積層電気配線層
が多層構成である場合には、第２主面側に、絶縁層形成と電気配線層形成を繰り返
して、多層の積層電気配線層を形成する。なお、この段階においては、第２の積層
電気配線層は完成された構造に至っていないので、前記した「厚膜電気配線層」が
含まれていない場合もある。また、前記第２の積層電気配線層が「１層」である場
合には、このプロセスは不要である。すなわち、かかる「１層」である場合には、
以後の（７）に記載する「前記第２の導電材料から成る厚膜電気配線層」が、該第
２の積層電気配線層となる。
（５）前記半導体基板の第２主面側から、前記半導体基板を厚さ方向に貫通する穴（側壁
部と底部から構成される「貫通穴形状」である）を作成する。貫通穴の底部が、前
記した第１の積層電気配線層の「指定された１層」に到達するように加工プロセス      が選定される。前記貫通穴は「スルーシリコンビア（ＴＳＶ）」とも呼ばれてお        り、異方性乾式エッチングを含む手法で形成される。もちろん、他のエッチング手      法、例えば、化学反応による湿式エッチングや、等方性の乾式エッチングなどを使      用しても良い。また、前記貫通穴の形成では、１．前記半導体基板部分（貫通穴の      底部に位置する絶縁層は含まれていない）の穴開け加工プロセスと、２．前記した      「指定された１層」が配置されている絶縁層を半導体基板側から部分的に除去する      加工プロセス（この絶縁層が部分的に除去されると、「指定された１層」が前記半      導体基板側で貫通穴側に露出することになる）の２段階プロセスを採用しても良        い。
（６）前記貫通穴の内部の側壁部にのみ絶縁層を形成する。通常は酸化シリコン膜が採用
されるがこれに限らない。
（７）前記半導体基板の第２主面側の全面に、前記第２の導電材料から成る厚膜電気配線
層を形成する。より具体的には、前記半導体基板の第２主面側の全面にわたって、
前記第２の導電材料を堆積する。前記したように、前記半導体基板には貫通穴が形
成されているが、前記第２の導電材料を全面に堆積すると、前記貫通穴の内部まで
第２の導電材料が入り込み、前記第１の積層電気配線層の「指定された１層」と電
気的に接続（主面間接続である）されることになる。なお、前記貫通穴の内部へ前
記第２の導電材料が入り込む形態は、必ずしも、「貫通穴が第２の導電材料で完全      に充填される」必要はない。少なくとも、前記第１の電気配線層の「指定された１      層」と電気接続されていることが条件である。この一例としては、前記貫通穴の側      壁部に前記第２の導電材料が付着していて、前記貫通穴の中央部（中心部）に空洞      ができていても良い。例えば、前記貫通穴の大きさ（例えば内径）が、堆積された      前記第２の導電材料の厚さの２倍よりも大きい場合には、前記貫通穴の中央部に空      洞ができることになるが、前記第１の積層電気配線層（より詳しくは「指定された      １層」）と前記第２の電気配線層とが電気的に接続されているので構わない。
（８）周知の手法により前記厚膜電気配線層をパターニングする。この段階で、前記第２
の積層電気配線層が完成する。続いて、前記半導体基板の第２主面側に形成された
前記第２の積層電気配線層の上部を樹脂などで被覆し、続いて、前記樹脂層をパタ
ーニングする。なお、スクリーン印刷を含む手法を用いて、前記樹脂の被覆と該パ
ターニングを同時に行っても良い。また、前記したように、前記貫通穴の中央部に
空洞ができている場合には、前記樹脂は空洞内にまで入り込み、前記樹脂の表面が
平坦形状になるようプロセスが選定される。
（９）前記した第２の積層電気配線層で、前記樹脂が被覆されていない領域に、前記した
バリア層（例えば、ニッケル、金の２層膜）を形成する。
（１０）前記した第１の積層電気配線層の表面が露出した特定の領域にクリーム半田など
で形成された金属塊を配置する。
【００２７】
なお、前段落に記載した主面間接続においては、前記第２の積層電気配線層を構成する指定された厚膜電気配線層の１層が、前記第１の積層電気配線層を構成する指定された薄膜電気配線層の１層に電気接続されている。しかしながら、前記「指定された１層」は、必ずしも前記貫通穴の全てに対して同一の層である必要はない。特に、前記第１の積層電気配線層の「指定された１層」には選択の幅がある。例えば、第１の貫通穴では前記第１の積層電気配線層の１層目の薄膜電気配線層と電気接続され、これと異なる位置にある第２の貫通穴では前記第１の積層電気配線層の２層目の薄膜電気配線層と電気接続されている場合である。
【００２８】
前記主面間接続手段は、少なくとも１個の前記導電貫通穴形状から成る束を介して電気的に接続する。
【００２９】
なお、前記主面間接続では、前記インターポーザの場所により、流れる電流値が異なり、例えば、電源供給経路では数アンペア以上もの大電流が流れることが想定される。一方、信号伝達経路ではミリアンペア程度の小電流が想定される。このような大きな電流値範囲に対しては、前記第１の積層電気配線層および前記第２の積層電気配線層での配線層（薄膜電気配線層あるいは厚膜電気配線層）の厚さや、配線パターン幅を変えることにより対応可能である。一方、前記インターポーザの基板厚さ方向に流れる電流に対しては、前記貫通穴形状の大きさを変えること（これは配線幅を変化させることに対応する）により対応可能である。しかしながら、貫通穴の加工に利用される一般の半導体プロセスでは、「加工対象の面積によって最適なプロセス条件が異なる」ことが知られている。例えば、大面積（大口径）の貫通穴と小面積（小口径）の貫通穴とでは加工条件が異なっている。より具体例を示すと、乾式エッチングでの雰囲気条件や時間によって、「大きい貫通穴の加工が完了した時点では、小さい貫通穴は未貫通」であったり、「小さい貫通穴の加工が完了するまで時間をかけると、大きい貫通穴の内径が大きくなったり、底部にくびれが発生」することが知られている。すなわち、特定の単一プロセス条件だけを用いると製造歩留まりを低下させる危険がある。このため、「同一サイズの貫通穴」を「必要に応じて多数配列して「束」を形成」することにより流れる電流の許容値を増減させる手法を採用するならば、全ての貫通穴が同じ形状を維持しながら同時に加工されるため、歩留まりの向上が実現でき、製造技術上多大な利点となる。
【００３０】
前記薄膜電気配線層の厚さは０．４〜２マイクロメータを含み、かつ、前記第１の導電材料にはアルミニウムあるいはアルミニウム化合物を含ませる。
【００３１】
なお、前記した薄膜電気配線層の厚さは５マイクロメータを超えない厚さであり、より具体的には、０．４〜２マイクロメータの厚さである。ここに記載した「厚さ」は製造プロセス途中での厚さではなく、前記インターポーザが完成した段階での厚さを示している。周知のように、金属薄膜を生成した直後の厚さは、その後の熱処理プロセス、あるいは、エッチングプロセスなどで最終の厚さとは異なる場合がある。また、前記した第１の導電材料としては、アルミニウム、アルミニウム・シリコン、アルミニウム・シリコン・銅、ポリシリコン、アモルファスシリコンなどがあり、これらのいずれを採用しても良い。さらに、前記薄膜電気配線層が多層である場合には、全ての薄膜電気配線層を同一の導電材料で構成しても良く、薄膜電気配線層毎に異なる導電材料で構成しても良い。
【００３２】
前記厚膜電気配線層の厚さは３〜５０マイクロメータを含み、かつ、前記第２の導電材料にはチタンあるいは銅あるいはチタンと銅の化合物を含ませる。
【００３３】
なお、前記した厚膜電気配線層の厚さは３マイクロメータを超える厚さであり、より具体的には、３〜５０マイクロメータの厚さである。ここに記載した「厚さ」は製造プロセス途中での厚さではなく、前記インターポーザが完成した段階での厚さを示している。周知のように、金属薄膜を生成した直後の厚さは、その後の熱処理プロセス、あるいは、エッチングプロセスなどで最終の厚さとは異なる場合がある。また、前記した第２の導電材料としては、チタン、チタン・銅、銅、銅化合物などの金属がある。また、銀ペースト、ナノ粒子状態の銀ペースト、銅粒子含有の錫銀ペーストといったペースト材料も利用可能である。さらに、これらの材料を積層した構造を前記厚膜電気配線層に採用しても良い。具体的には、ニッケルと銅の積層構造、クロームと銅の積層構造、タンタルと銅の積層構造、タングステンと銅の積層構造などがある。さらに、前記厚膜電気配線層が多層存在する場合には、全ての厚膜電気配線層を同一の導電材料で構成しても良く、厚膜電気配線層毎に異なる導電材料で構成しても良い。
【００３４】
なお、本段落では、前段落に記載した厚膜電気配線層について記載する。厚膜電気配線層を構成する前記第２の導電材料として、銅あるいは銅化合物を選定すると、比抵抗が小さいため、低抵抗の配線パターンを形成することが容易となる。より低抵抗を実現するためには、厚膜電気配線層の厚さを大きくすることも可能である。この結果、インターポーザ内部の配線抵抗を低減することが可能となり、多くの利点が生じる。例えば、インターポーザを介して前記集積回路素子へ大電流を供給する場合には、電源インピーダンスを大幅に低減することが可能であり、集積回路素子の動作による電源電圧の変動を抑えることが可能となる。また、この厚膜電気配線層を電磁気シールド板として利用することもできる。かかる場合においては、前記シールド板の電気抵抗が小さいほどシールド効果が大きくなる。これらは、高速化、大消費電力化が進む技術動向では特に大きな利点となる。
【００３５】
前記導電貫通穴形状の底部に接する位置にある前記第１の積層電気配線層を構成する薄膜電気配線層と、その下部に位置する他の少なくとも１つの薄膜電気配線層とを電気的に接続する少なくとも１つの層間接続電極を設ける。
【００３６】
なお、前記したインターポーザの製造プロセスで、貫通穴形状が形成された段階では、前記貫通穴形状の底部には、前記第１の積層電気配線層を含む前記絶縁層のみが露出することになる。例えば、貫通穴の内径が５０マイクロメータ、絶縁層の厚さが数ミクロンメータといった形状である。この結果、前記貫通穴形状の底部の機械的強度が低下し、以後の製造プロセスで前記貫通穴形状の底部が破壊される危険がある。この危険を低減させるために、例えば、前記貫通穴形状の底部に層間接続電極を配置して機械的強度を増大させ、前記半導体インターポーザの安定な製造を可能にすることが重要となる。
【００３７】
なお、前記したように、大電流による電流流路の発熱、前記回路素子での発熱などで、インターポーザの温度は上昇し、熱歪の発生が誘起される。前記貫通穴形状の底部に機械的強度を増大させる手段が講じられていない場合には、発生した熱歪は機械的耐力が小さい箇所、即ち、貫通穴底部に集中するため、インターポーザが動作中に、この部分で破損する危険性が増大する。この点からも、前記貫通穴形状の底部に機械的強度を増大させる手段を付加することが重要となる。
【００３８】
なお、前記機械的強度を増大させる手段として配置された前記層間接続電極は、前記第１の積層電気配線層内に形成された貫通電極（前記第１の積層電気配線層内部での配線機能の一部を分担している）と共通の製造プロセスで形成することができる。前記層間接続電極の形状、数、および配列形態などは前記貫通穴形状の底部の平面的な寸法や、所要される機械的強度に応じて任意に設定することが可能である。例えば、前記貫通穴形状の底部の周辺部に沿って複数の前記層間接続電極を配置したり、前記周辺部に沿ってリング状（ドーナツ状）に形成された前記層間接続電極を配置することは、機械的強度の増大に特に有効である。
【００３９】
前記導電貫通穴形状の底部位置であって、かつ、前記第１の積層電気配線層の表面に接する領域に、金属塊を配置する。
【００４０】
なお、前段落において、金属塊が配置された絶縁層の「表面」とは、前記インターポーザの裏面側の表面、即ち、前記貫通穴形状の底部の面とは相対する側の面である。前段落の構造を例示すると、インターポーザの第２主面側から、（１）厚さが３マイクロメータを超える厚膜電気配線層で構成され、第２の積層電気配線層を構成する該厚膜電気配線層、（２）前記厚膜電気配線層が堆積された貫通穴形状の底部、（３）貫通穴形状の底部の絶縁層（第１の積層電気配線層を含んでいても良い）、（４）補強機能を有する前記金属塊という構成である。
【００４１】
なお、前記貫通穴形状の底部の薄い絶縁膜に配置された金属塊は、前記半導体インターポーザと、第１主面側に搭載される前記回路素子とを機械的電気的に接続する金属塊（例えば、ボールグリッド）と兼用させることが可能である。また、前記金属塊には前記回路素子と接続せずに、単に前記機械的強度を増大させるためのダミーの金属塊が含まれていて良い。即ち、前記貫通穴形状には前記回路素子の電気接続端子とは対応していない貫通穴形状も含まれているが、このような場合には、この貫通穴形状の底部に位置する薄い絶縁膜にもダミーの金属塊を配置して前記機械的強度を増大させることができる。即ち、前記機械的強度の増大手段は、前記貫通穴形状を介して前記回路素子と電気接続されるか否かによらず、形成された全ての貫通穴形状に施すことが良い。
【００４２】
なお、本明細書では、半導体インターポーザと半導体インターポーザに搭載される回路素子などが全てシリコンなどからなる同一の半導体素材から製造されている場合が示されている。しかしながら、半導体インターポーザへ搭載する回路素子としてはシリコン以外の材料、例えば、化合物半導体などで構成されていても構わない。さらには、センサや発光デバイスやＭＥＭＳ（マイクロエレクトロメカニカルシステム）などの機能性部品を当該半導体インターポーザへ搭載しても良い。
【発明の効果】
【００４３】
本発明により、消費電力が大きい集積回路素子と電気回路素子とをインターポーザの表裏の両面に配置して実装密度の向上を図るとともに、従来技術では解決困難であった大電力化に伴う電源インピーダンスや放熱の課題を解決し、さらには、インターポーザの表裏面を接続する構造に機械的強度を増大させる手段を講じることにより、安定して製造できるインターポーザが実現できるようになった。
【００４４】
本発明の実施形態例として、インターポーザの裏面側（第１主面側）に大消費電力の集積回路素子（例えば、信号処理プロセッサ）を配置し、当該インターポーザの表面側（第２主面側）に当該集積回路素子へ電源を供給する電気回路素子（例えば、３．３ボルトの直流定電圧を供給する集積回路素子と、電源ライン安定化のためのコンデンサ）を配置する形態を想定する。前記集積回路素子での消費電力は製品により差はあるが、１０ワットレベルに達することもある。電源電圧を３．３ボルトとするならば、３アンペアもの大電流を供給する必要がある。前記した段落で詳細に記載したように、従来の半導体インターポーザで多用されてきたアルミニウム薄膜を用いた電気配線層では、配線パターンでの電圧降下が０．４５ボルト（電源電圧の１４パーセント）にも達する。集積回路素子での消費電流は時々刻々変化することが一般的であるから、電源電圧の大きな変動は集積回路素子の動作不安定や誤動作を誘起していた。さらに、当該配線パターンでの電力消費は１．４ワットにも達するので、配線パターンの温度上昇が配線の溶融断線を誘起する危険もあった。一方、アルミニウム薄膜の代りに銅厚膜を採用した場合には、配線パターンでの電圧降下は０．０３ボルト（電源電圧の１パーセント）に過ぎない。このため、集積回路素子での消費電流は時々刻々変化しても、電源電圧が最大で１パーセントしか変動しないことになり、当該集積回路素子の動作不安定や誤動作を回避できるようになった。また、配線パターンでの電力消費も０．１ワット以下となるので、発熱を抑制することができ、温度上昇による配線の溶融断線も回避できるようになった。
【００４５】
本段落では、大消費電力の集積回路素子の放熱について記載する。前記したように、信号処理プロセッサでは１０ワット程度の電力を消費するので、効率的な放熱対策を講じることは必須となる。本発明によれば、大消費電力の集積回路素子はインターポーザの第１主面（一般には下側）に配置されているため、集積回路素子の表面（すなわち、インターポーザへ実装した形態では最下面になる）をプリント基板などに接触させることにより放熱することが容易となった。特に、プリント基板内に金属層を配置した「メタルコア基板」などを採用すると大きな放熱効果を実現できる。また、前記した集積回路素子をベアチップ状態で前記インターポーザへ接続させるような、いわゆる「チップサイズパッケージ」とするならば、放熱効果の一層の増大を実現できる。
【００４６】
本段落では、製造プロセスの観点から記載する。前記したように半導体インターポーザの表面と裏面とは、導電性を付与された貫通穴形状と第２の積層電気配線層を構成している厚膜電気配線層で主面間接続される。前記半導体インターポーザを構成する半導体基板に貫通穴を開けた状態では、この貫通穴形状の底部は極度に薄いダイアフラム形状となる。このため、当該底部の機械的強度が低くなり、製造プロセス中に破壊されることが発生する。当該底部の「機械的強度を増大させる手段」を付与することにより破壊を防止し、安定して半導体インターポーザが製造できるようになった。
【００４７】
前段落に記載した「機械的強度を増大させる手段」は、前記した第１の積層電気配線層の形成に用いた層間接続電極（貫通電極）を流用することが可能であり、この層間接続電極の数、形状、配置などを適宜選択することにより、製造プロセスを構築することができた。また、「機械的強度を増大させる手段」として、前記貫通穴形状の底部に位置する薄い絶縁膜に金属塊を配置することも可能である。当該金属塊は、前記した集積回路素子との機械的電気的接続に使用する金属塊であっても良く、また、電気的接続機能を有していないダミー金属塊であっても良い。この金属塊が当該貫通穴形状底部の機械的強度を増大させるため、安定に半導体インターポーザを製造できるプロセスを構築することができた。かかる手段を付与することにより、機械的強度が低い貫通穴形状底部の強度を効果的に増大させることができた。
【図面の簡単な説明】
【００４８】
【図１】インターポーザを用いた半導体モジュールの構造断面図である。                        ＜実施例１＞
【図２−１】インターポーザの製造プロセスを示す図である。                        図２−２と図２−３とセットである。      ＜実施例２＞
【図２−２】インターポーザの製造プロセスを示す図である。
【図２−３】インターポーザの製造プロセスを示す図である。
【図３】インターポーザを用いた半導体モジュールの組立プロセスを示す図である。                        ＜実施例３＞
【図４】インターポーザを用いた半導体モジュールの構造断面図である。                        ＜実施例４＞
【図５】インターポーザを用いた半導体モジュールの構造断面図である。                        ＜実施例５＞
【図６−１】インターポーザ表面の配線パターンを示す図である。                        図６−２とセットである。        ＜実施例６＞
【図６−２】インターポーザ表面の配線パターンを示す図である。
【図７】インターポーザ表面での配線パターンを示す図である。  ＜実施例７＞
【図８】半導体モジュールの放熱を示す図である。  ＜実施例８＞
【図９】インターポーザを用いた半導体モジュールの構造断面図である。                        ＜実施例９＞
【図１０】インターポーザの機械的強度を増大させる構成を示す図である。                        （貫通穴部分の補強−１）    ＜実施例１０＞
【図１１】インターポーザの機械的強度を増大させる構成を示す図である。                        （貫通穴部分の補強−２）    ＜実施例１１＞
【図１２】図１１の実施例の製造プロセスを示す図である。                                （貫通穴底部の補強−２の製造プロセス−１）  ＜実施例１２＞
【図１３】図１２の実施例をウェーハレベルで行う場合の製造プロセス図である。                    （貫通穴底部の補強−２の製造プロセス−２）  ＜実施例１３＞
【図１４】図１２の実施例をウェーハレベルで行う場合の製造プロセス図である。                    （貫通穴底部の補強−２の製造プロセス−３）  ＜実施例１４＞
【図１５】縦方向に積層された集積回路素子をワイヤボンディング技術で配線する構          造図である。                  ＜従来例＞
【図１６】縦方向に積層された集積回路素子の端面で配線を行う構造図である。                        ＜従来例＞
【図１７】インターポーザの構造図である。  ＜従来例＞
【発明を実施するための形態】
【００４９】
以下、図面に示した本発明によるインターポーザを詳細に説明する。
【実施例１】
【００５０】
＜インターポーザを用いた半導体モジュール−１＞
図１は本発明の実施例１であり、インターポーザを用いた半導体モジュールの構成を示す図である。同図において、４０は半導体モジュール、４１は半導体インターポーザ、４２は４１の裏面（第１主面側であり、同図では下側になる）に配置され、ボールグリッド４３で４１に電気接続された集積回路などの回路素子である。４４は４１の表面（第２主面側であり、同図では上側になる）に配置され、金属細線（ボンディングワイヤ）４５で４１に電気接続されたトランジスタや電源ＩＣなどの回路素子である。前記４１、４２と４４から成る積層構造体はモジュール基板４６に接着層４７を介して固定され、ボンディングワイヤ４８で前記インターポーザとモジュール基板とが電気接続されている。当該モジュール基板４６はボールグリッドなどで構成された電気接続手段５０が設けられている。さらに、カバー４９で当該積層構造体は保護されている。
【００５１】
図１に示した実施例１では、積層構造体とモジュール基板４６は電気接続手段５０を介してプリント基板など（図示せず）に電気接続される。かかる構成においては、プリント基板からの信号や電源電圧などは５０を介してモジュール基板へ供給され、ボンディングワイヤ４８を介して半導体インターポーザ４１へ供給される。さらにこれらの信号や電源電圧などは、当該インターポーザの表面と裏面とに形成された電気配線層により、回路素子４４および４２まで供給されている。すなわち、前記積層構造体は、当該半導体インターポーザが接続されている外部回路と電気信号を入出力している。一例として、電源電圧の供給経路を挙げると、
プリント基板（図示せず）
→  モジュール基板
→  ボンディングワイヤ（４８）
→  インターポーザ表面の電気配線層
→  回路素子（４４）（前記した事例に対応させるならば、３．３ボルトの直流定          電圧を供給する集積回路素子）
→  インターポーザ表面の電気配線層
→  インターポーザ裏面の電気配線層
→  回路素子（４２）（前記した事例に対応させるならば、信号処理プロセッサ）
となる。
【００５２】
図１に示した実施例１では、集積回路素子４２は大消費電力であることを想定している。かかる状態では、前段落で示した電源電圧の供給経路を「太く」かつ「短く」することが好ましい。例えば、
（１）ボンディングワイヤ（４８）に太い金属線を採用したり、あるいは、複数のボ
ンディングワイヤを並列的に配置する。
（２）インターポーザ表面の電気配線層のうち、電源供給経路に位置する配線層のパ
ターンの幅を広く、かつ、長さを短くする。また、当該電気配線層の導体厚さ
を大きくする。
（３）電気回路素子（４４）の位置を、集積回路素子（４２）の電源端子の位置に近
接させる。
などが設計段階で考慮されるべきである。
【００５３】
図１に示した実施例１では、集積回路素子４２の下面（図面上での下側面）はモジュール基板４６に接着材４７で固定されている。この接着材は前記半導体モジュール（４１、４２、４４などから成る）を機械的に固定するだけではなく、当該４２で発生する発熱を当該４６側へ放熱させる機能をも併せ有している。図１では省略されているが、モジュール基板内に金属などの熱伝導体を埋め込む（メタルコアプリント基板のような構成である）ことにより、放熱効果を高めることも可能となる。
【００５４】
なお、図１に示した実施例１では、前記積層構造体をモジュール基板に接続し、さらに、当該モジュール基板をプリント基板（図示せず）に接続することが示されている。しかしながら、本実施例の変形として、当該モジュール基板を使用することなく、当該積層構造体を直接プリント基板へ接続しても良い。かかる構成では、前記集積回路素子で発生した発熱を、当該モジュール基板を介することなく、直接プリント基板へ伝達できる。この結果、当該モジュール基板の熱抵抗や温度降下がなくなるため、当該プリント基板の温度（望むらくは室温と同一）と集積回路素子との温度差を小さくでき、結果としてより効率的にプリント基板側へ放熱させることができる。
【実施例２】
【００５５】
＜インターポーザの製造プロセス＞
図２−１から図２−３は本発明の実施例２であり、インターポーザの製造プロセスを詳細に示す図である。図２−１の（ａ）において、６０はシリコンなどで構成された半導体基板、６１は６０の裏面（第１主面側であり、図では下側の面）に形成された第１の積層電気配線層であり、酸化シリコンなどの絶縁層と当該絶縁層内に形成された薄膜電気配線層（６２）などで構成されている。当該６２は第１の導電材料で構成されており、具体的にはアルミニウム薄膜などの導電材料で構成されている。図２−１の（ａ）では、当該第１の積層電気配線層が２層配線層の構成となっており、当該２層の間には層間接続電極（いわゆる貫通電極）が配置されるのが一般的であり、当該２層間の信号授受を行っている。前記６１と６２は周知の手法により形成される。より具体的に記載するならば、絶縁層形成→薄膜電気配線層（１層目）形成→絶縁層（層間絶縁）形成→薄膜電気配線層（２層目）形成→絶縁層（表面カバー）形成といった手順で形成される。
【００５６】
本段落では、前段落に記載した「第１の積層電気配線層」について詳述する。図では２層の配線層を例示しているが、配線の層数はこれに限らず、単層、３層以上の多層などであっても良い。また、第１の積層電気配線層を構成する薄膜電気配線層（６２）の厚さは５マイクロメータを超えない厚さであり、例えば、０．４〜２マイクロメータの厚さである。さらに、当該配線層の材料については、アルミニウムなどの金属材料、多結晶シリコンなどの半導体材料などが代表的であるが、これに限らない。例えば、銅、タングステン、チタン、金、ニッケル、単結晶シリコン、半導体化合物などであっても良い。さらに、配線層毎に別の材料を適用しても良い。例えば、半導体基板６０に隣接する配線層には多結晶シリコン、６０から離れた位置の配線層には金属材料といった組合せがある。
【００５７】
図２−１の（ｂ）において、６３はエッチングなどの手法により絶縁層表面に形成された開口である。当該開口は前記第１の積層電気配線層に対応して設けられている。より詳細には、前記２層の薄膜電気配線層のうち、前記半導体基板から最も離れた場所に位置する薄膜電気配線層を覆っている絶縁層に開口が設けられ、該薄膜電気配線層の一部が露出される。次に、前記開口に、周知の技術でニッケル・金の２層膜６４を形成して開口の保護膜とする。ニッケル・金の２層膜の形成方法の一例としては、ニッケルを無電解メッキなどで形成し、続いて、無電解メッキで金の層を形成することが挙げられる。後述するように、当該２層膜は、半田を主成分とする金属層を配置する際のバリア層としても機能する。
【００５８】
図２−１の（ｃ）は、同図（ｂ）に示した構造体を表面側（図では上側の面）から研磨などの手法により前記半導体基板の厚さを薄くした状態が示されている。当該プロセスはバックグライディング（Ｂａｃｋ  Ｇｒｉｎｄｉｎｇ、「裏面研磨」とも称される）と呼ばれ、機械的研磨、化学的研磨、あるいはこれらを組合せた研磨などの手法により、前記半導体基板の厚さが１００マイクロメータ程度になるまで薄板加工される。同図において、６５は薄く加工された前記半導体基板である。
【００５９】
図２−２の（ｄ）において、６６は前記半導体基板６５の表面側（第２主面側）から形成された貫通穴形状であり、側壁部と底部とから構成されている。当該貫通穴形状の底部は、前記半導体基板の裏面側に形成されている第１の積層電気配線層に到達するように加工プロセスが選定される。当該貫通穴は「スルーシリコンビア（ＴＳＶ）」とも呼ばれており、異方性乾式エッチングを含む手法で形成される。もちろん、他のエッチング手法、例えば、化学反応による湿式エッチングや、等方性の乾式エッチングなどを使用しても良い。また、前記貫通穴形状の形成では、１．前記半導体基板部分の穴開け加工プロセスと、２．前記第１の電気配線層に前記貫通穴の底部が到達するような加工プロセス（絶縁層のエッチング）の２段階プロセスを採用しても良い。
【００６０】
図２−２の（ｅ）において、６７は前記半導体基板の表面側から堆積された酸化膜などの絶縁層である。当該６７は前記貫通穴形状の内部の側壁部分にのみ形成されるのが好ましい。しかしながら、前記貫通穴形状の底部にも６７が堆積する場合には、イオンエッチングなどの手法により、当該底部の絶縁層のみを除去する必要がある。
【００６１】
図２−２の（ｆ）において、６８は前記半導体基板の表面側に形成された第２の積層電気配線層である。同図では、当該第２の電気配線層が１層構造である場合が例示されているが、多層構造であっても良い。多層構造である場合には、例えば、前記した第１の積層電気配線層と同様なプロセスで多層構造を形成し、その上部に前記した６８を堆積させることで実現できる。当該第２の積層電気配線層は第２の導電材料、例えば、銅などから形成される厚膜電気配線層（図では６８に相当）を含んでいる。当該厚膜電気配線層の製造をより具体的に記すと、前記半導体基板の表面側の全面にわたってチタン薄膜と銅薄膜を堆積し、その上にメッキなどの手法により厚い銅膜が形成される。当該厚膜電気配線層の厚さは３マイクロメータを超えた値であり、例えば、３〜５０マイクロメータである。続いて、周知の手法により、当該厚膜電気配線層がパターニングされる。前記半導体基板には貫通穴形状６６が形成されているので、前記第２の導電材料の堆積により、前記貫通穴の内部まで第２の導電材料が入り込み、前記第１の積層電気配線層を構成する薄膜電気配線層と電気的に接続されることになる。すなわち、かかる電気的な接続が「主面間接続」である。なお、前記貫通穴の内部へ前記第２の導電材料が入り込む形態については、「貫通穴が第２の導電材料で完全に充填される」ことに限らない。少なくとも、前記第１の積層電気配線層と電気接続されていることが条件である。この一例としては、前記貫通穴の底部と側壁部に前記第２の導電材料が付着していて、前記貫通穴の中央部（中心部）に空洞ができていても良い。次に、前記した銅などの堆積に続いて、周知のパターニング技術で、前記厚膜電気配線層のパターンが作成される。
【００６２】
図２−２の（ｆ）では、厚膜電気配線層６８が、第１の積層配線層を構成する特定の薄膜電気配線層に電気接続する事例が示されている。すなわち、図面上では、第１の積層電気配線層を構成する上側の配線層（半導体基板に近い配線層）に接続されている。しかしながら、当該電気接続は、特定の単一の配線層だけに接続されている必要はない。例えば、６８が、ある場所では前記上側の配線層に接続され、別の場所では図面上で下側の配線層に接続されていても良い。具体例としては、後記するように、厚膜電気配線層６８が大電流供給用である場合には、前記下側の配線層（図では下方の最表面に位置する配線層）に６８が接続されていることが好ましい。
【００６３】
図２−３の（ｇ）において、６９は樹脂などで構成された表面保護層である。当該保護層は、パターニングされた前記厚膜電気配線層の上部を樹脂などで被覆し、続いて、前記樹脂層をパターニングすることにより作成される。なお、スクリーン印刷などを含む手法を用いて、前記樹脂の被覆と当該樹脂のパターニングを同時に行っても良い。このパターニングの結果、前記厚膜電気配線層の領域の一部が露出する（開口が形成される）。図２−２の（ｇ）の７０が当該の開口である。また、前述したように、前記貫通穴形状の中央部に空洞ができている場合には、前記樹脂は空洞内にまで入り込む。当該樹脂の粘度、塗布条件、熱処理条件などを選定することにより、当該貫通穴形状の内部を当該樹脂で完全に充填し、かつ、当該樹脂の表面を平坦形状にすることができる。
【００６４】
図２−３の（ｈ）において、７１は、前記開口７０の領域に形成されたニッケル・金などの２層膜である。当該の２層膜の形成方法の一例としては、ニッケルを無電解メッキなどで形成し、続いて、無電解メッキで金の層を形成することが挙げられる。後述するように、当該２層膜は、金あるいはアルミニウムなどの金属細線でワイヤボンディングする時などにおいて、当該金属細線に対するバリア層として機能する。
【００６５】
図２−３の（ｉ）において、７２は半球状の金属塊である。当該金属塊は、前記したニッケル・金などの２層膜６４（図２−１の（ｂ））の表面（図では下側の面）に配置されている。当該７２はクリーム半田、望むらくは鉛フリーのクリーム半田から作成され、ボールグリッドアレイ接続での電気接点となる。当該金属塊は、周知のスクリーン印刷などの手法で形成されてから、高温雰囲気中で溶融され半球状の形状に加工されている。
【００６６】
以上が、本発明の実施例２におけるインターポーザの製造プロセスである。前段落までの説明では、当該製造プロセスの一例を示したに過ぎず、多くの変形プロセスが存在する。例えば、図２−１から図２−３で示した構造体をウェーハ状態で複数個作成し、最後に当該構造体に個片化（スクライブと呼ばれる）しても良い。また、使用する材料を代えたり、製造プロセスの順序を入れ替えたり、物理的寸法を変化させることにより、インターポーザに対する要求仕様を満足させ、かつ、製造容易性や信頼性を確保することは、当該分野の技術者にとって容易に実施できることであり、かつ、設計要因であると言える。
【実施例３】
【００６７】
＜インターポーザを用いた半導体モジュールの組立プロセス＞
図３は本発明の実施例３であり、インターポーザを用いた半導体モジュールの組立プロセスを示す図である。同図において、図１と同一番号は同一構成要素を示している。同図（ａ）は、図２−１の（ａ）から図２−３の（ｉ）を用いて詳述した製造プロセスで作成された半導体インターポーザであり、説明の便宜上、上下が反転した状態で図示されている。当該半導体インターポーザの上面（図面での上面）に前記集積回路素子４２が配置され、ボールグリッド４３を介して電気接続されている（図３（ｂ）に示す）。８０はアンダーフィルとも称される接着層であり、当該４２と４１とを物理的に一体化する機能がある。通常、エポキシ系樹脂が使用され、フィラーなどを混入することにより、膨張係数が４１（あるいは４２）の膨張係数と合致するように設定されている。当該アンダーフィルの充填は、４１と４２が熱的に一体化されるよう、即ち、空気がボイドとしてアンダーフィル内に存在しないよう、真空中で充填することが好ましいが、必ずしもこの限りではない。
【００６８】
本段落では集積回路素子４２について記載する。前記したように、当該４２はボールグリッドアレイ（ＢＧＡ）で機械的、電気的に接続されているが、当該４２の形状（パッケージ形状）については特段に限定されることはない。例えば、プラスチックパッケージのＢＧＡ、セラミックパッケージのＢＧＡ、さらには、チップサイズパッケージとも称されているベアチップ状態でＢＧＡを配列した形状などであって良い。
【００６９】
本段落では４１と４２の接続プロセスについて記載する。図３では、個片化されている４１の上部に４２を搭載している場合が例示されている。しかし、当該４１が個片化される前の状態、即ち、ウェーハ状態で、個々の４１の上部に個々の４２を搭載してから、個片化しても良い。かかるプロセスは、チップ・オン・ウェーハとも呼ばれており、大量生産に適したプロセスである。
【００７０】
図３（ｃ）はモジュール基板４６への搭載を説明する図である。同図では、一体化された４１と４２から成る構造体が、図６（ｂ）とは上下逆転した状態で示されている。前記集積回路素子４２は、半導体インターポーザに電気接続された面とは逆の面（図３（ｃ）では下側の面）が当該モジュール基板４６上に配置され、接着層８１で当該モジュール基板４６に「固定」される。ここで記載した「固定」とは、電気的な接続ではなく、機械的な接続の意味である。即ち、以後の組立プロセスで、４２（と４１）が４６から遊離することを防止するのが目的である。ただし、前記集積回路素子４２が大消費電力で発熱量が大きい場合には、接着層８１を介して、モジュール基板４６側へ熱を放散させる場合がある。かかる放熱効果を期待する場合には、接着層８１に熱伝導率が大きいシリコーングリースなどを採用し、さらに、空気のボイドが発生しないような留意が重要となる。
【００７１】
図３（ｄ）には、半導体インターポーザの上面に回路素子４４が搭載された図が示されている。当該４４は電気的に絶縁する必要があるため、パターニングされ、樹脂などで構成された表面保護層６９の表面に搭載される。また、以後の組立プロセスで４４が移動したり遊離したりしないために、接着材などで固定されていることが望ましい。
【００７２】
図３（ｅ）には、インターポーザと回路素子（４２と４４）から成る積層構造体がワイヤボンディング接続などで電気接続されることが示されている。即ち、当該回路素子４４と当該インターポーザとの電気接続にはボンディングワイヤ４５が、当該インターポーザと当該モジュール基板との電気接続にはボンディングワイヤ４８が使用されている。なお、当該回路素子の電気接続には、同図で例示したワイヤボンディング接続ではなく、他の接続方法、例えば、ボールグリッドアレイ接続を採用しても構わない。
【００７３】
図３（ｆ）では、半田ボールなどを用いた電気接続手段５０が設けられ、また、半導体モジュール全体を保護するためのカバー４９が設けられている。なお、カバー４９の内部には樹脂を充填し、ボンディングワイヤの耐振動性能を向上させたり、放熱効果を高めても良い。この樹脂による放熱は前記した接着層８１による放熱と併せて、半導体モジュールの動作温度を低く抑える効果がある。以上のプロセスで当該半導体モジュールの組立が完成する。
【００７４】
図３では、インターポーザ４１と集積回路素子４２を「モジュール基板」へ搭載する場合が示された。しかし、当該モジュール基板を使用せずに、インターポーザと集積回路素子とが一体化された積層構造体（この場合は当該積層構造体が「半導体モジュール」となる）を、プリント基板へ直接固定し、ワイヤボンディング接続などで電気接続しても良い。
【実施例４】
【００７５】
＜インターポーザを用いた半導体モジュール−２＞
図４は本発明の実施例４であり、インターポーザを用いた半導体モジュールの構成を示す図である。同図において、図１と同一番号は同一構成要素を示しているが、図１に示したカバー４９は省略されている。同図において、９０は本実施例での半導体モジュール、９１は半導体インターポーザ４１の第２主面側に配置された集積回路素子あるいは電気回路素子であり、９２はコンデンサあるいは抵抗などの電気回路素子である。本実施例においては、当該９１と９２とが、それぞれ、４３と類似のボールグリッドを用いて当該第２主面で当該半導体インターポーザに電気接続されている。
【００７６】
なお、特に、９２がコンデンサあるいは抵抗などの受動回路素子である場合には、ボールグリッド接続には限定されない。例えば、半田リフロー接続を用いても良い。かかる半田リフロー接続では、いわゆる「チップ部品」と称される部品が多用されており、本実施例に適用することは可能である。また、当該チップ部品の外寸には種々の規格があるが、いずれの場合にも、接着材などの樹脂で前記第２の電気配線層に一時的に仮止めされてから、高温雰囲気中で半田を再溶融（リフロー）することにより、電気接続が実現される。
【実施例５】
【００７７】
＜インターポーザを用いた半導体モジュール−３＞
図５は本発明の実施例５であり、インターポーザを用いた半導体モジュールの構成を示す図である。同図において、図１と同一番号は同一構成要素を示しているが、図１に示したカバー４９は省略されている。同図において、１００は本実施例での半導体モジュール、１０１は半導体インターポーザ４１の第２主面側に配置された集積回路素子である。本実施例においては、半導体インターポーザ４１の下面（第１主面）に第１の集積回路素子４２が、当該４１の上面（第２主面）に第２の集積回路素子１０１が搭載されていることに特徴がある。当該２つの集積回路素子はボールグリッド４３と１０２でそれぞれの主面に電気接続されている。１０５と１０６は当該半導体インターポーザ４１の上面からモジュール基板４６へ電気接続するためのボンディングワイヤである。同図に概念的に示されているように、当該モジュール基板４６と当該集積回路素子４２とはボンディングワイヤ１０５を介して電気接続されており、一方、当該モジュール基板４６と当該集積回路素子１０１とはボンディングワイヤ１０５と１０６を介して電気接続されている。即ち、当該半導体インターポーザに設けられた第１の積層電気配線層と、第２の積層電気配線層と、これらの積層電気配線層間を相互に接続する貫通穴を介した電気配線を適宜設計することにより、
（１）モジュール基板と集積回路素子４２のみとの電気接続
（２）モジュール基板と集積回路素子１０１のみとの電気接続
（３）モジュール基板と集積回路素子４２と１０１の両者との電気接続
をそれぞれ独立に実現することが可能である。より具体的に一例を記述するならば、（１）と（２）はそれぞれの集積回路素子への固有な信号伝達、（３）は２つの集積回路素子への共通な信号伝達（例えば、電源供給、接地、アドレスなど）に対応している。
【００７８】
実施例５に示したような構成では、半導体モジュールを構成する主要な要素である半導体インターポーザ（４１）と、集積回路素子（４２と１０１）は全てシリコンなどからなる同一の半導体素材から製造されている。このため、これらの主要要素の熱膨張係数は同一であり、集積回路素子での消費電力が大きくなって動作温度が上昇しても、膨張歪により接続信頼性の低下や、剥離などのモジュール破損を低減することができる。しかしながら、半導体インターポーザへ搭載する回路素子としてはシリコン以外の材料、例えば、化合物半導体などで構成されていても構わない。さらには、センサや発光デバイスやＭＥＭＳ（マイクロエレクトロメカニカルシステム）などの機能性部品を当該半導体インターポーザへ搭載しても良い。なお、シリコン以外の材料からなる回路素子などを搭載する場合には、発熱による熱膨張の効果を考慮して製造プロセス、前記半導体モジュールの構造などを設計することが必要となる。
【実施例６】
【００７９】
＜インターポーザ表面での配線パターン−１＞
図６−１と図６−２は本発明の実施例６である。図６−１の（ａ）は半導体インターポーザの断面図であり、図２−３の（ｉ）と同一図面である。図６−１の（ｂ）は半導体インターポーザの第２主面側（図６−１の（ａ）では上側）に設けられた、前記第２の積層電気配線層を構成する厚膜電気配線層のパターンを例示する図である。なお、本実施例においては、前記第２の電気配線層の最上層に当該厚膜電気配線層が配置している場合が示されている。図において、１１０から１１３は前記厚膜電気配線層の配線パターンであり、１１７は当該厚膜電気配線層が無い領域、即ち、半導体基板６５面の絶縁層６７が見える領域である。なお、図６−１の（ｂ）では、表面保護層６９は簡略化のため示されていない。
【００８０】
図６−１の（ｂ）では、大電流を流す場合の当該配線パターンが例示されている。同図において、１１０はワイヤボンディングするための領域であり、例えば、２００マイクロメータ四方といった比較的大きな面積であるが、信号伝達用の当該配線パターン１１１及び１１３は幅が２０マイクロメータ程度と狭くなっている。これに対して、１１２は大電流を流すために、例えば数１００マイクロメータ程度の極度に幅が広いパターンとして設計されている。一例と挙げるならば、当該幅広のパターンは、半導体インターポーザを用いた当該半導体モジュールの外部からの電源供給経路、半導体モジュール内部での電圧変換回路、電圧安定化回路の経路や接地経路などに利用される。
【００８１】
本段落では、前記した、第１の積層電気配線層６１を構成する薄膜電気配線層６２と、第２の積層電気配線層を構成する厚膜電気配線層６８との接続状態（主面間接続に相当）について記載する。図６−１の（ａ）では、６１の上側の配線層に６８が接続される事例が示されている。図６−１の（ｂ）に例示した配線パターンは大電流を流す場合であり、かかる場合においては、６１を構成する下側の配線層へ６８を直接接続する状態が好ましい。この例を図６−１の（ｃ）に示す。同図において、１１６の円形部分が当該接続状態を示している。この接続状態では、大電流は、第１の積層配線層に設けられた層間接続電極（貫通電極）を経由せず、７２の金属塊へ直接流れるため、大電流に起因する発熱や電圧降下の影響を低減することができ、好ましい実施例と言える。
【００８２】
図６−２の（ｄ）では、電磁シールドを強化する場合の当該配線パターンが示されている。同において、１１４はワイヤボンディングするための領域であり、例えば、２００マイクロメータ四方といった比較的大きな面積であるが、信号伝達用の当該配線パターン１１５は幅が２０マイクロメータ程度と狭くなっている。図６−２の（ｄ）では、当該配線パターンが存在しない領域には、シールド面１１９として、前記第２の電気配線層が配置されている。また、前記配線パターンと当該シールド面１１９とは「配線層が無い領域（１１８）」で絶縁されている。図６−２の（ｄ）に例示したように、配線パターン以外の領域を「ベタアース」的に導電層で覆うことにより、シールド効果を強化することが可能となる。
【００８３】
図６−１の（ｂ）と図６−２の（ｄ）では、大電流を流す場合とシールド効果強化の場合が示されている。これらの事例は排他的ではなく、両者を合わせた形態もあり得る。例えば、単一の半導体インターポーザであって、一部には「大電流対応の太いパターン」が配置され、一部には「シールド効果対応のパターン」が配置されている形態である。このように、配線パターンは、当該半導体モジュールへ要求される機能や仕様などによって適宜設計されていて良い。
【実施例７】
【００８４】
＜インターポーザ表面での配線パターン−２＞
図７は本発明の実施例７であり、半導体インターポーザにおける前記主面間接続手段を説明する図である。同図（ａ）と（ｂ）において、図６−１および図６−２と同一番号は同一構成要素を示している。同図（ａ）では、信号伝達用の配線パターン１１１での貫通穴形状が１２０で、大電流用の配線パターン１１２での貫通穴形状が１２１で、それぞれ示されている。すなわち、当該１２０と１２１が主面間接続手段の構成要素である。図では、１２０と１２１は貫通穴形状の面積が異なっており、インターポーザの厚さ方向に流せる電流の許容値が異なっている。即ち、１２１の方が、前記第１の積層電気配線層と第２の積層電気配線層との間で流せる電流値が多い。一方、同図（ｂ）では、面積が大きい貫通穴１２１の代替として、面積が小さい貫通穴形状（１２２）が多数（同図では９個）配置されている。すなわち、前記主面間接続手段が１個以上の導電貫通穴形状から成る「束」で構成されている。当該１２２での流せる電流許容値は小さいが、並列的に配置された多数の貫通穴形状で大きな電流許容値を達成している。なお、前記１２１と１２２における、前記第１の電気配線層と前記第２の電気配線層との接続状態は、図６−１の（ｃ）の１１６で例示したような構造で実現されていることが好ましいが、必ずしもこの限りではない。
【００８５】
図７ではインターポーザの厚さ方向に配置された貫通穴形状の大きさについて記載した。前記したように、貫通穴形状は周知の半導体プロセスで作成されるが、一般に、半導体プロセスでは「加工対象の面積によって最適なプロセス条件が異なる」ことが知られている。本実施例での貫通穴形状の加工について記すならば、大面積の貫通穴形状１２１と小面積の貫通穴形状１２０及び１２２とでは加工条件が異なることになる。例えば、乾式エッチングでの雰囲気条件や時間によって、「大きい貫通穴の加工が完了した時点では、小さい貫通穴は未貫通」であったり、「小さい貫通穴の加工が完了するまで時間をかけると、大きい貫通穴の内径が大きくなったり、底部にくびれが発生」したりすることが知られている。このため、「同一サイズの貫通穴形状」を「必要に応じて多数配列して「束」を形成」することが、製造技術上有利となる。即ち、本実施例では、同一サイズの貫通穴形状を多数配列することにより、流れる許容電流値を制御することに特徴がある。
【実施例８】
【００８６】
＜半導体モジュールの放熱−１＞
図８は本発明の実施例８であり、前記した半導体モジュールの放熱を説明する図である。同図において、図１と同一番号は同一構成要素を示している。同図（ａ）において、１３０は熱伝導材であり、前記接着層４７は当該１３０の表面（図では上側）に配置されている。集積回路素子４２で発生した熱は、当該１３０を介してモジュール基板側へ放熱される。１３０の熱伝導材は電気絶縁性を有していることが好ましいがこの限りではない。電気絶縁性を有している熱伝導材の例としてはマイカ（雲母）やマイラーなどの薄板がある。また、同図の１３１は「サーマルビア」とも称される放熱路であり、必ずしも電気信号を伝達する機能を有しているとは限らない。かかる放熱路は、４２で発生した熱をより効果的にモジュール基板側へ放熱させる機能を有している。当該放熱路は、４２の底面に対応して任意に設置することができ、放熱効果を大きくするためには可能な限り多数個設置することが好ましい。
【００８７】
図８（ｂ）は、前記熱伝導材やサーマルビアなどを使用せず、代替として、メタルコア基板をモジュール基板４６の素材として使用した事例が示されている。当該メタルコア基板は、プリント基板の一種であり、金属層１３２が内蔵されていて、放熱効果を得るものである。かかる構成においては、図８（ａ）での熱伝導材１３０やサーマルビア１３１は必ずしも必要ではないが、１３０および１３１を併用して一層の放熱効果を実現することも可能である。
【００８８】
図８に示した実施例８では、集積回路素子がセラミックやプラスチック材料からなるパッケージに実装されていることを想定している。しかしながら、放熱効果を一層増大させるために、当該集積回路素子をベアチップ状態でボールグリッドアレイを配列させた、いわゆる「チップサイズパッケージ」としても良い。かかる構成では、一般に熱伝導性が劣るパッケージ材料を使用していないので、発熱源である当該集積回路素子から基板モジュールへ直接放熱でき、熱抵抗を低減できる。また、図８では、モジュール基板４６を用いて、プリント基板（図示せず）に搭載する事例が示されているが、これに限らない。例えば、モジュール基板４６の代りに、プリント基板そのものに、集積回路素子４２と半導体インターポーザ４１と電気回路素子４４とで構成された積層構造体を、ワイヤボンディングなどで接続することが挙げられる。
【実施例９】
【００８９】
＜インターポーザを用いた半導体モジュール−４＞
図９は本発明の実施例９であり、半導体インターポーザを用いた半導体モジュールの構造断面図である。同図において、図１と同一番号は同一構成要素を示している。なお、同図では、前記したカバー４９は省略されている。同図において、１５０は半導体インターポーザであり、その第２主面側（図では上方）にテーパ状の窪み１５１が形成されていることが特徴になっている。かかるテーパ状の窪みは、例えば、湿式の異方性エッチングなどで容易に形成可能である。前記した第２の積層電気配線層は、当該１５０の最頂部、テーパ部、窪み部に沿って形成されている。当該窪みには、回路素子１５２が配置され、当該第２の積層電気配線層に電気的に接続されている。なお、当該回路素子１５２は、集積回路素子であっても良く、さらには、センサ機能を有していても良い。本実施例では、当該回路素子を窪み内に搭載されているため、インターポーザ１５０の最頂部にガラスや金属などの平板を積層し、当該回路素子を密封することも可能である。かかる構成は、ＭＥＭＳなどの機能性部品を実装する際に、外界から隔離する必要が要求される場合には特に有効となる。
【００９０】
上記したように、本発明では、大電流の供給を可能とする半導体インターポーザが提供されている。しかしながら、上記した実施例では、新たな課題が発生している。すなわち、貫通穴形状底部の機械的強度が小さいことであり、製造プロセスの途中で当該インターポーザが破損し、歩留まり低下を誘起することである。また、前記したように、大電流による電流流路の発熱、前記回路素子での発熱などで、インターポーザの温度は上昇し、熱歪の発生が誘起される。前記貫通穴形状の底部に機械的強度を増大させる手段が講じられていない場合には、発生した熱歪は機械的耐力が小さい箇所、即ち、貫通穴形状の底部に集中するため、インターポーザが動作中に、この部分で破損する危険性も増大する。この点からも、前記貫通穴形状の底部に機械的強度を増大させる手段を付加することが重要となる。以下に、この新たな課題を解決する実施例を詳述する。
【実施例１０】
【００９１】
＜貫通穴底部の補強−１＞
図１０は本発明の実施例１０であり、半導体インターポーザの貫通穴形状底部の機械的強度を増大させる手段が示されている。同図の（ａ）は図２−３の（ｉ）に示した構造の一部を示しており、図２−１から図２−３と同一番号は同一構成要素を示している。同図（ａ）において、１６１は貫通穴形状の位置を示し、１６２と１６３は１６１近傍の寸法を示している。また、１６４は１６１の底部を示している。本発明は、６２の第１の積層電気配線層と、６８の第２の積層電気配線層が異なる素材、プロセス、技術で作成されていることに特徴がある。一例を挙げると、１６２の寸法としては直径５０マイクロメータ以上が設計基準となっている。なお、参考までに一例を記すと、６２の第１の積層電気配線層での層間接続電極（貫通電極）のサイズは直径０．５マイクロメータ以上が設計基準となっている。即ち、第１と第２の積層電気配線層では、パターンサイズが２桁異なっている。また、１６３の寸法（６２が含まれる絶縁層の厚さ）は半導体プロセスで作成されるため、大きくても数マイクロメータである。これらの数値を参照すると、１６４部分の形状は直径５０マイクロメータ以上、厚さ数マイクロメータのダイアフラム構造の薄い絶縁膜となっており、１６４部分の機械的強度は極度に弱いことになる。このため、図２−２の（ｄ）で示した貫通穴形状６６が形成された以後のプロセスでは、細心の注意を払ってハンドリングすることが必須である。なお、１６１の部分に第２の電気配線層６８や、表面保護層６９が形成された段階では、当該機械的強度は増大する。
【００９２】
本実施例１０では、前記した機械的強度を増大させるための手段の一例を提供しており、その一例が図１０（ｂ）に示されている。同図（ｂ）において、１６５は第１の積層電気配線層を形成する複数層の薄膜電気配線層間を相互に（図では上下方向に）接続している層間接続電極（貫通電極）である。すなわち、同図（ｂ）では、前記導電貫通穴形状の底部に接する位置にある前記第１の積層電気配線層を構成する薄膜電気配線層と、その下部に位置する他の薄膜電気配線層とを電気的に接続する少なくとも１つの層間接続電極が設けられている。この層間接続電極は金属材料で構成されているので、１６４部分の強度を増大させることが可能となる。なお、本実施例では、当該１６５は必ずしも電気的接続手段ではなく、機械的な強度を高める手段として採用されており、電気的接続に利用される層間接続電極（貫通電極）と同一プロセスで製造することが可能である。同図（ｃ）から（ｆ）は、１６２部分を上側から見た平面図であり、１６１の周辺壁や層間接続電極１６５の位置などが概念的に示されている。これらの図において、１６６は１６１の周辺壁に対応する位置を示しており、１６７は前記層間接続電極である。なお、厳密に記すと、１６６は１６２とは必ずしも同一ではなく、当該１６７との相互の位置関係を示しているに過ぎない。同図（ｃ）から（ｅ）は１６６が円形（すなわち、１６１の平面形状が円形）の場合であり、同図（ｆ）は１６６が四角形の場合である。同図（ｃ）では、１６６の内部に５個の１６７が配置されている。すなわち、１６１の底部が５個の層間接続電極で機械的強度が補強されていることに対応している。もちろん、例示した「５個」はあくまでも一例に過ぎず、その個数およびそれらの配置は任意に設定可能である。同図（ｄ）では、複数の前記層間接続電極のうちの特定の層間接続電極１６８が、１６６の円周上に配置されている。かかる構成では、１６１の底部の周辺（すなわち、前記した１６４の前記ダイアフラムの周辺部）に当該層間接続電極が配置されることになり、機械的強度の増大に有効である。当該ダイアフラムに一様な力が印加された場合には、その周辺部に応力が集中することが知られているため、この周辺部に補強構造を設けることは効果が大きいと言える。図（ｃ）では、１６６の円周に沿って、リング状（ドーナツ状）の前記層間接続電極１６９が形成されている場合が示されている。この場合でも、前記した１６４の薄板状の周辺部に金属の層間接続電極が連続的、かつ、リング状に配置されているので、機械的強度の増大に有効である。同図（ｆ）では、正方形を含む四角形１６６の内側に、正方形を含む四角形の層間接続電極１６７が配置されている。同図（ｆ）においても、１６６の四辺上に１６７を配置（同図（ｄ）と類似）したり、四角いドーナツ状の層間接続電極を配置（同図（ｅ）と類似）することは可能である。
【００９３】
前段落までに記載したように、本実施例１０においては、貫通穴形状底部の薄い絶縁膜の機械的強度を増大させる手段が、前記第１の積層電気配線層内部に配置された金属層で実現されており、貫通穴部分の補強を達成することに特徴がある。説明では、２層配線構造について記載したが、より多い層数の配線構造でも実施可能である。かかる補強手段により、図２−２の（ｄ）で示した貫通穴形状６６が形成された以後のプロセスでも、当該部分が破壊される危険が減少し、製造プロセス上多大な利点が発生することになる。
【実施例１１】
【００９４】
＜貫通穴底部の補強−２＞
図１１は本発明の実施例１１であり、半導体インターポーザの貫通穴形状部分の機械的強度を増大させる第２の手段が示されている。同図において、図２−１から図２−３と同一番号は同一構成要素を示している。本実施例では、前記導電貫通穴形状底部の薄い絶縁膜を、当該貫通穴の反対側から金属塊で補強することに特徴がある。すなわち、前記導電貫通穴形状の底部位置であって、かつ、前記第１の積層電気配線層の表面に接する領域に、金属塊が配置されていることに特徴がある。
【００９５】
図１１（ａ）は、本発明における第１の積層電気配線層と第２の積層電気配線層との接続を示す図である。この接続の状態は、同図（ａ）に示すように、下記の３つの場合がある。
１）貫通穴形状の直下に金属塊が存在する場合（１８０の領域）
２）貫通穴形状が存在しない場所に金属塊が存在する場合（１８１の領域）
３）貫通穴形状の直下に金属塊が存在しない場合（１８２の領域）
１）の場合には、金属塊７２が存在するので、貫通穴形状の底部の機械的強度は増大している。２）の場合には、半導体基板６５があるので、前記した機械的強度を増大させる必要はない。３）の場合には、貫通穴形状が形成されると、その底部は薄板状のダイアフラム構造となるので、補強策が必要となる。図１４（ｂ）では、１８２の領域の機械的強度を増大させるために、ダミーの金属塊１８４を配置している例が示されている。当該１８４は、第１の積層電気配線層を構成する薄膜電気配線層６２と電気的に接続されている必要は必ずしもない。このダミー金属塊があるため、前記３）の場合においても、１８２の領域のダイアフラム構造の機械的強度を増大させることが可能である。なお、次の段落以降で詳述するように、当該金属塊７２は前記集積回路素子と電気的接続を実現するための構成要素となっている。また、ダミー金属塊１８４は前記集積回路素子と電気的接続されることはなく、単に貫通穴形状底部の機械的強度を増大させるための構成要素となっている。
【実施例１２】
【００９６】
＜貫通穴底部の補強−２の製造プロセス−１＞
図１２は図１１に示した補強手段をより具体的に示す図であり、製造プロセスのフローである。同図において、図１１と同一番号は同一構成要素を示している。なお、同図では説明の便宜上、一部は上下反転して図示されている。同図（ａ）は半導体基板を１００マイクロメータ程度まで薄板化した構造体１９０（半導体インターポーザの製造途中段階である）を示しており、図２−１の（ｃ）に対応した図である。同図（ａ）に示すように、第１の積層電気配線層の絶縁層表面（図では下面）には開口６３が設けられている。当該開口には半田ペーストなどの導電材１９１がスクリーン印刷などの手法で配置される。前記半田ペーストは高温雰囲気中に放置することによりリフローが起こり、下側表面が半球状になる（図１２（ｂ））。さらに、これらの球状の表面の高さが一様になるように、高温雰囲気中でコイニング（平板を押し付けることにより先端部分を平らにする）され、金属塊７２が形成される（図１２（ｃ））。同図（ｄ）では、表面にボールグリッド４３を有する集積回路素子４２が対抗して配置され、構造体１９０に押し付けることにより、両者が仮に接続される。この段階では、ボールグリッド４３が金属塊７２に食い込んだ状態であり、完全な機械的電気的接続状態ではない。両者が仮に接続された状態で、高温雰囲気中で処理するとボールグリッド４３の構成要素である半田と、金属塊７２の構成要素であるクリーム半田とが溶融して、７２と４３は完全に合体化し、電気導電路１９２が形成される（図１２（ｅ））。当該１９２は単一成分（半田）で構成された導電路であるので、１９０と４２は機械的かつ電気的に接続された状態が達成される。しかしながら、領域１８２では、４２側にボールグリッドが存在しないため、金属塊１９３は接続相手がなく、それ自身だけで形状を維持している。この１９３が、前記したダミーの金属塊（１８４）となる。同図（ｆ）では、構造体１９０と集積回路素子４２との間に樹脂が充填され、アンダーフィル８０を形成している。当該アンダーフィルは、１９０と４２の機械的接続強度を増大し、両者の電気的接続をより強固にする機能を有している。同図（ｆ）までの製造プロセスが完了すると、前記した図２−２の（ｄ）以後に示したフローに従い、貫通穴形状の加工（図１２（ｇ）の状態）、側壁への絶縁層形成、第２の積層電気配線層、表面保護層などが形成される（図１２（ｈ）の状態）。なお、図１２（ｇ）に示すように、貫通穴形状が形成された段階では、貫通穴形状の底部の薄い絶縁膜は、金属塊（あるいは電気導電路１９２）やダミーの金属塊（１９３あるいは１８４）とアンダーフィル８０で被覆されているので、当該底部の機械的強度は保持されていることになる。図１２（ｈ）は半導体インターポーザとしての加工が完了し、集積回路素子４２が接続された状態を示している。
【実施例１３】
【００９７】
＜貫通穴底部の補強−２の製造プロセス−２＞
図１３は図１２に示した製造プロセスをウェーハレベルで行う場合のプロセスフローを説明する図である。同図において、図１２と同一番号は同一構成要素を示している。前段落に記載した製造プロセスでは、単一の半導体インターポーザに単一の集積回路素子を搭載する例が示されている。しかしながら、製造工程の容易さや製造コスト低減のためには、複数の半導体インターポーザを同時に処理することが好ましい。本実施例１３では、ウェーハ状態の半導体インターポーザ（複数の半導体インターポーザが配列されている）に集積回路素子を搭載し、当該搭載が完了した段階で、個々の半導体インターポーザへ個片化する事例が示される。図１３では説明の便宜上、構造体１９０（半導体インターポーザ）が３個配列されているウェーハ２００で製造プロセスを概説する。同図（ａ）は図１２（ｆ）の構造と同一であるが、本実施例においては、半導体基板はまだ薄板化されていないことが異なっている。すなわち、前記した図２−１の（ｂ）の構造に金属塊（７２）を形成している。かかる構造は、図２−１の（ｂ）から図２−３の（ｉ）へ飛ぶことにより実現される。また、図１２と同様に、２００を構成する各半導体インターポーザの下面には、集積回路素子２０１ａ、２０１ｂ、２０１ｃがそれぞれ機械的、電気的に接続されている。本来は２０１ａ、２０１ｂ、２０１ｃはその厚さが等しくあるべきであるが、当該集積回路素子の製造プロセスのバラツキ、ロット間での差などにより、その厚さが異なることがある。同図（ａ）では、かかる厚さが等しくない場合が示されている。また、同図（ｂ）に示すように、２０１ａ、２０１ｂ、２０１ｃの厚さが等しくても、前記した金属塊（あるいは電気導電路１９２）の高さ方向の大きさが異なる場合がある。同図（ａ）および（ｂ）で示した例では、２０１ａ、２０１ｂ、２０１ｃの下側表面が平らにならず、２００を薄板化する時に大きな不都合が発生する。同図（ｃ）では、樹脂２０２を当該集積回路素子部に充填することで、前記下側表面を平坦化している。同図（ｄ）では、平坦化された下側表面を基準として、ウェーハ２００が薄板化され、２０３が得られる。以後のプロセスは、図２−２および図２−３に準じてプロセスが組立てられる。すなわち、本実施例においては、（１）半導体インターポーザの薄板化される前のウェーハ状態で集積回路素子を機械的、電気的に接続し、（２）当該集積回路素子の下側表面が平坦になるように樹脂を設け、（３）半導体インターポーザの基板を薄板化し、（４）貫通穴形状、第２の積層電気配線層、表面保護層を設けることに特徴がある。
【実施例１４】
【００９８】
＜貫通穴底部の補強−２の製造プロセス−３＞
図１４は図１２に示した製造プロセスをウェーハレベルで行う場合のプロセスフローを説明する図である。同図において、図１２、図１３と同一番号は同一構成要素を示している。同図（ａ）と（ｂ）はそれぞれ図１３（ａ）と（ｂ）と同一である。本実施例においても、薄板化されていないウェーハ状態の半導体インターポーザに集積回路素子を機械的、電気的に接続している。図１３と同様に、各集積回路素子の厚さのバラツキ、あるいは、前記した金属塊（あるいは電気導電路１９２）の高さ方向の大きさが異なるため、当該集積回路素子の下側は平坦な面を構成していない。同図（ｃ）では、ウェーハ２００の上側表面に樹脂層２１０を積層し、当該集積回路素子の下側表面を機械的あるいは化学的に研磨して、当該集積回路素子の下側表面を平坦化している。なお、当該研磨の加工量が大きいと当該集積回路素子が破壊されるので、この破壊が発生しないよう留意する必要がある。同図（ｄ）では、樹脂層２１０を除去してから、当該集積回路素子の下側に樹脂２１１を充填し、ウェーハ２００を薄板化する。なお、この変形として、樹脂２１１を充填してから樹脂層２１０を除去しウェーハ２００を薄板化するプロセスもある。このプロセスにより、薄板化されたウェーハ２０３が得られる。なお、２１１の樹脂は、薄板化されたウェーハをハンドリングする際の補強材としても機能する。同図（ｄ）以後は、図２−２および図２−３に準じてプロセスが組立てられる。すなわち、本実施例においては、（１）半導体インターポーザの薄板化される前のウェーハ状態で集積回路素子を機械的、電気的に接続し、（２）当該集積回路素子の下側表面が平坦になるように当該集積回路素子の背面を研磨し、（３）半導体インターポーザの基板を薄板化し、（４）貫通穴形状、第２の積層電気配線層、表面保護層を設けることに特徴がある。
【００９９】
前記した実施例１１、１２、１３、１４で説明したように、これらの実施例における機械的強度を増大させる手段は、前記貫通穴形状底部の薄い絶縁膜に配置された金属塊７２およびダミー金属塊１８４で実現されており、貫通穴形状部分の補強を達成することに特徴がある。かかる補強手段により、図２−２の（ｄ）で示した貫通穴形状６６が形成された以後のプロセスでも、当該部分が破壊される危険が減少し、製造プロセス上多大な利点が発生することになる。すなわち、段落００８９で記載したような、大電流の供給を可能とした半導体インターポーザで新たに発生した製造技術上の課題は、前記した補強策により解決された。
【産業上の利用可能性】
【０１００】
本発明によれば、高密度実装を容易に達成できるインターポーザを提供できる。より具体的には、消費電力が大きい集積回路素子や半導体チップと、電気回路素子とをインターポーザの表裏面に配置でき、さらに、大電力化に伴う電源インピーダンスや放熱の課題を解決できると共に、容易に安定して製造できるインターポーザが実現できる。このため、携帯電話やデジタルカメラ以外にも、車載用機器、産業用機器など広範囲な分野にわたって、機器の軽量小型化は言うに及ばず、低消費電力化、高信頼化などと両立させることができ、利用可能性が高い。
【符号の説明】
【０１０１】
４０、９０、１００      半導体モジュール
４１、１５０            半導体インターポーザ
４２、４４、９１、９２、１０１、１５２、２０１ａ、２０１ｂ、２０１ｃ
回路素子
４３、１０２            ボールグリッド
４５、４８、１０５、１０６      ボンディングワイヤ
４６                    モジュール基板
４７、８１              接着層
４９                    カバー
５０                    電気接続手段
６０、６５              半導体基板
６１                    第１の積層電気配線層
６２                    薄膜電気配線層
６３、７０              開口
６４、７１              ２層膜
６６、１２０、１２１、１２２        貫通穴形状
６７                    絶縁層
６８                    第２の電気配線層（厚膜電気配線層）
６９                    表面保護層
７２、１９３            金属塊
８０                    アンダーフィル
１１０、１１１、１１２、１１３、１１４、１１５      配線パターン
１１７、１１８          配線層が無い領域
１１９                  シールド面
１３０                  熱伝導材
１３１                  サーマルビア
１３２                  金属層
１５１                  テーパ状の窪み
１６１                  貫通穴形状の位置
１６２、１６３          寸法
１６４                  貫通穴形状の底部
１６５、１６７、１６８、１６９        層間接続電極（貫通電極）
１６６                  貫通穴形状の位置（周辺の壁に対応）
１８０、１８１、１８２  領域
１８４、１９３          ダミーの金属塊
１９０                  構造体
１９１                  導電材
１９２                  電気導電路
２００、２０３          ウェーハ
２０２、２１０、２１１  樹脂
【図１】
2011061132.tif 000003
【図２−１】
2011061132.tif 000004
【図２−２】
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【図２−３】
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【図３】
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【図４】
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【図５】
2011061132.tif 000009
【図６−１】
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【図６−２】
2011061132.tif 000011
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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