(57)【要約】【課題】伝導帯電子チャネルと単一端子応答を有する電界効果トランジスタを提供する。【解決手段】本発明は、単一端子トランジスタ装置に関する。一具体例において、nチャネルトランジスタは、離散正孔準位H0を有する第一半導体層と、伝導帯底EC2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、第一半導体層の上方のゲート誘電層と、ゲート誘電層の上方にあり、ゼロバイアスを加え、n端子特徴を得るために、離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択された有効仕事関数を有するゲート金属層と、からなる。【選択図】図８
2011166144.tif 000002
【特許請求の範囲】
【請求項１】
離散正孔準位H0を有する第一半導体層と、
伝導帯底EC2を有する第二半導体層と、
前記第一半導体層と前記第二半導体層の間に配置される広バンドギャップ半導体バリア層と、
前記第一半導体層の上方に配置されるゲート誘電層と、
前記ゲート誘電層の上方に配置され、ゼロバイアスを加えるために、前記離散正孔準位H0が前記伝導帯底Ec2の下方に位置するように選択された有効仕事関数を有するゲート金属層と、
を備えたnチャネルトランジスタ。
【請求項２】
EC2 = -4.9 eVであることを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項３】
前記nチャネルトランジスタの前記ゲート金属層の前記有効仕事関数は、n端子特徴を得るため4.52 eVであるか、又は、前記nチャネルトランジスタの前記ゲート金属層の前記有効仕事関数は、p端子特徴を得るため4.72 eVであることを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項４】
前記広バンドギャップ半導体バリア層はAlAsSbを含むことを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項５】
前記広バンドギャップ半導体バリア層は約２nmの厚さであることを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項６】
前記第一半導体層はGaSbを含み、厚さが約２nmであることを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項７】
前記第二半導体層はInAsを含み、厚さが約２nmであることを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項８】
更に、
基板と、
前記基板上に配置されるフェルミ準位ピンニング層と、
N型伝導率を有する延伸部と、
前記第二半導体層と前記フェルミ準位ピンニング層間に配置される広バンドギャップバッファ層と、
を有することを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項９】
前記広バンドギャップバッファ層はAlAsSbを含むことを特徴とする請求項８に記載のnチャネルトランジスタ。
【請求項１０】
前記広バンドギャップバッファ層の厚さは約２０nmであることを特徴とする請求項８に記載のnチャネルトランジスタ。
【請求項１１】
前記ゲート金属層は、窒化タンタル(TaN)、窒化チタン(TiN)、タングステン(W)、タンタル(Ta)、モリブデン(Mo)、及び、ルテニウム(Ru)からなる群から選択される金属を含むことを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項１２】
前記ゲート誘電層は酸化ハフニウム(HfO2)を含むことを特徴とする請求項１に記載のnチャネルトランジスタ。
【請求項１３】
前記フェルミ準位ピンニング層は、そのバンドギャップ中に、離散的エネルギー準位を有する広バンドギャップ半導体層を有することを特徴とする請求項８に記載のnチャネルトランジスタ。
【請求項１４】
前記フェルミ準位ピンニング層は、高欠陥率の界面を含むことを特徴とする請求項８に記載のnチャネルトランジスタ。
【請求項１５】
前記フェルミ準位ピンニング層は、適切なバリア高さを有するショットキーコンタクトを含むことを特徴とする請求項８に記載のnチャネルトランジスタ。
【請求項１６】
n端子特徴を有するnチャネルトランジスタとp端子特徴を有するnチャネルトランジスタを含むインバータ回路であって、
前記n端子特徴を有するnチャネルトランジスタは、
第一離散正孔準位H0を有する第一半導体層と、
伝導帯底EC2を有する第二半導体層と、
前記第一半導体層と前記第二半導体層の間に配置される第一広バンドギャップ半導体バリア層と、
前記第一半導体層の上方に配置される第一ゲート誘電層と、
前記第一ゲート誘電層の上方に配置され、ゼロバイアスを加え、n端子特徴を得るために、前記第一離散正孔準位H0が前記伝導帯底Ec2の下方に位置するように選択された第一有効仕事関数を有する第一ゲート金属層と、
n型伝導率を有する第一組の延伸部と、
を含み、
前記p端子特徴を有するnチャネルトランジスタは、
第二離散的正孔準位H0を有する第三半導体層と、
伝導帯底EC2を有する第四半導体層と、
前記第三半導体層と前記第四半導体層間に配置される第二広バンドギャップ半導体バリア層と、
前記第三半導体層の上方に配置される第二ゲート誘電層と、
前記第二ゲート誘電層の上方に配置され、ゼロバイアスを加え、p端子特徴を得るために、前記第二離散正孔準位H0が前記第二伝導帯底Ec2の下方に位置するなるように選択された第二有効仕事関数を有する第二ゲート金属層と、
n型伝導率を有する第二組の延伸部を含むことを特徴とするインバータ回路。
【請求項１７】
前記伝導帯底EC2 = -4.9 eVで、前記第一有効仕事関数は4.52 eVで、前記第二有効仕事関数は4.72 eVであることを特徴とする請求項１６に記載のインバータ回路。
【請求項１８】
前記第一、及び、前記第二広バンドギャップ半導体バリア層は、それぞれ、厚さが約２nmのAlAsSbを有し、前記第一、及び、前記第三半導体層は、それぞれ、厚さが約２nmのGaSbを有し、前記第二、及び、前記第四半導体層は、厚さ約２nmのInAsを有することを特徴とする請求項１６に記載のインバータ回路。
【請求項１９】
n端子とp端子特徴を有する前記nチャネルトランジスタは、それぞれ、更に、
基板と、
前記基板上に配置されるフェルミ準位ピンニング層と、
前記第二半導体層と前記フェルミ準位ピンニング層間に配置される広バンドギャップバッファ層と、
を有することを特徴とする請求項１６に記載のインバータ回路。
【請求項２０】
前記広バンドギャップ半導体バッファ層は、厚さが約２０nmのAlAsSbを有することを特徴とする請求項１９に記載のインバータ回路。
【請求項２１】
少なくとも一つの前記第一、及び、前記第二ゲート金属層は、窒化タンタル(TaN)、窒化チタン(TiN)、タングステン(W)、タンタル(Ta)、モリブデン (Mo)、及び、ルテニウム(Ru)からなる群から選択される金属であることを特徴とする請求項１６に記載のインバータ回路。
【請求項２２】
前記第一、及び、前記第二ゲート誘電層は酸化ハフニウム(HfO2)を含むことを特徴とする請求項１６に記載のインバータ回路。
【請求項２３】
前記フェルミ準位ピンニング層は、そのバンドギャップ中に、離散的エネルギー準位を有する広バンドギャップ半導体層を含むことを特徴とする請求項１９に記載のインバータ回路。
【請求項２４】
前記フェルミ準位ピンニング層は、高欠陥率の界面を含むことを特徴とする請求項１９に記載のインバータ回路。
【請求項２５】
前記フェルミ準位ピンニング層は、適切なバリア高さを有するショットキーコンタクトを含むことを特徴とする請求項１９に記載のインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一端子応答を有する電界効果トランジスタ(FET)に関するものであって、特に、一般のエピタキシャル層構造で、エピタキシャル層が形成するチャネルは、伝導帯電子の正負ゲートバイアス両者を含み、n端子とp端子特徴（特性）を有するFETに用いられる構造に関するものである。
【背景技術】
【０００２】
従来の相補型MOS(CMOS)技術は、伝導帯電子を用いて、n端子特徴を有する装置に伝導チャネルを形成し、p端子特徴を有する装置に価電子帯電子（ホール）を形成する。nチャネルとpチャネル装置の端子特徴は“相補型”と称される。このような相補型装置が直列に接続される時、それらは、基本のロジックゲート、又は、インバータを形成する。基本の相補型設計は、簡潔で、低電力損失なので、デジタル電子技術を数十年間主導してきた。しかし、価電子帯電子、又は、ホールは、本質的に、流動性が伝導帯電子より低いので、pチャネル特徴を有する装置の性能は、nチャネル特徴を有する装置より劣る。これは、CMOSインバータの性能を制限する。
【０００３】
先行技術は、伝導チャネルの形成を記述しており、p端子とn端子特徴両方を有する装置の伝導帯電子を用いている(米国特許第5,355,005号参照)。しかし、各種装置は、それ自身のエピタキシャル層構造を用い、製造を複雑にし、コストを増加させる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、伝導帯電子チャネルと単一端子応答を有する電界効果トランジスタを提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００５】
一具体例はnチャネルトランジスタに関し、離散正孔準位 H0を有する第一半導体層と、伝導帯底EC2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、第一半導体層の上方に配置されるゲート誘電層と、ゲート誘電層の上方に配置され、ゼロバイアスを加え、n端子特徴を得るために、離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択された有効仕事関数を有するゲート金属層と、を有する。
【０００６】
もう一つの具体例はnチャネルトランジスタに関し、離散正孔準位H0を有する第一半導体層と、伝導帯底EC2を有する第二半導体層と、第一半導体層と第二半導体層間に配置される広バンドギャップ半導体バリア層と、第一半導体層の上方に配置されるゲート誘電層と、ゲート誘電層の上方に配置され、ゼロバイアスを加え、p端子特徴を得るために、離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択された有効仕事関数を有するゲート金属層と、を有する。
【０００７】
更に別の具体例は、インバータ回路に関し、n端子特徴を有するnチャネルトランジスタを含み、第一離散正孔準位H0を有する第一半導体層と、伝導帯底EC2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される第一広バンドギャップ半導体バリア層と、第一半導体層の上方に配置される第一ゲート誘電層と、第一ゲート誘電層の上方に配置され、ゼロバイアスを加え、n端子特徴を得るために、第一離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択された第一有効仕事関数を有する第一ゲート金属層と、からなる。n端子特徴を有するnチャネルトランジスタは、更に、n型伝導率を有する第一組の延伸部を含む。インバータ回路は、更に、p端子特徴を有するnチャネルトランジスタを有し、第二離散的正孔準位H0を有する第三半導体層と、伝導帯底EC2を有する第四半導体層と、第三半導体層と第四半導体層間に配置される第二広バンドギャップ半導体バリア層と、第三半導体層の上方に配置される第二ゲート誘電層と、第二ゲート誘電層の上方に配置され、ゼロバイアスを加え、p端子特徴を得るために、離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択された第二有効仕事関数を有する第二ゲート金属層と、からなる。p端子特徴を有するnチャネルトランジスタは、更に、n型伝導率を有する第二組の延伸部を含む。
【０００８】
別の具体例はインバータ回路に関し、第一離散正孔準位H0を有する第一半導体層と、伝導帯底EC2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、からなる。インバータ回路は、更に、第一半導体層の上方に配置される第一ゲート誘電層と、第一ゲート誘電層の上方に配置され、ゼロバイアスを加え、n端子特徴を得るために、第一離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択された第一有効仕事関数を有する第一ゲート金属層と、第一半導体層の上方に配置される第二ゲート誘電層と、第二ゲート誘電層の上方に配置され、ゼロバイアスを加え、p端子特徴を得るために、第二離散正孔準位H0が第二伝導帯底Ec2の下方に位置するように選択された第二有効仕事関数を有する第二ゲート金属層と、からなる。
【０００９】
更に別の具体例は、n端子特徴を有するnチャネルトランジスタに関する。nチャネルトランジスタは、離散正孔準位H0を有する層を提供する手段と、伝導帯底EC2を有する層を提供する手段と、離散正孔準位H0を有する層と伝導帯底EC2を有する層間に、広バンドギャップバリアを提供する手段と、からなる。nチャネルトランジスタは、更に、離散正孔準位H0を有する層の上方に、誘電層を提供する手段と、ゼロバイアスをゲート金属層に加え、n端子特徴を得るために、離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択される有効仕事関数を有するゲートを、誘電層の上方に配置する手段と、を含む。
【００１０】
更に別の具体例は、p端子特徴を有するnチャネルトランジスタに関する。nチャネルトランジスタは、離散正孔準位H0を有する層を提供する手段と、伝導帯底EC2を有する層を提供する手段と、離散正孔準位H0を有する層と伝導帯底EC2を有する層間に、広バンドギャップバリアを提供する手段と、からなる。nチャネルトランジスタは、更に、離散正孔準位H0を有する層の上方に誘電層を提供する手段と、ゼロバイアスをゲート金属層に加え、p端子特徴を得るために、離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択される有効仕事関数を有するゲートを、誘電層の上方に配置する手段と、を含む。
【００１１】
更に別の具体例は、インバータ回路に関し、離散正孔準位H0を有する層を実現する手段と、伝導帯底EC2を有する層を実現する手段と、第一離散正孔準位 H0を有する層と伝導帯底EC2を有する層間に、広バンドギャップバリアを実現する手段と、からなる。インバータ回路は、更に、離散正孔準位H0を有する層の上方に、第一誘電層を実現する手段と、ゼロバイアスを加え、ｎ端子特徴を得るために、第一離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択される第一有効仕事関数を有する第一誘電層の上方に、第一ゲートを実現する手段と、離散正孔準位H0を有する層の上方に第二誘電層を実現する手段と、ゼロバイアスを加え、p端子特徴を得るために、第二離散正孔準位H0が第二伝導帯底Ec2の下方に位置するように選択される第二有効仕事関数を有する第二ゲート誘電層の上方に、第二ゲートを実現する手段と、を含む。
【００１２】
また別の具体例は、nチャネルトランジスタを含む装置に関し、離散正孔準位 H0を有する第一半導体層と、伝導帯底EC2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置された広バンドギャップ半導体バリア層と、からなる。nチャネルトランジスタは、更に、第一半導体層の上方に配置されたゲート誘電層と、ゲート誘電層の上方に配置され、ゼロバイアスを加え、n端子特徴を得るために、離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択される有効仕事関数を有するゲート金属層と、を含む。
【００１３】
また別の具体例は、nチャネルトランジスタを含む装置に関し、離散正孔準位 H0を有する第一半導体層と、伝導帯底EC2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、からなる。nチャネルトランジスタは、更に、第一半導体層の上方に配置されるゲート誘電層と、ゲート誘電層の上方に配置され、ゼロバイアスを加え、p端子特徴を得るために、離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択される有効仕事関数を有するゲート金属層と、を含む。
【００１４】
更に別の具体例は、インバータ回路を含む装置に関し、インバータ回路は、第一離散正孔準位H0を有する第一半導体層と、伝導帯底EC2を有する第二半導体層と、第一半導体層と第二半導体層の間に配置される広バンドギャップ半導体バリア層と、からなる。インバータ回路は、更に、第一半導体層の上方に配置される第一ゲート誘電層と、第一ゲート誘電層の上方に配置し、ゼロバイアスを加え、n端子特徴を得るために、第一離散正孔準位H0が伝導帯底Ec2の下方に位置するように選択される第一有効仕事関数を有する第一ゲート金属層と、第一半導体層の上方に配置される第二ゲート誘電層と、第二ゲート誘電層の上方に配置し、ゼロバイアスを加え、p端子特徴を得るために、第二離散正孔準位H0が第二伝導帯底Ec2の下方に位置するように選択される第二有効仕事関数を有する第二ゲート金属層と、を含む。
【発明の効果】
【００１５】
CMOSインバータの性能の制限、製造が複雑、コストが高い等の従来の問題が改善される。
【図面の簡単な説明】
【００１６】
【図１】一具体例による単一端子トランジスタに用いられる層構造を示す図である。
【図２】図１に示される層構造の詳細図である。
【図３】熱平衡（バイアス＝０V）にて、図２に示される層構造の相対エネルギー準位を説明する計算されたバンド図である。
【図４】−０．１Vのバイアスがゲート電極に供給される条件下の図２で示される層構造の計算されたエネルギーバンド図である。
【図５】図５は、図２に示される層構造に対してInAsチャネル層nsの計算された電子シートキャリア密度をゲートバイアスVの関数として示す。
【図６】図６は、図２に示される層構造のp端子動作に対する異なるInAs層厚さのオフ状態対オン状態の計算されたInAs電子シート濃度を示し、SR = non/noffをパラメータとする。
【図７】図２の層構造を用いて製造されるMOSFETを示す図である。
【図８】図２の層構造を用いて製造される直列接続した二個の単一端子装置を有する相補型インバータ回路を示す図である。
【図９】図８で示されるオン状態に対するインバータ回路のp-端子装置とn-端子装置のチャネル電子電荷対入力電圧を示す。
【図１０】図８で示されるオフ状態に対するインバータ回路のp-端子装置とn-端子装置のチャネル電子電荷対入力電圧を示す。
【発明を実施するための形態】
【００１７】
ここで記述される具体例は、トランジスタを提供し、伝導チャネル は、p端子とn端子特徴を有する装置の伝導帯電子を有し、通常の、且つ、簡単な半導体層構造を利用し、即ち、単一端子装置である。
【００１８】
一具体例による単一端子トランジスタに用いられる層構造は図1に示され、符号100で示される。層構造100は、ゲート金属層102、ゲート誘電層104、価電子帯頂上を有する第一半導体層106、広バンドギャップ半導体バリア層108、伝導帯底を有する第二チャネル層110、広バンドギャップ半導体バッファ層112、フェルミ準位ピンニング層114、及び、基板116を含む。ゲート金属層102は、適切な有効仕事関数を有する金属を含み、以下に詳細に説明する。価電子帯頂上を有する第一半導体層106を含む材料は、価電子帯頂上Ev1が伝導帯底を有する第二半導体層110を含む材料の伝導帯底Ec2の付近に位置するように選択される。フェルミ準位ピンニング層114は、構造100背面のフェルミ準位で、適切なエネルギー位置で固定され、以下で詳細に説明される。層106-116は、まとめて、符号118で示される。
【００１９】
図２は層構造100の詳細図である。図２で示されるように、広バンドギャップバリア108とバッファ層112はAlAsSbを含み、第一半導体層106はGaSbを含み、第二半導体チャネル層110はInAsを含む。選択された材料に関して、EV1 = -4.79eVで、且つ、EC2 = -4.9eVである。フェルミ準位ピンニング層114は、そのバンドギャップ内に離散的エネルギー準位を有する広バンドギャップ半導体層、高欠陥率のインターフェース、又は、適切なバリア高さを有するショットキーコンタクトを有し得る。
【００２０】
一具体例において、ゲート誘電層104は、厚さが約30nmの酸化ハフニウム(HfO2)を含む。同じ、又は、別の具体例において、ゲート金属層102は、窒化タンタル(TaN)、窒化チタン(TiN)、タングステン(W)、タンタル(Ta)、モリブデン(Mo)、及び、ルテニウム(Ru)のうちの一つを含む。注意すべきことは、前述の金属の有効仕事関数の調整は、工程条件の適応により遂行されて、本来の目的のための所望の有効仕事関数を達成することができ、以下で示される。
【００２１】
図３は、計算されたバンド図であり、熱平衡(バイアス=0V)にて、図２に示される単一端子装置の層構造の相対エネルギー準位を示す。フェルミ準位ピンニング層114を用いて、フェルミ準位EFを、-4.72eVの絶対エネルギー(相対エネルギー0eV)に位置させる。4.72eVの有効仕事関数Φmを有する金属を選択することにより、フェルミ準位ピンニング位置に等しくなり、平坦なバンド状態が得られる。平衡、且つ、ゼロバイアスにある時、波動関数ΨHo(重、又は、軽正孔準位)を用いて示される離散的GaSbエネルギー準位H0は、InAs伝導帯底Ec2の下方に位置する。波動関数ΨEo(電子基底レベル)を用いて示される離散的InAsエネルギー準位E0は、実質上、EFの上方に位置決めされるので、トランジスタはオフで、且つ、InAsチャネル層の電子シートキャリア濃度nsは低い。図3に示される場合では、ns = 7.3x109 cm-2である。
【００２２】
図４は、図２に示される単一端子装置の層構造の計算されたエネルギーバンド図を示し、ゲート電極に加えられるバイアスが-0.1Vの条件下にある。ハイブリッド状態Ｅｈｙｂｒｉｄ（波動関数Ψhybridで示される)は、実質上、EFの下方に位置され、且つ、InAsチャネル層の伝導帯に電子密度non = 2.9x1012 cm-2を生じさせるように形成される。切り換えは、ハイブリッド状態が適切なゲートバイアス下で形成される時、スイッチ電圧Vsにてほぼ瞬時に発生すると仮定される。スイッチ電圧Vsは、-0.1Vより少し高く、ここでは、簡潔にするため、-0.1Vに等しく設定される。ハイブリッド状態の形成の直前、層構造は、InAsチャネル層伝導帯にてnoff = 1.6x109 cm-2に対してオフであり、切り換え比SR = non/noff = 1.84x103になる。
【００２３】
図５は、図２に示される具体例による単一端子装置に対してInAsチャネル層nsの計算された電子シートキャリア密度をゲートバイアスVの関数として示す。図３−４を参照して先に説明されたように、ゲートバイアスが0Vから-0.1Vに低下する時、InAs層110の電子チャネルがオンになり、p端子特徴になる。装置のp端子動作にて、しきい値（しきい値電圧Vt）のゲート電圧は、スイッチ電圧Vs = -0.1Vに等しい。ハイブリッド状態の形成により、本質的に、装置をほぼ即座に高nonに進ませるダイナミック電子密度ブースターとして作用する。これは、“ミリボルトスイッチ”に対して望ましい性質で、図2に示されるp端子動作の単一端子層構造に対する高SRと同じである。切り換えも、層厚、組成等の横方向の不均一性のため、表示されるほど急激ではない。更に、図５に示されるように、ゲートバイアスが0V以上に増加した時、層構造100(図２)は、標準のn端子モードにて正Vtで動作する。これにより、単一端子層構造100(図２)は、それぞれ、負と正のゲート電圧に対してp端子とn端子特徴により動作する。どちらの場合も、InAsチャネル層110の伝導帯電子により、伝導チャネルを形成する。
【００２４】
図６は、単一端子層構造100(図２)のp端子動作に対して異なるInAs層厚さのオフ状態対オン状態の計算されたInAs電子シート濃度を示し、SR = non/noffをパラメータとする。特に、線600は1.5nmのInAs層厚さ(SR=1.5x106)に対応し、線602は、2.0nmのInAs層厚さ(SR=5.8x104)に対応し、線604は、3.0nmのInAs層厚さ(SR=1.5x103)に対応する。InAs層厚さが薄くなるほど、SRは高くなり得る。全曲線が示す最低nonは、4.3x1011cm-2である。SRはnonの増加により低下する。ハイブリッド状態の正確な計算は、より高度に統合された有効質量と非放物性により、３倍まで高くなるnon値（と同時に、noff値)に達することが予想される。一方、結果として生じる電界は、実質上、non値とSRを低下させる場合がある。
【００２５】
図７は、図１と図２で示される具体例による層構造を用いて製造されるMOSFET700を示す。n型延伸部702は、例えば、イオン注入、又は、仮想チャネルなどの標準的な方法を用いて実現することができる。
【００２６】
図８は、直列接続される二個の単一端子装置802、804を有する相補型インバータ回路800を示す図である。n-端子装置は、有効仕事関数Φm1を有するゲート金属806を使用し、p-端子装置は、有効仕事関数Φm2を有するゲート金属808を使用する。ある特定の具体例では、VD =0.2 V、Φｍ１＝  ４．５２  ｅＶ、及び、Φm2 = 4.72 eVである。
【００２７】
図９は、インバータ回路800（図8）のオン状態に対するp-端子装置804(線900で示される)とn-端子装置802(線902で示される)のチャネル電子電荷対入力電圧を示す。p-端子装置のゲートソース電圧(S)とゲートドレイン電圧(D)の動作点904、906、n-端子装置のゲートソース電圧とゲートドレイン電圧の動作点908(両電圧が等しい)が、それぞれ示される。
【００２８】
図１０は、インバータ回路800（図８）のオフ状態に対するp-端子装置804(線1000で示される)とn-端子装置802(線1002で示される)のチャネル電子電荷対入力電圧を示す。p-端子装置のゲートソース電圧とゲートドレイン電圧の動作点1004(両電圧が等しい)、n-端子装置のゲートソース電圧とゲートドレイン電圧の動作点1008、1010がそれぞれ示される。
【００２９】
注意すべきことは、ここで描写、及び、説明される具体例は、高性能（“ＨＰ”）、低動作電力（“ＬＯＰ”）、及び、低スタンバイ電力(“ＬＳＴＰ”）装置の実現において有利に利用できることである。更に、本発明で描写される全トランジスタは、一つ、或いは、それ以上のトランジスタを用いた電子装置、及び/又は、回路にて有利に実行できる。
【００３０】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３１】
100〜層構造        
102〜ゲート金属層
104〜ゲート誘電層    
106〜価電子帯頂上を有する第一半導体層
108〜広バンドギャップ半導体バリア層        
110〜伝導帯底を有する第二チャネル層
112〜広バンドギャップ半導体バッファ層        
114〜フェルミ準位ピンニング層
116〜基板        
118〜膜層106〜116
700〜 MOSFET
702〜n型延伸部
800〜インバータ回路    
802〜単一端子裝置
804〜単一端子裝置    
806〜ゲート金属
808〜ゲート金属    
Ev1〜価電子帯頂上
E0〜離散的InAsエネルギー準位
H0〜離散正孔準位
EF〜フェルミ準位
EC2〜伝導帯底最小値
ns〜電子シートキャリア濃度
Φｍ〜有効仕事関数ΨＥｏ〜波動関数
ΨHo〜離散的GaSbエネルギー準位H0の波動関数
ΨEo〜離散的InAsエネルギー準位E0の波動関数
Φm1〜 n-端子装置の有効仕事関数
Φm2〜p端裝置の有効仕事関数
Ehybrid〜ハイブリッド状態
Ψhybrid〜ハイブリッド状態 Ehybridの波動関数 
non〜オン状態下の電子シート濃度
noff〜オフ状態下の電子シート濃度
Vt 〜しきい値電圧
Vs〜スイッチ電圧
【図１】
2011166144.tif 000003
【図２】
2011166144.tif 000004
【図３】
2011166144.tif 000005
【図４】
2011166144.tif 000006
【図５】
2011166144.tif 000007
【図６】
2011166144.tif 000008
【図７】
2011166144.tif 000009
【図８】
2011166144.tif 000010
【図９】
2011166144.tif 000011
【図１０】
2011166144.tif 000012