(57)【要約】【課題】耐圧を向上させつつ、製造工程を簡略化できる半導体装置を提供する。【解決手段】半導体装置１は、半導体素子６が形成されるセル領域２と、セル領域２の外周に形成された外周領域３とを有する。半導体装置１は、セル領域２及び外周領域３に形成されたｎ−型ドリフト領域１２と、セル領域２のｎ−型ドリフト領域１２に形成された複数のｐ−型柱状領域１３と、外周領域３のｎ−型ドリフト領域１２に形成された複数のｐ−型柱状耐圧向上領域２３ｎと、ｐ−型柱状領域２３ｎの上部に形成された複数の電界緩和領域２４ｎとを備え、電界緩和領域２４ｎと隣接する電界緩和領域２４ｎとの間隔Ｓｎは、外周領域３における内側と外側で異なる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成されるセル領域と、前記セル領域の外周に形成された外周領域とを有する半導体装置において、
前記セル領域及び前記外周領域に形成された第１導電型の第１導電型領域と、
前記セル領域の第１導電型領域に形成された第２導電型の複数の第１柱状領域と、
前記外周領域の第１導電型領域に形成された第２導電型の複数の第２柱状領域と、
前記第２柱状領域の上部に形成された第２導電型の複数の電界緩和領域とを備え、
前記電界緩和領域と隣接する電界緩和領域との間隔は、前記外周領域における内側と外側で異なることを特徴とする半導体装置。
【請求項２】
前記外周領域における内側の前記電界緩和領域と隣接する電界緩和領域との間隔は、前記外周領域における外側の前記電界緩和領域と隣接する電界緩和領域との間隔よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電界緩和領域と隣接する電界緩和領域との間隔は、前記外周領域における外側に近づくに連れて徐々に大きくなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記電界緩和領域の幅は、前記外周領域における外側に近づくに連れて徐々に小さくなることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
前記電界緩和領域の深さは、前記外周領域における外側に近づくに連れて徐々に浅くなることを特徴とする請求項２乃至請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１柱状領域と隣接する第１柱状領域との距離は、前記第２柱状領域と隣接する第２柱状領域との距離と等しいことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の厚み方向に延びる柱状領域を含むスーパージャンクション構造の半導体装置に関する。
【背景技術】
【０００２】
従来、スーパージャンクション構造を有する半導体装置が知られている。
【０００３】
特許文献１には、複数の半導体素子が形成されたセル領域と、耐圧向上のための外周領域とを備えたスーパージャンクション構造の半導体装置が開示されている。この半導体装置のセル領域では、複数の第１ｐ型柱状領域と複数の第１ｎ型柱状領域とが交互に形成されている。外周領域では、複数の複数の第２ｐ型柱状領域と複数の第２ｎ型柱状領域とが交互に形成されている。更に、外周領域では、上述のｐ型柱状領域とｎ型柱状領域の上層に、第３ｐ型柱状領域と高抵抗ｎ型層とが形成されている。
【０００４】
ここで、第１ｐ型及び第１ｎ型柱状領域の深さは、第２ｐ型及び第２ｎ型柱状領域の深さよりも深い。また、第２ｐ型柱状領域の幅は、第３柱状領域の幅と異なる。
【０００５】
特許文献１の半導体装置では、第３ｐ型柱状領域によって、各柱状領域の不純物の量のばらつきを低減している。これにより、ｐ型柱状領域の電荷とｎ型柱状領域の電荷との比（チャージ比）を一定として、耐圧を向上させている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−５２７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術では、柱状領域の深さや幅などが異なるため、製造工程が複雑になるといった課題がある。特に、柱状領域の深さが異なると、各柱状領域の不純物の量を等しくするためには、イオンの注入量の調整等が極めて困難である。
【０００８】
本発明は、上述した課題を解決するために創案されたものであり、耐圧を向上させつつ、製造工程を簡略化できる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１に記載の発明は、半導体素子が形成されるセル領域と、前記セル領域の外周に形成された外周領域とを有する半導体装置において、前記セル領域及び前記外周領域に形成された第１導電型の第１導電型領域と、前記セル領域の第１導電型領域に形成された第２導電型の複数の第１柱状領域と、前記外周領域の第１導電型領域に形成された第２導電型の複数の第２柱状領域と、前記第２柱状領域の上部に形成された第２導電型の複数の電界緩和領域とを備え、前記電界緩和領域と隣接する電界緩和領域との間隔は、前記外周領域における内側と外側で異なることを特徴とする。
【００１０】
また、請求項２に記載の発明は、前記外周領域における内側の前記電界緩和領域と隣接する電界緩和領域との間隔は、前記外周領域における外側の前記電界緩和領域と隣接する電界緩和領域との間隔よりも小さいことを特徴とする。
【００１１】
また、請求項３に記載の発明は、前記電界緩和領域と隣接する電界緩和領域との間隔は、前記外周領域における外側に近づくに連れて徐々に大きくなることを特徴とする。
【００１２】
また、請求項４に記載の発明は、前記電界緩和領域の幅は、前記外周領域における外側に近づくに連れて徐々に小さくなることを特徴とする。
【００１３】
また、請求項５に記載の発明は、前記電界緩和領域の深さは、前記外周領域における外側に近づくに連れて徐々に浅くなることを特徴とする。
【００１４】
また、請求項６に記載の発明は、前記第１柱状領域と隣接する第１柱状領域との距離は、前記第２柱状領域と隣接する第２柱状領域との距離と等しいことを特徴とする。
【発明の効果】
【００１５】
本発明は、内側の電界緩和領域の幅と外側の電界緩和領域の幅とを異ならせることによって、空乏層を広げて、電界を緩和している。これにより、本発明は、耐圧を向上させることができる。このため、本発明は、第１柱状領域と第２柱状領域とを同様の形状に形成することができる。この結果、本発明は、第１柱状領域及び第２柱状領域の不純物の量を容易に調整することができるので、製造工程を簡略化することができる。
【図面の簡単な説明】
【００１６】
【図１】第１実施形態による半導体装置の断面図である。
【図２】半導体装置の平面概略図である。
【図３】第１実施形態による半導体装置の製造工程を説明する図である。
【図４】第１実施形態による半導体装置の製造工程を説明する図である。
【図５】第１実施形態による半導体装置の製造工程を説明する図である。
【図６】第１実施形態による半導体装置の製造工程を説明する図である。
【図７】第１実施形態による半導体装置の製造工程を説明する図である。
【図８】第１実施形態による半導体装置の製造工程を説明する図である。
【図９】第１実施例の電位分布シミュレーションの結果である。
【図１０】第１比較例の電位分布シミュレーションの結果である。
【図１１】第２比較例の電位分布シミュレーションの結果である。
【図１２】第１実施例、第１比較例及び第２比較例の逆方向の電圧とリーク電流の関係を示すグラフである。
【発明を実施するための形態】
【００１７】
（第１実施形態）
以下、図面を参照して、ＦＥＴ（電界効果トランジスタ）を複数有する半導体装置に本発明を適用した第１実施形態について説明する。図１は、第１実施形態による半導体装置の断面図である。図２は、半導体装置の平面概略図である。尚、図１は、図２のＩ−Ｉ線に沿った断面図である。以下の説明において、図１の矢印で示す外内を、外側及び内側とする。図２は、ｐ型ベース領域及び電界緩和領域の平面形状を説明するためのものであり、不要な構成を省略している。
【００１８】
図１及び図２に示すように、第１実施形態による半導体装置１は、セル領域２と、外周領域３と、等電位リング領域４とを有する。
【００１９】
セル領域２は、スーパージャンクション構造を有する複数の半導体素子（ＦＥＴ）６が形成された領域である。
【００２０】
図１及び図２に示すように、セル領域２は、基板１１と、ｎ−型ドリフト領域（請求項の第１導電型領域に相当）１２と、複数のｐ−型柱状領域（請求項の第１柱状領域に相当）１３と、ｐ型ベース領域１４と、ｎ型ソース領域１５と、ゲート電極１６と、ゲート絶縁膜１７と、ソース電極１８と、ドレイン電極１９とを備えている。尚、以下の説明において、構成１１〜１５を半導体基体７とする。
【００２１】
基板１１は、シリコン（Ｓｉ）等の半導体にｎ型の不純物であるリン（Ｐ）等がドープされたｎ＋型半導体からなる。基板１１は、ドレイン領域として機能する。
【００２２】
ｎ−型ドリフト領域１２は、基板１１の一方の主面１１ａに形成されている。ｎ−型ドリフト領域１２は、基板１１よりも低い不純物濃度を有する。
【００２３】
ｐ−型柱状領域１３は、シリコン（Ｓｉ）等の半導体にｐ型の不純物であるボロン（Ｂ）等がドープされたｐ−型半導体からなる。ｐ−型柱状領域１３は、ｎ−型ドリフト領域１２の内部に形成されている。ｐ−型柱状領域１３は、上下方向に延びるように形成されている。図２に示すように、ｐ−型柱状領域１３は、平面視にて、ドット状に形成されている。
【００２４】
ｐ−型柱状領域１３と隣接するｐ−型柱状領域１３との距離（ピッチ）Ｄは、全て等しくなるように配置されている。尚、ここでいう距離とは、平面視において、隣接するｐ−型柱状領域１３の中心間距離のことである。各ｐ−型柱状領域１３の深さ、不純物濃度及び幅（平面積）は、全て等しくなるように構成されている。
【００２５】
ｐ型ベース領域１４は、ｐ型半導体からなる。ｐ型ベース領域１４の不純物濃度は、ｐ−型柱状領域１３の不純物濃度よりも高い。ｐ型ベース領域１４は、ｐ−型柱状領域１３の上部に形成されている。ｐ型ベース領域１４の上面は、半導体基体７の一方の主面７ａに露出している。ｐ型ベース領域１４は、図２に示すように、平面視にて、ドット状に形成されている。ｐ型ベース領域１４と隣接するｐ型ベース領域１４との距離（ピッチ）は、全て等しくなるように配置されている。各ｐ型ベース領域１４の深さ、不純物濃度及び幅は、全て等しくなるように構成されている。
【００２６】
ｎ型ソース領域１５は、各ｐ型ベース領域１４の内側に島状に形成されている。ｎ型ソース領域１５は、半導体基体７の一方の主面７ａに露出している。
【００２７】
ゲート電極１６は、多結晶シリコンからなる。ゲート電極１６は、平面視にて、網目状に形成されている。ゲート電極１６の端部は、ゲート端子（図示略）に接続されている。ゲート電極１６は、ｎ−型ドリフト領域１２とｎ型ソース領域１５とを跨ぐように配置されている。これによりゲート電極１６と対向する領域のｐ型ベース領域１４には、チャネルが形成される。
【００２８】
ゲート絶縁膜１７は、半導体基体７とゲート電極１６と絶縁するものである。ゲート絶縁膜１７は、シリコン酸化膜からなる。ゲート絶縁膜１７は、半導体基体７とゲート電極１６との間に形成されている。
【００２９】
ソース電極１８は、ｎ型ソース領域１５に電子を注入するものである。ソース電極１８は、ｐ型ベース領域１４及びｎ型ソース領域１５とオーミック接続されている。
【００３０】
ドレイン電極１９は、基板１１の他方の主面１１ｂとオーミック接続されている。
【００３１】
外周領域３は、セル領域２の外周を囲むように形成され、耐圧を向上させるためのものである。図１及び図２に示すように、外周領域３は、基板１１と、ｎ−型ドリフト領域１２と、複数のｐ−型柱状耐圧向上領域２３ｎ（ｎ＝１、２・・）と、ｐ型電界緩和領域２４ｎ（ｎ＝１、２・・）と、絶縁膜２７とを備えている。ｐ−型柱状耐圧向上領域２３ｎが、請求項の第２柱状領域に相当する。尚、外周領域３の構成のうち、セル領域２と同じ構成には、同じ符号を付けて説明を省略する。
【００３２】
外周領域３のｐ−型柱状耐圧向上領域（以下、ｐ−型柱状領域という）２３ｎは、セル領域２のｐ−型柱状領域１３と同じ構成を有する。即ち、ｐ−型柱状領域２３ｎと隣接するｐ−型柱状領域２３ｎ±１との距離Ｄは、ｐ−型柱状領域１３と全て等しくなるように配置されている。各ｐ−型柱状領域２３ｎの深さ、不純物濃度及び幅は、ｐ−型柱状領域１３と全て等しくなるように構成されている。
【００３３】
このような構造により、外周領域３におけるｎ−型ドリフト領域１２の電荷とｐ−型柱状領域２３ｎの電荷との比（以下、チャージ比）が、セル領域２におけるｎ−型ドリフト領域１２とｐ−型柱状領域１３とのチャージ比と等しくなる。
【００３４】
ｐ型電界緩和領域２４ｎは、ｐ型半導体からなる。ｐ型電界緩和領域２４ｎの不純物濃度は、ｐ型ベース領域１４の不純物濃度と略等しい。ｐ型電界緩和領域２４ｎは、ｐ−型柱状領域２３ｎの上部に形成されている。ｐ型電界緩和領域２４ｎの上面は、半導体基体７の一方の主面７ａに露出している。ｐ型電界緩和領域２４ｎは、図２に示すように、平面視にて、ドット状に形成されている。
【００３５】
ｐ型電界緩和領域２４ｎと隣接するｐ型電界緩和領域２４ｎ±１との距離Ｄは、全て等しくなるように配置されている。尚、ここでいう距離とは、平面視において、隣接するｐ型電界緩和領域２４ｎの中心間距離のことである。
【００３６】
図１に示すように、ｐ型電界緩和領域２４ｎの幅Ｗｎは、外周領域３の内側から外側に近づくに連れて徐々に小さくなるように形成されている。即ち、
Ｗ１＞Ｗ２＞Ｗ３
となる。尚、ここでいう幅Ｗｎとは、外内方向上の幅のことである。一例として、「Ｄ１×０．９＝Ｄ２」、「Ｄ２×０．９＝Ｄ３」と、０．１ずつ幅Ｗｎが小さくなるように設定してもよい。これにより、ｐ型電界緩和領域２４ｎと隣接するｐ型電界緩和領域２４ｎ＋１との間隔Ｓｎは、外側に近づくに連れて徐々に大きくなる。即ち、
Ｓ１＜Ｓ２
となる。
【００３７】
ｐ型電界緩和領域２４ｎの深さは、外側にいくに連れて、徐々に浅くなるように形成されている。各ｐ型電界緩和領域２４ｎの不純物濃度は、全て略等しくなるように形成されている。
【００３８】
絶縁膜２７は、シリコン酸化膜からなる。絶縁膜２７は、外周領域３の半導体基体７の主面７ａを覆うように形成されている。
【００３９】
等電位リング領域４は、外周領域３の外周を囲むように構成されている。図１に示すように、等電位リング領域４は、外周領域３を囲むリング電極３１を有する。リング電極３１は、ドリフト領域１２と接続される。これにより、等電位リング領域４は、空乏層が半導体基体７の側面に延びることを抑制する機能とともに、絶縁膜２７の表面の電荷を安定させる機能とを有する。
【００４０】
（半導体装置の動作）
次に、上述した第１実施形態による半導体装置１の動作について説明する。
【００４１】
まず、ＦＥＴである半導体素子６がオン状態になる場合について説明する。
【００４２】
ドレイン電極１９とソース電極１８との間に、ドレイン電極１９の電位がソース電極１８の電位よりも高くなるような電圧を印加する。この状態で、ゲート電極１６に閾値以上の電圧が印加されると、ゲート電極１６と対向する領域のｐ型ベース領域１４にキャリア（電子）が、蓄積される。これにより、チャネルが、ｐ型ベース領域１４の上面部の当該領域に形成される。この結果、ソース電極１８から注入されたキャリア（電子）が、ｎ型ソース領域１５、ｐ型ベース領域１４のチャネル、ｎ−型ドリフト領域１２、基板１１を流れて、ドレイン電極１９に達する。尚、電流は、ドレイン電極１９からソース電極１８へと流れる。
【００４３】
次に、ＦＥＴである半導体素子６がオフ状態の場合について説明する。
【００４４】
オフ状態では、空乏層が、セル領域２のｐ−型柱状領域１３間のみならず外周領域３のｐ−型柱状領域２３ｎ間にも広がる。これにより、セル領域２の外周での電界集中が抑制される。更に、外周領域３では、電界緩和領域２４ｎの幅Ｗｎが、外側に近づくに連れて、小さくなるように構成されている。このため、空乏層は、外周領域３の最も外側のｐ−型柱状領域２３３の外側まで広がり、且つ、空乏層の厚みは、外周領域３の外側に近づくに連れて、緩やかに小さくなる。これにより、外周領域３の外側においても電界が緩和されて、電界集中が抑制される。この結果、外周領域３の外側においてもリーク電流が抑制されて、耐圧が向上する。
【００４５】
（半導体装置の製造方法）
次に、上述した第１実施形態による半導体装置１の製造方法について説明する。図３〜図８は、第１実施形態による半導体装置の各製造工程を説明する図である。
【００４６】
まず、図３に示すように、第１層目のｎ−型ドリフト領域層３５ａを基板１１の主面１１ａにエピタキシャル成長させる。
【００４７】
次に、図４に示すように、所望のパターンの開口部３６ａが形成されたレジスト膜３６をｎ−型ドリフト領域層３５ａの上面に形成する。ここでレジスト膜３６の開口部３６ａは、ｐ型柱状領域１３、２３ｎを形成する領域と対応している。全ての開口部３６ａは、同じ形状に形成されている。また、開口部３６ａと隣接する開口部３６ａとの距離（ピッチ）は、全て等しく形成されている。この状態で、ｐ型不純物をｎ−型ドリフト領域層３５ａにイオン注入して、ｐ型不純物領域３７ａを形成する。ここで、イオン注入されるイオンの注入量は、面上において、均一である。これにより、全てのｐ型不純物領域３７ａに注入されるｐ型不純物の量が均一化される。この後、レジスト膜３６を除去する。
【００４８】
次に、図５に示すように、第２層目のｎ−型ドリフト領域層３５ｂを第１層目のｎ−型ドリフト領域層３５ａの上面にエピタキシャル成長させる。この後、所望のパターンの開口部３８ａが形成されたレジスト膜３８が、ｎ−型ドリフト領域層３５ｂの上面に形成される。この状態で、ｐ型不純物が、ｎ−型ドリフト領域層３５ｂにイオン注入されて、ｐ型不純物領域３７ｂが形成される。この後、レジスト膜３８を除去する。
【００４９】
その後、図６に示すように、同様の工程を所望の回数（例えば、４回）繰り返す。これにより、ｐ型不純物領域３７ｃ〜ｐ型不純物領域３７ｆを形成しつつ、ｎ−型ドリフト領域層３５ｃ〜ｎ−型ドリフト領域層３５ｆをエピタキシャル成長させる。最後に、最上層のｎ−型ドリフト領域層３５ｇをエピタキシャル成長させる。尚、この最上層のｎ−型ドリフト領域層３５ｇには、ｐ型不純物領域を形成しない。これにより、ｎ−型ドリフト領域１２が形成される。
【００５０】
次に、熱処理を行うことにより、図７に示すように、各ｐ型不純物領域３７ａ〜３７ｆのｐ型不純物を拡散させる。これにより、ｐ型柱状領域１３、２３ｎが、ｎ−型ドリフト領域１２に形成される。ここで、上述したように全てのｐ型不純物領域３７ａ〜３７ｆを同じ様に形成したので、ｐ型柱状領域１３、２３ｎは、セル領域２及び外周領域３の何れにおいても、同じ深さ、同じ幅（平面積）、同じｐ型不純物の量に構成される。また、ｐ型柱状領域１３、２３ｎと隣接するｐ型柱状領域１３、２３ｎとの距離（ピッチ）は、セル領域２及び外周領域３の何れにおいても、同じ距離Ｄに形成される。
【００５１】
次に、図８に示すように、所望のパターンの開口部３９ａが形成されたレジスト膜３９を形成する。ここで、開口部３９ａと隣接する開口部３９ａとの距離（ピッチ）は、セル領域２及び外周領域３に関わらず、全て等しい。しかし、外周領域３に形成された開口部３９ａの幅は、外側に近づくに連れて、小さくなるように形成されている。これにより、外周領域３に形成された開口部３９ａ間の間隔は、外側に近づくに連れて、大きくなる。尚、セル領域２に形成された開口部３９ａの幅は、全て等しい。
【００５２】
この状態で、ｐ型不純物が、ｎ−型ドリフト領域１２の上面にイオン注入される。その後ｐ型不純物を拡散させることにより、図８に示すように、ｐ型ベース領域１４及びｐ型電界緩和領域２４ｎが形成される。ここで、当然に、ｐ型ベース領域１４及びｐ型電界緩和領域２４ｎは、レジスト膜３９の開口部３９ａに対応した形状に形成される。
【００５３】
具体的には、セル領域２において、全てのｐ型ベース領域１４は、同じ幅に形成される。また、ｐ型ベース領域１４と隣接するｐ型ベース領域１４との距離Ｄは、全て等しい。
【００５４】
一方、外周領域３においては、ｐ型電界緩和領域２４ｎの幅Ｗｎは、外側に近づくに連れて、小さくなるように形成される。また、ｐ型電界緩和領域２４ｎと隣接するｐ型電界緩和領域２４ｎ±１との距離Ｄは、全て等しい。これにより、ｐ型電界緩和領域２４ｎと隣接するｐ型電界緩和領域２４ｎ＋１との間隔Ｓｎは、外側に近づくに連れて、大きくなる。
【００５５】
この後、蒸着法、フォトリソグラフィー法、エッチング法、リフトオフ法等の既知の工程によって、半導体基体７の上層及びドレイン電極１９の各構成を形成する。これにより、図１に示す第１実施形態による半導体装置１が完成する。
【００５６】
（半導体装置の効果）
次に上述した第１実施形態による半導体装置１の効果について説明する。
【００５７】
上述したように第１実施形態による半導体装置１では、外周領域３における電界緩和領域２４ｎの幅Ｗｎが、外側に近づくに連れて、小さくなるように構成されている。これにより、逆方向の電圧が印加された場合に、空乏層は、外周領域３の最も外側のｐ−型柱状領域２３３の外側まで広がり、且つ、空乏層の厚みは、外周領域３の外側に近づくに連れて、緩やかに小さくなる。このため、半導体装置１は、電界を緩和して、電界集中を抑制できるので、逆方向の電圧が印加されても、セル領域２及び外周領域３において、リーク電流を抑制することができる。この結果、半導体装置１は、耐圧を向上させることができる。
【００５８】
また、半導体装置１は、電界緩和領域２４ｎの幅Ｗｎを外側に近づくに連れて小さくすることにより、耐圧を向上させている。これにより、電界緩和領域２４ｎと隣接する電界緩和領域２４ｎ±１との距離Ｄを全て等しくすることができる。これに伴って、ｐ−型柱状領域１３、２３ｎと隣接するｐ−型柱状領域１３、２３ｎとの距離Ｄを全て等しくすることができる。これにより、セル領域２及び外周領域３に関わらず、全てのｐ−型柱状領域１３、２３ｎの深さ及び幅（平面積）を等しくすることができる。そして、同じイオン注入量によりｐ−型柱状領域１３、２３ｎを同時に形成することによって、全てのｐ−型柱状領域１３、２３ｎのｐ型不純物の量を容易に等しくすることができる。この結果、セル領域２におけるｎ−型ドリフト領域１２とｐ−型柱状領域１３とのチャージ比と、外周領域３におけるｎ−型ドリフト領域１２とｐ−型柱状領域２３ｎとのチャージ比とを等しくして、耐圧を向上させることができる。即ち、半導体装置１は、製造工程を簡略しつつ、耐圧を向上させることができる。
【００５９】
また、半導体装置１では、電界緩和領域２４ｎを外側に近づくに連れて徐々に浅く形成している。これにより、空乏層の厚みがより緩やかに小さくなるので、電界緩和を向上させることができる。この結果、半導体装置１は、耐圧を更に向上させることができる。
【００６０】
（電位分布シミュレーションによる実証）
次に、上述した効果を実証するために実施した電位分布シミュレーションについて説明する。
【００６１】
上述した第１実施形態による半導体装置１に対応する第１実施例と、第１実施例と比較するための第１比較例及び第２比較例とについて電位分布シミュレーションを行った。
【００６２】
第１実施例は、第１実施形態に基づいて、外周領域３のｐ型柱状領域２３ｎと電界緩和領域２４ｎの数を増加させたものである。尚、第１実施例は、８００Ｖ耐圧用の半導体装置である。
【００６３】
第１比較例は、全ての電界緩和領域２４ｎを第１実施例の最も大きい電界緩和領域２４ｎと略同じ大きさに構成した。尚、第１比較例の外周領域のｐ型柱状領域と電界緩和領域の数は、第１実施例と同じ数である。
【００６４】
第２比較例は、全ての電界緩和領域２４ｎを第１実施例の最も小さい電界緩和領域２４ｎと略同じ大きさに構成した。即ち、ｐ型柱状領域２３ｎの幅と電界緩和領域２４ｎの幅とが略同じとなる。尚、第２比較例の外周領域のｐ型柱状領域と電界緩和領域の数は、第１実施例と同じ数である。
【００６５】
第１実施例、第１比較例及び第２比較例の電位分布シミュレーションの結果をそれぞれ図９、図１０及び図１１に示す。図１２は、第１実施例、第１比較例及び第２比較例の逆方向の電圧とリーク電流の関係を示すグラフである。尚、図９〜図１１における波線は、等電位線を示す。図９〜図１１は、外周領域３のｐ型柱状領域２３ｎ及び電界緩和領域２４ｎを示している。
【００６６】
図９に示すように、第１実施例では、等電位線が、最も外側のｐ型柱状領域２３ｎ及び電界緩和領域２４ｎよりも外側まで延びている。そして、最も外側では、等電位線の間隔が第１比較例と比べて広く、電界の集中が緩和されていることがわかる。また、これにより、最も外側において、空乏層の厚みが緩やかに小さくなることがわかる。この結果、図１２に示すように、第１実施例では、第１比較例及び第２比較例に比べて耐圧が向上することがわかる。
【００６７】
一方、図１０に示すように、第１比較例では、等電位線が、最も外側のｐ型柱状領域２３ｎ及び電界緩和領域２４ｎよりも外側まで延びている。しかしながら、最も外側では、等電位線の間隔が小さいことがわかる。これは、電界が集中していることを意味する。この結果、第１比較例は、最も外側の領域でリーク電流が流れ易く、図１２に示すように、第１実施例に比べて、耐圧が低いことがわかる。
【００６８】
また、図１１に示すように、第２比較例では、等電位線が、最も外側のｐ型柱状領域２３ｎ及び電界緩和領域２４ｎまで延びていない。これにより、第２比較例では、セル領域の近傍でリーク電流が流れ、図１２に示すように、第１実施例に比べて、耐圧が低いことがわかる。
【００６９】
これにより、第１実施例は、従来の第１比較例及び第２比較例に比べて、耐圧が向上することが実証された。
【００７０】
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。
【００７１】
例えば、上述した実施形態の各構成の形状、数値、材料等は適宜変更可能である。
【００７２】
上述した実施形態では、外周領域のｐ−型柱状領域及び電界緩和領域を３個配列する構成を示したが、電界緩和領域の個数は適宜変更可能である。
【００７３】
上述した実施形態では、電界緩和領域の幅を、外側に近づくに連れて徐々に小さくしたが、幅の変化の仕方は変更可能である。例えば、最も内側の電界緩和領域の幅と最も外側の電界緩和領域の幅とを異ならせて、電界緩和領域の幅が等しくする領域を途中に設けてもよい。換言すれば、最も内側の電界緩和領域間の間隔と最も外側の電界緩和領域の間隔とを異ならせて、電界緩和領域間の間隔が等しくする領域を途中に設けてもよい。
【００７４】
上述した実施形態では、電界緩和領域の深さを、外側に近づくに連れて徐々に浅くしたが、深さの変化の仕方は変更可能である。例えば、電界緩和領域の深さを全て等しくしてもよい。また、電界緩和領域の深さが等しくする領域を途中に設けてもよい。更に、電界緩和領域の深さをベース領域よりも深くしてもよい。
【００７５】
上述した実施形態では、ｐ−型柱状領域を複数回積層することによって形成するスタック型について説明したが、ドレイン層にトレンチを形成した後、埋め込みによってｐ型柱状領域を形成するトレンチ型に本発明を適用しても、上述した実施形態と同様の効果が得られる。
【００７６】
上述した実施形態では、平面視にて、電界緩和領域をドット状に形成したが、セル領域を囲むようにリング状に形成してもよい。尚、電界緩和領域をリング状にする場合でも、セル領域及び外周領域において、ｐ型柱状領域は、平面視にて、ドット状が好ましい。
【００７７】
上述した実施形態におけるｐ型及びｎ型は、一例であり、反転させてもよい。
【符号の説明】
【００７８】
１   半導体装置
２   セル領域
３   外周領域
４   等電位リング領域
６   半導体素子
７   半導体基体
７ａ 主面
１１ 基板
１１ａ    主面
１１ｂ    主面
１２ ｎ−型ドリフト領域
１３ ｐ−型柱状領域
１４ ｐ型ベース領域
１５ ｎ型ソース領域
１６ ゲート電極
１７ ゲート絶縁膜
１８ ソース電極
１９ ドレイン電極
２３ｎ    ｐ−型柱状耐圧向上領域
２４ｎ     ｐ型電界緩和領域
２７ 絶縁膜
３１ リング電極
３５ａ〜３５ｇ ｎ型ドリフト領域層
３６、３８、３９         レジスト膜
３６ａ、３８ａ、３９ａ    開口部
３７ａ〜３７ｆ ｐ型不純物領域
Ｄ   距離
Ｓｎ 間隔
Ｗｎ 幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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