(57)【要約】【課題】ビット線が階層構造を有する半導体装置を改良する。【解決手段】同時にアクセスされる２つのメモリセルＭＣ（ａ），ＭＣ（ｂ）に対するセンス動作を２つのセンスアンプＳＡ０，ＳＡ０Ａを用いて時分割で行い、その後、リストア動作を同時に行う。これにより、グローバルビット線ＧＢＬＴ０，ＧＢＬＢ０の途中にスイッチを介在させる必要がなくなるとともに、時分割でリストア動作を行う場合の問題が生じない。また、センスアンプＳＡ０とセンスアンプＳＡ０Ａの寄生ＣＲモデルが互いに同じとなることから、高いセンス感度を確保することも可能となる。【選択図】図１
2011118998.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のグローバルビット線と、
それぞれ第１の階層スイッチを介して前記第１のグローバルビット線に接続された複数の第１のローカルビット線と、
それぞれ第２の階層スイッチを介して前記第２のグローバルビット線に接続された複数の第２のローカルビット線と、
前記複数の第１のローカルビット線にそれぞれ割り当てられた複数の第１のメモリセルと、
前記複数の第２のローカルビット線にそれぞれ割り当てられた複数の第２のメモリセルと、
前記複数の第１及び第２のメモリセルをそれぞれ対応する第１及び第２のローカルビット線に接続するための複数のワード線と、
それぞれ第１及び第２のセンススイッチを介して前記第１及び第２のグローバルビット線に接続された第１のセンスアンプと、
それぞれ第３及び第４のセンススイッチを介して前記第１及び第２のグローバルビット線に接続された第２のセンスアンプと、
制御回路と、を備え、
前記制御回路は、
前記複数のワード線のいずれかを活性化させることにより、対応する第１及び第２のメモリセルをそれぞれ対応する第１及び第２のローカルビット線に同時に接続し、
次に、前記第１のメモリセルに接続された第１のローカルビット線と前記第１のグローバルビット線との間に設けられた第１の階層スイッチと、前記第１及び第２のセンススイッチとをそれぞれ電気的に導通状態とすることにより、前記第１のメモリセルに保持されたデータを前記第１のセンスアンプに転送し、
次に、前記第１の階層スイッチを電気的に非導通とした後、前記第１のセンスアンプを活性化させることにより、前記第１のメモリセルに保持されたデータを増幅し、
次に、前記第２のメモリセルに接続された第２のローカルビット線と前記第２のグローバルビット線との間に設けられた第２の階層スイッチと、前記第３及び第４のセンススイッチとをそれぞれ電気的に導通状態とすることにより、前記第２のメモリセルに保持されたデータを前記第２のセンスアンプに転送し、
次に、前記第２の階層スイッチを電気的に非導通とした後、前記第２のセンスアンプを活性化させることにより、前記第２のメモリセルに保持されたデータを増幅し、
次に、前記第１及び第４のセンススイッチと前記第１及び第２の階層スイッチを電気的に導通状態とし、且つ前記第２及び第３のセンススイッチを電気的に非導通とすることにより、前記第１及び第２のセンスアンプによって増幅されたデータをそれぞれ前記第１及び第２のメモリセルに同時にリストアする、ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のグローバルビット線を所定の電位にイコライズするイコライズ回路をさらに備え、
前記制御回路は、前記第１の階層スイッチを電気的に非導通とした後、前記第２のメモリセルに保持されたデータを前記第２のセンスアンプに転送する前に、前記イコライズ回路を活性化させることにより前記第１及び第２のグローバルビット線を前記所定の電位にイコライズする、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、
前記第１のメモリセルに保持されたデータを前記第１のセンスアンプに転送する際、前記第２のメモリセルに接続されていない第２のローカルビット線と前記第２のグローバルビット線との間に設けられた第２の階層スイッチを電気的に導通状態とし、
前記第２のメモリセルに保持されたデータを前記第２のセンスアンプに転送する際、前記第１のメモリセルに接続されていない第１のローカルビット線と前記第１のグローバルビット線との間に設けられた第１の階層スイッチを電気的に導通状態とする、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記制御回路は、前記第２のセンスアンプを活性化させている間に、前記第１のセンスアンプによって増幅されたデータを外部に出力する、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記制御回路は、前記第１のセンスアンプによって増幅されたデータを外部に出力した後、これに連続して、前記第２のセンスアンプによって増幅されたデータを外部に出力する、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１及び第２のローカルビット線はいずれも第１の方向に延在しており、前記第１の方向と交差する第２の方向における位置が入れ替わるツイスト部を有している、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１及び第２のセンススイッチは、それぞれ前記第１及び第２のグローバルビット線の一端に接続されており、
前記第３及び第４のセンススイッチは、それぞれ前記第１及び第２のグローバルビット線の他端に接続されている、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１のグローバルビット線は、分断されることなく前記第１と第３のセンススイッチにそれぞれ接続され、
前記第２のグローバルビット線は、分断されることなく前記第２と第４のセンススイッチにそれぞれ接続される、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
第１及び第２のグローバルビット線と、
第１乃至第４のセンススイッチと、
それぞれ前記第１及び第２のセンススイッチを介して前記第１及び第２のグローバルビット線の一端に接続された第１のセンスアンプと、
それぞれ前記第３及び第４のセンススイッチを介して前記第１及び第２のグローバルビット線の他端に接続された第２のセンスアンプと、
それぞれ第１の階層スイッチを介して前記第１のグローバルビット線に接続された複数の第１のローカルビット線と、
それぞれ第２の階層スイッチを介して前記第２のグローバルビット線に接続された複数の第２のローカルビット線と、
前記複数の第１のローカルビット線にそれぞれ割り当てられた複数の第１のメモリセルと、
前記複数の第２のローカルビット線にそれぞれ割り当てられた複数の第２のメモリセルと、
少なくとも前記第１乃至第４のセンススイッチを互いに独立に制御する制御回路と、を備えることを特徴とする半導体装置。
【請求項１０】
前記制御回路は、
前記第１及び第２のグローバルビット線から前記第１のセンスアンプにデータを転送する第１の制御、前記第１及び第２のグローバルビット線から前記第２のセンスアンプにデータを転送する第２の制御、並びに、前記第１及び第２のセンスアンプから前記第１及び第２のグローバルビット線にデータを転送する第３の制御、において、前記第１乃至第４のセンススイッチに対する制御を互いに異ならせる、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記制御回路は、
前記第１及び第２の制御は、時系列に時分割で制御し、
前記第３の制御は、前記第１のセンスアンプから前記第１及び第２のグローバルビット線のいずれか一方にデータを転送する第４の制御と、前記第２のセンスアンプから前記第１及び第２のグローバルビット線のいずれか他方にデータを転送する第５の制御と、を含み、
前記第４と第５の制御は、同時に行なう、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記制御回路は、
前記第１及び第２のグローバルビット線から前記第１のセンスアンプにデータを転送する際には、前記第３及び第４のセンススイッチの両方を電気的に非導通状態としたまま、前記第１及び第２のセンススイッチの両方を電気的に導通状態とし、
前記第１及び第２のグローバルビット線から前記第２のセンスアンプにデータを転送する際には、前記第１及び第２のセンススイッチの両方を電気的に非導通状態としたまま、前記第３及び第４のセンススイッチの両方を電気的に導通状態とする、ことを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記制御回路は、前記第１及び第２のセンスアンプから前記第１及び第２のグローバルビット線にデータを転送する際には、前記第２及び第３のセンススイッチの両方を電気的に非導通状態としたまま前記第１及び第４のセンススイッチの両方を電気的に導通状態とし、或いは、前記第１及び第４のセンススイッチの両方を電気的に非導通状態としたまま前記第２及び第３のセンススイッチの両方を電気的に導通状態とする、ことを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、ビット線が階層構造を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体装置の中には、ビット線がローカルビット線とグローバルビット線に階層化されたものが存在する（特許文献１〜３参照）。ローカルビット線は下位のビット線であり、メモリセルに接続される。一方、グローバルビット線は上位のビット線であり、センスアンプに接続される。ビット線を階層化すると、比較的電気抵抗の高いローカルビット線の配線長を短縮しつつ、１つのセンスアンプに割り当てられるメモリセル数を増やすことが可能となる。
【０００３】
特許文献１の図４には、一対のグローバルビット線の両端にそれぞれセンスアンプを設け、グローバルビット線の途中に設けられたスイッチのオン／オフを制御することにより、アクセスされた２つのメモリセルをそれぞれ異なるセンスアンプに接続する半導体装置が記載されている。これにより、２つのメモリセルのデータがそれぞれ異なるセンスアンプによって同時に増幅されるとともに、同時にリストアされる。
【０００４】
特許文献２の図１８には、ビット線が階層化されたものではないが、途中で分断された第１のビット線とスイッチを介して短絡可能な第２のビット線の両端にそれぞれセンスアンプを設け、第２のビット線の途中に設けられたスイッチのオン／オフを制御することにより、アクセスされた２つのメモリセルをそれぞれ異なるセンスアンプに接続する半導体装置が記載されている。これにより、２つのメモリセルのデータがそれぞれ異なるセンスアンプによって同時に増幅されるとともに、順次リストアされる。
【０００５】
特許文献３の図１には、一対のグローバルビット線の一端にセンスアンプを設け、アクセスされた２つのメモリセルを時分割で増幅する半導体装置が記載されている。これにより、２つのメモリセルのデータが同じセンスアンプによって時分割で増幅されるとともに、時分割でリストアされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−１１４４９１号公報
【特許文献２】特開平１１−１６３２９２号公報
【特許文献３】特開平８−８７８８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載された半導体装置は、グローバルビット線の途中にスイッチが設けられていることから、スイッチのオン抵抗によってグローバルビット線の寄生容量が増大するという問題がある。しかも、アクセスされるメモリセルの位置によってオンするスイッチの位置が変化することから、センス動作時において一方のセンスアンプに接続される寄生容量と、他方のセンスアンプに接続される寄生容量とが必ずしも一致せず、アクセスされる度に変化する。このため、センスアンプの動作マージンが低下するという問題もある。
【０００８】
特許文献２に記載された半導体装置においても、ビット線の途中にスイッチが設けられていることから、スイッチのオン抵抗によってビット線の寄生容量が増大する。しかも、アクセスされた２つのメモリセルのうち、一方のメモリセルについてはセンス動作とリストア動作が同時に行われるのに対し、他方のメモリセルについてはセンス動作とリストア動作が別のタイミングで行われることから、制御のタイミングマージンが小さいという問題もある。
【０００９】
さらに、特許文献３に記載された半導体装置においては、アクセスされた２つのメモリセルのうち、一方のメモリセルからデータを読み出す際のグローバルビット線の寄生容量と、他方のメモリセルからデータを読み出す際のグローバルビット線の寄生容量とが異なることから、センスアンプの動作マージンが低下するという問題がある。しかも、リストア動作を時分割で行っていることから、最初のリストア動作を行う際のビット線の電位変動によって、次にリストアを行うべきメモリセルに繋がるビット線の電位が変動し、リストア電圧が変化するという問題もある。また、リストアのタイミングが異なることから、先にリストアされたメモリセルの方が見かけ上の情報保持能力が低下するという問題もある。
【課題を解決するための手段】
【００１０】
本発明の一側面による半導体装置は、第１及び第２のグローバルビット線と、それぞれ第１の階層スイッチを介して前記第１のグローバルビット線に接続された複数の第１のローカルビット線と、それぞれ第２の階層スイッチを介して前記第２のグローバルビット線に接続された複数の第２のローカルビット線と、前記複数の第１のローカルビット線にそれぞれ割り当てられた複数の第１のメモリセルと、前記複数の第２のローカルビット線にそれぞれ割り当てられた複数の第２のメモリセルと、前記複数の第１及び第２のメモリセルをそれぞれ対応する第１及び第２のローカルビット線に接続するための複数のワード線と、それぞれ第１及び第２のセンススイッチを介して前記第１及び第２のグローバルビット線に接続された第１のセンスアンプと、それぞれ第３及び第４のセンススイッチを介して前記第１及び第２のグローバルビット線に接続された第２のセンスアンプと、制御回路と、を備え、前記制御回路は、前記複数のワード線のいずれかを活性化させることにより、対応する第１及び第２のメモリセルをそれぞれ対応する第１及び第２のローカルビット線に同時に接続し、次に、前記第１のメモリセルに接続された第１のローカルビット線と前記第１のグローバルビット線との間に設けられた第１の階層スイッチと、前記第１及び第２のセンススイッチとをそれぞれ電気的に導通状態とすることにより、前記第１のメモリセルに保持されたデータを前記第１のセンスアンプに転送し、次に、前記第１の階層スイッチを電気的に非導通とした後、前記第１のセンスアンプを活性化させることにより、前記第１のメモリセルに保持されたデータを増幅し、次に、前記第２のメモリセルに接続された第２のローカルビット線と前記第２のグローバルビット線との間に設けられた第２の階層スイッチと、前記第３及び第４のセンススイッチとをそれぞれ電気的に導通状態とすることにより、前記第２のメモリセルに保持されたデータを前記第２のセンスアンプに転送し、次に、前記第２の階層スイッチを電気的に非導通とした後、前記第２のセンスアンプを活性化させることにより、前記第２のメモリセルに保持されたデータを増幅し、次に、前記第１及び第４のセンススイッチと前記第１及び第２の階層スイッチを電気的に導通状態とし、且つ前記第２及び第３のセンススイッチを電気的に非導通とすることにより、前記第１及び第２のセンスアンプによって増幅されたデータをそれぞれ前記第１及び第２のメモリセルに同時にリストアする、ことを特徴とする。
【００１１】
本発明の他の側面による半導体装置は、第１及び第２のグローバルビット線と、第１乃至第４のセンススイッチと、それぞれ前記第１及び第２のセンススイッチを介して前記第１及び第２のグローバルビット線の一端に接続された第１のセンスアンプと、それぞれ前記第３及び第４のセンススイッチを介して前記第１及び第２のグローバルビット線の他端に接続された第２のセンスアンプと、それぞれ第１の階層スイッチを介して前記第１のグローバルビット線に接続された複数の第１のローカルビット線と、それぞれ第２の階層スイッチを介して前記第２のグローバルビット線に接続された複数の第２のローカルビット線と、前記複数の第１のローカルビット線にそれぞれ割り当てられた複数の第１のメモリセルと、前記複数の第２のローカルビット線にそれぞれ割り当てられた複数の第２のメモリセルと、少なくとも前記第１乃至第４のセンススイッチを互いに独立に制御する制御回路と、を備えることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、グローバルビット線の途中にグローバルビット線を分断するスイッチが設けられていないことから、グローバルビット線の寄生容量を低減することが可能となる。また、第１のセンスアンプと第２のセンスアンプの動作条件が等しいことから、センスアンプの動作マージンを十分に確保することも可能となる。さらに、第１のセンスアンプを用いたリストア動作と第２のセンスアンプを用いたリストア動作を同時に行うことができるため、時分割でリストア動作を行う場合に生じる種々の問題が生じることがない。
【図面の簡単な説明】
【００１３】
【図１】本発明の好ましい第１の実施形態による半導体装置１０の主要部を示す回路図である。
【図２】グローバルビット線のツイスト構造を説明するための模式図である。
【図３】メモリセルＭＣの物理的な構造を示す断面図である。
【図４】半導体装置１０のリード時における動作を説明するためのタイミングチャートである。
【図５】本発明の好ましい第２の実施形態による半導体装置２０の主要部を示す回路図である。
【図６】半導体装置２０のリード時における動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１４】
本発明の課題を解決する技術思想（コンセプト）の代表的な一例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。すなわち、本発明は、同時にアクセスされる２つのメモリセルに対するセンス動作を２つのセンスアンプを用いて時分割で行い、その後、２つのセンスアンプからそれぞれ対応する２つのメモリセルへのリストア動作を同時に行うことを技術思想とするものである。これにより、グローバルビット線の途中にスイッチを介在させる必要がなくなるとともに、時分割でリストア動作を行う場合の問題が生じない。また、第１のセンスアンプと第２のセンスアンプの寄生ＣＲモデルが互いに同じとなることから、高いセンス感度を確保することも可能となる。
【００１５】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１６】
図１は、本発明の好ましい第１の実施形態による半導体装置１０の主要部を示す回路図である。
【００１７】
図１に示すように、本実施形態による半導体装置１０はビット線が階層化された半導体メモリであり、上位のビット線である一対のグローバルビット線に２つのセンスアンプが接続された構成を有している。より具体的に説明すると、本実施形態による半導体装置１０は、Ｙ方向に延在するグローバルビット線対ＧＢＬＴｉ，ＧＢＬＢｉ（ｉ＝０，１，２・・・）と、グローバルビット線対ＧＢＬＴｉ，ＧＢＬＢｉの一端側に設けられたセンスアンプＳＡｉと、グローバルビット線対ＧＢＬＴｉ，ＧＢＬＢｉの他端側に設けられたセンスアンプＳＡｉＡとを備えている。センスアンプＳＡｉ，ＳＡｉＡの回路形式は特に限定されず、例えば、フリップフロップ回路を用いることができる。また、グローバルビット線対ＧＢＬＴｉ，ＧＢＬＢｉはいわゆるフォールデッド構造を有している。
【００１８】
グローバルビット線対ＧＢＬＴｉの一端とセンスアンプＳＡｉの一方の入出力ノードＳＩ０Ｔｉとの間にはセンススイッチＳＳＷ０ｉ（第１のセンススイッチ）が接続され、グローバルビット線対ＧＢＬＢｉの一端とセンスアンプＳＡｉの他方の入出力ノードＳＩ０Ｂｉとの間にはセンススイッチＳＳＷ１ｉ（第２のセンススイッチ）が接続されている。同様に、グローバルビット線対ＧＢＬＴｉの他端とセンスアンプＳＡｉＡの一方の入出力ノードＳＩ１Ｔｉとの間にはセンススイッチＳＳＷ２ｉ（第３のセンススイッチ）が接続され、グローバルビット線対ＧＢＬＢｉの他端とセンスアンプＳＡｉＡの他方の入出力ノードＳＩ１Ｂｉとの間にはセンススイッチＳＳＷ３ｉ（第４のセンススイッチ）が接続されている。これらセンススイッチＳＳＷ０ｉ〜ＳＳＷ３ｉはいずれもＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはそれぞれ接続信号ＳＨ０Ｔ，ＳＨ０Ｂ，ＳＨ１Ｔ，ＳＨ１Ｂが供給される。これにより、これら４つのセンススイッチＳＳＷ０ｉ〜ＳＳＷ３ｉの導通及び非導通は、互いに独立制御することが可能である。センススイッチとしては、ＣＭＯＳスイッチを用いても構わない。
【００１９】
上位のビット線であるグローバルビット線には、階層スイッチを介して下位のビット線であるローカルビット線が接続されている。本実施形態では、１本のグローバルビット線に４本のローカルビット線が割り当てられている。これら４本のローカルビット線は互いに配線長が等しい。具体的には、グローバルビット線ＧＢＬＴｉには、ローカルビット線ＢＬ０Ｔｉ，ＢＬ１Ｔｉ，ＢＬ２Ｔｉ，ＢＬ３Ｔｉが割り当てられており、これらローカルビット線ＢＬ０Ｔｉ〜ＢＬ３Ｔｉとグローバルビット線ＧＢＬＴｉとの間にはそれぞれ階層スイッチＬＳＷ０Ｔｉ〜ＬＳＷ３Ｔｉ（第１の階層スイッチ）が接続されている。同様に、グローバルビット線ＧＢＬＢｉには、ローカルビット線ＢＬ０Ｂｉ，ＢＬ１Ｂｉ，ＢＬ２Ｂｉ，ＢＬ３Ｂｉが割り当てられており、これらローカルビット線ＢＬ０Ｂｉ〜ＢＬ３Ｂｉとグローバルビット線ＧＢＬＢｉとの間にはそれぞれ階層スイッチＬＳＷ０Ｂｉ〜ＬＳＷ３Ｂｉ（第２の階層スイッチ）が接続されている。階層スイッチＬＳＷ０Ｔｉ〜ＬＳＷ３Ｔｉ，ＬＳＷ０Ｂｉ〜ＬＳＷ３ＢｉはいずれもＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはそれぞれ対応する接続信号ＬＳＷ０〜ＬＳＷ７が供給される。階層スイッチとしては、ＣＭＯＳスイッチを用いても構わない。
【００２０】
図１に示すように、ローカルビット線ＢＬ０Ｔｉとローカルビット線ＢＬ１Ｂｉは、Ｘ方向に延在する同じワード線ＷＬ０〜ＷＬｎと交差しており、各交点にはメモリセルＭＣが配置されている。同様に、ローカルビット線ＢＬ１Ｔｉとローカルビット線ＢＬ０Ｂｉは図示しない同じワード線と交差し、ローカルビット線ＢＬ２Ｔｉとローカルビット線ＢＬ３Ｂｉは図示しない同じワード線と交差し、ローカルビット線ＢＬ３Ｔｉとローカルビット線ＢＬ２Ｂｉは図示しない同じワード線と交差する。
【００２１】
また、対を成すグローバルビット線ＧＢＬＴｉ，ＧＢＬＢｉには、イコライズ回路ＥＱが接続されており、イコライズ信号ＥＱＢが活性化するとグローバルビット線ＧＢＬＴｉ，ＧＢＬＢｉは所定の電位にイコライズされる。イコライズ動作については「プリチャージ」と呼ぶことがある。
【００２２】
さらに、センスアンプＳＡｉはカラムスイッチＹＳＷｉを介してローカルＩ／Ｏ線ＬＩＯに接続されている。ローカルＩ／Ｏ線ＬＩＯは、ローカルＩ／Ｏ線ＬＩＯＴ，ＬＩＯＢからなる相補の配線であり、いずれかのカラムスイッチＹＳＷｉが導通状態になると、センスアンプＳＡｉによって増幅されたグローバルビット線ＧＢＬＴｉのデータがローカルＩ／Ｏ線ＬＩＯＴに転送され、センスアンプＳＡｉによって増幅されたグローバルビット線ＧＢＬＢｉのデータがローカルＩ／Ｏ線ＬＩＯＢに転送される。カラムスイッチＹＳＷｉは、いずれもＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはそれぞれカラム選択信号ＹＳｉが供給される。カラムスイッチについてもＣＭＯＳ構造としても構わない。
【００２３】
これら接続信号ＳＨ０Ｔ，ＳＨ０Ｂ，ＳＨ１Ｔ，ＳＨ１Ｂ、ＬＳＷ０〜ＬＳＷ７、カラム選択信号ＹＳｉ及びワード線ＷＬの活性化信号は、図１に示す制御回路１２によって生成される。つまり、制御回路１２は、ロウデコーダ、カラムデコーダ及びコントロールロジックなどを含む回路ブロックである。
【００２４】
図１に示すように、対を成すグローバルビット線ＧＢＬＴｉ，ＧＢＬＢｉは、Ｘ方向における位置が入れ替わるツイスト部を１箇所又は２箇所有している。具体的には、偶数番目のグローバルビット線対については１箇所のツイスト部ＴＷ１を有しており、ツイスト部ＴＷ１とセンスアンプＳＡｉとの間にはローカルビット線ＢＬ０Ｔｉ，ＢＬ１Ｂｉ，ＢＬ１Ｔｉ，ＢＬ０Ｂｉが配置され、ツイスト部ＴＷ１とセンスアンプＳＡｉＡとの間にはローカルビット線ＢＬ２Ｔｉ，ＢＬ３Ｂｉ，ＢＬ３Ｔｉ，ＢＬ２Ｂｉが配置されている。一方、奇数番目のグローバルビット線対については２箇所のツイスト部ＴＷ２，ＴＷ３を有しており、ツイスト部ＴＷ２とセンスアンプＳＡｉとの間にはローカルビット線ＢＬ０Ｔｉ，ＢＬ１Ｂｉが配置され、ツイスト部ＴＷ２とＴＷ３との間にはローカルビット線ＢＬ１Ｔｉ，ＢＬ０Ｂｉ，ＢＬ２Ｔｉ，ＢＬ３Ｂｉが配置され、ツイスト部ＴＷ３とセンスアンプＳＡｉＡとの間にはローカルビット線ＢＬ３Ｔｉ，ＢＬ２Ｂｉが配置されている。
【００２５】
これにより、グローバルビット線のツイスト構造は図２に示すとおりとなり、各グローバルビット線はＹ方向の長さが均等な４つのエリアＡ１〜Ａ４に分かれる。各エリアは、それぞれ対応するローカルビット線が形成されるエリア（メモリブロック）である。そして、対を成すグローバルビット線には相補の信号が現れるため、図２に示すツイスト構造によってビット線間ノイズがキャンセルされる。例えば、グローバルビット線ＧＢＬＴ２に着目すると、エリアＡ１，Ａ２においては相補のグローバルビット線ＧＢＬＢ１，ＧＢＬＴ１にそれぞれ隣接し、エリアＡ３，Ａ４においては相補のグローバルビット線ＧＢＬＴ３，ＧＢＬＢ３にそれぞれ隣接することから、これらグローバルビット線ＧＢＬＴ１，ＧＢＬＢ１や、グローバルビット線ＧＢＬＴ３，ＧＢＬＢ３に現れるデータの論理レベルがいずれであっても、隣接するグローバルビット線ＧＢＬＴ２に与えられるノイズがキャンセルされることになる。
【００２６】
図３は、メモリセルＭＣの物理的な構造を示す断面図である。
【００２７】
図３に示すように、本実施形態においては、一例として１つのセルトランジスタＴｒ（アクセストランジスタ）及び１つのセルキャパシタＣ（記憶素子）の直列回路によってメモリセルＭＣが構成されている。セルトランジスタＴｒは、半導体基板２００の主面に対して垂直なピラー状のチャネル２０１を有するピラー型のＭＯＳトランジスタ（縦型トランジスタ）である。ピラー状のチャネル２０１の下方及び上方には、拡散層２０２（ローカルビット線ＢＬ），２０３（メモリセルＭＣのストレージコンタクト側）がそれぞれ設けられており、側面はゲート絶縁膜２０４を介してゲート電極２０５で覆われている。これにより、ゲート電極２０５に所定の電圧が印加されると、上下の拡散層２０２，２０３が電気的に接続される。ゲート電極２０５はワード線ＷＬとして機能する。かかる構成により、１つのメモリセルＭＣを４Ｆ２（Ｆは最小加工寸法）のエリアに形成することが可能となる。４Ｆ２型のメモリセルＭＣでは、ワード線ＷＬとローカルビット線ＢＬとのすべての交点にメモリセルが配置される１交点１セル型である。
【００２８】
下方の拡散層２０２は、半導体基板２００に埋め込まれたローカルビット線ＢＬに接続されている。このように、本実施形態においてはローカルビット線ＢＬが半導体基板２００に埋め込まれた構成を有していることから、通常のプレーナ型のトランジスタを用いた場合と比べ、ローカルビット線ＢＬとワード線ＷＬとのクロスカップリングは非常に少ない。尚、拡散層２０２（ローカルビット線ＢＬ）は、砒素（Ａｓ）等のドープドポリシリコン、タングステンまたは金属材料を用いても良い。
【００２９】
上方の拡散層２０３（メモリセルＭＣのストレージコンタクト側）は、コンタクトプラグ２０６を介してセルキャパシタＣの下部電極２１１に接続されている。セルキャパシタＣは、下部電極２１１、上部電極２１２及びこれらの間に設けられた容量絶縁膜２１３によって構成されている。上部電極２１２は、所定の固定電位に接続されている。また、セルキャパシタＣのさらに上方には、グローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬには上層配線が用いられるため、配線の膜厚Ｔが大きくなる。さらに、グローバルビット線ＧＢＬの材料としては、電気抵抗の低い銅（Ｃｕ）を用いることができる。これらにより、グローバルビット線ＧＢＬの配線抵抗（単位長あたりの比抵抗）は、ローカルビット線ＢＬのそれよりも十分に小さく（例えば１／１０以下に）することができる。
【００３０】
グローバルビット線ＧＢＬの配線抵抗がローカルビット線ＢＬの配線抵抗よりも十分に小さくなるよう設計すれば、ローカルビット線ＢＬの長さを抑えつつ、グローバルビット線ＧＢＬの長さを長くすることが可能となる。これにより、メモリセルのＹ方向における位置にかかわらず、ほぼ均一なアクセスタイム（ワード線ＷＬを活性化させてからセンスアンプＳＡｉを活性化させるまでの時間）を実現できる。したがって、必要となる記憶容量に応じて、１本のグローバルビット線ＧＢＬに割り当てられるローカルビット線ＢＬの数を増やすことが可能となり、これによりセンスアンプ１台当たりに割り当てられるメモリセル数を増大させることが可能となる。本実施形態では、１本のグローバルビット線ＧＢＬに割り当てられるローカルビット線ＢＬの数を４本としているが、これを１６本や３２本とすることが可能である。尚、階層スイッチの導通抵抗（オン抵抗）が、グローバルビット線ＧＢＬの寄生抵抗よりも高い場合、オン抵抗とローカルビット線ＢＬの時定数（ＣＲ）が分布乗数を支配する。
【００３１】
以上が本実施形態による半導体装置の構成である。次に、本実施形態による半導体装置の動作について説明する。
【００３２】
図４は、本実施形態による半導体装置１０のリード時における動作を説明するためのタイミングチャートである。図４に示すように、本実施形態による半導体装置１０のリード動作は６つのステップによって行われる。
【００３３】
第１のステップ（Ｓ１）はプリチャージ動作であり、接続信号ＳＨ０Ｔ，ＳＨ０Ｂ，ＳＨ１Ｔ，ＳＨ１Ｂ，ＬＳＷ０〜ＬＳＷ７が全てハイレベルに活性化されるとともに、イコライズ信号ＥＱＢがローレベルに活性化される。これにより、グローバルビット線及びローカルビット線が全てイコライズ回路ＥＱによって所定の電位（ＶＤＬ／２）にプリチャージされる。
【００３４】
第２のステップ（Ｓ２）はワード線ＷＬを選択するステップであり、ロウアドレスに基づいて所定のワード線ＷＬが活性化される。図４に示す例では、図１に示したワード線ＷＬ０が活性化されており、これにより、メモリセルＭＣ（ａ），ＭＣ（ｂ）がそれぞれローカルビット線ＢＬ０Ｔ０，ＢＬ１Ｂ０に同時に接続される。また、ワード線ＷＬ０の活性化に応答して、接続信号ＳＨ０Ｔ，ＳＨ０Ｂ，ＬＳＷ０，ＬＳＷ２を除く他の接続信号ＳＨ１Ｔ，ＳＨ１Ｂ，ＬＳＷ１，３〜７をローレベルに変化させる。これにより、グローバルビット線ＧＢＬＴ０，ＧＢＬＢ０とセンスアンプＳＡ０Ａが遮断されるとともに、階層スイッチＬＳＷ０Ｔ０，ＬＳＷ１Ｂ０を除く他の階層スイッチが全て非導通状態となる。その結果、ローカルビット線ＢＬ０Ｔ０の電位はメモリセルＭＣ（ａ）に保持されていたデータの論理レベルに基づいて変化し、ローカルビット線ＢＬ１Ｂ０の電位はメモリセルＭＣ（ｂ）に保持されていたデータの論理レベルに基づいて変化する。図４に示す例では、メモリセルＭＣ（ａ），ＭＣ（ｂ）にハイレベルのデータが保持されていたケースを示しており、これによりローカルビット線ＢＬ０Ｔ０，ＢＬ１Ｂ０の電位が僅かに上昇している。
【００３５】
そして、ローカルビット線ＢＬ０Ｔ０は、階層スイッチＬＳＷ０Ｔ０を介してグローバルビット線ＧＢＬＴ０に接続されているため、グローバルビット線ＧＢＬＴ０の電位も僅かに上昇する。
【００３６】
これに対し、ローカルビット線ＢＬ１Ｂ０については、対応する階層スイッチＬＳＷ１Ｂ０が非導通状態であるため、この時点ではグローバルビット線ＧＢＬＢ０に接続されない。グローバルビット線ＧＢＬＢ０については、階層スイッチＬＳＷ０Ｂ０を介してローカルビット線ＢＬ０Ｂ０に接続されるものの、ローカルビット線ＢＬ０Ｂ０に接続されたメモリセルは選択されていないことから、グローバルビット線ＧＢＬＢ０の電位は変化しない。ここで、階層スイッチＬＳＷ０Ｂ０を導通させているのは、センス時におけるグローバルビット線ＧＢＬＴ０，ＧＢＬＢ０のＣＲモデルを一致させるためであり、これによって高いセンス感度を得ることができる。尚、センス可能である限りにおいて、階層スイッチＬＳＷ０Ｂ０を導通させることは必須でない。
【００３７】
以上により、センスアンプＳＡ０の一方の入出力ノードＳＩ０Ｔ０と他方の入出力ノードＳＩ０Ｂ０には、メモリセルＭＣ（ａ）からのリードデータに基づく電位差が現れることになる。つまり、メモリセルＭＣ（ａ）に保持されたデータがセンスアンプＳＡ０に転送される。
【００３８】
第３のステップ（Ｓ３）は、センスアンプＳＡ０を活性化させるステップである。具体的には、接続信号ＳＨ１Ｔ，ＳＨ１Ｂ，ＬＳＷ０〜ＬＳＷ７をローレベルに非活性化することによってセンススイッチＳＳＷ２０，ＳＳＷ３０及び全ての階層スイッチを非導通状態とし、この状態で、センスアンプＳＡ０を活性化させる。センスアンプＳＡ０の活性化は、センス活性化信号ＳＡＰＴ０をハイレベル、センス活性化信号ＳＡＮＴ０をローレベルとすることにより行う。これにより、センスアンプＳＡ０の入出力ノードＳＩ０Ｔ０，ＳＩ０Ｂ０に現れている電位差がセンスアンプＳＡ０によって増幅される。増幅されたリードデータは、センスアンプＳＡ０に保持される。
【００３９】
第４のステップ（Ｓ４）は、グローバルビット線ＧＢＬＴ０，ＧＢＬＢ０をイコライズ回路ＥＱによって再び所定の電位（ＶＤＬ／２）にプリチャージ（イコライズ）するステップである。この間、カラム選択信号ＹＳ０が活性化し、これによってセンスアンプＳＡ０に保持されているリードデータ、すなわち、メモリセルＭＣ（ａ）から読み出されたリードデータがローカルＩ／Ｏ線ＬＩＯに転送される。また、接続信号ＳＨ０Ｔ，ＳＨ０Ｂをローレベル、接続信号ＳＨ１Ｔ，ＳＨ１Ｂをハイレベルとすることによって、センススイッチＳＳＷ００，ＳＳＷ１０を非導通状態、センススイッチＳＳＷ２０，ＳＳＷ３０を導通状態に切り替える。
【００４０】
第５のステップ（Ｓ５）は、メモリセルＭＣ（ｂ）のデータをセンスアンプＳＡ０Ａに転送するとともに、センスアンプＳＡ０Ａを活性化させるステップである。具体的には、まず接続信号ＬＳＷ１，ＬＳＷ３をハイレベルにすることによって、ローカルビット線ＢＬ１Ｂ０をグローバルビット線ＧＢＬＢ０に接続し、グローバルビット線ＧＢＬＢ０の電位をメモリセルＭＣ（ｂ）から読み出されたデータに応じて変化させる。これに対し、ローカルビット線ＢＬ１Ｔ０については、階層スイッチＬＳＷ１Ｔ０を介してローカルビット線ＢＬ１Ｔ０に接続されるものの、ローカルビット線ＢＬ１Ｔ０に接続されたメモリセルは選択されていないことから、グローバルビット線ＧＢＬＴ０の電位は変化しない。この場合も、センス可能である限り、階層スイッチＬＳＷ１Ｔ０を導通させることは必須でない。
【００４１】
以上により、センスアンプＳＡ０Ａの一方の入出力ノードＳＩ１Ｔ０と他方の入出力ノードＳＩ１Ｂ０には、メモリセルＭＣ（ｂ）からのリードデータに基づく電位差が現れることになる。つまり、メモリセルＭＣ（ｂ）に保持されたデータがセンスアンプＳＡ０Ａに転送される。
【００４２】
次に、接続信号ＬＳＷ１，ＬＳＷ３をローレベルに非活性化することによって全ての階層スイッチを非導通状態とし、この状態で、センスアンプＳＡ０Ａを活性化させる。センスアンプＳＡ０Ａの活性化は、センス活性化信号ＳＡＰＴ１をハイレベル、センス活性化信号ＳＡＮＴ１をローレベルとすることにより行う。これにより、センスアンプＳＡ０Ａの入出力ノードＳＩ１Ｔ０，ＳＩ１Ｂ０に現れている電位差がセンスアンプＳＡ０Ａによって増幅される。増幅されたリードデータは、センスアンプＳＡ０Ａに保持される。センスアンプＳＡ０Ａによるセンス動作が行われている間、ローカルＩ／Ｏ線ＬＩＯに転送されたリードデータは、半導体装置１０の外部に出力される。
【００４３】
第６のステップ（Ｓ６）は、メモリセルＭＣ（ａ），（ｂ）から読み出されたデータをメモリセルＭＣ（ａ），（ｂ）にリストアするステップである。具体的には、選択信号ＳＨ０Ｔ，ＳＨ１Ｂ，ＬＳＷ０，ＬＳＷ１をハイレベル、選択信号ＳＨ０Ｂ，ＳＨ１Ｔ，ＬＳＷ〜ＬＳＷ７をローレベルとすることにより、センススイッチＳＷＷ０，ＳＷＷ３と階層スイッチＬＳＷ０Ｔ０，ＬＳＷ１Ｂ０を電気的に導通させる。これにより、センスアンプＳＡ０，ＳＡ０Ａによって増幅されたデータがそれぞれメモリセルＭＣ（ａ），ＭＣ（ｂ）に同時にリストアされる。その後、ワード線ＷＬ０を非活性化することにより、一連のリード動作が完了する。
【００４４】
一連のリード動作が完了した後は、再び第１のステップ（Ｓ１）に戻って、グローバルビット線及びローカルビット線のプリチャージを行う。
【００４５】
尚、上記の例において、メモリセルＭＣ（ｂ）から読み出されたデータが外部に出力されないにもかかわらず、メモリセルＭＣ（ｂ）に対するリード動作及びリストア動作を行っているのは、メモリセルＭＣ（ａ）のアクセスに伴ってメモリセルＭＣ（ｂ）に保持されたデータが不可避的に破壊されるからである。したがって、上記の例とは逆にメモリセルＭＣ（ｂ）にアクセスしたい場合には、メモリセルＭＣ（ａ）のデータをセンスアンプＳＡ０Ａにてセンスし、メモリセルＭＣ（ｂ）のデータをセンスアンプＳＡ０にてセンスすればよい。
【００４６】
以上のように、本実施形態による半導体装置１０のリード動作においては、一対のグローバルビット線に接続された２つのセンスアンプを用いて、選択された２つのメモリセルのデータを時分割で増幅している。これにより、特許文献１，２のようにグローバルビット線の途中にスイッチを設ける必要がなくなるため、グローバルビット線の寄生容量を低減することが可能となる。また、センスアンプＳＡｉとセンスアンプＳＡｉＡの動作条件が等しくなることから、センスアンプの動作マージンを十分に確保することも可能となる。しかも、リストア動作については同時に行われることから、特許文献３のように、時分割でリストア動作を行う場合の問題が生じることもない。
【００４７】
また、センスアンプＳＡ０Ａがセンス動作を行っている間に、センスアンプＳＡ０により増幅されたデータを外部に出力することができることから、アクセスタイムが遅延することもない。
【００４８】
次に、本発明の第２の実施形態について説明する。
【００４９】
図５は、本発明の好ましい第２の実施形態による半導体装置２０の主要部を示す回路図である。
【００５０】
図５に示すように、本実施形態による半導体装置２０は、センスアンプＳＡｉにローカルＩ／Ｏ線ＬＩＯ０が割り当てられ、センスアンプＳＡｉＡにローカルＩ／Ｏ線ＬＩＯ１が割り当てられている点において、第１の実施形態による半導体装置１０と相違している。その他の点については、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００５１】
ローカルＩ／Ｏ線ＬＩＯ０は、ローカルＩ／Ｏ線ＬＩＯＴ０，ＬＩＯＢ０からなる相補の配線であり、カラムスイッチＹＳＷ０ｉが導通状態になると、センスアンプＳＡｉによって増幅されたグローバルビット線ＧＢＬＴｉのデータがローカルＩ／Ｏ線ＬＩＯＴ０に供給され、センスアンプＳＡｉによって増幅されたグローバルビット線ＧＢＬＢｉのデータがローカルＩ／Ｏ線ＬＩＯＢ０に供給される。同様に、ローカルＩ／Ｏ線ＬＩＯ１は、ローカルＩ／Ｏ線ＬＩＯＴ１，ＬＩＯＢ１からなる相補の配線であり、カラムスイッチＹＳＷ１ｉが導通状態になると、センスアンプＳＡｉＡによって増幅されたグローバルビット線ＧＢＬＴｉのデータがローカルＩ／Ｏ線ＬＩＯＴ１に供給され、センスアンプＳＡｉＡによって増幅されたグローバルビット線ＧＢＬＢｉのデータがローカルＩ／Ｏ線ＬＩＯＢ１に供給される。カラムスイッチＹＳＷ０ｉ，ＹＳＷ１ｉは、いずれもＮチャンネル型のＭＯＳトランジスタからなり、そのゲート電極にはそれぞれ対応するカラム選択信号ＹＳ０ｉ又はＹＳ１ｉが供給される。
【００５２】
図６は、本実施形態による半導体装置２０のリード時における動作を説明するためのタイミングチャートである。図６に示すように、本実施形態による半導体装置２０のリード動作は７つのステップによって行われる。
【００５３】
第１のステップ（Ｓ１１）〜第５のステップ（Ｓ１５）は、図４に示した第１のステップ（Ｓ１）〜第５のステップ（Ｓ５）と同じ動作であり、したがって重複する説明は省略する。
【００５４】
第６のステップ（Ｓ１６）は、センスアンプＳＡ０Ａによって増幅されたデータをローカルＩ／Ｏ線ＬＩＯ１に出力するステップである。つまり、カラム選択信号ＹＳ１０が活性化し、これによってセンスアンプＳＡ０Ａに保持されているリードデータ、すなわち、メモリセルＭＣ（ｂ）から読み出されたリードデータがローカルＩ／Ｏ線ＬＩＯ１に転送される。
【００５５】
第７のステップ（Ｓ１７）は図４に示した第６のステップ（Ｓ６）と同じ動作であり、したがって重複する説明は省略する。
【００５６】
一連のリード動作が完了した後は、再び第１のステップ（Ｓ１１）に戻って、グローバルビット線及びローカルビット線のプリチャージを行う。
【００５７】
このように、本実施形態による半導体装置２０では、一対のグローバルビット線ＧＢＬＴｉ，ＧＢＬＢｉに接続された２つのセンスアンプＳＡｉ，ＳＡｉＡにローカルＩ／Ｏ線ＬＩＯ０，ＬＩＯ１がそれぞれ割り当てられていることから、アクセスされる２つのメモリセルＭＣ（ａ），ＭＣ（ｂ）のデータをいずれも外部に出力することが可能となる。また、メモリセルＭＣ（ａ），ＭＣ（ｂ）のデータがローカルＩ／Ｏ線ＬＩＯ０，ＬＩＯ１に転送されるタイミングが異なるため、センスアンプＳＡｉＡがセンス動作を行っている間にＩ／Ｏ線ＬＩＯ０に転送されたデータを半導体装置２０の外部に出力し、その後これに連続して、センスアンプＳＡｉＡによって増幅されたデータを外部に出力することができる。
【００５８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００５９】
したがって、本願の基本的技術思想はこれに限られず、センスアンプ、各種スイッチ等の回路の形式は、実施形態に示した回路形式には限られない。また、ビット線のイコライズ電圧は所謂１／２電圧（ＶＤＬ／２）に限られず、例えば、ＶＳＳ側の低電圧、ＶＡＲＹ側の高電圧でも良い。更に、トランジスタとして電界効果トランジスタ（Field Effect Transistor; FET）を用いる場合、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。また、一部のトランジスタはＦＥＴに限らず、例えばバイポーラ型トランジスタであっても良い。
【００６０】
本発明の基本的技術思想は、専用の記憶装置に限られない様々な半導体装置に適用することができる。例えば、それぞれ記憶機能を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
【００６１】
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
【００６２】
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００６３】
１０，２０    半導体装置
１２    制御回路
ＢＬ，ＢＬ０Ｔｉ，ＢＬ０Ｂｉ    ローカルビット線
ＥＱ      イコライズ回路
ＧＢＬ，ＧＢＬＴｉ，ＧＢＬＢｉ    グローバルビット線
ＬＩＯ，ＬＩＯ０，ＬＩＯ１        ローカルＩ／Ｏ線
ＬＳＷ０Ｔｉ〜ＬＳＷ３Ｔｉ，ＬＳＷ０Ｂｉ〜ＬＳＷ３Ｂｉ    階層スイッチ
ＭＣ      メモリセル
ＳＡｉ，ＳＡｉＡ    センスアンプ
ＳＩ０Ｔｉ，ＳＩ０Ｂｉ，ＳＩ１Ｔｉ，ＳＩ１Ｂｉ    入出力ノード
ＳＳＷ０ｉ〜ＳＳＷ３ｉ    センススイッチ
ＷＬ，ＷＬ０〜ＷＬｎ    ワード線
ＴＷ１〜ＴＷ３    ツイスト部
ＹＳＷｉ，ＹＳＷ０ｉ，ＹＳＷ１ｉ    カラムスイッチ
【図１】
2011118998.tif 000003
【図２】
2011118998.tif 000004
【図３】
2011118998.tif 000005
【図４】
2011118998.tif 000006
【図５】
2011118998.tif 000007
【図６】
2011118998.tif 000008
【手続補正書】
【提出日】平成22年1月5日(2010.1.5)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２のグローバルビット線と、
それぞれ第１の階層スイッチを介して前記第１のグローバルビット線に接続された複数の第１のローカルビット線と、
それぞれ第２の階層スイッチを介して前記第２のグローバルビット線に接続された複数の第２のローカルビット線と、
前記複数の第１のローカルビット線にそれぞれ割り当てられた複数の第１のメモリセルと、
前記複数の第２のローカルビット線にそれぞれ割り当てられた複数の第２のメモリセルと、
前記複数の第１及び第２のメモリセルをそれぞれ対応する第１及び第２のローカルビット線に接続するための複数のワード線と、
それぞれ第１及び第２のセンススイッチを介して前記第１及び第２のグローバルビット線に接続された第１のセンスアンプと、
それぞれ第３及び第４のセンススイッチを介して前記第１及び第２のグローバルビット線に接続された第２のセンスアンプと、
制御回路と、を備え、
前記制御回路は、
前記複数のワード線のいずれかを活性化させることにより、対応する第１及び第２のメモリセルをそれぞれ対応する第１及び第２のローカルビット線に同時に接続し、
次に、前記第１のメモリセルに接続された第１のローカルビット線と前記第１のグローバルビット線との間に設けられた第１の階層スイッチと、前記第１及び第２のセンススイッチとをそれぞれ電気的に導通状態とすることにより、前記第１のメモリセルに保持されたデータを前記第１のセンスアンプに転送し、
次に、前記第１の階層スイッチを電気的に非導通とした後、前記第１のセンスアンプを活性化させることにより、前記第１のメモリセルに保持されたデータを増幅し、
次に、前記第２のメモリセルに接続された第２のローカルビット線と前記第２のグローバルビット線との間に設けられた第２の階層スイッチと、前記第３及び第４のセンススイッチとをそれぞれ電気的に導通状態とすることにより、前記第２のメモリセルに保持されたデータを前記第２のセンスアンプに転送し、
次に、前記第２の階層スイッチを電気的に非導通とした後、前記第２のセンスアンプを活性化させることにより、前記第２のメモリセルに保持されたデータを増幅し、
次に、前記第１及び第４のセンススイッチと前記第１及び第２の階層スイッチを電気的に導通状態とし、且つ前記第２及び第３のセンススイッチを電気的に非導通とすることにより、前記第１及び第２のセンスアンプによって増幅されたデータをそれぞれ前記第１及び第２のメモリセルに同時にリストアする、ことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のグローバルビット線を所定の電位にイコライズするイコライズ回路をさらに備え、
前記制御回路は、前記第１の階層スイッチを電気的に非導通とした後、前記第２のメモリセルに保持されたデータを前記第２のセンスアンプに転送する前に、前記イコライズ回路を活性化させることにより前記第１及び第２のグローバルビット線を前記所定の電位にイコライズする、ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御回路は、
前記第１のメモリセルに保持されたデータを前記第１のセンスアンプに転送する際、前記第２のメモリセルに接続されていない第２のローカルビット線と前記第２のグローバルビット線との間に設けられた第２の階層スイッチを電気的に導通状態とし、
前記第２のメモリセルに保持されたデータを前記第２のセンスアンプに転送する際、前記第１のメモリセルに接続されていない第１のローカルビット線と前記第１のグローバルビット線との間に設けられた第１の階層スイッチを電気的に導通状態とする、ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記制御回路は、前記第２のセンスアンプを活性化させている間に、前記第１のセンスアンプによって増幅されたデータを外部に出力する、ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記制御回路は、前記第１のセンスアンプによって増幅されたデータを外部に出力した後、これに連続して、前記第２のセンスアンプによって増幅されたデータを外部に出力する、ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１及び第２のグローバルビット線はいずれも第１の方向に延在しており、前記第１の方向と交差する第２の方向における位置が入れ替わるツイスト部を有している、ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記第１及び第２のセンススイッチは、それぞれ前記第１及び第２のグローバルビット線の一端に接続されており、
前記第３及び第４のセンススイッチは、それぞれ前記第１及び第２のグローバルビット線の他端に接続されている、ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記第１のグローバルビット線は、分断されることなく前記第１と第３のセンススイッチにそれぞれ接続され、
前記第２のグローバルビット線は、分断されることなく前記第２と第４のセンススイッチにそれぞれ接続される、ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
第１及び第２のグローバルビット線と、
第１乃至第４のセンススイッチと、
それぞれ前記第１及び第２のセンススイッチを介して前記第１及び第２のグローバルビット線の一端に接続された第１のセンスアンプと、
それぞれ前記第３及び第４のセンススイッチを介して前記第１及び第２のグローバルビット線の他端に接続された第２のセンスアンプと、
それぞれ第１の階層スイッチを介して前記第１のグローバルビット線に接続された複数の第１のローカルビット線と、
それぞれ第２の階層スイッチを介して前記第２のグローバルビット線に接続された複数の第２のローカルビット線と、
前記複数の第１のローカルビット線にそれぞれ割り当てられた複数の第１のメモリセルと、
前記複数の第２のローカルビット線にそれぞれ割り当てられた複数の第２のメモリセルと、
少なくとも前記第１乃至第４のセンススイッチを互いに独立に制御する制御回路と、を備えることを特徴とする半導体装置。
【請求項１０】
前記制御回路は、
前記第１及び第２のグローバルビット線から前記第１のセンスアンプにデータを転送する第１の制御、前記第１及び第２のグローバルビット線から前記第２のセンスアンプにデータを転送する第２の制御、並びに、前記第１及び第２のセンスアンプから前記第１及び第２のグローバルビット線にデータを転送する第３の制御、において、前記第１乃至第４のセンススイッチに対する制御を互いに異ならせる、ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記制御回路は、
前記第１及び第２の制御は、時系列に時分割で制御し、
前記第３の制御は、前記第１のセンスアンプから前記第１及び第２のグローバルビット線のいずれか一方にデータを転送する第４の制御と、前記第２のセンスアンプから前記第１及び第２のグローバルビット線のいずれか他方にデータを転送する第５の制御と、を含み、
前記第４と第５の制御は、同時に行なう、ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記制御回路は、
前記第１及び第２のグローバルビット線から前記第１のセンスアンプにデータを転送する際には、前記第３及び第４のセンススイッチの両方を電気的に非導通状態としたまま、前記第１及び第２のセンススイッチの両方を電気的に導通状態とし、
前記第１及び第２のグローバルビット線から前記第２のセンスアンプにデータを転送する際には、前記第１及び第２のセンススイッチの両方を電気的に非導通状態としたまま、前記第３及び第４のセンススイッチの両方を電気的に導通状態とする、ことを特徴とする請求項９乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記制御回路は、前記第１及び第２のセンスアンプから前記第１及び第２のグローバルビット線にデータを転送する際には、前記第２及び第３のセンススイッチの両方を電気的に非導通状態としたまま前記第１及び第４のセンススイッチの両方を電気的に導通状態とし、或いは、前記第１及び第４のセンススイッチの両方を電気的に非導通状態としたまま前記第２及び第３のセンススイッチの両方を電気的に導通状態とする、ことを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。