(57)【要約】【課題】グローバルシャッタ機能を有する高画質撮像が可能でかつ安価なイメージセンサを提供する。【解決手段】光電変換部ＰＤとＰＤに蓄積された電荷を蓄積するフローティングゲートＦＧを含む書き込みトランジスタＷＴ及び読み出しトランジスタＲＴとを含む画素部２１と、各画素部２１のＰＤの電荷を同時にリセットし、リセットの終了よりも前に各画素部２１のＦＧの電荷を同時に消去し、リセットの終了直後にＰＤに存在する電荷をＦＧに蓄積し、電荷蓄積後の各画素部２１のＲＴの閾値電圧に応じた暗時信号を読み出し、リセット後に開始される露光期間中にＰＤに蓄積される電荷をＦＧに蓄積し、蓄積後の各画素部２１のＲＴの閾値電圧に応じた露光信号を読み出す制御を行う垂直駆動走査回路３と、ＡＤ変換部で変換後の暗時信号を記憶するメモリ８と、ＡＤ変換部で変換後の露光信号とメモリ８に記憶された暗時信号との差分を求めるノイズ除去回路６とを備える。【選択図】図１
2011061521.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素部を有するＭＯＳ型イメージセンサであって、
前記画素部は、光電変換部と、前記光電変換部に蓄積された電荷を蓄積する電荷蓄積部を含むトランジスタとを含み、
各画素部の前記光電変換部の電荷を同時にリセットするリセット制御部と、
各画素部の前記電荷蓄積部の電荷を同時に消去する電荷消去部と、
前記光電変換部に存在する電荷を前記電荷蓄積部に蓄積する制御を行う蓄積制御部と、
各画素部の前記トランジスタの閾値電圧に応じた信号を読み出す信号読み出し制御部とを備え、
前記蓄積制御部は、前記リセットの終了直後に前記光電変換部に存在する第一の電荷を前記電荷消去部で電荷消去後の前記電荷蓄積部に蓄積し、前記第一の電荷の蓄積後に開始される前記光電変換部の露光期間中に前記光電変換部に蓄積される第二の電荷を前記電荷蓄積部に蓄積し、
前記信号読み出し制御部は、前記第一の電荷蓄積後の各画素部の前記トランジスタの閾値電圧に応じた第一の信号を読み出し、前記第二の電荷蓄積後の各画素部の前記トランジスタの閾値電圧に応じた第二の信号を読み出し、
前記第一の信号及び前記第二の信号をデジタル信号に変換するＡＤ変換部と、
前記ＡＤ変換部で変換後の前記第一の信号を記憶するデジタルメモリと、
前記ＡＤ変換部で変換後の前記第二の信号と、前記第二の信号が読み出された前記画素部と同じ画素部から読み出されて前記デジタルメモリに記憶された前記第一の信号との差分を求めて出力する差分信号出力部とを備えるＭＯＳ型イメージセンサ。
【請求項２】
請求項１記載のＭＯＳ型イメージセンサであって、
前記デジタルメモリの、１つの前記画素部から読み出された前記第一の信号を記憶するブロックの容量が、前記ＡＤ変換部の出力Ｎビットの下位ｎ（ｎ＜Ｎ）ビット分であるＭＯＳ型イメージセンサ。
【請求項３】
請求項２記載のＭＯＳ型イメージセンサであって、
２＜ｎ＜（Ｎ／２）となっているＭＯＳ型イメージセンサ。
【請求項４】
請求項１〜３のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記デジタルメモリが、半導体メモリ又は強誘電体メモリであるＭＯＳ型イメージセンサ。
【請求項５】
請求項１〜４のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記複数の画素部のラインアドレスと、前記デジタルメモリのラインアドレスとが対応付けられ、前記複数の画素部のラインと前記デジタルメモリのラインとを同期して駆動する駆動手段を備えるＭＯＳ型イメージセンサ。
【請求項６】
請求項１〜５のいずれか１項記載のＭＯＳ型イメージセンサであって、
前記電荷蓄積部がフローティングゲートであるＭＯＳ型イメージセンサ。
【請求項７】
請求項６記載のＭＯＳ型イメージセンサであって、
前記トランジスタが、前記光電変換部に蓄積された電荷を前記フローティングゲートに蓄積する蓄積トランジスタと、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出す読み出しトランジスタとを含むＭＯＳ型イメージセンサ。
【請求項８】
請求項７記載のＭＯＳ型イメージセンサであって、
前記信号線に接続されて前記読み出しトランジスタと共にソースフォロア回路を構成する負荷トランジスタを備え、
前記ソースフォロア回路により前記第一の信号及び前記第二の信号を読み出すＭＯＳ型イメージセンサ。
【請求項９】
光電変換部と、前記光電変換部で発生した電荷を蓄積する電荷蓄積部を含むトランジスタとを含む画素部を複数有するＭＯＳ型イメージセンサの駆動方法であって、
各画素部の前記光電変換部の電荷を同時にリセットするリセット制御ステップと、
前記リセットの終了よりも前に、各画素部の前記電荷蓄積部の電荷を同時に消去する電荷消去ステップと、
前記リセットの終了直後に前記光電変換部に存在する電荷を前記電荷蓄積部に蓄積する第一の蓄積制御ステップと、
前記第一の蓄積制御ステップ後の各画素部の前記トランジスタの閾値電圧に応じた第一の信号を読み出す第一の信号読み出し制御ステップと、
前記第一の蓄積制御ステップ後に開始される前記光電変換部の露光期間中に前記光電変換部に蓄積される電荷を前記電荷蓄積部に蓄積する第二の蓄積制御ステップと、
前記第二の蓄積制御ステップ後の各画素部の前記トランジスタの閾値電圧に応じた第二の信号を読み出す第二の信号読み出し制御ステップと、
前記第一の信号及び前記第二の信号をデジタル信号に変換するＡＤ変換ステップと、
前記ＡＤ変換ステップで変換後の前記第一の信号をメモリに記憶する記憶ステップと、
前記ＡＤ変換ステップで変換後の前記第二の信号と、前記第二の信号が読み出された前記画素部と同じ画素部から読み出されて前記メモリに記憶された前記第一の信号との差分を求めて出力する差分信号出力ステップとを備えるＭＯＳ型イメージセンサの駆動方法。
【請求項１０】
請求項９記載のＭＯＳ型イメージセンサの駆動方法であって、
前記リセット制御ステップ及び前記電荷消去ステップを垂直ブランキング期間中に実施するＭＯＳ型イメージセンサの駆動方法。
【請求項１１】
請求項１〜８のいずれか１項記載のＭＯＳ型イメージセンサを備える撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ型イメージセンサ、ＭＯＳ型イメージセンサの駆動方法、撮像装置に関する。
【背景技術】
【０００２】
従来のＭＯＳ型イメージセンサは、ローリングシャッタ（フォーカルプレーンシャッタ）方式とよばれるように、各ラインの露光時間は一定であっても、露光開始タイミングがライン毎にずれているため、特に動く被写体を撮像した場合に撮影後の画像が歪むという問題があった。例えば、被写体（電車）が露光期間中に右から左に移動すると、撮影後の被写体（電車）はひし形に変形した画像となる。また、被写体が画面上、下から上に移動すると撮影後の画像は「縮み」、逆に被写体が画面上、上から下に移動すると撮影後の画像は「伸びる」ことになる。これは、撮像素子の最初（上）のラインから撮像と読み出しの処理を行いながら、この処理が順次、次（下）のラインに進行していくためにおこる現象である。
【０００３】
そこで、グローバルシャッタ駆動が可能なＭＯＳ型イメージセンサが提案されている（特許文献１参照）。しかしながら、特許文献１に開示されたＭＯＳ型イメージセンサでは、ライン毎に、フォトダイオードのリセット時の信号（リセット信号）とフォトダイオードの露光後の信号（露光信号）とを連続して読み出すことができないため、露光信号からリセット信号を除去するＣＤＳ処理を行うことができない。また、特許文献１に開示されたイメージセンサは、グローバルシャッタを実現するために、１画素部当たりのトランジスタ数を５個としており、画素部の微細化及び多画素化には限界がある。
【０００４】
グローバルシャッタ駆動が可能なＭＯＳ型イメージセンサであっても、ＭＯＳ型イメージセンサのチップ外に、全ての画素部から出力されたリセット信号を格納するフレームメモリを設け、チップから出力される露光信号からこのリセット信号を減算することで、ＣＤＳ処理を行うことは可能である。しかし、この構成では、ＭＯＳ型イメージセンサとは異なる周辺ＩＣが必要となり、コスト面からも受け入れ難い。
【０００５】
また、ＣＤＳ処理の問題とは別に、ＭＯＳ型イメージセンサでは、トランジスタの閾値電圧が製造工程に起因してばらつくという問題もある。このばらつきは、画素部内にリファレンスメモリ（ダミーセル）を設けることで、補正を行うことができる。しかし、この構成では、画素部内のトランジスタ数が増加し、画素部の微細化の妨げになる。また、この構成では、フォトダイオードのリセット時に発生するスイッチングノイズ（ｋｔｃノイズ）を除去することはできない。
【０００６】
特許文献２には、イメージセンサのチップ内にフレームメモリを設けた構成が開示されている。しかし、このフレームメモリは、少なくとも１コマ分のデジタル画像データを記録するものであり、メモリ容量が大きい。
【０００７】
特許文献３には、グローバルシャッタ駆動が可能なＭＯＳ型イメージセンサとして、フォトダイオードで発生した電荷を不揮発性メモリトランジスタに書き込む構成が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２３８１３２号公報
【特許文献２】特開２００４−６４４１０号公報
【特許文献３】特開２００２−２８０５３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情に鑑みてなされたものであり、グローバルシャッタ機能を有し、高画質撮像が可能でかつ安価なＭＯＳ型イメージセンサと、それを備えた撮像装置、及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のＭＯＳ型イメージセンサは、複数の画素部を有するＭＯＳ型イメージセンサであって、前記画素部は、光電変換部と、前記光電変換部に蓄積された電荷を蓄積する電荷蓄積部を含むトランジスタとを含み、各画素部の前記光電変換部の電荷を同時にリセットするリセット制御部と、各画素部の前記電荷蓄積部の電荷を同時に消去する電荷消去部と、前記光電変換部に存在する電荷を前記電荷蓄積部に蓄積する制御を行う蓄積制御部と、各画素部の前記トランジスタの閾値電圧に応じた信号を読み出す信号読み出し制御部とを備え、前記蓄積制御部は、前記リセットの終了直後に前記光電変換部に存在する第一の電荷を前記電荷消去部で消去後の前記電荷蓄積部に蓄積し、前記第一の電荷の蓄積後に開始される前記光電変換部の露光期間中に前記光電変換部に蓄積される第二の電荷を前記電荷蓄積部に蓄積し、前記信号読み出し制御部は、前記第一の電荷蓄積後の各画素部の前記トランジスタの閾値電圧に応じた第一の信号を読み出し、前記第二の電荷蓄積後の各画素部の前記トランジスタの閾値電圧に応じた第二の信号を読み出し、前記第一の信号及び前記第二の信号をデジタル信号に変換するＡＤ変換部と、前記ＡＤ変換部で変換後の前記第一の信号を記憶するデジタルメモリと、前記ＡＤ変換部で変換後の前記第二の信号と、前記第二の信号が読み出された前記画素部と同じ画素部から読み出されて前記デジタルメモリに記憶された前記第一の信号との差分を求めて出力する差分信号出力部とを備える。
【００１１】
本発明のＭＯＳ型イメージセンサの駆動方法は、光電変換部と、前記光電変換部で発生した電荷を蓄積する電荷蓄積部を含むトランジスタとを含む画素部を複数有するＭＯＳ型イメージセンサの駆動方法であって、各画素部の前記光電変換部の電荷を同時にリセットするリセット制御ステップと、前記リセットの終了よりも前に、各画素部の前記電荷蓄積部の電荷を同時に消去する電荷消去ステップと、前記リセットの終了直後に前記光電変換部に存在する電荷を前記電荷蓄積部に蓄積する第一の蓄積制御ステップと、前記第一の蓄積制御ステップ後の各画素部の前記トランジスタの閾値電圧に応じた第一の信号を読み出す第一の信号読み出し制御ステップと、前記第一の蓄積制御ステップ後に開始される前記光電変換部の露光期間中に前記光電変換部に蓄積される電荷を前記電荷蓄積部に蓄積する第二の蓄積制御ステップと、前記第二の蓄積制御ステップ後の各画素部の前記トランジスタの閾値電圧に応じた第二の信号を読み出す第二の信号読み出し制御ステップと、前記第一の信号及び前記第二の信号をデジタル信号に変換するＡＤ変換ステップと、前記ＡＤ変換ステップで変換後の前記第一の信号をメモリに記憶する記憶ステップと、前記ＡＤ変換ステップで変換後の前記第二の信号と、前記第二の信号が読み出された前記画素部と同じ画素部から読み出されて前記メモリに記憶された前記第一の信号との差分を求めて出力する差分信号出力ステップとを備える。
【００１２】
本発明の撮像装置は前記ＭＯＳ型イメージセンサを備える。
【発明の効果】
【００１３】
本発明によれば、グローバルシャッタ機能を有し、高画質撮像が可能でかつ安価なＭＯＳ型イメージセンサと、それを備えた撮像装置、及びその駆動方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図
【図２】図１に示す画素アレイの概略構成を示す模式図
【図３】図２に示す画素部の内部構成を示す図
【図４】図３に示した画素部の断面構造例を示した断面模式図
【図５】図３に示した画素部の平面レイアウト例を示した平面模式図
【図６】図３に示した画素部の断面構造例の変形例を示す図
【図７】図１に示すＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャート
【図８】図１に示すノイズ除去回路として加算器を採用したときの構成例を示す図
【図９】図１に示すＭＯＳ型イメージセンサの画素部の内部構成の別の例を示す図
【図１０】図１に示すＭＯＳ型イメージセンサの画素部の断面構造の別の例を示した図
【発明を実施するための形態】
【００１５】
図１は、本発明の一実施形態を説明するためのＭＯＳ型イメージセンサの概略構成を示す図である。ＭＯＳ型イメージセンサ１００は、デジタルカメラ及びデジタルビデオカメラ等の撮像装置、電子内視鏡及びカメラ付携帯電話機等に搭載される撮像モジュール、等に用いられる。
【００１６】
図１に示すＭＯＳ型イメージセンサ１００は、半導体基板１に形成された画素アレイ２、垂直駆動走査回路３、行選択・駆動回路４、列信号処理回路５、ノイズ除去回路６、水平駆動走査回路７、及びデジタルメモリ８を備える。
【００１７】
画素アレイ２は、詳細は後述するが、二次元状に配列された複数の画素部を含む。後述する例では、複数の画素部が、行方向に並ぶ複数の画素部からなる画素部行（以下、ラインとも言う）を行方向に直交する垂直方向に複数並べた配置、又は、列方向に並ぶ複数の画素部からなる画素部列を行方向に複数並べた配置となっている。
【００１８】
垂直駆動走査回路３は、画素アレイ２に含まれる複数の画素部の駆動を行うものであり、複数のラインを同時に選択して駆動したり、複数のラインを１つずつ選択して駆動したりすることが可能になっている。
【００１９】
列信号処理回路５は、複数の画素部列の各々に対応して設けられた信号処理回路で構成されており、各信号処理回路はＡＤ変換回路を含む。ＡＤ変換回路は、入力されたアナログ信号をＮビット（例えばＮ＝８〜１４）のデジタル信号に変換する。
【００２０】
デジタルメモリ８は、列信号処理回路５から出力されるデジタル信号を記憶するメモリである。デジタルメモリ８は、半導体プロセスで実現できる書き換え可能なメモリであれば何でも良く、半導体メモリ及び強誘電体メモリ等を用いることができる。例えば、ＳＲＡＭ、ＤＲＡＭ等の揮発メモリ、ＦＲＡＭ、ＥＥＰＲＯＭ、Ｆｌａｓｈメモリ等の不揮発メモリ等を用いることができる。Ｆｌａｓｈメモリが特に好ましく、ＦｌａｓｈメモリとしてはＮＯＲ型でもＮＡＮＤ型でも良い。
【００２１】
デジタルメモリ８は、画素アレイ２に含まれる複数の画素部の数と同じ数のメモリユニットを含む。各メモリユニットは、画素部から出力される信号がＡビットであれば、Ａ個のメモリセルで構成される。デジタルメモリ８のメモリユニットは、行方向に並ぶメモリユニットからなるセルラインを、列方向に複数配列した配置となっている。各セルラインには、画素アレイ２のラインに含まれる画素部と同数のメモリユニットが含まれており、１つのラインに１つのセルラインが対応して設けられている。ラインに含まれる画素部と、セルラインに含まれるメモリユニットとは１対１に対応している。画素アレイ２に含まれる各ラインのラインアドレスと、デジタルメモリ８に含まれる各セルラインのラインアドレスとは対応付けられており、対応するライン及びセルラインのアドレスを同時に指定することが可能となっている。
【００２２】
各メモリユニットに記憶されるデジタル信号は、そのメモリユニットに対応する画素部から露光開始直前に得られた暗時信号である。この暗時信号は、ＡＤ変換回路の出力Ｎビットの下位２〜７ビット程度である。このため、デジタルメモリ８の各メモリユニットの記憶容量は、ＡＤ変換回路の出力ビットの下位２〜７ビット分となっている。このような構成により、デジタルメモリ８の面積を小さくすることができる。なお、各メモリユニットの記憶容量は、ＭＯＳ型イメージセンサ１００の小型化を目指すのであれば、ＡＤ変換回路の出力ビット数Ｎよりも小さいｎビット分の容量としておくのが好ましい。ここで、ｎの好ましい範囲は２〜（Ｎ／２）である。
【００２３】
ノイズ除去回路６は、複数の画素部列の各々に対応して設けられたラインメモリを含む減算回路である。各減算回路は、対応する画素部列の各画素部から露光終了後に得られる露光信号をラインメモリに記憶し、該露光信号と該画素部に対応するデジタルメモリ８のメモリセルに記憶された暗時信号との差分を求めて、ノイズを除去した撮像信号を出力する。減算回路は、露光信号と暗時信号のうち、レベルの大きい信号からレベルの小さい信号を減算して得られる信号を、露光期間中の露光量に応じた撮像信号としてＭＯＳ型イメージセンサ１００の外部に出力する。
【００２４】
水平駆動走査回路７は、ノイズ除去回路６に含まれる複数の減算回路の各々の出力に接続されたスイッチと、このスイッチをオンオフ制御する制御回路とで構成されている。このスイッチがオンされることにより、減算回路からの撮像信号が図示しない信号線に出力され、この撮像信号がアンプを介してＭＯＳ型イメージセンサ１００外部に出力される。
【００２５】
行選択・駆動回路４は、行選択回路と駆動回路とを含む。駆動回路は、ＭＯＳ型イメージセンサ１００全体を統括制御する。駆動回路は、画素アレイ２に含まれるラインのアドレス指定を行うための第一のタイミング信号を発生する。駆動回路は、画素アレイ２に含まれるラインのアドレス指定と、デジタルメモリ８に含まれるセルラインのアドレス指定とを同期させて行うための第二のタイミング信号も発生する。駆動回路は、第一のタイミング信号及び第二のタイミング信号を垂直駆動走査回路３に出力し、垂直駆動走査回路３は、これらのタイミング信号にしたがって、指定されたアドレスのラインを選択して駆動する。また、駆動回路は、第二のタイミング信号を行選択回路にも出力し、行選択回路は、第二のタイミング信号にしたがって、指定されたアドレスのセルラインを選択して駆動する。
【００２６】
図２は、図１に示す画素アレイの概略構成を示す平面模式図である。図２に示すように、画素アレイ２は、複数の画素部２１（図中ｐｉｘｅｌと表記）と、電流源２２と、反転増幅器ＨＺと、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔと、信号線ＢＬとを含む。複数の画素部２１は、上述したように、半導体基板１上の行方向Ｘと列方向Ｙに二次元状（図２の例では正方格子状）に配列されている。電流源２２及び反転増幅器ＨＺは、各画素部列に対応して設けられている。
【００２７】
画素部２１は、光を受光してその受光量に応じた電荷を発生すると共に、この発生した電荷に応じた信号を出力するものである。
【００２８】
読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴと、リセット電源線Ｖｒｓｔとは、ぞれぞれ、１つの画素部行に対して１つ設けられている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、リセット制御線ＲＳＴ、及びリセット電源線Ｖｒｓｔは、それぞれ、対応する画素部行の各画素部２１と垂直駆動走査回路３とに接続されている。
【００２９】
信号線ＢＬは、１つの画素部列に対して１つ設けられている。信号線ＢＬは、それに対応する画素部列の各画素部２１と、その画素部列に対応する電流源２２及び反転増幅器ＨＺと、その画素部列に対応する列信号処理回路５内の信号処理回路とに接続されている。
【００３０】
図３は、図２に示す画素部２１の内部構成を示す図である。画素部２１は、光電変換部ＰＤと、光電変換部ＰＤで発生して蓄積された電荷に応じた信号を読み出す信号読み出し部とを含む。
【００３１】
信号読み出し部は、半導体メモリ（以下、書き込みトランジスタＷＴという）と、読み出しトランジスタＲＴと、リセットトランジスタＲＳＴｒとを含む。画素部２１内の各トランジスタは、ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタでもどちらでも良いが、以下ではｎチャネルＭＯＳトランジスタとして説明する。
【００３２】
光電変換部ＰＤは、受光した光に応じて電荷を発生して蓄積するものであり、図３の例ではＰＮ接合フォトダイオードで構成されている。
【００３３】
書き込みトランジスタＷＴは、フローティングゲートＦＧを有するＭＯＳトランジスタであり、光電変換部ＰＤで発生して蓄積された電荷をフローティングゲートＦＧに蓄積するものである。
【００３４】
読み出しトランジスタＲＴは、フローティングゲートＦＧを有しているＭＯＳトランジスタであり、このフローティングゲートＦＧの電位に応じた信号を信号線ＢＬに読み出すものである。読み出しトランジスタＲＴのフローティングゲートＦＧは、書き込みトランジスタＷＴのフローティングゲートＦＧと一体化されている。
【００３５】
なお、ここでは、書き込みトランジスタＷＴのフローティングゲートＦＧと読み出しトランジスタＲＴのフローティングゲートＦＧとを１つの導体で構成したが、書き込みトランジスタＷＴと読み出しトランジスタＲＴとで別々にフローティングゲートとなる導体を設けておき、これら２つの導体を配線によって接続した構成であっても良い。
【００３６】
書き込みトランジスタＷＴは、ゲート電極である書き込みコントロールゲートＷＣＧと、ソース及びドレインとして機能する光電変換部ＰＤと、フローティングゲートＦＧとを備える。
【００３７】
書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧは書き込み制御線ＷＬに接続されている。この書き込みコントロールゲートＷＣＧに書き込み制御線ＷＬを介して書き込みパルスが印加されることで、ファウラ−ノルドハイム（Ｆ−Ｎ）トンネル電流を用いて電荷を注入するＦＮトンネル注入、ダイレクトトンネル注入等により、光電変換部ＰＤで発生した電荷がフローティングゲートＦＧに注入されて蓄積される。図３の例では、書き込みトランジスタＷＴを、ドレイン領域を省略した２端子構造としており、これにより構成の簡略化を図っている。
【００３８】
２端子デバイスとしては、抵抗、コイル、コンデンサ、ダイオード等があり、スイッチング、信号増幅のようなアクティブ（能動）デバイスでは存在しない。また、一般的なＭＯＳ型イメージセンサにおける画素選択、リセット、信号記録、及び信号読み出し等を行うためのアクティブデバイスであるトランジスタは２端子では機能しないことは常識として理解され、だれも試みることすらなかった。しかし、図３に示した画素部２１の構成は、書き込みトランジスタＷＴと読み出しトランジスタＲＴとでフローティングゲートＦＧを共有した構造をとっているため、書き込みトランジスタＷＴを２端子構造としても問題ないことが分かった。
【００３９】
これは、読み出しトランジスタＲＴ側において信号の読み出しを行うことができるため、書き込みトランジスタＷＴについては、専ら書き込み（フローティングゲートＦＧへの電荷注入）及び消去（フローティングゲートＦＧからの電荷引き抜き）の電荷移動だけができれば良いからである。このため、ＭＯＳ型イメージセンサ１００では、書き込みトランジスタＷＴを２端子構造としている。なお、書き込みトランジスタＷＴは、ドレイン領域を設けた３端子構造であっても良い。
【００４０】
読み出しトランジスタＲＴは、フローティングゲートＦＧと、ソース領域と、ドレイン領域と、ゲート電極である読み出しコントロールゲートＲＣＧとを備えた３端子構造のＭＯＳトランジスタとなっている。
【００４１】
読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧ及びドレイン領域は、それぞれ読み出し制御線ＲＬに共通接続されている。読み出しトランジスタＲＴのソース領域は信号線ＢＬに接続されている。
【００４２】
信号線ＢＬには、電流源２２を構成する負荷トランジスタ（ソース領域が接地され、ゲート電極とドレイン領域が接続されたＭＯＳトランジスタ）が接続されている。この負荷トランジスタと読み出しトランジスタＲＴとにより、ソースフォロア回路が構成されている。
【００４３】
読み出しトランジスタＲＴはこのソースフォロア回路の駆動トランジスタとして機能することが可能であり、駆動トランジスタとして機能したときに、フローティングゲートＦＧの電位に応じた信号（言い換えると、読み出しトランジスタＲＴの閾値電圧に応じた信号）を信号線ＢＬに出力する。
【００４４】
読み出しトランジスタＲＴと負荷トランジスタからなるソースフォロア回路がｎチャネルＭＯＳトランジスタで構成されている場合、任意の画素部行の各画素部２１の読み出しトランジスタＲＴのゲート電位及びドレイン電位が他の画素部行の各画素部２１のソースフォロア回路のゲート電位及びドレイン電位よりも高ければ、Ｗｉｎｎｅｒ  Ｔａｋｅｓ  Ａｌｌの理論により、該任意の画素部行の各画素部２１の読み出しトランジスタＲＴのソース電位だけが信号線ＢＬに出力される。
【００４５】
そのため、垂直駆動走査回路３は、信号読み出しの際、信号を読み出す対象ではない画素部行の読み出し制御線ＲＬには、ソースフォロア回路を活性化させない非活性化電圧（例えば０Ｖ）を供給し、信号を読み出す対象となる画素部行の読み出し制御線ＲＬには、ソースフォロア回路を活性化させる活性化電圧（例えば、電源電圧Ｖｄｄ）を供給することで、信号を読み出す対象となる画素部行のみから、信号線ＢＬに信号を読み出すことができる。
【００４６】
なお、読み出しトランジスタＲＴと負荷トランジスタからなるソースフォロア回路がｐチャネルＭＯＳトランジスタで構成されている場合は、読み出し対象となる読み出しトランジスタＲＴのゲート電位及びドレイン電位が他のソースフォロア回路のゲート電位及びドレイン電位よりも低ければ、該読み出し対象となる読み出しトランジスタＲＴのソース電位が信号線ＢＬに出力されることになる。
【００４７】
図３に示した回路構成では、ソースフォロア回路を活性化させる（読み出し制御線ＲＬに活性化電圧を供給する）と、そのソースフォロア回路を構成する読み出しトランジスタＲＴの閾値電圧に対応する信号が信号線ＢＬに出力されることになる。
【００４８】
しかし、読み出しトランジスタＲＴの閾値電圧が読み出しトランジスタＲＴに供給される活性化電圧を超えてしまうと、読み出しトランジスタＲＴが動作しなくなり、出力信号レベルが飽和してしまう。
【００４９】
このため、フローティングゲートＦＧ内の電荷を消去した状態（以下、初期状態という）での読み出しトランジスタＲＴの閾値電圧は、読み出しトランジスタＲＴに供給する活性化電圧よりも小さくしておく必要がある。
【００５０】
これは、初期状態で読み出しトランジスタＲＴの閾値電圧が活性化電圧以上になっていると、フローティングゲートＦＧに電荷を注入した後でも出力信号レベルは変化せず、信号の読み出しができなくなるためである。初期状態での読み出しトランジスタＲＴの閾値電圧Ｖｔｈは、０Ｖ≦Ｖｔｈ＜１Ｖとしておくことが好ましい。
【００５１】
また、図３に示した回路構成においては、光電変換部ＰＤに蓄積することのできる最大量の電荷（飽和電荷量）をフローティングゲートＦＧに蓄積した状態（以下、最大記録状態という）での読み出しトランジスタＲＴの閾値電圧を、読み出しトランジスタＲＴに供給する活性化電圧よりも小さくしておくとよい。
【００５２】
例えば、最大記録状態での読み出しトランジスタＲＴの閾値電圧を活性化電圧の１／２程度にしておくと、光電変換部ＰＤを２回露光して電荷の書き込みを２回行っても出力信号レベルが飽和しなくなる。このため、複数回露光が可能となり、広ダイナミックレンジ撮像が可能となる。
【００５３】
なお、ソースフォロア回路をｐチャネルＭＯＳで構成した場合、初期状態又は最大記録状態での読み出しトランジスタＲＴの閾値電圧と活性化電圧との大小関係は上述した内容と反対になる。しかし、符号を無視した数値の大きさだけを見れば、ｎチャネルＭＯＳの場合と同様に、読み出しトランジスタＲＴの閾値電圧＜活性化電圧の関係となっている。このため、ソースフォロア回路をｐチャネルＭＯＳトランジスタで構成した場合でも、好ましい条件としては、ソースフォロア回路をｎチャネルＭＯＳトランジスタで構成した場合の条件（読み出しトランジスタＲＴの閾値電圧＜活性化電圧）と同義であると言うことができる。
【００５４】
また、上記では、最大記録状態での読み出しトランジスタＲＴの閾値電圧と活性化電圧に大小関係を付けるものとしたが、これらを同じ値にしておいても良い。このようにすることで、読み出しトランジスタＲＴの閾値電圧の振れ幅を、初期状態での閾値電圧（好ましくは０Ｖ≦Ｖｔｈ＜１Ｖ）から活性化電圧（電源電圧Ｖｄｄ）までの範囲とすることができ、感度を上げることができる。
【００５５】
リセットトランジスタＲＳＴｒは、光電変換部ＰＤ内の電荷及びフローティングゲートＦＧ内の電荷をドレイン領域に排出するものである。リセットトランジスタＲＳＴｒのドレイン領域にはリセット電源線Ｖｒｓｔが接続されている。リセットトランジスタＲＳＴｒのゲート電極ＲＧにはリセット制御線ＲＳＴが接続されている。
【００５６】
反転増幅器ＨＺは、読み出しトランジスタＲＴと電流源２２で構成されるソースフォロア回路の出力信号を反転してＡＤ変換回路に出力する。
【００５７】
図４は、図３に示した画素部２１の断面構造例を示した断面模式図である。ｐ型シリコン基板２１０には、ｎ型不純物層２１１，２１３，２１５，２１６と、ｐ型不純物層２１４と、素子分離層２１７とが形成されている。
【００５８】
ｎ型不純物層２１１は、ｐ型シリコン基板２１０とのｐｎ接合により、光電変換部ＰＤを形成している。ｎ型不純物層２１１の表面にはｐ型不純物層２１２が形成されている。ｐ型不純物層２１４は、ｎ型不純物層２１１の右隣に形成されている。このｐ型不純物層２１４が、光電変換部ＰＤで発生し蓄積された電荷がフローティングゲートＦＧに移動する際の通り道（電荷注入領域又はトンネリング領域）となる。ｎ型不純物層２１３は、ｎ型不純物層２１１の左に離間して設けられており、リセットトランジスタＲＳＴｒのドレイン領域を形成している。ｎ型不純物層２１５は、ｐ型不純物層２１４の右に素子分離層２１７を挟んで設けられており、読み出しトランジスタＲＴのドレイン領域を形成している。ｎ型不純物層２１６は、ｎ型不純物層２１５の右に離間して設けられており、読み出しトランジスタＲＴのソース領域を形成している。
【００５９】
ｎ型不純物層２１３とｎ型不純物層２１１の間のｐ型シリコン基板２１０上には、絶縁膜２１８ａが形成されこの上にリセットトランジスタＲＳＴｒのゲート電極ＲＧが形成されている。ｐ型不純物層２１４上には、絶縁膜２１８ｂが形成されこの上にフローティングゲートＦＧが形成されている。ｎ型不純物層２１５とｎ型不純物層２１６の間のｐ型シリコン基板２１０上には、絶縁膜２１８ｃが形成されこの上にフローティングゲートＦＧが形成されている。
【００６０】
ｐ型不純物層２１４上方のフローティングゲートＦＧ上には、絶縁膜２１９ａが形成されこの上に書き込みトランジスタＷＴの書き込みコントロールゲートＷＣＧが形成されている。ｎ型不純物層２１５とｎ型不純物層２１６の間の上方にあるフローティングゲートＦＧ上には、絶縁膜２１９ｂが形成されこの上に読み出しトランジスタＲＴの読み出しコントロールゲートＲＣＧが形成されている。
【００６１】
書き込みコントロールゲートＷＣＧ下方の絶縁膜２１８ｂの厚みはｄ１となっている。絶縁膜２１９ａ，ｂの厚みはｄ２となっている。リセットトランジスタＲＳＴｒのゲート電極ＲＧ下の絶縁膜２１８ａの厚みと、読み出しコントロールゲートＲＣＧ下方の絶縁膜２１８ｃの厚みはそれぞれｄ３となっている。そして、ｄ１とｄ２とｄ３の厚みは、例えば以下のように設計する。特に、厚みｄ１を厚みｄ３よりも小さくすることで、光電変換部ＰＤからフローティングゲートＦＧへの電荷の注入効率を向上させつつ、フローティングゲートＦＧに蓄積された電荷がｐ型シリコン基板２１０に流出してしまうのを防ぐことができ、感度向上等の効果を得ることができる。
【００６２】
ｄ１：１．５ｎｍ〜３．０ｎｍ
ｄ２：５ｎｍ〜１０ｎｍ
ｄ３：５ｎｍ〜１０ｎｍ
【００６３】
ゲート電極ＲＧ、書き込みコントロールゲートＷＣＧ、及び読み出しコントロールゲートＲＣＧの上方には絶縁膜を介して遮光膜Ｗが形成されている。この遮光膜Ｗは、信号読み出し部の各トランジスタに光が入射するのを防ぐものである。遮光膜Ｗには光電変換部ＰＤ上方に開口Ｋが形成されており、ここから光電変換部ＰＤに光を入射させることができるようになっている。
【００６４】
図５は、図３に示す画素部の平面レイアウト例を示した平面模式図である。図５において図４と同じ構成には同一符号を付してある。信号読み出し部が形成されたｐ型シリコン基板２１０と遮光膜Ｗとの間には、読み出し制御線ＲＬと、書き込み制御線ＷＬと、リセット制御線ＲＳＴとが行方向Ｘに延びて形成されている。読み出し制御線ＲＬ、書き込み制御線ＷＬ、及びリセット制御線ＲＳＴの上には、絶縁膜を介して、リセット電源線Ｖｒｓｔと、信号線ＢＬとが列方向Ｙに延びて形成されている。
【００６５】
読み出し制御線ＲＬは、光電変換部ＰＤの上側に配置されており、その上に形成されたコンタクト部２１５ｂにより、配線２１５ｃと電気的に接続されている。また、読み出し制御線ＲＬは、その上に形成されたコンタクト部ＲＣＧｂにより、配線２１５ｄと電気的に接続されている。
【００６６】
配線２１５ｃは、読み出し制御線ＲＬ上方から読み出しトランジスタＲＴのドレイン領域（ｎ型不純物層２１５）上方まで延びており、ｎ型不純物層２１５上に形成されたコンタクト部２１５ａに接続されている。配線２１５ｄは、読み出し制御線ＲＬ上方から読み出しコントロールゲートＲＣＧ上方まで延びており、読み出しコントロールゲートＲＣＧ上に形成されたコンタクト部ＲＣＧａに接続されている。
【００６７】
書き込み制御線ＷＬは、読み出し制御線ＲＬと光電変換部ＰＤとの間に配置されており、その一部が書き込みコントロールゲートＷＣＧの上方まで延びている。そして、この一部と書き込みコントロールゲートＷＣＧとがコンタクト部ＷＣＧａによって電気的に接続されている。
【００６８】
リセット制御線ＲＳＴは、光電変換部ＰＤの下側に配置されており、その一部がリセットトランジスタＲＳＴｒのゲート電極ＲＧ上方まで延びている。そして、この一部とゲート電極ＲＧとがコンタクト部ＲＧａによって電気的に接続されている。
【００６９】
リセット電源線Ｖｒｓｔは、リセットトランジスタＲＳＴｒのドレイン領域（ｎ型不純物層２１３）の左に配置されており、その一部がｎ型不純物層２１３上方まで延びている。そして、この一部とｎ型不純物層２１３とがコンタクト部２１３ａによって電気的に接続されている。
【００７０】
信号線ＢＬは、読み出しトランジスタＲＴのソース領域（ｎ型不純物層２１６）上方に配置されており、コンタクト部２１６ａによって、ｎ型不純物層２１６と電気的に接続されている。
【００７１】
なお、図５では、配線及びコンタクト部が全てアルミニウムで形成されており、ゲート電極ＲＧ、書き込みコントロールゲートＷＣＧ、及び読み出しコントロールゲートＲＣＧがそれぞれ導電性ポリシリコンで形成されているものとした場合のレイアウト例を示している。
【００７２】
ＭＯＳ型イメージセンサ１００では、読み出しトランジスタＲＴのドレイン領域（ｎ型不純物層２１５）と読み出しコントロールゲートＲＣＧを電気的に接続する必要があるが、導電性ポリシリコンとｎ型不純物層間において電位障壁が形成され、オーミックコンタクトを形成しづらいことがある。このため、図５の例では、ｎ型不純物層２１５には、コンタクト部２１５ａ、配線２１５ｃ、及びコンタクト部２１５ｂを用いて読み出し制御線ＲＬを接続し、読み出しコントロールゲートＲＣＧには、コンタクト部ＲＣＧａ、配線２１５ｄ、及びコンタクト部ＲＣＧｂを用いて読み出し制御線ＲＬを接続する構成としている。このような構成以外にも、図５に示したコンタクト部２１５ａを、読み出しトランジスタＲＴのドレイン領域２１５と読み出しコントロールゲートＲＣＧの各々に直接接触させる構成を採用することができる。
【００７３】
例えば、図６に示すように、読み出しコントロールゲートＲＣＧをｎ型不純物層２１５上方まで延在させておき、ｎ型不純物層２１５上方の読み出しコントロールゲートＲＣＧに開口を形成した後、この開口にアルミニウムを埋めてコンタクト部２１５ａを形成する。このような構成にすることで、図５に示したコンタクト部ＲＣＧａ、配線２１５ｄ、及びコンタクト部ＲＣＧｂを不要とすることができる。
【００７４】
以下、ＭＯＳ型イメージセンサ１００の動作について説明する。
【００７５】
図７は、図１に示すＭＯＳ型イメージセンサのグローバルシャッタモード時の動作を説明するためのタイミングチャートである。図７において、“ＲＳＴ”はリセット制御線ＲＳＴの電圧変化を示している。“ＳＵＢ”はシリコン基板２１０の電圧変化を示している。“ＷＬ”は書き込み制御線ＷＬの電圧変化を示している。“ＲＬ”は読み出し制御線ＲＬの電圧変化を示している。“ＢＬ”は信号線ＢＬの電圧変化を示している。“ＢＬ（バー）”は、反転増幅器ＨＺの出力を示している。また、図７では、ｎ行目の画素部行に対応するタイミングチャートを示している。以下では、ｎ行目の画素部行に対応する各種配線のことをｎ行目の配線という。
【００７６】
行選択・駆動回路４で生成されるフレーム同期信号が立ち上がり、垂直ブランキング期間になると、垂直駆動走査回路３は、全てのリセット電源線Ｖｒｓｔの電圧をローレベルからハイレベルにし、全てのリセット制御線ＲＳＴの電圧をローレベルからハイレベルにする。また、行選択・駆動回路４が、シリコン基板２１０に印加する電圧を例えば１〜２μｓｅｃの間だけローレベルからハイレベルにする。
【００７７】
これにより、全てのリセットトランジスタＲＳＴｒがオンし、全ての光電変換部ＰＤに蓄積されていた電荷がリセットトランジスタＲＳＴｒのドレイン領域に排出される。また、フローティングゲートＦＧに蓄積されていた電荷（ここでは、ソースフォロア回路がｎチャネルＭＯＳトランジスタの構成を例にしているため、電子となる）がシリコン基板２１０に引き抜かれて消去される。なお、ソースフォロア回路がｐチャネルＭＯＳトランジスタで構成されている場合には、キャリア電荷は正孔となる。
【００７８】
また、フローティングゲートＦＧに蓄積されていた電荷の消去については、フローティングゲートＦＧの近傍に消去用の電極を設けておき、この電極に電荷を引き抜く方法等、他の方法を採用しても良い。
【００７９】
次に、垂直駆動走査回路３は、全てのリセット制御線ＲＳＴの電圧をローレベルに戻す。これにより、全てのリセットトランジスタＲＳＴｒがオフする。垂直駆動走査回路３は、リセットトランジスタＲＳＴｒをオフにしたと同時又はその後に、全ての書き込み制御線ＷＬの電圧をローレベル（例えば０Ｖ）からハイレベル（ＭＯＳ型イメージセンサ１００の電源電圧Ｖｄｄ）にする。これにより、全ての画素部２１のフローティングゲートＦＧには、リセットトランジスタＲＳＴｒのオフ直後に光電変換部ＰＤに存在していた電荷が書き込まれる。
【００８０】
次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をローレベルに戻す。これにより、全ての画素部の露光が開始される。露光開始後、垂直駆動走査回路３は、リセット電源線Ｖｒｓｔの電圧をローレベルに戻す。書き込み制御線ＷＬの電圧がローレベルに戻ると、垂直ブランキング期間が終了する。
【００８１】
垂直ブランキング期間が終了すると、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベル（例えば０Ｖ）からハイレベル（ＭＯＳ型イメージセンサ１００の電源電圧Ｖｄｄ）にする。このとき、ｎ行目の画素部行以外の画素部行に対応する読み出し制御線ＲＬはローレベルのままとなっている。このため、ｎ行目の画素部行の各画素部２１に含まれる読み出しトランジスタＲＴとこれに接続された負荷トランジスタからなるソースフォロア回路だけが活性化し、その他の画素部２１のソースフォロア回路は非活性のままとなる。したがって、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴのみから、フローティングゲートＦＧの電位に応じた暗時信号が信号線ＢＬに出力される。信号線ＢＬに出力された１ライン分の暗時信号は、反転増幅されて列信号処理回路５で並列にＡＤ変換された後、デジタルメモリ８のｎ行目のセルラインの各メモリセルに記憶される。
【００８２】
次に、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルに戻す。これにより、ｎ行目の画素部２１のソースフォロア回路は非活性化し、信号線ＢＬは初期値に戻る。
【００８３】
垂直駆動走査回路３は、ｎ行目の画素部２１から得られた暗時信号がデジタルメモリ８に記憶された後、信号読み出し対象となるラインをｎ行目から（ｎ＋１）行目にして、（ｎ＋１）行目の画素部２１から暗時信号を読み出し、デジタルメモリ８に記憶させる。このような駆動が全てのラインに対して順次行われて、全ての画素部２１から暗時信号が出力されて、デジタルメモリ８に記憶される。
【００８４】
露光期間終了タイミングになると、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をローレベルからハイレベルにして、露光開始以降に、各画素部２１の光電変換部ＰＤで発生して蓄積された電荷を、その画素部２１のフローティングゲートＦＧに蓄積する。
【００８５】
次に、垂直駆動走査回路３は、全ての書き込み制御線ＷＬの電圧をローレベルに戻して、電荷の書き込みを完了する。なお、書き込み制御線ＷＬの電圧がハイレベルになっている期間も、光電変換部ＰＤには光が入射しているため、この期間に光電変換部ＰＤで発生した電荷も、フローティングゲートＦＧに蓄積される。
【００８６】
電荷の書き込みが完了すると、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルからハイレベルにする。これにより、ｎ行目の画素部２１に含まれる読み出しトランジスタＲＴのみから、フローティングゲートＦＧの電位に応じた露光信号が信号線ＢＬに出力される。信号線ＢＬに出力された１ライン分の露光信号は、反転増幅され列信号処理回路５で並列にＡＤ変換された後、ノイズ除去回路６の各減算回路のラインメモリに入力される。露光信号の読み出し後、垂直駆動走査回路３は、ｎ行目の読み出し制御線ＲＬの電圧をローレベルに戻す。これにより、ｎ行目の画素部２１のソースフォロア回路は非活性化し、信号線ＢＬは初期値に戻る。
【００８７】
次に、行選択・駆動回路４が、デジタルメモリ８内部の上記ｎ行目の画素ラインに対応したアドレスの各メモリユニットから暗時信号を読み出し、この暗時信号をノイズ除去回路６に入力する。
【００８８】
次に、ノイズ除去回路６が、ラインメモリに記憶した露光信号から、入力された暗時信号を減算する処理を実施する。この処理により、露光期間中におけるｎ行目の各画素部２１の光電変換部ＰＤでの受光量に応じた撮像信号が得られる。この撮像信号は、水平駆動走査回路７の制御によってＭＯＳ型イメージセンサ１００外部へと順次出力される。
【００８９】
垂直駆動走査回路３は、ｎ行目の画素部２１からの撮像信号が外部に出力された後、信号読み出し対象となるラインをｎ行目から（ｎ＋１）行目にして、（ｎ＋１）行目の画素部２１から露光信号を読み出す。そして、ノイズ除去回路６が、（ｎ＋１）行目の各画素部２１から読みされた露光信号から、該画素部２１に対応するアドレスのメモリユニットから読み出された暗時信号を減算する。減算後の撮像信号は水平駆動走査回路７の制御により、ＭＯＳ型イメージセンサ１００外部に出力される。このような駆動が全てのラインに対して順次行われて、全ての画素部２１から撮像信号が出力される。
【００９０】
以上のように、ＭＯＳ型イメージセンサ１００によれば、光電変換部ＰＤをリセットした時点で光電変換部ＰＤに存在していた電荷に応じた暗時信号を基準として、該電荷をフローティングゲートＦＧに書き込んだ後に開始される露光期間中に光電変換部ＰＤで発生した電荷に応じた撮像信号を外部に出力することができる。このため、読み出しトランジスタＲＴの閾値電圧（フローティングゲートＦＧに光電荷を注入する前の閾値電圧）がばらついていた場合でも、このばらつきの影響をなくすことができ、高画質化が可能となる。また、光電変換部ＰＤをリセットした後に暗時信号を読み出しているため、この暗時信号には、リセットトランジスタＲＳＴｒのオフ時に発生するリセットノイズが含まれる。このため、このリセットノイズも除去することができ、高画質化が可能となる。また、暗時信号と露光信号の差分演算を、デジタル領域で行うため、アナログ信号処理におけるノイズの混入を最小限に食い止めることができる。
【００９１】
また、ＭＯＳ型イメージセンサ１００によれば、同一の画素部２１から暗時信号と露光信号を連続して読み出して、これらをサンプルホールドし、これらの差分を演算するＣＤＳ動作を不要にすることができる。このため、タイミング設計が容易となり、低消費電力化が可能となる。
【００９２】
また、ＭＯＳ型イメージセンサ１００によれば、チップ内に設けるデジタルメモリ８の容量を、少なくとも、暗時信号（ＡＤ変換回路の出力ビットＮの下位ｎビット）分だけ用意しておけば良いため、メモリ容量を少なくして、コスト削減、チップサイズ縮小等を図ることができる。
【００９３】
また、ＭＯＳ型イメージセンサ１００によれば、デジタルメモリ８を、フローティングゲートを用いたメモリトランジスタで構成することができるため、デジタルメモリ８を追加することによる製造工程への新たな負荷を生じることなく、センサの製造が可能となる。
【００９４】
また、ＭＯＳ型イメージセンサ１００によれば、行選択・駆動回路４の制御により、１ライン分の暗時信号が、各画素部２１から並列に出力され、並列にＡＤ変換され、並列にデジタルメモリ８に記憶されるので、回路の動作速度を速くしなくても、高速で暗時信号を読み出して記憶することができる。
【００９５】
また、ＭＯＳ型イメージセンサ１００によれば、垂直ブランキング期間中に光電変換部ＰＤのリセット及びフローティングゲートＦＧの電荷の消去を行っているため、リセットドレイン及びシリコン基板２１０にリセット及びフローティングゲートＦＧの電荷消去のための高電圧を印加しても、その高電圧による信号への影響を極力少なくすることができる。この結果、ノイズを抑えて高画質化を図ることができる。
【００９６】
また、ＭＯＳ型イメージセンサ１００によれば、各画素部２１の読み出しトランジスタＲＴをソースフォロア回路の駆動トランジスタとして機能させることができ、光電変換部ＰＤで発生してフローティングゲートＦＧに蓄積された電荷に応じた信号を信号線ＢＬに読み出すことができる。そのため、信号線ＢＬの寄生容量の増大によるノイズの影響も受けにくくなり、ノイズに対する耐性を高めることができる。
【００９７】
また、ＭＯＳ型イメージセンサ１００によれば、画素部２１内のトランジスタ数を最少で３つにすることができる。このため、トランジスタ数が少ない分、光電変換部ＰＤの面積を大きくして高感度化を図ったり、画素部２１の数を増やして多画素化を図ったりすることができる。また、トランジスタ数が少ない分、デジタルメモリ８のための領域を確保することができるため、チップサイズの大型化を防ぐことができる。
【００９８】
また、ＭＯＳ型イメージセンサ１００によれば、列信号処理回路５として一般的なＭＯＳ型イメージセンサの技術をそのまま使用することができるため、開発コストを抑えることができる。
【００９９】
また、ＭＯＳ型イメージセンサ１００によれば、信号読み出し対象となる画素部行の読み出し制御線ＲＬにのみ、読み出しトランジスタＲＴのゲート電圧及びドレイン電圧を選択的に供給することができるので、消費電力を削減することができる。また、読み出しトランジスタＲＴのゲート電圧及びドレイン電圧を常に連動して制御することができるため、安定した読み出し動作を行うことができる。
【０１００】
なお、画素部２１からリセットノイズを含む暗時信号を読み出すためには、リセット終了直後の光電変換部ＰＤに存在している電荷を、空のフローティングゲートＦＧに書き込むことができれば良い。つまり、フローティングゲートＦＧの電荷の消去は、リセットの終了よりも前（ただし、前のフレーム期間において全ての画素部２１から露光信号を読み出した後）に行えば良い。
【０１０１】
また、ＭＯＳ型イメージセンサ１００の画素アレイ２の構成は、図２に示したものに限らない。画素部２１として、光電変換部と、該光電変換部で発生した電荷を蓄積する電荷蓄積部を含むトランジスタとを含む構成であれば、どのような構成であっても良い。例えば、特許文献３に開示されたような構成であっても良い。また、窒化膜を電荷蓄積部とするＭＯＮＯＳ型、ＭＮＯＳ型のトランジスタを１つ用い、この１つのトランジスタで、電荷蓄積部への電荷の蓄積、電荷蓄積部に蓄積された電荷に応じた信号（トランジスタの閾値電圧に対応する信号）の読み出しを行う構成であっても良い。
【０１０２】
また、以上の説明では、ノイズ除去回路６を、露光信号から暗時信号を減算する減算回路として説明したが、実際の回路構成は加算回路で良い。暗時信号の補数をとって露光信号に加算することで、露光信号と暗時信号の差分を計算したことになるからである。図８は、加算回路の例を示した図である。図８に示した加算回路は、半加算器６１と、全加算器６２〜６４とを備える。端子Ａと端子Ｂにそれぞれ露光信号と暗時信号の補数を入力し、加算結果を端子Ｓから撮像信号として出力する。なお、最上位ビットの端子Ｃから桁上げ出力があると、加算出力は００００となり、正確な値から外れてしまう。このため、最上位ビットの桁上げ出力があった場合は、その加算により得られる撮像信号を欠陥信号として扱い、周囲の撮像信号を用いて欠陥補正処理することが好ましい。
【０１０３】
また、ＭＯＳ型イメージセンサ１００では、画素アレイ２のラインを選択する選択トランジスタを省略するために、読み出しトランジスタＲＴのドレイン領域と読み出しコントロールゲートＲＣＧを共通接続し、これらに供給する電圧を可変制御するものとした。しかし、選択トランジスタを設けた構成であっても良い。
【０１０４】
図９は、図１に示したＭＯＳ型イメージセンサの画素部２１の内部構成の別の例を示す図である。図９において図３と同じ構成には同一符号を付してある。
【０１０５】
図９に示す画素部２１は、図３に示す画素部２１に選択トランジスタＳＴを追加した構成となっている。また、図３に示す読み出しトランジスタＲＴのドレイン領域には、読み出し制御線ＲＬの代わりに読み出し電源線Ｖｒｅａｄを接続した構成となっている。この読み出し電源線Ｖｒｅａｄは垂直駆動走査回路３に接続され、ここから所定の電圧が供給される。
【０１０６】
選択トランジスタＳＴは、読み出しトランジスタＲＴのソース領域と信号線ＢＬとの間に設けられており、垂直駆動走査回路３から選択信号線ＳＥＬＥＣＴに供給される電圧によってオンオフ制御される。
【０１０７】
図９に示す画素部の構成の場合、フローティングゲートＦＧに電荷を蓄積させるまでの動作は上述したのと同様である。フローティングゲートＦＧに電荷を蓄積した後は、垂直駆動走査回路３が、ｎ行目の各画素部２１の選択トランジスタＳＴをオンする。
【０１０８】
なお、読み出し制御線ＲＬと読み出し電源線Ｖｒｅａｄには、選択トランジスタＳＴをオンしたときに、フローティングゲートＦＧの電位に応じた信号が信号線ＢＬに出力されるように、所定の電圧を供給しておく。このようにすることで、選択トランジスタＳＴのオンしている期間は、その選択トランジスタＳＴを含む画素部２１から信号を出力させることができる。垂直駆動走査回路３は、選択するラインを順次変えていくことで、全ての画素部２１から信号を読み出すことができる。このような構成であっても、高感度かつ低消費電力のＭＯＳ型イメージセンサを実現することができる。
【０１０９】
また、以上の説明では、光電変換部ＰＤの例としてシリコン基板内に設けられたフォトダイオードを挙げたが、光電変換部ＰＤは、光を受光し、この光に応じた電荷を発生して蓄積しておくことができるものであれば何でも良く、例えば図１０に示したようなものであっても良い。
【０１１０】
図１０は、図１に示したＭＯＳ型イメージセンサの画素部２１の断面構造の変形例を示した図である。図１０において図４と同じ構成には同一符号を付してある。図１０に示した画素部は、ｐ型不純物層２１２を削除し、コンタクト部２３０、画素電極２３１、光電変換層２３２、及び対向電極２３３を追加した点が図４と異なっている。
【０１１１】
画素電極２３１は、遮光膜Ｗ上方に設けられた、画素部毎に独立した電極であり、コンタクト部２３０によってｎ型不純物層２１１と接続されている。光電変換層２３２は、画素電極２３１上に設けられた層であり、光を受光し、この光に応じた電荷を発生する。光電変換層２３２は有機又は無機の光電変換材料で構成されている。対向電極２３３は、光電変換層２３２上に設けられた透明電極である。
【０１１２】
対向電極２３３にバイアス電圧を印加することで、光電変換層２３２で発生した電荷は、画素電極２３１に移動し、ここからコンタクト部２３０を通ってｎ型不純物層２１１に移動し、ここで蓄積される。図１２に示した構成では、コンタクト部２３０、画素電極２３１、光電変換層２３２、対向電極２３３、及びｎ型不純物層２１１が、入射光に応じた電荷を発生して蓄積する光電変換部として機能する。このような構成であっても、高感度かつ低消費電力のＭＯＳ型イメージセンサを実現することができる。
【０１１３】
なお、これまでの説明では、キャリア電荷が電子としたが、キャリア電荷を正孔としても良い。この場合、これまで説明してきた図面のｐ型とｎ型を全て逆とし、各配線に供給する電圧の極性を反対にすれば良い。ただし、キャリア電荷が正孔の場合、光電変換部ＰＤの電位はリセット後が最も低く、その後、上昇していくため、反転増幅器ＨＺは不要である。
【０１１４】
以上説明したように、本明細書には次の事項が開示されている。
【０１１５】
開示されたＭＯＳ型イメージセンサは、複数の画素部を有するＭＯＳ型イメージセンサであって、前記画素部は、光電変換部と、前記光電変換部に蓄積された電荷を蓄積する電荷蓄積部を含むトランジスタとを含み、各画素部の前記光電変換部の電荷を同時にリセットするリセット制御部と、各画素部の前記電荷蓄積部の電荷を同時に消去する電荷消去部と、前記光電変換部に存在する電荷を前記電荷蓄積部に蓄積する制御を行う蓄積制御部と、各画素部の前記トランジスタの閾値電圧に応じた信号を読み出す信号読み出し制御部とを備え、前記蓄積制御部は、前記リセットの終了直後に前記光電変換部に存在する第一の電荷を前記電荷消去部で電荷消去後の前記電荷蓄積部に蓄積し、前記第一の電荷の蓄積後に開始される前記光電変換部の露光期間中に前記光電変換部に蓄積される第二の電荷を前記電荷蓄積部に蓄積し、前記信号読み出し制御部は、前記第一の電荷蓄積後の各画素部の前記トランジスタの閾値電圧に応じた第一の信号を読み出し、前記第二の電荷蓄積後の各画素部の前記トランジスタの閾値電圧に応じた第二の信号を読み出し、前記第一の信号及び前記第二の信号をデジタル信号に変換するＡＤ変換部と、前記ＡＤ変換部で変換後の前記第一の信号を記憶するデジタルメモリと、前記ＡＤ変換部で変換後の前記第二の信号と、前記第二の信号が読み出された前記画素部と同じ画素部から読み出されて前記デジタルメモリに記憶された前記第一の信号との差分を求めて出力する差分信号出力部とを備える。
【０１１６】
この構成により、露光期間終了後に各画素部から読み出される第二の信号と、リセット終了後に各画素部から読み出される第一の信号との差分が撮像信号として出力される。このため、トランジスタの閾値電圧のばらつきによる影響を防ぐことができる。また、光電変換部のリセット時に発生するノイズを除去することができる。この結果、高画質化を実現することができる。
【０１１７】
開示されたＭＯＳ型イメージセンサは、前記デジタルメモリの、１つの前記画素部から読み出された前記第一の信号を記憶するブロックの容量が、前記ＡＤ変換部の出力Ｎビットの下位ｎ（ｎ＜Ｎ）ビット分である。好ましくは、２＜ｎ＜（Ｎ／２）である。
【０１１８】
この構成により、ＭＯＳ型イメージセンサのチップサイズを大きくすることなく、高画質化を図ることができる。
【０１１９】
開示されたＭＯＳ型イメージセンサは、前記デジタルメモリが、半導体メモリ又は強誘電体メモリである。
【０１２０】
開示されたＭＯＳ型イメージセンサは、前記複数の画素部のラインアドレスと、前記デジタルメモリのラインアドレスとが対応付けられ、前記複数の画素部のラインと前記デジタルメモリのラインとを同期して駆動する駆動手段を備える。
【０１２１】
この構成により、任意のラインの各画素部からの第一の信号の読み出しと、該第一の信号のデジタルメモリへの記憶とを同期して行うことができ、信号読み出し速度を落とすことなく、デジタルメモリへのデータ記憶が可能となる。
【０１２２】
開示されたＭＯＳ型イメージセンサは、前記電荷蓄積部がフローティングゲートである。
【０１２３】
この構成により、フローティングゲートに電荷を蓄積させるとき以外に、フローティングゲートに電荷が混入しにくくなるため、ノイズを抑えることができる。
【０１２４】
開示されたＭＯＳ型イメージセンサは、前記トランジスタが、前記光電変換部に蓄積された電荷を前記フローティングゲートに蓄積する蓄積トランジスタと、前記フローティングゲートと電気的に接続されたフローティングゲートを有し、当該フローティングゲートの電位に応じた信号を信号線に読み出す読み出しトランジスタとを含む。また、開示されたＭＯＳ型イメージセンサは、前記信号線に接続されて前記読み出しトランジスタと共にソースフォロア回路を構成する負荷トランジスタを備え、前記ソースフォロア回路により前記第一の信号及び前記第二の信号を読み出す。
【０１２５】
この構成により、読み出しトランジスタをソースフォロア回路の駆動トランジスタとして機能させることができ、光電変換部で発生してフローティングゲートに蓄積された電荷に応じた信号を信号線に読み出すことができる。また、信号線の寄生容量の増大によるノイズの影響も受けにくくなり、ノイズに対する耐性を高めることができる。この結果、グローバルシャッタ機能を有する低ノイズ（高感度）かつ低消費電力のイメージセンサを提供することができる。この構成によれば、画素部のトランジスタ数を少なくすることが可能なため、その分、画素部面積を小さくしてデジタルメモリのために面積を割くことができ、チップ面積の拡大を防ぐことができる。
【０１２６】
開示されたＭＯＳ型イメージセンサの駆動方法は、光電変換部と、前記光電変換部で発生した電荷を蓄積する電荷蓄積部を含むトランジスタとを含む画素部を複数有するＭＯＳ型イメージセンサの駆動方法であって、各画素部の前記光電変換部の電荷を同時にリセットするリセット制御ステップと、前記リセットの終了よりも前に、各画素部の前記電荷蓄積部の電荷を同時に消去する電荷消去ステップと、前記リセットの終了直後に前記光電変換部に存在する電荷を前記電荷蓄積部に蓄積する第一の蓄積制御ステップと、前記第一の蓄積制御ステップ後の各画素部の前記トランジスタの閾値電圧に応じた第一の信号を読み出す第一の信号読み出し制御ステップと、前記第一の蓄積制御ステップ後に開始される前記光電変換部の露光期間中に前記光電変換部に蓄積される電荷を前記電荷蓄積部に蓄積する第二の蓄積制御ステップと、前記第二の蓄積制御ステップ後の各画素部の前記トランジスタの閾値電圧に応じた第二の信号を読み出す第二の信号読み出し制御ステップと、前記第一の信号及び前記第二の信号をデジタル信号に変換するＡＤ変換ステップと、前記ＡＤ変換ステップで変換後の前記第一の信号をメモリに記憶する記憶ステップと、前記ＡＤ変換ステップで変換後の前記第二の信号と、前記第二の信号が読み出された前記画素部と同じ画素部から読み出されて前記メモリに記憶された前記第一の信号との差分を求めて出力する差分信号出力ステップとを備える。
【０１２７】
開示されたＭＯＳ型イメージセンサの駆動方法は、前記リセット制御ステップ及び前記電荷消去ステップを垂直ブランキング期間中に実施する。
【０１２８】
開示された撮像装置は、前記ＭＯＳ型イメージセンサを備える。
【符号の説明】
【０１２９】
２１  画素部
２２  負荷トランジスタ
１００  ＭＯＳ型イメージセンサ
ＲＴ  読み出しトランジスタ
ＷＴ  書き込みトランジスタ
ＰＤ  光電変換部
ＦＧ  フローティングゲート
ＢＬ  信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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