(57)【要約】【課題】高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置を提供する。【解決手段】第２の層間絶縁膜３０上のメモリセル形成領域ＲM上には、異なる高さに形成され互いに方向が異なるビット線ＢＬとワード線ＷＬの交差位置にマトリックス状に配置された抵抗変化型メモリセルを含むメモリ層が高さ方向に複数積層されたメモリセル部１００が形成され、コンタクト形成領域ＲC上には、第２の配線３５と層間絶縁膜６０上に形成された第３の配線９１とを接続するコンタクトＷＣ，ＢＣが形成され、コンタクトＷＣ，ＢＣは、各メモリ層に対応して形成される同じ開口径のコンタクト形成用溝が深さ方向に連続して接続されるコンタクトホールに導電性材料が埋め込まれる構造を有する。【選択図】図２
2011061154.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された制御用素子と接続される、第１の層間絶縁膜上の第１の配線と、
前記第１の層間絶縁膜上に形成される第２の層間絶縁膜と、
第１の方向に並行して延在する複数のビット線と、第２の方向に並行して延在する複数のワード線と、整流層と不揮発性記憶層とを含む積層膜からなる不揮発性メモリセルが前記ビット線と前記ワード線の交差位置にマトリックス状に配置されたメモリ層と、を有し、前記メモリ層が前記第２の層間絶縁膜上に高さ方向に隣接するメモリ層で前記ビット線または前記ワード線を共有して複数積層された不揮発性メモリセル部と、
前記不揮発性メモリセル間に設けられる第３の層間絶縁膜と、
前記第３の層間絶縁膜上の前記第１の配線の形成位置に対応して形成される第２の配線と、
前記第１の配線と前記第２の配線を接続するとともに、前記ビット線および前記ワード線のいずれかに接続される複数のコンタクトと、
を備え、
前記コンタクトは、前記各メモリ層に対応して形成される同じ開口径のコンタクト形成用溝が深さ方向に連続して接続されるコンタクトホールに導電性材料が埋め込まれる構造を有することを特徴とする不揮発性記憶装置。
【請求項２】
前記コンタクトの周囲は、前記不揮発性メモリセル部を構成する積層膜で構成されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
上層のメモリ層に対応する前記コンタクト形成用溝の開口径は、下層のメモリ層に対応する前記コンタクト形成用溝の開口径よりも大きく、かつ前記メモリ層に対応する前記コンタクト形成用溝において、前記メモリ層の前記不揮発性メモリセルを構成する積層膜に形成される開口径は、前記不揮発性メモリセルの直下の前記ビット線または前記ワード線に対応する膜に形成される開口径よりも大きく形成されることを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
基板上に形成された制御用素子と接続される、第１の層間絶縁膜上の第１の配線と、
前記第１の層間絶縁膜上に形成される第２の層間絶縁膜と、
第１の方向に並行して延在する複数のビット線と、第２の方向に並行して延在する複数のワード線と、整流層と不揮発性記憶層とを含む積層膜からなる不揮発性メモリセルが前記ビット線と前記ワード線の交差位置にマトリックス状に配置されたメモリ層と、を有し、前記メモリ層が前記第２の層間絶縁膜上に高さ方向に隣接するメモリ層で前記ビット線または前記ワード線を共有して複数積層された不揮発性メモリセル部と、
前記不揮発性メモリセル間に形成される第３の層間絶縁膜と、
前記第３の層間絶縁膜上の前記第１の配線の形成位置に対応して設けられる第２の配線と、
前記第１の配線と前記第２の配線を接続するとともに、前記ビット線および前記ワード線のいずれかに接続される複数のコンタクトと、
を備える不揮発性記憶装置の製造方法において、
前記第１の配線の形成位置に対応する位置に、前記不揮発性メモリ部を構成する積層膜に所定形状の開口を有するコンタクト形成用溝を、前記各メモリ層の加工と同時に形成した後、絶縁膜で前記コンタクト形成用溝を埋め込む処理を、前記メモリ層の積層数が所定の数となるまで行う第１の工程と、
前記コンタクトの形成位置にのみ開口部を有するマスクを形成し、前記マスクを用いて、前記コンタクト形成用溝内に埋め込まれた前記絶縁膜を除去するとともに、前記第１の配線に至るコンタクトホールを形成する第２の工程と、
前記コンタクトホール内に導電性材料を埋め込んでコンタクトを形成する第３の工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項５】
前記第１の工程で、下層のコンタクト形成用溝を形成した後、前記下層のコンタクト形成用溝の開口径よりも大きい開口径を有する上層のコンタクト形成用溝を形成し、前記上層のコンタクト形成用溝の加工時に、前記下層のコンタクト形成用溝の開口と前記上層のコンタクト形成用溝の開口との間に存在する下層の前記不揮発性メモリセルの積層膜に対応する膜も除去することを特徴とする請求項４に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性記憶装置として、高さの異なるワード線とビット線の交差位置に、整流層と抵抗変化素子とを積層させたメモリセルを配置し、高さ方向に隣接するメモリセル間でワード線またはビット線を共有するように積層させた構造の抵抗変化型メモリが提案されている（たとえば、特許文献１参照）。この特許文献１には、抵抗変化型メモリとは別に制御回路に接続される複数のコンタクトを形成し、あるメモリ層を構成するワード線またはビット線が、いずれかのコンタクトと接続される構成について開示されている。
【０００３】
このような高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の抵抗変化型メモリに設けられるコンタクトの製造方法については、たとえばワード線コンタクトの場合には、積層したメモリ層のうちワード線を形成するごとに、また、ビット線コンタクトの場合には、積層したメモリ層のうちビット線を形成するごとに、コンタクトを形成するための加工を行うのが一般的である。そのため、コンタクトを形成するための工程数が多くなってしまうという問題点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１６５８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置において、この不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができる不揮発性記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板上に形成された制御用素子と接続される、第１の層間絶縁膜上の第１の配線と、前記第１の層間絶縁膜上に形成される第２の層間絶縁膜と、第１の方向に並行して延在する複数のビット線と、第２の方向に並行して延在する複数のワード線と、整流層と不揮発性記憶層とを含む積層膜からなる不揮発性メモリセルが前記ビット線と前記ワード線の交差位置にマトリックス状に配置されたメモリ層と、を有し、前記メモリ層が前記第２の層間絶縁膜上に高さ方向に隣接するメモリ層で前記ビット線または前記ワード線を共有して複数積層された不揮発性メモリセル部と、前記不揮発性メモリセル間に設けられる第３の層間絶縁膜と、前記第３の層間絶縁膜上の前記第１の配線の形成位置に対応して形成される第２の配線と、前記第１の配線と前記第２の配線を接続するとともに、前記ビット線および前記ワード線のいずれかに接続される複数のコンタクトと、を備え、前記コンタクトは、前記各メモリ層に対応して形成される同じ開口径のコンタクト形成用溝が深さ方向に連続して接続されるコンタクトホールに導電性材料が埋め込まれる構造を有することを特徴とする不揮発性記憶装置が提供される。
【０００７】
また、本発明の一態様によれば、基板上に形成された制御用素子と接続される、第１の層間絶縁膜上の第１の配線と、前記第１の層間絶縁膜上に形成される第２の層間絶縁膜と、第１の方向に並行して延在する複数のビット線と、第２の方向に並行して延在する複数のワード線と、整流層と不揮発性記憶層とを含む積層膜からなる不揮発性メモリセルが前記ビット線と前記ワード線の交差位置にマトリックス状に配置されたメモリ層と、を有し、前記メモリ層が前記第２の層間絶縁膜上に高さ方向に隣接するメモリ層で前記ビット線または前記ワード線を共有して複数積層された不揮発性メモリセル部と、前記不揮発性メモリセル間に形成される第３の層間絶縁膜と、前記第３の層間絶縁膜上の前記第１の配線の形成位置に対応して設けられる第２の配線と、前記第１の配線と前記第２の配線を接続するとともに、前記ビット線および前記ワード線のいずれかに接続される複数のコンタクトと、を備える不揮発性記憶装置の製造方法において、前記第１の配線の形成位置に対応する位置に、前記不揮発性メモリ部を構成する積層膜に所定形状の開口を有するコンタクト形成用溝を、前記各メモリ層の加工と同時に形成した後、絶縁膜で前記コンタクト形成用溝を埋め込む処理を、前記メモリ層の積層数が所定の数となるまで行う第１の工程と、前記コンタクトの形成位置にのみ開口部を有するマスクを形成し、前記マスクを用いて、前記コンタクト形成用溝内に埋め込まれた前記絶縁膜を除去するとともに、前記第１の配線に至るコンタクトホールを形成する第２の工程と、前記コンタクトホール内に導電性材料を埋め込んでコンタクトを形成する第３の工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、高さ方向に隣接するメモリセル間でワード線またはビット線を共有する構造の不揮発性記憶装置において、この不揮発性記憶装置に設けられるコンタクトを形成するための工程数を従来に比して削減することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、不揮発性記憶装置のメモリセル部の構成の一例を模式的に示す斜視図である。
【図２】図２は、第１の実施の形態による不揮発性記憶装置を模式的に示す断面図である。
【図３】図３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４】図４は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図５】図５は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図６】図６は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図７】図７は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図８】図８は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図９】図９は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１０】図１０は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図１１】図１１は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図１２】図１２は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図１３】図１３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１１）。
【図１４】図１４は、コンタクト形成部に形成されるパターンの一例を示す上面図である。
【図１５】図１５は、第２の実施の形態による不揮発性記憶装置の一例を模式的に示す一部断面図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
（第１の実施の形態）
図１は、不揮発性記憶装置のメモリセル部の構成の一例を模式的に示す斜視図であり、図２は、第１の実施の形態による不揮発性記憶装置を模式的に示す断面図である。図１に示されるように、不揮発性記憶装置は、Ｘ方向に延在する複数のワード線ＷＬと、ワード線ＷＬとは異なる高さでＸ方向に垂直なＹ方向に延在する複数のビット線ＢＬとが、互いに交差して配設され、これらの各交差位置に抵抗変化層ＶＲと整流層Ｄとが直列に接続された抵抗変化型メモリセルＭＣ（以下、単にメモリセルともいう）が配置される。また、高さ方向に、ワード線ＷＬとビット線ＢＬを交互に形成し、それぞれのワード線ＷＬとビット線ＢＬの交差位置にメモリセルＭＣが形成される。つまり、高さ方向に隣接するメモリセルＭＣ間で、ビット線ＢＬまたはワード線ＷＬが共有される構造となっている。
【００１２】
整流層Ｄは、ショットキーダイオードやＰＮ接合ダイオード、ＰＩＮダイオードなどの整流作用を有する材料からなる。ここでは、整流層Ｄは、ビット線ＢＬからワード線ＷＬに向かう方向の電流を流すように設定されているものとする。
【００１３】
抵抗変化層ＶＲは、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる金属酸化物によって構成される。たとえばＳｉ，Ｔｉ，Ｔａ，Ｎｂ，Ｈｆ，Ｚｒ，Ｗ，Ａｌ，Ｎｉ，Ｃｏ，Ｍｎ，Ｆｅ，Ｃｕ，Ｍｏなどの元素を少なくとも１種以上含む厚さ約２０ｎｍ程度の金属酸化膜などを例示することができる。
【００１４】
図２には、図１に示されるメモリセル部１００に加えて、制御素子としてのセル制御用トランジスタ１２と、セル制御用トランジスタ１２とメモリセル部１００の各配線（ワード線ＷＬとビット線ＢＬ）とを接続するコンタクトＷＣ，ＢＣからなるコンタクト形成部１１０と、を図示している。図２（ａ）は、ワード線ＷＬに沿った方向（Ｙ方向に垂直な方向）の断面の一例を示しており、図２（ｂ）は、ビット線ＢＬに沿った方向（Ｘ方向に垂直な方向）の断面の一例を示している。
【００１５】
シリコン基板などの半導体基板１０上には、メモリセルＭＣを制御するセル制御用トランジスタ１２が形成されている。このセル制御用トランジスタ１２は、半導体基板１０上の素子分離絶縁膜１１で区画された領域内にゲート絶縁膜１３を介して形成されるゲート電極１４と、ゲート電極１４の線幅方向両側の半導体基板１０表面に形成されるソース／ドレイン領域１５と、を有する。セル制御用トランジスタ１２が形成された半導体基板１０上には第１の層間絶縁膜２０が形成され、第１の層間絶縁膜２０内の上面付近には第１の配線２５が埋め込まれて形成されている。第１の配線２５は、第１の層間絶縁膜２０に形成されたコンタクト２１を介してセル制御用トランジスタ１２のソース／ドレイン領域１５と接続されている。また、第１の層間絶縁膜２０上には第２の層間絶縁膜３０が形成され、第２の層間絶縁膜３０内の上面付近には第２の配線３５が埋め込まれて形成されている。第２の配線３５は、第２の層間絶縁膜３０に形成されたビア３１を介して第１の配線２５と接続される。そして、第２の層間絶縁膜３０上には第３の層間絶縁膜４０が形成され、第３の層間絶縁膜４０上のメモリセル形成領域ＲMにメモリセルＭＣが積層したメモリセル部１００が形成され、コンタクト形成領域ＲCに各メモリセルＭＣの各配線と接続される複数のコンタクトＷＣ，ＢＣからなるコンタクト形成部１１０が形成される。
【００１６】
メモリセル部１００は、メモリセル形成領域ＲMの第３の層間絶縁膜４０上に、ワード線ＷＬとビット線ＢＬとの交差位置に整流層Ｄと抵抗変化層ＶＲとが直列に接続されたメモリセルＭＣが、高さ方向に隣接するメモリセルＭＣとビット線ＢＬまたはワード線ＷＬを共有しながら積層された構造を有している。ここでは、メモリセルＭＣが８層積層された構造が示されている。
【００１７】
コンタクト形成部１１０は、コンタクト形成領域ＲC上の第２の配線３５と、不揮発性記憶装置の上部に第２の配線３５の形成位置に対応して配置される第３の配線９１との間を結ぶ導電性材料からなるコンタクトＷＣ，ＢＣを有する。ワード線ＷＬと接続されるものをワード線コンタクトＷＣといい、ビット線ＢＬに接続されるコンタクトをビット線コンタクトＢＣという。なお、以下では、両者を区別する必要がない場合には、コンタクトＷＣ，ＢＣというものとする。ここでは、ワード線コンタクトＷＣはコンタクト形成領域ＲCの所定の領域にまとめて形成され、ビット線コンタクトＢＣもコンタクト形成領域ＲCのワード線コンタクトＷＣとは異なる所定の領域にまとめて形成される。
【００１８】
各コンタクトＷＣ，ＢＣは、第２の配線３５と第３の配線９１との間の第３の層間絶縁膜４０、メモリ層に対応するコンタクト層および第４の層間絶縁膜（以下、単に層間絶縁膜という）６０を貫通して形成される。また、各コンタクトＷＣ，ＢＣの周囲には、メモリ層構成材料が残されている。たとえば、コンタクトＷＣ，ＢＣの基板面に平行な方向の形状が矩形状である場合には、中央に開口部を有する額縁状のパターンに加工されたメモリ層構成材料でコンタクトＷＣ，ＢＣが囲まれている構造となる。つまり、従来では、コンタクト形成領域ＲCのメモリ層構成材料を完全に除去して形成した層間絶縁膜に、コンタクトＷＣ，ＢＣを形成していたが、第１の実施の形態では、コンタクト形成領域ＲCのメモリ層構成材料を完全に除去せずにコンタクトを形成している。ただし、コンタクト形成領域ＲC内の隣接するコンタクトＷＣ，ＢＣ間は、層間絶縁膜６０で電気的に分離された構造となっている。
【００１９】
ワード線コンタクトＷＣの周囲に残されたメモリ層構成材料のうちのワード線ＷＬに対応するいずれかの層は、メモリセル部１００のいずれかのメモリ層のワード線ＷＬと接続される。図２（ａ）では、２つのワード線コンタクトＷＣ１，ＷＣ２が設けられており、各ワード線コンタクトＷＣは、１層おきのワード線ＷＬ間を共通に接続する構成となっている。つまり、ワード線コンタクトＷＣ１は、ワード線ＷＬ１，ＷＬ３，ＷＬ５と接続されており、ワード線コンタクトＷＣ２は、ワード線ＷＬ２，ＷＬ４と接続されている。
【００２０】
同様に、ビット線コンタクトＢＣの周囲に残されたメモリ層構成材料のうちビット線ＢＬに対応するいずれかの層は、メモリセル部１００のいずれかのメモリ層のビット線ＢＬと接続されている。図２（ｂ）では、ビット線コンタクトＢＣ１〜ＢＣ４は、各ビット線ＢＬに対して設けられており、自身が接続するビット線ＢＬ以外のビット線ＢＬとは接続されていない。ここでは、ビット線コンタクトＢＣ１はビット線ＢＬ１と接続され、ビット線コンタクトＢＣ２はビット線ＢＬ２と接続され、ビット線コンタクトＢＣ３はビット線ＢＬ３と接続され、ビット線コンタクトＢＣ４はビット線ＢＬ４と接続される。
【００２１】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図３〜図１３は、第１の実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。ここでは、メモリセルＭＣが４層積層される場合を例に挙げて説明する。また、図２の第２の層間絶縁膜３０よりも上の部分についての説明を行う。さらに、これらの図において、（ａ）は、ビット線ＢＬに沿ったビット線ＢＬ上の断面図（図１のＡ−Ａ断面図に対応）であり、（ｂ）は、ビット線ＢＬに沿ったビット線ＢＬがない部分の断面図（図１のＢ−Ｂ断面図に対応）であり、（ｃ）は、ワード線ＷＬに沿ったワード線ＷＬ上の断面図（図１のＣ−Ｃ断面図に対応）であり、（ｄ）は、ワード線ＷＬに沿ったワード線ＷＬがない部分の断面図（図１のＤ−Ｄ断面図に対応）であり、（ｅ）はコンタクト形成部１１０の断面図である。
【００２２】
まず、セル制御用トランジスタを形成した図示しない半導体基板上に、第１の層間絶縁膜を形成し、第１の層間絶縁膜上にセル制御用トランジスタとコンタクトによって接続される第１の配線を形成する。さらに第１の層間絶縁膜上に第２の層間絶縁膜を形成し、第２の層間絶縁膜上に第１の配線とビアによって接続される第２の配線３５を形成する。そして、第２の配線３５が形成された第２の層間絶縁膜上に、ＬＰＣＶＤ（Low  Pressure  Chemical  Vapor  Deposition）法によってＴＥＯＳ（Tetraethyl  orthosilicate）膜からなる第３の層間絶縁膜４０を形成する。なお、以下では、ワード線ＷＬ、ビット線ＢＬ（下部電極、上部電極）およびキャップ膜Ｃとしてタングステンを用い、抵抗変化層ＶＲとしてＮｉＯを用い、整流層として所定の導電型のポリシリコンを用いて、抵抗変化層ＶＲとの間でショットキー接合を形成した場合を例に挙げる。
【００２３】
ついで、図３に示されるように、第３の層間絶縁膜４０上の全面に１層目のメモリ層を構成するための膜を積層し、下層の配線（ビット線ＢＬ）形状にパターニングを行う。つまり、下部電極ＢＬ１、抵抗変化層ＶＲ１、整流層Ｄ１およびキャップ膜Ｃ１を順に積層する。また、Ｄ−ＴＥＯＳ（Densified  TEOS）などからなるハードマスク層５１をキャップ膜Ｃ１上に形成する。このハードマスク層５１は、先に形成した下部電極ＢＬ１からキャップ膜Ｃ１までの層をＲＩＥ（Reactive  Ion  Etching）法などのドライエッチング法でエッチングすることができる厚さに設定される。ついで、ハードマスク層５１上に図示しないレジストを塗布し、リソグラフィ技術によって、メモリセル形成領域ＲMには、Ｙ方向に延在したラインアンドスペースパターンを形成し、コンタクト形成領域ＲCには、たとえば矩形の額縁状のコンタクト形成用加工パターンを形成する。
【００２４】
図１４は、コンタクト形成部に形成されるパターンの一例を示す上面図である。図１４（ａ）は、対応するメモリ層のビット線ＢＬまたはワード線ＷＬと接続されるコンタクト形成部分のパターン形状であり、たとえば、図２のビット線ＢＬ１と接続されるビット線コンタクトＢＣ１に形成されるパターンである。このパターンは、メモリセル部１００の配線（ＷＬ，ＢＬ）と接続する接続用配線パターン２０１と、コンタクト形成領域ＲCにコンタクトを埋め込むコンタクト形成用溝を形成するための額縁状のコンタクト形成用加工パターン２０２とから構成される。また、図１４（ｂ）は、ビット線ＢＬまたはワード線ＷＬと接続されないコンタクト形成部分のパターン形状であり、たとえば、図２の１層目のコンタクト層におけるワード線コンタクトＷＣ１，ＷＣ２とビット線コンタクトＢＣ２〜ＢＣ４に使用されるパターンである。このパターンは、配線と接続するための接続用配線パターンを有しておらず、コンタクト形成領域ＲCにコンタクト形成用溝を形成するための額縁状のコンタクト形成用加工パターン２０２のみで構成される。
【００２５】
その後、パターンを形成したレジストをマスクとして、ＲＩＥ法などのエッチング法によって、メモリセル形成領域ＲMとコンタクト形成領域ＲCをエッチングする。このとき、下部電極ＢＬ１の底部が隣接する下部電極ＢＬ１と切断されるまでエッチングする。これによって、下部電極はビット線ＢＬ１となり、整流層Ｄ１、抵抗変化層ＶＲ１およびキャップ膜Ｃ１は、ビット線ＢＬ１と同じＹ方向に延在したパターンとして形成される。また、コンタクト形成領域ＲCでは、コンタクト形成用加工パターンの開口部に対応する位置にコンタクト形成用溝７１が形成される。このとき、コンタクト形成用加工パターンの開口部以外のマスクされた部分は、メモリ層構成材料が残された状態となる。
【００２６】
ＲＩＥ処理で生じた堆積物を除去した後、図４に示されるように、エッチングした領域にシリコン酸化膜などの層間絶縁膜６０を埋め込み、ＣＭＰ法によってキャップ膜Ｃ１よりも上に形成されている層間絶縁膜６０やハードマスク層５１を除去しつつ上面を平坦化する。
【００２７】
その後、図５に示されるように、２層目のメモリ層を構成するための膜を積層する。すなわち、下部電極ＷＬ１、整流層Ｄ２、抵抗変化層ＶＲ２、およびキャップ膜Ｃ２を順に積層する。なお、ここでは、１層目とは異なり、整流層Ｄと抵抗変化層ＶＲの積層順序が異なっているが、これは、たとえばビット線ＢＬからワード線ＷＬに向かって電流を流すようにするためである。
【００２８】
ついで、図６に示されるように、２層目のキャップ膜Ｃ２から１層目の抵抗変化層ＶＲ１までをエッチングすることができる厚さのハードマスク層５２をキャップ膜Ｃ２上に形成する。その後、ハードマスク層５２上に図示しないレジストを塗布し、リソグラフィ技術によって、メモリセル形成領域ＲMには、１層目のメモリセルＭＣの加工時に形成したラインアンドスペースパターンを面内方向に９０度回転させたパターン、すなわちＸ方向に延在するラインアンドスペースパターンを形成し、コンタクト形成領域ＲCには矩形の額縁状のコンタクト形成用加工パターンを形成する。なお、ワード線コンタクトＷＣ１のみ下部電極ＷＬ１と接続する接続用配線パターンが形成される。
【００２９】
そして、このパターンを形成したレジストをマスクとして、ハードマスク層５２から１層目の抵抗変化層ＶＲ１の底部が隣接する抵抗変化層ＶＲ１と分離されるまで、ＲＩＥ法などでエッチングする。このとき、層間絶縁膜６０でエッチングが止まるような条件でエッチングを行う。これによって、２層目の下部電極はワード線ＷＬ１となり、１層目のメモリ層では、ビット線ＢＬ１の幅とワード線ＷＬ１の幅とで規定された抵抗変化層ＶＲ１、整流層Ｄ１およびキャップ膜Ｃ１の積層膜からなるメモリセルＭＣが、ビット線ＢＬ１とワード線ＷＬ１の各交差位置に挟持されるように形成される。また、２層目の抵抗変化層ＶＲ２、整流層Ｄ２およびキャップ膜Ｃ２は、ワード線ＷＬ１（２層目の下部電極）と同じ方向に延在したパターンとして形成される。さらに、コンタクト形成領域ＲCでは、１層目に形成されたコンタクト形成用溝７１の位置とほぼ一致した位置にコンタクト形成用溝７２が形成される。
【００３０】
ＲＩＥ処理で生じた堆積物を除去した後、図７に示されるように、エッチングした領域にシリコン酸化膜などの層間絶縁膜６０を埋め込み、ＣＭＰ法によってキャップ膜Ｃ２よりも上に形成されている層間絶縁膜６０とハードマスク層５２を除去するとともに上面を平坦化する。
【００３１】
その後、図８〜図９に示されるように、１層目〜２層目のメモリ層の形成手順と同様の手順によって、３層目〜４層目のメモリ層を加工する。これによって、２層目のメモリ層では、ワード線ＷＬ１とビット線ＢＬ２の交差位置に、これらの配線の幅によって規定される柱状構造のメモリセル（整流層Ｄ２、抵抗変化層ＶＲ２およびキャップ膜Ｃ２の積層構造）が形成され、３層目のメモリ層では、ビット線ＢＬ２とワード線ＷＬ２の交差位置に、これらの配線の幅によって規定される柱状構造のメモリセル（抵抗変化層ＶＲ３、整流層Ｄ３およびキャップ膜Ｃ３の積層構造）が形成される。また、４層目のメモリ層では、下部電極のワード線ＷＬ２と同じ形状の整流層Ｄ４、抵抗変化層ＶＲ４およびキャップ膜Ｃ４の積層構造からなるパターンが形成される。さらに、コンタクト形成領域ＲCでは、２層目のコンタクト形成用溝７２につながるコンタクト形成用溝７３，７４が形成される。そして、各積層膜間およびコンタクト形成用溝７３，７４に層間絶縁膜６０が埋め込まれる。
【００３２】
ついで、４層目のキャップ膜Ｃ４上にタングステンなどの上部電極ＢＬ３とハードマスク層を順に形成し、その上にレジストを塗布する。その後、メモリセル形成領域ＲMでは、１層目のビット線ＢＬ１と同じ方向のラインアンドスペースパターンを形成し、コンタクト形成領域ＲCでは、各コンタクトＷＣ，ＢＣの形成位置に額縁状のコンタクト形成用加工パターンを形成する。なお、ビット線コンタクトＢＣ３のみ接続用配線パターンが形成される。ついで、これらのパターンが形成されたレジストをマスクとして、ハードマスク層から４層目のメモリ層の整流層Ｄ４までエッチングする。そして、エッチングによる堆積物を除去した後、エッチングした領域に層間絶縁膜６０を埋め込むように形成し、さらに上部電極ＢＬ３が露出するまで平坦化する。
【００３３】
これによって、図１０に示されるように、ワード線ＷＬ２とビット線ＢＬ３の各交差位置には両者の配線の幅によって規定される４層目のメモリセル（整流層Ｄ４、抵抗変化層ＶＲ４およびキャップ膜Ｃ４の積層構造）が形成されるとともに、４層目のメモリセル上にはＹ方向に延在したビット線ＢＬ３が形成される。
【００３４】
ついで、図１１に示されるように、メモリセル形成領域ＲMとコンタクト形成領域ＲC上にレジスト８１を塗布し、コンタクト形成領域ＲCのコンタクトＷＣ，ＢＣの形成位置のみ開口するようにリソグラフィ技術によってパターニングを行う。
【００３５】
その後、図１２に示されるように、レジスト８１をマスクとして、コンタクト形成領域ＲCのコンタクト形成位置を、第２の配線３５に到達するまでＲＩＥ法などでエッチングする。このとき、配線（ビット線ＢＬやワード線ＷＬ）を構成する材料よりも層間絶縁膜６０（シリコン酸化膜）がエッチングされやすい条件でエッチングを行うことによって、コンタクト形成用溝７１〜７４がマスクの役割を有し、上記の工程でコンタクト形成用溝７１〜７４内に形成された層間絶縁膜をエッチング（除去）することができる。その結果、コンタクト形成領域ＲCには、コンタクト形成用溝７１〜７４が連なったコンタクトホール７５が形成される。
【００３６】
なお、上記のようなエッチング条件でエッチングを行うことによって、図１１でコンタクトＷＣ，ＢＣの形成位置にリソグラフィ技術でレジスト８１に形成した開口パターンは、コンタクトＷＣ，ＢＣの実際のサイズよりも大きくなるように露光することが可能である。たとえば、図１１において、すでに形成されたコンタクト形成用溝７１〜７４の開口部の径ｒ１よりも、リソグラフィ技術によってレジスト８１に形成される開口パターン８２の径ｒ２を大きくすることができる。
【００３７】
エッチングによる堆積物を除去した後、図１３に示されるように、コンタクトホール７５内にタングステンなどの導電性材料を埋め込むことによって、コンタクト形成領域ＲCに、セル制御用トランジスタ１２に接続されるコンタクトＷＣ，ＢＣ（コンタクト部）が形成される。以上によって、不揮発性記憶装置が製造される。
【００３８】
以上説明したように、第１の実施の形態では、各メモリ層のエッチング処理をするたびに、コンタクト形成領域ＲCにコンタクト形成用溝７１〜７４を形成し、その内部に層間絶縁膜６０を埋め込むようにして、メモリ層を所望の数だけ積層させ、最上層のメモリセルの配線を形成した後に、コンタクト形成領域ＲCをエッチングした。これによって、メモリセルの形成時に形成したコンタクト形成用溝７１〜７４の周囲に残されたメモリ層構成材料がマスクとなって、コンタクト形成用溝７１〜７４内の層間絶縁膜６０が除去され、一括してコンタクトホール７５を形成することができるという効果を有する。また、コンタクトホール７５を形成する際に、リソグラフィ技術によってレジストパターンを形成するが、実質的にコンタクト形成用溝７１〜７４の周囲のメモリ層構成材料がマスクの役割を有するので、コンタクトホール７５の開口径よりもサイズの大きい開口パターン８２をレジストに露光して形成することができるという効果を有する。
【００３９】
（第２の実施の形態）
第１の実施の形態では、コンタクト形成用溝の開口径は、対応するメモリ層の深さに依らず一定だったが、上層のメモリ層に対応するコンタクト形成用溝の開口径ほど大きくするようにしてもよい。
【００４０】
図１５は、第２の実施の形態による不揮発性記憶装置の製造方法の一例を模式的に示す一部断面図である。この図１５は、第１の実施の形態の図１２に対応している。なお、この図１５では、説明の都合上、コンタクトホールを１つしか図示していない。
【００４１】
図１５に示されるように、第２の実施の形態では、上層のメモリ層に対応するコンタクト形成用溝ほど、開口径が大きくなるように形成して、ある層のメモリセルと対応するコンタクト形成用溝７６において、下部電極となる配線ＷＬ，ＢＬの開口部の開口径ｒ１２よりも整流層Ｄ、抵抗変化層ＶＲおよびキャップ膜Ｃの開口部の開口径ｒ１１の方を大きくするように加工する。このようにすることで、コンタクト形成位置における配線ＷＬ，ＢＬの露出面積を増加させている。
【００４２】
なお、このような構造の不揮発性記憶装置は、第１の実施の形態の製造方法において、上層のメモリ層に対応するコンタクト形成用溝ほど開口径が大きくなるように加工することで形成することができる。つまり、下層のメモリ層を加工する際のコンタクト形成用溝の開口径よりも、上層のメモリ層を加工する際のコンタクト形成用溝の開口径の方を大きくする。これによって、下層のメモリ層を加工する際のコンタクト形成用溝の開口径はたとえばｒ１２であり、このコンタクト形成用溝に層間絶縁膜が埋め込まれる。その後、上層のメモリ層の構成材料が積層された後の加工時に、下層のメモリ層の配線層よりも上の層までエッチングされる（上層のメモリ層のエッチング時には、下層のメモリ層の配線（下部電極）まではエッチングされない）。この際、上層のコンタクト形成用溝の開口径が下層のコンタクト形成用溝の開口径よりも大きいので、上層のメモリ層のエッチング時に、下層のコンタクト形成用溝よりも大きい範囲の整流層Ｄ、抵抗変化層ＶＲおよびキャップ膜Ｃがエッチングされる。その結果、上層のメモリ層のコンタクト形成用溝の整流層Ｄ、抵抗変化層ＶＲおよびキャップ膜Ｃの開口径は、ｒ１２よりも大きいｒ１１となる。そして、図１５に示すような構造のコンタクトホールが得られる。これによって、配線層の露出面積を増加させることができる。
【００４３】
第２の実施の形態では、上層のコンタクト形成用溝の開口径を、下層のコンタクト形成用溝の開口径よりも大きくし、ある層のメモリセルと対応するコンタクト形成用溝７６において、下部電極となる配線ＷＬ，ＢＬの開口部の開口径ｒ１２よりも整流層Ｄ、抵抗変化層ＶＲおよびキャップ膜Ｃの開口部の開口径ｒ１１の方を大きくするようにしたので、コンタクト形成用溝７６における配線層の露出面積が増加する。これによって、コンタクト形成用溝７６に導電性材料を埋め込んでコンタクトＷＣ，ＢＣを形成した際に、メモリセル部１００の配線（ワード線ＷＬまたはビット線ＢＬ）に接続される接続パターンとコンタクトとの間の接触面積が増加する。その結果、接続パターンとコンタクトとの間の接触抵抗を下げることができるという効果を有する。
【００４４】
なお、上述した説明では、コンタクト形成用溝の開口径は、上層のメモリ層に対応するコンタクト形成用溝の開口径ほど大きくする場合について説明したが、配線ＷＬ，ＢＬとメモリセルが繋がっている部分の開口径のみを下層よりも大きくすることで、上記した場合に比して省スペース化を計ることが可能となる。
【符号の説明】
【００４５】
１０…半導体基板、１１…素子分離絶縁膜、１２…セル制御用トランジスタ、２０，３０，４０，６０…層間絶縁膜、２１…コンタクト、２５，３５，９１…配線、３１…ビア、５１，５２…ハードマスク層、７１〜７４，７６…コンタクト形成用溝、７５…コンタクトホール、８１…レジスト、８２…開口パターン、１００…メモリセル部、１１０…コンタクト形成部。
【図１】
2011061154.tif 000003
【図２】
2011061154.tif 000004
【図３】
2011061154.tif 000005
【図４】
2011061154.tif 000006
【図５】
2011061154.tif 000007
【図６】
2011061154.tif 000008
【図７】
2011061154.tif 000009
【図８】
2011061154.tif 000010
【図９】
2011061154.tif 000011
【図１０】
2011061154.tif 000012
【図１１】
2011061154.tif 000013
【図１２】
2011061154.tif 000014
【図１３】
2011061154.tif 000015
【図１４】
2011061154.tif 000016
【図１５】
2011061154.tif 000017