(57)【要約】【課題】複数のメモリマクロを備える半導体集積回路のメモリテストを短時間かつ適切に実行すること。【解決手段】本発明の第１の態様にかかる半導体集積回路のテスト方法は、複数のメモリマクロを備える半導体集積回路のテスト方法であって、複数のメモリマクロの内、テストデータを同時に書き込む動作である同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータを同時に読み出す動作である同時読み出し動作をさせるメモリマクロの数を少なく選択する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリマクロを備える半導体集積回路のテスト方法であって、
前記複数のメモリマクロの内、テストデータを同時に書き込む動作である同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータを同時に読み出す動作である同時読み出し動作をさせるメモリマクロの数を少なく選択することを特徴とする半導体集積回路のテスト方法。
【請求項２】
前記複数のメモリマクロのそれぞれは、データをアドレスごとに格納するメモリセルと、外部から入力されるデータを受け付け、ビット線を経由して当該メモリセルへ当該受け付けたデータを出力するライトアンプと、当該メモリセルからビット線を経由して出力されるデータを受け付けて外部へ出力するセンスアンプとを備え、
前記同時書き込み動作は、前記アドレスにより指定される前記メモリセル内の書き込み対象領域が特定されてから、前記ライトアンプが外部から書き込み対象のデータを受け付け、ビット線を経由して前記特定された書き込み対象領域へ当該データを確定させるまでの動作が同時であり、
前記同時読み出し動作は、前記アドレスにより指定される前記メモリセル内の読み出し対象領域が特定されてから、前記センスアンプが前記特定された読み出し対象領域のデータを当該メモリセルからビット線を経由して受け付け、前記センスアンプから外部へ当該受け付けたデータを出力するまでの動作が同時であることを特徴とする請求項１に記載の半導体集積回路のテスト方法。
【請求項３】
前記同時書き込み動作をさせた後に、当該同時書き込み動作をさせたメモリマクロである第１メモリ群の内、一部のメモリマクロである第２メモリ群を前記同時読み出し動作の対象として選択し、
前記第２メモリ群に対する前記同時読み出し動作をさせた後に、前記第１メモリ群の内、前記第２メモリ群以外のメモリマクロである第３メモリ群を前記同時読み出し動作の対象として選択することを特徴とする請求項１又は２に記載の半導体集積回路のテスト方法。
【請求項４】
前記同時書き込み動作の対象として前記複数のメモリマクロの全てを選択することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路のテスト方法。
【請求項５】
前記複数のメモリマクロを複数のグループに分類して、当該複数のグループ毎に前記同時書き込み動作をさせる場合に、前記複数のグループのそれぞれに分類するメモリマクロの数を、前記同時読み出し動作をさせるメモリマクロの数より多く選択することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路のテスト方法。
【請求項６】
前記複数のグループの内、１のグループについて前記同時書き込み動作をさせた後に、当該１のグループに分類されたメモリマクロの中から前記同時読み出し動作をさせるメモリマクロを選択することを特徴とする請求項５に記載の半導体集積回路のテスト方法。
【請求項７】
前記複数のメモリマクロを複数のグループに分類して、当該複数のグループ毎に前記同時書き込み動作をさせる場合に、前記複数のグループの内、１のグループについて前記同時書き込み動作をさせた後に、当該１のグループに分類されたメモリマクロの中から前記同時読み出し動作をさせるメモリマクロを選択することを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路のテスト方法。
【請求項８】
複数のメモリマクロの内、動作対象のメモリマクロを選択する動作制御回路と、
前記動作制御回路により選択されたメモリマクロに対してテストデータを同時に書き込む処理である同時書き込み処理又は同時に読み出す処理である同時読み出し処理を行うテスト回路と、を備え、
前記動作制御回路は、前記同時書き込み処理における動作対象のメモリマクロの数よりも、前記同時読み出し処理における動作対象のメモリマクロの数を少なく選択することを特徴とする半導体集積回路。
【請求項９】
前記複数のメモリマクロのそれぞれは、データをアドレスごとに格納するメモリセルと、外部から入力されるデータを受け付け、ビット線を経由して当該メモリセルへ当該受け付けたデータを出力するライトアンプと、当該メモリセルからビット線を経由して出力されるデータを受け付けて外部へ出力するセンスアンプとを備え、
前記同時書き込み処理は、前記アドレスにより指定される前記メモリセル内の書き込み対象領域が特定されてから、前記ライトアンプが外部から書き込み対象のデータを受け付け、ビット線を経由して前記特定された書き込み対象領域へ当該データを確定させるまでの処理が同時であり、
前記同時読み出し処理は、前記アドレスにより指定される前記メモリセル内の読み出し対象領域が特定されてから、前記センスアンプが前記特定された読み出し対象領域のデータを当該メモリセルからビット線を経由して受け付け、前記センスアンプから外部へ当該受け付けたデータを出力させるまでの処理が同時であることを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記動作制御回路は、
前記同時書き込み処理の後に、当該同時書き込み処理の動作対象のメモリマクロである第１メモリ群の内、一部のメモリマクロである第２メモリ群を前記同時読み出し処理の動作対象として選択し、
前記第２メモリ群に対する前記同時読み出し処理の後に、前記第１メモリ群の内、前記第２メモリ群以外のメモリマクロである第３メモリ群を前記同時読み出し処理の動作対象として選択することを特徴とする請求項８又は９に記載の半導体集積回路。
【請求項１１】
前記動作制御回路は、前記同時書き込み処理の動作対象として前記複数のメモリマクロの全てを選択することを特徴とする請求項８乃至１０のいずれか１項に記載の半導体集積回路。
【請求項１２】
前記動作制御回路は、
前記複数のメモリマクロが複数のグループのいずれかに所属するように、当該複数のグループ毎に前記同時書き込み処理の動作対象のメモリマクロを選択し、
前記複数のグループのそれぞれに所属するメモリマクロの数を、前記同時読み出し処理の動作対象のメモリマクロの数より多く選択することを特徴とする請求項８至１０のいずれか１項に記載の半導体集積回路。
【請求項１３】
前記動作制御回路は、
前記複数のグループの内、１のグループに対する前記同時書き込み処理の後に、当該１のグループに所属するメモリマクロの中から前記同時読み出し処理の動作対象のメモリマクロを選択することを特徴とする請求項１２に記載の半導体集積回路。
【請求項１４】
前記動作制御回路は、
前記複数のメモリマクロが複数のグループのいずれかに所属するように、当該複数のグループ毎に前記同時書き込み処理の動作対象のメモリマクロを選択し、
前記複数のグループの内、１のグループに対する前記同時書き込み処理の後に、当該１のグループに所属するメモリマクロの中から前記同時読み出し処理の動作対象のメモリマクロを選択することを特徴とする請求項８乃至１１のいずれか１項に記載の半導体集積回路。
【請求項１５】
前記複数のメモリマクロのそれぞれは、ＳＲＡＭ（Static Random Access Memory）であることを特徴とする請求項８乃至１４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のテスト方法及び半導体集積回路に関し、特に、複数のメモリマクロを備える半導体集積回路のテスト方法に関する。
【背景技術】
【０００２】
近年、システムＬＳＩ（Large Scale Integrated circuit）等の半導体集積回路の大規模化、高機能化に伴い、所定の機能を有する回路ブロック（以下マクロと呼ぶ）ごとに回路設計を行うことが一般的である。そして、半導体集積回路には、複数のメモリマクロが搭載されることが一般的となっている。ここで、メモリマクロとは、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）等であり、メモリセルアレイブロックごとにセンスアンプ、ライトアンプを含むものである（特許文献１）。
【０００３】
複数のメモリマクロを備える半導体集積回路をテストするために、複数のメモリマクロのテストを逐次的に行うと、テスト時間が冗長となる。そこで、特許文献２には、複数のメモリマクロのポーズテストを効率的に行うための半導体集積回路に関する技術が開示されている。特許文献２にかかる半導体集積回路は、所定の複数のメモリマクロに対して同時に書き込みを行い、同時に書き込みを開始した全てのメモリの書き込みが終了するまで、他のメモリへのテストを停止する。そして、全てのメモリの書き込みが終了した後、読み出しのテストを再開する。つまり、同時に読み出しを行う。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４０３８９号公報
【特許文献２】特開２００１−２６６５９４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２に示したように、メモリマクロのテストにおいて、複数のメモリマクロを同時に動作させると、メモリマクロのテスト結果が正常に得られないという問題が生ずる。その理由は、複数のメモリマクロを同時に動作させることにより、電源ノイズが発生し、テスト結果が電源ノイズの影響を受けるためである。特に、電源ノイズによるテスト結果への影響は、書き込みに比べて、読み出しの方が大きい。よって、特許文献２の場合、複数のメモリマクロへ同時に書き込み動作を行う際には、その動作が正常に行えたとしても、同じ複数のメモリマクロへ同時に読み出し動作を行う際に、テスト結果が正常に得られない可能性が高い。
【０００６】
より詳細には、書き込み動作において、メモリマクロへの書き込みデータは、外部から入力されて、ライトアンプから差電位が大きい信号としてビット線上を伝搬してメモリセルへ到達する。このように、書き込み動作では、メモリマクロ内のビット線の信号レベルが大振幅となるため、ノイズマージンは大きい。一方、読み出し動作において、メモリセルからの読み出しデータは、差電位が小さい信号としてビット線上を伝搬してセンスアンプへ到達し、外部へ出力される。このように、読み出し動作時のメモリマクロ内のビット線の信号レベルが、書き込み動作時に比べて小振幅となるため、ノイズマージンは小さい。このため、書き込み動作と読み出し動作において、同時に動作させるメモリマクロの数を同じとすると、読み出し動作におけるテスト結果が電源ノイズの影響により異常となる可能性がある。
【課題を解決するための手段】
【０００７】
本発明の第１の態様にかかる半導体集積回路のテスト方法は、複数のメモリマクロを備える半導体集積回路のテスト方法であって、前記複数のメモリマクロの内、テストデータを同時に書き込む動作である同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータを同時に読み出す動作である同時読み出し動作をさせるメモリマクロの数を少なく選択する。
【０００８】
本発明の第２の態様にかかる半導体集積回路は、半導体集積回路は、複数のメモリマクロの内、動作対象のメモリマクロを選択する選択回路と、前記選択回路により選択されたメモリマクロに対してテストデータを同時に書き込む処理である同時書き込み処理又は同時に読み出す処理である同時読み出し処理を行うテスト回路と、を備え、前記選択回路は、前記同時書き込み処理における動作対象のメモリマクロの数よりも、前記同時読み出し処理における動作対象のメモリマクロの数を少なく選択する。
【０００９】
上述したように、本発明の第１及び第２の態様では、まず、複数のメモリへ同時に書き込み動作を行う。ここで、書き込み動作は、ビット線を伝達する書き込みデータの電位差が大きいため、読み出し動作に比べて電源ノイズに対するノイズ耐性が強く、同時の動作による影響を受け難い。その後、書き込み済みの複数のメモリの一部に対して読み出し動作を行う。ここで、読み出し動作は、書き込み動作に比べて同時の動作数が少ないため、ノイズの発生を抑えることができる。そのため、ビット線を伝達する読み出しデータの電位差が小さい読み出し動作においても、ノイズの影響を受け難い。
【発明の効果】
【００１０】
本発明により、複数のメモリマクロを備える半導体集積回路のメモリテストを短時間かつ適切に実行することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１にかかる半導体集積回路の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかるメモリマクロの構成を示すブロック図である。
【図３】本発明の実施の形態１にかかるメモリマクロのテスト方法の流れを示すフローチャート図である。
【図４】本発明の実施例１にかかるメモリマクロの選択の例を示す図である。
【図５】本発明の実施例１にかかるメモリマクロのテスト方法の流れを示すフローチャート図である。
【図６】本発明の実施例２にかかるメモリマクロの選択の例を示す図である。
【図７】本発明の実施例２にかかるメモリマクロのテスト方法の流れを示すフローチャート図である。
【図８】本発明の実施例３にかかるメモリマクロの選択の例を示す図である。
【図９】本発明の実施例３にかかるメモリマクロのテスト方法の流れを示すフローチャート図である。
【図１０】本発明の実施の形態２にかかる半導体集積回路の構成を示すブロック図である。
【図１１】本発明の実施の形態３にかかる半導体集積回路の構成を示すブロック図である。
【発明を実施するための形態】
【００１２】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１３】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかる半導体集積回路１の構成を示すブロック図である。半導体集積回路１は、メモリマクロ１１ａ、メモリマクロ１１ｂ、・・・及びメモリマクロ１１ｎと、動作制御回路１２と、テスト回路１３とを備える。半導体集積回路１は、例えば、システムＬＳＩである。また、図示しない構成として、半導体集積回路１は、複数の電源配線を含む。電源配線により、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎと、動作制御回路１２と、テスト回路１３とに対して、電力を供給する。
【００１４】
メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎは、いわゆる半導体メモリである。例えば、ＳＲＡＭ（Static Random Access Memory）である。尚、半導体集積回路１が備えるメモリマクロは、少なくとも２つ以上であればよい。図２は、本発明の実施の形態１にかかるメモリマクロ１１ａの構成を示すブロック図である。尚、メモリマクロ１１ｂ、・・・及び１１ｎの構成は、図２と同等であるため、図示及び説明を省略する。
【００１５】
メモリマクロ１１ａは、デコーダ２１と、メモリセル２２と、ライトアンプ２３と、センスアンプ２４とを少なくとも備える。尚、メモリマクロ１１ａは、図示しない構成を含んでも構わない。メモリマクロ１１ａは、外部からアドレス３１、チップ活性化信号３２及び入力データ３３を入力し、出力データ３４を出力する。
【００１６】
アドレス３１は、読み出し対象又は書き込み対象であるメモリセル２２内のデータの格納領域のアドレスを示す。チップ活性化信号３２は、メモリマクロ１１ａ自体の動作を許可するか否かを示す信号である。すなわち、チップ活性化信号３２は、メモリマクロ１１ａの動作を活性化させるか否かを示す信号である。尚、チップ活性化信号３２は、書き込み許可又は不許可を示す情報を含んでも構わない。入力データ３３は、メモリマクロ１１ａに対して書き込みを行う対象のデータである。出力データ３４は、アドレス３１に対応する領域から読み出されたデータである。
【００１７】
デコーダ２１は、外部から入力されるアドレス３１を受け付け、アドレス３１のデコードを行い、アドレス３１に基づきワード線２５を選択する。
【００１８】
メモリセル２２は、アドレスごとにデータを格納する記憶素子である。また、メモリセル２２は、内部に、ワード線２５の延長と、ビット線２６及び２７の延長とが配線されている。また、メモリセル２２内の領域は、デコーダ２１により選択されたワード線２５により、書き込み対象又は読み出し対象の領域が特定される。つまり、データが書き込まれる場合には、アドレス３１によりメモリセル２２内の書き込み対象領域が指定され、データが読み出される場合には、アドレス３１によりメモリセル２２内の読み出し対象領域が指定される。
【００１９】
ライトアンプ２３は、外部から入力される入力データ３３を受け付け、ビット線２６を経由して、メモリセル２２へ出力する。そして、ライトアンプ２３は、メモリセル２２において、入力されたアドレス３１により指定された書き込み対象領域へ、入力データ３３の書き込みを実行する。尚、データの書き込みを行う場合、書き込みデータは、ライトアンプ２３から差電位が大きい信号として出力され、ビット線２６上を伝搬してメモリセル２２へ到達する。
【００２０】
ここで、本発明の実施の形態１における書き込み動作とは、アドレス３１により指定されるメモリセル２２内の書き込み対象領域が特定されてから、ライトアンプ２３が外部から入力データ３３を受け付け、ビット線２６を経由して書き込み対象領域へ入力データ３３を確定させるまでの一連の動作を指すものとする。例えば、データの書き換えを伴う書き込み処理の場合、アドレス３１により指定されるメモリセル２２内の書き込み対象領域に格納されているデータの値を反転させる。また、データの書き換えを行わない書き込み処理の場合、書き換えを伴う書き込み処理のようなデータの値の反転を生じさせることなく書き込み処理が終了する。
【００２１】
そして、本発明の実施の形態１における同時に書き込む動作である同時書き込み動作とは、複数のメモリマクロにおいて、上述した書き込み動作が同時に行われることを示すものとする。ここで、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎのそれぞれにおけるデータの書き込み動作は、ビット線２６上に差電位の大きな信号を伝搬させることで行われる。すなわち、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎにおける同時書き込み動作は、ノイズマージンが大きい。
【００２２】
センスアンプ２４は、メモリセル２２からビット線２７を経由して出力されるデータを受け付け、当該データを出力データ３４として外部へ出力する。つまり、センスアンプ２４は、メモリセル２２において、入力されたアドレス３１により指定されるメモリセル２２の読み出し対象領域に格納されているデータを読み出す。尚、データの読み出しを行う場合、メモリセル２２から差電位が小さい信号により読み出しデータがビット線２７上を伝搬してセンスアンプ２４へ到達する。
【００２３】
ここで、本発明の実施の形態１における読み出し動作とは、アドレス３１により指定されるメモリセル２２内の読み出し対象領域が特定されてから、センスアンプ２４が読み出し対象領域のデータをメモリセル２２からビット線２７を経由して受け付け、センスアンプ２４から外部へ当該受け付けたデータを出力するまでの一連の動作を指すものとする。
【００２４】
そして、本発明の実施の形態１における同時に読み出す動作である同時読み出し動作とは、複数のメモリマクロにおいて、上述した読み出し動作が同時に行われることを示すものとする。ここで、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎのそれぞれにおけるデータの読み出し動作は、ビット線２７上に差電位の小さな信号を伝搬させることで行われる。すなわち、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎにおける同時読み出し動作は、同じメモリマクロの数における同時書き込み動作に比べて、ノイズマージンが小さい。
【００２５】
動作制御回路１２は、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎの内、動作対象のメモリマクロを選択する。そして、動作制御回路１２は、同時書き込み動作における動作対象のメモリマクロの数よりも、同時読み出し動作における動作対象のメモリマクロの数を少なく選択する。すなわち、動作制御回路１２は、書き込み処理の動作対象として複数のメモリマクロの内、少なくとも２以上のメモリマクロである第１メモリ群を選択し、読み出し処理の動作対象として複数のメモリマクロの内、第１メモリ群に属するメモリマクロの内、一部のメモリマクロである第２メモリ群を選択する。例えば、動作制御回路１２は、メモリマクロの動作を活性化することにより、動作対象を選択するとよい。具体的には、動作制御回路１２は、第１メモリ群に属するメモリマクロに対して、動作を活性化させることを示すチップ活性化信号３２を出力する。
【００２６】
動作制御回路１２は、第１メモリ群及び第２メモリ群その他の所定のメモリ群を定義した情報を予め登録しておいても構わない。または、動作制御回路１２は、所定のメモリ群を半導体集積回路１の外部からの指示により受け付け、当該指示に応じて、所定のメモリ群を選択してもよい。いずれの場合も、動作制御回路１２は、所定のメモリ群の定義を記憶するレジスタ等を備えているとよい。さらに、動作制御回路１２は、所定のメモリ群を選択した後に、都度、テスト回路１３へその旨を通知してもよい。
【００２７】
テスト回路１３は、動作制御回路１２により選択されたメモリマクロに対してテストデータを同時に書き込む処理である同時書き込み処理又は同時に読み出す処理である同時読み出し処理を行う。つまり、テスト回路１３は、例えば、動作制御回路１２により第１メモリ群が選択された場合、第１メモリ群に対して同時にテストデータの書き込み処理を行う。テスト回路１３は、例えば、ＢＩＳＴ（Built-In Self Test）回路であるとよい。
【００２８】
また、テスト回路１３は、選択されたメモリマクロについて、動作制御回路１２から通知を受けても良い。または、テスト回路１３は、所定のメモリ群を定義した情報を予め登録しておいても構わない。少なくとも、テスト回路１３は、選択されたメモリマクロから読み出したテストデータの検証を行う。これにより、半導体集積回路１が備える複数のメモリマクロについてテストを行うことができる。
【００２９】
ここで、テスト回路１３がテストデータの同時書き込み処理を行うとは、複数のメモリマクロに対してアドレスが入力され、当該複数のメモリアドレスに対して同一の時間帯にテスト回路１３から出力される書き込みデータによるデータの書き込み処理が行われることをいう。また、テスト回路１３がテストデータの同時読み出し処理を行うとは、複数のメモリマクロに対してアドレスが入力され、当該複数のメモリマクロからの読み出しデータの読み出し処理が同一の時間帯において行われることをいう。
【００３０】
つまり、本発明の実施の形態１における同時書き込み処理とは、テスト回路１３がメモリマクロ１１ａ、１１ｂ、・・・及び１１ｎの内、２以上に対して上述した同時書き込み動作をさせることを示す。また、本発明の実施の形態１における同時読み出し処理とは、テスト回路１３がメモリマクロ１１ａ、１１ｂ、・・・及び１１ｎの内、２以上に対して上述した同時読み出し動作をさせることを示す。
【００３１】
図３は、本発明の実施の形態１にかかるメモリマクロのテスト方法の流れを示すフローチャート図である。ここで、本発明の実施の形態１にかかるメモリマクロのテスト方法は、複数のメモリマクロを備える半導体集積回路１を対象としたものである。そして、本発明の実施の形態１にかかるメモリマクロのテスト方法は、複数のメモリマクロの内、テストデータの同時書き込み動作をさせるメモリマクロの数よりも、書き込まれたテストデータの同時読み出し動作をさせるメモリマクロの数を少なく選択するものである。
【００３２】
まず、半導体集積回路１は、複数のメモリマクロの内、少なくとも２以上のメモリマクロである第１メモリ群を同時に動作させてテストデータを書き込む（Ｓ１１）。すなわち、動作制御回路１２は、第１メモリ群に属するメモリマクロを選択し、活性化する。そして、テスト回路１３は、当該活性化されたメモリマクロに対してテストデータの書き込みを行う。
【００３３】
例えば、動作制御回路１２は、レジスタ等から第１メモリ群を定義した情報を読み出し、第１メモリ群として定義されたメモリマクロに対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、当該メモリマクロを活性化するように制御し、当該メモリマクロの動作を活性化させる。そして、テスト回路１３は、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎに対してテストデータの書き込みを同時に行う。このとき、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎの内、第１メモリ群に属するメモリマクロ、つまり、活性化されたメモリマクロのみが動作するため、第１メモリ群に属するメモリマクロのみにテストデータを書き込むことができる。
【００３４】
次に、半導体集積回路１は、第１メモリ群に属するメモリマクロの内、一部のメモリマクロである第２メモリ群を同時に動作させてテストデータを読み出す（Ｓ１２）。すなわち、動作制御回路１２は、テスト回路１３によるテストデータの同時書き込み処理の後に、同時書き込み処理の動作対象のメモリマクロである第１メモリ群の内、一部のメモリマクロである第２メモリ群に属するメモリマクロを同時読み出し処理の動作対象として選択し、活性化する。その後、テスト回路１３は、当該活性化されたメモリマクロに対してテストデータの読み出しを行う。
【００３５】
例えば、ステップＳ１１においてテスト回路１３がテストデータの書き込み処理を完了した後に、動作制御回路１２は、レジスタ等から第２メモリ群を定義した情報を読み出し、第２メモリ群として定義されたメモリマクロに対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、当該メモリマクロを活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、第２メモリ群以外のメモリマクロに対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、当該メモリマクロを活性化しないように制御し、当該メモリマクロの動作を停止させる。そして、テスト回路１３は、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎからテストデータの読み出しを同時に行う。このとき、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎの内、第２メモリ群に属するメモリマクロ、つまり、活性化されたメモリマクロのみが動作するため、第２メモリ群に属するメモリマクロのみからテストデータを読み出すことができる。
【００３６】
続いて、半導体集積回路１は、第１メモリ群に属するメモリマクロの内、第２メモリ群に属さないメモリマクロである第３メモリ群を同時に動作させてテストデータを読み出す（Ｓ１３）。例えば、ステップＳ１２においてテスト回路１３がテストデータの同時読み出し処理を完了した後に、動作制御回路１２は、レジスタ等から第３メモリ群を定義した情報を読み出し、第３メモリ群に定義されたメモリマクロに対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、当該メモリマクロを活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、第２メモリ群に属するメモリマクロに対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、当該メモリマクロを活性化しないように制御し、当該メモリマクロの動作を停止させる。そして、テスト回路１３は、ステップＳ１２と同様にテストデータの読み出しを行う。但し、このとき、読み出すことができるテストデータは、第３メモリ群に属するメモリマクロのみであり、第２メモリ群に属するメモリマクロからは、読み出されない。
【００３７】
このように、本発明の実施の形態１にかかる半導体集積回路１のテスト方法は、複数のメモリマクロに対してテストデータの同時書き込み動作をさせるメモリマクロの数に比べて、書き込み済みのテストデータを同時読み出し動作をさせるメモリマクロの数を少なく選択するものである。そのため、同時書き込み処理に比べて、同時読み出し処理において発生するノイズの量を減らすことができる。よって、ノイズマージンが小さい同時読み出し処理においても、テスト結果を正常に得ることができる。
【００３８】
＜実施例１＞
ここで、本発明の実施の形態１の一例である実施例１について以下に説明する。本発明の実施例１にかかる動作制御回路１２は、同時書き込み処理の動作対象として複数のメモリマクロの内、全てのメモリマクロを第１メモリ群として選択する。すなわち、本発明の実施例１では、テストデータを複数のメモリマクロへ書き込む際に、複数のメモリマクロの全てを同時に動作させる。
【００３９】
これにより、書き込み処理に要する時間を最も短くすることができる。また、読み出し処理は、全てのメモリマクロではなく、つまり、第１メモリ群より少ないメモリマクロの数に対して同時に動作させる。そのため、本発明の実施の形態１と同様に、テスト結果を正常に得ることができる。
【００４０】
図４は、本発明の実施例１にかかるメモリマクロの選択の例を示す図である。ここで、以下の説明では、第１メモリ群を図４のメモリ群Ｗ１１とする。そして、メモリ群Ｗ１１には、メモリマクロ１１１、１１２及び１１３の全てが属しているものとする。また、第２メモリ群を図４のメモリ群Ｒ１１とし、第３メモリ群を図４のメモリ群Ｒ１２とする。そして、メモリ群Ｒ１１には、メモリマクロ１１１のみが属し、メモリ群Ｒ１２には、メモリマクロ１１２及び１１３が属しているものとする。少なくとも読み出し対象のメモリ群は、第１メモリ群であるメモリ群Ｗ１１に属するメモリマクロの一部である。また、あるメモリマクロが異なる読み出し対象のメモリ群に属していても構わない。例えば、メモリ群Ｒ１１には、メモリマクロ１１１及び１１２が属し、メモリ群Ｒ１２には、メモリマクロ１１３のみが属していても構わない。
【００４１】
図５は、本発明の実施例１にかかるメモリマクロのテスト方法の流れを示すフローチャート図である。まず、半導体集積回路１は、全てのメモリマクロへ同時にテストデータを書き込む（Ｓ２１）。つまり、半導体集積回路１は、複数のメモリマクロの内、第１メモリ群として全てのメモリマクロを同時に動作させてテストデータの書き込みを行う。例えば、動作制御回路１２は、レジスタ等からメモリ群Ｗ１１を定義した情報を読み出し、メモリ群Ｗ１１として定義されたメモリマクロ１１１、１１２及び１１３に対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、当該メモリマクロを活性化するように制御し、当該メモリマクロの動作を活性化させる。以降、テスト回路１３の処理は、図３のステップＳ１１と同様である。これにより、メモリマクロ１１１、１１２及び１１３の全てが動作するため、全てのメモリマクロに対してテストデータを書き込むことができる。そのため、書き込み処理に要する時間を最短にすることができる。
【００４２】
次に、半導体集積回路１は、未読み出しのメモリマクロの中から読み出し対象のメモリマクロを選択する（Ｓ２２）。但し、ここでは、半導体集積回路１は、ステップＳ２１で書き込んだメモリマクロの一部を選択し、全ては選択しないものとする。例えば、ステップＳ２２においてテスト回路１３がテストデータの書き込み処理を完了した後に、動作制御回路１２は、レジスタ等からメモリ群Ｒ１１を定義した情報を読み出し、メモリ群Ｒ１１として定義されたメモリマクロ１１１に対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１１を活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、メモリマクロ１１１以外のメモリマクロ１１２及び１１３に対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１２及び１１３を活性化しないように制御し、当該メモリマクロの動作を停止させる。
【００４３】
続いて、半導体集積回路１は、選択されたメモリマクロから同時にテストデータを読み出す（Ｓ２３）。例えば、テスト回路１３は、読み出し対象のメモリマクロからテストデータの読み出しを同時に行う。ここでは、メモリ群Ｒ１１に属するメモリマクロ１１１のみが動作するため、メモリマクロ１１１のみからテストデータを読み出すことができる。そのため、ステップＳ２３では、ステップＳ２１に比べて、同時に動作するメモリマクロの数が少ないため、ノイズの影響を受け難くすることができ、テスト結果を正常に得ることができる。さらに、テスト回路１３は、テストデータを読み出したメモリマクロについて、読み出し済みであることを示す情報を保持しても構わない。
【００４４】
ここで、半導体集積回路１は、全てのメモリマクロからテストデータを読み出し済みであるか否かを判定する（Ｓ２４）。例えば、動作制御回路１２は、上述した読み出し済みであることを示す情報を参照し、ステップＳ２１で書き込んだ全てのメモリマクロの内、未読み出しのメモリマクロがあるか否かを判定する。ステップＳ２４において、未読み出しのメモリマクロがあると判定した場合、ステップＳ２２へ進む。
【００４５】
この後、ステップＳ２２において、例えば、動作制御回路１２は、メモリ群Ｒ１２を選択する。具体的には、動作制御回路１２は、レジスタ等からメモリ群Ｒ１２を定義した情報を読み出し、メモリ群Ｒ１２として定義されたメモリマクロ１１２及び１１３に対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１２及び１１３を活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、メモリ群Ｒ１２に属さないメモリマクロ１１１に対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１１を活性化しないように制御し、当該メモリマクロの動作を停止させる。以降、全てのメモリマクロについて読み出し処理を行うまでの間、半導体集積回路１は、ステップＳ２２、Ｓ２３及びＳ２４を繰り返し実行する。
【００４６】
ステップＳ２４において、未読み出しのメモリマクロがないと判定した場合、つまり、全てのメモリからテストデータを読み出し済みであると判定した場合、半導体集積回路１はテストを終了する。
【００４７】
このように、本発明の実施例１により、書き込み処理に要する時間を最短にしつつ、テスト結果を正常に得ることができる。
【００４８】
＜実施例２＞
続いて、本発明の実施の形態１の一例である実施例２について以下に説明する。本発明の実施例２にかかる動作制御回路１２は、テスト回路１３により第１メモリ群に対して書き込み処理が行われた後に、書き込み処理の動作対象として複数のメモリマクロの内、第１メモリ群に属さないメモリマクロである第４メモリ群をさらに選択する。このとき、第２メモリ群に属するメモリマクロの数は、第１メモリ群に属するメモリマクロの数及び第４メモリ群に属するメモリマクロの数よりも少ないことを特徴とする。
【００４９】
つまり、本発明の実施例２では、テストデータを複数のメモリマクロへ書き込む際に、当該複数のメモリマクロを複数のグループに分け、当該複数のグループ毎に、グループに属するメモリマクロを同時に動作させる。そして、複数のグループのそれぞれに属するメモリマクロの数を、当該テストデータを複数のメモリマクロから読み出す際に同時に動作させるメモリマクロの数より多くする。
【００５０】
言い換えると、本発明の実施例２にかかる動作制御回路１２は、複数のメモリマクロが複数のグループのいずれかに所属するように、当該複数のグループ毎に同時書き込み処理の動作対象のメモリマクロを選択し、複数のグループのそれぞれに所属するメモリマクロの数を、同時読み出し処理の動作対象のメモリマクロの数より多く選択する。
【００５１】
これにより、同時書き込み処理におけるノイズへの影響を減らすことができる。また、同時読み出し処理の動作対象は、同時書き込み処理の動作対象よりさらに少なくすることにより、同時読み出し処理におけるノイズへの影響を減らすことができる。そのため、テスト結果を正常に得ることができる。
【００５２】
図６は、本発明の実施例２にかかるメモリマクロの選択の例を示す図である。ここで、以下の説明では、書き込み対象のメモリ群として図６のメモリ群Ｗ２１及びＷ２２とする。そして、メモリ群Ｗ２１には、メモリマクロ１１１、１１２及び１１３が属し、メモリ群Ｗ２２には、メモリマクロ１１４、１１５及び１１６が属するものとする。つまり、書き込み対象のメモリ群が複数であり、各書き込み対象のメモリ群には、少なくとも２以上が属しているものとする。また、読み出し対象のメモリ群として、メモリ群Ｒ２１、Ｒ２２及びＲ２３とする。そして、メモリ群Ｒ２１には、メモリマクロ１１１及び１１２が属し、メモリ群Ｒ２２には、メモリマクロ１１３及び１１４が属し、メモリ群Ｒ２３には、メモリマクロ１１５及び１１６が属するものとする。つまり、読み出し対象のメモリ群が、少なくとも３以上定義され、それぞれ、書き込み対象のメモリ群に属するメモリマクロの数未満であるものとする。
【００５３】
図７は、本発明の実施例２にかかるメモリマクロのテスト方法の流れを示すフローチャート図である。まず、半導体集積回路１は、未書き込みのメモリマクロの中から書き込み対象のメモリマクロを選択する（Ｓ３１）。但し、ここでは、半導体集積回路１は、メモリマクロ１１１乃至１１６の内、一部であり、少なくとも２以上を選択し、全ては選択しないものとする。また、１巡目においては、半導体集積回路１は、少なくとも２以上を未選択とするものとする。２巡目以降においては、半導体集積回路１は、未書き込みのメモリマクロの内、少なくとも２以上を選択するものとする。これにより、書き込み対象のメモリマクロを複数とし、書き込み処理を効率的に行うことができ、テスト時間を短縮することができる。
【００５４】
例えば、動作制御回路１２は、１巡目において、レジスタ等からメモリ群Ｗ２１を定義した情報を読み出し、メモリ群Ｗ２１として定義されたメモリマクロ１１１及び１１２に対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１１及び１１２を活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、メモリ群Ｗ２１に属さないメモリマクロ１１４乃至１１６に対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１４乃至１１６を活性化しないように制御し、当該メモリマクロの動作を停止させる。
【００５５】
次に、半導体集積回路１は、選択されたメモリマクロへ同時にテストデータを書き込む
（Ｓ３２）。例えば、テスト回路１３は、メモリマクロ１１１乃至１１６に対してテストデータの書き込みを同時に行う。このとき、メモリマクロ１１１乃至１１６の内、メモリ群Ｗ２１に属するメモリマクロ、つまり、活性化されたメモリマクロである１１１及び１１２のみが動作するため、メモリ群Ｗ２１に属するメモリマクロのみにテストデータを書き込むことができる。さらに、テスト回路１３は、テストデータを書き込んだメモリマクロについて、書き込み済みであることを示す情報を保持しても構わない。
【００５６】
そして、半導体集積回路１は、全てのメモリマクロへテストデータを書き込み済みであるか否かを判定する（Ｓ３３）。例えば、動作制御回路１２は、上述した書き込み済みであることを示す情報を参照し、複数回のステップＳ３２で書き込んだ全てのメモリマクロの内、未書き込みのメモリマクロがあるか否かを判定する。ステップＳ３３において、未書き込みのメモリマクロがあると判定した場合、ステップＳ３１へ進む。
【００５７】
この後、ステップＳ３１において、例えば、動作制御回路１２は、２巡目において、レジスタ等からメモリ群Ｗ２２を定義した情報を読み出し、メモリ群Ｗ２２として定義されたメモリマクロ１１３及び１１４に対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１３及び１１４を活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、メモリ群Ｗ２２に属さないメモリマクロ１１１、１１２、１１５及び１１６に対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１１、１１２、１１５及び１１６を活性化しないように制御し、当該メモリマクロの動作を停止させる。以降、全てのメモリマクロについて書き込み処理を行うまでの間、半導体集積回路１は、ステップＳ３１、Ｓ３２及びＳ３３を繰り返し実行する。
【００５８】
ステップＳ３３において、未書き込みのメモリマクロがないと判定した場合、つまり、全てのメモリへテストデータを書き込み済みであると判定した場合、ステップＳ３４へ進む。以降、ステップＳ３４乃至Ｓ３６の処理は、図５のステップＳ２２乃至Ｓ２４と同様であるため、詳細な説明を省略する。
【００５９】
このように、本発明の実施例２により、書き込み処理におけるノイズへの影響を減らしつつ、テスト結果を正常に得ることができる。
【００６０】
＜実施例３＞
続いて、本発明の実施の形態１の一例である実施例３について以下に説明する。本発明の実施例３では、１回の書き込み処理に対して、複数回に分けて読み出し処理を行うという処理を複数回繰り返すものである。これにより、複数のメモリマクロを含むグループ単位でのテストを行うことができ、テスト計画を容易に立てることができる。
【００６１】
すなわち、本発明の実施例３にかかる動作制御回路１２は、複数のメモリマクロが複数のグループのいずれかに所属するように、当該複数のグループ毎に同時書き込み処理の動作対象のメモリマクロを選択し、複数のグループの内、１のグループに対する同時書き込み処理の後に、当該１のグループに所属するメモリマクロの中から同時読み出し処理の動作対象のメモリマクロを選択する。
【００６２】
言い換えると、発明の実施例３にかかる動作制御回路１２は、発明の実施例２に改良を加え、複数のグループの内、１のグループに対する同時書き込み処理の後に、当該１のグループに所属するメモリマクロの中から同時読み出し処理の動作対象のメモリマクロを選択するといえる。
【００６３】
例えば、本発明の実施例３にかかる動作制御回路１２は、書き込み処理の動作対象として複数のメモリマクロの内、少なくとも２以上のメモリマクロである第１メモリ群を選択し、読み出し処理の動作対象として複数のメモリマクロの内、第１メモリ群に属するメモリマクロの内、一部のメモリマクロである第２メモリ群及び第３メモリ群を選択する。
【００６４】
その後、本発明の実施例３にかかる動作制御回路１２は、テスト回路１３により第２メモリ群及び第３メモリ群に対して読み出し処理が行われた後に、書き込み処理の動作対象として複数のメモリマクロの内、第１メモリ群に属さないメモリマクロである第４メモリ群をさらに選択し、読み出し処理の動作対象として複数のメモリマクロの内、第４メモリ群に属するメモリマクロの内、一部のメモリマクロである第５メモリ群及び第６メモリ群を選択する。
【００６５】
図８は、本発明の実施例３にかかるメモリマクロの選択の例を示す図である。ここで、以下の説明では、書き込み対象のメモリ群として図８のメモリ群Ｗ３１及びＷ３２とする。そして、メモリ群Ｗ３１には、メモリマクロ１１１、１１２及び１１３が属し、メモリ群Ｗ３２には、メモリマクロ１１４、１１５及び１１６が属するものとする。つまり、書き込み対象のメモリ群が複数であり、各書き込み対象のメモリ群には、少なくとも２以上が属しているものとする。また、読み出し対象のメモリ群として、メモリ群Ｒ３１、Ｒ３２、Ｒ３３及びＲ３４とする。そして、メモリ群Ｒ３１には、メモリマクロ１１１及び１１２が属し、メモリ群Ｒ３２には、メモリマクロ１１３のみが属し、メモリ群Ｒ３３には、メモリマクロ１１４のみが属し、メモリ群Ｒ３４には、メモリマクロ１１５及び１１６が属するものとする。つまり、読み出し対象のメモリ群は、書き込み対象のメモリ群を跨ることはない。また、読み出し対象のメモリ群は、書き込み対象のメモリ群内に少なくとも２以上定義される。そのため、読み出し対象のメモリ群に属するメモリマクロの数は、書き込み対象のメモリ群に属するメモリマクロの数未満であるものとする。
【００６６】
図９は、本発明の実施例３にかかるメモリマクロのテスト方法の流れを示すフローチャート図である。但し、図３、図５及び図７と同等の処理については、適宜説明を省略する。まず、図９のステップＳ４１及びＳ４２は、図７のステップＳ３１及びＳ３２と同等である。
【００６７】
次に、半導体集積回路１は、書き込み済みのメモリマクロの内、未読み出しのメモリマクロの中から読み出し対象のメモリマクロを選択する（Ｓ４３）。例えば、テスト回路１３によりメモリ群Ｗ３１に対してテストデータが書き込み済みである場合、動作制御回路１２は、メモリ群Ｗ３１に属するメモリマクロの内、一部であるメモリ群Ｒ３１を選択する。具体的には、動作制御回路１２は、レジスタ等からメモリ群Ｒ３１を定義した情報を読み出し、メモリ群Ｒ３１として定義されたメモリマクロ１１１及び１１２に対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１１及び１１２を活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、メモリ群Ｒ３１に属さない全てのメモリマクロ１１３乃至１１６に対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１３乃至１１６を活性化しないように制御し、当該メモリマクロの動作を停止させる。
【００６８】
続いて、半導体集積回路１は、選択されたメモリマクロ１１１及び１１２から同時にテストデータを読み出す（Ｓ４４）。図７のステップＳ３５と同様である。
【００６９】
その後、半導体集積回路１は、書き込み済みのメモリ群Ｗ３１に属するメモリマクロ１１１乃至１１３の中からテストデータを読み出し済みであるか否かを判定する（Ｓ４５）。例えば、動作制御回路１２は、上述した読み出し済みであることを示す情報を参照し、ステップＳ４２で書き込んだ全てのメモリマクロすなわち第１メモリ群の内、未読み出しのメモリマクロがあるか否かを判定する。ステップＳ４５において、未読み出しのメモリマクロがあると判定した場合、ステップＳ４３へ進む。
【００７０】
この後、ステップＳ４３において、例えば、動作制御回路１２は、メモリ群Ｗ３１に属するメモリマクロの内、一部であるメモリ群Ｒ３２を選択する。具体的には、動作制御回路１２は、レジスタ等からメモリ群Ｒ３２を定義した情報を読み出し、メモリ群Ｒ３２として定義されたメモリマクロ１１３に対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１３を活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、メモリ群Ｒ３２に属さない全てのメモリマクロ１１１、１１２、１１４、１１５及び１１６に対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１１、１１２、１１４、１１５及び１１６を活性化しないように制御し、当該メモリマクロの動作を停止させる。尚、メモリマクロ１１１乃至１１３以外にメモリ群Ｗ３１に属するメモリマクロが存在する場合メモリ群Ｗ３１に属する未読み出しのメモリマクロ全てについて読み出し処理が完了するまでの間、半導体集積回路１は、ステップＳ４３、Ｓ４４及びＳ４５を繰り返し実行する。
【００７１】
ステップＳ４５において、書き込み済みのメモリマクロの内、未読み出しのメモリマクロがないと判定した場合、つまり、書き込み済みのメモリマクロからテストデータを読み出し済みであると判定した場合、ステップＳ４６へ進む。
【００７２】
そして、半導体集積回路１は、全てのメモリマクロからテストデータを読み出し済みであるか否かを判定する（Ｓ４６）。図５のステップＳ２４と同等である。但し、ステップＳ４６において、未読み出しのメモリマクロがあると判定した場合、ステップＳ４１へ進む。
【００７３】
この後、ステップＳ４１において、例えば、動作制御回路１２は、メモリ群Ｗ３２を選択する。具体的には、動作制御回路１２は、レジスタ等からメモリ群Ｗ３２を定義した情報を読み出し、メモリ群Ｗ３２として定義されたメモリマクロ１１４乃至１１６に対して、動作を活性化させることを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１４乃至１１６を活性化するように制御し、当該メモリマクロの動作を活性化させる。このとき、動作制御回路１２は、メモリ群Ｗ３２に属さない全てのメモリマクロ１１１乃至１１３に対して、動作を活性化させないことを示すチップ活性化信号３２を出力する。つまり、動作制御回路１２は、チップ活性化信号３２により、メモリマクロ１１１乃至１１３を活性化しないように制御し、当該メモリマクロの動作を停止させる。以降、全てのメモリマクロについて書き込み処理及び読み出し処理が完了するまでの間、半導体集積回路１は、ステップＳ４１乃至Ｓ４６を繰り返し実行する。
【００７４】
ステップＳ４６において、未読み出しのメモリマクロがないと判定した場合、つまり、全てのメモリからテストデータを読み出し済みであると判定した場合、半導体集積回路１はテストを終了する。
【００７５】
このように、本発明の実施例３により、書き込み処理及び読み出し処理におけるノイズへの影響を減らしつつ、テスト結果を正常に得ることができる。さらに、複数のメモリマクロを含むグループ単位でのテストを行うことができ、テスト計画を容易に立てることができる。
【００７６】
＜その他の発明の実施の形態＞
単に、複数のメモリマクロのテスト時間を短縮するだけであれば、同時に動作させるメモリマクロの数を、テストデータの書き込み処理と読み出し処理とで同数にすればよい。しかし、その場合、書き込み処理においてノイズの影響を受けないとしても読み出し処理においてノイズの影響を受ける可能性が高い。例えば、ＬＳＩの電源配線の電源ノイズにより、メモリセル２２及びセンスアンプ２４が悪影響を受ける可能性が高い。
【００７７】
そこで、本発明の実施の形態では、これを避けるために、少なくとも読み出し処理において、書き込み処理に比べて、動作タイミングをずらすようにした。これにより、メモリマクロ間のチップレベルのノイズ、つまり、メモリマクロをつなぐ電源配線を介したノイズが重ならないようになる。
【００７８】
尚、本発明においてメモリマクロの動作が同時であるとは、メモリマクロへの読み出し命令の発行が同時とは限らない。メモリマクロの動作が同時であるとは、図２のメモリセル２２からビット線２７を介してセンスアンプ２４へ信号が流れるタイミングが重なることを示す。そして、本発明の実施の形態では、複数のメモリマクロ間で少なくとも、読み出し時に、ビット線２７上で微小信号を扱う時間帯が重なるメモリマクロの数を減らすことができればよい。
【００７９】
尚、本発明の実施の形態１にかかるテスト回路１３は、動作制御回路１２の機能を内蔵していても構わない。その場合の構成例を図１０に示す。図１０は、本発明の他の実施の形態にかかる半導体集積回路１ａの構成を示すブロック図である。半導体集積回路１ａが備えるテスト回路１３ａは、動作制御回路１２と同等の機能を有する動作制御回路１２ａを内蔵する。半導体集積回路１ａについてのその他の動作については、上述した本発明の実施の形態１と同等であるため、詳細な説明を省略する。
【００８０】
または、所定のメモリ群を選択する選択信号を半導体集積回路の外部からの指示により受け付け、当該指示に応じて、テストデータの書き込みを行うようにしてもよい。その場合の構成例を図１１に示す。図１１は、本発明の他の実施の形態にかかる半導体集積回路１ｂの構成を示すブロック図である。半導体集積回路１ｂは、外部から動作を行わせるメモリ群を選択する選択信号１４の入力を受け付ける。受け付けた選択信号１４に応じて、メモリマクロ１１ａ、１１ｂ、・・・及び１１ｎの動作の有無が決定される。尚、この場合、動作制御回路１２に相当する回路が半導体集積回路１ｂに有しなくてもよい。半導体集積回路１ｂについてのその他の動作については、上述した本発明の実施の形態１と同等であるため、詳細な説明を省略する。
【００８１】
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００８２】
１  半導体集積回路
１ａ  半導体集積回路
１ｂ  半導体集積回路
１１ａ  メモリマクロ
１１ｂ  メモリマクロ
１１ｎ  メモリマクロ
１１１  メモリマクロ
１１２  メモリマクロ
１１３  メモリマクロ
１１４  メモリマクロ
１１５  メモリマクロ
１１６  メモリマクロ
１２  動作制御回路
１２ａ  動作制御回路
１３  テスト回路
１３ａ  テスト回路
１４  選択信号
２１  デコーダ
２２  メモリセル
２３  ライトアンプ
２４  センスアンプ
２５  ワード線
２６  ビット線
２７  ビット線
３１  アドレス
３２  チップ活性化信号
３３  入力データ
３４  出力データ
Ｗ１１  メモリ群
Ｗ２１  メモリ群
Ｗ２２  メモリ群
Ｗ３１  メモリ群
Ｗ３２  メモリ群
Ｒ１１  メモリ群
Ｒ１２  メモリ群
Ｒ２１  メモリ群
Ｒ２２  メモリ群
Ｒ２３  メモリ群
Ｒ３１  メモリ群
Ｒ３２  メモリ群
Ｒ３３  メモリ群
Ｒ３４  メモリ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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