(57)【要約】【課題】振幅成分ρと位相成分θを合成する送信機の振幅成分と位相成分の間の遅延不整合を、高速かつ高精度に校正する。【解決手段】送信機は、振幅信号経路にデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８を有し、位相信号経路に位相成分をＲＦ成分にアップコンバートする位相変調器１０９を有する。振幅信号経路の遅延校正器２０１に遅延校正動作時に入力がテスト入力信号２１０に供給され、遅延校正器２０１はＤＡＣの入力にテスト入力信号２１０、２１３を供給して、ＬＰＦのテスト出力信号２１２が生成される。遅延校正器２０１はテスト入力信号２１０に対するテスト出力信号２１２の遅延を検出して、遅延校正器２０１の入力からＬＰＦの出力までの振幅信号遅延を校正して、振幅信号遅延と位相信号経路の位相変調器(１０９)の位相信号遅延の差を低減する。【選択図】図４
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【特許請求の範囲】
【請求項１】
振幅成分と位相成分とを合成する送信機であって、
前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタとを具備して、
前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器を具備して、
前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器を更に具備して、遅延校正動作時に前記遅延校正器の入力にテスト入力信号に供給されることによって、前記遅延校正器は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号を供給するものであり、
前記遅延校正動作時に前記ローパスフィルタの出力のテスト出力信号が前記遅延校正器に供給され、前記遅延校正器は前記テスト入力信号に対する前記テスト出力信号の遅延を検出するものであり、
前記遅延校正動作時に、前記テスト出力信号の前記遅延に応答して前記遅延校正器は前記振幅信号経路での前記遅延校正器の前記入力から前記ローパスフィルタの前記出力までの振幅信号遅延を校正することによって、当該振幅信号遅延と前記位相信号経路の前記位相変調器の位相信号遅延との差を低減する
ことを特徴とする送信機。
【請求項２】
請求項１に記載の送信機であって、
前記位相変調器は前記位相信号遅延を所定の値に校正する位相信号遅延校正機能を有するものであり、
前記遅延校正動作時に、前記位相信号遅延校正機能によって前記位相変調器の前記位相信号遅延が前記所定の値に校正される一方、前記テスト出力信号の前記遅延に応答して前記遅延校正器が前記振幅信号遅延を校正して前記振幅信号遅延と前記位相信号遅延の差を低減する
ことを特徴とする送信機。
【請求項３】
請求項２に記載の送信機であって、
前記信号振幅経路の前記遅延校正器の出力と前記デジタル・アナログ変換器の前記入力との間に接続された可変遅延回路を更に具備して、
前記遅延校正動作時に、前記テスト出力信号の前記遅延に応答して前記遅延校正器は前記可変遅延回路の遅延量と前記ローパスフィルタの遅延量を制御することによって前記遅延校正器の前記入力から前記ローパスフィルタの前記出力までの前記振幅信号遅延を校正する
ことを特徴とする送信機。
【請求項４】
請求項３に記載の送信機であって、
前記位相変調器は、位相比較器とチャージポンプとループフィルタと制御発振器とを含むフェーズロックドループによって構成されており、
前記位相変調器を構成する前記フェーズロックドループの過渡応答動作での前記制御発振器の発振周波数の測定により前記ループフィルタを充放電する前記チャージポンプの充放電電流が調整され、前記位相変調器の前記位相信号遅延が前記所定の値に校正可能とされる
ことを特徴とする送信機。
【請求項５】
請求項４に記載の送信機であって、
前記遅延校正器は、レジスタとデジタル比較器と遅延論理回路と位相比較回路とアナログ電圧比較器と遅延調整器とを含むものであり、
前記デジタル比較器は、デジタル値の前記テスト入力信号と前記レジスタに設定される基準コードとを比較するものであり、
前記遅延論理回路は、前記デジタル比較器の比較出力信号に応答して参照遅延出力信号を生成するものであり、
前記アナログ電圧比較器は、前記ローパスフィルタの前記出力の前記テスト出力信号と基準電圧とを比較することによって電圧比較出力信号を生成するものであり、
前記位相比較回路は、前記遅延論理回路から生成される前記参照遅延出力信号と前記アナログ電圧比較器から生成される前記電圧比較出力信号に応答して位相差検出信号を生成するものであり、
前記遅延調整器は、前記位相比較回路から生成される前記位相差検出信号に応答して前記可変遅延回路の前記遅延量と前記ローパスフィルタの前記遅延量をそれぞれ制御する第１遅延制御信号と第２遅延制御信号とを生成するものであり、
前記基準電圧の電圧値が、前記レジスタに設定される前記基準コードが前記デジタル・アナログ変換器によって変換されるアナログ電圧の電圧値と略等しく設定可能とされる
ことを特徴とする送信機。
【請求項６】
請求項５に記載の送信機であって、
前記遅延校正動作時に前記遅延校正器の前記入力に前記テスト入力信号に供給する信号生成器を更に具備して、
前記送信機を搭載した情報通信端末の電源投入時および当該情報通信端末を使用した送信動作に先立って、前記遅延校正動作時に前記信号生成器が動作されることで前記テスト入力信号が生成され、前記振幅信号遅延と前記位相信号遅延の差の低減が可能とされる
ことを特徴とする送信機。
【請求項７】
請求項６に記載の送信機であって、
デジタルインタフェースを介して供給可能な直交座標系の同相信号と直交信号を変換することによって前記振幅成分と前記位相成分を生成するデジタル計算システムを更に具備して、
前記送信動作では、前記デジタル計算システムよって生成された前記振幅成分と前記位相成分とがそれぞれ前記振幅信号経路と前記位相信号経路とを介して伝達されて合成可能とされたものであり、
前記送信動作に先立った前記遅延校正動作時には、前記位相信号遅延校正機能によって前記位相変調器の前記位相信号遅延が前記所定の値に校正されるのと並行して、前記信号生成器の動作で前記テスト入力信号が生成され、前記振幅信号遅延と前記位相信号遅延の差の前記低減が可能とされる
ことを特徴とする送信機。
【請求項８】
請求項７に記載の送信機であって、
前記振幅成分と前記位相成分と合成するためのミキサまたはレギュレータの少なくともいずれか一方を更に具備する
ことを特徴とする送信機。
【請求項９】
請求項７に記載の送信機であって、
前記可変遅延器が波形等価の機能を有するイコライザによって構成される
ことを特徴とする送信機。
【請求項１０】
請求項１に記載の送信機であって、
前記送信機は、前記デジタル計算システムに供給可能な前記直交座標系の前記同相信号と前記直交信号とはＧＳＭ方式およびＥＤＧＥ方式との両方式であることが可能とされたポーラ変調方式の送信機である
ことを特徴とする送信機。
【請求項１１】
振幅成分と位相成分とを合成する送信機に使用可能な半導体集積回路であって、
前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタとを具備して、
前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器を具備して、
前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器を更に具備して、遅延校正動作時に前記遅延校正器の入力にテスト入力信号に供給されることによって、前記遅延校正器は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号を供給するものであり、
前記遅延校正動作時に前記ローパスフィルタの出力のテスト出力信号が前記遅延校正器に供給され、前記遅延校正器は前記テスト入力信号に対する前記テスト出力信号の遅延を検出するものであり、
前記遅延校正動作時に、前記テスト出力信号の前記遅延に応答して前記遅延校正器は前記振幅信号経路での前記遅延校正器の前記入力から前記ローパスフィルタの前記出力までの振幅信号遅延を校正することによって、当該振幅信号遅延と前記位相信号経路の前記位相変調器の位相信号遅延との差を低減する
ことを特徴とする半導体集積回路。
【請求項１２】
請求項１１に記載の半導体集積回路であって、
前記位相変調器は前記位相信号遅延を所定の値に校正する位相信号遅延校正機能を有するものであり、
前記遅延校正動作時に、前記位相信号遅延校正機能によって前記位相変調器の前記位相信号遅延が前記所定の値に校正される一方、前記テスト出力信号の前記遅延に応答して前記遅延校正器が前記振幅信号遅延を校正して前記振幅信号遅延と前記位相信号遅延の差を低減する
ことを特徴とする半導体集積回路。
【請求項１３】
請求項１２に記載の半導体集積回路であって、
前記信号振幅経路の前記遅延校正器の出力と前記デジタル・アナログ変換器の前記入力との間に接続された可変遅延回路を更に具備して、
前記遅延校正動作時に、前記テスト出力信号の前記遅延に応答して前記遅延校正器は前記可変遅延回路の遅延量と前記ローパスフィルタの遅延量を制御することによって前記遅延校正器の前記入力から前記ローパスフィルタの前記出力までの前記振幅信号遅延を校正する
ことを特徴とする半導体集積回路。
【請求項１４】
請求項１３に記載の半導体集積回路であって、
前記位相変調器は、位相比較器とチャージポンプとループフィルタと制御発振器とを含むフェーズロックドループによって構成されており、
前記位相変調器を構成する前記フェーズロックドループの過渡応答動作での前記制御発振器の発振周波数の測定により前記ループフィルタを充放電する前記チャージポンプの充放電電流が調整され、前記位相変調器の前記位相信号遅延が前記所定の値に校正可能とされる
ことを特徴とする半導体集積回路。
【請求項１５】
請求項１４に記載の半導体集積回路であって、
前記遅延校正器は、レジスタとデジタル比較器と遅延論理回路と位相比較回路とアナログ電圧比較器と遅延調整器とを含むものであり、
前記デジタル比較器は、デジタル値の前記テスト入力信号と前記レジスタに設定される基準コードとを比較するものであり、
前記遅延論理回路は、前記デジタル比較器の比較出力信号に応答して参照遅延出力信号を生成するものであり、
前記アナログ電圧比較器は、前記ローパスフィルタの前記出力の前記テスト出力信号と基準電圧とを比較することによって電圧比較出力信号を生成するものであり、
前記位相比較回路は、前記遅延論理回路から生成される前記参照遅延出力信号と前記アナログ電圧比較器から生成される前記電圧比較出力信号に応答して位相差検出信号を生成するものであり、
前記遅延調整器は、前記位相比較回路から生成される前記位相差検出信号に応答して前記可変遅延回路の前記遅延量と前記ローパスフィルタの前記遅延量をそれぞれ制御する第１遅延制御信号と第２遅延制御信号とを生成するものであり、
前記基準電圧の電圧値が、前記レジスタに設定される前記基準コードが前記デジタル・アナログ変換器によって変換されるアナログ電圧の電圧値と略等しく設定可能とされる
ことを特徴とする半導体集積回路。
【請求項１６】
請求項１５に記載の半導体集積回路であって、
前記遅延校正動作時に前記遅延校正器の前記入力に前記テスト入力信号に供給する信号生成器を更に具備して、
前記送信機を搭載した情報通信端末の電源投入時および当該情報通信端末を使用した送信動作に先立って、前記遅延校正動作時に前記信号生成器が動作されることで前記テスト入力信号が生成され、前記振幅信号遅延と前記位相信号遅延の差の低減が可能とされる
ことを特徴とする半導体集積回路。
【請求項１７】
請求項１６に記載の半導体集積回路であって、
デジタルインタフェースを介して供給可能な直交座標系の同相信号と直交信号を変換することによって前記振幅成分と前記位相成分を生成するデジタル計算システムを更に具備して、
前記送信動作では、前記デジタル計算システムよって生成された前記振幅成分と前記位相成分とがそれぞれ前記振幅信号経路と前記位相信号経路とを介して伝達されて合成可能とされたものであり、
前記送信動作に先立った前記遅延校正動作時には、前記位相信号遅延校正機能によって前記位相変調器の前記位相信号遅延が前記所定の値に校正されるのと並行して、前記信号生成器の動作で前記テスト入力信号が生成され、前記振幅信号遅延と前記位相信号遅延の差の前記低減が可能とされる
ことを特徴とする半導体集積回路。
【請求項１８】
請求項１７に記載の半導体集積回路であって、
前記振幅成分と前記位相成分と合成するためのミキサまたはレギュレータの少なくともいずれか一方を更に具備する
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１７に記載の半導体集積回路であって、
前記可変遅延器が波形等価の機能を有するイコライザによって構成される
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１１に記載の半導体集積回路であって、
前記送信機は、前記デジタル計算システムに供給可能な前記直交座標系の前記同相信号と前記直交信号とはＧＳＭ方式およびＥＤＧＥ方式との両方式であることが可能とされたポーラ変調方式の送信機である
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信機およびそれに使用可能な半導体集積回路に関するもので、特にポーラ変調(PM：Polar Modulation)方式の送信機において振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正するのに有効な技術に関するものである。
【背景技術】
【０００２】
近年、携帯電話端末のような通信機器においては、ベースバンドプロセッサの大規模化が進み、微細化による高集積化と低消費電力化を実現するため、デジタル・アナログ変換器(ＤＡＣ：Digital to Analog Converter)やアナログ・デジタル変換器(ＡＤＣ：Analog to Digital Converter)をベースバンドプロセッサの内部に含まない傾向にある。そのため、ベースバンドプロセッサと無線周波数集積回路(ＲＦＩＣ：Radio Frequency Integrated Circuit)との間のインタフェースがデジタル化されることによって、デジタル・アナログ変換器(ＤＡＣ)とアナログ・デジタル変換器(ＡＤＣ)はベースバンドプロセッサよりも低集積密度のＲＦＩＣに含まれるようになっている。
【０００３】
一方、ＬＴＥ(Long Term Evolution)のように、送受信ベースバンド信号のデータレートは高速化が進んでいるためデジタルインタフェースも高速化が進み、このようなデジタルインタフェースの高速化に対応するためにＲＦＩＣでもＣＭＯＳ微細化が進展している。ＣＭＯＳ微細化によって素子ばらつきが大きくなり、ＲＦＩＣ内部で特性ばらつきの校正(Calibration)を実行する必要のある回路ブロックが増加している。その結果、ＦＩＣ内部の個々の回路ブロックに割り当て可能な校正時間が限定される傾向にある。
【０００４】
また、携帯電話端末のような通信機器では送信出力電力が比較的大きいため、他のユーザーの受信信号へ干渉しないように受信帯域や他の無線方式で使用する送信帯域でのスプリアスレベルが規格によって厳しく規定されている。そのために、送受信機(トランシーバ)が内蔵されているＲＦＩＣにおいて、受信帯域での雑音レベルの低減が必須となる。ＲＦＩＣと送信用電力増幅器(ＨＰＡ：High Power Amplifier)との間に、表面弾性波(ＳＡＷ：Surface Acoustic Wave)デバイスにより構成されたフィルタを挿入する場合もあるが、携帯電話端末のコスト増となるので、このような高価なフィルタの使用は可能な限り回避する傾向にある。
【０００５】
送信機(トランスミッタ)の低ノイズ化を実現するアーキテクチャとして、ポーラ変調方式が知られている。特に、ＧＳＭ(Global System for Mobile Communications)方式とＥＤＧＥ(Enhanced Data for GSM Evolution)方式との両方式に一つの送信機で対応する場合、ＧＳＭが周波数変調方式であることから、位相信号経路を低ノイズ化することが可能であるポーラ変調方式は、ダイレクトコンバージョン方式等の他の方式に対して有利である。ここでポーラ変調方式は、下記非特許文献１に示すように、直交座標系のＩ信号とＱ信号を振幅と位相に変換して、位相信号を高周波側にアップコンバージョンした後、振幅成分と位相成分とを合成する方式である。
【０００６】
下記非特許文献２には、ＥＤＧＥ送信機として、５つのアーキテクチャが示されており、ポーラ変調方式に関係するものは、後半の３つであり、そのうち２つがポーラ変調器で、最後の一つがポーラループ方式である。以下、それらのアーキテクチャについて、説明する。
【０００７】
ポーラ変調方式の第１のアーキテクチャは、位相成分をフェーズロックドループ(ＰＬＬ：Phase Locked Loop)によってアップコンバージョンすることによって、電力増幅器(ＰＡ：Power Amplifier)の前のミキサ(Mixer)で振幅成分と位相成分とを合成する方式である。この方式は、一般的な線形ＰＡを使用することができるため、汎用性は高いアーキテクチャである。しかし、ＰＡの前で完全変調を適用する場合には、効率と出力電力制御の疑問が存在すると、記載されている。
【０００８】
ポーラ変調方式の第２のアーキテクチャは、位相成分をフェーズロックドループ(ＰＬＬ)によってアップコンバージョンする一方、振幅成分によって電力増幅器(ＰＡ)の出力電力を直接変調して、振幅成分と位相成分を合成する方式である。この方式では、ＲＦＩＣの出力を飽和出力とすることができるので信号対雑音比(Ｓ／Ｎ)を向上でき、ＰＡも飽和動作が可能であるので、ＰＡの電力効率も向上する。しかし、ばらつきの大きいＰＡのゲインを制御しなければならず、ＰＡの出力電力の線形性が要求される。
【０００９】
ポーラ変調方式の第３のアーキテクチャは、第２のアーキテクチャ同様、ＰＡにて振幅成分と位相成分とを合成するが、フィードバックパスを持つものである。この方式は第２のアーキテクチャと同様、ＲＦＩＣの出力では、信号対雑音比を向上でき、ＰＡの電力効率も向上する。その上、フィードバックループを形成しているために、第２のアーキテクチャで問題となるＰＡの非線形性による影響を抑制することができる。
【００１０】
一方、下記特許文献１には、ポーラ変調送信機の隣接チャネル漏洩電力比(ＡＣＰＲ：Adjacent Channel leakage Power Ratio)を劣化する可能性のある電力増幅器にて再結合される振幅および位相の遅延不整合を補償するために、遅延追跡回路と遅延回路とを使用することが記載されている。遅延追跡回路は振幅経路の遅延を追跡して、振幅経路の遅延に従って遅延回路は位相遅延を調整して遅延不整合を補償するものである。
【００１１】
また、下記特許文献２には、ポーラ変調送信機にて隣接チャネル漏洩電力比(ＡＣＰＲ)およびエラーベクトル振幅(ＥＶＭ：Error Vector Magnitude)を劣化する可能性のある振幅信号と位相信号との遅延差を補正する同期調整を行うことが記載されている。同期調整用の振幅信号と位相信号は遅延差検出回路に供給され、遅延差検出回路の出力信号に従って同期調整制御回路は同期調整回路での遅延を制御するものである。
【００１２】
一方、下記特許文献３には、移動体通信用の無線送信機のフェーズロックドループ(ＰＬＬ)のループ利得の変動を抑圧することが記載されている。すなわち、ＰＬＬの位相比較器(ＰＤ)の第１入力端子には電圧制御発振器(ＶＣＯ)の出力がダウンコンバージョンミキサ(ＤＣＭ)を介して供給される一方、位相比較器の第２入力端子に供給される入力信号の周波数はステップ状に変化され、その変化に対する応答が電圧制御発振器(ＶＣＯ)の出力で検出される。すなわち、電圧制御発振器(ＶＣＯ)の出力にカウンタが接続され、カウンタの出力に積分器が接続され、積分器の出力に制御部が接続され、位相比較器(ＰＤ)と電圧制御発振器(ＶＣＯ)との間に接続されたチャージポンプ(ＣＰ)のチャージポンプ電流は制御部によって最適化されることにより、ＰＬＬのループ利得が最適化される。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特表２００８−５１４０４４号  公報
【特許文献２】特開２００５−２８７０１１号  公報
【特許文献３】特開２００６−３１１４８９号  公報
【非特許文献】
【００１４】
【非特許文献１】Ａｌｅｘ  Ｗ．  Ｈｉｅｔａｌａ，  “Ａ  Ｑｕａｄ−Ｂａｎｄ  ８ＰＳＫ／ＧＭＳＫ  Ｐｏｌａｒ  Ｔｒａｎｓｃｅｉｖｅｒ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．４１，  ＮＯ．５，  ＭＡＹ  ２００６，  ＰＰ．１１３３−１１４１．
【非特許文献２】Ｔｉｒｄａｄ  Ｓｏｗｌａｔｉ  ｅｔ  ａｌ，  “Ａ  Ｑｕａｄ−Ｂａｎｄ  ＧＳＭ／ＧＰＲＳ／ＥＤＧＥ  Ｐｏｌａｒ  Ｌｏｏｐ  Ｔｒａｎｓｍｉｔｔｅｒ” ，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．３９，  ＮＯ．１２，  ＤＥＣＥＭＢＥＲ  ２００４，  ＰＰ．２１７９−２１８９．
【発明の概要】
【発明が解決しようとする課題】
【００１５】
一方、本発明者等は本発明に先立ってポーラ変調方式の無線送信機の機能をサポートするＣＭＯＳ無線周波数集積回路(ＲＦＩＣ)の研究・開発に従事した。
【００１６】
この研究・開発において、本発明者等はフィードバックパスを持つポーラ変調方式の第３のアーキテクチャは、振幅ループと位相ループとでループ特性を整合する必要があるので、使用可能な電力増幅器(ＰＡ)が限定されると言う問題が有ることを明らかとした。一方、汎用の電力増幅器(ＰＡ)が使用できると言う観点からは、オープンでポーラ変調を行う第１と第２のアーキテクチャが有利である。しかし、ポーラ変調方式の第１と第２のアーキテクチャは、上記特許文献１や上記特許文献２でも課題とされているように振幅成分と位相成分との遅延不整合によって、隣接チャネル漏洩電力比(ＡＣＰＲ)およびエラーベクトル振幅(ＥＶＭ)の劣化が生じると言う問題が、本発明者等による検討によって明らかとされた。
【００１７】
ポーラ変調方式の無線送信機での振幅成分と位相成分の遅延不整合は、隣接チャネル漏洩電力比(ＡＣＰＲ)およびエラーベクトル振幅(ＥＶＭ)の劣化を発生する。
【００１８】
図１は、本発明に先立って本発明者等によって検討されたポーラ変調送信機の構成を示す図である。
【００１９】
図１に示すポーラ変調送信機は、Ｉ、Ｑ信号発生器１０５、座標回転デジタル計算(ＣＯＲＤＩＣ：Coordinate Rotation Digital Calculation)システム１０６、デジタル・アナログ変換器(ＤＡＣ：Digital to Analog Converter)１０７、ローパスフィルタ(ＬＰＦ：Low Pass filter)１０８、位相変調器(ＰＭＭＯＤ)１０９、ミキサ１１０、電力増幅器(ＰＡ：Power Amplifier)１０２、スイッチ(ＳＷ)１０３、アンテナ１０４で構成されている。
【００２０】
ベースバンドプロセッサ１０１に内蔵されたＩ、Ｑ信号発生器１０５は、デジタルインタフェースを介して直交座標系のＩ信号(同相信号)、Ｑ信号(直交信号)をＲＦＩＣ１００に伝達する。ＲＦＩＣ１００の座標回転デジタル計算システム(ＣＯＲＤＩＣ)１０６は、Ｉ信号、Ｑ信号を変換することによって振幅(ρ)の成分と位相(θ)の成分に生成する。デジタル振幅成分(ρ)がデジタル・アナログ変換器(ＤＡＣ)１０７の入力端子に供給されるので、デジタル・アナログ変換器(ＤＡＣ)１０７の出力端子からアナログ振幅信号が生成される。アナログ振幅信号中に含まれるエイリアス成分が、ローパスフィルタ(ＬＰＦ)１０８でフィルタリングされる。デジタル位相成分(θ)は位相変調器(ＰＭＭＯＤ)１０９に入力されることによって、位相変調器(ＰＭＭＯＤ)１０９により無線周波数成分にアップコンバートされる。位相変調器(ＰＭＭＯＤ)１０９は、通常フェーズロックドループ(ＰＬＬ)により構成されている。フィルタリングされた振幅成分とＲＦ成分にアップコンバートされた位相成分は、ミキサ１１０で合成され、ＲＦＩＣ１００の外部にＲＦ送信信号として出力される。ＲＦＩＣ１００から出力されたＲＦ送信信号は、電力増幅器(ＰＡ)１０２で増幅され、スイッチ(ＳＷ)１０３で出力選択された後に、アンテナ１０４を介して基地局に送信される。
【００２１】
図１に示すポーラ変調送信機において、振幅信号経路はデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８を経由しているのに対し、位相信号経路は位相変調器(ＰＭＭＯＤ)１０９を経由しており、それぞれ伝達特性が異なる。そのために、振幅信号経路と位相信号経路で、遅延量が相違する。振幅信号経路と位相信号経路の遅延量が相違することは、振幅成分と位相成分がミキサ１１０で合成される結果、隣接チャネル漏洩電力比(ＡＣＰＲ)の劣化とエラーベクトル振幅(ＥＶＭ)の劣化をもたらす。ＥＤＧＥ使用ポーラ変調送信機に関して、振幅成分(ＡＭ)と位相成分(ＰＭ)との間の遅延不整合に対する隣接チャネル漏洩電力比(ＡＣＰＲ)への影響、エラーベクトル振幅(ＥＶＭ)への影響を図２と図３とにそれぞれ示す。
【００２２】
図２は、ＥＤＧＥ使用ポーラ変調送信機における振幅成分と位相成分との間の遅延不整合による隣接チャネル漏洩電力比(ＡＣＰＲ)に対する影響を示す図である。図２で、横軸は振幅成分と位相成分の間の遅延不整合の時間差を示す一方、縦軸は隣接チャネル漏洩電力比(ＡＣＰＲ)の大きさを示している。この図２より、遅延不整合の時間差が増加すると、隣接チャネル漏洩電力比(ＡＣＰＲ)が増大することが理解される。２５ｎｓの遅延不整合の時間差の場合には、４００ｋＨｚオフセットでの隣接チャネル漏洩電力比(ＡＣＰＲ)が１０ｄＢ劣化する。
【００２３】
図３は、ＥＤＧＥ使用ポーラ変調送信機における振幅成分と位相成分の間の遅延不整合によるエラーベクトル振幅(ＥＶＭ)に対する影響を示す図である。図３で、横軸は振幅成分と位相成分の間の遅延不整合の時間差を示す一方、縦軸はエラーベクトル振幅(ＥＶＭ)の大きさを示している。この図３より、遅延不整合の時間差が増加すると、エラーベクトル振幅(ＥＶＭ)が増大することが理解される。２５ｎｓの遅延不整合の時間差の場合、エラーベクトル振幅(ＥＶＭ)が０．２％劣化する。
【００２４】
図２と図３とから、振幅成分と位相成分の間の遅延不整合によって、高ビットレートで高性能のＥＤＧＥ使用ポーラ変調送信機の送信特性である隣接チャネル漏洩電力比(ＡＣＰＲ)とエラーベクトル振幅(ＥＶＭ)が劣化して、高性能ＥＤＧＥ使用ポーラ変調送信機の送信特性が低下することが理解される。この送信特性の低下は送信機を構成する送信回路の線形性等による影響と比較しても一番の劣化要因となるものであって、ＥＤＧＥ規格を満足するためにも振幅成分と位相成分との間の遅延不整合は解決されなければならない技術課題である。
【００２５】
更に本発明者等は本発明に先立って、背景技術に記載の上記特許文献１と上記特許文献２とに記載された技術に関して検討を行った。
【００２６】
最初に、上記特許文献１に記載のポーラ変調送信機の遅延追跡回路は、振幅遅延信号の瞬時値と平均値を比較器で比較するため、平均化に長時間が必要で、遅延不整合の補償にも長時間が必要となるものである。
【００２７】
次に、上記特許文献２に記載のポーラ変調送信機では、同期調整用の振幅信号は振幅制御回路とローパスフィルタ(ＬＰＦ)とから生成されて遅延差検出回路に供給される一方、同期調整用の位相信号は位相信号を高周波位相変調信号に周波数変調するための位相変調器としてのフェーズロックドループ(ＰＬＬ)の内部の電圧制御発振器(ＶＣＯ)の発振周波数を制御する位相比較器のローパスフィルタ(ＬＰＦ)から生成され遅延差検出回路に供給されるものである。従って、上記特許文献２に記載のポーラ変調送信機で振幅信号と位相信号との遅延差を補正するためには、位相信号に応答してフェーズロックドループ(ＰＬＬ)のロック動作が終了するのを待つ必要があるので、遅延不整合の補償に長時間が必要となるものである。
【００２８】
一方、本発明に先立ったポーラ変調方式の無線送信機の機能をサポートするＲＦＩＣの研究において、本発明者等は、振幅成分と位相成分の間の遅延不整合を補償するために、まず位相成分の遅延ばらつきを低減した後、位相成分の遅延ばらつきを校正する方式を検討した。
【００２９】
ポーラ変調送信機の位相成分の遅延ばらつきは、ポーラ変調送信機の位相信号経路を構成する位相変調器としてのフェーズロックドループ(ＰＬＬ)の遅延ばらつきによって決定される。
【００３０】
ポーラ変調送信機の位相成分の遅延ばらつきを低減するために、本発明に先立った上記の研究において、本発明者等は上記特許文献３に記載のＰＬＬの最適化方式を利用すると言う着想に到達した。
【００３１】
すなわち、上記特許文献３に記載のＰＬＬのキャリブレーション(校正動作)方式は、校正動作期間に位相比較器(ＰＤ)と電圧制御発振器(ＶＣＯ)の間に接続されたチャージポンプ(ＣＰ)のチャージポンプ電流を制御部によって最適化してＰＬＬのループ利得を最適化するものである。上記特許文献３に記載の最適化方式では、位相比較器(ＰＤ)の一方の入力端子に供給される基準信号の周波数をステップ変化させて、それに応答する電圧制御発振器(ＶＣＯ)の発振周波数変化の応答が最適となるようにチャージポンプ(ＣＰ)のチャージポンプ電流の電流値が最適化され、ＰＬＬのループ利得が最適化される。しかし、本発明者等による検討によって、上記特許文献３に記載のＰＬＬの最適化方式を利用することによってＰＬＬのループ利得が最適化されるとともにフェーズロックドループ(ＰＬＬ)の遅延量が略一定に制御可能となることが明らかとされた。
【００３２】
一方、ポーラ変調送信機の振幅成分の遅延ばらつきは、ポーラ変調送信機の振幅信号経路を構成するデジタル・アナログ変換器(ＤＡＣ)１０７の遅延ばらつきとローパスフィルタ(ＬＰＦ)１０８の遅延ばらつきとによって決定される。
【００３３】
従って、ポーラ変調送信機の振幅信号経路のキャリブレーション(校正動作)を実行することによって振幅成分の遅延ばらつきをＰＬＬのキャリブレーション(校正動作)によって制御されるＰＬＬの略一定の遅延量と略等しく制御することによって振幅成分と位相成分の間の遅延不整合の補償の高速化が可能となるものである。
【００３４】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３５】
本発明の目的は、振幅成分と位相成分とを合成する送信機において、振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正することにある。
【００３６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３７】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００３８】
すなわち、本発明の代表的な実施の形態は、振幅成分(ρ)と位相成分(θ)とを合成する送信機である。
【００３９】
前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器(１０７)と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタ(１０８)とを具備する。
【００４０】
前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器(１０９)を具備する。
【００４１】
前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器(２０１)を更に具備して、遅延校正動作時に前記遅延校正器(２０１)の入力にテスト入力信号(２１０)に供給され、前記遅延校正器(２０１)は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号(２１０、２１３)を供給する (図４、図５参照)。
【００４２】
前記遅延校正動作時に前記ローパスフィルタ(１０８)の出力のテスト出力信号(２１２)が前記遅延校正器(２０１)に供給され、前記遅延校正器(２０１)は前記テスト入力信号(２１０)に対する前記テスト出力信号(２１２)の遅延を検出する。
【００４３】
前記遅延校正動作時に、前記テスト出力信号(２１２)の前記遅延に応答して前記遅延校正器(２０１)は前記遅延校正器(２０１)の前記入力から前記ローパスフィルタ(１０８)の前記出力までの振幅信号遅延を校正して、当該振幅信号遅延と前記位相信号経路の前記位相変調器(１０９)の位相信号遅延との差を低減することを特徴とする(図６参照)。
【発明の効果】
【００４４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４５】
すなわち、本発明によれば、振幅成分と位相成分とを合成する送信機において、振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正することが可能となるものである。
【図面の簡単な説明】
【００４６】
【図１】図１は、本発明に先立って本発明者等によって検討されたポーラ変調送信機の構成を示す図である。
【図２】図２は、ＥＤＧＥ使用ポーラ変調送信機における振幅成分と位相成分の間の遅延不整合による隣接チャネル漏洩電力比(ＡＣＰＲ)に対する影響を示す図である。
【図３】図３は、ＥＤＧＥ使用ポーラ変調送信機における振幅成分と位相成分との間の遅延不整合によるエラーベクトル振幅(ＥＶＭ)に対する影響を示す図である。
【図４】図４は、本発明の実施の形態１によるポーラ変調送信機の構成を示す図である。
【図５】図５は、図４に示す本発明の実施の形態１によるポーラ変調送信機に含まれる遅延校正器２０１の構成とその他の回路との接続を示す図である。
【図６】図６は、図４と図５とに示した本発明の実施の形態１によるポーラ変調送信機の遅延校正動作を示す図である。
【図７】図７は、図４に示す本発明の実施の形態１によるポーラ変調送信機に含まれるその他の遅延校正器２０１の構成とその他の回路との接続を示す図である。
【図８】図８は、図４と図５と図７に示す本発明の実施の形態１によるポーラ変調送信機の遅延校正器２０１に含まれるアナログ電圧比較器３０２のオフセットが存在する場合のアナログ電圧比較器３０２の出力３１１への影響を示す図である。
【図９】図９は、図４と図５と図７に示す本発明の実施の形態１によるポーラ変調送信機の遅延校正器２０１に含まれる基準電圧源３０３の出力電圧３１０(Vref)にばらつきが存在する場合のアナログ電圧比較器３０２の出力３１１への影響を示す図である。
【図１０】図１０は、図４と図５と図７とに示す本発明の実施の形態１によるポーラ変調送信機に含まれるデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８のゲインにばらつきが存在する場合のアナログ電圧比較器３０２の出力３１１への影響を示す図である。
【図１１】図１１は、図４と図５と図７に示す本発明の実施の形態１によるポーラ変調送信機の遅延校正器２０１に含まれるアナログ電圧比較器３０２のオフセットの影響が、信号生成器２００の出力２１０と可変遅延器２０２の入力に供給される三角波信号２１３と遅延三角波信号２１２とのレベル変化と、基準電圧３１０(Vref)のレベル変化３２０でキャンセルされることを示す図である。
【図１２】図１２は、図４に示した本発明の実施の形態１によるポーラ変調送信機に含まれる改良された遅延校正器２０１の構成とその他の回路との接続を示す図である。
【図１３】図１３は、図１２に示した図４の本発明の実施の形態１によるポーラ変調送信機に含まれる改良型遅延校正器２０１のしきい値調整器３０９の動作を説明する図である。
【図１４】図１４は、図４に示す本発明の実施の形態１によるポーラ変調送信機に含まれる位相変調器(ＰＭＭＯＤ)１０９としてのフェーズロックドループ(ＰＬＬ)の構成を示す図である。
【図１５】図１５は、図４と図５と図７と図１２と図１４で説明した本発明の実施の形態１によるポーラ変調送信機において実行される遅延校正動作のシーケンスを説明する図である。
【図１６】図１６は、本発明の実施の形態２によるポーラ変調送信機の構成を示す図である。
【図１７】図１７は、本発明の実施の形態３によるポーラ変調送信機の構成を示す図である。
【図１８】図１８は、本発明の実施の形態４によるポーラ変調送信機の構成を示す図である。
【図１９】図１９は、図４と図５とに示した本発明の実施の形態１によるポーラ送信変調器の各部の信号波形のシミュレーション結果を示す図である。
【図２０】図２０は、図４と図５に示した本発明の実施の形態１によるポーラ送信変調器をＥＤＧＥ使用ポーラ変調送信機に適用した場合の入力スペクトラムと出力スペクトラムとのシミュレーション結果を示す図である。
【図２１】図２１は、図１に示した本発明に先立って本発明者等により検討されたポーラ送信変調器をＥＤＧＥ使用ポーラ変調送信機に適用した場合の入力スペクトラムと出力スペクトラムとのシミュレーション結果を示す図である。
【発明を実施するための形態】
【００４７】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００４８】
［１］本発明の代表的な実施の形態は、振幅成分(ρ)と位相成分(θ)とを合成する送信機である。
【００４９】
前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器(１０７)と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタ(１０８)とを具備する。
【００５０】
前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器(１０９)を具備する。
【００５１】
前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器(２０１)を更に具備して、遅延校正動作時に前記遅延校正器(２０１)の入力にテスト入力信号(２１０)に供給されることによって、前記遅延校正器(２０１)は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号(２１０、２１３)を供給するものである(図４、図５参照)。
【００５２】
前記遅延校正動作時に前記ローパスフィルタ(１０８)の出力のテスト出力信号(２１２)が前記遅延校正器(２０１)に供給され、前記遅延校正器(２０１)は前記テスト入力信号(２１０)に対する前記テスト出力信号(２１２)の遅延を検出するものである。
【００５３】
前記遅延校正動作時に、前記テスト出力信号(２１２)の前記遅延に応答して前記遅延校正器(２０１)は前記振幅信号経路での前記遅延校正器(２０１)の前記入力から前記ローパスフィルタ(１０８)の前記出力までの振幅信号遅延を校正することによって、当該振幅信号遅延と前記位相信号経路の前記位相変調器(１０９)の位相信号遅延との差を低減することを特徴とするものである(図６参照)。
【００５４】
前記実施の形態によれば、振幅成分と位相成分とを合成する送信機において、振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正することができる。
【００５５】
好適な実施の形態では、前記位相変調器(１０９)は前記位相信号遅延を所定の値に校正する位相信号遅延校正機能を有するものである(図１４参照)。
【００５６】
前記遅延校正動作時に、前記位相信号遅延校正機能によって前記位相変調器(１０９)の前記位相信号遅延が前記所定の値に校正される一方、前記テスト出力信号(２１２)の前記遅延に応答して前記遅延校正器(２０１)が前記振幅信号遅延を校正して前記振幅信号遅延と前記位相信号遅延の差を低減することを特徴とするものである(図１５参照)。
【００５７】
他の好適な実施の形態は、前記信号振幅経路の前記遅延校正器(２０１)の出力と前記デジタル・アナログ変換器(１０７)の前記入力との間に接続された可変遅延回路(２０２)を更に具備する。
【００５８】
前記遅延校正動作時に、前記テスト出力信号(２１２)の前記遅延に応答して前記遅延校正器(２０１)は前記可変遅延回路(２０２)の遅延量と前記ローパスフィルタ(１０８)の遅延量を制御することによって前記遅延校正器(２０１)の前記入力から前記ローパスフィルタ(１０８)の前記出力までの前記振幅信号遅延を校正することを特徴とするものである(図４、図５参照)。
【００５９】
更に他の好適な実施の形態では、前記位相変調器(１０９)は、位相比較器(４０１)とチャージポンプ(４０５)とループフィルタ(４００)と制御発振器(４０２)とを含むフェーズロックドループ(ＰＬＬ)によって構成されている。
【００６０】
前記位相変調器(１０９)を構成する前記フェーズロックドループ(ＰＬＬ)の過渡応答動作での前記制御発振器(４０２)の発振周波数の測定により前記ループフィルタ(４００)を充放電する前記チャージポンプ(４０５)の充放電電流が調整され、前記位相変調器(１０９)の前記位相信号遅延が前記所定の値に校正可能とされたことを特徴とするものである(図１４参照)。
【００６１】
より好適な実施の形態では、前記遅延校正器(２０１)は、レジスタ(３０７)とデジタル比較器(３０５)と遅延論理回路(３０４)と位相比較回路(３０１)とアナログ電圧比較器(３０２)と遅延調整器(３００)とを含むものである(図５参照)。
【００６２】
前記デジタル比較器(３０５)は、デジタル値の前記テスト入力信号(２１０)と前記レジスタ(３０７)に設定される基準コード(３１２)とを比較するものである。
【００６３】
前記遅延論理回路(３０４)は、前記デジタル比較器(３０５)の比較出力信号(３１３)に応答して参照遅延出力信号(３１４)を生成するものである。
【００６４】
前記アナログ電圧比較器(３０２)は、前記ローパスフィルタ(１０８)の前記出力の前記テスト出力信号(２１２)と基準電圧(３１０)とを比較することによって電圧比較出力信号(３１１)を生成するものである。
【００６５】
前記位相比較回路(３０１)は、前記遅延論理回路(３０４)から生成される前記参照遅延出力信号(３１４)と前記アナログ電圧比較器(３０２)から生成される前記電圧比較出力信号(３１１)に応答して位相差検出信号(３１５)を生成するものである。
【００６６】
前記遅延調整器(３００)は、前記位相比較回路(３０１)から生成される前記位相差検出信号(３１５)に応答して前記可変遅延回路(２０２)の前記遅延量と前記ローパスフィルタ(１０８)の前記遅延量をそれぞれ制御する第１遅延制御信号(２１４)と第２遅延制御信号(２１５)とを生成するものである。
【００６７】
前記基準電圧(３１０)の電圧値が、前記レジスタ(３０７)に設定される前記基準コード(３１２)が前記デジタル・アナログ変換器(１０７)によって変換されるアナログ電圧の電圧値と略等しく設定可能とされたことを特徴とするものである(図５、図６参照)。
【００６８】
他のより好適な実施の形態は、前記遅延校正動作時に前記遅延校正器(２０１)の前記入力に前記テスト入力信号(２１０)に供給する信号生成器(２００)を更に具備する(図４、図５参照)。
【００６９】
前記送信機を搭載した情報通信端末の電源投入時および当該情報通信端末を使用した送信動作に先立って、前記遅延校正動作時に前記信号生成器(２００)が動作されることで前記テスト入力信号(２１０)が生成され、前記振幅信号遅延と前記位相信号遅延の差の低減が可能とされたことを特徴とするものである。
【００７０】
更に他のより好適な実施の形態は、デジタルインタフェースを介して供給可能な直交座標系の同相信号(Ｉ)と直交信号(Ｑ)を変換することによって前記振幅成分(ρ)と前記位相成分(θ)を生成するデジタル計算システム(１０６)を更に具備する。
【００７１】
前記送信動作では、前記デジタル計算システム(１０６)よって生成された前記振幅成分(ρ)と前記位相成分(θ)とがそれぞれ前記振幅信号経路と前記位相信号経路とを介して伝達されて合成可能とされたものである。
【００７２】
前記送信動作に先立った前記遅延校正動作時には、前記位相信号遅延校正機能によって前記位相変調器(１０９)の前記位相信号遅延が前記所定の値に校正されるのと並行して、前記信号生成器(２００)の動作で前記テスト入力信号(２１０)が生成され、前記振幅信号遅延と前記位相信号遅延の差の前記低減が可能とされたことを特徴とするものである(図１５参照)。
【００７３】
前記他のより好適な実施の形態によれば、振幅信号経路の遅延校正動作と位相信号経路の遅延校正動作は並列処理で実行されるので、遅延校正動作の処理時間の短縮が可能である。
【００７４】
具体的な実施の形態は、前記振幅成分(ρ)と前記位相成分(θ)と合成するためのミキサ(１１０)またはレギュレータ(１１１)の少なくともいずれか一方を更に具備することを特徴とするものである(図４、図１６参照)。
【００７５】
より具体的な実施の形態では、前記可変遅延器(２０２)が波形等価の機能を有するイコライザ(２１６)によって構成されたことを特徴とするものである(図１８参照)。
【００７６】
最も具体的な実施の形態では、前記送信機は、前記デジタル計算システム(１０６)に供給可能な前記直交座標系の前記同相信号(Ｉ)と前記直交信号(Ｑ)とはＧＳＭ方式およびＥＤＧＥ方式との両方式であることが可能とされたポーラ変調方式の送信機であることを特徴とするものである。
【００７７】
〔２〕本発明の別の観点の代表的な実施の形態は、振幅成分(ρ)と位相成分(θ)とを合成する送信機に使用可能な半導体集積回路(１００)である。
【００７８】
前記振幅成分が伝達される振幅信号経路に、前記振幅成分に応答するデジタル・アナログ変換器(１０７)と前記デジタル・アナログ変換器の出力が供給されるローパスフィルタ(１０８)とを具備する。
【００７９】
前記位相成分が伝達される位相信号経路に、前記位相成分を無線周波数成分にアップコンバートする位相変調器(１０９)を具備する。
【００８０】
前記振幅信号経路に、前記デジタル・アナログ変換器の入力に接続された遅延校正器(２０１)を更に具備して、遅延校正動作時に前記遅延校正器(２０１)の入力にテスト入力信号(２１０)に供給されることによって、前記遅延校正器(２０１)は前記デジタル・アナログ変換器の前記入力に前記テスト入力信号(２１０、２１３)を供給するものである(図４、図５参照)。
【００８１】
前記遅延校正動作時に前記ローパスフィルタ(１０８)の出力のテスト出力信号(２１２)が前記遅延校正器(２０１)に供給され、前記遅延校正器(２０１)は前記テスト入力信号(２１０)に対する前記テスト出力信号(２１２)の遅延を検出するものである。
【００８２】
前記遅延校正動作時に、前記テスト出力信号(２１２)の前記遅延に応答して前記遅延校正器(２０１)は前記振幅信号経路での前記遅延校正器(２０１)の前記入力から前記ローパスフィルタ(１０８)の前記出力までの振幅信号遅延を校正することによって、当該振幅信号遅延と前記位相信号経路の前記位相変調器(１０９)の位相信号遅延との差を低減することを特徴とするものである(図６参照)。
【００８３】
前記実施の形態によれば、振幅成分と位相成分とを合成する送信機に使用可能な半導体集積回路において、振幅成分と位相成分の間の遅延不整合を高速かつ高精度に校正することができる。
【００８４】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００８５】
［実施の形態１］
《ポーラ変調送信機の構成》
図４は、本発明の実施の形態１によるポーラ変調送信機の構成を示す図である。
【００８６】
図４に示す本発明の実施の形態１によるポーラ変調送信機は、図１に示した本発明に先立って本発明者等によって検討されたポーラ変調送信機に対して信号生成器２００と遅延校正器２０１と可変遅延器２０２とが追加されている。従って、図４に示す本発明の実施の形態１によるポーラ変調送信機は、振幅信号経路の遅延量(すなわち、可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の全遅延量)と位相信号経路の遅延量(すなわち、位相変調器(ＰＭＭＯＤ)１０９の遅延量)とを一致させる機能を持っている。尚、可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の全遅延量と比較して、振幅信号経路上での遅延校正器２０１自体の遅延量は極めて小さな値に設定されている。尚、ローパスフィルタ(ＬＰＦ)１０８は、デジタル・アナログ変換器(ＤＡＣ)１０７の出力の量子化雑音や動作雑音を低減する機能を有するものである。
【００８７】
信号生成器２００は、入力クロック(図示せず)をベースにして三角波信号等の信号を生成する。尚、信号生成器２００は、カウンタや波形生成リードオンリーメモリ(ＲＯＭ：Read Only Memory)等によって構成されている。
【００８８】
遅延校正器２０１には、信号生成器２００の出力２１０と、座標回転デジタル計算システム(ＣＯＲＤＩＣ)１０６の出力２１１と、ローパスフィルタ(ＬＰＦ)１０８の出力２１２が供給される。振幅信号経路の遅延校正動作時には、遅延校正器２０１は可変遅延器２０２の入力２１３からローパスフィルタ(ＬＰＦ)１０８の出力２１２までの遅延量(振幅信号経路の遅延量)と位相変調器(ＰＭＭＯＤ)１０９の遅延量(位相信号経路の遅延量)と等しくなるように、可変遅延器２０２の遅延量とローパスフィルタ(ＬＰＦ)１０８のカットオフ周波数とを校正するものである。この遅延校正器２０１の詳細な構成は、図５を参照して、後述される。
【００８９】
可変遅延器２０２は、遅延校正器２０１から生成される制御出力信号２１４に従った遅延を入力２１３に与えた後、デジタル・アナログ変換器(ＤＡＣ)１０７に伝達する。可変遅延器２０２は、デジタルフィルタ、フリップフロップ、複数段の遅延回路列等で構成されることが可能である。図４に示すポーラ変調送信機において、遅延校正器２０１から生成される制御出力信号２１５に従ってローパスフィルタ(ＬＰＦ)１０８のカットオフ周波数が校正され、遅延量が校正されるものである。尚、可変遅延器２０２での遅延量の校正と比較して、ローパスフィルタ(ＬＰＦ)１０８のカットオフ周波数の校正では、遅延量が荒く校正される。
【００９０】
《遅延校正器》
図５は、図４に示す本発明の実施の形態１によるポーラ変調送信機に含まれる遅延校正器２０１の構成とその他の回路との接続を示す図である。
【００９１】
図５に示したように、遅延校正器２０１は、遅延調整器３００、位相比較器３０１、アナログ電圧比較器３０２、基準電圧源３０３、N段フリップフロップ３０４、デジタル比較器３０５、スイッチ３０６、基準デジタルコードレジスタ３０７によって構成されている。遅延校正器２０１には、信号生成器２００の出力２１０と、座標回転デジタル計算システム(ＣＯＲＤＩＣ)１０６の出力２１１と、ローパスフィルタ(ＬＰＦ)１０８の出力２１２が供給される。振幅信号経路の遅延校正動作時には、遅延校正器２０１は、信号生成器２００からの信号２１０とローパスフィルタ(ＬＰＦ)１０８の出力２１２から遅延制御信号２１４、２１５を生成して、可変遅延器２０２の遅延量とローパスフィルタ(ＬＰＦ)１０８の遅延量を制御するものである。
【００９２】
スイッチ３０６は遅延校正動作時には信号生成器２００の出力２１０を選択して、それ以外の時には座標回転デジタル計算システム(ＣＯＲＤＩＣ)１０６の出力２１１を選択する信号選択機能を持っている。デジタル比較器３０５は遅延校正動作時において動作して、スイッチ３０６から供給される信号生成器２００の出力２１０とレジスタ３０７から供給される基準コード値３１２の大小関係を比較する。信号生成器２００の出力２１０がレジスタ３０７の基準コード値３１２以上になった時、デジタル比較器３０５の出力３１３はローレベル“０”からハイレベル“１”に変化する。デジタル比較器３０５の出力３１３はN段フリップフロップ３０４に供給され、Nクロック分遅延された遅延出力３１４が位相比較器３０１の一方の入力端子に供給され、この遅延出力３１４が遅延校正動作時の参照信号とされる。ここで、基準デジタルコードレジスタ３０７の基準コード値３１２がデジタル・アナログ変換器(ＤＡＣ)１０７に入力に供給された時、ローパスフィルタ(ＬＰＦ)１０８の出力の電圧レベルが基準電圧源３０３から出力される基準電圧３１０(Vref)と等しくなるようなデジタル値に設定されている。尚、N段フリップフロップ３０４の遅延量は、位相変調器(ＰＭＭＯＤ)１０９での遅延をクロック信号の周期で丸め処理された値に設定されている。
【００９３】
基準電圧源３０３から一定の基準電圧３１０(Vref)が出力されて、アナログ電圧比較器３０２はローパスフィルタ(ＬＰＦ)１０８の出力２１２の電圧レベルと基準電圧３１０(Vref)とを比較する。ローパスフィルタ(ＬＰＦ)１０８の出力２１２の電圧レベルが基準電圧３１０(Vref)より高くなった時点で、アナログ電圧比較器３０２の出力３１１はローレベル“０”からハイレベル“１”へ変化する。位相比較器３０１はアナログ電圧比較器３０２の出力３１１と参照信号としてのN段フリップフロップ３０４の遅延出力３１４の位相差を検出して、位相差検出信号３１５を遅延調整器３００の入力に供給する。尚、この位相比較器３０１は、論理回路を使用したデジタル位相比較器で構成されることも可能であり、またギルバートセル等によるアナログ乗算器を使用したアナログ位相比較器で構成されることも可能である。
【００９４】
遅延調整器３００は位相比較器３０１の位相差検出信号３１５と収束目標の位相の差分を検出して、検出結果を累算する。そして、累算結果をベースに振幅信号経路の遅延量を制御するために、遅延調整器３００は遅延制御信号２１４、２１５を生成して可変遅延器２０２の遅延量とローパスフィルタ(ＬＰＦ)１０８のカットオフ周波数とを制御する。遅延校正動作が終了した時点で、遅延制御信号２１４、２１５の値は遅延調整器３００の内部のレジスタ等に格納されるものである。
【００９５】
《遅延校正動作》
図６は、図４と図５とに示した本発明の実施の形態１によるポーラ変調送信機の遅延校正動作を示す図である。
【００９６】
図６の例では、信号生成器２００の出力２１０として三角波信号(鋸歯波信号)を出力しているが、その他の周期信号の使用が可能である。
【００９７】
遅延校正動作時に信号生成器２００から三角波信号２１０が生成されると、スイッチ３０６を介してデジタル比較器３０５には三角波信号２１０が供給される一方、可変遅延器２０２には三角波信号２１３が供給される。デジタル比較器３０５にて、三角波信号２１０はレジスタ３０７の出力の基準コード３１２と比較され、三角波信号２１０が基準コード３１２以上となった時に立ち上り、三角波信号２０３が立ち下がる時に立ち下がる方形波出力３１３がデジタル比較器３０５の出力に生成される。
【００９８】
この方形波出力３１３はN段フリップフロップ３０４によって遅延され、遅延校正動作時の参照信号としての遅延出力３１４が位相比較器３０１の一方の入力端子に供給される。一方、可変遅延器２０２に供給された三角波信号２１３は、可変遅延器２０２で遅延され、デジタル・アナログ変換器(ＤＡＣ)１０７でアナログ信号に変換され、ローパスフィルタ(ＬＰＦ)１０８でエイリアス成分が低減され、遅延三角波信号２１２となり、遅延校正器２０１のアナログ電圧比較器３０２にフィードバックされる。
【００９９】
遅延三角波信号２１２はアナログ電圧比較器３０２により基準電圧３１０(Vref)と比較され、図６に示すように、基準電圧３１０(Vref)以上となったタイミングで立ち上り、遅延三角波信号２１２が立ち下がるタイミングで立ち下がる方形波３１１がアナログ電圧比較器３０２から出力されるものである。この方形波３１１と遅延校正動作時の参照信号としての遅延出力３１４とが位相検出器３０１に供給されることよって、両信号３１１、３１４の位相差に対応する位相差検出信号３１５が位相検出器３０１の出力から生成されて、遅延調整器３００の入力に供給される。
【０１００】
遅延調整器３００において、N段フリップフロップ３０４の遅延量から位相変調器(ＰＭＭＯＤ)１０９の遅延量を減算した差分遅延値と位相差検出信号３１５の位相差とが比較される。位相差検出信号３１５の位相差が差分遅延値よりも大きければ、遅延制御信号２１４が上昇して、可変遅延器２０２の遅延量が増加する。また位相検出器３０１の位相差検出信号３１５の位相差が差分遅延値よりも大きければ、遅延制御信号２１５が上昇して、ローパスフィルタ(ＬＰＦ)１０８のカットオフ周波数が低下され、ローパスフィルタ(ＬＰＦ)１０８の遅延量を増加される。
【０１０１】
また基準デジタルコードレジスタ３０７の基準コード３１２がデジタル・アナログ変換器(ＤＡＣ)１０７によって変換されたアナログ電圧が、基準電圧源３０３の基準電圧３１０(Vref)と等しく設定されているので、アナログ電圧比較器３０２の方形波出力３１１と遅延校正動作時の参照信号としての遅延出力３１４の位相差に対応する位相差検出信号３１５を位相比較器３０１で検出することによって可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の遅延量が検出することができる。すなわち、N段フリップフロップ３０４の遅延量から位相差検出信号３１５の位相差を減算した差分遅延値が、可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の遅延量となる。従って、この遅延量が位相変調器(ＰＭＭＯＤ)１０９の遅延量と一致するように、N段フリップフロップ３０４の遅延量から位相変調器(ＰＭＭＯＤ)１０９の遅延量を減算した差分遅延値と位相差検出信号３１５の位相差とが等しくなるように、ローパスフィルタ(ＬＰＦ)１０８のカットオフ周波数と可変遅延器２０２の遅延量が制御され、遅延校正動作が実行される。
【０１０２】
実際は、N段フリップフロップ３０４の遅延量から位相差検出信号３１５の位相差を減算した差分遅延値は極めて小さな値に設定されているので、位相差検出信号３１５の位相差も極めて小さな値となる。従って、N段フリップフロップ３０４の遅延量に依存する遅延校正動作時の参照信号としての遅延出力３１４の位相とアナログ電圧比較器３０２の方形波出力３１１の位相とが同期するように、遅延制御信号２１４、２１５によって可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の遅延量が制御される。
【０１０３】
《他の遅延校正器》
図７は、図４に示す本発明の実施の形態１によるポーラ変調送信機に含まれるその他の遅延校正器２０１の構成とその他の回路との接続を示す図である。
【０１０４】
図７に示す遅延校正器２０１が図５に示した遅延校正器２０１と相違するのは、図５に示した遅延校正器２０１に含まれる位相比較器３０１が図７に示す遅延校正器２０１では時間デジタル変換器(ＴＤＣ：Time to Digital Converter)３０８に置換され、時間デジタル変換器(ＴＤＣ)３０８の出力３１６が遅延調整器３００の入力に供給される点である。この時間デジタル変換器(ＴＤＣ)３０８は、２つの入力端子に供給される２つの入力信号の入力時間差をデジタル出力３１６に変換するものであって、このデジタル出力３１６は時間デジタル変換器(ＴＤＣ)３０８の分解能によって丸め処理された値となる。この場合に、時間デジタル変換器(ＴＤＣ)３０８の分解能と可変遅延器２０２の単位遅延時間と等しい関係かまたは倍数の関係であれば、時間デジタル変換器(ＴＤＣ)３０８の検出結果３１６によって直接、可変遅延器２０２の遅延量を決定することが可能となり、高速な遅延校正が可能となるものである。
【０１０５】
《回路ばらつきによる影響》
図８は、図４と図５と図７に示す本発明の実施の形態１によるポーラ変調送信機の遅延校正器２０１に含まれるアナログ電圧比較器３０２のオフセットが存在する場合のアナログ電圧比較器３０２の出力３１１への影響を示す図である。
【０１０６】
図８に示すようにアナログ電圧比較器３０２にオフセットが存在する場合、遅延三角波信号２１２が基準電圧３１０(Vref)以上となっても方形波３１１は立ち上がらず、基準電圧３１０(Vref)にオフセット分を加算した電圧３２０以上となるタイミングで方形波３１１が立ち上がる。遅延校正器２０１は、方形波３１１の立ち上りタイミングを検出して振幅信号経路の遅延を検出しているので、アナログ電圧比較器３０２のオフセットが大きい場合には、振幅信号経路の遅延校正の精度が劣化して、隣接チャネル漏洩電力比(ＡＣＰＲ)およびエラーベクトル振幅(ＥＶＭ)の劣化が生じる。
【０１０７】
次に図９は、図４と図５と図７に示す本発明の実施の形態１によるポーラ変調送信機の遅延校正器２０１に含まれる基準電圧源３０３の出力電圧３１０(Vref)にばらつきが存在する場合のアナログ電圧比較器３０２の出力３１１への影響を示す図である。
【０１０８】
図９は、基準電圧３１０(Vref)が理想的な値より高くなった例を示している。基準電圧３１０が高くなると、遅延三角波信号２１２が基準電圧３１０(Vref)以上となるタイミングが遅くなるため、方形波３１１の立ち上りタイミングが基準電圧３１０にばらつきがない場合に比較して遅延するものとなる。そのために、可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８との遅延量が実際の遅延量よりも大きく検出されるので、図８で説明したオフセットの影響と同様に、振幅信号経路の遅延校正の精度が劣化する。基準電圧３１０(Vref)が理想値より低下した場合は、方形波３１１の立ち上りタイミングは早くなるので、可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の遅延量が実際の遅延量よりも小さく検出されてしまい、やはり幅信号経路の遅延校正の精度が劣化する。
【０１０９】
さらに、図１０は、図４と図５と図７とに示す本発明の実施の形態１によるポーラ変調送信機に含まれるデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８のゲインにばらつきが存在する場合のアナログ電圧比較器３０２の出力３１１への影響を示す図である。
【０１１０】
図１０は、デジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８のゲインが設計値よりも大きくなった場合の例を示している。図１０に示すようにデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８のゲインが設計値より大きい場合には、遅延三角波信号２１２はゲインばらつきのない場合の遅延三角波信号３２１よりも早期に基準電圧３１０(Vref)と交差する。そのために、ゲインばらつきのない場合と比較して、方形波３１１の立ち上りタイミングが早くなり、可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の遅延量が実際の遅延量よりも小さく検出されてしまう。逆にゲインが設計値より小さい場合は、ゲインばらつきのない場合と比較して方形波３１１が遅れて立ち上がるため可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８との遅延量が実際の遅延量よりも大きく検出されてしまう。
【０１１１】
以上、図８と図９と図１０とを使用して説明したように、アナログ電圧比較器３０２のオフセットと基準電圧源３０３の基準電圧３１０(Vref)のばらつきとデジタル・アナログ変換器(ＤＡＣ)１０７およびローパスフィルタ(ＬＰＦ)１０８のゲインばらつきの３者は、遅延三角波信号２１２が供給されるアナログ電圧比較器３０２の出力方形波３１１の立ち上りタイミングを変動させて、可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８との遅延量を実際の遅延量から変動させてしまう。しかし、これらばらつきの影響で変動した分で遅延三角波信号２１２のレベルを変化させて基準電圧３１０(Vref)と交差する実際のタイミングを理想的なタイミングに同期させることによって、ばらつきの影響をキャンセルすることが可能である。例えば、アナログ電圧比較器３０２のオフセット分を可変遅延器２０２の入力に供給される三角波信号２１３に加算することによって、アナログ電圧比較器３０２のオフセット分で遅延三角波信号２１２のレベルを変化させるものである。そのために、図１１に示すように、信号生成器２００の出力２１０と可変遅延器２０２の入力に供給される三角波信号２１３とに、オフセット分を上乗せするものである。尚、図１１は、図４と図５と図７に示す本発明の実施の形態１によるポーラ変調送信機の遅延校正器２０１に含まれるアナログ電圧比較器３０２のオフセットの影響が、信号生成器２００の出力２１０と可変遅延器２０２の入力に供給される三角波信号２１３と遅延三角波信号２１２とのレベル変化と、基準電圧３１０(Vref)のレベル変化３２０でキャンセルされることを示す図である。
【０１１２】
すなわち、図１１に示すように、アナログ電圧比較器３０２のオフセット分で、信号生成器２００の出力２１０と可変遅延器２０２の入力に供給される三角波信号２１３と遅延三角波信号２１２とのレベル変化が設定される。また、図１１に示すように、アナログ電圧比較器３０２のオフセット分で、基準電圧３１０(Vref)から基準電圧３２０までのレベル変化が設定される。このようにして、アナログ電圧比較器３０２によってレベル変化後の遅延三角波信号２１２とレベル変化後の基準電圧３２０を比較することによって、アナログ電圧比較器３０２の出力方形波３１１の立ち上りタイミングの変動を補償することが可能となる。尚、基準電圧３１０(Vref)を基準電圧３２０までレベル変化させたので、基準デジタルコードレジスタ３０７の基準コード３１２の値を基準電圧３１０(Vref)に対応するデジタル値から基準電圧３２０に対応するデジタル値に変更するものである。
【０１１３】
《改良型遅延校正器》
図１２は、図４に示した本発明の実施の形態１によるポーラ変調送信機に含まれる改良された遅延校正器２０１の構成とその他の回路との接続を示す図である。
【０１１４】
図１２に示す改良型遅延校正器２０１が、図５に示した遅延校正器２０１と相違するのは、図１２に示す改良型遅延校正器２０１には図５に示した遅延校正器２０１に含まれていないしきい値調整器３０９と加算器３１８と加算器３１９とが追加されていることである。
【０１１５】
図１２に示した改良型遅延校正器２０１では、しきい値調整器３０９はアナログ電圧比較器３０２のオフセットをベースに基準電圧３１０(Vref)のばらつきとデジタル・アナログ変換器(ＤＡＣ)１０７およびローパスフィルタ(ＬＰＦ)１０８のゲインばらつきとに従って補償オフセット信号３１７を生成するものである。信号生成器２００からの信号２１０としきい値調整器３０９からの補償オフセット信号３１７とは加算器３１９の一方の入力端子と他方の入力端子とにそれぞれ供給されて、加算器３１９の出力端子からレベル変化された信号２１０がスイッチ３０６の一方の入力端子に供給される。基準デジタルコードレジスタ３０７の基準コードとしきい値調整器３０９からの補償オフセット信号３１７とは加算器３１８の一方の入力端子と他方の入力端子とにそれぞれ供給されて、加算器３１８の出力端子からレベル変化された基準コード３１２がデジタル比較器３０５の他方の入力端子に供給される。
【０１１６】
図１２に示す改良型遅延校正器２０１を含んだ図４に示す本発明の実施の形態１によるポーラ変調送信機によれば、アナログ電圧比較器３０２のオフセットと基準電圧源３０３の基準電圧３１０(Vref)のばらつきとデジタル・アナログ変換器(ＤＡＣ)１０７およびローパスフィルタ(ＬＰＦ)１０８のゲインばらつきの３者が存在したとしても、アナログ電圧比較器３０２の出力方形波３１１の立ち上がりタイミングの変動を補償することが可能となる。その結果、図１２に示す改良型遅延校正器２０１を含んだ図４に示す本発明の実施の形態１によるポーラ変調送信機によれば、回路ばらつきによる幅信号経路の遅延校正の精度の劣化を軽減することが可能となる。
【０１１７】
《改良型遅延校正器のしきい値調整器》
図１３は、図１２に示した図４の本発明の実施の形態１によるポーラ変調送信機に含まれる改良型遅延校正器２０１のしきい値調整器３０９の動作を説明する図である。
【０１１８】
図１３に示すように、信号生成器２００の出力２１０はゼロレベルに固定されており、アナログ電圧比較器３０２に基準電圧源３０３からオフセット加算基準電圧３２０とローパスフィルタ(ＬＰＦ)１０８の出力から遅延三角波信号２１２とが供給されている。ローパスフィルタ(ＬＰＦ)１０８の出力の遅延三角波信号２１２のレベルがオフセット加算基準３２０よりも低い期間では、アナログ電圧比較器３０２の出力方形波３１１はローレベル“０”である。するとしきい値調整器３０９は補償オフセット信号３１７を上昇させるので、可変遅延器２０２の入力に供給される三角波信号２１３のレベルも同様に、上昇する。従って、補償オフセット信号３１７の上昇による三角波信号２１３の上昇に伴いローパスフィルタ(ＬＰＦ)１０８の出力の遅延三角波信号２１２はアナログ電圧比較器３０２のオフセット加算基準３２０以上となって、アナログ電圧比較器３０２の出力方形波３１１はハイレベル“１”となる。出力方形波３１１がハイレベル“１”になると、しきい値調整器３０９は補償オフセット信号３１７を低下するので、三角波信号２１３のレベルも低下する。この動作が繰り返されることにより、しきい値調整器３０９から生成される補償オフセット信号３１７の値は収束する。収束結果の補償オフセット信号３１７の値をしきい値調整器３０９は次に動作するまで内部のレジスタに保持して、補償オフセット信号３１７を遅延校正動作の期間中に加算器３１８の他方の入力端子と加算器３１９の他方の入力端子とに供給する。
【０１１９】
《位相変調器としてのＰＬＬ》
図１４は、図４に示す本発明の実施の形態１によるポーラ変調送信機に含まれる位相変調器(ＰＭＭＯＤ)１０９としてのフェーズロックドループ(ＰＬＬ)の構成を示す図である。
【０１２０】
図１４に示すように、図４に示す本発明の実施の形態１よるポーラ変調送信機に含まれる位相変調器(ＰＭＭＯＤ)１０９としてのフェーズロックドループ(ＰＬＬ)は、上記特許文献３に記載されたＰＬＬと同様に、位相比較器(ＰＤ)４０１と、チャージポンプ(ＣＰ)４０５と、ループフィルタ(Loop Filter)４００と、電圧制御発振器(ＶＣＯ)４０２と、カウンタ４０３と、積分器(アキュムレータ)４０４と、チャージポンプ電流制御部４０６と、ダウンコンバージョンミキサ(ＤＣＭ)４０７と、シンセサイザ４０８と、可変分周器４０９と、ΣΔ変調器４１１と、スイッチ４１０と、基準周波数信号源４１２とによって構成されている。
【０１２１】
図４に示す本発明の実施の形態１によるポーラ変調送信機の送信動作モードで、図１４に示したフェーズロックドループ(ＰＬＬ)では基準周波数信号源４１２から供給される送信中間周波数信号をスイッチ４１０が選択して位相比較器(ＰＤ)４０１の第２入力端子ＩＮ−２に供給され、位相比較器(ＰＤ)４０１の第１入力端子ＩＮ−１にダウンコンバージョンミキサ(ＤＣＭ)４０７の出力から生成される負帰還中間周波数信号が供給される。位相比較器(ＰＤ)４０１の第２入力端子ＩＮ−２に供給される送信中間周波数信号は、図４に示したポーラ変調送信機の座標回転デジタル計算(ＣＯＲＤＩＣ)システム１０６から生成される位相(θ)の成分が含まれている。位相比較器(ＰＤ)４０１の出力に接続されたチャージポンプ(ＣＰ)４０５の充放電電流によってループフィルタ(Loop Filter)４００が充放電されて、発振周波数を決定する発振制御電圧がループフィルタ(Loop Filter)４００から電圧制御発振器(ＶＣＯ)４０２の発振制御入力端子に供給される。電圧制御発振器(ＶＣＯ)４０２の出力端子から、図４に示すポーラ変調送信機の電力増幅器(ＰＡ)１０２の入力に接続されたミキサ１１０に供給される送信無線周波数信号が生成される。この送信無線周波数信号は当然のことながら、座標回転デジタル計算(ＣＯＲＤＩＣ)システム１０６から生成される位相(θ)の成分を含んでいる。ダウンコンバージョンミキサ(ＤＣＭ)４０７の一方の入力端子と他方の入力端子に電圧制御発振器(ＶＣＯ)４０２から送信無線周波数信号とシンセサイザ４０８からの基準無線周波数信号がそれぞれ供給されるので、ダウンコンバージョンミキサ(ＤＣＭ)４０７の出力から生成される負帰還中間周波数信号が位相比較器(ＰＤ)４０１の第１入力端子ＩＮ−１に供給される。
【０１２２】
図４に示した本発明の実施の形態１によるポーラ変調送信機の遅延校正動作時では、下記のような手順によって図１４に示すフェーズロックドループ(ＰＬＬ)の伝達関数(遅延量)の校正動作が実行される。
【０１２３】
まず、この校正動作では、可変分周器４０９から供給される分周出力信号がスイッチ４１０によって選択されて位相比較器(ＰＤ)４０１の第２入力端子ＩＮ−２に供給される。
【０１２４】
最初、ΣΔ変調器４１１から可変分周器４０９の分周制御入力端子に比較的大きな一定の値が供給されることによって、可変分周器４０９に比較的大きな分周比が設定される。従って、シンセサイザ４０８からの基準無線周波数信号が可変分周器４０９の比較的大きな分周比によって分周され、比較的低い一定の周波数の分周出力信号が可変分周器４０９からスイッチ４１０を介し位相比較器(ＰＤ)４０１の第２入力端子ＩＮ−２に供給される。この状態で、図１４に示したフェーズロックドループ(ＰＬＬ)がロック動作を開始して、電圧制御発振器(ＶＣＯ)４０２は比較的低い周波数の送信無線周波数信号を発振する。ＰＬＬのロック動作中の電圧制御発振器(ＶＣＯ)４０２の比較的低い周波数の送信無線周波数信号に応答してカウンタ４０３がサンプリング・クロック(図示せず)をカウントして、積分器(アキュムレータ)４０４はカウンタ４０３のカウント値を積分する。
【０１２５】
次に、ΣΔ変調器４１１から可変分周器４０９の分周制御入力端子に比較的小さな一定の値が供給されることによって、可変分周器４０９に比較的小さな分周比が設定される。従って、シンセサイザ４０８からの基準無線周波数信号が可変分周器４０９の比較的小さな分周比によって分周され、比較的高い一定の周波数の分周出力信号が可変分周器４０９からスイッチ４１０を介し位相比較器(ＰＤ)４０１の第２入力端子ＩＮ−２に供給されるようになる。すると、図１４に示したフェーズロックドループ(ＰＬＬ)が過渡動作を開始して、電圧制御発振器(ＶＣＯ)４０２の送信無線周波数信号は比較的低い周波数から高い周波数に変化して、電圧制御発振器(ＶＣＯ)４０２はその後に一定の高い周波数の送信無線周波数信号が発振するものとなる。この過渡動作中の電圧制御発振器(ＶＣＯ)４０２の変化中の周波数の送信無線周波数信号に応答して、カウンタ４０３がサンプリング・クロックをカウントして、積分器(アキュムレータ)４０４はカウンタ４０３のカウント値を積分する。従って、ＰＬＬのロック動作中のカウンタ４０３のカウント値と過渡動作中のカウンタ４０３のカウント値との比から図１４に示すフェーズロックドループ(ＰＬＬ)のループ利得と遅延量の目標特性からの誤差がチャージポンプ電流制御部４０６で計算され、ＰＬＬのループ利得と遅延量とを目標特性に一致させるため補正データがチャージポンプ電流制御部４０６で計算される。この補正データがチャージポンプ電流制御部４０６からチャージポンプ(ＣＰ)４０５に供給されて、チャージポンプ(ＣＰ)４０５の充放電電流がＰＬＬのループ利得と遅延量を目標特性に一致させるために最適化された値に設定されることが可能となるものである。
【０１２６】
上記のような手順によって図１４に示すフェーズロックドループ(ＰＬＬ)の伝達関数(遅延量)の校正動作が実行され、図４に示す本発明の実施の形態１によるポーラ変調送信機に含まれる位相変調器(ＰＭＭＯＤ)１０９としてのフェーズロックドループ(ＰＬＬ)の遅延量を目標の遅延量に一致させることが可能となる。
【０１２７】
一例としては、図４に示すポーラ変調送信機に含まれる位相変調器(ＰＭＭＯＤ)１０９としてのフェーズロックドループ(ＰＬＬ)の遅延量は、図５に示す遅延校正器２０１のＮ段フリップフロップ３０４の遅延量と略等しい値に設定される。従って、ポーラ変調送信機の振幅信号経路の遅延校正動作によって、可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の全遅延量が、Ｎ段フリップフロップ３０４の遅延量と略等しく設定されることとなる。またポーラ変調送信機の位相信号経路の遅延校正動作(ＰＬＬの伝達関数の校正動作)によって、ポーラ変調送信機の位相変調器(ＰＭＭＯＤ)１０９としてのフェーズロックドループ(ＰＬＬ)の遅延量が、Ｎ段フリップフロップ３０４の遅延量と略等しく設定されることとなる。その結果、図４に示すポーラ変調送信機にて、振幅信号経路の可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８との全遅延量と位相信号経路の位相変調器(ＰＭＭＯＤ)１０９としてのフェーズロックドループ(ＰＬＬ)の遅延量とが略等しく設定となることが可能となるものである。
【０１２８】
《遅延校正動作のシーケンス》
図１５は、図４と図５と図７と図１２と図１４で説明した本発明の実施の形態１によるポーラ変調送信機において実行される遅延校正動作のシーケンスを説明する図である。
【０１２９】
図１５に示す遅延校正動作は振幅信号経路の遅延校正動作と位相信号経路の遅延校正動作とを含み、振幅信号経路の遅延校正動作と位相信号経路の遅延校正動作は並列処理で実行されるので、遅延校正動作の処理時間の短縮が可能である。
【０１３０】
図１５に示すように、図４に示すポーラ変調送信機を搭載した携帯電話端末の電源投入時およびこの携帯電話端末を使用した送信動作の前にアイドル状態１５０１から校正動作(キャリブレーション動作)１５０２に状態遷移する。
【０１３１】
校正動作１５０２の開始により、振幅信号経路の遅延校正動作１５０３〜１５０５と位相信号経路の遅延校正動作１５０６〜１５０７とが並列に開始される。
【０１３２】
振幅信号経路の遅延校正動作のしきい値調整のステップ１５０３では、図１２で説明した改良型遅延校正器２０１に含まれたしきい値調整器３０９の補償オフセット値３１７の値が設定される。その後、ローパスフィルタ(ＬＰＦ)１０８のカットオフ周波数と遅延量の校正のステップ１５０４と可変遅延器２０２の遅延量の校正のステップ１５０５とで、図１２の改良型遅延校正器２０１に含まれる遅延調整器３００から生成される遅延制御信号２１４、２１５による可変遅延器２０２の遅延量とローパスフィルタ(ＬＰＦ)１０８のカットオフ周波数と遅延量の制御が実行される。このようにして、ポーラ変調送信機の振幅信号経路の可変遅延器２０２とデジタル・アナログ変換器(ＤＡＣ)１０７とローパスフィルタ(ＬＰＦ)１０８の全遅延量を、目標の遅延量に一致させることが可能となる。
【０１３３】
位相信号経路の遅延校正動作のＰＬＬロックのステップ１５０６では、図１４にて説明したように、ΣΔ変調器４１１によって可変分周器４０９に大きな分周比が設定され、低周波数の分周出力信号が可変分周器４０９からスイッチ４１０を介し位相比較器(ＰＤ)４０１の第２入力端子ＩＮ−２に供給されて、フェーズロックドループ(ＰＬＬ)がロック動作を開始する。ＰＬＬのロック動作中の電圧制御発振器(ＶＣＯ)４０２の低周波数の送信無線周波数信号に応答する積分器４０４によるカウント積分値が、得られるものである。
【０１３４】
位相信号経路の遅延校正動作のＰＬＬの伝達関数・(遅延量)校正のステップ１５０７では、図１４で説明したように、ΣΔ変調器４１１によって可変分周器４０９の分周比は大きな値から小さな値に変更されて、過渡動作中のＰＬＬの電圧制御発振器(ＶＣＯ)４０２の変化中の送信無線周波数信号に応答する積分器４０４によるカウント積分値が得られて、ポーラ変調送信機の位相信号経路の位相変調器(ＰＭＭＯＤ)１０９としてのフェーズロックドループ(ＰＬＬ)の遅延量を目標の遅延量に一致させることが可能となる。
【０１３５】
このようにして、振幅信号経路の遅延校正動作と位相信号経路の遅延校正動作を含む遅延校正動作が完了すると、次のステップ１５０８で、図４と図５と図７と図１２と図１４で説明した本発明の実施の形態１によるポーラ変調送信機は送信動作を開始するものである。このステップ１５０８での送信動作では、良好な隣接チャネル漏洩電力比(ＡＣＰＲ)およびエラーベクトル振幅(ＥＶＭ)の送信特性を実現することが可能となる。
【０１３６】
［実施の形態２］
図１６は、本発明の実施の形態２によるポーラ変調送信機の構成を示す図である。
【０１３７】
図１６に示す本発明の実施の形態２によるポーラ変調送信機が図４に示した本発明の実施の形態１によるポーラ変調送信機と相違するのは、下記の点である。
【０１３８】
すなわち、図４に示した本発明の実施の形態１によるポーラ変調送信機は冒頭で説明したポーラ変調方式の第１のアーキテクチャであって、電力増幅器(ＰＡ)１０２の前のミキサ１１０で振幅成分と位相成分とを合成する方式である。
【０１３９】
それに対して、図１６に示す本発明の実施の形態２によるポーラ変調送信機は冒頭で説明したポーラ変調方式の第２のアーキテクチャであって、振幅成分によって電力増幅器(ＰＡ)１０２の出力電力を直接に変調して、振幅成分と位相成分とを合成する方式である。
【０１４０】
すなわち、図１６に示す本発明の実施の形態２によるポーラ変調送信機においては、図４に示したポーラ変調送信機に含まれていたミキサ１１０が省略され、その代わりにレギュレータ１１１が追加されている。
【０１４１】
このレギュレータ１１１は電源電圧Ｖdd(図示せず)と電力増幅器(ＰＡ)１０２の電源電圧供給端子との間に接続され、レギュレータ１１１の制御入力端子にはローパスフィルタ(ＬＰＦ)１０８の出力から振幅信号経路の振幅成分信号が供給されるものである。レギュレータ１１１の制御入力端子での振幅成分信号に応答してレギュレータ１１１の導通度が制御されるので、電力増幅器(ＰＡ)１０２の電源電圧供給端子での動作電圧２１２の電圧レベルが制御される。この方式では、ポーラ変調送信機の位相信号経路の位相変調器(ＰＭＭＯＤ)１０９の位相成分信号を飽和出力にできるので信号対雑音比(Ｓ／Ｎ)を向上でき、電力増幅器(ＰＡ)１０２も飽和動作が可能であるので、電力増幅器(ＰＡ)１０２の電力効率も向上する。尚、この方式の場合には、遅延校正器２０１にフィードバックにて供給されるローパスフィルタ(ＬＰＦ)１０８の出力２１２は電力増幅器(ＰＡ)１０２の電源電圧供給端子での動作電圧２１２となる。更に、この方式でのレギュレータ１１１は、ＬＤＯ(Low voltage Drop Output)型レギュレータと呼ばれ、レギュレータ１１１のトランジスタにはＰチャンネルＭＯＳトランジスタもしくはＰＮＰ型バイポーラトランジスタが選択される。その結果、レギュレータ１１１の制御入力端子の振幅成分信号をローレベルとすると、レギュレータ１１１のトランジスタの電圧損失は極めて小さくなって、電力増幅器(ＰＡ)１０２の電源電圧供給端子での動作電圧２１２の電圧レベルを略電源電圧Ｖddまで上昇することが可能となる。
【０１４２】
［実施の形態３］
図１７は、本発明の実施の形態３によるポーラ変調送信機の構成を示す図である。
【０１４３】
図１７に示す本発明の実施の形態３によるポーラ変調送信機が図４に示した本発明の実施の形態１によるポーラ変調送信機と相違するのは、下記の点である。
【０１４４】
すなわち、図１７に示す本発明の実施の形態３によるポーラ変調送信機においては、図４に示したポーラ変調送信機のＲＦＩＣ１００に含まれていた信号生成器２００がベースバンドプロセッサ１０１に含まれている。図１７に示した本発明の実施の形態３によるポーラ変調送信機の遅延校正動作時では、ベースバンドプロセッサ１０１の信号生成器２００からの信号がＩ、Ｑ信号発生器１０５に供給され、Ｉ、Ｑ信号発生器１０５から生成されるＩ(同相)信号、Ｑ(直交)信号を座標回転デジタル(ＣＯＲＤＩＣ)システム１０６が校正動作用の振幅成分信号(ρ)を出力２１１に変換して遅延校正器２０１に供給するものである。
【０１４５】
この場合、ＲＦＩＣ１００と比較して微細化の速度が速いベースバンドプロセッサ１０１内部に信号生成器２００が内蔵可能であるので、種々のテスト信号が生成可能な波形生成リードオンリーメモリ(ＲＯＭ)を内蔵しても、ベースバンドプロセッサ１０１の半導体チップ面積の増大を軽減することが可能である。
【０１４６】
［実施の形態４］
図１８は、本発明の実施の形態４によるポーラ変調送信機の構成を示す図である。
【０１４７】
図１８に示す本発明の実施の形態４によるポーラ変調送信機が図４に示した本発明の実施の形態１によるポーラ変調送信機と相違するのは、下記の点である。
【０１４８】
すなわち、図１８に示す本発明の実施の形態４によるポーラ変調送信機においては、図４に示したポーラ変調送信機の振幅信号経路に含まれていた可変遅延器２０２がイコライザ(波形等価器)２１６に置換されている点である。
【０１４９】
図１８に示したポーラ変調送信機では、イコライザ２１６はデジタル・アナログ変換器(ＤＡＣ)１０７の入力に接続されているので、イコライザ２１６はデジタル・フィルタによって構成されている。図１８に示したポーラ変調送信機において、遅延校正器２０１から生成される制御出力信号２１４によってデジタル・フィルタにより構成された可変遅延器としてのイコライザ２１６の遅延量を制御するために、制御出力信号２１４によってデジタル・フィルタの各タップ係数が制御される。
【０１５０】
尚、図１８に示した本発明の実施の形態４によるポーラ変調送信機において、波形等価機能を有するイコライザ２１６を可変遅延器として使用することによって、ローパスフィルタ(ＬＰＦ)１０８の周波数帯域を狭くすることが可能である。従って、ローパスフィルタ(ＬＰＦ)１０８として、次数の低いフィルタを使用することが可能であるので、ＲＦＩＣ１００の半導体チップ面積の増大を軽減することが可能である。
【０１５１】
［シミュレーション結果］
図１９は、図４と図５とに示した本発明の実施の形態１によるポーラ送信変調器の各部の信号波形のシミュレーション結果を示す図である。
【０１５２】
図１９には、図６と同様に信号生成器２００の三角波信号２１０、遅延三角波信号２１２、参照遅延出力３１４、方形波３１１、位相差検出信号３１５、遅延制御信号２１５、遅延制御信号２１４の信号波形が示されている。
【０１５３】
図２０は、図４と図５に示した本発明の実施の形態１によるポーラ送信変調器をＥＤＧＥ使用ポーラ変調送信機に適用した場合の入力スペクトラムと出力スペクトラムとのシミュレーション結果を示す図である。
【０１５４】
図２０のシミュレーション結果から、本発明の実施の形態１によるポーラ送信変調器の出力スペクトラムがスペクトラムマスクすなわちＥＤＧＥ規格を満足することが理解される。
【０１５５】
図２１は、図１に示した本発明に先立って本発明者等により検討されたポーラ送信変調器をＥＤＧＥ使用ポーラ変調送信機に適用した場合の入力スペクトラムと出力スペクトラムとのシミュレーション結果を示す図である。
【０１５６】
図２１のシミュレーション結果から、図１に示したポーラ送信変調器の出力スペクトラムがスペクトラムマスクすなわちＥＤＧＥ規格を満足することができないことが理解される。
【０１５７】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１５８】
例えば、図１８に示して本発明の実施の形態４によるポーラ変調送信機においては、デジタル・アナログ変換器(ＤＡＣ)１０７の入力に接続されたデジタル・フィルタにより構成されたイコライザ２１６は、デジタル・アナログ変換器(ＤＡＣ)１０７の出力に接続されるアナログ・フィルタにより構成されたイコライザ２１６に置換されることが可能である。この場合に、遅延校正器２０１から生成される制御出力信号２１４によって、アナログ・フィルタによって構成されたイコライザ２１６の抵抗値もしくは容量値が制御されるものとなる。
【符号の説明】
【０１５９】
１００…無線周波数集積回路(ＲＦＩＣ)
１０１…ベースバンドプロセッサ
１０２…電力増幅器(ＰＡ)
１０３…スイッチ
１０４…アンテナ
１０５…Ｉ、Ｑ信号発生器
１０６…座標回転デジタル計算(ＣＯＲＤＩＣ)システム
１０７…デジタル・アナログ変換器(ＤＡＣ)
１０８…ローパスフィルタ(ＬＰＦ)
１０９…位相変調器(ＰＭＭＯＤ)
１１０…ミキサ
１１１…ＬＤＯ型レギュレータ
２００…信号生成器
２０１…遅延校正器
２０２…可変遅延器
２１０…信号生成器２００の出力
２１１…システム１０６の振幅出力
２１２…遅延三角波信号
２１３…三角波信号
２１４…遅延制御信号
２１５…遅延制御信号
２１６…イコライザ
３００…遅延調整器
３０１…位相比較器
３０２…アナログ電圧比較器
３０３…基準電圧源
３０４…N段フリップフロップ
３０５…デジタル比較器
３０６…スイッチ
３０７…基準デジタルコードレジスタ
３０８…時間デジタル変換器
３０９…しきい値調整器
３１０…基準電圧出力
３１７…補償オフセット信号
３１８…加算器
３１９…加算器
４００…ループフィルタ
４０１…位相比較器
４０２…電圧制御発振器
４０３…カウンタ
４０４…積分器(アキュムレータ)
４０５…チャージポンプ
４０６…チャージポンプ電流制御部
４０７…ダウンコンバージョンミキサ
４０８…電圧制御発振器(ＶＣＯ)
４０９…可変分周器
４１０…スイッチ
４１１…ΣΔ変調器
４１２…基準周波数信号源
【図１】
2011061517.tif 000003
【図２】
2011061517.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011061517.tif 000009
【図８】
2011061517.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2011061517.tif 000017
【図１６】
2011061517.tif 000018
【図１７】
2011061517.tif 000019
【図１８】
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【図１９】
2011061517.tif 000021
【図２０】
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【図２１】
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