(57)【要約】【課題】同一の工程で第一及び第二の柱状型ＭＯＳトランジスタのそれぞれのゲート電極の高さを同一に形成する半導体装置の製造方法を提供する。【解決手段】本発明は、半導体基板に半導体ピラーを形成する工程と、前記半導体ピラーおよび前記半導体基板を覆う第二の絶縁膜を形成する工程と、前記第二の絶縁膜を覆うシリコン膜を形成する工程と、第一および第二領域の前記シリコン膜にそれぞれ異なる不純物を導入する工程と、前記半導体ピラー側面にそれぞれ異なる高さのシリコン膜サイドウォールを形成する工程と、平坦化材料膜を形成する工程と、前記シリコン膜サイドウォール上部を前記平坦化材料膜から露出させる工程と、前記第一および第二の導電型のシリコン膜サイドウォールを同じ高さに形成する工程と、を具備することを特徴とする半導体装置の製造方法を採用する。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板に第一の絶縁膜を上面に備えた複数の半導体ピラーを形成する第一工程と、
前記半導体ピラーの側面および前記半導体基板上に第二の絶縁膜を形成する第二工程と、
前記第一の絶縁膜の上面および側面、ならびに前記第二の絶縁膜上にシリコン膜を形成する第三工程と、
第一領域の前記シリコン膜に第一の導電型の不純物を導入し、残りの第二領域の前記シリコン膜に第二の導電型の不純物を導入する第四工程と、
前記第二の絶縁膜に対してエッチング選択比が高い条件で前記シリコン膜をエッチングして、前記第一領域の前記半導体ピラーの側面に前記第一の導電型のシリコン膜サイドウォールを形成するとともに、前記第二領域の前記半導体ピラーの側面に前記第一の導電型のシリコン膜サイドウォールよりも高さが低い前記第二の導電型のシリコン膜サイドウォールを形成する第五工程と、
前記第一の絶縁膜を埋没する厚さの平坦化材料膜を形成する第六工程と、
前記第一の絶縁膜および前記シリコン膜に対してエッチング選択比が高い条件でエッチングして、前記第二の導電型のシリコン膜サイドウォールの上部を露出させる第七工程と、
前記シリコン膜に対してエッチング選択比が高い条件で前記平坦化材料膜および前記第二の導電型のシリコン膜サイドウォールをエッチングして、前記平坦化材料膜と前記第一の導電型のシリコン膜サイドウォールおよび第二の導電型のシリコン膜サイドウォールを同じ高さに形成する第八工程と、
前記平坦化材料膜および前記第一の絶縁膜を除去する第九工程と、を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第九工程の後に、前記半導体ピラーのゲート幅方向両側の前記半導体基板の表面部分と前記半導体ピラーの上部に、第一の不純物拡散層および第二の不純物拡散層をそれぞれ形成する第十工程を備え、前記第一のシリコン膜サイドウォールをゲート電極とする第一の柱状型ＭＯＳトランジスタと、前記第二のシリコン膜サイドウォールをゲート電極とする第二の柱状型ＭＯＳトランジスタと、を形成する第十一工程をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第十工程は、前記第一領域の前記半導体ピラーのゲート幅方向両側の前記半導体基板の表面部分と前記第一領域の前記半導体ピラーの上部に前記第一の不純物拡散層を形成し、前記第二領域の前記半導体ピラーのゲート幅方向両側の前記半導体基板の表面部分と前記第二領域の前記半導体ピラーの上部に前記第二の不純物拡散層を形成する工程を有することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第一領域と前記第二領域の前記半導体ピラーは互いに異なる導電型であり、前記第一の不純物拡散層および前記第二の不純物拡散層は互いに異なる導電型であり、前記第一の柱状型ＭＯＳトランジスタおよび前記第二の柱状型ＭＯＳトランジスタは互いに異なる導電型であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第一領域と前記第二領域の前記半導体ピラーは同じ導電型であり、前記第一の不純物拡散層および前記第二の不純物拡散層は同じ導電型であり、前記第一の柱状型ＭＯＳトランジスタおよび前記第二の柱状型ＭＯＳトランジスタは同じ導電型であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
前記第五工程において、塩素を含有するガスによりエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記第七工程において、酸素を含有するガスによりエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第八工程において、フッ素系ガスによりエッチングを行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項９】
前記第五工程において、前記第一領域と前記第二領域の前記半導体ピラー上の前記第一の絶縁膜上面の前記半導体膜がすべて除去された時点でエッチバックを停止することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１０】
前記第九工程の後に、前記第一の導電型のシリコン膜サイドウォールおよび第二の導電型のシリコン膜サイドウォールの表面を、高融点金属により金属シリサイド化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
半導体基板の前記第一領域と前記第二領域にそれぞれ形成されるとともに、上面に第一の絶縁膜を備え、側面に第二の絶縁膜を備える半導体ピラーと、
前記第一領域の前記半導体ピラーの側壁と前記第二領域の前記半導体ピラーの側壁に、前記第二の絶縁膜を介してそれぞれ形成された、互いに異なる導電型でかつ同じ高さを有する第一の導電型のシリコン膜サイドウォールおよび第二の導電型のシリコン膜サイドウォールと、
前記第一領域の前記半導体ピラーのゲート幅方向両側の前記半導体基板の表面部分および前記第一領域の前記半導体ピラーの上部に形成された第一の不純物拡散層と、
前記第二領域の前記半導体ピラーのゲート幅方向両側の前記半導体基板の表面部分および前記第二領域の前記半導体ピラーの上部に形成された第二の不純物拡散層と、
前記第一の導電型のシリコン膜サイドウォールをゲート電極とする第一の柱状型ＭＯＳトランジスタと、
前記第二の導電型のシリコン膜サイドウォールをゲート電極とする第二の柱状型ＭＯＳトランジスタと、を具備してなることを特徴とする半導体装置。
【請求項１２】
前記第一領域の前記半導体ピラーおよび前記第二領域の前記半導体ピラーは互いに異なる導電型であり、前記第一の不純物拡散層および第二の不純物拡散層は互いに異なる導電型であり、前記第一の柱状型ＭＯＳトランジスタおよび第二の柱状型ＭＯＳトランジスタは互いに異なる導電型であることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第一領域の前記半導体ピラーおよび前記第二領域の前記半導体ピラーは同じ導電型であり、前記第一の不純物拡散層および第二の不純物拡散層は互いに同じ導電型であり、前記第一の柱状型ＭＯＳトランジスタおよび第二の柱状型ＭＯＳトランジスタは互いに同じ導電型であることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は、高集積化、高性能化の一途を辿り、微細化が進んでいる。その一方、半導体装置の微細化の進展に伴い、従来用いられていたプレーナ型ＭＯＳトランジスタでは、短チャネル効果の抑制が困難になってきている。
【０００３】
この問題を解決する方法として、プレーナ型ＭＯＳトランジスタに代えて、ピラー形状（柱形状）に形成した半導体層の外壁部分にゲート電極を配置した縦型ＭＯＳトランジスタの開発が進められている（特許文献１、２）。
この構造によれば、トランジスタのチャネル領域を基板垂直方向に形成するため、占有面積を大きくすることなくゲート長を確保することができる。そのため、短チャネル効果に強くかつ微細なトランジスタを形成することができる。
【０００４】
また、プレーナ型ＭＯＳトランジスタを高性能化する方法として、デュアルゲートＣＭＯＳ構造の技術が知られている。これは、Ｎ型ＭＯＳトランジスタにはＮ型の不純物を含んだゲート電極を用い、Ｐ型ＭＯＳトランジスタにはＰ型の不純物を含んだゲート電極を用いる方法である（特許文献３）。
【０００５】
また、そのような半導体装置の製造方法としては、ゲート電極形状を規定するパターン部を通してＰ型のＭＯＳトランジスタ部とＮ型のＭＯＳトランジスタ部の各々に選択的にイオン注入を行う方法が知られている。これによりゲート電極部となるポリシリコン膜部のみに不純物をドープすることができる。そのため、ゲート電極部以外の同質なポリシリコン膜を加工することにより、ゲート電極形成時の安定な加工が可能となる（特許文献４）。
これらのように、縦型ＭＯＳトランジスタを用いる場合にも、デュアルゲートＣＭＯＳ構造とすることで、さらに半導体装置を高性能化することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開2008-300623号公報
【特許文献２】特開2009-081377号公報
【特許文献３】特開平09-321289号公報
【特許文献４】特開平11-214677号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来の製造方法で縦型ＭＯＳトランジスタにＮ型およびＰ型の２種類の導電型のゲート電極を形成しようとすると、それぞれのゲート電極の高さを制御することが困難であった。以下に従来の製造方法の一例として、縦型ＭＯＳトランジスタにＮ型およびＰ型の２種類の導電型のゲート電極を同時に形成するための方法を示す。
【０００８】
図１６に、従来の製造方法によるデュアルゲート構造の縦型ＭＯＳトランジスタの工程断面図を示す。図１６の縦型ＭＯＳトランジスタは、同一の図示しない半導体基板１０１上に、ＰＭＯＳ型トランジスタ１１０とＮＭＯＳ型トランジスタ１１１が構成されており、第一のシリコン膜サイドウォール１０７ａと第二のシリコン膜サイドウォール１０７ｂがそれぞれの側壁に形成されている。
【０００９】
この製造工程でのＰＭＯＳ型トランジスタ１１０は、第一領域Ｔ１の図示しない半導体基板１上に形成されており、第一の半導体ピラー１０５ａと、第一のマスク絶縁膜１０４ａと、ゲート絶縁膜１０６と、第一のシリコン膜サイドウォール１０７ａから構成されている。
【００１０】
第一のマスク絶縁膜１０４ａは第一の半導体ピラー１０５ａの上面を覆うように形成されており、ゲート絶縁膜１０６は第一の半導体ピラー１０５ａの側壁および第一ウエル１０２を覆うように形成されている。また、第一の半導体ピラー１０５ａの側壁にはさらに、Ｐ型ポリシリコン膜からなる第一のシリコン膜サイドウォール１０７ａがゲート絶縁膜１０６上を覆うようにサイドウォール状に形成されている。これにより、第一のシリコン膜サイドウォール１０７ａはゲート絶縁膜１０６を介して第一の半導体ピラー１０５ａと対向する構成となっている。また、第一のシリコン膜サイドウォール１０７ａはＰＭＯＳ型トランジスタ１１０のＰ型ゲート電極として機能する。
【００１１】
また、ＮＭＯＳ型トランジスタ１１１は、第二領域Ｔ２の図示しない半導体基板１上に形成されており、第二の半導体ピラー１０５ｂと、第二のマスク絶縁膜１０４ｂと、ゲート絶縁膜１０６と、第二のシリコン膜サイドウォール１０７ｂから構成されている。
【００１２】
第二のマスク絶縁膜１０４ｂは第二の半導体ピラー１０５ｂの上面を覆うように形成されており、ゲート絶縁膜１０６は第二の半導体ピラー１０５ｂの側壁および第二ウエル１０３を覆うように形成されている。また、第二の半導体ピラー１０５ｂの側壁にはさらに、Ｎ型ポリシリコン膜からなる第二のシリコン膜サイドウォール１０７ｂがゲート絶縁膜１０６上を覆うようにサイドウォール状に形成されている。これにより、第二のシリコン膜サイドウォール１０７ｂはゲート絶縁膜１０６を介して第二の半導体ピラー１０５ｂと対向する構成となっている。また、第二のシリコン膜サイドウォール１０７ｂはＮＭＯＳ型トランジスタ１１１のＮ型ゲート電極として機能する。
【００１３】
このとき、第一のシリコン膜サイドウォール１０７ａおよび第二のシリコン膜サイドウォール１０７ｂは、異方性ドライエッチングによって形成されたものであるが、この異方性ドライエッチングに際しては、第一のシリコン膜サイドウォール１０７ａおよび第二のシリコン膜サイドウォール１０７ｂ（ポリシリコン膜）とゲート絶縁膜１０６（酸化シリコン膜等）とのエッチング選択比（エッチングの速度比）の大きいガスを用いるのが好ましい。
【００１４】
そのようなガスとしては具体的には、Ｃｌ２（塩素）を含有したガスを用いることができる。そのようなガスにより異方性ドライエッチングを行うことで、ゲート絶縁膜１０６に対してポリシリコン膜からなる第一のシリコン膜サイドウォール１０７ａおよび第二のシリコン膜サイドウォール１０７ｂを選択的にエッチングすることができる。
【００１５】
しかし本工程においては、Ｃｌ２（塩素）ガスを用いて第一のシリコン膜サイドウォール１０７ａ（Ｐ型ゲート電極）および第二のシリコン膜サイドウォール１０７ｂ（Ｎ型ゲート電極）の形成を行うと、図１６に示すように、ＰＭＯＳ型トランジスタ１１０のＰ型ゲート電極の高さＨｐと、ＮＭＯＳ型トランジスタ１１１のＮ型ゲート電極の高さＨｎとが異なる高さに形成される。
【００１６】
これは、塩素を含有するガスによる異方性ドライエッチングでは、エッチングの進行速度がＰ型のポリシリコン膜とＮ型のポリシリコン膜とで異なり、Ｎ型ポリシリコン膜の除去される量がＰ型ポリシリコンよりも多くなるためである。そのため、第一のシリコン膜サイドウォール１０７ａが所定の高さになるまでエッチングを行うと、第二のシリコン膜サイドウォール１０７ｂはオーバーエッチングされる。
これにより、最終的な第二のシリコン膜サイドウォール１０７ｂ（Ｎ型ゲート電極）の高さＨｎは、第一のシリコン膜サイドウォール１０７ａ（Ｐ型ゲート電極）の高さＨｐよりも低く形成される。
【００１７】
また、ドライエッチングでフッ素系ガスを用いると、塩素ガスを用いたエッチングに比べて、シリコン膜（第一のシリコン膜サイドウォール１０７ａと第二のシリコン膜サイドウォール１０７ｂ）のゲート絶縁膜１０６に対する選択比が低くなる。
【００１８】
また、フッ素系ガスによるエッチングは、第一のシリコン膜サイドウォール１０７ａの高さ調整のため、比較的長い時間行うことが必要である。そのため、エッチングの間に第一の半導体ピラー１０５ａおよび第二の半導体ピラー１０５ｂ底部近傍の半導体基板１０１表面のゲート絶縁膜１０６も除去されてしまい、半導体基板１０１表面（シリコン面）が露出してしまう。このため、フッ素系ガスによるエッチングで第一のシリコン膜サイドウォール１０７ａおよび第二のシリコン膜サイドウォール１０７ｂの形成を行うと、第一の半導体ピラー１０５ａおよび第二の半導体ピラー１０５ｂ底部近傍の半導体基板１０１表面（シリコン面）にダメージが入りやすくなってしまう。
このように、従来の実施形態においては、ドライエッチングでフッ素系ガスを用いると半導体基板１０１表面にダメージが入ってしまい、所望のトランジスタ特性が得られないという問題が生じる。
【００１９】
また、このような縦型ＭＯＳトランジスタでは、ゲート電極の高さがプレーナ型ＭＯＳトランジスタのゲート長に相当するため、その高さの制御が重要となる。しかし、従来の製造方法では、ＰＭＯＳ型トランジスタ１１０およびＮＭＯＳ型トランジスタ１１１双方のゲート電極（第一のシリコン膜サイドウォール１０７ａと第二のシリコン膜サイドウォール１０７ｂ）の高さを均一に形成することが困難であった。そのため、しきい値電圧等のトランジスタ特性を所望の状態に合わせ込むことが困難であった。
【００２０】
また、ＰＭＯＳ型トランジスタ１１０のＰ型ゲート電極（第一のシリコン膜サイドウォール１０７ａ）の高さＨｐを最適な大きさで形成した場合、ＮＭＯＳ型トランジスタ１１１を同時に形成すると、Ｎ型ゲート電極（第二のシリコン膜サイドウォール１０７ｂ）の高さ（ゲート長）ＨｎがＨｐよりも小さくなってしまう。そのため、短チャネル効果を防止しづらく、所望のトランジスタ特性を得ることが困難であった。
【課題を解決するための手段】
【００２１】
本発明は、半導体基板に第一の絶縁膜を上面に備えた複数の半導体ピラーを形成する第一工程と、前記半導体ピラーの側面および前記半導体基板上に第二の絶縁膜を形成する第二工程と、前記第一の絶縁膜の上面および側面、ならびに前記第二の絶縁膜上にシリコン膜を形成する第三工程と、第一領域の前記シリコン膜に第一の導電型の不純物を導入し、残りの第二領域の前記シリコン膜に第二の導電型の不純物を導入する第四工程と、前記第二の絶縁膜に対してエッチング選択比が高い条件で前記シリコン膜をエッチングして、前記第一領域の前記半導体ピラーの側面に前記第一の導電型のシリコン膜サイドウォールを形成するとともに、前記第二領域の前記半導体ピラーの側面に前記第一の導電型のシリコン膜サイドウォールよりも高さが低い前記第二の導電型のシリコン膜サイドウォールを形成する第五工程と、前記第一の絶縁膜を埋没する厚さの平坦化材料膜を形成する第六工程と、前記第一の絶縁膜および前記シリコン膜に対してエッチング選択比が高い条件でエッチングして、前記第二の導電型のシリコン膜サイドウォールの上部を露出させる第七工程と、前記シリコン膜に対してエッチング選択比が高い条件で前記平坦化材料膜および前記第二の導電型のシリコン膜サイドウォールをエッチングして、前記平坦化材料膜と前記第一の導電型のシリコン膜サイドウォールおよび第二の導電型のシリコン膜サイドウォールを同じ高さに形成する第八工程と、前記平坦化材料膜および前記第一の絶縁膜を除去する第九工程と、を具備することを特徴とする。
【発明の効果】
【００２２】
本発明により、同一の工程で第一及び第二の柱状型ＭＯＳトランジスタをそれぞれ形成するとともに、双方のゲート電極（Ｐ型ゲート電極およびＮ型ゲート電極）の高さを均一に形成することができる。そのため、しきい値電圧等のトランジスタ特性を所望の状態に合わせ込むことができるとともに、短チャネル効果を防止することができる。
【００２３】
また、半導体基板表面をフッ素ガスに対して前記第一および第二のシリコン膜サイドウォールよりも低い選択比を有する材料からなる平坦化材料膜で覆った状態で、第一および第二のシリコン膜サイドウォールの除去を行う。これにより、半導体基板表面にダメージを与えることなく、Ｐ型ゲート電極（第一のシリコン膜サイドウォール）とＮ型ゲート電極（第二のシリコン膜サイドウォール）を同一の高さに形成することができる。これにより、半導体基板表面のダメージを防ぎ、所望のトランジスタ特性を得ることが可能となる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図２】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図３】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図４】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図５】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図６】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図７】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図８】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図９】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図１０】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図１１】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図１２】第１の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図１３】第１の実施形態の半導体装置を説明するための断面図である。
【図１４】第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図１５】第２の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【図１６】従来の実施形態の半導体装置の製造方法を説明するための工程断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の第１の実施形態の半導体装置５０について図１３を参照して説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００２６】
本実施形態の半導体装置５０は、半導体基板１と、第一領域の半導体ピラー（第一の半導体ピラー５ａ）および第二領域の半導体ピラー（第二の半導体ピラー５ｂ）と、第一の柱状型ＭＯＳトランジスタ（ＰＭＯＳ型トランジスタ１０）と、第二の柱状型ＭＯＳトランジスタ（ＮＭＯＳ型トランジスタ１１）と、層間絶縁膜２０とコンタクトプラグ２１および金属配線２２と、から概略構成されている。以下、それぞれの構成について図１３を用いて説明する。
【００２７】
＜半導体基板１と第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ＞
図示しない半導体基板１はシリコン（Ｓｉ）からなり、図示しない素子分離領域によって第一領域Ｔ１と第二領域Ｔ２の間が絶縁分離されている。また、第一領域Ｔ１の半導体基板１には例えばリン（Ｐ）等のＮ型の不純物が導入された第一ウエル２が、第二領域Ｔ２の半導体基板１にはホウ素（Ｂ）等のＰ型不純物が導入された第二ウエル３がそれぞれ構成されている。
【００２８】
また、第一領域Ｔ１の半導体基板１上には第一の半導体ピラー５ａが、第二領域Ｔ２には第二の半導体ピラー５ｂがたとえば高さ約１５０ｎｍ、平面視で直径約１００ｎｍの円形の構成でそれぞれ形成されている。なお、第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂの平面視形状は円形に限られず、楕円形、四角形等、特に限定されない。
【００２９】
また、シリコン酸化膜からなる第二の絶縁膜（ゲート絶縁膜６）が、半導体基板１上と第一の半導体ピラー５ａ側壁および第二の半導体ピラー５ｂ側壁を覆うように約５ｎｍの厚さで形成されている。このゲート絶縁膜６の材料はシリコン酸化膜に限定されず、シリコン酸化膜とシリコン窒化膜の積層膜や、シリコン酸窒化膜（ＳｉＯＮ）により形成しても良い。また、酸化ハフニウム膜（ＨｆＯ２）等の金属酸化膜や、窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ）等のシリケート膜などのＨｉｇｈ−Ｋ膜（高誘電体膜）をゲート絶縁膜６として用いてもよい。
【００３０】
＜第一の柱状型ＭＯＳトランジスタと、第二の柱状型ＭＯＳトランジスタ＞
第一の柱状型ＭＯＳトランジスタ（ＰＭＯＳ型トランジスタ１０）と、第二の柱状型ＭＯＳトランジスタ（ＮＭＯＳ型トランジスタ１１）はさらに、シリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）と、第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）および第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ）と、から概略構成されている。以下、それぞれについて説明する。
【００３１】
（シリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ））
第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂはたとえば厚さ３０ｎｍのポリシリコン等からなり、それぞれ同じ高さで形成されている。また、第一のシリコン膜サイドウォール７ａは第一の半導体ピラー５ａの側面を、第二のシリコン膜サイドウォール７ｂは第二の半導体ピラー５ｂの側面を覆うように構成されている。
また、第一のシリコン膜サイドウォール７ａにはＰ型不純物が、第二のシリコン膜サイドウォール７ｂにはＮ型不純物が導入されている。これにより、第一のシリコン膜サイドウォール７ａはＰＭＯＳ型トランジスタ１０のＰ型ゲート電極として機能し、第二のシリコン膜サイドウォール７ｂはＮＭＯＳ型トランジスタ１１のＮ型ゲート電極として機能する。
【００３２】
（第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）および第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ））
第一Ｐ型拡散層８ａは第一の半導体ピラー５ａのゲート幅方向両側の半導体基板１の表面部分に、第二Ｐ型拡散層８ｂは第一の半導体ピラー５ａの上部に形成され、たとえば、フッ化ホウ素（ＢＦ２）が導入された構成となっている。また、これらはＰＭＯＳ型トランジスタ１０のソース・ドレイン電極として機能する。
第一Ｎ型拡散層９ａは、は第二の半導体ピラー５ｂのゲート幅方向両側の半導体基板１の表面部分に、第二Ｎ型拡散層９ｂは第二の半導体ピラー５ｂの上部に形成され、たとえば、砒素（Ａｓ）が導入された構成となっている。また、これらはＮＭＯＳ型トランジスタ１１のソース・ドレイン電極として機能する。
【００３３】
＜層間絶縁膜２０とコンタクトプラグ２１および金属配線２２＞
層間絶縁膜２０はシリコン酸化膜等からなり、ＰＭＯＳ型トランジスタ１０およびＮＭＯＳ型トランジスタ１１上を覆うように形成されている。
また、タングステンまたはポリシリコン等からなる複数のコンタクトプラグ２１が、第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）と第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ）およびゲート電極（Ｐ型ゲート電極１２Ｎ型ゲート電極１３）にそれぞれ接続するように形成されている。
また、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）等からなる金属配線２２が、コンタクトプラグ２１にそれぞれ接続するように形成されている。
【００３４】
以下、本発明の第１の実施形態である半導体装置５０の製造方法について図面を参照して説明する。なお、以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更可能である。
【００３５】
本実施形態の半導体装置５０の製造方法は、半導体基板１に第一の絶縁膜（第一のマスク絶縁膜４ａおよび二のマスク絶縁膜４ｂ）を上面に備えた半導体ピラー（第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ）を形成する工程と（第一工程）、ゲート絶縁膜６を形成する工程と（第二工程）、シリコン膜７形成工程と（第三工程）、シリコン膜７に第一の導電型の不純物および第二の導電型の不純物を導入する工程と（第四工程）、シリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）形成工程と（第五工程）、平坦化材料膜３２形成工程と（第六工程）、シリコン膜サイドウォール上端部露出工程と（第七工程）、シリコン膜サイドウォールエッチバック工程と（第八工程）、平坦化材料膜３２および第一の絶縁膜（第一のマスク絶縁膜４ａおよび二のマスク絶縁膜４ｂ）除去工程と（第九工程）、第一および第二の不純物拡散層形成工程と（第十工程）、ＰＭＯＳ型トランジスタ１０およびＮＭＯＳ型トランジスタ１１形成工程と（第十一工程）、層間絶縁膜２０とコンタクトプラグ２１と金属配線２２形成工程と（第十二工程）、から概略構成されている。以下、それぞれについて図面を参照にして詳細に説明する。
【００３６】
＜第一工程＞
第一工程はさらに、第一ウエル２および第二ウエル３形成工程と、第一の絶縁膜（第一のマスク絶縁膜４ａ、第二のマスク絶縁膜４ｂ）形成工程と、半導体ピラー（第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ）形成工程と、から構成されている。以下、図１を用いてその詳細を説明する。
【００３７】
（第一ウエル２および第二ウエル３形成工程）
まず始めにシリコン（Ｓｉ）からなる半導体基板１を準備し、次いで、ＳＴＩ（Shallow Trench Isolation）法により、図示しない素子分離領域を形成し、第一領域Ｔ１と第二領域Ｔ２の間を絶縁分離する。この第一領域Ｔ１は後述する工程においてＰＭＯＳ型トランジスタ１０を配置するための領域で、第二領域Ｔ２はＮＭＯＳ型トランジスタ１１を配置するための領域である。
次に、第一領域Ｔ１の半導体基板１に例えばリン（Ｐ）等のＮ型の不純物を導入して第一ウエル２を形成し、残りの第二領域Ｔ２の半導体基板１上に例えばはホウ素（Ｂ）等のＰ型不純物を導入して第二ウエル３を形成する。これにより、第一ウエル２はＮ型に、第二ウエル３はＰ型の構成となる。なお、図２以降の図面では、半導体基板１の記載を省略する。
【００３８】
（第一の絶縁膜（第一のマスク絶縁膜４ａ、第二のマスク絶縁膜４ｂ）形成工程）
まず、半導体基板１上に、例えばシリコン窒化膜（Ｓｉ３Ｎ４）からなる図示しないマスク絶縁膜を約８０μｍの膜厚で形成する。また、マスク絶縁膜の形成方法はこの方法に限られず、半導体基板１の表面にシリコン酸化膜（ＳｉＯ２）を設け、その上にシリコン窒化膜を積層してもよい。
次いで、マスク絶縁膜を覆うように図示しないフォトレジスト膜を形成する。次いでそのマスク絶縁膜を、フォトリソグラフィ技術を用いて第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂのパターンにパターニングする。この第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂのパターンの平面視形状は、円形、楕円形、四角形等、特に限定されない。ここでは、平面視で直径約１００ｎｍの円形にピラーが形成されるようにパターンを形成した。以上により、第一のマスク絶縁膜４ａと第二のマスク絶縁膜４ｂが、第一領域Ｔ１と第二領域Ｔ２にそれぞれ形成される。
【００３９】
（半導体ピラー（第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ）形成工程）
次いでフォトレジスト膜を除去し、第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂをマスクとして半導体基板１をエッチングする。これにより、第一のマスク絶縁膜４ａを上面に備えた第一の半導体ピラー５ａと、第二のマスク絶縁膜４ｂを上面に備えた第二の半導体ピラー５ｂとが、第一領域Ｔ１と第二領域Ｔ２にそれぞれ形成される。
【００４０】
＜第二工程＞
第二工程は第二の絶縁膜（ゲート絶縁膜６）形成工程から構成されている。
まず、半導体基板１上と第一の半導体ピラー５ａ側面および第二の半導体ピラー５ｂ側面を覆うように、シリコン酸化膜からなるゲート絶縁膜６を、熱酸化法によってたとえば約５ｎｍの厚さで形成する。このゲート絶縁膜６の材料はシリコン酸化膜に限定されず、シリコン酸化膜とシリコン窒化膜の積層膜や、シリコン酸窒化膜（ＳｉＯＮ）により形成しても良い。また、酸化ハフニウム膜（ＨｆＯ２）等の金属酸化膜や、窒化ハフニウムシリケート膜（ＨｆＳｉＯＮ）等のシリケート膜などのＨｉｇｈ−Ｋ膜（高誘電体膜）を形成し、ゲート絶縁膜６として用いてもよい。
【００４１】
＜第三工程＞
第三工程はシリコン膜７形成工程から構成されている。
まずＣＶＤ法により、半導体基板１上と第一の半導体ピラー５ａ側壁と第二の半導体ピラー５ｂ側壁と第一のマスク絶縁膜４ａ上および第二のマスク絶縁膜４ｂ上を覆うように、ポリシリコン等からなる厚さ３０ｎｍのシリコン膜７を形成する。このとき、シリコン膜７としては、不純物を導入しないノンドープのシリコン膜を成膜する。これにより、図２に示すようにシリコン膜７が形成される。
【００４２】
＜第四工程＞
第四工程はシリコン膜７に不純物を導入する工程から構成されている。
まず、第二領域Ｔ２のシリコン膜７上を覆い、かつ、第一領域Ｔ１を開口するパターンとなるように、第一フォトレジスト膜３０を形成する。
次いで、第一フォトレジスト膜３０をマスクとして第二領域Ｔ２のシリコン膜７を保護した状態で、第一領域Ｔ１のシリコン膜７に第一の導電型の不純物（Ｐ型不純物）を導入する。このときのＰ型不純物導入は、ホウ素（Ｂ）をエネルギー５ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入することにより行う。このＰ型不純物導入の後、第一フォトレジスト膜３０を除去する。これにより、図３に示すように第一領域Ｔ１のシリコン膜７にＰ型不純物が導入される。
【００４３】
次いで、図４に示すように第二領域Ｔ２のシリコン膜７に第二の導電型の不純物（Ｎ型不純物）を導入する。まず、第一領域Ｔ１のシリコン膜７上を覆い、かつ、第二領域Ｔ２を開口するパターンとなるように、第二フォトレジスト膜３１を形成する。
次いで、第二フォトレジスト膜３１をマスクとして第一領域Ｔ１のシリコン膜７を保護した状態で、第二領域Ｔ２のシリコン膜７にＮ型不純物を導入する。このときのＮ型不純物導入は、リン（Ｐ）をエネルギー１０ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件でイオン注入することにより行う。そして、このＮ型不純物導入の後、第二フォトレジスト膜３１を除去する。
【００４４】
これらの工程により、第一領域Ｔ１のシリコン膜７にはＰ型不純物が、第二領域Ｔ２のシリコン膜７にはＮ型不純物がそれぞれ導入された構成となる。
【００４５】
＜第五工程＞
第五工程はシリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）形成工程から構成されている。以下詳細を説明する。
【００４６】
（シリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）形成工程）
まず、図５に示すように、ゲート絶縁膜６に対してエッチング選択比が高い条件で半導体基板１上およびマスク絶縁膜（第一のマスク絶縁膜４ａ、第二のマスク絶縁膜４ｂ）上のシリコン膜７をエッチングする。
始めに、急速熱処理法（ＲＴＡ法）を用い、シリコン膜７に対して高温の熱処理を行う。具体的にはたとえば、窒素雰囲気中で９００度、３０秒の条件でアニールを行うが、この熱処理は必要に応じて行えばよい。これによりシリコン膜７内に導入した不純物が拡散され、後述する工程においてシリコン膜７のエッチングの均一性を向上することが可能となる。そのため、エッチングの均一性に問題ない場合は、この熱処理は行う必要はがない。
【００４７】
次いで、異方性ドライエッチングによりエッチバックを行う。これにより、第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂの上面と、半導体基板１上面のシリコン膜７は除去される。
また、このときの異方性ドライエッチングは、ゲート絶縁膜６に対して選択比が高いエッチング条件で行うことが望ましい。このガスとしては塩素を含むものを用いるが、たとえば塩素（Ｃｌ２）ガスと臭化水素（ＨＢｒ）ガスを用いることができる。
【００４８】
このように塩素を含有したガス条件でのドライエッチングでは、Ｐ型シリコン（第一領域Ｔ１のシリコン膜７）とＮ型シリコン（第二領域Ｔ２のシリコン膜７）でエッチングの速度は異なる。
本工程におけるエッチング条件設定は、従来の実施形態と同じであるが、第一のシリコン膜サイドウォール７ａが所定の高さになるまでエッチングを行わない点が従来の方法と異なる部分である。本実施形態では、第一領域Ｔ１の第一のマスク絶縁膜４ａ上のシリコン膜７がすべて除去された時点でエッチングを停止する。これにより、第一のシリコン膜サイドウォール７ａは、第一のマスク絶縁膜４ａの側面にも残存した構成となる。また、第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂの高さの差は、従来の方法と比べて小さい値となる。
【００４９】
また、本工程では塩素を含むガスを用いることにより、ゲート絶縁膜６に対しシリコン膜７を非常に高い選択比で除去することが可能となる。従って、本条件により、第一の半導体ピラー５ａと第二の半導体ピラー５ｂおよび半導体基板１表面（シリコン面）にダメージを与えることなく、シリコン膜７を除去することができる。
【００５０】
これにより、第一の半導体ピラー５ａと第一のマスク絶縁膜４ａの側壁にＰ型の第一のシリコン膜サイドウォール７ａが、第二の半導体ピラー５ｂと第二のマスク絶縁膜４ｂの側壁にＮ型の第二のシリコン膜サイドウォール７ｂが形成される。このとき、第一のシリコン膜サイドウォール７ａの高さＨ１１は、第二のシリコン膜サイドウォール７ｂの高さＨ２１よりも大きい値となっている。
【００５１】
＜第六工程＞
第六工程は平坦化材料膜３２形成工程から構成されている。以下その詳細を説明する。
まず図６に示すように、スピンナー法により、たとえば有機反射防止膜（ＢＡＲＣ）等の塗布膜からなる平坦化材料膜３２を、ゲート絶縁膜６上と第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂと第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂを埋没するように、たとえば約４００ｎｍの厚さで形成する。
【００５２】
このとき、平坦化材料膜３２の材料としては、フッ素ガスに対して前シリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂ）よりも低い選択比を有するものを用いる。その材料は有機反射防止膜（ＢＡＲＣ）等の塗布膜に限定されず、フォトレジスト膜などの有機系の材料を用いることもできる。またその他に、複数の有機系材料の積層膜を用いても良い。また、平坦化材料膜３２の膜厚も約４００ｎｍに限定されず、隣接する第一の半導体ピラー５ａと第二の半導体ピラー５ｂの間の隙間が平坦化材料膜３２で充填され、かつ、第一のマスク絶縁膜４ａ上面と第二のマスク絶縁膜４ｂ上面が覆われるような膜厚で形成すればよい。
【００５３】
＜第七工程＞
第七工程はシリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂ）上端部露出工程から構成されている。以下その詳細を説明する。
まず、たとえば酸素（Ｏ２）ガスを含む条件でドライエッチングを行い、平坦化材料膜３２を選択的に除去する。このとき、平坦化材料膜３２が所定の膜厚Ｈｆになったところでエッチングを停止する。また、この膜厚Ｈｆは、第二のシリコン膜サイドウォール７ｂの高さＨ２１よりも若干小さくなるような値で設定する。これにより、第一のマスク絶縁膜４ａと第二のマスク絶縁膜４ｂと第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂの上端部は平坦化材料膜３２から露出した状態となる。この状態を図７に示す。
【００５４】
このとき、本実施形態のエッチング条件は第一のマスク絶縁膜４ａと第二のマスク絶縁膜４ｂとシリコン膜（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）に対してエッチング選択比が高い条件とする。これにより、第一のマスク絶縁膜４ａと第二のマスク絶縁膜４ｂとシリコン膜（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）は殆どエッチングされず、平坦化材料膜３２のみがエッチングされる。
【００５５】
＜第八工程＞
第八工程は、平坦化材料膜３２およびシリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂ）エッチバック工程から構成されている。以下その詳細を説明する。
【００５６】
（平坦化材料膜３２およびシリコン膜サイドウォールエッチバック工程）
次いで図８に示すように、平坦化材料膜３２およびシリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂ）を、シリコン膜（第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂ）に対してエッチング選択比が高い条件でエッチバックを行う。まず、たとえばフッ素系ガスを用いてエッチングを行い、第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂの露出した部分および平坦化材料膜３２をエッチバックする。このとき、フッ素系ガスとしては、ＣＦ４、ＳＦ６、ＮＦ３などのフッ素を含むガスを用いることができる。
【００５７】
このように、フッ素系ガスを用いてエッチングすることにより、第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂをほぼ同等のエッチング速度で除去することができる。それぞれの導電型の違い（Ｎ型およびＰ型）は、エッチング速度に反映しないためである。
【００５８】
また、フッ素系のガスを用いたエッチングではエッチング速度は、一般にシリコン膜の方が、平坦化材料膜３２等の有機系樹脂膜よりも速い傾向を持つ。しかし、本実施形態ではシリコン膜（第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂ）がサイドウォール状に形成され、平坦化材料膜３２の表面から突出した構成となっている。そのため、平坦化材料膜３２はその平坦性を維持しながらエッチングが進行し、第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂは、平坦化材料膜３２に覆われた部分は保護される。
これにより、第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂは、平坦化材料膜３２と面一にほぼ同じ高さに揃ってエッチングが進む。そのエッチングの進行の詳細について以下に説明する。
【００５９】
まず、エッチングの初期段階では、シリコン膜のエッチング（第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂ）が平坦化材料膜３２のエッチングよりも速く進むため、やがてＮ型シリコン膜（第二のシリコン膜サイドウォール７ｂ）上端の高さが平坦化材料膜３２上面の高さと等しくなる。
その後、第二のシリコン膜サイドウォール７ｂの上面の高さは平坦化材料膜３２上面の高さよりも低くなりはじめ、第二のシリコン膜サイドウォール７ｂの除去された部分に平坦化材料膜３２とゲート絶縁膜６によって挟まれた図示しない窪み部分が形成される。
この窪み部分には、平坦化材料膜３２がエッチングされる際の副生成物であるカーボン系の反応生成物が堆積する。そのため、第二のシリコン膜サイドウォール７ｂ上面のエッチングは次第に抑制される。この結果、第二のシリコン膜サイドウォール７ｂの上端部分が平坦化材料膜３２の上面よりも低くなることが抑制される。
【００６０】
同様にＰ型シリコン膜（第一のシリコン膜サイドウォール７ａ）の上端部分も、平坦化材料膜３２の上面よりも低い位置となった時点で、エッチングの進行が抑制される。この結果、平坦化材料膜３２上面と第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂの上端部分は概略同等の高さに揃う。
また、このエッチングでは平坦化材料膜３２と、いったん堆積した反応性生物も徐々に除去されていく。そのため、エッチングの進行に伴って、平坦化材料膜３２の膜厚も減少し、やがて第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂの上端が再度露出する。
【００６１】
この繰り返しによって、第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂの上端と平坦化材料膜３２の上面の高さが概略揃った状態を維持しながら、第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂの高さを低くしていくことができる。
これにより、第一のシリコン膜サイドウォール７ａの高さＨ１２と第二のシリコン膜サイドウォール７ｂの高さＨ２２は、概略等しい高さとなる。
【００６２】
また、本実施形態では、ゲート絶縁膜６および半導体基板１表面は平坦化材料膜３２に覆われているため、エッチングが進行しない。そのため、第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ底部近傍の半導体基板１表面（シリコン面）のダメージ発生を防ぐことができる。
【００６３】
また、第一の半導体ピラー５ａの第一のシリコン膜サイドウォール７ａが除去された部分、および、第二の半導体ピラー５ｂ側面の第二のシリコン膜サイドウォール７ｂが除去された部分は、ゲート絶縁膜６を残存させたままエッチングを終わらせることができる。これは、ゲート絶縁膜６が露出してからエッチングが終了するまでの時間（エッチング雰囲気にさらされる時間）が短いためである。このため、本実施形態では第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂの半導体面のダメージ発生を防ぐことができる。
【００６４】
＜第九工程＞
第九工程は平坦化材料膜３２および第一の絶縁膜（第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂ）除去工程ら構成されている。以下その詳細を説明する。
【００６５】
まず平坦化材料膜３２を、酸素ガスを用いたアッシングにより除去する。この後、必要に応じて高融点金属膜を第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂの表面と反応させて、シそれらの表面を金属シリサイド化する工程を設けてもよい。これら高融点金属膜としては、コバルト（Ｃｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等を用いることができる。これにより、ゲート電極（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）の電気抵抗を低減することができる。
【００６６】
次いで、第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂを除去する。このとき、第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂの材料がシリコン窒化膜の場合、熱リン酸を用いたウェットエッチングにより除去を行う。この平坦化材料膜３２およびマスク絶縁膜（第一のマスク絶縁膜４ａ、第二のマスク絶縁膜４ｂ）が除去された状態を図９に示す。
【００６７】
＜第十工程＞
第十工程はさらに、第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）形成工程と、第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ）形成工程と、から構成されている。以下それぞれについてその詳細を説明する。
【００６８】
（第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）形成工程）
まず図１０に示すように、第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）を形成する。まず始めに、ゲート絶縁膜６上と、第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ側面と、第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ上を覆うように図示しないフォトレジスト膜を形成する。
次いで、第一領域Ｔ１のフォトレジスト膜を除去する。これにより第二領域Ｔ２を覆い、第一領域Ｔ１を開口した構成の第三フォトレジスト膜３３がマスクパターンとして形成される。
【００６９】
次いで、第一領域Ｔ１の半導体基板１および第一の半導体ピラー５ａ上部に不純物を導入する。この導入条件はたとえば、フッ化ホウ素（ＢＦ２）をエネルギー１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２でイオン注入することにより行う。これにより第一の半導体ピラー５ａのゲート幅方向両側の半導体基板１の表面部分に第一Ｐ型拡散層８ａが形成され、第一の半導体ピラー５ａ上部に第二Ｐ型拡散層８ｂが形成される。これら第一Ｐ型拡散層８ａおよび第二Ｐ型拡散層８ｂは、後述するＰＭＯＳ型トランジスタ１０のソース・ドレイン電極として機能する。このイオン注入後、第三フォトレジスト膜３３を除去する。
【００７０】
（第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ）形成工程）
次いで図１１に示すように、第二の不純物（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ）を形成する。まず始めに、ゲート絶縁膜６上と、第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ側面と、第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ上を覆うように図示しないフォトレジスト膜を形成する。
次いで、第二領域Ｔ２のフォトレジスト膜を除去する。これにより第一領域Ｔ１を覆い、第二領域Ｔ２を開口した構成の第四フォトレジスト膜３４がマスクパターンとして形成される。
【００７１】
次いで、第二領域Ｔ２の半導体基板１および第二の半導体ピラー５ｂ上部に不純物を導入する。この導入条件はたとえば、砒素（Ａｓ）をエネルギー１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２でイオン注入することにより行う。これにより第二の半導体ピラー５ｂのゲート幅方向両側の半導体基板１の表面部分に第一Ｎ型拡散層９ａが形成され、第二の半導体ピラー５ｂ上部に第二Ｎ型拡散層９ｂが形成される。これら第一Ｎ型拡散層９ａおよび第二Ｎ型拡散層９ｂは、後述するＮＭＯＳ型トランジスタ１１のソース・ドレイン電極として機能する。このイオン注入後、第四フォトレジスト膜３４を除去する。
【００７２】
＜第十一工程＞
次いで、図１２に示すように、第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）および第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ）の活性化熱処理を行う。
まず始めに、たとえば急速熱処理法を用いて、窒素雰囲気中で、１０００度、１０秒間のアニールを行う。これにより、第一領域Ｔ１には、第一Ｐ型拡散層８ａと第二Ｐ型拡散層８ｂをソース／ドレインとし、Ｐ型の第一のシリコン膜サイドウォール７ａをゲート電極とするＰＭＯＳ型トランジスタ１０が形成され、第二領域Ｔ２には、第一Ｎ型拡散層９ａと第二Ｎ型拡散層９ｂをソース／ドレインとし、第一のシリコン膜サイドウォール７ａと略同じ高さのＮ型の第二のシリコン膜サイドウォール７ｂをゲート電極とするＮＭＯＳ型トランジスタ１１が形成される。
【００７３】
＜第十二工程＞
次いで図１３に示すように、層間絶縁膜２０とコンタクトプラグ２１と金属配線２２を形成する。まず始めに、ＰＭＯＳ型トランジスタ１０およびＮＭＯＳ型トランジスタ１１上を覆うように、シリコン酸化膜等からなる層間絶縁膜２０を形成する。
次いでタングステンまたはポリシリコン等からなるコンタクトプラグ２１をソース／ドレイン領域（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ、第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ）およびゲート電極（Ｐ型ゲート電極１２Ｎ型ゲート電極１３）に接続するように形成する。
【００７４】
次いで、アルミニウム（Ａｌ）、タングステン（Ｗ）、銅（Ｃｕ）等からなる金属配線２２をコンタクトプラグ２１に接続するようにパターニング形成する。この後、必要に応じて、さらに上層の配線層や、表面の保護膜を設けてもよい。これによりデバイスが形成される。
【００７５】
本実施形態によれば、同一の工程でＰＭＯＳ型トランジスタ１０のＰ型ゲート電極（第一のシリコン膜サイドウォール７ａ）と、ＮＭＯＳ型トランジスタ１１のＮ型ゲート電極（第二のシリコン膜サイドウォール７ｂ）を略同じ高さに形成することができる。そのため、しきい値電圧等のトランジスタ特性を所望の状態に合わせ込むことができるとともに、短チャネル効果を防止することができる。
【００７６】
また、半導体基板１表面を平坦化材料膜３２で覆った状態で第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂの除去を行う。これにより、ゲート絶縁膜６を残したまま、かつ、半導体基板１表面にダメージを与えることなく、Ｐ型ゲート電極（第一のシリコン膜サイドウォール７ａ）とＮ型ゲート電極（第二のシリコン膜サイドウォール７ｂ）を形成することができる。これにより、半導体基板１表面のダメージを防ぎ、所望のトランジスタ特性を得ることが可能となる。
【００７７】
また、本実施形態では単体の縦型トランジスタの形成の場合において説明したが、一方の導電型のトランジスタにソース・ドレイン電極を設け、そのいずれかに接続するように記憶素子を設けてもよい。このような記憶素子としては、キャパシタ素子や、相変化材料素子、可変抵抗材料素子等を上げることができる。これにより、記憶装置のメモリセルを形成することができる。
【００７８】
以下、本発明の第２の実施形態の半導体装置５０について図を参照して説明する。本実施形態の半導体装置５０は、半導体基板１と第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂと、第一の柱状型ＭＯＳトランジスタおよび第二の柱状型ＭＯＳトランジスタ（ＮＭＯＳ型トランジスタ１１）と、層間絶縁膜２０とコンタクトプラグ２１および金属配線２２と、から概略構成されている。
このうち、第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂに同じ不純物が拡散されていることと、第一の柱状型ＭＯＳトランジスタおよび第二の柱状型ＭＯＳトランジスタがともにＮＭＯＳ型トランジスタ１１であることが第１の実施形態と異なる部分である。そこで以下、第１の実施形態と異なる部分のみについて説明する。
【００７９】
（第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ）
半導体基板１には例えばはホウ素（Ｂ）等のＰ型不純物が導入されており、第一領域Ｔ１の第一ウエル２、第二領域Ｔ２の第二ウエル３ともに、Ｐ型に構成されている。また、第一領域Ｔ１には第一の半導体ピラー５ａが、第二領域Ｔ２には第二の半導体ピラー５ｂがそれぞれ形成されている。
【００８０】
（第一の柱状型ＭＯＳトランジスタおよび第二の柱状型ＭＯＳトランジスタ）
第一の柱状型ＭＯＳトランジスタおよび第二の柱状型ＭＯＳトランジスタはともにＮＭＯＳ型トランジスタ１１として形成されており、その不純物拡散層は全て第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ、第三Ｎ型拡散層１８ａ、第四Ｎ型拡散層１８ｂ）として形成されている。第三Ｎ型拡散層１８ａは第一の半導体ピラー５ａのゲート幅方向両側の半導体基板１の表面部分に、第四Ｎ型拡散層１８ｂは第一の半導体ピラー５ａの上部に形成され、第一Ｎ型拡散層９ａは第二の半導体ピラー５ｂのゲート幅方向両側の半導体基板１の表面部分に、第二Ｎ型拡散層９ｂは第二の半導体ピラー５ｂの上部に形成され、たとえば、砒素（Ａｓ）が導入された構成となっている。また、これらはＮＭＯＳ型トランジスタ１１のソース・ドレイン電極として機能する。
【００８１】
次いで、本発明の第２の実施形態である半導体装置５０の製造方法について図面を参照して説明する。
本実施形態の半導体装置５０の製造方法は、半導体基板１に第一の絶縁膜（第一のマスク絶縁膜４ａおよび二のマスク絶縁膜４ｂ）を上面に備えた半導体ピラー（第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ）を形成する工程と（第一工程）、ゲート絶縁膜６を形成する工程と（第二工程）、シリコン膜７形成工程と（第三工程）、シリコン膜７に第一の導電型の不純物および第二の導電型の不純物を導入する工程と（第四工程）、シリコン膜サイドウォール（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）形成工程と（第五工程）、平坦化材料膜３２形成工程と（第六工程）、シリコン膜サイドウォール上端部露出工程と（第七工程）、シリコン膜サイドウォールエッチバック工程と（第八工程）、平坦化材料膜３２および第一の絶縁膜（第一のマスク絶縁膜４ａおよび二のマスク絶縁膜４ｂ）除去工程と（第九工程）、第一および第二の不純物拡散層形成工程と（第十工程）、ＮＭＯＳ型トランジスタ１１形成工程と（第十一工程）、層間絶縁膜２０とコンタクトプラグ２１と金属配線２２形成工程と（第十二工程）、から概略構成されている。
以下、第１の実施形態と異なる部分について、図面を参照にして詳細に説明する。
【００８２】
＜第一工程＞
第一工程はさらに、第一ウエル２および第二ウエル３形成工程と、第一の絶縁膜（第一のマスク絶縁膜４ａ、第二のマスク絶縁膜４ｂ）形成工程と、半導体ピラー（第一の半導体ピラー５ａおよび第二の半導体ピラー５ｂ）形成工程と、から構成されている。
まず、半導体基板１を準備し、第一領域Ｔ１と第二領域Ｔ２の間を絶縁分離する。次に、第一領域Ｔ１の半導体基板１に例えばはホウ素（Ｂ）等のＰ型不純物を導入して第一領域Ｔ１の半導体基板１上の第一ウエル２、第二領域Ｔ２の半導体基板１上の第二ウエル３ともに、Ｐ型に形成する。
以降の工程は、第九工程までは第１の実施形態と同様であるため、その説明を省略する。
【００８３】
＜第十工程＞
第十工程はさらに、第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）形成工程と、第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ）形成工程と、から構成されており、第一の不純物拡散層（第一Ｐ型拡散層８ａ、第二Ｐ型拡散層８ｂ）形成工程を行わない部分が第１の実施形態と異なる部分である。以下、第１の実施形態と異なる部分について、図を参照にして詳細に説明する。
【００８４】
（第二の不純物拡散層形成工程）
図１４に示すように、第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ、第三Ｎ型拡散層１８ａ、第四Ｎ型拡散層１８ｂ）を形成する。
まず、第一領域Ｔ１及び第二領域Ｔ２の半導体基板１と第一の半導体ピラー５ａ上部および第二の半導体ピラー５ｂ上部に不純物を導入する。このとき、第１の実施形態と異なり第四フォトレジスト膜３４は形成せず、第一領域Ｔ１及び第二領域Ｔ２ともに露出した状態とする。
【００８５】
このときの条件はたとえば、砒素（Ａｓ）をエネルギー１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２でイオン注入することにより行う。これにより第一領域Ｔ１の半導体基板１表面に第三Ｎ型拡散層１８ａが、第一の半導体ピラー５ａ上部に第四Ｎ型拡散層１８ｂが、第二領域Ｔ２の半導体基板１表面に第一Ｎ型拡散層９ａが、第二の半導体ピラー５ｂ上部に第二Ｎ型拡散層９ｂが、それぞれ形成される。また、これら第一Ｎ型拡散層９ａと第二Ｎ型拡散層９ｂと第三Ｎ型拡散層１８ａおよび第四Ｎ型拡散層１８ｂは、後述するＮＭＯＳ型トランジスタ１１のソース・ドレイン電極として機能する。
【００８６】
＜第十一工程＞
次いで図１５に示すように、第二の不純物拡散層（第一Ｎ型拡散層９ａ、第二Ｎ型拡散層９ｂ、第三Ｎ型拡散層１８ａ、第四Ｎ型拡散層１８ｂ）の活性化熱処理を行う。それ以降は実施形態１と同様の工程を経てＮＭＯＳ型トランジスタ１１が形成される。
【００８７】
本実施形態によれば、第１の実施形態と同様に、同一の工程でＰ型ゲート電極（第一のシリコン膜サイドウォール７ａ）と、Ｎ型ゲート電極（第二のシリコン膜サイドウォール７ｂ）を略同じ高さに形成することができる。また、第一領域Ｔ１及び第二領域Ｔ２の両方に同じ導電型の不純物を拡散させることにより、導電型のみが異なるゲート電極（第一のシリコン膜サイドウォール７ａ、第二のシリコン膜サイドウォール７ｂ）をそれぞれ有するＮＭＯＳ型トランジスタ１１を、第一領域Ｔ１及び第二領域Ｔ２にそれぞれ形成することができる。
【００８８】
また本実施形態と同様の方法で、第一ウエル２及び第二ウエル３をＮ型で形成し、第一領域Ｔ１および第二領域Ｔ２の不純物拡散層を共にＰ型とすることにより、第一領域Ｔ１にはＰ型のゲート電極（第一のシリコン膜サイドウォール７ａ）、第二領域Ｔ２にはＮ型のゲート電極（第二のシリコン膜サイドウォール７ｂ）を備えたＰＭＯＳ型トランジスタ１０を形成することができる。
【００８９】
本実施形態の半導体装置５０の製造方法により、柱状型ＭＯＳトランジスタ（ＰＭＯＳ型トランジスタ１０またはＮＭＯＳ型トランジスタ１１）の導電型と、ゲート電極（第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂ）の導電型の組合せの自由度が増加し、最適な電気特性（しきい値電圧等）を備えたトランジスタを形成することができる。これにより、各柱状型ＭＯＳトランジスタの電気特性の調整が容易になるため、高性能な半導体装置５０を製造することができる。
【実施例】
【００９０】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。なお、本実施例で説明したエッチングの具体的条件は一例であって、使用するエッチング装置の種類や、ガス流量、圧力等の設定は、本発明の主旨を逸脱しない範囲で変更が可能である。
（実施例１）
【００９１】
まず、シリコン（Ｓｉ）からなる半導体基板１を準備し、ＳＴＩ（Shallow Trench Isolation）法により、図示しない素子分離領域を形成して、第一領域Ｔ１と第二領域Ｔ２の間を絶縁分離した。次に、第一領域Ｔ１の半導体基板１に例えばリン（Ｐ）等のＮ型の不純物を導入して第一ウエル２を、第二領域Ｔ２の半導体基板１上に例えばはホウ素（Ｂ）等のＰ型不純物を導入して第二ウエル３を形成した。
【００９２】
次に、半導体基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）からなる図示しないマスク絶縁膜を約８０μｍの膜厚で形成した。次いで、マスク絶縁膜を覆うようにフォトレジスト膜を形成し、フォトリソグラフィ技術を用いてそのマスク絶縁膜を、平面視で直径約１００ｎｍの円形にパターン形成した。これにより第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂが形成された。
次いでフォトレジスト膜を除去し、第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂをマスクとして、半導体基板１表面から深さ約１５０ｎｍまでエッチングした。これにより、第一の半導体ピラー５ａと第二の半導体ピラー５ｂがそれぞれ形成された。この状態を図１に示す。
【００９３】
次いで、半導体基板１上と第一の半導体ピラー５ａ側壁および第二の半導体ピラー５ｂ側壁を覆うように、シリコン酸化膜からなるゲート絶縁膜６を、熱酸化法によって約５ｎｍの厚さで形成した。次いでＣＶＤ法により、半導体基板１上と第一の半導体ピラー５ａ側壁と第二の半導体ピラー５ｂの側壁と第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂ上を覆うように、ノンドープのシリコン膜からなる厚さ３０ｎｍのシリコン膜７を形成した。この状態を図２に示す。
【００９４】
次いで図３に示すように、第一フォトレジスト膜３０をマスクとして第一領域Ｔ１のシリコン膜７にＰ型不純物を導入した。このときのＰ型不純物導入は、ホウ素（Ｂ）をエネルギー５ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件のイオン注入を用いた。
次いで、図４に示すように、第二フォトレジスト膜３１をマスクとして第二領域Ｔ２のシリコン膜７にＮ型不純物を導入した。このときのＮ型不純物導入は、リン（Ｐ）をエネルギー１０ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件でのイオン注入を用いた。
【００９５】
次いで、急速熱処理法（ＲＴＡ法）を用い、窒素雰囲気中でシリコン膜７に対して９００度、３０秒の条件でアニールを行った。
次いで、下記条件で異方性ドライエッチングを行い、第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂの上面と、半導体基板１上面のシリコン膜７を除去した。
【００９６】
装置：ＩＣＰ（Inductively Coupled Plasma）型エッチング装置
ガス流量：Ｃｌ２／ＨＢｒ＝３０／１５ｓｃｃｍ
ＩＣＰ  Ｓｏｕｒｃｅ  ｐｏｗｅｒ：３００Ｗ
ｂｉａｓ  ｐｏｗｅｒ：７５Ｗ
圧力：６ｍｔｏｒｒ
【００９７】
このエッチング条件でのシリコン膜のエッチング速度を調べた所、ホウ素を含んだＰ型シリコン膜は約８５ｎｍ／分、リンを含んだＮ型シリコン膜は１１０ｎｍ／分であり、Ｎ型シリコンのエッチング速度の方が速かった。これにより、第一のシリコン膜サイドウォール７ａの高さは、概略Ｈ１１＝２２０ｎｍ程度、第二のシリコン膜サイドウォール７ｂの高さは、概略Ｈ２１＝２００ｎｍ程度に形成され、その高さに差が生じた。この状態を図５に示す。
【００９８】
次いで図６に示すように、ゲート絶縁膜６上と第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂと第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂを覆うように、スピンナー法により、有機反射防止膜（ＢＡＲＣ）等の塗布膜からなる平坦化材料膜３２を約４００ｎｍの厚さで形成した。
【００９９】
次いで、酸素（Ｏ２）ガスを含むガスを用いて下記条件でドライエッチングを行い、平坦化材料膜３２を選択的に除去した。このとき、平坦化材料膜３２が所定の膜厚Ｈｆになったところでエッチングを停止した。これにより、第一のマスク絶縁膜４ａと第二のマスク絶縁膜４ｂと第一のシリコン膜サイドウォール７ａおよび第二のシリコン膜サイドウォール７ｂの上端部は平坦化材料膜３２から露出した状態となった。この状態を図７に示す。
【０１００】
使用した具体的なエッチング条件を下記に示す。
装置：ＩＣＰ型エッチング装置
ガス流量：Ｏ２＝８００ｓｃｃｍ
Ｓｏｕｒｃｅ  ｐｏｗｅｒ＝６００Ｗ
ｂｉａｓ  ｐｏｗｅｒ＝５０Ｗ
圧力＝２５ｍＴｏｒｒ
【０１０１】
次いで、フッ素系ガスを用いて下記条件でエッチングを行い、第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂの露出した部分および平坦化材料膜３２をエッチバックした。これにより、第一のシリコン膜サイドウォール７ａと第二のシリコン膜サイドウォール７ｂはほぼ同等のエッチング速度で除去された。この状態を図８に示す。
【０１０２】
装置：ＩＣＰ型エッチング装置
ガス流量：ＣＦ４＝１００ｓｃｃｍ
Ｓｏｕｒｃｅ  ｐｏｗｅｒ＝３００Ｗ
ｂｉａｓ  ｐｏｗｅｒ＝１００Ｗ
圧力＝４ｍＴｏｒｒ
【０１０３】
次いで、酸素ガスを用いたアッシングにより平坦化材料膜３２を除去した。次いで、第一のマスク絶縁膜４ａおよび第二のマスク絶縁膜４ｂを、熱リン酸を用いたウェットエッチングにより除去した。この状態を図９に示す。
【０１０４】
次いで、第三フォトレジスト膜３３をマスクとし、第一領域Ｔ１の半導体基板１および第一の半導体ピラー５ａ上部に不純物を導入した。この導入は、フッ化ホウ素（ＢＦ２）をエネルギー１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２でイオン注入することにより行った。これにより第一領域Ｔ１の半導体基板１表面に第一Ｐ型拡散層８ａが形成され、第一の半導体ピラー５ａ上部に第二Ｐ型拡散層８ｂが形成された。この状態を図１０に示す。
【０１０５】
次いで第一領域Ｔ１を覆い、第二領域Ｔ２を開口した構成の第四フォトレジスト膜３４がマスクとして、第二領域Ｔ２の半導体基板１および第二の半導体ピラー５ｂ上部に不純物を導入した。この導入は砒素（Ａｓ）をエネルギー１０ＫｅＶ，ドーズ量１×１０１５ａｔｏｍｓ／ｃｍ２でイオン注入することにより行った。これにより第二領域Ｔ２の半導体基板１表面に第一Ｎ型拡散層９ａが形成され、第二の半導体ピラー５ｂ上部に第二Ｎ型拡散層９ｂが形成された。この状態を図１１に示す。
【０１０６】
次いで、急速熱処理法を用いて、窒素雰囲気中で、１０００度、１０秒間のアニールを行った。これにより、第一領域Ｔ１にはＰＭＯＳ型トランジスタ１０が形成され、第二領域Ｔ２には、ＮＭＯＳ型トランジスタ１１が形成された。この状態を図１２に示す。
次いで層間絶縁膜２０とコンタクトプラグ２１と金属配線２２を形成することによりデバイスを形成し、図１３に示す半導体装置５０を製造した。
【符号の説明】
【０１０７】
１…半導体基板、２…第一ウエル、３…第二ウエル、５ａ…第一の半導体ピラー、５ｂ…第二の半導体ピラー、６…ゲート絶縁膜、７…シリコン膜、７ａ…第一のシリコン膜サイドウォール、７ｂ…第二のシリコン膜サイドウォール、８ａ…第一Ｐ型拡散層、８ｂ…第二Ｐ型拡散層、９ａ…第一Ｎ型拡散層、９ｂ…第二Ｎ型拡散層、１０…ＰＭＯＳ型トランジスタ、１１…ＮＭＯＳ型トランジスタ、１８ａ…第三Ｎ型拡散層、１８ｂ…第四Ｎ型拡散層、２０…層間絶縁膜、２１…コンタクトプラグ、２２…金属配線、３２…平坦化材料膜、５０…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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