(57)【要約】【課題】多重位相信号の位相差を目標値で正確に補正できるようにした位相補正回路を提供する。【解決手段】多重位相信号を比較して第１スキュー検出信号及び第２スキュー検出信号を生成するように構成されたスキュー検出部と、第１スキュー検出信号と前記第２スキュー検出信号とを組み合わせて複数の位相制御信号を生成するように構成された位相制御信号発生部と、多重位相信号を前記複数の位相制御信号に相応する遅延時間だけ各々遅延させることによって、多重位相信号を調整するように構成された位相調整部とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
多重位相信号を比較して第１スキュー検出信号及び第２スキュー検出信号を生成するように構成されたスキュー検出部と、
前記第１スキュー検出信号と前記第２スキュー検出信号とを組み合わせて複数の位相制御信号を生成するように構成された位相制御信号発生部と、
前記多重位相信号を前記複数の位相制御信号に相応する遅延時間だけ各々遅延させるように構成された位相調整部とを備える、位相補正回路。
【請求項２】
前記スキュー検出部が、
前記多重位相信号のうちの第１位相信号と、前記第１位相信号と比べて先行する第２位相信号と、前記第１位相信号と比べて遅延する第３位相の信号とを各々比較して、前記第１スキュー検出信号と前記第２スキュー検出信号とを生成するように構成されていることを特徴とする、請求項１に記載の位相補正回路。
【請求項３】
前記スキュー検出部が、
前記第１位相信号を基準に前記第２位相信号をサンプリングして前記第１スキュー検出信号を生成するように構成された第１時間／デジタル変換器と、
前記第３位相信号を基準に前記第１位相信号をサンプリングして前記第２スキュー検出信号を生成するように構成された第２時間／デジタル変換器とを備えることを特徴とする、請求項２に記載の位相補正回路。
【請求項４】
前記第２位相信号を遅延させ、遅延された第２位相信号を前記第１時間／デジタル変換器に提供するように構成された第１遅延器と、
前記第１位相信号を遅延させ、遅延された第１位相信号を前記第２時間／デジタル変換器に提供するように構成された第２遅延器とをさらに備えることを特徴とする、請求項３に記載の位相補正回路。
【請求項５】
前記第１時間／デジタル変換器が、
前記第２位相信号を順次遅延させるように構成された複数の遅延器と、
前記第１位相信号により前記複数の遅延器の出力をサンプリングするように構成された複数のサンプラーとを備えることを特徴とする、請求項３に記載の位相補正回路。
【請求項６】
前記第２時間／デジタル変換器が、
前記第１位相信号を順次遅延させるように構成された複数の遅延器と、
前記第３位相信号により前記複数の遅延器の出力をサンプリングするように構成された複数のサンプラーとを備えることを特徴とする、請求項３に記載の位相補正回路。
【請求項７】
前記位相制御信号発生部が、
前記第１スキュー検出信号と前記第２スキュー検出信号との差の値をエンコーディングして前記複数の位相制御信号を生成するように構成されていることを特徴とする、請求項１に記載の位相補正回路。
【請求項８】
４位相信号のうちの第１位相信号を基準に順次遅延された第２位相信号をサンプリングして、第３位相信号を基準に順次遅延された第１位相信号をサンプリングして第１スキュー検出信号及び第２スキュー検出信号を生成するように構成されたスキュー検出部と、
前記第１スキュー検出信号と前記第２スキュー検出信号とを組み合わせて位相制御信号を生成するように構成された位相制御信号発生部と、
前記第１位相信号と第４位相信号とを前記位相制御信号に相応する遅延時間だけ遅延させることによって前記４位相信号の位相差を補正するように構成された位相調整部とを備える、位相補正回路。
【請求項９】
前記スキュー検出部が、
前記第１位相信号を基準に前記第２位相信号をサンプリングして前記第１スキュー検出信号を生成するように構成された第１時間／デジタル変換器と、
前記第３位相信号を基準に前記第１位相信号をサンプリングして前記第２スキュー検出信号を生成するように構成された第２時間／デジタル変換器とを備えることを特徴とする、請求項８に記載の位相補正回路。
【請求項１０】
前記第２位相信号を遅延させ、遅延された第２位相信号を前記第１時間／デジタル変換器に提供するように構成された第１遅延器と、
前記第１位相信号を遅延させ、遅延された第１位相信号を前記第２時間／デジタル変換器に提供するように構成された第２遅延器とをさらに備えることを特徴とする、請求項９に記載の位相補正回路。
【請求項１１】
前記第１時間／デジタル変換器が、
前記第２位相信号を順次遅延させるように構成された複数の遅延器と、
前記第１位相信号により前記複数の遅延器の出力をサンプリングするように構成された複数のサンプラーとを備えることを特徴とする、請求項９に記載の位相補正回路。
【請求項１２】
前記第２時間／デジタル変換器が、
前記第１位相信号を順次遅延させるように構成された複数の遅延器と、
前記第３位相信号により前記複数の遅延器の出力をサンプリングするように構成された複数のサンプラーとを備えることを特徴とする、請求項９に記載の位相補正回路。
【請求項１３】
前記位相調整部が、
前記第１位相信号を前記位相制御信号に相応する時間だけ遅延させるように構成された第１位相調整器と、
前記第２位相信号をすでに設定された時間だけ遅延させるように構成された第２位相調整器と、
前記第３位相信号をすでに設定された時間だけ遅延させるように構成された第３位相調整器と、
前記第４位相信号を前記位相制御信号に相応する時間だけ遅延させるように構成された第４位相調整器とを備えることを特徴とする、請求項８に記載の位相補正回路。
【請求項１４】
前記すでに設定された時間を設定するための別の位相制御信号を保存するように構成されたレジスタをさらに備えることを特徴とする、請求項１３に記載の位相補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関し、特に位相補正回路に関する。
【背景技術】
【０００２】
半導体回路、例えばＤＲＡＭは、リードまたはライト動作のための基準信号として、クロック信号が使われる。
【０００３】
特に、グラフィックＤＲＡＭを例とすると、ＧＤＤＲ５  ＤＤＲ  ＳＤＲＡＭの規格によれば、多重位相信号、例えば、４位相クロック信号（４−Ｐｈａｓｅ  Ｃｌｏｃｋ  Ｓｉｇｎａｌ）を使用する。
【０００４】
この時、４位相クロック信号は、外部から提供された２位相クロック信号（２−Ｐｈａｓｅ  Ｃｌｏｃｋ  Ｓｉｇｎａｌ）の位相を分離して生成することができる。
【０００５】
グラフィックＤＲＡＭの場合、レシーバを介して２位相クロック信号を受信し、位相分離器を介して分離し、４位相クロック信号を生成して使用する。
【０００６】
この時、外部から提供された２位相クロック信号のデューティ比が正確に５０：５０である場合、２位相クロック信号の位相を分離して生成した４位相クロック信号は互いにちょうど９０°の位相差を有する。
【０００７】
しかし、２位相クロック信号のデューティレート（Ｄｕｔｙ  ｒａｔｅ）スキューが存在する場合、４位相クロック信号のデューティは一定の値で維持される反面、図１のように、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）の位相スキューが発生する。
【０００８】
すなわち、４位相クロック信号のうちのＩＣＬＫとＩＣＬＫＢとは互いに反対の位相、すなわち、１８０°の位相差を有し、ＱＣＬＫとＱＣＬＫＢとも１８０°の位相差を有するが、ＩＣＬＫとＱＣＬＫとの位相差が９０°でないことを確認できる。
【０００９】
これにより、４位相クロック信号の位相スキューが発生される場合、これを利用してデータを受信または伝送する回路のセットアップマージン（Ｓｅｔ  ｕｐ  Ｍａｒｇｉｎ）またはホールドマージン（Ｈｏｌｄ  Ｍａｒｇｉｎ）を減少する問題を生じる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第６１３７３２８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の実施形態は、多重位相信号の位相差を目標値で正確に補正できるようにした位相補正回路を提供する。
【課題を解決するための手段】
【００１２】
本発明の実施形態は、多重位相信号を比較して第１スキュー検出信号及び第２スキュー検出信号を生成するように構成されたスキュー検出部と、第１スキュー検出信号と第２スキュー検出信号とを組み合わせて複数の位相制御信号を生成するように構成された位相制御信号発生部と、多重位相信号を複数の位相制御信号に相応する遅延時間だけ各々遅延させることによって多重位相信号の位相を調整するように構成された位相調整部とを含むことを特徴とする。
【００１３】
本発明の実施形態は、４位相信号（４−Ｐｈａｓｅ  ｓｉｇｎａｌ）のうちの第１位相信号を基準に順次遅延された第２位相信号をサンプリングし、第３位相信号を基準に順次遅延された第１位相信号をサンプリングして第１スキュー検出信号及び第２スキュー検出信号を生成するように構成されたスキュー検出部と、第１スキュー検出信号と第２スキュー検出信号とを組み合わせて位相制御信号を生成するように構成された位相制御信号発生部と、第１位相信号と第４位相信号とを位相制御信号に相応する遅延時間だけ遅延させることによって４位相信号の位相差を補正するように構成された位相調整部とを含むことを他の特徴とする。
【発明の効果】
【００１４】
本発明の実施形態は、多重位相信号の間の位相差を検出し、目標値に合うように補正するので、これを用いて信号処理を遂行する回路のセットアップマージンまたはホールドマージンの減少を最小とすることができる。
【図面の簡単な説明】
【００１５】
【図１】従来技術による多重位相信号のスキュー発生を示す波形図である。
【図２】本発明の実施形態による位相補正回路１００のブロック図である。
【図３】図２の時間／デジタル変換器４００の回路図である。
【図４】図３の時間／デジタル変換器４００の出力タイミング図である。
【図５】図２の第１位相調整器６１０の回路図である。
【図６】本発明の実施形態による位相補正回路１００の出力タイミング図である。
【発明を実施するための形態】
【００１６】
以下において、図面を参照して本発明の実施形態をより詳細に説明する。
【００１７】
本発明の実施形態の説明の前に、本発明の実施形態を実現する原理を説明すると次の通りである。
【００１８】
図１から分かるように、外部クロック信号（ＣＬＫ、ＣＬＫＢ）のデューティ比が５０：５０でない場合、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）のうちで互いの間にスキューが存在するクロック信号は、ＩＣＬＫとＱＣＬＫ、ＩＣＬＫＢとＱＣＬＫＢである。ＩＣＬＫとＩＣＬＫＢ、ＱＣＬＫとＱＣＬＫＢは、互いに反転した位相を有するだけであり、スキューは存在しない。
【００１９】
したがって、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）の位相差が目標値になるためには、ＩＣＬＫとＱＣＬＫとのうちのいずれか一つの位相を調整すればよい。
【００２０】
本発明の実施形態では、ＩＣＬＫとＱＣＬＫとのうちのいずれか一つの遅延時間をもう一つとは異なるように調整することによって位相調整を遂行する。
【００２１】
そして、ＩＣＬＫＢはＩＣＬＫと同一の遅延時間を有するようにし、ＱＣＬＫＢはＱＣＬＫと同一の遅延時間を有するようにすればよい。
【００２２】
したがって、以下の実施形態では、ＱＣＬＫの遅延時間を調整するように構成された位相補正回路１００を例に説明する。
【００２３】
図２に示すように、本発明の実施形態にかかる位相補正回路１００は、スキュー検出部４００と、位相制御信号発生部５００と、位相調整部６００とを含む。
【００２４】
スキュー検出部４００は、多重位相信号、すなわち、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）を比較して第１スキュー検出信号（Ｑ１＜０：Ｎ＞）及び第２スキュー検出信号（Ｑ２＜０：Ｎ＞）を生成するように構成されている。
【００２５】
この時、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）は、位相分周器３００が外部クロック信号（ＣＬＫ、ＣＬＫＢ）の位相を分離して生成される。
【００２６】
スキュー検出部４００は、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）のうちのいずれか一つと、それと比べて先行する位相の信号及び遅延された位相の信号とを各々比較して、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）及び第２スキュー検出信号（Ｑ２＜０：Ｎ＞）を生成するように構成されている。
【００２７】
スキュー検出部４００は、第１時間／デジタル変換器４１０と、第２時間デジタル／変換器４２０と、第１遅延器（ＤＬＹ１）と、第２遅延器（ＤＬＹ２）とを含む。
【００２８】
第１時間／デジタル変換器４１０は、クロック信号（ＱＣＬＫ）を基準に、第１遅延器（ＤＬＹ１）を介して遅延されたクロック信号（ＩＣＬＫ）をサンプリング（Ｓａｍｐｌｉｎｇ）して第１スキュー検出信号（Ｑ１＜０：Ｎ＞）を生成するように構成されている。
【００２９】
第２時間／デジタル変換器４２０は、クロック信号（ＩＣＬＫＢ）を基準に、第２遅延器（ＤＬＹ２）を介して遅延されたクロック信号（ＱＣＬＫ）をサンプリング（Ｓａｍｐｌｉｎｇ）して第２スキュー検出信号（Ｑ２＜０：Ｎ＞）を生成するように構成されている。
【００３０】
この時、第１遅延器（ＤＬＹ１）及び第２遅延器（ＤＬＹ２）は、第１時間／デジタル変換器４１０及び第２時間／デジタル変換器４２０のサンプリングの解像度を高めるための構成で、第１遅延器（ＤＬＹ１）及び第２遅延器（ＤＬＹ２）がなくても、本発明の実施形態は実現可能である。
【００３１】
位相制御信号発生部５００は、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）及び第２スキュー検出信号（Ｑ２＜０：Ｎ＞）を組み合わせて位相制御信号（ＱＣＯＤＥ＜０：Ｍ＞、ＱＢＣＯＤＥ＜０：Ｍ＞、ＩＣＯＤＥ＜０：Ｍ＞、ＩＢＣＯＤＥ＜０：Ｍ＞）を生成するように構成されている。
【００３２】
位相制御信号発生部５００は、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）と第２スキュー検出信号（Ｑ２＜０：Ｎ＞）との差の値をエンコーディングしたコード信号を位相制御信号（ＱＣＯＤＥ＜０：Ｍ＞、ＱＢＣＯＤＥ＜０：Ｍ＞、ＩＣＯＤＥ＜０：Ｍ＞、ＩＢＣＯＤＥ＜０：Ｍ＞）として出力するように構成されている。
【００３３】
この時、位相制御信号のうちのＱＣＯＤＥ＜０：Ｍ＞は、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）と第２スキュー検出信号（Ｑ２＜０：Ｎ＞）との差の値をエンコーディングした信号であり、ＱＢＣＯＤＥ＜０：Ｍ＞は、ＱＣＯＤＥ＜０：Ｍ＞と同じ値を有する信号であり、ＩＣＯＤＥ＜０：Ｍ＞は、任意の値ですでに設定された信号であり、ＩＢＣＯＤＥ＜０：Ｍ＞は、ＩＣＯＤＥ＜０：Ｍ＞と同じ値を有する信号である。
【００３４】
位相制御信号発生部５００は、ＩＢＣＯＤＥ＜０：Ｍ＞とＩＣＯＤＥ＜０：Ｍ＞とを保存するためのレジスタを含み得る。もちろん、別の保存回路にＩＢＣＯＤＥ＜０：Ｍ＞とＩＣＯＤＥ＜０：Ｍ＞とを保存してもよい。
【００３５】
位相調整部６００は、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）を位相制御信号（ＱＣＯＤＥ＜０：Ｍ＞、ＱＢＣＯＤＥ＜０：Ｍ＞、ＩＣＯＤＥ＜０：Ｍ＞、ＩＢＣＯＤＥ＜０：Ｍ＞）に相応する遅延時間だけ遅延させ、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）の位相を補正した位相調整信号（ＩＣＬＫ＿Ｃ、ＱＣＬＫ＿Ｃ、ＩＣＬＫＢ＿Ｃ、ＱＣＬＫＢ＿Ｃ）を出力するように構成されている。
【００３６】
位相調整部６００は、第１ないし第４位相調整器６１０〜６４０を含む。
【００３７】
図３に示すように、第１時間／デジタル変換器４１０は、複数の遅延器（ＤＬＹ）４１２と、複数のサンプラー４１１とを含む。この時、複数のサンプラー４１１は、フリップフロップにより構成することができる。
【００３８】
図４に示すように、第１時間／デジタル変換器４１０は、複数の遅延器（ＤＬＹ）４１２を利用して順次遅延させたＩＣＬＫを複数のサンプラー４１１を用いて、ＱＣＬＫによりサンプリングして第１スキュー検出信号（Ｑ１＜０：Ｎ＞）を生成するように構成されている。
【００３９】
図示していないが、第２時間／デジタル変換器４２０は、第１時間／デジタル変換器４１０と同様に構成され得る。
【００４０】
第２時間／デジタル変換器４２０は、複数の遅延器（ＤＬＹ）４１２を用いて順次遅延させたＱＣＬＫを複数のサンプラー４１１を用いて、ＩＣＬＫＢによりサンプリングして第２スキュー検出信号（Ｑ２＜０：Ｎ＞）を生成するように構成されている。
【００４１】
図５に示すように、第１位相調整器６１０は、複数のインバータ（ＩＶ１〜ＩＶ４）と、複数のユニットディレイ（ＵＤ）とを含む。
【００４２】
ユニットディレイ（ＵＤ）は、電源端と連結されたキャパシタと、接地端と連結されたキャパシタと、複数のトランジスターとで構成することができる。
【００４３】
この時、複数のユニットディレイ（ＵＤ）は、バイナリウェイティング（ｂｉｎａｒｙ  ｗｅｉｇｈｔｉｎｇ）方式で実現される。すなわち、順次に増加または減少する遅延時間を有するように複数のユニットディレイ（ＵＤ）を構成し、位相制御信号（ＱＣＯＤＥ＜０：Ｍ＞）を用いてそのうち一つを選択できるようにすることにより、遅延時間を増加または減少することができるようにしたものである。
【００４４】
もちろん、前述した第１位相調整器６１０の構成は一例であり、異なる方式で実現することも可能である。
【００４５】
以上のように構成された本発明の実施形態の位相補正動作を説明すると次の通りである。
【００４６】
図４に示すように、第１時間／デジタル変換器４１０から出力された第１スキュー検出信号（Ｑ１＜０：Ｎ＞）、例えば、Ｑ＜０＞〜Ｑ＜１８＞は‘１’になり、Ｑ＜１９＞以後からは‘０’になる。すなわち、ＱＣＬＫがＩＣＬＫと比べてどの程度遅延されているのかをデジタル信号形態で表現できる。
【００４７】
また、同じ方式で、第２時間／デジタル変換器４２０から出力された第２スキュー検出信号（Ｑ２＜０：Ｎ＞）を介して、ＱＣＬＫがＩＣＬＫＢと比べてどの程度遅延されているのかをデジタル信号形態で表現できる。
【００４８】
万一、ＩＣＬＫ、ＱＣＬＫとＩＣＬＫＢが互いにちょうど９０°の位相差を有すると、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）と第２スキュー検出信号（Ｑ２＜０：Ｎ＞）とは同じ値を有するようになり、その二つの信号の差の値は‘０’になる。
【００４９】
しかし、実際にＩＣＬＫとＱＣＬＫとの位相差が９０°ではない場合、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）と第２スキュー検出信号（Ｑ２＜０：Ｎ＞）とは互いに異なる値を有するようになり、その二つの信号の差の値は‘０’でない他の値になる。
【００５０】
例えば、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）の値が、第２スキュー検出信号（Ｑ２＜０：Ｎ＞）と比べて大きい値を有する場合、第２位相調整器６２０の遅延時間が、第１位相調整器６１０の遅延時間と比べて短くならなければならない。
【００５１】
一方、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）の値が、第２スキュー検出信号（Ｑ２＜０：Ｎ＞）と比べて小さい値を有する場合、第２位相調整器６２０の遅延時間が、第１位相調整器６１０の遅延時間に比べて長くならなければならない。
【００５２】
位相制御信号発生部５００は、前述した原理で第１ないし第４位相調整器６１０〜６４０の遅延時間を調整することができるようにエンコーディングロジックが構成されている。
【００５３】
したがって、位相制御信号発生部５００は、第１スキュー検出信号（Ｑ１＜０：Ｎ＞）から第２スキュー検出信号（Ｑ２＜０：Ｎ＞）を減算した結果をエンコーディングして位相制御信号（ＱＣＯＤＥ＜０：Ｍ＞）を生成する。
【００５４】
また、位相制御信号発生部５００は、ＱＣＯＤＥ＜０：Ｍ＞と同じ値でＱＢＣＯＤＥ＜０：Ｍ＞を出力し、すでに設定された値のＩＢＣＯＤＥ＜０：Ｍ＞とＩＣＯＤＥ＜０：Ｍ＞とを出力する。
【００５５】
位相調整部６００は、位相制御信号（ＱＣＯＤＥ＜０：Ｍ＞、ＱＢＣＯＤＥ＜０：Ｍ＞、ＩＣＯＤＥ＜０：Ｍ＞、ＩＢＣＯＤＥ＜０：Ｍ＞）により設定された遅延時間だけ４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）を遅延させて位相調整信号（ＩＣＬＫ＿Ｃ、ＱＣＬＫ＿Ｃ、ＩＣＬＫＢ＿Ｃ、ＱＣＬＫＢ＿Ｃ）を出力する。
【００５６】
したがって、図６に示すように、ＱＣＬＫ＿ＣとＱＣＬＫＢ＿Ｃとの位相が補正されてＩＣＬＫ＿Ｃ、ＱＣＬＫ＿Ｃ、ＩＣＬＫＢ＿ＣとＱＣＬＫＢ＿Ｃとは実質的に互いに９０°の位相差を有するようになるのが分かる。
【００５７】
この時、実質的に位相調整信号（ＩＣＬＫ＿Ｃ、ＱＣＬＫ＿Ｃ、ＩＣＬＫＢ＿Ｃ、ＱＣＬＫＢ＿Ｃ）は、４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）と比べて遅延された状態である。しかし、図６は、位相補正を説明するために便宜上位相調整信号（ＩＣＬＫ＿Ｃ、ＱＣＬＫ＿Ｃ、ＩＣＬＫＢ＿Ｃ、ＱＣＬＫＢ＿Ｃ）と４位相クロック信号（ＩＣＬＫ、ＱＣＬＫ、ＩＣＬＫＢ、ＱＣＬＫＢ）とを同じタイミングに合せて図示したものである。
【００５８】
ＧＤＤＲ５  ＳＤＲ  ＤＲＡＭのようなＤＲＡＭは、デューティサイクルを補正するためにＤＣＣ（Ｄｕｔｙ  Ｃｙｃｌｅ  Ｃｏｒｒｅｃｔｏｒ）を有している。
【００５９】
ＧＤＤＲ５  ＳＤＲ  ＤＲＡＭで使われる４位相クロック信号のような多重位相信号は、位相スキューが存在するが、そのデューティレートは一定であるので、ＤＣＣ（Ｄｕｔｙ  Ｃｙｃｌｅ  Ｃｏｒｒｅｃｔｏｒ）を利用して位相スキューを補正する必要はない。
【００６０】
しかし、本発明の実施形態は前述したように、位相スキューの程度を検出して、それに合うように４位相クロック信号の遅延量を調整する方式を使用するので、４位相クロック信号の位相補正が可能である。
【００６１】
このように、本発明の属する技術分野の当業者は、本発明がその技術的思想や必須的特徴を変更せずに、他の具体的な形態で実施され得るということが理解できる。したがって、以上で記述した実施形態は、あらゆる面で例示的なものであり、限定的なものではないものと理解されなければならない。本発明の範囲は、上記の詳細な説明よりは、後述する特許請求の範囲によって表われ、特許請求の範囲の意味及び範囲、そして、その等価概念から導き出されるあらゆる変更または変形された形態が本発明の範囲に含まれるものと解釈されるべきである。
【符号の説明】
【００６２】
１００  位相補正回路
３００  位相分周器
４００  スキュー検出部
４１０  第１時間／デジタル変換器
４２０  第２時間デジタル／変換器
５００  位相制御信号発生部
６００  位相調整部
６１０〜６４０  第１〜第４位相調整器
【図１】
2011254448.tif 000003
【図２】
2011254448.tif 000004
【図３】
2011254448.tif 000005
【図４】
2011254448.tif 000006
【図５】
2011254448.tif 000007
【図６】
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