(57)【要約】【課題】磁気抵抗素子への不純物の侵入や応力の負荷を抑制し、低い駆動電力で高精度に作動する半導体装置およびその製造方法を提供する。【解決手段】本発明の半導体装置は、主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面上に位置する磁気抵抗素子ＭＲＤとを備えている。その他、保護層ＩＩＩと、配線ＢＬと、第１上部電極ＵＥＬ１と、第２上部電極ＵＥＬ２とを備えている。保護層ＩＩＩは、磁気抵抗素子ＭＲＤの側面を覆うように配置されている。配線ＢＬは、上記磁気抵抗素子ＭＲＤの上部に位置する。第１上部電極ＵＥＬ１は、上記磁気抵抗素子ＭＲＤ上に、平面視における大きさが磁気抵抗素子ＭＲＤと実質的に同じであるものが配置されている。第２上部電極ＵＥＬ２は、上記第１上部電極ＵＥＬ１上にて、上記第１上部電極ＵＥＬ１と電気的に接続されており、平面視における大きさが第１上部電極ＵＥＬ１より大きい。【選択図】図３
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の前記主表面上に位置する磁気抵抗素子と、
前記磁気抵抗素子の側面を覆うように配置された保護層と、
前記磁気抵抗素子の上部に位置する配線とを備える半導体装置であり、
前記磁気抵抗素子上に、平面視における大きさが前記磁気抵抗素子と実質的に同じである第１上部電極と、
前記第１上部電極上に、前記第１上部電極と電気的に接続されており、平面視における大きさが前記第１上部電極より大きい第２上部電極とを備える半導体装置。
【請求項２】
前記第１上部電極の一部の領域が、前記第２上部電極の内部に埋め込まれるように、前記第１上部電極と前記第２上部電極とが接続されている、請求項１に記載の半導体装置。
【請求項３】
前記第２上部電極と前記配線とが直接接続されている、請求項１または２に記載の半導体装置。
【請求項４】
前記第２上部電極の一部の領域が、前記配線の内部に埋め込まれるように、前記第２上部電極と前記配線とが直接接続されている、請求項３に記載の半導体装置。
【請求項５】
前記第２上部電極と前記配線とが互いに離れており、前記第２上部電極と前記配線とに挟まれた領域に配置されたコンタクト部により前記第２上部電極と前記配線とが電気的に接続される、請求項１または２に記載の半導体装置。
【請求項６】
前記第１上部電極とともに前記磁気抵抗素子を挟むように配置された下部電極をさらに備えており、前記下部電極の側面を覆うように側壁絶縁膜が配置されている、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
主表面を有する半導体基板を準備する工程と、
前記半導体基板の前記主表面上に位置する磁気抵抗素子であって、前記磁気抵抗素子上に、平面視における大きさが前記磁気抵抗素子と実質的に同じである第１上部電極を有する前記磁気抵抗素子を形成する工程と、
前記磁気抵抗素子の側面を覆うように保護層を形成する工程と、
前記第１上部電極上に、平面視における大きさが前記第１上部電極よりも大きい第２上部電極を形成する工程と、
前記第２上部電極上に位置する配線を形成する工程とを備えている、半導体装置の製造方法。
【請求項８】
前記第２上部電極を形成する工程において、前記第１上部電極の一部の領域が、前記第２上部電極の内部に埋め込まれるように、前記第２上部電極を形成する、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２上部電極を形成する工程の後に、前記保護層の側面および前記第２上部電極の上面を覆うように絶縁膜を形成する工程と、
前記第２上部電極上に形成された前記絶縁膜を、前記第２上部電極が露出するように除去する工程とをさらに備えており、
前記配線を形成する工程において、前記第２上部電極上に、前記第２上部電極と直接接続するように、前記配線を形成する、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記配線を形成する工程において、前記第２上部電極の一部の領域が、前記配線の内部に埋め込まれ直接接続するように、前記配線を形成する、請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２上部電極を形成する工程の後に、前記保護層の側面および前記第２上部電極の上面を覆うように絶縁膜を形成する工程と、
前記第２上部電極上に形成された前記絶縁膜を、前記第２上部電極の少なくとも一部が露出するように除去する工程と、
前記除去する工程において前記絶縁膜が除去された領域を充填するようにコンタクト部を形成する工程とをさらに備えており、
前記配線を形成する工程において、前記コンタクト部により、前記第２上部電極と前記配線とが電気的に接続されるように、前記配線を形成する、請求項７または８に記載の半導体装置の製造方法。
【請求項１２】
前記第１上部電極とともに前記磁気抵抗素子を挟むように配置された下部電極を形成する工程と、
前記下部電極の側面を覆うように側壁絶縁膜を形成する工程とをさらに備える、請求項７〜１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に関するものであり、より特定的には、磁気抵抗素子を備える半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
記憶用の半導体集積回路などの半導体装置として、従来よりＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）が広く用いられている。一方、ＭＲＡＭ（Magnetic Random Access Memory）は、磁気によって情報を記憶するデバイスであり、高速動作、書換え耐性、不揮発性などの点で、他のメモリ技術と比較し優れた特徴を有している。
【０００３】
ＭＲＡＭは、トンネル磁気抵抗（ＴＭＲ：Tunneling Magnetoresistive）効果を利用するＭＴＪ（Magnetic Tunnel Junction）素子と称される磁気抵抗素子を備え、この磁気抵抗素子の磁化状態により情報を記憶する。ＭＲＡＭを用いた半導体装置の一例として、たとえば一方向に延在するディジット線と、これと略直交する方向に延在するビット線とが交差する部分に磁気抵抗素子が配置され、アレイ状に形成された半導体装置が挙げられる。この場合、磁気抵抗素子は、ディジット線とビット線とを流れる電流がつくる磁場により磁化の方向が変化する層を含んでいる。磁気抵抗素子はこの磁化の方向を情報として記憶する。そして当該層の磁化方向に応じて、磁気抵抗素子の電気抵抗が変化する。この電気抵抗の変化により、磁気抵抗素子を流れる電流の変化を検出することにより、磁気抵抗素子に記憶された情報を検出する。
【０００４】
電流がつくる磁場を磁気抵抗素子に集中的に供給するために、磁気抵抗素子とビット線とに挟まれた領域の構成を各種変更させた半導体装置が従来から提案されている。
【０００５】
たとえば特開２００６−１６５５５６号公報（特許文献１）には、ＭＴＪセルとビット線との間、およびＭＴＪセルと導電性プラグとの間に導電性電極パッド層を備えた磁気メモリ素子が開示されている。この磁気メモリ素子においては当該ＭＴＪセルへの書き込み動作は、ビット線よりもＭＴＪセルに近い導電性電極パッド層の周りに発生する磁場により行なわれる。ＭＴＪセルへの書き込みを行なうために必要な磁場を小さくすることができるため、磁気メモリ素子の駆動電力を低減することができる。
【０００６】
また、たとえば特開２００４−４７９６６号公報（特許文献２）には、磁性体素子の上部の書き込み用の配線に電流を流したときに発生する磁場が隣接する磁性体素子に及ぶ量を多くするために、磁性体素子が積層された領域のうち、磁性体素子以外の部分が絶縁化された半導体記憶装置が開示されている。さらに当該半導体記憶装置においては、上記絶縁化される領域の絶縁膜を形成するために用いるマスクが磁性体素子の上部電極として磁性体素子に密着するように配置される。したがって、上部の配線に流れる電流による磁性体素子への書き込みの行なうために必要な磁場を小さくすることができ、磁性体素子の駆動電力を低減することができる。
【０００７】
一方、たとえば特開２００６−５４４５８号公報（特許文献３）には、磁気トンネル接合構造体と半導体基板との間に挟まれた領域に、磁気トンネル接合構造体と半導体基板とを電気的に接続するコンタクトプラグが配置された磁気ラム素子が開示されている。このため、たとえばコンタクトプラグが磁気トンネル接合構造体の直下から離れた領域に配置されている磁気ラム素子と比較して、平面視における占有面積が小さくなる。したがって、磁気ラム素子を用いた半導体装置の集積度を向上することができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００６−１６５５５６号公報
【特許文献２】特開２００４−４７９６６号公報
【特許文献３】特開２００６−５４４５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特開２００６−１６５５５６号公報および特開２００４−４７９６６号公報に開示される磁気メモリ素子や半導体記憶装置は、いずれも磁気抵抗素子に相当するＭＴＪセルや磁性体素子と、ビット線（上部配線）とを電気的に接続するために、磁気抵抗素子の上部に形成される上部電極が１層のみからなる。このため、磁気抵抗素子の上側（ビット線側）から磁気抵抗素子の内部に、たとえば層間絶縁膜から水分などの不純物が侵入する可能性がある。このような不純物の侵入は、磁気抵抗素子の機能を損なう可能性がある。
【００１０】
また、磁気抵抗素子の上部に形成される上部電極が１層のみであるため、ビット線（上部配線）が上部電極やその下の磁気抵抗素子に与える応力が大きくなる。磁気抵抗素子に加わる応力が大きくなれば、磁気抵抗素子に損傷や、特性劣化が起こる可能性がある。
【００１１】
特開２００６−５４４５８号公報に開示される磁気ラム素子は、磁気トンネル接合構造体とビット線との間に上部電極とキャッピング層との２層が配置されている。しかし上部電極とキャッピング層との平面視における大きさが、磁気トンネル接合構造体の平面視における大きさとほぼ同じである。本発明に係る磁気ラム素子は磁気トンネル接合構造体の集積度を向上するための構造を有している。このため、これらの平面視における大きさは比較的小さく、ビット線と磁気トンネル接合構造体との間の接触抵抗が大きくなる可能性がある。つまり、ビット線と磁気トンネル接合構造体との間の導電性が劣化する可能性がある。
【００１２】
本発明は、上記課題を鑑みてなされたものである。その目的は、磁気抵抗素子への不純物の侵入や応力の負荷を抑制し、低い駆動電力で高精度に作動する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一実施例における半導体装置は、以下の各構成要素を備えている。まず主表面を有する半導体基板と、半導体基板の主表面上に位置する磁気抵抗素子とを備えている。その他、保護層と、配線と、第１上部電極と、第２上部電極とを備えている。保護層は、磁気抵抗素子の側面を覆うように配置されている。配線は、上記磁気抵抗素子の上部に位置する。第１上部電極は、上記磁気抵抗素子上に、平面視における大きさが磁気抵抗素子と実質的に同じであるものが配置されている。第２上部電極は、上記第１上部電極上に、上記第１上部電極と電気的に接続されており、平面視における大きさが第１上部電極より大きい。
【００１４】
本発明の一実施例における半導体装置の製造方法は以下の工程を備えている。まず主表面を有する半導体基板が準備される。上記半導体基板の主表面上に位置する磁気抵抗素子が形成される。上記磁気抵抗素子上に、平面視における大きさが磁気抵抗素子と実質的に同じである第１上部電極を有するように磁気抵抗素子が形成される。上記磁気抵抗素子の側面を覆うように保護層が形成される。上記第１上部電極上に、平面視における大きさが第１上部電極よりも大きい第２上部電極が形成される。上記第２上部電極上に位置する配線が形成される。
【発明の効果】
【００１５】
本実施例によれば、配線と磁気抵抗素子との間に、第１上部電極と第２上部電極との２層が配置されている。このため、たとえば上部電極が１層のみである場合に比べて、磁気抵抗素子の上部から水分などの不純物が磁気抵抗素子の内部に侵入することを抑制し、かつ磁気抵抗素子に加わる応力を緩和することができる半導体装置を実現することができる。
【００１６】
また、第２上部電極の平面視における大きさが、第１上部電極の平面視における大きさよりも大きい。このため、配線と磁気抵抗素子との間の接触抵抗が小さくなり、両者の間の導電性が向上される。したがって、より小さい駆動電力で、磁気抵抗素子を高精度に作動することができる半導体装置を実現することができる。
【図面の簡単な説明】
【００１７】
【図１】本実施の形態に係る、ディジット線を備える半導体装置を模式的に示す平面図である。
【図２】実施の形態１の半導体装置における、図１の磁気抵抗素子およびその周囲を示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う部分における概略断面図である。
【図４】図２のＩＶ−ＩＶ線に沿う部分における概略断面図である。
【図５】本実施の形態１に係る図３の半導体装置の、複数の磁気抵抗素子が配置されたメモリセル領域の周辺部の回路の態様を示す断面図である。
【図６】本実施の形態１に係る図３の変形例として第１上部電極と第２上部電極とが互いに接触するように接続された態様を示す断面図である。
【図７】磁化固定層を構成する積層構造の一例を示す断面図である。
【図８】半導体装置の製造方法のうち、第１製造工程を示す断面図である。
【図９】図８に示す製造工程後の製造工程を示す断面図である。
【図１０】図９に示す製造工程後の製造工程を示す断面図である。
【図１１】図１０に示す製造工程後の製造工程を示す断面図である。
【図１２】図１１に示す製造工程後の製造工程を示す断面図である。
【図１３】図１２に示す製造工程後の製造工程を示す断面図である。
【図１４】図１３に示す製造工程後の製造工程を示す断面図である。
【図１５】図１４に示す製造工程後の製造工程を示す断面図である。
【図１６】スパッタリング装置の模式図である。
【図１７】図１５に示す製造工程後の製造工程を示す断面図である。
【図１８】図１７に示す製造工程後の製造工程を示す断面図である。
【図１９】図１８に示す製造工程後の製造工程を示す断面図である。
【図２０】図１９に示す製造工程後の製造工程を示す断面図である。
【図２１】図２０に示す製造工程後の製造工程を示す断面図である。
【図２２】図２１に示す製造工程後の製造工程を示す断面図である。
【図２３】図２２に示す製造工程後の製造工程を示す断面図である。
【図２４】図２３に示す製造工程後の製造工程を示す断面図である。
【図２５】図２４に示す製造工程後の製造工程を示す断面図である。
【図２６】図２５に示す製造工程後の製造工程を示す断面図である。
【図２７】図２６に示す製造工程後の製造工程を示す断面図である。
【図２８】実施の形態１における、図２７に示す製造工程後の製造工程を示す断面図である。
【図２９】図２８に示す製造工程後の製造工程を示す断面図である。
【図３０】図２９に示す製造工程後の製造工程を示す断面図である。
【図３１】図３０に交差する方向から見た、図３０に示す製造工程を示す断面図である。
【図３２】周辺回路領域における、図３０に示す製造工程を示す断面図である。
【図３３】図３０に示す製造工程後の製造工程を示す断面図である。
【図３４】図３３に交差する方向から見た、図３３に示す製造工程を示す断面図である。
【図３５】周辺回路領域における、図３３に示す製造工程を示す断面図である。
【図３６】図３３に示す製造工程後の製造工程を示す断面図である。
【図３７】図３６に交差する方向から見た、図３６に示す製造工程を示す断面図である。
【図３８】周辺回路領域における、図３６に示す製造工程を示す断面図である。
【図３９】実施の形態２の半導体装置における、図１の磁気抵抗素子およびその周囲を示す平面図である。
【図４０】図３９のＸＬ−ＸＬ線に沿う部分における概略断面図である。
【図４１】図３９のＸＬＩ−ＸＬＩ線に沿う部分における概略断面図である。
【図４２】実施の形態２の変形例について、図４０と同様の方向から見た概略断面図である。
【図４３】実施の形態２の変形例について、図４１と同様の方向から見た概略断面図である。
【図４４】実施の形態２における、図２７に示す製造工程後の製造工程を示す断面図である。
【図４５】図４４に示す製造工程後の製造工程を示す断面図である。
【図４６】図４５に交差する方向から見た、図４５に示す製造工程を示す断面図である。
【図４７】図４５に示す製造工程後の製造工程を示す断面図である。
【図４８】図４７に交差する方向から見た、図４７に示す製造工程を示す断面図である。
【図４９】図４７に示す製造工程後の製造工程を示す断面図である。
【図５０】実施の形態３の半導体装置を、図３と同様の方向から見た概略断面図である。
【図５１】図５０のＬＩ−ＬＩ線に沿う部分における概略断面図である。
【図５２】本実施の形態３に係る図５０の半導体装置の、複数の磁気抵抗素子が配置されたメモリセル領域の周辺部の回路の態様を示す断面図である。
【図５３】実施の形態３における、図２９に示す製造工程後の製造工程を示す断面図である。
【図５４】図５３に交差する方向から見た、図５３に示す製造工程を示す断面図である。
【図５５】周辺回路領域における、図５３に示す製造工程を示す断面図である。
【図５６】図５３に示す製造工程後の製造工程を示す断面図である。
【図５７】図５６に交差する方向から見た、図５６に示す製造工程を示す断面図である。
【図５８】周辺回路領域における、図５６に示す製造工程を示す断面図である。
【図５９】図５６に示す製造工程後の製造工程を示す断面図である。
【図６０】図５９に交差する方向から見た、図５９に示す製造工程を示す断面図である。
【図６１】周辺回路領域における、図５９に示す製造工程を示す断面図である。
【図６２】図５９に示す製造工程後の製造工程を示す断面図である。
【図６３】図６２に交差する方向から見た、図６２に示す製造工程を示す断面図である。
【図６４】周辺回路領域における、図６２に示す製造工程を示す断面図である。
【図６５】図６２に示す製造工程後の製造工程を示す断面図である。
【図６６】図６５に交差する方向から見た、図６５に示す製造工程を示す断面図である。
【図６７】周辺回路領域における、図６５に示す製造工程を示す断面図である。
【図６８】図６５に示す製造工程後の製造工程を示す断面図である。
【図６９】図６８に交差する方向から見た、図６８に示す製造工程を示す断面図である。
【図７０】周辺回路領域における、図６８に示す製造工程を示す断面図である。
【図７１】実施の形態４の半導体装置を、図３と同様の方向から見た概略断面図である。
【図７２】図７１のＬＸＸＩＩ−ＬＸＸＩＩ線に沿う部分における概略断面図である。
【図７３】実施の形態４における、図４４に示す製造工程後の製造工程を示す断面図である。
【図７４】図７３に交差する方向から見た、図７３に示す製造工程を示す断面図である。
【図７５】図７３に示す製造工程後の製造工程を示す断面図である。
【図７６】図７５に交差する方向から見た、図７５に示す製造工程を示す断面図である。
【図７７】実施の形態５の半導体装置を、図３と同様の方向から見た概略断面図である。
【図７８】実施の形態６の半導体装置における、図１の磁気抵抗素子およびその周囲を示す平面図である。
【図７９】図７８のＬＸＸＩＸ−ＬＸＸＩＸ線に沿う部分における概略断面図である。
【図８０】図７８のＬＸＸＸ−ＬＸＸＸ線に沿う部分における概略断面図である。
【図８１】実施の形態６における、図２６に示す製造工程後の製造工程を示す断面図である。
【図８２】図８１に示す製造工程後の製造工程を示す断面図である。
【図８３】実施の形態７の半導体装置における、図２と同様の磁気抵抗素子およびその周囲を示す平面図である。
【図８４】図８３のＬＸＸＸＩＶ−ＬＸＸＸＩＶ線に沿う部分における概略断面図である。
【図８５】図８３のＬＸＸＸＶ−ＬＸＸＸＶ線に沿う部分における概略断面図である。
【図８６】実施の形態７の変形例について、図８４と同様の方向から見た概略断面図である。
【図８７】実施の形態７の変形例について、図８５と同様の方向から見た概略断面図である。
【図８８】実施の形態７の半導体装置に実施の形態６のサイドウォールを組み合わせた半導体装置における、図２と同様の磁気抵抗素子およびその周囲を示す平面図である。
【図８９】図８８のＬＸＸＸＩＸ−ＬＸＸＸＩＸ線に沿う部分における概略断面図である。
【図９０】図８８のＸＣ−ＸＣ線に沿う部分における概略断面図である。
【図９１】実施の形態７における、図２７に示す製造工程後の製造工程を示す断面図である。
【図９２】図９１に示す製造工程後の製造工程を示す断面図である。
【図９３】図９１に交差する方向から見た、図９２に示す製造工程を示す断面図である。
【図９４】図９２に示す製造工程後の製造工程を示す断面図である。
【図９５】図９４に交差する方向から見た、図９４に示す製造工程を示す断面図である。
【図９６】実施の形態８の半導体装置における、図２と同様の磁気抵抗素子およびその周囲を示す平面図である。
【図９７】図９６のＸＣＶＩＩ−ＸＣＶＩＩ線に沿う部分における概略断面図である。
【図９８】図９６のＸＣＶＩＩＩ−ＸＣＶＩＩＩ線に沿う部分における概略断面図である。
【図９９】実施の形態８の変形例の半導体装置における、図２と同様の磁気抵抗素子およびその周囲を示す平面図である。
【図１００】図９９のＣ−Ｃ線に沿う部分における概略断面図である。
【図１０１】図９９のＣＩ−ＣＩ線に沿う部分における概略断面図である。
【図１０２】実施の形態８の半導体装置に実施の形態６のサイドウォールを組み合わせた半導体装置を、図３と同様の方向から見た概略断面図である。
【図１０３】図１０２のＣＩＩＩ−ＣＩＩＩ線に沿う部分における概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本実施の形態１に係る半導体装置を模式的に示す平面図である。この図１に示すように、半導体装置は、一方向に向けて延びるビット線ＢＬと、ビット線ＢＬの下方に位置し、ビット線ＢＬと交差するように形成されたディジット線ＤＬと、ディジット線ＤＬおよびビット線ＢＬ間に位置し、ディジット線ＤＬおよびビット線ＢＬが交差する領域に形成された磁気抵抗素子ＭＲＤとを備える。
【００１９】
ビット線ＢＬは、一方向に延びると共に、間隔をあけて複数形成されている。ディジット線ＤＬは、ビット線ＢＬの配列方向に延び、ビット線ＢＬの延在方向に間隔をあけて複数形成されている。磁気抵抗素子ＭＲＤは、ディジット線ＤＬおよびビット線ＢＬが交差する部分ごとに設けられている。
【００２０】
図２は、磁気抵抗素子ＭＲＤおよびその周囲を示す平面図であり、この図２に示すように、磁気抵抗素子ＭＲＤは、平面視すると、ディジット線ＤＬとビット線ＢＬとの交差する領域の内側に形成されている。
【００２１】
図３の断面図に示すように半導体装置は、半導体基板ＳＵＢと、この半導体基板ＳＵＢの主表面上に形成された複数のＭＯＳトランジスタ（スイッチング素子）ＴＲ（ＴＲＡおよびＴＲＢ）と、このＭＯＳトランジスタＴＲを覆うように形成された複数の絶縁膜および絶縁膜上に形成された平坦絶縁膜ＦＩＩ１、平坦絶縁膜ＦＩＩ２を含む層間絶縁膜ＩＩと、平坦絶縁膜ＦＩＩ２の上面上に形成された、引出配線としての下部電極ＬＥＬとを備える。なお、ここでは主表面とは、表面のうちもっとも面積の大きい主要な面であり、具体的には、複数の層が積層される方向（図３の上下方向）に交差する水平方向に延在する面を意味する。
【００２２】
半導体装置は、ＭＯＳトランジスタＴＲと、下部電極ＬＥＬとを接続する接続配線ＩＣＬと、下部電極ＬＥＬ上に形成された磁気抵抗素子ＭＲＤとを備える。つまり図３に示すように、半導体装置においては、半導体基板ＳＵＢの主表面上に磁気抵抗素子ＭＲＤが位置する構成となっている。
【００２３】
なお、この図３においては、２つの下部電極ＬＥＬが間隔をあけて設けられており、下部電極ＬＥＬの上面上に、磁気抵抗素子ＭＲＤが形成されている。また磁気抵抗素子ＭＲＤの下方にはディジット線ＤＬが形成されており、磁気抵抗素子ＭＲＤの上方にはビット線ＢＬ（配線）が形成されている。
【００２４】
ディジット線ＤＬは内側面を覆うバリア層ＢＲＬとクラッド層ＣＬＤと、内部を充填する導電膜からなるディジット線本体部ＭＤＬとから構成される。またビット線ＢＬは配線の本体部であるビット線本体部ＭＢＬと、その側面（図３の上下方向に配置される、ビット線本体部ＭＢＬの延在する方向に沿った面）および上面（図３の左右方向に配置される、ビット線本体部ＭＢＬの延在する方向に沿った面）を覆うクラッド層ＣＬＤとから構成される。ここでバリア層ＢＲＬとは、たとえばディジット線本体部ＭＤＬとクラッド層ＣＬＤとの相互拡散を抑制するために配置される薄膜であり、クラッド層ＣＬＤとは、磁場を遮蔽するための層である。
【００２５】
ディジット線ＤＬとビット線ＢＬとに電流が流れることで、ディジット線ＤＬおよびビット線ＢＬの周囲に磁場が形成される。ディジット線ＤＬの磁場と、ビット線ＢＬの磁場との合成磁場が、磁気抵抗素子ＭＲＤに加えられる。
【００２６】
半導体基板ＳＵＢの主表面上には、活性領域を規定する分離絶縁膜ＳＰＩが形成されており、ＭＯＳトランジスタＴＲは、この活性領域上に形成されている。
【００２７】
なお、この図３に示す断面においては、ＭＯＳトランジスタＴＲＡと、ＭＯＳトランジスタＴＲＢとが間隔をあけて形成されている。
【００２８】
ＭＯＳトランジスタＴＲＡは、半導体基板ＳＵＢの主表面に形成されたチャネル領域と、このチャネル領域の両側に形成された不純物領域ＩＰＲと、ゲート絶縁膜ＧＩと、ゲート絶縁膜ＧＩ上に形成されたゲート電極ＧＥとを備えている。ＭＯＳトランジスタＴＲＡは、ゲート電極ＧＥの側面に形成されたサイドウォールＳＷと、不純物領域ＩＰＲの上面上に形成された金属膜ＭＦと、ゲート電極上に形成された金属膜ＭＦとを含む。
【００２９】
ドレイン電極として機能する不純物領域ＩＰＲに接続配線ＩＣＬが接続されており、他方の不純物領域ＩＰＲはソース電極として機能する。
【００３０】
ソース電極として機能する不純物領域ＩＰＲには、図示されないコンタクト部が接続されており、層間絶縁膜ＩＩ内に形成されたソース配線ＳＣＬに接続されている。なお、ＭＯＳトランジスタＴＲＢは、ＭＯＳトランジスタＴＲＡと同様に形成されている。
【００３１】
図４は、図３に対して交差する方向から見たときの、１つの磁気抵抗素子の状態を示す断面図である。図３および図４を参照して、磁気抵抗素子ＭＲＤは、下部電極ＬＥＬの一方（上側）の主表面上に形成されている。磁気抵抗素子ＭＲＤは、下部電極ＬＥＬ上に形成され、下部電極ＬＥＬに接続された磁化固定層ＭＰＬと、この磁化固定層ＭＰＬ上に形成されたトンネル絶縁膜ＭＴＬと、トンネル絶縁膜ＭＴＬ上に形成された磁化自由層ＭＦＬとを備えている。図４の左右方向に関して、磁気抵抗素子ＭＲＤが、一定の間隔ごとに複数並んでおり、それぞれの磁気抵抗素子ＭＲＤの上部のビット線ＢＬの側面や上面を覆うクラッド層ＣＬＤ同士は、たとえばライナー膜ＬＮＦにより電気的に分離されている。
【００３２】
磁化自由層ＭＦＬは、磁場が作用することで、磁化する方向が可変となっている。磁化固定層ＭＰＬは、磁化方向が固定されており、周囲から磁場が加えられたとしても、磁化方向は一定に保たれるように形成されている。
【００３３】
磁気抵抗素子ＭＲＤの上面には金属膜である第１上部電極ＵＥＬ１が配置されており、第１上部電極ＵＥＬ上には第２上部電極ＵＥＬ２が配置されている。そして磁気抵抗素子ＭＲＤと第１上部電極ＵＥＬ１と、第２上部電極ＵＥＬ２の下側（第１上部電極ＵＥＬ１側）の領域の側面を覆うように、保護層ＩＩＩが配置されている。保護層ＩＩＩは磁気抵抗素子ＭＲＤの内部に不純物が混入することや、半導体装置の製造時に磁気抵抗素子ＭＲＤがエッチングされることを抑制するために磁気抵抗素子ＭＲＤを保護するものである。
【００３４】
つまり第１上部電極ＵＥＬ１と第２上部電極ＵＥＬ２とは互いに対向するように配置され、両者が互いに対向する表面において両者は機械的に接続（密着）されている。また保護層ＩＩＩの平面視における大きさは、第２上部電極ＵＥＬ２の平面視における大きさと実質的に同じになっている。ここで平面視における大きさが実質的に同じとは、同一のレジストマスクを元にして形成される略同一の平面形状パターンを含み、側面が連続する端部を有する形状を含むものとする。なお「実質的に同じ」の意味は、以下本明細書において同様とする。
【００３５】
第１上部電極ＵＥＬ１は、平面視における大きさが磁気抵抗素子ＭＲＤと実質的に同じである。しかし第２上部電極ＵＥＬ２は、平面視における大きさが磁気抵抗素子ＭＲＤより大きい。
【００３６】
図３と図４とを参照して、第１上部電極ＵＥＬ１の一部の領域が、第２上部電極ＵＥＬ２の内部に埋め込まれるように配置されている。つまり第２上部電極ＵＥＬ２よりも平面視における大きさが小さい第１上部電極ＵＥＬ１の、第２上部電極ＵＥＬ２に対向する主表面が、第２上部電極ＵＥＬ２の内部にめり込むように配置されている。さらに言い換えれば、第２上部電極ＵＥＬ２の最下面は、図３や図４の上下方向（厚み方向）に関して第１上部電極ＵＥＬ１の最上面と最下面との間に位置しており、第１上部電極ＵＥＬ１の、第２上部電極ＵＥＬ２と対向する主表面に交差する側面の一部が、第２上部電極ＵＥＬ２と接触するように配置されている。
【００３７】
磁気抵抗素子ＭＲＤの下部電極ＬＥＬとＭＯＳトランジスタＴＲとは、単位コンタクト部ＵＣＲ１、ＵＣＲ２、ＵＣＲ３、ＵＣＲ４およびコンタクト部ＣＴＲ１により電気的に接続される。また磁気抵抗素子ＭＲＤの上面に形成される第２上部電極ＵＥＬ２とビット線ＢＬとは、コンタクト部ＣＴＲ２により電気的に接続される。つまり第２上部電極ＵＥＬ２と配線（ビット線ＢＬ）とが互いに離れており、第２上部電極ＵＥＬ２とビット線ＢＬとに挟まれた領域に配置されたコンタクト部ＣＴＲ２により両者は接続されている。
【００３８】
単位コンタクト部ＵＣＲ１、ＵＣＲ２、ＵＣＲ３、ＵＣＲ４は、層間絶縁膜ＩＩを構成する絶縁層ＩＩＩ１などの層を、図３の上下方向に貫通するように形成される。これらのうち単位コンタクト部ＵＣＲ１、ＵＣＲ２、ＵＣＲ３は、単位コンタクト部を形成する孔の内壁面にバリア層が１層形成され、当該孔の内部は導電性の層で充填されている。これに対して単位コンタクト部ＵＣＲ４は、ディジット線ＤＬと同様に、内壁面に外側から順にバリア層ＢＲＬ、クラッド層ＣＬＤ、バリア層ＢＲＬの３層が積層され、孔の内部は導電性の層で充填されている。
【００３９】
コンタクト部ＣＴＲ１は平坦絶縁膜ＦＩＩ１および平坦絶縁膜ＦＩＩ２を、図３の上下方向に貫通するように形成されている。コンタクト部ＣＴＲ１を形成する孔の内壁面にはバリア層ＢＲＬが形成されており、バリア層ＢＲＬが形成されたコンタクト部ＣＴＲ１の内部を充填するように導電層ＣＬ１が形成されている。コンタクト部ＣＴＲ２についても同様に、内壁面がバリア層ＢＲＬで覆われたコンタクト部ＣＴＲ２の内部を充填するように導電層ＣＬ２が形成されている。
【００４０】
以上の図３および図４は、半導体装置を構成する磁気抵抗素子ＭＲＤが複数並んだ領域（メモリセル領域）であるが、平面視におけるメモリセル領域の周囲には、たとえば各メモリユニットを選択してデータの読出しや書き込みをしたり、電極パッドを経由して外部の装置に電気的情報や電流を供給するための周辺回路部が存在する。図５は、周辺回路の一部の領域について、図４と同様の方向にて切断した断面図である。
【００４１】
図５と図３とを参照して、本実施の形態の半導体装置は、メモリセル領域、周辺回路領域ともに、複数の絶縁膜ＩＩ１、ＩＩ２、ＩＩ３や絶縁層ＩＩＩ１、ＩＩＩ２などを貫通するように形成された単位コンタクト部ＵＣＲ１、ＵＣＲ２、ＵＣＲ３などの導電層が形成される。これは半導体基板ＳＵＢからビット線ＢＬ（配線ＰＷ）までを導通するための部材である。たとえば周辺回路領域の絶縁層ＩＩＩ７、ＩＩＩ８を貫通するように形成された配線ＰＷは、単位コンタクト部と類似した形状であるが、図３や図４のメモリセル領域のビット線ＢＬと同時に形成される配線である。この周辺回路領域の配線ＰＷへの電流の供給は、その下部の単位コンタクト部ＵＣＲ４、ＵＣＲ３などにより行なわれる。周辺回路領域の配線ＰＷについては、その内部の表面のうちの側面（図５の上下方向に延びる面）および配線ＰＷの最上部を覆うようにクラッド層ＣＬＤが形成されている。
【００４２】
また図３、図４、図５においては省略されているが、絶縁層ＩＩＩ８の上部にさらに絶縁層が形成され、特に周辺回路領域の一部の領域において、当該絶縁層の上部に電極パッドなどの外部負荷が設置されていてもよい。この場合、外部負荷が周辺回路と電気的に接続され、周辺回路のスイッチング素子（ＭＯＳトランジスタＴＲ）により制御されることにより、当該半導体装置と外部の装置とを電気的に接続し、自在に制御することができる。
【００４３】
なお本実施の形態では、図３および図４にて述べたように、第１上部電極ＵＥＬ１が第２上部電極ＵＥＬ２の内部にめり込むように配置されていてもよい。しかし図６に示すように、第１上部電極ＵＥＬ１が第２上部電極ＵＥＬ２の内部にめり込むことなく、互いの主表面同士が接触するように、機械的にかつ電気的に接続されていてもよい。
【００４４】
ここで、以上に述べた特に磁気抵抗素子ＭＲＤおよび上部電極、下部電極の材質や寸法について説明する。
【００４５】
下部電極ＬＥＬはたとえばＴａ（タンタル）、ＴａＮ（窒化タンタル）、Ｒｕ（ルテニウム）、ＴｉＮ（窒化チタン）からなることが好ましい。また下部電極ＬＥＬは１層でもよいが、上述した異なる材料からなる複数の薄膜が積層された構成であってもよい。下部電極ＬＥＬの厚み（図３〜図４における上下方向）はたとえば１０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも２０ｎｍ以上５０ｎｍ以下（一例として３５ｎｍ）であることが好ましい。
【００４６】
上部電極も、下部電極ＬＥＬと同様にたとえばＴａ、ＴａＮ、Ｒｕ、ＴｉＮからなることが好ましい。第１上部電極ＵＥＬ１と第２上部電極ＵＥＬ２とが同一の材質からなっていてもよいし、異なる材質からなっていてもよい。ただし、第１上部電極ＵＥＬ１はＴａからなり、第２上部電極ＵＥＬ２はＴａ、ＴａＮ、Ｗ（タングステン）、ＴｉＮのいずれかからなることがより好ましい。第１上部電極ＵＥＬ１の厚みはたとえば３０ｎｍ以上７０ｎｍ以下であることが好ましく、なかでも３５ｎｍ以上６５ｎｍ以下（一例として６０ｎｍ）であることが好ましい。また第２上部電極ＵＥＬ２の厚みはたとえば５ｎｍ以上１００ｎｍ以下であることが好ましい。
【００４７】
磁化固定層ＭＰＬは、図３および図４においては１層として図示されている。しかし一般に磁化固定層ＭＰＬは、反強磁性層上に強磁性層が積層された２層構造や、反強磁性層上に強磁性層、非磁性層、強磁性層の順に積層された４層構造、あるいは５層構造などが用いられる。ただし積層数や積層される層の順序などはこれに限られない。
【００４８】
たとえば磁化固定層ＭＰＬが５層構造である場合、図７に示すように下側からシード層ＭＰＬｐ、反強磁性層ＭＰＬｑ、強磁性層ＭＰＬｒ、非磁性層ＭＰＬｓ、強磁性層ＭＰＬｔの順に積層された構成であることが好ましい。
【００４９】
シード層ＭＰＬｐは、Ｔａ、ＲｕもしくはＮｉ（ニッケル）と、Ｆｅ（鉄）との合金からなる金属膜であることが好ましい。あるいはシード層ＭＰＬｐは、ＮｉとＦｅとＣｒ（クロム）との合金からなる金属膜であってもよい。または上述した各種の合金からなる金属膜が複数積層されることによりシード層ＭＰＬｐを形成してもよい。シード層ＭＰＬｐ全体の厚みは０．５ｎｍ以上１０ｎｍ以下であることが好ましく、なかでも１．０ｎｍ以上８．５ｎｍ以下であることがより好ましい。
【００５０】
反強磁性層ＭＰＬｑは、Ｐｔ（白金）とＭｎ（マンガン）との合金か、Ｉｒ（イリジウム）とＭｎ（マンガン）との合金か、ＲｕとＭｎとの合金かのいずれかからなる金属膜であることが好ましい。その厚みは１０ｎｍ以上３０ｎｍ以下であることが好ましく、なかでも１２ｎｍ以上２５ｎｍ以下であることがより好ましい。
【００５１】
強磁性層ＭＰＬｒは、Ｎｉ、Ｃｏ（コバルト）、Ｆｅ、Ｂ（ボロン）からなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。あるいはこれらの材料を適宜組み合わせた合金層が複数層積層された構成であってもよい。強磁性層ＭＰＬｒの全体の厚みは１．２ｎｍ以上３．０ｎｍ以下であることが好ましく、１．５ｎｍ以上２．５ｎｍ以下であることがより好ましい。
【００５２】
非磁性層ＭＰＬｓは、Ｒｕからなる、厚みが０．４ｎｍ以上１．０ｎｍ以下の金属膜であることが好ましい。なお、非磁性層ＭＰＬｓの厚みは０．６ｎｍ以上０．９ｎｍ以下であることがより好ましい。
【００５３】
さらに強磁性層ＭＰＬｔは、強磁性層ＭＰＬｒと同様の材質からなることが好ましい。またその厚みは、強磁性層ＭＰＬｒと磁化量がほぼ同じになる膜厚とすることが好ましい。
【００５４】
トンネル絶縁膜ＭＴＬは、ＡｌＯｘ（酸化アルミニウム）、ＭｇＯ（酸化マグネシウム）、ＨｆＯ（酸化ハフニウム）のいずれかからなる絶縁膜であることが好ましい。その厚みは０．５ｎｍ以上２．０ｎｍ以下であることが好ましく、なかでも０．６ｎｍ以上１．５ｎｍ以下であることがより好ましい。
【００５５】
磁化自由層ＭＦＬは、強磁性層からなる薄膜であることが好ましい。具体的にはＮｉ、Ｃｏ、Ｆｅ、Ｂ、Ｒｕからなる群から選択される１種以上から構成される金属単体または合金の膜であることが好ましい。また上記の異なる材質の合金からなる薄膜が複数積層された構成であってもよい。その全体の厚みは２．０ｎｍ以上１０ｎｍ以下であることが好ましく、３．０ｎｍ以上９．０ｎｍ以下であることがより好ましい。
【００５６】
次に半導体装置において随所に存在するバリア層ＢＲＬとしては非磁性のタンタルの薄膜や、これに窒素が添加されたＴａＮ（窒化タンタル）が用いられることが好ましい。
【００５７】
またクラッド層ＣＬＤとしては、透磁率が高く残留磁化の非常に低い軟磁性体を用いることが好ましい。具体的にはＮｉＦｅ（鉄ニッケル）、ＮｉＦｅＭｏ、ＣｏＮｂＺｒ（コバルトニオブジルコニウム）、ＣｏＦｅＮｂ、ＣｏＦｅＳｉＢ、ＣｏＮｂＲｕ、ＣｏＮｂＺｒＭｏＣｒ、ＣｏＺｒＣｒＭｏなどの合金、もしくはアモルファス合金を用いることが好ましい。なお後述するように、特にビット線ＢＬの側面のクラッド層ＣＬＤの厚みは、ビット線ＢＬの上面のクラッド層ＣＬＤの厚みよりも大きいことが好ましい。
【００５８】
ライナー膜ＬＮＦは、図４の左右方向に関して、隣接するメモリユニット同士を接続するように配置される。このためライナー膜ＬＮＦは、バリア層ＢＲＬなどと異なり、たとえばＳｉＮ、ＳｉＣ、ＳｉＯＮ、ＳｉＯＣなどの誘電体（絶縁体）材料からなることが好ましい。
【００５９】
バリア層ＢＲＬは導電体材料であるため、隣接するメモリユニット間では分離されている必要がある。またライナー膜ＬＮＦは誘電体材料であるため、隣接するメモリユニット間で接続されていることが好ましい。以上の条件を満たせば、バリア層として導電体材料を用いてもよいし、誘電体材料を用いてもよい。あるいは両者を組み合わせてもよい。
【００６０】
そして磁気抵抗素子ＭＲＤの側面を覆う保護層ＩＩＩは、たとえばＳｉＮ（シリコン窒化膜）により形成されることが好ましい。ただし保護層ＩＩＩは、ＳｉＮの代わりにＳｉＯ２、ＡｌＯｘ、ＳｉＯＮにより形成されるものであってもよい。
【００６１】
次に、以上のような構成を有する半導体装置の動作原理について説明する。
所望のＭＯＳトランジスタＴＲを選択し、スイッチをオンにする。すると当該ＭＯＳトランジスタから、その上の単位コンタクト部、コンタクト部、下部電極ＬＥＬ、磁気抵抗素子ＭＲＤ、上部電極、ビット線ＢＬまでがすべて導通される。このようにして所望のディジット線ＤＬ（ディジット線本体部ＭＤＬ）やビット線ＢＬ（ビット線本体部ＭＢＬ）に電流を流すと、これらに連なっているすべての磁気抵抗素子ＭＲＤの磁化自由層ＭＦＬの磁化の向きが変化する。
【００６２】
このときこれらのディジット線ＤＬやビット線ＢＬに流れる電流（または当該電流がつくる磁場）が、磁化の向きの反転に必要な電流よりも小さければ、電流を切った後、そのディジット線ＤＬやビット線ＢＬに連なっているすべての磁気抵抗素子ＭＲＤの磁化自由層ＭＦＬの磁化の向きは、電流を流す前の状態に戻る。これは当該電流がつくる磁場が、磁化自由層ＭＦＬの磁化の向きの反転に必要な磁場よりも小さい場合を意味する。
【００６３】
しかし当該電流が磁化自由層ＭＦＬの磁化の向きの反転に必要な電流よりも大きければ、電流を切った後、そのディジット線ＤＬやビット線ＢＬに連なっているすべての磁気抵抗素子ＭＲＤの磁化自由層ＭＦＬの磁化の向きが反転された状態となる。これは当該電流がつくる磁場が、磁化自由層ＭＦＬの磁化の向きの反転に必要な磁場よりも大きい場合を意味する。
【００６４】
以上に述べた特性を利用して、まずディジット線ＤＬまたはビット線ＢＬのいずれか一方に、磁化自由層ＭＦＬの磁化の向きの反転に必要な電流よりも小さい電流（第１の電流）を流す。次にその状態で、ディジット線ＤＬまたはビット線ＢＬのうち、上述した一方と異なる他方に、適切な電流（第２の電流）を流す。
【００６５】
ここで適切な電流とは、上述した第１の電流と第２の電流とを流す配線が交差する領域においてのみ、第１の電流と第２の電流とがつくる合成磁場が、磁気抵抗素子ＭＲＤの磁化自由層ＭＦＬの磁化の向きの反転に必要な磁場よりも大きくなるために必要な電流値を意味する。
【００６６】
このようにすれば、これらの電流を流したディジット線ＤＬとビット線ＢＬとの交差する領域内にある磁気抵抗素子ＭＲＤのみ、磁化自由層ＭＦＬの磁化の向きが反転することによりデータが書き換えられる。つまりデータの書き換え時には、書き換えを行なう磁気抵抗素子ＭＲＤの選択と書き換えとは同時に行なわれる。
【００６７】
具体的には、磁化自由層ＭＦＬの磁化の向きが、磁化固定層ＭＰＬの磁化の向きと同じ向きとなったり、磁化自由層ＭＦＬの磁化の向きが磁化固定層ＭＰＬの磁化の向きと反対方向となる。磁化自由層ＭＦＬの磁化の向きと磁化固定層ＭＰＬの磁化の向きとが一致しているときと、磁化自由層ＭＦＬの磁化の向きと磁化固定層ＭＰＬの磁化の向きとが反対方向となっているときとでは、磁気抵抗素子ＭＲＤの電気的抵抗が変化する。この抵抗値の違いが「０」または「１」に対応する情報として利用される。
【００６８】
選択された磁気抵抗素子ＭＲＤの情報を読み出す際には、選択された磁気抵抗素子ＭＲＤに接続されたＭＯＳトランジスタＴＲがＯＮとなる。
【００６９】
そして、ＭＯＳトランジスタＴＲおよびビット線ＢＬを通るように電圧が印加され、選択された磁気抵抗素子ＭＲＤの抵抗値を検知し、磁気抵抗素子ＭＲＤに格納された電気的情報を読み出すことができる。
【００７０】
次に、本実施の形態の半導体装置の製造方法について説明する。
まず下地配線を準備する工程を実施する。具体的には主表面を有する半導体基板を準備する工程や、当該半導体基板の主表面上にメモリユニットを形成するための下地の回路を形成する工程である。
【００７１】
図８〜図１５、図１７〜図２３は、図３と同様の方向から見た、各プロセスにおける態様を示す断面図である。図８に示すように、主表面を有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢの主表面上に分離絶縁膜ＳＰＩを形成する。分離絶縁膜ＳＰＩによって、半導体基板ＳＵＢの主表面上に活性領域ＡＣＲが形成される。
【００７２】
次に、活性領域にイオン注入法などにより、不純物を活性領域内に導入して、ウェル領域ＡＣＲＷおよびチャネル領域ＡＣＲＣを順次形成する。
【００７３】
図９に示すように、熱酸化処理法により、チャネル領域ＡＣＲＣの主表面上にゲート絶縁膜ＧＩを形成する。その後、多結晶シリコン膜等を堆積し、この多結晶シリコン膜等をパターニングすることで、ゲート電極ＧＥをゲート絶縁膜ＧＩ上に形成する。
【００７４】
次に、図１０に示すように、ゲート電極ＧＥをマスクとして、所定の導電型の不純物を活性領域ＡＣＲに導入する。さらに、ゲート電極ＧＥの側面にシリコン酸化膜等の絶縁膜を形成し、この絶縁膜を形成した後に、再度、不純物を活性領域ＡＣＲに導入する。
【００７５】
２度目の不純物を導入した後、シリコン酸化膜や窒化シリコン膜等の絶縁膜を堆積する。この堆積した絶縁膜をドライエッチングして、サイドウォールＳＷを形成する。サイドウォールＳＷを形成した後、再度、不純物をチャネル領域ＡＣＲＣに導入する。これにより、ソースまたはドレインとして機能する不純物領域ＩＰＲが形成される。
【００７６】
図１１に示すように、スパッタリングで金属膜を形成し、その後、パターニングすることで、不純物領域ＩＰＲの上面およびゲート電極ＧＥの上面に金属膜ＭＦを形成する。これにより、ＭＯＳトランジスタＴＲが形成される。
【００７７】
図１２に示すように、ＭＯＳトランジスタＴＲを形成した後、たとえば、ＭＯＳトランジスタＴＲを覆うように、シリコン酸化膜等から形成された絶縁層ＩＩＩ１を形成する。
【００７８】
形成された絶縁層ＩＩＩ１にフォトリソグラフィおよびエッチングを施して、コンタクトホールを形成する。このコンタクトホールは、不純物領域ＩＰＲ上に形成された金属膜ＭＦに達するように形成される。
【００７９】
その後、スパッタリング等で、上記コンタクトホールの内表面にバリア層を形成する。バリア層を形成した後、コンタクトホール内に銅等の導電膜を充填し、この導電膜にＣＭＰ（Chemical  Mechanical  Polishing）処理を施すことで、単位コンタクト部ＵＣＲ１を形成する。
【００８０】
次に、図１３に示すように、絶縁層ＩＩＩ１の上面上に、絶縁膜ＩＩ１および絶縁層ＩＩＩ２を順次形成する。そして、絶縁層ＩＩＩ２および絶縁膜ＩＩ１に溝部を形成する。形成された溝部にバリア層を形成し、導電膜を充填する。この導電膜を平坦化することで、絶縁層ＩＩＩ２および絶縁膜ＩＩ１に単位コンタクト部ＵＣＲ２およびソース配線ＳＣＬを形成する。
【００８１】
次に、図１４に示すように、絶縁膜ＩＩ２，絶縁層ＩＩＩ３，ＩＩＩ４を順次形成する。その後、絶縁膜ＩＩ２，絶縁層ＩＩＩ３，ＩＩＩ４に穴部を形成し、バリア層を当該穴部の内表面に形成する。バリア層上に導電膜を充填し、この導電膜を平坦化することで、単位コンタクト部ＵＣＲ３を形成する。
【００８２】
図１５に示すように、絶縁層ＩＩＩ４の上面上に絶縁膜ＩＩ３，絶縁層ＩＩＩ５，ＩＩＩ６を順次形成する。その後、絶縁膜ＩＩ３，絶縁層ＩＩＩ５，ＩＩＩ６にコンタクトホールＣＨを形成すると共に、絶縁層ＩＩＩ６にディジット線用溝部ＤＬＧを形成する。
【００８３】
そして、コンタクトホールＣＨにバリア層ＢＲＬを形成すると共に、ディジット線用溝部ＤＬＧの内表面にバリア層ＢＲＬを形成する。
【００８４】
このバリア層ＢＲＬは、図１６に示すスパッタリング装置ＳＰＴＲを用いて、成膜する。スパッタリング装置ＳＰＴＲは、チャンバ内に配置され、上面に製造過程中の半導体基板が配置されるステージＳＴＧと、ターゲットが配置されるターゲットＴＡＲと、直流コイルＣＯＩＬおよび高周波コイルとを備えている。
【００８５】
そして、直流コイルＣＯＩＬおよび高周波コイルから生じる磁力によって、チャンバ内の粒子の指向性を調整することができる。
【００８６】
バリア層ＢＲＬを形成する際には、ステージＳＴＧには、たとえば、２００Ｗ〜２３０Ｗ程度の交流電力を印加する。そして、バリア層ＢＲＬのサイドカバレッジ率を高くすることができる。
【００８７】
ここで、サイドカバレッジ率とは、図１５に示す絶縁層ＩＩＩ６の上面に成膜される成膜速度を基準とし、この成膜速度に対するコンタクトホールＣＨおよびディジット線用溝部ＤＬＧの内側面に成膜される成膜速度の比である。
【００８８】
バリア層ＢＲＬを形成した後、図１５に示すクラッド層ＣＬＤを形成する。
クラッド層ＣＬＤを形成する際には、上述した高周波コイルには、たとえば、２０００Ｗ程度の電力を印加する。直流コイルＣＯＩＬには、たとえば、０Ｗ〜５００Ｗ程度の電力を印加する。さらに、チャンバ内の圧力は、０．２Ｐａ程度とする。さらに、ターゲットＴＡＲおよびステージＳＴＧに所定電力を印加する。
【００８９】
上記のような条件で、クラッド層を形成すると、バリア層ＢＲＬの内側面に成膜される成膜速度が、バリア層ＢＲＬの底部に成膜される成膜速度よりも速くなる。
【００９０】
すなわち、クラッド層を形成する際のサイドカバレッジ率は、バリア層ＢＲＬを形成するときのサイドカバレッジ率よりも高くなっている。
【００９１】
なお、クラッド層ＣＬＤを形成するときのサイドカバレッジ率は、絶縁層ＩＩＩ６の上面に形成されるクラッド層ＣＬＤの成膜速度を基準とし、この成膜速度に対するバリア層ＢＲＬの内側面に形成されるクラッド層の成膜速度の比となる。これにより、形成されるクラッド層ＣＬＤの側壁部の厚さは、底壁部の厚さよりも厚くなる。このように形成することで、ディジット線本体部ＭＤＬの断面積が小さくなることを抑制することができ、ディジット線本体部ＭＤＬの電気抵抗が過剰に高くなることを抑制することができる。
【００９２】
このように、クラッド層ＣＬＤを形成した後、バリア層ＢＲＬをクラッド層ＣＬＤの上面上に形成する。なお、ここでのバリア層ＢＲＬの成膜条件は、上述した（クラッド層ＣＬＤを形成する前に形成した）バリア層ＢＲＬを形成するときの成膜条件と同じ条件とする。
【００９３】
バリア層ＢＲＬを形成した後、銅などの導電膜をバリア層ＢＲＬ上に充填する。この充填した導電膜は、単位コンタクト部ＵＣＲ４を形成するためのコンタクト本体部ＭＵＣであり、ディジット線ＤＬのディジット線本体部ＭＤＬである。
【００９４】
導電膜を充填した後、図１７に示すように、ＣＭＰ法により、絶縁層ＩＩＩ６の上面を平坦化することで、単位コンタクト部ＵＣＲ４およびディジット線ＤＬを形成する。そして、ディジット線ＤＬを形成するのと同時に単位コンタクト部ＵＣＲ４を形成することができる。
【００９５】
このように、絶縁層ＩＩＩ１，絶縁膜ＩＩ１，絶縁層ＩＩＩ２，絶縁膜ＩＩ２，絶縁層ＩＩＩ３，絶縁層ＩＩＩ４，絶縁膜ＩＩ３，絶縁層ＩＩＩ５，絶縁層ＩＩＩ６を順次積層することで、層間絶縁膜ＩＩが形成される。
【００９６】
さらに、単位コンタクト部ＵＣＲ１，ＵＣＲ２，ＵＣＲ３，ＵＣＲ４を順次形成することで、接続配線ＩＣＬが形成される。
【００９７】
次に図１８に示すように、絶縁層ＩＩＩ６の上面上に、窒化シリコン膜（ＳｉＮ）等から形成された絶縁膜ＦＩＩ１を形成する。絶縁膜ＦＩＩ１の上面上に、酸化シリコン膜（ＳｉＯ２）等から形成された絶縁膜ＦＩＩ２を形成する。これらの絶縁膜に貫通孔ＰＨを形成する。
【００９８】
そして、図１９に示すように、絶縁膜ＦＩＩ１、ＦＩＩ２上および貫通孔ＰＨの内周面にバリア層ＢＲＬａを形成する。このバリア層ＢＲＬａ上に導電膜ＣＬ１ａを堆積する。
【００９９】
その後、図２０に示すように、ＣＭＰ法により、絶縁膜ＦＩＩ１をストッパ膜として、絶縁膜ＦＩＩ２上に形成されたバリア層ＢＲＬａおよび導電膜ＣＬ１ａを除去する。
【０１００】
これにより、バリア層ＢＲＬおよび導電層ＣＬ１からなるコンタクト部ＣＴＲ１が形成される。その一方で、絶縁膜ＦＩＩ１、ＦＩＩ２の上面は平坦化され、平坦絶縁膜ＦＩＩ１、ＦＩＩ２が形成される。
【０１０１】
次に、図２１に示すように、平坦絶縁膜ＦＩＩ２（コンタクト部ＣＴＲ１）の上に導電膜ＬＥＬａを形成し、導電膜ＬＥＬａの上に導電膜ＭＰＬａ、絶縁膜ＭＴＬａ、導電膜ＭＦＬａ、導電膜ＵＥＬ１ａの順に形成する。導電膜ＬＥＬａは下部電極ＬＥＬとなるべき層であり、導電膜ＭＰＬａ、絶縁膜ＭＴＬａ、導電膜ＭＦＬａ、導電膜ＵＥＬ１ａはそれぞれ磁化固定層ＭＰＬ、トンネル絶縁膜ＭＴＬ、磁化自由層ＭＦＬ、第１上部電極ＵＥＬ１となるべき層である。したがって上述した各層を構成する材質や厚みは、それぞれ下部電極ＬＥＬや磁化固定層ＭＰＬなど形成しようとする層の材質や厚みとすることが好ましい。
【０１０２】
図２２に示すように、導電膜ＭＰＬａ、絶縁膜ＭＴＬａ、導電膜ＭＦＬａおよび導電膜ＵＥＬ１ａを、図示しないレジストパターンをマスクとしてパターニングして、磁気抵抗素子ＭＲＤおよびこの磁気抵抗素子ＭＲＤの上面上に形成された第１上部電極ＵＥＬ１を形成する。
【０１０３】
また、この磁気抵抗素子ＭＲＤは、以下のように形成してもよい。まず図示しないレジストパターンをマスクとして、導電膜ＵＥＬ１ａのみパターニングして第１上部電極を形成した後レジストパターンを除去する。次に、第１上部電極ＵＥＬ１をマスクとして、導電膜ＭＰＬａ、絶縁膜ＭＴＬａ、導電膜ＭＦＬａをパターニングして、磁気抵抗素子ＭＲＤおよびこの磁気抵抗素子ＭＲＤの上面上に形成された第１上部電極ＵＥＬ１を形成する。この過程で、第１上部電極ＵＥＬ１の平面視における大きさは磁気抵抗素子ＭＲＤと実質的に同じになるようにパターニングされる。
【０１０４】
次に、図２３に示すように、導電膜ＬＥＬａの上側の主表面上、磁気抵抗素子ＭＲＤの側面、および第１上部電極ＵＥＬ１の上面および側面を覆うように、ＳｉＮ等からなる絶縁層ＩＩＩａを形成する工程が実施される。絶縁層ＩＩＩａは保護層ＩＩＩとなるべき層である。
【０１０５】
図２４以降において、図３と同様の方向から見た、各プロセスにおける態様を示す断面図は、絶縁膜ＩＩ３および絶縁膜ＩＩ３より上側のみ図示している。図２３のように絶縁層ＩＩＩａが形成されたところで、次に図２４に示すように、絶縁層ＩＩＩａの上側の表面から一定の深さの領域に対してＣＭＰ処理を施す。このようにして、少なくとも第１上部電極ＵＥＬ１の最上面が露出するように研磨する。この研磨により、絶縁層ＩＩＩａは絶縁層ＩＩＩｂとなる。
【０１０６】
ここで図２４に示すように、絶縁層ＩＩＩｂの最上面が、第１上部電極ＵＥＬ１の最上面と最下面との間に来るように研磨されることが好ましい。第１上部電極ＵＥＬ１は金属材料により形成されており、ＣＭＰ処理においてはほとんど研磨されないため、図２４に示すような態様とすることができる。また絶縁層ＩＩＩｂが第１上部電極ＵＥＬ１の近傍において、厚み方向に関して傾斜する形状となるように（第１上部電極ＵＥＬ１と接触する箇所において最も厚く、第１上部電極ＵＥＬ１から離れるにつれて薄くなるように）研磨されてもよい。
【０１０７】
なおこのとき、第１上部電極ＵＥＬ１の配置された高さにおいて絶縁層ＩＩＩｂの研磨が終了するよう高精度に制御するために、磁気抵抗素子ＭＲＤのダミーを隣接セル間の空き領域やメモリセル領域を取り囲むように、所定の占有率を満たす態様で形成することが好ましい。このようにすれば、磁気抵抗素子ＭＲＤが多数形成されることになるため、より確実に第１上部電極ＵＥＬ１の配置された高さにおいて絶縁層ＩＩＩｂの研磨を終了させることができる。また、磁気抵抗素子ＭＲＤのダミーを準備することにより、ＣＭＰ処理後の研磨面の加工性を向上することができる。
【０１０８】
次に図２５に示すように、絶縁層ＩＩＩｂおよび第１上部電極ＵＥＬ１の上面を覆うように、導電膜ＵＥＬ２ａを形成する。導電膜ＵＥＬ２ａは第２上部電極ＵＥＬ２となるべき層である。これがフォトリソグラフィおよびエッチングにより図２６に示す大きさとなるようにエッチングされ、第２上部電極ＵＥＬ２が形成される。
【０１０９】
このように第２上部電極ＵＥＬ２は、平面視において第１上部電極ＵＥＬ１より大きい。また図２４に示すように、絶縁層ＩＩＩｂを形成するためにＣＭＰ処理を行なう際に、絶縁層ＩＩＩｂの最上面が第１上部電極ＵＥＬ１の最上面よりも下側に来るように研磨している。このため図２６に示すように、第１上部電極ＵＥＬ１の一部の領域が、第２上部電極ＵＥＬ２の内部に埋め込まれるように、第２上部電極ＵＥＬ２が形成される。また形成された第２上部電極ＵＥＬ２をハードマスクとして（つまり第２上部電極ＵＥＬ２と平面視における大きさが実質的に同じとなるように）導電膜ＬＥＬａがパターニングされ、下部電極ＬＥＬが形成される。
【０１１０】
次に図２７に示すように、保護層ＩＩＩの側面および第２上部電極ＵＥＬ２の上面を覆うように絶縁膜を形成する工程を行なう。具体的にはシリコン酸化膜等からなる絶縁層ＩＩＩ７ａが、下部電極ＬＥＬ、保護層ＩＩＩの側面、および第２上部電極ＵＥＬ２の側面や上面を覆うように形成される。
【０１１１】
次に図２８に示すように、第２上部電極ＵＥＬ２の最上面よりも一定の高さ分だけ上方の高さまで絶縁層ＩＩＩ７ａが残るように、絶縁層ＩＩＩ７ａに対してＣＭＰ処理およびエッチングを行なう。このようにして、絶縁層ＩＩＩ７ａを絶縁層ＩＩＩ７とする。さらに第２上部電極ＵＥＬ２の少なくとも一部が露出するように、コンタクトホールＣＨを形成する。ここでは磁気抵抗素子ＭＲＤの上方の、磁気抵抗素子ＭＲＤに対向する領域において第２上部電極ＵＥＬ２が露出するようにコンタクトホールＣＨを形成することが好ましい。
【０１１２】
次に図２９に示すように、コンタクトホールＣＨの内表面にバリア層ＢＲＬを形成し、その後コンタクトホールＣＨ内に銅等の導電層ＣＬ２を充填することにより、コンタクト部ＣＴＲ２が形成される。
【０１１３】
次の図３０〜図３２、図３３〜図３５、図３６〜図３８は、それぞれ同一工程を行なった後の態様を示している。図３０、図３３、図３６は図３と同様の方向から見たものであり（これを以下「方向Ａ」という）、図３１、図３４、図３７は図３と交差する方向（図４と同様の方向）から見たものである（これを以下「方向Ｂ」という）。また図３２、図３５、図３８は図５と同様に周辺回路領域の態様を示す断面図である。
【０１１４】
次に図３０〜図３２を参照して、絶縁層ＩＩＩ７の最上面の上に、たとえばＳｉＮからなるライナー膜、シリコン酸化膜等からなる絶縁層がこの順に形成される。そして特に第２上部電極ＵＥＬ２に対向する領域や、複数の第２上部電極ＵＥＬ２にはさまれた領域に対向する領域に形成されているライナー膜および絶縁層をエッチングにより除去することにより、溝を形成する。なお図３２に示す周辺回路領域の溝は、絶縁層ＩＩＩ８を貫通する溝と絶縁層ＩＩＩ７を貫通する、絶縁層ＩＩＩ８の溝より幅の狭い溝とが一体となっている。絶縁層ＩＩＩ７を貫通する溝は、図３０〜図３２に示す工程に先立って形成されていることが好ましい。
【０１１５】
このようにして図３０〜図３２に示すライナー膜ＬＮＦおよび絶縁層ＩＩＩ８が形成される。以上においては、絶縁層ＩＩＩ７ａの全領域において厚み方向に研磨や除去を行なっている。しかし図２７において絶縁層ＩＩＩ７ａを形成した後、図３０〜図３２に示す溝を形成し、溝を形成しない領域については絶縁層ＩＩＩ７は絶縁層ＩＩＩ７ａと同じ厚み（図２８および図２９にて点線で示す高さ）となるように加工してもよい。このようにすれば、ライナー膜ＬＮＦや絶縁層ＩＩＩ８を形成することなく、図３０〜図３２と類似した態様とすることができる。
【０１１６】
続いて当該溝の内表面（内部の側面や底面）および、絶縁層ＩＩＩ８の最上面を覆うようにクラッド層が形成される。しかしその後、溝の底面上や絶縁層ＩＩＩ８の最上面に形成されたクラッド層はスパッタリング（スパッタエッチ）により除去される。つまり図３１や図３２に示すように、溝の側面上のクラッド層ＣＬＤのみが残る態様とする。その上でクラッド層ＣＬＤおよび、たとえば絶縁層ＩＩＩ８の最上面上など、クラッド層ＣＬＤが形成されていた領域を覆い、かつ先に形成した溝を充填するように銅等からなる導電膜ＭＢＬａが形成される。この態様が図３０〜図３２に示される。
【０１１７】
次に導電膜ＭＢＬａのうち、図３１および図３２の境界部ＢＤＲ１より上側の領域がフォトリソグラフィおよびエッチングにより除去され、図３３〜図３５に示すようにビット線本体部ＭＢＬとなる。
【０１１８】
そして図３６〜図３８に示すように、ビット線本体部ＭＢＬ上にクラッド層ＣＬＤが形成されたビット線ＢＬや配線ＰＷが形成される。
【０１１９】
なお、周辺回路領域の配線ＰＷの本体部についても、ビット線本体部ＭＢＬと同時に形成される銅等の充填領域であるため、ここではビット線本体部ＭＢＬという名称で統一させている。
【０１２０】
以上により、図３〜図５に示す本実施の形態の半導体装置が形成される。
ここで、本実施の形態の作用効果について説明する。まず、本実施の形態の半導体装置の作用効果について説明する。
【０１２１】
本実施の形態の半導体装置のように、上部電極が第１上部電極ＵＥＬ１と第２上部電極ＵＥＬ２との２層が積層された構成を有する場合、たとえば上部電極が１層のみである場合に比べて、上部電極の上側から不純物が磁気抵抗素子ＭＲＤの内部に侵入することを抑制することができる。この不純物とは、たとえば酸素や水分など、磁気抵抗素子ＭＲＤの機能を損なう可能性のある物質である。上部電極が２層の積層構造を有することにより不純物の侵入が抑制できるのは、上部電極の上側から磁気抵抗素子ＭＲＤの方へ進もうとする不純物を、複数層存在する上部電極が遮る効果が大きくなるためである。
【０１２２】
また、仮に第１上部電極ＵＥＬ１がビット線ＢＬやコンタクト部ＣＴＲ２と直接接続されていれば、ビット線ＢＬから第１上部電極ＵＥＬ１に加わる応力が大きくなり、その結果、第１上部電極ＵＥＬ１が磁気抵抗素子ＭＲＤに対して剥離するなどの不具合が起こる可能性がある。しかし上部電極が第１上部電極ＵＥＬ１と第２上部電極ＵＥＬ２との２層からなるため、ビット線ＢＬから直接第１上部電極ＵＥＬ１に加わる応力を緩和することができる。
【０１２３】
ここで、第１上部電極ＵＥＬ１よりも第２上部電極ＵＥＬ２の平面視における面積を大きくすることにより、ビット線ＢＬから第２上部電極ＵＥＬ２に加わる応力をさらに小さくすることができる。したがってビット線ＢＬから直接第１上部電極ＵＥＬ１に加わる応力をさらに緩和することができる。
【０１２４】
また、第１上部電極ＵＥＬ１よりも第２上部電極ＵＥＬ２の平面視における面積を大きくするため、第２上部電極ＵＥＬ２の上部から磁気抵抗素子ＭＲＤの方に侵入する不純物を遮る効果をより大きくすることができる。
【０１２５】
さらに、第１上部電極ＵＥＬ１よりも第２上部電極ＵＥＬ２の平面視における面積を大きくするため、コンタクト部ＣＴＲ２の平面視における面積を、第１上部電極ＵＥＬ１の平面視における面積よりも大きくすることができる。よって、第２上部電極ＵＥＬ２とコンタクト部ＣＴＲ２との接続における電流の抵抗値を小さくすることができる。したがって、ＭＯＳトランジスタＴＲからビット線ＢＬまでの電流経路全体の電気抵抗を小さくすることができ、その結果、当該電流経路の導電性を向上することができる。
【０１２６】
また、特に図３および図４に示すように、第１上部電極ＵＥＬ１の一部の領域が、第２上部電極ＵＥＬ２の内部に埋め込まれ、めり込むように両者が接続されていれば、たとえば図６のように第１上部電極ＵＥＬ１と第２上部電極ＵＥＬ２との主表面が互いに接触するように接続されている場合に比べて、第１上部電極ＵＥＬ１と第２上部電極ＵＥＬ２とが機械的に接触する面積が大きくなる。このため、図３や図４の場合は、図６の場合に比べて一層、上部電極における電流の抵抗値を小さくすることができ、その結果、ＭＯＳトランジスタＴＲからビット線ＢＬまでの電流経路の導電性を向上することができる。
【０１２７】
また本半導体装置において、上述したようにビット線ＢＬの側面のクラッド層ＣＬＤの厚みは、ビット線ＢＬの上面のクラッド層ＣＬＤの厚みよりも大きいことが好ましい。具体的には図４を参照して、ビット線ＢＬの側方のクラッド層ＣＬＤの厚みＷ１は、ビット線ＢＬの上方のクラッド層ＣＬＤの厚みＷ２よりも厚いことが好ましい。
【０１２８】
たとえばビット線ＢＬに流れる電流による磁場が、所望の磁気抵抗素子ＭＲＤに隣接する磁気抵抗素子ＭＲＤの方へ漏洩する現象は、ビット線本体部ＭＢＬの上方よりも側方から起こる傾向がある。このためＷ１をＷ２よりも厚くすることにより、クラッド層ＣＬＤの磁気シールド効果を高め、より確実に磁場の漏洩を抑制することができる。つまり当該磁気抵抗素子ＭＲＤに隣接する磁気抵抗素子ＭＲＤに磁場が漏洩することによる誤作動を抑制することができる。
【０１２９】
また図４に示すように、ビット線本体部ＭＢＬの側面を覆うクラッド層ＣＬＤとビット線本体部ＭＢＬの上面を覆うクラッド層ＣＬＤとは、互いに連続するように配置されることが好ましい。このようにすれば、当該クラッド層ＣＬＤの内部を通る磁力線が、クラッド層ＣＬＤの外部へ漏洩することを抑制し、ビット線ＢＬの周囲における当該磁力線の磁気シールド効果を高めることができる。つまり当該磁力線をより高密度に磁気抵抗素子ＭＲＤに作用させることができる。
【０１３０】
図３に示すように、ディジット線ＤＬの内側面やビット線ＢＬの外側面などに形成されるクラッド層ＣＬＤは、磁気抵抗素子ＭＲＤに向けて開口するように形成されている。つまりビット線本体部ＭＢＬやディジット線本体部ＭＤＬのうち、磁気抵抗素子ＭＲＤに対向する面にはクラッド層ＣＬＤが形成されていない。このような構成とすることにより、ビット線ＢＬやディジット線ＤＬに流れる電流が磁気抵抗素子ＭＲＤに磁場の信号を書き込む効率を高めることができる。つまり当該半導体装置の駆動電力を低減することができる。
【０１３１】
なお、仮に図５に示す周辺回路領域にも図３や図４のメモリセル領域と同様の磁気抵抗素子ＭＲＤや第２上部電極ＵＥＬ２を配置した場合には、第２上部電極ＵＥＬ２をローカル配線として用いることができる。
【０１３２】
次に、本実施の形態に係る半導体装置の製造方法の作用効果について説明する。
上記の製造方法では、所望の形状の保護層ＩＩＩを形成した上で、平面視において第１上部電極ＵＥＬ１よりも面積の大きい第２上部電極ＵＥＬ２を形成する。このため、後に保護層ＩＩＩの側面等を覆う絶縁層を形成し、これらをエッチングすることにより絶縁層ＩＩＩ７などを形成する段階で、保護層ＩＩＩが同時にエッチングされてしまい、磁気抵抗素子ＭＲＤの側面の一部が露出する不具合を抑制することができる。このことは、仮に図５の周辺回路領域に、メモリセル領域と同様の磁気抵抗素子ＭＲＤや第２上部電極ＵＥＬ２が形成された場合においても同様である。
【０１３３】
保護層ＩＩＩの一部がエッチングされ、磁気抵抗素子ＭＲＤが露出されると、磁気抵抗素子ＭＲＤがその上方に形成される導電膜ＭＢＬａと短絡する可能性がある。平面視における大きさが磁気抵抗素子ＭＲＤや第１上部電極ＵＥＬ１よりも大きい第２上部電極ＵＥＬ２が形成されるため、たとえば第２上部電極ＵＥＬ２上に形成されたシリコン酸化膜からなる絶縁層をＣＭＰ処理やエッチングする際に、第２上部電極ＵＥＬ２においてＣＭＰ処理やエッチングがストップされる。このため第２上部電極ＵＥＬ２の下部に配置される保護層ＩＩＩがエッチングされたり、保護層ＩＩＩに覆われる磁気抵抗素子ＭＲＤが露出したりする可能性を低減することができる。
【０１３４】
さらに、本製造方法においては、第２上部電極ＵＥＬ２の最上面とビット線ＢＬの最下面との間に、コンタクト部ＣＴＲ２が形成される。つまり第２上部電極ＵＥＬ２とビット線ＢＬとが互いに離れており、第２上部電極ＵＥＬ２とビット線ＢＬとに挟まれた領域に配置されたコンタクト部ＣＴＲ２により第２上部電極ＵＥＬ２とビット線ＢＬとが電気的に接続される。
【０１３５】
たとえば図３０〜図３２に示す、ビット線ＢＬを形成するための溝が形成される際に、絶縁層ＩＩＩ８となるべき層をエッチングするが、コンタクト部ＣＴＲ２の厚み分だけ、厚み方向のエッチング量のマージンが存在することになる。このため、当該溝を形成するエッチング時に第２上部電極ＵＥＬ２や、さらにその下の保護層ＩＩＩがエッチングされる不具合をさらに確実に抑制することができる。
【０１３６】
たとえば保護層ＩＩＩがエッチングされ、磁気抵抗素子ＭＲＤの一部が露出する可能性がある場合には、第１上部電極ＵＥＬ１を厚くして保護層ＩＩＩに許容されるエッチング量のマージンを設けることにより、磁気抵抗素子ＭＲＤに覆われた保護層ＩＩＩのエッチングを抑制することがある。しかし本製造方法においては、保護層ＩＩＩがエッチングされる可能性が低減されるため、第１上部電極ＵＥＬ１をより薄くすることができる。第１上部電極ＵＥＬ１を薄くすることにより、第１上部電極ＵＥＬ１が磁気抵抗素子ＭＲＤに加える応力を緩和することができ、第１上部電極ＵＥＬ１が磁気抵抗素子ＭＲＤから剥離するなどの不具合を抑制することができる。
【０１３７】
さらに本製造方法のように、第１上部電極ＵＥＬ１よりも平面視における面積の大きい第２上部電極ＵＥＬ２を設けることにより、コンタクト部ＣＴＲ２を形成する際にコンタクトホールＣＨを形成すべき、平面視における位置の制御を容易にすることができる。たとえば平面視における面積の小さい第１上部電極ＵＥＬ１上にコンタクトホールＣＨを形成することは困難である。しかし平面視における面積が第１上部電極ＵＥＬ１より大きい第２上部電極ＵＥＬ２上にコンタクトホールＣＨを形成する場合には、コンタクトホールＣＨを形成することが可能な領域を広げることができる。
【０１３８】
（実施の形態２）
本実施の形態は、実施の形態１と比較して、第２上部電極ＵＥＬ２とビット線ＢＬとの接続のなされ方、および当該領域の製造方法において異なっている。以下、本実施の形態の構成について説明する。
【０１３９】
図３９〜図４１を参照して、実施の形態２の半導体装置には、第２上部電極ＵＥＬ２とビット線ＢＬとを接続するコンタクト部ＣＴＲ２が備えられておらず、第２上部電極ＵＥＬ２とビット線ＢＬ（配線）とが直接接続されている。なお実施の形態２以降の各図において、半導体基板ＳＵＢ（図３参照）や絶縁層ＩＩＩ１など、半導体装置の積層構造の下層の構成が、実施の形態１と同様である場合には、図示が省略されている。
【０１４０】
また実施の形態２の半導体装置においては、図４０および図４１に示すように、第２上部電極ＵＥＬ２の一部の領域が、ビット線ＢＬ（ビット線本体部ＭＢＬ）の内部に埋め込まれるように直接接続されていることが好ましい。つまり第２上部電極ＵＥＬ２の、ビット線ＢＬに対向する主表面が、ビット線ＢＬの内部にめり込むように配置されていることが好ましい。しかし図４２および図４３に示すように、第２上部電極ＵＥＬ２がビット線ＢＬの内部にめり込むことなく、互いの主表面同士が接触するように、機械的にかつ電気的に接続されていてもよい。
【０１４１】
次に、本実施の形態の半導体装置の製造方法について説明する。ここでは図４０および図４１に示す、第２上部電極ＵＥＬ２の一部の領域が、ビット線ＢＬの内部に埋め込まれるように配置されている半導体装置の製造方法について説明する。
【０１４２】
本実施の形態の半導体装置の製造方法は、上述した図８〜図２７については実施の形態１と同様である。また図４４〜図４９において、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）については図示が省略されている。
【０１４３】
図２７のように絶縁層ＩＩＩ７ａが形成されたところで、次に図４４に示すように、絶縁層ＩＩＩ７ａの上側の表面から一定の深さの領域に対してＣＭＰ処理を施す。このようにして、少なくとも第２上部電極ＵＥＬ２の最上面が露出するように研磨する。この研磨により、絶縁層ＩＩＩ７ａは絶縁層ＩＩＩ７となる。ただし実施の形態１と同様に、ビット線ＢＬを形成するための溝を形成する領域についてのみ絶縁層ＩＩＩ７ａを研磨除去し、それ以外の領域については図４４中に点線で示す高さまで絶縁層ＩＩＩ７を維持してもよい。
【０１４４】
ここで図４４に示すように、絶縁層ＩＩＩ７の最上面である境界部ＢＤＲ２が、第２上部電極ＵＥＬ２の最上面と最下面との間に来るように研磨されることが好ましい。第２上部電極ＵＥＬ２は金属材料により形成されており、ＣＭＰ処理においてはほとんど研磨されないため、図４４に示すような態様とすることができる。
【０１４５】
次の図４５〜図４６、図４７〜図４８は、それぞれ同一工程を行なった後の態様を示している。図４５および図４７は方向Ａから見たものであり、図４６および図４８は方向Ｂから見たものである。また図４５〜図４６に示す工程は、図３０〜図３１に示す工程と同様であり、図４７〜図４８に示す工程は、図３３〜図３４に示す工程と同様である。
【０１４６】
このようにして、第２上部電極ＵＥＬ２上に、第２上部電極ＵＥＬ２と直接接続するように、ビット線本体部ＭＢＬが形成される。また境界部ＢＤＲ２が、第２上部電極ＵＥＬ２の最上面と最下面との間に来るように研磨されるため、第２上部電極ＵＥＬ２の一部の領域が、ビット線本体部ＭＢＬの内部に埋め込まれ直接接続するように、ビット線本体部ＭＢＬが形成される。
【０１４７】
さらに図４９に示す工程は、図３６に示す工程と同様である。このようにして、図４０〜図４１に示す本実施の形態の半導体装置が形成される。
【０１４８】
ここで、本実施の形態の半導体装置の作用効果について説明する。
本実施の形態の半導体装置のように、第２上部電極ＵＥＬ２とビット線ＢＬとが直接接続されている場合には、たとえば実施の形態１のように両者がコンタクト部ＣＴＲ２で接続されている場合に比べて、ビット線ＢＬと第２上部電極ＵＥＬ２とを結ぶ電流経路の断面積が大きくなる。これは実施の形態１のコンタクト部ＣＴＲ２の、ビット線ＢＬや第２上部電極ＵＥＬ２との接触面積よりも、実施の形態２の第２上部電極ＵＥＬ２とビット線ＢＬとの接触面積の方が大きいためである。
【０１４９】
このため、第２上部電極ＵＥＬ２における電流の抵抗値を小さくすることができる。したがって、ＭＯＳトランジスタＴＲからビット線ＢＬまでの電流経路全体の電気抵抗を小さくすることができ、その結果、当該電流経路の導電性を向上することができる。
【０１５０】
また、特に図４０や図４１に示すように、第２上部電極ＵＥＬ２の一部の領域が、ビット線ＢＬの内部に埋め込まれ、めり込むように両者が接続されていれば、たとえば図４２や図４３のように第２上部電極ＵＥＬ２とビット線ＢＬとの主表面が互いに接触するように接続されている場合に比べて、第２上部電極ＵＥＬ２とビット線ＢＬとが機械的に接触する面積が大きくなる。このため、図４０や図４１の場合は、図４２や図４３の場合に比べて一層、上部電極における電流の抵抗値を小さくすることができ、その結果、ＭＯＳトランジスタＴＲからビット線ＢＬまでの電流経路の導電性を向上することができる。
【０１５１】
なお実施の形態２の半導体装置にはコンタクト部ＣＴＲ２が存在せず、ビット線ＢＬと第２上部電極ＵＥＬ２とが直接接続される。このため、実施の形態１の半導体装置に存在する、コンタクト部ＣＴＲ２の厚み分だけ、厚み方向のエッチング量のマージンが存在しない。しかし実施の形態２の半導体装置においても実施の形態１の半導体装置と同様の第２上部電極ＵＥＬ２が配置されるため、これが保護層ＩＩＩのエッチングや磁気抵抗素子ＭＲＤの露出を抑制する効果を奏する。
【０１５２】
本発明の実施の形態２は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態２について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１５３】
（実施の形態３）
本実施の形態は、実施の形態１と比較して、ビット線ＢＬの側面および上面を覆うクラッド層の態様、および当該領域の製造方法において異なっている。以下、本実施の形態の構成について説明する。
【０１５４】
図５０および図５１を参照して、本実施の形態のビット線ＢＬは、ビット線本体部ＭＢＬの側面に対向するように配置されたクラッド層ＣＬＤの外側の面（クラッド層ＣＬＤの、ビット線本体部ＭＢＬと対向する側と反対側の面）がバリア層ＢＲＬで覆われている。ビット線本体部ＭＢＬの上面に対向するように配置されたクラッド層ＣＬＤ２の外側の面はバリア層ＢＲＬ２で覆われている。
【０１５５】
また当該クラッド層ＣＬＤの内側の面（クラッド層ＣＬＤの、ビット線本体部ＭＢＬと対向する面）のうち、側面（図５１の左右側に存在する面）および底面（図５１の下側に存在する面）はバリア層ＢＲＬで覆われている。クラッド層ＣＬＤ２の内側の面は、ライナー膜ＬＮＦ２で覆われている。
【０１５６】
絶縁層ＩＩＩ９は、特に図５２に示す周辺回路領域の一部の領域において、当該絶縁層の上部に電極パッドなどの外部負荷を接続するために配置される絶縁層である。図５２に示すように、周辺回路領域の配線ＰＷの、ビット線本体部ＭＢＬの側面にも、メモリセル領域のビット線本体部ＭＢＬと同様に、クラッド層ＣＬＤを覆うバリア層ＢＲＬが形成されており、ビット線本体部ＭＢＬの底面（上下方向の高さがライナー膜ＬＮＦとほぼ同じである領域）はバリア層ＢＲＬで覆われている。
【０１５７】
ライナー膜ＬＮＦ２はライナー膜ＬＮＦと同様に、隣接するビット線ＢＬ（配線ＰＷ）のクラッド層ＣＬＤ同士を電気的に分離するために配置されるものである。
【０１５８】
ただしビット線本体部ＭＢＬ上のライナー膜ＬＮＦ２は、後述するようにクラッド層ＣＬＤとビット線本体部ＭＢＬとの間での原子の拡散を抑制するものであり、複数のビット線ＢＬ間のライナー膜ＬＮＦ２とは役割が異なる。しかし後述するようにこれらは同時に形成されるものであるため、ここではライナー膜ＬＮＦ２と呼ぶこととする。
【０１５９】
また、ビット線本体部ＭＢＬの側方のクラッド層ＣＬＤと、ビット線本体部ＭＢＬの上方のクラッド層ＣＬＤ２とが交差して接続されるコーナー部（図５１において丸点線Ａで囲まれた領域）において、互いに接続されるクラッド層ＣＬＤとクラッド層ＣＬＤ２とが、図５１の断面図において延在する方向がなす角度が９０°を超え１８０°未満の鈍角をなしている。つまりクラッド層端部ＴＩＬＴにおいて、クラッド層ＣＬＤ２が、半導体装置において複数積層される主表面に対して角度を有し傾いた状態となっている。
【０１６０】
また図５１にて丸点線Ａで囲まれた領域において、クラッド層ＣＬＤとクラッド層ＣＬＤ２とは、互いに連続することが好ましい。
【０１６１】
以上のようにビット線本体部ＭＢＬの側面や上面などが、複数の層で覆われている点において、実施の形態３は実施の形態１と異なる。
【０１６２】
なお、以上に述べたバリア層ＢＲＬ２、クラッド層ＣＬＤ２、絶縁層ＩＩＩ９は、それぞれバリア層ＢＲＬ、クラッド層ＣＬＤ、絶縁層ＩＩＩ１と同様の材質から形成されることが好ましい。
【０１６３】
次に、本実施の形態の半導体装置の製造方法について説明する。
本実施の形態の半導体装置の製造方法は、上述した図８〜図２９については実施の形態１と同様である。また図５３〜図７０において、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）については図示が省略されている。
【０１６４】
図５３〜図５５、図５６〜図５８、図５９〜図６１、図６２〜図６４、図６５〜図６７、図６８〜図７０は、それぞれ同一工程を行なった後の態様を示している。図５３、図５６、図５９、図６２、図６５および図６８は方向Ａから見たものであり、図５４、図５７、図６０、図６３、図６６および図６９は方向Ｂから見たものである。また図３２、図３５、図３８は図５と同様に周辺回路領域の態様を示す断面図である。
【０１６５】
図２９のように絶縁層ＩＩＩ７が形成され、図３０〜図３２に示すライナー膜ＬＮＦや絶縁層ＩＩＩ８、ビット線ＢＬを形成するための溝が形成されたところで、溝の内表面および、絶縁層ＩＩＩ８の最上面を覆うようにバリア層ＢＲＬａおよびクラッド層ＣＬＤａが形成される。これらはそれぞれ、図５１のバリア層ＢＲＬおよびクラッド層ＣＬＤとなるべき層である。この状態が図５３〜図５５に示される。
【０１６６】
次に、図５６〜図５８を参照して、溝の底部、すなわち図５６および図５７におけるコンタクト部ＣＴＲ２と対向して直接接触する（ライナー膜ＬＮＦと上下方向の高さがほぼ同じである）領域、および図５８の周辺回路領域における、ライナー膜ＬＮＦと上下方向の高さがほぼ同じである領域のクラッド層ＣＬＤを除去する。その上で、図５３〜図５５と同様に、再度バリア層ＢＲＬａを形成する。
【０１６７】
続く図５９〜図６１に示す工程は、図３３〜図３５に示す工程と同様である。
次に図６２〜図６４に示すように、ビット線本体部ＭＢＬ上の全面に、ライナー膜ＬＮＦ２となるべき層および絶縁層ＩＩＩ９ａ（絶縁層ＩＩＩ９となるべき層）を形成する。そして特にメモリセル領域のビット線ＢＬ（ビット線本体部ＭＢＬ）の上部に形成されたこれらの層を、フォトリソグラフィおよびエッチングする。このようにしてメモリセル領域のビット線本体部ＭＢＬの上部に配置されたライナー膜および絶縁層ＩＩＩ９ａを除去し、ビット線用溝部ＢＬＧが形成される。
【０１６８】
次にビット線用溝部ＢＬＧの底部の、特に図６３における左右端部近傍のライナー膜の一部が、スパッタリング等によりパターニングされ、除去される。このようにすれば、特にビット線用溝部ＢＬＧの底部の一部の領域においてライナー膜が薄くなりライナー膜ＬＮＦ２として形成される。また積層構造の主表面に対して角度を有するクラッド層端部ＴＩＬＴとなるべき領域が形成される。
【０１６９】
このようにクラッド層端部ＴＩＬＴとなるべき領域が形成されることにより、ビット線本体部ＭＢＬの側方のバリア層ＢＲＬやクラッド層ＣＬＤも上端部の一部の領域を露出することができる。
【０１７０】
次にビット線用溝部ＢＬＧの内表面を覆うように、クラッド層ＣＬＤ２ａおよびバリア層ＢＲＬ２ａがこの順に形成される。その態様を示すものが図６５〜図６７である。
【０１７１】
最後にクラッド層ＣＬＤ２ａやバリア層ＢＲＬ２ａの、図６６および図６７における比較的上側の領域を、たとえばＣＭＰ加工により除去することにより、図６８〜図７０に示す、上面が平坦化された絶縁層ＩＩＩ９および、クラッド層ＣＬＤ２、バリア層ＢＲＬ２が形成される。なおこの工程において、ＣＭＰ加工の代わりにフォトリソグラフィとエッチング等を行なうことにより、同様の処理を行なってもよい。
【０１７２】
図６８〜図７０に示す、上面を平坦化する処理を行なうために、図６９や図５１に示すように、クラッド層やバリア層が上方に突き出るように延在する突出端部ＥＮＤが形成される。しかし突出端部ＥＮＤは、図６６に示すようにビット線用溝部ＢＬＧの側面上にクラッド層ＣＬＤ２ａやバリア層ＢＲＬ２ａを形成するために発生する付随的な領域である。このため突出端部ＥＮＤは、図６８〜図７０に示す上面部の除去工程において除去する量を調整する（大きくする）ことにより、限りなく寸法を小さくすることができる。突出端部ＥＮＤはビット線ＢＬの動作に直接影響しない領域であるため、たとえば突出端部ＥＮＤを構成するクラッド層がシリコン酸化膜などから形成された絶縁層ＩＩＩ９と直接接触していてもよい。
【０１７３】
このようにして、図５０〜図５２に示す本実施の形態の半導体装置が形成される。
ここで、本実施の形態の半導体装置の作用効果について説明する。
【０１７４】
たとえば実施の形態１のように、ビット線本体部ＭＢＬとクラッド層ＣＬＤとが直接接触するように配置されていれば（図４参照）、図５１中に矢印で示すように、ビット線本体部ＭＢＬを形成する銅等の金属材料とクラッド層ＣＬＤを構成する材料との原子同士が相互に拡散を起こす可能性がある。クラッド層ＣＬＤやクラッド層ＣＬＤ２の内側の面を覆うバリア層ＢＲＬやライナー膜ＬＮＦ２は、この相互拡散を抑制する役割を有する。
【０１７５】
なお図５１に示すビット線本体部ＭＢＬの上側のライナー膜ＬＮＦ２が配置された領域には、ライナー膜ＬＮＦ２の代わりにバリア層ＢＲＬ（ＢＲＬ２）が配置されていてもよい。
【０１７６】
またビット線本体部ＭＢＬに直接クラッド層ＣＬＤが接続されれば、両者が剥離する可能性がある。したがって両者の間にバリア層ＢＲＬやライナー膜ＬＮＦ２を挟むことにより、クラッド層ＣＬＤのビット線本体部ＭＢＬからの剥離を抑制することができる。
【０１７７】
また実施の形態１のように、クラッド層ＣＬＤと絶縁層ＩＩＩ８、ＩＩＩ９などとが直接接触するように配置されていれば（図４参照）、クラッド層ＣＬＤが絶縁層ＩＩＩ８を構成するシリコン酸化膜などにより酸化され、その機能が劣化する可能性がある。クラッド層ＣＬＤやクラッド層ＣＬＤ２の外側の面を覆うバリア層ＢＲＬ、ＢＲＬ２は、クラッド層ＣＬＤの参加を抑制する役割を有する。
【０１７８】
次に、たとえば実施の形態１の図４のように、ビット線本体部ＭＢＬの側面を覆うクラッド層ＣＬＤと、ビット線本体部ＭＢＬの上面を覆うクラッド層ＣＬＤとの、断面において延在する方向のなす角度が９０°である場合、両クラッド層ＣＬＤが交差するコーナー部において、当該クラッド層の内部を通る磁力線の向きが９０°変わる部分が生じる。
【０１７９】
このように交差するクラッド層ＣＬＤのそれぞれが延在する方向のなす角度が９０°あるいはそれに満たない場合、ビット線本体部ＭＢＬに電流を流してクラッド層の内部を通る磁力線が発生する際に、上記コーナー部が急峻な磁化変化の起こる領域となる。そしてコーナー部はエネルギの高い不安定な磁化状態となる。
【０１８０】
このときクラッド層ＣＬＤはよりエネルギの低い安定な状態へと移行しようとする。このためにコーナー部付近は磁化状態が乱れる可能性がある。ここで磁化状態が乱れるとは、本来クラッド層ＣＬＤの延在する方向に進行しようとする磁力線が、それ以外の方向を向くことを意味する。このように磁化状態が乱れた場合、これを理想状態であるクラッド層ＣＬＤの延在する方向に近づけるためには、ビット線本体部ＭＢＬにより大きな電流を流すことが必要となる。
【０１８１】
しかし図５１のように、クラッド層ＣＬＤとクラッド層ＣＬＤ２との交差するコーナー部における両者の延在する方向のなす角度が９０°を超える場合は、コーナー部において起こる磁化変化は、図４のコーナー部ほど急峻にはならない。このため図５１のコーナー部は図４のコーナー部ほどエネルギの高い不安定な磁化状態となる可能性は少ない。
【０１８２】
したがって図５１の構成とすれば、コーナー部付近における磁化状態の乱れが起こる可能性を低くすることができる。そのため、ビット線本体部ＭＢＬに流す電流を小さくすることができる。すなわち当該半導体装置の消費電力をさらに低減することができる。
【０１８３】
本発明の実施の形態３は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態３について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１８４】
（実施の形態４）
本実施の形態は、実施の形態２と同様に、ビット線ＢＬと第２上部電極ＵＥＬ２とが直接接続されており、実施の形態３と同様にビット線本体部ＭＢＬの側面や上面を覆うクラッド層ＣＬＤがバリア層ＢＲＬなどにより覆われている。つまり実施の形態２に係る、ビット線ＢＬと第２上部電極ＵＥＬ２との接続態様と、実施の形態３に係るビット線ＢＬの構造とを組み合わせた構成を有している。
【０１８５】
その具体的な態様を、図７１および図７２に示す。図７１および図７２のような態様を有する半導体装置においても、上述した各実施の形態の半導体装置と同様の効果を奏する。
【０１８６】
次に、本実施の形態の半導体装置の製造方法について説明する。
本実施の形態の半導体装置の製造方法は、上述した図４４以前については実施の形態２と同様である。また図７３〜図７６において、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）については図示が省略されている。
【０１８７】
図７３〜図７４、図７５〜図７６は、それぞれ同一工程を行なった後の態様を示している。図７３および図７５は方向Ａから見たものであり、図７４および図７６は方向Ｂから見たものである。また図７３〜図７４に示す工程は、図５３〜図５４に示す工程と同様であり、図７５〜図７６に示す工程は、図５６〜図５７に示す工程と同様である。
【０１８８】
さらに図７５〜図７６に示す工程の後は、実施の形態３の図５９〜図７０と同様の処理が行なわれることにより、図７１〜図７２に示す本実施の形態の半導体装置が形成される。
【０１８９】
本発明の実施の形態４は、以上に述べた各点についてのみ、本発明の実施の形態１〜実施の形態３と異なる。すなわち、本発明の実施の形態４について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１〜実施の形態３に順ずる。
【０１９０】
（実施の形態５）
本実施の形態は、実施の形態１と比較して、磁気抵抗素子ＭＲＤの磁化固定層ＭＰＬの平面視における面積が、磁化自由層ＭＦＬの平面視における面積よりも大きい点において異なっている。以下、本実施の形態の構成について説明する。
【０１９１】
図７７を参照して、本実施の形態の半導体装置は、磁気抵抗素子ＭＲＤの磁化固定層ＭＰＬとトンネル絶縁膜ＭＴＬとの平面視における面積は、下部電極ＬＥＬ、第２上部電極ＵＥＬ２と実質的に同じである。
【０１９２】
トンネル絶縁膜ＭＴＬは、たとえばＡｌＯｘ、ＭｇＯなどからなる薄膜であることが好ましい。またその厚みは０．５ｎｍ以上２ｎｍ以下とすることが好ましい。
【０１９３】
なお図７７の半導体装置は、実施の形態１の半導体装置の磁化固定層ＭＰＬの平面視における面積が、磁化自由層ＭＦＬの平面視における面積よりも大きい構成となっている。しかし実施の形態２〜実施の形態４の半導体装置の磁化固定層ＭＰＬの平面視における面積を、磁化自由層ＭＦＬの平面視における面積よりも大きい構成としてもよい。
【０１９４】
次に、本実施の形態の半導体装置の製造方法について説明する。
本実施の形態の半導体装置の製造方法は、実施の形態１の半導体装置の製造方法と基本的に同様であるため、図示が省略される。実施の形態１の図２２に相当する工程にて第１上部電極ＵＥＬ１および磁化自由層ＭＦＬがパターニングされるように、つまり絶縁膜ＭＴＬａはエッチングストッパとしてパターニングされないように、エッチングする。
【０１９５】
そして実施の形態１の図２６に相当する工程にて、絶縁膜ＭＴＬａを、導電膜ＭＰＬａや導電膜ＬＥＬａと同様に、第２上部電極ＵＥＬ２をハードマスクとしてパターニングすることにより、トンネル絶縁膜ＭＴＬ、磁化固定層ＭＰＬ、下部電極ＬＥＬが形成される。他の工程については実施の形態１の半導体装置の製造方法に順ずる。
【０１９６】
次に、本実施の形態の半導体装置の作用効果について説明する。
本実施の形態の半導体装置は、磁気抵抗素子ＭＲＤの、磁化固定層ＭＰＬの平面視における面積が、磁化自由層ＭＦＬの平面視における面積より大きい。これは、実施の形態１の製造方法を示す図２２の工程において磁気抵抗素子ＭＲＤがエッチングによりパターニングされる際に、磁気抵抗素子ＭＲＤ内のトンネル絶縁膜ＭＴＬにより当該エッチングをストップさせることで実現できる。これは磁気抵抗素子ＭＲＤの磁化自由層ＭＦＬを構成する材質とトンネル絶縁膜ＭＴＬを構成する材質とのエッチングの選択比があるため、磁化自由層ＭＦＬとなるべき層とトンネル絶縁膜ＭＴＬとなるべき層とは同時にエッチングされにくいためである。
【０１９７】
トンネル絶縁膜ＭＴＬがエッチングされないため、その下の磁化固定層ＭＰＬとなるべき層（導電膜ＭＰＬａ）、下部電極ＬＥＬとなるべき層（導電膜ＬＥＬａ）がエッチングされることを抑制することができる。このため、たとえば磁化固定層ＭＰＬからの漏れ磁場により、磁化自由層ＭＦＬが影響を受け、誤って電気抵抗が変化することを抑制することができる。
【０１９８】
本発明の実施の形態５は、以上に述べた各点についてのみ、本発明の実施の形態１と異なる。すなわち、本発明の実施の形態５について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態１に順ずる。
【０１９９】
（実施の形態６）
本実施の形態は、実施の形態２と比較して、保護層ＩＩＩの側面部分の態様において異なっている。以下、本実施の形態の構成について説明する。
【０２００】
図７８〜図８０を参照して、本実施の形態の半導体装置は、第２上部電極ＵＥＬ２と保護層ＩＩＩと下部電極ＬＥＬとの積層構造の側面を覆うように形成されたサイドウォールＳＷ２（側壁絶縁膜）を備えている。なおここで側面とは、第２上部電極ＵＥＬ２と保護層ＩＩＩと下部電極ＬＥＬとが積層される方向に延在する外周側面を指す。
【０２０１】
サイドウォールＳＷ２は、保護層ＩＩＩと同様にＳｉＮからなる薄膜であることが好ましい。ただしサイドウォールＳＷ２は、ＳｉＮの代わりにＳｉＯ２、ＡｌＯｘ、ＳｉＯＮからなる薄膜であってもよい。
【０２０２】
またサイドウォールＳＷ２は、第２上部電極ＵＥＬ２と保護層ＩＩＩと下部電極ＬＥＬとの側面を覆うものであるため、その（図７８〜図８０の上下方向に関する）厚みは５ｎｍ以上１００ｎｍ以下であることが好ましい。
【０２０３】
図７９や図８０に示すように、サイドウォールＳＷ２は形成時のエッチングによりその上部（第２上部電極ＵＥＬ２側）の一部が除去された断面形状を有することが多い。より具体的には、図７９および図８０に示すように、サイドウォールＳＷ２はその上端部が丸くなり、左右方向の幅が他の領域より狭くなっている。
【０２０４】
このためサイドウォールＳＷ２は、少なくとも下部電極ＬＥＬとの側面を覆う構成であることが好ましい。
【０２０５】
なお図７８〜図８０の半導体装置は、実施の形態２の半導体装置にサイドウォールＳＷ２を追加した構成となっている。しかし実施の形態１または実施の形態３〜実施の形態５の半導体装置に、図７８〜図８０と同様のサイドウォールＳＷ２を追加した構成としてもよい。
【０２０６】
次に、本実施の形態の半導体装置の製造方法について説明する。
図７８〜図８０に示す本実施の形態の半導体装置の製造方法は、上述した図２６以前については実施の形態１と同様である。また図８１〜図８２において、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）については図示が省略されている。
【０２０７】
図２６に示すように第２上部電極ＵＥＬ２と保護層ＩＩＩと下部電極ＬＥＬとの積層構造が形成されたところで、第２上部電極ＵＥＬ２上や平坦絶縁膜ＦＩＩ２上を覆うように、サイドウォールＳＷ２となるべき層が形成される。
【０２０８】
その後、第２上部電極ＵＥＬ２と保護層ＩＩＩと下部電極ＬＥＬとの積層構造の側面から、各積層構造の主表面に沿った方向に関する一定の厚み分のみ残して他の領域や、第２上部電極ＵＥＬ２上のサイドウォールＳＷ２となるべき層を除去する。このようにして、図８１に示すようなサイドウォールＳＷ２が形成される。
【０２０９】
そして、たとえば図２７および図４４に示す、実施の形態２と同様の工程を実施することにより、図８２に示すように絶縁層ＩＩＩ７が形成される。これ以降は、図４５〜図４９に示す、実施の形態２と同様の工程を実施する。このようにして、図７８〜図８０に示す本実施の形態の半導体装置が形成される。
【０２１０】
次に、本実施の形態の半導体装置の作用効果について説明する。
本実施の形態の半導体装置のようにサイドウォールＳＷ２を形成すれば、側面が保護層ＩＩＩに覆われる磁気抵抗素子ＭＲＤに加えて下部電極ＬＥＬも、側面がＳｉＮからなるサイドウォールＳＷ２で覆われることになる。このためたとえば絶縁層ＩＩＩ７のエッチング時に下部電極ＬＥＬの側面の一部が露出することにより、ビット線ＢＬと下部電極ＬＥＬとが短絡する不具合の発生を抑制することができる。
【０２１１】
図２７に示す絶縁層ＩＩＩ７ａを所望の厚みまでエッチングすることにより絶縁層ＩＩＩ７を形成する際に、絶縁層ＩＩＩ７が所望の厚みより深いところまで誤ってエッチングされる可能性がある。第２上部電極ＵＥＬ２を構成するたとえばＴａなどの金属材料よりも、絶縁層ＩＩＩ７を構成するＳｉＯ２などの材質の方がエッチングやＣＭＰ処理により削れやすい性質を有するためである。
【０２１２】
つまり上記の工程で、第２上部電極ＵＥＬ２や保護層ＩＩＩなどは過度にエッチングされることなく所望の形状を保つことができても、たとえば第２上部電極ＵＥＬ２や保護層ＩＩＩ、下部電極ＬＥＬの側面を覆う絶縁層ＩＩＩ７ａがエッチングされ絶縁層ＩＩＩ７を形成する際に、絶縁層ＩＩＩ７ａが過度にエッチングされ下部電極ＬＥＬが露出する可能性がある。
【０２１３】
そこで下部電極ＬＥＬの側面を覆うようにサイドウォールＳＷ２を設けることにより、たとえ下部電極ＬＥＬの側面近傍の絶縁層ＩＩＩ７ａがエッチングされたとしても、サイドウォールＳＷ２が下部電極ＬＥＬの露出を抑制する役割を有する。サイドウォールＳＷ２は保護層ＩＩＩと同様に、絶縁層ＩＩＩ７ａ（絶縁層ＩＩＩ７）とエッチング時の選択比が高い材質からなる。このため、絶縁層ＩＩＩ７ａのエッチング時にはエッチングされ難い。
【０２１４】
したがってサイドウォールＳＷ２を設けることにより、絶縁層ＩＩＩ７ａがエッチングされる際の、厚み方向（上下方向）に関するエッチング量のマージンを設けることができる。
【０２１５】
本発明の実施の形態６は、以上に述べた各点についてのみ、本発明の実施の形態２と異なる。すなわち、本発明の実施の形態６について、上述しなかった構成や条件、手順や効果などは、全て本発明の実施の形態２に順ずる。
【０２１６】
（実施の形態７）
本実施の形態は、実施の形態２と比較して、半導体装置の構成および動作原理において異なっている。以下、本実施の形態の構成について説明する。
【０２１７】
本実施の形態の半導体装置は、図８３〜図８５を参照して、磁気抵抗素子ＭＲＤの下方にディジット線ＤＬが備えられていない。またビット線ＢＬの延在する方向が、たとえば実施の形態１や実施の形態２の半導体装置のビット線ＢＬの延在する方向に対して交差する方向となっている。
【０２１８】
ビット線ＢＬは、半導体装置を構成する積層構造の主表面に沿った方向（図８４の水平方向）に関して、磁気抵抗素子ＭＲＤの上部から離れた領域に配置されている。具体的には、単位コンタクト部ＵＣＲ１、ＵＣＲ２、ＵＣＲ３、ＵＣＲ４を結ぶ（図８４の上下方向の）直線の延長上にビット線ＢＬが配置される。
【０２１９】
本実施の形態の半導体装置も、実施の形態２の半導体装置と同様に、第２上部電極ＵＥＬ２とビット線ＢＬとを接続するコンタクト部ＣＴＲ２が備えられておらず、第２上部電極ＵＥＬ２とビット線ＢＬ（配線）とが直接接続されている。
【０２２０】
また本実施の形態の半導体装置も、実施の形態２の半導体装置と同様に、第２上部電極ＵＥＬ２の一部の領域が、ビット線ＢＬ（ビット線本体部ＭＢＬ）の内部に埋め込まれるように直接接続されている。
【０２２１】
ただし本実施の形態の半導体装置においても、たとえば図８６および図８７のように、ビット線ＢＬの延在する方向が実施の形態１や実施の形態２の半導体装置のビット線ＢＬの延在する方向と同じであってもよい。図８６および図８７に示す半導体装置は、実施の形態２の（図４０および図４１に示す）半導体装置と比較すれば、ディジット線ＤＬを備えない点においてのみ異なる。
【０２２２】
なお図８３〜図８７の半導体装置は、ビット線ＢＬや、ビット線ＢＬと第２上部電極ＵＥＬ２との接続部が、実施の形態２と同様の態様を有している。しかし本実施の形態の半導体装置において、たとえば実施の形態３または実施の形態４と同様のビット線ＢＬが用いられてもよく、たとえば実施の形態１のようにコンタクト部ＣＴＲ２を用いてビット線ＢＬと第２上部電極ＵＥＬ２とが接続されてもよい。また実施の形態５と同様に、磁気抵抗素子ＭＲＤの磁化固定層ＭＰＬの平面視における面積が、磁化自由層ＭＦＬの平面視における面積よりも大きい構成としてもよい。このような半導体装置は、各実施の形態の半導体装置と同様の作用効果を奏する。
【０２２３】
あるいは、たとえば図８３〜図８５の半導体装置の、特に第２上部電極ＵＥＬ２と保護層ＩＩＩと下部電極ＬＥＬとの積層構造に対して、実施の形態６に示すサイドウォールＳＷ２が備えられていてもよい。その場合の半導体装置の態様を示したものが、図８８〜図９０である。このような半導体装置は、実施の形態６の半導体装置と同様の作用効果を奏する。
【０２２４】
次に、以上のような構成を有する半導体装置の動作原理について説明する。
実施の形態１〜実施の形態６の半導体装置は、ビット線ＢＬとディジット線ＤＬとに流れる電流がつくる合成磁場により、磁気抵抗素子ＭＲＤの磁化自由層ＭＦＬの磁化の向きを変化させる、いわゆる標準ＭＲＡＭが複数配置されている。
【０２２５】
これに対して実施の形態７の半導体装置は、ビット線ＢＬから磁気抵抗素子ＭＲＤ、複数の単位コンタクト部を経てＭＯＳトランジスタＴＲに至る電流経路が、磁気抵抗素子ＭＲＤへのデータの書き換えと、磁気抵抗素子ＭＲＤのデータの読出しとの両方を行なう、いわゆるＳＴＴ（Spin Transfer Torque）−ＭＲＡＭが複数配置されている。
【０２２６】
書き換えの原理は以下のとおりである。まず所望のＭＯＳトランジスタＴＲを選択し、スイッチをオンにする。そして上述した電流経路に電流を流す。
【０２２７】
このとき、たとえばＭＯＳトランジスタＴＲ側からビット線ＢＬ側へ電子を供給することにより電流を流せば、磁化固定層ＭＰＬの磁化の向きと同じスピン方向を持つ電子のみが、トンネル絶縁膜ＭＴＬを超えて磁化自由層ＭＦＬの内部に注入される。そして磁化固定層ＭＰＬの磁化の向きと反対方向のスピン方向を持つ電子は、磁化固定層ＭＰＬにより反射される。つまりこれらの電子は磁化自由層ＭＦＬの内部に到達できない。その結果、磁化自由層ＭＦＬの磁化の向きが、磁化固定層ＭＰＬの磁化の向きと同じ向きとなる。
【０２２８】
これに対し、ビット線ＢＬ側からＭＯＳトランジスタＴＲ側へ電子を供給することにより電流を流せば、磁化固定層ＭＰＬの磁化の向きと同じスピン方向を持つ電子は、磁化固定層ＭＰＬを透過する。そして磁化固定層ＭＰＬの磁化の向きと反対方向のスピン方向を持つ電子は、磁化固定層ＭＰＬにより反射される。つまりこれらの電子は逆方向に移動して磁化自由層ＭＦＬの内部に注入される。その結果、磁化自由層ＭＦＬの磁化の向きが、磁化固定層ＭＰＬの磁化の向きと反対方向となる。
【０２２９】
このようにして、標準ＭＲＡＭと同様に、磁気抵抗素子ＭＲＤの電気的抵抗が変化する。この抵抗値の違いが「０」または「１」に対応する情報として利用される。
【０２３０】
なお、ＳＴＴ−ＭＲＡＭが選択された磁気抵抗素子ＭＲＤの情報を読み出す原理は、標準ＭＲＡＭと同様である。
【０２３１】
次に、本実施の形態の半導体装置の製造方法について説明する。ここでは図８３〜図８５に示す半導体装置の製造方法について説明する。
【０２３２】
本実施の形態の半導体装置の製造方法は、上述した図８〜図２７については、ディジット線ＤＬが形成されない点を除き、実施の形態１と同様である。また図９１〜図９５において、絶縁膜ＩＩ３より下側（半導体基板ＳＵＢ側）については図示が省略されている。
【０２３３】
図２７のように絶縁層ＩＩＩ７ａが形成されたところで、次に図９１に示すように、（図４４と同様に）絶縁層ＩＩＩ７ａの上側の表面から一定の深さの領域に対してＣＭＰ処理を施す。このようにして、少なくとも第２上部電極ＵＥＬ２の最上面が露出するように研磨する。この研磨により、絶縁層ＩＩＩ７ａは絶縁層ＩＩＩ７となる。ただし図９１において図示しないが、実施の形態１と同様に、ビット線ＢＬを形成するための溝を形成する領域についてのみ絶縁層ＩＩＩ７ａを研磨除去し、それ以外の領域については絶縁層ＩＩＩ７ａを研磨除去せず、絶縁層ＩＩＩ７を形成してもよい。
【０２３４】
次の図９２〜図９３、図９４〜図９５は、それぞれ同一工程を行なった後の態様を示している。図９２および図９４は方向Ａから見たものであり、図９３および図９５は方向Ｂから見たものである。ただし図９３および図９５は、図８５および図８７と同一の箇所における断面図を示すものである。
【０２３５】
図９２〜図９３に示す工程は、図３０〜図３１に示す工程と同様であり、図９４〜図９５に示す工程は、図３３〜図３４に示す工程と同様である。ただし、図９２〜図９３において形成される溝の延在する方向が、図３０〜図３１において形成される溝の延在する方向に対して交差している（図３０〜図３１において形成される溝の延在する方向に対して約９０°の方向に延在している）。
【０２３６】
その結果、図９４〜図９５において形成されるビット線本体部ＭＢＬの延在する方向は、図３３〜図３４において形成されるビット線本体部ＭＢＬの延在する方向に対して交差している（図３３〜図３４において形成される溝の延在する方向に対して約９０°の方向に延在している）。つまりここで形成されるビット線本体部ＭＢＬは、実施の形態１〜実施の形態６で形成されるビット線本体部ＭＢＬに対して、第２上部電極ＵＥＬ２の主表面に沿った面方向において葯９０°の角度をなすように交差している。
【０２３７】
その後、図３６〜図３７と同様にクラッド層ＣＬＤが形成されることにより、図８３〜図８５に示す本実施の形態の半導体装置が形成される。
【０２３８】
次に、本実施の形態の半導体装置の作用効果について説明する。
実施の形態７の半導体装置は、たとえば図９２に示すように、ビット線ＢＬを形成するための、第２上部電極ＵＥＬ２の主表面に沿うように延在する溝が、磁気抵抗素子ＭＲＤの上部から離れた領域に形成される。逆に言えば磁気抵抗素子ＭＲＤは、上記溝の直下に配置されない。このため、当該溝を形成する際に絶縁層ＩＩＩ７ａを厚み方向に過度にエッチングすることによる、磁気抵抗素子ＭＲＤのエッチングや露出損傷などの不具合を抑制することができる。
【０２３９】
本発明の実施の形態７は、以上に述べた各点についてのみ、本発明の実施の形態２と異なる。すなわち、本発明の実施の形態７について、上述しなかった構成や条件、手順などは、全て本発明の実施の形態２に順ずる。
【０２４０】
（実施の形態８）
本実施の形態は、実施の形態７と比較して、ＳＴＴ−ＭＲＡＭの構成において異なっている。以下、本実施の形態の構成について説明する。
【０２４１】
図９６〜図９８を参照して、実施の形態８の半導体装置は、ビット線ＢＬは、半導体装置を構成する積層構造の主表面に沿った方向（図８４の水平方向）に関して、磁気抵抗素子ＭＲＤの直上部に配置されている。つまりビット線ＢＬと磁気抵抗素子ＭＲＤと、複数の単位コンタクト部とが、たとえば図９７の上下方向に延在する直線上に沿うように配置される。以上の点においてのみ、実施の形態８の半導体装置は実施の形態７の半導体装置と異なっている。
【０２４２】
このため、図９７の半導体装置の下部電極ＬＥＬや第２上部電極ＵＥＬ２は、図８４の半導体装置の下部電極ＬＥＬや第２上部電極ＵＥＬ２よりも、平面視における面積が小さい。このような構成を有するＳＴＴ−ＭＲＡＭは、実施の形態７のような構成を有するＳＴＴ−ＭＲＡＭよりも、平面視における占有面積が小さくなる。したがって実施の形態８の半導体装置は、実施の形態７の半導体装置に比べてＳＴＴ−ＭＲＡＭの集積度をより向上することができる。本実施の形態の半導体装置は、実施の形態２の半導体装置の作用効果と併せて、以上の作用効果を有する。
【０２４３】
なお図９６〜図９８の半導体装置は、ビット線ＢＬや、ビット線ＢＬと第２上部電極ＵＥＬ２との接続部が、実施の形態２と同様の態様を有している。しかし本実施の形態の半導体装置において、たとえば実施の形態１のようにコンタクト部ＣＴＲ２を用いてビット線ＢＬと第２上部電極ＵＥＬ２とが接続されてもよい。その場合の半導体装置の態様を示したものが、図９９〜図１０１である。このような半導体装置は、実施の形態１の半導体装置と同様の作用効果を奏する。
【０２４４】
さらに、たとえば図９６〜図９８の半導体装置の、特に第２上部電極ＵＥＬ２と保護層ＩＩＩと下部電極ＬＥＬとの積層構造に対して、実施の形態６に示すサイドウォールＳＷ２が備えられていてもよい。その場合の半導体装置の態様を示したものが、図１０２〜図１０３である。このような半導体装置は、実施の形態６の半導体装置と同様の作用効果を奏する。
【０２４５】
また本実施の形態の半導体装置においても、ビット線ＢＬの延在する方向が実施の形態１や実施の形態２の半導体装置のビット線ＢＬの延在する方向と同じであってもよい。また、実施の形態５と同様に、磁気抵抗素子ＭＲＤの磁化固定層ＭＰＬの平面視における面積が、磁化自由層ＭＦＬの大きさより大きい構成としてもよい。
【０２４６】
本実施の形態の半導体装置の製造方法は、実施の形態７の半導体装置の製造方法と同様の工程であるため、図示が省略される。ただし下部電極ＬＥＬや第２上部電極ＵＥＬ２などの形成される位置（平面視における位置）や大きさ、および磁気抵抗素子ＭＲＤが形成される位置（平面視における位置）が実施の形態７と異なるようにパターニングされる。
【０２４７】
本発明の実施の形態８は、以上に述べた各点についてのみ、本発明の実施の形態７と異なる。すなわち、本発明の実施の形態８について、上述しなかった構成や条件、手順などは、全て本発明の実施の形態７に順ずる。
【０２４８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２４９】
本発明は、磁気抵抗素子を備える半導体装置およびその製造方法に特に有利に適用され得る。
【符号の説明】
【０２５０】
ＡＣＲ  活性領域、ＡＣＲＣ  チャネル領域、ＡＣＲＷ  ウェル領域、ＢＤＲ１，ＢＤＲ２  境界部、ＢＬ  ビット線、ＢＬＧ  ビット線用溝部、ＢＲＬ，ＢＲＬａ，ＢＲＬ２，ＢＲＬ２ａ  バリア層、ＣＨ  コンタクトホール、ＣＬ１，ＣＬ２  導電層、ＣＬ１ａ，ＬＥＬａ，ＭＢＬａ，ＭＦＬａ，ＭＰＬａ，ＵＥＬ１ａ，ＵＥＬ２ａ  導電膜、ＣＬＤ，ＣＬＤａ，ＣＬＤ２，ＣＬＤ２ａ  クラッド層、ＣＯＩＬ  直流コイル、ＣＴＲ１，ＣＴＲ２  コンタクト部、ＤＬ  ディジット線、ＤＬＧ  ディジット線用溝部、ＥＮＤ  突出端部、ＦＩＩ１，ＦＩＩ２  平坦絶縁膜、ＧＥ  ゲート電極、ＧＩ  ゲート絶縁膜、ＩＣＬ  接続配線、ＩＩ  層間絶縁膜、ＩＩ１，ＩＩ２，ＩＩ３，ＭＴＬａ  絶縁膜、ＩＩＩ  保護層、ＩＩＩ１，ＩＩＩ２，ＩＩＩ３，ＩＩＩ４，ＩＩＩ５，ＩＩＩ６，ＩＩＩ７，ＩＩＩ８，ＩＩＩ９，ＩＩＩａ，ＩＩＩｂ，ＩＩＩ７ａ，ＩＩＩ９ａ  絶縁層、ＩＩＩａ  絶縁層、ＩＰＲ  不純物領域、ＬＥＬ  下部電極、ＬＮＦ，ＬＮＦ２  ライナー膜、ＭＢＬ  ビット線本体部、ＭＤＬ  ディジット線本体部、ＭＦ  金属膜、ＭＦＬ  磁化自由層、ＭＰＬ  磁化固定層、ＭＰＬｐ  シード層、ＭＰＬｑ  反強磁性層、ＭＰＬｒ  強磁性層、ＭＰＬｓ  非磁性層、ＭＰＬｔ  強磁性層、ＭＲＤ  磁気抵抗素子、ＭＴＬ  トンネル絶縁膜、ＭＵＣ  コンタクト本体部、ＰＨ  貫通孔、ＰＷ  配線、ＳＣＬ  ソース配線、ＳＰＩ  分離絶縁膜、ＳＰＴＲ  スパッタリング装置、ＳＴＧ  ステージ、ＳＵＢ  半導体基板、ＳＷ，ＳＷ２  サイドウォール、ＴＡＲ  ターゲット、ＴＩＬＴ  クラッド層端部、ＴＲ，ＴＲＡ，ＴＲＢ  ＭＯＳトランジスタ、ＵＣＲ１，ＵＣＲ２，ＵＣＲ３，ＵＣＲ４  単位コンタクト部、ＵＥＬ１  第１上部電極、ＵＥＬ２  第２上部電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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【図９６】
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【図９７】
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【図９８】
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【図９９】
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【図１００】
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【図１０１】
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【図１０２】
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【図１０３】
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