(57)【要約】【課題】寄生インピーダンスを増加させることなく寄生容量を大幅に低減し、最大発振周波数（ｆｍａｘ）を低下させることなく遮断周波数ｆＴ）を向上させることができる。【解決手段】本発明の半導体装置では、ゲート電極（１）は第１方向（Ｘ）に１本だけであり、その直上にゲートコンタクト層（２）及びゲート電極メタル配線層（３）が裏打されている。また、ソース電極及びドレイン電極の形状を櫛型形状とし、ソース電極｛ソース電極メタル配線層（４）の第１部分（４’）｝及びドレイン電極｛ドレイン電極メタル配線層（５）の第１部分（５’）｝をそれぞれ第１方向（Ｘ）とは垂直な方向｛第３方向（Ｙ２）及び第２方向（Ｙ１）｝に引き出すことで、ゲート配線｛ゲート電極（１）、ゲートコンタクト層（２）、ゲート電極メタル配線層（３）｝とソース配線（ソース電極）及びドレイン配線（ドレイン電極）の重なりがなくなる。【選択図】図３Ａ
2011086831.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面部に形成された第２導電型のウェル領域に形成され、第１方向に延びる第１導電型の第１及び２拡散層と、
前記ウェル領域上に形成され、前記第１方向に延びるゲート電極と、
それぞれ前記第１及び２拡散層上に前記第１方向に向かって離れて形成されたソースコンタクト層及びドレインコンタクト層と、
前記第１方向に延びる第１部分と、前記第１方向に向かって離れて形成され、その第１部分から前記ソースコンタクト層まで前記第１方向に対して垂直な第２方向に延びる第２部分とを備えるソース電極メタル配線層と、
前記第１方向に延びる第１部分と、前記第１方向に向かって離れて形成され、その第１部分から前記ドレインコンタクト層まで前記第２方向とは逆方向の第３方向に延びる第２部分とを備えるドレイン電極メタル配線層と
を具備する半導体装置。
【請求項２】
前記ゲート電極上に前記第１方向に向かって離れて形成されたゲートコンタクト層と、
前記ゲートコンタクト層上に形成され、前記第１方向に延びるゲート電極メタル配線層と
を更に具備する請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極メタル配線層である第１ゲート電極メタル配線層上に前記第１方向に向かって離れて形成されたゲートビア層と、
前記ゲートビア層上に形成され、前記第１方向に延びる第２ゲート電極メタル配線層と
を更に具備する請求項２に記載の半導体装置。
【請求項４】
前記ゲート電極上に形成され、前記第１方向に延びるスリットコンタクト層と、
前記スリットコンタクト層上に形成され、前記第１方向に延びるゲート電極メタル配線層と
を更に具備する請求項１に記載の半導体装置。
【請求項５】
前記ソースコンタクト層及び前記ドレインコンタクト層は、その数がゲート幅１μｍあたり４個以上であり、且つ、前記第１方向に均一に配置されている
請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記ソースコンタクト層と前記ゲート電極との距離、及び、前記ドレインコンタクト層と前記ゲート電極との距離は、０.２〜０.５μｍである
請求項１〜５のいずれかに記載の半導体装置。
【請求項７】
前記ゲート電極は半導体と金属との化合物を含む金属材料である
請求項１〜６のいずれかに記載の半導体装置。
【請求項８】
前記第１及び２拡散層と共に形成され、前記ウェル領域に前記第１方向に延びる第１導電型の第３及び４拡散層と、
前記ウェル領域上に前記ゲート電極である第１ゲート電極と共に形成され、前記第１方向に延びる第２ゲート電極と、
前記ソースコンタクト層及び前記ドレインコンタクト層である第１ソースコンタクト層及び第１ドレインコンタクト層と共に形成され、それぞれ、前記第３及び４拡散層上に前記第１方向に向かって離れて設けられた第２ソースコンタクト層及び第２ドレインコンタクト層と、
前記ソース電極メタル配線層である第１ソース電極メタル配線層と共に形成され、前記第１方向に延びる第１部分と、前記第１方向に向かって離れて形成され、その第１部分から前記第２ソースコンタクト層まで前記第３方向に延びる第２部分とを備える第２ソース電極メタル配線層と
を更に具備し、
前記ドレイン電極メタル配線層は、
その第１及び２部分と共に設けられ、前記第１方向に向かって離れて形成され、その第１部分から前記第２ドレインコンタクト層まで前記第２方向に延びる第３部分
を更に備える請求項１に記載の半導体装置。
【請求項９】
それぞれ、前記第１及び２ゲート電極上に前記第１方向に向かって離れて形成された第１及び２ゲートコンタクト層と、
それぞれ、前記第１及び２ゲートコンタクト層上に形成され、前記第１方向に延びる第１及び２ゲート電極メタル配線層と
を更に具備する請求項５に記載の半導体装置。
【請求項１０】
それぞれ、前記第１及び２ゲート電極メタル配線層上に前記第１方向に向かって離れて形成された第１及び２ゲートビア層と、
それぞれ、前記第１及び２ゲートビア層上に形成され、前記第１方向に延びる第３及び４ゲート電極メタル配線層と
を更に具備する請求項９に記載の半導体装置。
【請求項１１】
それぞれ、前記第１及び２ゲート電極上に形成され、前記第１方向に延びる第１及び２スリットコンタクト層と、
それぞれ、前記第１及び２スリットコンタクト層上に形成され、前記第１方向に延びる第１及び２ゲート電極メタル配線層と
を更に具備する請求項８に記載の半導体装置。
【請求項１２】
前記第１、２ソースコンタクト層及び前記第１、２ドレインコンタクト層は、その数がゲート幅１μｍあたり４個以上であり、且つ、前記第１方向に均一に配置されている
請求項８〜１１のいずれかに記載の半導体装置。
【請求項１３】
前記第１、２ソースコンタクト層と前記ゲート電極との距離、及び、前記第１、２ドレインコンタクト層と前記ゲート電極との距離は、０.２〜０.５μｍである
請求項８〜１２のいずれかに記載の半導体装置。
【請求項１４】
前記第１及び２ゲート電極は半導体と金属との化合物を含む金属材料である
請求項８〜１３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
Ｓｉ−ＣＭＯＳプロセスの微細化に伴い、ＭＩＳＦＥＴは、その特性が向上している一方、配線の抵抗や容量、インダクタンスによる寄生インピーダンスが増加する傾向にある。そこで、ゲート・ソース・ドレイン配線に有する寄生インピーダンスはＭＩＳＦＥＴの高周波特性を劣化させるため、寄生インピーダンスを抑える配線設計が重要である。
【０００３】
第１従来例の半導体装置として、ＭＩＳＦＥＴにおける典型的なマルチフィンガー構造を図１Ａ〜１Ｃに示す。ここで、図１Ａは、第１従来例の半導体装置の平面図を示している。図１Ｂは、図１ＡのＡ−Ａ’断面図を示している。図１Ｃは、図１ＡのＢ−Ｂ’断面図を示している。
【０００４】
第１導電型の半導体基板（図示しない）の表面部には、第２導電型のウェル領域（図示しない）が形成される。そのウェル領域には、後述の単体ＭＩＳＦＥＴが形成される。
【０００５】
単体ＭＩＳＦＥＴにおいて、ウェル領域には、第１方向に延びる第１導電型の拡散層１０８（区別していないが、第１及び２拡散層１０８とする）が形成される。ウェル領域上には、第１拡散層１０８と第２拡散層１０８とに渡って延びるゲート絶縁膜（図示しない）が形成される。ゲート絶縁膜上には、第１方向に延びるゲート電極１０１が形成される。
【０００６】
ゲート電極１０１の両側に、１層以上のメタル配線として構成されたソース電極及びドレイン電極が配置されている。ソース電極は、第１拡散層１０８上に形成されたソースコンタクト層１０６と、ソースコンタクト層１０６上に形成された第１ソース電極メタル配線層１０４と、第１ソース電極メタル配線層１０４上に形成されたソースビア層１１４と、ソースビア層１１４上に形成された第２ソース電極メタル配線層１１２により構成されている。ドレイン電極は、第２拡散層１０８上に形成されたドレインコンタクト層１０７と、ドレインコンタクト層１０７上に形成された第１ドレイン電極メタル配線層１０５と、第１ドレイン電極メタル配線層１０５上に形成されたドレインビア層１１５と、ドレインビア層１１５上に形成された第２ドレイン電極メタル配線層１１３により構成されている。
【０００７】
この単体ＭＩＳＦＥＴを第１方向に対して垂直な第２方向に並列に複数配置し、ゲート電極１０１同士をゲート電極メタル配線層１０３で接続することにより、マルチフィンガー構造を構成する。ソース電極及びドレイン電極はそれぞれ第１及び２拡散層１０８上から第１方向に引き出された後、ソース電極同士及びドレイン電極同士が接続される。
【０００８】
このような設計においては、ソース配線（上述のソース電極）及びドレイン配線（上述のドレイン電極）とゲート配線（上述のゲート電極１０１、ゲート電極メタル配線層１０３）に重なりが生じ、配線容量が大きくなる。この結果、ＭＩＳＦＥＴの高周波特性指標である遮断周波数ｆＴが低下する。更に、一般的なポリシリコン（シリサイド）ゲート配線では、その細長形状からゲート電極抵抗が大きく、もう一つの高周波特性指標である最大発振周波数ｆｍａｘの低下を招く。
【０００９】
以下の式は、非特許文献１に記載されているゲート電極抵抗Ｒｅｌｅのモデル式である。
【００１０】
【数１】
2011086831.tif 000003
【００１１】
ここで、Ｌ、Ｗ、ρｓｉｌ、ρｉｎｔはそれぞれゲート長、ゲート幅、シリサイドのシート抵抗、シリサイド−ポリシリコン界面の抵抗である。数１より、ゲート長Ｌの微細化（細長化）に伴い、ゲート電極抵抗Ｒｅｌｅが増大することがわかる。このため、第１従来例の半導体装置に対して、寄生容量（配線容量）を増加させずに、寄生抵抗を低減することにより、遮断周波数ｆＴを低下させることなく、最大発振周波数ｆｍａｘを向上させることが望まれる。
【００１２】
この問題に対して、活性領域のゲート電極１０１直上にコンタクト層とメタル配線層を裏打することで、ゲート電極の抵抗を低減する技術が特許文献１に記載されている。ゲート電極１０１直上の裏打メタルのシート抵抗が十分低いため、数１の実効的なρｓｉｌを大幅に低減でき、最大発振周波数ｆｍａｘを向上できる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開平６−１７７３７９号公報
【非特許文献】
【００１４】
【非特許文献１】Ａｋｉｒａ  Ｔａｎａｂｅ，  Ｋｅｎ‘ｉｃｈｉｒｏ  Ｈｉｊｉｏｋａ，  ａｎｄ  Ｙｏｓｈｉｈｉｒｏ  Ｈａｙａｓｈｉ，  “Ａ  Ｎｏｖｅｌ  Ｍｏｎｉｔｏｒｉｎｇ  Ｍｅｔｈｏｄ  ｏｆ  ＲＦ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  Ｖａｒｉａｔｉｏｎｓ  ｆｏｒＳｕｂ−０.１μｍ  ＭＯＳＦＥＴｓ  ｗｉｔｈ  Ｐｒｅｃｉｓｅ  Ｇａｔｅ−ｒｅｓｉｓｔａｎｃｅ  Ｍｏｄｅｌ”,  ＩＥＥＥ  ２００６  ＣＩＣＣ，  ｐ．７２５
【発明の概要】
【発明が解決しようとする課題】
【００１５】
第２従来例の半導体装置として、特許文献１に記載されたゲート電極構造を、第１従来例の半導体装置に適用したものを図２Ａ〜２Ｃに示す。ここで、図２Ａは、第２従来例の半導体装置の平面図を示している。図２Ｂは、図２ＡのＡ−Ａ’断面図を示している。図２Ｃは、図２ＡのＢ−Ｂ’断面図を示している。ゲート電極１０１上にはゲートコンタクト層１０２が形成され、ゲートコンタクト層１０２上にはゲート電極メタル配線層１０３が形成されている。
【００１６】
しかし、第２従来例の半導体装置では、ゲート電極１０１の抵抗を大幅に低減することで、最大発振周波数ｆｍａｘは従来構造１より向上する反面、ゲート−ソース間及びゲート−ドレイン間の配線容量が増加し、遮断周波数ｆＴが低下することが問題である。このため、第２従来例の半導体装置に対して、寄生抵抗を増加させずに、寄生容量（配線容量）を低減することにより、最大発振周波数ｆｍａｘを低下させることなく、遮断周波数ｆＴを向上させることが望まれる。
【課題を解決するための手段】
【００１７】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
本発明の半導体装置は、第１及び２拡散層（８−１、８−２）と、ゲート電極（１）と、ソースコンタクト層（６）及びドレインコンタクト層（７）と、ソース電極メタル配線層（４）と、ドレイン電極メタル配線層（５）とを具備している。第１導電型の半導体基板の表面部に形成された第２導電型のウェル領域には、第１方向（Ｘ）に延びる第１導電型の第１及び２拡散層（８−１、８−２）が形成される。ウェル領域上には、第１方向（Ｘ）に延びるゲート電極（１）が形成される。第１及び２拡散層（８−１、８−２）上には、それぞれ第１方向（Ｘ）に向かって離れて設けられたソースコンタクト層（６）及びドレインコンタクト層（７）が形成される。ソース電極メタル配線層（４）は、第１方向（Ｘ）に延びる第１部分（４’）と、第１方向（Ｘ）に向かって離れて形成され、その第１部分（４’）からソースコンタクト層（６）まで第１方向（Ｘ）に対して垂直な第２方向（Ｙ１）に延びる第２部分（４”）とを備えている。ドレイン電極メタル配線層（５）は、第１方向（Ｘ）に延びる第１部分（５’）と、第１方向（Ｘ）に向かって離れて形成され、その第１部分（５’）からドレインコンタクト層（７）まで第２方向（Ｙ１）とは逆方向の第３方向（Ｙ２）に延びる第２部分（５”）とを備えている。
【発明の効果】
【００１９】
本発明の半導体装置では、ゲート電極（１）は第１方向（Ｘ）に１本だけであり、その直上にはゲートコンタクト層（２）及びゲート電極メタル配線層（３）が裏打されている。また、ソース電極及びドレイン電極の形状を上述のような櫛型形状とし、ソース電極｛この場合、ソース電極メタル配線層（４）の第１部分（４’）｝及びドレイン電極｛この場合、ドレイン電極メタル配線層（５）の第１部分（５’）｝をそれぞれ第１方向（Ｘ）とは垂直な方向｛第３方向（Ｙ２）及び第２方向（Ｙ１）｝に引き出すことで、ゲート配線｛上述のゲート電極（１）、ゲートコンタクト層（２）、ゲート電極メタル配線層（３）｝とソース配線（上述のソース電極）及びドレイン配線（上述のドレイン電極）の重なりがなくなる。このため、本発明の半導体装置では、第１従来例の半導体装置に対して、寄生容量（配線容量）を増加させずに、寄生抵抗を低減することにより、遮断周波数（ｆＴ）を低下させることなく、最大発振周波数（ｆｍａｘ）を向上させることができる。また、第２従来例の半導体装置に対して、寄生抵抗を増加させずに、寄生容量を大幅に低減することにより、最大発振周波数（ｆｍａｘ）を低下させることなく、遮断周波数（ｆＴ）を向上させることができる。
【００２０】
また、本発明の半導体装置では、ソース電極及びドレイン電極の形状を櫛型形状とすることで、ゲート電極と最も近接したソース電極及びドレイン電極の断面積を低減する。この両者の効果により、遮断周波数（ｆＴ）の劣化要因となる配線容量を大幅に低減できる。
【図面の簡単な説明】
【００２１】
【図１Ａ】図１Ａは、第１従来例の半導体装置の平面図を示している。
【図１Ｂ】図１Ｂは、図１ＡのＡ−Ａ’断面図を示している。
【図１Ｃ】図１Ｃは、図１ＡのＢ−Ｂ’断面図を示している。
【図２Ａ】図２Ａは、第２従来例の半導体装置の平面図を示している。
【図２Ｂ】図２Ｂは、図２ＡのＡ−Ａ’断面図を示している。
【図２Ｃ】図２Ｃは、図２ＡのＢ−Ｂ’断面図を示している。
【図３Ａ】図３Ａは、本発明の第１実施形態による半導体装置の平面図を示している。
【図３Ｂ】図３Ｂは、図３ＡのＡ−Ａ’断面図を示している。
【図３Ｃ】図３Ｃは、図３ＡのＢ−Ｂ’断面図を示している。
【図４】図４は、ゲート電極−ソース電極（ドレイン電極）間距離Ｄとゲート容量（Ｃｇｓ＋Ｃｇｄ）、遮断周波数ｆＴとの関係を示している。
【図５Ａ】図５Ａは、本発明の第２実施形態による半導体装置の側面図を示している。
【図５Ｂ】図５Ｂは、図５ＡのＡ−Ａ’断面図を示している。
【図５Ｃ】図５Ｃは、図５ＡのＢ−Ｂ’断面図を示している。
【図６Ａ】図６Ａは、本発明の第３実施形態による半導体装置の平面図を示している。
【図６Ｂ】図６Ｂは、図６ＡのＡ−Ａ’断面図を示している。
【図６Ｃ】図６Ｃは、図６ＡのＢ−Ｂ’断面図を示している。
【図７Ａ】図７Ａは、本発明の第４実施形態による半導体装置の平面図を示している。
【図７Ｂ】図７Ｂは、図７ＡのＡ−Ａ’断面図を示している。
【図７Ｃ】図７Ｃは、図７ＡのＢ−Ｂ’断面図を示している。
【発明を実施するための形態】
【００２２】
以下に添付図面を参照して、本発明の実施形態による半導体装置について詳細に説明する。
【００２３】
（第１実施形態）
本発明の第１実施形態による半導体装置として、ＭＩＳＦＥＴ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を図３Ａ〜３Ｃに示す。ここで、図３Ａは、本発明の第１実施形態による半導体装置の平面図を示している。図３Ｂは、図３ＡのＡ−Ａ’断面図を示している。図３Ｃは、図３ＡのＢ−Ｂ’断面図を示している。
【００２４】
本発明の第１実施形態による半導体装置は、半導体基板（図示しない）と、ウェル領域（図示しない）と、第１及び２拡散層８−１、８−２と、ゲート絶縁膜（図示しない）と、ゲート電極１と、絶縁層（図示しない）と、ソースコンタクト層６及びドレインコンタクト層７と、ゲートコンタクト層２と、ゲート電極メタル配線層３と、ソース電極メタル配線層４と、ドレイン電極メタル配線層５とを具備している。
【００２５】
第１導電型の半導体基板の表面部には、第２導電型のウェル領域が形成される。そのウェル領域には、第１方向Ｘに延びる第１導電型の第１及び２拡散層８−１、８−２が形成される。ウェル領域上には、第１拡散層８−１と第２拡散層８−２とに渡って延びるゲート絶縁膜が形成される。ゲート絶縁膜上には、第１方向Ｘに延びるゲート電極１が形成される。
【００２６】
半導体基板、ウェル領域、第１及び２拡散層８−１、８−２、ゲート電極１上には、絶縁層が形成される。ゲート電極１、第１及び２拡散層８−１、８−２上には、それぞれ、第１方向Ｘに向かって離れて設けられ、絶縁層の表面からゲート電極１、第１及び２拡散層８−１、８−２まで延びるゲート用コンタクトホール（図示しない）、第１及び２コンタクトホール（図示しない）が形成される。
【００２７】
第１及び２コンタクトホールには、それぞれ、ソースコンタクト層６及びドレインコンタクト層７が形成される。
【００２８】
ゲート用コンタクトホールには、ゲートコンタクト層２が形成される。
【００２９】
ゲートコンタクト層２上には、ゲート電極メタル配線層３が形成される。
【００３０】
ソース電極メタル配線層４は、第１部分４’と第２部分４”とを備えている。絶縁層上には、第１方向Ｘに延びる第１部分４’が形成される。絶縁層とソースコンタクト層６上には、第１方向Ｘに向かって離れて設けられ、その第１部分４’からソースコンタクト層６まで第１方向Ｘに対して垂直な第２方向Ｙ１に延びる第２部分４”が形成される。ソース電極メタル配線層４とソースコンタクト層６によりソース電極が構成される。
【００３１】
ドレイン電極メタル配線層５は、第１部分５’と第２部分５”とを備えている。絶縁層上には、第１方向Ｘに延びる第１部分５’
が形成される。絶縁層とドレインコンタクト層７上には、第１方向Ｘに向かって離れて設けられ、その第１部分５’からドレインコンタクト層７まで第２方向Ｙ１とは逆方向の第３方向Ｙ２に延びる第２部分５”が形成される。ドレイン電極メタル配線層５とドレインコンタクト層７によりドレイン電極が構成される。
【００３２】
以下、上述のようなソース電極（ソース電極メタル配線層４、ソースコンタクト層６）及びドレイン電極（ドレイン電極メタル配線層５、ドレインコンタクト層７）の構造を、説明の便宜上、平面から見たときの形状として、凹凸を有する櫛型形状、又は、単に櫛型形状と称する。
【００３３】
このように、本発明の第１実施形態による半導体装置では、ゲート電極１は第１方向Ｘに１本だけであり、その直上にはゲートコンタクト層２及びゲート電極メタル配線層３が裏打されている。また、ソース電極及びドレイン電極の形状を櫛型形状とし、ソース電極（この場合、ソース電極メタル配線層４の第１部分４’）及びドレイン電極（この場合、ドレイン電極メタル配線層５の第１部分５’）をそれぞれ第１方向Ｘとは垂直な方向（第３方向Ｙ２及び第２方向Ｙ１）に引き出すことで、ゲート配線（上述のゲート電極１、ゲートコンタクト層２、ゲート電極メタル配線層３）とソース配線（上述のソース電極）及びドレイン配線（上述のドレイン電極）の重なりがなくなる。このため、本発明の第１実施形態による半導体装置では、第１従来例の半導体装置に対して、寄生容量（配線容量）を増加させずに、寄生抵抗を低減することにより、遮断周波数ｆＴを低下させることなく、最大発振周波数ｆｍａｘを向上させることができる。また、第２従来例の半導体装置に対して、寄生抵抗を増加させずに、寄生容量を大幅に低減することにより、最大発振周波数ｆｍａｘを低下させることなく、遮断周波数ｆＴを向上させることができる。
【００３４】
また、本発明の第１実施形態による半導体装置では、ソース電極及びドレイン電極の形状を櫛型形状とすることで、ゲート電極と最も近接したソース電極及びドレイン電極の断面積を低減する。この両者の効果により、遮断周波数ｆＴの劣化要因となる配線容量を大幅に低減できる。例えば、ソース電極及びドレイン電極のコンタクト（ソースコンタクト層６及びドレインコンタクト層７）は、その数をゲート幅１μｍあたり４個以上とし、且つ、第１方向Ｘに均一に配置することで、ソース抵抗及びドレイン抵抗を効果的に低減できる。また、ソースコンタクト層６とゲート電極１との距離、及び、ドレインコンタクト層７とゲート電極１との距離を０.２〜０.５μｍとすることで、総寄生容量が最小となる。
【００３５】
次に、本発明の第１実施形態による半導体装置における寄生インピーダンス抑制機構について説明する。
【００３６】
まず、遮断周波数ｆＴの解析式を数２に示す。
【００３７】
【数２】
2011086831.tif 000004
【００３８】
ここで、ｇｍは相互コンダクタンス、Ｃｇｄはゲート−ドレイン間容量、Ｃｇｓはゲート−ソース間容量である。数２より、遮断周波数ｆＴを向上させるには（Ｃｇｄ＋Ｃｇｓ）を小さく設計すれば良い。
【００３９】
ゲート電極１直上に裏打されたゲートコンタクト層２及びゲート電極メタル配線層３と、ソース電極（ソース電極メタル配線層４、ソースコンタクト層６）及びドレイン電極（ドレイン電極メタル配線層５、ドレインコンタクト層７）との容量は、ゲート電極−ソース（ドレイン）電極間距離に反比例すると考えられる。一方、配線容量や拡散層容量はゲート電極−ソース（ドレイン）電極間距離に比例する。従って、第２従来例の半導体装置のゲート電極構造においては、対ゲート容量を最小にする最適なゲート電極−ソース（ドレイン）電極間距離が存在する。
【００４０】
図４は、ゲート電極−ソース電極（ドレイン電極）間距離Ｄとゲート容量（Ｃｇｓ＋Ｃｇｄ）、遮断周波数ｆＴとの関係を示している。ゲート容量（Ｃｇｓ＋Ｃｇｄ）、遮断周波数ｆＴは、実際に第２従来例の半導体装置を試作し、Ｓパラメータの測定値から抽出している。なお、ゲート１本あたりのゲート幅１μｍ、ソース電極及びドレイン電極のコンタクト数は５個とし、第１方向Ｘに均一に配置した。図４より、対ゲート容量（Ｃｇｓ＋Ｃｇｄ）を最小にし、遮断周波数ｆＴを最大にする最適なＤは０.２〜０.５μｍにあることがわかる。
【００４１】
次に、最大発振周波数ｆｍａｘの近似式を数３に示す。
【００４２】
【数３】
2011086831.tif 000005
【００４３】
ここで、Ｒｇはゲート抵抗である。非特許文献１によると、ゲート抵抗Ｒｇはゲート電極抵抗Ｒｅｌｅ、チャネル抵抗Ｒｉｎｖ、ソース（ドレイン）拡散層シート抵抗ρｄｉｆ、ソース（ドレイン）コンタクト抵抗Ｒｃｏｎにより数４のように表すことができる。
【００４４】
【数４】
2011086831.tif 000006
【００４５】
ここで、Ｗはゲート幅、Ｄはゲート電極−ソース（ドレイン）電極間距離、Ｎｃｏｎはコンタクト個数である。即ち、最大発振周波数ｆｍａｘは数５のように表すことができる。
【００４６】
【数５】
2011086831.tif 000007
【００４７】
最大発振周波数ｆｍａｘを低下させないためにはコンタクト抵抗（Ｒｃｏｎ／Ｎｃｏｎ）を小さくする必要がある。ここで、コンタクト抵抗が十分小さいとして数５を近似する。
【００４８】
【数６】
2011086831.tif 000008
【００４９】
ここで、ｆ’ｍａｘはコンタクト抵抗をゼロとしたときの最大発振周波数ｆｍａｘであり、最大発振周波数ｆｍａｘの低下率はＮｃｏｎに反比例する。
【００５０】
一般的な例としてＷ＝１μｍあたり、Ｒｅｌｅ＝４００Ω、Ｒｉｎｖ＝５００Ω、ρｄｉｆ＝２０Ω、Ｒｃｏｎ＝４５Ωの場合を考える。最小容量条件よりＤ＝０.３μｍとすると、コンタクト１個（Ｎｃｏｎ＝１）での最大発振周波数ｆｍａｘの低下率は約２.５％となる。Ｎｃｏｎ≧３であれば最大発振周波数ｆｍａｘの低下率は１％以下と十分に小さくなるが、Ｒｃｏｎのバラつきを考慮して４個以上配置することが好ましい。また、各コンタクトを第１方向Ｘに均一に配置することで、ソース抵抗及びドレイン抵抗を効果的に低減できる。なお、本発明ではゲート幅の長いＭＩＳＦＥＴにも適用可能である。数１からわかるように、実効的なρｓｉｌが十分に低いため、ゲート幅Ｗを長くしてもゲート電極抵抗は増加せず、特性は劣化しない。
【００５１】
第１及び２従来例の半導体装置において、ゲート幅１μｍ×フィンガー数２０本とし、本発明の第１実施形態による半導体装置において、ゲート幅２０μｍ×フィンガー数１本とする。このときの遮断周波数ｆＴ、最大発振周波数ｆｍａｘをシミュレーションし、第１従来例における遮断周波数ｆＴ、最大発振周波数ｆｍａｘを１．００とした場合（規格化した場合）、第２従来例における遮断周波数ｆＴ、最大発振周波数ｆｍａｘはそれぞれ０．９４、１．２６であるのに対して、本発明の第１実施形態による半導体装置における遮断周波数ｆＴ、最大発振周波数ｆｍａｘはそれぞれ１．３２、１．２６である。
【００５２】
このように、本発明の第１実施形態による半導体装置では、第１従来例の半導体装置に対して、寄生容量（配線容量）を増加させずに、寄生抵抗を低減することにより、遮断周波数ｆＴを低下させることなく、最大発振周波数ｆｍａｘを向上させることができる。また、第２従来例の半導体装置に対して、寄生抵抗を増加させずに、寄生容量を大幅に低減することにより、最大発振周波数ｆｍａｘを低下させることなく、遮断周波数ｆＴを向上させることができる。
【００５３】
（第２実施形態）
第１実施形態では、ゲートコンタクト層２は、ゲート電極１上に第１方向Ｘに向かって離れて形成され、ゲート電極メタル配線層３は、ゲートコンタクト層２上に形成され、第１方向Ｘに延びる方向に形成されているが、これに限定されない。第２実施形態では、第１実施形態と重複する説明を省略する。
【００５４】
図５Ａは、本発明の第２実施形態による半導体装置の側面図を示している。図５Ｂは、図５ＡのＡ−Ａ’断面図を示している。図５Ｃは、図５ＡのＢ−Ｂ’断面図を示している。
【００５５】
本発明の第２実施形態による半導体装置は、更に、ゲートビア層９と、ゲート電極メタル配線層１０とを具備している。ここで、第１実施形態におけるゲート電極メタル配線層３を第１ゲート電極メタル配線層３と称し、ゲート電極メタル配線層１０を第２ゲート電極メタル配線層１０と称する。
【００５６】
ゲートビア層９は、第１ゲート電極メタル配線層３上に第１方向Ｘに向かって離れて形成されている。第２ゲート電極メタル配線層１０は、ゲートビア層９上に形成され、第１方向Ｘに延びる方向に形成されている。
【００５７】
このように、本発明の第２実施形態による半導体装置では、ゲート電極１直上の第１ゲート電極メタル配線層３に加え、更に、ゲートビア層９及び第２ゲート電極メタル配線層１０が裏打されている。ゲート幅が長い場合など、ゲート電極抵抗が高い場合に有効である。なお、対ゲート容量が問題とならない場合には、更に多層に裏打して低抵抗化しても良い。
【００５８】
（第３実施形態）
第１実施形態では、ゲートコンタクト層２は、ゲート電極１上に第１方向Ｘに向かって離れて形成され、ゲート電極メタル配線層３は、ゲートコンタクト層２上に形成され、第１方向Ｘに延びる方向に形成されているが、これに限定されない。第２実施形態では、第１実施形態と重複する説明を省略する。
【００５９】
図６Ａは、本発明の第３実施形態による半導体装置の平面図を示している。図６Ｂは、図６ＡのＡ−Ａ’断面図を示している。図６Ｃは、図６ＡのＢ−Ｂ’断面図を示している。
【００６０】
本発明の第３実施形態による半導体装置では、ゲートコンタクト層２に代えて、スリットコンタクト層１１を具備している。この場合、スリットコンタクト層１１は、ゲート電極１上に形成され、第１方向Ｘに延びる方向に形成されている。ゲート電極メタル配線層３は、スリットコンタクト層１１上に形成され、第１方向Ｘに延びる方向に形成されている。
【００６１】
このように、本発明の第３実施形態による半導体装置では、活性領域のゲート電極１の直上にスリットコンタクト１１が設けられ、第１ゲート電極メタル配線層３が裏打されている。粒状のゲートコンタクト層２で裏打した場合よりもゲート電極抵抗の低減効果が大きい。ゲート幅が長い場合において特に有効である。なお、対ゲート容量が問題とならない場合には、スリットビアを併用して多層化し、低抵抗化しても良い。
【００６２】
（第４実施形態）
第１実施形態では、ゲート電極の本数が１本であるが、これに限定されず、１本以上でもよい。例えば、２本である場合、ドレイン電極は共有される。第４実施形態では、第１実施形態と重複する説明を省略する。
【００６３】
図７Ａは、本発明の第４実施形態による半導体装置の平面図を示している。図７Ｂは、図７ＡのＡ−Ａ’断面図を示している。図７Ｃは、図７ＡのＢ−Ｂ’断面図を示している。
【００６４】
本発明の第４実施形態による半導体装置は、第１実施形態の構成に加えて、更に、第３及び４拡散層８−３、８−４と、ゲート絶縁膜（図示しない）と、ゲート電極１と、ゲート用コンタクトホール（図示しない）、第３及び４コンタクトホール（図示しない）と、ソースコンタクト層６と、ドレインコンタクト層７と、ゲートコンタクト層２と、ゲート電極メタル配線層３と、ソース電極メタル配線層４とを具備している。
【００６５】
第１、４実施形態におけるゲート絶縁膜をそれぞれ第１、２ゲート絶縁膜と称する。第１、４実施形態におけるゲート電極１をそれぞれ第１、２ゲート電極１−１、１−２と称する。第１、４実施形態におけるゲート用コンタクトホールをそれぞれ第１、２ゲート用コンタクトホールと称する。第１、４実施形態におけるソースコンタクト層６をそれぞれ第１、２ソースコンタクト層６−１、６−２と称する。第１、４実施形態におけるゲートコンタクト層２をそれぞれ第１、２ゲートコンタクト層２−１、２−２と称する。第１、４実施形態におけるゲート電極メタル配線層３をそれぞれ第１、２ゲート電極メタル配線層３−１、３−２と称する。第１、４実施形態におけるソース電極メタル配線層４をそれぞれ第１、２ソース電極メタル配線層４−１、４−２と称する。
【００６６】
ウェル領域上には、第３拡散層８−３と第４拡散層８−４とに渡って延びる第２ゲート絶縁膜が形成される。第２ゲート絶縁膜は、第１ゲート絶縁膜と共に設けられる。ゲート絶縁膜上には、第１方向Ｘに延びる第２ゲート電極１−２が形成される。第２ゲート電極１−２は、第１ゲート電極１−１と共に形成される。
【００６７】
絶縁層は、半導体基板、ウェル領域、第１及び２拡散層８−１、８−２、第３及び３拡散層８−３、８−４、第１ゲート電極１−１、第２ゲート電極１−２上に形成される。第２ゲート電極１−２、第３及び４拡散層８−３、８−４上には、それぞれ、第１方向Ｘに向かって離れて設けられ、絶縁層の表面から第２ゲート電極１−２、第３及び４拡散層８−３、８−４まで延びる第２ゲート用コンタクトホール、第３及び４コンタクトホールが形成される。第２ゲート用コンタクトホール、第３及び４コンタクトホールは、それぞれ、第１ゲート用コンタクトホールと、第１及び２コンタクトホールと共に形成される。
【００６８】
第３及び４コンタクトホールには、それぞれ、第２ソースコンタクト層６−２及び第２ドレインコンタクト層７−２が形成される。第２ソースコンタクト層６−２及び第２ドレインコンタクト層７−２は、それぞれ、第１ソースコンタクト層６−１及び第１ドレインコンタクト層７−１と共に形成される。
【００６９】
第２ゲート用コンタクトホールには、第２ゲートコンタクト層２−２が形成される。第２ゲートコンタクト層２−２は、第１ゲートコンタクト層２−１と共に形成される。
【００７０】
第２ゲートコンタクト層２−２上には、第２ゲート電極メタル配線層３−２が形成される。第２ゲート電極メタル配線層３−２は、第１ゲート電極メタル配線層３−１と共に形成される。
【００７１】
第２ソース電極メタル配線層４−２は、第１ソース電極メタル配線層４−１と共に形成され、第１部分４’と第２部分４”とを備えている。絶縁層上には、第１方向Ｘに延びる第１部分４’が形成される。絶縁層と第２ソースコンタクト層６−２上には、第１方向Ｘに向かって離れて設けられ、その第１部分４’から第２ソースコンタクト層６まで第３方向Ｙ２に延びる第２部分４”が形成される。第１実施形態におけるソース電極を第１ソース電極とした場合、第２ソース電極メタル配線層４−２と第２ソースコンタクト層６−２により第２ソース電極が構成される。
【００７２】
ドレイン電極メタル配線層５は、第１及び２部分５’、５”に加えて、更に、第３部分５’”を備えている。絶縁層と第２ドレインコンタクト層７−２上には、第１方向Ｘに向かって離れて形成され、その第１部分５’から第２ドレインコンタクト層７−２まで第２方向Ｙ１に延びる第３部分５’”が形成される。第３部分５’”は、第１及び２部分５’、５”と共に設けられる。
【００７３】
ここで、第１、２ソースコンタクト層６−１、６−２及び第１、２ドレインコンタクト層７−１、７−２は、その数がゲート幅１μｍあたり４個以上であり、且つ、第１方向Ｘに均一に配置されている。また、第１、２ソースコンタクト層６−１、６−２とゲート電極１との距離、及び、第１、２ドレインコンタクト層７−１、７−２とゲート電極１との距離は、０.２〜０.５μｍである。
【００７４】
このように、本発明の第４実施形態による半導体装置では、ゲート電極１は１本ではなく、２本としても効果を得ることができる。第１実施形態のようなシングルフィンガーＭＩＳＦＥＴを２つ並列に配置する。隣接する電極を共通化してドレイン電極とし、第１方向Ｘに引き出す。外側の２つの電極をソース電極として、それぞれ第１方向Ｘとは垂直な方向（第３方向Ｙ２及び第２方向Ｙ１）に引き出す。この構成により、ゲート配線とソース配線及びドレイン配線が重なることなく、総ゲート幅を増加できる。ゲート電極抵抗が高く、総ゲート幅が必要である場合に有効である。また、ドレインの拡散層はセル面積と拡散層容量のバランス次第で共通化しても良い。
【００７５】
なお、本発明では、第１〜３実施形態におけるゲート電極１や、第４実施形態におけるゲート電極１−１、１−２は、金属シリケートのような、半導体と金属との化合物を含む金属材料であるものとする。しかし、上記のゲート電極は、金属シリケートに限定されず、金属シリサイド／ポリシリコン／金属窒化膜からなる低抵抗金属であってもよい。ゲート電極が低抵抗金属であれば、金属ゲート電極直上のゲートコンタクト層を介してゲート電極メタル配線が裏打されているＭＩＳＦＥＴの高周波特性を、更に向上させることができる。ここで、金属シリケートとは、ハフニウムシリケート、ジルコニアシリケート等であり、金属シリサイドとはニッケルシリサイド、コバルトシリサイド、チタンシリサイド、タングステンシリサイド等である。金属窒化膜とは窒化チタン、窒化タンタルなどを主成分とするもので金属／金属窒化膜の積層構造も含まれる。
【００７６】
第４実施形態では、第１及び２ゲートコンタクト層２−１、２−２は、それぞれ、第１及び２ゲート電極１−１、１−２上に第１方向Ｘに向かって離れて形成され、第１及び２ゲート電極メタル配線層３−１、３−２は、それぞれ、第１及び２ゲートコンタクト層２−１、２−２上に形成され、第１方向Ｘに延びる方向に形成されているが、これに限定されない。本発明では、第４実施形態に第２実施形態を適用してもよい。第１、２、４実施形態と重複する説明を省略する。
【００７７】
この場合、第２実施形態におけるゲートビア層９である第１及び２ゲートビア層（第１及び２ゲートビア層９とする）は、それぞれ、第４実施形態における第１及び２ゲート電極メタル配線層３−１、３−２上に第１方向Ｘに向かって離れて形成される。第２実施形態における第２ゲート電極メタル配線層１０である第３及び４ゲート電極メタル配線層（第３及び４ゲート電極メタル配線層１０とする）は、それぞれ、第１及び２ゲートビア層９上に形成され、第１方向Ｘに延びる方向に形成されている。
【００７８】
第４実施形態では、第１及び２ゲートコンタクト層２−１、２−２は、それぞれ、第１及び２ゲート電極１−１、１−２上に第１方向Ｘに向かって離れて形成され、第１及び２ゲート電極メタル配線層３−１、３−２は、それぞれ、第１及び２ゲートコンタクト層２−１、２−２上に形成され、第１方向Ｘに延びる方向に形成されているが、これに限定されない。本発明では、第４実施形態に第３実施形態を適用してもよい。第１、３、４実施形態と重複する説明を省略する。
【００７９】
この場合、第４実施形態における第１及び２ゲートコンタクト層２−１、２−２に代えて、第３実施形態におけるスリットコンタクト層１１である第１及び２スリットコンタクト層（第１及び２スリットコンタクト層１１とする）が設けられる。第１及び２スリットコンタクト層１１は、それぞれ、第４実施形態における第１及び２ゲート電極１−１、１−２上に形成され、第１方向Ｘに延びる方向に形成されている。第１及び２ゲート電極メタル配線層３−１、３−２は、それぞれ、第１及び２スリットコンタクト層１１上に形成され、第１方向Ｘに延びる方向に形成されている。
【符号の説明】
【００８０】
１    ゲート電極、
１−１    第１ゲート電極、
１−２    第２ゲート電極、
２    ゲートコンタクト層、
２−１    第１ゲートコンタクト層、
２−２    第２ゲートコンタクト層、
３    ゲート電極メタル配線層（第１ゲート電極メタル配線層）、
３−１    第１ゲート電極メタル配線層、
３−２    第２ゲート電極メタル配線層、
４    ソース電極メタル配線層、
４−１    第１ソース電極メタル配線層、
４−２    第２ソース電極メタル配線層、
５    ドレイン電極メタル配線層、
５−１    第１ドレイン電極メタル配線層、
５−２    第２ドレイン電極メタル配線層、
６    ソースコンタクト層、
６−１    第１ソースコンタクト層、
６−２    第２ソースコンタクト層、
７    ドレインコンタクト層、
７−１    第１ドレインコンタクト層、
７−２    第２ドレインコンタクト層、
８−１    第１拡散層、
８−２    第２拡散層、
９    ゲートビア層、
１０    第２ゲート電極メタル配線層、
１１    スリットコンタクト層、
１０１    ゲート電極、
１０２    ゲートコンタクト層、
１０３    ゲート電極メタル配線層、
１０４    第１ソース電極メタル配線層、
１０５    第１ドレイン電極メタル配線層、
１０６    ソースコンタクト層、
１０７    ドレインコンタクト層、
１０８    拡散層、
１１２    第２ソース電極メタル配線層、
１１３    第２ドレイン電極メタル配線層、
１１４    ソースビア層、
１１５    ドレインビア層、
【図１Ａ】
2011086831.tif 000009
【図１Ｂ】
2011086831.tif 000010
【図１Ｃ】
2011086831.tif 000011
【図２Ａ】
2011086831.tif 000012
【図２Ｂ】
2011086831.tif 000013
【図２Ｃ】
2011086831.tif 000014
【図３Ａ】
2011086831.tif 000015
【図３Ｂ】
2011086831.tif 000016
【図３Ｃ】
2011086831.tif 000017
【図４】
2011086831.tif 000018
【図５Ａ】
2011086831.tif 000019
【図５Ｂ】
2011086831.tif 000020
【図５Ｃ】
2011086831.tif 000021
【図６Ａ】
2011086831.tif 000022
【図６Ｂ】
2011086831.tif 000023
【図６Ｃ】
2011086831.tif 000024
【図７Ａ】
2011086831.tif 000025
【図７Ｂ】
2011086831.tif 000026
【図７Ｃ】
2011086831.tif 000027