(57)【要約】【課題】ＰＬＬ回路の回路規模の増大を抑制しながら、安定性と周波数引込み速さとを独立に設定可能にする。【解決手段】ＰＬＬ回路１は、信号を遅延する遅延閉ループ１９により発振信号を生成するリング発振部２と、位相比較部３、チャージポンプ４、平滑フィルタ５、平滑電流源６、遅れ成分フィルタ７、および補正電流源８を有する。遅れ成分フィルタ７は、平滑フィルタ５と並列にチャージポンプ４の出力に接続され、チャージポンプ４の出力信号に含まれる応答遅れ成分を抽出する。リング発振部２は、遅延閉ループ１９において信号を遅延する遅延部として、平滑電流源６および補正電流源８の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部１１を有する。【選択図】図１
2011061545.tif 000002
【特許請求の範囲】
【請求項１】
信号を遅延する遅延閉ループにより発振信号を生成するリング発振部と、
前記発振信号と基準信号との位相を比較する位相比較部と、
前記位相比較部に接続されたチャージポンプと、
前記チャージポンプに接続された平滑フィルタと、
前記平滑フィルタに接続され、前記平滑フィルタにより平滑化された出力信号に応じた平滑電流を前記リング発振部へ供給する平滑電流源と、
前記平滑フィルタと並列に前記チャージポンプの出力に接続され、前記チャージポンプの出力信号に含まれる応答遅れ成分を抽出する遅れ成分フィルタと、
前記遅れ成分フィルタにより抽出された応答遅れ成分に応じた補正電流を生成して前記リング発振部へ供給する補正電流源と
を有し、
前記リング発振部は、
前記遅延閉ループにおいて信号を遅延する遅延部として、前記平滑電流源および前記補正電流源の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部を有する
ＰＬＬ回路。
【請求項２】
前記リング発振部は、
駆動電流の下でスイッチング動作するトランジスタにより信号を遅延する少なくとも１段以上の遅延部を有し、前記少なくとも１段以上の遅延部の全部または一部による遅延閉ループによって発振信号を生成し、
前記平滑電流源は、
前記平滑フィルタに接続され、前記リング発振部を構成する前記少なくとも１段以上の遅延部の全部または一部の遅延部に対して、前記平滑フィルタにより平滑化された信号に応じた平滑電流を供給し、
前記補正電流源は、
前記補正電流を、前記リング発振部を構成する前記少なくとも１段以上の遅延部の全部または一部の遅延部に対して、前記平滑電流源とは独立して供給し、
前記リング発振部の少なくとも１段以上の遅延部のトランジスタは、
前記平滑電流および前記補正電流の少なくとも一方の電流を駆動電流として使用してスイッチング動作する
請求項１記載のＰＬＬ回路。
【請求項３】
前記リング発振部は、
前記平滑電流源および前記補正電流源が共に接続された複数の遅延部を有し、
前記平滑電流源は、
当該平滑電流源に接続された複数の遅延部の全体に対して平滑電流を供給し、
前記補正電流源は、
当該補正電流源に接続された複数の遅延部の全体に対して補正電流を供給する
請求項２記載のＰＬＬ回路。
【請求項４】
前記リング発振部は、複数の遅延部を有し、
前記平滑電流源は、
前記リング発振部の複数の遅延部の全部または一部に対して１対１対応で設けられ、各遅延部に対して１つずつ接続され、接続された各遅延部に対して平滑電流を供給し、
前記補正電流源は、
前記平滑電流源と同じ対応付けにより、前記リング発振部の複数の遅延部の全部または一部に対して１対１対応で設けられ、各遅延部に対して１つずつ接続され、接続された各遅延部に対して補正電流を供給する
請求項２記載のＰＬＬ回路。
【請求項５】
前記リング発振部は、
前記平滑電流源および前記補正電流源のいずれにも接続されない遅延部を有する
請求項４記載のＰＬＬ回路。
【請求項６】
前記リング発振部は、複数の遅延部を有し、
前記平滑電流源は、
前記リング発振部の複数の遅延部の全部または一部に対して１対１対応で設けられ、各遅延部に対して１つずつ接続され、接続された各遅延部に対して平滑電流を供給し、
前記補正電流源は、
前記平滑電流源とは異なる対応付けにより、前記リング発振部の複数の遅延部の全部または一部に対して１対１対応で設けられ、各遅延部に対して１つずつ接続され、接続された各遅延部に対して補正電流を供給する
請求項２記載のＰＬＬ回路。
【請求項７】
前記補正電流源は、
前記リング発振部の複数の遅延部の全部または一部に対して１対１対応で設けられ、
前記平滑電流源は、
前記補正電流源が接続された遅延部の一部に対して１対１対応で設けられる
請求項６記載のＰＬＬ回路。
【請求項８】
前記平滑電流源は、
前記リング発振部の複数の遅延部の全部または一部に対して１対１対応で設けられ、
前記補正電流源は、
前記平滑電流源が接続された遅延部の一部に対して１対１対応で設けられる
請求項６記載のＰＬＬ回路。
【請求項９】
前記平滑電流源は、
前記リング発振部の複数の遅延部の一部に対して１対１対応で設けられ、
前記補正電流源は、
前記平滑電流源が接続されていない遅延部の全部または一部に対して１対１対応で設けられる
請求項６記載のＰＬＬ回路。
【請求項１０】
前記リング発振部は、
前記平滑電流源および前記補正電流源のいずれにも接続されない遅延部を有する
請求項９記載のＰＬＬ回路。
【請求項１１】
前記リング発振部に電流を供給する前記平滑電流源および前記補正電流源の少なくとも１個の電流源は、
制御電極、第１電極および第２電極を有し、互いに並列に接続される複数の電流トランジスタと、
前記遅延部に接続される１個の出力端子と、
前記出力端子に接続され、前記複数の電流トランジスタより少ない個数の電流切替スイッチと
を有し、
前記複数の電流トランジスタの制御電極は、
前記平滑フィルタまたは前記遅れ成分フィルタに共通に接続され、
前記複数の電流トランジスタの第１電極は、
共通の１本の電源ラインに接続され、
前記複数の電流トランジスタの第２電極は、
一部が前記電流切替スイッチを介して前記端子に接続され、残部が前記端子に直接に接続され、
前記ＰＬＬ回路は、
前記電流切替スイッチを開閉することにより、前記電流源が前記リング発振部へ供給する電流を切り替え制御する制御部を有する
請求項２から１０のいずれか一項記載のＰＬＬ回路。
【請求項１２】
前記リング発振部の少なくとも１個の遅延部は、
駆動電流の下でスイッチング動作する前記トランジスタとして、
スイッチング動作により信号を遅延する第１トランジスタと、
前記第１トランジスタと並列に接続され、前記第１トランジスタと同相でスイッチング動作することにより信号を遅延する第２トランジスタと
を有し、
前記平滑電流源は、
前記第１トランジスタに電流を供給し、
前記補正電流源は、
前記第２トランジスタに電流を供給し、
前記ＰＬＬ回路は、
前記平滑電流源と前記第１トランジスタとの間に接続された第１接続スイッチと、
前記第１接続スイッチを開閉することにより、前記発振信号の周期を制御する制御部と
を有する
請求項２から１１のいずれか一項記載のＰＬＬ回路。
【請求項１３】
前記ＰＬＬ回路は、
前記補正電流源と前記第２トランジスタとの間に接続された第２接続スイッチを有し、
前記制御部は、
前記第２接続スイッチを、前記第１接続スイッチとは独立して開閉し、前記発振信号の周期を制御する
請求項１２記載のＰＬＬ回路。
【請求項１４】
前記遅れ成分フィルタは、
抵抗素子と容量素子とを直列に接続した回路構成により、前記抵抗素子と前記容量素子との接続点に、前記チャージポンプの出力信号に含まれる一次応答遅れ成分に応じた電圧を生成し、
前記補正電流源は、
前記抵抗素子と前記容量素子との接続点の電圧レベルに応じた補正電流を供給する
請求項１から１３のいずれか一項記載のＰＬＬ回路。
【請求項１５】
基準信号に同期した位相を有する発振信号を出力するＰＬＬ回路と、
前記発振信号が入力される被入力部と
を有し、
前記ＰＬＬ回路は、
信号を遅延する遅延閉ループにより発振信号を生成するリング発振部と、
前記発振信号と基準信号との位相を比較する位相比較部と、
前記位相比較部に接続されたチャージポンプと、
前記チャージポンプに接続された平滑フィルタと、
前記平滑フィルタに接続され、前記平滑フィルタにより平滑化された出力信号に応じた平滑電流を前記リング発振部へ供給する平滑電流源と、
前記平滑フィルタと並列に前記チャージポンプの出力に接続され、前記チャージポンプの出力信号に含まれる応答遅れ成分を抽出する遅れ成分フィルタと、
前記遅れ成分フィルタにより抽出された応答遅れ成分に応じた補正電流を生成して前記リング発振部へ供給する補正電流源と
を有し、
前記リング発振部は、
前記遅延閉ループにおいて信号を遅延する遅延部として、前記平滑電流源および前記補正電流源の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部を有する
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準信号に位相が同期した発振信号を生成するＰＬＬ（Phase Locked Loop）回路および電子機器に関する。
【背景技術】
【０００２】
特許文献１は、ＰＬＬ回路を開示する。
このＰＬＬ回路は、位相比較器、チャージポンプ、フィルタ、加算器および電圧制御発振器により、制御ループとして機能する閉ループを構成する。
また、特許文献１のＰＬＬ回路では、フィルタが、２以上の回路素子を接続して構成した１次応答遅れ部を含む。
加算器は、２つの電圧電流制御変換部および電流電圧変換部を有する。
電流電圧変換部は、２つの電圧電流制御変換部が生成した電流信号を加算し、信号の加算結果に応じた電圧レベルの信号を電圧制御発振器へ出力する。
【０００３】
そのため、特許文献１では、ジッターに影響を与えるノイズ源となりやすいチャージポンプの出力電流と、ＰＬＬ回路の安定性を示す減衰係数ζとを一定の値に設定したままで、ＰＬＬ回路の周波数引込みの速さを示す帯域ωを独立に設定することが可能である。
具体的にはたとえば、特許文献１のＰＬＬ回路では、チャージポンプの出力電流を一定にした上で、２つの電圧電流制御変換部の電圧電流変換係数ｇｍ１、ｇｍ２を調整できる。
この調整により、特許文献１のＰＬＬ回路では、減衰係数ζと帯域ωとを独立に設定することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平９−３１２５６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１のように、制御ループに含まれる２つの電圧電流制御変換部の電圧電流変換係数ｇｍ１、ｇｍ２を調整することにより、ＰＬＬ回路の減衰係数ζと帯域ωとを独立に設定可能にした場合、以下の問題点がある。
【０００６】
たとえば特許文献１のＰＬＬ回路では、制御ループ内のフィルタと電圧制御発振器との間に挿入する回路として、２つの電圧電流制御変換部と、電流電圧変換部とを有する加算器を挿入している。
このため、特許文献１のＰＬＬ回路は、回路規模が増大してしまう。
【０００７】
また、特許文献１のＰＬＬ回路において帯域ωを細かい分解能で調整可能にするためには、２つの電圧電流制御変換部の電圧電流変換係数ｇｍ１、ｇｍ２も細かい分解能で調整できるように構成する必要がある。
特許文献１において、電圧電流変換係数ｇｍ１、ｇｍ２の出力は加算部において加算される。そのため、加算される２つの電圧電流変換係数ｇｍ１、ｇｍ２のバランスは、相対的にばらつかないようにする必要がある。
その結果、特許文献１のＰＬＬ回路では、分解能を細かくするためには、２つの電圧電流変換係数ｇｍ１、ｇｍ２のバランスが調整内容に応じて相対的にばらつかないようにする必要がある。
そして、特許文献１のＰＬＬ回路では、相対ばらつきを抑えるための調整回路または補償回路などが、別途必要になる。
そのため、特許文献１のＰＬＬ回路では、帯域ωを細かい分解能で調整しようとすると、回路規模が大幅に増大してしまう。
【０００８】
このようにＰＬＬ回路では、回路規模の増大を抑制しながら、ＰＬＬ回路の安定性と周波数引込み速さとを独立に設定可能にすることが求められている。
【課題を解決するための手段】
【０００９】
本発明の第１の観点のＰＬＬ回路は、信号を遅延する遅延閉ループにより発振信号を生成するリング発振部と、発振信号と基準信号との位相を比較する位相比較部と、位相比較部に接続されたチャージポンプと、チャージポンプに接続された平滑フィルタと、平滑フィルタに接続され、平滑フィルタにより平滑化された出力信号に応じた平滑電流をリング発振部へ供給する平滑電流源と、平滑フィルタと並列にチャージポンプの出力に接続され、チャージポンプの出力信号に含まれる応答遅れ成分を抽出する遅れ成分フィルタと、遅れ成分フィルタにより抽出された応答遅れ成分に応じた補正電流を生成してリング発振部へ供給する補正電流源とを有する。そして、リング発振部は、遅延閉ループにおいて信号を遅延する遅延部として、平滑電流源および補正電流源の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部を有する。
【００１０】
好適には、リング発振部は、駆動電流の下でスイッチング動作するトランジスタにより信号を遅延する少なくとも１段以上の遅延部を有し、少なくとも１段以上の遅延部の全部または一部による遅延閉ループによって発振信号を生成し、平滑電流源は、平滑フィルタに接続され、リング発振部を構成する少なくとも１段以上の遅延部の全部または一部の遅延部に対して、平滑フィルタにより平滑化された信号に応じた平滑電流を供給し、補正電流源は、補正電流を、リング発振部を構成する少なくとも１段以上の遅延部の全部または一部の遅延部に対して、平滑電流源とは独立して供給し、リング発振部の少なくとも１段以上の遅延部のトランジスタは、記平滑電流および補正電流の少なくとも一方の電流を駆動電流として使用してスイッチング動作してもよい。
【００１１】
好適には、リング発振部は、平滑電流源および補正電流源が共に接続された複数の遅延部を有し、平滑電流源は、当該平滑電流源に接続された複数の遅延部の全体に対して平滑電流を供給し、補正電流源は、当該補正電流源に接続された複数の遅延部の全体に対して補正電流を供給してもよい。
【００１２】
好適には、リング発振部は、複数の遅延部を有し、平滑電流源は、リング発振部の複数の遅延部の全部または一部に対して１対１対応で設けられ、各遅延部に対して１つずつ接続され、接続された各遅延部に対して平滑電流を供給し、補正電流源は、平滑電流源と同じ対応付けにより、リング発振部の複数の遅延部の全部または一部に対して１対１対応で設けられ、各遅延部に対して１つずつ接続され、接続された各遅延部に対して補正電流を供給してもよい。
【００１３】
第１の観点によれば、リング発振部、位相比較部、チャージポンプ、および平滑フィルタを含む制御ループにより、基準信号と位相が同期した発振信号を生成できる。
また、第１の観点では、制御ループ外となるように、チャージポンプの出力に対して平滑フィルタと並列に遅れ成分フィルタを接続し、この遅れ成分フィルタによりチャージポンプの出力信号に含まれる応答遅れ成分を抽出する。
また、補正電流源は、このチャージポンプの出力信号に含まれる応答遅れ成分に応じた補正電流を生成してリング発振部へ供給する。
また、リング発振部は、遅延閉ループにおいて信号を遅延する遅延部として、補正電流源から供給される電流を使用して動作して信号を遅延する遅延部を有する。
そのため、位相比較部において比較される発振信号と基準信号との位相関係が変化し、チャージポンプの出力信号が変化すると、その変化した出力信号に含まれる応答遅れ成分により、リング発振部の遅延閉ループでの信号の遅延量を制御できる。
このように、第１の観点では、制御ループにより発振信号の周波数の安定性を得ながら、制御ループに外挿した遅れ成分フィルタおよび補正電流源により制御応答遅れを改善できる。
しかも、第１の観点では、ＰＬＬ回路の通常の制御ループに対して、遅れ成分フィルタおよび平滑電流源を追加することにより、上記効果を得る。
そのため、第１の観点では、ＰＬＬ回路の規模増加を抑えることができる。
【００１４】
本発明の第２の観点の電子機器は、基準信号に同期した位相を有する発振信号を出力するＰＬＬ回路と、発振信号が入力される被入力部とを有する。ＰＬＬ回路は、信号を遅延する遅延閉ループにより発振信号を生成するリング発振部と、発振信号と基準信号との位相を比較する位相比較部と、位相比較部に接続されたチャージポンプと、チャージポンプに接続された平滑フィルタと、平滑フィルタに接続され、平滑フィルタにより平滑化された出力信号に応じた平滑電流を前記リング発振部へ供給する平滑電流源と、平滑フィルタと並列にチャージポンプの出力に接続され、チャージポンプの出力信号に含まれる応答遅れ成分を抽出する遅れ成分フィルタと、遅れ成分フィルタにより抽出された応答遅れ成分に応じた補正電流を生成してリング発振部へ供給する補正電流源とを有する。そして、リング発振部は、遅延閉ループにおいて信号を遅延する遅延部として、平滑電流源および補正電流源の少なくとも一方の電流源から供給される電流により動作して信号を遅延する遅延部を有する。
【発明の効果】
【００１５】
本発明では、ＰＬＬ回路の回路規模の増大を抑制しながら、ＰＬＬ回路の安定性と周波数引込み速さとを独立に設定可能にすることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の第１の実施形態に係るＰＬＬ回路のブロック図である。
【図２】図２は、図１の遅延部の回路図である。
【図３】図３は、図１のチャージポンプの回路図である。
【図４】図４は、図１の３個の第１電流源の構成を示す回路図である。
【図５】図５は、本発明の第２の実施形態に係るＰＬＬ回路のブロック図である。
【図６】図６は、本発明の第３の実施形態に係るＰＬＬ回路のブロック図である。
【図７】図７は、図６の第３遅延部の回路図である。
【図８】図８は、本発明の第４の実施形態に係るＰＬＬ回路のブロック図である。
【図９】図９は、図８のリング発振部が生成する発振信号の説明図である。
【図１０】図１０は、本発明の第５の実施形態に係るＰＬＬ回路のブロック図である。
【図１１】図１１は、本発明の第６の実施形態に係るＰＬＬ回路のブロック図である。
【図１２】図１２は、本発明の第７の実施形態に係るＰＬＬ回路のブロック図である。
【図１３】図１３は、本発明の第８の実施形態に係るＰＬＬ回路の電流源と制御部とを示すブロック図である。
【図１４】図１４は、本発明の第９の実施形態に係るＰＬＬ回路のブロック図である。
【図１５】図１５は、本発明の第１０の実施形態に係るＰＬＬ回路のブロック図である。
【図１６】図１６は、本発明の第１１の実施形態に係る放送信号受信装置のブロック図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に関連付けて説明する。説明は以下の順に行う。
１．第１の実施形態（複数の遅延部のすべてに対して、個別に、第１電流および第２電流を共に供給するＰＬＬ回路の例）
２．第２の実施形態（複数の遅延部のすべてに対して、全体的に、第１電流および第２電流を共に供給するＰＬＬ回路の例）
３．第３の実施形態（第１電流および第２電流のいずれも供給されない遅延部を有するＰＬＬ回路の例）
４．第４の実施形態（複数の遅延部のすべてに対して個別に第２電流を供給し、一部の遅延部に対して個別に第１電流を供給するＰＬＬ回路の例）
５．第５の実施形態（複数の遅延部のすべてに対して個別に第１電流を供給し、一部の遅延部に対して個別に第２電流を供給するＰＬＬ回路の例）
６．第６の実施形態（複数の遅延部の一部に対して個別に第１電流を供給し、残りの遅延部に対して個別に第２電流を供給するＰＬＬ回路の例）
７．第７の実施形態（第１電流および第２電流のいずれも供給されない遅延部を有するＰＬＬ回路の例）
８．第８の実施形態（制御部が、第１電流および第２電流を切り替え制御するＰＬＬ回路の例）
９．第９の実施形態（制御部が、遅延部に対する第１電流源および第２電流源の接続を個別に遮断制御するＰＬＬ回路の例）
１０．第１０の実施形態（制御部が、遅延部に対する第１電流源の接続を個別に遮断制御するＰＬＬ回路の例）
１１．第１１の実施形態（電子機器の例）
【００１８】
＜１．第１の実施形態＞
［ＰＬＬ回路１の構成］
図１は、本発明の第１の実施形態に係るＰＬＬ回路１のブロック図である。
図１のＰＬＬ回路１は、リング発振部２の複数の遅延部１１のすべてに対して、個別に、第１電流Ｉ１および第２電流Ｉ２を共に供給する。
図１のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、複数の第１電流源６、第２フィルタ７、および複数の第２電流源８を有する。
そして、図１のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、および複数の第１電流源６を接続した閉ループ（以下、制御ループ９という。）を形成する。
【００１９】
リング発振部２は、複数の遅延部１１を有する。
図１の場合、リング発振部２は、３段の遅延部１１を有する。
【００２０】
図２は、図１の遅延部１１の回路図である。
遅延部１１は、第１トランジスタ１２、第２トランジスタ１３および第３トランジスタ１４を有する。また、遅延部１１は、１個の入力端子１５、１個の出力端子１６、第１制御端子１７、および第２制御端子１８を有する。
第１トランジスタ１２は、ＮｃｈのＭＯＳトランジスタである。第１トランジスタ１２のゲート電極は、入力端子１５に接続される。ソース電極は、第１電流源６に接続される。ドレイン電極は、出力端子１６に接続される。
第２トランジスタ１３は、ＮｃｈのＭＯＳトランジスタである。第２トランジスタ１３のゲート電極は、入力端子１５に接続される。ソース電極は、第２電流源８に接続される。ドレイン電極は、出力端子１６に接続される。
第３トランジスタ１４は、ＰｃｈのＭＯＳトランジスタである。第３トランジスタ１４のゲート電極は、入力端子１５に接続される。ソース電極は、図示しないＶＤＤ電源に接続される。ドレイン電極は、出力端子１６に接続される。
以上の接続により、第１トランジスタ１２と第３トランジスタ１４とは、ＣＭＯＳ構造を形成する。また、第１トランジスタ１２に対して第２トランジスタ１３が並列に接続される。
【００２１】
そして、たとえば遅延部１１の入力端子１５がハイレベルである場合、第１トランジスタ１２および第２トランジスタ１３がオン状態になる。また、第３トランジスタ１４はオフ状態になる。
これにより、第１トランジスタ１２は、第１電流源６が供給する第１電流Ｉ１を流すことができる。また、第２トランジスタ１３は、第２電流源８が供給する第２電流Ｉ２を流すことができる。その結果、遅延部１１の出力端子１６は、ローレベルになる。
また、遅延部１１の入力端子１５がローレベルである場合、第１トランジスタ１２および第２トランジスタ１３がオフ状態になる。また、第３トランジスタ１４はオン状態になる。
これにより、第３トランジスタ１４は、ＶＤＤ電源から供給される電流を流すことができる。その結果、遅延部１１の出力端子１６は、ハイレベルになる。
この第１トランジスタ１２、第２トランジスタ１３および第３トランジスタ１４のスイッチング動作により、各遅延部１１は、入力端子１５に入力される信号を、スイッチング動作時間に応じて遅延して反転した信号を出力端子１６から出力する。
【００２２】
図１に示すように、３個の遅延部１１は、３段の直列に接続される。
また、最終段の遅延部１１の出力端子１６は、初段の遅延部１１の入力端子１５に接続される。
これにより、遅延閉ループ１９が構成される。
そして、図１に示すように３段の遅延部１１により遅延閉ループ１９を構成した場合、最終段の遅延部１１の出力端子１６がローレベルである場合、最初の遅延部１１はハイレベルを出力し、２段目の遅延部１１はローレベルを出力する。
そのため、最終段の遅延部１１の出慮端子はハイレベルに変化する。
このようにして、図１の３段の遅延部１１により遅延閉ループ１９は、３段の遅延部１１の遅延時間に応じて決まる周期の発振信号を生成する。
【００２３】
位相比較部３は、リング発振部２の最終段の遅延部１１の出力端子１６が接続される。
また、位相比較部３には、図示しない水晶発振器１２６が接続される。
これにより、位相比較部３には、リング発振部２が生成した発振信号と、水晶発振器１２６が生成する基準信号とが入力される。
そして、位相比較部３は、発振信号と基準信号との位相を比較し、位相差の方向および大きさを示す信号を出力する。
【００２４】
図３は、図１のチャージポンプ４の回路図である。
チャージポンプ４は、充電定電流源２１、充電トランジスタ２２、放電トランジスタ２３、放電定電流源２４を有する。また、チャージポンプ４は、充電入力端子２５、放電入力端子２６、１個の出力端子２７を有する。
充電トランジスタ２２は、ＰｃｈのＭＯＳトランジスタである。そして、充電定電流源２１は、ＶＤＤ電源ラインと、充電トランジスタ２２のソース電極との間に接続される。充電トランジスタ２２のゲート電極は、充電入力端子２５に接続される。充電トランジスタ２２のドレイン電極は、出力端子２７に接続される。
放電トランジスタ２３は、ＮｃｈのＭＯＳトランジスタである。そして、放電定電流源２４は、グランドと、放電トランジスタ２３のソース電極との間に接続される。放電トランジスタ２３のゲート電極は、放電入力端子２６に接続される。放電トランジスタ２３のドレイン電極は、出力端子２７に接続される。
【００２５】
そして、チャージポンプ４の充電入力端子２５および放電入力端子２６は、位相比較部３に接続され、それぞれに位相比較部３が生成した信号が入力される。
また、チャージポンプ４は、位相比較部３での比較に応じた信号を出力する。
チャージポンプ４が出力する信号は、位相比較部３での比較に応じた値の電流を含む。
具体的にはたとえば基準信号より発振信号の位相が遅れている場合、チャージポンプ４の充電入力端子２５はローレベルに制御される。これにより充電トランジスタ２２がオン状態となり、チャージポンプ４は、出力端子２７から充電電流を流す。
また、基準信号より発振信号の位相が進んでいる場合、チャージポンプ４の放電入力端子２６はハイレベルに制御される。これにより放電トランジスタ２３がオン状態となり、チャージポンプ４は、出力端子２７から充電電流を引き込む。
そして、基準信号と発振信号との位相が揃っている場合、チャージポンプ４では、充電トランジスタ２２および放電トランジスタ２３は共にオフ状態となる。この場合、チャージポンプ４は、出力端子２７から充電電流を出力しない。
【００２６】
第１フィルタ５は、図１に示すように、第２キャパシタ３１を有する。
第２キャパシタ３１の一方の電極は、チャージポンプ４の出力に接続され、他方の電極はグランドに接続される。第２キャパシタ３１は、チャージポンプ４の充電電流により充放電される。
これにより、第２キャパシタ３１は、チャージポンプ４の出力信号の充電電流から交流成分を除いた直流的な電圧を生成する。
すなわち、第１フィルタ５は、チャージポンプ４の出力信号を平滑化した電圧Ｖ１を生成する。
【００２７】
第１電流源６は、リング発振部２の複数の遅延部１１と１対１対応で設けられ、複数の遅延部１１の各々に第１電流Ｉ１を供給する。
図１の場合、第１電流源６の個数は、３個である。
【００２８】
図４は、図１の３個の第１電流源６の構成を示す回路図である。
第１電流源６は、１個の電流トランジスタ４１と、１個の出力端子４２とを有する。
電流トランジスタ４１は、ＮｃｈのＭＯＳトランジスタである。電流トランジスタ４１のゲート電極は、第１フィルタ５に接続される。ソース電極は、グランドに接続される。ドレイン電極は、出力端子４２に接続される。
第１電流源６の出力端子４２は、遅延部１１毎の配線により、遅延部１１の第１トランジスタ１２のソース電極に接続される。出力端子４２とソース電極とは、１対１対応で接続される。
そして、第１電流源６の電流トランジスタ４１は、第１フィルタ５の第２キャパシタ３１により平滑化された電圧に応じてチャネルを形成する。これにより、電流トランジスタ４１は、リング発振部２の各遅延部１１の第１トランジスタ１２に、平滑化された電圧に応じた第１電流Ｉ１を供給する。
第１電流Ｉ１の値は、平滑化された電圧が高いほど、大きくなる。
【００２９】
第２フィルタ７は、図１に示すように、第１キャパシタ５１と、抵抗素子５２とを有する。
抵抗素子５２の一端は、チャージポンプ４の出力に接続され、他端は、第１キャパシタ５１の一方の電極に接続される。第１キャパシタ５１の他方の電極は、グランドに接続される。
以下、抵抗素子５２の他端と、第１キャパシタ５１の一方の電極とを接続するノードを、接続点５３とよぶ。
そして、第２フィルタ７は、ローパスフィルタとして機能する。
また、この第２フィルタ７は第１キャパシタ５１と抵抗素子５２とを有する。このため、第２フィルタ７から出力される信号は、抵抗素子５２による位相進み成分と、第１キャパシタ５１による位相遅れ成分とを有する。
これに対して、第１フィルタ５は、第２キャパシタ３１のみで構成されている。このため、第１フィルタ５から出力される信号は、第２キャパシタ３１による位相遅れ成分しか持たない。
【００３０】
第２電流源８は、リング発振部２の各遅延部１１と１対１対応で設けられ、各遅延部１１に第２電流Ｉ２を供給する。図１の場合、第２電流源８の個数は、３個である。
なお、第２電流源８の回路構成は、図４に示す第１電流源６のものと同様であり、各部の説明には同一の符号を使用して説明を省略する。ただし、第２電流源８の電流トランジスタ４１のゲート電極は、第２フィルタ７の接続点５３に接続される。また、第２電流源８の出力端子４２は、遅延部１１毎の配線により、遅延部１１の第２トランジスタ１３のソース電極に接続される。出力端子４２とソース電極とは、１対１対応で接続される。
そして、第２電流源８は、リング発振部２の各遅延部１１の第２トランジスタ１３に対して、第２フィルタ７の接続点５３の電圧に応じた第２電流Ｉ２を供給する。
第２電流Ｉ２の値は、第２フィルタ７による抽出されたチャージポンプ４の出力信号の一次応答遅れ成分による電圧Ｖ２が高いほど、大きくなる。
【００３１】
［ＰＬＬ回路１の動作］
図１のＰＬＬ回路１のリング発振部２は、３段の遅延部１１により発振信号を生成する。
位相比較部３は、この発振信号と基準信号との位相を比較し、位相差の方向および大きさを示す信号を出力する。
チャージポンプ４は、位相比較部３での比較に応じた信号を出力する。
第１フィルタ５は、チャージポンプ４の出力信号を平滑化した電圧Ｖ１を生成する。
各第１電流源６は、接続された各遅延部１１の第１トランジスタ１２に対して、第１フィルタ５により平滑化された電圧Ｖ１に応じた第１電流Ｉ１を供給する。
【００３２】
そして、たとえば基準信号より発振信号の位相が遅れている場合、チャージポンプ４は、出力端子２７から電流を流す。
これにより、第１フィルタ５により平滑化される電圧Ｖ１が大きくなる。
また、各第１電流源６が各遅延部１１へ供給する第１電流Ｉ１も大きくなる。
第１電流Ｉ１が大きくなると、第１トランジスタ１２のスイッチング速度が速くなる。
リング発振部２の３段の遅延部１１における発振信号の遅延時間が短くなる。
発振信号の周波数が高くなり、位相も進む。
【００３３】
これに対して、基準信号より発振信号の位相が進んでいる場合、チャージポンプ４は、出力端子２７から電流を引き込む。
これにより、第１フィルタ５により平滑化される電圧Ｖ１が小さくなる。
また、各第１電流源６が各遅延部１１へ供給する第１電流Ｉ１も小さくなる。
第１電流Ｉ１が小さくなると、第１トランジスタ１２のスイッチング速度が遅くなる。
リング発振部２の３段の遅延部１１における発振信号の遅延時間が長くなる。
発振信号の周波数が低くなり、位相も遅れる。
以上の制御により、発振信号の位相は、基準信号の位相と揃う。
また、発振信号の周波数は、基準信号の周波数の整数倍または整数分の一になる。
【００３４】
また、第２フィルタ７は、チャージポンプ４の出力信号の一次応答遅れ成分を抽出する。
また、第２電流源８は、リング発振部２の各遅延部１１の第２トランジスタ１３に対して、チャージポンプ４の出力信号の一次応答遅れ成分に応じた第２電流Ｉ２を供給する。
たとえばチャージポンプ４が出力する信号に含まれる電流が増えた場合、第２フィルタ７の接続点５３の電位Ｖ２が上昇する。
また、第２電流源８は、リング発振部２の各遅延部１１の第２トランジスタ１３へ供給する第２電流Ｉ２を増やす。
そのため、チャージポンプ４が出力する信号に含まれる電流が変化する期間では、増えた第２電流Ｉ２により、各遅延部１１の第２トランジスタ１３のスイッチング速度が速くなる。
リング発振部２の３段の遅延部１１は、発振信号の遅延時間をより短くするように動作する。
また、発振信号の周波数も加速度的に高くなり、位相も進む。
これに対して、チャージポンプ４が出力する信号に含まれる電流が一定である期間では、第２フィルタ７の接続点５３の電位は変化しない。
そのため、第２電流Ｉ２は変化せず、リング発振部２の３段の遅延部１１による発振信号の遅延時間は、一定の時間に安定する。
【００３５】
［数式による特性の説明］
次に、図１のＰＬＬ回路１の動作を数式により説明する。
図１のＰＬＬ回路１の開ループの伝達関数は、下記式１である。ここで、各第１電流源６の電圧電流変換係数をｇｍ１［Ａ／Ｖ］、各第２電流源８の電圧電流変換係数をｇｍ２［Ａ／Ｖ］とし、リング発振部２のゲインをＫｃｃｏ［ｒａｄ／ｓ／Ａ］としている。
また、下記式１は、第２キャパシタ３１の容量をＣ２とし、第１キャパシタ５１の容量をＣ１とし、Ｃ２≦Ｃ１を条件としている。
また、式１において、Ｉｃｐは、チャージポンプ４の出力電流である。
【００３６】
【数１】
2011061545.tif 000003
【００３７】
また、ＰＬＬ回路１の帯域ωｎは式２、減衰係数ζは式３となる。
【００３８】
【数２】
2011061545.tif 000004
【００３９】
【数３】
2011061545.tif 000005
【００４０】
式２および式３により明らかなように、図１のＰＬＬ回路１は、チャージポンプ４の出力電流Ｉｃｐを一定にしたままでも、ｇｍ１とｇｍ２との比を設計時に調整することによって、帯域ωｎと減衰係数ζとを独立に設定することができる。
【００４１】
以上の構成及び動作を有する第１の実施形態のＰＬＬ回路１は、以下の効果を奏する。
まず、第１の実施形態のＰＬＬ回路１では、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、および複数の第１電流源６をその順番で接続した制御ループ９により、基準信号と位相が同期した発振信号により発信可能である。
しかも、第１の実施形態のＰＬＬ回路１では、チャージポンプ４の出力に対して第１フィルタ５と並列に第２フィルタ７を接続する。この第２フィルタ７は、チャージポンプ４の出力信号の一次応答遅れ成分を抽出する。
また、第２電流源８は、この出力信号の一次応答遅れ成分に応じた第２電流Ｉ２を生成してリング発振部２へ供給する。
また、リング発振部２は、遅延閉ループ１９において信号を遅延する遅延部１１として、第２電流源８から供給される電流を使用して動作して信号を遅延する遅延部１１を有する。
そのため、第１の実施形態では、位相比較部３において比較される発振信号と基準信号との位相関係が変化し、チャージポンプ４の出力信号が変化すると、第２フィルタ７によりその変化した出力信号に含まれる一次応答遅れ成分が抽出され、リング発振部２の遅延閉ループ１９での信号の遅延量が制御される。
【００４２】
このように、第１の実施形態のＰＬＬ回路１では、位相進み成分を抽出して出力する第２フィルタ７を第１フィルタ５と並列に接続し、この第２フィルタ７の抵抗素子５２による位相進み成分に基づいて発振信号の周波数を制御する。
このため、第１の実施形態では、基準信号の位相と発振信号の位相とを同期させることができる。ＰＬＬ回路１は、第２フィルタ７により安定動作する。
すなわち、第１の実施形態のＰＬＬ回路１では、ジッターに影響を与えるノイズ源となりやすいチャージポンプ４の出力電流を一定の値に設定したままで、ＰＬＬ回路１の周波数引込みの速さを示す帯域ωを独立に変化させて設定することができる。
また、第１の実施形態のＰＬＬ回路１では、ＰＬＬ回路１の安定性を示す減衰係数ζとを一定の値に設定したままで、ＰＬＬ回路１の周波数引込みの速さを示す帯域ωを独立に変化させて設定することができる。
しかも、第１の実施形態のＰＬＬ回路１では、第１フィルタ５と並列に第２フィルタ７を接続することにより、上記効果を得る。
具体的には、第２電流源８および第１電流源６の２個の電流源の出力信号（第１電流Ｉ１と第２電流Ｉ２と）は、リング発振部２の各遅延部１１のＮｃｈトランジスタよりも内側の内部ノードにおいて接続（合流）している。
そのため、第１の観点では、ＰＬＬ回路１の規模増加を抑えることができる。
これに対して、たとえばＰＬＬ回路１のループフィルタと電圧制御発振器との間に、２つの電圧電流制御変換部および電流電圧変換部を有する加算器を挿入することによっても、同様の効果を得ることができる。
しかしながら、この場合、２つの電圧電流制御変換部と、電流電圧変換部とを有する加算器が必要となり、回路規模が大きくなる。
このように第１の実施形態のＰＬＬ回路１は、回路規模の増大を効果的に抑制しながら、ＰＬＬ回路１の安定性と周波数引込み速さとを独立に設定することが可能である。
【００４３】
なお、図１のＰＬＬ回路１では、第２電流源８および第１電流源６は、リング発振部２のすべての遅延部１１に対して１対１対応に設けられている。
この他にもたとえば、第２電流源８および第１電流源６は、リング発振部２の一部の遅延部１１に対して１対１対応に設けられても、同様の効果が得られる。
【００４４】
＜２．第２の実施形態＞
［ＰＬＬ回路１の構成］
図５は、本発明の第２の実施形態に係るＰＬＬ回路１のブロック図である。
図５のＰＬＬ回路１は、リング発振部２の複数の遅延部１１のすべてに対して、全体的に、第１電流Ｉ１および第２電流Ｉ２を共に供給する。
図５のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、１個の第１電流源６、第２フィルタ７、および１個の第２電流源８を有する。各回路は、第１の実施形態のものと同様の機能を奏するものであり、説明を省略する。
そして、図５のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、および１個の第１電流源６を接続した制御ループ９を形成する。
また、１個の第１電流源６の出力端子４２には、リング発振部２のすべての遅延部１１に接続された共通の配線により、リング発振部２のすべての遅延部１１の第１トランジスタ１２のソース電極に接続される。
第１電流源６の出力端子４２と複数のソース電極とは、１対多の対応で接続される。
また、１個の第２電流源８の出力端子４２には、リング発振部２のすべての遅延部１１に接続された共通の配線により、リング発振部２のすべての遅延部１１の第２トランジスタ１３のソース電極に接続される。
第２電流源８の出力端子４２と複数のソース電極とは、１対多の対応で接続される。
これ以外の回路同士の接続は、第１の実施形態と同様である。
【００４５】
［ＰＬＬ回路１の動作］
位相比較部３は、この発振信号と基準信号との位相を比較し、位相差の方向および大きさを示す信号を出力する。
チャージポンプ４が位相比較部３での比較に応じた信号を出力すると、第１フィルタ５は、チャージポンプ４の出力信号を平滑化した電圧Ｖ１を生成する。
そして、第１電流源６は、接続された複数の遅延部１１の第１トランジスタ１２に対して、第１フィルタ５により平滑化された電圧に応じた第１電流Ｉ１を供給する。
複数の遅延部１１の第１トランジスタ１２は、第１電流源６から全体的に供給される第１電流Ｉ１によりスイッチング動作する。
また、第２フィルタ７は、チャージポンプ４の出力信号の一次応答遅れ成分を抽出する。
そして、第２電流源８は、接続された複数の遅延部１１の第２トランジスタ１３に対して、第２フィルタ７により抽出された一次応答遅れ成分に応じた第２電流Ｉ２を供給する。
複数の遅延部１１の第２トランジスタ１３は、第２電流源８から全体的に供給される第２電流Ｉ２によりスイッチング動作する。
【００４６】
以上の構成及び動作を有する第２の実施形態のＰＬＬ回路１は、第１の実施形態のＰＬＬ回路１と同様の効果を奏する。ただし、発振信号の発振周波数は異なる。
【００４７】
なお、図５のＰＬＬ回路１では、第２電流源８および第１電流源６は、リング発振部２のすべての遅延部１１に対して１対多の対応で接続されている。
この他にもたとえば、第２電流源８および第１電流源６が、リング発振部２の一部の遅延部１１に対して１対多の対応で共通して設けられても、同様の効果が得られる。
また、第２の実施形態では、第２電流源８または第１電流源６として、図４と同じ電流源を使用している。
この他にもたとえば、第２電流源８または第１電流源６として、遅延部１１と同数の複数の電流トランジスタ４１を有し、各電流トランジスタ４１が各遅延部１１に接続される電流源を使用してもよい。
この場合、第２電流源８または第１電流源６は、各遅延部１１に対して第２電流Ｉ２または第１電流Ｉ１を供給できる。
【００４８】
＜３．第３の実施形態＞
［ＰＬＬ回路１の構成］
図６は、本発明の第３の実施形態に係るＰＬＬ回路１のブロック図である。
図６のＰＬＬ回路１は、リング発振部２の一部の遅延部１１の各々に対して、第１電流Ｉ１および第２電流Ｉ２を共に供給する。すなわち、リング発振部２は、第１電流Ｉ１および第２電流Ｉ２のいずれも供給されない遅延部１１を有する。
図６のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、２個の第１電流源６、第２フィルタ７、および２個の第２電流源８を有する。
そして、図６のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、および２個の第１電流源６を接続した制御ループ９を形成する。
【００４９】
リング発振部２は、３段の遅延部１１を有する。
以下、３段の遅延部１１を互いに区別する場合、図６において左側から順番に、第１遅延部１１−１、第２遅延部１１−２、第３遅延部１１−３とよぶ。
図７は、図６の第３遅延部１１−３の回路図である。第３遅延部１１−３は、第１トランジスタ１２および第３トランジスタ１４を有する。また、遅延部１１は、１個の入力端子１５、１個の出力端子１６、および第１制御端子１７を有する。
第３遅延部１１−３の第１トランジスタ１２のソース電極は、第１制御端子１７に接続される。第３の実施形態では、第１制御端子１７は、グランドに接続される。
また、図６左側の第１電流源６の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第１トランジスタ１２のソース電極に接続される。
図６右側の第１電流源６の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第２遅延部１１−２の第１トランジスタ１２のソース電極に接続される。
第１電流源６の出力端子４２とソース電極とは、１対１対応で接続される。
また、図６左側の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第２トランジスタ１３のソース電極に接続される。
図６右側の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第２遅延部１１−２の第２トランジスタ１３のソース電極に接続される。
第２電流源８の出力端子４２とソース電極とは、１対１対応で接続される。
これ以外の各回路の構成および回路同士の接続は、第１の実施形態と同様であり、説明を省略する。
【００５０】
［ＰＬＬ回路１の動作］
図６のＰＬＬ回路１のリング発振部２において、第１遅延部１１−１および第２遅延部１１−２は、第１電流Ｉ１および第２電流Ｉ２を駆動電流としてスイッチング動作する。これに対して、第３遅延部１１−３は、ＶＤＤ電源またはグランドから供給される電流を駆動電流として高速にスイッチング動作する。
このように３段の遅延部１１がそれぞれの入力信号を遅延して出力することにより、リング発振部２は、発振信号を生成する。
【００５１】
以上の構成及び動作を有する第３の実施形態のＰＬＬ回路１は、第１の実施形態のＰＬＬ回路１と同様の効果を奏する。ただし、発振信号の発振周波数は異なる。
【００５２】
なお、図６のＰＬＬ回路１は、第１電流源６および第２電流源８のいずれにも接続されない遅延部１１として、１個の遅延部１１（第３遅延部１１−３）を有する。
この他にも、ＰＬＬ回路１は、第１電流源６および第２電流源８のいずれにも接続されない遅延部１１として、複数個の遅延部１１を有しても、同様の効果が得られる。
【００５３】
＜４．第４の実施形態＞
［ＰＬＬ回路１の構成］
図８は、本発明の第４の実施形態に係るＰＬＬ回路１のブロック図である。
図８のＰＬＬ回路１は、リング発振部２の複数の遅延部１１のすべてに対して個別に第２電流Ｉ２を供給し、一部の遅延部１１に対して個別に第１電流Ｉ１を供給する。
図８のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、１個の第１電流源６、第２フィルタ７、および３個の第２電流源８を有する。
そして、図８のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、および１個の第１電流源６を接続した制御ループ９を形成する。
リング発振部２は、３段の遅延部１１を有する。
以下、３段の遅延部１１を互いに区別する場合、図８において左側から順番に、第１遅延部１１−１、第２遅延部１１−２、第３遅延部１１−３とよぶ。
そして、１個の第１電流源６の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第１トランジスタ１２のソース電極に接続される。
図８左側の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第２トランジスタ１３のソース電極に接続される。
図８中央の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第２遅延部１１−２の第１トランジスタ１２のソース電極と、第２トランジスタ１３のソース電極とに接続される。
図８右側の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第３遅延部１１−３の第１トランジスタ１２のソース電極と、第２トランジスタ１３のソース電極とに接続される。
これ以外の各回路の構成および回路同士の接続は、第１の実施形態と同様であり、説明を省略する。
【００５４】
［ＰＬＬ回路１の動作］
図８のＰＬＬ回路１のリング発振部２において、第１遅延部１１−１は、第１電流Ｉ１および第２電流Ｉ２を駆動電流としてスイッチング動作する。
これに対して、第２遅延部１１−２および第３遅延部１１−３は、第２電流Ｉ２を駆動電流としてスイッチング動作する。
このように３段の遅延部１１がそれぞれの入力信号を遅延して出力することにより、リング発振部２は、発振信号を生成する。
【００５５】
図９は、図８のリング発振部２が生成する発振信号の説明図である。
図９（Ａ）は、リング発振部２が生成する発振信号の１周期分の波形である。
図９（Ｂ）は、発振信号の１周期分の波形を生成する遅延時間の内訳の説明である。
そして、たとえばタイミングＴ１において、リング発振部２の最終段の第３遅延部１１−３の出力がハイレベルになると、リング発振部２の初段の第１遅延部１１−１の出力が第１電流Ｉ１および第２電流Ｉ２により決まる立下り時間Ｔｆ１の後にローレベルとなる。
タイミングＴ２において、リング発振部２の初段の第１遅延部１１−１の出力がローレベルになると、第２遅延部１１−２の出力が立上り時間Ｔｒの後にハイレベルとなる。
タイミングＴ３において、リング発振部２の２段目の第２遅延部１１−２の出力がハイレベルになると、第３遅延部１１−３の出力が第２電流Ｉ２により決まる立下り時間Ｔｆ２の後にローレベルとなる。
これにより、発振信号は、ハイレベルからローレベルに切り替わる。
また、タイミングＴ４において、第３遅延部１１−３の出力がローレベルになると、第１遅延部１１−１の出力が立上り時間Ｔｒの後にハイレベルとなる。
タイミングＴ５において、第１遅延部１１−１の出力がハイレベルになると、第２遅延部１１−２の出力が第２電流Ｉ２により決まる立下り時間Ｔｆ２の後にローレベルとなる。
タイミングＴ６において、第２遅延部１１−２の出力がローレベルになると、第３遅延部１１−３の出力が立上り時間Ｔｒの後にハイレベルとなる。
これにより、発振信号は、ローレベルからハイレベルに切り替わる。
以上の動作により、図９（Ａ）に示すように、リング発振部２は、一定の周期の発振信号を生成する。
【００５６】
［数式による特性の説明］
次に、図８のＰＬＬ回路１の動作を数式により説明する。
図８のＰＬＬ回路１は、図１のＰＬＬ回路１と比較した場合、リング発振部２の第２遅延部１１−２および第３遅延部１１−３に第２電流源８のみが接続されている点で異なる。
そのため、図８のＰＬＬ回路１が発生する発振信号の周期は、下記式４になる。
【００５７】
【数４】
2011061545.tif 000006
【００５８】
図８のＰＬＬ回路１では、電流源を遅延部に対して不均一に接続している。
そのため、式４に示すように、リング発振部２に供給される制御電流の調整手段として、物的な調整（ｇｍ１、ｇｍ２）だけではなく、時間分割的な調整（Ｔｆ１、Ｔｆ２）も行われている。
そして、図８のＰＬＬ回路１の開ループの伝達関数は、下記式５である。また、帯域ωｎは式６、減衰係数ζは式７となる。ここで、Ｃ２≦Ｃ１としている。
【００５９】
【数５】
2011061545.tif 000007
【００６０】
【数６】
2011061545.tif 000008
【００６１】
【数７】
2011061545.tif 000009
【００６２】
式６、式７から明らかなように、図８のＰＬＬ回路１では、第１電流源６が第１電流Ｉ１を供給する遅延部１１の個数を、第２電流源８が第２電流Ｉ２を供給する遅延部１１とは異なる個数にすることができる。
そして、異なる個数とすることにより、図８のＰＬＬ回路１は、発振信号の１周期あたりで第１電流Ｉ１を制御電流として使用する期間の数を減らし、帯域ωｎと減衰係数ζを独立に調整することができる。
以上の構成及び動作を有する第４の実施形態のＰＬＬ回路１は、第１の実施形態のＰＬＬ回路１と同様の効果を奏する。ただし、発振信号の発振周波数は異なる。
また、第４の実施形態のＰＬＬ回路１では、複数の遅延部１１に対する第１電流源６の個数と第２電流源８の個数とを異ならせることにより、回路規模を増大させること無く、帯域ωｎを細かい分解能で調整することが可能となる。
【００６３】
＜５．第５の実施形態＞
［ＰＬＬ回路１の構成］
図１０は、本発明の第５の実施形態に係るＰＬＬ回路１のブロック図である。
図１０のＰＬＬ回路１は、リング発振部２の複数の遅延部１１のすべてに対して個別に第１電流Ｉ１を供給し、一部の遅延部１１に対して個別に第２電流Ｉ２を供給する。
図１０のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、３個の第１電流源６、第２フィルタ７、および１個の第２電流源８を有する。
そして、図５のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、および３個の第１電流源６を接続した制御ループ９を形成する。
リング発振部２は、３段の遅延部１１を有する。
以下、３段の遅延部１１を互いに区別する場合、図１０において左側から順番に、第１遅延部１１−１、第２遅延部１１−２、第３遅延部１１−３とよぶ。
そして、１個の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第２トランジスタ１３のソース電極に接続される。
図１０左側の第１電流源６の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第１トランジスタ１２のソース電極に接続される。
図１０中央の第１電流源６の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第１トランジスタ１２のソース電極と、第２トランジスタ１３のソース電極とに接続される。
図１０右側の第１電流源６の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第３遅延部１１−３の第１トランジスタ１２のソース電極と、第２トランジスタ１３のソース電極とに接続される。
これ以外の各回路の構成および回路同士の接続は、第１の実施形態と同様であり、説明を省略する。
【００６４】
［ＰＬＬ回路１の動作］
図１０のＰＬＬ回路１のリング発振部２において、第１遅延部１１−１は、第１電流Ｉ１および第２電流Ｉ２を駆動電流としてスイッチング動作する。
これに対して、第２遅延部１１−２および第３遅延部１１−３は、第１電流Ｉ１を駆動電流としてスイッチング動作する。
このように３段の遅延部１１がそれぞれの入力信号を遅延して出力することにより、リング発振部２は、一定の周期の発振信号を生成する。
【００６５】
以上の構成及び動作を有する第５の実施形態のＰＬＬ回路１は、発振信号の１周期あたりで第２電流Ｉ２を制御電流として使用する期間の数を減らし、帯域ωｎと減衰係数ζを独立に調整することができる。
そして、第５の実施形態のＰＬＬ回路１は、第１の実施形態のＰＬＬ回路１と同様の効果を奏する。ただし、発振信号の発振周波数は異なる。
また、第５の実施形態のＰＬＬ回路１では、複数の遅延部１１に対する第１電流源６の個数と第２電流源８の個数とを異ならせることにより、回路規模を増大させること無く、帯域ωｎを細かい分解能で調整することが可能となる。
【００６６】
＜６．第６の実施形態＞
［ＰＬＬ回路１の構成］
図１１は、本発明の第６の実施形態に係るＰＬＬ回路１のブロック図である。
図１１のＰＬＬ回路１は、リング発振部２の複数の遅延部１１の一部に対して個別に第１電流Ｉ１を供給し、残りの遅延部１１に対して個別に第２電流Ｉ２を供給する。
図１１のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、１個の第１電流源６、第２フィルタ７、および２個の第２電流源８を有する。
そして、図１１のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、および１個の第１電流源６を接続した制御ループ９を形成する。
リング発振部２は、３段の遅延部１１を有する。各遅延部１１は、図７に示す遅延部１１であり、第１トランジスタ１２と第３トランジスタ１４とを有する。
以下、３段の遅延部１１を互いに区別する場合、図１１において左側から順番に、第１遅延部１１−１、第２遅延部１１−２、第３遅延部１１−３とよぶ。
そして、１個の第１電流源６の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第１トランジスタ１２のソース電極に接続される。
図１１左側の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第２遅延部１１−２の第１トランジスタ１２のソース電極に接続される。
図１１右側の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第３遅延部１１−３の第１トランジスタ１２のソース電極に接続される。
これ以外の各回路の構成および回路同士の接続は、第１の実施形態と同様であり、説明を省略する。
【００６７】
［ＰＬＬ回路１の動作］
図１１のＰＬＬ回路１のリング発振部２において、第１遅延部１１−１は、第１電流Ｉ１を駆動電流としてスイッチング動作する。
これに対して、第２遅延部１１−２および第３遅延部１１−３は、第２電流Ｉ２を駆動電流としてスイッチング動作する。
このように３段の遅延部１１がそれぞれの入力信号を遅延して出力することにより、リング発振部２は、一定の周期の発振信号を生成する。
【００６８】
以上の構成及び動作を有する第６の実施形態のＰＬＬ回路１は、発振信号の１周期あたりで第１電流Ｉ１を制御電流として使用する期間（Ｔｆ）の個数を１個に減らし、かつ第２電流Ｉ２を制御電流として使用する期間（Ｔｆ）の個数を２個に減らしている。
よって、第６の実施形態のＰＬＬ回路１は、帯域ωｎと減衰係数ζを独立に調整することができる。そして、第６の実施形態のＰＬＬ回路１は、第１の実施形態のＰＬＬ回路１と同様の効果を奏する。ただし、発振信号の発振周波数は異なる。
また、第６の実施形態のＰＬＬ回路１では、複数の遅延部１１に対する第１電流源６の個数と第２電流源８の個数とを異ならせることにより、回路規模を増大させること無く、帯域ωｎを細かい分解能で調整することが可能となる。
【００６９】
＜７．第７の実施形態＞
［ＰＬＬ回路１の構成］
図１２は、本発明の第７の実施形態に係るＰＬＬ回路１のブロック図である。
図１２のＰＬＬ回路１は、リング発振部２の複数の遅延部１１の一部に対して個別に第１電流Ｉ１を供給し、残りの遅延部１１に対して個別に第２電流Ｉ２を供給する。
また、リング発振部２は、第１電流Ｉ１および第２電流Ｉ２のいずれも供給されない遅延部１１を有する。
図１２のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、１個の第１電流源６、第２フィルタ７、および１個の第２電流源８を有する。
そして、図１２のＰＬＬ回路１は、リング発振部２、位相比較部３、チャージポンプ４、第１フィルタ５、および１個の第１電流源６を接続した制御ループ９を形成する。
リング発振部２は、３段の遅延部１１を有する。各遅延部１１は、図７に示す遅延部１１であり、第１トランジスタ１２と第３トランジスタ１４とを有する。
以下、３段の遅延部１１を互いに区別する場合、図１２において左側から順番に、第１遅延部１１−１、第２遅延部１１−２、第３遅延部１１−３とよぶ。
そして、１個の第１電流源６の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第１遅延部１１−１の第１トランジスタ１２のソース電極に接続される。
１個の第２電流源８の出力端子４２は、遅延部１１毎の配線により、リング発振部２の第２遅延部１１−２の第１トランジスタ１２のソース電極に接続される。
第３遅延部１１−３は、ＶＤＤ電源とグランドとの間に接続される。
これ以外の各回路の構成および回路同士の接続は、第１の実施形態と同様であり、説明を省略する。
【００７０】
［ＰＬＬ回路１の動作］
図１２のＰＬＬ回路１のリング発振部２において、第１遅延部１１−１は、第１電流Ｉ１を駆動電流としてスイッチング動作する。
また、第２遅延部１１−２は、第２電流Ｉ２を駆動電流としてスイッチング動作する。
これに対して、第３遅延部１１−３は、ＶＤＤ電源またはグランドから供給される電流を駆動電流として高速にスイッチング動作する。
このように３段の遅延部１１がそれぞれの入力信号を遅延して出力することにより、リング発振部２は、一定の周期の発振信号を生成する。
【００７１】
以上の構成及び動作を有する第７の実施形態のＰＬＬ回路１は、発振信号の１周期あたりで、複数の遅延部１１が第１電流Ｉ１を制御電流として使用する期間の数を１つに減らしている。しかも、複数の遅延部１１が第２電流Ｉ２を制御電流として使用する期間の数も１つに減らしている。
よって、第７の実施形態のＰＬＬ回路１は、帯域ωｎと減衰係数ζを独立に調整することができる。そして、第７の実施形態のＰＬＬ回路１は、第１の実施形態のＰＬＬ回路１と同様の効果を奏する。ただし、発振信号の発振周波数は異なる。
また、第７の実施形態のＰＬＬ回路１では、複数の遅延部１１に対する第１電流源６の個数と第２電流源８の個数とを異ならせることにより、回路規模を増大させること無く、帯域ωｎを細かい分解能で調整することが可能となる。
【００７２】
＜８．第８の実施形態＞
［ＰＬＬ回路１の構成］
第８の実施形態のＰＬＬ回路１は、基本構成は、図１に示す第１の実施形態のＰＬＬ回路１と同じである。
ただし、第１電流源６および第２電流源８の回路構成が異なり、かつ、第１電流源６および第２電流源８を制御する制御部６１を有する。
【００７３】
図１３は、第８の実施形態において第１電流源６または第２電流源８として使用される１個の電流源と、制御部６１とを示すブロック図である。
図１３の電流源は、複数個の電流トランジスタ４１−１〜４１−ｎと、１個の出力端子４２と、電流トランジスタ４１より１つ少ない個数の複数の電流切替スイッチ４３−１〜４３−(n-1)と、複数の制御入力端子４４−１〜４４−(n-1)とを有する。
【００７４】
電流トランジスタ４１は、ＮｃｈのＭＯＳトランジスタである。
複数の電流トランジスタ４１のゲート電極は、第１フィルタ５または第２フィルタ７に接続される。
複数のソース電極は、１本の電顕ラインにより、グランドに接続される。
複数のドレイン電極は、複数の電流切替スイッチ４３は、１個が出力端子４２に直接接続され、残りが複数の電流切替スイッチ４３に個別に接続される。
【００７５】
複数の電流切替スイッチ４３の各々は、複数の制御入力端子４４の各々に接続される。
そして、各電流切替スイッチ４３は、制御入力端子４４から入力される制御信号のレベルに応じて、開閉動作する。
また、複数の電流切替スイッチ４３は、１個の出力端子４２に接続される。
【００７６】
そして、電流切替スイッチ４３が閉じている場合、その電流切替スイッチ４３に接続された電流トランジスタ４１は、出力端子４２に接続される。
これに対して、電流切替スイッチ４３が開いている場合、その電流切替スイッチ４３に接続された電流トランジスタ４１は、出力端子４２から切り離される。
よって、図１３の電流源は、複数の制御入力端子４４−１〜４４−(n-1)に入力する制御信号のレベルを制御することにより、出力端子４２に接続される電流トランジスタ４１の個数を制御できる。
また、出力端子４２に接続される電流トランジスタ４１の個数が増えるほど、出力端子４２から遅延部１１へ供給することができる第１電流Ｉ１または第２電流Ｉ２の値を大きくすることができる。
【００７７】
制御部６１は、たとえばＣＰＵ（Central Processing Unit）などで構成される。
制御部６１は、第１電流源６または第２電流源８として使用される複数の電流源に接続される。
そして、制御部６１は、複数の電流源に対して個別の制御信号を出力する。
【００７８】
［ＰＬＬ回路１の動作］
たとえば制御部６１は、第１電流源６として使用される３個の電流源のすべてに対して、電流切替スイッチ４３を開く制御信号を出力する。
これにより、第１電流源６として使用される各電流源では、１個の電流トランジスタ４１が出力端子４２に接続される。
また、制御部６１は、たとえば第２電流源８として使用される３個の電流源のすべてに対して、電流切替スイッチ４３を開く制御信号を出力する。
これにより、第２電流源８として使用される各電流源では、１個の電流トランジスタ４１が出力端子４２に接続される。
この状態では、リング発振部２の３段の遅延部１１の各々には、第１電流源６の１個の電流トランジスタ４１と、第２電流源８の１個の電流トランジスタ４１とが接続される。
リング発振部２の３段の遅延部１１と、複数の電流源との接続関係は、図１と同様になる。
よって、ＰＬＬ回路１は、第１の実施形態と同様の周波数の発振信号を生成する。
【００７９】
この他にも例えば、制御部６１は、たとえば第１電流源６として使用される３個の電流源のすべてに対して、電流切替スイッチ４３を閉じる制御信号を出力する。
これにより、第１電流源６として使用される各電流源では、複数個の電流トランジスタ４１が出力端子４２に接続される。
また、制御部６１は、たとえば第２電流源８として使用される３個の電流源のすべてに対して、電流切替スイッチ４３を開く制御信号を出力する。
これにより、第２電流源８として使用される各電流源では、１個の電流トランジスタ４１が出力端子４２に接続される。
この状態では、リング発振部２の３段の遅延部１１の各々には、第１電流源６の複数個の電流トランジスタ４１と、第２電流源８の１個の電流トランジスタ４１とが接続される。
よって、ＰＬＬ回路１が生成する発振信号の周波数は、先の例とは異なる周波数になる。
【００８０】
以上の構成及び動作を有する第８の実施形態のＰＬＬ回路１は、制御部６１により、電流源の供給電流を制御することができるので、帯域ωｎと減衰係数ζを独立にかつダイナミックに調整することができる。
また、第８の実施形態のＰＬＬ回路１では、制御部６１により、電流源の供給電流を制御することにより上述した効果を得ているので、回路規模を増大させること無く、帯域ωｎを細かい分解能でかつダイナミックに調整することが可能となる。
【００８１】
なお、第８の実施形態では、図１の第１の実施形態のＰＬＬ回路１を基本構成として、第１電流源６および第２電流源８の供給電流を制御している。
この他にも、図４〜図１２に示す他の実施形態のＰＬＬ回路１を基本構成として、第１電流源６および第２電流源８の供給電流を制御してもよい。
【００８２】
＜９．第９の実施形態＞
［ＰＬＬ回路１の構成］
図１４は、第９の実施形態のＰＬＬ回路１のブロック図である。
そして、第９の実施形態のＰＬＬ回路１は、第１電流源６および第２電流源８と遅延部１１との接続を個別に遮断制御可能である。
第９の実施形態のＰＬＬ回路１は、基本構成は、図１に示す第１の実施形態のＰＬＬ回路１と同じである。
ただし、複数個の第１電流源６および複数個の第２電流源８と、複数個の遅延部１１との間に、スイッチアレイ７１が接続されている。
また、スイッチアレイ７１に接続され、スイッチアレイ７１を制御する制御部６１を有する。
【００８３】
スイッチアレイ７１は、複数個の接続スイッチ７２と、複数の制御入力端子７３とを有する。図１４のスイッチアレイ７１は、４個の接続スイッチ７２−１〜７２−４を有する。
以下、４個の接続スイッチ７２を互いに区別する場合、図１４左側から順番に、第１接続スイッチ７２−１、第２接続スイッチ７２−２、第３接続スイッチ７２−３、および第４接続スイッチ７２−４とよぶ。
複数の接続スイッチ７２の各々は、複数の制御入力端子７３の各々に接続される。
各接続スイッチ７２は、制御入力端子７３から入力される制御信号のレベルに応じて、開閉動作する。
そして、第１接続スイッチ７２−１は、図１４左側の第１電流源６の出力端子４２と、第１遅延部１１−１の第１トランジスタ１２のソース電極との間に接続される。
第２接続スイッチ７２−２は、図１４左側の第２電流源８の出力端子４２と、第１遅延部１１−１の第２トランジスタ１３のソース電極との間に接続される。
第３接続スイッチ７２−３は、図１４中央の第１電流源６の出力端子４２と、第２遅延部１１−２の第１トランジスタ１２のソース電極との間に接続される。
第４接続スイッチ７２−４は、図１４中央の第２電流源８の出力端子４２と、第２遅延部１１−２の第２トランジスタ１３のソース電極との間に接続される。
【００８４】
そして、接続スイッチ７２が閉じている場合、その接続スイッチ７２に接続される遅延部１１のトランジスタは、電流源から切り離される。
また、接続スイッチ７２が開いている場合、その接続スイッチ７２に接続される遅延部１１のトランジスタは、電流源に接続される。
【００８５】
制御部６１は、たとえばＣＰＵなどで構成される。制御部６１は、スイッチアレイ７１の複数の制御入力端子７３に接続される。
そして、制御部６１は、複数の制御入力端子７３に対して個別の制御信号を出力する。
【００８６】
［ＰＬＬ回路１の動作］
たとえば制御部６１は、すべての接続スイッチ７２を閉じる制御信号をスイッチアレイ７１に出力する。
これにより、第１遅延部１１−１には、第１電流源６と第２電流源８とが接続される。また、第２遅延部１１−２にも、第１電流源６と第２電流源８とが接続される。
この状態では、リング発振部２の３段の遅延部１１の各々には、第１電流源６の第１電流Ｉ１と、第２電流源８の第２電流Ｉ２とが供給される。
よって、ＰＬＬ回路１は、第１の実施形態と同様の周波数の発振信号を生成する。
【００８７】
この他にも例えば、制御部６１は、第１接続スイッチ７２−１および第３接続スイッチ７２−３を開き、かつ第２接続スイッチ７２−２および第４接続スイッチ７２−４を閉じる制御信号をスイッチアレイ７１に出力する。
これにより、第１遅延部１１−１には、第２電流源８のみが接続される。また、第２遅延部１１−２にも、第２電流源８のみが接続される。
この状態では、リング発振部２の３段の遅延部１１には、図８と同様に、１個の第１電流源６と、３個の第２電流源８とが接続される。
よって、ＰＬＬ回路１は、第４の実施形態と同様の周波数の発振信号を生成する。
【００８８】
以上の構成及び動作を有する第９の実施形態のＰＬＬ回路１は、制御部６１により、リング発振部２に接続される電流源の個数および比率を制御することができるので、帯域ωｎと減衰係数ζを独立にかつダイナミックに調整することができる。
また、第９の実施形態のＰＬＬ回路１では、制御部６１により、リング発振部２に接続される電流源の個数および比率を制御することにより上述した効果を得ている。
よって、第９の実施形態のＰＬＬ回路１は、回路規模を増大させること無く、帯域ωｎを細かい分解能でかつダイナミックに調整することが可能となる。
【００８９】
なお、第９の実施形態では、図１の第１の実施形態のＰＬＬ回路１を基本構成として、第１電流源６および第２電流源８と遅延部１１との接続を制御している。
この他にも、図５〜図１３に示す他の実施形態のＰＬＬ回路１を基本構成として、第１電流源６および第２電流源８と遅延部１１との接続を制御してもよい。
【００９０】
＜１０．第１０の実施形態＞
［ＰＬＬ回路１の構成］
図１５は、第１０の実施形態のＰＬＬ回路１のブロック図である。
そして、第１０の実施形態のＰＬＬ回路１は、すべての第１電流源６と遅延部１１との接続を個別に遮断制御可能である。
第１０の実施形態のＰＬＬ回路１は、基本構成は、図５に示す第２の実施形態のＰＬＬ回路１と同じである。
ただし、複数個の第１電流源６と、複数個の遅延部１１との間に、スイッチアレイ７１が接続されている。また、スイッチアレイ７１に接続され、スイッチアレイ７１を制御する制御部６１を有する。
【００９１】
スイッチアレイ７１は、複数個の接続スイッチ７２と、複数の制御入力端子７３とを有する。図１５のスイッチアレイ７１は、３個の接続スイッチ７２−１〜７２−３を有する。
以下、３個の接続スイッチ７２を互いに区別する場合、図１５左側から順番に、第１接続スイッチ７２−１、第２接続スイッチ７２−２、および第３接続スイッチ７２−３とよぶ。
複数の接続スイッチ７２の各々は、複数の制御入力端子７３の各々に接続される。
各接続スイッチ７２は、制御入力端子７３から入力される制御信号のレベルに応じて、開閉動作する。
そして、第１接続スイッチ７２−１は、第１電流源６の出力端子４２と、第１遅延部１１−１の第１トランジスタ１２のソース電極との間に接続される。
第２接続スイッチ７２−２は、第１電流源６の出力端子４２と、第２遅延部１１−２の第１トランジスタ１２のソース電極との間に接続される。
第３接続スイッチ７２−３は、第１電流源６の出力端子４２と、第３遅延部１１−３の第１トランジスタ１２のソース電極との間に接続される。
【００９２】
そして、接続スイッチ７２が閉じている場合、その接続スイッチ７２に接続される遅延部１１のトランジスタは、第１電流源６から切り離される。
また、接続スイッチ７２が開いている場合、その接続スイッチ７２に接続される遅延部１１のトランジスタは、第１電流源６に接続される。
【００９３】
制御部６１は、たとえばＣＰＵなどで構成される。制御部６１は、スイッチアレイ７１の複数の制御入力端子７３に接続される。そして、制御部６１は、複数の制御入力端子７３に対して個別の制御信号を出力する。
【００９４】
［ＰＬＬ回路１の動作］
たとえば制御部６１は、すべての接続スイッチ７２を閉じる制御信号をスイッチアレイ７１に出力する。
これにより、第１遅延部１１−１から第３遅延部１１−３のすべての遅延部１１には、全体的に、第１電流源６と第２電流源８とが接続される。
この状態では、リング発振部２の３段の遅延部１１のすべてには、第１電流源６の第１電流Ｉ１と、第２電流源８の第２電流Ｉ２とが供給される。
よって、ＰＬＬ回路１は、図４に示す第２の実施形態と同様の周波数の発振信号を生成する。
【００９５】
この他にも例えば、制御部６１は、第２接続スイッチ７２−２および第３接続スイッチ７２−３を開き、かつ第１接続スイッチ７２−１を閉じる制御信号をスイッチアレイ７１に出力する。
これにより、第１遅延部１１−１には、第１電流源６の第１電流Ｉ１と、第２電流源８の第２電流Ｉ２とが供給される。また、第２遅延部１１−２および第３遅延部１１−３には、第２電流源８のみが接続される。
よって、ＰＬＬ回路１は、第２の実施形態とは異なる周波数の発振信号を生成する。
【００９６】
以上の構成及び動作を有する第１０の実施形態のＰＬＬ回路１は、制御部６１により、電流源に接続される遅延部１１の個数および比率を制御することができるので、帯域ωｎと減衰係数ζを独立にかつダイナミックに調整することができる。
また、第１０の実施形態のＰＬＬ回路１では、制御部６１により、電流源に接続される遅延部１１の個数および比率を制御することにより上述した効果を得ている。
よって、第１０の実施形態のＰＬＬ回路１は、回路規模を増大させること無く、帯域ωｎを細かい分解能でかつダイナミックに調整することが可能となる。
【００９７】
なお、第１０の実施形態では、図５の第２の実施形態のＰＬＬ回路１を基本構成として、第１電流源６と遅延部１１との接続を制御している。
この他にも、第２電流源８と遅延部１１との接続を制御しても、または、第１電流源６と遅延部１１との接続および第２電流源８と遅延部１１との接続を制御してもよい。
また、図１、図６〜図１３に示す他の実施形態のＰＬＬ回路１を基本構成として、第１電流源６と遅延部１１との接続を制御してもよい。
たとえば第１電流源６および第２電流源８には、図１３の電流源を使用してもよい。
この場合において、制御部６１は、たとえば第２接続スイッチ７２−２および第３接続スイッチ７２−３を開き、かつ第１接続スイッチ７２−１を閉じる制御信号をスイッチアレイ７１に出力してもよい。
また、これと併せて、制御部６１は、第２電流源８において３個の電流トランジスタ４１を出力端子４２に接続するように制御してもよい。
これにより、３段の遅延部１１に対して、図８の第４の実施形態と同様に電流源を接続することができる。
【００９８】
＜１１．第１１の実施形態＞
［放送信号受信装置１０１の構成および動作］
図１６は、第１０の実施形態の放送信号受信装置１０１のブロック図である。
図１６の放送信号受信装置１０１は、ＰＬＬ回路１が生成した発振信号をローカル信号の生成に利用する電子機器の例である。
放送信号受信装置１０１は、アンテナ１０２、入力回路１０３、チューナ１０４を有する。
【００９９】
アンテナ１０２は、たとえばパラボラアンテナなどである。アンテナ１０２は、放送信号を受信する。
放送信号には、たとえば衛星放送信号がある。
日本で利用可能な衛星放送信号としては、たとえばＢＳ（Broadcast Satellite）放送衛星が中継する信号と、ＣＳ（Communications Satellite）通信衛星が中継する信号がある。
【０１００】
入力回路１０３は、アンテナ１０２に接続される。
入力回路１０３は、バンドパスフィルタ１１１と、高周波アンプ１１２とを有する。
バンドパスフィルタ１１１は、アンテナ１０２が受信した信号から、放送帯域成分を取り出す。バンドパスフィルタ１１１は、たとえば９５０〜２１５０ＭＨｚの帯域の信号成分を取り出す。
高周波アンプ１１２は、バンドパスフィルタ１１１により抽出した信号成分を増幅する。
【０１０１】
チューナ１０４は、（Auto Gain Controller）ＡＧＣ回路１２１、受信回路１２２、第１ローパスフィルタ１２３、第２ローパスフィルタ１２４、ディジタル復調部１２５、制御部６１、水晶発振器１２６を有する。
受信回路１２２は、ＰＬＬ回路１、局部発振器１３１、位相変換回路１３２、第１ミキサ１３３、第２ミキサ１３４を有する。
【０１０２】
ＡＧＣ回路１２１は、入力回路１０３の高周波アンプ１１２に接続される。
そして、ＡＧＣ回路１２１は、増幅された信号成分を自動増幅し、一定レベルの受信信号を生成する。
【０１０３】
ＰＬＬ回路１は、図１５の第１０の実施形態に係るＰＬＬ回路１である。
ＰＬＬ回路１は、水晶発振器１２６に接続される。
そして、ＰＬＬ回路１は、水晶発振器１２６が生成する信号を基準信号として、この基準信号に同期した発振信号を生成する。
【０１０４】
局部発振器１３１は、ＰＬＬ回路１に接続される。
そして、局部発振器１３１は、ＰＬＬ回路１が発生した発振信号に基づいて、ローカル信号を生成する。
【０１０５】
位相変換回路１３２は、局部発振器１３１に接続される。
そして、位相変換回路１３２は、ローカル信号の位相をずらす。
【０１０６】
第１ミキサ１３３は、ＡＧＣ回路１２１と局部発振器１３１に接続される。
そして、第１ミキサ１３３は、ＡＧＣ回路１２１から入力される受信信号と、ローカル信号とを混合する。これにより、受信信号の周波数が変換される。
【０１０７】
第１ローパスフィルタ１２３は、第１ミキサ１３３に接続される。
そして、第１ローパスフィルタ１２３は、第１ミキサ１３３により周波数変換された信号から、不要な高調波成分を除き、Ｉ信号（同相信号）を生成する。
【０１０８】
第２ミキサ１３４は、ＡＧＣ回路１２１と位相変換回路１３２に接続される。
そして、第２ミキサ１３４は、ＡＧＣ回路１２１から入力される受信信号と、９０度位相がずれたローカル信号とを混合する。
これにより、受信信号の周波数が変換される。
【０１０９】
第２ローパスフィルタ１２４は、第２ミキサ１３４に接続される。
そして、第２ローパスフィルタ１２４は、第２ミキサ１３４により周波数変換された信号から、不要な高調波成分を除き、Ｑ信号（直交信号）を生成する。
【０１１０】
以上の受信回路１２２の処理により、Ｉ信号およびＱ信号からなるベースバンド信号が生成される。
ディジタル復調部１２５は、第１ローパスフィルタ１２３と第２ローパスフィルタ１２４に接続される。そして、ディジタル復調部１２５は、Ｉ信号およびＱ信号をディジタル復調する。
これにより、ディジタル復調部１２５は、放送信号に含まれるデジタルストリーミング信号を生成する。デジタルストリーミング信号にはＭＰＥＧ−ＴＳ信号などがある。
このデジタルストリーミング信号は、たとえば放送信号受信装置１０１に接続された液晶モニタなどに送信される。
また、液晶モニタは、デジタルストリーミング信号に含まれる音声データ信号および映像データ信号を再生する。
これにより、放送信号に含まれる音声コンテンツおよび映像コンテンツが再生できる。
【０１１１】
［ＰＬＬ回路１の働き］
このような受信動作において、制御部６１は、ＰＬＬ回路１に接続され、ＰＬＬ回路１に制御信号を出力する。
制御部６１は、たとえば受信する放送チャネルを選択すると、その放送チャネルに対応するローカル信号を生成するために、ＰＬＬ回路１に制御信号を出力する。
図１５のＰＬＬ回路１のスイッチアレイ７１は、この制御信号が入力されると、第１接続スイッチ７２−１、第２接続スイッチ７２−２、および第３接続スイッチ７２−３の開閉を個別に制御する。
【０１１２】
たとえばローカル信号の周波数を最大に高くする場合、スイッチアレイ７１は、第１接続スイッチ７２−１、第２接続スイッチ７２−２、および第３接続スイッチ７２−３のすべてを閉じる。
この場合、図１５のリング発振部２の３段の遅延部１１にはすべて、第１電流Ｉ１および第２電流Ｉ２が供給される。
その結果、リング発振部２が生成する発振信号の周波数が最大となり、ローカル信号の周波数も最大となる。
【０１１３】
この他にもたとえば、ローカル信号の周波数を最小に低くする場合、スイッチアレイ７１は、第１接続スイッチ７２−１、第２接続スイッチ７２−２、および第３接続スイッチ７２−３のすべてを開く。
この場合、図１５のリング発振部２の３段の遅延部１１にはすべて、第２電流Ｉ２のみが供給される。
その結果、リング発振部２が生成する発振信号の周波数が最小となり、ローカル信号の周波数も最小となる。
【０１１４】
また、周波数が切り替えられるとき、リング発振部２が生成する発振信号の位相と、水晶発振器１２６が発生する信号との位相差が発生する。
チャージポンプ４は、位相比較部３が検出した位相差に応じた電流を含む信号を出力する。
第２フィルタ７の接続点５３の電圧は、このチャージポンプ４の出力信号に含まれる交流成分に応じて増加する。
第２電流源８は、複数の遅延部１１へ供給する第２電流Ｉ２を増やす。
よって、周波数が切り替えられるとき、第２電流源８から複数の遅延部１１へ供給される第２電流Ｉ２が一時的に増えるので、リング発振部２が生成する発振信号の周波数は、加速度的に変化する。
その結果、発振信号は、第１電流Ｉ１のみで供給電流を制御した場合に比べて早期に新たな周波数に切り替えられ、且つその新たな周波数に安定する。
【０１１５】
以上の各実施形態は、本発明の好適な実施形態の例であるが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲において種々の変形または変更が可能である。
【０１１６】
たとえば上述した各実施形態では、ＰＬＬ回路１のリング発振部２は、３段の遅延部１１による１個の遅延閉ループ１９を有する。
この他にもたとえばリング発振部２の遅延閉ループは、１段または５段以上の遅延部１１を有してもよい。
【０１１７】
また、リング発振部２は、複数の遅延閉ループ１９を切り替えられる構成であってもよい。
たとえば、複数段の遅延部１１の出力それぞれをセレクタに接続し、このセレクタにより選択された信号を初段の遅延部１１に戻す構成であってもよい。
【０１１８】
また、上述した各実施形態では、制御ループ９において、第１フィルタ５を第１電流源６に接続し、さらにこの第１電流源６をリング発振部２に接続している。
この他にもたとえば、制御ループ９において電圧制御発振器を使用し、この電圧制御発振器に第１フィルタ５を接続してもよい。
【０１１９】
また、上述した各実施形態では、第２フィルタ７は、第１キャパシタ５１と抵抗素子５２とが直列に接続された構成を有し、チャージポンプ４の出力信号の一次応答遅れ成分を抽出している。
この他にも例えば、第２フィルタ７は、キャパシタ、抵抗素子５２、インダクタを適宜組み合わせた回路構成により、チャージポンプ４の出力信号の２次以上の応答遅れ成分を抽出してもよい。また、第２フィルタ７は、複数の応答遅れ成分を抽出してもよい。
【０１２０】
また、上述した各実施形態では、図２に示すように、遅延部１１において第１トランジスタ１２に第２トランジスタ１３を並列に接続し、第１トランジスタ１２の第１電流Ｉ１と第２トランジスタ１３の第２電流Ｉ２とを制御している。
これにより、各遅延部１１の立下り時間Ｔｆを調整できる。
この他にも例えば、遅延部１１の第３トランジスタ１４に対して第４トランジスタを並列に接続し、この第３トランジスタ１４の第３電流と第４トランジスタの第４電流とを制御してもよい。
この場合、各遅延部１１の立上がり時間Ｔｒを調整できる。
【０１２１】
また、上述した各実施形態の位相比較部３には、図示しない水晶発振器１２６が生成した発振信号が基準信号として入力されている。
この他にも例えば、位相比較部３には、水晶発振器１２６以外の発振信号、たとえば受信信号に含まれる発振信号成分などが基準信号として入力されてもよい。
【０１２２】
また、上述した第１１の実施形態では、放送信号受信装置１０１にＰＬＬ回路１を使用している。
この他にも例えば、送信機、受信機、画像処理装置などの他の電子機器において、ＰＬＬ回路１を使用してもよい。
この場合において、ＰＬＬ回路１の発振信号は、受信回路１２２でのローカル信号を生成する以外の目的に使用されてもよい。
たとえば発振信号から送信信号を生成したり、同期信号と同期するタイミング信号を発振信号から生成してもよい。
【符号の説明】
【０１２３】
１…ＰＬＬ回路、２…リング発振部、３…位相比較部、４…チャージポンプ、５…第１フィルタ（平滑フィルタ）、６…第１電流源（平滑電流源）、７…第２フィルタ（遅れ成分フィルタ）、８…第２電流源（補正電流源）、９…制御ループ（閉ループ）、１１…遅延部、１２…第１トランジスタ（トランジスタ）、１３…第２トランジスタ（トランジスタ）、１９…遅延閉ループ、３１…第２キャパシタ、４１…電流トランジスタ、４２…出力端子、４３…電流切替スイッチ、５１…第１キャパシタ（容量素子）、５２…抵抗素子、Ｉ１…第１電流（平滑電流）、Ｉ２…第２電流（補正電流）、６１…制御部、７２−１…第１接続スイッチ、７２−２…第２接続スイッチ、１０１…放送信号受信装置（電子機器）、１３１…局部発振器（被入力部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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