(57)【要約】【課題】面積の増大を抑止しつつ、高ビットのＡＤ変換を高速に高精度に行うことが可能な固体撮像素子およびカメラシステムを提供する。【解決手段】第１段階にて、コンパレータ１５２Ｃは、単位画素から垂直信号線を通して出力されるアナログ信号を第１の傾斜状の参照信号と第１の比較をし、カウンタ１５３Ｃは第１の比較結果に基づき第１のカウントを行い、キャパシタ１５４Ｃは第１の比較結果が反転した時点で、第１の傾斜上の参照信号を取り込み、第２段階にて、コンパレータ１５２Ｃは、入力アナログ信号とキャパシタに取り込まれた信号と第２の傾斜状の参照信号の関係に基づき第２の比較をし、カウンタ１５３Ｃは第２の比較結果に基づき第２のカウントを行い、第１のカウント結果を上位ビットとし、第２のカウント結果を第１のカウント結果に対して下位ビットにした値をアナログ・デジタル変換結果とする。【選択図】図７
2011082929.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む単位画素が行列状に配置された画素部と、
前記画素部から複数の画素単位で垂直信号線を通してアナログの画素信号の読み出しを行う画素信号読み出し部と、を有し、
前記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出しアナログ信号と傾斜状の参照電圧とを比較し、アナログ信号電位と参照電圧が一致すると出力が反転する複数のコンパレータと、
対応する前記コンパレータの比較結果に基づきカウントを行う少なくとも一つのカウンタと、
前記アナログ信号を記憶するためのキャパシタと、を含み、
第１段階の処理と第２段階の処理を少なくとも１回行う機能を含み、
前記第１段階にて、
前記コンパレータは、前記単位画素から前記垂直信号線を通して出力されるアナログ信号を第１の傾斜状の参照信号と第１の比較をし、
前記カウンタは、前記コンパレータにおける第１の比較結果に基づき第１のカウントを行い、
前記キャパシタは、前記コンパレータの第１の比較結果が反転した時点で、前記第１の傾斜上の参照信号を取り込み、
前記第２段階にて、
前記コンパレータは、前記単位画素から前記垂直信号線を通して出力されるアナログ信号と前記キャパシタに取り込まれた信号と第２の傾斜状の参照信号の関係に基づき、第２の比較をし、
前記カウンタは、前記コンパレータにおける第２の比較結果に基づき第２のカウントを行い、
第１のカウント結果を上位ビットとし、第２のカウント結果を第１のカウント結果に対して下位ビットにした値を、アナログ・デジタル変換結果とすることにより、アナログ・デジタル変換を行う
固体撮像素子。
【請求項２】
前記画素信号読み出し部は、
前記第２段階にて、
前記コンパレータは、前記単位画素から垂直信号線を通して出力されるアナログ信号と前記第１のキャパシタに取り込まれた信号の差分を、第２の傾斜状の参照信号と第２の比較をし、
前記カウンタは、前記コンパレータにおける第２の比較結果に基づき第２のカウントを行う
請求項１記載の固体撮像素子。
【請求項３】
前記画素信号読み出し部は、
前記第２段階にて、
前記コンパレータは、前記単位画素から垂直信号線を通して出力されるアナログ信号を、第２の傾斜状の参照信号と前記第１のキャパシタに取り込まれた信号の加算分と第２の比較をし、
前記カウンタは、前記コンパレータにおける第２の比較結果に基づき第２のカウントを行う
請求項１記載の固体撮像素子。
【請求項４】
前記コンパレータにおける第１の比較結果に基づき第１のカウントをするカウンタと、前記コンパレータにおける第２の比較結果に基づき第２のカウントをするカウンタは、同一である
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項５】
第１段階にて、前記単位画素から垂直信号線を通して出力されるアナログ信号を第１の傾斜状の参照信号と第１の比較をするコンパレータと、第２段階にて、前記単位画素から垂直信号線を通して出力されるアナログ信号と前記第１のキャパシタに取り込まれた信号と第２の傾斜状の参照信号の関係の基づき、第２の比較をするコンパレータは、同一であり、
前記コンパレータにおける第１の比較結果に基づき第１のカウントをするカウンタと、前記コンパレータにおける第２の比較結果に基づき第２のカウントをするカウンタは、同一である
請求項１から３のいずれか一に記載の固体撮像素子。
【請求項６】
第２の傾斜状の参照信号と前記キャパシタに取り込まれた信号の加算分は、
第１段階で前記キャパシタの一端を固定電位とし、他の一端を前記コンパレータが反転したときの第１の傾斜状の参照信号とし、第１段階の終了後、一端を第２の傾斜状の参照信号とし、他の一端を直流的に接続せず、他の一端をフローティングとし、直流的に他の回路の出力に接続していないフローティングにした端子に現れる電位を用いる
請求項３記載の固体撮像素子。
【請求項７】
前記単位画素から垂直信号線を通して出力されるアナログ信号と前記キャパシタに取り込まれた信号の差分を算出するアナログ減算器を有する、
請求項２記載の固体撮像素子。
【請求項８】
前記キャパシタに取り込まれる第１の傾斜状の参照信号をバッファリングするユニティゲインバッファを有し、
前記キャパシタは、
前記ユニティゲインバッファによってバッファリングされた第１の傾斜状の参照信号が取り込む
請求項１から７のいずれか一に記載の固体撮像素子。
【請求項９】
前記ユニティゲインバッファは、複数カラムで共有されている
請求項８記載の固体撮像素子。
【請求項１０】
前記コンパレータの第１の比較結果が反転した時点で、前記第１の傾斜上の参照信号を取り込む前記キャパシタの一端は、トランジスタによるスイッチを介して、前記第１の傾斜上の参照信号の供給線と接続されるか、前記第１の傾斜上の参照信号がバッファリングされ等価的に前記第１の傾斜上の参照信号の供給線と接続されており、
トランジスタによる前記スイッチは、前記コンパレータの判定結果の信号を、フリップフロップによりバッファリングされた結果により制御される
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１１】
前記コンパレータの第１の比較結果が反転した時点で、前記第１の傾斜上の参照信号を取り込む前記キャパシタの一端は、トランジスタによるスイッチを介して、前記第１の傾斜上の参照信号の供給線と接続されるか、前記第１の傾斜上の参照信号がバッファリングされ等価的に前記第１の傾斜上の参照信号の供給線と接続されており、
トランジスタによる前記スイッチは、前記コンパレータの判定結果の信号を、第２のキャパシタあるいは第２のキャパシタ群により帯域制限された結果により制御されている
請求項１から９のいずれか一に記載の固体撮像素子。
【請求項１２】
アナログ・デジタル変換機能を有する前記画素信号読み出し部は、
暗時信号の上位ビットをアナログ・デジタル変換する機能と、
暗時信号の下位ビットをアナログ・デジタル変換する機能と、
光信号の上位ビットをアナログ・デジタル変換する機能と、
光信号の下位ビットをアナログ・デジタル変換する機能と、を含む
請求項１から１１のいずれか一に記載の固体撮像素子。
【請求項１３】
前記単位画素は、
出力ノードと、
前記光電変換素子の電荷を前記出力ノードに転送する転送トランジスタと、
セレクト信号に応じて、前記出力ノードの画素情報を前記垂直信号線に出力する選択トランジスタと、を含み、
前記画素信号読み出し部は、
前記選択トランジスタを開けて暗時信号を垂直信号線に読み込み、カウンタを初期化し、暗時信号の上位ビットをアナログ・デジタル変換し、その結果を上位ビット用の一時記憶部に記憶する機能と、
カウンタを初期化し、暗時信号の下位ビットをアナログ・デジタル変換し、その結果を下位ビット用の一時記憶部に記憶する機能と、
画素内の前記転送トランジスタを開けて光信号を垂直信号線に読み込み、上位ビット用の一時記憶部からカウンタに値を読み込む、光信号の上位ビットをアナログ・デジタル変換し、その結果を上位ビット用の一時記憶部に記憶する機能と、
下位ビット用の一時記憶部からカウンタに値を読み込み、光信号の下位ビットをアナログ・デジタル変換し、その結果を下位ビット用の一時記憶部に記憶する機能と、を含む
請求項１２記載の固体撮像素子。
【請求項１４】
前記画素信号読み出し部は、
光信号の下位ビットをアナログ・デジタル変換した結果から暗時信号の下位ビットをアナログ・デジタル変換した結果を差し引いた値の上位桁よって、光信号の上位ビットをアナログ・デジタル変換した結果から暗時信号の上位ビットをアナログ・デジタル変換した結果を差し引いた値を補正する
請求項１２記載の固体撮像素子。
【請求項１５】
前記単位画素は、
出力ノードと、
前記光電変換素子の電荷を前記出力ノードに転送する転送トランジスタと、
セレクト信号に応じて、前記出力ノードの画素情報を前記垂直信号線に出力する選択トランジスタと、を含み、
前記画素信号読み出し部は、
前記選択トランジスタを開けて暗時信号を垂直信号線に読み込み、カウンタを初期化し、暗時信号の上位ビットをアナログ・デジタル変換し、その結果を上位ビット用の一時記憶部に記憶する機能と、
カウンタを初期化し、暗時信号の下位ビットをアナログ・デジタル変換し、その結果を下位ビット用の一時記憶部に記憶する機能と、
画素内の転送トランジスタを開けて光信号を垂直信号線に読み込み、その後、上位ビット用の一時記憶部からカウンタに値を読み込み、光信号の上位ビットをアナログ・デジタル変換し、その結果を上位ビット用の一時記憶部に記憶する機能と、
下位ビット用の一時記憶部からカウンタに値を読み込み、光信号の下位ビットをアナログ・デジタル変換し、その結果を下位ビット用の一時記憶部に記憶する機能と、
上位ビット用および下位ビット用の一時記憶部の内容を水平転送し、ここで下位ビットにおいては、下位ビットの変換範囲の桁数より多い桁数の情報を水平転送し、水平転送された情報のうち下位ビット変換範囲より上の桁を、デジタル加算器あるいはデジタル減算器によって、上位ビットに加算あるいは減算する機能と、を含む
請求項１４記載の固体撮像素子。
【請求項１６】
前記単位画素は、
出力ノードと、
前記光電変換素子の電荷を前記出力ノードに転送する転送トランジスタと、
セレクト信号に応じて、前記出力ノードの画素情報を前記垂直信号線に出力する選択トランジスタと、を含み、
前記画素信号読み出し部は、
前記選択トランジスタを開けて暗時信号を垂直信号線に読み込み、カウンタを初期化し、暗時信号の上位ビットをアナログ・デジタル変換し、その結果を上位ビット用の一時記憶部に記憶する機能と、
カウンタを初期化し、暗時信号の下位ビットをアナログ・デジタル変換し、その結果を下位ビット用の一時記憶部に記憶する機能と、
画素内の転送トランジスタを開けて光信号を垂直信号線に読み込み、上位ビット用の一時記憶部からカウンタに値を読み込み、光信号の上位ビットをアナログ・デジタル変換し、その結果を上位ビット用の一時記憶部に記憶する機能と、
下位ビット用の一時記憶部からカウンタに値を読み込み、光信号の下位ビットをアナログ・デジタル変換し、その結果を下位ビット用の一時記憶部に記憶する機能と、
上位ビット用の一時記憶部からカウンタに値を読み込み、下位ビット用の一時記憶部のうち、下位ビットの変換範囲の桁数より上位の桁の内容によって、カウンタが加算カウントまたは減算カウントし、その結果を上位ビット用の一時記憶部に記憶する機能と、を含む
請求項１４記載の固体撮像素子。
【請求項１７】
前記コンパレータおよび前記カウンタの一部または全部が、複数カラムで共有されている
請求項１から１６のいずれか一に記載の固体撮像素子。
【請求項１８】
前記単位画素は、
出力ノードと、
前記光電変換素子の電荷を前記出力ノードに転送する転送トランジスタと、
セレクト信号に応じて、前記出力ノードの画素情報を前記垂直信号線に出力する選択トランジスタと、を含み、
前記画素信号読み出し部は、
前記選択トランジスタを開けて暗時信号を垂直信号線に読み込み、カウンタを初期化し、第１の画素の暗時信号の上位ビットをアナログ・デジタル変換し、その結果を第１の上位ビット用の一時記憶部に記憶する機能と、
カウンタを初期化し、第１の画素の暗時信号の下位ビットをアナログ・デジタル変換し、その結果を第１の下位ビット用の一時記憶部に記憶する機能と、
カウンタを初期化し、第２の画素の暗時信号の上位ビットをアナログ・デジタル変換し、その結果を第２の上位ビット用の一時記憶部に記憶する機能と、
カウンタを初期化し、第２の画素の暗時信号の下位ビットをアナログ・デジタル変換し、その結果を第２の下位ビット用の一時記憶部に記憶する機能と、
画素内の転送トランジスタを開けて光信号を垂直信号線に読み込み、第１の上位ビット用の一時記憶部からカウンタに値を読み込み、第１の画素の光信号の上位ビットをアナログ・デジタル変換し、その結果を第１の上位ビット用の一時記憶部に記憶する機能と、
第１の下位ビット用の一時記憶部からカウンタに値を読み込み、第１の画素の光信号の下位ビットをアナログ・デジタル変換し、その結果を第１の下位ビット用の一時記憶部に記憶する機能と、
第２の上位ビット用の一時記憶部からカウンタに値を読み込み、第２の画素の光信号の上位ビットをアナログ・デジタル変換し、その結果を第２の上位ビット用の一時記憶部に記憶する機能と、
第２の下位ビット用の一時記憶部からカウンタに値を読み込み、第２の画素の光信号の下位ビットをアナログ・デジタル変換し、その結果を第２の下位ビット用の一時記憶部に記憶する機能と、を含む
請求項１７記載の固体撮像素子。
【請求項１９】
前記コンパレータは、
複数段配置され、
初段のコンパレータは各カラムに配置され、
前記コンパレータの２段目以降および前記カウンタの一部または全部が複数カラムで共有されている
請求項１から１８のいずれか一に記載の固体撮像素子。
【請求項２０】
固体撮像素子と、
前記固体撮像素子に被写体像を結像する光学系と、を有し、
前記固体撮像素子は、
光電変換素子を含む単位画素が行列状に配置された画素部と、
前記画素部から複数の画素単位で垂直信号線を通してアナログの画素信号の読み出しを行う画素信号読み出し部と、を有し、
前記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出しアナログ信号と傾斜状の参照電圧とを比較し、アナログ信号電位と参照電圧が一致すると出力が反転する複数のコンパレータと、
対応する前記コンパレータの比較結果に基づきカウントを行う少なくとも一つのカウンタと、
前記アナログ信号を記憶するためのキャパシタと、を含み、
第１段階の処理と第２段階の処理を少なくとも１回行う機能を含み、
前記第１段階にて、
前記コンパレータは、前記単位画素から前記垂直信号線を通して出力されるアナログ信号を第１の傾斜状の参照信号と第１の比較をし、
前記カウンタは、前記コンパレータにおける第１の比較結果に基づき第１のカウントを行い、
前記キャパシタは、前記コンパレータの第１の比較結果が反転した時点で、前記第１の傾斜上の参照信号を取り込み、
前記第２段階にて、
前記コンパレータは、前記単位画素から前記垂直信号線を通して出力されるアナログ信号と前記キャパシタに取り込まれた信号と第２の傾斜状の参照信号の関係に基づき、第２の比較をし、
前記カウンタは、前記コンパレータにおける第２の比較結果に基づき第２のカウントを行い、
第１のカウント結果を上位ビットとし、第２のカウント結果を第１のカウント結果に対して下位ビットにした値を、アナログ・デジタル変換結果とすることにより、アナログ・デジタル変換を行う
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直並列式と呼ばれるＡＤ変換装置を有する固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
固体撮像素子において、カラムＡＤと呼ばれる方式では、各カラムにＡＤ変換（アナログ・デジタル変換）機能を持ち、各カラム内でＡＤ変換を行う。
このＡＤ変換は、共通の傾斜状の参照信号を用いる。
【０００３】
固体撮像素子は、光電変換素子を含む単位画素が行列状に配置された画素アレイ部に対して、画素列に対応して配置される。
固体撮像素子は、コンパレータおよびカウンタを有し、単位画素から垂直信号線を通して出力されるアナログ信号を傾斜状の参照信号とコンパレータで比較することによって、このアナログ信号の大きさに対応した時間情報を持つ比較結果を出力する。
そして、固体撮像素子は、カウンタでコンパレータにおける比較結果に基づきカウントを行う。こうして得られたカウンタ値が、ＡＤ変換結果となる。
【０００４】
しかしこの方法では、たとえば１２ビットのＡＤ変換を行うには、４０９６回のカウントを行う必要があり、時間がかかる。
【０００５】
この高ビットのＡＤ変換を高速に行えないという問題を解決する方法として、非特許文献１、特許文献１および特許文献２等に開示された、以下に示す方法が挙げられる。
【０００６】
非特許文献１に開示された第１の方法は、第１段階で、通常のカラムＡＤ方式で上位ビットのＡＤ変換を行う。
第２段階では、第１段階での変換結果に基づき、複数ある傾斜状の参照信号の中から利用する参照信号を選択することによりカラムＡＤ方式で、下位ビットをＡＤ変換する。
【０００７】
第２の方法では、第１段階では、通常のカラムＡＤ方式で上位ビットのＡＤ変換を行う。
第２段階では、単位画素から垂直信号線を通して出力されるアナログ信号を第１段階における変換結果をカラム内でＤＡ変換（デジタル・アナログ変換）したアナログ値傾斜状の参照信号の関係を比較し、その結果をＡＤ変換する。
【０００８】
第２の方法は、一度ＡＤ変換したデータを、ＤＡ変換していることに等しい。
非特許文献１に開示された第１の方法は、上位ビットのデジタル値によって下位ビット変換時の参照信号を選択するので、基本参照波を上位ビットのＤＡ変換した結果で補正したものを、上位ビットのＡＤ変換結果により選択していることに等しい。
したがって、一度ＡＤ変換したデータを、ＤＡ変換していることと考え方が近い。
【０００９】
図１は、このような一般的な高ビットのＡＤ変換を高速に行う方式の概念的に示す図である。
【００１０】
図１において、ＡＤ変換は以下の通りに行われる。
ＡＤ変換器１で変換対象のアナログ入力値を荒くＡＤ変換し、結果を上位ビットのＡＤ変換結果とする。ＡＤ変換器１によりデジタル値をＤＡ変換器２でアナログ値に変換し、上位ビットのＡＤ変換結果とアナログ入力値との差分を減算器３で算出し、その差分をＡＤ変換器４でＡＤ変換することにより下位ビットのＡＤ変換結果とする。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開2008-154291号公報
【特許文献２】特開2008-177681号公報
【非特許文献】
【００１２】
【非特許文献１】ISSCC 2007  28.4  A CMOS Image Sensor with a Column-Level Multiple-Ramp Single-Slope ＡＤＣ  M.F. Snoeij他
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記第１の方法では、上位ビットが多くなると、参照信号や、参照信号を選択するスイッチが多くなり、参照信号の通す信号線や、参照信号を選択するスイッチの面積が大きくなる。
また、参照信号を選択するデコーダも必要となり、回路規模の増大を招く。実用的なのは、上位ビットが３ビット程度までと考えられる。
【００１４】
上記第２の方法では、上位ビットが多くなると、カラム内のＤＡ変換回路が大きくなってしまい、回路規模の増大を招く。
実用的なのは、やはり上位ビットが３ビット程度までと考えられる。
【００１５】
また、特許文献１に開示された第３の方法は、一度ＡＤ変換したデータを、ＤＡ変換してはいないが、回路規模が大きくなることが予想される。
また、ＣＲ時定数を用いているため、キャパシタンスと抵抗値のばらつきの影響を受けやすいと予想される。
【００１６】
特許文献２に開示された第４の方法は、コンパレータのオフセットキャンセルが片側でしかできず、また、上位ビットと下位ビットでカウンタの別の部分を用い、カウンタの占有面積が大きいという問題がある。
【００１７】
上述した既存技術においては、参照信号の通す信号線や、参照信号を選択するスイッチの面積、あるいは、ＤＡ変換回路の面積が大きくなってしまい、製造コストの面から都合が悪い。あるいは、キャパシタンスと抵抗値のばらつきの影響を受ける。
また、コンパレータのオフセットキャンセルが不十分になる。
また、カウンタが上位ビットと下位ビットで共有できず、カウンタの面積が増大する。高ビットのＡＤ変換を高速に行えて、面積が大きくならず、精度が良いＡＤ変換器が求められる。
【００１８】
本発明は、面積の増大を抑止しつつ、高ビットのＡＤ変換を高速に高精度に行うことが可能な固体撮像素子およびカメラシステムを提供することにある。
【課題を解決するための手段】
【００１９】
本発明の第１の観点の固体撮像素子は、光電変換素子を含む単位画素が行列状に配置された画素部と、前記画素部から複数の画素単位で垂直信号線を通してアナログの画素信号の読み出しを行う画素信号読み出し部と、を有し、前記画素信号読み出し部は、画素の列配列に対応して配置され、読み出しアナログ信号と傾斜状の参照電圧とを比較し、アナログ信号電位と参照電圧が一致すると出力が反転する複数のコンパレータと、対応する前記コンパレータの比較結果に基づきカウントを行う少なくとも一つのカウンタと、前記アナログ信号を記憶するためのキャパシタと、を含み、第１段階の処理と第２段階の処理を少なくとも１回行う機能を含み、前記第１段階にて、前記コンパレータは、前記単位画素から前記垂直信号線を通して出力されるアナログ信号を第１の傾斜状の参照信号と第１の比較をし、前記カウンタは、前記コンパレータにおける第１の比較結果に基づき第１のカウントを行い、前記キャパシタは、前記コンパレータの第１の比較結果が反転した時点で、前記第１の傾斜上の参照信号を取り込み、前記第２段階にて、前記コンパレータは、前記単位画素から前記垂直信号線を通して出力されるアナログ信号と前記キャパシタに取り込まれた信号と第２の傾斜状の参照信号の関係に基づき、第２の比較をし、前記カウンタは、前記コンパレータにおける第２の比較結果に基づき第２のカウントを行い、第１のカウント結果を上位ビットとし、第２のカウント結果を第１のカウント結果に対して下位ビットにした値を、アナログ・デジタル変換結果とすることにより、アナログ・デジタル変換を行う。
【００２０】
本発明の第２の観点のカメラシステムは、固体撮像素子と、前記固体撮像素子に被写体像を結像する光学系と、を有し、前記固体撮像素子は、光電変換素子を含む単位画素が行列状に配置された画素部と、前記画素部から複数の画素単位で垂直信号線を通してアナログの画素信号の読み出しを行う画素信号読み出し部と、を有し、前記画素信号読み出し部は、画素の列配列に対応して配置され、読み出しアナログ信号と傾斜状の参照電圧とを比較し、アナログ信号電位と参照電圧が一致すると出力が反転する複数のコンパレータと、対応する前記コンパレータの比較結果に基づきカウントを行う少なくとも一つのカウンタと、前記アナログ信号を記憶するためのキャパシタと、を含み、第１段階の処理と第２段階の処理を少なくとも１回行う機能を含み、前記第１段階にて、前記コンパレータは、前記単位画素から前記垂直信号線を通して出力されるアナログ信号を第１の傾斜状の参照信号と第１の比較をし、前記カウンタは、前記コンパレータにおける第１の比較結果に基づき第１のカウントを行い、前記キャパシタは、前記コンパレータの第１の比較結果が反転した時点で、前記第１の傾斜上の参照信号を取り込み、前記第２段階にて、前記コンパレータは、前記単位画素から前記垂直信号線を通して出力されるアナログ信号と前記キャパシタに取り込まれた信号と第２の傾斜状の参照信号の関係に基づき、第２の比較をし、前記カウンタは、前記コンパレータにおける第２の比較結果に基づき第２のカウントを行い、第１のカウント結果を上位ビットとし、第２のカウント結果を第１のカウント結果に対して下位ビットにした値を、アナログ・デジタル変換結果とすることにより、アナログ・デジタル変換を行う。
【発明の効果】
【００２１】
本発明によれば、面積の増大を抑止しつつ、高ビットのＡＤ変換を高速に高精度に行うことができる。
【図面の簡単な説明】
【００２２】
【図１】一般的な高ビットのＡＤ変換を高速に行う方式の概念的に示す図である。
【図２】本発明の実施形態に係る直（列）並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図３】図２の直（列）並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【図４】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図５】本実施形態に係る直（列）並列ＡＤ変換方式の基本概念を説明するための第１図である。
【図６】本実施形態に係る直（列）並列ＡＤ変換方式の基本概念を説明するための第２図である。
【図７】本発明の第１の実施形態に係るカラム処理回路群のカラム処理回路の構成例を示す図である。
【図８】本第１の実施形態において、ＡＤ変換の上位ビットが２ビット、下位ビットが２ビットの場合の、各ノードの波形、カウンタの状態、スイッチの状態を示す図である。
【図９】第１の傾斜状の参照信号をユニティゲインバッファによってバッファリングする構成例を示す図である。
【図１０】ユニティゲインバッファを複数カラムで共有する例を示す図である。
【図１１】図１０の場合の３カラム分の全体の回路図を示す図である。
【図１２】スイッチをオン、オフするコンパレータの出力信号を伝達する信号伝達回路を配置する構成例を示す図である。
【図１３】本実施形態に係る組み合わせ回路の構成例を示す回路図である。
【図１４】図１３の組み合わせ回路の真理値表を示す図である。
【図１５】クロックドインバータの構成例を示す回路図である。
【図１６】２ビットの場合の図１２の回路の第１段階の動作を過渡応答まで含めて示す図である。
【図１７】スイッチをオン、オフするコンパレータの出力信号を伝達する信号伝達回路を配置する他の構成例を示す図である。
【図１８】スイッチをオン、オフするコンパレータの出力信号を伝達する信号伝達回路を配置するさらに他の構成例を示す図である。
【図１９】１カラム分のスイッチをオン、オフするコンパレータの出力信号を伝達する信号伝達回路を配置する構成を含むカラム処理回路を示すブロック図である。
【図２０】１カラム分のスイッチをオン、オフするコンパレータの出力信号を伝達する信号伝達回路を配置する構成を含むカラム処理回路を具体的に示す回路図である。
【図２１】本発明の第２の実施形態に係るカラム処理回路の構成例を示す図である。
【図２２】本第２の実施形態において、ＡＤ変換の上位ビットが２ビット、下位ビットが２ビットの場合の、各ノードの波形、カウンタの状態、スイッチの状態を示す図である。
【図２３】アナログ減算器の構成例を示す図である。
【図２４】第２の実施形態において、第１の実施形態で述べた１カラム分のスイッチをオン、オフするコンパレータの出力信号を伝達する信号伝達回路を配置する構成を含むカラム処理回路を示すブロック図である。
【図２５】第３の実施形態に係るデジタルＣＤＳ方式の概要を示す図である。
【図２６】本第３の実施形態に係るデジタルＣＤＳ方式の詳細な流れの例を示す図である。
【図２７】本第３の実施形態に係るカウンタ、一時記憶部等の一例を示すブロック図である。
【図２８】図２７のカウンタ、一時記憶部等の回路図例を示す図である。
【図２９】上位ビット、下位ビットそれぞれの構成例を示す図である。
【図３０】３カラム３桁分のレイアウト例を示す図である。
【図３１】上位ビットおよび下位ビットのＣＤＳ結果を合成して一つのＣＤＳ結果にする様子を示す図である。
【図３２】図３１で示した処理を行うための方法の一つを示す図である。
【図３３】第４の実施形態に係るデジタルＣＤＳ方式の概要を示す図である。
【図３４】光信号から暗時信号を差し引いたデジタル値より１少ない値をＡＤ変換によって得て用いる様子を示す第１図である。
【図３５】光信号から暗時信号を差し引いたデジタル値より１少ない値をＡＤ変換によって得て用いる様子を示す第２図である。
【図３６】第５の実施形態において、コンパレータ、カウンタを複数カラムで共有し、本実施形態に係る高速な２段階のＡＤ変換を用いる方法の概要の例を示す図である。
【図３７】第５の実施形態において、コンパレータ、カウンタを複数カラムで共有し、本実施形態に係る高速な２段階のＡＤ変換を用いる方法の詳細の例を示す図である。
【図３８】本第５の実施形態に係るコンパレータ、カウンタを複数カラムで共有する図４の回路に対応するカラム処理回路の構成例を示す図である。
【図３９】本第５の実施形態に係るコンパレータ、カウンタを複数カラムで共有する図１９の回路に対応するカラム処理回路の構成例を示す図である。
【図４０】本第５の実施形態に係るカウンタ、一時記憶部等の回路図例を示す図である。
【図４１】第５の実施形態における６つの一時記憶部の選択のしかたを示す図である。
【図４２】第５の実施形態における３カラム分のレイアウトイメージの例を示す図である。
【図４３】本発明の第６の実施形態に係るカラム処理群の図４や図３８に対応するカラム処理回路の構成例を示す図である。
【図４４】本発明の第６の実施形態に係るカラム処理群の図１９や図３９に対応するカラム処理回路の構成例を示す図である。
【図４５】、第６の実施形態におけるＡＤ変換の上位ビットが２ビット、下位ビットが２ビットの場合の、各ノードの波形、カウンタの状態、スイッチの状態を示す図である。
【図４６】本第７の実施形態において、ＡＤ変換を複数回行い、本発明の実施形態に係る高速な２段階のＡＤ変換を用いる方法の概要の例を示す図である。
【図４７】本第７の実施形態において、ＡＤ変換を複数回行い、本発明の実施形態に係る高速な２段階のＡＤ変換を用いる方法の詳細の例を示す図である。
【図４８】多重ＡＤ変換する場合の上位ビット、下位ビットそれぞれの構成例を示す図である。
【図４９】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡＤＣの構成例
３．第１の実施形態
４．第２の実施形態
５．第３の実施形態
６．第４の実施形態
７．第５の実施形態
８．第６の実施形態
９．第７の実施形態
１０．カメラシステムの構成例
【００２４】
図２は、本発明の実施形態に係る直（列）並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図３は、図２の直（列）並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
【００２５】
＜１．固体撮像素子の全体構成例＞
この固体撮像素子１００は、図２および図３に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し部としてのＡＤＣ群であるカラム処理回路群１５０、並びにＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０を有する。
固体撮像素子１００は、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００２６】
なお、本発明の実施形態に係る画素信号読み出し部は、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、ＡＤＣ群であるカラム処理回路群１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０等により構成される。
【００２７】
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。
【００２８】
［単位画素の構成例］
図４は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００２９】
この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを有する。
【００３０】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョン（Floating Diffusion、浮遊拡散層)ＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００３１】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００３２】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラム処理回路群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
【００３３】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００３４】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００３５】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００３６】
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群１５０の各カラム処理回路１５１に出力する。
【００３７】
＜２．カラムＡＤＣの構成例＞
【００３８】
直（列）並列ＡＤ変換方式のカラム処理回路群１５０は、基本的に、列ごとにＡＤＣを含むカラム処理回路１５１が複数列配列されている。
各カラム処理回路１５１は、基本的に以下の構成を有する。
各カラム処理回路１５１は、ＤＡＣ１６１により生成される傾斜状の参照電圧Ｖｓｌｏｐ（１，２）と、行線毎に画素から垂直信号線１１６を経由し得られるアナログ信号ＶＳＬとを比較するコンパレータ（比較器）１５２を有する。
コンパレータ１５２は、参照信号Ｖｓｌｏｐと入力アナログ信号ＶＳＬとを比較し、参照信号Ｖｓｌｏｐと入力アナログ信号ＶＳＬとが一致すると出力レベルを反転する。
カラム処理回路１５１は、コンパレータ１５２における比較結果に基づきカウントを行うカウンタ１５３と、アナログ信号を記憶するためのキャパシタ１５４を有する。
コンパレータ１５２とカウンタ１５３によりＡＤ変換器（ＡＤＣ）２００が形成される。また、キャパシタ１５４は、第１のキャパシタに相当する。
なお、参照電圧Ｖｓｌｏｐは傾斜状の参照電圧を階段状に変化させたランプ波（ＲＡＭＰ）である。
本実施形態においては、ＡＤ変換を行うに際し、参照電圧Ｖｓｌｏｐは、後述するように、２つの傾斜状の第１の参照電圧Ｖｓｌｏｐ１と第２の参照電圧Ｖｓｌｏｐ２が用いられる。
第１の参照電圧Ｖｓｌｏｐ１は、ＤＡＣ１６１により供給線ＬＶ１を通して供給され。第２の参照電圧Ｖｓｌｏｐ２は、ＤＡＣ１６１により供給線ＬＶ２を通して供給される。
【００３９】
カラム処理回路１５１は、たとえばタイミング制御回路１４０の制御の下、次のように動作する。
第１段階にて、コンパレータ１５２は、単位画素１１０Ａから垂直信号線１１６を通して出力されるアナログ信号ＶＳＬを第１の傾斜状の参照信号Ｖｓｌｏｐ１と第１の比較を行う。
カウンタ１５３は、コンパレータ１５２における第１の比較結果に基づき第１のカウントを行う。
第１のキャパシタ１５４は、コンパレータ１５２の第１の比較結果が反転した時点で、第１の傾斜上の参照信号Ｖｓｌｏｐ１を取り込む。
【００４０】
第２段階にて、コンパレータ１５２は、単位画素１１０Ａから垂直信号線１１６を通して出力されるアナログ信号ＶＳＬと第１のキャパシタ１５４に取り込まれた信号と第２の傾斜状の参照信号Ｖｓｌｏｐ２の関係に基づき、第２の比較を行う。
カウンタ１５３は、コンパレータ１５２における第２の比較結果に基づき第２のカウントを行う。
そして、カラム処理回路１５１は、第１のカウント結果を上位ビットとし、第２のカウント結果を第１のカウント結果に対して下位ビットにした値を、アナログ・デジタル変換結果とすることにより、アナログ・デジタル変換を行う。
【００４１】
このような構成を有するカラム処理回路５１は、ｋビットデジタル信号変換機能を有し、カラム処理回路１５１の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０が配置される。
【００４２】
以下に、本実施形態に係る直（列）並列ＡＤ変換方式の基本概念を説明し、その後、直（列）並列ＡＤ変換方式のカラム処理回路１５１（ＡＤ変換装置）の具体的な構成例について説明する。
【００４３】
［基本概念］
本実施形態に係るカラム処理回路１５１は、キャパシタ１５４を持ち、上位ビットのＡＤ変換時に、そのキャパシタＣ１５４に、コンパレータ１５２の第１の比較結果でその出力が反転した時点で第１の傾斜状の参照信号Ｖｓｌｏｐ１をアナログ的に取り込む。
カラム処理回路１５１は、そのアナログ情報を用いて下位ビットのＡＤ変換を行うことに最大の特徴を持つ。
上位ビットのＡＤ変換結果をＤＡ変換するのではなく、上位ビットのＡＤ変換結果に相当するアナログ値を参照信号Ｖｓｌｏｐから取り込み、アナログのまま用いる。
また、キャパシタ１５４は、ＣＲ時定数を作るためではなく、アナログメモリ的に用いる。
この概念を、図５および図６に示す。
【００４４】
図５は、本実施形態に係る直（列）並列ＡＤ変換方式の基本概念を説明するための第１図である。
図６は、本実施形態に係る直（列）並列ＡＤ変換方式の基本概念を説明するための第２図である。
なお、図５および図６は、必ずしも最適な実施形態を表したものではないかもしれないが、本発明の概念を表すのには適する図である。
【００４５】
図５および図６のＡＤ変換装置を形成するカラム処理回路１５１Ａおよび１５１Ｂは、ＡＤ変換器２００−１、２００−２、第１のキャパシタ１５４、スイッチ１５５、および減算器１５６を有する。
【００４６】
基本概念は、以下の通りである。
変換対象のアナログ入力値ＶＳＬをＡＤ変換器２００−１で荒くＡＤ変換し、結果を上位ビットのＡＤ変換結果とし、対応するアナログ値ＶＳＬをスイッチ１５５を介してキャパシタ１５４に取り込む。
キャパシタ１５４に取り込んだアナログ値とアナログ入力値ＶＳＬとの差分を減算器１５６で算出し、その差分をＡＤ変換器２００−２でＡＤ変換することにより下位ビットのＡＤ変換結果とする。
【００４７】
下位ビットをＡＤ変換する第２段階では、以下の２通りの比較方法が適用可能である。
一つは、コンパレータ１５２−２は、単位画素から垂直信号線１６６を通して出力されるアナログ信号とキャパシタ１５４に取り込まれた信号の差分を、第２の傾斜状の参照信号Ｖｓｌｏｐ２と第２の比較を行う。
そして、カウンタ１５３−２は、コンパレータ１５２における第２の比較結果に基づき第２のカウントを行う第１の方法である。
【００４８】
もう一つは、コンパレータ１５２−２は、単位画素１００Ａから垂直信号線１１６を通して出力されるアナログ信号ＶＳＬを、第２の傾斜状の参照信号Ｖｓｌｏｐ２とキャパシタ１５４に取り込まれた信号の加算分と第２の比較を行う。そして、カウンタ１５３−２は、コンパレータ１５２−２における第２の比較結果に基づき第２のカウントを行う第２の方法である。
【００４９】
第２段階で、第１の方法は、｛画素信号−キャパシタ取り込み信号＝第２の参照信号｝
を計算する。
第２の方法は、｛画素信号＝キャパシタ取り込み信号＋第２の参照信号｝を計算することになる。
したがって、後者の第２の方法も、図５および図６の概念の範疇となる。
【００５０】
このような演算を行う方法に、単純にキャパシタによってアナログ演算する方法と、オペアンプにより演算する方法がある。
前者は、レイアウト面積を少なくできる。後者は、加減算の結果を増幅することができるため、下位ビットをＡＤ変換する第２段階にてノイズの影響をほとんど受けない。ただし、オペアンプと抵抗器が必要なため、レイアウト面積はやや大きくなる。
【００５１】
上位ビットをＡＤ変換する第１段階と下位ビットをＡＤ変換する第２段階において、コンパレータは共通のものを用いることができる。
したがって、通常のカラムＡＤ変換器に比べて、傾斜状の参照信号と比較するためのコンパレータの面積が増えることはない。また、一時記憶部を用いることにより、カウンタも共通のものを用いることができる。
このことにより、通常のカラムＡＤ変換器に比べて少ないカウンタの桁数で済み、カウンタの面積削減につながる。
【００５２】
大量のキャパシタが参照波に接続されると、第１段階のＡＤ変換の最初と最後で接続されるキャパシタの数が異なるため、ストリーキングが懸念される場合がある。
傾斜状の参照波の信号線を太くすることによっても解決できるが、キャパシタに取り込まれる第１の傾斜状の参照信号は、後述するように、ユニティゲインバッファによってバッファリングされて前記キャパシタに取り込まれるようにしてもよい。
また、このユニティゲインバッファは、複数カラムで共有すると、面積増大を抑えることができる。
【００５３】
本実施形態においては、上位ビットをＡＤ変化する第１段階にて、コンパレータ１５２の出力が反転すると、キャパシタ１５４と傾斜状の参照波のノードの間にあるトランジスタによるスイッチ１５５はオフするようにする。
その際に、コンパレータ１５２に入力される２つの信号の差が大きい場合、小さい場合で、コンパレータ１５２の反転の時間が異なると、精度が低下する可能性がある。
そのため、コンパレータ１５２の出力は、後述するようにＭフリップフロップによりバッファリングされ、指定したタイミングでトランジスタによるスイッチをオフするとよい。
また、トランジスタによるスイッチ１５５をオフする信号が激しく変化すると、ノイズ源になる可能性があるので、ゆっくりオフするのもよい。そのために、トランジスタによるスイッチ１５５をオフする信号に、キャパシタを用いた帯域制限をするとよい。
【００５４】
本ＡＤ変換の方式にてＣＤＳ（相関２重サンプリング）をする場合、暗時信号の上位ビットをアナログ・デジタル変換し、その後、暗時信号の下位ビットをアナログ・デジタル変換する。そして、光信号の上位ビットをアナログ・デジタル変換し、その後、光信号の下位ビットをアナログ・デジタル変換するといった手順が可能である。
【００５５】
ＣＤＳは、上位ビット同士、下位ビット同士で行う。
その際、上位ビットのＡＤ変換、下位ビットのＡＤ変換で共有されたカウンタを用いて、上記の順番でＡＤ変換するため、カウンタで用いない情報は、一時記憶部に記憶しておく。
また、下位ビットのＣＤＳ結果は、ＡＤ変換で割り当てられたビット数より1〜２桁多くなる。これは、光信号の下位ビットから暗時信号の下位ビットを引いた値がマイナスになることがあるためである。この情報を処理する方法としては、以下の2つが挙げられる。
【００５６】
一つは、上位ビット、下位ビット共にＣＤＳ済みのＡＤ変換結果が算出された後に、下位ビットはＡＤ変換で割り当てられたビット数より多い情報を水平転送する。
そして、水平転送後に、下位ビットのＣＤＳ結果、すなわち、光信号の下位ビットから暗時信号の下位ビットを引いた値によって、上位ビットのＣＤＳ結果を補正する方法である。
もう一つは、上位ビット、下位ビット共にＣＤＳ済みのＡＤ変換結果が算出された後に、上位ビットの情報を一時記憶部から再び読み出した上で、下位ビットのＣＤＳ結果の上位1〜２桁で、カウンタ内の上位ビットのＣＤＳ結果をカウンタ内で補正する方法である。
【００５７】
本発明の実施形態の内容は、カラム回路の共有や多重ＡＤ変換に用いるのにも非常に適している。
カラム回路の共有や多重ＡＤ変換は、通常のカラムＡＤ方式では、カウント回数が多くなることにより、時間がかかっていた。
本実施形態に係る方式では、カウント回数を大幅に削減できることから、カラム回路の共有や多重ＡＤ変換に用いるのにも非常に適する。
【００５８】
以下に、本実施形態に係るカラム処理回路群１５０のカラム処理回路１５１等の具体的な構成例について説明する。
【００５９】
＜３．第１の実施形態＞
図７は、本発明の第１の実施形態に係るカラム処理回路群のカラム処理回路の構成例を示す図である。
【００６０】
図７のカラム処理回路１５１Ｃは、ＡＤ変換器２００Ｃを形成するコンパレータ１５２Ｃ、カウンタ１５３Ｃ、およびアナログ信号を記憶するためのキャパシタ１５４Ｃを有する。
そして、カラム処理回路１５１Ｃは、コンパレータ１５２Ｃ、アナログ信号を記憶するためのキャパシタ１５４Ｃに関連したＭＯＳトランジスタにより形成されるスイッチ１５５Ｃ（ｓ１１１）を有する。
本第１の実施形態において、上位ビットの変換と下位ビットの変換で、共通のコンパレータ１５２とカウンタ１５３を用いる。
カウンタ１５３に必要な桁数は、上位ビットの変換ビット数に１を加えたものと下位ビットの変換ビット数に１〜２を加えたもののうち大きい方に等しい。
変換ビット数は、たとえば上位ビット６ビット、下位ビット６ビットといった程度が適すが、この場合、カウンタは７〜８桁となる。このように、本第１の実施形態のカラム処理回路１５１Ｃは、小さい回路で構成可能である。
【００６１】
また、カラム処理回路１５１Ｃは、ノードｎ１０１〜ｎ１０６を含んで構成される。
ノードｎ１０１は、垂直信号線１１６に接続されてアナログ信号ＶＳＬが供給され、コンパレータ１５２Ｃの一方の入力端子に接続されている。
ノードｎ１０２は、第１の傾斜状の参照信号Ｖｓｌｏｐ１の供給線ＬＶ１とスイッチ１５５Ｃの一端との接続点により形成されている。
ノードｎ１０３は、コンパレータ１５２Ｃの出力とカウンタ１５３Ｃの入力との接続点により、スイッチ１５５Ｃの制御端子、本例の場合ＭＯＳトランジスタのゲートに接続されている。
ノードｎ１０４は、キャパシタ１５４Ｃの一端に接続されて形成されている。
ノードｎ１０５は、キャパシタ１５４Ｃの他端と第２の傾斜状の参照信号Ｖｓｌｏｐ２の供給線ＬＶ２との接続点により形成されている。
ノードｎ１０６は、コンパレータ１５２Ｃの他方の入力端子に接続されて形成され、スイッチ１５５Ｃの他端およびキャパシタ１５４Ｃの一端側のノードｎ１０４に接続されている。
【００６２】
図８は、ＡＤ変換の上位ビットが２ビット、下位ビットが２ビットの場合の、各ノードの波形、カウンタの状態、スイッチの状態を示す図である。
図８においては、説明の都合上少ないビット数とした。
【００６３】
まず、上位ビットをＡＤ変換する第１段階から第１段階が終了して第２段階が始まるまでについて述べる。
上述したように、ノードｎ１０１には、入力アナログ信号（値）ＶＳＬが供給され、その電位レベルはＡＤ変換の過程において変わらない。ノードｎ１０２には、第１の傾斜状の参照信号Ｖｓｌｏｐ１が供給される。
ノードｎ１０３は、コンパレータ１５２Ｃの出力レベルとなる。コンパレータ１５２Ｃは、入力アナログ値ＶＳＬと傾斜状の参照信号Ｖｓｌｏｐ１を比較する。
コンパレータ１５２Ｃの出力側であるノードｎ１３０は、ノードｎ１０１の電位がノードｎ１０４の電位より低い場合に電位Ｈ（ハイ）になる。
ノードｎ１０１の電位がノードｎ１０４の電位より低い場合に電位Ｌ（ロー）となる仕様でもよく、この点は本質的ではない。
ノードｎ１０４は、アナログ信号を記憶するためのキャパシタ１５４Ｃの一端であり、このノードに、コンパレータ１５２Ｃの出力が反転したときの第１の傾斜状の参照信号Ｖｓｌｏｐ１の電位が保持されることにより、上位ビットのアナログ換算値が記憶される。
ノードｎ１０５は、アナログ信号を記憶するためのキャパシタ１５４Ｃのもう一端であり、第２の傾斜状の参照信号Ｖｓｌｏｐ２の供給線ＬＶ２に接続されており、第１段階では一定の値である。
ノードｎ１０５を一定値にして、コンパレータ１５２Ｃの出力が反転したときの第１の傾斜状の参照信号Ｖｓｌｏｐ１の電位をノードｎ１０４に保持し、その後、ノードｎ１０５の電位を上げる。このことにより、ノードｎ１０５の電位の増加分とコンパレータ１５２Ｃの出力が反転したときの第１の傾斜状の参照信号Ｖｓｌｏｐ１の電位の加算分をノードｎ１０４から取り出すことができる。
スイッチ１５５Ｃ（ｓ１１１）は、第１段階では、コンパレータ１５２Ｃの出力が反転するまでの間オン状態に保持され、コンパレータ１５２Ｃの出力が反転した後はオフとなる。
【００６４】
第１段階が始まる前に、図５には図示しない上位ビット用一時記憶部からデータが読み込まれることがある。
第１段階では、コンパレータ１５２Ｃの出力側のノードｎ１０３が電位Ｈの間、カウンタ１５３Ｃは減算または加算カウントを行う。
実動作として減算を行っても良いが、減算モードであっても加算を行い、第１段階終了後第２段階が始まるまでの間にビット反転をすることによっても等価的に減算カウントが行える。
コンパレータ１５２Ｃの出力が反転すると、カウンタ１５３Ｃはカウントを止め、それ以降はカウント値を保持する。第１段階が終了してから第２段階が始まるまでの期間に、カウント値は図５には図示しない上位ビット用一時記憶部に書き込まれる。
【００６５】
次に、下位ビットをＡＤ変換する第２段階について述べる。
ノードｎ１０１のレベルは、入力アナログ値ＶＳＬの電位レベルであり、ＡＤ変換の過程において第２段階でも変わらない。ノードｎ１０２は、第１の傾斜状の参照信号Ｖｓｌｏｐ１のレベルであるが、第２段階においては一定値である。
ノードｎ１０３は、コンパレータ１５２Ｃの出力側ノードである。
ただし比較は、入力アナログ値ＶＳＬと、第１段階でコンパレータ１５２Ｃの出力が反転したときの第１の傾斜状の参照信号Ｖｓｌｏｐ１の電位に第２の傾斜状の参照信号Ｖｓｌｏｐ２を加算した加算分の間で行われる点が第１段階の場合と異なる。
【００６６】
第２段階では、ノードｎ１０５は、第２の傾斜状の参照信号Ｖｓｌｏｐ２の供給線ＬＶ２に接続されており、その電位は傾斜状に変化する。
下位ビットが２ビットの場合、第２段階における第２の傾斜状の参照信号Ｖｓｌｏｐ２の変化のステップは、第１段階における第１の傾斜状の参照信号Ｖｓｌｏｐ２の変化のステップの４分の１より少し大きい値である。
下位ビットが６ビットの場合、第２段階における第２の傾斜状の参照信号ｖｓｌｏｐ２の変化のステップは、第１段階における第１の傾斜状の参照信号Ｖｓｌｏｐ２の変化のステップの６４分の１より少し大きい値である。
少し大きくする補正が必要な理由は、ノードｎ１０４の寄生容量による。
第１段階終了後、第２段階が始まる前に、図５には図示しない下位ビット用一時記憶部へデータが書き込まれ、図５には図示しない下位ビット用一時記憶部からデータが読み込まれることがある。
【００６７】
第２段階では、コンパレータ１５２Ｃの出力側のノードｎ１０３が電位Ｈの間、カウンタ１５３Ｃは減算または加算カウントを行う。コンパレータ1５２Ｃの出力が反転すると、カウンタ１５３Ｃはカウントを止め、それ以降はカウント値を保持する。
第２段階が終了した後で、カウント値は図５には図示しない下位ビット用一時記憶部に書き込まれる。第２段階の途中で、スイッチ１５５Ｃ（ｓ１１１）は切り替わらない。
以上のようにして、上位ビットおよび下位ビットのＡＤ変換が行われる。
【００６８】
［ユニティゲインバッファによるバッファリング］
次に、ユニティゲインバッファによるバッファリングについて説明する。
図９は、第１の傾斜状の参照信号をユニティゲインバッファによってバッファリングする構成例を示す図である。
図１０は、ユニティゲインバッファを複数カラムで共有する例を示す図である。
【００６９】
今まで述べた回路は、大量のキャパシタが参照信号（参照波）Ｖｓｌｏｐ１の供給線ＬＶ１に接続されることから、第１段階のＡＤ変換の最初と最後で接続されるキャパシタの数が異なるため、ストリーキングが懸念される場合がある。
傾斜状の参照信号Ｖｓｌｏｐ１の供給線（信号線）ＬＶ１を太くすることによっても解決できる。
ただし、図９に示すように、キャパシタ１５４Ｃに取り込まれる第１の傾斜状の参照信号Ｖｓｌｏｐ１は、ユニティゲインバッファＵＢＦによってバッファリングされてキャパシタ１５４Ｃに取り込まれるようにしてもよい。
【００７０】
また、図１０に示すように、このユニティゲインバッファＵＢＦは、複数カラムで共有することにより、面積増大を抑えることができる。
図１０は、３カラムでユニティゲインバッファを共有した場合の例であるが、もっと多くのカラムで共有しても良い。
ユニティゲインバッファＵＢＦの出力同士は結合しても分離してもよい。
図１１に、図１０の場合の３カラム分の全体の回路図を示す。
【００７１】
［スイッチ用の信号伝達回路］
次に、スイッチ１５５Ｃをオン、オフするコンパレータ１５２Ｃの出力信号を伝達する信号伝達回路を配置する構成について説明する。
図１２は、スイッチ１５５Ｃをオン、オフするコンパレータ１５２Ｃの出力信号を伝達する信号伝達回路を配置する構成例を示す図である。
【００７２】
上位ビットをＡＤ変換する第１段階にて、コンパレータ１５２Ｃの出力が反転すると、キャパシタ１５４Ｃと傾斜状の参照信号Ｖｓｌｏｐ１のノードｎ１０２の間にあるトランジスタによるスイッチ１５５Ｃ（ｓ１１１）はオフするようにする。
その際、ユニティゲインバッファを用いたとしても傾斜状の参照信号がセトリングするのを十分に待つ必要がある。
傾斜状の参照信号は、下位ビットのＡＤ変換を行う第２段階にて２ｎｓで一段階変化する場合は、たとえば次のようにする必要がある。
すなわち、下位ビットのＡＤ変換をする第１段階では８ｎｓで一段階変化するというように時間を十分確保し、傾斜状の参照波が変化してからたとえば５ｎｓ程度待つようにする必要がある。
また、コンパレータ１５２Ｃに入力される２つの信号の差が大きい場合、小さい場合で、コンパレータ１５２Ｃの出力の反転の時間が異なると、精度が低下する可能性があるため、たとえば５ｎｓ待つというように、十分時間を待つ必要がある。
【００７３】
以上のようにするために、コンパレータ１５２Ｃの出力は、２段のフリップフロップＦＦによりバッファリングされ、指定したタイミングでトランジスタによるスイッチ１５５Ｃをオフするとよい。
また、トランジスタによるスイッチ１５５Ｃをオフする信号が激しく変化すると、ノイズ源になる可能性があるので、ゆっくりオフするとよい。
そのために、トランジスタによるスイッチ１５５Ｃをオフする信号に、キャパシタを用いた帯域制限をするとよい。
このような観点から、コンパレータ１５２Ｃからスイッチ１５５Ｃ（ｓ１１１）までの信号伝達回路は、たとえば、図１２に示すように構成するのが良い。
【００７４】
図１２のカラム処理回路１５１Ｄは、純粋に比較機能のみを持つコンパレータ１５２Ｃ、組み合わせ回路１５７、レベルシフタ（ＬＳ）１５８、およびフリップフロップ（ＦＦ）１５９を有する。
図１２におけるアナログ信号ＶＳＬを記憶するためのキャパシタ１５４Ｃ、スイッチ１５５Ｃ（ｓ１１１）は、図７におけるアナログ信号を記憶するためのキャパシタ、スイッチｓ１１１と同一である。
純粋に比較機能のみを持つコンパレータ１５２Ｃは、わずかな差も増幅できるように、たとえば、初段として差動増幅器、次段としてソース接地増幅回路、その後にインバータ２段などのような構成にすることができる。
【００７５】
フリップフロップ１５９は、トランスミッションゲート２１１、クロックドインバータ２１２，２１３、トランスミッションゲート２１４，２１５、クロックドインバータ２１６，２１７により、２段フリップフロップとして形成されている。
また、フリップフロップ１５９は、ノードｎ１０８とｎ１０９との間に帯域制限キャパシタ２１８が配置されている。
【００７６】
コンパレータ１５２Ｃの出力側のノードｎ１０３Ｄとカウンタ１５３Ｃとの間には、組み合わせ回路１５７、レベルシフタ（ＬＳ）１５８が配置されている。
また、組み合わせ回路１５７の出力にフリップフロップ１５９が接続されている。
また、組み合わせ回路１５７の出力側のノードｎ１０７およびフリップフロップ１５９のトランスミッションゲート２１１の出力側とレベルシフタ１５８の入力との間にトランスミッションゲート２１９，２２０が並列に配置されている。
【００７７】
図１３は、本実施形態に係る組み合わせ回路の構成例を示す回路図である。
図１４は、図１３の組み合わせ回路の真理値表を示す図である。
図１５は、クロックドインバータの構成例を示す回路図である。
【００７８】
図１３の組み合わせ回路１５６は、ＰＭＯＳトランジスタＰＴ１〜ＰＴ３、およびＮＭＯＳトランジスタＮＴ１〜ＮＴ３を有する。
【００７９】
電源電圧ＶＤＤの供給ラインとノードｎ１０７との間にＰＭＯＳトランジスタＰＴ１，ＰＴ２が直列に接続され、それに並列にＰＭＯＳトランジスタＰＴ３が接続されている。
ＮＭＯＳトランジスタＮＴ１およびＮＴ２のドレインがノードｎ１０７に並列に接続され、両トランジスタのソース同士がＮＭＯＳトランジスタＮＴ３のドレインに共通に接続されている。ＮＭＯＳトランジスタＮＴ３のソースが基準電位ＶＳＳ、たとえば接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ１のゲートおよびＮＭＯＳトランジスタＮＴ１のゲートが信号ｆｏｒｃｅ ｌｏｗの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ２のゲートおよびＮＭＯＳトランジスタＮＴ２のゲートがノードｎ１０３に接続されている。
ＰＭＯＳトランジスタＰＴ３のゲートおよびＮＭＯＳトランジスタＮＴ３のゲートが信号ｘ ｆｏｒｃｅ ｈｉｇｈの供給ラインに接続されている。
【００８０】
図１４に示すように、信号ｘ ｆｏｒｃｅ ｈｉｇｈがローレベルの場合、信号ｆｏｒｃｅ ｌｏｗのレベル、コンパレータ１５２Ｃの出力側のノードｎ１０３のレベルにかかわらずノードｎ１０７の電位はハイ（電位Ｈ）となる。
信号ｘ ｆｏｒｃｅ ｈｉｇｈがハイレベル、信号ｆｏｒｃｅ ｌｏｗがハイレベルの場合、コンパレータ１５２Ｃの出力側のノードｎ１０３のレベルにかかわらずノードｎ１０７の電位はロー（電位Ｌ）となる。
信号ｘ ｆｏｒｃｅ ｈｉｇｈがハイレベル、信号ｆｏｒｃｅ ｌｏｗがローレベル、コンパレータ１５２Ｃの出力側のノードｎ１０３が電位Ｌの場合、ノードｎ１０７の電位は電位Ｈとなる。
信号ｘ ｆｏｒｃｅ ｈｉｇｈがハイレベル、信号ｆｏｒｃｅ ｌｏｗがローレベル、コンパレータ１５２Ｃの出力側のノードｎ１０３が電位Ｈの場合、ノードｎ１０７の電位は電位Ｌとなる。
【００８１】
クロックドインバータ２１２，２１３，２１６，２１７は、図１５に示すように、ＰＭＯＳトランジスタＰＴ４，ＰＴ５、およびＮＭＯＳトランジスタＮＴ４，ＮＴ５を有する。
【００８２】
電源電圧ＶＤＤの供給ラインとノードｎ１０８との間にＰＭＯＳトランジスタＰＴ４，ＰＴ５が直列に接続されている。
基準電位ＶＳＳとノードｎ１０８との間にＮＭＯＳトランジスタＮＴ４，ＮＴ５が直列に接続されている。
ＰＭＯＳトランジスタＰＴ４のゲートが信号ＣＣＰの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ４のゲートが信号ＣＣＰの反転信号ＸＣＣＰの供給ラインに接続されている。
ＰＭＯＳトランジスタＰＴ５のゲートとＮＭＯＳトランジスタＮＴ５のゲートがノードｎ１０９に共通に接続されている。
【００８３】
組み合わせ回路１５７は、純粋に比較機能のみを持つコンパレータ１５２Ｃの比較結果にかかわらず、出力であるノードｎ１０７を強制的に電位ハイ（Ｈ）または電位ロー（Ｌ）にすることができる。
純粋に比較機能のみを持つコンパレータ１５２Ｃの出力は、組み合わせ回路１５７、さらにレベルシフタ１５８を通って、カウンタ１５３Ｃへと入力される。
また、組み合わせ回路１５７の出力は、２段フリップフロップ１５９に入力される。２段フリップフロップ１５９は、以下のように動作する。
【００８４】
信号ＣＣＰが電位Ｌ、信号ＸＣＣＰが電位Ｈの状態を状態Ａとする。
信号ＣＣＰが電位Ｈ、信号ＸＣＣＰが電位Ｌになったときを状態Ｂとする。
再度信号ＣＣＰが電位Ｌ、信号ＸＣＣＰが電位Ｈとなったときを状態Ｃとする。
【００８５】
状態Ａでは、トランスミッションゲート２１１がオフ、クロックドインバータ２１２，２１３がオンになり、ノードｎ１０８Ｂおよびｎ１０９Ｂの状態を保持する。
このとき、トランスミッションゲート２１４，２１５はオン、クロックドインバータ２１６,２１７はオフであり、ノードｎ１０８はノードｎ１０８Ｂと同じ電位、ノードｎ１０９はノードｎ１０９Ｂと同じ電位である。
【００８６】
状態Ｂでは、トランスミッションゲート２１１がオン、クロックドインバータ２１２，２１３がオフになる。これにより、ノードｎ１０８Ｂはノードｎ１０７と同じ電位になる。ノードｎ１０９Ｂは、ノードｎ１０８Ｂの電位クロックドインバータ２１３で反転したノードｎ１０７と反対の電位となる。
このとき、トランスミッションゲート２１４，２１５がオフ、クロックドインバータ２１６，２１７がオンであり、ノードｎ１０８,ｎ１０９は、状態を保持する。
【００８７】
状態Ｃではトランスミッションゲート２１１がオフ、クロックドインバータ２１２，２１３がオンになり、ノードｎ１０８Ｂおよびｎ１０９Ｂの状態を保持する。
このとき、トランスミッションゲート２１４，２１４はオンになり、クロックドインバータ２１６，２１７はオフになり、ノードｎ１０８はノードｎ１０８Ｂと同じ電位、ノードｎ１０９はノードｎ１０９Ｂと同じ電位になる。
【００８８】
ただし、状態Ｂで、ノードｎ１０８の電位がノードｎ１０８Ｂの電位と異なり、ノードｎ１０９の電位がノードｎ１０９Ｂの電位と異なっていた場合は次のように動作する。
すなわち、この場合、帯域制限容量２１８により、ノードｎ１０８の電位はノードｎ１０８Ｂの電位に向かってゆっくり変化し、ノードｎ１０９の電位はノードｎ１０９Ｂの電位に向かってゆっくり変化させ、スイッチングによるノイズを低減できる。
【００８９】
このように動作することにより、状態Ｂから状態Ｃに変化する時刻という固定された時刻におけるノードｎ１０７の信号によってスイッチ１５５Ｃ（ｓ１１１）を制御できる。また、スイッチ１５５Ｃ（ｓ１１１）の制御信号をゆっくり変化させることができる。
【００９０】
なお、上位ビットをＡＤ変換する第１段階では、ＩＳ_ＦＩＮＥ＝電位Ｌ、ＸＩＳ_ＦＩＮＥ＝電位Ｈと視、トランスミッションゲート２２０をオンさせ、フリップフロップ１５９中のノードｎ１０８Ｂによってカウンタ１５３Ｃを制御する。
一方、下位ビットをＡＤ変換する第２段階では、ＩＳ_ＦＩＮＥ＝電位Ｈ、ＸＩＳ_ＦＩＮＥ＝電位Ｌとし、トランスミッションゲート２１９をオンし、ノードｎ１０７の電位によってカウンタ１５３Ｃを制御する。
【００９１】
図１６は、２ビットの場合の図１２の回路の第１段階の動作を過渡応答まで含めて示す図である。
【００９２】
ノードｎ１０１とノードｎ１０２が交差すると、ノードｎ１０３、ノードｎ１０７が反転し、セトリングの時間を十分確保したタイミングで信号ＣＣＰが電位Ｈから電位Ｌとなる。信号ＸＣＣＰが電位Ｌから電位Ｈに変化すると、ノードｎ１０８が緩やかに電位Ｈから電位Ｌに変化し、ノードｎ１０９が緩やかに電位Ｌから電位Ｈに変化する。
その結果、スイッチ１５５Ｃ（ｓ１１１）は、十分な時間が経過してから緩やかにオフされる。スイッチ１５５Ｃ（ｓ１１１）がオフすると、第１段階ではノードｎ１０４の電位は変化せず、スイッチ１５５Ｃ（ｓ１１１）がオフしたときの状態を保持する。
【００９３】
図１７は、スイッチ１５５Ｃをオン、オフするコンパレータ１５２Ｃの出力信号を伝達する信号伝達回路を配置する他の構成例を示す図である。
【００９４】
図１７のカラム処理回路１５１Ｅが図１２のカラム処理回路１５１Ｄと異なる点は、帯域制限キャパシタ２１８の接続位置のみである。
図１７では、帯域制限キャパシタ２１８−１，２１８−２が、ノードｎ１０８と接地ＧＮＤの間、ノードｎ１０９と接地ＧＮＤの間に接続されている。
基本的に、機能や動作は図１２の場合と同じである。
【００９５】
図１８は、スイッチ１５５Ｃをオン、オフするコンパレータ１５２Ｃの出力信号を伝達する信号伝達回路を配置するさらに他の構成例を示す図である。
【００９６】
図１８のカラム処理回路１５１Ｆが図１２のカラム処理回路１５１Ｄと異なる点は、トランスミッションゲート２１１が、クロックドインバータ２１１Ｆとなり、ノードｎ１０９Ｂに接続され、クロックドインバータ２１２，２１３の向きが逆になった点である。
基本的に、機能や動作は図１２の場合と同じである。
【００９７】
図１９は、１カラム分のスイッチ１５５Ｃをオン、オフするコンパレータ１５２Ｃの出力信号を伝達する信号伝達回路を配置する構成を含むカラム処理回路を示すブロック図である。
図２０は、１カラム分のスイッチ１５５Ｃをオン、オフするコンパレータ１５２Ｃの出力信号を伝達する信号伝達回路を配置する構成を含むカラム処理回路を具体的に示す回路図である。
【００９８】
第１の実施形態の最後に、図１９および図２０に、以上述べた施策をすべて入れた１カラム分のコンパレータ１５２Ｃ、アナログ信号を記憶するためのキャパシタ１５４Ｃ周りの回路構成を示す。
コンパレータ１５２Ｃからスイッチ１５５Ｃ（ｓ１１１）までの信号伝達の回路は、基本的に図１２の回路と同様である。
あえて指定する必要は無いかもしれないが、描かれているユニティゲインバッファＵＢＦは、３カラムに１つであるとする。
【００９９】
＜４．第２の実施形態＞
次に、本発明の第２の実施形態に係るカラム処理回路について説明する。
図２１は、本発明の第２の実施形態に係るカラム処理回路の構成例を示す図である。
【０１００】
図２１の本第２の実施形態に係るカラム処理回路１５１Ｈは、図７の第１の実施形態に係るカラム処理回路１５１Ｃの構成に加えて、スイッチ２３１（ｓ１１５），２３２（ｓ１１６）、アナログ減算器２４０が配置されている。
また、第２の実施形態においては、参照信号は共通参照信号Ｖｓｌｏｐ３が用いられる。
【０１０１】
すなわち、第２の実施形態のカラム処理回路１５１Ｈは、コンパレータ１５２Ｃ、カウンタ１５３Ｃ、アナログ信号を記憶するためのキャパシタ１５４Ｃを有する。
そして、カラム処理回路１５１Ｈは、アナログ信号を記憶するためのキャパシタ１５４Ｃに関連したスイッチ１５５Ｃ（ｓ１１１）、２３１（ｓ１１５）、２３２（ｓ１１６）を有する。
また、第２の実施形態のカラム処理回路１５１Ｈでは、オペアンプによるアナログ演算器（差分演算器）２４０を用いる。
【０１０２】
スイッチ２３１は、アナログ値（信号）ＶＳＬの入力ノードｎ１０１とコンパレータ１５２Ｃの入力側のノードｎ１０６との間に接続されている。
スイッチ２３２は、アナログ減算器２４０の出力とコンパレータ１５２Ｃの入力側のノードｎ１０６との間に接続されている。
アナログ減算器２４０の非反転入力端子（＋）はアナログ値（信号）ＶＳＬの入力ノードｎ１０１に接続され、反転入力端子（−）はキャパシタ１５４Ｃの一端側のノードｎ１０４に接続されている。
【０１０３】
第２の実施形態では、第１の実施形態と同様に、上位ビットの変換と下位ビットの変換で、共通のコンパレータ１５２Ｃとカウンタ１５３Ｃを用いる。スイッチ１５５Ｃ（ｓ１１１）、２３１（ｓ１１５）、２３２（ｓ１１６）は、それが可能なような制御を行う。
カウンタ１５３ｃに必要な桁数は、上位ビットの変換ビット数に１を加えたものと下位ビットの変換ビット数に１〜２を加えたもののうち大きい方に等しい。
変換ビット数は、たとえば上位ビット６ビット、下位ビット６ビットといった程度が適すが、この場合、カウンタは７〜８桁となる。
第２の実施形態の回路構成は、第１の実施形態に比べて、アナログ減算器（差分演算器）２４０がある分、多少大きくなる。
【０１０４】
図２２は、本第２の実施形態において、ＡＤ変換の上位ビットが２ビット、下位ビットが２ビットの場合の、各ノードの波形、カウンタの状態、スイッチの状態を示す図である。
ここでは、説明の都合上少ないビット数とした。
【０１０５】
まず、上位ビットをＡＤ変換する第１段階から第１段階が終了して第２段階が始まるまでについて述べる。
ノードｎ１０１には、入力アナログ値（信号）ＶＳＬが供給され、ＡＤ変換の過程において変わらない。
【０１０６】
ノードｎ１０２には、傾斜状の参照信号Ｖｓｌｏｐ３が供給される。ノードｎ１０３は、コンパレータ１５２Ｃの出力が接続されている。コンパレータ１５２Ｃは、入力アナログ値ＶＳＬと傾斜状の参照信号Ｖｓｌｏｐ３を比較する。
ノードｎ１０１の電位がノードｎ１０２の電位より低い場合に電位Ｈ（ハイ）になる。ノードｎ１０１の電位がノードｎ１０２の電位より低い場合に電位Ｌ（ロー）となる仕様でもよく、この点は本質的ではない。
ノードｎ１０４は、アナログ信号を記憶するためのキャパシタ１５４Ｃの一端に接続されている。
このノードｎ１０４に、コンパレータ１５２Ｃの出力が反転したときの傾斜状の参照信号Ｖｓｌｐ３の電位が保持されることにより、上位ビットのアナログ換算値が記憶される。
第２の実施形態では、キャパシタ１５４Ｃのもう一端は基準電位ＶＳＳ、たとえば接地電位ＧＮＤに接続されている。
【０１０７】
アナログ演算器２３０は、差分演算回路として機能し、ノードｎ１０１の入力アナログ値ＶＳＬからノードｎ１０４の電位を引いた差分を演算する。これにより、アナログ演算器２３０は、入力アナログ値ＶＳＬからコンパレータ１５２Ｃの出力が反転したときの傾斜状の参照信号Ｖｓｌｏｐ２の電位を差し引いた差分を算出する。
【０１０８】
図２３は、アナログ減算器の構成例を示す図である。
【０１０９】
図２３のアナログ減算器２４０は、オペアンプ（演算増幅器）２４１、ボルテージフォロワ２４２、および抵抗素子Ｒ１〜Ｒ４を有する。
オペアンプ２４１の非反転入力端子（＋）は、抵抗素子Ｒ３の一端および抵抗素子Ｒ４の一端に接続されている。抵抗素子Ｒ３の他端がノードｎ１０１に接続され、抵抗素子Ｒ４の一端が電圧Ｖ1の供給ラインに接続されている。
オペアンプ２４１の反転入力端子（−）は、抵抗素子Ｒ１の一端および抵抗素子Ｒ２の一端に接続されている。抵抗素子Ｒ１の他端がボルテージフォロワ２４２の出力に接続され、抵抗素子Ｒ２の他端がオペアンプ２４１の出力端子に接続されている。
ボルテージフォロワ２４２の入力がノードｎ１０４に接続されている。
【０１１０】
アナログ減算器２４０において、ノードｎ１０４からの入力は、ノードｎ１０４に記憶されたアナログ電位に影響を与えないようにユニティゲインバッファによってバッファリングされている。
図２３の回路において、次の関係が成り立つ。なお、ここでは、理解を容易にするために、抵抗素子Ｒ１〜Ｒ４の抵抗値はその符号と同一のＲ１〜Ｒ４を用いている。
【０１１１】
【数１】
2011082929.tif 000003
抵抗値を次のように調整すると、出力Ｖｏｕｔは下記のようになる。
ここで、数２であるように抵抗値を調整すると、出力Ｖｏｕｔは数３のようになる。
【０１１２】
【数２】
2011082929.tif 000004
【０１１３】
【数３】
2011082929.tif 000005
【０１１４】
ここで、ａ＝１、Ｖ1＝０Ｖとすると、Ｖｏｕｔに純粋に差分が取り出せる。
また、Ｖ1を調整することにより、第２段階において、コンパレータ１５２Ｃに入力される信号のゼロ点調整ができる。
また、ａ＞１とすることもできる。そうすると、ノードｎ１０１の入力アナログ値ＶＳＬからノードｎ１０４の電位を引いた差分を増幅することができる。
たとえば、ａ＝８、つまりＲ2＝８Ｒ1、Ｒ4＝８Ｒ3とすることにより、ノードｎ１０１の入力アナログ値ＶＳＬからノードｎ１０４の電位を引いた差分を８倍に増幅することができる。このことにより、第２段階におけるノイズの影響を減らすことができる。
【０１１５】
第１段階が始まる前に、図２１には図示しない上位ビット用一時記憶部からデータが読み込まれることがある。
第１段階では、コンパレータ１５２Ｃの出力側のノードｎ１０３が電位Ｈの間、カウンタ１５３Ｃは減算または加算カウントを行う。
実動作として減算を行っても良いが、減算モードであっても加算を行い、第１段階終了後第２段階が始まるまでの間にビット反転をすることによっても等価的に減算カウントが行える。
【０１１６】
コンパレータ１５２Ｃの出力が反転すると、カウンタ１５３Ｃはカウントを止め、それ以降はカウント値を保持する。
第１段階が終了してから第２段階が始まるまでの期間に、カウント値は図２１には図示しない上位ビット用一時記憶部に書き込まれる。
スイッチｓ１１１は、第１段階では、コンパレータ１４１が反転するまでの間オンで、コンパレータ１４１が反転した後はオフとなる。
第１段階では、スイッチ２３１（ｓ１１５）、２３２（ｓ１１６）は、それぞれ、オン、オフであり、第１段階が終了してから第２段階が始まるまでの間に、それぞれ切り替わって、それぞれ、オフ、オンとなる。
スイッチ２３１（ｓ１１５）、２３２（ｓ１１６）は、第１段階と第２段階で比較すべきものを比較するための制御のために切り替える。
【０１１７】
次に、下位ビットをＡＤ変換する第２段階について述べる。
ノードｎ１０１は、入力アナログ値ＶＳＬが供給され、ＡＤ変換の過程において第２段階でも変わらない。
ノードｎ１０２には、傾斜状の参照信号Ｖｓｌｏｐ３が供給される。
上位ビットをＡＤ変換する第１段階と、下位ビットをＡＤ変換する第２段階で、階段の一ステップが異なる場合もあり、同じ場合もある。
この例では、ａ＝４とし、ノードｎ１０１の入力アナログ値ＶＳＬからノードｎ１０４の電位を引いた差分を４倍に増幅しており、第２段階のステップは第１段階のステップと同一である。
第２段階では、アナログ減算器２４０の出力は、ノードｎ１０６に接続される。この例のように、増幅率aを調整することにより、第１段階と第２段階で傾斜状の参照信号Ｖｓｌｏｐ３のステップを同一にすることも可能である。
差分演算回路としてのアナログ減算器２４０による演算結果をコンパレータ１５２Ｃに入力するに当たり、ゼロ点を固定電位Ｖ1によって調整することができる。
【０１１８】
第１段階終了後、第２段階が始まる前に、図２１には図示しない下位ビット用一時記憶部へデータが書き込まれ、図２１には図示しない下位ビット用一時記憶部からデータが読み込まれることがある。
第１段階では、コンパレータ１５２Ｃの出力側のノードｎ１０３が電位Ｈの間、カウンタ１５３Ｃは減算または加算カウントを行う。
コンパレータ１５２Ｃが反転すると、カウンタ１５３Ｃはカウントを止め、それ以降はカウント値を保持する。
第２段階が終了した後に、カウント値は図２１には図示しない下位ビット用一時記憶部に書き込まれる。第２段階の途中で、スイッチ１５５Ｃ（ｓ１１１）、２３１（ｓ１１５）、２３２（ｓ１１６）は切り替わらない。
【０１１９】
以上のようにして、上位ビットおよび下位ビットのＡＤ変換が行われる。
第２の実施形態を実際に製品に用いる場合、たとえば上位ビット６ビット、下位ビット６ビット、増幅率ａ＝８などが適する。
【０１２０】
第２の実施形態の最後に、図２４に、第１の実施形態で述べた施策をすべて入れた１カラム分のコンパレータ１５２Ｃ、アナログ信号を記憶するためのキャパシタ１５４Ｃ周りの回路構成を示す。
コンパレータ１５２Ｃからスイッチ１５５Ｃ（ｓ１１１）までの信号伝達の回路は、基本的に図１２、図１９の回路と同様である。
【０１２１】
＜５．第３の実施形態＞
第３の実施形態は、第１および第２の実施形態におけるカラム処理回路（ＡＤ変換回路）にて、ＣＤＳを行う方法に関する。
ＣＤＳとは、多くのノイズが光信号と暗時信号に同じように加わることを利用し、光信号から暗時信号を差し引いた値を算出して用い、ノイズの影響を最小限に抑える技術である。
ここで、光信号のことを輝度信号と呼ぶこともあるが、輝度というと、赤の信号と青の信号と緑に信号の合計といった明るさの概念を表す場合もあり、混同しないように光信号と呼ぶことにする。
ここでは、ＡＤ変換されたデジタルのデータをＣＤＳ処理するデジタルＣＤＳ方式について述べる。
【０１２２】
本方式は、暗時信号、光信号の順番に、それぞれを、上位ビット、下位ビットの順番でＡＤ変換する。
【０１２３】
図２５は、第３の実施形態に係るデジタルＣＤＳ方式の概要を示す図である。
【０１２４】
本方式は、暗時信号の上位ビットをＡＤ変換し（ＳＴ１）、その後、暗時信号の下位ビットをＡＤ変換し（ＳＴ２）、光信号の上位ビットをＡＤ変換し（ＳＴ３）、その後、光信号の下位ビットをＡＤ変換する（ＳＴ４）。
各段階は、必要に応じて一時記憶部からカウンタに値を読み込み、その後、ＡＤ変換を行い、その後、一時記憶部に記憶することが、行う基本的な手続きである。
【０１２５】
図２６は、本第３の実施形態に係るデジタルＣＤＳ方式の詳細な流れの例を示す図である。
【０１２６】
本方式は、選択トランジスタ１１５（図４）をオンして（開けて）、暗時信号を垂直信号線１１６に読み込み、カウンタを初期化する（ＳＴ１１，ＳＴ１２）。
暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ１３）、その結果を上位ビット用の一時記憶部に記憶する（ＳＴ１４）。
その後、カウンタを初期化し（ＳＴ１５）、暗時信号の下位ビットを減算ＡＤ変換し（ＳＴ１６）、その結果を下位ビット用の一時記憶部に記憶する（ＳＴ１７）。
その後、画素内の転送トランジスタ（転送ゲート）１１２をオンして（開けて）、光信号を垂直信号線１１６に読み込む（ＳＴ１８）。
その後、上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１９）、光信号の上位ビットを加算ＡＤ変換し（ＳＴ２０）、その結果を上位ビット用の一時記憶部に記憶する（ＳＴ２１）。
その後、下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ２２）、光信号の下位ビットを加算ＡＤ変換し（ＳＴ２３）、その結果を下位ビット用の一時記憶部に記憶する（ＳＴ２４）。
【０１２７】
ここで、一時記憶部に近い概念でラッチというものがあるが、ラッチは水平転送のためのものであり、区別するものとする。
一時記憶部は、水平転送にも用いることができる。
本例では、一時記憶部が水平転送用のラッチを兼ねる構成である。一時記憶部は、ＳＲＡＭのメモリセルと近い構成にすることが可能である。
【０１２８】
図２７は、本実施形態に係るカウンタ、一時記憶部等の一例を示すブロック図である。
なお、図２７は、概念的に回路を表したものであり、レイアウトイメージではない。
図２８は、図２７のカウンタ、一時記憶部等の回路図例を示す図であり、図２７と同一の部分を表している。
図２８は、１カラム１桁分の例を示している。
【０１２９】
図２７および図２８の回路３００は、カウンタ３１０、一時記憶部群３２０、一時記憶部書き込み回路３３０、カウンタ書き込み回路３４０、および水平転送ドライバ３５０を有する。
カウンタ３１０の部分がカウンタ１５３Ｃの本体である。
【０１３０】
図２８において、カウンタ３１０は、２段のフリップフロップ３１１，３１２、帰還部３１３、および出力部３１４を有する。また、カウンタはインバータ３１５〜３１７を有する。
【０１３１】
フリップフロップ３１１は、クロックドインバータ３１１１，３１１２、およびＮＯＲ−ＮＡＮＤ回路３１１３を含んで構成される。
フリップフロップ３１１は、クロックドインバータ３１１１が、帰還部３１３により信号ｄｉｎの入力ゲートとして機能し、クロックドインバータ３１１２とＮＯＲ−ＮＡＮＤ回路３１１３によりラッチループが形成される。
ＮＯＲ−ＮＡＮＤ回路３１１３は、クロックドインバータ３１１１，３１１２の出力側のノードｓｌａ０の信号電位とカウンタ書き込み回路３４０による信号ＲＨＡのＯＲをとる。ＮＯＲ−ＮＡＮＤ回路３１１３は、そのＯＲ結果とカウンタ書き込み回路３４０による信号ＸＲＬＡとのＮＡＮＤをとり、その結果をクロックドインバータ３１１２およびフリップフロップ３１２のクロックドインバータ３１２１に出力する。
【０１３２】
フリップフロップ３１２は、クロックドインバータ３１２１，３１２２、およびＮＯＲ−ＮＡＮＤ回路３１２３を含んで構成される。
フリップフロップ３１２は、クロックドインバータ３１２１が、フリップフロップ３１１のノードｓｌａ１の信号の入力ゲートとして機能し、クロックドインバータ３１２２とＮＯＲ−ＮＡＮＤ回路３１２３によりラッチループが形成される。
ＮＯＲ−ＮＡＮＤ回路３１２３は、クロックドインバータ３１２１，３１２２の出力側ノードｍｓａ０の信号とカウンタ書き込み回路３４０による信号ＲＨＡのＯＲをとる。ＮＯＲ−ＮＡＮＤ回路３１２３は、そのＯＲ結果とカウンタ書き込み回路３４０による信号ＸＲＬＡとのＮＡＮＤをとり、その結果をノードｍｓａ１の信号として帰還部３１３、およびインバータ３１７に出力する。
インバータ３１７の出力信号ＰＤは、帰還部３１３、出力部３１４、および一時記憶部書き込み回路３３０に供給される。
【０１３３】
クロックドインバータ３１１１，３１１２および３１２１，２１２２は、入力信号ＣＩＮをインバータ３１５でレベル反転させたクロック信号ＸＣＫおよび、インバータ３１５の出力をインバータ３１６で反転させたクロック信号ＣＫにより制御される。
クロック信号ＸＣＫがローレベルで、クロック信号ＣＫがハイレベルの場合、クロックドインバータ３１１１，３１２２がオン状態に制御され、クロックドインバータ３１１２，３１２１がオフ状態に制御される。
クロック信号ＸＣＫがハイレベルで、クロック信号ＣＫがローレベルの場合、クロックドインバータ３１１１，３１２２がオフ状態に制御され、クロックドインバータ３１１２，３１２１がオン状態に制御される。
【０１３４】
帰還部３１３は、クロックドインバータ３１３１，３１３２を有する。
クロックドインバータ３１３１は、入力にフリップフロップ３１２の出力信号が供給され、出力が信号ｄｉｎの出力ラインを介してフリップフロップ３１１のクロックドインバータ３１１１の入力に接続されている。
クロックドインバータ３１３２は、入力にインバータ３１７の出力信号ＰＤが供給され、出力が信号ｄｉｎの出力ラインを介してフリップフロップ３１１のクロックドインバータ３１１１の入力に接続されている。
クロックドインバータ３１３１，３１３２は、信号ＣＴＨＬＤおよびその反転信号ｘＣＴＨＬＤによりオン、オフが制御される。
信号ＣＴＨＬＤがローレベルで、その反転信号ｘＣＴＨＬＤがハイレベルの場合、クロックドインバータ３１３１がオン状態に制御され、クロックドインバータ３１３２がオフ状態に制御される。
信号ＣＴＨＬＤがハイレベルで、その反転信号ｘＣＴＨＬＤがローレベルの場合、クロックドインバータ３１３１がオフ状態に制御され、クロックドインバータ３１３２がオン状態に制御される。
【０１３５】
出力部３１４は、クロックドインバータ３１４１およびトランスミッションゲート３１４２を有する。
クロックドインバータ３１４１およびトランスミッションゲート３１４２は、入力がインバータ３１７の出力信号ＰＤの供給ラインに接続され、出力が出力端子に接続されている。
クロックドインバータ３１４１およびトランスミッションゲート３１４２は、信号ＵＤＳＬおよびその反転信号ｘＵＤＳＬによりオン、オフが制御される。
信号ＵＤＳＬがハイレベルで、その反転信号ｘＵＤＳＬがローレベルの場合、クロックドインバータ３１４１がオン状態に制御され、トランスミッションゲート３１４２がオフ状態に制御される。
信号ＵＤＳＬがローレベルで、その反転信号ｘＵＤＳＬがハイレベルの場合、クロックドインバータ３１４１がオフ状態に制御され、トランスミッションゲート３１４２がオン状態に制御される。
【０１３６】
一時記憶部群３２０は、複数（この例では２）の一時記憶部３２１，３２２を有する。
一時記憶部３２１，３２２は、たとえばＳＲＡＭにより形成される。
【０１３７】
一時記憶部３２１は、ラッチを形成するように入出力同士が接続されたインバータ３２１１，３２１２、記憶ノード３２１３，３２１４、およびアクセストランジスタとしての
トランスミッションゲート３２１５，３２１６を有する。
一時記憶部３２１の記憶ノード３２１３がトランスミッションゲート３２１５を介してビット線ＢＬに接続され、記憶ノード３２１４がトランスミッションゲート３２１６を介して反転ビット線ＸＢＬに接続されている。
【０１３８】
一時記憶部３２２は、ラッチを形成するように入出力同士が接続されたインバータ３２２１，３２２２、記憶ノード３２２３，３２２４、およびアクセストランジスタとしての
トランスミッションゲート３２２５，３２２６を有する。
一時記憶部３２２の記憶ノード３２２３がトランスミッションゲート３２２５を介してビット線ＢＬに接続され、記憶ノード３２２４がトランスミッションゲート３２２６を介して反転ビット線ＸＢＬに接続されている。
【０１３９】
一時記憶部３２１のトランスミッションゲート３２１５，３２１６、および一時記憶部３２２のトランスミッションゲート３２２５，３２２６は、信号ＬＳＥＬおよびその反転信号ｘＬＳＥＬによりオン、オフが制御される。
がローレベルで、その反転信号ｘＬＳＥＬがハイレベルの場合、一時記憶部３２１のトランスミッションゲート３２１５，３２１６がオン状態に制御され、一時記憶部３２２のトランスミッションゲート３２２５，３２２６がオフ状態に制御される。
この場合、一時記憶部３２１に対する書き込みが行われる。
信号ＬＳＥＬがハイレベルで、その反転信号ｘＬＳＥＬがローレベルの場合、一時記憶部３２１のトランスミッションゲート３２１５，３２１６がオフ状態に制御され、一時記憶部３２２のトランスミッションゲート３２２５，３２２６がオン状態に制御される。
この場合、一時記憶部３２２に対する書き込みが行われる。
【０１４０】
一時記憶部書き込み回路３３０は、インバータ３３１、クロックドインバータ３３２、およびトランスミッションゲート３３３を有する。
インバータ３３１は、入力がインバータ３１７の信号ＰＤの出力ラインに接続され、出力がクロックドインバータ３３２の入力およびトランスミッションゲート３３３の入力側端子に接続されている。
クロックドインバータ３３２の出力がビット線ＢＬに接続され、トランスミッションゲート３３３の出力が反転ビット線ＸＢＬに接続されている。
クロックドインバータ３３２およびトランスミッションゲート３３３は、信号ＷＲＩＴＥＬおよびその反転信号ｘＷＲＩＴＥＬによりオン、オフが制御される。
信号ＷＲＩＴＥＬがハイレベルで、その反転信号ｘＷＲＩＴＥＬがローレベルの場合、クロックドインバータ３３２およびトランスミッションゲート３３３がオン状態に制御される。
信号ＷＲＩＴＥＬがローレベルで、その反転信号ｘＷＲＩＴＥＬがハイレベルの場合、クロックドインバータ３３２およびトランスミッションゲート３３３がオフ状態に制御される。
【０１４１】
カウンタ書き込み回路３４０は、トランスミッションゲート３４１〜３４４を有する。
トランスミッションゲート３４１は、入力側端子が信号ＲＨの入力ラインに接続され、出力側端子が信号ＲＨＡの出力ラインに接続されている。
トランスミッションゲート３４２は、入力側端子が信号ＸＲＬの入力ラインに接続され、出力側端子が信号ＸＲＬＡの出力ラインに接続されている。
トランスミッションゲート３４３は、入力側端子がビット線ＢＬに接続され、出力側端子が信号ＲＨＡの出力ラインに接続されている。
トランスミッションゲート３４４は、入力側端子がビット線ＢＬに接続され、出力側端子が信号ＸＲＬＡの出力ラインに接続されている。
【０１４２】
トランスミッションゲート３４１，３４２，３４３，３４４は、信号ＲＥＡＤおよびその反転信号ｘＲＥＡＤによりオン、オフが制御される。
信号ＲＥＡＤがローレベルで、その反転信号ｘＲＥＡＤがハイレベルの場合、トランスミッションゲート３４１，３４２がオン状態に制御され、トランスミッションゲート３４３，３４４がオフ状態に制御される。
信号ＲＥＡＤがハイレベルで、その反転信号ｘＲＥＡＤがローレベルの場合、トランスミッションゲート３４１，３４２がオフ状態に制御され、トランスミッションゲート３４３，３４４がオン状態に制御される。
【０１４３】
水平転送ドライバ３５０は、ＮＭＯＳトランジスタＮＴ３５１〜ＮＴ３５４を有する。
信号線Ｄ０と基準電位ＶＳＳ、たとえば接地電位ＧＮＤとの間にＮＭＯＳトランジスタＮＴ３５１、ＮＴ３５２が直列に接続されている。
信号線ｘＤ０と基準電位ＶＳＳ、たとえば接地電位ＧＮＤとの間にＮＭＯＳトランジスタＮＴ３５３、ＮＴ３５４が直列に接続されている。
ＮＭＯＳトランジスタＮＴ３５１およびＮＴ３５３のゲートが信号ＢＳＥＬの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ３５２のゲートがビット線ＢＬに接続され、ＮＭＯＳトランジスタＮＴ３５４のゲートが反転ビット線ＸＢＬに接続されている。
【０１４４】
図２８の回路において、２段縦続接続したカウンタ３１０は、フリップフロップ３１１,３１２を含む。
図２８の回路は、信号ＲＨ、ＸＲＬに応じたカウンタ書き込み回路３４０による信号ＲＨＡ、ＸＲＬＡによりフリップフロップを初期化することができる。
カウンタ書き込み回路３４０において、ＲＥＡＤ＝電位Ｌ、ＸＲＥＡＤ＝電位Ｈの状態で、信号ＲＨを電位Ｈ、信号ＸＲＬを電位Ｈとすることにより、ノードｓｌａ１、ｍｓａ１を電位Ｌに初期化することができる。
信号ＲＨを電位Ｌ、信号ＸＲＬを電位Ｌとすることにより、ノードｓｌａ１、ｍｓａ１を電位Ｈに初期化することができる。
初期化動作ではない通常動作のときはＲＥＡＤ＝電位Ｌ、ＸＲＥＡＤ＝電位Ｈの状態で、信号ＲＨを電位Ｌ、信号ＸＲＬを電位Ｈとして用いる。
【０１４５】
また、図２８のカウンタ３１０の各桁の回路はアップカウントにするかダウンカウントにするか制御する回路である出力部３１４を有する。
アップカウントモードは光信号をＡＤ変換する際に用い、ダウンカウントモードは暗信号をＡＤ変換する際に用いる。
ダウンカウントモード時にはＵＤＳＬ＝電位Ｈ、ｘＵＤＳＬ＝電位Ｌとし、アップカウントモード時にはＵＤＳＬ＝電位Ｌ、ｘＵＤＳＬ＝電位Ｈとする。
【０１４６】
さらに、カウンタ３１０は、アップカウントとダウンカウントを切り替える際にカウンタの記憶内容を保持するように制御する回路である帰還部３１３を有する。
アップカウントとダウンカウントを切り替える際はＣＴＨＬＤ＝電位Ｈ、ｘＣＴＨＬＤ＝電位Ｌとし、カウンタの記憶内容が変化しないようにする。
それ以外のときはＣＴＨＬＤ＝電位Ｌ、ｘＣＴＨＬＤ＝電位Ｈと視記憶状態を変えることができるようにする。ある桁のカウンタの出力ＣＯＵＴは、次の桁のカウンタの入力信号ＣＩＮとして供給される。
このような接続が繰り返され、たとえば８桁目まで続く。
【０１４７】
図２８の回路３００は、一時記憶部３２１および３２２をカラム各桁に有する。すなわち、図２８の回路３００は、各桁に、１カラム当たり２つの一時記憶部を有する。
一時記憶部３２１が、上位ビット用の一時記憶部であり、一時記憶部３２２が下位ビット用の一時記憶部である。
この一時記憶部３２１，３２２は、この例では、ＳＲＡＭのメモリセルと近い構造を持つ。一般的なＳＲＡＭのメモリセルとの違いは、２つのノードを読み書きするためのゲートがＮＭＯＳとＰＭＯＳより構成されるトランスミッションゲートであることである。
ＬＳＥＬ＝電位Ｌ、ｘＬＳＥＬ＝電位Ｈにて、上位ビット用の一時記憶部３２１が選択され、ＬＳＥＬ＝電位Ｈ、ｘＬＳＥＬ＝電位Ｌで下位ビット用の一時記憶部３２２が選択される。
【０１４８】
図２８の回路３００は、一時記憶部の書き込み回路３３０を有する。
一時記憶部書き込み回路３３０は、ＷＲＩＴＥ＝電位Ｈ、ｘＷＲＩＴＥ＝電位Ｌとした場合に、選択された一時記憶部３２１，３２２の内容を、カウンタ３１０の出力で書き換える。すなわち、カウンタ３１０の内容を、選択された一時記憶部３２１，３２２に書き込む。
この一時記憶部書き込み回路３３０を構成するトランジスタは、一時記憶部群３２０の記憶内容を書き換えることができるように、駆動能力を強めにすることが望ましい。
そのために、たとえば、ゲート長をルール内で最短にし、ゲート幅を大きくする。
【０１４９】
図２８の回路３００は、カウンタ書き込み回路３４０を有する。
カウンタ書き込み回路３４０は、ＲＡＥＤ＝電位Ｈ、ｘＲＥＡＤ＝電位Ｌの時に、選択された一時記憶部群３２０からデータを読み出し、カウンタ３１０に書き込む。
すなわち、カウンタ書き込み回路３４０は、選択された一時記憶部３２１，３２２の記憶内容を、カウンタ３１０に書き込む。
回路３００は、ＵＤＳＬ＝Ｈの状態で一時記憶部３２１，３２２に書き込んだ場合は、ＵＤＳＬ＝電位Ｈの状態でカウンタ３１０に書き込む。
その場合、カウンタ書き込み時にＵＤＳＬ＝Ｈにしカウンタ３１０に書き込んでから、ＣＴＨＬＤ＝電位Ｈにした状態でＵＤＳＬ＝電位Ｌに戻す。
【０１５０】
図２８の回路３００は、水平転送ドライバ３５０を有する。この水平転送ドライバ３５０は、１カラムで一つであり、２つの一時記憶部３２１，３２２で共有されている。
この水平転送ドライバ３５０は、ＢＳＥＬ＝Ｈとなったときに、電流読み出しのための差動の信号線Ｄ０、ｘＤ０を、選択された一時記憶部３２１，３２２の内容で駆動する。
水平転送ドライバ３５０を複数カラムで共有することは、トランジスタ数の削減、すべての動作モードにおける水平転送の高速化、間引き時のさらなる高速化等のメリットがある。
なお、ＳＲＡＭに近いアーキテクチャをとることにより、水平転送ドライバ専用のセレクタが不要になる利点がある。
【０１５１】
図２８の回路はあくまで例であり、非常に多様な回路構成例が考えられ、本発明はこの例に限定されるものではないことは言うまでも無い。
また、カウンタの最下位桁（１桁目）は、他の桁と回路構成が異なることがある。また、桁によっては、下位ビット用の一時記憶部３２２のみ存在し、上位ビット用の一時記憶部３２１が無い場合もある。
【０１５２】
図２９は、上位ビット、下位ビットそれぞれの構成例を示す図である。
この図は、ＡＤ変換の範囲が、上位６ビット、下位６ビットであるときの図である。ＡＤ変換の範囲を基本桁ＢＳＣと呼ぶことにする。
上位ビットＵＢＴは、基本桁ＢＳＣの６桁に、符号拡張桁ＳＸＣが１桁が加わる。
下位ビットＬＢＴは、基本桁ＢＳＣの６桁に符号拡張桁ＳＸＣ、下位ビットレンジ不足対策拡張桁ＬＳＸＣの１桁が加わる。下位ビットレンジ不足対策拡張桁ＬＳＸＣは無くてもよい。
なお、符号拡張桁、下位ビットレンジ不足対策拡張桁等の、基本桁以外の部分を総称して拡張桁と呼ぶことにする。
【０１５３】
まず、符号拡張桁について説明する。
ＣＤＳを考慮に入れると、上位ビットＵＢＴ、下位ビットＬＢＴのＡＤ変換には、変換しようとしている桁数より１桁多いカウンタと一時記憶部を用意する必要がある。
ＣＤＳを行った結果を表すには、ＣＤＳを行う前の値より１桁多い桁数が必要なためである。
たとえば、６ビットの値から６ビットの値を引いた値を計算する場合について考える。
【０１５４】
６ビットの値は０〜＋６３の範囲で表される。６ビットの値から６ビットの値を引いた値は−６３〜＋６３の範囲で表される。
そのため、６ビットより１ビット多いビット数、７ビットが必要である。上位ビットの符号拡張桁ＳＸＣは、上位ビットの光信号から上位ビットの暗時信号を引いた値が、オーバーフローしているかマイナスになっているかの判別に必要である。
【０１５５】
次に、下位ビットレンジ不足対策拡張桁ＬＳＸＣについて説明する。
下位ビットが基本桁６ビットの場合、下位ビットＬＢＴの暗時信号、下位ビットＬＢＴの光信号の範囲は０〜６３のとなるように第２の傾斜状の参照信号Ｖｓｌｏｐ２を設定する。
しかし、第２の傾斜状の参照信号Ｖｓｌｏｐ２を正確に定めるのは難しく、たとえば３２〜＋９５程度をＡＤ変換しておくことが望ましい。
第２の傾斜状の参照信号Ｖｓｌｏｐ２は、範囲がずれても、傾きさえ正確なら、下位ビットＬＢＴの光信号から下位ビットＬＢＴの暗時信号を引いた差分は、−６３〜＋６３の範囲に入り、基本桁６ビット＋符号拡張桁１桁があれば範囲に収まることとなる。
しかし、第２の傾斜状の参照信号Ｖｓｌｏｐ２の傾きがずれてしまうと、下位ビットＬＢＴの光信号から下位ビットＬＢＴの暗時信号を引いた差分は、−６３〜＋６３の範囲には収まらないことがある。
特に、第２の傾斜状の参照信号Ｖｓｌｏｐ２の傾きが小さくなると、下位ビットＬＢＴの光信号から下位ビットＬＢＴの暗時信号を引いた差分は、−６３〜＋６３の範囲には収まらない場合が生じる。
【０１５６】
たとえば、第２の傾斜状の参照信号Ｖｓｌｏｐ２の傾きが理想より５．９７％小さいと、下位ビットＬＢＴの光信号から下位ビットＬＢＴの暗時信号を引いた差分は、−６７〜＋６７の範囲となってしまう。
このような状態を第２の傾斜状の参照信号Ｖｓｌｏｐ２のレンジ不足による下位ビットＬＢＴのオーバーフローと呼ぶことにする。
このような状態を検出するために、下位ビットレンジ不足対策拡張桁ＬＳＸＣはあるとよい。ただし、第２の傾斜状の参照信号Ｖｓｌｏｐ２の傾きを正確に定めることができるのであれば、下位ビットレンジ不足対策拡張桁ＬＳＸＣは無くてもよい。
【０１５７】
光信号の変換時の上位ビットＵＢＴの基本桁ＢＳＣは６ビットだが、暗時信号の変換時の上位ビットＵＢＴは４ビット程度しか使わない場合がある。
図３０の例の場合、拡張桁を含めて、上位７ビット、下位８ビットであるため、カウンタは、拡張桁を含めたビット数の多い方となり８桁必要である。
【０１５８】
図３０は、３カラム分のレイアウトイメージの例である。
この例は、上位ビットＵＢＴの基本桁６ビット、下位ビットＬＢＴの基本桁６ビット、下位ビットレンジ不足対策拡張桁ＬＳＸＣを１桁持つ例である。
３カラムにつき１つの参照信号用ユニティゲインバッファＵＢＦを持ち、各カラムに１つのコンパレータおよびキャパシタ、その制御回路を持ち、８桁分のカウンタを持ち、各カウンタには、上位ビット用および下位ビット用の一時記憶部を持つ。
ただし、８桁目は、下位ビット用の一時記憶部のみ持ち、上位ビット用の一時記憶部を持たない。
図２８において、上位ビット用の一時記憶部の一つが一時記憶部３２１であり、下位ビット用の一時記憶部の一つが一時記憶部３２２である。
【０１５９】
上位ビットＵＢＴおよび下位ビットＬＢＴのＣＤＳ結果は、合成して一つのＣＤＳ結果にする。
図３１は、上位ビットおよび下位ビットのＣＤＳ結果を合成して一つのＣＤＳ結果にする様子を示す図である。
【０１６０】
まず、図３１（１）に示すように、下位ビットＬＢＴのＣＤＳ結果、すなわち下位ビットＬＢＴの光信号から暗時信号を差し引いたデジタル値の拡張桁が００の場合を考える。
この場合は、第２の傾斜状の参照信号Ｖｓｌｏｐ２のレンジ不足による下位ビットＬＢＴのオーバーフローが起きてない状態で、下位ビットＬＢＴのＣＤＳ結果が正か０の場合である。
なお、下位ビットＬＢＴのＣＤＳ結果が正か０とは、下位ビットＬＢＴの光信号が下位ビットＬＢＴの暗時信号と同じまたは大きい場合である。
合成後のＣＤＳ結果は、上位ビットＵＢＴのＣＤＳ結果に、下位ビットＬＢＴのＣＤＳ結果のうち拡張桁を除いた部分をつなげばよい。
【０１６１】
次に、図３１（２）に示すように、下位ビットＬＢＴのＣＤＳ結果、すなわち下位ビットＬＢＴの光信号から暗時信号を差し引いたデジタル値の拡張桁が１１の場合を考える。
この場合は、第２の傾斜状の参照信号ＶｓｌｏＰ２のレンジ不足による下位ビットＬＢＴのオーバーフローが起きていない状態で、下位ビットＬＢＴのＣＤＳ結果が負の場合である。
下位ビットＬＢＴのＣＤＳ結果が負の場合とは、下位ビットＬＢＴの光信号が下位ビットＬＢＴの暗時信号より小さい場合である。
合成後のＣＤＳ結果は、上位ビットＵＢＴのＣＤＳ結果から１を引き、下位ビットＬＢＴのＣＤＳ結果のうち拡張桁を除いた部分をつなげばよい。
【０１６２】
次に、図３１（３）に示すように、下位ビットＬＢＴのＣＤＳ結果、すなわち下位ビットＬＢＴの光信号から暗時信号を差し引いたデジタル値の拡張桁が０１の場合を考える。
この場合は、第２の傾斜状の参照信号Ｖｓｌｏｐ２のレンジ不足による下位ビットＬＢＴのオーバーフローが起きている状態で、下位ビットのＣＤＳ結果が正か０の場合である。
合成後のＣＤＳ結果は、上位ビットＵＢＴのＣＤＳ結果に１を加え、下位ビットＬＢＴのＣＤＳ結果のうち拡張桁を除いた部分をつなげばよい。
【０１６３】
次に、図３１（４）に示すように、下位ビットＬＢＴのＣＤＳ結果、すなわち下位ビットＬＢＴの光信号から暗時信号を差し引いたデジタル値の拡張桁が１０の場合を考える。
この場合は、第２の傾斜状の参照信号Ｖｓｌｏｐ２のレンジ不足による下位ビットＬＢＴのオーバーフローが起きている状態で、下位ビットのＣＤＳ結果が負の場合である。
合成後のＣＤＳ結果は、上位ビットＵＢＴのＣＤＳ結果から２を引き、下位ビットＬＢＴのＣＤＳ結果のうち拡張桁を除いた部分をつなげばよい。
【０１６４】
下位ビットレンジ不足対策拡張桁ＬＳＸＣを持たない場合は、符号拡張桁ＳＸＣが０の場合には、合成後のＣＤＳ結果は上位ビットＵＢＴのＣＤＳ結果に下位ビットＬＢＴのＣＤＳ結果のうち符号拡張桁を除いた部分をつなげばよい。
符号拡張桁ＳＸＣが１の場合には合成後のＣＤＳ結果は、上位ビットＵＢＴのＣＤＳ結果から１を引き下位ビットＬＢＴのＣＤＳ結果のうち符号拡張桁を除いた部分をつなげばよい。
【０１６５】
ここで、「光信号の下位ビットをアナログ・デジタル変換した結果から暗時信号の下位ビットをアナログ・デジタル変換した結果を差し引いた値の上位桁」とは、ＣＤＳ結果の下位ビットＬＢＴの拡張桁のことを表すものである。
【０１６６】
図３２は、図３１で示した処理を行うための方法の一つを示す図である。
この方法では、水平転送後に、上位ビットＵＢＴへの補正を行う。
すなわち、図２６のステップＳＴ１１〜ＳＴ２５の処理を行った後に、拡張桁を含んだ上位ビットＵＢＴと拡張桁を含んだ下位ビットＬＢＴを水平転送し（ＳＴ２５）、水平転送後に、図３１で述べたような合成を行う（ＳＴ２６）。
すなわち、水平転送後に、下位ビットの拡張桁によって、−２〜＋１を加減算する。加減算は、デジタル加減算器によって行う。
【０１６７】
＜６．第４の実施形態＞
この第４の実施形態では、第３の実施形態とは別のＣＤＳ方法について説明する。
図３３は、第４の実施形態に係るデジタルＣＤＳ方式の概要を示す図である。
【０１６８】
この方法では、水平転送の前に、カウンタ内で上位ビットＵＢＴへの補正を行う。
この方法では、図２６に示したステップＳＴ１１〜ＳＴ２４の処理を行った後に、上位ビット用の一時記憶部の内容をカウンタに読み込む（ＳＴ２７）。
その後、加算カウントまたは減算カウントする。
下位ビットＬＢＴの拡張桁が００ならカウンタがカウントせず、下位ビットＬＢＴの拡張桁が１１ならカウンタが１減算カウントし、下位ビットの拡張桁が０１ならカウンタが１加算カウントし、下位ビットの拡張桁が１０ならカウンタが２減算カウントする。
下位ビットレンジ不足対策拡張桁ＬＳＸＣを持たない場合は、下位ビットＬＢＴの符号拡張桁ＳＸＣが０ならカウントせず、下位ビットの符号拡張桁が１なら１減算カウントする。
【０１６９】
ここで、カウンタは、その種類によっては、減算カウントまたは減算カウントと加算カウントの組み合わせより、加算カウントのみの方が容易な場合がある。
この場合、あらかじめ、上位ビットのＣＤＳ結果−２を算出しておく、つまり、上位ビットの光信号から上位ビットの暗時信号を引いた差分から2を引いた値を算出するとよい。このような方法を具体的に説明する。
【０１７０】
まず、図２６における初期化において＋１で初期化する。その後、上位ビットの暗時信号相当数を減算カウントする。その後、ビットを反転する。その後、上位ビットの光信号相当数を加算カウントする。
その結果、上位ビットの光信号から上位ビットの暗時信号を引いた差分から２を引いた値がカウンタ内に生成される。これは、初期化時の＋１が反転して−１となり、ビット反転時に−１になることによる。
【０１７１】
上位ビットＵＢＴの光信号から上位ビットの暗時信号を引いた差分から２を引いた値を算出した後は、下位ビットＬＢＴの拡張桁が００の場合、上位ビットＵＢＴの光信号から上位ビットの暗時信号を引いた差分から２を引いた値に２を加える。
下位ビットＬＢＴの拡張桁が１１の場合、上位ビットＵＢＴの光信号から上位ビットの暗時信号を引いた差分から２を引いた値に１を加える。
下位ビットＬＢＴの拡張桁が０１の場合、上位ビットＵＢＴの光信号から上位ビットの暗時信号を引いた差分から２を引いた値に３を加える。
下位ビットＬＢＴの拡張桁が１０の場合、上位ビットＵＢＴの光信号から上位ビットの暗時信号を引いた差分から２を引いた値に値を加えない。
【０１７２】
図３４は、光信号から暗時信号を差し引いたデジタル値より１少ない値をＡＤ変換によって得て用いる様子を示す第１図である。
図３５は、光信号から暗時信号を差し引いたデジタル値より１少ない値をＡＤ変換によって得て用いる様子を示す第２図である。
【０１７３】
図３４に示す例では、暗時信号が３、光信号が２２、下位ビット拡張桁００の場合であり、まず１に初期化し、暗時信号をカウントし４となる。
ビット反転により−５となり、光信号のカウントにより１７となる。下位ビットＬＢＴの拡張桁が００、すなわち、下位ビットＬＢＴの光信号から下位ビットの暗時信号を差し引いた値が正か０であるので、ここまでの結果に２が加算され１９となる。
【０１７４】
図３５に示す例では、暗時信号が３、光信号が１１、下位ビット拡張桁１１の場合であり、まず１に初期化し、暗時信号をカウントし４となる。
ビット反転により−５となり、光信号のカウントにより６となる。下位ビットＬＢＴの拡張桁が１１、すなわち、下位ビットの光信号から下位ビットの暗時信号を差し引いた値が負であるので、ここまでの結果に１が加算され、７となる。
【０１７５】
下位ビットレンジ不足対策拡張桁ＬＳＸＣを持たない場合は、０で初期化し、下位ビットＬＢＴの符号拡張桁ＳＸＣが０なら最後に１を加算し、下位ビットの符号拡張桁が１なら最後に何も加算しなければ良い。
【０１７６】
このように、本第４の実施形態においては、ステップＳＴ２７のカウンタへの読み込み処理の後、下位ビットＬＢＴの拡張桁により上位ビットＵＢＴを補正する（ＳＴ２８）。
カウンタの内容を上位ビット用の一時記憶部に退避させる（ＳＴ２９）。
そして、合成後のデータを順次水平転送を行う（ＳＴ３０）。
【０１７７】
以上のようにすることにより、加算カウントを水平転送前にカラム内で行うことにより、上位ビットの補正ができる。
第４の実施形態では、第３の実施形態の場合に比べて水平転送情報量を１〜２ビット分少なくすることができる。
一方、上位ビットの補正が終わるまで、上位ビットのデータは水平転送ができない。
【０１７８】
＜７．第５の実施形態＞
カラム内でＡＤ変換する方式は、各カラムのピッチ内にコンパレータ、カウンタ等をレイアウトする必要があり、面積が大きくなると共に、レイアウトが難しいという問題がある。
そこで、コンパレータ、カウンタを複数カラムで共有する方法が考えられる。
たとえば、垂直信号線１１６のセトリングを同時に行うことができるが、カウント期間、別の言い方をすると、コンパレータの比較期間が、シリアルに行われる分時間がかかってしまう。
このような複数カラムでコンパレータやカウンタを共有する場合に、本発明の実施形態に係る高速な２段階のＡＤ変換を用いることにより、レイアウト面積の低減と高速化が両立できる。
【０１７９】
図３６は、第５の実施形態において、コンパレータ、カウンタを複数カラムで共有し、本実施形態に係る高速な２段階のＡＤ変換を用いる方法の概要の例を示す図である。
この例は３カラムでコンパレータ、カウンタを共有する例である。
【０１８０】
最初に1/3カラムの暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ３１）、1/3カラムの暗時信号の下位ビットを減算ＡＤ変換する（ＳＴ３２）。
2/3カラム、3/3カラムに関しても、同様に暗時信号の減算ＡＤ変換をする（ＳＴ３３〜ＳＴ３６）。
そして、1/3カラムの光信号の上位ビットを加算ＡＤ変換し（ＳＴ３７）、1/3カラムの光信号の下位ビットを加算ＡＤ変換する（ＳＴ３８）。
2/3カラム、3/3カラムに関しても、同様に光信号の加算ＡＤ変換をする（ＳＴ３９〜ＳＴ４２）。
【０１８１】
各段階は、必要に応じて一時記憶部からカウンタに値を読み込み、その後、ＡＤ変換を行い、その後、一時記憶部に記憶することが、行う基本的な手続きである。
【０１８２】
図３７は、第５の実施形態において、コンパレータ、カウンタを複数カラムで共有し、本実施形態に係る高速な２段階のＡＤ変換を用いる方法の詳細の例を示す図である。
この例も３カラムでコンパレータ、カウンタを共有する例である。
【０１８３】
選択トランジスタ１１５（図４）をオンして（開けて）、暗時信号を垂直信号線１１６に読み込み、カウンタを初期化する（ＳＴ５１，ＳＴ５２）。
第１の画素の暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ５３）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ５４）。
その後、カウンタを初期化し（ＳＴ５５）、第１の画素の暗時信号の下位ビットを減算ＡＤ変換し（ＳＴ５６）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ５７）。
その後、カウンタを初期化し（ＳＴ５８）、第２の画素の暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ５９）、その結果を第２の上位ビット用の一時記憶部に記憶する（ＳＴ６０）。
その後、カウンタを初期化し（ＳＴ６１）、第２の画素の暗時信号の下位ビットを減算ＡＤ変換し（ＳＴ６２）、その結果を第２の下位ビット用の一時記憶部に記憶する（ＳＴ６３）。
その後、カウンタを初期化し（ＳＴ６４）、第３の画素の暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ６５）、その結果を第３の上位ビット用の一時記憶部に記憶する（ＳＴ６６）。
その後、カウンタを初期化し（ＳＴ６７）、第３の画素の暗時信号の下位ビットを減算ＡＤ変換し（ＳＴ６８）、その結果を第３の下位ビット用の一時記憶部に記憶する（ＳＴ６９）。
【０１８４】
そして、その後、画素内の転送トランジスタ（転送ゲート）１１２をオンして（開けて）、光信号を垂直信号線１１６に読み込む（ＳＴ７０）。
その後、第１の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ７１）、第１の画素の光信号の上位ビットを加算ＡＤ変換し（ＳＴ７２）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ７３）。記憶データは水平転送される（ＳＴ７４）。
その後、第１の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ７５）、第１の画素の光信号の下位ビットを加算ＡＤ変換し（ＳＴ７６）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ７７）。記憶データは水平転送される（ＳＴ７８）。
その後、第２の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ７９）、第２の画素の光信号の上位ビットを加算ＡＤ変換し（ＳＴ８０）、その結果を第２の上位ビット用の一時記憶部に記憶する（ＳＴ８１）。記憶データは水平転送される（ＳＴ８２）。
その後、第２の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ８３）、第２の画素の光信号の下位ビットを加算ＡＤ変換し（ＳＴ８４）、その結果を第２の下位ビット用の一時記憶部に記憶する（ＳＴ８５）。記憶データは水平転送される（ＳＴ８６）。
その後、第３の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ８７）、第３の画素の光信号の上位ビットを加算ＡＤ変換し（ＳＴ８８）、その結果を第３の上位ビット用の一時記憶部に記憶する（ＳＴ８９）。記憶データは水平転送される（ＳＴ９０）。
その後、第３の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ９１）、第３の画素の光信号の下位ビットを加算ＡＤ変換し（ＳＴ９２）、その結果を第３の下位ビット用の一時記憶部に記憶する（ＳＴ９３）。記憶データは水平転送される（ＳＴ９４）。
【０１８５】
図３８は、本第５の実施形態に係るコンパレータ、カウンタを複数カラムで共有する図４の回路に対応するカラム処理回路の構成例を示す図である。
図３９は、本第５の実施形態に係るコンパレータ、カウンタを複数カラムで共有する図１９の回路に対応するカラム処理回路の構成例を示す図である。
【０１８６】
図４や図１９等の第１の実施形態との回路上の違いは次の点にある。
図３８の回路１５１Ｊは、３つのノードｎ１０１Ａ、ｎ１０１Ｂ、ｎ１０１Ｃに供給される入力アナログ値ＶＳＬ１〜３が、スイッチ４５１、４５２、４５３（ｓ１１７Ａ、ｓ１１７Ｂ、ｓ１１７Ｃ）を介してコンパレータ１５２Ｃに入力されている。
３つのスイッチ４５１、４５２、４５３（ｓ１１７Ａ、ｓ１１７Ｂ、ｓ１１７Ｃ）は順番にオンし、３つの入力アナログ値ＶＳＬ１、ＶＳＬ２、ＶＳＫ３をシリアルにＡＤ変換する。
３つのスイッチ４５１、４５２、４５３（ｓ１１７Ａ、ｓ１１７Ｂ、ｓ１１７Ｃ）は、どれか１つのみがオンする。
【０１８７】
カウンタ、一時記憶部等のブロック図は、図２７と同様である。
【０１８８】
図４０は、本第５の実施形態に係るカウンタ、一時記憶部等の回路図例を示す図であり、図２７と同一の部分を表している。
図４０は、１カラム１桁分の例を示している。
この図４０は、基本的に第３の実施形態で説明した図２８と、一時記憶部の数が２つではなく６つであることが異なる。
隣接する２つの一時記憶部３２１と３２２、３２３と３２４、３２５と３２６が組みとしてトランスミッションゲート３２２７−１，３２２７−２、３２２８−１，３２２８−２、３２２９−１，３２２９−２を通してビット線ＢＬ、ＸＢＫに選択的に接続される。
【０１８９】
図４１は、第５の実施形態における一時記憶部３２１〜３２６の選択のしかたを示す図である。
【０１９０】
ＬＳＥＬ１＝電位Ｈ、ｘＬＳＥＬ１＝電位Ｌ、ＬＳＥＬ２＝電位Ｌ、ｘＬＳＥＬ２＝電位Ｈ、ＬＳＥＬ３＝電位Ｌ、ｘＬＳＥＬ３＝電位Ｈ、ＬＳＥＬ４＝電位Ｌ、ｘＬＳＥＬ４＝電位Ｈにて、一時記憶部３２１が選択される。
ＬＳＥＬ１＝電位Ｈ、ｘＬＳＥＬ１=電位Ｌ、ＬＳＥＬ２=電位Ｌ、ｘＬＳＥＬ２＝電位Ｈ、ＬＳＥＬ３＝電位Ｌ、ｘＬＳＥＬ３=電位Ｈ、ＬＳＥＬ４＝電位Ｈ、ｘＬＳＥＬ４＝電位Ｌにて、一時記憶部３２２が選択される。
ＬＳＥＬ１＝電位Ｌ、ｘＬＳＥＬ１＝電位Ｈ、ＬＳＥＬ２＝電位Ｈ、ｘＬＳＥＬ２＝電位Ｌ、ＬＳＥＬ３=電位Ｌ、ｘＬＳＥＬ３＝電位Ｈ、ＬＳＥＬ４＝電位Ｌ、ｘＬＳＥＬ４＝電位Ｈにて、一時記憶部３２３が選択される。
ＬＳＥＬ１＝電位Ｌ、ｘＬＳＥＬ１=電位Ｈ、ＬＳＥＬ２＝電位Ｈ、ｘＬＳＥＬ２＝電位Ｌ、ＬＳＥＬ３＝電位Ｌ、ｘＬＳＥＬ３＝電位Ｈ、ＬＳＥＬ４＝電位Ｈ、ｘＬＳＥＬ４＝電位Ｌにて、一時記憶部３２４が選択される。
ＬＳＥＬ１＝電位Ｌ、ｘＬＳＥＬ１＝電位Ｈ、ＬＳＥＬ２＝電位Ｌ、ｘＬＳＥＬ２＝電位Ｈ、ＬＳＥＬ３＝電位Ｈ、ｘＬＳＥＬ３＝電位Ｌ、ＬＳＥＬ４＝電位Ｌ、ｘＬＳＥＬ４＝電位Ｈにて、一時記憶部３２５が選択される。
ＬＳＥＬ１＝電位Ｌ、ｘＬＳＥＬ１＝電位Ｈ、ＬＳＥＬ２＝電位Ｌ、ｘＬＳＥＬ２＝電位Ｈ、ＬＳＥＬ３＝電位Ｈ、ｘＬＳＥＬ３＝電位Ｌ、ＬＳＥＬ４＝Ｈ、ｘＬＳＥＬ４＝Ｌにて、一時記憶部３２６が選択される。
ＬＳＥＬ４＝Ｌ、ｘＬＳＥＬ４＝Ｈにて、上位ビット用の一時記憶部３２１，３２３，３２５が、ＬＳＥＬ４＝電位Ｈ、ｘＬＳＥＬ４＝電位Ｌにて、下位ビット用の一時記憶部３２２，３２４，３２６が選択される。
【０１９１】
図４０はあくまで例であり、非常に多様な回路構成例が考えられ、本発明はこの例に限定されるものではないことは言うまでも無い。
また、カウンタの最下位桁（１桁目）は、他の桁と回路構成が異なることがある。また、桁によっては、下位ビット用の一時記憶部３２２、３２４、３２６のみ存在し、上位ビット用の一時記憶部３２１、３２３、３２５が無い場合もある。
【０１９２】
図４２は、第５の実施形態における３カラム分のレイアウトイメージの例を示す図である。
【０１９３】
この例は、上位ビットの基本桁６ビット、下位ビットの基本桁６ビット、下位ビットレンジ不足対策拡張桁を１桁持つ例である。
この場合、上位ビット用の一時記憶部は７ビット、下位ビット用の一時記憶部は８ビットとなり、カウンタは、８ビット分（８桁分）必要である。
３カラムにつき１つの参照信号用ユニティゲインバッファＵＢＦを持ち、３カラムにつき１つのコンパレータおよびキャパシタ、その制御回路を持つ。３カラムにつき１つの８桁分のカウンタを持ち、各カウンタには、各カラムに上位ビット用および下位ビット用の一時記憶部を持つ。
ただし、８桁目は、下位ビット用の一時記憶部のみ持ち、上位ビット用の一時記憶部を持たない。
【０１９４】
図４０において、1/3カラムの上位ビット用の一時記憶部の一つが一時記憶部３２１であり、1/3カラムの下位ビット用の一時記憶部の一つが一時記憶部３２２である。
2/3カラムの上位ビット用の一時記憶部の一つが一時記憶部３２３であり、2/3カラムの下位ビット用の一時記憶部の一つが一時記憶部３２４である。
3/3カラムの上位ビット用の一時記憶部の一つが一時記憶部３２５であり、3/3カラムの下位ビット用の一時記憶部の一つが一時記憶部３２６である。
【０１９５】
＜８．第６の実施形態＞
図４３は、本発明の第６の実施形態に係るカラム処理群の図４や図３８に対応するカラム処理回路の構成例を示す図である。
図４４は、本発明の第６の実施形態に係るカラム処理群の図１９や図３９に対応するカラム処理回路の構成例を示す図である。
【０１９６】
本第６の実施形態に係るカラム処理回路１５１Ｌが第５の実施形態に係るカラム処理回路１５１Ｊと異なる点は以下の通りである。
カラム処理回路１５１Ｌは、初段のコンパレータ１５２Ｃ−Ａ〜１５２Ｃ−Ｃは各カラムに存在し、次段のコンパレータ４６０、カウンタ１５３Ｃ、アナログ信号を記憶するためのキャパシタ１５４Ｃなどはカラム間で共有されている。
各コンパレータ１５２Ｃ−Ａ〜１５２Ｃ−Ｃの出力段にはスイッチ４６１、４６２、４６３（ｓ１１８Ａ、ｓ１１８Ｂ、ｓ１１８Ｃ）が配置されている。
なお、たとえばコンパレータの初段として差動増幅器、次段としてソース接地増幅回路を用い、次段にはさらに増幅するインバータ２段などがついてもよいものとする。
【０１９７】
３つのノードｎ１０１Ａ、ｎ１０１Ｂ、ｎ１０１Ｃに供給される３つの入力アナログ値ＶＳＬ１、ＶＳＬ２、ＶＳＬ３が、各カラムごとに存在する初段の各コンパレータ１５２Ｃ−Ａ，１５２Ｃ−Ｂ，１５２Ｃ−Ｃに入力される。
初段の各コンパレータ１５２Ｃ−Ａ，１５２Ｃ−Ｂ，１５２Ｃ−Ｃの出力は、スイッチ４６１、４６２、４６３（ｓ１１８Ａ、ｓ１１８Ｂ、ｓ１１８Ｃ）を介して、３カラムで共通の次段のコンパレータ４６０に入力される。
それ以降は、第５の実施形態と同等である。
３つのスイッチ４６１、４６２、４６３（ｓ１１８Ａ、ｓ１１８Ｂ、ｓ１１８Ｃ）は順番にオンし、３つの入力アナログ値をシリアルにＡＤ変換する。
３つのスイッチ４６１、４６２、４６３（ｓ１１８Ａ、ｓ１１８Ｂ、ｓ１１８Ｃ）は、どれか１つのみがオンする。
【０１９８】
図４５は、第６の実施形態におけるＡＤ変換の上位ビットが2ビット、下位ビットが2ビットの場合の、各ノードの波形、カウンタの状態、スイッチの状態を示す図である。
図４５においては、説明の都合上少ないビット数とした。
【０１９９】
第６の実施形態は、初段のコンパレータ１５２Ｃ−Ａ〜１５２Ｃ−Ｃを各カラムに別個に持つため、第５の実施形態と異なり、各カラムにオートゼロを最適化することができる。オートゼロは、コンパレータの入力にキャパシタを用いて、入力オフセットをキャンセルする手法である。
各カラムにオートゼロを最適化すると、画質が改善することがある。一方で、第５の実施形態より実装面積は増える。
【０２００】
＜９．第７の実施形態＞
本第７の実施形態として、画質の向上と高速化が両立できる構成について説明する。
回路部における画質劣化を抑える技術として、多重ＡＤ変換という技術が挙げられる。
この技術は、複数回ＡＤ変換を行うことにより、ＳＮ比を改善するというもので、４回のＡＤ変換により、信号の回路ノイズに対する比率を２倍に改善にすることができる。
しかし、この技術は、カウント期間、別の言い方をすると、コンパレータの比較期間が、複数回行われる分時間がかかってしまう。
このような多重ＡＤ変換をする場合に、本発明の実施形態に係る高速な２段階のＡＤ変換を用いることにより、画質の向上と高速化が両立できる。
【０２０１】
図４６は、本第７の実施形態において、ＡＤ変換を複数回行い、本発明の実施形態に係る高速な２段階のＡＤ変換を用いる方法の概要の例を示す図である。
【０２０２】
この例は４回ＡＤ変換し、ＣＤＳをすることにより、画質を改善する例である。
最初に暗時信号の上位ビットを減算ＡＤ変換し、暗時信号の下位ビットを減算ＡＤ変換する。
この工程を４回繰り返す。４回繰り返す過程において、同じ画素からの暗時のアナログ信号を４回減算ＡＤ変換する（ＳＴ１０１〜ＳＴ１０８）。
次に、光信号の上位ビットを加算ＡＤ変換し、光信号の下位ビットを加算ＡＤ変換する。この工程を４回繰り返す。４回繰り返す過程において、同じ画素からの光のアナログ信号を４回加算ＡＤ変換する（ＳＴ１０９〜ＳＴ１１６）。
このようにして、同じ画素からの、光信号から暗時信号を引いた値を、４回計算して加算したのと同じ値を得る。
【０２０３】
各段階は、必要に応じて一時記憶部からカウンタに値を読み込み、その後、ＡＤ変換を行い、その後、一時記憶部に記憶することが、行う基本的な手続きである。
【０２０４】
図４７は、本第７の実施形態において、ＡＤ変換を複数回行い、本発明の実施形態に係る高速な２段階のＡＤ変換を用いる方法の詳細の例を示す図である。
【０２０５】
本方式は、選択トランジスタ１１５（図４）をオンして（開けて）、暗時信号を垂直信号線１１６に読み込み（ＳＴ１２１）、カウンタを初期化する（ＳＴ１２２）。そして、第１の画素の暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ１２３）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ１２４）。
その後、カウンタを初期化し（ＳＴ１２５）、第１の画素の暗時信号の下位ビットを減算ＡＤ変換し（ＳＴ１２６）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ１２７）。
その後、第１の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１２８）、第１の画素の暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ１２９）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ１３０）。
その後、第１の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１３１）、第１の画素の暗時信号の下位ビットを減算ＡＤ変換し（ＳＴ１３２）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ１３３）。
その後、第１の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１３４）、第１の画素の暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ１３５）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ１３６）。
その後、第１の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１３７）、第１の画素の暗時信号の下位ビットを減算ＡＤ変換し（ＳＴ１３８）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ１３９）。
その後、第１の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１４０）、第１の画素の暗時信号の上位ビットを減算ＡＤ変換し（ＳＴ１４１）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ１４２）。
その後、第１の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１４３）、第１の画素の暗時信号の下位ビットを減算ＡＤ変換し（ＳＴ１４４）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ１４５）。
【０２０６】
そして、その後、画素内の転送トランジスタ（転送ゲート）１１２をオンして（開けて）、光信号を垂直信号線に読み込み（ＳＴ１４６）、その後、第１の上位ビット用の一時記憶部からカウンタに値を読み込む（ＳＴ１４７）。そして、第１の画素の光信号の上位ビットを加算ＡＤ変換し（ＳＴ１４８）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ１４９）。
その後、第１の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１５０）、第１の画素の光信号の下位ビットを加算ＡＤ変換し（ＳＴ１５１）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ１５２）。
その後、第１の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１５３）、第１の画素の光信号の上位ビットを加算ＡＤ変換し（ＳＴ１５４）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ１５５）。
その後、第１の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１５６）、第１の画素の光信号の下位ビットを加算ＡＤ変換し（ＳＴ１５７）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ１５８）。
その後、第１の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１５９）、第１の画素の光信号の上位ビットを加算ＡＤ変換し（ＳＴ１６０）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ１６１）。
その後、第１の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１６２）、第１の画素の光信号の下位ビットを加算ＡＤ変換し（ＳＴ１６３）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ１６４）。
その後、第１の上位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１６５）、第１の画素の光信号の上位ビットを加算ＡＤ変換し（ＳＴ１６６）、その結果を第１の上位ビット用の一時記憶部に記憶する（ＳＴ１６７）。記憶データが水平転送される（ＳＴ１６８）。
その後、第１の下位ビット用の一時記憶部からカウンタに値を読み込み（ＳＴ１６９）、第１の画素の光信号の下位ビットを加算ＡＤ変換し（ＳＴ１７０）、その結果を第１の下位ビット用の一時記憶部に記憶する（ＳＴ１７１）。記憶データが水平転送される（ＳＴ１７２）。
【０２０７】
なお、同一の画素からの情報を処理することを明確にするため、すべての「画素」という言葉には、「第１の」という言葉が付けられている。
【０２０８】
図４８は、多重ＡＤ変換する場合の上位ビット、下位ビットそれぞれの構成例を示す図である。
【０２０９】
この図は、ＡＤ変換の範囲が、上位６ビット、下位６ビットであるときの図である。
ＡＤ変換の範囲を基本桁ＢＳＣと呼ぶことにする。上位ビットＵＢＴは、基本桁ＢＳＣ６桁に符号拡張桁ＳＸＣが１桁、および多重ＡＤ変換拡張桁ＭＣＸＣが加わる。
下位ビットＬＢＴは、基本桁ＢＳＣ６桁に、符号拡張桁ＳＸＣが１桁、下位ビットレンジ不足対策拡張桁ＬＳＸＣが１桁、多重ＡＤ変換拡張桁ＭＣＸＣが加わる。下位ビットレンジ不足対策拡張桁ＬＳＸＣは無くてもよい。
なお、符号拡張桁ＳＸＣ、下位ビットレンジ不足対策拡張桁ＬＳＸＣ、多重ＡＤ変換拡張桁ＭＣＸＣ等の、基本桁ＢＳＣ以外の部分を総称して拡張桁と呼ぶことにする。
【０２１０】
符号拡張桁ＳＸＣ、下位ビットレンジ不足対策拡張桁ＬＳＸＣについては、第３の実施形態の場合と同等である。
多重ＡＤ変換拡張桁ＭＣＸＣは、log2(多重変換回数)桁必要である。４回の多重ＡＤ変換をする場合、多重ＡＤ変換拡張桁ＭＣＸＣは２桁必要、８回の多重ＡＤ変換をする場合、多重ＡＤ変換拡張桁ＭＣＸＣは３桁必要である。
上位ビットＵＢＴの基本桁ＢＳＣを６桁、下位ビットＬＢＴの基本桁ＢＳＣを６桁、下位ビットレンジ不足対策拡張桁ＬＳＸＣを１桁とし、４回の多重ＡＤ変換をする場合、上位ビットＵＢＴは９ビット、下位ビットＬＢＴは１０ビット必要である。
そしてこの場合、カウンタは１０ビット分必要である。
【０２１１】
上位ビットＵＢＴと下位ビットＬＢＴは、必要ビット数分、たとえば上位９ビット、下位１０ビットを水平転送し、水平転送後に、上位ビット・下位ビットの重なりの部分を上位ビットにデジタル加減算器で補正する。
たとえば、下位ビットＬＢＴの下位側から７〜１０ビット目、上位側から１〜４ビット目の拡張桁に当たる部分を、上位ビットＵＢＴに加減算補正する。
ちなみに、水平転送前にカウンタ内で補正しても良い。
【０２１２】
以上説明したように、本実施形態によれば、以下の効果を得ることができる。
本実施形態により、高ビット数のＡＤ変換を高速にできる方式のＡＤ変換にて、参照信号の通す信号線や、参照信号を選択するスイッチ、デコーダ、あるいは、ＤＡ変換回路が不要となる。
また、必要なカウンタの桁数を減らすことができる。
そのため、面積を抑えることができ、製造コストの低減が可能となる。
このことは、上位ビットを６ビット程度以上まで増やしたときに効果があるので、さらなる高速性あるいは高ビット化が可能となる。
第１の実施形態は、特許文献１に比べて抵抗器を用いないので抵抗値のばらつきの影響を受けず、キャパシタンスのばらつきの影響も受けにくい。特許文献２に比べ、コンパレータの両側でのオートゼロが可能で、画質が良い。
加えて、カラムで回路を共有する場合や、多重ＡＤ変換を行う場合は、本発明の方法を用いると非常に効果が大きい。
【０２１３】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【０２１４】
＜１０．カメラシステムの構成例＞
図４９は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【０２１５】
本カメラシステム５００は、図４９に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス５１０を有する。
カメラシステム５００は、撮像デバイス５１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ５２０を有する。
さらに、カメラシステム５００は、撮像デバイス５１０を駆動する駆動回路(ＤＲＶ)５３０と、撮像デバイス５１０の出力信号を処理する信号処理回路(ＰＲＣ)５４０と、を有する。
【０２１６】
駆動回路５３０は、撮像デバイス５１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス５１０を駆動する。
【０２１７】
また、信号処理回路５４０は、撮像デバイス５１０の出力信号に対して所定の信号処理を施す。
信号処理回路５４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路５４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【０２１８】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス５１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【０２１９】
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１，１５１Ａ〜Ｌ・・・カラム処理回路（ＡＤＣ）、１５２，１５２Ｃ・・・コンパレータ、１５３，１５３Ｃ・・・カウンタ、１５４，１５４Ｃ・・・キャパシタ、１５５Ｃ・・・スイッチ、ＵＢＦ・・・ユニティゲインバッファ、１５６・・・減算器、１５７・・・組み合わせ回路、１５８・・・レベルシフタ、１５９・・・フリップフロップ（ＦＦ）、１６０・・・ＤＡＣバイアス回路、１６１・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００Ｃ・・・ＡＤ変換器、２４０・・・アナログ減算器、３１０・・・カウンタ、３２０・・・一時記憶部群、３３０・・・一時記憶部書き込み回路、３４０・・・カウンタ書き込み回路、３５０・・・水平転送ドライバ、５００・・・カメラシステム、５１０・・・撮像デバイス、５２０・・・レンズ、５３０・・・駆動回路、５４０・・・信号処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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