(57)【要約】【課題】ＳＪ−ＭＯＳＦＥＴを用いたスイッチング電源装置において、ドレイン電流の振動によるサージ電圧を抑える。【解決手段】本発明のスイッチング電源装置は、スーパージャンクション構造を有するＭＯＳＦＥＴのスイッチング素子によりスイッチングされるスイッチング電源装置であり、前記スイッチング素子に逆並列接続された振動抑制用ダイオードを備え、ドレイン・ソース間電圧ＶDSに対する前記スイッチング素子の出力容量Ｃossの特性曲線を、図２の直線Ａ、直線Ｂ、直線Ｃに対応する第１の直線、第２の直線、第３の直線で近似したとき、前記振動抑制用ダイオードの接合容量ＣD2の特性曲線と前記第２の直線との交点ｂに対応する前記振動抑制用ダイオードの接合容量ＣD2が、第１の直線と第２の直線との交点ａに対応する前記スイッチング素子の出力容量Ｃossに対し４０％以上であることを特徴とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
スーパージャンクション構造を有するＭＯＳＦＥＴのスイッチング素子によりスイッチングされるスイッチング電源装置において、
前記スイッチング素子に逆並列接続された振動抑制用ダイオードを備え、
ドレイン・ソース間電圧に対する前記スイッチング素子の出力容量の特性曲線を、図２の直線Ａ、直線Ｂ及び直線Ｃに対応する第１の直線、第２の直線及び第３の直線で近似したとき、
前記振動抑制用ダイオードの接合容量特性曲線と前記第２の直線との交点に対応する前記振動抑制用ダイオードの接合容量が、前記第１の直線と前記第２の直線との交点に対応する前記スイッチング素子の出力容量に対し４０％以上であることを特徴とするスイッチング電源装置。
【請求項２】
ドレイン・ソース間電圧が０Ｖのときの前記振動抑制用ダイオードの接合容量が、ドレイン・ソース間電圧が０Ｖのときの前記スイッチング素子の出力容量以下であることを特徴とする請求項１に記載のスイッチング電源装置。
【請求項３】
前記スイッチング素子は寄生容量による内蔵ダイオードを有しており、前記スイッチング素子の出力容量は前記内蔵ダイオードの接合容量を含めた値であることを特徴とする請求項１又は請求項２に記載のスイッチング電源装置。
【請求項４】
当該スイッチング電源装置は、直流電源の正極端子と負極端子との間に直列接続されるトランスの一次巻線と前記スイッチング素子と、前記スイッチング素子に並列接続される共振コンデンサと、を有し、
前記トランスの二次巻線の一方の端子と他方の端子との間に直列接続されるダイオードとコンデンサとからなるフィルタ回路を有することを特徴とする請求項１乃至請求項３のいずれか一項に記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源装置に係り、特にスイッチング素子としてスーパージャンクション構造のＭＯＳＦＥＴを用いたスイッチング電源装置に関する。
【背景技術】
【０００２】
スイッチング電源装置として、スイッチング素子の損失を低減し、高効率、小型化を達成するため、スイッチング素子にスーパージャンクション構造のＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳという）を用いたスイッチング電源装置が開発されている。スイッチング素子にＳＪ−ＭＯＳを使用したものとして、例えば、特開２０００−１５６９７８号公報（特許文献１）に開示されたソフトスイッチング回路にその例を見ることができる。ＳＪ−ＭＯＳは、オン抵抗を増加させないで高耐圧化することができるので、スイッチングロスが少なく、装置を高効率、小型化することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５６９７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に開示された、ＳＪ−ＭＯＳを用いたソフトスイッチング回路は、ＳＪ−ＭＯＳをその電圧―容量特性の変化が緩やかな領域で使用することが前提であり、実動作から要求される耐圧よりも高耐圧品を使用しなければならなかった。実動作から要求される耐圧のＳＪ−ＭＯＳを使用すると、ドレイン電流の振動が生じ、この振動電流によるノイズが周辺機器へ悪影響を与えるという問題があった。したがって、ドレイン電流の振動によるノイズを抑えることが望まれていた。
【０００５】
ＳＪ−ＭＯＳを用いたときのドレイン電流の振動現象について、図面を参照して更に説明する。
【０００６】
ＭＯＳＦＥＴは、印加されるドレイン・ソース間電圧ＶDSに応じてドレイン・ソース間容量（出力容量Ｃoss）が変化するが、特にＳＪ−ＭＯＳは、印加電圧を上げていくとある電圧から出力容量Ｃossが急激に低下する特性を示す。例えば特許文献１のＳＪ−ＭＯＳの例では、図３のＳＪ−ＭＯＳ特性に示すように、約２００Ｖにおいてドレイン・ソース間容量が急激に低下している。図３における出力容量Ｃossの特性は、縦軸に出力容量Ｃossを対数で表示し、横軸にドレイン・ソース間電圧ＶDSをリニア目盛で表示している。なお、図３にはＣＯＮＶ．特性も表示しているが、このＣＯＮＶ．特性はＳＪ−ＭＯＳではない通常ＭＯＳＦＥＴの出力容量Ｃossの特性であり、１０Ｖ程度から指数関数的に低下する特性を示している。
【０００７】
特許文献１に開示の従来技術では、ＳＪ−ＭＯＳの出力容量ＣossをＳＪ−ＭＯＳに並列接続されたコンデンサＣｓの代わりとして利用するために、２００Ｖ以下の出力容量Ｃossが大きい領域で動作するようにしている。したがって、特許文献１に開示の従来技術ではＳＪ−ＭＯＳの出力容量Ｃossが急激に低下する電圧領域で動作することはなく、ＳＪ−ＭＯＳのドレイン電流が激しく振動することは避けることができる。しかしながら、このような使い方をする場合、ＳＪ−ＭＯＳとして高耐圧品を使用する必要がある。高耐圧品は高価であり、また、オン抵抗が大きいので、低価格化を図る上で障害となる。
【０００８】
そこで、耐圧が実動作から要求される耐圧のＳＪ−ＭＯＳを使用することが考えられるが、ＳＪ−ＭＯＳの出力容量Ｃossが急激に低下する電圧は、耐圧が低くなると低くなる特性を有しているので、当然に、ＳＪ−ＭＯＳの出力容量Ｃossが急激に低下する電圧は実際の動作電圧範囲に入ってくる。このような低耐圧のＳＪ−ＭＯＳを使用すると、スイッチング動作の過程でＳＪ−ＭＯＳの出力容量Ｃossが急激に低下する点を通過するので、このときＳＪ−ＭＯＳのドレイン電流が激しく振動するようになる。
【０００９】
実際に、ＳＪ−ＭＯＳの出力容量Ｃossが急激に低下する電圧が実動作の範囲にあるＳＪ−ＭＯＳを使用したときの動作波形を次に示す。
図４は、このとき使用した従来技術のスイッチング電源装置１０の構成を示したもので、図５の（ａ）〜（ｃ）は、このときに観測された動作波形を示したものである。
【００１０】
図４において、トランスＴ1は、一次巻線Ｎ1、二次巻線Ｎ2を有しており、このトランスＴ1の一次巻線Ｎ1にはＳＪ−ＭＯＳであるスイッチング素子Ｑ1が直列接続されている。そして、スイッチング素子Ｑ1のドレイン端子とソース端子間には、スイッチング素子Ｑ1に内蔵された内蔵ダイオードＤQ1と共振コンデンサＣ2が並列接続されている。スイッチング素子Ｑ1のゲート端子はゲート駆動制御回路２に接続され、ゲート駆動制御回路２から出力されるゲート信号に基づいてオン・オフ制御される。
【００１１】
トランスＴ1の二次巻線Ｎ２に発生した電圧は、ダイオードＤ1、平滑コンデンサＣ1で整流平滑され、負荷Ｌdに直流電圧として供給される。
【００１２】
また、トランスＴ1の一次巻線Ｎ1の一方の端子は直流電源Ｖinの正極端子に接続され、一次巻線Ｎ1の他方の端子はスイッチング素子Ｑ1のドレイン端子に接続され、スイッチング素子Ｑ1のソース端子は直流電源Ｖinの負極端子に接続されている。また、スイッチング素子Ｑ1のドレイン端子に共振コンデンサＣ2の一方の端子が接続され、スイッチング素子Ｑ1のソース端子に共振コンデンサＣ2の他方の端子が接続されている。
【００１３】
トランスＴ1の二次巻線Ｎ２の一方の端子はダイオードＤ1のアノード端子に接続され、ダイオードＤ1のカソード端子は平滑コンデンサＣ1の一方の端子（正極側）と負荷Ｌdの一方の端子に接続されている。ダイオードＤ1と平滑コンデンサＣ1はフィルタ回路を構成する。また、トランスＴ1の二次巻線Ｎ２の他方の端子は平滑コンデンサＣ1の他方の端子（負極側）と負荷Ｌdの他方の端子に接続されている。
【００１４】
このように構成されたスイッチング電源装置１０を動作させて観測した波形を図５（ａ）〜（ｃ）に示す。図５（ａ）〜（ｃ）は時間スケールを順次拡大したものである。図５（ａ）〜（ｃ）には、スイッチング素子Ｑ1のゲート・ソース間電圧ＶGS、ドレイン・ソース間電圧ＶDS、ドレイン電流ＩDが示されている。詳細には、ドレイン電流ＩDは、スイッチング素子Ｑ1のドレイン端子と内蔵ダイオードＤQ1のアノード端子との接続点に流れる電流である（図１に矢印で示したＩDを参照）。特に図５（ｃ）のドレイン電流ＩDの波形を見ると、ドレイン電流ＩDが急激に低下して０Ａ程度になった付近で激しい振動を生じている様子が分かる。
【００１５】
このドレイン電流ＩDの振動は、周辺機器への高周波ノイズとなり、誤動作や雑音などの悪影響を与えることになる。
【００１６】
本発明の目的は、上記問題点に鑑み、ドレイン電流の振動を抑えることができるスイッチング電源装置を提供することにある。
【課題を解決するための手段】
【００１７】
本発明のスイッチング電源装置は、スーパージャンクション構造を有するＭＯＳＦＥＴのスイッチング素子によりスイッチングされるスイッチング電源装置において、前記スイッチング素子に逆並列接続された振動抑制用ダイオードを備え、ドレイン・ソース間電圧に対する前記スイッチング素子の出力容量の特性曲線を、図２の直線Ａ、直線Ｂ、直線Ｃに対応する第１の直線、第２の直線、第３の直線で近似したとき、前記振動抑制用ダイオードの接合容量特性曲線と前記第２の直線との交点に対応する前記振動抑制用ダイオードの接合容量が、前記第１の直線と前記第２の直線との交点に対応する前記スイッチング素子の出力容量に対し４０％以上であることを特徴とする。
また、本発明のスイッチング電源装置は、ドレイン・ソース間電圧が０Ｖのときの前記ダイオードの接合容量が、ドレイン・ソース間電圧が０Ｖのときの前記スイッチング素子の出力容量以下であることを特徴とする。
また、本発明のスイッチング電源装置は、前記スイッチング素子は寄生容量による内蔵ダイオードを有しており、前記スイッチング素子の出力容量は前記内蔵ダイオードの接合容量を含めた値であることを特徴とする。
また、本発明のスイッチング電源装置は、直流電源の正極端子と負極端子との間に直列接続されるトランスの一次巻線と前記スイッチング素子と、前記スイッチング素子に並列接続される共振コンデンサと、を有し、前記トランスの二次巻線の一方の端子と他方の端子との間に直列接続されるダイオードとコンデンサとからなるフィルタ回路を有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ドレイン電流の振動を抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明によるスイッチング電源装置の回路構成を示した図である。
【図２】ＳＪ−ＭＯＳの出力容量特性、及び本発明による振動抑制用ダイオードの接合容量特性を示した図である。
【図３】特許文献１の技術で使用されたＳＪ−ＭＯＳの出力容量特性、及び従来のＭＯＳＦＥＴの出力容量特性を示した図である。
【図４】従来技術におけるスイッチング電源装置の回路構成を示した図である。
【図５】図４に示した従来技術におけるスイッチング電源装置の動作波形（図５（ａ）〜（ｃ））、及び本発明におけるスイッチング電源装置の動作波形（図５（ｄ））を示した図である。
【発明を実施するための形態】
【００２０】
次に、本発明による実施形態を、図面を参照して具体的に説明する。
本実施形態は、スイッチング素子Ｑ1にＳＪ−ＭＯＳ（スーパージャンクション構造のＭＯＳＦＥＴ）を使用したスイッチング電源装置において、ＳＪ−ＭＯＳであるスイッチング素子Ｑ1のスイッチング動作時に、その出力容量Ｃossが急激に変化しても、その急激な変化を覆い隠すようになだらかに接合容量が変化する振動抑制用ダイオードを、ＳＪ−ＭＯＳであるスイッチング素子Ｑ1の内蔵ダイオードと並列になるように接続するようにした点に特徴がある。
【００２１】
図１は、本発明の実施形態であるスイッチング電源装置１の回路構成を示した図である。スイッチング電源装置１の回路構成は、従来技術を示した図４のスイッチング電源装置１０の回路構成に対して、ＳＪ−ＭＯＳであるスイッチング素子Ｑ1に振動抑制用ダイオードＤ2が逆並列接続されている点が異なっている。その他、図４と同一の符号は同じ構成部品を示している。
【００２２】
図１において、トランスＴ1は、一次巻線Ｎ1、二次巻線Ｎ2を有しており、このトランスＴ1の一次巻線Ｎ1にはＳＪ−ＭＯＳであるスイッチング素子Ｑ1が直列接続されている。そして、スイッチング素子Ｑ1のドレイン端子とソース端子間には、スイッチング素子Ｑ1に内蔵された内蔵ダイオードＤQ1、共振コンデンサＣ2、および振動抑制用ダイオードＤ2が並列接続されている。スイッチング素子Ｑ1のゲート端子はゲート駆動制御回路２に接続され、ゲート駆動制御回路２から出力されるゲート信号に基づいてオン・オフ制御される。
【００２３】
トランスＴ1の二次巻線Ｎ２に発生した電圧は、ダイオードＤ1、平滑コンデンサＣ1で整流平滑され、負荷Ｌdに直流電圧として供給される。
【００２４】
また、トランスＴ1の一次巻線Ｎ1の一方の端子は直流電源Ｖinの正極端子に接続され、一次巻線Ｎ1の他方の端子はスイッチング素子Ｑ1のドレイン端子に接続され、スイッチング素子Ｑ1のソース端子は直流電源Ｖinの負極端子に接続されている。また、スイッチング素子Ｑ1のドレイン端子には共振コンデンサＣ2の一方の端子と振動抑制用ダイオードＤ2のカソード端子が接続され、スイッチング素子Ｑ1のソース端子には共振コンデンサＣ2の他方の端子と振動抑制用ダイオードＤ2のアノード端子が接続されている。
【００２５】
トランスＴ1の二次巻線Ｎ２の一方の端子はダイオードＤ1のアノード端子に接続され、ダイオードＤ1のカソード端子は平滑コンデンサＣ1の一方の端子（正極側）と負荷Ｌdの一方の端子に接続される。ダイオードＤ1と平滑コンデンサＣ1はフィルタ回路を構成する。また、トランスＴ1の二次巻線Ｎ２の他方の端子は平滑コンデンサＣ1の他方の端子（負極側）と負荷Ｌdの他方の端子に接続される。
【００２６】
図２は、スイッチング素子Ｑ1に使用されているＳＪ−ＭＯＳの出力容量Ｃoss、及び、このＳＪ−ＭＯＳに逆並列接続された振動抑制用ダイオードＤ2の接合容量ＣD2の、ドレイン・ソース間電圧ＶDSに対する特性を実測し、グラフにしたものである。図２において、ＳＪ−ＭＯＳの出力容量Ｃossは一点鎖線、振動抑制用ダイオードＤ2の接合容量ＣD2は実線で示されている。ＳＪ−ＭＯＳの出力容量特性は、縦軸に出力容量Ｃossを対数目盛で表示し、横軸にドレイン・ソース間電圧ＶDSをリニア目盛により表示している。また、振動抑制用ダイオードＤ2の接合容量ＣD2の特性は、縦軸に接合容量ＣD2を対数目盛で表示し、横軸にドレイン・ソース間電圧ＶDSをリニア目盛により表示している。ドレイン・ソース間電圧ＶDSは、振動抑制用ダイオードＤ2のアノード・カソード間電圧と言い換えても良い。ＳＪ−ＭＯＳの出力容量ＣossはＳＪ−ＭＯＳそれ自体の出力容量と、ＳＪ−ＭＯＳに内蔵された内蔵ダイオードＤQ1の接合容量を総合した値を示している。なお、これら容量は、ゲート・ソース端子間をショートして、測定周波数を１ＭＨｚとして測定したものである。
【００２７】
図２を見ると、図３に示されたＳＪ−ＭＯＳの出力容量Ｃossの特性曲線（特許文献１参照）と同様の傾向が現れている。実測された図２の出力容量Ｃossの特性曲線は、図に示すように直線Ａ、直線Ｂ、直線Ｃで近似できる領域を有する。直線Ａで近似できる領域は図３に示された特性図においてドレイン・ソース間電圧ＶDSが約２００Ｖ以下の領域に対応した部分であり、本実施形態の実測では約３３Ｖ以下の領域になっている。この領域における出力容量Ｃossの変化は、後述する直線Ｂで近似できる領域における変化よりも比較的緩やかである。
また、直線Ｂで近似できる領域は図３に示された特性図においてドレイン・ソース間電圧が約２００Ｖ付近に対応した出力容量Ｃossが急激に低下する部分であり、本実施形態の実測ではドレイン・ソース間電圧が約３３Ｖ〜４７Ｖの領域になっている。この領域は出力容量Ｃossの変化が最も大きくなる領域である。
また、直線Ｃで近似できる領域は、図３に示された特性図においては対応する領域が明瞭に区別できないが、出力容量Ｃossが他の領域よりも比較的緩やかに低下する領域であり、本実施形態の実測では約４７Ｖ〜１００Ｖの領域になっている。
なお、この実測値は一例を示したもので、素子によりばらつきがあることは当業者に理解されるところである。また、素子の耐圧仕様に応じて、出力容量Ｃossの急激に低下するドレイン・ソース間電圧が変わることも当業者に理解されるところである。
【００２８】
振動抑制用ダイオードＤ2の接合容量ＣD2の特性は、ＳＪ−ＭＯＳ（スイッチング素子Ｑ1）の出力容量Ｃossの特性曲線に対し、指数関数的に滑らかに変化している。ＳＪ−ＭＯＳ（スイッチング素子Ｑ1）の出力容量Ｃossの特性が、このように指数関数的に滑らかに変化する特性であれば、ＳＪ−ＭＯＳ（スイッチング素子Ｑ1）の出力容量Ｃoss、コンデンサＣ2、およびこれらの間の配線インダクタンスで形成される共振回路に急激な特性変化はないので、ドレイン電流ＩDに図５（ｃ）に見られるような振動が現れ難くなる。
【００２９】
したがって、本発明では、ＳＪ−ＭＯＳの出力容量Ｃossと振動抑制用ダイオードＤ2の接合容量ＣD2との合成容量特性が、このように指数関数的に滑らかに変化する特性に近づくように、振動抑制用ダイオードＤ2の接合容量ＣD2の特性を設定するようにした。具体的には、本発明者は、直線Ａと直線Ｂとが交わる交点ａで示される容量に対し、直線Ｂと接合容量ＣD2の特性曲線が交わる交点ｂで示される容量が約４０％以上になるようにすると、ドレイン電流ＩDに振動が殆ど現れないことを突き止めた。したがって、直線Ａと直線Ｂとが交わる交点ａの容量に対し、直線Ｂと接合容量ＣD2の特性曲線が交わる交点ｂの容量が約４０％以上になるように振動抑制用ダイオードＤ2の接合容量ＣD2の特性を設定すると好適である。
【００３０】
これに加え、更に、接合容量ＣD2の特性曲線のドレイン・ソース間電圧ＶDS＝０Ｖでの容量（点βで示される容量）が、出力容量Ｃossの特性曲線のドレイン・ソース間電圧ＶDS＝０Ｖでの容量（点αで示される容量）以下の値であることが好ましい。これにより、ＳＪ−ＭＯＳの出力容量Ｃossに振動抑制用ダイオードＤ2の接合容量ＣD2を加えた特性が、ＳＪ−ＭＯＳの出力容量Ｃossの特性に近似した値になる。従って、ＳＪ−ＭＯＳのスイッチング動作が大幅に遅延してしまうことは抑制される。
【００３１】
なお、振動抑制用ダイオードＤ2を接続する目的は、ＳＪ−ＭＯＳの出力容量Ｃossの特性が指数関数的に滑らかに変化する特性に近づくようにすることである。また、振動抑制用ダイオードＤ2が内蔵ダイオードＤQ1に並列接続されたとき、振動抑制用ダイオードＤ2と内蔵ダイオードＤQ1のどちらに電流が流れても差し支えない。
【００３２】
このように構成されたスイッチング電源装置１を動作させたときの波形を図５（ｄ）に示す。図５（ｄ）には、スイッチング素子Ｑ1のゲート・ソース間電圧ＶGS、ドレイン・ソース間電圧ＶDS、ドレイン電流ＩDが示されている。図５（ｄ）のドレイン電流ＩDの波形を見ると、ドレイン電流ＩDが急激に低下して０Ａ程度になった付近で、従来技術の図５（ｃ）で見られた激しい振動が生じていないことを確認できた。即ち、スイッチング電源装置１は、ドレイン電流の振動を抑えることができる。
【００３３】
以上、本発明を実施形態で具体的に説明したが、本発明は上記実施形態に限定されないことは言うまでもなく、本発明の主旨を逸脱しない範囲で変形して実施できる。
例えば、本発明を適用するスイッチング電源装置として、図１に示したスイッチング電源装置１を示したが、この回路構成に限定されない。スイッチング電源装置としては、共振型のスイッチング電源装置でなくても適用が可能である。
【符号の説明】
【００３４】
１、１０・・・スイッチング電源装置
２・・・ゲート駆動制御回路
Ｃ1・・・平滑コンデンサ
Ｃ2・・・共振コンデンサ
Ｑ1・・・スイッチング素子
ＤQ1・・・内蔵ダイオード
Ｄ1・・・ダイオード
Ｄ2・・・振動抑制用ダイオード
Ｔ1・・・トランス
Ｎ1・・・トランスＴ1の１次巻線
Ｎ2・・・トランスＴ1の２次巻線
Ｌd・・・負荷
Ｖin・・・直流電源
ＶDS・・・ドレイン・ソース間電圧
ＶGS・・・ゲート・ソース間電圧
ＩD・・・ドレイン電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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