(57)【要約】【課題】特許文献１の電気増幅回路は、ゲインが中程度で、NFB回路もなかった。【解決手段】コンデンサをFETのソースとバイポーラトランジスタのベースとの間に接続し、さらにNチャンネル、PチャンネルのFETのソース間に抵抗を接続し、さらに出力段から抵抗を介してFETのソースにNFBをかけることで、ゲインが非常に大きくでき（現在２０００倍（６６ｄb）を実証済であるが、今後さらに大きくできる可能性がある。）、電気増幅回路としての特性も向上させることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
信号入力ラインに接続されると共に抵抗を介して接地される第１のゲート端子と、第１の電源に接続される第１のドレイン端子と、前記第１のゲート端子の電位に応じた第１のソース電流を出力する第１のソース端子とを備えた入力段のＮチャンネル接合型FETと、
第１のベース端子と、前記第１の電源とは異なる第２の電源に接続される第１のエミッタ端子と、第１のコレクタ端子を備えた出力段のNPN型バイポーラトランジスタと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第２のゲート端子と、前記第２の電源に接続される第２のドレイン端子と、前記第２のゲート端子の電位に応じた第２のソース電流を出力する第２のソース端子とを備えた入力段のPチャンネル接合型FETと、
第２のベース端子と前記第１の電源に接続される第２のエミッタ端子と、前記第１のコレクタ端子に接続される第２のコレクタ端子とを備えた出力段のPNP型バイポーラトランジスタと、
前記第１のコレクタ端子と前記第２のコレクタ端子との接続ラインに接続される信号出力ラインとを備え、
前記Nチャンネル接合型FETの第１のソース端子が順方向ダイオードを介して前記NPN型バイポーラトランジスタの前記第１のベース端子のみに接続され、前記PNP型バイポーラトランジスタの前記第１のベース端子が順方向ダイオードを介して前記Pチャンネル接合型FETの第２のソース端子のみに接続され、前記接合型FETのソース電流と前記バイポーラトランジスタのベース電流とが等しくなるようにされている増幅回路に、
二端子あるコンデンサの端子のうちの一方の端子を前記第１のソース端子と、もう一方の端子を前記第１のベース端子に接続する第１のコンデンサと、
二端子あるコンデンサの端子のうちの一方の端子を前記第２のソース端子と、もう一方の端子を前記第２のベース端子に接続する第２のコンデンサと、
二端子ある抵抗の端子のうちの一方の端子を前記第１のソース端子と接続する第１の抵抗のもう一方の端子を、二端子ある抵抗の端子のうちの一方の端子を前記第２のソース端子に接続する第２の抵抗のもう一方の端子と接続し、前記第１のソース端子と前記第２のソース端子を接続する第１及び第２の抵抗と、
二端子ある抵抗の端子のうちの一方の端子を、前記第１の抵抗と前記第２の抵抗が互い
に接続される接続点と接続し、もう一方の端子を前記第１のコレクタ端子と前記第２のコ
レクタ端子との接続ラインに接続される信号出力ラインと接続する第３の抵抗とを設けた
電気増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気増幅回路に関する。
【背景技術】
【０００２】
従来、電気増幅回路としては、電流増幅型アンプなどがある（例えば特許文献１参照）。
【０００３】
以下、特許文献１の図６により従来の電気増幅回路について説明する。図において、１２はNチャンネルFET、２２はPチャンネルFET、２６はPNP型バイポーラトランジスタ、１６はNPN型バイポーラトランジスタで、NチャンネルFET１２のソースS１と、NPN型バイポーラトランジスタ１６のベースB１が、ダイオード１３、定電圧ダイオード１４、抵抗１５で直列に結合されており、どうように、PチャンネルFET２２のソースS２とPNP型バイポーラトランジスタ２６のベースB２がダイオード２３、定電圧ダイオード２４、抵抗２５で直列に結合されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５８８３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
以上に述べた従来の特許文献１の電気増幅回路では、ゲインが中程度で、NFB回路もなかった。
【０００６】
本発明は、このような従来の特許文献１の回路構成が有していた性能を向上させようとするものであり、非常に大きなゲインを可能とし、NFB回路を設けて、電気増幅回路の性能を向上させることを目的とするものである。
【課題を解決するための手段】
【０００７】
そして本発明は、上記目的を達成するために、結果的に信号を効率良く伝達するコンデンサと、ダイオード、定電圧ダイオード、抵抗を通過するバイアス電流を減少させ、かつ、NFBに寄与する抵抗を設けたものである。
【０００８】
上記第１の課題解決手段による作用は、次の通りである。すなわち、FETのソースとバイポーラトランジスタのベース間に、コンデンサを接続したことで、信号の伝達性を良くすることができる。
【０００９】
また、NチャンネルとPチャンネルのFETのソース間に抵抗を接続することで、ソース電流のほとんどがこの抵抗に流れダイオード等の接続されているFETのソースとバイポーラトランジスタのベース間に流れるバイアス電流を減少させ、結果的にバイポーラトランジスタの出力ラインに流れるアイドリング電流を減少させることができる。同時に、FETのドレイン、ソース間に流れるバイアス電流を増加させるため、FETのgmを見かけ上大きくすることができる。
【００１０】
また、第２の課題解決手段による作用は、NチャンネルとPチャンネルのFETのソース間に接続した抵抗のほぼ中点に、本回路の出力ラインから抵抗を接続することで、出力信号の一部を入力信号に逆位相の電圧として、印加することができる。
【発明の効果】
【００１１】
上述したように、本発明の電気増幅回路は、非常に大きなゲインを可能とし、出力段のバイポーラトランジスタに流れるアイドリング電流を減少させ、NFBをかけることができ、回路の特性を向上させる効果を発揮するものである。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態を示す電気増幅回路の回路図
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図１に基づいて説明する。
【００１４】
図１において、コンデンサ１７は、NチャンネルFETのソースS１とNPN型バイポーラトランジスタ１６のベースB１の間で直列に接合されているダイオード１３、定電圧ダイオード１４、抵抗１５と並列に、ソースS１とベースB１間で接続されている。
【００１５】
コンデンサ２７は、PチャンネルFETのソースS２とPNP型バイポーラトランジスタ２６のベースB２の間を直列に接続されているダイオード２３、定電圧ダイオード２４、抵抗２５と並列に、ソースS２とベースB２間で接続されている。
【００１６】
図において抵抗１９は、一端がソースS１に接続され、抵抗２９は一端がソースS２に接続され、それぞれもう一方の端が互いに接続され、さらに抵抗１９と抵抗２９の互いに接続された接続点は、抵抗３４を介して、バイポーラトランジスタのコレクタC２、C１に接続される信号出力ラインに接続されている。
【００１７】
以下、上記構成の動作を説明する。ダイオード１３、定電圧ダイオード１４、抵抗１５に流れていた信号は、コンデンサ１７を接続することで、信号の大部分がコンデンサ１７を介して、また、ダイオード２３、定電圧ダイオード２４、抵抗２５に流れていた信号は、コンデンサ２７を接続することで、信号の大部分がコンデンサ２７を介して、それぞれベースB１、B２に流れるため、信号の伝達効率が向上し、本回路のゲインが高くなる。
【００１８】
抵抗１９、抵抗２９は、ダイオード１３、２３、定電圧ダイオード１４、２４、抵抗１５、２５、に流れていたFET１２、FET２２のバイアス電流をバイパスさせるため、ベースB１、B２に流れ込むバイアス電流が減少し、その結果バイポーラトランジスタの出力に流れるアイドリング電流が減少し、アイドリング電流によるバイポーラトランジスタの発熱を押さえ、動作の安定性が向上する。
【００１９】
また、抵抗１９と抵抗２９により、FETのドレイン、ソース間に流れるバイアス電流が増加するため、２乗特性をもつFETのgmが高い側にシフトし、結果的に、本回路のゲインが高くなる。
【００２０】
また、抵抗１９と抵抗２９の互いに接続された接続点は、抵抗３４を介してバイポーラトランジスタのコレクタC１とC２の接続点である出力ラインに接続されているため、逆位相の信号が、抵抗１９、抵抗２９、抵抗３４を介して、FETのソースS１、S２に印加されるため、良好なNFBがかけられる。その量は抵抗１９，２９，３４の値で決まる。NFBをかけることで、増幅回路の諸特性を向上させることができる。
【符号の説明】
【００２１】
１７  コンデンサ
１９  抵抗
２７  コンデンサ
２９  抵抗
３４  抵抗
【図１】
2011029964.tif 000003
【手続補正書】
【提出日】平成22年1月21日(2010.1.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
信号入力ラインに接続されると共に抵抗を介して接地される第１のゲート端子と、第１の電源に接続される第１のドレイン端子と、前記第１のゲート端子の電位に応じた第１のソース電流を出力する第１のソース端子とを備えた入力段のＮチャンネル接合型FETと、
第１のベース端子と、前記第１の電源とは異なる第２の電源に接続される第１のエミッタ端子と、第１のコレクタ端子を備えた出力段のNPN型バイポーラトランジスタと、
前記信号入力ラインに接続されると共に抵抗を介して接地される第２のゲート端子と、前記第２の電源に接続される第２のドレイン端子と、前記第２のゲート端子の電位に応じた第２のソース電流を出力する第２のソース端子とを備えた入力段のPチャンネル接合型FETと、
第２のベース端子と前記第１の電源に接続される第２のエミッタ端子と、前記第１のコレクタ端子に接続される第２のコレクタ端子とを備えた出力段のPNP型バイポーラトランジスタと、
前記第１のコレクタ端子と前記第２のコレクタ端子との接続ラインに接続される信号出力ラインとを備え、
前記Nチャンネル接合型FETの第１のソース端子が順方向ダイオードを介して前記NPN型バイポーラトランジスタの前記第１のベース端子のみに接続され、前記PNP型バイポーラトランジスタの前記第１のベース端子が順方向ダイオードを介して前記Pチャンネル接合型FETの第２のソース端子のみに接続され、前記接合型FETのソース電流と前記バイポーラトランジスタのベース電流とが等しくなるようにされている増幅回路に、
二端子あるコンデンサの端子のうちの一方の端子を前記第１のソース端子と、もう一方の端子を前記第１のベース端子に接続する第１のコンデンサと、
二端子あるコンデンサの端子のうちの一方の端子を前記第２のソース端子と、もう一方の端子を前記第２のベース端子に接続する第２のコンデンサとを設けたところの、入力ラインが異なる端子に接続された第１、第２のコンデンサと、
二端子ある抵抗の端子のうちの一方の端子を前記第１のソース端子と接続する第１の抵抗のもう一方の端子を、二端子ある抵抗の端子のうちの一方の端子を前記第２のソース端子に接続する第２の抵抗のもう一方の端子と接続し、前記第１のソース端子と前記第２のソース端子を接続する第１及び第２の抵抗と、
二端子ある抵抗の端子のうちの一方の端子を、前記第１の抵抗と前記第２の抵抗が互いに接続されるアースに抵抗を介して接続されていない接続点と接続し、もう一方の端子を前記第１のコレクタ端子と前記第２のコレクタ端子との接続ラインに接続される信号出力ラインと接続する、第３の抵抗とを設けた電気増幅回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
また、第２の課題解決手段による作用は、NチャンネルとPチャンネルのFETのソース間に接続した抵抗に、本回路の出力ラインから抵抗を接続することで、出力信号の一部を逆位相の電圧として、印加することができる。