(57)【要約】      （修正有）【課題】ＰＯＰ積層される上下半導体装置間の接続において、コストを抑えながら狭ピッチ化の構造体を提供する。【解決手段】第一基板１００とその上に搭載された第一半導体チップ１１０とを備える第一半導体デバイスの上に、第二基板とその上面に搭載された第二半導体チップとを備える第二半導体デバイスを載せた半導体装置であって、第二基板の、第一半導体チップ１１０に面する下面には、第二半導体チップと電気的に接続している複数の接続端子が設けられており、第一半導体デバイスは、第一基板の上側に、上に凸の弧を有する複数のボンディングワイヤ１２０を備えており、ボンディングワイヤ１２０は、上に凸の弧の頂点において接続端子と電気的に接続しており、ボンディングワイヤ１２０の少なくとも一つは第一半導体チップ１１０と直接又は間接に電気的に接続している。【選択図】図１
2011166051.tif 000002
【特許請求の範囲】
【請求項１】
第一基板と当該第一基板の上に搭載された第一半導体チップとを備える第一半導体デバイスの上に、第二基板と当該第二基板の上面に搭載された第二半導体チップとを備える第二半導体デバイスを載せた半導体装置であって、
前記第二基板の、前記第一半導体チップに面する下面には、前記第二半導体チップと電気的に接続している複数の接続端子が設けられており、
前記第一半導体デバイスは、前記第一基板の上側に、上に凸の弧を有する複数のボンディングワイヤを備えており、
前記ボンディングワイヤは、上に凸の弧の頂点において前記接続端子と電気的に接続しており、
前記ボンディングワイヤの少なくとも一つは前記第一半導体チップと直接又は間接に電気的に接続していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記第一基板と前記第一半導体チップとの間にインタポーザが存しており、前記ボンディングワイヤの少なくとも一端が前記インタポーザ上に存している半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第二基板の前記下面において前記接続端子は長方形であり、
前記長方形の長辺は、前記接続端子に接続する前記ボンディングワイヤの両端を結ぶ方向に伸びていることを特徴とする半導体装置。
【請求項４】
請求項１または２に記載の半導体装置において、
前記第二基板の前記下面において前記接続端子は長方形であり、
前記長方形の長辺は、前記接続端子に接続する前記ボンディングワイヤの両端を結ぶ方向に対して傾きを有していることを特徴とする半導体装置。
【請求項５】
請求項１から４のいずれか一つに記載の半導体装置において、
前記第二基板の下面に積層された絶縁体層をさらに備え、
前記絶縁体層には前記接続端子を底とする穴が形成されていることを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれか一つに記載の半導体装置において、
前記第一半導体チップは矩形板状であり、
前記ボンディングワイヤの両端を結ぶ方向は、前記第一半導体チップの矩形の辺に対して傾いていることを特徴とする半導体装置。
【請求項７】
請求項１から６のいずれか一つに記載の半導体装置において、
前記ボンディングワイヤは、前記頂点が研削された研削面を有しており、
前記研削面と前記接続端子とが電気的に接続していることを特徴とする半導体装置。
【請求項８】
請求項１から７のいずれか一つに記載の半導体装置において、
前記ボンディングワイヤは第１ボンディングワイヤと第２ボンディングワイヤとを備え、
前記第１ボンディングワイヤの方が前記第２ボンディングワイヤよりも前記第一基板から前記頂点までの距離が大きいことを特徴とする半導体装置。
【請求項９】
請求項１から８のいずれか一つに記載の半導体装置において、
少なくとも一つの前記ボンディングワイヤは、上に凸の弧の前記頂点を２つ以上備えていることを特徴とする半導体装置。
【請求項１０】
請求項１から９のいずれか一つに記載の半導体装置において、
前記ボンディングワイヤは、前記第一半導体チップの上面上方を通る第３ボンディングワイヤを有していることを特徴とする半導体装置。
【請求項１１】
請求項１から１０のいずれか一つに記載の半導体装置において、
前記第１半導体デバイスと前記第２半導体デバイスとは、少なくとも２種類の異なる接着部材により接着されていることを特徴とする半導体装置。
【請求項１２】
第一基板と当該第一基板の上に搭載された第一半導体チップとを備える第一半導体デバイスの上に、第二基板と当該第二基板の上面に搭載された第二半導体チップとを備える第二半導体デバイスを載せた半導体装置を製造する方法であって、
第一基板上に第一半導体チップを搭載する工程Ｓと、
前記第一基板の上側に上に凸の弧を有する複数のボンディングワイヤを設ける工程Ａと、
前記第二半導体デバイスの前記第二基板の下面を前記第一半導体デバイスの上に搭載する工程Ｂとを含み、
前記第二基板の前記下面には複数の接続端子が設けられており、
前記工程Ｂにおいて前記接続端子と前記ボンディングワイヤの上に凸の弧の頂点とを電気的に接続することを特徴とする半導体装置を製造する方法。
【請求項１３】
請求項１２に記載の半導体装置を製造する方法において、
前記工程Ａの後であって且つ前記工程Ｂの前に、前記第一基板上に前記ボンディングワイヤを埋没させる樹脂層を形成する工程Ｃと、前記樹脂層を研削して前記ボンディングワイヤを露出させる工程Ｄとをさらに含む、半導体装置を製造する方法。
【請求項１４】
請求項１３に記載の半導体装置を製造する方法において、
前記工程Ｃにおいて、前記ボンディングワイヤが存する領域の方がそれ以外の領域よりも前記第一基板上面から前記樹脂層の表面までの距離が大きい、半導体装置の製造方法。
【請求項１５】
請求項１２に記載の半導体装置を製造する方法において、
前記工程Ａの後であって且つ前記工程Ｂの前に、前記第一基板上に前記ボンディングワイヤの上に凸の弧の前記頂点を露出させるように樹脂層を形成する工程Ｅをさらに含む、半導体装置を製造する方法。
【請求項１６】
請求項１５に記載の半導体装置を製造する方法において、
前記工程Ｅでは、前記頂点の直下において前記ボンディングワイヤと前記樹脂層との間にすき間が形成されている、半導体装置を製造する方法。
【請求項１７】
請求項１２に記載の半導体装置を製造する方法において、
前記ボンディングワイヤは第１ボンディングワイヤと第２ボンディングワイヤとを備え、前記第１ボンディングワイヤの方が前記第２ボンディングワイヤよりも前記第一基板から前記頂点までの距離が大きく、
前記工程Ｂでは、前記第二半導体デバイスと前記第２ボンディングワイヤとが電気的に導通するまで前記第一半導体デバイスと前記第二半導体デバイスとを接近させ、その後前記第一半導体デバイスと前記第二半導体デバイスとを固定する、半導体装置を製造する方法。
【請求項１８】
請求項１２から１７のいずれか一つに記載の半導体装置を製造する方法において、
前記工程Ａでは、前記第二半導体デバイスの種類に応じて前記ボンディングワイヤの両端の少なくとも一方の位置を前記第一半導体デバイス内の３つ以上の端子から選択を行う、半導体装置を製造する方法。
【請求項１９】
請求項１２に記載の半導体装置を製造する方法において、
前記工程Ｓでは、複数の前記第一基板が連結した第一基板集合体の上に複数の前記第一半導体チップを搭載し、
前記工程Ａの後であって且つ前記工程Ｂの前に、前記第一基板集合体の上の前記第一半導体チップを封止樹脂で封止する工程と、前記封止樹脂を備えた前記第一基板集合体を個別の前記第一基板に切断する工程Ｔとをさらに含み、
前記工程Ｔでは、少なくとも一部の前記ボンディングワイヤを切断する、半導体装置を製造する方法。
【請求項２０】
第一基板と当該第一基板の上に搭載された第一半導体チップとを備える第一半導体デバイスの上に、第二基板と当該第二基板の上面に搭載された第二半導体チップとを備える第二半導体デバイスを載せた半導体装置を製造する方法であって、
第一基板上に第一半導体チップを搭載する工程と、
前記第一基板の上側に上に凸の弧を有する複数のボンディングワイヤを形成する工程Ａと、
前記第一基板上に前記ボンディングワイヤが埋没させる樹脂層を形成する工程Ｃと、
前記樹脂層を研削して前記ボンディングワイヤの前記弧の頂点部分を切断して切断面を露出させる工程Ｘと、
前記第二半導体デバイスの前記第二基板の下面を前記第一半導体デバイスの上に搭載する工程Ｂとを含み、
前記第二基板の前記下面には複数の接続端子が設けられており、
前記工程Ｂにおいて前記接続端子と前記ボンディングワイヤの前記切断面とを電気的に接続することを特徴とする半導体装置を製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる半導体装置を積層したＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）における上下半導体装置間の接続端子狭ピッチ化および上下半導体装置間の組み合わせ自由化に関するものである。
【背景技術】
【０００２】
携帯電話およびデジタルスチルカメラ等の各種電子機器の小型化および高機能化の要請に伴い、半導体装置の高機能化、処理速度の高速化、低コスト化、開発期間短縮などに対応した高度なパッケージ技術が要求されている。その高度なパッケージ技術の中の一つに半導体パッケージを積層する図３７に示すようなＰＯＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）構造の半導体装置がある。ここで、図３７において、各部品を簡単に説明する。５０３０はＰＯＰ積層される上側の半導体装置、５００１は同じくＰＯＰ積層される下側の半導体装置、５０２５は上側の半導体装置５０３０と下側の半導体装置５００１を接続するための半田ボール、５０３５は上側の半導体装置５０３０のモールド封止樹脂、５０３１は上側の半導体装置５０３０の樹脂基板、５０００は下側の半導体装置５００１の樹脂基板、５０１５は樹脂基板５０００の裏面層に配置される半田ボール、５０１０は下側の半導体装置５００１に搭載されている半導体チップ、５０１１は半導体チップ５０１０と樹脂基板５０００を電気的に接続する金バンプ、５０１２は樹脂基板５０００と半導体チップ５０１０を固定するアンダーフィルを示している。上側の半導体装置５０３０と下側の半導体装置５００１は個別に独立して組み立てられ、その後、リフロー工程により半田ボール５０２５を介して電気的に接続される。
【０００３】
しかし、従来のＰＯＰの構造では、上下間の半導体パッケージに挟まれる半導体チップの高さ分を確保するために、高さに合わせた大きなサイズのはんだボールが必要であり、上下間の接続端子を狭ピッチ化することができない問題が発生していた。その問題を対策する方法として、特許文献１、特許文献２のようなものがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−２５０７６４号公報
【特許文献２】特開２００７−２８７９０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１の構成は以下の問題があり、採用することが難しい。
（１）中間基板分のコストが加算されるため、組立コスト大きく上がる。
（２）中間基板接続工数が増えるため、組立期間が延びる。
（３）中間基板両側のはんだボールに対する2回のリフロー、及び、上下パッケージの構成差異による反り量の拡大により、接続の信頼性を確保することが困難である。
（４）（３）を受けて、接続信頼性を向上させるために、中間基板を右上図のように本来のパッケージサイズより大きくする必要がある。
（５）下パッケージと上パッケージ間を繋ぐ接続が中間基板を入れた分、１回から2回に増えるため、接続位置精度が悪くなる。
【０００６】
また、特許文献２の構成においても、金属ポストを作成するために多くの工程が必要であり、コスト的に実現することが難しい。
【０００７】
本発明は、このような課題を解決するためになされたものであり、コスト的な観点から工数を減らして、積層する半導体装置上下間の接続端子数増加、狭ピッチ化の問題を解決することを目的とする。
【課題を解決するための手段】
【０００８】
上述したような目的を達成するために、本発明の半導体装置は、第一基板と当該第一基板の上に搭載された第一半導体チップとを備える第一半導体デバイスの上に、第二基板と当該第二基板の上面に搭載された第二半導体チップとを備える第二半導体デバイスを載せた半導体装置であって、前記第二基板の、前記第一半導体チップに面する下面には、前記第二半導体チップと電気的に接続している複数の接続端子が設けられており、前記第一半導体デバイスは、前記第一基板の上側に、上に凸の弧を有する複数のボンディングワイヤを備えており、前記ボンディングワイヤは、上に凸の弧の頂点において前記接続端子と電気的に接続しており、前記ボンディングワイヤの少なくとも一つは前記第一半導体チップと直接又は間接に電気的に接続している構成とした。
【０００９】
前記第一基板と前記第一半導体チップとの間にインタポーザが存しており、前記ボンディングワイヤの少なくとも一端が前記インタポーザ上に存している構成とすることができる。
【００１０】
前記第二基板の前記下面において前記接続端子は長方形であり、前記長方形の長辺は、前記接続端子に接続する前記ボンディングワイヤの両端を結ぶ方向に伸びている構成とすることができる。
【００１１】
前記第二基板の前記下面において前記接続端子は長方形であり、前記長方形の長辺は、前記接続端子に接続する前記ボンディングワイヤの両端を結ぶ方向に対して傾きを有している構成とすることができる。
【００１２】
前記第二基板の下面に積層された絶縁体層をさらに備え、 前記絶縁体層には前記接続端子を底とする穴が形成されている構成とすることができる。
【００１３】
前記第一半導体チップは矩形板状であり、前記ボンディングワイヤの両端を結ぶ方向は、前記第一半導体チップの矩形の辺に対して傾いている構成とすることができる。
【００１４】
前記ボンディングワイヤは、前記頂点が研削された研削面を有しており、前記研削面と前記接続端子とが電気的に接続している構成とすることができる。
【００１５】
前記ボンディングワイヤは第１ボンディングワイヤと第２ボンディングワイヤとを備え、前記第１ボンディングワイヤの方が前記第２ボンディングワイヤよりも前記第一基板から前記頂点までの距離が大きい構成とすることができる。
【００１６】
少なくとも一つの前記ボンディングワイヤは、上に凸の弧の前記頂点を２つ以上備えている構成とすることができる。
【００１７】
前記ボンディングワイヤは、前記第一半導体チップの上面上方を通る第３ボンディングワイヤを有している構成とすることができる。
【００１８】
前記第１半導体デバイスと前記第２半導体デバイスとは、少なくとも２種類の異なる接着部材により接着されている構成とすることができる
本発明の第１の製造方法は、第一基板と当該第一基板の上に搭載された第一半導体チップとを備える第一半導体デバイスの上に、第二基板と当該第二基板の上面に搭載された第二半導体チップとを備える第二半導体デバイスを載せた半導体装置を製造する方法であって、第一基板上に第一半導体チップを搭載する工程Ｓと、前記第一基板の上側に上に凸の弧を有する複数のボンディングワイヤを設ける工程Ａと、前記第二半導体デバイスの前記第二基板の下面を前記第一半導体デバイスの上に搭載する工程Ｂとを含み、前記第二基板の前記下面には複数の接続端子が設けられており、前記工程Ｂにおいて前記接続端子と前記ボンディングワイヤの上に凸の弧の頂点とを電気的に接続する構成とした。
【００１９】
前記工程Ａの後であって且つ前記工程Ｂの前に、前記第一基板上に前記ボンディングワイヤを埋没させる樹脂層を形成する工程Ｃと、前記樹脂層を研削して前記ボンディングワイヤを露出させる工程Ｄとをさらに含む構成とすることができる。
【００２０】
前記工程Ｃにおいて、前記ボンディングワイヤが存する領域の方がそれ以外の領域よりも前記第一基板上面から前記樹脂層の表面までの距離が大きい構成とすることができる。
【００２１】
前記工程Ａの後であって且つ前記工程Ｂの前に、前記第一基板上に前記ボンディングワイヤの上に凸の弧の前記頂点を露出させるように樹脂層を形成する工程Ｅをさらに含む構成とすることができる。
【００２２】
前記工程Ｅでは、前記頂点の直下において前記ボンディングワイヤと前記樹脂層との間にすき間が形成されている構成とすることができる。
【００２３】
前記ボンディングワイヤは第１ボンディングワイヤと第２ボンディングワイヤとを備え、前記第１ボンディングワイヤの方が前記第２ボンディングワイヤよりも前記第一基板から前記頂点までの距離が大きく、前記工程Ｂでは、前記第二半導体デバイスと前記第２ボンディングワイヤとが電気的に導通するまで前記第一半導体デバイスと前記第二半導体デバイスとを接近させ、その後前記第一半導体デバイスと前記第二半導体デバイスとを固定する構成とすることができる。
【００２４】
前記工程Ａでは、前記第二半導体デバイスの種類に応じて前記ボンディングワイヤの両端の少なくとも一方の位置を前記第一半導体デバイス内の３つ以上の端子から選択を行う構成とすることができる。
【００２５】
前記工程Ｓでは、複数の前記第一基板が連結した第一基板集合体の上に複数の前記第一半導体チップを搭載し、前記工程Ａの後であって且つ前記工程Ｂの前に、前記第一基板集合体の上の前記第一半導体チップを封止樹脂で封止する工程と、前記封止樹脂を備えた前記第一基板集合体を個別の前記第一基板に切断する工程Ｔとをさらに含み、前記工程Ｔでは、少なくとも一部の前記ボンディングワイヤを切断する構成とすることができる。
【００２６】
本発明の第２の方法は、第一基板と当該第一基板の上に搭載された第一半導体チップとを備える第一半導体デバイスの上に、第二基板と当該第二基板の上面に搭載された第二半導体チップとを備える第二半導体デバイスを載せた半導体装置を製造する方法であって、第一基板上に第一半導体チップを搭載する工程と、前記第一基板の上側に上に凸の弧を有する複数のボンディングワイヤを形成する工程Ａと、前記第一基板上に前記ボンディングワイヤが埋没させる樹脂層を形成する工程Ｃと、前記樹脂層を研削して前記ボンディングワイヤの前記弧の頂点部分を切断して切断面を露出させる工程Ｘと、前記第二半導体デバイスの前記第二基板の下面を前記第一半導体デバイスの上に搭載する工程Ｂとを含み、
前記第二基板の前記下面には複数の接続端子が設けられており、前記工程Ｂにおいて前記接続端子と前記ボンディングワイヤの前記切断面とを電気的に接続する構成とした。
【発明の効果】
【００２７】
本発明によれば、２つの半導体デバイスを積層する半導体装置において、上下半導体デバイス間の接続端子ピッチを低コストで狭ピッチ化することが可能であり、且つ、組立工数も少ないため、短ＴＡＴでの組立が可能となる。
【図面の簡単な説明】
【００２８】
【図１】第１の実施の形態にかかる半導体装置を横から見た簡易断面図である。
【図２】第１の実施の形態にかかる半導体装置を上から見た簡易平面図である。
【図３】第１の実施の形態にかかる上下半導体装置の搭載状態を横から見た簡易断面図である。
【図４】第１の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図５】第１の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図６】第１の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図７】第１の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図８】第１の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図９】第２の実施の形態にかかる半導体装置を横から見た簡易断面図である。
【図１０】第２の実施の形態にかかる半導体装置を上から見た簡易平面図である。
【図１１】第２の実施の形態にかかる上下半導体装置の搭載状態を横から見た簡易断面図である。
【図１２】第３の実施の形態にかかる上下半導体装置の搭載状態を横から見た簡易断面図である。
【図１３】第４の実施の形態にかかる上下半導体装置の搭載状態を横から見た簡易断面図である。
【図１４】第５の実施の形態にかかる上下半導体装置の搭載状態を横から見た簡易断面図である。
【図１５】第６の実施の形態にかかる半導体装置を横から見た簡易断面図である。
【図１６】第６の実施の形態にかかる半導体装置を横から見た簡易断面図である。
【図１７】第７の実施の形態にかかる半導体装置を横から見た簡易断面図である。
【図１８】第７の実施の形態にかかる半導体装置を上から見た簡易平面図である。
【図１９】第８の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図２０】第８の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図２１】第８の実施の形態にかかる上下半導体装置の搭載後の完成状態を上から見た比較イメージ図である。
【図２２】第９の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図２３】第１０の実施の形態にかかる上下半導体装置の搭載状態を横から見た簡易断面図である。
【図２４】第１０の実施の形態にかかる半導体装置を上から見た簡易平面図である。
【図２５】第１０の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図２６】第１１の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図２７】第１１の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図２８】第１２の実施の形態にかかる銅パッドの始点終点の組み合わせを示したイメージ図である。
【図２９】第１２の実施の形態にかかる銅パッドの始点終点の組み合わせを示したイメージ図である。
【図３０】第１３の実施の形態にかかる半導体装置のフレーム基板を上から見た簡易断面図である。
【図３１】第１３の実施の形態にかかるフレーム基板上の半導体装置の一部を横から見た簡易断面図である。
【図３２】第１３の実施の形態にかかるフレーム基板上の半導体装置の一部を上から見た簡易平面図である。
【図３３】第１３の実施の形態にかかる上下半導体装置の搭載後の完成状態を横から見た簡易断面図である。
【図３４】第１４の実施の形態にかかる半導体装置を横から見た簡易断面図である。
【図３５】第１５の実施の形態にかかる上下半導体装置の搭載状態を横から見た簡易断面図である。
【図３６】第１５の実施の形態にかかる半導体装置の完成状態を上から見たイメージ図である。
【図３７】従来の実施の形態にかかる半導体装置を横から見た断面図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、同一要素には同一符号を付しており、説明を省略する場合がある。また、各図面においては、それぞれの厚みおよび長さ等は図面の作成上、実際の形状とは異なる。さらに、半導体チップの接続用電極、基板の接続端子、配線パターンおよびビア等については省略または図示しやすい個数および形状としている。
【００３０】
（第１の実施の形態）
第１の実施の形態における半導体装置について図１〜図８を用いて説明する。
【００３１】
図１、図５、図６、図７、図８は本実施の形態にかかる半導体装置の構成を横から見た断面図である。図２は図１の構成を上から見たときの平面図である。図３は図１の半導体装置にメモリとなる半導体装置を積層する状態を示したものである。図４は図３を通して、上下半導体装置が接続された後の完成状態を横から見た断面図である。
【００３２】
まず、図１〜図８における符号を説明する。
【００３３】
１００はＰＯＰ積層される下側の半導体装置（第一半導体デバイス）を構成する中の基板（第一基板）、１１０は基板１００に搭載される矩形板状の半導体チップ（第一半導体チップ）、１１１は基板１００と半導体チップ１１０を電気的に接続する金バンプ、１１２は基板１００に半導体チップ１１０を固定するためのアンダーフィル、１２０は上下半導体装置を電気的に接続するための銅ワイヤ（ボンディングワイヤ）、１２１は銅ワイヤ１２０の始点となる基板１００の表面上の銅パッド、同じく１２２は銅ワイヤ１２０の終点となる基板１００の表面上の銅パッドである。
【００３４】
そして、１３０はＰＯＰ積層される上側の半導体装置（第二半導体デバイス）、１３１は半導体装置１３０の中の基板（第二基板）、１３２は基板１３１の裏面上に有り、銅ワイヤ１２０の頂点と接続される銅ランド（接続端子）、１３３は銅ランド１３２の一部分を開口し、それ以外の基板裏面上の配線を保護するレジスト（絶縁体層）、１４０はＰＯＰ積層される上下半導体装置を仮固定するための接着シート（接着部材）である。
【００３５】
また、１４１は上下半導体装置を仮固定した後に注入されるアンダーフィル、１２３は基板１００と半導体チップ１１０を電気的に接続する金ワイヤ、１２４は半導体チップ１１０と金ワイヤ１２３を保護する封止樹脂、１５０は半導体チップ１１０と基板１００の接続を中継するシリコンインターポーザを示している。
【００３６】
銅ワイヤ１２０と半導体チップ１１０とは、基板１００上及び内部の配線を介して電気的に接続されていたり、さらにインタポーザ１５０も仲介の一つとしている。
【００３７】
なお、本実施の形態および以下の第２から第１１の実施の形態では、各部品の材質は特に限定されず、また、上側の半導体装置としては半導体チップがどのように搭載されていても特に問題としない。本実施の形態の図面において、上側の半導体装置は半導体チップを積層した状態でモールド封止樹脂に覆われているパッケージを記載している。
【００３８】
次に、本実施の形態にかかる半導体装置を説明する。
【００３９】
まず、本実施の形態にかかる半導体装置の上側の半導体装置と下側の半導体装置は個別に独立して組立、検査を実施し、その後、上下半導体装置を接続して完成形となる。
図１、図２において、下側の半導体装置の１００、１１０、１１１、１１２で示される部品、構成は既に製品化されている一般的なフリップチップ方式で実装されたものであり、詳細な説明を省略する。
【００４０】
本実施の形態では、従来の半導体装置の構成に追加して、上側の半導体装置と接続するための銅ワイヤ１２０が張られている。銅ワイヤ１２０は上に凸の弧を有しており、その弧の頂点は半導体装置の外周側よりに配置され、頂点の高さは、半導体チップ１１０の裏面より高く設定されている。また、銅ワイヤ１２０は上側の半導体装置との接続でワイヤ倒れが起こらない強度を必要とするため、８０μｍ径の太い配線を用いている。ただし、材質、ワイヤ径は、コスト面、組立時の条件により、別の選択肢もありえるため、本発明では特に規定しない。（例えば、さらに太い２５０μｍ径の配線を使えば、配線径で既に必要な高さを稼ぐことができるため、基板面上に銅ワイヤを這わせるだけで接続が可能となり、高さバラツキを抑えることが容易となる）
また、銅ワイヤ１２０を受ける始点、終点の銅パッド１２１、１２２は、酸化防止のために金メッキが施されており、どちらか一方の銅パッドは、基板配線を通して半導体チップ１１０と電気的に接続されている。ただし、下側の半導体装置を介して、上側の半導体装置に供給される電源に関しては、半導体チップ１１０と接続されない場合がある。さらに、銅ワイヤ１２０を基板配線の１つとして兼用し、基板配線の容易化を実現することが望ましい。
次に下側の半導体装置に上側の半導体装置を搭載したときの状態に関して、図３と図４を用いて説明する。
【００４１】
上側の半導体装置１３０の基板１３１の裏面側には、金メッキされた銅ランド１３２が配置され、銅ランド１３２の形状は銅ワイヤ１２０の頂点位置が多少ズレても問題ないように長方形となっていて、頂点の位置ズレを吸収することが可能となっている。この長方形の長辺は銅ワイヤ１２０の長手方向、即ち銅ワイヤ１２０の両端を結ぶ方向に延びている。なお、銅ワイヤ１２０の両端は銅バッド１２１，１２２上に載っている。
【００４２】
さらに、基板１３１の裏面側を覆う絶縁体のレジスト１３３も銅ランド１３２の形状に合わせて長方形に開口されており、銅ランド１３２はレジスト１３３の厚さ分だけ凹状になるように囲まれて形成されている。即ちレジスト１３３には銅ランド１３２を底とする穴を設けてあるので、ボンディングワイヤ頂点の凸部と組み合わさり、ズレが抑制され、接続精度を向上することが可能となっている。
【００４３】
次に、接着シート１４０と接着する位置まで半導体装置１３０を徐々に下降させると、銅ワイヤ１２０の凸の頂点と銅ランド１３２が底となっている凹部が接触し、銅ランド１３２の凹部に沿って銅ワイヤ１２０が変形し、上下半導体装置間の電気的な接続が完了する。その後、アンダーフィル１４１を上下半導体装置間の隙間に注入し、固定することで、ＰＯＰ積層された半導体装置が完成する。
【００４４】
同様に、図５では、半導体チップ１１０をフリップチップ方式ではなく、ワイヤボンディング方式で実装されたものを示しており、半導体チップ１１０、金ワイヤ１２３を封止樹脂１２４で保護したあと、銅ワイヤ１２０を形成している。さらに、封止樹脂１２４を削除し、接着シート１４０を銅ワイヤ１２０の存在しない四隅コーナー部に移動させ、上側の半導体装置１３０を四隅の接着シート１４０で仮固定したあと、封止樹脂１２４の代用としてアンダーフィル１４１を一括して注入しても問題ない。
【００４５】
同じく図６では、銅ワイヤ１２０を半導体チップ１１０に直接、接続させたものであり、半導体プロセスのデザインルールが緩いものに関して有効となる構成となっている。
【００４６】
同じく図７では、半導体チップ１１０と基板１００の接続を中継するシリコンインターポーザ１５０を使用した場合の構成であり、シリコンインターポーザ１５０から基板１００に接続する配線を、銅ワイヤ１２０が兼用した構成となっている。
【００４７】
さらに図８では、シリコンインターポーザ１５０内の一配線として銅ワイヤ１２０を活用し、上側の半導体装置１３０との接続にも使用している構成となっている。
【００４８】
この結果、第１の実施の形態では、銅ワイヤ１２０を用いることにより、半導体チップ１１０の厚さ分の高さを容易に稼ぐことが可能となり、銅ワイヤ１２０のワイヤ径に準じた上下半導体装置間の接続端子の狭ピッチ化が、低コスト、短ＴＡＴで実現できるようになる。また、ボンディングワイヤを基板配線の一部として活用することも可能となり、配線引き回しの容易化を図ることができる。
【００４９】
（第２の実施の形態）
第２の実施の形態では、上記第１の実施の形態における矩形板状の第一半導体チップにおいて、チップサイズの拡大に対応したものである。図９は本実施の形態にかかる半導体装置の構成を横から見た断面図である。図１０は図９の構成を上から見たときの平面図である。図１１は図９の半導体装置にメモリとなる半導体装置を積層する状態を示したものである。
【００５０】
１０２０は上下半導体装置を電気的に接続するための銅ワイヤ、１１３２は基板１３１の裏面上に有り、銅ワイヤ１０２０の頂点と接続される銅ランドを示している。
【００５１】
次に、本実施の形態にかかる半導体装置を説明する。
【００５２】
図９では第１の実施形態と同じく、従来の半導体装置の構成に追加して、上側の半導体装置と接続するための銅ワイヤ１０２０が張られている。図１０は、第１の実施形態と異なり、銅ワイヤ１０２０が張られている方向、即ち銅ワイヤ１０２０の両端を結ぶ方向が第一半導体チップ１１０の矩形の各辺に対して傾いている。また、図１１では銅ランド１１３２も銅ワイヤ１０２０の方向に合わせて傾いている状態となっている。
【００５３】
通常、半導体チップ１１０のサイズが大きくなることに合わせて、銅パッド１２１を外周側に移動し、銅ワイヤ１０２０を短ワイヤ化すれば問題ないが、上側の半導体装置との接続において、ワイヤ倒れが起こらない強度を必要とするため、短ワイヤ化することが難しい。第２の実施の形態では、この問題を回避するため、銅パッド１２１と銅パッド１２２の距離を縮めずに、半導体チップ１１０と銅パッド１２１の距離を開けることができ、さらに、第１の実施形態で使用しにくい四隅の空き空間を有効活用することが可能となる。また、半導体チップとボンディングワイヤの距離が離れ、より大きい半導体チップを搭載することが可能となる。
【００５４】
（第３の実施の形態）
第３の実施の形態では、上記第１の実施の形態における銅ワイヤにおいて、頂点を研削し、平坦化することで、上側に搭載する半導体装置との接続抵抗値を下げたものである。図１２は第３の実施の形態となる半導体装置にメモリとなる半導体装置を積層する状態を示したものである。
【００５５】
図１２の１２６０は上記第１の実施の形態における銅ワイヤ１２０の頂点の接続面を表したものであり、１２６１は第３の実施の形態における銅ワイヤ１２０ａの頂点の接続面（研削面）を表したものである。
【００５６】
次に、本実施の形態にかかる半導体装置を説明する。
【００５７】
第３の実施の形態では、第１の実施の形態における銅ワイヤ１２０を張ったあとに、銅ワイヤ１２０の頂点を研削する。このとき、銅ワイヤは横からの力に弱い構造であるため、常に銅パッド１２２から銅パッド１２１の方向に向かって研削を実施している。また、研削の工程では銅ワイヤの頂点の高さを一定の位置まで押えた状態で実施するため、高さを一定の位置に合わせる誤差補正の役目も兼用している。この結果、第３の実施の形態では、銅ワイヤ１２０ａの頂点の接続面積は接続面１２６０から接続面１２６１まで大きくなり、上側に搭載する半導体装置との接続抵抗を低くすることが可能となる。
【００５８】
（第４の実施の形態）
第４の実施の形態では、上記第１の実施の形態における銅ワイヤ１２０において、一度封止樹脂で覆い、その後、研削して露出させたものである。図１３は第４の実施の形態となる半導体装置にメモリとなる半導体装置を積層する状態を示したものである。
【００５９】
図１３の１３３４は半導体装置１３０の銅ランド１３２に事前にコーティングされたはんだを示しており、１３４５は銅ワイヤ１２０ｂを補強する樹脂層、１３６１は研削して露出した銅ワイヤ１２０ｂの頂点の接続面を表したものである。
【００６０】
次に、本実施の形態にかかる半導体装置を説明する。
【００６１】
第４の実施の形態では、銅ワイヤを張ったあとに、銅ワイヤ１２０ｂが隠れる高さまで樹脂で封止して樹脂層１３４５を形成する（銅ワイヤ１２０ｂを樹脂で埋没させる）。その後、第３の実施の形態と同じく、徐々に研削し、銅ワイヤ１２０ｂを露出させる。ここで、銅ワイヤ１２０ｂの接続面（研削面）１３６１の面積が大きくなるように、露出した時点から、銅ワイヤの半径分を研削する。ただし、頂点の高さバラツキがあるため、ある程度の補正は必要である。このとき、銅ワイヤ１２０ｂと樹脂層１３４５が同じ高さとなっているため、銅ランド１３２は第１の実施の形態のように凹状では接続を確保できず、追加で凸状になるようにはんだ１３３４をコーティングしておく必要がある。
【００６２】
逆に、銅ワイヤ１２０ｂは樹脂層１３４５で固定されているため、第３の実施の形態と違って、研削する方向の影響を受けにくく、４方向をすべて一括し、一つの方向で研削しても特に問題はない。さらに、上に搭載する半導体装置１３０との接続時においても、銅ワイヤ１２０ｂがズレないため、より細い銅ワイヤを使用することができ、狭ピッチ化を実現することが可能となる。また、上下半導体装置間を接続するときのズレを抑え、精度を向上することが可能となる。
【００６３】
（第５の実施の形態）
第５の実施の形態では、上記第４の実施の形態における銅ワイヤにおいて、銅ワイヤが切断されるまで研削し銅ワイヤの切断面を露出させたものである。図１４は第５の実施の形態となる半導体装置にメモリとなる半導体装置を積層する状態を示したものである。
【００６４】
図１４の１４６２は研削して露出した銅ワイヤ１２０ｃの頂点の接続面（切断面）を表したものである。
【００６５】
次に、本実施の形態にかかる半導体装置を説明する。
【００６６】
第５の実施の形態では、第４の実施の形態からさらに研削を行い、完全に銅ワイヤを切断する。切断された銅ワイヤの先端部分は、銅ワイヤを張るためには必要なものであったが、封止樹脂１３４５で固められた時点で既に不要となる。そのため、オープンスタブによる電気的なノイズ源とならないように切断する方が好ましい。さらに、切断して残す側は、終点となる銅パッド１２２側より、始点となる銅パッド１２１側が望ましく、銅ワイヤ１２０ｃがより垂直に立っている方が、研削したときのズレ量が少なくなり、銅ワイヤの頂点の高さがばらついた場合でも、研削する量を増やすことで、高さを一定化することが可能となる。
【００６７】
（第６の実施の形態）
第６の実施の形態では、上記第１の実施の形態における銅ワイヤにおいて、銅ワイヤをすべて覆わない高さまで封止樹脂を追加したものである。図１５は銅ワイヤ１２０頂点付近まで封止樹脂１４１ａを注入した半導体装置を示したものであり、図１６は銅ワイヤ１２０頂点下と封止樹脂の間１４１ａに空間（すき間）を確保できる高さまで封止樹脂を注入した半導体装置を示したものである。
【００６８】
次に、本実施の形態にかかる半導体装置を説明する。
【００６９】
第６の実施の形態では、第１の実施の形態に封止樹脂１４１ａを追加で注入したものであるが、銅ワイヤ１２０頂点付近に制御することが難しいため、流動性の高い液状の封止樹脂を用いている。また、封止樹脂１４１ａは、複数個搭載されたフレームとなる基板全体で一括に成形され、その後、ダイシングにより、個々に切り離される。
【００７０】
図１５は、銅ワイヤ１２０頂点付近まで封止樹脂で固められているため、銅ワイヤ１２０がズレないようになっており、より細い径の銅ワイヤが使用でき、より狭ピッチ化が少ない研削工数で実現できる。図１６は、頂点下に空間を持たせ、さらに銅ワイヤ１２０を円弧状にしているため、バネのような弾性力による上下の高さ補正が可能となっている。その結果、銅ワイヤの高さバラツキを吸収することができ、上に積層する半導体装置との接続が良好となる。
【００７１】
（第７の実施の形態）
第７の実施の形態では、上記第１の実施の形態における銅ワイヤにおいて、検査用の銅ワイヤ（第２ボンディングワイヤ）を追加したものである。図１７は本実施の形態にかかる半導体装置の構成を横から見た断面図である。図１８は図１７の構成を上から見たときの平面図である。
【００７２】
図１７、図１８の１７２０は検査用の銅ワイヤを示している。
【００７３】
次に、本実施の形態にかかる半導体装置を説明する。
【００７４】
第７の実施の形態では、検査用の銅ワイヤ（第２ボンディングワイヤ）１７２０は他の銅ワイヤ（第１ボンディングワイヤ）１２０よりも頂点の高さが低くなっており、また、検査用の銅ワイヤ１７２０と接続される上側の半導体装置１３０の銅ランド１３２の電位はＧＮＤに設定してある。その結果、検査用の銅ワイヤ１７２０の電位がＧＮＤに変われば、検査用の銅ワイヤ１７２０の頂点が上側の半導体装置１３０の銅ランド１３２に接続されたこと（両者が導通したこと）が判別でき、それよりも高さの高い銅ワイヤ１２０も上側の半導体装置１３０に接続されていると、簡易的ではあるが、判定することができる。このように判定をしたら、下側の第一半導体デバイスと上側の半導体装置１３０との間にアンダーフィルを入れて両者を固定する。
【００７５】
また、上下半導体装置の接続に関して、狭ピッチ化を進めると銅ワイヤ１２０の径を細くする必要があり、細くすることで下がった強度に対応するため、精度の高い高さ調整が必要となってくる。第７の実施の形態では、さらに、組立工程時に、検査用の銅ワイヤ１７２０を用いることで高さ調整を行うことができ、電位がＧＮＤに変わるまで徐々に上側の半導体装置１３０を近接させていく手法を用いることで、最適な位置での接合が可能となる。その結果、組立工程で上側の半導体装置１３０を必要以上に下側の半導体装置に押し付けることがなく、接続不良を抑えることができる。
【００７６】
（第８の実施の形態）
第８の実施の形態では、上記第１の実施の形態における銅ワイヤにおいて、１本の銅ワイヤの上に凸の弧を２つにして頂点を２つ作成し、使用する用途に合わせて、例えば、メモリ容量の異なる半導体装置を選択して搭載するための製造方法に関するものである。図１９、図２０は本実施の形態にかかる半導体装置を横から見た断面図であり、上側のメモリとなる半導体装置が積層された後の完成状態を示したものある。図２１は図１９、図２０の構成を上から比較したときのイメージ図である。
【００７７】
図１９の１９２０は頂点が２箇所ある銅ワイヤ、１９３０は積層されるメモリＡである半導体装置（第二半導体デバイス）、図２０の２０３０は積層されるメモリＢである半導体装置（第二半導体デバイス）、２０４１は積層後に注入されるアンダーフィル、図２１の２１２０はオプション化されている銅ワイヤを示している。メモリＡとメモリＢとは異なるメモリである。
【００７８】
次に、本実施の形態にかかる半導体装置を説明する。
【００７９】
第８の実施の形態では、銅ワイヤ１９２０には上に凸の頂点が２箇所形成されており、その後、ワイヤ倒れを補強するために、封止樹脂が追加で成形されている。ここで、銅ワイヤ１９２０で形成されている２箇所の頂点の高さは、同じである必要がなく、また、ワイヤ倒れを補強する封止樹脂も銅ワイヤ１９２０の径が太い場合は、必ずしも必要ではない。
【００８０】
このあと、仕様用途に合わせてメモリの容量が異なる半導体装置を選択して搭載する工程に移る。図１９に示される半導体装置においては、上側に積層する半導体装置１９３０に合わせた接着シートを取り付け、半導体装置１９３０を搭載して、上下半導体装置間の隙間にアンダーフィルを注入して、完成形となる。
【００８１】
図２０に示される半導体装置においても、同じく、半導体装置２０３０を搭載する場合も、半導体装置２０３０に合わせた接着シートを取り付け、半導体装置２０３０を搭載して、上下半導体装置間の隙間にアンダーフィルを注入する。ただし、半導体装置２０３０はサイズが小さいため、銅ワイヤ１９２０がむき出しとなるため、アンダーフィル２０４１は、銅ワイヤ１９２０が隠れるように制御する必要がある。
【００８２】
図２１は、図１９と図２０を比較したイメージを示しており、半導体装置１９３０は、半導体装置２０３０より端子数が多くなっている。銅ワイヤ２１２０はその差異を示したものであり、半導体装置１９３０の時にのみ使用され、半導体装置２０３０では銅ワイヤ２１２０に接続される銅ランド１３２が存在しない。また、銅ワイヤ１９２０の形成はバラツキが発生しやすいため、上側の半導体装置１９３０、２０３０の銅ランド１３２には、はんだ１３３４をコーティングし、リフロー工程を追加する方が、接続が良好となる。このように第８の実施の形態では、仕様用途に合わせて、必要最低限のメモリを切り分けて積層することが可能であり、その他、機能に合わせて、違う仕様の半導体装置を積層することも可能となる。
【００８３】
（第９の実施の形態）
第９の実施の形態では、上記第１の実施の形態における銅ワイヤにおいて、半導体チップ上面を通過し、半導体チップ上面で上側の半導体装置と接続されているものである。図２２は本実施の形態にかかる半導体装置を横から見た断面図であり、上側のメモリとなる半導体装置が積層された後の完成状態を示したものある。
【００８４】
図２２の２２２０は半導体チップ上面の上方を通過している銅ワイヤ（第３ボンディングワイヤ）を示している。
【００８５】
次に、本実施の形態にかかる半導体装置を説明する。
【００８６】
第９の実施の形態では、銅ワイヤ２２２０は半導体チップ上面の上方を通過し、半導体チップ上面で上側の半導体装置と接続されている頂点が２箇所形成されており、ワイヤ倒れを補強するために、封止樹脂が追加で成形されている。
【００８７】
上側に搭載される半導体装置（第二半導体デバイス）に供給する電源は、半導体チップに近ければ近いほどインピーダンスが下がり、良好となる。さらに、従来半導体装置の外側から供給していた電源端子を内側に持ってくることにより、移動した電源端子の分、外側の端子に信号の端子を追加させることが可能となる。このように第９の実施の形態では、上側の半導体装置の電源強化と、外側にある電源端子を信号の端子に切り替えることが可能となる。
【００８８】
（第１０の実施の形態）
第１０の実施の形態では、上記第１の実施の形態における接着シートにおいて、上下半導体装置間の反りの差異を吸収し、残留応力低減するために、伸縮性のある弾性接着シートと伸縮のない接着シートを組み合わせて使用したものである。即ち本実施形態では接着部材として、種類の異なる２種類の接着部材を使用している。図２３は本実施の形態にかかる半導体装置にメモリとなる半導体装置を積層する状態を示したものである。図２４は接着シートが取り付けられた状態を上から見た簡易図である。図２５は図２３を通して、上下半導体装置が接続された後の完成状態を横から見た断面図である。
【００８９】
図２３の２３２０は一方向から引き回されて張られた銅ワイヤ、２３４０は伸縮性のある弾性接着シートを示している。
【００９０】
次に、本実施の形態にかかる半導体装置を説明する。
【００９１】
第１０の実施の形態では、銅ワイヤ２３２０の頂点が左側に集中して配置されるように張られている。また、上下半導体装置間を接続する部分には伸縮性の低い接着シート１４０が張られおり、接続がない部分は伸縮性のある弾性接着シート２３４０が張られている。また図２４に示されるように、接着シート１４０が分割されていても問題はない。その後、図２５に示されるように、上下半導体装置間を接続する部分にだけ、アンダーフィル１４１が注入される形となる。
【００９２】
このように第１０の実施の形態では、上下半導体装置間の接続を一箇所に固めて、完全に固定し、接続がない部分は伸縮性のある弾性接着シート２３４０により、動作可能な状態となって、上下半導体装置間の反りの差異を吸収し、残留応力低減することができ、良好な接続を維持することが可能となる。
【００９３】
（第１１の実施の形態）
第１１の実施の形態では、上記第１の実施の形態における銅ワイヤにおいて、追加で搭載した部品に合わせて銅ワイヤ頂点の高さを変更したものである。図２６は本実施の形態にかかる半導体装置を横から見た断面図であり、裏面に部品が追加された半導体装置を積層した後の完成状態を示したものある。図２７は同じく、本実施の形態にかかる半導体装置を横から見た断面図であり、放熱板を追加した場合の状態を示したものである。
【００９４】
図２６の２６７０はバイパスコンデンサー、２６７１はアナログ回路を搭載した半導体チップ、図２７の２７８０は放熱板を示している。
【００９５】
次に、本実施の形態にかかる半導体装置を説明する。
【００９６】
第１１の実施の形態では、上側に搭載する半導体装置（第二半導体デバイス）の条件に合わせて、銅ワイヤ１２０ｄの頂点の高さを自由に変更し、最適化したものであり、図２６においては、追加したコンデンサー２６７０と半導体チップ２６７１の高さ分、高く設定している。即ち、仕様によって銅ワイヤ１２０ｄの高さを予め設定された複数の高さの中から選択するようになっている。また、銅ワイヤが高くなる分、ワイヤが倒れやすくなるため、封止樹脂で固める工程も追加している。また、図２７では、使用温度が高い用途に対して半導体装置の放熱性を高めるために放熱板２７８０を追加したものであり、銅ワイヤ領域だけくり抜かれた放熱板２７８０を挿入している。このように第１１の実施の形態では、銅ワイヤの高さを変えて部品や放熱板を追加することができ、異なる用途に対応した半導体装置を提供することが可能となる。
【００９７】
（第１２の実施の形態）
第１２の実施の形態では、上記第１の実施の形態における銅ワイヤにおいて、上側に積層する半導体装置（第二半導体デバイス）に合わせて、始点となる銅パッド１２１と終点となる銅パッド１２２の組み合わせを入れ替えたものである。即ち、第二半導体デバイスの種類に応じて第一半導体デバイスにおける銅ワイヤの両端の位置を、予め設定した複数の位置（銅パッドの位置に相当）から適宜選択するものである。図２８は本実施の形態にかかる半導体装置の１パターン目となる銅パッドの始点終点の組み合わせを示したイメージ図である。図２９は本実施の形態にかかる半導体装置の２パターン目となる銅パッドの始点終点の組み合わせを示したイメージ図である。
【００９８】
図２８の２８２１は１パターン目の始点となる銅パッド、２８２２は１パターン目の終点となる銅パッド、２８３０は１パターン目となる上側の半導体装置、図２９の２９２１は２パターン目の始点となる銅パッド、２９２２は２パターン目の終点となる銅パッド、２９３０は２パターン目となる上側の半導体装置を示している。
【００９９】
次に、本実施の形態にかかる半導体装置を説明する。
【０１００】
第１２の実施の形態では、１パターン目として、銅パッド２８２１から銅パッド２８２２に銅ワイヤが張られ、半導体装置２８３０と接続される。次に２パターン目として銅パッド２９２１から銅パッド２９２２に銅ワイヤが張られ、半導体装置２９３０と接続される。このように、始点となる銅パッドと終点となる銅パッドの組み合わせを入れ替えることで、異なる半導体装置を搭載することができ、使用用途に合わせた選択肢の幅を増やすことが可能となる。
【０１０１】
（第１３の実施の形態）
第１３の実施の形態では、上記第１の実施の形態における銅ワイヤにおいて、終点となる銅パッド１２２の配置を隣の半導体装置上に設けたものであり、パッケージダイシング工程で切断することで切り離す構成のものである。図３０は本実施の形態にかかる半導体装置の基板がフレーム内に複数個搭載されている状態を示した簡易図である。図３１は本実施の形態にかかる半導体装置の構成を横から見た断面図である。図３２は図３１の構成を上から見たときの平面イメージ図である。図３３本実施の形態にかかる半導体装置に上側の半導体装置を搭載したときの完成状態を横から見た断面図である。図３０の３００５は個々の半導体装置がまとまって搭載される基板フレーム（第一基板が連結した第一基板集合体）、３０９０はフレーム内に半導体装置が形成されたあと、個別に切り離すためのダイシングブレード、３０９１はダイシングブレード３０９０で切断するライン、３０９２は図３１、図３２で図示される領域、３０９３はフレームとして一括で封止する封止樹脂を示したものである。
【０１０２】
次に、本実施の形態にかかる半導体装置を説明する。
【０１０３】
第１３の実施の形態では、半導体装置（第一半導体デバイス）がフレーム構成の基板に複数個まとまって搭載されており、図３０で示すように、１つのフレーム内に、左側のブロックとして５×５の２５個の半導体装置、右側のブロックとして同じく２５個の半導体装置、計５０個の半導体装置が搭載されている。形態では、フレーム内の反りを低減するために左側のブロックと右側のブロックとに分割しているが、本発明として、分割されている必要は特にない。また、フレーム内の半導体装置の基板は、すべて良品という訳ではないが、ここでは、１００％良品として説明を実施する。
【０１０４】
次にフレーム内の５０個の半導体装置の基板に半導体チップを搭載し、そのあと、積層する半導体装置と接続する銅ワイヤ１２０が張られる。このとき、図３１に示されるように、銅ワイヤ１２０の終点となる銅パッド１２２は、隣に存在する半導体装置に配置され、銅ワイヤ１２０は隣に存在する半導体装置に向かって張られることになる。また、隣の半導体装置が存在しない端側の半導体装置は、フレームの外枠となる領域に銅ワイヤ１２０が張られる。その後、図３０で示される封止樹脂３０９３のように、左側のブロックと右側のブロックで分けて、２５個ずつ、一括に封止される。次にダイシングブレード３０９０により、切断ライン３０９１にしたがって、個々の半導体装置に切り離される。このときに銅ワイヤ１２０も切断される。個々に切り離されて半導体装置は、その後、図３３に示されるように、はんだ１３３４、接着シート１４０、アンダーフィル１４１により上側の半導体装置（第二半導体デバイス）と接続される。
【０１０５】
この結果、形態では、銅ワイヤの終点となる銅パッド１２２が隣接する半導体装置に配置されているため、銅パッド１２２と半導体チップ１１０の距離を離すことができ、より大きい半導体チップ１１０を搭載することが可能となる。また、銅パッド１２２を含む切断先の銅ワイヤが引き起こすオープンスタブノイズを低減することが可能となる。
【０１０６】
（第１４の実施の形態）
第１４の実施の形態では、上記第４の実施の形態における封止樹脂において、平坦に研削する封止樹脂領域をあらかじめ減らしたものであり、研削時間と研削によって排出するゴミを削減したものである。即ち、銅ワイヤが存在している領域を封止する封止樹脂の厚み（第一基板上面からの高さ）よりもそれ以外の領域を封止する封止樹脂の厚みを小さくした実施形態である。図３４は本実施の形態にかかる半導体装置の構成を横から見た断面図である。
【０１０７】
図３４の３５７５は封止樹脂を形成するときに使用する凸状の金型を簡易的に表したものである。
【０１０８】
次に、本実施の形態にかかる半導体装置を説明する。
【０１０９】
第１４の実施の形態では、半導体チップを搭載後、上側に積層する半導体装置と接続する銅ワイヤを張る。その後、封止樹脂１３４５を注入するときに、銅ワイヤの張られていない部分（領域）においては、凸状になっている金型３５７５を使用して、封止樹脂１３４５が凹状になるように成形する。その後、銅ワイヤが露出するように研削することで、半導体装置が完成する。このとき、銅ワイヤが露出する高さより凹状になった底の高さの方が低い方が望ましいため、半導体チップはフリップチップ搭載が好ましい。この結果、銅ワイヤの存在する領域のみ、研削することになり、研削時間と研削によって排出するゴミを削減することができ作業の効率化ができる。
【０１１０】
（第１５の実施の形態）
第１５の実施の形態では、上記第１の実施の形態における銅ワイヤを、上側の半導体装置との接続時に意図的な形状に変形させることで、接続の確認を行うものである。図３５は本実施の形態にかかる半導体装置を横から見た断面図であり、積層する状態を示したものである。図３６は上側の半導体装置を積層した時の下側の半導体装置を上から見たイメージ図である。
【０１１１】
図３５の３６３２は上側に積層される半導体装置の下面の銅ランド、図３５の３７２０は、上側の半導体装置と正常に接続されているときの銅ワイヤ、３７２５は上側の半導体装置と正常に接続されていない銅ワイヤを示している。
【０１１２】
次に、本実施の形態にかかる半導体装置を説明する。
【０１１３】
図３５では第１の実施形態と同じく、上側の半導体装置と接続するための銅ワイヤ１２０が張られている。また、銅ランド３６３２の形状は第１の実施形態と同様に凹状となっており、凹状に合わせて銅ワイヤ１２０が変形するように設定されている。しかし、実施形態では第１の実施形態と異なり、銅ランド３６３２の長方形の長辺の延びる方向は銅ワイヤ１２０の両端を結ぶ方向とは異なる方向に向いており、いわば傾いている状態となっている。この結果、上側の半導体装置と接続した場合、正常に接続されていれば、図３６の銅ワイヤ３７２０に示されるように、意図した形状に変形することになる。図３６の銅ワイヤ３７２５では、他の銅ワイヤと高さが異なるなどの要因により、上側の半導体装置と接続されていない状態となっており、Ｘ線を用いた解析により、目視で不良端子が判別できる。
【０１１４】
この結果、テスター等の大掛かりな検査装置を使わなくても、トレーに乗っている複数の不良サンプルをＸ線解析装置で一気に短時間に解析することができ、不良解析工数を大幅に短縮することが可能となる。
【産業上の利用可能性】
【０１１５】
以上説明したように、本発明の半導体装置は、積層する上下半導体デバイス間の接続端子の狭ピッチ化を低コストで且つ短ＴＡＴで実現することができ、半導体装置の低コスト化、短ＴＡＴ化、用途に合わせた上下半導体装置の組み換えを実現することにより、高コスト、長い開発期間、および多種開発の工数増加といった問題点を抱える携帯電話またはデジタルスチルカメラ等の電子機器分野に有用である。
【符号の説明】
【０１１６】
１００                                                基板（第一基板）
１３１                                                基板（第二基板）
１１０                                                      第一半導体チップ
１１１                                                      金バンプ
１１２、１４１、２０４１                                    アンダーフィル
１２０                                                 銅ワイヤ（第１ボンディングワイヤ）
１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１０２０            銅ワイヤ（ボンディングワイヤ）
１２１、１２２、２８２１、２８２２、２９２１、２９２２      銅パッド
１２３                                                      金ワイヤ
１２４、１３４５、３０９３                                  封止樹脂
１３０、１９３０、２０３０、２８３０、２９３０              半導体装置
１３２、１１３２、３６３２                                  銅ランド（接続端子）
１３３                                                      レジスト
１４０、２３４０                                            接着シート（接着部材）
１４１ａ                                              封止樹脂
１５０                                                      シリコンインターポーザ
１７２０                                                    銅ワイヤ（第２ボンディングワイヤ）
１９２０、２１２０、２３２０、３７２０、３７２５            銅ワイヤ
１２６０                                               接続面（頂点）
１２６１、１３６１                                      接続面（研削面）
１４６２                                                    接続面（切断面）
１３３４                                                    はんだ
２２２０                                              銅ワイヤ（第３ボンディングワイヤ）
２６７０                                                    バイパスコンデンサー
２７８０                                                    放熱板
３００５                                                    フレーム基板（第一基板集合体）
３０９０                                                    ダイシングブレード
３０９１                                                    ダイシングライン
３０９２                                                    拡大範囲領域
３５７５                                                    封止金型
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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