(57)【要約】【課題】トレンチ素子分離膜を有する半導体素子の形成方法を提供する。【解決手段】この方法は、半導体基板にバッファ絶縁膜及びハードマスク膜を順次に形成する段階を具備する。ハードマスク膜及びバッファ絶縁膜を連続してパターニングして半導体基板の所定の領域を露出させる開口部を形成する。露出した半導体基板を選択的にエッチングしてトレンチを形成し、トレンチ内に上部の側壁にグルーブを有する下部素子分離膜を形成する。下部素子分離膜上にグルーブ及びトレンチを満たす上部素子分離膜を形成し、ハードマスク膜及びバッファ絶縁膜を半導体基板が露出するまでエッチングして除去する。この時に、グルーブは半導体基板の表面から所定の深さを有する。【選択図】図１０
2011086971.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に側壁を含むトレンチを形成する段階と、
前記トレンチ内に前記側壁に沿って各々延長されたグルーブを含む下部素子分離膜を形成する段階と、
前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成する段階とを含むことを特徴とするトレンチ隔離された半導体素子の形成方法。
【請求項２】
前記下部素子分離膜を形成する段階は、
前記側壁上にコンフォマルなライナ膜を形成する段階と、
前記コンフォマルなライナ膜上に下部素子絶縁膜を形成する段階と、
前記コンフォマルなライナ膜を、それに隣接した前記下部素子絶縁膜より低くリセスして、グルーブを限定する段階とを含むことを特徴とする請求項１に記載のトレンチ隔離された半導体素子の形成方法。
【請求項３】
前記下部素子絶縁膜を形成する段階は、
前記コンフォマルなライナ膜上に第１絶縁膜を形成する段階と、
前記第１絶縁膜上に第２絶縁膜を形成する段階とを含むことを特徴とする請求項２に記載のトレンチ隔離された半導体素子の形成方法。
【請求項４】
前記トレンチを形成する前に、前記半導体基板上にバッファ絶縁膜及びハードマスク膜を形成する段階をさらに含み、
前記トレンチを形成する段階は、前記ハードマスク膜及びバッファ絶縁膜内に前記半導体基板を露出させる開口部を形成する段階と、前記露出した半導体基板内に前記トレンチを形成する段階とを含み、
前記上部素子分離膜を形成する段階は、前記下部素子分離膜上に前記グルーブ及び前記開口部を満たす上部素子分離膜を形成する段階を含み、
前記上部素子分離膜を形成した後に、前記ハードマスク膜及びバッファ絶縁膜を除去する段階をさらに含むことを特徴とする請求項１に記載のトレンチ隔離された半導体素子の形成方法。
【請求項５】
前記トレンチを形成した後で、前記下部素子分離膜を形成する前に、
前記側壁上に側壁酸化膜を形成する段階をさらに含むことを特徴とする請求項１に記載のトレンチ隔離された半導体素子の形成方法。
【請求項６】
前記下部及び上部素子分離膜を有する半導体基板上に複数個のトランジスタを形成する段階をさらに含むことを特徴とする請求項１に記載のトレンチ隔離された半導体素子の形成方法。
【請求項７】
側壁を有するトレンチを含む半導体基板と、
前記トレンチ内に配置され、前記側壁の各々に沿って延長されたグルーブを含む下部素子分離膜と、
前記下部素子分離膜上に配置され、前記グルーブを満たす上部素子分離膜とを含むことを特徴とするトレンチ隔離された半導体素子。
【請求項８】
前記下部素子分離膜は、
前記側壁上のコンフォマルなライナ膜と、
前記コンフォマルなライナ膜上の下部素子絶縁膜とを含み、前記コンフォマルなライナ膜は、それに隣接した前記下部素子絶縁膜より低くリセスされて、前記グルーブが定義することを特徴とする請求項７に記載のトレンチ隔離された半導体素子。
【請求項９】
前記下部素子絶縁膜は、
前記コンフォマルなライナ膜上の第１絶縁膜と、
前記第１絶縁膜上の第２絶縁膜とを含むことを特徴とする請求項８に記載のトレンチ隔離された半導体素子。
【請求項１０】
前記半導体基板上に配置された複数個のトランジスタをさらに含むことを特徴とする請求項７に記載のトレンチ隔離された半導体素子。
【請求項１１】
半導体基板にバッファ絶縁膜及びハードマスク膜を順次に形成する段階と、
前記ハードマスク膜及び前記バッファ絶縁膜を連続してパターニングして前記半導体基板の所定の領域を露出させる開口部を形成する段階と、
前記露出した半導体基板を選択的にエッチングして底面及び側壁を有するトレンチを形成する段階と、
前記トレンチ内に、前記底面から離隔された側壁に隣接して配置されたグルーブを含む下部素子分離膜を形成する段階と、
前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成する段階と、
前記ハードマスク膜及び前記バッファ絶縁膜を除去する段階とを含み、前記グルーブは前記半導体基板の表面から所定の深さを有することを特徴とするトレンチ隔離された半導体素子の形成方法。
【請求項１２】
前記下部素子分離膜を形成する前に、
前記トレンチの内側壁及び底面に側壁酸化膜を形成する段階をさらに含むことを特徴とする請求項１１に記載のトレンチ隔離された半導体素子の形成方法。
【請求項１３】
前記下部素子分離膜を形成する段階は、
前記トレンチの内部を含む半導体基板の全面にコンフォマルなライナ膜を形成する段階と、
前記ライナ膜上に前記トレンチの内部を満たす下部素子絶縁膜を形成する段階と、
前記下部素子絶縁膜を前記開口部の側壁上のライナ膜が露出するまで等方性エッチングして、前記トレンチの内部に下部素子絶縁膜パターンを形成する段階と、
前記ライナ膜を等方性エッチングして前記トレンチ内に、エッジが前記半導体基板の表面から所定の深さでリセスされたライナを形成して前記グルーブを限定する段階とを含むことを特徴とする請求項１１に記載のトレンチ隔離された半導体素子の形成方法。
【請求項１４】
前記下部素子絶縁膜を形成する前に、
前記ライナ膜上にコンフォマルなエッチング保護膜を形成する段階をさらに含むことを特徴とする請求項１３に記載のトレンチ隔離された半導体素子の形成方法。
【請求項１５】
前記下部素子絶縁膜パターンは少なくとも２層の補助絶縁膜パターンが積層された構造で形成されることを特徴とする請求項１３に記載のトレンチ隔離された半導体素子の形成方法。
【請求項１６】
前記上部素子分離膜を形成する段階は、
前記下部素子分離膜を有する半導体基板上に前記グルーブ及び前記トレンチを満たす上部素子絶縁膜を形成する段階と、
前記上部素子絶縁膜を前記ハードマスク膜が露出するまで平坦化させて、前記上部素子分離膜を形成する段階とを含むことを特徴とする請求項１１に記載のトレンチ隔離された半導体素子の形成方法。
【請求項１７】
前記上部素子絶縁膜を形成する前に、
前記下部素子分離膜を有する半導体基板の全面に前記グルーブを満たすキャッピング絶縁膜を形成する段階をさらに含み、前記キャッピング絶縁膜は前記ハードマスク膜に対してエッチング選択比を有する絶縁物質で形成することを特徴とする請求項１６に記載のトレンチ隔離された半導体素子の形成方法。
【請求項１８】
前記順次に形成する段階は、半導体基板上にトンネル絶縁膜、第１フローティングゲート導電膜、バッファ絶縁膜及びハードマスク膜を順次に形成する段階を含み、
前記開口部を形成する段階は、前記ハードマスク膜、前記バッファ絶縁膜、前記第１フローティングゲート導電膜及び前記トンネル絶縁膜を連続してパターニングして、第１フローティングゲートパターン及び前記半導体基板の所定の領域を露出させる開口部を形成する段階を含み、
前記除去の段階は、前記ハードマスク膜及びバッファ絶縁膜を前記第１フローティングゲートパターンが露出するまでエッチングして除去する段階を含むことを特徴とする請求項１１に記載のトレンチ隔離された半導体素子の形成方法。
【請求項１９】
前記第１フローティングゲートパターン上に第２フローティングゲートパターンを形成する段階と、
前記半導体基板及び第２フローティングゲートパターン上に誘電膜及び制御ゲート導電膜を順次に形成する段階と、
前記制御ゲート導電膜、前記誘電膜、前記第２フローティングゲートパターン及び第１フローティングゲートパターンを連続してパターニングして、第１フローティングゲート電極、第２フローティングゲート電極、誘電パターン及び制御ゲート電極を形成する段階とをさらに含むことを特徴とする請求項１８に記載のトレンチ隔離された半導体素子の形成方法。
【請求項２０】
前記半導体基板上に複数個のトランジスタを形成する段階をさらに含むことを特徴とする請求項１１に記載のトレンチ隔離された半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の形成方法に関するものであり、特に、トレンチ素子分離膜を有する半導体素子の形成方法に関するものである。
【背景技術】
【０００２】
半導体素子のうち素子分離膜は互いに隣り合う半導体素子を電気的に隔離させる。半導体素子の高集積化傾向によって小さい面積での優れた絶縁特性を有する素子分離技術の開発が求められている。
【０００３】
現在、広く使用されている素子分離膜はトレンチ素子分離膜である。トレンチ素子分離膜は半導体基板の所定の領域を所定の深さでエッチングしてトレンチを形成した後に、トレンチの内部を絶縁膜でギャップフィルして形成される。トレンチ素子分離膜は半導体基板の所定の領域に熱酸化膜で形成するＬＯＣＯＳ素子分離膜に比べて小さい面積を有し、絶縁特性も優れている。
【０００４】
図１及び図２は従来のトレンチ素子分離膜の形成方法を説明するための断面図である。
【０００５】
図１及び図２を参照すると、半導体基板上１にバッファ酸化膜２及びハードマスク膜３を順次に形成し、前記ハードマスク膜３及び前記バッファ酸化膜２を連続してパターニングして前記半導体基板１の所定の領域を露出させる。前記露出した半導体基板１を選択的にエッチングして前記半導体基板１の表面から所定の深さを有するトレンチ４を形成する。前記トレンチ４の内部側壁及び底に側壁酸化膜５を形成する。前記バッファ酸化膜２はシリコン酸化膜で形成し、前記ハードマスク膜３はシリコン酸化膜で形成し、前記側壁酸化膜５は熱酸化膜で形成する。
【０００６】
前記トレンチ４を有する半導体基板１の全面にコンフォマルなライナ膜６を形成する。前記ライナ膜６上に前記トレンチ４の内部を満たす素子分離絶縁膜７を形成する。前記ライナ膜６はシリコン窒化膜で形成し、前記素子分離絶縁膜７はシリコン酸化膜で形成する。
【０００７】
前記素子分離絶縁膜７を前記ライナ膜６が露出するまで平坦化して、前記トレンチ４内に素子分離膜７ａを形成する。前記露出したライナ膜６及び前記ハードマスク膜３を湿式エッチングで除去して前記トレンチ４の内部にライナ６ａを形成する。この時に、前記素子分離膜３の側壁の上部にデント（ｄｅｎｔ）８が発生する。すなわち、前記ライナ６ａの形成の時に、前記湿式エッチングによって、前記ライナ６ａのエッジがエッチングされてデント８が発生する。
【０００８】
前記バッファ酸化膜２を除去して前記半導体基板１を露出させ、前記半導体基板１上に順次に積層されたゲート酸化膜９及びゲート電極１０を形成する。この時に、前記ゲート電極１０は前記デント８内に形成されることができる。これによって、前記ゲート電極１０を有するトランジスタの特性が劣化してしまう。すなわち、前記トランジスタにハンプ（ｈｕｍｐ）現象または逆峡谷現象（Ｉｎｖｅｒｓｅ  Ｎａｒｒｏｗ  Ｗｉｄｔｈ  Ｅｆｆｅｃｔ）などが発生する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】韓国特許公報２００１−３６８１６号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、トレンチ素子分離膜の形成の時に発生するデント（ｄｅｎｔ）を最小化することができるトレンチ素子分離膜を有する半導体素子の形成方法、および該形成方法により形成された半導体素子を提供することである。
【課題を解決するための手段】
【００１１】
上述の課題を解決するために、トレンチ素子分離膜を有する半導体素子の形成方法を提供する。本発明の実施の形態によるトレンチ隔離された半導体素子の形成方法は半導体基板に側壁を含むトレンチを形成する段階及び前記トレンチ内に下部素子分離膜を形成する段階を含む。前記下部素子分離膜はそれらの内にグルーブを含む。前記各グルーブは前記側壁に沿って延長される。前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成する。
【００１２】
一実施の形態において、前記下部素子分離膜を形成する段階は、前記側壁上にコンフォマルなライナ膜を形成する段階及び前記コンフォマルなライナ膜上に下部素子絶縁膜を形成する段階を含むことができる。前記コンフォマルなライナ膜をそれに隣接した前記下部素子絶縁膜より低くリセスして前記グルーブを限定する。
【００１３】
一事実施の形態において、前記下部素子絶縁膜を形成する段階は、前記コンフォマルなライナ膜上に第１絶縁膜を形成する段階及び前記第１絶縁膜上に第２絶縁膜を形成する段階を含むことができる。
【００１４】
一実施の形態において、前記下部及び上部素子分離膜を有する半導体基板上に複数個のトランジスタを形成する段階をさらに含むことができる。
【００１５】
本発明の他の実施の形態によるトレンチ隔離された半導体素子は側壁を有するトレンチを含む半導体基板を含む。前記トレンチ内に前記側壁の各々に沿って延長されたグルーブを含む下部素子分離膜が配置され、前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜が配置される。
【００１６】
一実施の形態において、前記下部素子分離膜は前記側壁上のコンフォマルなライナ膜及び前記コンフォマルなライナ膜上の下部素子絶縁膜を含むことができる。この時に、前記コンフォマルなライナ膜はそれに隣接した前記下部素子絶縁膜より低くリセスされて前記グルーブを定義する。
【００１７】
本発明の他の実施の形態によるトレンチ隔離された半導体素子の形成方法は半導体基板にバッファ絶縁膜及びハードマスク膜を順次に形成する段階を含む。前記ハードマスク膜及び前記バッファ絶縁膜を連続してパターニングして、前記半導体基板の所定の領域を露出させる開口部を形成し、前記露出した半導体基板を選択的にエッチングして底面及び側壁を有するトレンチを形成する。前記トレンチ内に、前記底面から離隔された側壁に隣接して配置されたグルーブを含む下部素子分離膜を形成する。前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成し、前記ハードマスク膜及び前記バッファ絶縁膜を除去する。この時に、前記グルーブは前記半導体基板の表面から所定の深さを有する。
【００１８】
一実施の形態において、前記下部素子分離膜を形成する段階は、前記トレンチの内部を含む半導体基板の全面にコンフォマルなライナ膜を形成する段階を含むことができる。前記ライナ膜上に前記トレンチの内部を満たす下部素子絶縁膜を形成し、前記下部素子絶縁膜を前記開口部の側壁上のライナ膜が露出するまで等方性エッチングして、前記トレンチの内部に下部素子絶縁膜パターンを形成する。前記ライナ膜を等方性エッチングして前記トレンチ内に、エッジが前記半導体基板の表面から所定の深さでリセスされたライナを形成して前記グルーブを限定する。この場合に、前記ライナ及び前記下部素子絶縁膜パターンは前記下部素子分離膜を定義し、前記グルーブは前記ライナ、前記底面に離隔された前記下部素子絶縁膜パターンの側壁及び前記トレンチの側壁で囲まれた空いている領域で定義する。
【００１９】
本発明のまた他の実施の形態では、不揮発性記憶素子に適用されることができるトレンチ素子分離膜を含むトレンチ隔離された半導体素子の形成方法を提供する。この方法は、半導体基板上にトンネル絶縁膜、第１フローティングゲート導電膜、バッファ絶縁膜及びハードマスク膜を順次に形成する段階を含む。前記ハードマスク、バッファ絶縁膜、第１フローティングゲート導電膜及びトンネル絶縁膜を連続してパターニングして、第１フローティングゲートパターンと、前記半導体基板の所定の領域を露出させる開口部を形成する。前記露出した半導体基板を選択的にエッチングして、活性領域を限定するトレンチを形成する。前記トレンチ内にグルーブを有する下部素子分離膜を形成する。前記グルーブは前記トレンチの底面から離隔されて前記トレンチの側壁に沿って延長される。前記下部素子分離膜上に前記グルーブを満たす上部素子分離膜を形成し、前記ハードマスク膜及びバッファ絶縁膜を前記第１フローティングゲートパターンが露出するまでエッチングする。この時に、前記グルーブは前記半導体基板の表面から所定の深さを有する。
【発明の効果】
【００２０】
本発明によると、ハードマスク膜を除去する前に、両側壁にグルーブを有する下部素子分離膜を形成し、前記グルーブを前記ハードマスク膜に対してエッチング選択比を有する上部素子分離膜で満たすことによって、ライナが露出しないようにする。これによって、前記ハードマスク膜が除去されても、ライナの損失による従来のデントを防止することができる。結果的に、従来のデントに惹起されるハンプ現象などによるトランジスタの特性劣化を最小化することができる。
【図面の簡単な説明】
【００２１】
【図１】従来のトレンチ素子分離膜の形成方法を説明するための断面図である。
【図２】従来のトレンチ素子分離膜の形成方法を説明するための断面図である。
【図３】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図４】一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【図５】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図６】一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【図７】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図８】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図９】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図１０】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図１１】本発明の他の実施の形態による半導体素子の形成方法を説明するための断面図である。
【図１２】一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【図１３】一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【図１４】本発明の他の実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【図１５】一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【図１６】本発明の他の実施の形態による半導体素子のうちエッチング緩衝膜を説明するための断面図である。
【図１７】一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【図１８】一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【図１９】本発明の他の実施の形態による半導体素子のゲート電極の形成方法を説明するための斜視図である。
【図２０】本発明の他の実施の形態による半導体素子のゲート電極の形成方法を説明するための斜視図である。
【発明を実施するための形態】
【００２２】
以下、添付した図面を参照して本発明の望ましい実施の形態を詳細に説明する。しかし、本発明はここで説明される実施の形態に限定されず、他の形態で具体化されることもできる。むしろ、ここで紹介される実施の形態は、開示された内容が具体的に、完全に理解できるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層及び領域の厚さは明確性のために誇張されている。また、層が他の層または基板“上”にあると言及される場合に、それは他の層または基板上に直接形成されることができ、またはそれらの間に第３の層が介在されてもよい。明細書全体にわたって同一の参照番号は同一の構成要素を示す。
【００２３】
（第１実施の形態）
図３、図５及び図７乃至図１０は本発明の一実施の形態による半導体素子の形成方法を説明するための断面図であり、図４及び図６は一実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図である。
【００２４】
図３、図５、図４及び図６を参照すると、半導体基板１０１上にバッファ絶縁膜１０２及びハードマスク膜１０３を順次に形成する。前記バッファ絶縁膜１０２はシリコン酸化膜で形成することができる。前記ハードマスク膜１０３は前記半導体基板１０１とエッチング選択比を有する物質膜、例えば、シリコン窒化膜で形成することができる。前記ハードマスク膜１０３及び前記バッファ絶縁膜１０２を連続してパターニングして、前記半導体基板１０１の所定の領域を露出させる開口部１０４を形成する。前記開口部１０４の側壁は前記ハードマスク膜１０３及び前記バッファ絶縁膜１０２で構成される。前記開口部１０４に露出した半導体基板１０１を選択的にエッチングして、活性領域を限定するトレンチ１０５を形成する。前記トレンチ１０５の形成の時に、損傷された前記トレンチ１０５の内部側壁及び底を治癒するために、前記トレンチ１０５の内部側壁及び底に側壁酸化膜１０６を形成することができる。前記側壁酸化膜１０６は熱酸化膜または熱酸窒化膜で形成することができる。
【００２５】
前記側壁酸化膜１０６を有する半導体基板１０１にコンフォマルなライナ膜１０７を形成する。前記ライナ膜１０７は張力ストレスに耐性を有する絶縁膜、例えば、シリコン窒化膜で形成することが望ましい。前記ライナ膜１０７上にエッチング保護膜１０８及び下部素子絶縁膜１０９を順次に形成する。前記下部素子絶縁膜１０９はギャップフィル（ｇａｐ−ｆｉｌｌ）特性が優れたシリコン酸化膜、例えば、高密度プラズマシリコン酸化膜（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  ＳｉＯ２）で形成することが望ましい。前記エッチング保護膜１０８は前記下部素子絶縁膜１０９が前記高密度プラズマシリコン酸化膜で形成される時に、前記ライナ膜１０７を保護する役割を果たす。前記エッチング保護膜１０８は絶縁膜、例えば、シリコン酸化膜で形成することができる。前記エッチング保護膜１０８は省略することができる。前記下部素子絶縁膜１０９は前記トレンチ１０５の内部を満たすことが望ましい。この時に、前記下部素子絶縁膜１０９は前記開口部１０４の一部分を満たすことが望ましい。
【００２６】
前記下部素子絶縁膜１０９及び前記エッチング保護膜１０８を前記開口部１０４の側壁の前記ライナ膜１０７が露出するまで等方性エッチング、例えば、湿式エッチングでエッチングして前記トレンチ１０５の内部に順次に積層されたエッチング保護膜パターン１０８ａ及び下部素子絶縁膜パターン１０９ａを形成する。前記下部素子絶縁膜パターン１０９ａの上部面はそれの中央の高さがそれの両側より低いことがある。すなわち、前記トレンチ１０５の一部分は空いている空間であることができる。
【００２７】
他の方法で、前記下部素子絶縁膜パターン１０９ａは少なくとも二つの補助絶縁膜パターン１１０ａが積層された構造で形成されることができる。この方法は、図４及び図６に示した断面図を参照して説明する。前記エッチング保護膜１０８上に補助絶縁膜１１０を形成する。前記補助絶縁膜１１０は前記トレンチ１０５の一部分を満たす。前記補助絶縁膜１１０はギャップフィル特性が優れたシリコン酸化膜、例えば、高密度プラズマシリコン酸化膜で形成することが望ましい。前記補助絶縁膜１１０を前記開口部１０４の内側壁上の前記エッチング保護膜１０８が露出するまで等方性エッチングして、前記トレンチ１０５の内部の底に所定の高さを有する補助絶縁膜パターン１１０ａを形成する。
【００２８】
前記補助絶縁膜１１０及び前記エッチング保護膜１０８のエッチング率が同一である場合に、前記開口部１０４の側壁の前記補助絶縁膜１１０の厚さに対するタイムエッチング（ｔｉｍｅ  ｅｔｃｈｉｎｇ）で前記補助絶縁膜１１０をエッチングして、前記補助絶縁膜パターン１１０ａを形成することができる。これとは異なり、前記開口部１０４の側壁の前記ライナ膜１０７が露出するまで前記補助絶縁膜１１０及び前記エッチング保護膜１０８を連続してエッチングすることもできる。（図示しない）
前記補助絶縁膜パターン１１０ａ上に上述の方法を繰り返して他の補助絶縁膜パターン１１０ａを形成する。前記下部素子絶縁膜パターン１０９ａを構成する。前記下部素子絶縁膜パターン１０９ａは少なくとも二つの前記補助絶縁膜パターン１１０ａが積層された構造で形成される。前記補助絶縁膜パターン１１０ａのうち最上部の補助絶縁膜パターン１１０ａを形成する時に、前記開口部１０４の側壁上の前記エッチング保護膜１０８を前記ライナ膜１０７が露出するまでエッチングして前記トレンチ１０５内にエッチング保護膜パターン１０８ａを形成する。
【００２９】
図７及び図８を参照すると、前記開口部１０４の内側壁上の前記露出したライナ膜１０７を等方性エッチングして前記トレンチ１０５の内部にライナ１０７ａを形成する。この時に、前記ライナ１０７ａのエッジは前記等方性エッチングによって前記半導体基板の表面から所定の深さで離隔される。これによって、前記下部素子絶縁膜パターン１０９ａの上部側壁に隣接したグルーブｋが形成される。すなわち、前記グルーブｋは、前記下部素子絶縁膜パターン１０９ａの上部側壁に隣接した前記エッチング保護膜パターン１０８ａ、前記ライナ１０７ａ及び前記トレンチ１０５の上部側壁で囲まれた空いている空間である。前記下部素子絶縁膜パターン１０９ａ、前記エッチング保護膜パターン１０８ａ及び前記ライナ１０７ａは下部素子分離膜１１５を構成する。すなわち、前記下部素子分離膜１１５は上部側壁に前記グルーブｋを有する。
【００３０】
前記グルーブｋを有する半導体基板１０１の全面に前記グルーブｋを満たすキャッピング絶縁膜１１７をコンフォマルに形成することができる。前記キャッピング絶縁膜１１７は前記ハードマスク膜１０３に対してエッチング選択比を有する絶縁膜、例えば、シリコン酸化膜で形成することができる。前記キャッピング絶縁膜１１７上に前記トレンチ１０５及び前記開口部１０４を満たす上部素子絶縁膜１１９を形成する。前記上部素子絶縁膜１１９は前記ハードマスク膜１０３に対してエッチング選択比を有し、ギャップフィル特性が優れた絶縁膜で形成する。例えば、高密度プラズマシリコン酸化膜で形成することが望ましい。前記キャッピング絶縁膜１１７は前記上部素子絶縁膜１１９が前記高密度プラズマシリコン酸化膜で形成される時に、前記グルーブｋに露出した前記トレンチ１０５の上部側壁を保護する役割を果たす。前記キャッピング絶縁膜１１７は省略することができる。前記キャッピング絶縁膜１１７が省略される場合に、前記グルーブｋを前記上部素子絶縁膜１１９が満たす。上述の方法によって従来のハードマスク膜を除去する時に、ライナの一部がエッチングされて、発生した従来のデントを防止することができる。すなわち、従来のデントが形成された部分に前記グルーブｋを形成し、前記グルーブｋを前記キャッピング絶縁膜１１７または前記上部素子絶縁膜１１９で満たすことによって、前記ハードマスク膜１０３をエッチングする時に、発生した従来のデントを防止することができる。
【００３１】
図９及び図１０を参照すると、前記上部素子絶縁膜１１９及び前記キャッピング絶縁膜１１７を前記ハードマスク膜１０３が露出するまで平坦化させて、前記下部素子分離膜１１５上に積層されたキャッピング絶縁膜パターン１１７ａ及び上部素子絶縁膜パターン１１９ａを形成する。前記キャッピング絶縁膜パターン１１７ａ及び前記上部素子絶縁膜パターン１１９ａは上部素子分離膜１２０を構成する。前記キャッピング絶縁膜パターン１１７ａが省略される場合に、前記上部素子分離膜１２０は前記上部素子絶縁膜パターン１１９ａである。前記下部素子分離膜１１５及び前記上部素子分離膜１２０はトレンチ素子分離膜１３０を構成する。
【００３２】
前記露出したハードマスク膜１０３及び前記バッファ絶縁膜１０２を前記半導体基板１０１の表面が露出するように、エッチングして除去する。この時に、ライナ１０７ａは前記上部素子分離膜１２０によって保護されることによって、従来のデントが発生した現象を防止することができる。
【００３３】
（第２実施の形態）
本発明による他の実施の形態では、トレンチ素子分離膜を有する不揮発性記憶素子の形成方法を示す。不揮発性記憶素子は電荷を貯蔵するフローティングゲート電極及びプログラム、消去及び選択動作を制御する制御ゲート電極で構成されることができる。本実施の形態では、前記フローティングゲート電極とトレンチが自己整列によって形成される。
【００３４】
図１１、図１２、図１３、図１５、図１７及び図１８は本発明の他の実施の形態による半導体素子の形成方法を説明するための断面図であり、図１４は本発明の他の実施の形態による半導体素子のうち下部素子絶縁膜パターンを形成する他の方法を説明するための断面図であり、図１６は本発明の他の実施の形態による半導体素子のうちエッチング緩衝膜を説明するための断面図である。図１９及び図２０は本発明の他の実施の形態による半導体素子のゲート電極の形成方法を説明するための斜視図である。
【００３５】
図１１及び図１２を参照すると、半導体基板２０１上にトンネル絶縁膜２０２、第１フローティングゲート導電膜２０３、バッファ絶縁膜２０４及びハードマスク膜２０５を順次に形成する。前記トンネル絶縁膜２０２は熱酸化膜または熱酸窒化膜で形成することができる。前記第１フローティングゲート導電膜２０３は導電膜、例えば、ドーピングされたポリシリコン膜で形成することができる。前記バッファ絶縁膜２０４はＣＶＤシリコン酸化膜で形成することができる。前記バッファ絶縁膜２０４は省略することができる。前記ハードマスク膜２０５は前記半導体基板２０１とエッチング選択比を有する物質膜、例えば、シリコン窒化膜で形成することができる。
【００３６】
前記ハードマスク膜２０５、前記バッファ絶縁膜２０４、前記第１フローティングゲート導電膜２０３及び前記トンネル絶縁膜２０２を連続してパターニングして、前記半導体基板２０１の所定の領域を露出させる開口部２０６を形成する。この時に、前記第１フローティングゲート導電膜２０３は第１フローティングゲートパターン２０３ａで形成される。前記開口部２０６の内側壁は前記ハードマスク膜２０５、前記バッファ絶縁膜２０４、前記第１フローティングゲートパターン２０３ａ及び前記トンネル絶縁膜２０２からなる。前記開口部２０６に露出した半導体基板２０１を選択的にエッチングして活性領域を限定するトレンチ２０７を形成する。この時に、前記第１フローティングゲートパターン２０３ａは前記トレンチ２０７と自己整列する。すなわち、前記第１フローティングゲートパターン２０３ａは前記活性領域上に位置する。
【００３７】
エッチング工程で惹起された前記トレンチ２０７の損傷された内側壁及び底に側壁酸化膜２０８を形成することができる。前記側壁酸化膜２０８は前記トレンチ２０７の損傷された内側壁及び底を治癒する目的により形成される。前記側壁酸化膜２０８を有する半導体基板２０１にコンフォマルなライナ膜２０９を形成する。前記ライナ膜２０９は張力ストレスに対する耐性を有する絶縁膜、例えば、シリコン窒化膜で形成することができる。前記ライナ膜２０９上にエッチング保護膜２１０及び下部素子絶縁膜２１１を順次に形成する。前記下部素子絶縁膜２１１はギャップフィル特性が優れたシリコン酸化膜、例えば、高密度プラズマシリコン酸化膜ＳｉＯ２で形成することが望ましい。前記エッチング保護膜２１０は前記下部素子絶縁膜１０８が前記高密度プラズマシリコン酸化膜で形成される時に、前記ライナ膜２０９を保護する役割を果たす。前記エッチング保護膜２１０は絶縁膜、例えば、ＣＶＤシリコン酸化膜で形成することができる。前記エッチング保護膜２１０は省略することができる。前記下部素子絶縁膜２１１は前記トレンチ２０７の内部を満たすことが望ましい。この時に、前記下部素子絶縁膜２１１は前記開口部２０６の一部分を満たすことが望ましい。
【００３８】
図１３及び図１４を参照すると、前記下部素子絶縁膜２１１及び前記エッチング保護膜２１０を前記開口部２０６の側壁の前記ライナ膜２０９が露出するまで等方性エッチング、例えば、湿式エッチングでエッチングして、前記トレンチ２０７内に順次に積層されたエッチング保護膜パターン２１０ａ及び下部素子絶縁膜パターン２１１ａを形成する。前記下部素子絶縁膜パターン２１１ａの上部面の両側は前記半導体基板２０１の表面と同一の高さを有するように形成することができる。これとは異なり、前記下部素子絶縁膜パターン２１１ａの上部面の両側は前記半導体基板２０１の表面より低い高さを有するように形成することができる。
【００３９】
他の方法では、図１４に示すように、前記下部素子絶縁膜パターン２１１は少なくとも二つの補助絶縁膜パターン２１２ａが積層された構造で形成されることができる。前記補助絶縁膜パターン２１１ａの形成方法では、図４及び図６に示した補助絶縁膜１１０及び補助絶縁膜パターン１１０ａの形成方法と同一の方法で形成することができる。
【００４０】
図１５及び図１６を参照すると、前記開口部２０６内の側壁上の前記ライナ膜２０９を等方性エッチング、例えば、湿式エッチングして、トレンチ２０７内にライナ２０９ａを形成する。この時に、前記ライナ２０９ａのエッジは前記等方性エッチングによって前記半導体基板２０１の表面から所定の深さで離隔される。すなわち、前記下部素子絶縁膜パターン２１１ａの上部側壁と接する前記エッチング保護膜パターン２１０ａ、前記ライナ２０９ａ及び前記トレンチ２０７の上部側壁で囲まれたグルーブｋが形成される。前記ライナ２０９ａ、前記エッチング保護膜パターン２１０ａ及び前記下部素子絶縁膜パターン２１１ａは下部素子分離膜２１５を構成する。すなわち、前記下部素子分離膜２１５は両側壁の上部に各々前記グルーブｋを有する。
【００４１】
前記ライナ膜２０９を形成する前に、エッチング緩衝膜２５０を形成することができる。前記エッチング緩衝膜２５０は側壁酸化膜２０８を有する半導体基板２０１の全面にコンフォマルに形成する。この時に、前記第１フローティングゲートパターン２０３ａ及び前記トンネル絶縁膜２０２の両側壁は前記エッチング緩衝膜２５０で保護される。前記エッチング緩衝膜２５０は前記ライナ膜２０９を等方性エッチングである湿式エッチングでエッチングして、前記ライナ２０９ａを形成する時に、前記トンネル絶縁膜２０２及び前記第１フローティングゲートパターン２０３ａの側壁を保護する役割を果たす。前記エッチング緩衝膜２５０はＣＶＤシリコン酸化膜で形成することができる。図１６で、前記エッチング緩衝膜２５０の点線部分は前記ライナ２０９ａの形成の時にエッチングされて除去されることができる部分を示すことである。この時に、前記グルーブｋの底は前記エッチング緩衝膜２５０及び前記ライナ２０９ａで構成されることができる。前記エッチング緩衝膜２５０は除去されることができる。
【００４２】
図１７及び図１８を参照すると、前記グルーブｋを満たすキャッピング絶縁膜２１７を半導体基板２０１の全面にコンフォマルに形成し、前記キャッピング絶縁膜２１７上に前記トレンチ２０７及び前記開口部２０６を満たす上部素子絶縁膜２１９を形成する。前記キャッピング絶縁膜２１７はハードマスク膜２０５に対してエッチング選択比を有する絶縁膜、例えば、シリコン酸化膜で形成することができる。前記上部素子絶縁膜２１９は前記ハードマスク膜２０５に対してエッチング選択比を有する絶縁膜、例えば、高密度プラズマシリコン酸化膜で形成することが望ましい。前記キャッピング絶縁膜２１７は前記上部素子絶縁膜２１９が前記高密度プラズマシリコン酸化膜で形成する時に、前記グルーブｋに露出した前記トレンチ２０７の上部の側壁を保護する役割を果たす。前記キャッピング絶縁膜２１７は省略することができる。この時には、前記上部素子絶縁膜２１９が前記グルーブｋを満たす。
【００４３】
前記上部素子絶縁膜２１９及び前記キャッピング絶縁膜２１７を前記ハードマスク膜２０５が露出するまで平坦化して、前記下部素子分離膜１１５上に積層されたキャッピング絶縁膜パターン２１７ａ及び上部素子絶縁膜パターン２１９ａで構成された上部素子分離膜２２０を形成する。前記キャッピング絶縁膜パターン２１７ａが省略される場合に、前記上部素子分離膜２２０は前記素子絶縁膜パターン２１９ａである。前記下部素子分離膜２１５及び前記上部素子分離膜２２０はトレンチ素子分離膜２３０を構成する。
【００４４】
前記露出したハードマスク膜２０５及びバッファ絶縁膜２０４を第１フローティングゲートパターン２０３ａが露出するまでエッチングして除去する。この時に、前記ライナ２０９ａは前記上部素子分離膜２２０によって覆われるので、従来のハードマスク膜エッチングの時に、ライナがエッチングされて発生した従来のデントを防止することができる。すなわち、前記ハードマスク膜２０５を除去する前に、前記ライナ２０９ａをエッチングして前記グルーブｋを形成し、前記グルーブｋの内部を前記ハードマスク膜２０５に対してエッチング選択比を有する前記上部素子分離膜２２０で満たす。これによって、従来のハードマスク膜の除去の時、ライナの一部がエッチングされて発生した従来のデントを防止することができる。
【００４５】
次に、図１９及び図２０を参照して本発明の他の実施の形態による不揮発性記憶素子のゲート電極の形成方法を説明する。
【００４６】
図１９及び図２０を参照すると、図１８の露出した第１フローティングゲートパターン２０３ａを有する半導体基板２０１の全面に第２フローティングゲート導電膜（図示しない）を形成し、前記第２フローティングゲート導電膜をパターニングして前記第１フローティングゲートパターン２０３ａ上に第２フローティングゲートパターン２２１を形成する。前記第２フローティングゲートパターン２２１は導電膜、例えば、ドーピングされたポリシリコン膜で形成することができる。前記第２フローティングゲートパターン２２１を有する半導体基板２０１の全面に誘電膜２２３及び制御ゲート導電膜２２４を順次に形成する。前記誘電膜２２３はＯＮＯ（ＳｉＯ２−ＳｉＮ−ＳｉＯ２）膜で形成することができる。前記制御ゲート導電膜２２４は導電膜、例えば、ドーピングされたポリシリコン膜またはポリサイド膜で形成することができる。前記ポリサイド膜は積層されたドーピングされたポリシリコン膜及び金属シリサイド膜で構成される。
【００４７】
前記制御ゲート導電膜２２４、前記誘電膜２２３、前記第２フローティングゲートパターン２２１及び前記第１フローティングゲートパターン２０３ａを連続してパターニングして積層された第１フローティングゲート電極２０３ｂ、第２フローティングゲート電極２２１ａ、誘電膜パターン２２３ａ及び制御ゲート電極２２４ａを形成する。この時に、前記第１及び第２フローティングゲート電極２０３ｂ、２２１ａは前記制御ゲート電極２２４ａに自己整列する。前記第１及び第２フローティングゲート電極２０３ｂ、２２１ａはフローティングゲート電極２２２を構成する。前記フローティングゲート電極２２２は電気的に隔離される。前記制御ゲート電極２２４ａは前記活性領域の上部を横切る。
【符号の説明】
【００４８】
１０１…半導体基板、
１０５…トレンチ、
１０６…側壁酸化膜、
１０７ａ…ライナ、
１０８ａ…エッチング保護膜パターン、
１０９ａ…下部素子絶縁膜パターン、
１１５…下部素子分離膜、
１１７ａ…キャッピング絶縁膜パターン、
１１９ａ…上部素子絶縁膜パターン、
１２０…上部素子分離膜、
１３０…トレンチ素子分離膜。
【図１】
2011086971.tif 000003
【図２】
2011086971.tif 000004
【図３】
2011086971.tif 000005
【図４】
2011086971.tif 000006
【図５】
2011086971.tif 000007
【図６】
2011086971.tif 000008
【図７】
2011086971.tif 000009
【図８】
2011086971.tif 000010
【図９】
2011086971.tif 000011
【図１０】
2011086971.tif 000012
【図１１】
2011086971.tif 000013
【図１２】
2011086971.tif 000014
【図１３】
2011086971.tif 000015
【図１４】
2011086971.tif 000016
【図１５】
2011086971.tif 000017
【図１６】
2011086971.tif 000018
【図１７】
2011086971.tif 000019
【図１８】
2011086971.tif 000020
【図１９】
2011086971.tif 000021
【図２０】
2011086971.tif 000022
【手続補正書】
【提出日】平成23年2月22日(2011.2.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上にバッファ絶縁膜及びハードマスク膜を形成する段階と、
前記バッファ膜および前記ハードマスク膜を開口して、前記半導体基板に側壁を含むトレンチを形成する段階と、
前記トレンチ内に前記側壁に沿って各々延長されたグルーブを含む下部素子分離膜を形成する段階と、
前記下部素子分離膜上であって、前記バッファ膜および前記ハードマスク膜の開口部を満たす上部素子分離膜を形成する段階とを含み、
前記下部素子分離膜を形成する段階は、
前記側壁および前記ハードマスク膜上に、シリコン窒化膜からなるコンフォマルなライナ膜を形成する段階と、
前記コンフォマルなライナ膜上に、シリコン酸化膜からなる第１絶縁膜を介して、前記トレンチを埋めるように下部素子絶縁膜を形成する段階と、を含み、
前記上部素子分離膜を形成する段階は、
前記コンフォマルなライナ膜を、それに隣接した前記下部素子絶縁膜より低くリセスして、前記第１絶縁膜と前記側壁との間に形成される前記グルーブを限定する段階と、
前記グルーブを満たし、前記第１絶縁膜を含む前記下部素子分離膜の上面と前記ハードマスク膜の側面および上面とをコンフォマルに覆うキャッピング絶縁膜を形成する段階と、を含むことを特徴とするトレンチ隔離された半導体素子の形成方法。