(57)【要約】【課題】複数のロウ領域部２が縦横に配置され、複数の配線層を備え、層間配線がヴィアを介して接続されたＣＭＯＳ集積回路において、電源、接地のパターンを改良し、配線効率を上げ、チップサイズを小さくでき、動作速度を向上できる集積回路を提供する。【解決手段】横方向のロウ領域部２に膜厚が厚い配線層で電源パターンＡ１０と接地パターンＡ２０とが縦方向に形成されて、縦方向に電源パターンＡ１０が形成されている領域では、ロウ領域部２の電源パターン１１は縦方向の電源パターンＡ１０の形成領域内で左右に分離し、縦方向の電源パターンＡ１０とヴィア３０を介してそれぞれ接続され、分離されたロウ領域部２の電源パターン１１の間には、縦方向の接地パターンＢ２０１がロウ領域部２の接地パターン２１と同じ層で形成され、かつロウ領域部２の接地パターン２１に直接接続されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のロウ領域部が縦横に配置され、複数の配線層を備え、層間配線がヴィアを介して接続されたＣＭＯＳ集積回路において、
横方向のロウ領域部に膜厚が厚い配線層で電源パターンＡと接地パターンＡとが縦方向に形成され、
縦方向に電源パターンＡが形成されている領域では、ロウ領域部の電源パターンは縦方向の電源パターンＡの形成領域内で左右に分離し、縦方向の電源パターンＡとヴィアを介してそれぞれ接続され、分離されたロウ領域部の電源パターンの間には、縦方向の接地パターンＢがロウ領域部の接地パターンと同じ層で形成され、かつロウ領域部の接地パターンに直接接続され、
縦方向に接地パターンＡが形成されている領域では、ロウ領域部の接地パターンは縦方向の接地パターンＡの形成領域内で左右に分離し、縦方向の接地パターンＡとヴィアを介してそれぞれ接続され、分離されたロウ領域部の接地パターンの間には、縦方向の電源パターンＢがロウ領域部の電源パターンと同じ層で形成され、かつロウ領域部の電源パターンに直接接続され
たことを特徴とするＣＭＯＳ集積回路。
【請求項２】
左右の電源パターンまたは接地パターンの形成領域の間に、他の層の配線パターンが形成されていることを特徴とする請求項１に記載のＣＭＯＳ集積回路。
【請求項３】
請求項１または２に記載のＣＭＯＳ集積回路の配線層を形成するために使用されるフォトマスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線層を備えたＣＭＯＳ集積回路およびそのためのフォトマスクに関するものである。
【背景技術】
【０００２】
従来より半導体集積回路には、そのチップサイズの縮小化、高速動作や、集積度を向上することが常に求められている。このため、ＭＯＳ素子のチャンネル長の短縮、コンタクトサイズの縮小化、コンタクトの半導体や導体に対するアロワンスの縮小化などのウエハープロセス技術に密着した開発が常に進められている。
【０００３】
このような技術開発はチップ内の素子の特性に関するものであるが、しかしチップの配線部も縮小化、高速動作や、集積度を向上するための大きな要因である。図５は、一般的なＣＭＯＳ集積回路の一例を平面で見た説明図で、各種回路のブロックのみ示している。ＣＭＯＳ集積回路１は、各ブロックを備え、ブロックは、その機能に従って形成され、論理領域部２００、メモリのブロック８、ＣＰＵなどの大規模論理ブロック９などが例示される。論理領域部２００は、ロウ（ｒｏｗ）領域部２を縦横に配置されて形成され、ロウ領域部２は基本的な機能を持つセルを配置、配線して形成されている。またロウ領域部２には、基幹の電源、接地の配線パターンが縦方向に形成され（形成領域２０９）、各ロウ領域部２にそれぞれ接続されている。一般的には、ロウ領域部２は、各種の基本的な機能を持つ基本セルを登録し、所望の論理機能の回路データに従って、特許文献１のように自動配置配線ソフトにより自動設計される。
【０００４】
このような論理領域部２００やロウ領域部２は、回路素子が増えるに従い特に配線の占める面積が多くなり、このため配線は多層化されている。１層目の配線パターンはセル内部の電源、接地、配線に使用され、２層目以上の中位の配線層は信号の配線パターンに使用される。基幹の電源、接地の配線は、最上層のパターンを使用するのが、一般的である。とくに、最上層は、配線パターンを形成する膜を厚くすることができ、抵抗値を小さく出来るため、電源、接地の配線には、良好に使用される。この間の中位の配線層は、ウエハープロセスでパターニングした際に、パターンの端部に段差が起こり、上層の配線層の平坦性が失われてしまう。このため、最上層、またはその直下の層のみ膜を厚く形成できる。このような厚く形成できる層は、通常は４層目以上となる。電源や接地のパターンを広げる必要がある場合、厚膜で抵抗が小さいため、他の層に比べ広げる幅が少なくてすむ。
【０００５】
また、配線層はその各層の配線方向を、ＣＭＯＳ集積回路１を平面で見て、順次横方向のみ、縦方向のみと限定して使用している。このようにすることによって、パターン密度が向上し、また寄生容量を減少することが出来る。
【０００６】
図６は、このような論理領域２００の回路構成の一例を、平面で見た部分説明図である。ロウ領域部２は多種類、多数の基本セル４が配置、配線されており、基本セル４内の平面視で上下の端部には電源配線１１、接地配線２１が形成されている。
ロウ領域部には基幹の電源配線１０、接地配線２０の両配線が、最上の配線層で縦方向に形成され、各ロウ領域部のセル内の電源配線１１、接地配線２１にヴィア３０を介して接続されている。
【０００７】
なおこのようなＣＭＯＳ集積回路は、前記のような基本セルのパターンデータを配置配線して設計し、このデータからフォトマスクを作製し、これを用いてウェハープロセスで
製造する。
【０００８】
公知文献を以下に示す。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２０２８２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
このように、ＣＭＯＳ集積回路１では、電源、接地電圧を最上の配線層からヴィア３０を介して最下層に接続され、このヴィアは、中位の配線層間を貫通し導通している。図７は、最下層の電源配線または接地配線と、最上層に形成された電源配線または接地配線とヴィアを介して接続されている部分を、断面で模式的に示した説明図である。図７（ａ）がヴィア部の断面を示し、（ｂ）はヴィア部付近の配線の状況を示す。本例では、４層の多層配線（Ｍ１（最下層）、Ｍ２、Ｍ３、Ｍ４（最上層））で、ヴィア部は各層の導体部と、それらの間を貫通する穴（コンタクトホール）に充填された導体で形成されており、最上層と最下層とが電気的に接続されている。したがってこの部分では中位の配線層による配線は出来なかった。特に、各上下のロウ領域部間の配線が、ロウ領域部上で接続できない場合、ロウ領域部を広げ、配線せざるを得ない。また、セルを配置配線した後に、ロウ領域部の電源や接地に許容範囲を超えた電圧降下（ＩＲ−Ｄｒｏｐ）が起こった場合、再設計する必要がある。この場合、最上層に形成された電源配線１０、接地配線２０の配線幅を広げることとなり、その結果チップサイズが大きくなってしまっていた。
【００１１】
本発明は、このような問題点に鑑みなされたもので、電源、接地のパターンを改良し、配線効率を上げ、チップサイズを小さくでき、動作速度を向上できるＣＭＯＳ集積回路およびそのためのフォトマスクを提供することを課題とする。
【課題を解決するための手段】
【００１２】
本発明は係る課題に鑑みなされたものであり、請求項１の発明は、
複数のロウ領域部が縦横に配置され、複数の配線層を備え、層間配線がヴィアを介して接続されたＣＭＯＳ集積回路において、
横方向のロウ領域部に膜厚が厚い配線層で電源パターンＡと接地パターンＡとが縦方向に形成され、
縦方向に電源パターンＡが形成されている領域では、ロウ領域部の電源パターンは縦方向の電源パターンＡの形成領域内で左右に分離し、縦方向の電源パターンＡとヴィアを介してそれぞれ接続され、分離されたロウ領域部の電源パターンの間には、縦方向の接地パターンＢがロウ領域部の接地パターンと同じ層で形成され、かつロウ領域部の接地パターンに直接接続され、
縦方向に接地パターンＡが形成されている領域では、ロウ領域部の接地パターンは縦方向の接地パターンＡの形成領域内で左右に分離し、縦方向の接地パターンＡとヴィアを介してそれぞれ接続され、分離されたロウ領域部の接地パターンの間には、縦方向の電源パターンＢがロウ領域部の電源パターンと同じ層で形成され、かつロウ領域部の電源パターンに直接接続されたことを特徴とするＣＭＯＳ集積回路としたものである。
【００１３】
本発明の請求項２の発明は、左右の電源パターンまたは接地パターンの形成領域の間に、他の層の配線パターンが形成されていることを特徴とする請求項１に記載のＣＭＯＳ集積回路としたものである。
【００１４】
本発明の請求項３の発明は、請求項１または２に記載のＣＭＯＳ集積回路の配線層を形成するために使用されるフォトマスクとしたものである。
【発明の効果】
【００１５】
本発明のＣＭＯＳ集積回路は、以上のような構成であるので、電源、接地のパターンを改良し、配線の自由度を上げ、チップサイズを小さくでき、動作速度を向上できるＣＭＯＳ集積回路およびそのためのフォトマスクとすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明のＣＭＯＳ集積回路の一例の論理領域部を模式的に平面で示した部分説明図である。
【図２】本発明のＣＭＯＳ集積回路の他の例の論理領域部を模式的に平面で示した部分説明図である。
【図３】本発明に係る論理領域部の配線部分を模式的に平面で示した部分説明図である。
【図４】本発明に係る電源パターンの接続部分の例を示した説明図である。
【図５】一般的なＣＭＯＳ集積回路の一例を模式的に平面で示した説明図である。
【図６】一般的なＣＭＯＳ集積回路の一例の論理領域部を模式的に平面で示した部分説明図である。
【図７】一般的なＣＭＯＳ集積回路の一例の最下層の配線と最上層の配線とヴィアとを、断面で模式的に示した説明図である
【発明を実施するための形態】
【００１７】
以下本発明を実施するための形態につき説明する。
【００１８】
図１は、本発明のＣＭＯＳ集積回路の一例の論理領域部を模式的に平面で示した部分説明図である。
【００１９】
本例のＣＭＯＳ集積回路は、複数のロウ領域部２が縦横に配置され、複数の配線層を備え、層間配線がヴィアを介して接続されていることを前提とする。図１の左右には図示しないが、それぞれ別のロウ領域部が配置されている。
【００２０】
そして、横方向のロウ領域部２に膜厚が厚い配線層で電源パターンＡ１０と接地パターンＡ２０とが縦方向に形成されている。一般的には、最上層に厚い配線層で形成される。
【００２１】
縦方向に電源パターンＡ１０が形成されている領域では、ロウ領域部２の電源パターン１１は縦方向の電源パターンＡ１０の形成領域内で左右に分離し、縦方向の電源パターンＡ１０とヴィア３０を介してそれぞれ接続されている。さらに、分離されたロウ領域部２の電源パターン１１の間には、縦方向の接地パターンＢ２０１がロウ領域部２の接地パターン２１と同じ層で形成され、かつロウ領域部２の接地パターン２１に直接接続されている。
【００２２】
縦方向に接地パターンＡ２０が形成されている領域では、ロウ領域部２の接地パターン２１は縦方向の接地パターンＡ２０の形成領域内で左右に分離し、縦方向の接地パターン
Ａ２０とヴィア３０を介してそれぞれ接続されている。さらに、分離されたロウ領域部２の接地パターン２１の間には、縦方向の電源パターンＢ１０１がロウ領域部２の電源パターン１１と同じ層で形成され、かつロウ領域部２の電源パターン１１に直接接続されている。
【００２３】
図１の例では、図で示した電源配線、接地配線を左右に備えたロウ領域部に直接他のロウ領域部を接続して、これを繰り返し全体を構成している。その場合、ロウ領域部間の最上層のパターンは電源または接地の配線が交互に形成される。
【００２４】
図２は、本発明のＣＭＯＳ集積回路の他の例のロウ領域部を模式的に平面で示した部分説明図である。本例では、前例の図１のロウ領域部の左右に、それぞれ最上層の配線として接地配線、電源配線の両方を設けたものである。図２のロウ領域部の左右に他のロウ領域部を接続して、これを繰り返して、全体を構成する。この場合、ロウ領域部の最上層のパターンは電源と接地の両方の配線が隣り合って形成される。
【００２５】
従来多層配線ではその各層の配線方向を、順次横方向のみ、縦方向のみと限定して使用しているが、本願発明では、最下位の電源、接地の配線層と、厚膜で形成された最上位の電源、接地の配線層を同じ縦方向に形成する。そして上記のように、縦方向の厚膜で形成された電源配線Ａ（または接地配線Ａ）と最下位の接地配線Ｂ（または電源配線Ｂ）との間に、分離したヴィアの間で、他層の配線を配置できる。したがって配線の自由度を向上し配線効率を上げることができ、これによって従来よりも回路の高速化が実現できる。
【００２６】
図３はこの例を示しており、本発明に係るロウ領域部の配線部分を模式的に平面で示した部分説明図である。図で、２つの中位の配線層３２、３３をこの配線層を接続するヴィア３１で接続している例を示している。このように各ロウ領域部間を配線できるようになった。
【００２７】
また、電源、接地の供給を、最下位と厚膜で形成された層の２層の配線で供給できるため、これらの配線の幅を縮小、あるいは基幹の電源配線、接地配線を減らすことができ、チップサイズの縮小が実現できる。あるいは配線幅を縮小し空いた領域を使って、ロウ領域部内の素子数を増やすことができる。
【００２８】
また、セルを配置配線した後に、ロウ領域部の電源や接地に許容範囲を超えた電圧降下（ＩＲ−Ｄｒｏｐ）が起こった場合でも、従来よりもチップサイズの増加を抑えつつ再設計することができる。
【００２９】
なお、本発明では、縦方向に電源パターンＡ１０が形成されている領域では、ロウ領域部２の電源パターン１１を縦方向の電源パターンＡ１０の形成領域内で左右に分離して、コンタクト３５を含むヴィア３０で電源パターンＡ１０に接続している。このため、この配線の抵抗値が高くなる可能性がある。図４は、本発明に係る電源パターンの接続部分を示した説明図である。図４（ａ）は、従来の接続状態で、これに対し本願発明の一例を図４（ｂ）に示した。この例では、ヴィアを複数個配線方向に一列設けることで、対応している。図４（ａ）の例では、導通に寄与しているヴィアは、左右両端に設けられているものが殆どであって、図４（ｂ）の一例ではこのことに基づく。図４（ｃ）は、本願発明の他の例で、さらに配線方向に二列設けている。さらに電流を要求される場合は、このようにしてヴィアを増すことで対応できる。縦方向に接地パターンＡ２０が形成されている領域でも、同様に対応できる。
【００３０】
本願発明のＣＭＯＳ集積回路は、前記のような電源、接地のパターンを形成できるように基本セルのパターンデータを配置配線して設計し、従来と同様の方法でこのデータから
フォトマスクを作製し、これを用いてウエハープロセスで製造することができる。
【符号の説明】
【００３１】
１・・・ＣＭＯＳ集積回路
２・・・ロウ領域部
２００・・・論理領域部
４・・・基本セル
８・・・メモリブロック
９・・・大規模論理ブロック
１０・・・電源パターン、電源パターンＡ
１１・・・ロウ領域部の電源パターン
１０１・・・電源パターンＢ
２０・・・接地パターン、接地パターンＡ
２１・・・ロウ領域部の接地パターン
２０１・・・接地パターンＢ
３０・・・ヴィア
３１・・・ヴィア
３２・・・中位の配線層
３３・・・他の中位の配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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