(57)【要約】【課題】  コンパレータ回路から、高耐圧特性を必要とするコンデンサを削減する。【解決手段】  一端が共通に接続されたコンデンサＣ１〜Ｃ３と、Ｃ１に電圧ＶｒｅｆまたはＶｉｎの何れか一方を順次印加する第１スイッチ回路と、入力端がＣ１〜Ｃ３の接続点に接続されたインバータと、Ｃ１にＶｒｅｆが印加される第１期間に、インバータの入力端と出力端とを接続する第２スイッチ回路と、第１期間の次に、Ｃ１にＶｉｎが印加される第２期間には、インバータの出力レベルを出力し、第１期間には、第２期間の最後におけるインバータの出力レベルを保持して出力する第１ラッチ回路と、第１期間には、Ｃ３にＬレベルの電圧を印加するとともに、Ｃ２にＨレベルの電圧を印加し、第２期間には、Ｃ３にＨレベルの電圧を印加するとともに、Ｃ２にＬまたはＨレベルの電圧を印加する制御回路と、を有する。【選択図】  図１
2011061319.tif 000002
【特許請求の範囲】
【請求項１】
一端が共通に接続された第１のコンデンサ、第２のコンデンサ、および１つ以上の第３のコンデンサと、
前記第１のコンデンサの他端に第１または第２の電圧の何れか一方を順次印加する第１のスイッチ回路と、
入力端が前記第１ないし第３のコンデンサの接続点に接続されたインバータと、
前記第１のコンデンサの他端に前記第１の電圧が印加される第１の期間に、前記インバータの入力端と出力端とを接続する第２のスイッチ回路と、
前記第１の期間の次に、前記第１のコンデンサの他端に前記第２の電圧が印加される第２の期間には、前記インバータの出力レベルを出力し、前記第１の期間には、前記第２の期間の最後における前記インバータの出力レベルを保持して出力する第１のラッチ回路と、
前記第１の期間には、前記第３のコンデンサの他端に第１の論理レベルの電圧を印加するとともに、前記第２のコンデンサの他端に第２の論理レベルの電圧を印加し、前記第２の期間には、前記第３のコンデンサの少なくとも１つの他端に前記第２の論理レベルの電圧を印加するとともに、前記第２のコンデンサの他端に前記第１または第２の論理レベルの電圧を印加する制御回路と、
を有することを特徴とするコンパレータ回路。
【請求項２】
前記第１の期間には、前記第１のラッチ回路の出力レベルを出力し、前記第２の期間には、前記第１の期間の最後における前記第１のラッチ回路の出力レベルを保持して出力する第２のラッチ回路をさらに有し、
前記制御回路は、前記第２の期間には、前記第２および第３のコンデンサの他端に前記第２のラッチ回路の出力レベルに応じた組み合わせの論理レベルの電圧を印加することを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記第２の期間の次に、前記第１のコンデンサの他端に前記第２の電圧が印加される第３の期間には、前記インバータの出力レベルを出力し、前記第１および第２の期間には、前記第３の期間の最後における前記インバータの出力レベルを保持して出力する第３のラッチ回路と、
前記第１および第３のラッチ回路の出力レベルが同一論理レベルである場合には、当該同一論理レベルを出力し、前記第１および第３のラッチ回路の出力レベルが同一論理レベルでない場合には、出力レベルを保持する第４のラッチ回路と、
をさらに有し、
前記第１のラッチ回路は、前記第２の期間には、前記インバータの出力レベルを出力し、前記第３および第１の期間には、前記第２の期間の最後における前記インバータの出力レベルを保持して出力し、
前記制御回路は、前記第３の期間には、前記第２および第３のコンデンサの他端に前記第１および第２の期間とは異なる組み合わせの論理レベルの電圧を印加することを特徴とする請求項１に記載のコンパレータ回路。
【請求項４】
前記第３のコンデンサを複数有し、
前記第３のコンデンサの容量は、前記第２のコンデンサの容量に対して順次２分の１ずつ小さくなるように設定されることを特徴とする請求項１ないし請求項３の何れかに記載のコンパレータ回路。
【請求項５】
モータの複数相の駆動コイルに駆動電流を供給する複数の出力トランジスタと、
前記複数相の駆動コイルの各相の電圧と前記複数相の駆動コイルの中性点の電圧とを比較するコンパレータ回路と、
前記コンパレータ回路の比較結果に応じて前記複数の出力トランジスタをスイッチング制御するスイッチング制御回路と、
を備え、
前記コンパレータ回路は、
一端が共通に接続された第１のコンデンサ、第２のコンデンサ、および１つ以上の第３のコンデンサと、
前記第１のコンデンサの他端に前記中性点の電圧または前記各相の電圧の何れか一方を順次印加する第１のスイッチ回路と、
入力端が前記第１ないし第３のコンデンサの接続点に接続されたインバータと、
前記第１のコンデンサの他端に前記中性点の電圧が印加される第１の期間に、前記インバータの入力端と出力端とを接続する第２のスイッチ回路と、
前記第１の期間の次に、前記第１のコンデンサの他端に前記各相の電圧が印加される第２の期間には、前記インバータの出力レベルを出力し、前記第１の期間には、前記第２の期間の最後における前記インバータの出力レベルを保持して出力するラッチ回路と、
前記第１の期間には、前記第３のコンデンサの他端に第１の論理レベルの電圧を印加するとともに、前記第２のコンデンサの他端に第２の論理レベルの電圧を印加し、前記第２の期間には、前記第３のコンデンサの少なくとも１つの他端に前記第２の論理レベルの電圧を印加するとともに、前記第２のコンデンサの他端に前記第１または第２の論理レベルの電圧を印加する制御回路と、
を有することを特徴とするモータ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路およびモータ駆動回路に関する。
【背景技術】
【０００２】
３相モータなど、複数相の駆動コイルを備えたモータの駆動方式として、ホール素子などの位置検出素子を必要としない、センサレス方式が知られている。当該センサレス方式は、駆動コイルに発生する逆起電圧を利用しており、各相の駆動コイルの電圧を中性点の電圧と比較することによって、ロータ（回転子）の位置を検出することができる。例えば、特許文献１では、出力信号のノイズを除去するフィルタの出力に応じたヒステリシス特性を有し、センサレス方式のモータ駆動回路に用いるのに好適なコンパレータ回路が開示されている。
【０００３】
また、センサレス方式のモータ駆動回路には、チョッパ型コンパレータを用いることもできる。当該チョッパ型コンパレータは、論理回路とコンデンサとで構成することができるため、小面積で高精度なコンパレータ回路を実現することができる。例えば、特許文献２では、制御信号に応じて入力電圧または基準電圧（参照電圧）が印加されるコンデンサＣ１に加えて、入力電圧のみが印加されるコンデンサＣ２を用いてヒステリシス特性を付加した、チョッパ型コンパレータを内蔵した半導体集積回路が開示されている。
【０００４】
このようにして、センサレス方式のモータ駆動回路に、ヒステリシス特性を有するチョッパ型のコンパレータ回路を用いることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１１１４３７号公報
【特許文献２】特開２００４−３３６５０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２のチョッパ型コンパレータでは、従来のコンデンサＣ１だけでなく、追加のコンデンサＣ２にも入力電圧が印加される。したがって、いずれも入力電圧に応じた耐圧特性を有するコンデンサを用いる必要がある。そのため、モータ駆動回路に用いられるコンパレータ回路のように、論理回路で使用する論理レベルの電圧より高い入力電圧が印加される場合には、それに応じた高耐圧特性のコンデンサＣ１およびＣ２によって回路面積が大きくなる。
【０００７】
また、特許文献２のチョッパ型コンパレータにおいて、ヒステリシス幅（２つの閾値電圧の差）は、Ｃ２／（Ｃ１＋Ｃ２）に比例する。しかしながら、ヒステリシス幅を可変とするため、コンデンサＣ１またはＣ２を並列に接続して切り替える場合、分母の（Ｃ１＋Ｃ２）が変化してしまう。そのため、ヒステリシス幅を一定のステップで変化させることが困難である。
【課題を解決するための手段】
【０００８】
前述した課題を解決する主たる本発明は、一端が共通に接続された第１のコンデンサ、第２のコンデンサ、および１つ以上の第３のコンデンサと、前記第１のコンデンサの他端に第１または第２の電圧の何れか一方を順次印加する第１のスイッチ回路と、入力端が前記第１ないし第３のコンデンサの接続点に接続されたインバータと、前記第１のコンデンサの他端に前記第１の電圧が印加される第１の期間に、前記インバータの入力端と出力端とを接続する第２のスイッチ回路と、前記第１の期間の次に、前記第１のコンデンサの他端に前記第２の電圧が印加される第２の期間には、前記インバータの出力レベルを出力し、前記第１の期間には、前記第２の期間の最後における前記インバータの出力レベルを保持して出力する第１のラッチ回路と、前記第１の期間には、前記第３のコンデンサの他端に第１の論理レベルの電圧を印加するとともに、前記第２のコンデンサの他端に第２の論理レベルの電圧を印加し、前記第２の期間には、前記第３のコンデンサの少なくとも１つの他端に前記第２の論理レベルの電圧を印加するとともに、前記第２のコンデンサの他端に前記第１または第２の論理レベルの電圧を印加する制御回路と、を有することを特徴とするコンパレータ回路である。
【０００９】
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。
【発明の効果】
【００１０】
本発明によれば、ヒステリシス特性を有するチョッパ型のコンパレータ回路から、高耐圧特性を必要とするコンデンサを削減することができる。また、ヒステリシス幅を一定のステップで可変とすることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１実施形態におけるコンパレータ回路の構成を示す回路ブロック図である。
【図２】コンパレータ回路を備えたモータ駆動回路全体の構成の概略を示す回路ブロック図である。
【図３】本発明の第１実施形態において、入力電圧Ｖｉｎと閾値電圧の変化との関係の一例を示す模式図である。
【図４】本発明の第２実施形態におけるコンパレータ回路の構成を示す回路ブロック図である。
【図５】本発明の第３実施形態におけるコンパレータ回路の構成を示す回路ブロック図である。
【図６】制御回路１１ｃの第１および第２比較期間におけるヒステリシス制御信号Ｖｃ２ないしＶｃ５の設定例を示す図である。
【発明を実施するための形態】
【００１２】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１３】
＝＝＝モータ駆動回路全体の構成の概略＝＝＝
以下、図２を参照して、後述する本発明の第１ないし第３実施形態におけるコンパレータ回路を備えたモータ駆動回路全体の構成の概略について説明する。なお、図３においては、説明の便宜上、主としてコンパレータ回路の動作に関連する構成要素のみを示している。
【００１４】
図２に示されているモータ駆動回路１は、３相の駆動コイル９１ないし９３を備えたモータ９を駆動するための回路であり、端子６１ないし６８を備えた集積回路として構成されている。また、モータ駆動回路１は、例えばコンパレータ回路１０、スイッチング制御回路３１、選択回路３２、および出力トランジスタ４１ないし４３、５１ないし５３を含んで構成されている。さらに、モータ駆動回路１には、モータ９のほか、抵抗７およびコンデンサ８が接続されている。
【００１５】
なお、以下においては、一例として、各出力トランジスタがＮチャネルのパワーＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field-Effect Transistor：金属酸化膜半導体電界効果トランジスタ）である場合について説明する。また、駆動コイル９１ないし９３の各相を、それぞれＵ相、Ｖ相、およびＷ相とする。
【００１６】
ハイサイドの出力トランジスタ４１ないし４３のドレインは、いずれも端子６５を介して電源電位ＶＣＣに接続されている。また、ローサイドの出力トランジスタ５１ないし５３のソースは、いずれも端子６６に外部接続される抵抗７を介してグランド電位に接続されている。さらに、出力トランジスタ４１ないし４３は、それぞれ出力トランジスタ５１ないし５３と直列に接続され、各接続点は、端子６１ないし６３に接続されている。そして、端子６１ないし６３には、それぞれ駆動コイル９１ないし９３が接続され、駆動コイル９１ないし９３の中性点は、端子６４に接続されている。
【００１７】
選択回路３２には、端子６１ないし６４のそれぞれの電圧Ｕ、Ｖ、Ｗ、およびＣＯＭが入力されている。また、選択回路３２からコンパレータ回路１０には、入力電圧Ｖｉｎおよび基準電圧Ｖｒｅｆが入力されている。さらに、当該入力電圧Ｖｉｎおよび基準電圧Ｖｒｅｆの信号線間には、端子６７および６８を介して、コンデンサ８が外部接続されている。
【００１８】
コンパレータ回路１０から出力される比較結果信号Ｖｏｕｔは、スイッチング制御回路３１に入力されている。また、スイッチング制御回路３１から出力されるスイッチング信号Ｓ４１ないしＳ４３、およびＳ５１ないしＳ５３は、それぞれ出力トランジスタ４１ないし４３、および５１ないし５３のゲートに入力されている。
【００１９】
＝＝＝モータ駆動回路全体の動作の概略＝＝＝
次に、モータ駆動回路全体の動作の概略について説明する。  
出力トランジスタ４１ないし４３、５１ないし５３は、２値信号であるスイッチング信号Ｓ４１ないしＳ４３、およびＳ５１ないしＳ５３に応じてスイッチング制御され、モータ９の駆動コイル９１ないし９３に駆動電流を供給する。例えば、出力トランジスタ４１および５２がオンとなっている場合、電源電位ＶＣＣから、出力トランジスタ４１、駆動コイル９１、９２、出力トランジスタ５２、および抵抗７を介して、グランド電位へと駆動電流が流れる。したがって、この場合には、Ｕ相からＶ相へと駆動電流が流れることとなる。また、例えば、出力トランジスタ４３および５２がオンとなっている場合には、Ｗ相からＶ相へと駆動電流が流れることとなる。
【００２０】
選択回路３２は、端子６１ないし６３（Ｕ相、Ｖ相、およびＷ相）のそれぞれの電圧Ｕ、Ｖ、およびＷのうちの何れか１つを順次選択し、入力電圧Ｖｉｎとしてコンパレータ回路１０に入力する。また、選択回路３２は、端子６４（駆動コイル９１ないし９３の中性点）の電圧ＣＯＭを、基準電圧Ｖｒｅｆとしてコンパレータ回路１０に入力する。さらに、コンデンサ８は、入力電圧Ｖｉｎおよび基準電圧Ｖｒｅｆの信号線間に接続されることによって、コンパレータ回路１０の入力信号のノイズを除去するフィルタとして機能する。
【００２１】
コンパレータ回路１０は、入力電圧Ｖｉｎと基準電圧Ｖｒｅｆとを比較し、当該比較結果を２値信号である比較結果信号Ｖｏｕｔとして出力する。また、スイッチング制御回路３１は、比較結果信号Ｖｏｕｔに基づいてロータの位置を検出し、検出されたロータの位置に応じてスイッチング信号Ｓ４１ないしＳ４３、およびＳ５１ないしＳ５３を生成する。
【００２２】
＜第１実施形態＞
＝＝＝コンパレータ回路の構成＝＝＝
以下、図１を参照して、本発明の第１の実施形態におけるコンパレータ回路の構成について説明する。
【００２３】
図１に示されているコンパレータ回路１０は、例えば制御回路１１ａ、インバータ（反転回路）１２、クロック発生回路２１ａ、コンデンサＣ１ないしＣ３、Ｄラッチ（トランスペアレント・ラッチ）Ｌ１、Ｌ２、およびスイッチ回路Ｓ１ａ、Ｓ１ｂ、Ｓ２を含んで構成されている。なお、本実施形態では、スイッチ回路Ｓ１ａおよびＳ１ｂが、第１のスイッチ回路に相当する。
【００２４】
クロック発生回路２１ａから出力されるクロック信号φＡは、スイッチ回路Ｓ１ａおよびＳ２をオン・オフ制御するための制御信号となっている。また、クロック信号φＢは、スイッチ回路Ｓ１ｂをオン・オフ制御するための制御信号となっている。
【００２５】
（第１の）コンデンサＣ１の入力端（他端）には、スイッチ回路Ｓ１ａを介して基準電圧Ｖｒｅｆ（第１の電圧）が入力されるとともに、スイッチ回路Ｓ１ｂを介して入力電圧Ｖｉｎ（第２の電圧）が入力されている。また、制御回路１１ａから出力されるヒステリシス制御信号Ｖｃ２およびＶｃ３は、それぞれ（第２の）コンデンサＣ２および（第３の）コンデンサＣ３の入力端（他端）に入力されている。さらに、コンデンサＣ１ないしＣ３の出力端（一端）は、インバータ１２の入力端に共通に接続されている。そして、インバータ１２の出力端と入力端とは、（第２の）スイッチ回路Ｓ２を介して接続されている。
【００２６】
ＤラッチＬ１（第１のラッチ回路）のＣＫ入力（クロック入力）には、クロック信号φＢが入力され、Ｄ入力（データ入力）には、インバータ１２の出力信号が入力されている。また、ＤラッチＬ１から出力される比較結果信号Ｖｏｕｔは、当該コンパレータ回路１０から出力されている。
【００２７】
ＤラッチＬ２（第２のラッチ回路）のＣＫ入力には、クロック信号φＡが入力され、Ｄ入力には、ＤラッチＬ１の出力信号が入力されている。また、ＤラッチＬ２から出力される遅延結果信号ＶｏＤは、制御回路１１ａに入力されている。
【００２８】
＝＝＝コンパレータ回路の動作＝＝＝
次に、本実施形態におけるコンパレータ回路の動作について説明する。なお、以下の説明においては、ロー・レベルが第１の論理レベルに相当し、ハイ・レベルが第２の論理レベルに相当するものとする。
【００２９】
クロック発生回路２１ａは、互いに逆相で、交互にハイ・レベルとなるクロック信号φＡおよびφＢを出力する。また、スイッチ回路Ｓ１ａおよびＳ２は、クロック信号φＡがハイ・レベルの間オンとなり、スイッチ回路Ｓ１ｂは、クロック信号φＢがハイ・レベルの間オンとなる。なお、本実施形態において、クロック信号φＡおよびφＢがハイ・レベルとなる期間を、それぞれサンプリング期間（第１の期間）および比較期間（第２の期間）と称する。
【００３０】
まず、サンプリング期間における動作について説明する。  
ハイ・レベルのクロック信号φＡによってスイッチ回路Ｓ１ａがオンとなると、コンデンサＣ１の入力端の電圧Ｖ１は、基準電圧Ｖｒｅｆと等しくなる。また、スイッチ回路Ｓ２がオンとなると、コンデンサＣ１の出力端の電圧Ｖ２は、インバータ１２の閾値電圧ＶｔｈＩと等しくなる。したがって、サンプリング期間において、コンデンサＣ１に蓄積されている電荷Ｑ１ａは、
Ｑ１ａ＝Ｃ１×（ＶｔｈＩ−Ｖｒｅｆ）
となる。
【００３１】
ＤラッチＬ１のＣＫ入力には、ロー・レベルのクロック信号φＢが入力されるため、比較結果信号Ｖｏｕｔのレベルは、保持され、変化しない。また、ＤラッチＬ２のＣＫ入力には、ハイ・レベルのクロック信号φＡが入力されるため、遅延結果信号ＶｏＤのレベルは、比較結果信号Ｖｏｕｔのレベルと等しくなる。
【００３２】
制御回路１１ａは、遅延結果信号ＶｏＤのレベルによらず、ヒステリシス制御信号Ｖｃ２をハイ・レベルとし、ヒステリシス制御信号Ｖｃ３をロー・レベルとする。したがって、ハイ・レベルの電圧をＶＤＤとし、ロー・レベルの電圧を０とすると、サンプリング期間において、コンデンサＣ２およびＣ３にそれぞれ蓄積されている電荷Ｑ２ａおよびＱ３ａは、
Ｑ２ａ＝Ｃ２×（ＶｔｈＩ−ＶＤＤ）、
Ｑ３ａ＝Ｃ３×（ＶｔｈＩ−０）
となる。
【００３３】
次に、比較期間における動作について説明する。  
ハイ・レベルのクロック信号φＢによってスイッチ回路Ｓ１ｂがオンとなると、コンデンサＣ１の入力端の電圧Ｖ１は、入力電圧Ｖｉｎと等しくなる。また、スイッチ回路Ｓ２はオフとなる。したがって、比較期間において、コンデンサＣ１に蓄積されている電荷Ｑ１ｂは、
Ｑ１ｂ＝Ｃ１×（Ｖ２−Ｖｉｎ）
となる。
【００３４】
ＤラッチＬ１のＣＫ入力には、ハイ・レベルのクロック信号φＢが入力されるため、比較結果信号Ｖｏｕｔのレベルは、インバータ１２の出力信号のレベルと等しくなる。また、ＤラッチＬ２のＣＫ入力には、ロー・レベルのクロック信号φＡが入力されるため、遅延結果信号ＶｏＤのレベルは、保持され、変化しない。したがって、制御回路１１ａには、前回の比較期間における比較結果信号Ｖｏｕｔとレベルが等しい遅延結果信号ＶｏＤが入力されている。
【００３５】
遅延結果信号ＶｏＤがハイ・レベルの場合には、制御回路１１ａは、ヒステリシス制御信号Ｖｃ２をロー・レベルとし、ヒステリシス制御信号Ｖｃ３をハイ・レベルとする。したがって、この場合、比較期間において、コンデンサＣ２およびＣ３にそれぞれ蓄積されている電荷Ｑ２ｂおよびＱ３ｂは、
Ｑ２ｂ＝Ｃ２×（Ｖ２−０）、
Ｑ３ｂ＝Ｃ３×（Ｖ２−ＶＤＤ）
となる。
【００３６】
ここで、電荷保存則により、
Ｑ１ａ＋Ｑ２ａ＋Ｑ３ａ＝Ｑ１ｂ＋Ｑ２ｂ＋Ｑ３ｂ
の関係が成立するため、Ｖ２≧ＶｔｈＩの場合、すなわち、
Ｖｉｎ≧Ｖｒｅｆ＋［（Ｃ２−Ｃ３）／Ｃ１］×ＶＤＤ（＝ＶｔｈＨ）
の場合に、比較結果信号Ｖｏｕｔは、ロー・レベルとなる。
【００３７】
一方、遅延結果信号ＶｏＤがロー・レベルの場合には、制御回路１１ａは、ヒステリシス制御信号Ｖｃ２およびＶｃ３をいずれもハイ・レベルとする。したがって、この場合、電荷Ｑ２ｂおよびＱ３ｂは、それぞれ
Ｑ２ｂ＝Ｃ２×（Ｖ２−ＶＤＤ）、
Ｑ３ｂ＝Ｃ３×（Ｖ２−ＶＤＤ）
となる。そして、Ｖ２≦ＶｔｈＩの場合、すなわち、
Ｖｉｎ≦Ｖｒｅｆ−（Ｃ３／Ｃ１）×ＶＤＤ（＝ＶｔｈＬ＜ＶｔｈＨ）
の場合に、比較結果信号Ｖｏｕｔは、ハイ・レベルとなる。
【００３８】
このようにして、サンプリング期間には、（Ｖｃ２，Ｖｃ３）＝（ＶＤＤ，０）とし、比較期間には、遅延結果信号ＶｏＤに応じて、（Ｖｃ２，Ｖｃ３）＝（０，ＶＤＤ）または（ＶＤＤ，ＶＤＤ）とすることによって、コンパレータ回路１０にヒステリシス特性を付加することができる。また、入力電圧Ｖｉｎが上側（高い方の）閾値電圧ＶｔｈＨに達すると、比較結果信号Ｖｏｕｔはロー・レベルとなり、閾値電圧は、ロー・レベルの遅延結果信号ＶｏＤによって下側（低い方の）閾値電圧ＶｔｈＬへと切り替わる。一方、入力電圧Ｖｉｎが下側閾値電圧ＶｔｈＬに達すると、比較結果信号Ｖｏｕｔはハイ・レベルとなり、閾値電圧は、ハイ・レベルの遅延結果信号ＶｏＤによって上側閾値電圧ＶｔｈＨへと切り替わる。
【００３９】
ここで、一例として、Ｃ１＝Ａ、Ｃ２＝Ｂ、およびＣ３＝Ｂ／２とした場合における、入力電圧Ｖｉｎと閾値電圧の変化との関係を図３に示す。この場合、上側閾値電圧ＶｔｈＨ、下側閾値電圧ＶｔｈＬ、およびヒステリシス幅ＨＹＳ（＝ＶｔｈＨ−ＶｔｈＬ）は、それぞれ
ＶｔｈＨ＝Ｖｒｅｆ＋（１／２）×（Ｂ／Ａ）×ＶＤＤ、
ＶｔｈＬ＝Ｖｒｅｆ−（１／２）×（Ｂ／Ａ）×ＶＤＤ、
ＨＹＳ＝（Ｂ／Ａ）×ＶＤＤ
となり、コンパレータ回路１０は、基準電圧Ｖｒｅｆに対して上下対称のヒステリシス特性を有する。
【００４０】
なお、本実施形態のコンパレータ回路１０において、入力電圧Ｖｉｎは、コンデンサＣ１のみに印加され、コンデンサＣ２およびＣ３には、論理レベルの電圧ＶＤＤが印加されている。したがって、コンパレータ回路１０に、電圧ＶＤＤより高い入力電圧Ｖｉｎが印加される場合であっても、コンデンサＣ１のみを高耐圧特性のコンデンサとすればよく、回路面積を抑えることができる。また、第２および第３実施形態においても、コンデンサＣ１のみを高耐圧特性のコンデンサとすればよい。
【００４１】
＜第２実施形態＞
＝＝＝コンパレータ回路の構成＝＝＝
以下、図４を参照して、本発明の第２の実施形態におけるコンパレータ回路の構成について説明する。
【００４２】
図４に示されているコンパレータ回路１０は、例えば制御回路１１ｂ、インバータ１２、ＡＮＤ回路（論理積回路）１３、ＮＯＲ回路（否定論理和回路）１４、ＲＳラッチ（ＲＳ型フリップフロップ）１５、クロック発生回路２１ｂ、ＯＲ回路（論理和回路）２２、コンデンサＣ１ないしＣ３、ＤラッチＬ１、Ｌ３、およびスイッチ回路Ｓ１ａ、Ｓ１ｄ、Ｓ２を含んで構成されている。なお、本実施形態では、スイッチ回路Ｓ１ａおよびＳ１ｄが、第１のスイッチ回路に相当し、ＡＮＤ回路１３、ＮＯＲ回路１４、およびＲＳラッチ１５が、第４のラッチ回路に相当する。
【００４３】
クロック発生回路２１ｂから出力されるクロック信号φＡは、スイッチ回路Ｓ１ａおよびＳ２をオン・オフ制御するための制御信号となっている。また、クロック信号φＢおよびφＣは、ＯＲ回路２２に入力され、ＯＲ回路２２から出力されるクロック信号φＤは、スイッチ回路Ｓ１ｄをオン・オフ制御するための制御信号となっている。
【００４４】
コンデンサＣ１の入力端には、スイッチ回路Ｓ１ａを介して基準電圧Ｖｒｅｆが入力されるとともに、スイッチ回路Ｓ１ｄを介して入力電圧Ｖｉｎが入力されている。また、制御回路１１ｂから出力されるヒステリシス制御信号Ｖｃ２およびＶｃ３は、それぞれコンデンサＣ２およびＣ３の入力端に入力されている。さらに、第１実施形態と同様に、コンデンサＣ１ないしＣ３の出力端は、インバータ１２の入力端に共通に接続されている。そして、インバータ１２の出力端と入力端とは、スイッチ回路Ｓ２を介して接続されている。
【００４５】
ＤラッチＬ１およびＤラッチＬ３（第３のラッチ回路）のＣＫ入力には、それぞれクロック信号φＢおよびφＣが入力され、Ｄ入力には、いずれもインバータ１２の出力信号が入力されている。また、ＤラッチＬ１およびＬ３からそれぞれ出力される上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２は、当該コンパレータ回路１０から出力されている。
【００４６】
ＡＮＤ回路１３およびＮＯＲ回路１４には、いずれも上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２が入力されている。また、ＲＳラッチ１５のＳ入力（セット入力）には、ＡＮＤ回路１３の出力信号が入力され、Ｒ入力（リセット入力）には、ＮＯＲ回路１４の出力信号が入力されている。そして、ＲＳラッチ１５から出力される比較結果信号Ｖｏｕｔは、当該コンパレータ回路１０から出力されている。
【００４７】
＝＝＝コンパレータ回路の動作＝＝＝
次に、本実施形態におけるコンパレータ回路の動作について説明する。なお、本実施形態においても、第１実施形態と同様に、一例として、Ｃ１＝Ａ、Ｃ２＝Ｂ、およびＣ３＝Ｂ／２とした場合について説明する。
【００４８】
クロック発生回路２１ｂは、互いに位相が異なり、何れか１つが順次ハイ・レベルとなるクロック信号φＡ、φＢ、およびφＣを出力する。また、スイッチ回路Ｓ１ａおよびＳ２は、クロック信号φＡがハイ・レベルの間オンとなり、スイッチ回路Ｓ１ｄは、クロック信号φＢまたはφＣがハイ・レベルの間オンとなる。なお、本実施形態において、クロック信号φＡ、φＢ、およびφＣがハイ・レベルとなる期間を、それぞれサンプリング期間（第１の期間）、第１比較期間（第２の期間）、および第２比較期間（第３の期間）と称する。
【００４９】
まず、サンプリング期間における動作について説明する。  
第１実施形態と同様に、サンプリング期間において、コンデンサＣ１に蓄積されている電荷Ｑ１ａは、
Ｑ１ａ＝Ａ×（ＶｔｈＩ−Ｖｒｅｆ）
となる。また、ＤラッチＬ１およびＬ３のＣＫ入力には、それぞれロー・レベルのクロック信号φＢおよびφＣが入力されるため、上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２のレベルは、いずれも保持され、変化しない。
【００５０】
制御回路１１ｂは、ヒステリシス制御信号Ｖｃ２をハイ・レベルとし、ヒステリシス制御信号Ｖｃ３をロー・レベルとする。したがって、ハイ・レベルの電圧をＶＤＤとし、ロー・レベルの電圧を０とすると、第１実施形態と同様に、サンプリング期間において、コンデンサＣ２およびＣ３にそれぞれ蓄積されている電荷Ｑ２ａおよびＱ３ａは、
Ｑ２ａ＝Ｂ×（ＶｔｈＩ−ＶＤＤ）、
Ｑ３ａ＝（Ｂ／２）×（ＶｔｈＩ−０）
となる。
【００５１】
次に、第１比較期間における動作について説明する。  
ハイ・レベルのクロック信号φＤによってスイッチ回路Ｓ１ｄがオンとなると、第１実施形態の比較期間と同様に、コンデンサＣ１の入力端の電圧Ｖ１は、入力電圧Ｖｉｎと等しくなる。また、スイッチ回路Ｓ２はオフとなる。したがって、第１比較期間において、コンデンサＣ１に蓄積されている電荷Ｑ１ｂは、
Ｑ１ｂ＝Ａ×（Ｖ２−Ｖｉｎ）
となる。
【００５２】
ＤラッチＬ１のＣＫ入力には、ハイ・レベルのクロック信号φＢが入力されるため、上側比較結果信号Ｖｏ１のレベルは、インバータ１２の出力信号のレベルと等しくなる。また、ＤラッチＬ３のＣＫ入力には、ロー・レベルのクロック信号φＣが入力されるため、下側比較結果信号Ｖｏ２のレベルは、保持され、変化しない。
【００５３】
制御回路１１ｂは、ヒステリシス制御信号Ｖｃ２をロー・レベルとし、ヒステリシス制御信号Ｖｃ３をハイ・レベルとする。したがって、第１実施形態における遅延結果信号ＶｏＤがハイ・レベルの場合の比較期間と同様に、第１比較期間において、コンデンサＣ２およびＣ３にそれぞれ蓄積されている電荷Ｑ２ｂおよびＱ３ｂは、
Ｑ２ｂ＝Ｂ×（Ｖ２−０）、
Ｑ３ｂ＝（Ｂ／２）×（Ｖ２−ＶＤＤ）
となる。そして、Ｖ２≧ＶｔｈＩの場合、すなわち、
Ｖｉｎ≧Ｖｒｅｆ＋（１／２）×（Ｂ／Ａ）×ＶＤＤ（＝ＶｔｈＨ）
の場合に、上側比較結果信号Ｖｏ１は、ロー・レベルとなる。
【００５４】
次に、第２比較期間における動作について説明する。  
第１比較期間と同様に、コンデンサＣ１の入力端の電圧Ｖ１は、入力電圧Ｖｉｎと等しくなる。また、スイッチ回路Ｓ２はオフとなる。したがって、第２比較期間において、コンデンサＣ１に蓄積されている電荷Ｑ１ｃは、
Ｑ１ｃ＝Ａ×（Ｖ２−Ｖｉｎ）
となる。
【００５５】
ＤラッチＬ１のＣＫ入力には、ロー・レベルのクロック信号φＢが入力されるため、上側比較結果信号Ｖｏ１のレベルは、保持され、変化しない。また、ＤラッチＬ３のＣＫ入力には、ハイ・レベルのクロック信号φＣが入力されるため、下側比較結果信号Ｖｏ２のレベルは、インバータ１２の出力信号のレベルと等しくなる。
【００５６】
制御回路１１ｂは、ヒステリシス制御信号Ｖｃ２およびＶｃ３をいずれもハイ・レベルとする。したがって、第１実施形態における遅延結果信号ＶｏＤがロー・レベルの場合の比較期間と同様に、第２比較期間において、コンデンサＣ２およびＣ３にそれぞれ蓄積されている電荷Ｑ２ｃおよびＱ３ｃは、
Ｑ２ｃ＝Ｂ×（Ｖ２−ＶＤＤ）、
Ｑ３ｃ＝（Ｂ／２）×（Ｖ２−ＶＤＤ）
となる。そして、Ｖ２≦ＶｔｈＩの場合、すなわち、
Ｖｉｎ≦Ｖｒｅｆ−（１／２）×（Ｂ／Ａ）×ＶＤＤ（＝ＶｔｈＬ）
の場合に、下側比較結果信号Ｖｏ２は、ハイ・レベルとなる。
【００５７】
Ｖｉｎ≧ＶｔｈＨ（＞ＶｔｈＬ）の場合、すなわち、上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２がいずれもロー・レベルの場合には、ＲＳラッチ１５のＲ入力がハイ・レベルとなるため、比較結果信号Ｖｏｕｔはロー・レベルとなる。また、Ｖｉｎ≦ＶｔｈＬ（＜ＶｔｈＨ）の場合、すなわち、上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２がいずれもハイ・レベルの場合には、ＲＳラッチ１５のＳ入力がハイ・レベルとなるため、比較結果信号Ｖｏｕｔはハイ・レベルとなる。一方、上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２のレベルが異なる場合には、比較結果信号Ｖｏｕｔのレベルは、保持され、変化しない。
【００５８】
このようにして、サンプリング期間には、（Ｖｃ２，Ｖｃ３）＝（ＶＤＤ，０）とし、第１比較期間には、（Ｖｃ２，Ｖｃ３）＝（０，ＶＤＤ）とし、そして、第２比較期間には、（Ｖｃ２，Ｖｃ３）＝（ＶＤＤ，ＶＤＤ）とすることによって、第１実施形態と同様に、コンパレータ回路１０にヒステリシス特性を付加することができる。また、本実施形態では、上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２も出力することによって、入力電圧Ｖｉｎが上側閾値電圧ＶｔｈＨおよび下側閾値電圧ＶｔｈＬのいずれにも達しない場合、すなわち、ＶｔｈＬ＜Ｖｉｎ＜ＶｔｈＨの場合についても区別することができる。
【００５９】
＜第３実施形態＞
＝＝＝コンパレータ回路の構成＝＝＝
以下、図５を参照して、本発明の第３の実施形態におけるコンパレータ回路の構成について説明する。  
図５に示されているコンパレータ回路１０は、第２実施形態のコンパレータ回路１０に対して、制御回路１１ｂの代わりに制御回路１１ｃを含み、コンデンサＣ４およびＣ５をさらに含んで構成されている。また、制御回路１１ｃから出力されるヒステリシス制御信号Ｖｃ２ないしＶｃ５は、それぞれコンデンサＣ２ないしＣ５の入力端（他端）に入力され、コンデンサＣ１ないしＣ５の出力端（一端）は、インバータ１２の入力端に共通に接続されている。なお、本実施形態では、コンデンサＣ３ないしＣ５が、第３のコンデンサに相当する。
【００６０】
＝＝＝コンパレータ回路の動作＝＝＝
次に、本実施形態におけるコンパレータ回路の動作について説明する。なお、本実施形態において、コンデンサＣ３ないしＣ５の容量は、コンデンサＣ２の容量に対して順次２分の１ずつ小さくなるように設定されている。以下においては、一例として、Ｃ１＝Ａ、Ｃ２＝Ｂ、Ｃ３＝Ｂ／２、Ｃ４＝Ｂ／４、およびＣ５＝Ｂ／８とした場合について説明する。
【００６１】
まず、サンプリング期間における動作について説明する。  
第２実施形態と同様に、サンプリング期間において、コンデンサＣ１に蓄積されている電荷Ｑ１ａは、
Ｑ１ａ＝Ａ×（ＶｔｈＩ−Ｖｒｅｆ）
となる。また、上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２のレベルは、いずれも保持され、変化しない。
【００６２】
制御回路１１ｃは、ヒステリシス制御信号Ｖｃ２をハイ・レベルとし、ヒステリシス制御信号Ｖｃ３ないしＶｃ５をいずれもロー・レベルとする。したがって、ハイ・レベルの電圧をＶＤＤとし、ロー・レベルの電圧を０とすると、サンプリング期間において、コンデンサＣ２ないしＣ５にそれぞれ蓄積されている電荷Ｑ２ａないしＱ５ａは、
Ｑ２ａ＝Ｂ×（ＶｔｈＩ−ＶＤＤ）、
Ｑ３ａ＝（Ｂ／２）×（ＶｔｈＩ−０）、
Ｑ４ａ＝（Ｂ／４）×（ＶｔｈＩ−０）、
Ｑ５ａ＝（Ｂ／８）×（ＶｔｈＩ−０）
となる。
【００６３】
次に、第１および第２比較期間における動作について説明する。  
第２実施形態と同様に、第１および第２比較期間において、それぞれコンデンサＣ１に蓄積されている電荷Ｑ１ｂおよびＱ１ｃは、いずれも
Ｑ１ｂ＝Ｑ１ｃ＝Ａ×（Ｖ２−Ｖｉｎ）
となる。また、上側比較結果信号Ｖｏ１のレベルは、第１比較期間において、インバータ１２の出力信号のレベルと等しくなり、第２比較期間において、保持され、変化しない。さらに、下側比較結果信号Ｖｏ２のレベルは、第１比較期間において、保持され、変化せず、第２比較期間において、インバータ１２の出力信号のレベルと等しくなる。
【００６４】
本実施形態では、制御回路１１ｃは、第１および第２比較期間におけるヒステリシス制御信号Ｖｃ２ないしＶｃ５のレベルの組み合わせを変更することが可能となっている。以下、一例として、ヒステリシス制御信号Ｖｃ２ないしＶｃ５のレベルが図６の設定１のように設定されている場合について説明する。
【００６５】
第１比較期間において、コンデンサＣ２ないしＣ５にそれぞれ蓄積されている電荷Ｑ２ｂないしＱ５ｂは、
Ｑ２ｂ＝Ｂ×（Ｖ２−０）、
Ｑ３ｂ＝（Ｂ／２）×（Ｖ２−ＶＤＤ）、
Ｑ４ｂ＝（Ｂ／４）×（Ｖ２−ＶＤＤ）、
Ｑ５ｂ＝（Ｂ／８）×（Ｖ２−ＶＤＤ）
となる。
【００６６】
また、第２比較期間において、コンデンサＣ２ないしＣ５にそれぞれ蓄積されている電荷Ｑ２ｃないしＱ５ｃは、
Ｑ２ｃ＝Ｂ×（Ｖ２−ＶＤＤ）、
Ｑ３ｃ＝（Ｂ／２）×（Ｖ２−０）、
Ｑ４ｃ＝（Ｂ／４）×（Ｖ２−０）、
Ｑ５ｃ＝（Ｂ／８）×（Ｖ２−ＶＤＤ）
となる。
【００６７】
したがって、上側閾値電圧ＶｔｈＨ、下側閾値電圧ＶｔｈＬ、およびヒステリシス幅ＨＹＳは、それぞれ
ＶｔｈＨ＝Ｖｒｅｆ＋（１／８）×（Ｂ／Ａ）×ＶＤＤ、
ＶｔｈＬ＝Ｖｒｅｆ−（１／８）×（Ｂ／Ａ）×ＶＤＤ、
ＨＹＳ＝（Ｂ／４Ａ）×ＶＤＤ（＝ＨＹＳ０）
となり、コンパレータ回路１０は、基準電圧Ｖｒｅｆに対して上下対称のヒステリシス特性を有する。
【００６８】
さらに、図６に示されているように、第１および第２比較期間におけるヒステリシス制御信号Ｖｃ２ないしＶｃ５のレベルの組み合わせを、設定２ないし設定７のように変更することによって、ヒステリシス幅を一定のステップＨＹＳ０で可変とすることができる。なお、第１実施形態のコンパレータ回路１０に対して、容量が順次２分の１ずつ小さくなるように設定されるコンデンサを追加することによっても、本実施形態と同様に、ヒステリシス幅を一定のステップで可変とすることができる。
【００６９】
前述したように、ヒステリシス特性を有するチョッパ型のコンパレータ回路１０において、サンプリング期間には、ヒステリシス制御信号Ｖｃ３（ないしＶｃ５）をロー・レベル、ヒステリシス制御信号Ｖｃ２をハイ・レベルとし、比較期間には、ヒステリシス制御信号Ｖｃ３（ないしＶｃ５の少なくとも１つ）をハイ・レベル、ヒステリシス制御信号Ｖｃ２をロー・レベルまたはハイ・レベルとすることによって、論理レベルの電圧ＶＤＤより高い入力電圧ＶｉｎがコンデンサＣ１のみに印加され、高耐圧特性を必要とするコンデンサを削減することができる。
【００７０】
また、第１実施形態のコンパレータ回路１０において、比較期間には、前回の比較期間における比較結果信号Ｖｏｕｔとレベルが等しい遅延結果信号ＶｏＤに応じてヒステリシス制御信号Ｖｃ２およびＶｃ３を出力することによって、入力電圧Ｖｉｎと上側閾値電圧ＶｔｈＨまたは下側閾値電圧ＶｔｈＬとの比較結果に基づいて、閾値電圧を切り替えることができる。
【００７１】
また、第２実施形態のコンパレータ回路１０において、第２比較期間には、サンプリング期間および第１比較期間とは異なる組み合わせのヒステリシス制御信号Ｖｃ２およびＶｃ３を出力し、ＤラッチＬ１およびＬ３からそれぞれ上側比較結果信号Ｖｏ１および下側比較結果信号Ｖｏ２を出力することによって、第１実施形態と同様に、ヒステリシス特性を付加するとともに、入力電圧Ｖｉｎが上側閾値電圧ＶｔｈＨおよび下側閾値電圧ＶｔｈＬのいずれにも達しない場合についても区別することができる。
【００７２】
また、第３実施形態のコンパレータ回路１０において、コンデンサＣ３ないしＣ５の容量を、コンデンサＣ２の容量に対して順次２分の１ずつ小さくなるように設定することによって、ヒステリシス幅を一定のステップで可変とすることができる。
【００７３】
また、図２に示したモータ駆動回路１において、駆動コイル９１ないし９３の各相の電圧Ｕ、Ｖ、およびＷのうちの何れか１つを入力電圧Ｖｉｎとして、中性点の電圧ＣＯＭを基準電圧Ｖｒｅｆとして、それぞれコンパレータ回路１０に入力することによって、比較結果信号Ｖｏｕｔに基づいてロータの位置を検出し、検出されたロータの位置に応じて、出力トランジスタ４１ないし４３、５１ないし５３をスイッチング制御することができる。
【００７４】
なお、上記実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得るとともに、本発明にはその等価物も含まれる。
【００７５】
上記実施形態では、ロー・レベルが第１の論理レベルに相当し、ハイ・レベルが第２の論理レベルに相当するものとして説明したが、これに限定されるものではない。上記第１ないし第３実施形態のコンパレータ回路の動作についての説明において、第１の論理レベルと第２の論理レベルとを入れ替えた場合も、同様にヒステリシス特性を付加することができる。
【符号の説明】
【００７６】
１          モータ駆動回路
７          抵抗
８          コンデンサ
９          モータ
１０        コンパレータ回路
１１ａ、１１ｂ、１１ｃ  制御回路
１２        インバータ（反転回路）
１３        ＡＮＤ回路（論理積回路）
１４        ＮＯＲ回路（否定論理和回路）
１５        ＲＳラッチ（ＲＳ型フリップフロップ）
２１ａ、２１ｂ  クロック発生回路
２２        ＯＲ回路（論理和回路）
３１        スイッチング制御回路
３２        選択回路
４１、４２、４３、５１、５２、５３  出力トランジスタ
６１、６２、６３、６４、６５、６６、６７、６８  端子
９１、９２、９３  駆動コイル
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５  コンデンサ
Ｌ１、Ｌ２、Ｌ３  Ｄラッチ（トランスペアレント・ラッチ）
Ｓ１ａ、Ｓ１ｂ、Ｓ１ｄ、Ｓ２  スイッチ回路
【図１】
2011061319.tif 000003
【図２】
2011061319.tif 000004
【図３】
2011061319.tif 000005
【図４】
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【図５】
2011061319.tif 000007
【図６】
2011061319.tif 000008