(57)【要約】【課題】プログレッシブ方式の入力映像信号を、デュアルリンクにてより低速の映像信号として分離して伝送する際、デュアルリンクの各伝送路の映像信号の画像処理を行う場合、符号化を含めた画像処理の効率を低下させない伝送を行えるデータ配列の映像信号を生成する映像信号デジタルインターフェースを提供する。【解決手段】入力されるプログレッシブ方式の入力映像信号の各フレームを、入力された際の１／２のフレームレートで、入力映像信号を走査線単位にデュアルリンクにおけるリンク各々に分離する映像信号デジタルインターフェース装置であり、入力映像信号におけるフレームを検出するフレーム同期検出部と、検出されたフレーム毎に、デュアルリンク夫々のリンクに対して交互に分離する映像信号フレーム分離部と、映像信号フレーム分離部に接続されるリンクに設けられ、フレームレートを１／２として対応する前記リンクに出力する時間伸張部とを有する。【選択図】図１
2011061327.tif 000002
【特許請求の範囲】
【請求項１】
プログレッシブ方式の入力映像信号から前記入力映像信号のフレーム同期のタイミングを検出するフレーム同期検出部と、
前記フレーム同期検出部によって検出された前記タイミングに基づき、前記入力映像信号に含まれる１フレーム分の信号を単一のリンクに出力し、前記入力映像信号を複数の前記リンクに分離する映像信号フレーム分離部と、
前記複数のリンクの各々に対応し、前記映像信号フレーム分離部によって分離された前記信号のフレームレートを低下させて出力する複数の時間伸張部と、
を具備することを特徴とする映像信号デジタルインターフェース装置。
【請求項２】
前記複数の時間伸張部のうちの少なくとも一の後段に設けられ、対応する前記時間伸張部から出力される前記信号を、他の前記時間伸張部から出力される前記信号のタイミングに合わせるよう遅延させる遅延部、
を更に具備することを特徴とする請求項１に記載の映像信号デジタルインターフェース装置。
【請求項３】
前記時間伸張部の各々に対応して設けられ、前記時間伸張部から出力された前記信号を、走査線ごとに奇数フィールドと偶数フィールドとに分離して出力するフィールド分離部、
を更に具備することを特徴とする請求項１又は請求項２に記載の映像信号デジタルインターフェース装置。
【請求項４】
前記入力映像信号は、１１２５／６０／Ｐ信号であり、
前記映像信号フレーム分離部は、前記入力映像信号を、前記１フレーム分の信号の単位で２本の前記リンクに交互に分離し、各々の前記リンクにおいて１１２５／３０／Ｐのフレーム・ライン構造の１フレーム分の有効画像領域内に前記１フレーム分の信号をマッピングする、
ことを特徴とする請求項１に記載の映像信号デジタルインターフェース装置。
【請求項５】
前記映像信号フレーム分離部は、前記１１２５／６０／Ｐ信号の１番目の走査線から１０８０番目の走査線を、それぞれ、前記１１２５／３０／Ｐのフレーム・ライン構造の前記有効画像領域内の１番目の走査線から１０８０番目の走査線にマッピングする、
ことを特徴とする請求項４に記載の映像信号デジタルインターフェース装置。
【請求項６】
前記入力映像信号は、１１２５／６０／Ｐ信号であり、
前記映像信号フレーム分離部は、前記入力映像信号を、前記１フレーム分の信号の単位で２本の前記リンクに交互に分離し、各々の前記リンクにおいて１１２５／３０／Ｐのフレーム・ライン構造の１フレーム分の有効画像領域内に前記１フレーム分の信号をマッピングし、
前記フィールド分離部は、１１２５／３０／ＰｓＦのフレーム・ライン構造における奇数フィールド及び偶数フィールドのそれぞれの有効画像領域内に、分離した前記奇数フィールドと前記偶数フィールドとをマッピングして出力する、
ことを特徴とする請求項３に記載の映像信号デジタルインターフェース装置。
【請求項７】
前記フィールド分離部は、前記奇数フィールドの信号を前記１１２５／３０／ＰｓＦの奇数フィールドの有効画像領域内の１番目の走査線から５４０番目の走査線にマッピングするとともに、前記偶数フィールドの信号を前記１１２５／３０／ＰｓＦの偶数フィールドの有効画像領域内の１番目の走査線から５４０番目の走査線にマッピングする、
ことを特徴とする請求項６に記載の映像信号デジタルインターフェース装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力される映像信号のフレームレートを変換して他の処理装置に出力する映像信号デジタルインターフェース装置に関するものである。
【背景技術】
【０００２】
現在の放送に使用されているＨＤＴＶ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ、１１２５／６０／Ｉ）は、３０フレーム／秒のフレームレートである。
しかしながら、上記ＨＤＴＶの２倍のフレームレートの映像システム、例えば１１２５／６０／Ｐの６０フレーム／秒の映像システムが開発されている。このようなフレームレートが高速化された映像信号を伝送するため、ＨＤＴＶ用のシリアルデジタルインターフェース（ＨＤ−ＳＤＩ：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｓｅｒｉａｌ Ｄｉｇｉｔａｌ Ｉｎｔｅｒｆａｃｅ）を複数並列に使用し、映像の伝送が行われている。
例えば、通常速度である３０フレーム／秒の速度のシリアルデジタルインターフェースを２系統（デュアルリンク）用いて、６０フレーム／秒の倍速操作の映像信号を伝送する規格がある（例えば、非特許文献１および非特許文献２を参照）。
【０００３】
走査線５２５本の映像信号を例に挙げると、インターレース走査方式の５２５／６０／Ｉ（走査線５２５本、３０フレーム／秒）に対して、フレームレートが倍速のプログレッシブ走査方式の５２５／６０／Ｐ（走査線５２５本、６０フレーム／秒）走査方式がある。非特許文献１には、５２５／６０／Ｉ走査方式に対応したインターフェースを２系統用いることにより、１１２５／６０／Ｐ走査方式の映像信号を取り扱えるようにすることが記載されている。
また、走査線１１２５本の映像信号を例に挙げると、１１２５／６０／Ｉや１１２５／３０／Ｐの走査方式に対して、その２倍のフレームレートの１１２５／６０／Ｐ走査方式がある。非特許文献２には、１１２５／６０／Ｉ走査方式や１１２５／３０Ｐ走査方式に対応したインターフェースを２系統用いることにより、１１２５／６０／Ｐ走査方式の映像信号を取り扱えるようにすることが記載されている。
【０００４】
次に、図１２から図１６までを用いて、従来のデュアルリンクを用いたインターフェース構成における映像信号の分離動作を説明する。
図１２は、ＨＤ−ＳＤＩの規格のインターフェースを２系統用い、ＨＤ−ＳＤＩの倍速の映像信号を取り扱うインターフェース装置の機能構成を示すブロック図である。
図１３は、図１２のインターフェース装置の構成において入出力される映像信号のフレームタイミングを示す図である。図１３（ａ）はインタフェース装置に入力される１１２５／６０／Ｐ走査方式の映像信号を示し、図１３（ｂ）は分離後の１１２５／３０／Ｐ走査方式のデュアルリンクの映像信号を示す。
図１４は、図１３（ａ）の１１２５／６０／Ｐのフレーム・ライン構造におけるフレーム番号＃１、＃２、＃３、＃４、＃５、…の各々の走査線の並び順を示している。
図１５は、図１３（ｂ）におけるインターフェースＬｉｎｋ−Ａにおけるフレーム番号１−１及びフレーム番号＃２−１と、インターフェースＬｉｎｋ−Ｂにおけるフレーム番号＃１−２及びフレーム番号＃２−２の走査線の並び順を示している。
図１６は、１１２５／６０／Ｐを１１２５／６０／Ｉのフレーム・ライン構造に変換した場合の、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂにおけるライン番号と各ライン番号に配置された各走査線の走査線番号との対応を示す図である。
【０００５】
図１４は、プログレッシブ形式の映像信号における走査線およびフレームの構成を示している。図示するように、フレーム＃１、＃２、…の各々は、走査線１、２、…、１０８０から構成されている。
図１２に示す従来のデュアルリンクの構成において、走査線分配部１０１は、外部装置１００から入力される倍速の映像信号を通常速度の映像信号に変換する。図１３（ａ）は変換前の倍速のフレームレート（１１２５／６０／Ｐ）のプログレッシブ映像信号を示し、図１３（ｂ）は変換後の通常速度のフレームレート（１１２５／３０／Ｐ）の２系統のプログレッシブ映像信号を示す。
ここで、走査線分配部１０１は、プログレッシブ映像信号におけるフレーム番号＃１及び＃２の映像信号を、奇数番目の走査線と偶数番目の走査線とに分離する。図１６は、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂの各々における走査線の伝送順を示している。図示するように、走査線分配部１０１は、分離した奇数番目の走査線と偶数番目の走査線とを、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに対して交互に出力する。
図１５は、このときのフレーム・ライン構造を示し、走査線信号をデジタルインターフェースにおけるライン番号にマッピングしている。具体的には、走査線分離部１０１は、フレーム番号＃１における奇数番の走査線をＬｉｎｋ−Ａの第１フィールドのフィールド番号＃１−１に配置し、フレーム番号＃１における偶数番の走査線をＬｉｎｋ−Ｂの第２フィールドのフィールド番号＃１−２に配置する。Ｌｉｎｋ−Ａにおいては、奇数番の走査線１，３，…，１０７９を、それぞれライン番号２１，２２，…，５６０に配置している。Ｌｉｎｋ−Ｂにおいては、偶数番の走査線２，４，…，１０８０を、それぞれライン番号２１，２２，…，５６０に配置している。同様に、走査線分離部１０１は、フレーム番号＃２における偶数番の走査線をＬｉｎｋ−Ａの第１フィールドのフィールド番号２−１に配置し、フレーム番号＃２における奇数番の走査線をＬｉｎｋ−Ｂの第２フィールドのフィールド番号＃２−２に配置する。Ｌｉｎｋ−Ａにおいては、偶数番の走査線２，４，…，１０８０を、それぞれライン番号５８４，５８５，…，１１２３に配置している。Ｌｉｎｋ−Ｂにおいては、奇数番の走査線１，３，…，１０７９を、それぞれライン番号５８３，５８４，…，１１２２に配置している。
【０００６】
このように、走査線分離部１０１は、倍速のフレームレートで（１１２５／６０／Ｐ）のインターフェースから入力される映像信号を、通常速度のフレームレート（１１２５／６０／Ｉ）のインターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに分離し、通常速度で映像信号の処理を行う画像処理装置１０２Ａ及び１０２Ｂに対して供給する。
したがって、走査線分離部１０１は、入力される倍速の映像信号を、２系統の通常速度のインターフェースにそれぞれ分離する際、プログレッシブの映像信号の各フレームを、偶数番目の走査線と奇数番目の走査線とのインターレースの映像信号としている。
この結果、インターフェース装置は、入力される倍速の映像信号の画像処理において、２系統の通常速度のインターフェースを介することで、現在の通常速度のインターレースに対応した画像処理装置を用いることを可能としている。
そして、映像信号デジタルインターフェース回路１０３は、画像処理装置１０２Ａ及び１０２Ｂから入力される通常速度のインターレース映像信号の奇数番目の走査線と偶数番目の走査線とを合成し、倍速のプログレッシブの映像信号のライン・フレーム構造としてフレーム番号＃１、＃２…を再生する。また、映像信号デジタルインターフェース回路１０３は、再生したプログレッシブの映像信号を、倍速の伝送速度のインターフェースにより、次段の外部装置に出力する。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】ＩＴＵ−Ｒ勧告ＢＴ.１３６２  ”Interfaces for digital component video signals in 525- and 625-line progressive  scan  television  systems”
【非特許文献２】ＩＴＵ−Ｒ勧告ＢＴ.１１２０  ”Digital interfaces for HTV studio signals”
【発明の概要】
【発明が解決しようとする課題】
【０００８】
非特許文献１及び非特許文献２に示す規格においては、通常速度のインターフェースを２系統並列としたデュアルリンクを用い、既存のＨＤ−ＳＤＩのフレームレートに対応したインターレース走査方式の映像信号用の画像処理装置を利用できるというメリットがある。
【０００９】
したがって、プログレッシブ走査方式の１１２５／６０／Ｐ（走査線１１２５本、６０フレーム／秒）の映像信号をデュアルリンクにより伝送する場合、インターフェースＬｉｎｋＡ、ＬｉｎｋＢの２系統のインターレース形式の１１２５／６０／Ｉ（走査線１１２５本、６０フレーム／秒）、あるいはセグメンティドフレーム形式の１１２５／３０／ＰｓＦ（走査線１１２５本、３０フレーム／秒）に対応させて、映像信号を伝送することになる。
走査線分離部１０１は、図１５に示すように、プログレッシブ方式の１１２５／６０／Ｐ（１１２５本、６０フレーム／秒）の映像信号における走査線を、インターレース方式の１１２５／６０／Ｉ（１１２５本、６０フレーム／秒）における走査線の伝送順序に配置する。また、走査線分離部１０１は、プログレッシブ方式の１１２５／６０／Ｐ（１１２５本、６０フレーム／秒）の映像信号における走査線を、セグメンティドフレーム形式の１１２５／３０／ＰｓＦ（１１２５本、３０フレーム／秒）における走査線の伝送順序に配置する。
【００１０】
図１５に示したように、フレーム＃１が第１フィールドのフィールド＃１−１と第２フィールドの＃１−２に分離され、フィールド＃１−１がインターフェースＬｉｎｋ−Ａに、またフィールド＃１−２がインターフェースＬｉｎｋ−Ｂにて並列に送信される。
同様に、フレーム＃２が第１フィールドのフィールド＃２−１と第２フィールドの＃２−２へ分離され、フィールド＃２−１がインターフェースＬｉｎｋ−Ａに、またフィールド＃２−２がインターフェースＬｉｎｋ−Ｂにて並列に送信される。
【００１１】
上記デュアルリンクにおけるそれぞれのインターフェース（ＬｉｎｋＡ、ＬｉｎｋＢ）に接続されている画像処理装置（図１２の１０２Ａ及び１０２Ｂ）が、インターフェースＬｉｎｋ−Ａにおいて時系列に入力されるフィールド＃１−１とフィールド＃２−１とからなるフレームに対する画像処理を行うことになる。なお、この画像処理とは、例えば、映像のフレームベースの圧縮符号化などである。
【００１２】
しかしながら、フィールド＃１−１とフィールド＃２−１とは元々同一のフレームの映像信号から生成されたフィールドではないため、これらをマージしてフレーム信号を構成しても、適切な映像信号処理又は効率的な映像信号処理が行えない場合がある。例えば、上記のフレームベースの圧縮符号化においては、マージ後のフレーム内におけるライン間の相関が低くなり、符号化効率が低下する。
【００１３】
また、図１５に示したように、インターフェースＬｉｎｋ−Ｂについては、フレームを構成するフィールド＃１−２とフィールド＃２−２との走査ラインの上下関係が、通常のインターレース方式の映像信号における走査ラインの上下関係と異なっている。つまり、奇数と偶数の走査ラインの順番が逆となっている。このため、インターレース方式の画像処理装置を使用する際に、インターフェースＬｉｎｋ−Ｂについては、入力される偶数番号と奇数番号との走査ラインの内部処理の順番を入れ替える必要が生じる。よって、画像処理の前処理が必要となり画像処理の効率が低下することになる。
【００１４】
本発明は、このような事情に鑑みてなされたもので、その目的は、プログレッシブ方式の倍速の映像信号を、デュアルリンクにて低速の映像信号として伝送する際、デュアルリンクの各伝送路の映像信号の圧縮符号化を含めた画像処理の効率を低下させずに伝送を行う映像信号デジタルインターフェースを提供することである。
【課題を解決するための手段】
【００１５】
［１］この発明は上述した課題を解決するためになされたもので、本発明の一態様による映像信号デジタルインターフェース装置は、プログレッシブ方式の入力映像信号から前記入力映像信号のフレーム同期のタイミングを検出するフレーム同期検出部と、前記フレーム同期検出部によって検出された前記タイミングに基づき、前記入力映像信号に含まれる１フレーム分の信号を単一のリンクに出力し、前記入力映像信号を複数の前記リンクに分離する映像信号フレーム分離部と、前記複数のリンクの各々に対応し、前記映像信号フレーム分離部によって分離された前記信号のフレームレートを低下させて出力する複数の時間伸張部と、を具備することを特徴とする。
本態様によれば、映像信号フレーム分離部がプログレッシブ方式の入力映像信号を、１フレーム分の信号を単一のリンクに出力することで１フレーム分の信号に分離ししているため、それぞれのリンクに対して、プログレッシブ方式の信号を供給することができ、それぞれのリンクにプログレッシブ方式の画像処理装置を接続させ、入力映像信号と同様なプログレッシブ方式の映像信号として処理することができ、画像処理の効率を向上させることが可能となる。
また、本態様によれば、時間伸張部が１フレーム分の信号のフレームレートを低下させているため、それぞれのリンクに出力するフレームレートを、それぞれのリンクに接続されている画像処理装置の処理速度に対応させることができるため、入力画像信号のフレームレートに対してフレームレートの低い画像処理装置をリンクに接続させることができる。
上述した複数のリンクがデュアルリンクである場合、映像信号フレーム分離部は、入力映像信号に含まれる１フレーム分の信号を、デュアルリンクにおけるそれぞれのリンクに対して、交互に出力することにより、入力映像信号を構成するフレームの分離を行う。
また、入力画像信号が倍速の場合、時間伸張部は、映像信号フレーム分離部から入力される分離された１フレーム分の信号のフレームレートを低下させ、１／２のフレームレートとし、通常速度のフレームレートのプログレッシブ方式の映像信号とする。
したがって、本態様によれば、画像処理装置として、通常速度のフレームレートに対応した伝送機器、符号化機器あるいは記録機器等を用いることができ、例えば符号化機器であれば画像圧縮の効率を向上させることができる。
【００１６】
［２］本発明の一態様による映像信号デジタルインターフェース装置は、前記複数の時間伸張部のうちの少なくとも一の後段に設けられ、対応する前記時間伸張部から出力される前記信号を、他の前記時間伸張部から出力される前記信号のタイミングに合わせるよう遅延させる遅延部、を更に具備することを特徴とする。
ここで、本態様によれば、[１]における特徴に加えて、デュアルリンクのそれぞれのリンクに交互に出力される前記信号間の位相差に対応する時間分を遅延部が遅延させることにより、複数系統のリンク間において前記信号の位相（タイミング）を一致させることができる。
したがって、本態様によれば、複数系統のリンク各々に設けられた画像処理装置に入力される１フレーム分の信号の同期管理を、複数系統のリンク間の画像処理装置において容易に行うことができる。
複数系統のリンクがデュアルリンクである場合、遅延部は、２系統のリンク間の信号のタイミングを合わせることができ、画像処理装置に入力される信号の同期を容易に取ることができる。
【００１７】
［３］本発明の一態様による映像信号デジタルインターフェース装置は、前記時間伸張部の各々に対応して設けられ、前記時間伸張部から出力された前記信号を、走査線ごとに奇数フィールドと偶数フィールドとに分離して出力するフィールド分離部、を更に具備することを特徴とする。
本態様によれば、前記フィールド分離部が、１フレーム分の信号を奇数フィールド、偶数フィールドの順番のセグメンティドフレーム形式に変換する。
したがって、本発明によれば、フレーム分離部の後段に配置する画像処理装置として、通常速度のフレームレートに対応したセグメンティドフレーム形式の画像処理装置を用いることが可能となる。
【００１８】
［４］本発明の一態様による映像信号デジタルインターフェース装置は、前記入力映像信号は、１１２５／６０／Ｐ信号であり、前記映像信号フレーム分離部は、前記入力映像信号を、前記１フレーム分の信号の単位で２本の前記リンクに交互に分離し、各々の前記リンクにおいて１１２５／３０／Ｐのフレーム・ライン構造の１フレーム分の有効画像領域内に前記１フレーム分の信号をマッピングする、ことを特徴とする。
ここで、有効画像領域とは、例えば、フレーム・ライン構造における有効走査線領域である。つまり、制御信号等を含んだ１フレーム分の信号の構造において、実際に画面に表示される映像の走査線信号を含む領域である。
［５］本発明の一態様による映像信号デジタルインターフェース装置は、前記映像信号フレーム分離部は、前記１１２５／６０／Ｐ信号の１番目の走査線から１０８０番目の走査線を、それぞれ、前記１１２５／３０／Ｐのフレーム・ライン構造の前記有効画像領域内の１番目の走査線から１０８０番目の走査線にマッピングする、ことを特徴とする。
本態様によれば、[３]における特徴に加えて、１１２５／６０／Ｐのフレーム・ライン構造の映像信号を、１フレーム分の信号に分離して、１１２５／３０ＰのＨＶ用のＨＤ−ＳＤＩのフレーム・ライン構造に対応したマッピングを行っている。
したがって、本態様によれば、１１２５／３０ＰのＨＶ用のＨＤ−ＳＤＩのフレーム・ライン構造に対応した画像処理装置にて、１フレーム分の信号の単位により画像処理を行うことが可能となり、１フレーム分の信号の画像処理を高い効率にて行うことができる。
【００１９】
［６］本発明の一態様による映像信号デジタルインターフェース装置は、前記入力映像信号は、１１２５／６０／Ｐ信号であり、前記映像信号フレーム分離部は、前記入力映像信号を、前記１フレーム分の信号の単位で２本の前記リンクに交互に分離し、各々の前記リンクにおいて１１２５／３０／Ｐのフレーム・ライン構造の１フレーム分の有効画像領域内に前記１フレーム分の信号をマッピングし、前記フィールド分離部は、１１２５／３０／ＰｓＦのフレーム・ライン構造における奇数フィールド及び偶数フィールドのそれぞれの有効画像領域内に、分離した前記奇数フィールドと前記偶数フィールドとをマッピングして出力する、ことを特徴とする。
［７］本発明の一態様による映像信号デジタルインターフェース装置は、前記フィールド分離部は、前記奇数フィールドの信号を前記１１２５／３０／ＰｓＦの奇数フィールドの有効画像領域内の１番目の走査線から５４０番目の走査線にマッピングするとともに、前記偶数フィールドの信号を前記１１２５／３０／ＰｓＦの偶数フィールドの有効画像領域内の１番目の走査線から５４０番目の走査線にマッピングする、ことを特徴とする。
ここで、本態様によれば、１１２５／６０／Ｐの映像信号を、１フレーム分の信号に分離して１１２５／３０／Ｐのフレーム・ライン構造とし、さらに、１フレーム分の信号を奇数フィールドと偶数フィールドとに分離している。
したがって、本態様によれば、[３]における特徴に加えて、１１２５／３０／ＰｓＦのＨＤＴＶに対応した画像処理装置にて、フレーム単位により画像処理を行うことが可能となり、インターレース形式の走査信号しか扱えないＨＤＴＶに対応した画像処理装置にて、フレーム単位の画像処理を高い効率にて行うことができる。
【発明の効果】
【００２０】
この発明によれば、入力される倍速のフレームレートのプログレッシブ方式の映像信号（例えば、１１２５／６０／Ｐ）を、通常速度のフレームレート（例えば、１１２５／６０／Ｉ、１１２５／３０／Ｐなど）に対応した２台の画像処理装置に対して、デュアルリンクを介してプログレッシブ方式の映像信号として供給することが可能となる。
また、この発明によれば、圧縮符号化の画像処理を行う際、上記倍速のフレームレートのプログレッシブ方式の映像信号を、通常速度の画像処理装置においてフレーム単位にて画像処理を行うことが可能となる。
したがって、この発明によれば、現在用いられている通常のフレームレートの画像処理装置における符号化を含む画像処理の効率を低下させることなく、倍速の映像信号をデュアルリンクにより並列に通常速度の映像信号として伝送することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態による映像デジタルインターフェース装置の構成例を示すブロック図である。
【図２】図１の映像デジタルインターフェース装置における映像信号のフレームの入力及び出力タイミングを示す概念図である。
【図３】１１２５／６０Ｐの走査線を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに対応した１１２５／３０Ｐへマッピングした走査線のライン配置を示すテーブルである。
【図４】本発明の第２の実施形態による映像デジタルインターフェース装置の構成例を示すブロック図である。
【図５】図４の映像デジタルインターフェース装置における入力及び出力される映像信号のフレームタイミングを示す概念図である。
【図６】本発明の第３の実施形態による映像デジタルインターフェース装置の構成例を示すブロック図である。
【図７】図６の映像デジタルインターフェース装置における入力及び出力される映像信号のフレームタイミングを示す概念図である。
【図８】１１２５／６０／Ｐの走査線を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに対応した１１２５／３０／ＰｓＦへマッピングした走査線のライン配置のフレーム・ライン構造を示すテーブルである。
【図９】本発明の第４の実施形態による映像デジタルインターフェース装置の構成例を示すブロック図である。
【図１０】図９の映像デジタルインターフェース装置における入力及び出力される映像信号のフレームタイミングを示す概念図である。
【図１１】本発明の第５の実施形態による映像デジタルインターフェース装置の構成例を示すブロック図である。
【図１２】ＨＤ−ＳＤＩの倍速の映像信号をＨＤ−ＳＤＩの規格の画像処理装置で処理する際におけるデュアルリンクのインターフェース構成を示す図である。
【図１３】図１２のインターフェース構成における入力及び出力される映像信号のフレームタイミングを示す概念図である。
【図１４】１１２５／６０／Ｐの映像信号におけるフレーム＃１及フレーム＃２の走査線の順番を示す概念図である。
【図１５】１１２５／６０／Ｐの走査線を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに対応した１１２５／３０／Ｐあるいは１１２５／６０／Ｉに対してマッピングした走査線のライン配置のフレーム・ライン構造を示すテーブルである。
【図１６】１１２５／６０／Ｐの走査線を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに分離した際における、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂの各々の走査線の配置順番を示す概念図である。
【発明を実施するための形態】
【００２２】
＜第１の実施形態＞
以下、図面を参照して、本発明の第１の実施形態について説明する。図１は、同実施形態による映像デジタルインターフェース装置１の構成例を示す概略ブロック図である。図示するように、この映像デジタルインターフェース装置１は、フレーム検出部１１、映像信号フレーム分離部１２、時間伸張部１３及び時間伸張部１４とを有している。
本実施形態による映像デジタルインターフェース装置１は、ＨＤＴＶ（High Definition TeleVision）のフレームレートの２倍のフレームレートの映像信号を分離し、ＨＤＴＶのフレームレートにて伝送させるための装置。そして、映像デジタルインターフェース装置１から出力される２系統の映像信号のそれぞれは、後段に配置された汎用的なＨＤＴＶのフレームレートに対応したインターフェース（ＨＤ−ＳＤＩ）を有する画像処理装置によって処理される。
【００２３】
入力される映像信号は、プログレッシブ１１２５／６０／Ｐの色差（ＹＣｂＣｒ）４：２：２形式（ＭＰＥＧ−２ ４：２：２）のフレーム・ライン構造である。色差（ＹＣｂＣｒ）４：２：２は、各成分を４：２：２にサンプリングする形式で、水平方向の２つの輝度信号Ｙに対して１つの色差信号Ｃｂ及びＣｒが対応している。
なお、フレーム・ライン構造とは、フレームにおける制御信号や映像信号が格納される走査線の配置フォーマットである。
【００２４】
そして、映像デジタルインターフェース装置１は、入力される映像信号を、それぞれデュアルリンクにおける各インターフェース（Ｌｉｎｋ−Ａ、Ｌｉｎｋ−Ｂ）に分離する。このとき、映像デジタルインターフェース装置１は、入力される映像信号の各フレームを、２系統の１１２５／３０／Ｐの４：２：２形式（ＭＰＥＧ−２ ４：２：２）のフレーム・ライン構造に分離する。これにより、映像デジタルインターフェース装置１は、ＨＤＴＶの倍速の映像信号を、２系統のＨＤＴＶのフレームレートに対応するフレーム・ライン構造に変換し、フレームレートをＳＤ−ＳＤＩのベースバンドに対応したフレームレートとする。この結果、後段に配置される２台の画像処理装置は、フレームの画像の圧縮の処理を互いに並列に行うことができる。
【００２５】
上記の画像圧縮は、例えば、ＤＶＢ−ＡＳＩ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｂｒｏａｄｃａｓｔｉｎｇ−Ａｓｙｎｃｈｒｏｎｏｕｓ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）に対応したＭＰＥＧ−２  ＴＳ（Transport Stream）ストリーム形式に対応している。ここで用いる画像圧縮の符号化は、例えば、フレーム内適応予測符号化等である。
本実施形態において、映像デジタルインターフェース装置１は、各インターフェースに対してフレーム単位に映像信号を分離し、各画像処理装置にフレーム毎に映像信号を供給する。以下に説明するように、映像デジタルインターフェース装置１は、画像の圧縮処理においてフレーム内の各ライン間の相関を高くする映像信号の分離を行うことができる。よって、従来技術のように異なるフレームから分離されたフィールドの圧縮符号化を行うことが無く、同一フレームの圧縮符号化を行うことが可能となるため、符号化効率が低下することはない。
【００２６】
以下、本実施形態においては、プログレッシブ走査形式の１１２５／６０／Ｐをプログレッシブ走査形式の１１２５／３０／Ｐのフレーム・ライン構造に変換する構成について説明する。つまり、映像デジタルインターフェース装置１は、プログレッシブ走査形式の１１２５／６０／Ｐの映像信号を、プログレッシブ走査形式の１１２５／３０Ｐの２系統のリンクに対応したフレーム・ライン構造に変換する。
映像デジタルインターフェース装置１に入力される映像信号は、ＨＤＴＶの倍速のフレーム・ライン構造を有する１１２５／６０／Ｐの４：２：２形式である。
【００２７】
フレーム同期検出部１１は、入力される映像信号における垂直同期信号等により、映像信号として時系列に伝送されるフレームのフレーム同期のタイミングを検出する。
映像信号フレーム分離部１２は、上記フレーム同期のタイミングに従って、映像信号に含まれる１フレーム分の信号を、デュアルリンクにおける単一のリンクにそれぞれ交互に出力して１フレーム分の信号単位に分離する。ここで、映像信号フレーム分離部１２は、１１２５／６０／Ｐの４：２：２形式の映像信号から１１２５／３０／Ｐの４：２：２形式に分離された信号をデュアルリンクに対応した時間伸張部１３及び時間伸張部１４に対して交互に供給する。
時間伸張部１３は、映像信号フレーム分離部１２から供給される走査信号のフレームレートを低下させ、入力された映像信号のフレームレートの１／２のフレームレートにより出力する。この結果、時間伸張部１３は、上記走査信号における４：２：２形式の画素データの転送レートを１／２として、デュアルリンクにおけるインターフェースＬｉｎｋ−Ａへ供給する。
同様に、時間伸張部１４は、映像信号フレーム分離部１２から供給される走査信号のフレームを１／２のフレームレートにより出力する。この結果、時間伸張部１４は、上記走査信号における４：２：２形式の画素データの転送レートを１／２として、デュアルリンクにおけるインターフェースＬｉｎｋ−Ｂへ供給する。
【００２８】
図２は、（ａ）映像デジタルインターフェース装置１に入力される１１２５／６０／Ｐによる映像信号のフレーム同期のタイミングと、（ｂ）映像デジタルインターフェース装置１がインターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂにそれぞれ出力する１１２５／３０／Ｐによる映像信号のフレーム同期のタイミングを示す概念図である。
【００２９】
図２（ａ）に示すように、入力される１１２５／６０／Ｐの映像信号は、フレーム＃１、＃２、＃３、…を含んでおり、これらの各フレームは（１／６０）秒毎に配置されている。そして、各々のフレームにおける走査線の配置は、フレーム・ライン構造Ｆ１で規定される。
また、図２（ｂ）に示すように、映像デジタルインターフェース装置１が出力するデュアルリンクの１１２５／３０／Ｐの信号においては、奇数番のフレーム＃１、＃３、…がインターフェースＬｉｎｋ−Ａに配置され、偶数番のフレーム＃２、＃４、…がインターフェースＬｉｎｋ−Ｂに配置されている。それら各々のフレームは、１／３０秒毎に配置される。そして、インターフェースＬｉｎｋ−Ａの奇数番のフレーム（例えば＃１）の（１／６０）秒後に、次のインターフェースＬｉｎｋ−Ｂの偶数番のフレーム（例えば＃２）が配置される。そして、各々のフレームにおける走査線の配置は、後述するフレーム・ライン構造Ｆ２で規定される。
【００３０】
次に、図３は、上記のフレーム・ライン構造Ｆ２を示すテーブルである。このテーブルは、映像信号の１１２５／６０／Ｐの各フレームにおける走査線を、対応した１１２５／３０／Ｐのフレーム・ライン構造における各走査線位置へマッピングした際の走査線のライン配置を示している。
図示するように、１フレームは、ライン番号（Ｄｉｇｉｔａｌ Ｉ/Ｆ ｌｉｎｅ ｎｕｍｂｅｒ）１から１１２５までの１１２５個のラインを含む。そして、ライン番号４２から１１２１までは、実際の映像の１フレーム分の信号が配置される１フレーム分の有効走査線領域（有効画像領域）であり、Ｖ＝０と示している。また、ライン番号１から４１までと、ライン番号１１２２から１１２５までは、非アクティブ領域であり、Ｖ＝１と示している。
そして、有効走査線領域に関しては、ＨＤ−ＳＤＩのデュアルリンクであるＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂのライン番号と、入力される映像信号の走査線番号（例えば、走査線番号Ｓ１からＳ１０８０）との対応を示している。例えば、Ｌｉｎｋ−Ａの欄における表記「４２（１）」は、Ｌｉｎｋ−Ａのライン番号４２に映像信号の走査線番号として走査線Ｓ１を配置したことを示している。
【００３１】
映像信号フレーム分離部１２は、フレーム・ライン構造Ｆ２に従って、フレーム番号＃１における走査線Ｓ１からＳ１０８０を、１１２５／３０／ＰのＨＤ−ＳＤＩにおける有効走査線領域の１番目の走査線から１０８０番目の走査線（ライン番号４２からライン番号１１２１）にマッピングする。これにより、映像信号フレーム分離部１２は、フレーム番号＃１を、１１２５／３０／Ｐのフレーム・ライン構造に変換する。
そして、映像信号フレーム分離部１２は、１１２５／３０／Ｐのフレーム・ライン構造のフレーム番号＃１の各走査線の画素のデータを、インターフェースＬｉｎｋ−Ａに接続された時間伸張部１３に対して時系列に供給する。
【００３２】
同様に、映像信号フレーム分離部１２は、フレーム・ライン構造Ｆ２に従って、フレーム番号＃２における走査線番号Ｓ１からＳ１０８０を、１１２５／３０／ＰのＨＤ−ＳＤＩにおける有効走査線領域（ライン番号４２からライン番号１１２１）にマッピングする。これにより、映像信号フレーム分離部１２は、フレーム番号＃２を、１１２５／３０／Ｐのフレーム・ライン構造に変換する。
このように、映像フレーム分離部１２は、１フレーム分の信号の単位で２本の前記リンクに映像信号のフレームを交互に分離し、デュアルリンクにおける各々のリンクにおいて１１２５／３０／Ｐのフレーム・ライン構造の１フレーム分の有効画像領域内に、映像信号のフレームをマッピングする。
そして、映像信号フレーム分離部１２は、１１２５／３０／Ｐのフレーム・ライン構造のフレーム番号＃２の各走査線の画素のデータを、インターフェースＬｉｎｋ−Ｂに接続された時間伸張部１４に対して時系列に供給する。
【００３３】
つまり、映像信号フレーム分離部１２は、フレーム・ライン構造Ｆ１からフレーム・ライン構造Ｆ２に変換し、フレーム番号＃１における各走査信号をＬｉｎｋ−Ａに順次出力し、フレーム番号＃２における各走査信号をＬｉｎｋ−Ｂに順次出力する。図２にも示したように、映像信号フレーム分離部１２は、奇数番目（＃１、＃３、＃５、…）のフレームをＬｉｎｋ−Ａに向けて、そして偶数番目（＃２、＃４、＃６、…）のフレームをＬｉｎｋ−Ｂに向けて転送する。このとき、映像信号フレーム分離部１２は、インターフェースＬｉｎｋ−ＡとＬｉｎｋ−Ｂとに出力されるフレームのタイミングが互いに（１／６０）秒ずれたタイミングで出力する。例えば、フレーム＃３の（１／６０）秒後に、フレーム＃４が出力される。
【００３４】
この結果、デュアルリンクのインターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂにおける映像信号は、１１２５／３０／ＰのＨＤ−ＳＤＩの規定に従ったインターフェースのフレーム・ライン構造となる。つまり、映像デジタルインターフェース装置１は、倍速の１１２５／６０／Ｐの映像信号を分離し、インターフェースＬｉｎｋ−ＡとＬｉｎｋ−Ｂとの各々に、通常速度の１１２５／３０／Ｐの映像信号を供給する。
本実施形態によれば、倍速のフレームレートにて入力された映像信号に含まれるいかなる単一のフレームも複数のインターフェースに分割することなく、通常速度で処理を行う画像処理装置（伝送機器、符号化機器あるいは記録機器等）に供給する。また、このとき、走査線の配置の順序を変えて（例えば、偶数番目と奇数番目とが逆順となる形で）画像処理装置に供給されることはない。
このため、映像デジタルインターフェース装置１から信号の供給を受けるそれぞれの画像処理装置は、映像信号のフレーム単位にて独立に画像処理が行えることになる。例えば、この画像処理装置が圧縮符号化機器である場合も、従来例と異なり、同一フレーム単位にて映像信号が与えられるため、圧縮効率を低下させずに画像圧縮を行うことができる。
【００３５】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図４は、同実施形態による映像デジタルインターフェース装置１Ａの構成例を示す概略ブロック図である。第２の実施形態が第１の実施形態と異なる点は、時間伸張部１３の後段に遅延部１５が設けられた点のみである。以下では、第１の実施形態と共通の事項の説明を省略し、この異なる点のみを説明する。
本実施形態も、第１の実施形態と同様に、１１２５／６０／Ｐのフレーム・ライン構造Ｆ１の各走査線を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに対応した１１２５／３０／Ｐのフレーム・ライン構造Ｆ２にマッピングする。
映像信号フレーム分離部１２は、第１の実施形態と同様に、インターフェースＬｉｎｋ−Ａへのフレーム＃１の出力のタイミングよりも（１／６０）秒後に、インターフェースＬｉｎｋ−Ｂへのフレーム＃２を出力する。この結果、インターフェースＬｉｎｋ−Ａ及びインターフェースＬｉｎｋ−Ｂの間で転送されるフレームの位相は、（１／６０）秒ずれている。
遅延部１５は、時間伸張部１３の後段に設けられており、時間伸張部１３から出力されるインターフェースＬｉｎｋ−Ａに伝送される全てのフレームをそれぞれ（１／６０）秒遅延させて出力する。この結果、遅延部１５は、時間伸張部１３からのフレームの位相を、時間伸張部１４からのフレームの位相とを合わせて、インターフェースＬｉｎｋ−Ａへ出力する。
【００３６】
図５は、（ａ）映像デジタルインターフェース装置１に入力される１１２５／６０／Ｐによる映像信号のフレーム同期のタイミングと、（ｂ）映像デジタルインターフェース装置１がインターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂにそれぞれ出力する１１２５／３０／Ｐによる映像信号のフレーム同期のタイミングを示す概念図である。
図示するように、遅延部１５がインターフェースＬｉｎｋ−Ａのフレームを（１／６０）秒遅延させることにより、インターフェースＬｉｎｋ−ＡとＬｉｎｋ−Ｂとの間で、フレームの伝送のタイミングにおける位相が合う。このように位相が合うことにより、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂの各々にそれぞれ接続された画像処理装置に、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂからのそれぞれのフレームが同一タイミングで入力される。
本実施形態によれば、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂ各々から入力されるフレームにおける相互の同期管理を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに接続された画像処理装置間において容易に行うことができる。
また、本実施形態においては遅延部１５を時間伸張部１３の後段に設けたが、遅延部１５を時間伸張部１４の後段に設けるように構成してもよい。本実施形態においては、遅延部１５を時間伸張部１４及び時間伸張部１５のいずれか一方の後段に設けることにより、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂ各々のいずれか一方から出力される信号と他方から出力される信号とのタイミングに合わせることができる。
【００３７】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図６は、同実施形態による映像デジタルインターフェース装置１Ｂの構成例を示す概略ブロック図である。第３の実施形態が第１の実施形態と異なる点は、時間伸張部１３の後段にフィールド分離部１６を設け、時間伸張部１４の後段にフィールド分離部１７を設けた点のみである。以下では、第１の実施形態と共通の事項の説明を省略し、この異なる点のみを説明する。
図６に示すように、映像信号フレーム分離部１２は、１１２５／６０／Ｐの走査線を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに対応した１１２５／３０／Ｐのフレーム・ライン構造へマッピングする。そして、時間伸張部１３、時間伸張部１４の各々は、入力される倍速の映像信号を、通常速度の映像信号として、それぞれフィールド分離部１６、フィールド分離部１７へ供給する。
【００３８】
フィールド分離部１６は、映像信号フレーム分離部１２から供給されるインターフェースＬｉｎｋ−Ａにおけるフレーム番号＃１の走査線番号Ｓ１から走査線番号Ｓ１０８０までを、１１２５／３０／ＰｓＦにおける奇数フィールドと偶数フィールドとに分離する。
【００３９】
図７は、（ａ）映像デジタルインターフェース装置１に入力される１１２５／６０／Ｐによる映像信号のフレーム同期のタイミングと、（ｂ）映像デジタルインターフェース装置１がインターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂにそれぞれ出力する１１２５／３０／Ｐによる映像信号のフレーム同期のタイミングを示す概念図である。
【００４０】
図７（ａ）に示すように、入力される１１２５／６０／Ｐの映像信号は、フレーム＃１、＃２、＃３、…を含んでおり、これらの各フレームは（１／６０）秒毎に配置されている。そして、各々のフレームにおける走査線の配置は、フレーム・ライン構造Ｆ１で規定される。
また、図７（ｂ）に示すように、映像デジタルインターフェース装置１が出力するデュアルリンクの１１２５／３０／Ｐの信号においては、奇数番のフレーム＃１、＃３、…がインターフェースＬｉｎｋ−Ａに配置され、偶数番のフレーム＃２、＃４、…がインターフェースＬｉｎｋ−Ｂに配置されている。それら各々のフレームは、１／３０秒毎に配置される。そして、インターフェースＬｉｎｋ−Ａの奇数番のフレーム（例えば＃１）の（１／６０）秒後に、次のインターフェースＬｉｎｋ−Ｂの偶数番のフレーム（例えば＃２）が配置される。そして、各々のフレームにおける走査線の配置は、後述するフレーム・ライン構造Ｆ３で規定される。
【００４１】
また、図７（ａ）および（ｂ）に示すように、各フレームは、奇数フィールドと偶数フィールドとに分かれている。例えば、フレーム＃１は、奇数フィールド＃１−１と偶数フィールド＃１−２とに分かれている。そして、（１／３０）秒の長さを有するフレームのうち、前半の（１／６０）秒を奇数フィールドが占め、後半の（１／６０）秒を偶数フィールドが占めている。
【００４２】
次に、図８は、上記のフレーム・ライン構造Ｆ３を示すテーブルである。このテーブルは、映像信号の１１２５／６０／Ｐの各フレームにおける走査線を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに対応した１１２５／３０／ＰｓＦへマッピングした走査線のライン配置を示している。
図示するように、１フレーム内に、フィールド＃１（Ｆ＝０）とフィールド＃２（Ｆ＝１）とが時間方向に並んでいる。そして、これらの各々のフィールドに、有効走査線領域（Ｖ＝０）と非アクティブ領域（Ｖ＝１）とが配置されている。
フィールド＃１は、ライン番号１から５６３までの５６３ライン分に対応する。このうち、ライン番号２１から５６０までの５４０ライン分が有効走査線領域である。またフィールド＃２は、ライン番号５６４から１１２５までの５６２ライン分に対応する。このうち、ライン番号５８４から１１２３までの５４０ライン分が有効走査線領域である。
【００４３】
そして、有効走査線領域に関しては、ＨＤ−ＳＤＩのデュアルリンクであるＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂのライン番号と、入力される映像信号の走査線番号（例えば、走査線番号Ｓ１からＳ１０８０）との対応を示している。例えば、Ｌｉｎｋ−Ａの欄における表記「４２（１）」は、Ｌｉｎｋ−Ａのライン番号２１に映像信号の走査線番号として走査線Ｓ１を配置したことを示している。また例えば、Ｌｉｎｋ−Ａの欄における表記「４３（２）」は、Ｌｉｎｋ−Ａのライン番号５８４に映像信号の走査線番号として走査線Ｓ２を配置したことを示している。このように、奇数フィールドには奇数番目の走査線のみが配置され、偶数フィールドには偶数番目の走査線のみが配置されている。
【００４４】
フィールド分離部１６は、フレーム・ライン構造Ｆ３に従って、フレーム番号＃１の奇数番目の走査線番号Ｓ１、Ｓ３、Ｓ５、…、Ｓ１０７９を、１１２５／３０／ＰｓＦの形式のフィールド番号＃１−１の有効走査線領域の１番目の走査線から５４０番目の走査線（ライン番号２１からライン番号５６０までの走査線位置）に、順次マッピングする。
また同様に、フィールド分離部１６は、フレーム番号＃１の偶数番目の走査線番号Ｓ２、Ｓ４、Ｓ６、…、Ｓ１０８０を、１１２５／３０／ＰｓＦ形式のフィールド番号＃１−２の有効走査線領域の１番目の走査線から５４０番目の走査線（ライン番号５８４からライン番号１１２３までの走査線位置）に、順次マッピングする。
【００４５】
同様に、フィールド分離部１７は、フレーム番号＃２の奇数番目の走査線番号Ｓ１、Ｓ３、Ｓ５、…、Ｓ１０７９を、１１２５／３０／ＰｓＦの形式のフィールド番号＃２−１の有効走査線領域の１番目の走査線から５４０番目の走査線（ライン番号２１からライン番号５６０までの走査線位置）に、順次マッピングする。
また同様に、フィールド分離部１７は、フレーム番号＃２の偶数番目の走査線番号Ｓ２、Ｓ４、Ｓ６、…、Ｓ１０８０を、１１２５／３０／ＰｓＦ形式のフィールド番号＃２−２の有効走査線領域の１番目の走査線から５４０番目の走査線（ライン番号５８４からライン番号１１２３までの走査線位置）に、順次マッピングする。
このように、フィールド分離部１６及びフィールド分離部１７は、偶数フィールドをフィールド＃１の有効走査線領域に配置し、奇数フィールドをフィールド＃２の有効走査線領域に配置するようにマッピングを行う。
【００４６】
つまり、映像デジタルインターフェース装置１Ｂ全体の処理としては、１１２５／６０／Ｐのフレーム＃１を、インターフェースＬｉｎｋ−Ａにおけるフィールド＃１−１及びフィールド＃１−２として、１１２５／３０／ＰｓＦのＨＤ−ＳＤＩに規定されるフレーム・ライン構造に変換する。
つまり、映像デジタルインターフェース装置１Ｂ全体の処理としては、１１２５／６０／Ｐのフレーム＃２を、インターフェースＬｉｎｋ−Ｂにおけるフィールド＃２−１及びフィールド＃２−２として、１１２５／３０／ＰｓＦのＨＤ−ＳＤＩに規定されるフレーム・ライン構造に変換する。
なお、フレーム＃３、＃４、…についても、それぞれ同様である。
【００４７】
なお、映像デジタルインターフェース装置１Ｂが出力する１１２５／３０／ＰｓＦのフレーム・ライン構造は、インターレース方式の１１２５／６０／Ｉのフレーム・ライン構造と同様である。このため、通常速度のインターレース方式の走査線の信号処理しか扱えない画像処理装置（伝送機器、符号化機器あるいは記録機器等）においても、１１２５／６０／Ｐの信号を扱えるようにすることが可能となる。
【００４８】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図９は、同実施形態による映像デジタルインターフェース装置１Ｃの構成例を示す概略ブロック図である。第４の実施形態が第３の実施形態と異なる点は、フィールド分離部１６の後段に遅延部１５を設けた点のみである。以下では、第３の実施形態と共通の事項の説明を省略し、この異なる点のみを説明する。
遅延部１５は、フィールド分離部１６から出力されるインターフェースＬｉｎｋ−Ａの全てのフレームをそれぞれ（１／６０）秒遅延させて出力する。
【００４９】
図１０は、（ａ）映像デジタルインターフェース装置１に入力される１１２５／６０／Ｐによる映像信号のフレーム同期のタイミングと、（ｂ）映像デジタルインターフェース装置１がインターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂにそれぞれ出力する１１２５／３０／ＰｓＦによる映像信号のフレーム同期のタイミングを示す概念図である。
図示するように、遅延部１５がインターフェースＬｉｎｋ−Ａのフレームを（１／６０）秒遅延させることにより、インターフェースＬｉｎｋ−ＡとＬｉｎｋ−Ｂとの間で、フレームの伝送のタイミングにおける位相が合う。このように位相が合うことにより、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂの各々にそれぞれ接続された画像処理装置に、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂからのそれぞれのフレームが同一タイミングで入力される。
なお、前述の通り、各フレームの前半の（１／６０）秒が奇数フィールドであり、各フレームの後半の（１／６０）秒が偶数フィールドであるため、Ｌｉｎｋ−ＡとＬｉｎｋ−Ｂからのそれぞれのフレームが同一タイミングで画像処理装置に入力されれば、各フィールドが入力されるタイミングも同一となる。
本実施形態によれば、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂ各々から入力されるフレーム及びフィールドにおける相互の同期管理を、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに接続された画像処理装置間において容易に行うことができる。
【００５０】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図１１は、同一実施形態による映像デジタルインターフェース装置１Ｄの構成例を示す概略ブロック図である。
第５の実施形態による映像デジタルインターフェース装置１Ｄは、第１から第４の実施形態のいずれかを、カスケード状に複数段組み合わせた構成である。映像デジタルインターフェース装置１Ｄは、第１から第４の実施形態に対し、より高速なフレームレートである１１２５／１２０／Ｐのフレームレートの映像信号を、ＨＤ−ＳＤＩに規定されるフレームレートである１１２５／３０／Ｐ又は１１２５／３０／ＰｓＦのフレームレートに低下させる。
【００５１】
本実施形態における映像デジタルインターフェース装置１Ｄは、映像デジタルインターフェース装置２０１、２０２及び２０３による２段構成となっている。映像デジタルインターフェース装置２０１の後段に、映像デジタルインターフェース装置２０２及び２０３が配置されている。
映像デジタルインターフェース装置２０１は、インターフェースＬｉｎｋ−Ａ及びＬｉｎｋ−Ｂに出力する走査線の形式がプログレッシブの必要があり、第１の実施形態または第２の実施形態のいずれかを用いる。
また、デジタルインターフェース装置２２及び２０３は、第１から第４の実施形態のいずれかを用いることができる。
【００５２】
そして、映像デジタルインターフェース装置２０１には、１１２５／１２０／Ｐのフレームレートの信号が入力される。そして、映像デジタルインターフェース装置２０１は、これを１１２５／６０／Ｐのフレームレートのデュアルリンク信号に分離し、それぞれを映像デジタルインターフェース装置２０２及び２０３に供給する。そして、映像デジタルインターフェース装置２０２及び２０３のそれぞれは、その信号を更に１１２５／３０／Ｐ等のデュアルリンク信号に分離し、更に後段の装置に供給する。
なお、図１１では、カスケード状に２段に構成した場合を示しているが、３段以上の構成としても良い。
【００５３】
このように、本実施形態によれば、映像デジタルインターフェース装置１Ｄは、第１から第４の実施形態のいずれかの映像デジタルインターフェース装置をカスケード構成にて複数段を接続することで、２のべき乗倍のインターフェースを構成することができる。本実施形態によれば、ＨＤ−ＳＤＩに規定されるフレームレートに対して２のべき乗倍の８倍速、あるいは１６倍速のプログレッシブ形式の映像信号を、ＨＤ−ＳＤＩに規定されるフレームレートに対応させて伝送することができる。
【００５４】
また、図１、図４、図６、図９及び図１１におけるマッピングの機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することによりマッピングの処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
【００５５】
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【００５６】
以上、この発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
【符号の説明】
【００５７】
１，２０１，２０２，２０３…映像信号デジタルインターフェース装置
１１…フレーム同期検出部
１２…映像信号フレーム分離部
１３，１４…時間伸張部
１５…遅延部
１６，１７…フィールド分離部
１０１…走査線分離部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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