(57)【要約】【課題】表面実装されるインターポーザの配線基板との熱膨張ミスマッチを有効に緩和すると共に、実装される一方の電子部品と他方の電子部品との断熱状態を確保すること。【解決手段】インターポーザ実装配線基板５０は、両面に最外層の配線層１２，１３を有し、該配線層が基板内部を通して相互に電気的に接続された配線基板１０と、該基板の両面の最外層の配線層に電気的に接続され、それぞれ実装される第１、第２の電子部品１，２が有する熱膨張係数（ＣＴＥ）と同じ値もしくはこれに近似した値のＣＴＥを有する第１、第２のインターポーザ２０，３０とを備える。好適には、各インターポーザ２０，３０の基材はシリコンから形成され、配線基板１０の基材は樹脂から形成されている。さらに、各インターポーザ２０，３０の配線基板１０に対向する側と反対側の面には、それぞれ電子部品１，２が実装され、半導体装置６０を構成している。【選択図】図２
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【特許請求の範囲】
【請求項１】
両面に最外層の配線層を有し、該最外層の配線層が基板内部を通して相互に電気的に接続された配線基板と、
前記配線基板の一方の面側の最外層の配線層に電気的に接続され、実装される第１の電子部品が有する熱膨張係数と同じ値もしくはこれに近似した値の熱膨張係数を有する第１のインターポーザと、
前記配線基板の他方の面側の最外層の配線層に電気的に接続され、実装される第２の電子部品が有する熱膨張係数と同じ値もしくはこれに近似した値の熱膨張係数を有する第２のインターポーザとを備えたことを特徴とするインターポーザ実装配線基板。
【請求項２】
前記第１、第２の各インターポーザは、その基材がシリコンから形成されており、前記配線基板は、その基材が樹脂から形成されていることを特徴とする請求項１に記載のインターポーザ実装配線基板。
【請求項３】
前記第１、第２の各インターポーザは、前記配線基板を挟んで対向する位置に配設されていることを特徴とする請求項２に記載のインターポーザ実装配線基板。
【請求項４】
請求項１から３のいずれか一項に記載のインターポーザ実装配線基板と、
前記第１のインターポーザの前記配線基板に対向する側と反対側の面に実装された第１の電子部品と、
前記第２のインターポーザの前記配線基板に対向する側と反対側の面に実装された第２の電子部品とを備えたことを特徴とする電子部品装置。
【請求項５】
前記第１の電子部品は、前記第２の電子部品と比べて動作時の発熱量が大きいデバイスであることを特徴とする請求項４に記載の電子部品装置。
【請求項６】
さらに、前記第１の電子部品と熱的に結合され、かつ、前記第２の電子部品から熱的に遮断された放熱部材を備えたことを特徴とする請求項５に記載の電子部品装置。
【請求項７】
さらに、前記配線基板の前記第２のインターポーザが実装されている側の面に、外部接続端子が接合されていることを特徴とする請求項５又は６に記載の電子部品装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子（チップ）等の電子部品を実装するのに用いられる配線基板に関し、特に、表面実装されたインターポーザを介して電子部品を実装するよう適応されたインターポーザ実装配線基板、及びこのインターポーザ実装配線基板を用いて構成された電子部品装置に関する。
【０００２】
かかるインターポーザ実装配線基板は、インターポーザを介して半導体チップ等を実装する役割を果たすという点で、以下の記述では便宜上、「パッケージ」ともいう。
【背景技術】
【０００３】
近年、マルチメディア機器を始めとするデジタル家電や携帯情報端末を中心とした電子機器や電子部品装置が発展している。それに伴い、これら電子機器等に用いられる半導体装置の小型化、多機能化、高性能化等に対する要求が高まり、１チップに高度なシステム機能を集約したシステム・オン・チップ（ＳＯＣ）技術が注目を集めている。このＳＯＣは、これまでボード上で実現してきたシステムを１つの半導体チップ（代表的にはシリコンチップ）上で実現するもので、消費電力が小さく、高性能であり、実装面積を削減できるという点でメリットが大きい。
【０００４】
しかし、その一方で、ＳＯＣの開発期間の長期化や、種々のシステム機能を１チップに統合するための開発リスクがネックとなっている。そのため、ＳＯＣと同等の機能を短期間で、かつ低コストで実現できる可能性を有したシステム・イン・パッケージ（ＳＩＰ）技術が注目されている。このＳＩＰは、システム・オン・モジュールとも呼ばれており、複数のＬＳＩチップ（ＣＰＵ等の能動系デバイス、ＤＲＡＭ等の受動系デバイスなど）を単一のパッケージに実装してシステム化を図ったものである。
【０００５】
かかるＳＩＰ技術を適用した半導体装置の一つの形態として、いわゆる「マルチチップモジュール（ＭＣＭ）」と呼ばれているものがある。ＭＣＭには様々な形態のものがあるが、その１つとしてインターポーザを使用したものがある。これは、複数のチップをインターポーザ上に並列して実装したものを、さらに実装用の配線基板（例えば、基材としてエポキシ樹脂やポリイミド樹脂等を用いた有機基板）に実装したものである。つまり、各チップはインターポーザと配線基板を介して相互に電気的に接続されている。
【０００６】
また、かかる半導体装置に組み込まれる次世代パッケージとして、シリコンインターポーザが開発されている。シリコンインターポーザを使用した場合、これに実装されるシリコンチップと熱膨張係数（ＣＴＥ）がほぼ同じであるため、チップとの熱膨張ミスマッチが殆ど無く、温度サイクル試験の信頼性が向上するという点で有利である。また、Ｌｏｗ−Ｋデバイス（層間絶縁膜に低誘電率の材料を用いた半導体デバイス）を実装した場合にもダメージを与えず、「歪みシリコン」技術を適用した半導体デバイスにも対応できるというメリットがある。また、有機基板（樹脂基板）に比べ、シリコン基板は平坦性に優れているため、微細配線を形成し易いという点でも有利である。
【０００７】
また、かかる半導体装置に組み込まれるＣＰＵ等の能動系デバイス（「ロジック」チップ）は、高密度化、高機能化（高クロック化）に伴い高速の信号伝搬が要求されるため、動作時の発熱量が大きい。そのため、動作時のデバイス温度を強制的に下げないと、「ロジック」素子としての性能を発揮できないばかりか、場合によっては当該チップが壊れる可能性がある。そこで、当該チップ上には、その動作時の発熱を大気に放出するためのヒートスプレッダ（金属製の板状放熱部材）が配置されていることが多い。
【０００８】
かかる従来技術に関連する技術の一例は、下記の特許文献１に記載されている。この文献には、インターポーザに複数の半導体チップが実装された電子回路装置を実装基板へ実装する技術が記載されている。ここに記載されている技術では、電子回路装置の実装基板への実装時において、インターポーザに形成されたバンプ電極の変形が大きい場合であっても、インターポーザを構成するシリコン基板の実装基板に対向する面上を被覆する絶縁層を、陽極酸化により選択的に形成することで、シリコン基板とバンプ電極とが直接接触してショートするのを回避するようにしている。
【０００９】
また、これに関連する技術として、インターポーザを構成するシリコン基板の裏面を、貫通導電層が裏面から突出するように後退させるとともに、裏面から突出した貫通導電層の先端にはんだ等からなるバンプ電極を形成し、シリコン基板の裏面から貫通導電層が突出する長さを所定の長さに選定することで、バンプ電極の変形によるシリコン基板とバンプ電極との接触を防止するようにしたものもある（特許文献２）。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−７１７１９号公報
【特許文献２】特開２００４−７９７４５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ＳＩＰ技術を適用した半導体装置においてシリコンインターポーザを使用した場合、これに実装されるシリコンチップと熱膨張係数（ＣＴＥ）がほぼ同じであるため、実装されるチップとの関係では、上記のように種々の点でメリットがあり特に問題は生じない。しかしながら、このシリコンインターポーザを実装する有機基板（ビルドアップ基板、マザーボード等）との関係では、以下の課題があった。
【００１２】
すなわち、シリコンインターポーザのＣＴＥと有機基板のＣＴＥとの差が大きいため、このシリコンインターポーザを有機基板に実装すると、該基板との熱膨張ミスマッチが大きく、温度サイクル試験の信頼性が低下するという問題があった。この問題は、特にシリコンインターポーザのサイズが大きい場合（例えば、２０ｍｍ×２０ｍｍ以上）に一層顕著に表れる。
【００１３】
シリコンインターポーザは、各チップと有機基板との間に介在しているため、平面視したときに実装される各チップの個々のサイズを合計したサイズよりも大きくする必要がある。つまり、必要とされるインターポーザのサイズが比較的大きいため、そのサイズに応じて、基板との間でＣＴＥの違いに起因して発生する熱応力による反りも大きくなり、場合によっては端子接続部分に亀裂が生じるといった問題があった（温度サイクル試験の信頼性の低下）。
【００１４】
また、「ロジック」チップと共にＤＲＡＭ等の受動系デバイス（「メモリ」チップ）を搭載したモジュール基板の場合、上記のように「ロジック」チップには一般的にヒートスプレッダが熱結合されるが、このモジュール基板ではヒートスプレッダが「メモリ」チップにも熱結合された構造となっている（つまり、各チップ間は断熱されていない状態にある）。そして、「ロジック」チップの方が「メモリ」チップよりも動作時の発熱量は格段に大きい。このため、「ロジック」チップの発熱がヒートスプレッダを介して「メモリ」チップに伝わりやすく、また、ＤＲＡＭは熱に比較的弱いため、その受ける熱の大きさによっては「メモリ」チップが誤動作をひき起こすといった問題があった。
【００１５】
また、このモジュール基板において共有されるヒートスプレッダの存在により、「ロジック」チップとして更に高性能なものを使いたくても、発熱による「メモリ」チップへの影響を考慮し、グレードを下げた（つまり、消費電力がより小さく、性能的には劣る）ロジックを使わざるを得ないという制限があった。
【００１６】
上記の従来技術の課題は、必ずしもシリコンインターポーザを使用し、これを有機基板に実装した場合に特有のものではなく、「シリコン」や「樹脂」の使用／不使用にかかわらず、実装されるチップとの関係でインターポーザが所定のＣＴＥを有し、このインターポーザとの関係でＣＴＥ差の大きい配線基板を使用した場合にも同様に起こり得る。
【００１７】
本発明は、かかる従来技術における課題に鑑み創作されたもので、表面実装されるインターポーザの配線基板との熱膨張ミスマッチを有効に緩和すると共に、実装される一方の電子部品と他方の電子部品との断熱状態を確保することができるインターポーザ実装配線基板及び電子部品装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の従来技術の課題を解決するため、本発明の一形態によれば、両面に最外層の配線層を有し、該最外層の配線層が基板内部を通して相互に電気的に接続された配線基板と、前記配線基板の一方の面側の最外層の配線層に電気的に接続され、実装される第１の電子部品が有する熱膨張係数と同じ値もしくはこれに近似した値の熱膨張係数を有する第１のインターポーザと、前記配線基板の他方の面側の最外層の配線層に電気的に接続され、実装される第２の電子部品が有する熱膨張係数と同じ値もしくはこれに近似した値の熱膨張係数を有する第２のインターポーザとを備えたことを特徴とするインターポーザ実装配線基板が提供される。
【００１９】
また、本発明の他の形態によれば、上記の形態に係るインターポーザ実装配線基板と、前記第１のインターポーザの前記配線基板に対向する側と反対側の面に実装された第１の電子部品と、前記第２のインターポーザの前記配線基板に対向する側と反対側の面に実装された第２の電子部品とを備えたことを特徴とする電子部品装置が提供される。
【発明の効果】
【００２０】
本発明の一形態に係るインターポーザ実装配線基板の構成によれば、第１、第２の電子部品（代表的には半導体チップ）に対応する第１、第２の各インターポーザを配線基板を挟んで両面に配置しているので、各インターポーザはそれぞれ対応するチップのサイズと同じか、もしくは若干大きいサイズを有していれば十分である。つまり、従来のように１つのインターポーザ上に２つのチップ（例えば、ＣＰＵ等の「ロジック」チップと、ＤＲＡＭ等の「メモリ」チップ）を並べて実装する場合、平面視したときに当該インターポーザのサイズを各チップの個々のサイズを合計したサイズよりも大きくする必要があるが、本発明では、各インターポーザのサイズを相対的に小さくすることができる。
【００２１】
これにより、各インターポーザの、配線基板との間で熱膨張係数（ＣＴＥ）の違いに起因して発生する熱応力による反りの程度を大いに軽減することができる。つまり、基板との熱膨張ミスマッチが有効に緩和されるので、温度サイクル試験の信頼性を高めることができる。
【００２２】
また、第１の電子部品（例えば、「ロジック」チップ）が実装される第１のインターポーザと、第２の電子部品（例えば、「メモリ」チップ）が実装される第２のインターポーザとの間に配線基板が介在しているので、一方の側の「ロジック」チップから発せられた熱は、他方の側の「メモリ」チップに伝わり難くなっている。つまり、配線基板は一種の断熱部材として機能し、この断熱部材を挟んで一方のチップと他方のチップとの断熱状態を確保することができる。これにより、従来技術に見られたような、熱伝達を受ける方のチップが誤動作をひき起こすといった不都合を解消することができる。
【００２３】
また、従来は「ロジック」チップとして高性能なものを使いたくても、放熱の観点からグレードを下げた（消費電力が小さく、性能的には劣る）ロジックを使わざるを得ないという制限があったが、本発明では、そのような制限はない。「ロジック」チップと「メモリ」チップは配線基板を挟んで別々に配置することができるので、「ロジック」チップの発熱による「メモリ」チップへの影響を考慮する必要はなく、「ロジック」チップとして高性能のデバイスを選択し易くなる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態に係るインターポーザ実装配線基板（パッケージ）の構成を示す断面図である。
【図２】図１のパッケージの両面に半導体チップ（電子部品）を実装した状態（半導体装置（電子部品装置）の一例）を示す断面図である。
【図３】図２の半導体装置にヒートスプレッダを設けた状態（半導体装置の他の例）を示す断面図である。
【図４】図３の半導体装置をマザーボードに実装した状態を示す断面図である。
【発明を実施するための形態】
【００２５】
以下、本発明の好適な実施の形態について、添付の図面を参照しながら説明する。
【００２６】
図１は本発明の一実施形態に係るインターポーザ実装配線基板（パッケージ）の構成を断面図の形態で示したものである。
【００２７】
本実施形態に係るインターポーザ実装配線基板５０は、配線基板１０と、この配線基板１０を挟んで上下両面にそれぞれ実装されたインターポーザ２０及びインターポーザ３０とを備えている。
【００２８】
配線基板１０は、少なくとも、最外層の配線層が基板内部を通して相互に電気的に接続された構造を有していれば十分である。基板内部には配線層が形成されていてもよいし、形成されていなくてもよい。また、基板本体を構成する材料は特に限定されないが、本実施形態では、その基材としてエポキシ樹脂やポリイミド樹脂等を用いた樹脂基板（有機基板）１１を使用している。
【００２９】
この樹脂基板１１の両面には、それぞれ所要の形状にパターニングされた最外層の配線層１２及び１３が形成されている。さらに、各配線層１２，１３の所要の箇所に画定されたパッド１２Ｐ，１３Ｐの部分を露出させて両面を覆うように保護膜としてのソルダレジスト層（絶縁層）１４及び１５が形成されている。
【００３０】
本発明を特徴付ける部分ではないので詳細な図示は省略するが、樹脂基板１１の内部に配線層が形成されている形態の場合には、基板内部で絶縁層を介在させて積層された各配線層及び各配線層間を相互に接続するビアホール（に充填された導体：ビア）を介して最外層の各配線層１２，１３が相互に電気的に接続されている。この形態の基板としては、例えば、ビルドアップ法を用いて形成され得る多層構造の配線基板がある。一方、樹脂基板１１の内部に配線層が形成されていない形態の場合には、この樹脂基板１１の所要の箇所に適宜形成されたスルーホール（に充填された導体）を介して最外層の各配線層１２，１３が相互に電気的に接続されている。配線層１２，１３の材料としては銅（Ｃｕ）が用いられ、絶縁層の材料としては代表的にエポキシ樹脂が用いられる。
【００３１】
配線基板１０の両面から露出する各パッド１２Ｐ，１３Ｐには、後述するように各インターポーザ２０，３０がはんだバンプ等の導電性部材を介して接合され、また、本パッケージ５０をマザーボード等の実装基板に実装する際に使用される外部接続端子（図示の例では、はんだボール１６）が接合されている。このため、各パッド１２Ｐ，１３Ｐにニッケル（Ｎｉ）めっき及び金（Ａｕ）めっきをこの順に施しておくのが望ましい。これは、Ａｕ層によりはんだバンプ等との接合時のコンタクト性を良くするためと、Ｎｉ層によりパッド１２Ｐ，１３Ｐを構成するＣｕ層とＡｕ層との密着性を高め、ＣｕがＡｕ層中へ拡散するのを防止するためである。
【００３２】
なお、はんだボール１６（外部接続端子）を接合するパッド１３Ｐは、配線基板１０上でインターポーザ３０が搭載される領域の周囲の部分（基板１０の表面）に設けられている。また、図示のはんだボール１６に代えて、当該パッド１３Ｐに金属製のピンをはんだ等で接合してもよい。ただし、ピンを接合した場合には、実装基板（マザーボード等）上で当該ピンに対応する箇所に、当該ピンを受け入れるためのソケット端子が適宜設けられる。
【００３３】
配線基板１０の両面に配置される各インターポーザ２０，３０は、それぞれ半導体チップ（代表的にはシリコンチップ）を実装するためのものであり、少なくとも当該チップの実装面積に相当する大きさ（サイズ）を有していれば十分である。本実施形態では、後述するように各インターポーザ２０，３０のサイズが、それぞれ対応するチップのサイズよりも若干大きくなるように選定されている。
【００３４】
また、各インターポーザ２０，３０は、その基材の熱膨張係数（ＣＴＥ）が、実装される当該チップのＣＴＥと同じ値もしくはこれに近似した値となるように選定されている。本実施形態では、インターポーザ２０，３０の基材を構成する材料として、その熱膨張係数（ＣＴＥ）が２ｐｐｍ／℃以上で１０ｐｐｍ／℃以下の範囲内にあるものを選択している。特定的には、実装されるシリコンチップとの熱膨張ミスマッチを実質的に無くしたいという点から、当該チップが有するＣＴＥと同じＣＴＥ（＝３ｐｐｍ／℃）を有するシリコン基板２１，３１を使用している。
【００３５】
また、各インターポーザ２０，３０は、図示のように配線基板１０を挟んで対向する位置に配設されている。すなわち、平面視したときにインターポーザ２０の実装エリア内にインターポーザ３０の実装エリアが含まれるよう、各インターポーザ２０，３０は実装されている。このように各インターポーザ２０，３０を対向配置することで、両者間を接続する配線長の最短化を図ることができる。これは、信号の高速伝搬に寄与する。
【００３６】
各インターポーザ２０，３０は、サイズが相違している点を除き、基本的にはそれぞれ同じ構成を有している。すなわち、インターポーザ２０（３０）において、シリコン基板２１（３１）の所要の箇所に貫通電極２２（３２）が形成されている。この貫通電極２２（３２）は、その両端面がそれぞれシリコン基板２１（３１）の両面とほぼ同一面となるように形成されている。また、貫通電極２２（３２）とシリコン基板２１（３１）の間には、図示はしていないが絶縁層（例えば、シリコン酸化膜）が形成されている。さらにシリコン基板２１（３１）の両面に、それぞれ所要の形状にパターニングされた配線層２３及び２４（３３及び３４）が形成されており、それぞれ所要の箇所にパッド２３Ｐ及び２４Ｐ（３３Ｐ及び３４Ｐ）の部分が画定されている。各パッド２３Ｐ，２４Ｐ（３３Ｐ，３４Ｐ）は、シリコン基板２１（３１）の両面に露出した貫通電極２２（３２）の両端面にそれぞれ接続されている。
【００３７】
さらに、シリコン基板２１（３１）の一方の面（パッド２３Ｐ（３３Ｐ）が形成されている側の面）に、エポキシ樹脂等からなる絶縁層２５（３５）が形成され、さらにこの絶縁層２５（３５）上に、所要の形状にパターニングされた配線層２６（３６）が形成されている。この配線層２６（３６）の所要の箇所に画定されたパッド２６Ｐ（３６Ｐ）の部分は、その下層配線層のパッド２３Ｐ（３３Ｐ）に接続されている。
【００３８】
さらに、インターポーザ２０（３０）の両面には、それぞれパッド２６Ｐ，２４Ｐ（３６Ｐ，３４Ｐ）の部分を露出させて表面を被覆するように保護膜としてのソルダレジスト層（絶縁層）２７，２８（３７，３８）がそれぞれ形成されている。各ソルダレジスト層２７，２８（３７，３８）から露出するパッド２６Ｐ，２４Ｐ（３６Ｐ，３４Ｐ）には、Ｎｉ／Ａｕめっきが施されている。Ｎｉ／Ａｕめっきを施す理由は、配線基板１０におけるパッド１２Ｐ，１３Ｐの場合と同様である。
【００３９】
各インターポーザ２０，３０は、それぞれ配線基板１０に対向する側の面のパッド２４Ｐ，３６Ｐが導電性部材４１，４２を介して配線基板１０上の対応するパッド１２Ｐ，１３Ｐに電気的及び機械的に接続されている。導電性部材４１，４２としては、はんだや銀（Ａｇ）ペースト等の導電性ペースト等を適宜使用できるが、本実施形態では、はんだ（バンプ）を使用している。このはんだ（バンプ）４１，４２には、錫（Ｓｎ）−鉛（Ｐｂ）系の共晶はんだや、環境に配慮した鉛フリーはんだ（Ｓｎ−銀（Ａｇ）、Ｓｎ−Ａｇ−Ｃｕ等）などが用いられる。
【００４０】
さらに、配線基板１０と各インターポーザ２０，３０との間隙に熱硬化性のアンダーフィル樹脂４３，４４が充填されている。このアンダーフィル樹脂４３，４４の熱硬化により、各インターポーザ２０，３０は配線基板１０に機械的に接合されている。充填するアンダーフィル樹脂４３，４４の材料としては、液状の熱硬化性樹脂が用いられ、例えば、エポキシ樹脂、シリコーン樹脂等が好適に使用され得る。樹脂の弾性率や熱膨張係数（ＣＴＥ）等を調整するためにフィラー（シリカ、アルミナ、ケイ酸カルシウム等の無機物の微粒子）を適宜添加して使用するのが望ましい。アンダーフィル樹脂４３，４４を充填する方法としては、インジェクションモールド、アンダーフィルフロー等の方法を用いることができる。
【００４１】
また、各インターポーザ２０，３０の露出している側の面（パッド２６Ｐ，３４Ｐが形成されている側の面）には、後述するように半導体素子（チップ）がその電極端子を介して実装されるようになっている。このため、チップの電極端子に接続される側のパッド２６Ｐ，３４Ｐには、チップを実装する際の便宜を考慮して、チップ実装時にその電極端子（はんだバンプや金（Ａｕ）バンプ等）と接続し易いようにプリソルダ等によりはんだを被着させておいてもよい。
【００４２】
図２は、本実施形態のパッケージ（インターポーザ実装配線基板）５０の両面に電子部品としての半導体チップを実装した状態、すなわち、電子部品装置としての半導体装置の一例を断面図の形態で示したものである。
【００４３】
図示の半導体装置６０は、パッケージ５０において各インターポーザ２０，３０の配線基板１０に対向する側と反対側の面に、それぞれＣＰＵ等の「ロジック」チップ１、ＤＲＡＭ等の「メモリ」チップ２が実装されて構成されている。「ロジック」チップ１は、動作時の発熱量が比較的大きいデバイスであり、これに対し「メモリ」チップ２は、外部からの熱に比較的弱いデバイスである。
【００４４】
各チップ１，２は、それぞれ能動系デバイス、受動系デバイスの違いこそあれ、基本的には同じプロセスを用いて作製されたものである。すなわち、半導体プロセスを用いてシリコンウエハの一方の面に複数のデバイスを作り込み、このウエハを各デバイス単位にダイシング（個片化）することによって得られたシリコンチップ（ダイ）である。各チップ１，２の回路形成面には、それぞれ所要の数の電極パッド（突起状の電極端子）１ａ，２ａが、例えば、エリアアレイの態様で配列されている。
【００４５】
各チップ１，２は、それぞれの電極パッド（端子）１ａ，２ａがはんだバンプ４５，４６を介してインターポーザ２０，３０上の対応するパッド２６Ｐ，３４Ｐに電気的及び機械的に接続されている（フリップチップ実装）。さらに、その実装された各チップ１，２と対応するインターポーザ２０，３０との間隙に熱硬化性のアンダーフィル樹脂４７，４８が充填されている。このアンダーフィル樹脂４７，４８の熱硬化により、各チップ１，２はインターポーザ２０，３０に固定化されている（機械的な接合）。
【００４６】
図３は、図２に示す半導体装置６０に放熱部材としてのヒートスプレッダを配設した状態（半導体装置の他の例）を断面図の形態で示したものである。
【００４７】
図示の半導体装置６０ａにおいて、３はヒートスプレッダを示し、ＣＰＵ等の「ロジック」チップ１が動作時に発する熱を大気に放出するためのものである。このヒートスプレッダ３は金属製であり、その材料としては代表的に銅（Ｃｕ）が用いられ、さらにその表面にニッケル（Ｎｉ）めっきが施されている。ヒートスプレッダ３は、その主要部分が板状に成形されており（板状部３ａ）、この板状部３ａの周囲に側壁部３ｂが一体的に形成された構造を有している。この側壁部３ｂは、平面視したときの配線基板１０の外形に対応して、方形のリング状に成形されている。つまり、ヒートスプレッダ３は、インターポーザ２０及びこれに実装された「ロジック」チップ１を収容する凹部を有するように成形されている。
【００４８】
チップ１は、その電極パッド（端子）１ａが形成されている側と反対側の面に形成された接着剤（層）４を介して、ヒートスプレッダ３の板状部３ａの内側表面に接合されている。接着剤４には熱伝導性の良好な材料を使用するのが望ましく、例えば、銀（Ａｇ）ペーストが用いられる。あるいは、ＴＩＭ（サーマル・インタフェース・マテリアル）と呼ばれる材料を用いて熱的に結合（接着）させてもよい。かかる熱インタフェース材（ＴＩＭ）としては、インジウム、シリコン（もしくは炭化水素）グリース、金属フィラー、グラファイト等の高熱伝導性物質を樹脂バインダでシート状に成形したものなどが好適に用いられる。
【００４９】
また、ヒートスプレッダ３の側壁部３ｂは、配線基板１０（ソルダレジスト層１４）上の所要の箇所に形成された接着剤（層）５を介して配線基板１０に固定されている。接着剤５の材料としては、シリコーン樹脂、エポキシ樹脂、ポリイミド樹脂等の熱硬化性樹脂が用いられる。
【００５０】
図４は、図３に示す半導体装置６０ａをマザーボードに実装した状態を断面図の形態で示したものである。
【００５１】
図示のように、マザーボード６には、その最外層の配線層７の所要の箇所にパッド７Ｐの部分が画定されており、このパッド７Ｐの部分を露出させて表面を覆うように保護膜としてのソルダレジスト層８が形成されている。このマザーボード６は、配線基板１０における樹脂基板１１と同様に、その基材としてエポキシ樹脂やポリイミド樹脂等を用いた有機基板の形態を有している。半導体装置６０ａは、配線基板１０に設けられた外部接続端子（はんだボール１６）を介してマザーボード６上の対応するパッド７Ｐに電気的に接続されている。
【００５２】
本実施形態に係るパッケージ（インターポーザ実装配線基板）５０は、基本的には、所要の配線基板１０と２種類のインターポーザ２０，３０を用意し、配線基板１０を挟んで両面に各インターポーザ２０，３０を対向させて実装し、さらに配線基板１０と各インターポーザ２０，３０との間隙にアンダーフィル樹脂４３，４４を充填することで、製造することができる。詳細な工程図は省略するが、各工程で行う処理を説明すると、以下の通りである。
【００５３】
＜配線基板１０の作製＞
配線基板本体を構成する樹脂基板（有機基板）１１の形態としては、少なくとも最外層の配線層が基板内部を通して相互に電気的に接続された形態のものであれば十分である。例えば、ビルドアップ法を用いた多層構造の配線基板を利用することができる。これは、ベース基材としてのコア基板（ガラスエポキシ基板等）を中心としてその両面に、絶縁層の形成、絶縁層におけるビアホールの形成、ビアホールの内部を含めた配線パターン（配線層）の形成を順次繰り返して積み上げていくものである。絶縁層の材料としては代表的にエポキシ樹脂が用いられ、配線層の材料としては銅（Ｃｕ）が用いられる。かかるプロセスを経て形成された最外層の配線層１２，１３は、基板内部の所要箇所に適宜形成された各配線層及び各配線層間を相互に接続するビアを介して電気的に接続されている。
【００５４】
最外層の配線層１２，１３の所要の箇所に画定される各パッド（Ｃｕ）１２Ｐ，１３Ｐには、Ｎｉめっき及びＡｕめっきをこの順に施しておく。Ｎｉ／Ａｕめっきを施す理由は上述した通りである。
【００５５】
さらに樹脂基板１１の両面に、それぞれ保護膜として機能するソルダレジスト層１４及び１５を形成する。例えば、感光性のエポキシ系樹脂等を樹脂基板１１及び配線層１２，１３上に塗布し、それぞれ樹脂層を所要の形状（パッド１２Ｐ，１３Ｐの部分を除いた形状）にパターニングすることで、ソルダレジスト層１４，１５を形成することができる。さらに、マザーボード６（図４）に実装される側のパッド１３Ｐに、外部接続端子としてのはんだボール１６をリフローにより接合する。
【００５６】
以上の工程により、配線基板１０が作製されたことになる。この配線基板１０は、例えば、大きさが３０ｍｍ×３０ｍｍ、厚さが５００μｍ程度に選定されている。また、接合されるはんだボール１６の大きさは、直径が４００μｍ程度である。
【００５７】
＜インターポーザ２０，３０の作製、及び配線基板１０への実装＞
「ロジック」チップ１を実装するためのインターポーザ２０と、「メモリ」チップ２を実装するためのインターポーザ３０は、サイズの違いこそあれ、基本的には同じプロセスを用いて作製することができる。
【００５８】
先ず、所要の厚さのシリコン基板２１，３１を用意し、各シリコン基板２１，３１に対し、エッチング等により所要の貫通孔を形成し、この貫通孔内壁を含む全面に熱処理等により酸化膜（シリコン酸化膜）を形成し、次いで、めっき等により銅（Ｃｕ）等の導電性材料を貫通孔に充填し、貫通電極２２，３２を形成する。さらに、研磨等により貫通電極２２，３２の両端面がシリコン基板２１，３１の両面と同一面となるように形成した後、シリコン基板２１，３１の両面に、それぞれスパッタリングやめっき等により銅（Ｃｕ）等の金属からなる配線層２３及び２４、３３及び３４を形成する。
【００５９】
さらに、シリコン基板２１，３１の一方の面（パッド２３Ｐ，３３Ｐが形成されている側の面）に、エポキシ樹脂やポリイミド樹脂等からなる絶縁層２５，３５を形成し、この絶縁層２５，３５上に、めっき等により形成したＣｕ等の金属からなる配線層２６，３６を積層する。さらに両面に、それぞれパッド２６Ｐ及び２４Ｐ、３６Ｐ及び３４Ｐの部分を露出させて表面を被覆する保護膜（ソルダレジスト層）２７及び２８、３７及び３８をそれぞれ形成することで、インターポーザ２０，３０を形成することができる。
【００６０】
なお、図１の構成例では、各インターポーザ２０，３０のシリコン基板２１，３１の一方の面に２層の配線層２３及び２６、３３及び３６と１層の絶縁層２５，３５を形成し、他方の面には１層の配線層２４，３４のみを形成しているが、形成すべき配線層と絶縁層の層数はこれに限定されないことはもちろんである。必要に応じて、シリコン基板２１，３１の両面にそれぞれ配線層及び絶縁層を所要層数積層してもよく、また、いずれか一方の面にのみ多層に積層してもよい。
【００６１】
インターポーザ２０，３０の配線基板１０への実装は、通常のフリップチップ実装の場合と同様にして行うことができる。先ず、インターポーザ２０，３０の保護膜２８，３７から露出している各パッド２４Ｐ，３６Ｐにはんだボール（はんだ４１，４２）を被着させておき、それぞれのはんだ４１，４２を、配線基板１０上の対応するパッド１２Ｐ，１３Ｐに当接させ、リフローにより溶融させて、インターポーザ２０，３０側のパッド２４Ｐ，３６Ｐと配線基板１０側のパッド１２Ｐ，１３Ｐとを電気的に接続する。
【００６２】
さらに、配線基板１０と各インターポーザ２０，３０との間隙に、エポキシ樹脂、シリコーン樹脂等の熱硬化性のアンダーフィル樹脂４３，４４を充填し、各インターポーザ２０，３０を配線基板１０に固定化する。
【００６３】
以上の工程により、本実施形態のパッケージ（インターポーザ実装配線基板）５０が作製されたことになる。この構成において、インターポーザ２０は、例えば、大きさが１２ｍｍ×１２ｍｍ、厚さが１５０μｍ程度に選定されており、インターポーザ３０は、例えば、大きさが１０ｍｍ×１０ｍｍ、厚さが１５０μｍ程度に選定されている。また、各インターポーザ２０，３０と配線基板１０との間隙は、それぞれ５０μｍ程度に選定されている。
【００６４】
＜半導体チップ１，２の作製、及びインターポーザ２０，３０への実装＞
例えば、１２インチの大きさのシリコンウエハに対し、その一方の面側に所要のデバイスプロセスを施して複数のデバイス（「ロジック」デバイス、又は「メモリ」デバイス）をアレイ状に作り込み、そのデバイスが形成されている側の面に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜を形成し、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線層の一部分に画定される電極パッドに対応する部分のパッシベーション膜をレーザ等により除去する。
【００６５】
さらに、パッシベーション膜上に、フォトリソグラフィによりポリイミド樹脂等の絶縁膜を形成した後、この絶縁膜が形成されている側の全面に、スパッタリングにより金属薄膜（電極パッド（Ａｌ）との密着性を高めるためのチタン（Ｔｉ）層又はクロム（Ｃｒ）層と、この上に積層される銅（Ｃｕ）層との２層構造）を形成する。さらに、この金属薄膜上に、形成すべきチップの突起状端子（電極パッド１ａ，２ａ）の形状に応じた開口部を有するようパターニングされためっきレジストを形成する。
【００６６】
次に、このめっきレジスト層の開口部から露出している電極パッド（金属薄膜）上に、金属薄膜をシード層として利用した電解Ｃｕめっきにより、所要の突起状端子（電極パッド１ａ，２ａ）を形成する。次いで、適当な研削装置を用いてウエハ裏面（デバイスが形成されている側と反対側の面）を研削し、所定の厚さ（「ロジック」チップ１の場合は５００μｍ程度、「メモリ」チップ２の場合は５０μｍ程度）に薄くした後、めっきレジスト層を除去する。さらに、露出している金属薄膜（Ｔｉ（Ｃｒ）／Ｃｕ）をウエットエッチングにより除去し、パッシベーション膜を露出させる。この後、所定の表面洗浄等を行う。
【００６７】
そして、ダイサー等により各デバイス（チップ）単位に切断分割することで、一方の面に突起状の電極パッド１ａ（又は２ａ）が形成された個々の「ロジック」チップ１（又は「メモリ」チップ２）を得ることができる。なお、各チップ単位に切断分割する際、「ロジック」チップ１の場合は大きさが１０ｍｍ×１０ｍｍ、「メモリ」チップ２の場合は大きさが８ｍｍ×８ｍｍとなるように選定される。
【００６８】
さらに、作製された各チップ１，２をそれぞれ対応するインターポーザ２０，３０にフリップチップ実装する。そして、各インターポーザ２０，３０と各チップ１，２との間隙に熱硬化性のアンダーフィル樹脂４７，４８を充填し、固定化する。
【００６９】
上述した工程では、配線基板１０の両面にそれぞれインターポーザ２０，３０を実装した後、各インターポーザ２０，３０にそれぞれチップ１，２を実装しているが、必ずしもこの順序で実装を行う必要はない。これとは逆に、各インターポーザ２０，３０にそれぞれチップ１，２を実装して一体的に固定化した後、その一体化された各構造体を配線基板１０の両面にそれぞれ実装するようにしてもよい。
【００７０】
以上の工程により、図２の半導体装置６０が作製されたことになる。
【００７１】
＜ヒートスプレッダ３の作製、及び半導体装置６０への取り付け＞
先ず、「ロジック」チップ１に熱結合させるためのヒートスプレッダ３を用意する。例えば、大きさが３０×３０ｍｍ程度の厚めの銅板を用意し、この銅板の周囲に沿った部分を残して他の部分（中央部分）を、例えば、プレスやエッチング加工などにより、所要の深さまで凹部状に除去する。これにより、図示のようにその主要部分が板状に成形された板状部３ａとその周囲に一体的に形成された側壁部３ｂとからなる構造体が出来上がる。さらに、この構造体の全面にニッケル（Ｎｉ）めっきを施すことで、所要のヒートスプレッダ３を得ることができる。
【００７２】
次に、チップ１の裏面（電極パッド１ａが形成されている側と反対側の面）にＡｇペースト等の熱伝導性の良好な接着剤４を適量塗布するとともに、配線基板１０（ソルダレジスト層１４）上の所要の箇所にシリコーン樹脂等の固定用の接着剤５を適量塗布する。さらに、ヒートスプレッダ３を、その凹部内にインターポーザ２０及びチップ１が収容されるように配線基板１０上に位置合わせし、各接着剤４，５を熱硬化させて、ヒートスプレッダ３をチップ１上及び配線基板１０上に接合（固定化）する。
【００７３】
以上の工程により、図３の半導体装置６０ａが作製されたことになる。
【００７４】
以上説明したように、本実施形態に係るインターポーザ実装配線基板５０及びこれを用いた半導体装置６０（６０ａ）の構成によれば、「ロジック」チップ１、「メモリ」チップ２をそれぞれ実装するためのシリコンインターポーザ２０，３０を配線基板１０を挟んで両面に対向させて実装しているので、各インターポーザ２０，３０はそれぞれ当該チップ１，２のサイズと同じか、もしくは若干大きいサイズを有していれば十分である。つまり、従来のように同一インターポーザ上に「ロジック」チップと「メモリ」チップを並べて実装する場合、平面視したときに当該インターポーザのサイズを各チップの個々のサイズを合計したサイズよりも大きくする必要があるが、本実施形態のパッケージ（インターポーザ実装配線基板５０）では、各シリコンインターポーザ２０，３０のサイズを相対的に小さくすることができる。
【００７５】
これにより、各シリコンインターポーザ２０，３０の、配線基板１０（樹脂基板１１）との間で熱膨張係数（ＣＴＥ）の違いに起因して発生する熱応力による反りの程度を大いに軽減することができる。つまり、有機基板（樹脂基板１１）との熱膨張ミスマッチが有効に緩和されるので、温度サイクル試験の信頼性を向上させることが可能となる。
【００７６】
また、「ロジック」チップ１が実装されるシリコンインターポーザ２０と、「メモリ」チップ２が実装されるシリコンインターポーザ３０との間に配線基板１０が介在しているので、一方の側の「ロジック」チップ１から発せられた熱は、他方の側の「メモリ」チップ２に伝わり難くなっている。つまり、配線基板１０は一種の断熱部材として機能し、これを挟んで一方のチップ１と他方のチップ２との断熱状態を確保することができる。これにより、従来技術に見られたような、熱伝達を受ける方の「メモリ」チップが誤動作をひき起こすといった不都合を解消することができる。
【００７７】
また、従来は「ロジック」チップとして高性能なものを使いたくても、放熱の観点からグレードを下げた（消費電力が小さく、性能的には劣る）ロジックを使わざるを得ないという制限があったが、本実施形態によれば、そのような制限はない。すなわち、「ロジック」チップ１と「メモリ」チップ２は配線基板１０を挟んで別々に配置することができるので、「ロジック」チップ１の発熱による「メモリ」チップ２への影響を考慮する必要はなく、「ロジック」チップ１として更に高性能のデバイスを選択し易くなる。
【００７８】
また、本実施形態では、各インターポーザ２０，３０の基材を構成する材料として同じシリコンを使用しているが、各インターポーザ２０，３０のサイズや形状が大幅に異なったり、配置位置が異なったりした場合、配線基板１０の上面側と下面側とで、各インターポーザ２０，３０と配線基板１０との間で発生する熱応力の大きさが異なり、あるいは熱応力の発生箇所が異なることとなり、配線基板１０に反りが生じることが想定される。これに対し、本実施形態のインターポーザ実装配線基板５０の構成では、各インターポーザ２０，３０を、それぞれの中心が一致するように配線基板１０を挟んで対向配置させている。かかる配置形態により、配線基板１０の上面側と下面側で発生する応力が打ち消しあい、配線基板１０の反り抑制を図ることが可能となる。
【００７９】
また、配線基板１０の反り防止の観点からは、各インターポーザ２０，３０の形状（平面視したときの形状）を互いに同じ形状（相似形）にすると好適である。さらに、各インターポーザ２０，３０の面積を近似（面積の差異が５０％以内）させると好適である。その際、各インターポーザ２０，３０にそれぞれ実装される各チップ１，２の面積・形状が相互に異なっていても、インターポーザ２０，３０の形状が上記のいずれかの条件を備えていれば、配線基板１０の反りを抑制することができる。
【００８０】
上述した実施形態では、インターポーザ２０，３０の基材としてシリコン基板２１，３１を用いた場合を例にとって説明したが、本発明の要旨（配線基板を挟んでその両面に、それぞれ実装される電子部品（チップ）との関係で所定の熱膨張係数を有するインターポーザを実装すること）からも明らかなように、インターポーザを構成する材料がこれに限定されないことはもちろんである。要は、インターポーザの熱膨張係数（ＣＴＥ）が、これに実装されるチップ（電子部品）のＣＴＥと同じ値か、あるいはこれに近似した値となるように選定されていれば十分である。
【００８１】
例えば、窒化アルミニウム（ＣＴＥ：４．５ｐｐｍ／℃）やアルミナ（ＣＴＥ：６．７ｐｐｍ／℃前後）等のセラミックを使用してもよい。ただし、実装されるシリコンチップ１，２との熱膨張ミスマッチを出来るだけ僅少にする必要性から、当該チップ１，２のＣＴＥ（＝３ｐｐｍ／℃）に可能な限り近づけたＣＴＥを有するセラミック材を選択するのが望ましい。
【００８２】
また、エポキシ樹脂やポリイミド樹脂等の有機材料を使用することも可能である。ただし、エポキシ樹脂等を使用した場合、配線基板１０（樹脂基板１１）との関係では特に問題はないが、実装されるチップ１，２との関係では、シリコンやセラミックを使用した場合と比べて、当該チップ１，２との熱膨張ミスマッチが拡大する方向にある。このため、使用する樹脂に、例えば、フィラー（シリカ、アルミナ、ケイ酸カルシウム等の無機物の微粒子）を添加するなどして適宜ＣＴＥを調整し、当該チップ１，２のＣＴＥに極力近づけるようにするのが望ましい。
【００８３】
また、上述した実施形態では、配線基板１０の基板本体として樹脂基板１１を使用した場合を例にとって説明したが、基板本体の形態はこれに限定されず、例えば、セラミック基板を使用してもよい。
【符号の説明】
【００８４】
１，２…半導体素子（チップ／電子部品）、
１ａ，２ａ…電極パッド（端子）、
３…ヒートスプレッダ（放熱部材）、
１０（１１）…配線基板（樹脂基板／有機基板）、
１２, １３, ２３，２４，２６，３３，３４，３６…配線層、
１２Ｐ，１３Ｐ，２３Ｐ，２４Ｐ，２６Ｐ，３３Ｐ，３４Ｐ，３６Ｐ…パッド、
１４，１５，２７，２８，３７，３８…ソルダレジスト層（絶縁層／保護膜）、
１６…はんだボール（外部接続端子）、
２０，３０…（シリコン）インターポーザ、
２１，３１…シリコン基板（基材）、
２２，３２…貫通電極、
２５，３５…絶縁層、
４１，４２，４５，４６…はんだバンプ（導電性部材）、
４３，４４，４７，４８…アンダーフィル樹脂、
５０…インターポーザ実装配線基板（パッケージ）、
６０，６０ａ…半導体装置（電子部品装置）。
【図１】
2011082293.tif 000003
【図２】
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【図３】
2011082293.tif 000005
【図４】
2011082293.tif 000006