(57)【要約】【課題】簡単な回路構成で、広範囲で高精度かつ低いヒステリシス特性を持たせることができるヒステリシスコンパレータを提供する。【解決手段】ヒステリシスコンパレータ１において、差動対３０の一方に定電流源２の負荷抵抗２２と比精度が保たれている抵抗２３が設けられているコンパレータ回路３、４の出力をＲＳラッチ５のリセット、セット入力とし、入力信号Ｖｉｎａ、Ｖｉｎｂをコンパレータ回路３、４へ入力する際は互いに逆になるように入力する。【選択図】図１
2011061337.tif 000002
【特許請求の範囲】
【請求項１】
負荷抵抗を持つ定電流源と、前記定電流源から所定の電流が供給される差動対および前記差動対の一方側に前記負荷抵抗に対して比精度を持った抵抗が設けられ、前記差動対の一方に入力される入力信号と前記差動対の他方に入力される入力信号とを比較し比較結果を出力するコンパレータ回路と、が設けられたヒステリシスコンパレータであって、
前記コンパレータ回路が、第一のコンパレータ回路と、第二のコンパレータ回路の、２つ設けられ、
前記第一のコンパレータ回路の前記差動対の一方および前記第二のコンパレータ回路の前記差動対の他方には第一の入力信号が入力されているとともに、第一のコンパレータ回路の前記差動対の他方および前記第二のコンパレータ回路の前記差動対の一方には第二の入力信号が入力され、そして、
前記第一のコンパレータ回路および前記第二のコンパレータ回路の出力信号によって自身の出力信号が反転する出力回路が設けられている
ことを特徴とするヒステリシスコンパレータ。
【請求項２】
前記負荷抵抗に対して比精度を持った抵抗が、可変抵抗で構成されていることを特徴とする請求項１記載のヒステリシスコンパレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヒステリシス特性を持ったコンパレータ回路であるヒステリシスコンパレータに関する。
【背景技術】
【０００２】
ブラシレスＤＣモータの制御には、モータ位置情報をホール素子から読み取り、モータの現在の位置によって、モータ駆動用信号を制御する必要がある。このときモータの位置をプリドライバに伝達するため、ホール信号と呼ばれる正弦波の差動信号をヒステリシスコンパレータで受けている。
【０００３】
ホール信号はコモンモードノイズが乗りやすいため、ノイズ除去のために定格３０ｍＶ程度の低ヒステリシスを付けたコンパレータが望まれていた。しかしながら、電源電圧の揺れ、プロセスのバラつき等、性能悪化を招く悪条件の中、３０ｍＶという低いヒステリシスを達成することは難しいという問題があった。
【０００４】
従来は、例えば特許文献１に記載されたヒステリシスコンパレータ回路が提案されている。特許文献１に記載されたヒステリシスコンパレータ回路は、広範囲に渡り高精度なヒステリシスの調整を行う目的で、出力段のコンパレータ出力信号に基づいて差動対の各電位差が変化するスイッチ機能を有し、差動対を構成する各回路に対して直列又は並列に接続された抵抗を設け、抵抗を差動対の各回路に対して並列又は直列に接続してコンパレータ出力信号に基づいて制御している。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載されたヒステリシスコンパレータ回路は、低ヒステリシス特性を持たせたい場合、ヒステリシス特性に大きく依存する差動対の抵抗による電位差のバラつきについて考慮されておらず、また、スイッチ自身の抵抗成分がヒステリシス特性に影響し、目標の特性を持たせることができないという問題があった。
【０００６】
さらに、出力信号をスイッチの切り替え信号としているため、フィードバックの際に配線遅延等で信号が遅れる場合、コンパレータ出力に異常をきたす可能性があるという問題もある。
【０００７】
本発明はかかる問題を解決することを目的としている。
【０００８】
即ち、本発明は、簡単な回路構成で、広範囲で高精度かつ低いヒステリシス特性を持たせることができるヒステリシスコンパレータを提供することを目的としている。
【課題を解決するための手段】
【０００９】
負荷抵抗を持つ定電流源と、前記定電流源から所定の電流が供給される差動対および前記差動対の一方側に前記負荷抵抗に対して比精度を持った抵抗が設けられ、前記差動対の一方に入力される入力信号と前記差動対の他方に入力される入力信号とを比較し比較結果を出力するコンパレータ回路と、が設けられたヒステリシスコンパレータであって、前記コンパレータ回路が、第一のコンパレータ回路と、第二のコンパレータ回路の、２つ設けられ、前記第一のコンパレータ回路の前記差動対の一方および前記第二のコンパレータ回路の前記差動対の他方には第一の入力信号が入力されているとともに、第一のコンパレータ回路の前記差動対の他方および前記第二のコンパレータ回路の前記差動対の一方には第二の入力信号が入力され、そして、前記第一のコンパレータ回路および前記第二のコンパレータ回路の出力信号によって自身の出力信号が反転する出力回路が設けられていることを特徴とするヒステリシスコンパレータである。
【００１０】
請求項２に記載された発明は、請求項１に記載の発明において、前記負荷抵抗に対して比精度を持った抵抗が、可変抵抗で構成されていることを特徴とする。
【発明の効果】
【００１１】
請求項１に記載の発明によれば、第一のコンパレータ回路の差動対の一方および第二のコンパレータ回路の差動対の他方には第一の入力信号が入力されているとともに、第一のコンパレータ回路の差動対の他方および第二のコンパレータ回路の差動対の一方には第二の入力信号が入力され、第一のコンパレータ回路および第二のコンパレータ回路の出力が出力回路に入力されており、第一、第二のコンパレータ回路が、定電流源から所定の電流が供給される差動対およびその差動対の一方側に負荷抵抗に対して比精度を持った抵抗が設けられているので、第一、第二のコンパレータ回路の電流を生成する定電流源の負荷抵抗と差動対の抵抗の比精度を保つことにより、ヒステリシス特性に大きく関わる差動対の抵抗による電圧降下の精度を維持することが出来、また、第一、第二のコンパレータ回路の入力を互いに逆に接続し、第一、第二のコンパレータ回路で入力電位差がヒステリシス幅となる時に論理反転する出力信号を生成して、それらの信号を出力回路で受けることで、スイッチならびにフィードバックを用いることなく、簡単な回路構成で広範囲かつ高精度なヒステリシスを持つコンパレータを実現することができる。
【００１２】
請求項２に記載の発明によれば、負荷抵抗に対して比精度を持った抵抗が、可変抵抗で構成されているので、外部より抵抗が設定可能となり、ヒステリシスを時間的に変化させることができ、その上、広範囲かつ高精度なヒステリシスを持つコンパレータを実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態にかかるヒステリシスコンパレータの回路図である。
【図２】図１に示したコンパレータ回路の回路図である。
【図３】図１に示したヒステリシスコンパレータのタイミングチャートである。
【図４】本発明の他の実施形態にかかるコンパレータ回路の回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明の一実施形態を、図１乃至図３を参照して説明する。図１は、本発明の一実施形態にかかるヒステリシスコンパレータの回路図である。図２は、図１に示したコンパレータの回路図である。図３は、図１に示したヒステリシスコンパレータのタイミングチャートである。
【００１５】
図１に示したヒステリシスコンパレータ１は、定電流源２と、第一のコンパレータ回路としてのコンパレータ回路３と、第二のコンパレータ回路としてのコンパレータ回路４と、出力回路としてのＲＳラッチ５と、を備えている。
【００１６】
電流源２は、図２に示したように、ｐＭＯＳトランジスタ１１と、ｎＭＯＳトランジスタ１２と、負荷抵抗としての抵抗２２と、電源２０と、アンプ２１と、を備えている。
【００１７】
ｐＭＯＳトランジスタ１１は、ソースが電源に接続され、ドレインとゲートがｎＭＯＳトランジスタ１２のソースに接続されている。ｎＭＯＳトランジスタ１２は、ソースがｐＭＯＳトランジスタ１１のドレインとゲートに接続され、ドレインが抵抗２２の一端とアンプ２１のマイナス端子に接続され、ゲートがアンプ２１の出力と接続されている。
【００１８】
抵抗２２は、一端がｎＭＯＳトランジスタ１２のドレインとアンプ２１のマイナス端子に接続され、他端が接地されている。電源２０は、定電流源２の電源電圧（基準電圧）を供給する。アンプ２１は、プラス端子に電源２０が接続され、マイナス端子にｎＭＯＳトランジスタ１２のドレインと抵抗２２の一端が接続され、出力がｎＭＯＳトランジスタ１２のゲートと接続されている。
【００１９】
コンパレータ回路３は、図２に示したように、ｐＭＯＳトランジスタ１３、１４、１５、１８と、ｎＭＯＳトランジスタ１６、１７、１９と、負荷抵抗に対して比精度を持った抵抗としての抵抗２３と、を備えている。
【００２０】
ｐＭＯＳトランジスタ１３は、ソースが電源に接続され、ドレインが抵抗２３の一端とｐＭＯＳトランジスタ１５のソースに接続され、ゲートがｐＭＯＳトランジスタ１１のドレインとゲート、即ちｎＭＯＳトランジスタ１２のソースに接続されている。
【００２１】
ｐＭＯＳトランジスタ１４は、ソースが抵抗２３の他端に接続され、ドレインがｎＭＯＳトランジスタ１６のソース及びゲートとｎＭＯＳトランジスタ１７のゲートに接続され、ゲートが入力端子Ｖｉｎｐ（＋端子）に接続されている。ｐＭＯＳトランジスタ１５は、ソースが抵抗２３の一端及びｐＭＯＳトランジスタ１３のドレインに接続され、ドレインがｎＭＯＳトランジスタ１７のソースとｎＭＯＳトランジスタ１９のゲートに接続され、ゲートが入力端子Ｖｉｎｍ（−端子）に接続されている。そして、ｐＭＯＳトランジスタ１４、１５で差動対３０を構成している。即ち、本実施形態ではｐＭＯＳトランジスタ１４が差動対３０の一方となり、ｐＭＯＳトランジスタ１５が差動対３０の他方となっている。
【００２２】
ｐＭＯＳトランジスタ１８は、ソースが電源に接続され、ドレインが出力端子ＶｏｕｔとｎＭＯＳトランジスタ１９のソースに接続され、ゲートがｐＭＯＳトランジスタ１１のドレインとゲート、即ちｎＭＯＳトランジスタ１２のソースに接続されている。
【００２３】
ｎＭＯＳトランジスタ１６は、ソースとゲートがｐＭＯＳトランジスタ１４のドレインとｎＭＯＳトランジスタ１７のゲートに接続され、ドレインが接地されている。ｎＭＯＳトランジスタ１７は、ソースがｐＭＯＳトランジスタ１５のドレインとｎＭＯＳトランジスタ１９のゲートに接続され、ドレインが接地され、ゲートがｐＭＯＳトランジスタ１４のドレイン及びｎＭＯＳトランジスタ１６のソースとゲートに接続されている。
【００２４】
ｎＭＯＳトランジスタ１９は、ソースが出力端子ＶｏｕｔとｐＭＯＳトランジスタ１８のドレインに接続され、ドレインが接地され、ゲートがｐＭＯＳトランジスタ１５のドレインとｎＭＯＳトランジスタ１７のソースに接続されている。
【００２５】
また、コンパレータ回路４は、コンパレータ回路３と同様の構成である。
【００２６】
そして、ヒステリシスコンパレータ１の入力信号Ｖｉｎａは、コンパレータ回路３のＶｉｎｐとコンパレータ回路４のＶｉｎｍに入力され、ヒステリシスコンパレータ１の入力信号Ｖｉｎｂは、コンパレータ回路３のＶｉｎｍとコンパレータ回路４のＶｉｎｐに入力され、コンパレータ回路３の出力ＶｏｕｔｒはＲＳラッチ５のＲ入力に接続され、コンパレータ回路４の出力ＶｏｕｔｓはＲＳラッチ５のＳ入力に接続され、ＲＳラッチ５の出力がヒステリシスコンパレータ１の出力Ｖｏｕｔｑとなる。
【００２７】
上述した構成のコンパレータ回路３、４における差動対３０を構成するｐＭＯＳトランジスタ１４、１５のソース電位において、ｐＭＯＳトランジスタ１４側の抵抗２３により、ｐＭＯＳトランジスタ１４とｐＭＯＳトランジスタ１５のソース電位に差が生じることで、ｐＭＯＳトランジスタ１４のゲートに接続された入力端子Ｖｉｎｐに入力される信号に対して抵抗２３による電圧降下分のヒステリシス電位を持たせることができる。
【００２８】
例えば、抵抗２３による電圧降下が１００ｍＶであった場合、ｐＭＯＳトランジスタ１４、１５の両方のゲート信号の関係がＶｉｎｐ−Ｖｉｎｍ＝１００ｍＶ、即ち、Ｖｉｎｐ＝Ｖｉｎｍ＋１００ｍＶ、若しくは、Ｖｉｎｍ＝Ｖｉｎｐ−１００ｍＶとなった場合、コンパレータ回路３、４の出力論理が反転する。
【００２９】
また、定電流源２の負荷抵抗２２とコンパレータ回路３、４の抵抗２３との比精度を保つことによりコンパレータ回路３、４に供給される電流が変位しても差動対３０の抵抗２３による電位差、すなわちｐＭＯＳトランジスタ１３のドレインとｐＭＯＳトランジスタ１４のソース間の電位差の変化が抑えられる。
【００３０】
次に、抵抗の比精度がヒステリシス特性に影響する理由を説明する。まず、抵抗２３に流れる電流をＩｃｏｍｐ、抵抗２３の抵抗値をＲ１とすると、抵抗２３による電圧降下Ｖｏは次の（１）式で表される。
Ｖｏ＝Ｒ１×Ｉｃｏｍｐ…（１）
【００３１】
また、抵抗２２の抵抗値をＲ２、抵抗比をＲ１：Ｒ２＝β:αとすると、抵抗２２の抵抗値Ｒ２は次の（２）式で表される。
Ｒ２＝（α×Ｒ１）／β…（２）
【００３２】
さらに、定電流源２の電圧をＶｒｅｆ、定電流源２の電流をＩｒｅｆとすると、定電流源２の電流Ｉｒｅｆは（２）式より次の（３）式で表される。
Ｉｒｅｆ＝（Ｖｒｅｆ×β）／（α×Ｒ１）…（３）
【００３３】
ここで、ｐＭＯＳトランジスタ１１、１３のサイズ比を１：２αとすると、Ｉｒｅｆ：Ｉｃｏｍｐ＝１：αとなるので、定電流源２の電流Ｉｒｅｆは次の（４）で表される。
Ｉｃｏｍｐ＝α×Ｉｒｅｆ…（４）
【００３４】
よって、（４）式に（３）式を代入すると、抵抗２３に流れる電流Ｉｃｏｍｐは次の（５）式で表される。
Ｉｃｏｍｐ＝α×（Ｖｒｅｆ×β）／（α×Ｒ１）＝（Ｖｒｅｆ×β）／Ｒ１…（５）
【００３５】
（５）式を（１）式に代入すると、抵抗２３による電圧降下Ｖｏは次の（６）式で表すことができる。
Ｖｏ＝Ｒ１×[（Ｖｒｅｆ×β）／Ｒ１]＝Ｖｒｅｆ×β…（６）
【００３６】
従って、（６）式よりヒステリシスは定電流源２の電圧Ｖｒｅｆと抵抗比のβで表される。
【００３７】
また、ヒステリシス自身はＶｒｅｆを一定として考えるとβのみに依存する。よって、抵抗比の比精度を保てばヒステリシス特性が維持され、βの大きさは自由に変えることができるため、広い範囲のヒステリシス特性を実現することが出来る。そして、そのためには抵抗を同じ箇所にレイアウトし、コモンセントロイド配置することでばらつきを平均化すれば良い。
【００３８】
次に、ヒステリシスコンパレータ１の動作を図３に示したタイミングチャートを参照して説明する。図３のタイミングチャートは、説明を分かり易くするために入力信号ＶｉｎａとＶｉｎｂはそれぞれ正弦波であり、互いに正負対称としている。
【００３９】
第一の入力信号としての入力信号Ｖｉｎａと、第二の入力信号としてのＶｉｎｂがコンパレータ回路３、４に入力されると上述したように、入力信号Ｖｉｎａ、Ｖｉｎｂの差がヒステリシス幅Ｖｈｙｓになった時に出力論理が反転する。そのため、二つのコンパレータ回路３、４の入力電位差が一方はＶｉｎａ−Ｖｉｎｂ＝Ｖｈｙｓ、もう一方はＶｉｎｂ−Ｖｉｎａ＝Ｖｈｙｓになった時に出力論理が反転する。
【００４０】
ここで、ヒステリシスコンパレータ１の出力として所望する信号は一般的なヒステリシスコンパレータの出力同様、ゼロクロス後にヒステリシスが付く信号である。従って、コンパレータ回路３、４の出力をそれぞれＲＳラッチ５のリセット（Ｒ）、セット（Ｓ）入力とすることで、ＲＳラッチ５の出力から所望する信号を得ることができる。即ち、ＲＳラッチ５は、コンパレータ回路３、４によって出力信号を反転している。
【００４１】
本実施形態によれば、差動対３０の一方に定電流源２の負荷抵抗２２と比精度が保たれている抵抗２３が設けられているコンパレータ回路３、４の出力をＲＳラッチ５のリセット、セット入力とし、入力信号Ｖｉｎａ、Ｖｉｎｂをコンパレータ回路３、４へ入力する際は互いに逆になるように入力しているので、コンパレータ回路３、４の電流を生成する定電流源の抵抗２２と差動対３０の抵抗２３の比精度を保つことにより、ヒステリシス特性に大きく関わる差動対３０の抵抗２３による電圧降下の精度を維持することが出来、また、コンパレータ回路３、４の入力を＋端子側と−端子側を入れ替えて互いに逆になるよう接続し、コンパレータ回路３、４の入力電位差がヒステリシス幅となる時に論理反転する出力を生成して、それらの信号をＲＳラッチ５で受けることで、スイッチならびにフィードバックを用いることなく、簡単な回路構成で広範囲かつ高精度なヒステリシスを持つコンパレータを実現することができる。
【００４２】
なお、上述した実施形態では、抵抗２３は固定抵抗としていたが、図４に示したように可変抵抗２３´とすることで、外部より抵抗値が設定可能となり、ヒステリシスを時間的に変化させることができ、その上、広範囲かつ高精度なヒステリシスを持つコンパレータを実現することができる。
【００４３】
また、上述した実施形態では、出力回路としてＲＳラッチ５を用いていたが、それに限らず、ＲＳラッチ５と同等の機能を持った回路、即ちコンパレータ回路３、４によって出力を反転する回路であればよい。
【００４４】
なお、本発明は上記実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００４５】
１          ヒステリシスコンパレータ
２          定電流源
３          コンパレータ回路（第一のコンパレータ回路）
４          コンパレータ回路（第二のコンパレータ回路）
５          ＲＳラッチ（出力回路）
１４        ｐＭＯＳトランジスタ（差動対の一方）
１５        ｐＭＯＳトランジスタ（差動対の他方）
２２        抵抗（負荷抵抗）
２３        抵抗（負荷抵抗に対して比精度を持った抵抗）
３０        差動対
Ｖｉｎａ    入力信号（第一の入力信号）
Ｖｉｎｂ    入力信号（第二の入力信号）                                        
【先行技術文献】
【特許文献】
【００４６】
【特許文献１】特許４０５８３３４号公報
【図１】
2011061337.tif 000003
【図２】
2011061337.tif 000004
【図３】
2011061337.tif 000005
【図４】
2011061337.tif 000006