(57)【要約】【課題】不揮発性メモリセルに複数の閾値電圧を記憶し、前記閾値電圧をワード線に印加した複数のワード線選択レベル電圧を用いて読み出すフラッシュメモリの温度補償回路を単純化する。【解決手段】基準電圧を発生する電源回路を有し、前記複数のワード線選択レベル電圧を発生する複数の電圧発生回路を、比較器と、チャージポンプ回路と、複数の拡散抵抗素子を直列に接続した分圧回路で構成し、前記基準電圧を前記比較器の負側入力端子に接続し、前記比較器の出力端子を前記チャージポンプ回路の入力端子に接続し、前記チャージポンプで昇圧した出力電圧を前記ワード線と前記分圧回路に接続し、前記分圧回路から引き出した分圧電圧を前記比較器の正側入力端子に接続し、前記複数の電圧発生回路の前記分圧電圧の温度による電圧変化率（温度勾配）を等しくし、前記電源回路が前記温度勾配を有する前記基準電圧を発生する。【選択図】図２
2011118982.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセルに複数の閾値電圧を記憶し、前記閾値電圧をワード線に印加した複数のワード線選択レベル電圧を用いて読み出すフラッシュメモリであって、基準電圧を発生する電源回路を有し、前記複数のワード線選択レベル電圧を発生する複数の電圧発生回路を、比較器と、チャージポンプ回路と、複数の拡散抵抗素子を直列に接続した分圧回路で構成し、前記基準電圧を前記比較器の負側入力端子に接続し、前記比較器の出力端子を前記チャージポンプ回路の入力端子に接続し、前記チャージポンプで昇圧した出力電圧を前記ワード線と前記分圧回路に接続し、前記分圧回路から引き出した分圧電圧を前記比較器の正側入力端子に接続し、前記複数の電圧発生回路の前記分圧電圧の温度による電圧変化率（温度勾配）を等しくし、前記電源回路が前記温度勾配を有する前記基準電圧を発生することを特徴とするフラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリにおいて、電圧発生回路の電圧の温度による変化を補償したフラッシュメモリに関する。
【背景技術】
【０００２】
従来より電気的に書換可能なフラッシュメモリが知られている。フラッシュメモリは、導体性のフローティングゲートを電荷蓄積層として有し、フローティングゲートに電荷を注入し又は引き抜くことで電気的に書き換え可能な不揮発性メモリであり、データを書き換えるために書き込み／消去を行う。フラッシュメモリではフローティングゲートが導体性であることから、不揮発性メモリセルのしきい値電圧を広く変化させることができる。
【０００３】
そのため、特許文献１のように、不揮発性メモリセルに複数の閾値電圧を記憶し、その閾値電圧を複数のワード線選択レベル電圧を用いて読み出すフラッシュメモリが開発されて用いられている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１６４７００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、そのフラッシュメモリでは、複数のワード線選択レベル電圧の温度変化を無くすため、ワード線選択レベル電圧毎に設置した複数の温度補償回路を用いるために回路が複雑になりフラッシュメモリの製造コストを高くする問題があった。
【０００６】
本発明の目的は、このフラッシュメモリのワード線選択レベル電圧の温度補償回路を単純化し、フラッシュメモリの製造コストを低減することにある。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するために、不揮発性メモリセルに複数の閾値電圧を記憶し、前記閾値電圧をワード線に印加した複数のワード線選択レベル電圧を用いて読み出すフラッシュメモリであって、基準電圧を発生する電源回路を有し、前記複数のワード線選択レベル電圧を発生する複数の電圧発生回路を、比較器と、チャージポンプ回路と、複数の拡散抵抗素子を直列に接続した分圧回路で構成し、前記基準電圧を前記比較器の負側入力端子に接続し、前記比較器の出力端子を前記チャージポンプ回路の入力端子に接続し、前記チャージポンプで昇圧した出力電圧を前記ワード線と前記分圧回路に接続し、前記分圧回路から引き出した分圧電圧を前記比較器の正側入力端子に接続し、前記複数の電圧発生回路の前記分圧電圧の温度による電圧変化率（温度勾配）を等しくし、前記電源回路が前記温度勾配を有する前記基準電圧を発生することを特徴とするフラッシュメモリである。
【発明の効果】
【０００８】
本発明のフラッシュメモリは、複数のワード線選択レベル電圧に対応する分圧電圧の比を調整して、分圧電圧の温度勾配を複数の電圧発生回路で等しくし、その共通の温度勾配を有する基準電圧を電源回路から電圧発生回路の比較器の入力端子に供給することで温度補償回路を単純化できる効果があり、それによりフラッシュメモリの製造コストを低減できる効果がある。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施の形態によるフラッシュメモリのブロック図である。
【図２】本発明のワード線選択レベル電圧を発生する電圧発生回路の回路構成の一例を示す回路図である。
【図３】本発明の不揮発性メモリセルの構成の一例を示す断面模式図である。
【図４】本発明の１つの不揮発性メモリセルと周辺回路を示す回路図である。
【図５】不揮発性メモリセルの断面模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は、本発明の一実施の形態によるフラッシュメモリ１のブロック図、図２は、ワード線ＷＬに印加する複数のワード線選択レベル電圧ＶＤＤＨを発生する回路構成を示す図、図３は、フラッシュメモリ１に用いられる不揮発性メモリセル１１の断面図、図４はフラッシュメモリアレイ１０での１つの不揮発性メモリセル１１と周辺回路の回路図、図５は、電圧発生回路で用いる分圧抵抗を構成する拡散抵抗素子の断面模式図である。
【００１１】
本実施の形態において、フラッシュメモリ１（不揮発性半導体記憶装置）は、図１に示すように、制御回路２、入出力回路３、アドレスバッファ４、行デコーダ５、列デコーダ６、高速リードセンスアンプ回路７、書き込みラッチ８、電源回路９、及びフラッシュメモリアレイ１０から構成されている。
【００１２】
制御回路２は、接続先のマイクロコンピュータなどホストから入力される制御用信号を一時的に格納し、動作ロジックの制御を行う。入出力回路３には、フラッシュメモリアレイ１０を読み出したデータ、プログラムデータなどの各種信号が入出力される。アドレスバッファ４は、外部から入力されたアドレスを一時的に格納する。
【００１３】
フラッシュメモリアレイ１０には、記憶の最小単位である不揮発性メモリセル１１が規則正しくアレイ状に並べられている。このフラッシュメモリアレイ１０に設けられた不揮発性メモリセル１１は、電気的にデータの書き換えが可能であり、データの保存に電源が不要となっている。
【００１４】
図３に、フラッシュメモリ１に用いられる不揮発性メモリセル１１の断面構造を示す。この不揮発性メモリセル１１は、図示するように、半導体領域（ウェル領域）１００上に、ソース電極１０８、ドレイン電極１０９部分に拡散層が形成されている。両電極間にチャネル領域が形成され、ソース電極１０８寄りが選択ＭＯＳトランジスタＴａとして構成され、ドレイン電極１０９寄りが電荷蓄積ＭＯＳトランジスタＴｍとして構成される２つのトランジスタで１つの不揮発性メモリセル１１を構成する２トランジスタ構成になっている。
【００１５】
選択ＭＯＳトランジスタＴａはチャネル領域上にゲート酸化膜１０４を介してアシストゲート１０６を有する。電荷蓄積ＭＯＳトランジスタＴｍはチャネル領域上にゲート酸化膜１０１を介してフローティングゲート１０７と、その上にゲート酸化膜１０２を介してコントロールゲートとしてのメモリゲート電極１０３を有するスタックト構造が形成されている。
【００１６】
図４にはフラッシュメモリアレイ１０の１つの不揮発性メモリセル１１と、その周辺回路が例示される。この不揮発性メモリセル１１がマトリクス配置される。不揮発性メモリセル１１のアシストゲート１０６は制御信号ＡＧでスイッチ制御される。フラッシュメモリアレイ１０の行毎のワード線ＷＬが、不揮発性メモリセル１１のメモリゲート電極１０３に接続され、ワード線ＷＬには、電圧発生回路２０が接続される。フラッシュメモリア
レイ１０の列毎のデータ線ＤＬ１とＤＬ２が、不揮発性メモリセル１１のソース電極１０８とドレイン電極１０９の２つのノードに接続される。
【００１７】
前記データ線ＤＬ１とＤＬ２の一端には不揮発性メモリセル１１のソース選択ＭＯＳトランジスタＴＳ０とＴＳ１が設けられ、データ線ＤＬ１とＤＬ２の他端には不揮発性メモリセル１１のドレイン選択ＭＯＳトランジスタＴＤ１とＴＤ０が設けられる。それらＭＯＳトランジスタＴＳ０，ＴＳ１は、不揮発性メモリセル１１の選択ＭＯＳトランジスタＴａ側のソース電極１０８を対応するビット線ＢＬに個別接続し、ＭＯＳトランジスタＴＤ０とＴＤ１は不揮発性メモリセル１１の電荷蓄積ＭＯＳトランジスタＴｍ側のドレイン電極１０９をコモンデータ線ＣＤＬに共通接続する。すなわち、制御信号ＳＳ０、ＳＳ１、ＳＤ０、ＳＤ１により、書き込み動作においては、ソース電極１０８をビット線ＢＬに接続しドレイン電極１０９をコモンモードデータ線ＣＤＬに接続し、読み出し動作においては、ソース電極１０８をコモンモードデータ線ＣＤＬに接続しドレイン電極１０９をビット線ＢＬに接続する動作をする。
【００１８】
不揮発性メモリセル１１の記憶データはフローティングゲート１０７に蓄えられた電荷量に応じて不揮発性メモリセル１１の閾値電圧が変化することを利用する。このとき、不揮発性メモリセル１１の閾値電圧は記憶データの値に応じて所望の範囲に制限される。例えば、不揮発性メモリセル１１は１個で２ビットの情報記憶を行い、記憶データの“０１，００，１０，１１”データに対応する４種類のメモリ閾値電圧が決められている。すなわち、一つの不揮発性メモリセル１１の情報記憶状態は、第４閾値電圧状態としての消去状態（“１１”）、第１閾値電圧状態としての第１の書き込み状態（“１０”）、第２閾値電圧状態としての第２の書き込み状態（“００”）、第３閾値電圧状態としての第３の書き込み状態（“０１”）の中から選ばれる。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。上記メモリ閾値電圧を設定するには、消去の後の書き込み動作時にワード線ＷＬに印加する書き込み電圧を３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行なう。
【００１９】
次に、本実施の形態におけるフラッシュメモリ１における書き込み、消去、読み出し動作について、図１を用いて説明する。
（消去動作）
不揮発性メモリセル１１に対する消去動作においては、アドレスがアドレスバッファ４に入力されると、行デコーダ５、ならびに列デコーダ６がフラッシュメモリアレイ１０の中から複数の不揮発性メモリセル１１を選択する。その後、電源回路９が生成した消去用の−１６Ｖの電圧をワード線ＷＬに印加し、不揮発性メモリセル１１のメモリゲート電極１０３に接続する。アシストゲート１０６には２Ｖを印加する。ソース電極１０８、ドレイン電極１０９及びウェル領域１００に０Ｖを印加し、ＦＮトンネルによりフローティングゲート１０７からウェル領域１００に電子を放出させることで不揮発性メモリセル１１の記憶データを消去する。
【００２０】
（書き込み動作）
書き込み動作では、アドレスがアドレスバッファ４に入力されると、行デコーダ５、および列デコーダ６がフラッシュメモリアレイ１０の中から少なくとも１つの不揮発性メモリセル１１を選択する。そして、不揮発性メモリセル１１のソース電極１０８にはビット線ＢＬが接続され、ビット線ＢＬには、書き込み選択の場合は０Ｖ、書き込み非選択の場合には０．８Ｖが印加される。不揮発性メモリセル１１のドレイン電極１０９には５Ｖを印加したコモンデータ線ＣＤＬが接続され、ワード線ＷＬに書込み選択電圧、例えば１５Ｖが印加されてメモリゲート電極１０３に接続される。このとき、アシストゲート１０６に加える制御信号ＡＧの選択レベルは書き込み非選択の場合にソース電極１０８に加える電圧の０．８Ｖよりも低い電圧、例えば０．６Ｖにする。したがって、書き込み選択メモ
リセルでは選択ＭＯＳトランジスタＴａがオン状態になってドレイン電流が流れ、これによって選択ＭＯＳトランジスタＴａと電荷蓄積ＭＯＳトランジスタＴｍとの境界部分でホットエレクトロンが発生し、これがフローティングゲート１０７に注入されて不揮発性メモリセル１１の閾値電圧に変化を生ずることでデータが不揮発性メモリセル１１に書き込まれる。書き込み非選択メモリセルでは選択ＭＯＳトランジスタＴａがオフ状態のままなのでホットエレクトロンが発生せず書き込みが阻止される。
【００２１】
前記３種類の不揮発性メモリセル１１の閾値電圧の制御は、そのような高電圧状態の時間を制御することで、更には、ワード線ＷＬに印加する高電圧のレベルを制御することによって行なう。
【００２２】
（読み出し動作）
さらに、読み出し動作では、アドレスがアドレスバッファ４に入力されると、行デコーダ５によりワード線ＷＬを選択し、その電圧を、電圧発生回路２０のワード線選択レベル電圧ＶＤＤＨにする。そして、行デコーダ５と列デコーダ６でフラッシュメモリアレイ１０の中から選択した不揮発性メモリセル１１の記憶データを読み出す。その際に、ワード線ＷＬに印加するワード線選択レベル電圧ＶＤＤＨを３種類設定し、３種類のワード線選択レベル電圧ＶＤＤＨを順次変更しながらワード線ＷＬを介してメモリゲート電極１０３に印加し、最大３回の記憶データの読出し動作を行い、個々の読み出し動作で不揮発性メモリセル１１から読み出される２値（１ビット）の値に基づいて２ビットの記憶データを判定する。
【００２３】
選択されたワード線ＷＬを共有する不揮発性メモリセル１１の読み出し動作では、選択レベルの制御信号によって不揮発性メモリセル１１のドレイン電極１０９をビット線ＢＬに接続し、ソース電極１０８をコモンデータ線ＣＤＬに接続する。そして、メモリゲート電極１０３に接続されるワード線ＷＬに読み出し用のワード線選択レベル電圧ＶＤＤＨ、例えば１．５Ｖ〜３．５Ｖが印加され、不揮発性メモリセル１１のソース電極１０８に、０Ｖが印加されたコモンデータ線ＣＤＬが接続され、ドレイン電極１０９に、０．８Ｖにプリチャージされたビット線ＢＬが接続される。このとき、ワード線選択レベル電圧ＶＤＤＨが不揮発性メモリセル１１の閾値電圧に対して高ければドレイン電流が流れ、ドレイン電流の変化をビット線ＢＬに設けられた高速リードセンスアンプ回路７で検出することで不揮発性メモリセル１１に書き込まれた記憶データを読み出す。
【００２４】
（電圧発生回路）
図２は、ワード線ＷＬに印加する複数のワード線選択レベル電圧ＶＤＤＨを発生する電圧発生回路２０、３０の回路を示す図である。１つのワード線選択レベル電圧ＶＤＤＨを発生する電圧発生回路２０は、チャージポンプ２１、比較器２４、および拡散抵抗素子列から成る分圧回路２５から構成されている。もう１つのワード線選択レベル電圧ＶＤＤＨを発生する電圧発生回路３０も同様である。複数の電圧発生回路２０、３０等の出力は、制御回路２（図１）から出力される制御信号に基づいて切り替え回路２２で切り替えてワード線ＷＬに接続する。
【００２５】
電源回路９は温度勾配を設けた基準電圧Ｖｒｅｆ１とＶｒｅｆ２を出力して電圧発生回路２０の比較器２４と電圧発生回路３０の比較器３４の負側入力端子に接続する。比較器２４の出力部にはチャージポンプ２１の入力部が接続されており、チャージポンプ２１の出力部からワード線選択レベル電圧ＶＤＤＨが発生され、それを拡散抵抗素子列で構成する分圧回路２５の出力電圧用端子に接続する。分圧回路２５のゼロレベル接続端子をゼロレベル基準電位に接続する。分圧回路２５を構成する拡散抵抗素子１２の断面模式図を図５に示す。分圧回路２５の間には分圧電圧Ｖｒｅｆを出力する中間端子２３を設置し、その中間端子２３が比較器２４の正側入力端子に接続されている。
【００２６】
こうして、電圧発生回路２０において、比較器２４の正側入力端子に、チャージポンプ２１により昇圧されたワード線選択レベル電圧ＶＤＤＨが分圧回路２５によって分圧された分圧電圧Ｖｒｅｆが入力され、比較器２４の負側入力端子に基準電圧Ｖｒｅｆ１が入力される。
【００２７】
比較器２４は、分圧回路２５が分圧した分圧電圧Ｖｒｅｆと基準電圧Ｖｒｅｆ１とを比較し、その比較結果に応じてチャージポンプ２１をＯＮ／ＯＦＦ制御することにより、その分圧電圧Ｖｒｅｆが基準電圧Ｖｒｅｆ１に等しいワード線選択レベル電圧ＶＤＤＨを発生する。
【００２８】
（分圧回路）
この分圧回路２５を構成する拡散抵抗素子１２は、図５のように、Ｐ型半導体基板Ｐ−ＳＵＢにＮ−ｗｅｌｌを形成し、その中にＰ−ｗｅｌｌを形成し、そのＰ−ｗｅｌｌ内にＮ型の拡散を行って抵抗素子を形成する。この拡散抵抗素子１２はＰ型のエピタキシャル層の中にＮ型の拡散を行って形成されるため、抵抗自身（Ｎ型）とエピタキシャル層（Ｐ型）との間に寄生ダイオ−ドが存在する。そのため、通常、エピタキシャル層を拡散抵抗素子１２にかかる電圧よりも高い電位に接続して分圧回路２５に逆バイアス電圧を印加することで、寄生ダイオ−ドが動作しないようにする。
【００２９】
この拡散抵抗素子１２の抵抗値は、それに印加する逆バイアス電圧に依存して変化する。分圧回路２５の中のｋ番目の拡散抵抗素子１２の抵抗値をＲｋとあらわし、ゼロレベル基準電位側の逆バイアス電圧をＶｋとあらわし、ワード線選択レベル電圧ＶＤＤＨ側の逆バイアス電圧をＶｋ＋１とあらわすと、ｋ番目の拡散抵抗素子１２の抵抗値Ｒｋは以下の式１であらわされる。
（式１）  Ｒｋ＝｛（Ｖｋ＋Ｖｋ＋１）／２｝・ａ＋ｂ
ここで、係数ａは拡散抵抗素子１２の抵抗値の逆バイアス電圧による変化率をあらわし、係数ｂは逆バイアス電圧が０ボルトの場合の拡散抵抗素子１２の抵抗値をあらわす係数である。これらの係数ａとｂは、例えば、係数ｂが１７００Ω・μｍ×（チャネル幅）であり、係数ａが（２１３Ω・μｍ／（ボルト））×（チャネル幅）である。係数（ｂ／ａ）は、約８ボルトである。ここで、拡散抵抗素子１２は、通常は正の温度係数を持ち、例えば、温度が２５℃から８５℃まで上昇すると拡散抵抗素子１２の抵抗値Ｒｋは約１５％増加する。
【００３０】
この分圧回路２５に同一の電流ｉが流れるものとする。すると、ｋ番目の拡散抵抗素子１２に生じる電圧降下（Ｖｋ＋１−Ｖｋ）は、以下の式２であらわせる。
（式２）  Ｖｋ＋１−Ｖｋ＝ｉＲｋ
Ｖ１＝０ボルトにして、この式１と式２から計算すると、ｋ番目の拡散抵抗素子１２のワード線選択レベル電圧ＶＤＤＨ側の逆バイアス電圧Ｖｋ＋１が以下の式３であらわされる。
（式３）
Ｖｋ＋１＝（ｂ／ａ）[−１＋｛（１＋ｉ・ａ／２）／（１−ｉ・ａ／２）｝ｋ]
【００３１】
ここで、ｎ番目の拡散抵抗素子１２のワード線選択レベル電圧ＶＤＤＨ側の逆バイアス電圧Ｖｎ＋１を分圧電圧Ｖｒｅｆとして中間端子２３から取り出すものとする。すると、Ｖｒｅｆを電流ｉであらわした以下の式４が得られる。
（式４）
Ｖｒｅｆ＝（ｂ／ａ）[−１＋｛（１＋ｉ・ａ／２）／（１−ｉ・ａ／２）｝ｎ]
また、分圧回路２５がｎ＋ｍの数の拡散抵抗素子１２を持つものとすると、ワード線選択レベル電圧ＶＤＤＨは、以下の式５であらわされる。
（式５）ＶＤＤＨ＝（ｂ／ａ）[−１＋｛（１＋ｉ・ａ／２）／（１−ｉ・ａ／２）｝（ｎ＋ｍ）]
式４を式５に代入してＶＤＤＨを分圧電圧Ｖｒｅｆであらわすと以下の式６が得られる。（式６）  ＶＤＤＨ＝（ｂ／ａ）[−１＋｛（ａ／ｂ）Ｖｒｅｆ＋１｝（（ｎ＋ｍ）／ｎ）]
また、逆に分圧電圧ＶｒｅｆをＶＤＤＨであらわすと、以下の式７が得られる。
（式７）  Ｖｒｅｆ＝（ｂ／ａ）[−１＋｛（ａ／ｂ）ＶＤＤＨ＋１｝（ｎ／（ｎ＋ｍ））]
この式６あるいは式７に基づいて、分圧電圧ＶｒｅｆとＶＤＤＨを与える分圧回路２５を構成する拡散抵抗素子１２の数ｍ＋ｎと、分圧電圧を取り出す中間端子２３とゼロレベル接続端子の間の拡散抵抗素子１２の数ｎを求める。
【００３２】
ワード線選択レベル電圧ＶＤＤＨを一定に保つとき、式７を（ｂ／ａ）で微分すると、微小温度変化による（ｂ／ａ）の微小変化量Δ（ｂ／ａ）に対する、分圧電圧Ｖｒｅｆの微小変化量Δ（Ｖｒｅｆ）をあらわす以下の式８が得られる。
（式８）  Δ（Ｖｒｅｆ）／Δ（ｂ／ａ）
＝  −１＋｛１＋Ｑ・ｍ／（ｎ＋ｍ）｝／｛（１＋Ｑ）（ｍ／（ｎ＋ｍ））｝
（式９）  Ｑ≡ＶＤＤＨ・ａ／ｂ
【００３３】
Ｑの値は、例えば、ＶＤＤＨが３．５Ｖの場合、Ｑは約０．４４であって１より小さい。そのため、式８から、以下に示す（Ｑが１より十分小さい場合の）近似式１０と式１１を得る。
（式１０）  Δ（Ｖｒｅｆ）／Δ（ｂ／ａ）≒（１／２）（ｎ・ｍ／（ｍ＋ｎ）２）・Ｑ２
（式１１）  ｛Δ（Ｖｒｅｆ）／Ｖｒｅｆ｝／Δ（ｂ／ａ）
≒（１／２）（ＶＤＤＨ・ｍ／（ｍ＋ｎ））・（ａ／ｂ）２
ここで、Δ（ｂ／ａ）は、温度による（ｂ／ａ）の変化量をあらわし、概ね０．２以内である。
【００３４】
式８及び式１０、式１１から、拡散抵抗素子１２の抵抗値Ｒｋの変化の割合が１５％以内になる、２５℃から８５℃の温度の変化の場合には、Ｑの変化もその程度の割合であり、その場合の比例係数Δ（Ｖｒｅｆ）／Δ（ｂ／ａ）の値はその温度範囲ではほとんど変化せず、電圧の変化Δ（Ｖｒｅｆ）は概ねΔ（ｂ／ａ）に比例し、分圧電圧Ｖｒｅｆは温度の変化に関して直線的に変化する。
【００３５】
式１１から、Δ（Ｖｒｅｆ）／Ｖｒｅｆは、ＶＤＤＨの値が異なれば異なり、また、（ｍ／（ｍ＋ｎ））の値が異なれば異なる。電圧発生回路２０及び３０の基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を、電源回路９が、それぞれの分圧電圧Ｖｒｅｆと同じ温度勾配で変化させることで、各電圧発生回路のワード線選択レベル電圧ＶＤＤＨを一定に保つことができる。しかし、電圧発生回路２０、３０で、分圧電圧Ｖｒｅｆを共通に設定して分圧比を変えて異なるＶＤＤＨを発生させると、その分圧電圧Ｖｒｅｆの温度による変化Δ（Ｖｒｅｆ）は、ワード線選択レベル電圧ＶＤＤＨが異なると、式８及び式１０に従って異なる温度勾配を持つ。
【００３６】
これを改善するため、ワード線選択レベル電圧ＶＤＤＨ毎に、ｎとｍの比を調整して、温度による電圧変化率（温度勾配）Δ（Ｖｒｅｆ）／Ｖｒｅｆを同じ値に調整する。すなわち、分圧電圧Ｖｒｅｆの電圧の大きさは異ならせても、共通の温度による電圧変化率（温度勾配）を持たせた基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２にする。このようにすることで、電源回路９が、複数の電圧発生回路用に発生する各々の基準電圧の温度勾配を共通の値で
発生させるので、フラッシュメモリの温度補償回路を単純化できる効果がある。それにより、それぞれの電圧発生回路のワード線選択レベル電圧ＶＤＤＨを温度の変化にかかわらず一定値に安定させて出力させ、ワード線選択レベル電圧ＶＤＤＨの精度を高くできる効果がある。
【符号の説明】
【００３７】
１・・・フラッシュメモリ
２・・・制御回路
３・・・入出力回路
４・・・アドレスバッファ
５・・・行デコーダ
６・・・列デコーダ
７・・・高速リードセンスアンプ回路
８・・・書き込みラッチ
９・・・電源回路
１０・・・フラッシュメモリアレイ
１１・・・不揮発性メモリセル
１２・・・拡散抵抗素子
２０、３０・・・電圧発生回路
２１、３１・・・チャージポンプ
２２・・・切り替え回路
２３、３３・・・中間端子
２４、３４・・・比較器
２５、３５・・・分圧回路
１００・・・半導体領域（ウェル領域）
１０１、１０２、１０４・・・ゲート酸化膜
１０３・・・メモリゲート電極
１０６・・・アシストゲート
１０７・・・フローティングゲート
１０８・・・ソース電極
１０９・・・ドレイン電極
ＡＧ、ＳＳ０、ＳＳ１、ＳＤ０、ＳＤ１・・・制御信号
ＢＬ・・・ビット線
ＣＤＬ・・・コモンデータ線
ＤＬ１、ＤＬ２・・・データ線
Ｐ−ＳＵＢ・・・Ｐ型半導体基板
Ｒｋ、Ｒｋ＋１・・・抵抗値
Ｔａ・・・選択ＭＯＳトランジスタ
Ｔｍ・・・電荷蓄積ＭＯＳトランジスタ
ＴＳ０、ＴＳ１・・・ソース選択ＭＯＳトランジスタ
ＴＤ０、ＴＤ１・・・ドレイン選択ＭＯＳトランジスタ
Ｖｒｅｆ・・・分圧電圧
Ｖｒｅｆ１、Ｖｒｅｆ２・・・基準電圧
ＶＤＤＨ・・・ワード線選択レベル電圧
Ｖｋ、Ｖｋ＋１、Ｖｋ＋２・・・逆バイアス電圧
ＷＬ・・・ワード線
【図１】
2011118982.tif 000003
【図２】
2011118982.tif 000004
【図３】
2011118982.tif 000005
【図４】
2011118982.tif 000006
【図５】
2011118982.tif 000007