(57)【要約】【課題】  高範囲、高精度でかつ、ＰＶＴ変動に起因するディレイ変動に耐性のあるディレイ調整を行う。【解決手段】  第１制御電流Ｉ１を出力する第１ＤＬＬ１０１と、第２制御電流Ｉ２を出力する第２ＤＬＬ１０２と、第１制御電流により制御される複数の第１可変ディレイ素子１０４と、制御信号ＳＥＬに基づき、複数の第１可変ディレイ素子の段数切り替えを行うセレクタ１０６と、制御信号ＳＥＬに基づき、第１制御電流の電流値と第２制御電流の電流値とを補間する第３制御電流Ｉ３を出力する電流補間回路１０３と、第３制御電流Ｉ３により制御される複数の第２可変ディレイ素子１０５とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１制御電流を出力する第１ＤＬＬと、
第２制御電流を出力する第２ＤＬＬと、
上記第１制御電流により制御される複数の第１可変ディレイ素子と、
第１制御信号に基づき、上記複数の第１可変ディレイ素子の段数切り替えを行うセレクタと、
第２制御信号に基づき、上記第１制御電流の電流値と上記第２制御電流の電流値とを補間する第３制御電流を出力する電流補間回路と、
上記第３制御電流により制御される複数の第２可変ディレイ素子とを有し、
入力された信号を、上記第１制御信号に基づく段数の上記第１可変ディレイ素子及び上記第２制御信号に基づく上記第３制御電流により制御される上記複数の第２可変ディレイ素子で遅延して出力する半導体集積回路。
【請求項２】
請求項１において、
周期ｔＣＫの基準クロックが入力され、
上記第１ＤＬＬはＭ段の可変ディレイ素子を含み、上記第１制御電流は可変ディレイ素子のディレイが（ｔＣＫ／Ｍ）となる制御電流であり、
上記第２ＤＬＬはＮ段の可変ディレイ素子を含み、上記第２制御電流は可変ディレイ素子のディレイが（ｔＣＫ／Ｎ）となる制御電流であり、
Ｎ＜Ｍの関係を満たす半導体集積回路。
【請求項３】
請求項２において、
上記第２可変ディレイ素子はＸ段であり、
Ｘ＝Ｎ／（Ｍ−Ｎ）を満たす整数である半導体集積回路。
【請求項４】
請求項１において、
上記第１制御信号及び上記第２制御信号は、一つの制御信号の上位ビット、下位ビットとして与えられる半導体集積回路。
【請求項５】
請求項１において、
上記第１可変ディレイ素子及び上記第２可変ディレイ素子は同じ回路構成を有する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、ＤＬＬ回路と電流補間回路を用いたディレイ調整回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の動作速度向上に伴い、より高精度でかつ、プロセスばらつき、電圧変動、温度変動（あわせてＰＶＴ変動と称する）等の環境に起因するディレイ変動に耐性のあるディレイ調整が要求されている。例えばＤＤＲ−ＩＦの場合、装置、伝送路、ＤＲＡＭの転送系全体で同期転送を行うため、転送レートが高い場合、初期トレーニングとして装置側で入出力ディレイを最適点に調整することが、一般的な技術となっている。
【０００３】
特許文献１は、制御するディレイの異なるＤＬＬを２つ使用し、それぞれのＤＬＬで制御されるディレイ素子を複数直列に接続し、通過段数を切り替えることによって、高精度なディレイ調整を実現している。
【０００４】
特許文献２は、電流制御によりディレイ調整を行う例が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２７１５３３号公報
【特許文献２】特開平８−２５５３０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明者等は本願に先立ち、高精度でかつＰＶＴ変動に耐性があるディレイ調整方式の検討を行った。ＰＴＶ変動に追従するためには、一般的にＤＬＬ回路を使用するが、調整精度を上げるための代表的な方法として特許文献１に示される方式がある。図５に示されている通り、制御するディレイの異なる２種のディレイ素子の通過段数を制御することにより、精度は２つのディレイ素子のディレイ差となる。しかしこの方式の場合、制御するディレイと制御信号の対応をとるため、複雑なデコード論理を実装する必要がある。
【課題を解決するための手段】
【０００７】
本発明の代表的なものの一例を示せば以下の通りである。すなわち、第１制御電流を出力する第１ＤＬＬと、第２制御電流を出力する第２ＤＬＬと、第１制御電流により制御される複数の第１可変ディレイ素子と、第１制御信号に基づき、複数の第１可変ディレイ素子の段数切り替えを行うセレクタと、第２制御信号に基づき、第１制御電流の電流値と第２制御電流の電流値とを補間する第３制御電流を出力する電流補間回路と、第３制御電流により制御される複数の第２可変ディレイ素子とを有し、入力された信号を、第１制御信号に基づく段数の第１可変ディレイ素子及び第２制御信号に基づく第３制御電流により制御される複数の第２可変ディレイ素子で遅延して出力する。
【発明の効果】
【０００８】
本発明により、広範囲、高精度でかつＰＶＴ変動に耐性のあるディレイ調整を実現できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の構成例である。
【図２】可変ディレイ素子の構成例である。
【図３】ＤＬＬ回路の構成例である。
【図４】電流補間回路の構成例である。
【図５】電流補間回路で補間された電流値とその電流で制御される可変ディレイ素子のディレイの関係を示すグラフである。
【図６】制御ディレイ計算例である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態を、図１〜図６を参照して説明する。
【００１１】
図１は本発明の全体構成例である。遅延回路は、制御電流Ｉ１で制御される可変ディレイ素子１０４、制御電流Ｉ３で制御される可変ディレイ素子１０５及び可変ディレイ素子１０４の通過段数を制御する段数切り替え用セレクタ１０６から構成される。また、遅延回路の制御回路として、可変ディレイ素子１段あたりのディレイがｔＣＫ／Ｍとなる制御電流Ｉ１を生成する第１ＤＬＬ１０１、可変ディレイ素子１段あたりのディレイがｔＣＫ／Ｎとなる制御電流Ｉ２を生成する第２ＤＬＬ１０２、制御電流Ｉ１と制御電流Ｉ２から制御電流Ｉ３を生成する電流補間回路１０３から構成される。ただし、ｔＣＫは外部から入力される基準クロックＣＬＫの周期であり、また、Ｍ＞Ｎ、つまりｔＣＫ／Ｍ＜ｔＣＫ／Ｎとする。図中のデータ入力ＤＩＮからデータ出力ＤＯＵＴまでがディレイ制御対象となるパスであり、ＳＥＬ［Ｓ：０］に基づき可変ディレイ素子１０４の段数を切り替える。すなわち、大まかなディレイ調整は、可変ディレイ素子１０４の通過段数で調整し、高精度のディレイ調整は、電流補間回路１０３からの制御電流Ｉ３を制御することで実現される。また、調整されたディレイは、ＤＬＬ１０１、１０２からの制御電流で保障されるため、ＰＶＴ変動に耐性を持っている。
【００１２】
図２は可変ディレイ素子１０４，１０５の構成例である。制御電流Ｉの大きさで、データ入力ＤＩＮからデータ出力ＤＯＵＴまでのディレイを変化させることができる。
【００１３】
図３は、ＤＬＬ１０１，１０２の構成例である。電流によりディレイを制御する可変ディレイ素子３０１、位相比較回路３０２、ＵＰ／ＤＯＷＮカウンタ３０３、ＤＡＣ３０４から構成される。可変ディレイ素子は例えば図２のように構成する。ＤＬＬにクロックＣＬＫを入力することにより、位相比較回路３０２は、可変ディレイ素子３０１を通過したクロックと通過しないクロックの位相差を検知し、その情報をＵＰ／ＤＯＷＮカウンタ３０３に入力する。ＵＰ／ＤＯＷＮカウンタ３０３は、位相が合う方向に電流ＩのＵＰ（増加）とＤＯＷＮ（減少）をＤＡＣ３０４に指示する。ＤＡＣ３０４は、ＵＰ／ＤＯＷＮカウンタからの信号を元に電流量の再調整を行い、可変ディレイ素子３０４と出力端子へ電流Ｉを分配する。つまり、入力ＣＬＫの周期をｔＣＫ、ＤＬＬ回路内の可変ディレイ素子３０４の数をＸ段とすると、ＤＬＬ回路は、可変ディレイ素子３０４のディレイがｔＣＫ／Ｘとなるような制御電流を出力するようになる。この電流Ｉをあらかじめディレイ制御したい経路に挿入しておいた可変ディレイ素子に制御電流として入力することで、ディレイ制御できる。チップの動作中はＤＬＬを常に動作させるため、電流ＩはＰＶＴ変動に追従し、可変ディレイ素子のディレイを一定化できる。
【００１４】
図４は、電流補間回路１０３の構成例である。入力電流Ｉ１、Ｉ２を制御信号ＳＥＬ［２：０］の値に基づいて演算し、制御電流Ｉ３を出力する。ＳＥＬ［２：０］のビットが０の時、そのビットに対応する電流Ｉ１を基準としたＭＯＳ４０１がＯＮする。ＳＥＬ［２：０］のビットが１の時、そのビットに対応する電流Ｉ２を基準としたＭＯＳ４０２がＯＮする。また、ＳＥＬ［２：０］で制御するＭＯＳのサイズはビット毎に異なっており、ＯＮするＭＯＳの組み合わせで、制御電流Ｉ３の電流値を制御する。
【００１５】
ＳＥＬ［２：０］の３ビットで制御電流Ｉ３の電流値を制御するため、Ｉ１＞Ｉ２、α＝（Ｉ１−Ｉ２）／２３とすると、図４に示す構成の場合、
ＳＥＬ＝ｋ（０≦ｋ≦２３−１）のとき、Ｉ３＝Ｉ２＋（７−ｋ）α
となり、ＳＥＬ［２：０］に対し、線形的に制御電流Ｉ３が小さくなっていく。なお、制御電流Ｉ３を制御するための制御信号ＳＥＬのビット幅やＭＯＳサイズは、制御したいディレイ精度等に応じて最適な値にすればよい。
【００１６】
図５は、電流補間回路１０３の構成を図４に示す構成とした時の、制御電流値Ｉ３とその電流Ｉ３で制御される可変ディレイ素子のディレイを示したグラフである。制御電流Ｉ３と可変ディレイ素子のディレイの関係は、おおよそ反比例の関係にあるが、局所的には線形近似しても問題ない。つまり、図４に示す電流補正回路は、ＳＥＬ［２：０］に対して線形的に電流が減少するため、ＳＥＬ［２：０］と可変ディレイ素子のディレイの関係は線形的に増加することになる。
【００１７】
ここで、図１の構成において、ＳＥＬ［Ｓ：０］と制御するディレイ値の関係を線形にするには次のようにすればよい。ＳＥＬ［Ｓ：０］の各ビットは、それぞれ
ＳＥＬ［Ｓ：３］：可変ディレイ素子Ｄ１の通過段数
ＳＥＬ［２：０］：可変ディレイ素子Ｄ３のディレイ値
を制御する。ここで、ディレイ素子Ｄ１のディレイ＝ｔＣＫ／Ｍ＝Ｄｍ、ディレイ素子Ｄ３のディレイ＝ｔＣＫ／Ｎ＝Ｄｎ、ディレイ素子Ｄ３がＸ段であるとする。ＳＥＬ［２：０］の１ビットインクリメントすることによるディレイの刻みＡは、制御電流によるディレイの変化量を線形近似すると、Ａ＝Ｘ×（Ｄｎ−Ｄｍ）／８となる。
【００１８】
ここで、ＳＥＬ＝７の状態から１ビット増加したとすると、
ＳＥＬ［２：０］が７から０となり、制御電流Ｉ３は７α増加し、ディレイ素子Ｄ３により制御されるディレイの減少量Ｂは、Ｂ＝７Ａ＝７Ｘ×（Ｄｎ−Ｄｍ）／８となる。一方、ＳＥＬ［Ｓ：３］が１ビット増加することによりディレイ素子Ｄ３が一段増加することによるディレイの増加量Ｃは、Ｃ＝Ｄｍとなる。ここで、ＳＥＬ＝７の状態から１ビット増加したときのディレイがＳＥＬ［２：０］を１ビット増加させたときのディレイと等しければ、ＳＥＬ［Ｓ：０］全体としてディレイを線形に保つことができる。すなわち、Ｃ−Ｂ＝Ａの関係を満たせばよい。
【００１９】
よって、Ｄｍ−（７Ｘ×（Ｄｎ−Ｄｍ）／８）＝（Ｘ×（Ｄｎ−Ｄｍ）／８）
これを変形すると、Ｄｍ＝Ｘ×（Ｄｎ−Ｄｍ）
ここで、Ｄｍ＝ｔＣＫ／Ｍ、Ｄｎ＝ｔＣＫ／Ｎであるから、Ｘ＝Ｎ／（Ｍ−Ｎ）となる。Ｘ，Ｍ，Ｎが整数となるようにその値を決めればよい。この場合、ディレイ調整精度Ｚは、電流補間回路１０３の補間点数をＰ（図４に示す電流補間回路の構成だと８）とすると、Ｚ＝（ｔＣＫ／Ｍ）／Ｐとなる。なお、上記のような所定の関係を満たす限り、ｔＣＫ、Ｍ、Ｎ、Ｐ、Ｓの数は、様々な組み合わせが考えられる。制御の利便性や制御したいディレイ精度、ディレイの絶対値等を考慮し、装置に最適な値を適用すればよい。
【００２０】
図６は、ｔＣＫ＝１５００ｐｓ、Ｍ＝１６、Ｎ＝１２、Ｐ＝８、図１のＩ３で制御される可変ディレイ素子１０５の段数を３段とした時の制御ディレイ計算例である。図１のＳＥＬ［Ｓ：０］の下位３ビットを電流補間回路１０３へ、その他の上位ビットを可変ディレイ素子１０４の通過段数の切り替えに割り当てることにより、ＳＥＬ［Ｓ：０］と制御するディレイ値の関係を線形とすることができる。ディレイ調整精度Ｚは、Ｚ＝（１５００／１６）／（７＋１）＝１１．７１８７５ｐｓ≒１１．７２ｐｓとなる。
【００２１】
なお、本発明の趣旨を逸脱しない限り、さまざまな変形が可能である。例えば、ＳＥＬ［Ｓ：０］は電流補間回路１０３とセレクタ１０６を制御しているが、それぞれこれらの回路はそれぞれ別の制御信号によって制御されることも可能である。
【符号の説明】
【００２２】
１０１…ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、１０２…ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）、１０３…電流補間回路、１０４…可変ディレイ素子、１０５…可変ディレイ素子、１０６…段数切り替え用セレクタ、３０１…可変ディレイ素子、３０２…位相比較回路、３０３…ＵＰ／ＤＯＷＮカウンタ、３０４…ＤＡＣ、４０１…ＭＯＳスイッチ、４０２…ＭＯＳスイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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