(57)【要約】【課題】伝送される信号の論理を保ち、かつ、デューティ崩れの蓄積、加算を解消することが可能な信号伝送回路、カラムＡ／Ｄ変換器、固体撮像素子およびカメラシステムを提供する。【解決手段】主信号が伝送される主伝送ライン１１と、主伝送ライン１１に縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータ１３−１〜１３−ｘと、各リピータの出力側の主伝送ラインから分岐するように接続された副伝送ライン１４−１〜１４−ｘと、各副伝送ラインに接続され、信号が供給される下位回路１６−１〜１６−ｘと、を有し、副伝送ラインが、主信号の反転論理の信号がリピータから供給される副伝送ラインである場合には、その副伝送ラインに反転回路１５が配置されている。【選択図】図４
2011166197.tif 000002
【特許請求の範囲】
【請求項１】
主信号が伝送される主伝送ラインと、
上記主伝送ラインに縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータと、
上記各リピータの出力側の上記主伝送ラインから分岐するように接続された副伝送ラインと、
上記各副伝送ラインに接続され、上記信号が供給される下位回路と、を有し、
上記副伝送ラインが、
上記主信号の反転論理の信号が上記リピータから供給される副伝送ラインである場合には、当該副伝送ラインに反転回路が配置されている
信号伝送回路。
【請求項２】
上記各リピータの出力側にはそれぞれ複数の副伝送ラインが接続されている
請求項１記載の信号伝送回路。
【請求項３】
上記反転回路は、
上記複数のリピータのうち、上記主信号の伝搬方向における奇数段に位置する上記リピータに接続された上記副伝送ラインに配置される
請求項１または２記載の信号伝送回路。
【請求項４】
上記主伝送ラインに信号伝搬を制御する制御回路が配置されている
請求項１から３のいずれか一に記載の信号伝送回路。
【請求項５】
上記制御回路は、
上記主伝送ラインに配置される複数のリピータの少なくとも一つの入力段に配置されている
請求項４記載の信号伝送回路。
【請求項６】
複数の上記副伝送ラインに信号伝搬を制御する制御回路が配置されている
請求項１から５のいずれか一に記載の信号伝送回路。
【請求項７】
上記各副伝送ラインには、
上記各下位回路を駆動する第２のリピータが配置されている
請求項１から６のいずれか一に記載の信号伝送回路。
【請求項８】
クロックが伝搬される主伝送ラインを含む信号伝送回路と、
並列に配置され、上記主伝送ラインを伝送されたクロックが供給される複数のアナログデジタル（Ａ／Ｄ）変換器と、を有し、
上記各Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックをカウントするカウンタと、を含み、
上記信号伝送回路は、
主クロックが伝送される上記主伝送ラインと、
上記主伝送ラインに縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータと、
上記各リピータの出力側の上記主伝送ラインから分岐するように接続された副伝送ラインと、を含み、
上記各副伝送ラインには、
対応する上記カウンタが接続され、
上記副伝送ラインが、
上記主信号の反転論理の信号が上記リピータから供給される副伝送ラインである場合には、当該副伝送ラインに反転回路が配置されている
カラムＡ／Ｄ変換器。
【請求項９】
上記信号伝送回路は、
上記各リピータの出力側にはそれぞれ複数の副伝送ラインが接続されている
請求項８記載のカラムＡ／Ｄ変換器。
【請求項１０】
上記反転回路は、
上記複数のリピータのうち、上記主信号の伝搬方向における奇数段に位置する上記リピータに接続された上記副伝送ラインに配置される
請求項８または９記載のカラムＡ／Ｄ変換器。
【請求項１１】
上記信号伝送回路は、
上記主伝送ラインに信号伝搬を制御する制御回路が配置されている
請求項９から１０のいずれか一に記載のカラムＡ／Ｄ変換器。
【請求項１２】
上記制御回路は、
上記主伝送ラインに配置される複数のリピータの少なくとも一つの入力段に配置されている
請求項１２記載のカラムＡ／Ｄ変換器。
【請求項１３】
上記信号伝送回路は、
複数の上記副伝送ラインに信号伝搬を制御する制御回路が配置されている
請求項８から１２のいずれか一に記載のカラムＡ／Ｄ変換器。
【請求項１４】
上記各副伝送ラインには、
上記各下位回路を駆動する第２のリピータが配置されている
請求項８から１３のいずれか一に記載のＡ／Ｄ変換器。
【請求項１５】
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する複数のアナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
クロックが伝搬される主伝送ラインを含む信号伝送回路と、
並列に配置され、上記主伝送ラインを伝送されたクロックが供給される複数のＡ／Ｄ変換器と、を有し、
上記各Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックをカウントするカウンタと、を含み、
上記信号伝送回路は、
主クロックが伝送される上記主伝送ラインと、
上記主伝送ラインに縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータと、
上記各リピータの出力側の上記主伝送ラインから分岐するように接続された副伝送ラインと、を含み、
上記各副伝送ラインには、
対応する上記カウンタが接続され、
上記副伝送ラインが、
上記主信号の反転論理の信号が上記リピータから供給される副伝送ラインである場合には、当該副伝送ラインに反転回路が配置されている
固体撮像素子。
【請求項１６】
固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する複数のアナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、
上記カラムＡ／Ｄ変換器は、
クロックが伝搬される主伝送ラインを含む信号伝送回路と、
並列に配置され、上記主伝送ラインを伝送されたクロックが供給される複数のＡ／Ｄ変換器と、を有し、
上記各Ａ／Ｄ変換器は、
時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、
上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックをカウントするカウンタと、を含み、
上記信号伝送回路は、
主クロックが伝送される上記主伝送ラインと、
上記主伝送ラインに縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータと、
上記各リピータの出力側の上記主伝送ラインから分岐するように接続された副伝送ラインと、を含み、
上記各副伝送ラインには、
対応する上記カウンタが接続され、
上記副伝送ラインが、
上記主信号の反転論理の信号が上記リピータから供給される副伝送ラインである場合には、当該副伝送ラインに反転回路が配置されている
カメラシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえば距離の離れた複数の回路に同じ論理の信号を供給する信号伝送回路、カラムＡ／Ｄ変換器、固体撮像素子およびカメラシステムに関するものである。
【背景技術】
【０００２】
半導体集積回路において、多数の回路に同じ論理の信号を供給する場合があり、その場合たとえば、クロック信号やリセット信号などが対象になる（たとえば特許文献１〜３参照）。
このような信号を多数の回路に供給するためには、一般的にリピータ、あるいは、バッファ、クロックに限定する場合はクロックバッファなどと呼ばれる信号駆動用の回路が用いられる。
【０００３】
図１（Ａ）および（Ｂ）は、この信号駆動用の回路例として、ＣＭＯＳインバータ２個を縦列接続したリピータユニットを示す図である。
図１（Ａ）はリピータユニットのトランジスタ表記、図１（Ｂ）はシンボル表記である。以降の図では、特に断らない限りシンボル表記を用いる。
【０００４】
このようなリピータユニット１を、縦列状、あるいは、ツリー状に接続して、必要な回路に対して信号を供給する。
図１のようなリピータユニット１の場合、リピータとして必要とされる駆動能力に合わせて２段目インバータの駆動能力ＩＶ２を決定する。
さらに、１段目のインバータＩＶ１は２段目インバータＩＶ２を駆動できる能力として、２段目の数分の１の能力に調整することが多い。
【０００５】
ところで、回路的な必要によって、伝送する信号のハイ（Ｈ）期間およびロー（Ｌ）期間のデューティを保ちたい場合がある。
この場合、設計的には各ＣＭＯＳインバータのｐチャネル（Ｐｃｈ）トランジスタＰＴ１，ＰＴ２、ｎチャネル（Ｎｃｈ）トランジスタＮＴ１，ＮＴ２に関し、ＰＴ１とＮＴ１、ＰＴ２とＮＴ２の駆動能力が同じになるようにトランジスタのサイズを調整する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９‐１６９９８１号公報
【特許文献２】特開２００６‐６７４１４号公報
【特許文献３】特開２００６‐３３３０７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、実際の製品では、製造ばらつきによりＰｃｈトランジスタ、Ｎｃｈトランジスタの能力のバランスが崩れる場合があり、この場合、信号のデューティに少なからず影響を与えてしまう。
この影響について図２に関連付けて説明する。
【０００８】
図２（Ａ）および（Ｂ）は、Ｐｃｈトランジスタ、Ｎｃｈトランジスタの能力の違いによる出力への影響を説明するための図である。
ここでの説明はリピータユニットではなく、インバータ単体とする。
【０００９】
図２（Ａ）は、出力信号の立ち上がり、立ち下がりにおける各経路の時定数の違いを示している。
立ち上がり経路ＲＰＴでは、ＰｃｈトランジスタＰＴがＯＮし、ＮｃｈトランジスタＮＴがＯＦＦしている状態であり、ＰｃｈトランジスタＰＴのＯＮ抵抗と負荷抵抗ＬＲの和と負荷容量ＬＣに対して時定数が決まる。
立ち下がり経路ＦＰＴでは、ＮｃｈトランジスタＮＴがＯＮし、ＰｃｈトランジスタＰＴがＯＦＦしている状態であり、ＮｃｈトランジスタＮＴのＯＮ抵抗と負荷抵抗ＬＲの和と負荷容量ＬＣに対して時定数が決まる。
【００１０】
Ｐｃｈ、Ｎｃｈの各トランジスタのＯＮ抵抗、別の表現をすると電流能力の差によって、立ち上がりと立ち下がりで時定数が異なり、立ち上がり、立ち下がりの遷移時間に差が出る。
たとえば、ＮｃｈトランジスタＮＴの能力がＰｃｈトランジスタＰＴに比べ相対的に弱めになる場合、信号を立ち下げる経路が信号を立ち上げる経路よりも時定数が大きくなり、信号遷移期間が長くなる。
【００１１】
図２（Ｂ）は入出力波形を示している。
出力波形で示すように立ち下がり遷移期間が長くなり、たとえば閾値（Threshold）５０％で判定すると、入力波形に対してパルスが延びることになる。
入力信号がクロック波形の場合には、出力波形信号のデューティとして、Ｈ期間が長くなってしまう。
【００１２】
なお、図１で示すインバータ２個で構成したリピータ１の場合、１段目と２段目の信号論理が逆であるので、Ｈのパルスの入力に対し、１段目はパルスを短くする方向、２段目はパルスを長くする方向に働く。
しかし、１段目インバータＩＶ１よりも２段目インバータＩＶ２の負荷が大きいので、２段目インバータＩＶ２の特性が支配的になる。
【００１３】
次に、リピータを多段に縦列状に接続する場合について述べる。
図３（Ａ）および（Ｂ）は、リピータを多段に縦列状に接続した一般的な信号伝送回路を示す図である。
【００１４】
この信号伝送回路では、図３（Ａ）のようにインバータ２段で構成したリピータユニット１を多段接続し、各リピータユニット１の出力を下位回路２に供給している。
この信号伝送回路において、例としてＮｃｈトランジスタがＰｃｈトランジスタに比べ相対的に弱い場合を想定する。
この場合、リピータユニット１の２段目インバータＩＶ２がデューティについて支配的であり、リピータユニット１を通るたびにＨ期間が長くなり、パルス幅が大きくなる（太る）ことになる。
その結果、デューティの変化イメージとして図３（Ｂ）のようになり、デューティ崩れがリピータ段数分、蓄積、加算されてしまう。
つまり、正論理で伝播させる多段のリピータにおいては、Ｐｃｈトランジスタ、Ｎｃｈトランジスタの能力アンバランスにより、波形のＨ側、Ｌ側のデューティが崩れ、段数を経る。
これにより、デューティの崩れが蓄積、加算され、その信号を使用する回路の特性を劣化させていた。
【００１５】
本発明は、伝送される信号の論理を保ち、かつ、デューティ崩れの蓄積、加算を解消することが可能な信号伝送回路、カラムＡ／Ｄ変換器、固体撮像素子およびカメラシステムを提供することにある。
【００１６】
本発明の第１の観点の信号伝送回路は、主信号が伝送される主伝送ラインと、上記主伝送ラインに縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータと、上記各リピータの出力側の上記主伝送ラインから分岐するように接続された副伝送ラインと、上記各副伝送ラインに接続され、上記信号が供給される下位回路と、を有し、上記副伝送ラインが、上記主信号の反転論理の信号が上記リピータから供給される副伝送ラインである場合には、当該副伝送ラインに反転回路が配置されている。
【００１７】
本発明の第２の観点のカラムＡ／Ｄ変換器は、クロックが伝搬される主伝送ラインを含む信号伝送回路と、並列に配置され、上記主伝送ラインを伝送されたクロックが供給される複数のアナログデジタル（Ａ／Ｄ）変換器と、を有し、上記各Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックをカウントするカウンタと、を含み、上記信号伝送回路は、主クロックが伝送される上記主伝送ラインと、上記主伝送ラインに縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータと、上記各リピータの出力側の上記主伝送ラインから分岐するように接続された副伝送ラインと、を含み、上記各副伝送ラインには、対応する上記カウンタが接続され、上記副伝送ラインが、上記主信号の反転論理の信号が上記リピータから供給される副伝送ラインである場合には、当該副伝送ラインに反転回路が配置されている。
【００１８】
本発明の第３の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する複数のアナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、クロックが伝搬される主伝送ラインを含む信号伝送回路と、並列に配置され、上記主伝送ラインを伝送されたクロックが供給される複数のＡ／Ｄ変換器と、を有し、上記各Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックをカウントするカウンタと、を含み、上記信号伝送回路は、主クロックが伝送される上記主伝送ラインと、上記主伝送ラインに縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータと、上記各リピータの出力側の上記主伝送ラインから分岐するように接続された副伝送ラインと、を含み、上記各副伝送ラインには、対応する上記カウンタが接続され、上記副伝送ラインが、上記主信号の反転論理の信号が上記リピータから供給される副伝送ラインである場合には、当該副伝送ラインに反転回路が配置されている。
【００１９】
本発明の第４の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換する複数のアナログデジタル（Ａ／Ｄ）変換器が並列に配置されたカラムＡ／Ｄ変換器を含み、上記カラムＡ／Ｄ変換器は、クロックが伝搬される主伝送ラインを含む信号伝送回路と、並列に配置され、上記主伝送ラインを伝送されたクロックが供給される複数のＡ／Ｄ変換器と、を有し、上記各Ａ／Ｄ変換器は、時間とともに電圧値が線形に変化するランプ波形の参照電圧と入力電圧とを比較する比較器と、上記比較器の出力信号が反転したことをトリガとして動作開始または動作停止し、上記クロックをカウントするカウンタと、を含み、上記信号伝送回路は、主クロックが伝送される上記主伝送ラインと、上記主伝送ラインに縦続接続されるように配置され、伝搬される信号の反転機能を有する複数のリピータと、上記各リピータの出力側の上記主伝送ラインから分岐するように接続された副伝送ラインと、を含み、上記各副伝送ラインには、対応する上記カウンタが接続され、上記副伝送ラインが、上記主信号の反転論理の信号が上記リピータから供給される副伝送ラインである場合には、当該副伝送ラインに反転回路が配置されている。
【発明の効果】
【００２０】
本発明によれば、伝送される信号の論理を保ち、かつ、デューティ崩れの蓄積、加算を解消することができる。
【図面の簡単な説明】
【００２１】
【図１】信号駆動用の回路例として、ＣＭＯＳインバータ２個を縦列接続したリピータユニットを示す図である。
【図２】Ｐｃｈトランジスタ、Ｎｃｈトランジスタの能力の違いによる出力への影響を説明するための図である。
【図３】リピータを多段に縦列状に接続した一般的な信号伝送回路を示す図である。
【図４】本発明の第１の実施形態に係る信号伝送回路に構成例を示す図である。
【図５】ＣＭＯＳインバータの構成を示す図である。
【図６】第１の実施形態に係る信号伝送回路におけるデューティの変化のイメージを構成と対応付けて示す図である。
【図７】本発明の第２の実施形態に係る信号伝送回路の構成例を示す図である。
【図８】一般的な半導体集積回路に信号伝送回路を適用しない場合と適用した場合について説明するための図である。
【図９】本発明の第３の実施形態に係る信号伝送回路の構成例を示す図である。
【図１０】本第４の実施形態に係る信号伝送回路が適用可能なカラムＡ／Ｄ変換器の構成例を示す図である。
【図１１】図１０のカラムＡ／Ｄ変換器の概略動作波形を示す図である。
【図１２】１０００カラムを８つのブロックに分割し、各ブロック毎にクロック用のリピータを配置した例を示す図である。
【図１３】１０００カラムを８つのブロックに分割し、各ブロック毎にクロック用のリピータを配置した他の例を示す図である。
【図１４】４相クロックを用いた積分型Ａ／Ｄ変換器の構成例を示す図である。
【図１５】４相クロックを用いた積分型Ａ／Ｄ変換器の動作波形を示す図である。
【図１６】クロック周波数よりこまかな分解能を得る下位ＴＤＣの原理を示す図である。
【図１７】図１６の理想状態に対してデューティが崩れた場合にカウント値の判定期間がずれることを示す図である。
【図１８】本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
【図１９】図１８の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
【図２０】本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【図２１】Ｄ／Ａ変換器が生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
【図２２】本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（信号伝送回路の第１の構成例）
２．第２の実施形態（信号伝送回路の第２の構成例）
３．第３の実施形態（信号伝送回路の第３の構成例）
４．第４の実施形態（信号伝送回路のカラムＡ／Ｄ変換器への適用例）
５．第５の実施形態（固体撮像素子の全体構成例）
６．第６の実施形態（カメラシステムの構成例）
【００２３】
＜１．第１の実施形態＞
［信号伝送回路の第１の構成例］
図４は、本発明の第１の実施形態に係る信号伝送回路に構成例を示す図である。
【００２４】
本信号伝送回路１０は、主伝送ライン１１、副伝送ライン１２、主伝送ライン用の第１のリピータ１３、副伝送ライン用の第２のリピータ１４、反転回路（インバータ）１５、および信号供給先回路である下位回路１６を主構成要素として有している。
【００２５】
本信号伝送回路１０は、距離の離れた複数の回路に同じ論理の信号を供給するリピータの全体構成が主、副の階層構成に形成されている。
そして、信号伝送回路１０は、主伝送ライン１１を各段反転伝播させ、副伝送ライン１２では、主伝送ライン１１の論理に対応して反転回路１５を挿入することで論理を保ち、かつ、デューティ崩れの蓄積、加算を解消するように構成されている。
【００２６】
信号伝送回路１０においては、主伝送ライン１１で主信号ＭＳの長距離伝送を行い、副伝送ライン１２で下位回路１６への駆動を行うように階層構成が形成される。
【００２７】
長距離伝送を行うための主伝送ライン１１には、複数ｘ（図４ではｘ＝４）の第１のリピータ１３−１〜１３−ｘが所定間隔をおいて縦続接続されるように配置されている。
【００２８】
第１のリピータ１３−１〜１３−ｘは、図５に示すような、ＣＭＯＳインバータにより構成される。
すなわち、第１のリピータ１３は、ＰｃｈトランジスタＰＴ１１およびＮｃｈトランジスタＮＴ１１が電源ＶＤＤと基準電位ＶＳＳ（たとえばＧＮＤ）間に接続されている。
ＰｃｈトランジスタＰＴ１１およびＮｃｈトランジスタＮＴ１１のゲートが信号入力ラインに接続されている。
ＰｃｈトランジスタＰＴ１１およびＮｃｈトランジスタＮＴ１１のドレイン同士の接続点により出力ノードＮＤ１１が形成されている。
【００２９】
第１のリピータ１３−１の出力側の主伝送ライン１１に、副伝送ライン１２−１が分岐するように形成されている。
副伝送ライン１２−１には下位回路１６−１が接続される。
そして、副伝送ライン１２−１には、下位回路１６−１を駆動する第２のリピータ１４−１および第１のリピータ１３−１の出力信号の論理を反転させて正論理に戻して第２のリピータ１４−１に入力させる反転回路１５−１が配置されている。
第２のリピータ１４−１は、下位回路１６−１を駆動するために必要な駆動能力を有し、図５のＣＭＯＳインバータを２個縦続接続して形成される。
また、反転回路１５−１は、図５のＣＭＯＳインバータと同様の構成を有する。
【００３０】
第１のリピータ１３−２の出力側の主伝送ライン１１に、副伝送ライン１２−３が分岐するように形成されている。
副伝送ライン１２−２には下位回路１６−２が接続される。
そして、副伝送ライン１２−２には、下位回路１６−２を駆動する第２のリピータ１４−２が配置されている。
ただし、副伝送ライン１２−２には、主伝送ライン１１を伝搬される信号が第１のリピータ１３−１で反転され、第１のリピータ１３−２で反転されて正論理に戻った信号が伝搬されるため、反転回路は配置されていない。
第２のリピータ１４−２は、下位回路１６−２を駆動するために必要な駆動能力を有し、図５のＣＭＯＳインバータを２個縦続接続して形成される。
【００３１】
第１のリピータ１３−３の出力側の主伝送ライン１１に、副伝送ライン１２−３が分岐するように形成されている。
副伝送ライン１２−３には下位回路１６−３が接続される。
そして、副伝送ライン１２−３には、下位回路１６−３を駆動する第２のリピータ１４−３および第１のリピータ１３−３の出力信号の論理を反転させて正論理に戻して第２のリピータ１４−３に入力させる反転回路１５−３が配置されている。
第２のリピータ１４−３は、下位回路１６−３を駆動するために必要な駆動能力を有し、図５のＣＭＯＳインバータを２個縦続接続して形成される。
また、反転回路１５−３は、図５のＣＭＯＳインバータと同様の構成を有する。
【００３２】
第１のリピータ１３−４の出力側の主伝送ライン１１に、副伝送ライン１２−４が分岐するように形成されている。
副伝送ライン１２−４には下位回路１６−４が接続される。
そして、副伝送ライン１２−４には、下位回路１６−４を駆動する第２のリピータ１４−４が配置されている。
ただし、副伝送ライン１２−４には、主伝送ライン１１を伝搬される信号が第１のリピータ１３−１〜１３−３を介して反転を繰り返し、第１のリピータ１３−４で反転されて正論理に戻った信号が伝搬されるため、反転回路は配置されていない。
第２のリピータ１４−４は、下位回路１６−４を駆動するために必要な駆動能力を有し、図５のＣＭＯＳインバータを２個縦続接続して形成される。
【００３３】
上述したように、本第１の実施形態に信号伝送回路１０は、主伝送ライン１１に配置される第１のリピータ１３−１〜１３−ｘは、インバータ１段で構成される。
そして、信号伝送回路１０は、使用論理から反転してしまう副伝送ライン１２−１，１２−３については正論理に戻すための反転回路（インバータ）１５−１，１５−３が付加されている。
また、信号伝送回路１０は、主伝送ライン１１の各段の第１のリピータ１３−１〜１３−ｘの負荷は同等になるように構成される。
【００３４】
このような構成とした場合、主伝送ライン１１では、出力信号に与えるＰｃｈトランジスタＰＴ１１、ＮｃｈトランジスタＮＴ１１の能力アンバランスの影響が各段で逆となる。
例としてＮｃｈトランジスタＮＴ１１の能力がＰｃｈトランジスタＰＴ１１の能力に比べ相対的に弱い場合を想定する。
この場合、主伝送ライン１１において、第１のリピータ１３−１についても第１のリピータ１３−２についてＨ期間が長くなる。
第１のリピータ１３−１について別の見方をするとＬ期間が短くなる。
Ｈのパルス入力に対し、第１のリピータ１３−１によりパルスが細り、第１のリピータ１３−２によりパルスが大きくなる（太る）ことになる。
つまり、第１のリピータ１３−２の出力は第１のリピータ１３−１の出力と反転する関係になるので、これらを合わせた特性としては、第１のリピータ１３−１で崩れた波形を第１のリピータ１３−２で戻すように働く。
【００３５】
図６（Ａ）および（Ｂ）は、第１の実施形態に係る信号伝送回路におけるデューティの変化のイメージを構成と対応付けて示す図である。
【００３６】
図６（Ａ）はデューティの変化イメージを示すが、主伝送ライン１１においてはデューティが奇数段でマイナス方向、偶数段でプラス方向となり、奇数段、偶数段をセットで考えると、その出力は入力信号のデューティを保つ。
副伝送ライン１２−１〜１２−ｘについては第２のリピータ１４−１〜１４−ｘの１段分の駆動を行うので、デューティに関しても第２のリピータ１４−１〜１４−ｘの１段分の特性となる。
結果として、主伝送ライン１１、副伝送ライン１２−１〜１２−ｘを合わせた特性としては、最大でも第２のリピータ１４−１〜１４−ｘ１段分の崩れに収まり、段数を増やしても最大の崩れは変わらない。
つまり、本発明の第１の実施形態の構成を採用することにより、Ｐｃｈトランジスタ、Ｎｃｈトランジスタの能力アンバランスがあっても、それによるデューティの崩れは、段数を経ても蓄積、加算されることなく、その信号を使用する回路の特性を劣化させない。
【００３７】
本第１の実施形態によれば、伝送される信号の論理を保ち、かつ、デューティ崩れの蓄積、加算を解消することができる。
【００３８】
＜２．第２の実施形態＞
［信号伝送回路の第２の構成例］
図７は、本発明の第２の実施形態に係る信号伝送回路の構成例を示す図である。
【００３９】
本第２の実施形態の信号伝送回路１０Ａが第１の実施形態に係る信号伝送回路１０と異なる点は、次のとおりである。
信号伝送回路１０Ａでは、主伝送ライン１１に配置される第１のリピータ１３−１〜１３−ｘの各出力に複数の副伝送ライン１２Ａ−１，１２Ａ−２、１２Ａ−３，１２Ａ−４、…が接続されることにある。
すなわち、信号伝送回路１０Ａでは、第１のリピータ１３−１の出力側に２つの副伝送ライン１２Ａ−１，１２Ａ−２が接続され、第１のリピータ１３−２の出力側に副伝送ライン１２Ａ−３，１２Ａ−４が接続されている。
【００４０】
また、信号伝送回路１０Ａは、主伝送ライン１１の各段の第１のリピータ１３−１〜１３−ｘの負荷は同等になるように構成される。
【００４１】
第１のリピータ１３−１の出力側の主伝送ライン１１に、副伝送ライン１２Ａ−１，１２Ａ−２が分岐するように形成されている。
副伝送ライン１２Ａ−１には下位回路１６−１が接続され、副伝送ライン１２Ａ−２には下位回路１６−２が接続される。
そして、副伝送ライン１２Ａ−１には、下位回路１６−１を駆動する第２のリピータ１４−１および第１のリピータ１３−１の出力信号の論理を反転させて正論理に戻して第２のリピータ１４−１に入力させる反転回路１５−１が配置されている。
同様に、副伝送ライン１２Ａ−２には、下位回路１６−２を駆動する第２のリピータ１４−２および第１のリピータ１３−１の出力信号の論理を反転させて正論理に戻して第２のリピータ１４−２に入力させる反転回路１５−２が配置されている。
【００４２】
第１のリピータ１３−２の出力側の主伝送ライン１１に、副伝送ライン１２Ａ−３，１２Ａ−４が分岐するように形成されている。
副伝送ライン１２Ａ−３には下位回路１６−３が接続され、副伝送ライン１２Ａ−４には下位回路１６−４が接続される。
そして、副伝送ライン１２Ａ−３には、下位回路１６−３を駆動する第２のリピータ１４−３が配置されている。
同様に、副伝送ライン１２Ａ−４には、下位回路１６−４を駆動する第２のリピータ１４−４が配置されている。
ただし、副伝送ライン１２Ａ−３，１２Ａ−４には、主伝送ライン１１を伝搬される信号が第１のリピータ１３−１で反転され、第１のリピータ１３−２で反転されて正論理に戻った信号が伝搬されるため、反転回路は配置されていない。
【００４３】
第２の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００４４】
なお、これまでの説明は主伝送ライン１１のリピータをインバータ１段としているが、反転論理になればよく、たとえばインバータを奇数個としたり、何らかの制御論理を持った構成でもよい。
【００４５】
ここで、一般的な半導体集積回路に信号伝送回路を適用しない場合と適用した場合について考察する。
図８（Ａ）および（Ｂ）は、一般的な半導体集積回路に信号伝送回路を適用しない場合と適用した場合について説明するための図である。
図８（Ａ）は信号伝送回路を適用しない比較例の場合の波形消失経過を図８（Ｂ）は本実施形態の信号伝送回路を適用した場合の波形消失防止機能を示している。
【００４６】
クロックなどを長距離に伝送する際、正相のリピータＲＰを多段に通過させると、まずはデューティの崩れとして見えるが、周波数が早い場合などは、図８（Ａ）に示すように、波形が細っていき、最後には消失してしまう。
あるいは、リセット信号など、１発のパルスを伝送する際、正相のリピータを多段に通過させると、図８（Ａ）に示すように、波形が細っていき、最後には消失してしまう。
これらを回避する手法として、本発明の実施形態のようにリピータを反転論理として多段接続し、使用するところで論理を戻すようにすれば、図８（Ｂ）に示すように、波形の消失を防止することができる。
【００４７】
さらに、伝送する信号の使用回路が、繰り返し回路でない場合には、波形の崩れを許容できる範囲で、各リピータの負荷を揃えるようにすると、波形の崩れを完全になくすことはできないまでも、波形崩れを少なくする効果を期待することができる。
この場合、正相側の負荷合計と逆相側の負荷合計をなるべく合わせるのが、最遠部の波形品質を保つためにはよい。
【００４８】
さらに別の例として、リピータユニットに制御用の論理回路を付加してもよい。
クロックなどの伝送においては、不要時の電流消費を抑えるため、不要時に出力を固定することがある。
回路全体へのクロック供給を止めるには大元の信号を止めればよいが、特定の回路だけを止めたい場合に、リピータユニットに制御論理を組み込むとよい。
【００４９】
＜３．第３の実施形態＞
［信号伝送回路の第３の構成例］
図９（Ａ）〜（Ｃ）は、本発明の第３の実施形態に係る信号伝送回路の構成例を示す図である。
【００５０】
本第３の実施形態に係る信号伝送回路１０Ｂにおいては、主伝送ライン、または副伝送ラインに制御論理回路１７が配置される。
図９（Ａ）は主伝送ライン１１に制御論理回路１７を付加した例を、図９（Ｂ）は副伝送ラインに制御論理回路１７を付加した例を示している。
また、図９（Ｃ）は制御論理回路１７の構成例を示している。この例では、ＡＮＤゲートにより制御論理回路１７が構成されている。
【００５１】
たとえば、図９（Ｃ）のような制御論理回路１７とすると、制御論理をＬとすることで、制御対象のリピータ段以降の出力をＬに固定にすることができ、かつ、その場合においても波形のデューティ崩れを最小限に抑えることができる。
【００５２】
さらに別の例として、リピータを反転論理とし、主伝送ライン、副伝送ラインと分けることをせず、主伝送ラインのみのリピータ接続とし、下位回路側で必要に応じて論理反転するようにしてもよい。
奇数段のリピータ出力がつながる回路では使用する前段で論理反転するよう構成し、偶数段のリピータ出力がつながる回路では論理反転しないように構成する。
【００５３】
以上のように、本実施形態の信号伝送回路によれば、多段にリピータを接続した際に、ＰｃｈトランジスタとＮｃｈトランジスタのアンバランスによる波形のデューティ崩れを最小限（比較例の１段分のみ）に抑えて波形伝送できる。
その結果、その信号を使用する回路の特性悪化を最小限にとどめることができる。
たとえば、リピータユニットを８段接続する構成の場合、デューティ崩れは比較例に比べ１／８になる。
【００５４】
［信号伝送回路の適用例］
以下に、本実施形態に係る信号伝送回路の適用例について説明する。
【００５５】
＜４．第４の実施形態＞
図１０は、本第４の実施形態に係る信号伝送回路が適用可能なカラムＡ／Ｄ変換器の構成例を示す図である。
図１１は、図１０のカラムＡ／Ｄ変換器の概略動作波形を示す図である。
【００５６】
本カラムＡ／Ｄ変換器２０は、上述した信号伝送回路１０（１０Ａ〜１０Ｃ）が適用可能である。
カラムＡ／Ｄ変換器２０は、複数のＡ／Ｄ変換器（ＡＤＣ）２１が列並列に配列されている。
各Ａ／Ｄ変換器２１は、比較器２１−１およびカウンタラッチ２１−２を有する。
カラムＡ／Ｄ変換器２０は、複数のＡ／Ｄ変換器２１に加えてさらに次の構成要素を有する。
カラムＡ／Ｄ変換器２０は、クロック数に比例したランプ波形ＲＡＭＰを生成するランプ生成部２２、クロック生成部２３、およびクロック転送ライン２４を有する。
クロック転送ライン２４は、本実施形態に係る信号伝送回路の主伝送ラインを形成する。
また、図１０の例では、アナログ信号供給部として、後で詳述する光電変換機能を含む複数の画素がマトリクス状に配列された画素部２５を有している。
また、ランプ生成部２２は、デジタルアナログ変換器（ＤＡＣ）により構成される。
【００５７】
カラムＡ／Ｄ変換器２０においては、画素部２５から読み出されたアナログ信号ＶＳＬとランプ生成部２２によるランプＲＡＭＰを比較器２１−１で比較し、同じレベルになったときのクロック数をカウンタラッチ２１−２で数えることでＡＤ変換を行う。
カラムＡ／Ｄ変換器２０は、たとえばＣＭＯＳイメージセンサの水平方向（横方向）の画素数をカラム数として、非常に多くのカラムを同時にＡＤ変換する機能を有する。
ここで、水平方向（横方向）とは、信号の読み出し方向を垂直方向（縦方向）とすると、それに直交する方向をいう。
【００５８】
カラムＡ／Ｄ変換器２０では、カラム数分のカウンタが水平（横方向）に並んでおり、それらにクロックを供給する必要がある。
たとえば、１０００カラムのカラムＡ／Ｄ変換器の場合について説明する。
【００５９】
［信号伝送回路のカラムＡ／Ｄ変換器への第１の適用例］
図１２は、１０００カラムを８つのブロックに分割し、各ブロック毎にクロック用のリピータを配置した例を示す図である。
【００６０】
図１２のカラムＡ／Ｄ変換器２０Ａにおいては、クロック生成部２３によりクロックＣＬＫの各カウンタラッチ２１−２へのクロック転送ライン２４に、本実施形態に係る信号伝送回路１０，１０Ａが適用される。
図１２のカラムＡ／Ｄ変換器２０Ａは、第１の実施形態に係る信号伝送回路１０が適用される例を示している。
クロック転送ライン２４が主伝送ライン１１を構成し、各第１のリピータ１３−１〜１３−８の出力側に副伝送ライン１２−１〜１２−８が分岐するように接続される。
この例では、カウンタラッチ２１−２が下位回路に相当する。
なお、図１２では、図面の簡単化のため、副伝送ライン１２−１〜１２−８の第２のリピータや反転回路は省略している。
この場合、奇数段の副伝送ライン１２−１，１２−３，１２−５，１２−７には、反転回路および第２のリピータが配置される。
一方、偶数段の副伝送ライン１２−２，１２−４，１２−６，１２−８には、反転回路は配置されず、第２のリピータのみが配置される。
図１０においては、各段の信号伝送回路１０の機能として、リピータ（Ｒ）をクロック転送ライン２４に配置して示している。
各リピータ（Ｒ）は１２５カラムを担当し、各カラムのカウンタラッチ２１−２のクロック入力部の負荷容量と次のブロックのリピータ入力部の負荷容量が負荷となる。
【００６１】
ところで、カラムＡ／Ｄ変換器２０の動作クロックに関し、クロックＣＬＫの立ち上がりと立ち下がりの両方でカウントするようにすると、クロックの立ち上がりのみでカウントする場合に比べ、クロック周波数を半分にすることができる。
この場合、クロックのＨ側、Ｌ側のデューティは、Ａ／Ｄ変換器としての最下位bitの精度を決めることになるので、５０％ずつである必要がある。
したがって、クロック生成部２３から供給されるクロックＣＬＫのデューティを正確に保ったまま伝送することが必要で、デューティの崩れはカラムＡ／Ｄ変換器３０の精度を劣化させる。
【００６２】
なお、クロックの立ち上がりと立ち下がりの両方でカウントする方法については、本発明の本質と直接関わる事項ではないので言及しない。
【００６３】
このようなカラムＡ／Ｄ変換器において、ブロック毎に配置するクロックリピータについて、従来例で示したリピータの場合、リピータ１段のデューティ崩れが、リピータ８段分加算される。
これに対し、本発明の実施形態に係る信号伝送回路１０を適用した場合には、従来リピータに比べてデューティ崩れを１／８にすることができる。
【００６４】
［信号伝送回路のカラムＡ／Ｄ変換器への第２の適用例］
図１３は、１０００カラムを８つのブロックに分割し、各ブロック毎にクロック用のリピータを配置した他の例を示す図である。
【００６５】
図１３の例は、クロックとして多相（図１３の例では４相）クロックを用いてビット拡張を行った場合である。
【００６６】
図１４は、４相クロックを用いた積分型Ａ／Ｄ変換器の構成例を示す図である。
【００６７】
この積分型Ａ／Ｄ変換器２１Ａは、比較器２１−１の他に、時間量子化器（ＴＤＣ: Time-to-Digital Converter、ラッチおよびデコード）２１−３、上位ビットカウンタ（リップルカウンタ）２１−４、および転送バス２１−５を有する。
【００６８】
この例は、図１５に示すように、位相が４５°ずつ異なるクロック信号４本を用いて、上位カウンタ２１−４で１１ビット（bit）、下位ＴＤＣ２１−３で３ビットの計１４ビットの分解能を持つ積分型ＡＤ変換器である。
時間とともに電圧値が線形（あるいは階段状）に変化するランプ波形の参照電圧ＲＡＭＰと入力電圧ＶＳＬとを比較器２１−１で比較し、比較結果は信号ＶＣＯとして出力される。
信号ＶＣＯが変化したタイミングで上位カウンタ２１−４は動作を開始もしくは停止し、また下位ＴＤＣ２１−３では位相の異なるクロック信号の情報をラッチする。
【００６９】
図１６は、クロック周波数よりこまかな分解能を得る下位ＴＤＣの原理を示す図である。
【００７０】
クロック周波数の１周期の中において、信号ＶＣＯが変化するタイミングで、位相が４５°ずつ異なる４つのクロック信号ＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣ、ＣＬＫＤの値をラッチすると８通りの拡張コードＥＢ[3:0]が得られる。
この８通りのコードをＴＤＣ２１−３のラッチおよびデコード部でデコードして３ビットの下位ビットの情報を得ることができる。
この例では、信号ＶＣＯが変化するタイミングで上位ビットカウンタ４がカウントを開始する後カウント方式の例である。
この積分型Ａ／Ｄ変換器２１２は、上位ビットカウンタ２１−４とリング発振器によって位相の異なるクロック信号をラッチとデコードをするＴＤＣ２１−３で下位ビットの情報を得、クロック周波数を上げずに分解能を向上させる。
【００７１】
図１６は、理想的な波形であるが、本実施形態に係る信号伝送回路１０（１０Ａ）を適用しないでデューティが崩れた場合、たとえば図１７のようになる。
図１７の例では、デューティ崩れにより、カウント値が３と判定される期間が長くなり、カウント値が７と判定される期間が短くなってしまう。
これに対して、図１３のように、本実施形態に係る信号伝送回路１０（１０Ａ）を適用することにより、図１７のようなデューティ崩れによる影響を受けることがなく、理想に近い形でカウント値の判定を行うことが可能となる。
【００７２】
＜５．第５の実施形態＞
［固体撮像素子の全体構成例］
図１８は、本発明の第５の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１９は、図１８の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）における要部をより具体的に示すブロック図である。
【００７３】
この固体撮像素子１００は、図１８および図１９に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのカラムＡ／Ｄ変換器（ＡＤＣ）１５０を有する。なお、画素信号読み出し部は、垂直走査回路１２０等を含んで構成される。
固体撮像素子１００は、Ｄ／Ａ変換器１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラムＡ／Ｄ変換器１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
【００７４】
また、カラムＡ／Ｄ変換器１５０は、第４の実施形態に係るカラムＡ／Ｄ変換器２０，２０Ａ，２０Ｂが適用される。図１９では図面の簡単化のための各Ａ／Ｄ変換器１５１は、比較器１５２のみを示している。
また、タイミング制御回路１４０のＤＬＬ回路１４１が本実施形態のクロック生成部２３に相当する。
また、Ｄ／Ａ変換器１６１は、図１０のランプ生成部２２に相当する。
【００７５】
画素部１１０は、フォトダイオードと画素内アンプとを含む画素がマトリクス状（行列状）に配置されている。画素部１１０は、図１０の画素部２５に相当する。
【００７６】
図２０は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
【００７７】
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、１個のフォトダイオード１１１に対し転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
【００７８】
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤ（Floating Diffusion)との間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
【００７９】
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
【００８０】
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラムＡ／Ｄ変換器１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
【００８１】
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
【００８２】
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
【００８３】
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラムＡ／Ｄ変換器１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
【００８４】
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラムＡ／Ｄ変換器１５０に出力する。
カラムＡ／Ｄ変換器１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からの参照電圧ＲＡＭＰを使用した応積分型Ａ／Ｄ変換器１５１、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
【００８５】
図２１は、ＤＡＣが生成するランプ（ＲＡＭＰ）波形およびＡＤＣの動作タイミングの一例を示す図である。
ＤＡＣ１６１は、図２１に示すような、階段状に変化させた傾斜するランプ波形（ＲＡＭＰ）である参照電圧ＰＡＭＰを生成する。
【００８６】
カラムＡ／Ｄ変換器１５０は、第４の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂと同様の構成および機能を有することからここではその説明は省略する。
各積分型Ａ／Ｄ変換器１５１の出力は、水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
【００８７】
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、各積分型Ａ／Ｄ変換器１５１からのデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
【００８８】
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、Ａ／Ｄ変換器１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（ＢaseＢand）ＬＳＩの入力として送信される。
【００８９】
本第５の実施形態に係る固体撮像素子であるＣＭＯＳイメージセンサ１００は第４の実施形態に係るカラムＡ／Ｄ変換器３０，３０Ａ，３０Ｂが適用される。
したがって、本固体撮像素子によれば、列並列カラムＡ／Ｄ変換器の特性、動作周波数の上限やＤＮＬを向上させることができる。
【００９０】
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
【００９１】
＜６．第６の実施形態＞
［カメラシステムの構成例］
図２２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
【００９２】
本カメラシステム２００は、図２２に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。
【００９３】
駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。
【００９４】
また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対して所定の信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
【００９５】
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
【符号の説明】
【００９６】
１０，１０Ａ，１０Ｂ，１０Ｃ・・・信号伝送回路、１１・・・主伝送ライン、１２，１２−１〜１２−ｘ・・・副伝送ライン、１３，１３−１〜１３−ｘ・・・第１のリピータ、１４，１４−１〜１４−ｘ・・・第２のリピータ、１５，１５−１，１５−２，１５−３・・・反転回路、１６−１〜１６−ｘ・・・下位回路、１７，１７−１〜１７−ｘ・・・制御論理回路、２０・・・カラムＡ／Ｄ変換器、２２・・・ランプ生成部、２３・・・クロック生成部、２４・・・クロック転送ライン、２５・・・画素部、１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・ＤＬＬ回路、１５０・・・カラムＡ／Ｄ変換器（ＡＤＣ）、１５１・・・比較器、１６１・・・Ｄ／Ａ変換器（ＤＡＣ）、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・レンズ、２３０・・・駆動回路、２４０・・・信号処理回路。
【図１】
2011166197.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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