(57)【要約】【課題】簡単なライフタイム制御構造を有してなり、テイル損失が小さく高速のスイッチングが可能な絶縁ゲートバイポーラトランジスタおよびその設計方法を提供する。【解決手段】第１導電型の第１半導体層１と、主面側の表層部に形成された第２導電型の第２半導体層２と、第２半導体層２の表層部に選択的に形成された第１導電型の第３半導体層３と、裏面側の表層部に形成された第２導電型の第４半導体層４と、第１半導体層１と第４半導体層４の間に形成された第１導電型で第１半導体層１より不純物濃度が高い第５半導体層５とを有してなる絶縁ゲートバイポーラトランジスタ１００であって、一つの密度分布ピークを有する再結合中心格子欠陥Ｄが、ターンオフ終了時の非空乏化領域の幅Ｗより内側にピーク位置Ｄｃがくるように、第１半導体層１内に配置されてなる絶縁ゲートバイポーラトランジスタ１００とする。【選択図】図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板からなる第１半導体層と、前記半導体基板の主面側の表層部に形成された第２導電型の第２半導体層と、前記第２半導体層の表層部に選択的に形成された第１導電型の第３半導体層と、前記半導体基板の裏面側の表層部に形成された第２導電型の第４半導体層と、前記第１半導体層と前記第４半導体層の間に形成された第１導電型で前記第１半導体層より不純物濃度が高い第５半導体層とを有してなる絶縁ゲートバイポーラトランジスタであって、
前記半導体基板の断面方向において、一つの密度分布ピークを有する再結合中心格子欠陥が、前記半導体基板の裏面からシミュレーションにより決定されるターンオフ終了時の非空乏化領域の幅より内側にピーク位置がくるように、前記第１半導体層に配置されてなることを特徴とする絶縁ゲートバイポーラトランジスタ。
【請求項２】
前記再結合中心格子欠陥が、前記半導体基板の裏面から前記非空乏化領域の幅より内側に主面側半値幅位置がくるように、前記第１半導体層に配置されてなることを特徴とする請求項１に記載の絶縁ゲートバイポーラトランジスタ。
【請求項３】
前記再結合中心格子欠陥が、前記半導体基板の裏面から前記非空乏化領域の幅より内側に主面側裾先端位置がくるように、前記第１半導体層に配置されてなることを特徴とする請求項２に記載の絶縁ゲートバイポーラトランジスタ。
【請求項４】
前記半導体基板の厚さが、１２０μｍ以上、２００μｍ以下であることを特徴とする請求項１乃至３のいずれか一項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項５】
前記絶縁ゲートバイポーラトランジスタが、前記第２半導体層を貫通するようにして形成された絶縁トレンチゲートを有してなる、トレンチゲート型ＩＧＢＴであることを特徴とする請求項１乃至４のいずれか一項に記載の絶縁ゲートバイポーラトランジスタ。
【請求項６】
第１導電型の半導体基板からなる第１半導体層と、前記半導体基板の主面側の表層部に形成された第２導電型の第２半導体層と、前記第２半導体層の表層部に選択的に形成された第１導電型の第３半導体層と、前記半導体基板の裏面側の表層部に形成された第２導電型の第４半導体層と、前記第１半導体層と前記第４半導体層の間に形成された第１導電型で前記第１半導体層より不純物濃度が高い第５半導体層とを有してなり、
前記半導体基板の断面方向において、一つの密度分布ピークを有する再結合中心格子欠陥が、前記第１半導体層に配置されてなる絶縁ゲートバイポーラトランジスタの設計方法であって、
シミュレーションにより、
最初に、前記半導体基板の断面方向において、ターンオフ終了時の電界強度がゼロとなる非空乏化領域の幅を決定し、
次に、前記再結合中心格子欠陥を、前記半導体基板の裏面から前記非空乏化領域の幅より内側にピーク位置がくるように、前記第１半導体層に配置することを特徴とする絶縁ゲートバイポーラトランジスタの設計方法。
【請求項７】
前記再結合中心格子欠陥を、前記半導体基板の裏面から前記非空乏化領域の幅より内側に主面側半値幅位置がくるように、前記第１半導体層に配置することを特徴とする請求項６に記載の絶縁ゲートバイポーラトランジスタの設計方法。
【請求項８】
前記再結合中心格子欠陥を、前記半導体基板の裏面から前記非空乏化領域の幅より内側に主面側裾先端位置がくるように、前記第１半導体層に配置することを特徴とする請求項７に記載の絶縁ゲートバイポーラトランジスタの設計方法。
【請求項９】
前記半導体基板の厚さが、１２０μｍ以上、２００μｍ以下であることを特徴とする請求項６乃至８のいずれか一項に記載の絶縁ゲートバイポーラトランジスタの設計方法。
【請求項１０】
前記絶縁ゲートバイポーラトランジスタが、前記第２半導体層を貫通するようにして形成された絶縁トレンチゲートを有してなる、トレンチゲート型ＩＧＢＴであることを特徴とする請求項６乃至９のいずれか一項に記載の絶縁ゲートバイポーラトランジスタの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲートバイポーラトランジスタおよびその設計方法に関する。
【背景技術】
【０００２】
縦型パワーデバイスである絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ、Insulated Gate Bipolar Transistor）が、例えば、特開平１０−５０７２４号公報（特許文献１）と特開２００４−１０３９８２号公報（特許文献２）に開示されている。ＩＧＢＴは、ＭＯＳ型電界効果トランジスタ（ＭＯＳ−ＦＥＴ）とバイポーラトランジスタ（ＢＪＴ）とが複合化した構造として把えることができ、大電流・大電圧パワーデバイスの１つとして、産業用から家電用まで幅広く適用されてきている。
【０００３】
ＩＧＢＴは、いわゆるパンチスルー（ＰＴ）型ＩＧＢＴ、ノンパンチスルー（ＮＰＴ）型ＩＧＢＴ、および両者の中間的存在のフィールドストップ（ＦＳ）型ＩＧＢＴに大別できる。ＰＴ型ＩＧＢＴ（例えば特許文献１）は、Ｐ導電型（Ｐ＋）の厚い基板をコレクタ層とし、Ｎ導電型（Ｎ−）のドリフト層との間にＮ導電型（Ｎ＋）のバッファ層を挿入した構造となっている。ＮＰＴ型ＩＧＢＴ（例えば特許文献１）は、ドリフト層として機能する薄いＮ導電型（Ｎ−）の基板（ボディ層）の裏面にＰ導電型（Ｐ＋）のコレクタ層が形成された構造となっている。また、ＦＳ型ＩＧＢＴ（例えば特許文献２）は、ＮＰＴ型ＩＧＢＴのドリフト層とコレクタ層の間にフィールドストップ（ＦＳ）層と呼ぶＮ導電型のキャリア濃度を低く設計したバッファ層を挿入して、ドリフト層であるＮ導電型（Ｎ−）の基板（ボディ層）をさらに薄くした構造となっている。縦型パワーデバイスであるＩＧＢＴは、損失低減を目的としてデバイス厚の薄型化が図られてきており、近年では最も薄型化できるＦＳ型ＩＧＢＴが主流の構造となりつつある。
【０００４】
図１３は、上記ＦＳ型ＩＧＢＴの代表例で、ＩＧＢＴ９０の模式的な断面図である。
【０００５】
図１３に示すＩＧＢＴ９０は、Ｎ導電型（Ｎ−）の半導体基板１０に形成されている。ＩＧＢＴ９０は、Ｎ導電型（Ｎ−）の半導体基板１０からなる第１半導体層１と、半導体基板１０の主面側の表層部に形成されたＰ導電型（Ｐ）の第２半導体層２と、第２半導体層２の表層部に選択的に形成されたＮ導電型（Ｎ＋）の第３半導体層３とを有している。尚、第２半導体層２を貫通するようにして形成されている符号Ｇの部分は、トレンチ構造のゲート電極（絶縁トレンチゲート）で、第２半導体層２はベース層と呼ばれるチャネル形成領域であり、第３半導体層３はエミッタ領域である。また、エミッタ電極Ｅが、層間絶縁膜６を介して第２半導体層２と第３半導体層３に共通接続するように、主面側の半導体基板１０上に形成されている。
【０００６】
また、ＩＧＢＴ９０は、半導体基板１０の裏面側の表層部に形成されたＰ導電型（Ｐ＋）の第４半導体層４と、第１半導体層１と第４半導体層４の間に形成されたＮ導電型（Ｎ）で第１半導体層１より不純物濃度が高い第５半導体層５とを有している。第４半導体層４はコレクタ領域であり、コレクタ電極Ｃが、第４半導体層４に接続するように裏面側の半導体基板１０上に形成されている。第５半導体層５が、いわゆるＦＳ層であり、第１半導体層１が、ＩＧＢＴ９０におけるキャリアのドリフト領域となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平１０−５０７２４号公報
【特許文献２】特開２００４−１０３９８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図１４は、一般的なＩＧＢＴについて、ターンオフ時の特性を模式的に示した図である。図１４（ａ）は、ターンオフ時のゲート電圧Ｖｇ、コレクタ電圧Ｖｃおよびコレクタ電流Ｉｃの波形を示した図であり、図１４（ｂ）は、ターンオフ時の損失に係る仕事率Ｖｃ×Ｉｃの波形を示した図である。
【０００９】
図１４（ａ）に示すように、ＩＧＢＴにおいては、ゲートをオフした後、ゲート容量の放電が終了してからコレクタ電流Ｉｃが遅れて低下し、それに伴ってコレクタ電圧Ｖｃが上昇する。コレクタ電流Ｉｃは、オン時の２割程度まで急激に低下した後、裾を引くようになる（テイル開始）。このコレクタ電流Ｉｃが裾を引く現象（テイル電流）は、ＩＧＢＴに特有のもので、ドリフト層における残留ホールが影響している。図１４（ｂ）において、ＩＧＢＴのターンオフ損失（ターンオフ時の全体損失）は、仕事率Ｖｃ×Ｉｃの波形の積分面積に相当するが、図中に斜線で示したテイル損失（ターンオフ損失のうち、テイル開始後の損失分）は、ターンオフ損失の約４割の大きな割合を占めている。
【００１０】
図１４に示すＩＧＢＴに特有なテイル電流を低減し、該テイル電流に伴う損失の低減とスイッチングの高速化を図るため、従来から種々の手法が検討されてきている。
【００１１】
例えば、特許文献１では、ＰＴ型ＩＧＢＴやＮＰＴ型ＩＧＢＴにおいて、テイル電流の原因となるドリフト層中の残留ホールのライフタイムを制御して、残留ホールを早期に消滅させる方法が検討されている。特許文献１によれば、非空乏化領域の幅が４０μｍ以上となるようにドリフト層であるＮ−型ベース層を形成し、次に、Ｈ２＋を２回に分けて照射する。これによって、Ｎ−型ベース層内において、Ｐ型コレクタ層より２０μｍほどのところに比較的深い再結合順位を有する第１の低ライフタイム層を、Ｐ型コレクタ層より６０μｍほどのところに比較的浅い再結合順位を有する第２の低ライフタイム層を、それぞれ形成する。こうして、過多に残る非空乏化領域のほぼ全域を低ライフタイム化することができ、耐圧の劣化や漏れ電流およびオン電圧の増大を招くことなく、低電源電圧時のテイル電流を抑制できる。
【００１２】
一方、上記特許文献１のＰＴ型ＩＧＢＴやＮＰＴ型ＩＧＢＴに代わり、近年主流の構造となりつつあるＦＳ型ＩＧＢＴは、残留ホールのライフタイム制御をしないことを前提として開発が進められてきた。これは、薄型化が最大のメリットであるＦＳ型ＩＧＢＴにおいて、特許文献１のような複雑なライフタイム制御構造の実現が困難なためである。
【００１３】
残留ホールのライフタイム制御以外にテイル損失を低減して素子の高速化を図る手法としては、例えば、図１３のＩＧＢＴ９０のＰ＋型コレクタ層（第４半導体層４）およびＮ型ＦＳ層（第５半導体層５）の不純物濃度を適宜制御してホール注入効率を抑制する方法を用いることができる。しかしながら、ホール注入効率を抑制する方法では、テイル電流の低減は可能となるが、例えばＰ＋型コレクタ層の低濃度化によってコレクタ電極Ｃとのコンタクト抵抗が増大したり、ＩＧＢＴの電流駆動能力が低下したりする問題が生じる。
【００１４】
そこで本発明は、薄型化が可能なＦＳ型の絶縁ゲートバイポーラトランジスタおよびその設計方法であって、残留ホールのライフタイムを精密に制御することができる簡単なライフタイム制御構造を有してなり、テイル損失が小さく高速のスイッチングが可能な絶縁ゲートバイポーラトランジスタおよびその設計方法を提供することを目的としている。
【課題を解決するための手段】
【００１５】
請求項１に記載の発明は、第１導電型の半導体基板からなる第１半導体層と、前記半導体基板の主面側の表層部に形成された第２導電型の第２半導体層と、前記第２半導体層の表層部に選択的に形成された第１導電型の第３半導体層と、前記半導体基板の裏面側の表層部に形成された第２導電型の第４半導体層と、前記第１半導体層と前記第４半導体層の間に形成された第１導電型で前記第１半導体層より不純物濃度が高い第５半導体層とを有してなる絶縁ゲートバイポーラトランジスタであって、前記半導体基板の断面方向において、一つの密度分布ピークを有する再結合中心格子欠陥が、前記半導体基板の裏面からシミュレーションにより決定されるターンオフ終了時の非空乏化領域の幅より内側にピーク位置がくるように、前記第１半導体層に配置されてなることを特徴としている。
【００１６】
上記絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）は、第１半導体層をドリフト層（ボディ層）とし、第２半導体層をチャネル形成層とし、第３半導体層をエミッタ層とし、第４半導体層をコレクタ層とし、第５半導体層をフィールドストップ（ＦＳ）層とするＦＳ型ＩＧＢＴで、第４半導体層と第５半導体層は１μｍ程度の薄い層である。また、ドリフト層（ボディ層）である第１半導体層も、例えば２００μｍ以下であってよい。
【００１７】
ＩＧＢＴにおいては、一般的に、ゲートをオフしてコレクタ電流Ｉｃがオン時の２割程度まで急激に低下した後、ドリフト層における残留ホールの影響で、裾を引く現象（テイル電流）が発生する。このテイル電流を低減し、該テイル電流に伴うテイル損失の低減とスイッチングの高速化を図るため、上記ＦＳ型ＩＧＢＴにおいては、半導体基板の断面方向において、一つの密度分布ピークを有する再結合中心格子欠陥（所謂、残留ホールのライフタイムキラー）が、半導体基板の裏面からシミュレーションにより決定されるターンオフ終了時の非空乏化領域の幅より内側にピーク位置がくるように、第１半導体層に配置されている。該再結合中心格子欠陥は、具体的には、プロトン、重水素（デュートロン）、ヘリウム等のイオンを半導体基板の裏面側から照射することにより、局所的に形成される。
【００１８】
上記ＦＳ型ＩＧＢＴにおける再結合中心格子欠陥は、半導体基板の断面方向において一つの密度分布ピークを有する簡単な構造のものであり、薄型化されたＦＳ型ＩＧＢＴであっても容易に実現することができる。該再結合中心格子欠陥の分布は、シミュレーションにより精密に決定できるものであり、該再結合中心格子欠陥のピーク位置をシミュレーションにより決定されたターンオフ終了時の電界強度がゼロとなる非空乏化領域の幅より内側にくるように第１半導体層に配置することで、該再結合中心格子欠陥を導入しない場合に較べてオン電圧の増大を招くことなくテイル損失を低減すると共にスイッチングを高速化することができる。
【００１９】
上記ＦＳ型ＩＧＢＴの再結合中心格子欠陥による残留ホールのライフタイム制御は、例えば第４半導体層および第５半導体層の不純物濃度を適宜制御してホール注入効率を抑制する方法と異なり、第４半導体層と接続するコレクタ電極とのコンタクト抵抗が増大したり該ＦＳ型ＩＧＢＴの電流駆動能力が低下したりすることもない。
【００２０】
以上のようにして、上記絶縁ゲートバイポーラトランジスタは、薄型化が可能なＦＳ型の絶縁ゲートバイポーラトランジスタであって、残留ホールのライフタイムを精密に制御することができる簡単なライフタイム制御構造を有してなり、テイル損失が小さく高速のスイッチングが可能な絶縁ゲートバイポーラトランジスタとすることができる。
【００２１】
上記絶縁ゲートバイポーラトランジスタにおいては、請求項２に記載のように、前記再結合中心格子欠陥が、前記半導体基板の裏面から前記非空乏化領域の幅より内側に主面側半値幅位置がくるように、前記第１半導体層に配置されてなることが好ましい。さらには、請求項３に記載のように、前記再結合中心格子欠陥が、前記半導体基板の裏面から前記非空乏化領域の幅より内側に主面側裾先端位置がくるように、前記第１半導体層に配置されてなることがより好ましい。
【００２２】
これによれば、再結合中心格子欠陥の分布がより確実に非空乏化領域内に納まることとなり、テイル損失の低減とスイッチングの高速化をより安定的に実現することができる。
【００２３】
前述したように、上記絶縁ゲートバイポーラトランジスタは薄型化が可能なＦＳ型ＩＧＢＴを対象としたものであり、請求項４に記載のように、前記半導体基板の厚さが、１２０μｍ以上、２００μｍ以下である場合に好適である。
【００２４】
また、上記絶縁ゲートバイポーラトランジスタは、例えば請求項５に記載のように、前記第２半導体層を貫通するようにして形成された絶縁トレンチゲートを有してなる、トレンチゲート型ＩＧＢＴであってよい。
【００２５】
請求項６〜１０に記載の発明は、上記絶縁ゲートバイポーラトランジスタの設計手順に係る、上記絶縁ゲートバイポーラトランジスタの設計方法についての発明である。
【００２６】
請求項６に記載の設計方法は、第１導電型の半導体基板からなる第１半導体層と、前記半導体基板の主面側の表層部に形成された第２導電型の第２半導体層と、前記第２半導体層の表層部に選択的に形成された第１導電型の第３半導体層と、前記半導体基板の裏面側の表層部に形成された第２導電型の第４半導体層と、前記第１半導体層と前記第４半導体層の間に形成された第１導電型で前記第１半導体層より不純物濃度が高い第５半導体層とを有してなり、前記半導体基板の断面方向において、一つの密度分布ピークを有する再結合中心格子欠陥が、前記第１半導体層に配置されてなる絶縁ゲートバイポーラトランジスタの設計方法であって、シミュレーションにより、最初に、前記半導体基板の断面方向において、ターンオフ終了時の電界強度がゼロとなる非空乏化領域の幅を決定し、次に、前記再結合中心格子欠陥を、前記半導体基板の裏面から前記非空乏化領域の幅より内側にピーク位置がくるように、前記第１半導体層に配置することを特徴している。これによって、請求項１に記載の絶縁ゲートバイポーラトランジスタを簡単に設計することができる。
【００２７】
同様に、請求項７〜１０に記載の設計方法によって、請求項２〜５に記載の絶縁ゲートバイポーラトランジスタを簡単に設計することができる。
【００２８】
尚、上記設計方法によって設計される絶縁ゲートバイポーラトランジスタの効果については、上述したとおりであり、その説明は省略する。
【００２９】
以上のようにして、上記した絶縁ゲートバイポーラトランジスタおよびその設計方法は、薄型化が可能なＦＳ型の絶縁ゲートバイポーラトランジスタおよびその設計方法であって、残留ホールのライフタイムを精密に制御することができる簡単なライフタイム制御構造を有してなり、テイル損失が小さく高速のスイッチングが可能な絶縁ゲートバイポーラトランジスタおよびその設計方法となっている。
【図面の簡単な説明】
【００３０】
【図１】図１３に示したＩＧＢＴ９０のシミュレーション結果の一例で、（ａ）は、半導体基板１０の断面方向における電界強度の分布を示す図であり、（ｂ）は、半導体基板１０の断面方向におけるホール密度の分布を示す図である。
【図２】本発明に係る絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の基本構造を示した図で、ＩＧＢＴ１００の模式的な断面図である。
【図３】図２に示したＩＧＢＴ１００のシミュレーションの一例を示す図で、再結合中心格子欠陥Ｄのピーク位置Ｄｃとピーク位置Ｄｃでのホールライフタイム値を一定にして、ガウス分布する再結合中心格子欠陥Ｄの片側半値幅を変化させた場合の各シミュレーションモデルを示す図である。
【図４】図３に示した各シミュレーションモデルと実際のＩＧＢＴ１００において再結合中心格子欠陥Ｄを形成した場合の一致状況を検証した結果の一例で、再結合中心格子欠陥Ｄとしてヘリウム（Ｈｅ）イオンを照射した時のシリコン（Ｓｉ）基板における拡がり抵抗値を示した図である。
【図５】図３に示した各モデルに対するシミュレート結果で、各モデルについてコレクタ層である第４半導体層４の不純物濃度を変え、オン電圧とターンオフ損失の関係をそれぞれプロットした図である。
【図６】図５に示したデータの一部を抜き出して示した図で、オン電圧２．３Ｖでの片側半値幅とターンオフ損失の関係を示した図である。
【図７】再結合中心格子欠陥Ｄのピーク位置Ｄｃとターンオフ損失の関係を示した図で、片側半値幅が５μｍで、ピーク位置Ｄｃでのホールライフタイム値をそれぞれ３．０ｅ−８ｓｅｃと６．０ｅ−８ｓｅｃとした場合について、オン電圧が２．３Ｖの時のピーク位置Ｄｃとターンオフ損失の関係を示している。
【図８】再結合中心格子欠陥Ｄの主面側裾先端位置Ｄｅｓを非空乏化領域の端部である１０８μｍに一致させて、片側半値幅（およびそのピーク位置Ｄｃ）を変化させた場合の各シミュレーションモデルを示す図である。
【図９】図８に示した各モデルに対するシミュレート結果で、オン電圧２．３Ｖでの片側半値幅とターンオフ損失の関係を示した図である。
【図１０】ピーク位置Ｄｃでのホールライフタイム値とターンオフ損失の関係を示した図で、再結合中心格子欠陥Ｄのピーク位置Ｄｃが１２５μｍ、片側半値幅が５μｍで、オン電圧が２．３Ｖの時のホールライフタイム値とターンオフ損失の関係を示している。
【図１１】ターンオフ損失の設計狙い値を９．５ｍＪとして、図２のＩＧＢＴ１００と図１３のＩＧＢＴ９０の構造パラメータを変化させてそれぞれ設計した場合について、シミュレーションによって得られたオン電圧とターンオフ損失をプロットした図である。
【図１２】ターンオフ損失の設計狙い値をそれぞれ８．５ｍＪおよび９．５ｍＪとして図１１と同様のシミュレーションを実施し、図２のＩＧＢＴ１００と図１３のＩＧＢＴ９０についてオン電圧の特性ばらつきを比較して示した図である。
【図１３】ＦＳ型ＩＧＢＴの代表例で、ＩＧＢＴ９０の模式的な断面図である。
【図１４】一般的なＩＧＢＴについて、ターンオフ時の特性を模式的に示した図である。（ａ）は、ターンオフ時のゲート電圧Ｖｇ、コレクタ電圧Ｖｃおよびコレクタ電流Ｉｃの波形を示した図であり、（ｂ）は、ターンオフ時の損失に係る仕事率Ｖｃ×Ｉｃの波形を示した図である。
【発明を実施するための形態】
【００３１】
以下、本発明を実施するための形態を、図に基づいて説明する。
【００３２】
最初に、図１４で説明したＩＧＢＴに特有のコレクタ電流Ｉｃが裾を引く現象（テイル電流）を解析するため、図１３に示したＩＧＢＴ９０のシミュレーションを行った。
【００３３】
図１は、上記ＩＧＢＴ９０のシミュレーション結果の一例で、図１（ａ）は、半導体基板１０の断面方向における電界強度の分布を示す図であり、図１（ｂ）は、半導体基板１０の断面方向におけるホール密度の分布を示す図である。図１（ａ），（ｂ）では、それぞれ、ターンオフ中のコレクタ電流Ｉｃ＝１８０，１００，５０，３０，１５，５，０［Ａ］の各段階における電界強度分布とホール密度分布が示されている。尚、ＩＧＢＴ９０の導通状態でのコレクタ電流Ｉｃは、２００［Ａ］としている。また、図１のシミュレーションでは、半導体基板１０の厚さを１６５μｍとしており、キャリアのドリフト領域であるＮ導電型（Ｎ−）の第１半導体層１の比抵抗を６０Ωｃｍとしている。また、第４半導体層４と第５半導体層５の厚さは、いずれも１μｍである。
【００３４】
ＩＧＢＴ９０がターンオフしてＩｃが低下していくと、図１（ａ）に示すように、半導体基板１０の主面側から裏面側に向かって電界強度が伸びていき、それに伴って、図１（ｂ）に示すように、空乏化領域（Ｉｃの各段階における主面側のホール密度が低い領域）も裏面側に向かって伸びていく。すなわち、ＩＧＢＴ９０のターンオフ時には、ゲート印加電圧がゼロバイアスされて、主面側のＭＯＳトランジスタからの電子の注入が停止してＩｃが減少すると共に、ＩＧＢＴ９０のコレクタとエミッタ間に印加されているシステム電圧により、Ｐ導電型（Ｐ）の第２半導体層２とＮ導電型（Ｎ−）の第１半導体層１の接合面から裏面側に向かって空乏化領域が拡がる。Ｉｃの各段階において、空乏化領域では、ホールが図１（ａ）に示す電界強度によって主面側のエミッタへすぐに掃出される。一方、半導体基板１０の裏面側における図１（ａ）の電界強度がゼロの領域では、ホールがシリコン（Ｓｉ）中におけるライフタイムの間だけ残存する（残留ホール）。図１４（ａ）に示したコレクタ電流Ｉｃが裾を引く現象（テイル電流）は、該ホールがライフタイムを過ぎて消滅するまでテイル電流として現れたものである。
【００３５】
図１（ａ）からわかるように、ＩＧＢＴ９０ではＩｃ＝０［Ａ］となっても半導体基板１０の裏面側に図中に両端矢印で示した電界強度がゼロとなる領域が残っており、この領域を非空乏化領域として、その幅を厳密に定義することができる。図１（ａ）では、Ｉｃ＝０［Ａ］での電界強度の先端の深さが１０８μｍであり、非空乏化領域の幅は、５５μｍである。
【００３６】
以上のように、図１３に示したフィールドストップ（ＦＳ）型のＩＧＢＴ９０においても、パンチスルー（ＰＴ）型やノンパンチスルー（ＮＰＴ）型のＩＧＢＴと同様に残留ホールに起因してテイル電流が発生することが確認できた。そこで、薄型化が最大のメリットであり、ライフタイム制御構造の実現が困難なＦＳ型ＩＧＢＴについて、図１のシミュレーション結果をもとにして、残留ホールのライフタイム制御の導入を検討した。
【００３７】
図２は、本発明に係る絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）の基本構造を示した図で、ＩＧＢＴ１００の模式的な断面図である。尚、図２に示すＩＧＢＴ１００において、図１３に示したＩＧＢＴ９０と同様の部分については、同じ符号を付した。
【００３８】
図２に示すＩＧＢＴ１００は、一つの密度分布ピークを有する再結合中心格子欠陥（所謂、残留ホールのライフタイムキラー）Ｄが配置されている点で、図１３に示したＩＧＢＴ９０と異なっている。
【００３９】
すなわち、図２のＩＧＢＴ１００は、図１３のＩＧＢＴ９０と同様に、Ｎ導電型（Ｎ−）の半導体基板１０からなる第１半導体層１と、半導体基板１０の主面側の表層部に形成されたＰ導電型（Ｐ）の第２半導体層２と、第２半導体層２の表層部に選択的に形成されたＮ導電型（Ｎ＋）の第３半導体層３とを有している。尚、第２半導体層２を貫通するようにして形成されている符号Ｇの部分は、トレンチ構造のゲート電極（絶縁トレンチゲート）で、第２半導体層２はベース層と呼ばれるチャネル形成領域であり、第３半導体層３はエミッタ領域である。また、エミッタ電極Ｅが、層間絶縁膜６を介して第２半導体層２と第３半導体層３に共通接続するように、主面側の半導体基板１０上に形成されている。
【００４０】
また、ＩＧＢＴ１００は、半導体基板１０の裏面側の表層部に形成されたＰ導電型（Ｐ＋）の第４半導体層４と、第１半導体層１と第４半導体層４の間に形成されたＮ導電型（Ｎ）で第１半導体層１より不純物濃度が高い第５半導体層５とを有している。第４半導体層４はコレクタ領域であり、コレクタ電極Ｃが、第４半導体層４に接続するように裏面側の半導体基板１０上に形成されている。第５半導体層５が、いわゆるＦＳ層であり、第１半導体層１が、ＩＧＢＴ９０におけるキャリアのドリフト領域となっている。
【００４１】
一方、図２のＩＧＢＴ１００は、図１３のＩＧＢＴ９０と異なり、半導体基板１０の断面方向において、一つの密度分布ピークを有する再結合中心格子欠陥Ｄが、半導体基板１０の裏面からシミュレーションにより決定されるターンオフ終了時の非空乏化領域の幅Ｗより内側に再結合中心格子欠陥Ｄの図中に一点鎖線で示したピーク位置Ｄｃがくるように、第１半導体層１内に配置されている。尚、図２においては、ガウス分布する再結合中心格子欠陥Ｄの主面側半値幅位置Ｄｈｓと裏面側半値幅位置Ｄｈｂを図中に破線で示し、ホールのライフタイム値がピーク位置Ｄｃでのライフタイム値の１００倍となって、実質的にライフタイムキラーの機能が発揮されなくなる主面側裾先端位置Ｄｅｓと裏面側裾先端位置Ｄｅｂを図中に点線で示した。
【００４２】
以上のように、図２のＩＧＢＴ１００は、第１半導体層１をドリフト層（ボディ層）とし、第２半導体層２をチャネル形成層とし、第３半導体層３をエミッタ層とし、第４半導体層４をコレクタ層とし、第５半導体層５をフィールドストップ（ＦＳ）層とするＦＳ型ＩＧＢＴで、第４半導体層４と第５半導体層５は１μｍ程度の薄い層である。また、ドリフト層（ボディ層）である第１半導体層１も、例えば２００μｍ以下であってよい。
【００４３】
図１４で説明したように、ＩＧＢＴにおいては、一般的に、ゲートをオフしてコレクタ電流Ｉｃがオン時の２割程度まで急激に低下した後、ドリフト層における残留ホールの影響で、裾を引く現象（テイル電流）が発生する。このテイル電流を低減し、該テイル電流に伴うテイル損失の低減とスイッチングの高速化を図るため、図２のＦＳ型ＩＧＢＴ１００においては、半導体基板１０の断面方向において、一つの密度分布ピークを有する再結合中心格子欠陥Ｄが、半導体基板１０の裏面から図１に示したシミュレーションにより決定されるターンオフ終了時の非空乏化領域の幅Ｗより内側にピーク位置Ｄｃがくるように、第１半導体層１内に配置されている。該再結合中心格子欠陥Ｄは、具体的には、プロトン、重水素（デュートロン）、ヘリウム等のイオンを半導体基板１０の裏面側から照射することにより、局所的に形成される。
【００４４】
図２のＦＳ型ＩＧＢＴ１００における再結合中心格子欠陥Ｄは、半導体基板１０の断面方向において一つの密度分布ピークを有する簡単な構造のものであり、薄型化されたＦＳ型ＩＧＢＴ１００であっても容易に実現することができる。また、上記したイオンの照射により再結合中心格子欠陥Ｄを形成する場合は、１回のイオン照射で一つの密度分布ピークを有する再結合中心格子欠陥Ｄを形成することができるため、低コストである。
【００４５】
該再結合中心格子欠陥Ｄの分布は、後述するようにシミュレーションにより精密に決定できるものであり、該再結合中心格子欠陥Ｄのピーク位置Ｄｃを図１に示したシミュレーションにより決定されたターンオフ終了時の電界強度がゼロとなる非空乏化領域の幅Ｗより内側にくるように第１半導体層１内に配置することで、後述するように、該再結合中心格子欠陥Ｄを導入しない場合に較べてオン電圧の増大を招くことなくテイル損失を低減すると共にスイッチングを高速化することができる。
【００４６】
上記ＦＳ型ＩＧＢＴ１００の再結合中心格子欠陥Ｄによる残留ホールのライフタイム制御は、例えば第４半導体層４および第５半導体層５の不純物濃度を適宜制御してホール注入効率を抑制する方法と異なり、第４半導体層４と接続するコレクタ電極とのコンタクト抵抗が増大したり該ＦＳ型ＩＧＢＴの電流駆動能力が低下したりすることもない。
【００４７】
図３〜図５は、図２に示したＩＧＢＴ１００のシミュレーションの一例を示す図である。
【００４８】
図３は、再結合中心格子欠陥Ｄのピーク位置Ｄｃとピーク位置Ｄｃでのホールライフタイム値を一定にして、ガウス分布する再結合中心格子欠陥Ｄの片側半値幅を変化させた場合の各シミュレーションモデルを示す図である。尚、図３のシミュレーションにおいても、図１のシミュレーションと同様に、半導体基板１０の厚さを１６５μｍとしており、キャリアのドリフト領域であるＮ導電型（Ｎ−）の第１半導体層１の比抵抗を６０Ωｃｍとしている。また、第４半導体層４と第５半導体層５の厚さは、いずれも１μｍである。
【００４９】
図４は、図３に示した各シミュレーションモデルと実際のＩＧＢＴ１００において再結合中心格子欠陥Ｄを形成した場合の一致状況を検証した結果の一例で、再結合中心格子欠陥Ｄとしてヘリウム（Ｈｅ）イオンを照射した時のシリコン（Ｓｉ）基板における拡がり抵抗値を示した図である。
【００５０】
また、図５は、図３に示した各モデルに対するシミュレート結果で、各モデルについてコレクタ層である第４半導体層４の不純物濃度を変え、オン電圧とターンオフ損失の関係をそれぞれプロットした図である。尚、図５においては、図１３と図１に示した再結合中心格子欠陥Ｄが配置されてないＩＧＢＴ９０のシミュレーション結果について、オン電圧とターンオフ損失の関係を図中に破線（ライフタイム制御なし）で示している。
【００５１】
図３の各シミュレーションモデルにおいては、再結合中心格子欠陥Ｄのピーク位置Ｄｃを基板主面からの深さが１２０μｍの位置にして、半導体基板１０の裏面から図１のシミュレーションにより決定されたターンオフ終了時の非空乏化領域の幅Ｗ＝５５μｍの内側にピーク位置Ｄｃがくるように、再結合中心格子欠陥Ｄを第１半導体層１内に配置している。また、ピーク位置Ｄｃでのホールライフタイム値τｈを３．０ｅ−８ｓｅｃとして、ガウス分布する再結合中心格子欠陥Ｄの片側半値幅のパラメータを、それぞれ、５．０，７．５，１０．０，１２．５，１５．０，１７．５μｍとしている。尚、図３では、図２と同様に、再結合中心格子欠陥Ｄのピーク位置Ｄｃを一点鎖線で、片側半値幅が５．０μｍのときの主面側半値幅位置Ｄｈｓを破線で、片側半値幅が５．０μｍのときの主面側裾先端位置Ｄｅｓを点線で図中に示している。
【００５２】
図４に示すヘリウム（Ｈｅ）イオンを照射した時のシリコン（Ｓｉ）の拡がり抵抗値は、概ねガウス分布をしており、片側半値幅が約５μｍ、拡がり抵抗値のピークから抵抗値が安定する主面側裾先端位置までが約２０μｍで、図３に示した片側半値幅が５．０μｍのシミュレーションモデルについてのホールライフタイム値の分布と概略一致している。尚、Ｈｅイオンの照射によって片側半値幅が５μｍより小さな拡がり抵抗値の分布を作ることは一般的に困難であるが、図３に示した片側半値幅が５．０μｍより大きな他のシミュレーションモデルと同様の拡がり抵抗値の分布については、Ｈｅイオンの照射条件を変えることで、５〜１５μｍの分布の形成が可能である。
【００５３】
図５に示すように、ＩＧＢＴの特性であるオン電圧とターンオフ損失は、一般的にトレードオフの関係にあり、オン電圧が低いほどターンオフ損失は増大する。一方、ＩＧＢＴの特性は、オン電圧とターンオフ損失が共に低い、図５の左下領域にあるほど良好である。図５からわかるように、再結合中心格子欠陥Ｄのピーク位置Ｄｃを基板主面からの深さが１２０μｍの位置にして、ピーク位置Ｄｃが非空乏化領域の幅Ｗ＝５５μｍの内側にくるように配置した図３の各シミュレーションモデルについては、いずれの片側半値幅のシミュレーションモデルも、図中に破線で示したライフタイム制御なしの場合に較べて、良好な特性が得られている。
【００５４】
以上のようにして、図２および図３に例示した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ１００）は、薄型化が可能なＦＳ型の絶縁ゲートバイポーラトランジスタであって、残留ホールのライフタイムを精密に制御することができる簡単なライフタイム制御構造を有してなり、テイル損失が小さく高速のスイッチングが可能な絶縁ゲートバイポーラトランジスタとすることができる。
【００５５】
次に、上記したＩＧＢＴ１００について、より好ましい実施形態を説明する。
【００５６】
図６は、図５に示したデータの一部を抜き出して示した図で、オン電圧２．３Ｖでの片側半値幅とターンオフ損失の関係を示した図である。
【００５７】
図６のオン電圧２．３Ｖでのデータで例示するように、図３の各シミュレーションモデルについては、片側半値幅が１０μｍ以下のときにはターンオフ損失が小さな値で安定しているが、片側半値幅が１２．５μｍ以上では片側半値幅が大きくなるほどターンオフ損失も増大していく。
【００５８】
図３に示すように、概略、片側半値幅が１０μｍ以下のときには主面側半値幅位置Ｄｈｓが非空乏化領域の幅Ｗより内側にあるのに対して、片側半値幅が１２．５μｍ以上では主面側半値幅位置Ｄｈｓが非空乏化領域の幅Ｗより外側にある。従って、図６に示した結果は、片側半値幅が１０μｍ以下のときには主面側半値幅位置Ｄｈｓが非空乏化領域の幅Ｗより内側にあるためオン抵抗の増大がなくターンオフ損失が小さな値で安定し、片側半値幅が１２．５μｍ以上になると主面側半値幅位置Ｄｈｓが非空乏化領域の幅Ｗより外側になってオン抵抗が増大し、トレードオフの関係でターンオフ損失が大きくなっていくと考えることができる。
【００５９】
以上のように、上記したＩＧＢＴ１００においては、再結合中心格子欠陥Ｄが、半導体基板１０の裏面から非空乏化領域の幅Ｗより内側に主面側半値幅位置Ｄｈｓがくるように、第１半導体層１内に配置されてなることが好ましい。これによれば、再結合中心格子欠陥Ｄの分布がより確実に非空乏化領域内に納まることとなり、テイル損失の低減とスイッチングの高速化をより安定的に実現することができる。
【００６０】
図７は、再結合中心格子欠陥Ｄのピーク位置Ｄｃとターンオフ損失の関係を示した図で、片側半値幅が５μｍで、ピーク位置Ｄｃでのホールライフタイム値をそれぞれ３．０ｅ−８ｓｅｃと６．０ｅ−８ｓｅｃとした場合について、オン電圧が２．３Ｖの時のピーク位置Ｄｃとターンオフ損失の関係を示している。尚、図７のシミュレーションにおいても、半導体基板１０の厚さを１６５μｍ、第１半導体層１の比抵抗を６０Ωｃｍとしている。
【００６１】
図７に示すように、再結合中心格子欠陥Ｄのピーク位置Ｄｃが非空乏化領域の幅Ｗ内にあれば、ホールライフタイムのピーク値が３．０ｅ−８ｓｅｃと６．０ｅ−８ｓｅｃのいずれの場合においても、ライフタイム制御を行わない場合の１０．９ｍＪより低いターンオフ損失とすることができる。一方、再結合中心格子欠陥Ｄのピーク位置Ｄｃが非空乏化領域の幅Ｗの外になると、ターンオフ損失は急激に増大する。このように、半導体基板１０の断面方向において、一つの密度分布ピークを有する再結合中心格子欠陥Ｄは、半導体基板１０の裏面からシミュレーションにより決定されるターンオフ終了時の非空乏化領域の幅Ｗより内側にピーク位置Ｄｃがくるように、第１半導体層１内に配置されている必要がある。尚、図７ではピーク位置Ｄｃが基板主面から深さが１２５μｍ付近に配置されるときターンオフ損失が極小となり、ホールライフタイムのピーク値が３．０ｅ−８ｓｅｃと６．０ｅ−８ｓｅｃで、それぞれ９．３ｍＪと９．８ｍＪの極小値をとっている。
【００６２】
図８は、再結合中心格子欠陥Ｄの主面側裾先端位置Ｄｅｓを非空乏化領域の端部である１０８μｍに一致させて、片側半値幅（およびそのピーク位置Ｄｃ）を変化させた場合の各シミュレーションモデルを示す図である。また、図９は、図８に示した各モデルに対するシミュレート結果で、オン電圧２．３Ｖでの片側半値幅とターンオフ損失の関係を示した図である。
【００６３】
図８に示すように、再結合中心格子欠陥Ｄの主面側裾先端位置Ｄｅｓを非空乏化領域の端部に一致させて、再結合中心格子欠陥Ｄの全体が非空乏化領域の幅Ｗの内側にくるようにする。この場合には、図９に示すように、ターンオフ損失が９．２〜９．３ｍＪでほとんど変化せず、片側半値幅への依存性のない低いターンオフ損失を得ることができる。
【００６４】
以上のように、上記したＩＧＢＴ１００においては、再結合中心格子欠陥Ｄが、半導体基板１０の裏面から非空乏化領域の幅Ｗより内側に主面側裾先端位置Ｄｅｓがくるように、第１半導体層１内に配置されてなることがより好ましい。これによれば、図６において説明した主面側半値幅位置Ｄｈｓが非空乏化領域の幅Ｗより内側にくる場合に較べて、再結合中心格子欠陥Ｄの分布がより確実に非空乏化領域内に納まることとなり、テイル損失の低減とスイッチングの高速化をより安定的に実現することができる。
【００６５】
図１０は、ピーク位置Ｄｃでのホールライフタイム値とターンオフ損失の関係を示した図で、再結合中心格子欠陥Ｄのピーク位置Ｄｃが１２５μｍ、片側半値幅が５μｍで、オン電圧が２．３Ｖの時のホールライフタイム値とターンオフ損失の関係を示している。
【００６６】
図１０に示すように、ピーク位置Ｄｃでのホールライフタイム値については、ピーク値がおよそ２．０ｅ−７ｓｅｃ以下の範囲であれば、ライフタイム制御を行わない場合よりも低いターンオフ損失とすることができる。また、ピーク値が１．０〜２．０ｅ−８ｓｅｃの範囲で、最小値となる９．１ｍＪのターンオフ損失が得られ、ピーク値をこの範囲内に設定することで、低いターンオフ損失をより安定的に実現することができる。
【００６７】
以上のようにして、上記した絶縁ゲートバイポーラトランジスタは、いずれも、残留ホールのライフタイムを精密に制御することができる簡単なライフタイム制御構造を有してなり、テイル損失が小さく高速のスイッチングが可能な絶縁ゲートバイポーラトランジスタとすることができる。
【００６８】
前述したように、上記絶縁ゲートバイポーラトランジスタは薄型化が可能なＦＳ型ＩＧＢＴを対象としたものであり、図２に示す半導体基板１０の厚さが、１２０μｍ以上、２００μｍ以下である場合に好適である。
【００６９】
また、上記絶縁ゲートバイポーラトランジスタは、例えば図２に示すように、第２半導体層２を貫通するようにして形成された絶縁トレンチゲートＧを有してなる、トレンチゲート型ＩＧＢＴであってよい。
【００７０】
また、上記した絶縁ゲートバイポーラトランジスタの設計手順に係る、上記絶縁ゲートバイポーラトランジスタの設計方法は、以下のとおりである。すなわち、シミュレーションにより、最初に、図２に示す半導体基板１０の断面方向において、図１で説明したように、ターンオフ終了時の電界強度がゼロとなる非空乏化領域の幅Ｗを決定し、次に、再結合中心格子欠陥Ｄを、半導体基板１０の裏面から非空乏化領域の幅Ｗより内側にピーク位置Ｄｃがくるように、より好ましくは非空乏化領域の幅Ｗより内側に主面側半値幅位置Ｄｈｓがくるように、さらに好ましくは非空乏化領域の幅Ｗより内側に主面側裾先端位置Ｄｅｓがくるように、第１半導体層１内に配置する。これによって、上記したテイル損失が小さく高速のスイッチングが可能な絶縁ゲートバイポーラトランジスタを簡単に設計することができる。
【００７１】
次に、図２に示したＩＧＢＴ１００と図１３に示したＩＧＢＴ９０をそれぞれ設計する場合、所定の特性を得るために構造パラメータを変化させた時の特性ばらつきについて説明する。
【００７２】
図１１は、ターンオフ損失の設計狙い値を９．５ｍＪとして、図２のＩＧＢＴ１００と図１３のＩＧＢＴ９０の構造パラメータを変化させてそれぞれ設計した場合について、シミュレーションによって得られたオン電圧とターンオフ損失をプロットした図である。
【００７３】
図２に示すＩＧＢＴ１００は、再結合中心格子欠陥Ｄのピーク位置Ｄｃを基板主面からの深さが１２５μｍの位置とし、片側半値幅を５．０μｍとしている。図中に実線で囲ったＩＧＢＴ１００の各点は、製造プロセスに関連した（１）コレクタ層である第４半導体層４とＦＳ層である第５半導体層５のイオン注入によるキャリア濃度ばらつき：±５％、（２）再結合中心格子欠陥Ｄを形成する時のイオン照射深さばらつき：±７．５μｍ、（３）再結合中心格子欠陥Ｄを形成する時のイオン照射量ばらつき：±５％をばらつき因子およびばらつき範囲とし、実験計画法を用いたシミュレーションを実施して得られた値である。また、図中に破線で囲ったＩＧＢＴ９０の各点は、上記（１）だけをばらつき因子およびばらつき範囲として得られた値である。
【００７４】
図１１に示すように、ライフタイム制御のための再結合中心格子欠陥Ｄが配置されたＩＧＢＴ１００では、ライフタイム制御をしていないＩＧＢＴ９０に較べて、同じターンオフ損失９．５ｍＪを狙い値とする設計であっても、製造プロセスのばらつきに対してオン電圧とターンオフ損失の特性ばらつきを共に小さくすることができる。
【００７５】
図１２は、ターンオフ損失の設計狙い値をそれぞれ８．５ｍＪおよび９．５ｍＪとして図１１と同様のシミュレーションを実施し、図２のＩＧＢＴ１００と図１３のＩＧＢＴ９０についてオン電圧の特性ばらつきを比較して示した図である。尚、図１２に示すオン電圧ばらつき［％］は、図１１のＩＧＢＴ１００とＩＧＢＴ９０関するオン電圧のそれぞれのばらつきに対して、（最大値−最小値）／２＊平均値を計算している。
【００７６】
図１２に示すように、ターンオフ損失の設計狙い値を小さくしてＩＧＢＴを高速化するほど、ＩＧＢＴ１００とＩＧＢＴ９０のオン電圧に関する特性ばらつきの差が大きくなる。ターンオフ損失の設計狙い値が９．５ｍＪの場合には、ＩＧＢＴ９０のオン電圧の特性ばらつきに対してＩＧＢＴ１００の特性ばらつきを４４％低減できるのに対して、ターンオフ損失の設計狙い値が８．５ｍＪの場合には、ＩＧＢＴ９０のオン電圧の特性ばらつきに対してＩＧＢＴ１００の特性ばらつきを６０％低減することができる。
【００７７】
図１１と図１２に示したように、ライフタイム制御のための再結合中心格子欠陥Ｄが配置されたＩＧＢＴ１００では、ライフタイム制御をしていないＩＧＢＴ９０に較べて、製造プロセスのばらつきに対してオン電圧とターンオフ損失の特性ばらつきを共に小さくすることができるが、これはＩＧＢＴ１００とＩＧＢＴ９０のキャリア濃度の違いが要因となっていると考えられる。すなわち、ライフタイム制御をしていないＩＧＢＴ９０では、ホールの注入効率を抑制するため、コレクタ層である第４半導体層４のＰ型不純物濃度を低くし、ＦＳ層である第５半導体層５のＮ型不純物濃度を高くする必要がある。このため、第４半導体層４と第５半導体層５のキャリア濃度が近くなるように設計され、これによって特性ばらつきが大きくなりやすい。これに対して、ライフタイム制御のための再結合中心格子欠陥Ｄが配置されたＩＧＢＴ１００では、コレクタ層である第４半導体層４のキャリア濃度をＦＳ層である第５半導体層５のキャリア濃度に較べて大きく設定することができるため、これによって特性ばらつきが低減されると考えられる。
【００７８】
以上のようにして、上記した絶縁ゲートバイポーラトランジスタおよびその設計方法は、薄型化が可能なＦＳ型の絶縁ゲートバイポーラトランジスタおよびその設計方法であって、残留ホールのライフタイムを精密に制御することができる簡単なライフタイム制御構造を有してなり、テイル損失が小さく高速のスイッチングが可能な絶縁ゲートバイポーラトランジスタおよびその設計方法となっている。
【符号の説明】
【００７９】
９０，１００  絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）
１０  半導体基板
１  第１半導体層（ドリフト層）
２  第２半導体層（チャネル形成層）
３  第３半導体層（エミッタ層）
４  第４半導体層（コレクタ層）
５  第５半導体層（フィールドストップ層）
Ｄ  再結合中心格子欠陥
Ｄｃ  ピーク位置
Ｄｈｓ  主面側半値幅位置
Ｄｅｓ  主面側裾先端位置
【図１】
2011086883.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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