(57)【要約】【課題】ポーラスＬｏｗ−ｋ膜の信頼性を向上させる。【解決手段】ポーラスＬｏｗ−ｋ膜からなる第２ファイン層の層間絶縁膜ＩＬ２内の空孔１０および空孔１１の平均径を１．０ｎｍ以上１．４５ｎｍ未満とすることで、プロセスダメージによって層間絶縁膜ＩＬ２の表面に変質層ＣＬが形成されることを防ぐ。また、水分を含む変質層ＣＬの形成を抑えることで、各配線を構成するバリア膜および主導体膜の酸化を防ぎ、各配線間の耐圧の劣化を防ぐ。これにより、層間絶縁膜ＩＬ２に隣接して形成される配線のＥＭ寿命および前記配線の線間ＴＤＤＢ寿命の劣化を防ぐ。【選択図】図３
2011254041.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、内部に複数の空孔を有する層間絶縁膜と、
前記層間絶縁膜に接して形成された配線と、
を有し、
前記複数の空孔は、絶縁膜が形成されることにより前記絶縁膜内に形成される複数の第１空孔と、前記絶縁膜がキュア工程を経ることで前記層間絶縁膜が形成されることにより、前記絶縁膜内に設けられたポロジェンが脱離した箇所に形成される複数の第２空孔とで構成され、
前記複数の空孔の平均径は１．０ｎｍ以上１．４５ｎｍ未満であることを特徴とする半導体装置。
【請求項２】
前記複数の第２空孔の平均径は、前記複数の第１空孔の平均径よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の空孔の平均径は１．２９ｎｍ以上であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記複数の第２空孔の平均径は１．７ｎｍ未満であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記配線は前記層間絶縁膜の上面に形成された配線溝内に埋め込まれたダマシン配線であり、
前記配線と前記層間絶縁膜との界面にはバリア導体膜が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記配線はＣｕを主体とする金属膜からなることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記層間絶縁膜上および前記配線上にはバリア絶縁膜が形成され、前記層間絶縁膜および前記配線のそれぞれの上面は前記バリア絶縁膜に接していることを特徴とする請求項５記載の半導体装置。
【請求項８】
前記複数の第２の空孔は、１．０ｎｍ以上の平均径を有することを特徴とする請求項１記載の半導体装置。
【請求項９】
前記半導体基板と、
前記半導体基板に設けられた半導体素子と、
前記半導体素子を覆う前記半導体基板上に設けられたコンタクト層間絶縁膜と、
前記コンタクト層間絶縁膜を貫通して前記半導体素子と電気的に接続された第１プラグと、
前記第１プラグが設けられた前記コンタクト層間絶縁膜上に設けられた第１層間絶縁膜と、
前記第１層間絶縁膜内に設けられ、前記第１プラグと電気的に接続された第１配線と、
前記第１配線が設けられた前記第１層間絶縁膜上に設けられ、内部に複数の空孔を有する第２層間絶縁膜と、
前記第２層間絶縁膜内に設けられ、前記第１配線と電気的に接続された第２プラグと、
前記第２層間絶縁膜内に設けられ、前記第２プラグと電気的に接続された第２配線と、
前記第２配線が設けられた前記第２層間絶縁膜上に設けられた第３層間絶縁膜と、
前記第３層間絶縁膜内に設けられ、前記第２配線と電気的に接続された第３プラグと、
前記第３層間絶縁膜内に設けられ、前記第３プラグと電気的に接続された第３配線と、
を有し、
前記複数の空孔は、絶縁膜が形成されることにより前記絶縁膜内に形成される複数の第１空孔と、前記絶縁膜がキュア工程を経ることで前記第２層間絶縁膜が形成されることにより、前記絶縁膜内に設けられたポロジェンが脱離した箇所に形成される複数の第２空孔とで構成され、
前記複数の空孔の平均径は１．０ｎｍ以上１．４５ｎｍ未満であることを特徴とする半導体装置。
【請求項１０】
前記複数の第２空孔の平均径は前記複数の第１空孔の平均径よりも大きく、
前記第３層間絶縁膜内には、前記複数の第２空孔よりも平均径が小さい複数の第３空孔が形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第３層間絶縁膜内には前記複数の第１空孔が形成され、前記複数の第２空孔は形成されていないことを特徴とする請求項９記載の半導体装置。
【請求項１２】
前記複数の空孔の平均径は１．２９ｎｍ以上であることを特徴とする請求項９記載の半導体装置。
【請求項１３】
前記複数の第２空孔の平均径は１．７ｎｍ未満であることを特徴とする請求項１０記載の半導体装置。
【請求項１４】
前記第２配線は前記第２層間絶縁膜の上面に形成された配線溝内に埋め込まれたダマシン配線であり、
前記第２配線のそれぞれと前記第２層間絶縁膜との界面にはバリア導体膜が形成されていることを特徴とする請求項９記載の半導体装置。
【請求項１５】
前記第２配線はＣｕを主体とする金属膜からなることを特徴とする請求項９記載の半導体装置。
【請求項１６】
前記第２層間絶縁膜上および前記第２配線上にバリア絶縁膜が形成され、前記第２層間絶縁膜および前記第２配線のそれぞれの上面は前記バリア絶縁膜に接していることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
前記複数の第２の空孔は、１．０ｎｍ以上の平均径を有することを特徴とする請求項９記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、低い比誘電率膜を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特許文献１（特開２００８−２６３１０５号公報）には、ポーラスＬｏｗ−ｋ膜を複数の絶縁層からなる積層構造とし、前記複数の絶縁層のそれぞれを、ＣＶＤ（Chemical Vapor Deposition）法等で成膜した後、ポロジェン脱離処理を施して内部に空孔を設けることで形成することが開示されている。前記ポーラスＬｏｗ−ｋ膜を構成するそれぞれの絶縁層の膜厚を薄くすることで、ポーラスＬｏｗ−ｋ膜内に形成する複数の空孔同士が接触して連続的に接続されることを防ぐことが開示されている。すなわち、ここでは絶縁層の膜厚を薄くすることで、空孔同士が繋がることに起因するポーラスＬｏｗ−ｋ膜の機械的強度の低下およびポーラスＬｏｗ−ｋ膜の膜質の低下を防ぐことができるとしている。
【０００３】
特許文献２（特開２００７−３１８０６７号公報）には、ポロジェン（Porogen）を用いて、Ｌｏｗ−ｋ膜をＣＶＤ法により形成することが開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２６３１０５号公報
【特許文献２】特開２００７−３１８０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
先端のシステムＬＳＩ（Large Scale Integration：大規模集積回路)においては、素子の微細化が進むにつれて、配線抵抗と配線の寄生容量との積に比例する配線遅延（ＲＣ（Resistance-Capacitance）遅延）の増大が問題となる。この問題への対策として、銅（Ｃｕ）を配線に用いることで配線抵抗を低減するとともに、比誘電率ｋが２．５以上３．１以下の低い比誘電率を有する絶縁膜（Ｌｏｗ−ｋ膜）を層間絶縁膜に用いることで寄生容量を低減する手法が盛んに取り入れられている。近年では、さらに比誘電率が低い材料として、Ｌｏｗ−ｋ膜中に空孔を導入したポーラスＬｏｗ−ｋ膜などが開発されている。
【０００６】
なお、前記特許文献１ではポーラスＬｏｗ−ｋ膜内に空孔を形成するためのポロジェンの量を加減することで、ポーラスＬｏｗ−ｋ膜の機械的強度の低下を防ぎ、ポーラスＬｏｗ−ｋ膜の比誘電率を低下させることができるとしているが、ポロジェンの流量を加減して形成する空孔の具体的な大きさに関する数値については記載されていない。
【０００７】
しかし、ポーラスＬｏｗ−ｋ膜は、エッチング、アッシング、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）、成膜または洗浄などによるプロセスダメージに対する耐性が低いため、ダメージを受けた領域が変質し、ポーラスＬｏｗ−ｋ膜の信頼性が低下する。ダメージを受けたポーラスＬｏｗ−ｋ膜が変質した場合、ポーラスＬｏｗ−ｋ膜の電気特性が劣化する。すなわち、エッチングまたはアッシングなどの処理を行うと、プラズマまたは薬液などに曝されたポーラスＬｏｗ−ｋ膜の膜質が低下する。
【０００８】
このとき、ダメージを受けたポーラスＬｏｗ−ｋ膜は親水性が高くなることで水分が吸着して比誘電率が高くなるため、ポーラスＬｏｗ−ｋ膜内に含まれる水分によってポーラスＬｏｗ−ｋ膜と隣接するダマシン配線の表面が酸化し、ダマシン配線内の銅がポーラスＬｏｗ−ｋ膜内に拡散するおそれがある。このことにより、ポーラスＬｏｗ−ｋ膜内に並んで配置された配線間の線間ＴＤＤＢ（Time Dependent Dielectric Breakdown：経時絶縁破壊）寿命が短くなる。また、ポーラスＬｏｗ−ｋ膜内に含まれる水分によってポーラスＬｏｗ−ｋ膜と隣接するダマシン配線の表面が酸化することにより、ダマシン配線と、当該ダマシン配線に接するポーラスＬｏｗ−ｋ膜またはその他の絶縁膜との密着性が低下するおそれがある。この場合、ポーラスＬｏｗ−ｋ膜内に形成されたダマシン配線の配線ＥＭ（Electro Migration）寿命が短くなり、ポーラスＬｏｗ−ｋ膜の信頼性が低下する。また、ポーラスＬｏｗ−ｋ膜が水分を含みやすくなること、および、ポーラスＬｏｗ−ｋ膜内に銅が拡散することは、ポーラスＬｏｗ−ｋ膜を介して配置された配線間の耐圧が低下する原因となり、ポーラスＬｏｗ−ｋ膜の電気特性の低下に繋がる。
【０００９】
本発明の目的は、半導体装置の信頼性を向上させることにある。特に、層間絶縁膜のダメージ耐性を向上させる。
【００１０】
また、本発明の他の目的は、半導体装置の性能を向上させることにある。特に、層間絶縁膜の電気特性を向上させる。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の好ましい一実施の形態である半導体装置は、
半導体基板上に形成され、内部に複数の空孔を有する層間絶縁膜と、
前記層間絶縁膜に接して形成された配線と、
を有し、
前記複数の空孔は、絶縁膜が形成されることにより前記絶縁膜内に形成される複数の第１空孔と、前記絶縁膜がキュア工程を経ることで前記層間絶縁膜が形成されることにより、前記絶縁膜内に設けられたポロジェンが脱離した箇所に形成される複数の第２空孔とで構成され、
前記複数の空孔の平均径は１．０ｎｍ以上１．４５ｎｍ未満とするものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
上記した本発明の好ましい一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の一実施の形態である半導体装置の断面図である。
【図２】図１に示す半導体装置の一部を拡大して示す断面図である。
【図３】図２に示す半導体装置の一部を拡大して示す断面図である。
【図４】図１に示す半導体装置の一部を拡大して示す断面図である。
【図５】空孔の平均径に対する層間絶縁膜の比誘電率の上昇率を示すグラフである。
【図６】空孔の平均径に対する層間絶縁膜の比誘電率を示すグラフである。
【図７】空孔の平均径に対する層間絶縁膜の配線間耐圧を示すグラフである。
【図８】空孔の平均径に対する線間ＴＤＤＢ寿命と累積分布との関係を示すグラフである。
【図９】空孔の平均径に対する配線ＥＭ寿命と累積分布との関係を示すグラフである。
【図１０】本発明の一実施の形態である半導体装置の製造方法を示す断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す断面図である。
【図１４】図１１に続く半導体装置の製造方法を示す断面図である。
【図１５】図１４に続く半導体装置の製造方法を示す断面図である。
【図１６】図１５に続く半導体装置の製造方法を示す断面図である。
【図１７】図１６に続く半導体装置の製造方法を示す断面図である。
【図１８】図１７に続く半導体装置の製造方法を示す断面図である。
【図１９】図１８に示す製造工程中の半導体装置の一部を拡大して示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】図１８に続く半導体装置の製造方法を示す断面図である。
【図２２】図２１に続く半導体装置の製造方法を示す断面図である。
【図２３】図２２に続く半導体装置の製造方法を示す断面図である。
【図２４】図２３に続く半導体装置の製造方法を示す断面図である。
【図２５】図２４に続く半導体装置の製造方法を示す断面図である。
【図２６】図２５に続く半導体装置の製造方法を示す断面図である。
【図２７】図２６に続く半導体装置の製造方法を示す断面図である。
【図２８】図２７に続く半導体装置の製造方法を示す断面図である。
【図２９】図２８に続く半導体装置の製造方法を示す断面図である。
【図３０】図２９に続く半導体装置の製造方法を示す断面図である。
【図３１】図３０に続く半導体装置の製造方法を示す断面図である。
【図３２】図３１に続く半導体装置の製造方法を示す断面図である。
【図３３】図３２に続く半導体装置の製造方法を示す断面図である。
【図３４】図３３に続く半導体装置の製造方法を示す断面図である。
【図３５】図３４に続く半導体装置の製造方法を示す断面図である。
【図３６】図３５に続く半導体装置の製造方法を示す断面図である。
【図３７】図３６に続く半導体装置の製造方法を示す断面図である。
【図３８】図３７に続く半導体装置の製造方法を示す断面図である。
【図３９】図３８に続く半導体装置の製造方法を示す断面図である。
【図４０】図３９に続く半導体装置の製造方法を示す断面図である。
【図４１】図３の変形例として示す半導体装置の一部を拡大して示す断面図である。
【図４２】比較例として示す半導体装置の一部を拡大して示す断面図である。
【図４３】比較例として示す半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１８】
本発明の実施の形態による半導体装置の一例を図１を用いて説明する。図１は半導体基板上に電界効果トランジスタであるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、ＭＩＳＦＥＴ上に形成された複数の配線層とを有する半導体装置の一部を示す断面図である。
【００１９】
図１において、シリコン単結晶からなる半導体基板１Ｓ上に複数のＭＩＳＦＥＴＱｎが形成されている。複数のＭＩＳＦＥＴＱｎは、素子分離領域で分離された活性領域に形成されており、例えば、以下に示す構成をしている。具体的には、素子分離領域で分離された活性領域にはウェルが形成されており、このウェル上にＭＩＳＦＥＴＱｎが形成されている。ＭＩＳＦＥＴＱｎは、半導体基板１Ｓの主面上に、例えば、酸化シリコン膜からなるゲート絶縁膜を有し、このゲート絶縁膜上にポリシリコン膜とこのポリシリコン膜上に設けられたシリサイド膜（ニッケルシリサイド膜など）の積層膜からなるゲート電極を有している。ゲート電極の両側の側壁には、例えば、酸化シリコン膜からなるサイドウォールが形成されており、このサイドウォール下の半導体基板内に浅い不純物拡散領域がゲート電極に整合して形成されている。そして、浅い不純物拡散領域の外側に深い不純物拡散領域がサイドウォールに整合して形成されている。一対の浅い不純物拡散領域と一対の深い不純物拡散領域によって、それぞれＭＩＳＦＥＴＱｎのソース領域とドレイン領域が形成されている。以上のようにして半導体基板１Ｓ上にＭＩＳＦＥＴＱｎが形成されている。
【００２０】
続いて、図１に示すように、複数のＭＩＳＦＥＴＱｎを形成した半導体基板１Ｓ上にはコンタクト層間絶縁膜ＣＩＬが形成されている。このコンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳ（Tetra Ethyl Ortho Silicate）とを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に設けられたＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通してＭＩＳＦＥＴＱｎのソース領域やドレイン領域に達する複数のプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、例えば、チタン／窒化チタン膜（以下、チタン／窒化チタン膜はチタンとこのチタン上に設けられた窒化チタンで形成される膜を示す）よりなるバリア導体膜と、このバリア導体膜上に形成されたタングステン膜とをコンタクトホールに埋め込むことにより形成されている。チタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜であり、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。なお、コンタクト層間絶縁膜ＣＩＬは、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、あるいは、窒化シリコン膜のいずれかの膜により形成されていてもよい。
【００２１】
次に、コンタクト層間絶縁膜ＣＩＬ上には複数の第１層配線Ｌ１が形成されている。具体的に、第１層配線Ｌ１は、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に形成された層間絶縁膜ＩＬ１に埋め込まれるように形成されており、第１層配線Ｌ１は層間絶縁膜ＩＬ１と接して形成されている。層間絶縁膜ＩＬ１は、例えば半導体基板１Ｓの上層に形成されたパッシベーション膜ＰＡＳよりも比誘電率が低いＬｏｗ−ｋ膜により構成されており、例えば、ＳｉＯＣ膜から構成されている。つまり、層間絶縁膜ＩＬ１を貫通して底部でプラグＰＬＧ１が露出する配線溝に銅を主体とする膜（以下、銅膜と記載する）を埋め込むことにより、第１層配線Ｌ１が形成されている。ここで、第１層配線Ｌ１および第１層配線Ｌ１と同層の層間絶縁膜ＩＬ１を含む層は、本明細書で第１ファイン層と呼ぶこともある。
【００２２】
続いて、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２および層間絶縁膜ＩＬ２と接する複数の第２層配線Ｌ２が形成されている。具体的には、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１が形成され、このバリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２が形成されている。バリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜と前記ＳｉＣＮ膜上に設けられたＳｉＯＣ膜との積層膜、ＳｉＣ膜、アモルファスカーボン膜、フッ化ホウ素（ＢＮ）膜またはＳｉＮ膜からなり、層間絶縁膜ＩＬ２は、例えば、内部に複数の空孔を有するＳｉＯＣ膜から形成されている。この空孔の大きさ（径）に関しては、図３を用いて後述する。バリア絶縁膜ＢＩ１および層間絶縁膜ＩＬ２には、ダマシン配線である複数の第２層配線Ｌ２および複数のプラグＰＬＧ２が埋め込まれるように形成されている。第２層配線Ｌ２は、プラグＰＬＧ２を介して第１層配線Ｌ１と電気的に接続されている。プラグ第２層配線Ｌ２およびプラグＰＬＧ２は、例えば、銅を主体とする金属膜から形成されている。バリア絶縁膜は銅を主体とする金属配線（例えば第１層配線Ｌ１）と層間絶縁膜（例えば層間絶縁膜ＩＬ２）との間に形成され、前記金属配線内の金属イオンが前記層間絶縁膜内に拡散することを防ぐ機能を有する膜である。
【００２３】
そして、第２層配線Ｌ２と同様にして、第２層配線Ｌ２上に第３層配線Ｌ３〜第５層配線Ｌ５が形成されている。第３層配線Ｌ３〜第５層配線Ｌ５のそれぞれは、層間絶縁膜ＩＬ３〜ＩＬ５のそれぞれと接して形成されている。具体的に、層間絶縁膜ＩＬ２上および第２層配線Ｌ２上には層間絶縁膜ＩＬ２および第２層配線と接してバリア絶縁膜ＢＩ２が形成され、このバリア絶縁膜ＢＩ２上に層間絶縁膜ＩＬ３が形成されており、第２層配線および層間絶縁膜ＩＬ２のそれぞれの上面はバリア絶縁膜ＢＩ２と接している。
【００２４】
バリア絶縁膜ＢＩ２は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ３は、例えば、空孔を有するＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ２および層間絶縁膜ＩＬ３には、第２層配線Ｌ３およびプラグＰＬＧ３が埋め込まれるように形成されている。第３層配線Ｌ３は、プラグＰＬＧ３を介して第２層配線Ｌ２と電気的に接続されている。第２層配線Ｌ３およびプラグＰＬＧ３は、例えば、銅膜から形成されている。
【００２５】
次に、層間絶縁膜ＩＬ３上および第３層配線Ｌ３上には層間絶縁膜ＩＬ３および第３層配線Ｌ３と接してバリア絶縁膜ＢＩ３が形成され、このバリア絶縁膜ＢＩ３上に層間絶縁膜ＩＬ４が形成されている。バリア絶縁膜ＢＩ３は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ４は、例えば、空孔を有するＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ３および層間絶縁膜ＩＬ４には、第４層配線Ｌ４およびプラグＰＬＧ４が埋め込むように形成されている。第４層配線Ｌ４は、プラグＰＬＧ４を介して第３層配線Ｌ３と電気的に接続されている。第４層配線Ｌ４およびプラグＰＬＧ４は、例えば、銅膜から形成されている。
【００２６】
さらに、層間絶縁膜ＩＬ４上および第４層配線Ｌ４上には層間絶縁膜ＩＬ４および第４層配線Ｌ４と接してバリア絶縁膜ＢＩ４が形成され、このバリア絶縁膜ＢＩ４上に層間絶縁膜ＩＬ５が形成されている。バリア絶縁膜ＢＩ４は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ５は、例えば、空孔を有するＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ４および層間絶縁膜ＩＬ５には、第５層配線Ｌ５およびプラグＰＬＧ５が埋め込まれるように形成されている。第５層配線Ｌ５は、プラグＰＬＧ５を介して第４層配線Ｌ４と電気的に接続されている。第５層配線Ｌ５およびプラグＰＬＧ５は、例えば、銅膜から形成されている。ここで、第２層配線Ｌ２〜第５層配線Ｌ５およびそれらの同層に形成された層間絶縁膜ＩＬ２〜ＩＬ５をまとめて、本明細書では第２ファイン層と呼ぶこともある。第２ファイン層である層間絶縁膜ＩＬ２〜ＩＬ５内には、それぞれ複数の配線が形成されている。
【００２７】
続いて、層間絶縁膜ＩＬ５上および第５層配線Ｌ５上には層間絶縁膜ＩＬ５および第５層配線Ｌ５と接してバリア絶縁膜ＢＩ５が形成され、このバリア絶縁膜ＢＩ５上に層間絶縁膜ＩＬ６が形成されている。バリア絶縁膜ＢＩ５は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ６は、例えば、ＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ５、層間絶縁膜ＩＬ６には、第６層配線Ｌ６およびプラグＰＬＧ６が埋め込まれるように形成されている。第６層配線Ｌ６は、プラグＰＬＧ６を介して第５層配線Ｌ５と電気的に接続されている。この第６層配線Ｌ６およびプラグＰＬＧ６は、例えば、銅膜から形成されている。
【００２８】
次に、層間絶縁膜ＩＬ６上にバリア絶縁膜ＢＩ６が形成され、このバリア絶縁膜ＢＩ６上に層間絶縁膜ＩＬ７が形成されている。バリア絶縁膜ＢＩ６は、例えば、ＳｉＣＮ膜とこのＳｉＣＮ膜上に設けられたＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ７は、例えばＳｉＯＣ膜から形成されている。このバリア絶縁膜ＢＩ６、層間絶縁膜ＩＬ７には、第７層配線Ｌ７およびプラグＰＬＧ７が埋め込まれるように形成されている。第７層配線Ｌ７は、プラグＰＬＧ７を介して第６層配線Ｌ６と電気的に接続されている。第７層配線Ｌ７およびプラグＰＬＧ７は、例えば、銅膜から形成されている。ここで、第６層配線Ｌ６と第７層配線Ｌ７をまとめて、本明細書ではセミグローバル層と呼ぶこともある。
【００２９】
さらに、層間絶縁膜ＩＬ７上にバリア絶縁膜ＢＩ７ａが形成され、このバリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａが形成されている。そして、層間絶縁膜ＩＬ８ａ上にエッチングストップ絶縁膜ＢＩ７ｂが形成され、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂが形成されている。バリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、エッチングストップ絶縁膜ＢＩ７ｂは、例えば、ＳｉＣＮ膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ８ａおよび層間絶縁膜ＩＬ８ｂは、例えば、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、ＴＥＯＳ膜から形成されている。バリア絶縁膜ＢＩ７ａおよび層間絶縁膜ＩＬ８ａには、プラグＰＬＧ８が埋め込まれるように形成されており、エッチングストップ絶縁膜ＢＩ７ｂおよび層間絶縁膜ＩＬ８ｂには、第８層配線Ｌ８が埋め込まれるように形成されている。第８層配線Ｌ８は、プラグＰＬＧ８を介して第７層配線Ｌ７と電気的に接続されている。第８層配線Ｌ８およびプラグＰＬＧ８は、例えば、銅膜から形成されている。ここで、第８層配線Ｌ８を本明細書ではグローバル層と呼ぶこともある。
【００３０】
続いて、層間絶縁膜ＩＬ８ｂ上にバリア絶縁膜ＢＩ８が形成され、このバリア絶縁膜ＢＩ８上に層間絶縁膜ＩＬ９が形成されている。バリア絶縁膜ＢＩ８は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜、ＳｉＣ膜、または、ＳｉＮ膜のうちのいずれか１つから形成されており、層間絶縁膜ＩＬ９は、例えば、酸化シリコン膜（ＳｉＯ２膜）、ＳｉＯＦ膜、ＴＥＯＳ膜から形成されている。バリア絶縁膜ＢＩ８および層間絶縁膜ＩＬ９には、プラグＰＬＧ９が埋め込まれるように形成されている。そして、層間絶縁膜ＩＬ９上には第９層配線Ｌ９が形成されている。第９層配線Ｌ９は、プラグＰＬＧ９を介して第８層配線Ｌ８と電気的に接続されている。プラグＰＬＧ９と第９層配線Ｌ９は、例えば、アルミニウム膜から形成されている。
【００３１】
第９層配線Ｌ９上には、表面保護膜となるパッシベーション膜ＰＡＳが形成されており、このパッシベーション膜ＰＡＳに形成された開口部から第９層配線Ｌ９の一部が露出している。この第９層配線Ｌ９のうち露出している領域がパッドＰＤとなる。パッシベーション膜ＰＡＳは、半導体装置を不純物の侵入から保護する機能を有し、例えば、酸化シリコン膜とこの酸化シリコン膜上に設けられた窒化シリコン膜から形成されている。そして、パッシベーション膜ＰＡＳ上にはポリイミド膜ＰＩが形成されている。このポリイミド膜ＰＩもパッドＰＤの形成されている領域を開口している。パッドＰＤは、図１に示す半導体装置を含む半導体チップの電極となる領域であり、前記半導体チップがマウントされるパッケージ内において他の導電部材と金属ワイヤなどを介して電気的に接続される領域である。
【００３２】
バリア絶縁膜ＢＩ１〜ＢＩ８は、それぞれのバリア絶縁膜の下面に接する銅膜内のＣｕ（銅）がそれぞれのバリア絶縁膜上の層間絶縁膜などに拡散することを防ぐ働きを有するライナー膜であり、それぞれのバリア絶縁膜上の層間絶縁膜にビアホールを形成する際のエッチングストッパ膜としても機能する。
【００３３】
次に、図１に示す複数の第１層配線Ｌ１、複数の第２層配線Ｌ２および複数の第３層配線Ｌ３を含む第１〜第３の配線層を拡大した断面図を図２に示す。図２には、第１ファイン層である第１層配線Ｌ１と、この第１層配線Ｌ１上に形成されている第２ファイン層である第２層配線Ｌ２および第３層配線Ｌ３を示している。図２において、第１層配線Ｌ１は、例えば、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ１を貫く配線溝ＷＤ１内に形成されている。具体的に、第１層配線Ｌ１は、配線溝ＷＤ１の内壁に形成されたタンタル／窒化タンタル膜（以下タンタル／窒化タンタル膜は、窒化タンタルとこの窒化タンタル上に形成されたタンタルで構成された膜を示す）またはチタン／窒化チタン膜などからなるバリア導体膜ＢＭ１と、このバリア導体膜ＢＭ１上に形成され、配線溝を埋め込むように形成された銅膜Ｃｕ１から構成されている。
【００３４】
このように層間絶縁膜ＩＬ１に形成された複数の配線溝ＷＤ１に直接銅膜を形成せずにバリア導体膜ＢＭ１を形成しているのは、銅膜を構成する銅が熱処理などによって半導体基板１Ｓを構成するシリコンまたは層間絶縁膜ＩＬ１などの層間絶縁膜へ拡散することを防止するためである。銅原子のシリコンへの拡散定数は比較的大きいので、層間絶縁膜に拡散した銅原子は容易に半導体基板１Ｓを構成するシリコン中へも拡散する。この場合、半導体基板１ＳにはＭＩＳＦＥＴＱｎなどの半導体素子が形成されており、これらの形成領域に銅原子が拡散すると耐圧不良などに代表される半導体素子の特性劣化を引き起こす。すなわち、層間絶縁膜へ銅原子は高い拡散定数で拡散するために、線間ＴＤＤＢ特性の劣化を引き起こす。このことから、第１層配線を構成する銅膜から銅原子が拡散しないようにバリア導体膜ＢＭ１が設けられている。つまり、バリア導体膜ＢＭ１は、銅原子の拡散を防止する機能を有する膜である。なお、バリア導体膜の部材としては、チタンまたはタンタルの他に、ルテニウム（Ｒｕ）、マンガン（Ｍｎ）またはそれらの化合物などを用いてもよい。
【００３５】
そして、図２に示すように、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１が形成されており、このバリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２が形成されている。このとき、バリア絶縁膜ＢＩ１は、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成されており、層間絶縁膜ＩＬ２は、例えば、内部に複数の空孔を有するＳｉＯＣ膜から構成されている。層間絶縁膜ＩＬ２の途中深さまで達する配線溝ＷＤ２内、および、バリア絶縁膜ＢＩ１と層間絶縁膜ＩＬ２とを貫通して第１層配線Ｌ１の上面に達するビアホールＶ１内には、それぞれ第２層配線Ｌ２およびプラグＰＬＧ２が埋め込まれている。第２層配線Ｌ２およびプラグＰＬＧ２も、第１層配線Ｌ１と同様にバリア導体膜ＢＭ２と銅膜Ｃｕ２の積層膜から形成されている。第２層配線Ｌ２は層間絶縁膜ＩＬ２の上面に形成された複数の配線溝ＷＤ２のそれぞれの内部に埋め込まれた複数のダマシン配線であり、第１層配線Ｌ１と同様に、第２層配線Ｌ２と層間絶縁膜ＩＬ２との間にはバリア導体膜ＢＭ２が形成されている。
【００３６】
また、バリア絶縁膜ＢＩ１と同様に層間絶縁膜ＩＬ２上にバリア絶縁膜ＢＩ２が形成されており、このバリア絶縁膜ＢＩ２上に層間絶縁膜ＩＬ３が形成されている。このとき、バリア絶縁膜ＢＩ３は、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成されており、層間絶縁膜ＩＬ３は、例えば、空孔を有するＳｉＯＣ膜から構成されている。層間絶縁膜ＩＬ３の途中深さまで達する複数の配線溝ＷＤ３内、および、バリア絶縁膜ＢＩ２と層間絶縁膜ＩＬ３とを貫通して第２層配線Ｌ２の上面に達するビアホールＶ２内には、それぞれ複数の第３層配線Ｌ３および複数のプラグＰＬＧ３が埋め込まれている。第３層配線Ｌ３およびプラグＰＬＧ３もバリア導体膜ＢＭ３と銅膜Ｃｕ３の積層膜から形成されている。
【００３７】
なお、ここでは図１に示す複数の第２層配線Ｌ２同士の最小の間隔（配線ピッチ）、複数の第３層配線Ｌ３同士の最小の間隔、複数の第４層配線Ｌ４同士の最小の間隔および複数の第５層配線Ｌ５同士の最小の間隔よりも広い最小の間隔（配線ピッチ）で配線が配置された複数の第６層配線Ｌ６および第７層配線Ｌ７を有する層をセミグローバル層と呼び、セミグローバル層より狭い配線ピッチを有する第１層配線Ｌ１〜第５層配線Ｌ５を有する層をファイン層と呼んでいる。特に、複数の第１層配線Ｌ１を有する層を第１ファイン層とし、第２層配線Ｌ２〜第５層配線Ｌ５を有する層を第２ファイン層としている。セミグローバル層に比べ、第２ファイン層内の配線ピッチは狭いため、第２ファイン層内の層間絶縁膜はセミグローバル層内の層間絶縁膜よりも低い比誘電率を有することが重要となる。また、セミグローバル層に比べて第２ファイン層内の配線ピッチが狭いことにより、第２ファイン層内においては、層間絶縁膜の比誘電率のばらつきを抑えたり、プロセスダメージにる層間絶縁膜の比誘電率の上昇を抑制するなどして層間絶縁膜の信頼性の低下を防ぐ必要がある。
【００３８】
ここで、図２の層間絶縁膜ＩＬ２を拡大した断面図を図３に示す。また、図１に示す層間絶縁膜ＩＬ６を拡大した断面図を図４に示す。図３に示すように、層間絶縁膜ＩＬ２内には、空孔１０が複数形成されており、また、空孔１０よりも平均径が小さい空孔１１が複数形成されている。また、図４に示すように、層間絶縁膜ＩＬ６内には、空孔１０（図３参照）よりも平均径が小さい空孔１１が多数形成されているが、層間絶縁膜ＩＬ２（図３参照）と違い、層間絶縁膜ＩＬ６内には空孔１０（図３参照）は形成されていない。
【００３９】
図３に示す空孔１０は、後述するプラズマＣＶＤ法などにより、ポロジェンガスを内包する複数の空孔を有する絶縁膜を形成した後、ポロジェンを絶縁膜内から脱離させることにより、ポロジェンが形成されていた箇所に形成する空隙である。一方、空孔１１は、ポロジェンの使用の有無に関係なく、ＣＶＤ法などによりＳｉＯＣ膜などの絶縁膜を形成する際に形成される空隙である。
【００４０】
本実施の形態では、内部に空孔１１（図４参照）が形成され、空孔１０（図３参照）が形成されていない層間絶縁膜（例えば図４に示す層間絶縁膜ＩＬ６）をＬｏｗ−ｋ膜と定義し、内部に空孔１１および空孔１０が形成されており、Ｌｏｗ−ｋ膜よりも低い比誘電率を有する層間絶縁膜（例えば図３に示す層間絶縁膜ＩＬ２）をポーラスＬｏｗ−ｋ膜と定義して説明する。Ｌｏｗ−ｋ膜は、例えば図１に示す第２ファイン層である層間絶縁膜ＩＬ５上に積層された層間絶縁膜を構成しており、ポーラスＬｏｗ−ｋ膜は、第２ファイン層である層間絶縁膜ＩＬ２〜ＩＬ５を構成している。これは、第２ファイン層内の配線が第６層配線Ｌ６または第７層配線Ｌ７のようなセミグローバル層内の配線ピッチ（配線同士の最小の間隔）よりも狭い配線ピッチで配置されており、第２ファイン層内の層間絶縁膜は、セミグローバル層内の層間絶縁膜よりも低い比誘電率を有することが好ましいためである。ファイン層およびセミグローバル層では、低い比誘電率を有する層間絶縁膜を用いることにより、半導体装置内の配線の抵抗と配線の寄生容量との積に比例する配線遅延の発生を防ぐことができる。また、比誘電率が低い層間絶縁膜を用いることで、例えば第２層配線Ｌ２同士の間の耐圧を高めることができる。
【００４１】
また、図１に示す層間絶縁膜ＩＬ３、層間絶縁膜ＩＬ４およびＩＬ５は図３に示すポーラスＬｏｗ−ｋ膜である層間絶縁膜ＩＬ２と同様の構造を有しており、図１に示す層間絶縁膜ＩＬ１およびＩＬ７は、図４に示すＬｏｗ−ｋ膜である層間絶縁膜ＩＬ６と同様の構造を有している。すなわち、第２ファイン層である層間絶縁膜ＩＬ３、層間絶縁膜ＩＬ４およびＩＬ５内には、それぞれ図３に示す空孔１０および空孔１１が形成されている。また、第１ファイン層である層間絶縁膜ＩＬ１内およびセミグローバル層である層間絶縁膜ＩＬ７内には、それぞれ空孔１１は形成されているが、空孔１０は形成されていない。
【００４２】
なお、層間絶縁膜内では、複数の空孔同士が接触し、一つのいびつな形状を有する空孔が多数形成されている可能性がある。そのため、本願で言う空孔の平均径とは、層間絶縁膜内の複数の空孔のそれぞれの体積を球体とみなした場合の前記球体の直径の平均値を指すものとする。
【００４３】
ここで、図３に示す空孔１０の平均径は１．０ｎｍ以上１．７ｎｍ未満であり、空孔１１の平均径は０．６以上１．０ｎｍ未満である。空孔１０および空孔１１の平均径は１．０ｎｍ以上１．４５ｎｍ未満である。
【００４４】
例えば、空孔１０の平均径は１．６８ｎｍ、空孔１１の平均径は０．９ｎｍであり、この場合、空孔１０および空孔１１の平均径は１．２９ｎｍであり、前述した１．０ｎｍ以上１．４５ｎｍ未満の範囲内の平均径となる。
【００４５】
空孔の平均径の計測方法としては、低速陽電子ビームを用いた陽電子・ポジトロニウム寿命計測システムを用いる方法がある。この計測方法は、層間絶縁膜内の空孔に陽電子ビームを照射してポジトロニウムを形成し、このポジトロニウムが消滅するまでにかかる時間を計測することで空孔の直径を計測するものであり、空孔の直径が長いほどポジトロニウムが消滅するまでの時間は長くなる。上記の計測装置については、例えば特開２００８−２３２７５９号公報に低速陽電子ビームを用いた計測装置が開示されている。
【００４６】
次に、本実施の形態の半導体装置の効果について説明する。
【００４７】
まず、図３の変形例として、ＣＶＤ法によりポロジェンを用いてポーラスＬｏｗ−ｋ膜を形成する場合の成膜工程において、後述するポロジェンの流量を本実施の形態よりも多くし、内部に比較的平均径が大きい空孔を複数形成した層間絶縁膜を拡大した断面図を図４１に示す。図４１に示すように、層間絶縁膜ＩＬ２ａ内には、図３に示す空孔１０よりも平均径が大きい空孔１２と、図３に示す空孔１０よりも平均径が小さい空孔１１とが形成されている。すなわち、空孔１２の平均径は、１．７ｎｍ以上である。例えば、空孔１１の平均径は０．９ｎｍであり、空孔１２の平均径は２．４ｎｍである。したがって、空孔１１および空孔１２の平均径は１．６５ｎｍであり、図３に示す空孔１０および空孔１１の平均径である１．０ｎｍ以上１．４５ｎｍ未満の範囲内の値（例えば１．２９ｎｍ）よりも大きい。
【００４８】
ここで、ポーラスＬｏｗ−ｋ膜は、エッチング工程、アッシング工程、洗浄工程、成膜工程およびＣＭＰによる研磨工程などにおいてプラズマまたは薬液などに曝されることにより、プラズマまたは薬液などに曝された表面の膜質が変化する性質を有している。具体的には、図１に示す層間絶縁膜ＩＬ２〜ＩＬ５は、後に示す図２１、図２３および図２４を用いて説明するエッチング工程、図２２および図２３を用いて説明するアッシング工程ならびにアッシング工程の後の洗浄工程において、その表面にダメージを受ける。また、後に示す図２７および図２８を用いて説明する洗浄工程、図２６を用いて説明するＣＭＰ工程、ならびに、図１８、図２５および図２７を用いて説明する層間絶縁膜上のバリア導体膜またはバリア絶縁膜ＢＩ２などの成膜工程において、その表面にダメージを受ける。
【００４９】
上記の工程の中では、ＣＭＰ工程または洗浄工程などによる層間絶縁膜に対するダメージよりも、層間絶縁膜に配線溝またはビアホールなどを形成するエッチング工程またはアッシング工程による層間絶縁膜へのダメージの方が特に大きい。比較例として図４１に示す変質層ＣＬａは、ダメージを受けて膜質が変化した層間絶縁膜ＩＬ２ａの表面に形成された層である。
【００５０】
プラズマまたは薬液などに曝された（ダメージを受けた）層間絶縁膜は、その表面の材質が変化して親水性が高まり、水を含みやすい状態となる。なお、ダメージを受けた層間絶縁膜の親水性が高まるのは、層間絶縁膜に結合している疎水性の高いメチル基（ＣＨ３基）が、プラズマまたは薬液などに曝されることにより、親水性の高いＯＨ基と置き換わるためである。ＯＨ基が結合している層間絶縁膜の変質層には、半導体基板が大気に曝露された際に水分が吸着しやすい。
【００５１】
ここで、図４１に示す層間絶縁膜ＩＬ２ａを用いた配線層を拡大した断面図を図４２に比較例として示す。図４２に示すバリア絶縁膜ＢＩ２ａ、第２層配線Ｌ２ａ、銅膜Ｃｕ２ａ、バリア導体膜Ｂ２ａおよび層間絶縁膜ＩＬ２ａは、それぞれ図２に示すバリア絶縁膜ＢＩ２、第２層配線Ｌ２、銅膜Ｃｕ２、バリア導体膜Ｂ２および層間絶縁膜ＩＬ２に対応する。図４１に示す層間絶縁膜ＩＬ２ａと同様に、層間絶縁膜ＩＬ２の上面および配線溝ＷＤ２の内壁および底面には変質層ＣＬａが形成されており、変質層ＣＬａ内には層間絶縁膜ＩＬ２ａよりも多くの水分が含まれている。銅膜Ｃｕ２ａの上面に形成された酸化銅膜ＣｕＯは、変質層ＣＬａ内の水分によって酸化された酸化銅を含む層である。
【００５２】
変質層ＣＬａが層間絶縁膜ＩＬ２ａの上面からより深い領域に渡って形成されている場合に酸化銅膜ＣｕＯは形成されやすくなる。酸化銅膜ＣｕＯが形成されていると、酸化銅膜ＣｕＯと酸化銅膜ＣｕＯ上のバリア絶縁膜ＢＩ２ａとの密着性が低下し、第２層配線Ｌ２ａの配線ＥＭ寿命が低下する。なお、ＥＭとは、電界の影響で金属配線を構成する金属成分が非金属媒体の上や中を横切って移動するエレクトロマイグレーションのことであり、このエレクトロマイグレーションにより金属配線内に空隙（ボイド）が形成され、金属配線の抵抗値の上昇または断線などが起こる。
【００５３】
また、変質層ＣＬａから脱離した水分によってバリア導体膜Ｂ２ａが酸化されることにより、バリア導体膜のバリア膜としての機能が低下し、銅膜Ｃｕ２ａ内の銅イオンが第２層配線Ｌ２ａを囲む層間絶縁膜ＩＬ２ａ内に拡散しやすくなる。このように、層間絶縁膜ＩＬ２ａ内にダメージを受けた変質層ＣＬが形成され、変質層ＣＬに水分が吸着し、また、層間絶縁膜ＩＬ２ａ内に銅が拡散することにより、第２層配線Ｌ２ａ間の線間ＴＤＤＢ寿命が低下する。また、同様の原因により、第２層配線Ｌ２間の耐圧が低下する問題がある。なお、線間ＴＤＤＢとは、酸化膜（本実施の形態の図１に示す層間絶縁膜ＩＬ２〜ＩＬ５に相当）に電圧を継続的に印加したとき、時間が経つにつれて前記酸化膜の破壊の割合が増加する性質のことを言う。
【００５４】
また、上記したようにバリア導体膜Ｂ２ａが酸化された場合、バリア導体膜Ｂ２ａと接する層間絶縁膜ＩＬ２ａと第２層配線Ｌ２ａとの密着性が低下する問題がある。
【００５５】
これらの問題は、変質層ＣＬａが形成される領域を低減することで防ぐことができる。図４１に示すように、変質層ＣＬａは層間絶縁膜ＩＬ２ａの上面に露出し、層間絶縁膜ＩＬ２ａの表面の一部となっている空孔１２の内壁に沿って層間絶縁膜ＩＬ２ａの上面から深い領域に形成されており、層間絶縁膜ＩＬ２ａの上面に形成された空孔１２によって変質層ＣＬａの形成される領域が増加していることがわかる。また、層間絶縁膜ＩＬ２ａの上面に形成された空孔１２に接触して一体となっている他の空孔１２が形成されている場合、変質層ＣＬａが形成される領域はさらに拡大する。
【００５６】
そこで、層間絶縁膜ＩＬ２ａの上面に露出する空孔１２およびそれに繋がる空孔１２が形成されることを防ぐために、本実施の形態では、第２ファイン層に形成する層間絶縁膜内の空孔の平均径を１．４５ｎｍ未満にすることにより、比較例の半導体装置と比べて層間絶縁膜内に形成される空孔の平均径を小さくしている。すなわち、図３に示すように、層間絶縁膜ＩＬ２内には図４１に示す空孔１２よりも平均径が小さい空孔１０が形成されている。なお、図３に示す空孔１１の平均径は０．６以上１．０ｎｍ未満であり、空孔１０の平均径は１．０ｎｍ以上１．７ｎｍ未満であるため、空孔１０および空孔１１の平均径は１．４５ｎｍ未満となる。
【００５７】
ここで空孔１０の平均径を１．０ｎｍ以上１．７ｎｍ未満とするのは、層間絶縁膜内の空孔１０の平均径が１．０ｎｍ未満の場合、層間絶縁膜の誘電率が高くなり、ファイン層の層間絶縁膜として不適切となるからである。また、１．７ｎｍ以上の平均径を有する複数の空孔同士は層間絶縁膜内で繋がりやすく、変質層の形成領域を拡大させる要因となるためである。
【００５８】
平均径が図４１に示す空孔１２より小さい空孔１０（図３参照）は、層間絶縁膜ＩＬ２の上面に露出する可能性が低く、また、空孔１０が層間絶縁膜ＩＬ２の上面に露出したとしても、それによって空孔１０の内壁に沿って層間絶縁膜ＩＬ２の表面に形成される変質層ＣＬの深さは、図４１に示すように平均径が大きい空孔１２の内壁に沿って形成される場合よりも浅いため、変質層ＣＬが形成される領域を低減することができる。また、空孔１０は図４１に示す空孔１２よりも平均径が小さいため、図３に示す複数の空孔１０同士が互いに接触して一体になることが少なく、層間絶縁膜ＩＬ２の上面から連なって深い領域にまで変質層ＣＬを広げる可能性が低い。
【００５９】
ここで、図３に示す本実施の形態における空孔１０の平均径は、例えば１．６８ｎｍであり、空孔１１の平均径は例えば０．９ｎｍである。この場合、空孔１０および空孔１１の平均径は１．２９ｎｍである。
【００６０】
本実施の形態では、ポーラスＬｏｗ−ｋ膜である層間絶縁膜内の空孔の平均径を１．４５ｎｍ未満にすることで、層間絶縁膜の表面から深い領域にかけて変質層が形成されることを防ぐことができる。すなわち、水分を含む変質層ＣＬの形成を抑えることで、各配線を構成するバリア膜および主導体膜の酸化を防ぎ、各配線間の耐圧の劣化を防ぐことができる。これにより、層間絶縁膜に隣接して形成される配線のＥＭ寿命および前記配線の線間ＴＤＤＢ寿命を延ばすことができる。
【００６１】
よって、本実施の形態における半導体装置では、層間絶縁膜に隣接して形成される配線のＥＭ寿命を延ばすことにより、層間絶縁膜の信頼性を向上することがでる。また、層間絶縁膜に隣接して形成される配線の線間ＴＤＤＢ寿命を延ばすことにより、層間絶縁膜の信頼性を向上することができる。これにより、半導体装置の信頼性を向上することができる。
【００６２】
また、本実施の形態における半導体装置では、層間絶縁膜の比誘電率がプロセスダメージによって上昇することを防ぐことで、層間絶縁膜の電気特性を向上させることを可能としている。また、本実施の形態における半導体装置では、層間絶縁膜内に配線内の金属が拡散することを防ぐことで配線間の耐圧を向上させ、層間絶縁膜の電気特性を向上させることを可能としている。これにより、半導体装置の性能を向上することができる。
【００６３】
ところで、図４１に示す層間絶縁膜ＩＬ２ａの表面へのダメージを軽減する方法として、層間絶縁膜を形成した後に、当該層間絶縁膜を保護するためのダメージ保護膜（キャップ膜）を当該層間絶縁膜上に形成する方法が考えられる。ここで、比較例として、図４３にポーラスＬｏｗ−ｋ膜である層間絶縁膜上にダメージ保護膜を形成している半導体装置の断面図を示す。図４３に示すように、半導体基板１Ｓ上に形成されたＭＩＳＦＥＴＱｎに電気的に接続された第１層配線Ｌ１上の層間絶縁膜ＩＬ２上には、ダメージ保護膜ＤＰ２が形成されている。
【００６４】
すなわち、半導体基板１Ｓ上にはゲート絶縁膜１を介してゲート電極２が形成され、ゲート絶縁膜１およびゲート電極２の両側面には絶縁膜からなるサイドウォール３が形成され、サイドウォール３の下部の半導体基板１Ｓの主面には不純物拡散領域４が形成され、ゲート電極２およびサイドウォール３の下部を除く半導体基板１Ｓの主面には、不純物拡散領域４よりも深い不純物拡散領域５が形成されている。不純物拡散領域５およびゲート電極２の上面にはシリサイド層６が形成されており、ゲート電極２、サイドウォール３およびシリサイド層６を含む半導体基板１Ｓの主面は、順に堆積されたエッチングストッパ膜７および絶縁膜８からなるコンタクト層間絶縁膜ＣＩＬにより覆われている。コンタクト層間絶縁膜ＣＩＬには、コンタクト層間絶縁膜ＣＩＬを貫きシリサイド層６の上面を露出させるコンタクトホールＣＨが開口しており、コンタクトホールＣＨ内にはコンタクトプラグＰＬＧ１が形成されている。
【００６５】
コンタクト層間絶縁膜ＣＩＬ上には層間絶縁膜ＩＬ１、バリア絶縁膜ＢＩ１、層間絶縁膜ＩＬ２、ダメージ保護膜ＤＰ２およびバリア絶縁膜ＢＩ２が順に形成されている。層間絶縁膜ＩＬ１を貫通する配線溝ＷＤ１内には、バリア導体膜ＢＭ１を介して銅膜Ｃｕ１が埋め込まれており、バリア導体膜ＢＭ１および銅膜Ｃｕ１は第１層配線Ｌ１を構成している。また、ダメージ保護膜ＤＰ２の上面から層間絶縁膜ＩＬ２の途中深さまで達する配線溝ＷＤ２内にはバリア導体膜ＢＭ２を介して銅膜Ｃｕ２が埋め込まれており、バリア導体膜ＢＭ２および銅膜Ｃｕ２は第２層配線Ｌ２を構成している。また、第２層配線Ｌ２の下面から第１層配線Ｌ１の上面に達するビアホールＶ１内にはバリア導体膜ＢＭ２を介して銅膜Ｃｕ２が埋め込まれており、バリア導体膜ＢＭ２および銅膜Ｃｕ２は第２層配線Ｌ２を構成している。
【００６６】
ダメージ保護膜ＤＰ２は層間絶縁膜ＩＬ２を形成した後に層間絶縁膜ＩＬ２上にＣＶＤ法により形成されるＳｉＯＣ膜からなり、ポーラスＬｏｗ−ｋ膜である層間絶縁膜ＩＬ２よりも高い機械的強度と高い比誘電率とを有する。ダメージ保護膜ＤＰ２および層間絶縁膜ＩＬ２には、ダメージ保護膜ＤＰ２の上面から層間絶縁膜ＩＬ２の途中深さにまで達する配線溝ＷＤ２が形成され、配線溝ＷＤ２内には第２層配線Ｌ２が形成されている。
【００６７】
ダメージ保護膜ＤＰ２は層間絶縁膜ＩＬ２に含まれるような大きな空孔１０または１２（図３または図４１参照）を含まない比誘電率が高い膜であり、層間絶縁膜ＩＬ２がエッチング、洗浄、アッシングまたは成膜工程によってダメージを受けることを防ぐ機能を有している。
【００６８】
図４３に示す比較例の半導体装置では、ダメージ保護膜ＤＰ２をポーラスＬｏｗ−ｋ膜上に形成することにより、ダメージ保護膜の下部の層間絶縁膜がダメージを受けることを防ぎ、線間ＴＤＤＢ寿命もしくは配線ＥＭ寿命の低下または配線間の耐圧の低下を防いでいる。しかし、ダメージ保護膜は比誘電率が高い膜であるため、ダメージ保護膜を形成することにより半導体装置全体の比誘電率が上がり、比誘電率が低いポーラスＬｏｗ−ｋ膜を使用する効果が薄れ、半導体装置の高速化の妨げとなる。
【００６９】
これに対し、本実施の形態ではポーラスＬｏｗ−ｋ膜内の空孔の大きさを抑えることにより、ポーラスＬｏｗ−ｋ膜がダメージを受けることを防ぐことが可能であるため、ダメージ保護膜を形成していない。言い換えれば、ポーラスＬｏｗ−ｋ膜からなる層間絶縁膜上および層間絶縁膜の上面の配線溝内に形成された配線上にはバリア絶縁膜が形成され、前記層間絶縁膜および前記配線のそれぞれの上面は前記バリア絶縁膜に接している。
【００７０】
本実施の形態では、ダメージ保護膜をポーラスＬｏｗ−ｋ膜上に形成しないことにより、ポーラスＬｏｗ−ｋ膜よりも比誘電率が高いダメージ保護膜の存在によって半導体装置の全体の比誘電率が増加することを防いでいる。また、本実施の形態では、ダメージ保護膜を形成する工程を減らすことができるため、半導体装置の製造工程を簡略化することができる。
【００７１】
なお、本実施の形態では第２ファイン層にポーラスＬｏｗ−ｋ膜を用いる場合について説明したが、第１ファイン層または第２ファイン層上に形成されたセミグローバル層などの層間絶縁膜をポーラスＬｏｗ−ｋ膜により形成しても構わない。
【００７２】
また、第２ファイン層上のセミグローバル層を構成する層間絶縁膜内には、第２ファイン層の層間絶縁膜内の空孔よりもさらに平均径が大きい空孔を形成することが考えられる。この場合、セミグローバル層は第２ファイン層内の空孔よりも平均径が大きい空孔を有することになるため、層間絶縁膜の表面にプロセスダメージによる変質層が形成されやすい。本実施の形態では層間絶縁膜の上面にダメージ保護膜を形成しない半導体装置について説明したが、上記の理由から、第２ファイン層上のセミグローバル層などでは、Ｌｏｗ−ｋ膜またはポーラスＬｏｗ−ｋ膜からなる層間絶縁膜上にダメージ保護膜を形成してもよい。
【００７３】
次に、ポーラスＬｏｗ−ｋ膜内の空孔の平均径を１．０ｎｍ以上１．４５ｎｍ未満としている理由について、図５〜図９を用いて説明する。
【００７４】
図５は、横軸をポーラスＬｏｗ−ｋ膜内の空孔の平均径とし、縦軸をポーラスＬｏｗ−ｋ膜が前述したプロセスによってダメージを受けることによって上昇するポーラスＬｏｗ−ｋ膜の比誘電率ｋの上昇率とするグラフであり、空孔の平均径を変化させることによって、形成されるポーラスＬｏｗ−ｋ膜のダメージ耐性が変化することを示している。つまり、ポーラスＬｏｗ−ｋ膜のダメージ耐性の程度を、比誘電率の上昇率を指標として評価している。図５から、空孔の平均径が１．４５ｎｍ以上であると、特に比誘電率の上昇率が高くなり、プロセスダメージに弱いポーラスＬｏｗ−ｋ膜が形成されてしまうことがわかる。すなわち、ポーラスＬｏｗ−ｋ膜のダメージ耐性を向上させる観点から、空孔の平均径は１．４５ｎｍ未満であることが好ましいことが図５からわかる。
【００７５】
図６は、横軸をポーラスＬｏｗ−ｋ膜内の空孔の平均径とし、縦軸をポーラスＬｏｗ−ｋ膜の比誘電率ｋの値とするグラフであり、空孔の平均径を変化させることによって、形成されるポーラスＬｏｗ−ｋ膜の比誘電率が変化することを示している。図６では、空孔の平均径が小さくなるほど比誘電率が高くなることがわかる。比誘電率が高いポーラスＬｏｗ−ｋ膜は配線遅延を起こす原因となるため、ポーラスＬｏｗ−ｋ膜として使用することはできない。
【００７６】
なお、図６のグラフから、空孔の平均径を小さくしていくと、直線的にポーラスＬｏｗ−ｋ膜の誘電率が上昇していくことがわかる。空孔の平均径が１．０ｎｍ未満になると、層間絶縁膜内には図３に示す空孔１０が殆ど形成されておらず、当該層間絶縁膜は図４に示すような、空孔１１のみを有するＬｏｗ−ｋ膜と同等の高い比誘電率を有することになり、当該層間絶縁膜を図１に示す第２ファイン層である層間絶縁膜ＩＬ２〜ＩＬ５に使用することができない。したがって、ポーラスＬｏｗ−ｋ膜内の空孔の平均径は、１．０ｎｍ以上である必要がある。
【００７７】
また、半導体装置の微細化に伴い、図１に示す複数の第２層配線Ｌ２同士の最小の間隔（配線ピッチ）が例えば９０ｎｍ以下になった場合、複数の第２層配線Ｌ２同士の間に形成される層間絶縁膜ＩＬ２の比誘電率は２．５５以下であることが望ましい。したがって、図６に示すように、ポーラスＬｏｗ−ｋ膜内の空孔の平均径が１．２９ｎｍよりも小さくなると、ポーラスＬｏｗ−ｋ膜の比誘電率が２．５５よりも高くなり、層間絶縁膜として使用できなくなるため、ポーラスＬｏｗ−ｋ膜内の全体の空孔の平均径は、特に１．２９ｎｍ以上であることが好ましい。
【００７８】
したがって、本実施の形態では、空孔の平均径を１．０ｎｍ以上１．４５ｎｍ未満とすることで、プロセスダメージによってポーラスＬｏｗ−ｋ膜の比誘電率の上昇を抑えることを可能としているが、特に空孔の平均径を１．２９ｎｍ以上とすることで、比誘電率の低いポーラスＬｏｗ−ｋ膜を実現し、層間絶縁膜の電気特性を向上させることができる。
【００７９】
図７は、横軸をポーラスＬｏｗ−ｋ膜内の空孔の平均径とし、縦軸を、前記ポーラスＬｏｗ−ｋ膜を介して形成された配線間の耐圧とするグラフであり、空孔の平均径を変化させることによって、配線間耐圧が変化することを示している。ここで、配線間の耐圧が低下することを防ぐ観点から、空孔の平均径を抑えることで、ポーラスＬｏｗ−ｋ膜がプロセスダメージを受けることを防ぐ必要がある。図７では、空孔の平均径が１．４５ｎｍ以上になると、配線間耐圧が急激に低下することがわかる。これは、図４１および図４２を用いて説明したように、大きい平均径を有する空孔を含むポーラスＬｏｗ−ｋ膜は、その表面から深い領域にかけて変質層が形成されることで、層間絶縁膜内に水分を含む領域が形成され、配線内から層間絶縁膜内に金属イオンが拡散するためである。空孔の平均径を１．４５ｎｍ未満とすることで、配線間の耐圧を向上させ、層間絶縁膜の電気特性を向上させることができる。
【００８０】
図８および図９は、横軸をそれぞれ線間ＴＤＤＢ寿命の時間および配線ＥＭ寿命の時間とし、縦軸を累積分布とするグラフであり、ポーラスＬｏｗ−ｋ膜内の空孔の平均径を変化させることによって、形成されるポーラスＬｏｗ−ｋ膜の線間ＴＤＤＢ寿命および配線ＥＭ寿命が変化することを示している。
【００８１】
図８では、空孔の平均径が１．４５ｎｍ以上になると、グラフにおけるプロットが縦軸よりも横軸に沿う方向に近い傾きをもつ直線状に分布していることがわかる。すなわち、空孔の平均径が１．４５ｎｍ以上になると、短い時間で配線間の絶縁破壊が起こる可能性が高くなる。逆に、図８に示すグラフでは、空孔の平均径が１．４５ｎｍ未満の場合、グラフのプロットは縦軸に沿う方向に近い傾きをもつ直線状に分布するため、線間ＴＤＤＢ寿命が短くなる可能性が低くなる。線間ＴＤＤＢ寿命が短くなることを防ぐ観点から、グラフのプロットは縦軸に沿うような方向に近い傾きをもつことが好ましいため、ポーラスＬｏｗ−ｋ膜内の空孔の平均径は１．４５ｎｍ未満であることが好ましい。したがって、空孔の平均径を１．４５ｎｍ未満とし、線間ＴＤＤＢ寿命を向上させることにより、層間絶縁膜の信頼性を向上することができる。
【００８２】
図９では、空孔の平均径が１．４５ｎｍより大きい場合より、空孔の平均径が１．４５ｎｍより小さい場合の方が配線ＥＭ寿命が長くなることがわかる。配線ＥＭ寿命が短くなることを防ぐ観点から、空孔の平均径を１．４５ｎｍより小さくすることが好ましい。したがって、空孔の平均径を１．４５ｎｍ未満とし、配線ＥＭ寿命を向上させることにより、層間絶縁膜の信頼性を向上することができる。
【００８３】
以上に示した図５〜図９のグラフから、本実施の形態ではポーラスＬｏｗ−ｋ膜（第２ファイン層の層間絶縁膜）内の空孔の平均径を１．０ｎｍ以上１．４５ｎｍ未満としており、好ましくは１．２９ｎｍ以上１．４５ｎｍ未満としている。これにより、プロセスダメージに対するダメージ耐性が高く、線間ＴＤＤＢ寿命および配線ＥＭ寿命が長く、比誘電率が低い層間絶縁膜を形成することができる。
【００８４】
次に、上述した平均径を有する空孔を実現するための本実施の形態の半導体装置の製造方法について、図１０〜図４０を用いて説明する。図１０〜図１８および図２１〜図４０はＭＩＳＦＥＴＱｎを含む本実施の形態の半導体装置の製造方法を示す断面図であり、図１９および図２０は第２層目の配線と同層に形成される絶縁膜の形成工程を示す断面図である。なお、本発明は金属配線に隣接する層間絶縁膜に関する発明であるため、ここではＭＩＳＦＥＴを形成する詳しい工程の説明は省略する。
【００８５】
まず、通常の半導体製造技術を使用することにより、図１０に示すように、半導体基板１Ｓ上に複数のＭＩＳＦＥＴＱｎを形成する。続いて、図１１に示すように、複数のＭＩＳＦＥＴＱｎを形成した半導体基板１Ｓ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、複数のＭＩＳＦＥＴＱｎを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、このオゾンＴＥＯＳ膜上に配置され、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【００８６】
次に、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＨを形成する。このコンタクトホールＣＨは、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているＭＩＳＦＥＴＱｎのソース領域あるいはドレイン領域に達するように加工される。
【００８７】
続いて、図１３に示すように、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールＣＨに金属膜を埋め込むことによりプラグＰＬＧ１を形成する。具体的には、コンタクトホールＣＨを形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリング法を使用してバリア導体膜となるチタン／窒化チタン膜を形成する。そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールＣＨの内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールＣＨを埋め込むようにタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ法で除去する。これにより、コンタクトホールＣＨ内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬＧ１を形成することができる。
【００８８】
次に、図１４に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、図１に示すパッシベーション膜ＰＡＳよりも比誘電率が低いＬｏｗ−ｋ膜であるＳｉＯＣ膜により形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。
【００８９】
そして、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１に配線溝ＷＤ１を形成する。この配線溝ＷＤ１は、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、配線溝ＷＤ１の底部でプラグＰＬＧ１の表面が露出することになる。
【００９０】
その後、図１６に示すように、配線溝ＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜（銅拡散防止膜）（図示しない）を形成する。このバリア膜は、図２に示すバリア導体膜ＢＭ１に相当する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【００９１】
続いて、配線溝ＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ１を形成する。この銅膜Ｃｕ１は、配線溝ＷＤ１を埋め込むように形成される。この銅膜Ｃｕ１は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。また、銅膜Ｃｕ１の代わりに、銀または金を主体とする金属配線を形成しても構わない。なお、ここでは銅膜Ｃｕ１を電解メッキ法を用いて形成しているが、ＣＶＤ法を用いて銅膜Ｃｕ１を形成しても構わない。
【００９２】
次に、図１７に示すように、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜および銅膜Ｃｕ１をＣＭＰ法で除去する。これにより、配線溝ＷＤ１内にバリア導体膜および銅膜Ｃｕ１を埋め込んだ第１層配線Ｌ１を含む層（第１ファイン層）を形成することができる。
【００９３】
その後、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理を実施して、第１層配線Ｌ１の表面および層間絶縁膜ＩＬ１の表面を清浄化する。続いて、図１８に示すように、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１上にバリア絶縁膜ＢＩ１を形成する。このバリア絶縁膜ＢＩ１は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。なお、本実施の形態では、第１層配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理による清浄化処理を実施した後に、バリア絶縁膜ＢＩ１を形成しているので、層間絶縁膜ＩＬ１とバリア絶縁膜ＢＩ１の密着性が向上する。
【００９４】
そして、バリア絶縁膜ＢＩ１上に層間絶縁膜ＩＬ２を形成する。さらに、層間絶縁膜ＩＬ２上にＣＭＰ保護膜ＣＭＰ１を形成する。具体的に、層間絶縁膜ＩＬ２は、後述するポロジェンを用いて形成した複数の空孔を有するポーラスなＳｉＯＣ膜から形成されている。したがって、層間絶縁膜ＩＬ２は、例えば層間絶縁膜ＩＬ１を構成するＬｏｗ−ｋ膜よりも低い比誘電率を有する絶縁膜である。この空孔を有するＳｉＯＣ膜は、例えば、プラズマＣＶＤ法を使用することにより形成することができる。また、ＣＭＰ保護膜ＣＭＰ１は、例えば、ＴＥＯＳ膜、あるいは、酸化シリコン膜から構成される。
【００９５】
ここで、図１９および図２０を用いて、層間絶縁膜ＩＬ２の形成方法について詳しく説明する。層間絶縁膜ＩＬ２は、プラズマＣＶＤ装置内においてＳｉＯＣ膜を堆積することにより形成する。このＳｉＯＣ膜は内部に複数の空孔を有するポーラスＬｏｗ−ｋ膜であり、プラズマＣＶＤ法によりポロジェンを含む絶縁膜を形成した後に、当該絶縁膜からポロジェンを脱離させることで形成することができる。
【００９６】
なお、ポロジェンは図１８に示す層間絶縁膜ＩＬ２内に多数の空孔を形成するための空孔形成剤であり、ポロジェンガスを内包する複数の空孔を有する絶縁膜を形成した後、ポロジェンを当該絶縁膜内から脱離（排出）させるキュア工程を行うことで、ポロジェンが含まれない複数の空孔を形成し、層間絶縁膜ＩＬ２を形成する。
【００９７】
半導体基板（半導体ウエハ）の直径を２００ｍｍとした場合の成膜条件としては、プラズマ励起のためのＲＦパワーを２００〜６００Ｗ、プラズマＣＶＤ装置内の気圧を６００〜１０００Ｐａ、半導体基板１Ｓの温度を１００〜３００℃とする。この条件下においてプラズマＣＶＤ装置内に、ポロジェンを含む層間絶縁膜ＩＬ２（図１２参照）を形成するための原料ガスであるＯ２（酸素）、Ｈｅ（ヘリウム）、Ｃ５Ｈ１４Ｏ２Ｓｉ（メチルジエトキシシラン）およびポロジェンを供給することで層間絶縁膜ＩＬ２を成膜する。ここでは、Ｏ２（酸素）を０〜５０ｓｃｃｍ（standard cc/min）、Ｈｅ（ヘリウム）を０〜５０００ｓｃｃｍ、Ｃ５Ｈ１４Ｏ２Ｓｉ（メチルジエトキシシラン）を０．２ｇ／ｍｉｎ、ポロジェンを０．０５〜０．０８ｇ／ｍｉｎずつそれぞれ供給する。なお、酸素およびヘリウムの流量を示す単位であるｓｃｃｍは、１気圧、０℃の条件下において単位時間当たりに流れる物質の体積を表わすものである。
【００９８】
具体的には、本実施の形態ではプラズマ励起のためのＲＦパワーを３８０Ｗ、プラズマＣＶＤ装置内の気圧を８００Ｐａ、半導体基板１Ｓの温度を２５０℃とする。そして、プラズマＣＶＤ装置内にＯ２（酸素）を１２ｓｃｃｍ（standard cc/min）、Ｈｅ（ヘリウム）を４７０ｓｃｃｍ、Ｃ５Ｈ１４Ｏ２Ｓｉ（メチルジエトキシシラン）を０．２ｇ／ｍｉｎ、ポロジェンを０．０８ｇ／ｍｉｎずつそれぞれ供給する。
【００９９】
なお、上述したＣＶＤ装置内に供給するガスのうち、ポロジェンを含む層間絶縁膜ＩＬ２を構成する主な原料となるのはメチルジエトキシシランおよびポロジェンだが、酸素もポロジェンを含んだ層間絶縁膜ＩＬ２を構成する原料ガスである。ヘリウムはプラズマを発生させるために供給するものであるが、ここではプラズマＣＶＤ装置に供給するヘリウムを含む全てのガスを原料ガスと定義する。酸素の流量１２ｓｃｃｍは約０．０１７ｇ／ｍｉｎに換算でき、また、ヘリウムの流量４７０ｓｃｃｍは、約０．０４２ｇ／ｍｉｎに換算できる。
【０１００】
本実施の形態では、上記成膜工程におけるポロジェンの流量を、原料ガスである酸素、ヘリウム、ポロジェンおよびメチルジエトキシシランの合計の流量の２０％以上３０％未満の流量とする。上記の具体的な条件の場合、原料ガスの全体の流量は０．３４ｇ／ｍｉｎであり、そのうちのポロジェンの流量は０．０８ｇ／ｍｉｎであるので、ポロジェンの流量は原料ガスの全体の流量の２３．５％程度となる。
【０１０１】
ポロジェンの材料としては、分子量が８０以上１５０以下のＣＸＨＹ（炭化水素）であって、例えばα−テルピネン（Ｃ１０Ｈ１６）、リモネン（Ｃ１０Ｈ１６）またはシクロオクタなどを用いることができる。また、ポロジェンを層間絶縁膜ＩＬ２から脱離させるキュア工程としては、ＵＶ（Ultraviolet：紫外線）照射、ＥＢ（Electron Beam：電子ビーム）照射、ランプなどを用いた熱処理またはプラズマなどによるキュア方法がある。なお、ここで言うキュアとは、前述したＵＶ照射またはＥＢ照射などによって、層間絶縁膜内のポロジェンにエネルギーを印加することで、ポロジェンを層間絶縁膜の外に排出する工程のことを指す。また、このキュア工程には、層間絶縁膜ＩＬ２の強度を高める役割もある。
【０１０２】
すなわち、図１９に示すように、上記のプラズマＣＶＤ法による成膜工程によってバリア導体膜ＢＭ１（図示しない）上にポロジェンＰＧのガスが満たされた空孔および空孔１１をそれぞれ多数含む層間絶縁膜ＩＬ２を形成する。その後、例えば半導体基板１Ｓ（図示しない）の主面に向かって電子ビーム（ＥＢ）を照射し、ポロジェンＰＧを層間絶縁膜ＩＬ２から排出する（キュアする）ことで、図２０に示すように、ポロジェンを有していた複数の空孔は、ポロジェンが含まれない空孔１０となり、空孔１０および１１を有するポーラスな層間絶縁膜ＩＬ２を形成することができる。
【０１０３】
また、図２０を用いて説明したキュア工程ではポロジェンが層間絶縁膜ＩＬ２の内部から層間絶縁膜ＩＬ２の最表面まで抜けていくが、ポロジェンが抜ける際の通り道に沿って延在するような空隙が連続的に形成されるわけではなく、図２０に示すようにポロジェンが脱離した跡には空隙が点在するように複数形成される。例えば、上記の条件で形成された空孔１０の平均径は１．６８ｎｍ、空孔１１の平均径は０．９ｎｍであり、この場合、空孔１０および空孔１１の平均径は１．２９ｎｍである。したがって、空孔１０の平均径は前述した１．７ｎｍ未満の値となり、また、空孔１１の平均径は前述した０．６以上１．０ｎｍ未満の範囲内の値となるため、空孔１０および空孔１１の平均径は、前述した１．０ｎｍ以上１．０ｎｍ以上１．４５ｎｍ未満の範囲内の値となる。
【０１０４】
続いて、図２１に示すように、ＣＭＰ保護膜ＣＭＰ１上にフォトレジスト膜ＦＲ１を形成する。そして、このフォトレジスト膜ＦＲ１に対して、露光・現像処理を施すことにより、フォトレジスト膜ＦＲ１をパターニングする。パターニングは、ビアホールを形成する領域を開口するように行なわれる。その後、パターニングしたフォトレジスト膜ＦＲ１をマスクにして、ＣＭＰ保護膜ＣＭＰ１および層間絶縁膜ＩＬ２をエッチングする。これにより、ＣＭＰ保護膜ＣＭＰ１および層間絶縁膜ＩＬ２を貫通して、バリア絶縁膜ＢＩ１を露出するビアホールＶ１を形成することができる。このようにバリア絶縁膜ＢＩ１は、エッチングの際にエッチングストッパとして機能する。
【０１０５】
次に、図２２に示すように、パターニングしたフォトレジスト膜ＦＲ１をプラズマアッシング処理により除去した後、半導体基板１Ｓの主面を洗浄する。その後、ＣＭＰ保護膜ＣＭＰ１上にフォトレジスト膜ＦＲ２を形成し、このフォトレジスト膜ＦＲ２に対して露光・現像処理を施すことにより、フォトレジスト膜ＦＲ２をパターニングする。フォトレジスト膜ＦＲ２のパターニングは、配線溝を形成する領域を開口するように行なわれる。
【０１０６】
その後、図２３に示すように、パターニングしたフォトレジスト膜ＦＲ２をマスクとした異方性エッチングにより、ＣＭＰ保護膜ＣＭＰ１をエッチングする。そして、パターニングしたフォトレジスト膜ＦＲ２をプラズマアッシング処理により除去した後、半導体基板１Ｓの主面を洗浄する。
【０１０７】
続いて、図２４に示すように、エッチバック法により、ビアホールＶ１の底部に露出するバリア絶縁膜ＢＩ１を除去する。これにより、ビアホールＶ１の底部に第１層配線Ｌ１の表面が露出することになる。このときのエッチバック工程により、パターニングされたＣＭＰ保護膜ＣＭＰ１から露出している層間絶縁膜ＩＬ２の一部もエッチングされて配線溝ＷＤ２が形成される。
【０１０８】
次に、図２５に示すように、配線溝ＷＤ２およびビアホールＶ１を形成した層間絶縁膜ＩＬ２上およびＣＭＰ保護膜ＣＭＰ１上に、バリア導体膜ＢＭ１（図２参照）と同様の構造を有するバリア導体膜ＢＭ２（図示しない）を形成する。
【０１０９】
続いて、配線溝ＷＤ２の内部およびＣＭＰ保護膜ＣＭＰ１上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ２を形成する。この銅膜Ｃｕ２は、配線溝ＷＤ２を埋め込むように形成される。この銅膜Ｃｕ２は、例えば、銅を主体とする膜から形成される。
【０１１０】
続いて、図２６に示すように、ＣＭＰ保護膜ＣＭＰ１上に形成されている不要なバリア導体膜および銅膜Ｃｕ２をＣＭＰ法で除去する。これにより、層間絶縁膜ＩＬ２が露出し、かつ、配線溝ＷＤ２内にバリア導体膜および銅膜Ｃｕ２を埋め込んだ第２層配線Ｌ２と、ビアホールＶ１内にバリア導体膜および銅膜Ｃｕ２を埋め込んだプラグＰＬＧ２とを形成することができる。ＣＭＰ保護膜ＣＭＰ１は、このときのＣＭＰ法による研磨圧力やスクラッチダメージから、製造工程中の半導体装置を保護するために設けられている。
【０１１１】
なお、本実施の形態では図２１〜図２６を用いて説明したように、第２層配線Ｌ２およびプラグＰＬＧ２を形成する工程では層間絶縁膜ＩＬ２にビアホールＶ１を形成してから配線溝ＷＤ２を形成するビアファーストの製法を用いているが、層間絶縁膜ＩＬ２に配線溝ＷＤ２を形成してからビアホールＶ１を形成するトレンチファーストの製法を用いても構わない。
【０１１２】
その後、図２７に示すように、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２の表面に対してアンモニアプラズマ処理を実施して、第２層配線Ｌ２の表面および層間絶縁膜ＩＬ２の表面を洗浄化する。続いて、第２層配線Ｌ２を形成した層間絶縁膜ＩＬ２上にバリア絶縁膜ＢＩ２を形成する。このバリア絶縁膜ＢＩ２は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。このような製造工程を繰り返すことにより、第３層配線Ｌ３〜第５層配線Ｌ５を形成する。これにより、第２ファイン層（第２層配線Ｌ２〜第５層配線Ｌ５）を形成することができる。このとき、層間絶縁膜ＩＬ２〜ＩＬ５は、いずれも図３に示すように、平均径が１．０ｎｍ以上１．４５ｎｍ未満の空孔１０および１１を有するポーラスＬｏｗ−ｋ膜である。
【０１１３】
続いて、第２ファイン層上にセミグローバル層を形成する工程について説明する。図２８に示すように、第５層配線Ｌ５を形成した層間絶縁膜ＩＬ５上の表面に対してアンモニアプラズマ処理を実施して、第５層配線Ｌ５の表面および層間絶縁膜ＩＬ５の表面を洗浄化する。続いて、第５層配線Ｌ５を形成した層間絶縁膜ＩＬ５上にバリア絶縁膜ＢＩ５を形成する。このバリア絶縁膜ＢＩ５は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。
【０１１４】
次に、バリア絶縁膜ＢＩ５上に層間絶縁膜ＩＬ６を形成する。この層間絶縁膜ＩＬ６は、例えば、ＳｉＯＣ膜から形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。層間絶縁膜ＩＬ６は図４に示すＬｏｗ−ｋ膜であり、層間絶縁膜ＩＬ６内に空孔１１は形成されているが、空孔１０（図３参照）は形成されていない。
【０１１５】
そして、図２９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ６に配線溝ＷＤ４およびビアホールＶ３を形成する。このビアホールＶ３は、ＳｉＯＣ膜からなる層間絶縁膜ＩＬ６を貫通して底面が第５層配線Ｌ５に達するように形成される。これにより、ビアホールＶ３の底部で第５層配線Ｌ５の表面が露出することになる。
【０１１６】
その後、図３０に示すように、配線溝ＷＤ４およびビアホールＶ３を形成した層間絶縁膜ＩＬ６上にバリア導体膜（銅拡散防止膜）（図示しない）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【０１１７】
続いて、配線溝ＷＤ４とビアホールＶ３の内部および層間絶縁膜ＩＬ６上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ３を形成する。この銅膜Ｃｕ３は、配線溝ＷＤ４およびビアホールＶ３を埋め込むように形成される。この銅膜Ｃｕ３は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１１８】
次に、図３１に示すように、層間絶縁膜ＩＬ６上に形成された不要なバリア導体膜および銅膜Ｃｕ３をＣＭＰ法で除去する。これにより、配線溝ＷＤ４内にバリア導体膜および銅膜Ｃｕ３を埋め込んだ第６層配線Ｌ６と、ビアホールＶ３内にバリア導体膜および銅膜Ｃｕ３を埋め込んだプラグＰＬＧ６とを形成することができる。以上のようにして、第６層配線Ｌ６を形成することができる。このような製造工程を繰り返すことにより、図３２に示すような第７層配線Ｌ７も形成する。これにより、セミグローバル層（第６層配線Ｌ６〜第７層配線Ｌ７）を形成することができる。層間絶縁膜ＩＬ６は図４に示す層間絶縁膜ＩＬ６と同様の構造を有しており、層間絶縁膜ＩＬ７内に空孔１１は形成されているが、空孔１０（図３参照）は形成されていない。
【０１１９】
続いて、セミグローバル層上にグローバル層を形成する工程について説明する。図３３に示すように、第７層配線Ｌ７を形成した層間絶縁膜ＩＬ７の表面に対してアンモニアプラズマ処理を実施して、第７層配線Ｌ７の表面および層間絶縁膜ＩＬ７の表面を清浄化する。続いて、第７層配線Ｌ７を形成した層間絶縁膜ＩＬ７上にバリア絶縁膜ＢＩ７ａを形成する。このバリア絶縁膜ＢＩ７ａは、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。
【０１２０】
次に、バリア絶縁膜ＢＩ７ａ上に層間絶縁膜ＩＬ８ａを形成する。この層間絶縁膜ＩＬ８ａは、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。さらに、層間絶縁膜ＩＬ８ａ上に、エッチングストップ絶縁膜ＢＩ７ｂを形成し、このエッチングストップ絶縁膜ＢＩ７ｂ上に層間絶縁膜ＩＬ８ｂを形成する。このエッチングストップ絶縁膜ＢＩ７ｂは、例えば、ＳｉＣＮ膜から形成され、例えば、この積層膜はＣＶＤ法により形成することができる。また、この層間絶縁膜ＩＬ８ｂは、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。
【０１２１】
そして、図３４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ８ｂおよびエッチングストップ絶縁膜ＢＩ７ｂに配線溝ＷＤ５を形成し、かつ、層間絶縁膜ＩＬ８ａおよびバリア絶縁膜ＢＩ７ａにビアホールＶ４を形成する。このビアホールＶ４は、ＴＥＯＳ膜または酸化シリコン膜などからなる層間絶縁膜ＩＬ８ａを貫通して底面が第７層配線Ｌ７に達するように形成される。これにより、ビアホールＶ４の底部で第７層配線Ｌ７の表面が露出することになる。
【０１２２】
その後、図３５に示すように、配線溝ＷＤ５を形成した層間絶縁膜ＩＬ８ｂ上およびビアホールＶ４を形成した層間絶縁膜ＩＬ８ａ上にバリア導体膜（銅拡散防止膜）（図示しない）を形成する。具体的に、バリア導体膜は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成する。
【０１２３】
続いて、配線溝ＷＤ５とビアホールＶ４の内部および層間絶縁膜ＩＬ８ｂ上に形成されたバリア導体膜上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解メッキ法により銅膜Ｃｕ４を形成する。この銅膜Ｃｕ４は、配線溝ＷＤ５およびビアホールＶ４を埋め込むように形成される。この銅膜Ｃｕ４は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１２４】
次に、図３６に示すように、層間絶縁膜ＩＬ８ｂ上に形成された不要なバリア導体膜および銅膜Ｃｕ４をＣＭＰ法で除去する。これにより、配線溝ＷＤ５内にバリア導体膜および銅膜Ｃｕ４を埋め込んだ第８層配線Ｌ８と、ビアホールＶ４内にバリア導体膜および銅膜Ｃｕ４を埋め込んだプラグＰＬＧ８とを形成することができる。以上のようにして、第８層配線Ｌ８を形成することができる。これにより、グローバル層（第８層配線Ｌ８）を形成することができる。
【０１２５】
続いて、図３７に示すように、第８層配線Ｌ８を形成した層間絶縁膜ＩＬ８ｂ上にバリア絶縁膜ＢＩ８を形成し、このバリア絶縁膜ＢＩ８上に層間絶縁膜ＩＬ９を形成する。このバリア絶縁膜ＢＩ８は、例えば、ＳｉＣＮ膜とＳｉＯＣ膜の積層膜から構成され、例えば、この積層膜はＣＶＤ法により形成することができる。また、層間絶縁膜ＩＬ９は、例えば、ＴＥＯＳ膜または酸化シリコン膜などから形成され、例えば、プラズマＣＶＤ法を使用することにより形成される。そして、この層間絶縁膜ＩＬ９およびバリア絶縁膜ＢＩ８を貫通するビアホールを形成する。
【０１２６】
次に、ビアホールの側壁と底面、および層間絶縁膜ＩＬ９上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次積層した積層膜を形成し、この積層膜をパターニングすることにより、プラグＰＬＧ９と最上層配線である第９層配線Ｌ９とを形成する。
【０１２７】
その後、図３８に示すように、第９層配線Ｌ９を形成した層間絶縁膜ＩＬ９上に表面保護膜となるパッシベーション膜ＰＡＳを形成する。このパッシベーション膜ＰＡＳは、例えば、酸化シリコン膜とこの酸化シリコン膜上に配置された窒化シリコン膜から形成され、例えば、ＣＶＤ法により形成することができる。そして、図３９に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、パッシベーション膜ＰＡＳに開口部を形成して、第９層配線Ｌ９の一部を露出してパッドＰＤを形成する。
【０１２８】
次に、図４０に示すように、パッドＰＤが露出したパッシベーション膜ＰＡＳ上にポリイミド膜ＰＩを形成する。そして、このポリイミド膜ＰＩをパターニングすることにより、パッドＰＤを露出させる。以上のようにして、半導体基板１Ｓ上に、ＭＩＳＦＥＴおよび多層配線を形成することで、図１に示す本実施の形態の半導体装置が完成する。
【０１２９】
なお、本実施の形態において説明したポーラスＬｏｗ−ｋ膜は、ポロジェン脱離により図３に示す空孔１０がポーラスＬｏｗ−ｋ膜内に形成されるものであれば特に制限されるものではなく、ＳｉＯＣの他に、材料として例えば空孔１０を有するＭＳＱ膜またはＨＳＱ膜を用いてもよい。ポーラスＬｏｗ−ｋ膜の製造方法としては、塗布法によりポロジェンガスを内包する複数の空孔を有する絶縁膜を形成した後、ポロジェンを当該絶縁膜内から脱離（排出）させるキュア工程を行ってポーラスＬｏｗ−ｋ膜を形成してもよい。
【０１３０】
さらに、ＣＶＤ法によってポーラスＬｏｗ−ｋ膜を形成する際、原料ガスであるＯ２（酸素）、Ｈｅ（ヘリウム）、Ｃ５Ｈ１４Ｏ２Ｓｉ（メチルジエトキシシラン）およびポロジェンを供給することで図１に示す層間絶縁膜ＩＬ２を成膜するが、これらの原料ガス全体に占めるポロジェンの流量は２４〜５３％としても本発明のポーラスＬｏｗ−ｋ膜が形成可能であることは実験により判明している。直径が３００ｍｍのウエハを用いた場合でもこの条件が有効である。
【０１３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３２】
例えば、前記実施の形態では図１に示す第２ファイン層内の層間絶縁膜ＩＬ２〜ＩＬ５を、内部に１．０ｎｍ以上１．４５ｎｍ未満の平均径を有する複数の空孔を有するポーラスＬｏｗ−ｋ膜により構成する半導体装置について説明したが、第１ファイン層内の層間絶縁膜ＩＬ１またはセミグローバル層内の層間絶縁膜ＩＬ６およびＩＬ７に、層間絶縁膜ＩＬ２〜ＩＬ５と同様のポーラスＬｏｗ−ｋ膜を用いても構わない。これは、半導体装置の微細化に伴い、第１ファイン層またはセミグローバル層においても層間絶縁膜の信頼性をさらに高める必要が生じることが考えられるためである。
【産業上の利用可能性】
【０１３３】
本発明は、ポーラスＬｏｗ−ｋ膜を有する半導体装置に幅広く利用されるものである。
【符号の説明】
【０１３４】
１      ゲート絶縁膜
２      ゲート電極
３      サイドウォール
４、５  不純物拡散領域
６      シリサイド層
７      エッチングストッパ膜
８      絶縁膜
１Ｓ    半導体基板
１０    空孔
１１    空孔
１２    空孔
Ｂ２ａ  バリア導体膜
ＢＩ１〜ＢＩ８  バリア絶縁膜
ＢＩ２ａ、ＢＩ７ａ  バリア絶縁膜
ＢＩ７ｂ  エッチングストップ絶縁膜
ＢＭ１〜ＢＭ３  バリア導体膜
ＣＨ    コンタクトホール
ＣＩＬ  コンタクト層間絶縁膜
ＣＬ    変質層
ＣＬａ  変質層
ＣＭＰ１  ＣＭＰ保護膜
Ｃｕ１〜Ｃｕ４  銅膜
Ｃｕ２ａ  銅膜
ＣｕＯ  酸化銅膜
ＤＰ２  ダメージ保護膜
ＦＲ１  フォトレジスト膜
ＦＲ２  フォトレジスト膜
ＩＬ１〜ＩＬ７  層間絶縁膜
ＩＬ２ａ  層間絶縁膜
ＩＬ８ａ  層間絶縁膜
ＩＬ８ｂ  層間絶縁膜
ＩＬ９    層間絶縁膜
Ｌ１    第１層配線
Ｌ２    第２層配線
Ｌ２ａ  第２層配線
Ｌ３    第３層配線
Ｌ４    第４層配線
Ｌ５    第５層配線
Ｌ６    第６層配線
Ｌ７    第７層配線
Ｌ８    第８層配線
Ｌ９    第９層配線
ＰＡＳ  パッシベーション膜
ＰＤ    パッド
ＰＧ    ポロジェン
ＰＩ    ポリイミド膜
ＰＬＧ１〜ＰＬＧ９    プラグ
Ｑｎ    ＭＩＳＦＥＴ
Ｖ１〜Ｖ４  ビアホール
ＷＤ１〜ＷＤ５  配線溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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