(57)【要約】【課題】製造工程数を増加することなくトレンチゲート型パワーＭＩＳＦＥＴの高耐圧化を実現する。【解決手段】同一の不純物イオン導入工程にて、ゲート配線領域ＧＬＡでｐ−型半導体領域１０およびｐ−型フィールドリミッティングリング１１をゲート引き出し電極８の形成された溝５と接するように一括して、形成する。その際、ゲート引き出し電極８のうち溝５の外部に配置された部分の幅をＣＨＳＰとし、ｎ−型単結晶シリコン層１Ｂの抵抗率をρ（Ω・ｃｍ）とすると、ＣＨＳＰ≦３．８０＋０．１４８ρとなるようにそのＣＨＳＰを設定する。【選択図】図９
2011029675.tif 000002
【特許請求の範囲】
【請求項１】
主面および裏面を有し、第１領域および第２領域を含み、前記主面に第１導電型の第１半導体層が形成された半導体基板と、
前記第１領域内の前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
前記第１領域の前記半導体基板の前記主面から前記第２半導体層を貫通する複数の第１溝部と、
前記第１溝部内に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１導電体と、
前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
前記第２領域に形成された第２溝部と、
前記第２溝部内に形成された第２絶縁膜と、
前記第２絶縁膜上に形成され、前記第１導電体と電気的に接続する第２導電体とを有する半導体装置であって、
前記第２溝部は、前記第２半導体層に接し、
前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとし、前記第１導電体をゲートとするＭＩＳＦＥＴを構成し、
前記第２半導体層と前記第３半導体層とは電気的に接続され、
前記第１領域は、前記第３半導体層が形成される第１サブ領域と、前記第３半導体層が形成されていない第２サブ領域とを有し、
前記第２サブ領域は、前記第１サブ領域を取り囲むように形成されることを特徴とする半導体装置。
【請求項２】
主面および裏面を有し、第１領域および第２領域を含み、前記主面に第１導電型の第１半導体層が形成された半導体基板と、
前記第１領域内の前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
前記第１領域の前記半導体基板の前記主面から前記第２半導体層を貫通する複数の第１溝部と、
前記第１溝部内に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１導電体と、
前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
前記第２領域に形成された第２溝部と、
前記第２溝部内に形成された第２絶縁膜と、
前記第２絶縁膜上に形成され、前記第１導電体と電気的に接続する第２導電体とを有する半導体装置であって、
前記第２溝部は、前記第２半導体層に接し、
前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとし、前記第１導電体をゲートとするＭＩＳＦＥＴを構成し、
前記第２半導体層と前記第３半導体層とは電気的に接続され、
前記第１領域は、前記第３半導体層が形成される第１サブ領域と、前記第２半導体層が前記主面まで形成された第２サブ領域とを有し、
前記第２サブ領域は、前記第１サブ領域を取り囲むように形成されることを特徴とする半導体装置。
【請求項３】
主面および裏面を有し、第１領域および第２領域を含み、前記主面に第１導電型の第１半導体層が形成された半導体基板と、
前記第１領域内の前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
前記第１領域の前記半導体基板の前記主面から前記第２半導体層を貫通する複数の第１溝部と、
前記第１溝部内に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１導電体と、
前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
前記第２領域に形成された第２溝部と、
前記第２溝部内に形成された第２絶縁膜と、
前記第２絶縁膜上に形成され、前記第１導電体と電気的に接続する第２導電体とを有する半導体装置であって、
前記第２溝部は、前記第２半導体層に接し、
前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとし、前記第１導電体をゲートとするＭＩＳＦＥＴを構成し、
前記第２半導体層と前記第３半導体層とは電気的に接続され、
前記第１領域は、前記第３半導体層が形成される第１サブ領域と、前記第１サブ領域を取り囲むように形成された第２サブ領域とを有し、
前記主面上にコンタクト溝を有する絶縁膜が形成され、
前記コンタクト溝は、前記第２サブ領域において、前記第２半導体層に接するように形成されることを特徴とする半導体装置。
【請求項４】
請求項１〜３の何れか一項に記載の半導体装置において、
前記第２領域は、前記第２サブ領域を取り囲むように形成されることを特徴とする半導体装置。
【請求項５】
請求項１〜３の何れか一項に記載の半導体装置において、
前記第１導電体は、前記半導体基板の前記主面に平行かつ前記第２導電体の延在する方向と交差する方向に延在する第３部分と前記半導体基板の前記主面に平行かつ前記第２導電体の延在する方向に延在する第４部分とを有し、前記第４部分は前記第２導電体と前記第３半導体層との間に配置されていることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２サブ領域は、前記第２導電体と前記第３半導体層との間に配置されていることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第２領域内の前記第２導電体は、前記半導体基板の前記主面に平行な第１方向に延在し、
前記第２導電体は、前記半導体基板の前記主面に垂直な方向に延在する第１部分と、前記半導体基板の前記主面に平行かつ前記第１方向と交差する第２方向に延在する第２部分とを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
たとえば、ｎ型の導電型の半導体基板の表面に網目状に積層して形成されたｐ型の導電型のウエル拡散層およびｎ型の導電型のソース拡散層と、これらの間の溝の絶縁膜に埋設されたゲートとを有するトレンチ構造の縦型ＭＯＳトランジスタにおいて、ソース拡散層の中央下部に深いｐ型拡散層を設けてドレインとソースとの間に電圧を印加した際に空乏層がトレンチ部を覆うようにし、チップ周辺部にｐ型のガードリング部を配置することによってチップ表面付近の空乏層の伸びを促進することによって、縦型ＭＯＳトランジスタの高耐圧化を図る技術がある（たとえば、特許文献１参照）。
【０００３】
また、特開２００１−１６８３２９号公報、特開２００２−３５３４５２号公報、特開平１０−１７３１７５号公報、特開平８−２０４１９４号公報、特開平６−２０４４８３号公報、特開平１０−５６１７４号公報および特開２００２−２３１９４４号公報には、トレンチゲート型ＭＯＳトランジスタの構造が開示されている（特許文献２、３、４、５、６、７、８参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平６−１５１８６７号公報
【特許文献２】特開２００１−１６８３２９号公報
【特許文献３】特開２００２−３５３４５２号公報
【特許文献４】特開平１０−１７３１７５号公報
【特許文献５】特開平８−２０４１９４号公報
【特許文献６】特開平６−２０４４８３号公報
【特許文献７】特開平１０−５６１７４号公報
【特許文献８】特開２００２−２３１９４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。中でもパワーＭＩＳＦＥＴにおいては、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてトレンチ（溝）ゲート型やプレーナゲート型といった構造に分類される。このようなパワーＭＩＳＦＥＴにおいては、大きな電力を得るために、たとえば微細なパターンのＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構造が採用されている。
【０００６】
本発明者らは、上記のようなパワーＭＩＳＦＥＴにおいて、十分な耐圧の確保を可能とするための技術について検討している。その一例は、以下の通りである。
【０００７】
すなわち、トレンチゲート型パワーＭＩＳＦＥＴにおいては、半導体基板（以下、単に基板という）の主面にパワーＭＩＳＦＥＴのチャネルとして用いる半導体層（以下、チャネル層という）が形成される。また、このチャネル層より深い半導体層（以下、ウエル層という）を形成し、このウエル層で上記ゲート部のうちのゲート引出し部が形成された溝を覆う。このゲート引出し部においては、そのウエル層が形成されていないと、特に溝の底部周辺の領域の電界が強くなってアバランシェ電流がその領域に集中して流れ、ゲート引出し部における耐圧の低下が懸念される。そのため、そのウエル層を形成することによって、ゲート引出し部における耐圧の低下を防いでいるのである。なお、上記特許文献１で開示されている技術においては、このような考慮がなされていない。さらに、半導体チップ（以下、単にチップという）の周辺部を取り囲むターミネーション領域にもそのウエル層を形成し、フィールドリミッティングリング（Field Limiting Ring；ＦＬＲ）としている。このようなフィールドリミッティングリングを含むウエル層を形成することによってパワーＭＩＳＦＥＴの高耐圧化を実現している。
【０００８】
しかしながら、上記のチャネル層およびウエル層を形成するためには、２種類の半導体層を形成する必要があることから、パワーＭＩＳＦＥＴの高耐圧化を実現するためには製造工程数が増加してしまう課題がある。そのため、パワーＭＩＳＦＥＴを有する半導体装置の工期が延びてしまうという課題もある。
【０００９】
本発明の目的は、製造工程数を増加することなくパワーＭＩＳＦＥＴの高耐圧化を実現できる技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、
（ａ）主面および裏面を有し、第１領域、第２領域および第３領域を含み、前記主面に第１導電型の第１半導体層が形成された半導体基板と、
（ｂ）前記第１領域内の前記第１半導体層上に形成され、前記第１導電型とは逆の第２導電型の第２半導体層と、
（ｃ）前記第１領域の前記半導体基板の主面から前記第２半導体層を貫通する複数の第１溝部と、
（ｄ）前記第１溝部内に形成された第１絶縁膜と、
（ｅ）前記第１絶縁膜上に形成された第１導電体と、
（ｆ）前記第１溝部に隣接して前記第２半導体層内に形成され、前記第１導電型を有する第３半導体層と、
（ｇ）前記第２領域に形成された第２溝部と、
（ｈ）前記第２溝部内に形成された第２絶縁膜と、
（ｉ）前記第２絶縁膜上に形成され、前記第１導電体と電気的に接続する第２導電体と、
（ｊ）前記第３領域内の前記第１半導体層上に形成され、前記第２導電型の複数の第４半導体層とを有し、前記第２溝部は、前記第２半導体層および前記第４半導体層に接し、前記第２半導体層および前記第４半導体層は、第１不純物濃度および第１深さを有する。
【００１３】
また、本発明は、半導体基板の第１領域、第２領域および第３領域に、それぞれトレンチゲート型ＭＩＳＦＥＴ、前記トレンチゲート型ＭＩＳＦＥＴのゲート引出し部およびフィールドリミッティングリングを有する半導体装置の製造方法であり、
（ａ）前記半導体基板の主面に第１導電型の第１半導体層を形成する工程と、
（ｂ）前記半導体基板の主面において、前記第１領域および前記第２領域にそれぞれ第１溝部および第２溝部を形成する工程と、
（ｃ）前記第１溝部内および前記第２溝部内に絶縁膜を形成する工程と、
（ｄ）前記絶縁膜上に導電体を形成する工程と、
（ｅ）前記（ｄ）工程後、前記第１領域内の前記半導体基板に前記第１導電型とは逆の第２導電型の不純物を導入して前記第１領域内の前記第１半導体層上に前記第２導電型の第２半導体層を形成し、前記第３領域内の前記半導体基板に前記第１導電型とは逆の前記第２導電型の不純物を導入して前記第３領域内の前記第１半導体層上に前記第２導電型の第４半導体層を形成する工程と、
（ｆ）前記第２半導体層に前記第１導電型の不純物を導入し、前記第２半導体層に前記第１溝部と隣接する前記第１導電型の第３半導体層を形成する工程とを含み、前記第２半導体層は前記第１溝部が前記第２半導体層を貫通するように形成し、前記第１領域にて、前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとし、前記第１領域における前記導電体をゲートとする前記トレンチゲート型ＭＩＳＦＥＴを形成し、前記第４半導体層から平面で前記第１領域および前記第２領域を取り囲む前記フィールドリミッティングリングを形成するものである。
【発明の効果】
【００１４】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１５】
すなわち、半導体装置の製造工程数を増加することなくパワーＭＩＳＦＥＴの高耐圧化を実現できる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。
【図１１】図１０中のＡ−Ａ線付近を拡大して示した要部平面図である。
【図１２】図１０中のＡ−Ａ線付近を拡大して示した要部平面図である。
【図１３】フィールドリミッティングリングについて説明する要部断面図である。
【図１４】本発明の実施の形態１である半導体装置が形成された基板と比較した基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体装置が有する構造における電界の集中を説明する要部断面図である。
【図１６】本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。
【図１７】本発明の実施の形態１である半導体装置が有するパワーＭＩＳＦＥＴのゲート配線領域の耐圧をシミュレーションした結果を示す説明図である。
【図１８】本発明の実施の形態１である半導体装置が有するパワーＭＩＳＦＥＴの耐圧を確保できるイオン導入間隔の範囲を示した説明図である。
【図１９】本発明の実施の形態２である半導体装置の製造方法を説明する要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の実施の形態２である半導体装置の要部断面図である。
【図２４】本発明の実施の形態２である半導体装置と比較した実施の形態１の半導体装置の要部断面図である。
【図２５】本発明の実施の形態３である半導体装置の要部平面図である。
【図２６】本発明の実施の形態４である半導体装置の要部平面図である。
【図２７】図２６中のＢ−Ｂ線に沿った断面図である。
【図２８】本発明の実施の形態４である半導体装置と比較した半導体装置の要部平面図である。
【図２９】図２８中のＢ−Ｂ線に沿った断面図である。
【図３０】本発明の実施の形態４である半導体装置と比較した半導体装置の要部断面図である。
【図３１】本発明の実施の形態５である半導体装置の要部平面図である。
【図３２】本発明の実施の形態６である半導体装置の要部平面図である。
【図３３】本発明の実施の形態７である半導体装置の要部平面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図においては、部材の位置関係をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１８】
（実施の形態１）
本実施の形態１の半導体装置は、たとえばｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。このような本実施の形態１の半導体装置の製造方法を図１〜図１２を用いて工程順に説明する。
【００１９】
まず、図１に示すように、ｎ型（第１導電型）の導電型を有するｎ＋型単結晶シリコン基板１Ａの表面（主面）に、ｎ型の導電型を有する不純物（たとえば、リン）がドープされたｎ−型単結晶シリコン層（第１半導体層）１Ｂをエピタキシャル成長させた半導体基板（以下、単に基板という）を準備する。この基板は、後の工程でパワーＭＩＳＦＥＴの活性セルが形成される活性セル領域（第１領域）ＡＣＡ、不活性セルが形成される不活性セル領域（第１領域）ＮＣＡ、パワーＭＩＳＦＥＴのゲート電極と電気的に接続する配線が形成されるゲート配線領域（第２領域）ＧＬＡおよびフィールドリミッティングリングが形成されるターミネーション領域（第３領域）ＦＬＲを有している。ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂは、後の工程でパワーＭＩＳＦＥＴのドレイン領域となる。続いて、たとえばｎ−型単結晶シリコン層１Ｂの表面（主面）を熱酸化することによって酸化シリコン膜３を形成する。
【００２０】
次に、図２に示すように、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３およびｎ−型単結晶シリコン層１Ｂをエッチングし、活性セル領域ＡＣＡおよび不活性セル領域ＮＣＡに溝（第１溝部）４を形成し、ゲート配線領域ＧＬＡに溝（第２溝部）５を形成する。続いて、基板に熱酸化処理を施すことにより、溝４、５の側壁および底部に酸化シリコン膜（第１絶縁膜、第２絶縁膜）６を形成する。この酸化シリコン膜６は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。
【００２１】
次に、図３に示すように、たとえばＰ（リン）がドープされた多結晶シリコン膜を溝４、５の内部を含む酸化シリコン膜３上に堆積し、その多結晶シリコン膜で溝４、５を埋め込む。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝４、５内に残すことによって、溝４内にパワーＭＩＳＦＥＴのゲート電極（第１導電体）７を形成し、溝５内にゲート引き出し電極（第２導電体、ゲート引き出し部）８を形成する。この時、ゲート引き出し電極８を形成する多結晶シリコン膜の一部が溝５の外部に残るようにパターニングを行う。それにより、ゲート引き出し電極８は、図３においては紙面に垂直な方向（第１方向）に延在し、溝５外における部分（第１部分）の幅（第２の幅）が溝５内における部分（第２部分）の幅（第１の幅）より大きくなる。
【００２２】
次に、図４に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、不要な酸化シリコン膜３を除去することによって、残った酸化シリコン膜３からフィールド絶縁膜（第３絶縁膜）３Ａを形成する。この時、ゲート配線領域ＧＬＡにおいては、ゲート引き出し電極８の溝５外における部分（第１部分）をマスクにし、そのゲート引き出し電極８の溝５外における部分に対して自己整合的に酸化シリコン膜３をエッチングしてもよい。
【００２３】
次に、図５に示すように、ｎ−型単結晶シリコン層１Ｂの表面に酸化シリコン膜９を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてｐ型（第２導電型）の導電型を有する不純物イオン（たとえばＢ（ホウ素））を所定の濃度（第１不純物濃度）でｎ−型単結晶シリコン層１Ｂに導入する。次いで、基板に熱処理を施すことによってその不純物イオンを拡散させ、活性セル領域ＡＣＡにｐ−型半導体領域（第２半導体層）１０を形成し、ターミネーション領域ＦＬＲにｐ−型フィールドリミッティングリング（第４半導体層）１１を形成する。そのｐ−型半導体領域１０は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのチャネル層となる。そのｐ−型フィールドリミッティングリング１１は、平面において、複数のリング状で活性セル領域ＡＣＡおよび不活性セル領域ＮＣＡを取り囲む領域に形成される。また、ｐ−型半導体領域１０およびｐ−型フィールドリミッティングリング１１は、端部がゲート引き出し電極８の形成された溝５の側壁に達し、溝４、５の底部に達しない深さ（第１深さ）で形成するようにする。なお、フィールドリミッティングリングは、たとえば半導体用語大辞典編集委員会編集「半導体用語大辞典」、株式会社日刊工業新聞社発行、１９９９年３月２０日、ｐ．９３８に記載されているように、個別素子やＩＣのプレーナ接合をリング状の接合で取り囲み、プレーナ接合のコーナー部の電界を緩和して高耐圧を実現するものである。
【００２４】
次に、図６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてｎ型の導電型を有する不純物イオン（たとえばＡｓ（ヒ素））を基板に導入する。続いて、基板に熱処理を施すことによってその不純物イオンを拡散させ、活性セル領域ＡＣＡのｐ−型半導体領域１０内にｎ＋型半導体領域（第３半導体層）１２を形成し、ターミネーション領域ＦＬＲのｎ−型単結晶シリコン層１Ｂにｎ＋型ガードリング領域１３を形成する。ここまでの工程により、ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂをドレイン領域とし、ｎ＋型半導体領域１２をソース領域とするパワーＭＩＳＦＥＴを形成することができる。また、ｎ＋型ガードリング領域１３は、基板を個々の半導体チップ（以下、単にチップという）へと分割した時に、平面においてｐ−型フィールドリミッティングリング１１を取り囲むように形成され、パワーＭＩＳＦＥＴ素子を保護する機能を有する。
【００２５】
次に、図７に示すように、たとえば基板上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる絶縁膜１４を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして絶縁膜１４およびｎ−型単結晶シリコン層１Ｂをエッチングし、コンタクト溝１５、１６、１７、１８、１９を形成する。コンタクト溝１５は、活性セル領域ＡＣＡにおいて、隣接するゲート電極７間に形成され、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１２と接する。コンタクト溝１６は、不活性セル領域ＮＣＡにおいて隣接するゲート電極７とゲート引き出し電極８との間に形成され、ｐ−型半導体領域１０と接する。コンタクト溝１７は、ターミネーション領域ＦＬＲにおいて形成され、ｐ−型フィールドリミッティングリング１１と接する。コンタクト溝１８は、ターミネーション領域ＦＬＲにおいて形成され、ｎ＋型ガードリング領域１３と接する。コンタクト溝１９は、ゲート配線領域ＧＬＡにおいて形成され、ゲート引き出し電極８に達する。
【００２６】
次に、図８に示すように、コンタクト溝１５、１６、１７、１８の底部にｐ型の導電型を有する不純物イオンとして、たとえばＢＦ２（二フッ化ホウ素）を導入する。続いて、基板に熱処理を施すことによってその不純物イオンを拡散させ、ｐ＋型半導体領域２０を形成する。このように、コンタクト溝１５、１６、１７、１８を形成し、その底部にｐ＋型半導体領域２０を設けることによって、たとえばマスク合わせ余裕を低減できるので、隣接するゲート電極７間の微細化を図ることができる。このｐ＋型半導体領域２０は、後の工程で形成される配線をコンタクト溝１５、１６、１７、１８の底部にてｐ−型半導体領域１０またはｐ−型フィールドリミッティングリング１１とオーミック接触させるためのものである。
【００２７】
次に、図９に示すように、コンタクト溝１５、１６、１７、１８、１９内部を含む絶縁膜１４の上部に、バリア導体膜として、たとえばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、基板に熱処理を施す。続いて、そのＴｉＷ膜上に、たとえばスパッタリング法にてＡｌ（アルミニウム）膜を堆積する。バリア導体膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、本実施の形態１において、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していてもよい。
【００２８】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＴｉＷ膜およびＡｌ膜をエッチングすることにより、ゲート引き出し電極８と電気的に接続するゲート配線２１、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１２と電気的に接続するソースパッド（ソース電極）２２、ｐ−型フィールドリミッティングリング１１の１本と電気的に接続し、図９では図示しない領域でソースパッド２２と電気的に接続する配線２３、配線２３が電気的に接続するｐ−型フィールドリミッティングリング１１とは異なるｐ−型フィールドリミッティングリング１１と電気的に接続する配線（第３導電体）２４、ｎ＋型ガードリング領域１３と電気的に接続する配線２５、およびゲート配線２１と電気的に接続するゲートパッド（ゲート電極）を形成する。なお、そのゲートパッドは、図９では図示されない領域に形成される。
【００２９】
ここで、上記ゲート配線２１、ソースパッド２２、配線２３、２４、２５、およびゲートパッドが形成された時の平面図を図示すると図１０〜図１２のようになる。図１０は、後の工程で基板を個々のチップへ分割した時のチップ１個分に相当するチップ領域ＣＨＰを示したものであり、図１１および図１２は、図１０中に示したＡ−Ａ線付近を拡大して示したものである。また、図１１および図１２は、同じ領域の平面図であるが、各部材の位置関係をわかりやすくするために、両方の図に図示された部材と一方の図にのみ図示された部材とがある。なお、上記図１〜図９で示した断面は、そのＡ−Ａ線における断面を示したものである。
【００３０】
図１０〜図１２に示すように、チップ領域ＣＨＰ（平面）において、活性セル領域ＡＣＡ、不活性セル領域ＮＣＡ、ゲート配線領域ＧＬＡおよびターミネーション領域ＦＬＲは、不活性セル領域ＮＣＡが活性セル領域ＡＣＡを取り囲み、ゲート配線領域ＧＬＡが不活性セル領域ＮＣＡを取り囲み、ターミネーション領域ＦＬＲがゲート配線領域ＧＬＡを取り囲むように形成されている。前述したように、本実施の形態１のパワーＭＩＳＦＥＴのソースとなるｎ＋型半導体領域１２（たとえば図６参照）は、活性セル領域ＡＣＡに形成され、不活性セル領域ＮＣＡには形成されていない。不活性セル領域ＮＣＡにもｎ＋型半導体領域１２が形成されている場合には、ｎ＋型単結晶シリコン基板１Ａ（たとえば図６参照）およびｎ−型単結晶シリコン層１Ｂ（たとえば図６参照）をドレイン領域とし、ｎ＋型半導体領域１２をソース領域とし、ゲート引き出し電極８（たとえば図６参照）をゲート電極とし、ｐ−型半導体領域１０（たとえば図６参照）をチャネルとする寄生ＭＩＳＦＥＴが形成されることになる。ここで、ゲート電極７（たとえば図６参照）とゲート引き出し電極８とは一体に形成され、電気的に接続していることから、パワーＭＩＳＦＥＴを動作させた時にこの寄生ＭＩＳＦＥＴも動作して、チップ外周領域に近いセルで電流集中が起きてしまう不具合が懸念される。そこで、本実施の形態１のように、活性セル領域ＡＣＡに形成されたパワーＭＩＳＦＥＴのセルを、ｎ＋型半導体領域１２の存在しないダミーセルが形成された不活性セル領域ＮＣＡが取り囲むようにすることにより、そのような寄生ＭＩＳＦＥＴによる寄生動作を防ぐことが可能となる。それにより、パワーＭＩＳＦＥＴのチップ外周領域に近いセルで電流集中が起きてしまう不具合を防ぐことができる。
【００３１】
また、図１０〜図１２に示すように、本実施の形態１においてゲート電極７（溝４）の平面パターンは四角形のメッシュ状となっている。ゲート電極７の上層に形成されたソースパッド２２は、配線２３と電気的に接続している。ゲートパッド（ゲート電極）２６は、ゲート配線２１、ソースパッド２２、および配線２３、２４、２５と同じ配線層から形成され、ゲート配線２１と電気的に接続している。ｎ＋型ガードリング領域１３（たとえば図９参照）と電気的に接続する配線２５、ｐ−型フィールドリミッティングリング１１（たとえば図９参照）と電気的に接続する配線２４および配線２５は、活性セル領域ＡＣＡを取り囲むようにチップ領域の最外周から順に配置されている。
【００３２】
図１３は、上記ｐ−型フィールドリミッティングリング１１（たとえば図９も参照）の機能を説明する要部断面図である。図１３中においては、説明のために、複数のｐ−型フィールドリミッティングリング１１のうち、配線２３と電気的に接続するものをｐ−型フィールドリミッティングリング１１Ａとし、配線２４と電気的に接続するものをｐ−型フィールドリミッティングリング１１Ｂとし、ｐ−型フィールドリミッティングリング１１Ａとｐ−型フィールドリミッティングリング１１Ｂとの間のｐ−型フィールドリミッティングリングを３本として、ｐ−型フィールドリミッティングリング１１Ａに近い方から順にｐ−型フィールドリミッティングリング１１Ｃ、１１Ｄ、１１Ｅとした。
【００３３】
ｐ−型フィールドリミッティングリング１１Ｂ、１１Ｃ、１１Ｄ、１１Ｅは、電圧が固定されないフローティング状態にしてある。パワーＭＩＳＦＥＴのソース領域と電気的に接続する配線２３とドレインとの間に逆バイアス電圧が印加されると、最初はｐ−型フィールドリミッティングリング１１Ａの周りに空乏層ＤＰＬが形成される。逆バイアス電圧の増加に従って空乏層ＤＰＬがｐ−型フィールドリミッティングリング１１Ｃの方向に伸びるので、ｐ−型フィールドリミッティングリング１１Ａがアバランシェ降伏する前に、図１３中にて点線で示すように空乏層ＤＰＬがｐ−型フィールドリミッティングリング１１Ｂに達するようにする。ｐ−型フィールドリミッティングリング１１Ａにおいては、電界がコーナー部ＣＮＡで最大となるが、図１３に示したように、コーナー部ＣＮＡでアバランシェ降伏が起こる前に空乏層ＤＰＬがｐ−型フィールドリミッティングリング１１Ｃに達するようにすることでコーナー部ＣＮＡの電界を緩和することができる。その後、逆バイアス電圧を増加すると、ｐ−型フィールドリミッティングリング１１Ｃのコーナー部ＣＮＣの電界が増加するが、同様にｐ−型フィールドリミッティングリング１１Ｃのコーナー部ＣＮＣが降伏する前にｐ−型フィールドリミッティングリング１１Ｃから伸びる空乏層がｐ−型フィールドリミッティングリング１１Ｄに達するようにすることで、コーナー部ＣＮＣの電界を緩和することができる。さらに逆バイアス電圧を増加すると、ｐ−型フィールドリミッティングリング１１Ｄのコーナー部ＣＮＤ、次いでｐ−型フィールドリミッティングリング１１Ｅのコーナー部ＣＮＥと強電界部分が増えていくが、同様の手段によってそれぞれの電界を緩和することができる。このように、強電界部分が順次外側のｐ−型フィールドリミッティングリングのコーナー部に生じ、複数の強電界部分ができることによって、ターミネーション領域ＦＬＲの高耐圧化を実現することができる。また、最終的には、最外周のｐ−型フィールドリミッティングリング１１Ｂのコーナー部ＣＮＢが最大電界部分になりやすいが、ｐ−型フィールドリミッティングリング１１Ｂと電気的に接続する配線２４を設けることにより、配線２４をコーナー部ＣＮＢの電界を緩和させるフィールドプレートとして機能させることができる。
【００３４】
図１４は、本発明者らが本実施の形態１のパワーＭＩＳＦＥＴが形成された基板と比較した基板の要部断面図である。
【００３５】
図１４に示した基板は、本実施の形態１のパワーＭＩＳＦＥＴが形成された基板（たとえば、図９参照）とほぼ同様であるが、ｐ−型フィールドリミッティングリング１１が本実施の形態１のパワーＭＩＳＦＥＴが形成された基板に比べて深く形成され、そのうちの１本がゲート引き出し電極８の形成された溝５を覆うように形成されている。これは、ｐ−型フィールドリミッティングリング１１を深く形成することによって、ｐ−型フィールドリミッティングリング１１の接合耐圧を大きくできるからである。しかしながら、ゲート配線領域ＧＬＡにおいては、ｐ−型半導体領域１０とｐ−型フィールドリミッティングリング１１とが重なる部分が出てくる。このような重なる部分が存在する場合には、図５を用いて説明したような一括した不純物イオン導入工程で、一括してｐ−型半導体領域１０およびｐ−型フィールドリミッティングリング１１を形成することができなくなる。すなわち、ｐ−型半導体領域１０およびｐ−型フィールドリミッティングリング１１は、別々の不純物イオン導入工程で形成することになり、本実施の形態１の半導体装置の製造方法に比べて製造工程数が増え、半導体装置製造のＴＡＴ（Turn Around Time）の延長を招くことが懸念される。また、製造工程数が増えることによって、半導体装置の製造コストの増大も懸念される。
【００３６】
一方、本実施の形態１のようにｐ−型フィールドリミッティングリング１１を浅く形成した場合には、ｐ−型フィールドリミッティングリング１１の本数を増やしたり、隣接するｐ−型フィールドリミッティングリング１１の間隔を最適化することでターミネーション領域ＦＬＲを活性セル領域ＡＣＡおよび不活性セル領域ＮＣＡと同等に高耐圧化することができる。しかしながら、ｐ−型半導体領域１０およびｐ−型フィールドリミッティングリング１１を一括して形成した場合には、ｐ−型フィールドリミッティングリング１１が溝５を覆う構造とならないため、ゲート・ドレイン間の電界が大きくなることになる。すなわち、ゲート配線領域ＧＬＡの耐圧が、活性セル領域ＡＣＡ、不活性セル領域ＮＣＡおよびターミネーション領域ＦＬＲに比べて低下していることになり、図１５に示すように、パワーＭＩＳＦＥＴがブレークダウン電圧ＢＶで降伏した時に、溝５の底部周辺の領域ＴＢＡにおける電界が大きくなり耐圧が低下するので、この領域ＴＢＡにアバランシェ電流が集中して流れてしまうことになる。このように部分的に耐圧の低い箇所があると、局所的に降伏が起こることになってしまうので、本実施の形態１のパワーＭＩＳＦＥＴのアバランシェ耐量の低下が懸念される。また、衝突電離によって発生した電子と正孔がゲート絶縁膜に注入されることによる信頼性の低下が懸念される。
【００３７】
そこで、本実施の形態１においては、ｐ−型半導体領域１０およびｐ−型フィールドリミッティングリング１１を形成するに当たって以下のような規定をし、上記のような不具合の発生を防ぐ。
【００３８】
すなわち、図１６に示すように、ゲート配線領域ＧＬＡにおいては、ｐ−型半導体領域１０およびｐ−型フィールドリミッティングリング１１を形成する際の不純物イオン導入時に、ゲート引き出し電極８のうち溝５の外部に配置された部分とフィールド絶縁膜３Ａとがマスクとなる。不純物イオンは、この部分の寸法だけ離間して導入されることになる。この寸法をイオン導入間隔ＣＨＳＰとすると、ゲート配線領域ＧＬＡの耐圧の向上は、イオン導入間隔ＣＨＳＰを可能な限り狭くすることで実現できる。これは、イオン導入間隔ＣＨＳＰを狭くすることによって、ソースパッド２２および配線２３とドレインとの間に逆バイアス電圧を印加した時に、ｐ−型半導体領域１０およびｐ−型フィールドリミッティングリング１１のそれぞれからｎ−型単結晶シリコン層１Ｂへ伸びる空乏層が接続し、溝５の底部周辺の領域ＴＢＡ（図１５参照）を覆えるようになるからであり、それによって領域ＴＢＡにおける電界が緩和されるからである。その一方で、イオン導入間隔ＣＨＳＰの規定が狭くなり過ぎると、ゲート引き出し電極８が微細なパターンとなって、ゲート引き出し電極８上の絶縁膜１４にコンタクト溝１９を形成するのが困難になってしまう。逆に、イオン導入間隔ＣＨＳＰの規定が広くなり過ぎると、ｐ−型半導体領域１０からｎ−型単結晶シリコン層１Ｂへ伸びる空乏層が領域ＴＢＡを覆えなくなるので、領域ＴＢＡにおける電界を緩和できなくなり、ゲート配線領域ＧＬＡの耐圧が低下してしまう。
【００３９】
ここで、本発明者らは、シミュレーションにより上記イオン導入間隔ＣＨＳＰを適切な範囲に設定する手段について検討した。図１７は、ソース・ドレイン間の耐圧が約１５０Ｖ〜５００ＶのパワーＭＩＳＦＥＴを想定してイオン導入間隔ＣＨＳＰを変化させた時のゲート配線領域ＧＬＡの耐圧をシミュレーションした結果を示したものであり、図１８は、図１７に示したデータをもとにパワーＭＩＳＦＥＴの耐圧を確保できるイオン導入間隔ＣＨＳＰの範囲を示したものである。なお、１５０Ｖ仕様のパワーＭＩＳＦＥＴについては、ｎ−型単結晶シリコン層１Ｂを抵抗率２．５Ω・ｃｍ、厚さ１４μｍとし、ｐ−型半導体領域１０の形成深さを１．６９μｍとしてシミュレーションを行い、２００Ｖ仕様のパワーＭＩＳＦＥＴについては、ｎ−型単結晶シリコン層１Ｂを抵抗率４Ω・ｃｍ、厚さ１８μｍとし、ｐ−型半導体領域１０の形成深さを１．７５μｍとしてシミュレーションを行い、２５０Ｖ仕様のパワーＭＩＳＦＥＴについては、ｎ−型単結晶シリコン層１Ｂを抵抗率５．５Ω・ｃｍ、厚さ２０μｍとし、ｐ−型半導体領域１０の形成深さを１．８２μｍとしてシミュレーションを行い、５００Ｖ仕様のパワーＭＩＳＦＥＴについては、ｎ−型単結晶シリコン層１Ｂを抵抗率１５Ω・ｃｍ、厚さ４０μｍとし、ｐ−型半導体領域１０の形成深さを１．９８μｍとしてシミュレーションを行った。その結果、図１７に示すように、イオン導入間隔ＣＨＳＰが所定の値より大きくなるとゲート・ドレイン間の電界が大きくなり、急激に耐圧が低下することがわかった。また、図１８に示すように、その急激に耐圧が低下するイオン導入間隔ＣＨＳＰは、ｎ−型単結晶シリコン層１Ｂの抵抗率ρ（Ω・ｃｍ）によって表せることがわかった。これらの結果から、ゲート配線領域ＧＬＡの耐圧を確保できるイオン導入間隔ＣＨＳＰの範囲は、ＣＨＳＰ≦３．８０＋０．１４８ρと表せることができる。すなわち、このイオン導入間隔ＣＨＳＰの範囲内において、絶縁膜１４にコンタクト溝１９を形成することが可能な程度にイオン導入間隔ＣＨＳＰを設定することにより、本実施の形態１のパワーＭＩＳＦＥＴにおいては、ゲート配線領域ＧＬＡでも所望の耐圧とすることが可能となる。
【００４０】
ところで、本実施の形態１のパワーＭＩＳＦＥＴにおいては、ｐ−型半導体領域１０の形成深さを深くするほど耐圧を高くすることができる。しかしながら、ＭＩＳＦＥＴとして動作させる活性セル領域ＡＣＡでは、ＭＩＳＦＥＴとするためにｐ−型半導体領域１０より深い溝４が必要となる。そのため、溝４を深くするに従って、平面では溝４を微細に形成することが困難になる。また、溝４が深くなることによって、ゲート・ソース間容量（入力容量）の増加する虞がある。また、確実に溝４をｐ−型半導体領域１０より深く形成するために、実際に形成される溝４の深さの誤差を考慮して、溝４の深さはマージンを設けて設定する必要がある。しかしながら、このマージンが設けられたことにより、溝４内に形成された酸化シリコン膜６とｎ−型単結晶シリコン層１Ｂとが接する面積が増大することになり、ゲート・ドレイン間容量の増加する虞がある。このようなゲート・ソース間容量およびゲート・ドレイン間容量といった寄生容量の増加によって、パワーＭＩＳＦＥＴのスイッチング損失の増加が懸念される。そこで、本実施の形態１では、ソース・ドレイン間耐圧が１５０Ｖ〜６００Ｖ程度のパワーＭＩＳＦＥＴにおいて、ｐ−型半導体領域１０の形成深さを１．５μｍ〜２μｍ程度とすることを例示できる。このような条件でｐ−型半導体領域１０を形成するには、たとえばｐ型の導電型を有する不純物イオンとしてＢをエネルギー７５ｋｅＶ程度、導入量１×１０１３個／ｃｍ２程度でｎ−型単結晶シリコン層１Ｂに導入した後、１：９９程度の割合で酸素と窒素とが混合された雰囲気中で基板に１１００℃程度の熱処理を３０分程度施すことによって実現することができる。
【００４１】
図示は省略するが、上記ゲート配線２１、ソースパッド２２、配線２３、２４、２５およびゲートパッド２６を形成した後、基板の上部に、保護膜として、たとえばポリイミド樹脂膜を塗布し、露光、現像することによって、ゲートパッド２６およびソースパッド２２上のポリイミド樹脂膜を除去し、開口部を形成する。
【００４２】
次いで、基板の表面をテープ等で保護した後、保護面を下側とし、ｎ＋型単結晶シリコン基板１Ａの裏面を研削する。続いて、ｎ＋型単結晶シリコン基板１Ａの裏面上に、導電性膜として、たとえばＴｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次スパッタリング法により堆積し、これらの積層膜を形成する。この積層膜は、ドレイン（ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂ）の引出し電極（ドレイン電極）となる。
【００４３】
続いて、上記テープを剥がし、上記ポリイミド樹脂膜に形成した開口部上に、たとえばＡｕ等よりなるバンプ電極を形成した後、ウエハ状態の基板を、たとえば分割領域（図示は省略）に沿ってダイシングし、個々のチップへと分割する。その後、個々のチップを、たとえば外部端子を有するリードフレーム（実装板）上に搭載し樹脂等で封止（実装）し、本実施の形態１の半導体装置を製造する。
【００４４】
（実施の形態２）
本実施の形態２の半導体装置は、前記実施の形態１の半導体装置と同様に、たとえばｎチャネル型のパワーＭＩＳＦＥＴを有するものである。この本実施の形態２の半導体装置の製造方法について図１９〜図２２を用いて工程順に説明する。
【００４５】
本実施の形態２の半導体装置の製造工程は、前記実施の形態１において図１を用いて説明した工程までは同様である。その後、図１９に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとして、酸化シリコン膜３を所定量エッチングし、酸化シリコン膜３に段差を形成する。このような段差を形成することによって、その段差を次工程でのフォトレジスト膜のパターニング時における位置合わせ用のマークとして用いることができる。また、このパターンをマスクとしてｐ型の導電型を有する不純物イオン（たとえばＢ）をｎ−型単結晶シリコン層１Ｂに導入する。次いで、基板に熱処理を施すことによってその不純物イオンを拡散させ、ｐ−型半導体領域１０Ａおよびｐ−型フィールドリミッティングリング１１を形成する。
【００４６】
次に、図２０に示すように、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３およびｎ−型単結晶シリコン層１Ｂ（ｐ−型半導体領域１０Ａ）をエッチングし、活性セル領域ＡＣＡおよび不活性セル領域ＮＣＡに溝４を形成し、ゲート配線領域ＧＬＡに溝５を形成する。この時、溝４、５は、その深さがｐ−型半導体領域１０Ａおよびｐ−型フィールドリミッティングリング１１より深くなるように形成する。ここで、溝５よりチップ外周方向に存在するｐ−型半導体領域１０Ａをｐ−型フィールドリミッティングリング１１Ｆとする。
【００４７】
続いて、基板に熱酸化処理を施すことにより、溝４、５の側壁および底部に酸化シリコン膜６を形成する、この酸化シリコン膜６は、パワーＭＩＳＦＥＴのゲート絶縁膜となる。
【００４８】
次に、図２１に示すように、たとえばＰがドープされた多結晶シリコン膜を溝４、５の内部を含む酸化シリコン膜３上に堆積し、その多結晶シリコン膜で溝４、５を埋め込む。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして多結晶シリコン膜をエッチングし、多結晶シリコン膜を溝４、５内に残すことによって、溝４内にパワーＭＩＳＦＥＴのゲート電極７を形成し、溝５内にゲート引き出し電極８を形成する。この時、ゲート引き出し電極８を形成する多結晶シリコン膜の一部が溝５の外部に残るようにパターニングを行う。それにより、ゲート引き出し電極８は、図２１においては紙面に垂直な方向に延在し、溝５外における幅が溝５内における幅より大きくなる。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３をエッチングし、不要な酸化シリコン膜３を除去することによって、残った酸化シリコン膜３からフィールド絶縁膜３Ａを形成する。
【００４９】
その後、図２２に示すように、前記実施の形態１で図５〜図９を用いて説明した工程と同様の工程を経ることによって本実施の形態２の半導体装置を製造する。
【００５０】
上記の本実施の形態２によれば、内部にゲート引き出し電極８が形成される溝５を形成する前にｐ−型半導体領域１０Ａおよびｐ−型フィールドリミッティングリング１１、１１Ａを形成するための不純物イオンの導入を実施するので、ゲート配線領域ＧＬＡの全面にその不純物イオンを導入することができる。それにより、ｐ−型半導体領域１０Ａおよびｐ−型フィールドリミッティングリング１１Ａが確実に溝５の側壁に接する構造とすることができる。その結果、ゲート配線領域ＧＬＡにおける耐圧低下を確実に防ぐことが可能となる。
【００５１】
ところで、図２３および図２４は、それぞれ本実施の形態２および前記実施の形態１の基板における活性セル領域ＡＣＡを拡大して示したものである。
【００５２】
本実施の形態２の半導体装置の製造工程によれば、ｐ−型半導体領域１０Ａを形成した後にゲート電極７が配置される溝４を形成するので、前記実施の形態１の半導体装置の製造工程に比べて、ｐ−型半導体領域１０Ａの形成深さより溝４の形成深さを十分深く形成する必要が生じる。そのため、本実施の形態２のパワーＭＩＳＦＥＴによれば、前記実施の形態１のパワーＭＩＳＦＥＴに比べて、オン動作させた時にｎ−型単結晶シリコン層１Ｂに接した溝４の側面に十分な蓄積層を形成できるので、オン抵抗を小さくできる。これにより、定常損失を低減することが可能となる。その一方で、本実施の形態２の半導体装置のパワーＭＩＳＦＥＴは、前記実施の形態１のパワーＭＩＳＦＥＴに比べて、ｐ−型半導体領域１０Ａの形成深さより溝４の形成深さが深くなるので、溝４の側壁および底部に形成された酸化シリコン膜６とｎ−型単結晶シリコン層１Ｂとの接触する面積が大きくなる。そのため、本実施の形態２の半導体装置のパワーＭＩＳＦＥＴは、その酸化シリコン膜６を容量絶縁膜としたゲート・ドレイン間容量Ｃｇｄが前記実施の形態１のパワーＭＩＳＦＥＴに比べて大きくなるので、前記実施の形態１のパワーＭＩＳＦＥＴに比べてスイッチング損失が大きくなる。これらのことから、パワーＭＩＳＦＥＴの定常損失低減を優先する場合には本実施の形態２の半導体装置の製造方法を適用し、パワーＭＩＳＦＥＴのスイッチング損失を低減することによるスイッチング速度向上を優先する場合には前記実施の形態１の半導体装置の製造方法を適用することが好ましい。
【００５３】
（実施の形態３）
本実施の形態３は、前記実施の形態１において四角形のメッシュ状としたゲート電極７（図１２参照）の平面パターンを変形したものである。
【００５４】
図２５に示すように、本実施の形態３においては、前記実施の形態１において四角形のメッシュ状としたゲート電極７（溝４）の平面パターンのうち、ゲート引き出し電極８（溝５）が延在する方向と同じ方向に延在していた部分を省略したものである。それにより、溝４の側壁および底部に形成されパワーＭＩＳＦＥＴのゲート絶縁膜となる酸化シリコン膜６（たとえば図９参照）とｎ−型単結晶シリコン層１Ｂとの接触する面積が前記実施の形態１に比べて小さくなる。その結果、本実施の形態３の半導体装置のパワーＭＩＳＦＥＴは、その酸化シリコン膜６を容量絶縁膜としたゲート・ドレイン間容量が前記実施の形態１のパワーＭＩＳＦＥＴに比べて小さくなるので、前記実施の形態１のパワーＭＩＳＦＥＴに比べてスイッチング損失が小さくできる。すなわち、本実施の形態３のパワーＭＩＳＦＥＴによれば、前記実施の形態１のパワーＭＩＳＦＥＴに比べてスイッチング速度を向上することができる。
【００５５】
（実施の形態４）
本実施の形態４は、前記実施の形態３において図２５に示したゲート電極７の平面パターンを変形したものである。
【００５６】
図２６および図２７に示すように、本実施の形態４では、前記実施の形態３で示したような、ゲート引き出し電極８の延在する方向と交差する方向に延在するゲート電極（第３部分）７の平面パターンにおいて、ゲート引き出し電極８（溝５）とパワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１２との間に、ゲート引き出し電極８の延在する方向に延在するゲート電極（第１導電体、第４部分）７Ａ（溝４Ａ）を配置したものである。なお、図２７は、図２６中のＢ−Ｂ線に沿った断面図である。
【００５７】
ここで、前記実施の形態３で示したようなゲート電極７のパターンとした場合について図２８および図２９を用いて検討する。なお、図２９は、図２８中のＢ−Ｂ線に沿った断面図である。図２８および図２９に示すように、ゲート引き出し電極８（溝５）とｎ＋型半導体領域１２との間にゲート電極７Ａ（溝４Ａ）を配置しない場合には、パワーＭＩＳＦＥＴを動作させると、ドレイン（ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂ）からソース（ｎ＋型半導体領域１２）へ垂直方向に流れる電流成分Ｉ１（正常なパワーＭＩＳＦＥＴによる電流）の他に、寄生ＭＩＳＦＥＴによる電流Ｉ２がゲート引き出し電極８が形成された溝５の側壁およびｐ−型半導体領域１０の表面に沿って流れる。この電流Ｉ２は、パワーＭＩＳＦＥＴのセルの終端部（不活性セル領域ＮＣＡ）で集中して流れることから、局所的な発熱の発生によるパワーＭＩＳＦＥＴの安全動作領域（ＡＳＯ；Area Of Safe Operation）の低下が懸念される。
【００５８】
そこで、図３０に示すように、パワーＭＩＳＦＥＴのセルの終端部から配線２３と電気的に接続するｐ−型フィールドリミッティングリング１１の間に、そのｐ−型フィールドリミッティングリング１１とｐ−型半導体領域１０とに一部が重なるｐ型ウエル１１Ｇを追加する手段が考えられる。それにより、ｐ−型半導体領域１０とｐ型ウエル１１Ｇとが重なることによって、ｐ−型半導体領域１０単独より高濃度に不純物が導入された領域ができるので、寄生ＭＩＳＦＥＴのしきい値電圧を正常なＭＩＳＦＥＴ（パワーＭＩＳＦＥＴ）のしきい値電圧より高くすることができる。その結果、寄生ＭＩＳＦＥＴによる電流Ｉ２をほぼ遮断することができる。すなわち、寄生ＭＩＳＦＥＴによる電流Ｉ２がパワーＭＩＳＦＥＴのセルの終端部で集中して流れることに起因する、局所的な発熱の発生によるパワーＭＩＳＦＥＴの安全動作領域（ＡＳＯ；Area Of Safe Operation）の低下を防ぐことができる。しかしながら、ｐ−型フィールドリミッティングリング１１とｐ−型半導体領域１０とに一部が重なるｐ型ウエル１１Ｇは、ｐ−型フィールドリミッティングリング１１およびｐ−型半導体領域１０と同一の工程で一括に形成することができないので、パワーＭＩＳＦＥＴの製造工程数が増加し、パワーＭＩＳＦＥＴを有する半導体装置の工期が延びてしまう不具合が懸念される。
【００５９】
一方、図２６および図２７に示したような本実施の形態の４によれば、上記のようなｐ型ウエル１１Ｇを追加することなく、ゲート電極７の平面パターンを変更してゲート電極７と一括に形成することができる上記ゲート電極７Ａを追加するのみで寄生ＭＩＳＦＥＴによる電流Ｉ２を遮断することが可能となる。その結果、本実施の形態４の半導体装置の製造工程数を増加させることなくパワーＭＩＳＦＥＴの安全動作領域の低下を防ぐことができる。
【００６０】
（実施の形態５）
本実施の形態５は、前記実施の形態１におけるコンタクト溝１９（図１２参照）およびゲート配線２１（図１２参照）の平面パターンを変形したものである。
【００６１】
図３１に示すように、本実施の形態５においては、前記実施の形態１において１本で延在していたコンタクト溝１９およびゲート配線２１を、ゲート電極７とゲート引き出し電極８とが接続する位置毎にそれぞれ個別に形成したものである。それにより、ドレインにブレイクダウン電圧が印加された時においては、溝５と隣接するｐ−型半導体領域１０（たとえば、図９参照）およびｐ−型フィールドリミッティングリング（たとえば、図９参照）から伸びる空乏層が、平面においては溝５の四方から広がってくる構造とすることができる。その結果、本実施の形態５によれば、前記実施の形態１に比べてさらに溝５の底部周辺の領域ＴＢＡ（図１５参照）における電界を緩和できるようになる。すなわち、本実施の形態５によれば、前記実施の形態１に比べてさらにゲート配線領域ＧＬＡにおける耐圧を向上することができる。
【００６２】
（実施の形態６）
本実施の形態６は、図３２に示すように、前記実施の形態５における平面パターンから、溝５およびゲート引き出し電極８を省略し、コンタクト溝１９の下部まで溝４およびゲート電極７を延長したものである。このような本実施の形態６によれば、前記実施の形態５に比べて、ドレインにブレイクダウン電圧が印加された時において、ゲート配線領域ＧＬＡの溝４と隣接するｐ−型半導体領域１０（たとえば、図９参照）およびｐ−型フィールドリミッティングリング１１（たとえば、図９参照）から伸びる空乏層が、平面においてはゲート配線領域ＧＬＡの溝４の四方からさらに効果的に広がってくる構造とすることができる。すなわち、本実施の形態６によれば、前記実施の形態５に比べてさらにゲート配線領域ＧＬＡにおける耐圧を向上することができる。
【００６３】
（実施の形態７）
本実施の形態７は、図３３に示すように、前記実施の形態５における平面パターンから、複数のコンタクト溝１９およびゲート配線２１のうち、任意のものを省略した構造としたものである。このような本実施の形態７によれば、前記実施の形態５に比べて、ドレインにブレイクダウン電圧が印加された時において、溝５と隣接するｐ−型半導体領域１０（たとえば、図９参照）およびｐ−型フィールドリミッティングリング１１（たとえば、図９参照）から伸びる空乏層が、平面においては溝５の四方からさらに効果的に広がってくる構造とすることができる。すなわち、本実施の形態７によれば、前記実施の形態５に比べてさらにゲート配線領域ＧＬＡにおける耐圧を向上することができる。
【００６４】
また、前記実施の形態６においては、溝５およびゲート引き出し電極８を省略したために、ゲート配線領域ＧＬＡにゲート電極７の終端部が配置される構造となるので、ゲート電極７の耐圧の低下が懸念されるが、本実施の形態７によれば、そのゲート電極７の終端部はゲート引き出し電極８に接続する構造となるので、ゲート電極７の耐圧の低下を防ぐことができる。
【００６５】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００６６】
たとえば、前記実施の形態１では、ゲート電極の平面パターンを四角形のメッシュ構造とした場合について説明したが、六角形または八角形などのメッシュ構造としてもよい。
【００６７】
また、前記実施の形態１では、電位がフローティングとなるｐ−型フィールドリミッティングリングを２本とした場合について例示したが、パワーＭＩＳＦＥＴに求められる耐圧に応じて本数を変えてもよい。
【産業上の利用可能性】
【００６８】
本発明は、半導体装置およびその製造技術に関し、特に、パワーＭＩＳＦＥＴを有する半導体装置に適用して有効である。
【符号の説明】
【００６９】
１Ａ  ｎ＋型単結晶シリコン基板
１Ｂ  ｎ−型単結晶シリコン層（第１半導体層）
３  酸化シリコン膜
３Ａ  フィールド絶縁膜（第３絶縁膜）
４  溝（第１溝部）
４Ａ  溝
５  溝（第２溝部）
６  酸化シリコン膜（第１絶縁膜、第２絶縁膜）
７  ゲート電極（第１導電体、第３部分）
７Ａ  ゲート電極（第１導電体、第４部分）
８  ゲート引き出し電極（第２導電体、ゲート引き出し部）
９  酸化シリコン膜
１０  ｐ−型半導体領域（第２半導体層）
１０Ａ  ｐ−型半導体領域
１１  ｐ−型フィールドリミッティングリング（第４半導体層）
１１Ａ〜１１Ｆ  ｐ−型フィールドリミッティングリング
１１Ｇ  ｐ型ウエル
１２  ｎ＋型半導体領域（第３半導体層）
１３  ｎ＋型ガードリング領域
１４  絶縁膜
１５〜１９  コンタクト溝
２０  ｐ＋型半導体領域
２１  ゲート配線
２２  ソースパッド（ソース電極）
２３  配線
２４  配線（第３導電体）
２５  配線
２６  ゲートパッド（ゲート電極）
ＡＣＡ  活性セル領域（第１領域）
ＣＨＰ  チップ領域
ＣＨＳＰ  イオン導入間隔
ＣＮＡ、ＣＮＢ、ＣＮＣ、ＣＮＤ、ＣＮＥ  コーナー部
ＤＰＬ  空乏層
ＦＬＲ  ターミネーション領域（第３領域）
ＧＬＡ  ゲート配線領域（第２領域）
ＮＣＡ  不活性セル領域（第１領域）
ＴＢＡ  領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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