(57)【要約】【課題】メモリセルレイアウトを提供する。【解決手段】メモリセルレイアウトに特徴のある製造方法が開示される。一例として、ダミー層と、ダミー層の側壁に沿ったスペーサを形成するステップを含む。一旦、スペーサが形成されると、ダミー層が除去され、スペーサがマスクとして用いられる。標準のリソグラフィックプロセスに代わって、スペーサを用いることにより、リソグラフィックプロセスの固有の限界が回避され、フィンＦＥＴ装置のさらなるスケーリングが達成される。【選択図】図２Ｈ
2011166142.tif 000002
【特許請求の範囲】
【請求項１】
ＳＲＡＭの製造方法であって、
基板を提供するステップと、
前記基板上に、第一ダミーパターンを形成するステップと、
前記第一ダミーパターンの少なくとも一つの側壁に沿って、第一スペーサを形成するステップと、
前記第一ダミーパターンを除去するステップと、
前記第一スペーサにより被覆されない前記基板の一部を除去することにより、前記ＳＲＡＭの第一フィンを形成するステップと、
を具備することを特徴とする方法。
【請求項２】
さらに、
前記第一ダミーパターンの少なくとも一つの側壁に沿って、前記第一スペーサと異なる第二スペーサを形成するステップと、
前記第二スペーサにより被覆されない前記基板の一部を除去することにより、前記ＳＲＡＭの第二フィンを形成するステップと、
前記基板上に、第二ダミーパターンを形成するステップと、
前記第二ダミーパターンの前記側壁に沿って、第二スペーサを形成するステップと、
前記第二ダミーパターンを除去するステップと、
前記第二スペーサにより被覆されない前記基板の一部を除去することにより、前記ＳＲＡＭの第三フィンと第四フィンを形成し、前記第一〜前記第三フィンは互いに平行であるステップと、
前記第一〜前記第四フィン上に、ゲート電極を形成するステップと、
からなり、前記ゲート電極の前記形成ステップは、
前記第一〜前記第四フィン上に、ゲート電極層を形成するステップと、
前記ゲート電極層上に、ゲートダミーパターンを形成するステップと、
前記ゲートダミーパターンの前記側壁に沿って、ゲートスペーサを形成するステップと、
前記ゲートダミーパターンを除去するステップと、
前記ゲートスペーサにより被覆されない前記ゲート電極の一部を除去するステップと、
を具備し、
前記第一フィンは、第一プルダウンチャネル領域と第一パスゲートチャネル領域を有し、
前記第二フィンは、第一プルアップチャネル領域を有し、
前記第三フィンは、第二プルアップチャネル領域を有し、
前記第四フィンは、第二プルダウンチャネル領域と第二パスゲートチャネル領域を有し、前記第二フィンと前記第三フィンは、前記第一フィンより長いことを特徴とする請求項１記載の方法。
【請求項３】
さらに、
前記基板上に、第二ダミーパターンを形成するステップと、
前記第二ダミーパターンの少なくとも一つの側壁に沿って、第二スペーサを形成するステップと、
前記第二ダミーパターンを除去するステップと、
前記第二スペーサにより被覆されない前記基板の一部を除去することにより、第二フィンを形成するステップと、
前記第一ダミーパターンの側壁上に、第三スペーサを形成するステップと、
前記第二ダミーパターンの側壁上に、第四スペーサを形成し、前記第一〜前記第四スペーサは、全て、前記ＳＲＡＭの同一ユニットセル内に位置するステップと、
第三ダミーパターンを形成するステップと、
を具備し、前記第一ないし第三のダミーパターンは、それぞれ、前記ＳＲＡＭのユニットセル内に位置する少なくとも２端縁を有することを特徴とする請求項１記載の方法。
【請求項４】
さらに、
前記第一スペーサの分離側壁に沿って、前記第一スペーサと異なる第二スペーサを形成するステップと、
第一辺を有する第二ダミーパターンを形成し、前記第一辺は、前記ＳＲＡＭの前記ユニットセル内に位置する前記第二ダミーパターンの唯一の一辺であるステップと、
第二辺を有する第三ダミーパターンを形成し、前記第二辺は、前記ＳＲＡＭの前記ユニットセル内に位置する前記第三ダミーパターンの唯一の一辺であるステップと、
前記第一辺に沿って、第三スペーサを形成するステップと、
前記第二辺に沿って、第四スペーサを形成するステップと、
を具備することを特徴とする請求項１記載の方法。
【請求項５】
半導体装置の製造方法であって、
フィンを提供するステップと、
前記フィン上に、ゲート誘電層とゲート電極層を形成するステップと、
前記ゲート電極層上に、第一ダミーパターンを形成するステップと、
前記第一ダミーパターンの側壁に沿って、第一スペーサを形成するステップと、
前記第一ダミーパターンを除去し、前記第一スペーサを残すステップと、
前記第一スペーサをマスクとして、前記ゲート誘電層と前記ゲート電極層をパターニングするステップと、
を具備し、
前記フィンは、第一長軸を有し、前記第一スペーサは、それぞれ、前記第一長軸に直交する第二長軸を有し、
前記ゲート電極層をパターニングして、四個の分離した導電領域をユニットセル内に形成し、前記の四個の分離した導電領域は、それぞれ、前記ユニットセル中の少なくとも二個のフィンと重複することを特徴とする方法。
【請求項６】
フィンを提供する前記ステップは、さらに、
基板を提供するステップと、
前記基板上に、第二ダミーパターンを形成するステップと、
前記第二ダミーパターンの前記側壁に沿って、第二スペーサを形成するステップと、
前記第二ダミーパターンを除去し、前記スペーサを維持するステップと、
前記基板上の前記スペーサを用いて、前記基板をパターニングするステップと、
からなることを特徴とする請求項５記載の方法。
【請求項７】
半導体装置の製造方法であって、
基板を提供するステップと、
前記基板をパターニングして、複数のフィンを形成するステップと、
前記複数のフィン上に、ゲート電極層を形成するステップと、
前記ゲート電極層をパターニングして、ゲート電極を形成するステップと、
を具備し、
前記基板の前記パターニングは、さらに、
前記基板上に、第一ダミーパターンを形成するステップと、
前記第一ダミーパターンの側壁に沿って、第一スペーサを形成するステップと、
前記第一ダミーパターンを除去するステップと、
前記基板の露出部分を除去するステップと、
を含み、
前記ゲート電極層の前記パターニングは、さらに、
前記ゲート電極層上に、第二ダミーパターンを形成するステップと、
前記第二ダミーパターンの側壁に沿って、第二スペーサを形成するステップと、
前記第二ダミーパターンを除去するステップと、
前記ゲート電極層の露出部分を除去するステップと、
を含むことを特徴とする方法。
【請求項８】
前記ゲート電極層の前記パターニングは、さらに、
前記複数のフィン中の二個と重複する第一導電領域を形成するステップと、
前記複数のフィン中の単一の一個と重複する第二導電領域を形成するステップと、
を含むことを特徴とする請求項７記載の方法。
【請求項９】
前記ゲート電極層の前記パターニングは、さらに、
第一導電領域と第二導電領域を形成し、前記導電領域と前記第二導電領域は、それぞれ、前記複数のフィンの少なくとも３個と重複するステップと、
前記第三導電領域と第四導電領域を形成し、前記第三導電領域と前記第四導電領域は、それぞれ、前記複数のフィンの二個だけと重複するステップと、
を含むことを特徴とする請求項７記載の方法。
【請求項１０】
前記ゲート電極層の前記パターニングは、さらに、
前記複数のフィン中の少なくとも三個と重複する第一導電領域を形成するステップと、
前記複数のフィンの単一の一個だけと重複する第二導電領域を形成するステップと、
からなり、
前記フィンとゲート電極は、ＳＲＡＭアレイのユニットセルの一部であることを特徴とする請求項７記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであって、特に、スタティックランダムアクセスメモリ装置（static random access memory device）の製造方法に関するものである。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（ＳＲＡＭ）等の半導体装置が３２ｎｍ世代以下に縮小するにつれて、“フィン（fin）”によりマルチチャネル領域を形成するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）は、標準の平面型トランジスタよりも普及している。これらのＦｉｎＦＥＴは、フィンの上表面と側壁により、平面型トランジスタ中に広いチャネル幅を提供する。これらのＦｉｎＦＥＴ設計を用いることにより、有害な短チャネル効果、例えば、スレショルド電圧の変動や過大なドレインリーク電流を抑制、または、減少させ、装置をさらに効率的にすることができる。
【０００３】
しかし、ＦｉｎＦＥＴの使用には、幾つかの問題がある。フィンとフィン上に設けられるゲート電極を形成するのに用いられている標準のリソグラフィ技術は、ＦｉｎＦＥＴの主要な技術として受け入れがたくなっている。ＦｉｎＦＥＴの寸法が小さくなるにつれて、リソグラフィックプロセスと関係する本質的限界は、フィンとゲート電極の形成における実用性を制限し、つまり、標準のリソグラフィックプロセスは自身の制限を受け、製造しようとするＦｉｎＦＥＴのスケーリングに伴って、寸法を縮小することができない。
【０００４】
よって、新しい製造プロセスにより、ＦｉｎＦＥＴのさらなる縮小の要求を満たすことが必要である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ダミー層とスペーサを用いたレイアウトのＳＲＡＭセルを製造する、半導体装置の製造方法を提供し、上述の問題を解決することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のＳＲＡＭの製造方法の一形態は、基板を提供するステップと、基板上に、第一ダミーパターンを形成するステップと、を含む。第一スペーサは、第一ダミーパターンの少なくとも一つの側壁に沿って形成される。第一ダミーパターンが除去され、ＳＲＡＭの第一フィンは、スペーサにより被覆されない基板の一部を除去することにより形成される。
【０００７】
本発明の半導体装置の製造方法他の形態は、フィンを提供するステップと、フィン上に、ゲート誘電層とゲート電極層を形成するステップと、を含む。第一ダミーパターンがゲート電極層上に形成され、第一スペーサが、第一ダミーパターンの側壁に沿って形成される。第一ダミーパターンは除去され、第一スペーサを残し、ゲート誘電層とゲート電極層は、第一スペーサをマスクとしてパターニングされる。
【０００８】
さらに他の形態によると、半導体装置の製造方法は、基板を提供するステップと、基板をパターニングして、複数のフィンを形成するステップと、を含む。基板のパターニングは、さらに、基板上に、第一ダミーパターンを形成するステップと、第一ダミーパターンの側壁に沿って、第一スペーサを形成するステップと、第一ダミーパターンを除去するステップと、基板の露出部分を除去するステップと、を含む。ゲート電極層が複数のフィン上に形成され、ゲート電極層がパターニングされて、ゲート電極を形成する。ゲート電極層のパターニングは、さらに、ゲート電極層上に、第二ダミーパターンを形成するステップと、第二ダミーパターンの側壁に沿って、第二スペーサを形成するステップと、第二ダミーパターンを除去するステップと、ゲート電極層の露出部分を除去するステップと、を含む。
【発明の効果】
【０００９】
本発明の長所は、フォトリソグラフィックプロセスの固有の限界を受けずに、構造寸法を縮小することができることである。
【図面の簡単な説明】
【００１０】
【図１】本発明の具体例によるメモリ装置を示す図である。
【図２Ａ】本発明の具体例によるフィンの形成ステップを示す図である。
【図２Ｂ】本発明の具体例によるフィンの形成ステップを示す図である。
【図２Ｃ】本発明の具体例によるフィンの形成ステップを示す図である。
【図２Ｄ】本発明の具体例によるフィンの形成ステップを示す図である。
【図２Ｅ】本発明の具体例によるフィンの形成ステップを示す図である。
【図２Ｆ】本発明の具体例によるフィンの形成ステップを示す図である。
【図２Ｇ】本発明の具体例によるフィンの形成ステップを示す図である。
【図２Ｈ】本発明の具体例によるフィンの形成ステップを示す図である。
【図２Ｉ】本発明の具体例によるフィンの形成ステップを示す図である。
【図３Ａ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｂ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｃ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｄ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｅ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｆ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｇ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｈ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｉ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｊ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｋ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｌ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図３Ｍ】本発明の具体例によるメモリ装置形成ステップを示す図である。
【図４】本発明の具体例によるフィン形成における３個のダミー層の使用法を示す図である。
【図５Ａ】本発明の具体例による１０個のトランジスタを含む単一ポートＳＲＡＭの回路図である。
【図５Ｂ】本発明の具体例による１０個のトランジスタを含む単一ポートＳＲＡＭの上視図およびその接続図である。
【図５Ｃ】本発明の具体例による１０個のトランジスタを含む単一ポートＳＲＡＭの上視図およびその接続図である。
【図６Ａ】本発明の具体例による８個のトランジスタを含む二ポートセル構造の回路図である。
【図６Ｂ】本発明の具体例による８個のトランジスタを含む二ポートセル構造の上視図である。
【図６Ｃ】本発明の具体例による８個のトランジスタを含む二ポートセル構造のアレイ図である。
【発明を実施するための形態】
【００１１】
本発明を具体例のＳＲＡＭセルレイアウトについて説明する。しかし、本発明は、その他のセルレイアウトに応用することもできる。
【００１２】
図１は、具体例によるメモリ装置１００を示す図である。第一プルアップトランジスタ１０５、第一プルダウントランジスタ１０９、第二プルアップトランジスタ１０７、第二プルダウントランジスタ１１１は電気的に接続して、２個の交差結合するインバータを形成する。第一プルダウントランジスタ１０９と第一プルアップトランジスタ１０５のドレインは、第二プルアップトランジスタ１０７と第二プルダウントランジスタ１１１のゲートに電気的に接続され、第二プルアップトランジスタ１０７と第二プルダウントランジスタ１１１のドレインは、第一プルアップトランジスタ１０５と第一プルダウントランジスタ１０９のゲートに電気的に接続する。
【００１３】
メモリ装置１００は、第一パスゲートトランジスタ１０１と第二パスゲートトランジスタ１１５も含む。この例では、第一パスゲートトランジスタ１０１、または、第二パスゲートトランジスタ１１５等のパスゲートトランジスタは、例えば、第一プルダウントランジスタ１０９、または、第二プルダウントランジスタ１１１等のプルダウン装置より長いゲート長さを有する。パスゲートトランジスタのゲートは、メモリ装置１００へのアクセスを制御するワードラインＷＬに接続され、メモリセルから読み書きする（これらの機能は以下で説明する）。第一パスゲートトランジスタ１０１はビットライン（ＢＬ）に接続され、第二パスゲートトランジスタ１１５は相補的ビットライン（ＲＢＬ）に接続される。第一パスゲートトランジスタ１０１は、第一プルダウントランジスタ１０９と第一プルアップトランジスタ１０５と共に、コモンノードに接続される。第二パスゲートトランジスタ１１５は、第二プルダウントランジスタ１１１と第二プルアップトランジスタ１０７と共に、コモンノードに接続される。
【００１４】
図１で示される例では、高電圧をワードラインＷＬに供給することにより、第一パスゲートトランジスタ１０１と第二パスゲートトランジスタ１１５がオンになり、メモリ装置１００は書き込まれる。パスゲートトランジスタが導通するので、ビットラインＢＬと相補的ビットラインＲＢＬが、メモリ装置１００に対し、書き込みを実行する。
【００１５】
高電圧がワードラインＷＬに供給されて、第一パスゲートトランジスタ１０１と第二パスゲートトランジスタ１１５が導通する時、この実施例のメモリ装置１００は読み取りをすることができる。パスゲートトランジスタが導通するので、ビットラインＢＬと相補的ビットラインＲＢＬは、メモリ装置１００に対し、読み取りを実行する。
【００１６】
図２Ａは、半導体基板２０２の断面図である。基板２０２は、バルクシリコン、ドープ、または、未ドープの基板、或いは、シリコンオンインシュレータ（silicon-on-insulator、ＳＯＩ）基板のアクティブ層である。一般に、ＳＯＩ基板は、シリコン、ゲルマニウム、シリコンゲルマニウム、ＳＯＩ、シリコンゲルマニウムオンインシュレータ（ＳＧＯＩ）、または、それらの組み合わせ等の半導体材料の層からなる。基板は、その他の基板でもよく、例えば、複合層基板、傾斜基板、または、ハイブリッド配向基板である。
【００１７】
図２Ｂと２Ｃは、それぞれ、第一ダミー層２０７、第二ダミー層２０９、および、第一スペーサ２１１の形成を示す断面図と上視図である。第一ダミー層２０７と第二ダミー層２０９が形成されて、後に形成するフィン２１５（図２Ｆの説明を参照）の寸法を定めるように形成される。これにより、第一ダミー層２０７と第二ダミー層２０９が互いに平行に形成され、且つ、約０．０２μｍ〜約０．２μｍ、例えば、約０．０８μｍの同じ第一幅ｗ1を有する。この他、第一ダミー層２０７と第二ダミー層２０９は、第一距離ｄ1隔てられ、第一距離ｄ1は、約０．０５μｍ〜約１μｍ、例えば、約０．１μｍである。
【００１８】
第一ダミー層２０７と第二ダミー層２０９は、第一初期誘電層（図示しない）をパターニングすることにより形成され、第一初期誘電層は、ＣＶＤ、ＰＥＣＶＤ等の適当なプロセスを用いて形成される。第一初期誘電層は、誘電材料、例えば、酸化物、窒化物、シリコンオキシニトライド、これらの組み合わせからなり、厚さが約２００Å〜約２，０００Å、例えば、約５００Åである。初期誘電層が形成されると、初期誘電層がパターニングされ、第一ダミー層２０７と第二ダミー層２０９を形成する。パターニングは、フォトリソグラフィとエッチング等の適当なマスクと除去プロセスを用いて実行され、その他の適当なプロセスを使用することもできる。
【００１９】
第一スペーサ２１１が、第一ダミー層２０７と第二ダミー層２０９の側壁に沿って形成される。第一スペーサ２１１は、前に形成された構造上に、スペーサ層（図示しない）をブランケット蒸着することにより形成される。スペーサ層は、ＳｉＮ、オキシナイトライド、ＳｉＣ、ＳｉＯＮ、酸化物等を含み、通常の方法、例えば、化学気相成長（ＣＶＤ）、プラズマＣＶＤ、スパッタ、および、他の公知技術により形成される。スペーサ層は、厚さ約１０Å〜約７００Å、例えば、約３０Åに形成される。その後、異方性エッチングによりエッチングされ、構造の水平表面部分のスペーサ層を除去することにより、第一スペーサ２１１を形成する。
【００２０】
図２Ｃは、製造するメモリ装置１００中のユニットセル２１３を示す図である。図のように、ユニットセル２１３は点線で示される。しかし、注意すべきことは、ユニットセル２１３の境界は、完成品中では見られない。むしろ、ユニットセル２１３は、設計されるメモリアレイの基礎的要素を定義する。メモリ装置は、通常、１個かそれ以上のメモリアレイを有する。ユニットセル２１３は何回も重複設置されて（千、何百万、数十億、何兆、それ以上）、異なるデータ量を保存することができるメモリを構成する。ユニットセル２１３は、約０．０５μｍ〜約０．３μｍ、例えば、約０．２μｍの第二幅ｗ2を有し、約０．１μｍ〜約１．１μｍ、例えば、約０．５μｍの第一長さｌ1を有する。
【００２１】
図２Ｄと２Ｅは、それぞれ、第一スペーサ２１１形成後、第一ダミー層２０７と第二ダミー層２０９を除去した後の断面図と上視図である。この例では、第一ダミー層２０７と第二ダミー層２０９は、湿式エッチングで除去されるが、その他の適当なエッチング技術、例えば、ドライエッチングを使用することもできる。例えば、第一ダミー層２０７と第二ダミー層２０９が酸化ケイ素で形成される場合、ＨＦのようなエッチング液を用いることにより、第一スペーサ２１１のいくらかも除去することなく、第一ダミー層２０７と第二ダミー層２０９を除去することができる。
【００２２】
この形状で第一スペーサ２１１を形成することにより、リソグラフィを使用せず、また、その固有の限界なしで、第一スペーサ２１１が形成される。第一スペーサ２１１のリソグラフィックプロセスを省略できるので、第一スペーサ２１１はリソグラフィックプロセスの固有の限界に縛られない。これらの制限がないので、リソグラフィックプロセスを使用して許容される寸法より、第一スペーサ２１１はさらに小さい寸法で形成される。
【００２３】
図２Ｆ〜２Ｇは、それぞれ、基板２０２（図２Ｄを参照）にフィン２１５を形成する断面図と上視図である。この例では、第一ダミー層２０７と第二ダミー層２０９により定められた第一スペーサ２１１のそれぞれは、マスクとして用いられ、各第一スペーサ２１１の下に、フィン２１５が形成される。フィン２１５は、基板２０２のフィン２１５になる領域を保護し、基板２０２の保護されない部分が、例えば、ドライエッチング（反応性イオンエッチング（ＲＩＥ）プロセス）により除去されることにより形成される。除去プロセスは、フィン２１５が、約２００Å〜約５,０００Å、例えば、約６００Åの第一高さを有するまで実行される。図２Ｈと２Ｉは、それぞれ、第一スペーサ２１１の除去と、二個のフィン２１５をエッチングして、不連続のフィン２１７を形成する断面図と上視図である。第一スペーサ２１１は、スペーサ材料に選択的に湿式エッチングすることにより除去され、他の露出材料を大幅に除去することなく、第一スペーサ２１１を除去することができる。例えば、窒化ケイ素が、スペーサ材料として用いられる場合、エッチング液（例えば、Ｈ3ＮＯ4）が用いられて、第一スペーサ２１１を選択的に除去する。しかし、第一スペーサ２１１の除去は、その他の適当な除去プロセスを用いることもでき、例えば、追加のリソグラフィステップにより、選択的に、第一スペーサ２１１を除去する。
【００２４】
さらに、図２Ｉは、二個のフィン２１５をパターニングし、不連続のフィン２１７を形成することを示す図である（点線２１９により不連続が示される）。不連続フィン２１７は、ユニットセル２１３中のメモリ装置１００の形成に有用であるので、不要なところに連続した単一連続フィンはない。フィン２１５の形成において、寸法の縮小は、このプロセスにとってさほど重要ではなく、フィン２１５のパターニングは、上述と類似のプロセス、または、その他の適当なマスキングと除去プロセス、例えば、フォトリソグラフィとエッチングプロセスにより行われる。この例では、不連続フィン２１７は、約０．０２μｍと約１μｍとの間の寸法、例えば、約０．１５μｍの不連続部分を有するように形成される。
【００２５】
また、不連続フィン２１７のパターニングは、フィン２１５の形成ステップで、フィン２１５を形成する前に、不連続部分２１９内に位置するフィン２１５上の第一スペーサ２１１を除去することにより行われる。第一スペーサ２１１が除去されたので、フィン２１５が形成される時、不連続部分２１９内に位置するフィン２１５が除去され、これにより、フィン２１５と不連続フィン２１７が同時に形成される。
【００２６】
フィン２１５と不連続フィン２１７との間に、選択的に、例えば、酸化物等の誘電材料（図示しない）が堆積されて、さらに、フィン構造を互いに分離する。この例では、誘電材料は、ＣＶＤ等のプロセスを用いて堆積され、その後、フィン２１５の高さまで化学機械研磨（ＣＭＰ）する。平坦化後、誘電材料は、例えば、湿式エッチングにより除去され、フィン２１５と不連続フィン２１７が誘電材料から延伸して、後続処理を行いやすい。
【００２７】
図３Ａ−３Ｂは、それぞれ、フィン２１５と不連続フィン２１７上に、ゲート誘電層３０１、ゲート電極層３０３、および、第三ダミー層３０５を形成する断面図と上視図で、図３Ａは、図３ＢのラインＡ−Ａに沿った断面を示す。ゲート誘電層３０１は、熱酸化、化学気相成長、スパッタリング、または、ゲート誘電体を形成する既知の別の技術を用いて形成される。ゲート誘電体形成技術に基づくと、フィン２１５上部のゲート誘電層３０１の厚さは、フィン２１５側壁上のゲート誘電体厚さと異なる。ゲート誘電層３０１は、約３オングストローム〜約１００オングストローム、例えば、約１０オングストロームより小さい厚さの材料、例えば、二酸化ケイ素、或いは、シリコンオキシナイトライド、または、高Ｋ誘電体（Ｋは誘電率を示す、以下同じ）、または、それらの組み合わせからなっている。或いは、ゲート誘電層３０１は、高誘電率（ｈｉｇｈ−ｋ）材料（比誘電率が約５以上）、例えば、酸化ランタン（Ｌａ2Ｏ3）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）、酸窒化ハフニウム（ＨｆＯＮ）、または、酸化ジルコニウム（ＺｒＯ2）、または、それらの組み合わせから形成され、厚さが約３オングストローム〜約１００オングストローム、例えば、約１０オングストローム、または、それ以下である。
【００２８】
ゲート電極層３０３が、ゲート誘電層３０１上に形成される。ゲート電極層３０３は導電材料からなり、多結晶シリコン（ｐｏｌｙ−Ｓｉ）、多結晶シリコンゲルマニウム（ｐｏｌｙ−ＳｉＧｅ）、金属窒化物、金属シリサイド、金属酸化物、および、金属からなる群から選択される。金属窒化物の例は、窒化タングステン、窒化モリブデン、窒化チタン、および、窒化タンタル、または、それらの組み合わせを含む。金属シリサイドの例は、タングステンシリサイド、チタンシリサイド、コバルトシリサイド、ニッケルシリサイド、プラチナシリサイド、エルビウムシリサイド、または、それらの組み合わせを含む。金属酸化物の例は、酸化ルテニウム、インジウムスズ酸化物、または、それらの組み合わせを含む。金属の例は、タングステン、チタン、アルミニウム、銅、モリブデン、ニッケル、プラチナ等である。
【００２９】
ゲート電極層３０３は、化学気相成長（ＣＶＤ）、スパッタ蒸着、または、導電材料を堆積するのに用いられる既知の別の技術により堆積される。ゲート電極層３０３の厚さは、約１００オングストローム〜約４，０００オングストロームである。ゲート電極層３０３の上面は、通常、非平面上面で、ゲート電極層３０３のパターニング前、または、ゲートのエッチング前に、平坦化される。この段階で、イオンがゲート電極層３０３に導入されてもよいし、されなくてもよい。イオンは、例えば、イオン注入技術により導入される。
【００３０】
第三ダミー層３０５は、ゲート電極層３０３上に形成され、最終的に必要なゲート電極を形成するのに用いられる。第三ダミー層３０５は、ユニットセル２１３中に位置する各フィン２１５と不連続フィン２１７の一部を被覆する端縁を有する。例えば、約０．２μｍの第二幅ｗ2を有するユニットセルでは、第三ダミー層３０５は、第一所望ゲート電極と第二所望ゲート電極（図３Ｇ−３Ｈを参照）間に、約０．０２μｍ〜約０．３μｍ、例えば、約０．０７μｍの第三幅ｗ3を有している。
【００３１】
第三ダミー層３０５は、第一ダミー層２０７と第二ダミー層２０９と同様の材料、同様のプロセスで形成される。例えば、第三ダミー層３０５は、単一材料、または、別の材料の組み合わせの初期誘電層（図示しない）を堆積することにより形成され、その後、マスクキングとエッチングプロセスにより、誘電層をパターニングして、所望のパターンを得る。しかし、これらの材料とプロセスは説明のためのものであり、これに限定されず、適当なプロセスと材料で、第三ダミー層３０５を形成することができる。
【００３２】
図３Ｃと３Ｄは、それぞれ、第三ダミー層３０５の側壁に沿って、第二スペーサ３０７を形成した断面図と上視図で、図３Ｃは、図３ＤのラインＡ−Ａ’の断面を示す。第二スペーサ３０７は、第一スペーサ２１１（図２Ｂを参照）と同様の材料と同様のプロセスで形成される。例えば、第二スペーサ３０７は、ＣＶＤを用いて、ＳｉＮ、ＳｉＯ2、または、その他の類似物のスペーサ層（図示しない）をブランケット（blanket：全体的に）堆積し、その後、スペーサ層を異方性エッチングすることにより、第二スペーサ３０７を形成する。
【００３３】
図３Ｅ−３Ｆは、それぞれ、第二スペーサ３０７の間の第三ダミー層３０５を除去した断面図と上視図で、図３Ｅは、図３ＦのラインＡ−Ａ’の断面を示す。第一ダミー層２０７と第二ダミー層２０９の除去と同様に、第三ダミー層３０５は、湿式エッチングを用いて除去されるが、ドライエッチング等のその他の適当なエッチング技術を用いてもよい。例として、酸化ケイ素で第三ダミー層３０５を形成する場合、ＨＦのようなエッチング液を用いることにより、第二スペーサ３０７のいくらかも除去することなく、第三ダミー層３０５を除去することができる。
【００３４】
このような形状の第二スペーサ３０７を形成することにより（第一スペーサ２１１の形成と類似する）、リソグラフィックプロセスを使用しなくてもよい。リソグラフィを使用しないので、第二スペーサ３０７のスケーリングは、リソグラフィプロセスの制限を回避することができる。よって、標準のリソグラフィプロセスより、第二スペーサ３０７は小さい寸法を有する。
【００３５】
図３Ｇ−３Ｈは、それぞれ、ゲート電極層３０３とゲート誘電層３０１（図３Ａ−３Ｅを参照）を、ゲート電極３０９とゲート誘電体３１１をパターニングした断面図と上視図で、図３Ｇは、図３ＨのラインＡ−Ａ’の断面を示す。ゲート電極層３０３とゲート誘電体３０１は、第二スペーサ３０７をマスクとしてエッチングされ、これにより、第二スペーサ３０７の幅を下部のゲート電極３０９とゲート誘電体３１１に転移する。これにより、ゲート誘電体３１１とゲート電極３０９は、約０．０５μｍ〜約０．３μｍ、例えば、約０．１５μｍの第四幅ｗ4になる。
【００３６】
図３Ｉ−３Ｊは、それぞれ、ゲート誘電体３１１とゲート電極３０９から第二スペーサ３０７を除去した断面図と上視図で、図３Ｉは、図３ＪのラインＡ−Ａ’の断面を示す。第一スペーサ２１１の除去と同様に（図２Ｈ−２Ｉを参照）、スペーサ材料に対し、選択的に湿式エッチングを行うことにより、その他の露出材料のいくらかも取り去ることなく、スペーサ材料を除去することができる。例えば、窒化酸化物がスペーサ材料として用いられる場合、選択的に、第二スペーサ３０７を除去するために、Ｈ3ＮＯ4のようなエッチング液が用いられる。しかし、適当な除去プロセスにより、第二スペーサ３０７を除去し、同時に、ゲート電極３０９とゲート誘電体３１１は維持することができる。
【００３７】
メモリ装置１００は、永久スペーサ（図示しない）、ソース／ドレイン領域（図示しない）、および、シリサイドコンタクト（図示しない）の形成により完成する。永久スペーサは、ゲート電極３０９の両側に設置される。永久スペーサは、通常、前に形成された構造上に、スペーサ層（図示しない）をブランケット堆積することにより形成される。スペーサ層は、ＳｉＮ、オキシナイトライド、ＳｉＣ、ＳｉＯＮ、酸化物、および、その他の類似物からなり、このような層を形成するのに用いられる方法、例えば、化学気相成長（ＣＶＤ）、プラズマＣＶＤ、スパッタ、他の既知の方法により形成される。その後、永久スペーサが、異方性エッチング等によりパターニングされ、構造の水平表面からスペーサ層を除去する。
【００３８】
ソース／ドレイン領域（図示しない）は、適切なドーパントを注入することにより、２１５の露出部分中に形成され、フィン２１５でドーパントを相補する。例えば、ｐ型ドーパント、例えば、ボロン、ガリウム、インジウム、または、その他の類似物が注入されて、ＰＭＯＳ装置を形成する。また、リン、砒素、アンチモン、または、その他の類似物等のｎ型ドーパントが注入されて、ＮＭＯＳ装置を形成する。ゲート電極３０９と永久スペーサをマスクとして、これらのソース／ドレイン領域に注入される。注意すべきことは、本技術領域を熟知する者なら、別のプロセス、ステップ、または、類似方法により、これらのソース／ドレイン領域を形成することができることが理解できる。例えば、本技術領域を熟知する者なら、複数のインプラントは、スペーサとライナー（liner）の様々な組み合わせを用いて行われ、特定の目的に適する特定形状、または、特徴を有するソース／ドレイン領域を形成し得ることが理解できる。これらのプロセスは、ソース／ドレイン領域の形成に用いられ、上述の記述は本発明を限定するものではない。
【００３９】
ソース／ドレイン領域の形成後、選択的なシリサイドプロセスを行って、フィン２１５の１またはそれ以上の上表面と側壁に沿って、ソースとドレイン領域上に、シリサイドコンタクトを形成する。シリサイドコンタクトは、ニッケル、コバルト、プラチナ、または、エルビウムを含み、コンタクトのショットキー障壁高さを減少させる。しかし、別の一般的な金属、例えば、チタン、パラジウム、その他の類似物が用いられてもよい。当技術分野で周知のように、ケイ素化は、適切な金属層のブランケット堆積により実行され、続いて、アニール（annealing）ステップが行われ、金属と下部の露出シリコンを反応させる。その後、未反応金属が、選択的エッチングプロセス等により除去される。シリサイドコンタクトの厚さは約５ｎｍ〜約５０ｎｍである。
【００４０】
図３Ｋは、第一パスゲートトランジスタ１０１、第二パスゲートトランジスタ１１５、第一プルアップトランジスタ１０５、第一プルダウントランジスタ１０９、第二プルアップトランジスタ１０７、および、第二プルダウントランジスタ１１１間の接続性によって、ゲート電極３１１をパターニングする上視図である。ゲート電極３０９がパターニングされ、異なるトランジスタを分離する（例えば、第一プルアップトランジスタ１０５と第二パスゲートトランジスタ１１５）。ゲート電極３０９は、マスキングと除去プロセス、例えば、フォトリソグラフィマスクキングとエッチングを用いてパターニングされ、ゲート電極３０９を分離し、６個のトランジスタをフィン２１５と不連続フィン２１７上に形成する。
【００４１】
図３Ｋで示されるように、第一プルアップトランジスタ１０５のソースは、プラグ３１３により、電圧源Ｖccと電気的に接続し、第二プルアップトランジスタ１０７のソースは、プラグ３１５により、電圧源Ｖccと電気的に接続される。第一プルダウントランジスタ１０９のソースは、プラグ３１７により、接地Ｖssに電気的に接続され、第一プルダウントランジスタ１０９のドレインは、フィン２１５により、第一パスゲートトランジスタ１０１のドレインに電気的に接続される。第二プルダウントランジスタ１１１のソースは、プラグ３１９により、接地Ｖssに電気的に接続され、第二プルダウントランジスタ１１１のドレインは、フィン２１５により、第二パスゲートトランジスタ１１５のドレインに電気的に接続される。
【００４２】
第一パスゲートトランジスタ１０１のソースは、プラグ３２１により、ビットラインＢＬ（図１を参照）に電気的に接続される。第一パスゲートトランジスタ１０１は、フィン２１５により、ビットラインＢＬを第一プルダウントランジスタ１０９のドレインに電気的に接続する。第一パスゲートトランジスタ１０１のゲート３１１は、プラグ３２３により、ワードラインに電気的に接続される。
【００４３】
図３Ｋで示される電気的接続性を参照すると、第二パスゲートトランジスタ１１５のソースは、プラグ３２５により、相補的ビットラインＲＢＬ（図１を参照）に電気的に接続される。第二パスゲートトランジスタ１１５は、フィン２１５により、相補的ビットラインＲＢＬを第二プルダウントランジスタ１１１のドレインに電気的に接続する。第二パスゲートトランジスタ１１５のゲート電極３１１は、プラグ３２７により、ワードラインＷＬに電気的に接続される。
【００４４】
第一プルアップトランジスタ１０５のドレイン、第一プルダウントランジスタ１０９のドレイン、第一パスゲートトランジスタ１０１のドレインと第二プルアップトランジスタ１０７と第二プルダウントランジスタ１１１ゲート電極３１１は、セル内接続（図示しない）、および、プラグ３２９と３３１により、電気的に接続される。同様に、第二プルアップトランジスタ１０７のドレイン、第二プルダウントランジスタ１１１のドレイン、第二パスゲートトランジスタ１１５のドレイン、第一プルアップトランジスタ１０５と第一プルダウントランジスタ１０９のゲート電極３１１は、セル内接続（図示しない）、および、プラグ３３３と３３５により電気的に接続される。セル内接続は銅からなるが、選択的に、タングステン（Ｗ）、アルミニウム／銅（Ａｌ／Ｃｕ）合金、Ａｌ、耐熱性金属、または、金属化合物、金属シリサイド、それらの組み合わせ、および、類似物でもよい。
【００４５】
図３Ｌは、ユニットセル２１３のアレイを示し、各ユニットセル２１３は単一メモリ装置１００からなっている。説明を明確にするため、図３Ｌは、２行と２列のユニットセル２１３だけが示されている。しかし、行と列の数量は任意の数量で、且つ、通常、１個の完全な機能装置は、２行と２列以上のメモリセルを使用する。図に示されるように、不連続フィン２１７は２個の異なるユニットセル２１３間で延伸し、フィン２１５は、例えば、４個のユニットセル２１３、または、それ以上、さらに多くのユニットセルを交差して延伸する。
【００４６】
図３Ｍは、メモリ装置１００に接続するビットラインＢＬ、ワードラインＷＬ、Ｖｓｓライン、および、Ｖｃｃラインを示す図である。図で示されるように、ビットラインＢＬとＶｃｃラインは、フィン２１５と不連続フィン２１７に平行で、ワードラインＷＬとＶｓｓラインは、フィン２１５と不連続フィン２１５に垂直であるが、ゲート電極２０９に平行である。
【００４７】
図４は、別の具体例を示し、単一の第四ダミーパターン４０１が用いられて、２個の不連続フィン２１７を形成する。この例では、第四ダミーパターン４０１の側壁は、図２Ａ−２Ｉと同様のプロセスを使用し、第四ダミーパターン４０１の側壁に沿って、第一プルアップトランジスタ１０５と第二プルアップトランジスタ１０７（図３Ｋを参照）に、２個の不連続フィン２１７を形成する。本この例では、第四ダミーパターン４０１は、約０．０５μｍ〜約１μｍ、例えば、約０．１μｍの第二長さｌ2を有し、約０．０５μｍ〜約０．３μｍ、例えば、約０．２μｍの第五幅ｗ5を有する。
【００４８】
この他、第五ダミーパターン４０３と第六ダミーパターン４０５は、ユニットセル２１３の両側に位置する。この例では、第五ダミーパターン４０３の一部は、ユニットセル２１３内に位置し、他の部分は、ユニットセル２１３の外側に位置する（近接するユニットセル２１３内）。同様に、第五ダミーパターン４０３から、ユニットセル２１３の反対側に位置する第六ダミーパターン４０５は、部分的に、ユニットセル２１３内に位置し、部分的に、ユニットセル２１３外側に位置する（近接するユニットセル２１３内）。この例では、第五ダミーパターン４０３と第六ダミーパターン４０５がそれぞれ用いられて、単一フィン２１５を形成し、一つは、第五ダミーパターン４０３を用いて形成されるフィン２１５、一つは、第六ダミーパターン４０５を用いて形成されるフィン２１５で、且つ、単一フィン２１５は、第四ダミーパターン４１０を用いて形成される２個の不連続フィン２１７の総合である。
【００４９】
第五ダミーパターン４０３と第六ダミーパターン４０５が、単一フィン２１５の形成に用いられる時、第五ダミーパターン４０３と第六ダミーパターン４０５は、約０．０４μｍ〜約０．６μｍ、例えば、約０．１２μｍの第三長さｌ3を有する。この他、第五ダミーパターン４０３と第六ダミーパターン４０５は、第四ダミーパターン４０１から、約０．０５μｍ〜約１μｍ、例えば、約０．１μｍの第二距離ｄ2離される。このような間隔は、ユニットセル２１３全体の間隔をさらに小さくする。
【００５０】
図５Ａ−５Ｃは、それぞれ、単一ポートＳＲＡＭの回路図、ダミー層の上視図と接続図で、単一ポートＳＲＡＭは１０個のトランジスタを含む。この例では、第一パスゲートトランジスタ１０１に平行に接続される第三パスゲートトランジスタ５０１、第二パスゲートトランジスタ１１５に平行に接続される第四パスゲートトランジスタ５０３、第一プルダウントランジスタ１０９に平行に接続される第三プルダウントランジスタ５０５、および、第二プルダウントランジスタ１１１に平行に接続される第四プルダウントランジスタ５０７を有している。
【００５１】
図５Ｂの例では、第五ダミーパターン４０３と第六ダミーパターン４０５が、それぞれ用いられて、単一ユニットセル２１３中に、二個のフィン２１５を形成し（図４で示されるように、それぞれが用いられて単一フィンを形成するのではない）、全部で４個のフィン２１５と２個の不連続フィン２１７がユニットセル２１３中に位置する。この例では、第五ダミーパターン４０３と第六ダミーパターン４０５は、約０．０１μｍ〜約０．２μｍ、例えば、約０．０４μｍの第四長さｌ4を有している。
【００５２】
図５Ｃの例で、様々なトランジスタの接続性を示す図である。図で示すように、第三パスゲートトランジスタ５０１は、第一パスゲートトランジスタ１０１とコモンゲート電極３１１をシェアし、第四パスゲートトランジスタ５０３は、第二パスゲートトランジスタ１１５とコモンゲート電極をシェアする。この他、第三プルダウントランジスタ５０５は、第一プルダウントランジスタ１０９とコモンゲート電極をシェアし、第四プルダウントランジスタ５０７は、第二プルダウントランジスタ１１１とコモンゲート電極をシェアする。
【００５３】
図６Ａ−６Ｃは、それぞれ、２ポートセル構造の回路図、ダミー層の上視図とアレイ図で、２ポートセル構造は８個のトランジスタを含む。図６Ａで示されるように、第二プルダウントランジスタ１１１のドレインは、読み取りポート５００に接続される。読み取りポート５００は、Ｖｓｓと読み取りビットライン５０５間で、直列に接続される第五プルダウントランジスタ５１１と第四パスゲートトランジスタ５１３からなる。この例では、ビットラインと相補的ビットラインが用いられて、メモリ装置１００に書き込み、読み取りポート５００が用いられて、メモリ装置１００から読み出す。
【００５４】
図６Ｂの例では、第五ダミーパターン４０３が用いられて、単一フィン２１５を形成し、第六ダミーパターン４０５が用いられて、ユニットセル２１３内に、２個のフィン２１５（図４のようにそれぞれが単一フィン２１５を形成するのではない）を形成し、全部で５個のフィン２１５がユニットセル２１３中に位置する。この例では、第五ダミーパターン４０３は、約０．０４μｍ〜約０．６μｍ、例えば、約０．１２μｍの第五長さｌ5を有し、第六ダミーパターン４０５は、約０．０４μｍ〜約０．４μｍ、例えば、約０．１μｍの第六長さｌ6を有するように形成される。
【００５５】
図６Ｃは、２ポートセル構造のゲート電極３０９を形成、且つ、パターニングする上視図で、８個のトランジスタを有する。図のように、２個の不連続部分（図６Ｃの点線６０１）は、同一ゲート電極３０９中にあり、第四パスゲートトランジスタ５１３、第二パスゲートトランジスタ１１５、および、第一プルアップトランジスタ１０５の電極３０９を分離する。この他、第五プルダウントランジスタ５１１のソースは、プラグ６０３により、Ｖｓｓに接続され、第五プルダウントランジスタ５１１は、第四パスゲートトランジスタ５１３とコモンドレインをシェアし、第四パスゲートトランジスタ５１３は、プラグ６０５により読み取りビットライン５０５に接続されるドレインを有する。第四パスゲートトランジスタ５１３のゲート電極３０９は、プラグ６０７によりワードラインＷＬに接続される。
【００５６】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明を限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更、置換や改変を加えることができる。例えば、あらゆる数量のダミーパターンが、異なるフィン、ゲート誘電体、ゲート電極の形成に用いられ、本具体例で示されるダミーパターンの数量は、本発明を限定するものではない。
【００５７】
さらに、本発明は、好ましい具体的なプロセス、機械、製造、組み合わせ、手段、方法、および、ステップにより示されているが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変更や改変を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００５８】
１００  メモリ装置
１０１  第一パスゲートトランジスタ
１０５  第一プルアップトランジスタ
１０７  第二プルアップトランジスタ
１０９  第一プルダウントランジスタ
１１１  第二プルダウントランジスタ
１１５  第二パスゲートトランジスタ
２０２  半導体基板
２０７  第一ダミー層
２０９  第二ダミー層
２１１  第一スペーサ
２１３  ユニットセル
２１５、２１７  フィン
２１９、６０１  不連続部分
３０１、３０３  ゲート誘電層
３０５  第三ダミー層
３０７  第二スペーサ
３０９  ゲート電極
３１１  ゲート誘電体
３１３、３１５、３１７、３１９、３２１、３２３、３２５、３２７、３２９、３３１、３３３、３３５、６０３、６０５、６０７  プラグ
４０１  第四ダミーパターン
４０３  第五ダミーパターン
４０５  第六ダミーパターン
５００  読み取りポート
５０１  第三パスゲートトランジスタ
５０３  第四パスゲートトランジスタ
５０５  第三プルダウントランジスタ
５０７  第四プルダウントランジスタ
５１１  第五プルダウントランジスタ
５１３  第四パスゲートトランジスタ
５１５  読み取りビットライン
【図１】
2011166142.tif 000003
【図２Ａ】
2011166142.tif 000004
【図２Ｂ】
2011166142.tif 000005
【図２Ｃ】
2011166142.tif 000006
【図２Ｄ】
2011166142.tif 000007
【図２Ｅ】
2011166142.tif 000008
【図２Ｆ】
2011166142.tif 000009
【図２Ｇ】
2011166142.tif 000010
【図２Ｈ】
2011166142.tif 000011
【図２Ｉ】
2011166142.tif 000012
【図３Ａ】
2011166142.tif 000013
【図３Ｂ】
2011166142.tif 000014
【図３Ｃ】
2011166142.tif 000015
【図３Ｄ】
2011166142.tif 000016
【図３Ｅ】
2011166142.tif 000017
【図３Ｆ】
2011166142.tif 000018
【図３Ｇ】
2011166142.tif 000019
【図３Ｈ】
2011166142.tif 000020
【図３Ｉ】
2011166142.tif 000021
【図３Ｊ】
2011166142.tif 000022
【図３Ｋ】
2011166142.tif 000023
【図３Ｌ】
2011166142.tif 000024
【図３Ｍ】
2011166142.tif 000025
【図４】
2011166142.tif 000026
【図５Ａ】
2011166142.tif 000027
【図５Ｂ】
2011166142.tif 000028
【図５Ｃ】
2011166142.tif 000029
【図６Ａ】
2011166142.tif 000030
【図６Ｂ】
2011166142.tif 000031
【図６Ｃ】
2011166142.tif 000032