(57)【要約】【課題】従来の受信装置は、精度良くデータを受信できないという問題があった。【解決手段】本発明にかかる受信装置は、位相が異なる複数のクロックＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３を生成する多相クロック生成回路３と、複数に分岐された外部データとクロックＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３とが入力され、複数に分岐された外部データをそれぞれ異なるクロックでラッチすることによりクロックタイミングの異なるデータＤＡＴＡ＿１，ＤＡＴＡ＿２，ＤＡＴＡ＿２を同時に複数取得するラッチ部と、各データＤＡＴＡ＿１，ＤＡＴＡ＿２，ＤＡＴＡ＿２の誤り検出を行うエラーチェック部と、誤り検出結果に基づいてエラーがないと判定されたデータを選択して受信データとして出力するセレクタ回路７と、を備える。このような回路構成により、精度良くデータを受信することができる。【選択図】図１
2011061350.tif 000002
【特許請求の範囲】
【請求項１】
位相が異なる複数のクロックを生成する多相クロック生成回路と、
複数に分岐された外部データと前記多相クロック生成回路にて生成された複数のクロックとが入力され、前記複数に分岐された外部データをそれぞれ異なるクロックでラッチすることによりクロックタイミングの異なるデータを同時に複数取得するラッチ部と、
前記ラッチ部にて取得された各データの誤り検出を行うエラーチェック部と、
誤り検出結果に基づいてエラーがないと判定されたデータを選択して受信データとして出力するセレクタ回路と、を備えた受信装置。
【請求項２】
前記エラーチェック部は、
前記ラッチ部にて取得された各データのそれぞれの排他的論理和に基づいて誤り検出を行うことを特徴とする請求項１に記載の受信装置。
【請求項３】
前記エラーチェック部は、
前記ラッチ部にて取得された各データの誤り検出をパケット毎に行い、
前記セレクタ回路は、
エラーがないと判定されたデータをパケット毎に選択することを特徴とする請求項１又は２に記載の受信装置。
【請求項４】
前記多相クロック生成回路は、
前記外部データを送信する送信装置からの外部クロックに基づいて位相が異なる複数のクロックを生成することを特徴とする請求項１〜３のいずれか一項に記載の受信装置。
【請求項５】
前記外部データを送信する送信装置からの外部クロックに基づいて基準クロックを生成するＰＬＬ回路をさらに備え、
前記多相クロック生成回路は、
当該基準クロックに基づいて位相が異なる複数のクロックを生成することを特徴とする請求項１〜３のいずれか一項に記載の受信装置。
【請求項６】
前記ラッチ部にて取得された各データのうち選択された所定のデータに基づいてクロックの遅延値を調整する遅延値調整回路を前記多相クロック生成回路の前段に備えた請求項１〜５のいずれか一項に記載の受信装置。
【請求項７】
前記遅延値調整回路は、
前記基準クロックに与える遅延値を調整することにより、前記多相クロック生成回路にて生成される各クロックの遅延値を調整することを特徴とする請求項６に記載の受信装置。
【請求項８】
前記ラッチ部は、
所定のテストパターンをラッチして前記所定のデータを取得することを特徴とする請求項６又は７に記載の受信装置。
【請求項９】
位相が異なる複数のクロックを生成し、
複数に分岐された外部データと前記多相クロック生成回路にて生成された複数のクロックとが入力されるラッチ部において、前記複数に分岐された外部データをそれぞれ異なるクロックでラッチすることによりクロックタイミングの異なるデータを同時に複数取得し、
前記ラッチ部にて取得された各データの誤り検出を行い、
誤り検出結果に基づいてエラーがないと判定されたデータを選択して受信データとして出力する受信装置の受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受信装置及びその受信方法に関し、例えば高速データ転送に適した受信装置及びその受信方法に関する。
【背景技術】
【０００２】
データの送受信を行うシステムでは、通常、データを送信する送信装置とデータを受信する受信装置とがケーブル等を介して接続されている。ここで受信装置は、入力されたデータをクロックに同期して精度良く受信する必要がある。
【０００３】
しかし、クロック線とデータ線とのケーブル長の違いや材質の違い等により、クロックとデータとの間にタイミングのずれ（遅延差）が生じてしまう場合がある。さらにノイズ等の外的要因や回路特性等によって、クロックとデータとの間にタイミングのずれが生じてしまう場合がある。したがって受信装置は、受信するデータの誤り率を低減するため、ある程度の遅延差が生じた場合でも精度良くデータを受信する必要がある。
【０００４】
このような問題に対する解決策が特許文献１に記載されている。特許文献１には、データ受信に用いるクロックのタイミングを調整するクロックタイミング自動調整装置が開示されている。このクロックタイミング自動調整装置は、入力クロックを複数の異なる遅延時間で遅延させるｄｅｌａｙ回路と、ｄｅｌａｙ回路で遅延調整されたクロックを順次選択するセレクタと、を有する。そして、クロックタイミング自動調整装置は、まずテストモードにおいて送信側からテストデータが送られてくる際に、セレクタで順次選択された調整クロックによってテストデータを受信してラッチしていく。
【０００５】
次に、クロックタイミング自動調整装置は、ラッチしたデータとテストデータとを比較してデータ判定を行い、クロックのｄｅｌａｙ値ごとの誤り率を検出する。そして、誤り率が一番低く最適なｄｅｌａｙ値を求め、望ましいクロックのｄｅｌａｙ値をｄｅｌａｙ回路に設定する。クロックタイミング自動調整回路は、以後のデータ受信にあっては、前記設定されたｄｅｌａｙ値のクロックを用いてデータを受信する。これにより最適なｄｅｌａｙ値のクロックによって誤りの少ないデータ受信が可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０８−１０２７２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の回路の場合、クロックのタイミング調整を行うためには、受信装置に対して通常のデータ転送を開始する前にテストパターンを転送する必要がある。つまり、予め最適なクロックの遅延値を設定する必要がある。しかし、送信装置の中にはテストパターンを転送しないものがある。このような場合、従来技術のタイミング自動調整装置では、データとクロックとのタイミングのずれを調整することができないという問題があった。
【０００８】
また、テストパターンに基づいてケーブル長の違いや材質の違い等による静的なタイミングのずれを最小限に設定できたとしても、ジッタやノイズ等による動的なタイミングのずれが生じた場合、従来技術ではデータの誤り率を低減することができないという問題があった。
【課題を解決するための手段】
【０００９】
本発明にかかる受信装置は、位相が異なる複数のクロックを生成する多相クロック生成回路と、複数に分岐された外部データと前記多相クロック生成回路にて生成された複数のクロックとが入力され、前記複数に分岐された外部データをそれぞれ異なるクロックでラッチすることによりクロックタイミングの異なるデータを同時に複数取得するラッチ部と、前記ラッチ部にて取得された各データの誤り検出を行うエラーチェック部と、誤り検出結果に基づいてエラーがないと判定されたデータを選択して受信データとして出力するセレクタ回路と、を備える。
【００１０】
また、本発明にかかる受信装置の受信方法は、位相が異なる複数のクロックを生成し、複数に分岐された外部データと前記多相クロック生成回路にて生成された複数のクロックとが入力されるラッチ部において、前記複数に分岐された外部データをそれぞれ異なるクロックでラッチすることによりクロックタイミングの異なるデータを同時に複数取得し、前記ラッチ部にて取得された各データの誤り検出を行い、誤り検出結果に基づいてエラーがないと判定されたデータを選択して受信データとして出力する。
【００１１】
上述のような構成の受信装置及びその受信方法により、精度良くデータを受信することができる。
【発明の効果】
【００１２】
本発明により、精度良くデータを受信することが可能な受信装置及びその受信方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかる受信装置を示すブロック図である。
【図２】本発明の実施の形態１にかかるＳ／Ｐ回路の一例を示すブロック図である。
【図３】本発明の実施の形態１にかかるＳ／Ｐ回路の入出力信号波形を示す図である。
【図４】本発明の実施の形態１にかかるエラーチェック回路を示す回路図である。
【図５】本発明の実施の形態１にかかる受信装置内の信号変化を示すタイミングチャートである。
【図６】本発明の実施の形態２にかかる受信装置を示すブロック図である。
【図７】本発明の実施の形態２にかかるタイミング調整器を示すブロック図である。
【図８】本発明の実施の形態２にかかる遅延回路を示す回路図である。
【図９】本発明の実施の形態２にかかる受信装置によるタイミング調整方法を示すフローチャートである。
【図１０】本発明の実施の形態２にかかる遅延値調整回路の各遅延値に対する誤り率を示す図である。
【発明を実施するための形態】
【００１４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、必要に応じて重複説明は省略される。
【００１５】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は、本発明の実施の形態１にかかる受信装置１００ａを示す図である。本実施例では、送信装置（不図示）から受信装置１００ａに対してシリアルデータとクロックとが伝送される。受信装置１００ａは、入力されたシリアルデータをパラレルデータに変換する。つまり、送信装置から伝送されるシリアルデータは、所定のデータ列を１パケットとして、そのパケット単位でパラレル変換される。受信装置１００ａは、送信装置（不図示）から伝送された信号を受信するためのコンパレータ１ａ，１ｂと、データの伝送速度に応じたクロックを生成するＰＬＬ回路２と、ＰＬＬ回路２にて生成されたクロックに基づいて位相の異なる複数のクロックを生成する多相クロック生成回路３と、多相クロック生成回路３からのクロックに基づいてデータをラッチし、受信データとして出力する出力信号制御回路４と、を備える。
【００１６】
出力信号制御回路４は、図２に示すように、それぞれ位相の異なるクロックに基づいてデータをラッチするシリアル・パラレル変換回路（以下、単にＳ／Ｐ回路と称す）５ａ，５ｂ，５ｃと、対応するＳ／Ｐ回路が所望のデータをラッチしたか否かをチェックするエラーチェック回路６ａ，６ｂ，６ｃと、エラーチェック回路６ａ，６ｂ，６ｃの出力結果に基づいて最適なデータを選択し受信データとして出力するセレクタ回路７と、を有する。なお、Ｓ／Ｐ回路５ａ，５ｂ，５ｃによりラッチ部を構成する。また、エラーチェック回路６ａ，６ｂ，６ｃによりエラーチェック部を構成する。
【００１７】
外部（図示しない送信装置）からのシリアルデータが、一対のデータ入力端子ＤＡＴＡ＿ＩＮを介してコンパレータ１ａの両入力端子に入力される。コンパレータ１ａからの出力信号ＤＡＴＡは、３つに分岐されてＳ／Ｐ回路５ａ，５ｂ，５ｃのデータ入力端子ＤＡＴＡにそれぞれ入力される。
【００１８】
また、外部（図示しない送信装置）からのクロックが、一対のクロック入力端子ＣＬＫ＿ＩＮを介してコンパレータ１ｂの両入力端子に入力される。コンパレータ１ｂから出力された信号はＰＬＬ回路２に入力される。ＰＬＬ回路２は、クロックＰＬＬ＿ＣＬＫ，ＰＣＬＫ＿Ｐを多相クロック生成回路３に出力する。すなわち、ＰＬＬ回路２は、外部からのクロックに基づいてクロックＰＬＬ＿ＣＬＫ，ＰＣＬＫ＿Ｐを生成し、多相クロック生成回路３に出力する。なお、クロックＰＬＬ＿ＣＬＫは、シリアルデータをラッチするためのクロックである。また、クロックＰＣＬＫ＿Ｐは、シリアルデータをパラレル変換した後のデータをラッチするためのクロックである。
【００１９】
多相クロック生成回路３は、ＰＬＬ回路２からのクロックＰＣＬＫ＿Ｐに基づいてクロックＰＣＬＫを生成し、３つに分岐してＳ／Ｐ回路５ａ，５ｂ，５ｃに出力する。また、多相クロック生成回路３は、ＰＬＬ回路２からのクロックＰＬＬ＿ＣＬＫに基づいてクロックＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３を生成し、それぞれＳ／Ｐ回路５ａ，５ｂ，５ｃに対して出力する。なお、クロックＰＣＬＫは、クロックＰＣＬＫ＿Ｐと同位相，同一周期の信号である。また、クロックＣＬＫ＿１は、クロックＰＬＬ＿ＣＬＫと同位相の信号である。ここで、クロックＣＬＫ＿１は、データとクロックとの間に遅延差がない場合において、データをラッチするために最適なタイミングのクロックである。クロックＣＬＫ＿２は、クロックＰＬＬ＿ＣＬＫの位相を１２０°遅らせた信号である。クロックＣＬＫ＿３は、クロックＰＬＬ＿ＣＬＫの位相を２４０°遅らせた信号である。つまり、多相クロック生成回路３は、図３に示すように、クロックＰＬＬ＿ＣＬＫに基づいて位相の異なる複数のクロックを生成する。
【００２０】
Ｓ／Ｐ回路５ａは、シリアルデータである信号ＤＡＴＡをクロックＣＬＫ＿１に基づいて順次ラッチする。そして、Ｓ／Ｐ回路５ａは、ラッチしたデータをクロックＰＣＬＫに基づいてパラレル変換し、信号ＤＡＴＡ＿１としてエラーチェック回路６ａに対して出力する。同様にＳ／Ｐ回路５ｂは、信号ＤＡＴＡをクロックＣＬＫ＿２に基づいて順次ラッチする。そして、Ｓ／Ｐ回路５ｂは、ラッチしたデータをクロックＰＣＬＫに基づいてパラレル変換し、信号ＤＡＴＡ＿２としてエラーチェック回路６ｂに対して出力する。Ｓ／Ｐ回路５ｃは、信号ＤＡＴＡをクロックＣＬＫ＿３に基づいて順次ラッチする。そして、Ｓ／Ｐ回路５ｃは、ラッチしたデータをクロックＰＣＬＫに基づいてパラレル変換し、信号ＤＡＴＡ＿３としてエラーチェック回路６ｃに対して出力する。つまり、各Ｓ／Ｐ回路５ａ，５ｂ，５ｃは、それぞれ位相の異なるクロックによってデータをラッチする。なお、本実施例では、信号ＤＡＴＡ＿１，ＤＡＴＡ＿２，ＤＡＴＡ＿３は、それぞれＮ＋１（Ｎは０以上の整数）ビットのビット幅を有する。
【００２１】
エラーチェック回路６ａは、１パケット単位でパラレル変換された信号ＤＡＴＡ＿１の誤り検出を行う。同様にエラーチェック回路６ｂは、信号ＤＡＴＡ＿２の誤り検出を行う。エラーチェック回路６ｃは、信号ＤＡＴＡ＿３の誤り検出を行う。
【００２２】
図４にエラーチェック回路６ａの一例を示す。図４に示す回路は、ＥＸＯＲ８と、遅延付加回路９と、を備える。Ｎ＋１ビットの信号ＤＡＴＡ＿１がＥＸＯＲ８の各入力端子に入力される。ＥＸＯＲ８は、信号ＤＡＴＡ＿１の各ビットの排他的論理和を信号Ｅ＿ＦＲＡＧ＿１として出力する。つまり、エラーがあると判定された場合には、信号Ｅ＿ＦＲＡＧ＿１が"１"を示す。つまり、エラーフラグが出力される。一方、エラーがないと判定された場合には、信号Ｅ＿ＦＲＡＧ＿１が"０"を示す。例えば、奇数パリティの誤り検出を行うとすると、１パケットに含まれる各ビットの総和が奇数である場合にＥＸＯＲ８はエラーフラグを出力する。つまり、１パケットに含まれる各ビットの排他的論理和が"１"を示す場合にＥＸＯＲ８はエラーフラグを出力する。
【００２３】
また、遅延付加回路９は、信号ＤＡＴＡ＿１に所定の遅延値を付加して、信号Ｃ＿ＤＡＴＡ＿１として出力する。これは、誤り検出の対象となるデータが、その検出結果（信号Ｅ＿ＦＲＡＧ＿１）よりも早く出力されることを防ぐためである。それにより、後述する後段のセレクタ回路７は、信号Ｅ＿ＦＲＡＧ＿１に基づいて正確な受信データを出力することができる。なお、エラーチェック回路６ｂ，６ｃは、図４に示す回路と同一の回路構成であるため、説明を省略する。
【００２４】
エラーチェック回路６ａ，６ｂ，６ｃから出力された各信号Ｃ＿ＤＡＴＡ＿１、Ｃ＿ＤＡＴＡ＿２，Ｃ＿ＤＡＴＡ＿３は、セレクタ回路７に入力される。また、あわせて、エラーチェック回路６ａ，６ｂ，６ｃから出力された各信号Ｅ＿ＦＲＡＧ＿１，Ｅ＿ＦＲＡＧ＿２，Ｅ＿ＦＲＡＧ＿３は、セレクタ回路７に入力される。セレクタ回路７の出力信号ＤＡＴＡ＿ＯＵＴは、受信装置１００ａに備えられた後段の回路（不図示）に供給される。なお、信号Ｃ＿ＤＡＴＡ＿１，Ｃ＿ＤＡＴＡ＿２，Ｃ＿ＤＡＴＡ＿３及びＤＡＴＡ＿ＯＵＴは、それぞれＮ＋１（Ｎは０以上の整数）ビットのビット幅を有する。
【００２５】
ここで、セレクタ回路７は、信号Ｅ＿ＦＲＡＧ＿１，Ｅ＿ＦＲＡＧ＿２，Ｅ＿ＦＲＡＧ＿３に基づいて、Ｓ／Ｐ回路５ａ，５ｂ，５ｃにて取得された各データのうちエラーがないと判定されたデータを選択し、受信データとして出力する。
【００２６】
例えば、外部からのシリアルデータとクロックとのタイミングにずれが生じていない場合、受信装置１００ａは、Ｓ／Ｐ回路５ａにて取得されたデータを受信データとして出力する。一方、送信装置と受信装置とを接続するケーブル長の違い及び材質の違い、並びにノイズ等の外的要因によって、Ｓ／Ｐ回路５ａにて取得されたデータについてエラーがあると判定された場合、他のＳ／Ｐ回路にて取得されたデータが選択される。つまり、受信装置１００ａは、Ｓ／Ｐ回路５ｂ及びＳ／Ｐ回路５ｃにて取得されたデータのうちエラーがないと判定されたものを選択し、受信データとして出力する。
【００２７】
図５は、受信装置１００ａ内の信号変化を示すタイミングチャートである。図５に示すように外部からのクロックＣＬＫに基づいて、シリアルデータをラッチするためのクロックＰＬＬ＿ＣＬＫが生成される。また、外部からのクロックＣＬＫに基づいて、パラレルデータをラッチするためのクロックＰＣＬＫ＿Ｐが生成される。
【００２８】
クロックＰＣＬＫ＿Ｐに基づいて、当該クロックＰＣＬＫ＿Ｐと同位相，同一周期のクロックＰＣＬＫが生成される。クロックＰＬＬ＿ＣＬＫに基づいて、当該クロックＰＬＬ＿ＣＬＫと同位相のクロックＣＬＫ＿１が生成される。また、クロックＰＬＬ＿ＣＬＫの位相を１２０°遅らせたクロックＣＬＫ＿２が生成される。クロックＰＬＬ＿ＣＬＫの位相を２４０°遅らせたクロックＣＬＫ＿３が生成される。
【００２９】
Ｓ／Ｐ回路５ａ，５ｂ，５ｃは、それぞれＣＬＫ＿１，ＣＬＫ＿２，ＣＬＫ＿３に基づいて信号ＤＡＴＡをラッチする。そして、Ｓ／Ｐ回路５ａ，５ｂ，５ｃは、ラッチしたデータをクロックＰＣＬＫの立下りエッジでパラレル変換し、それぞれ信号ＤＡＴＡ＿１，ＤＡＴＡ＿２，ＤＡＴＡ＿３を出力する（図５のt１，ｔ３の時点）。
【００３０】
エラーチェック回路６ａ，６ｂ，６ｃは、それぞれ信号ＤＡＴＡ＿１，ＤＡＴＡ＿２，ＤＡＴＡ＿３の誤り検出を行う。そして、エラーチェック回路６ａ，６ｂ，６ｃは、誤り検出の結果として信号Ｅ＿ＦＲＡＧ＿１，Ｅ＿ＦＲＡＧ＿２，Ｅ＿ＦＲＡＧ＿３を出力する（図５のt２，ｔ４の時点）。同時にエラーチェック回路６ａ，６ｂ，６ｃは、遅延を付加したデータＣ＿ＤＡＴＡ＿１，Ｃ＿ＤＡＴＡ＿２，Ｃ＿ＤＡＴＡ＿３を出力する。
【００３１】
セレクタ回路７は、信号Ｅ＿ＦＲＡＧ＿１，Ｅ＿ＦＲＡＧ＿２，Ｅ＿ＦＲＡＧ＿３に基づいて、Ｓ／Ｐ回路５ａ，５ｂ、５ｃにて取得された各データのうちエラーがないと判定されたデータを選択し、受信データとして出力する。図５のタイミングチャートの例では、信号Ｅ＿ＦＲＡＧ＿１，Ｅ＿ＦＲＡＧ＿２，Ｅ＿ＦＲＡＧ＿３のうち論理値が"０"を示しているデータを受信データとして出力する。例えば、図５のｔ２〜ｔ４の期間では、Ｅ＿ＦＲＡＧ＿１＝Ｅ＿ＦＲＡＧ＿３＝０を示す。つまり、当該期間におけるＣ＿ＤＡＴＡ＿１，Ｃ＿ＤＡＴＡ＿３にはエラーがないと判定される。このような場合、いずれの信号を受信データとして選択しても良い。ここでは、位相をずらしていないＣＬＫ＿１に基づくデータＣ＿ＤＡＴＡ＿１を受信データとして選択した方が良い。
【００３２】
このように、本実施形態にかかる受信装置は、位相の異なるクロックを複数生成し、これら各クロックに基づいてデータを受信する。そして、各受信データについてエラーチェックを行い、精度良く受信できたデータをセレクタ７で選択する。例えば、ノイズ等によって動的なタイミングのずれが生じたような場合であっても、本実施形態にかかる受信装置は、複数のクロックタイミングのうちのいずれかで正しく受信し、その正しく受信したデータを選択することができる。従来のように固定した遅延値のクロックでは、ノイズ等による動的なタイミングのずれが生じた場合には対応できなかった。この点、本実施形態の受信装置は、常に精度良くデータを受信することができる。
【００３３】
なお、送信装置（不図示）から伝送されるデータとクロックとのタイミングのずれ（遅延差）が、多相クロック生成回路３が生成する多相クロック間のずれ（本実施例の場合、２／３周期）よりも小さい場合、受信装置１００ａは正確なデータを受信することができる。実際の伝送システムにおいては、通常、データとクロックとのタイミングのずれが極力生じないように設計が行われる。したがって、データとクロックとのタイミングが２／３周期以上ずれることは考えにくい。
【００３４】
実施の形態２
本発明の実施の形態２について図面を参照して説明する。図６は、本発明の実施の形態２にかかる受信装置１００ｂを示す図である。図６に示す受信装置１００ｂは、図１に示す受信装置１００ａと比較して、遅延値調整回路１０をさらに備える。受信装置１００ｂは、送信装置（不図示）から受信装置１００ｂへ通常のデータの伝送が開始される前に、テストパターンが伝送されるシステムに適用可能である。
【００３５】
まず、図６に示す回路構成について説明する。遅延値調整回路１０は、ＰＬＬ回路２と多相クロック生成回路３との間に設けられる。ＰＬＬ回路２の一方の出力端子は、遅延値調整回路１０の一方の入力端子に接続される。ＰＬＬ回路２の他方の出力端子は、遅延値調整回路１０の他方の入力端子に接続される。遅延値調整回路１０の一方の出力端子は、多相クロック生成回路３の一方の入力端子に接続される。遅延値調整回路１０の他方の出力端子は、多相クロック生成回路３の他方の入力端子に接続される。また、Ｓ／Ｐ回路５ａの出力端子が遅延値調整回路１０の制御端子に接続される。その他の回路構成は図１に示す回路と同様であるため、説明を省略する。
【００３６】
遅延値調整回路１０は、ＰＬＬ回路２から出力されたクロックＰＬＬ＿ＣＬＫ＿Ｉ，ＰＣＬＫ＿Ｐ＿Ｉに遅延値を付加し、それぞれクロックＰＬＬ＿ＣＬＫ＿Ｏ，ＰＣＬＫ＿Ｐ＿Ｉとして出力する。ここで、遅延値調整回路１０は、Ｓ／Ｐ回路５ａから出力される信号ＤＡＴＡ＿１に基づいてクロックＰＬＬ＿ＣＬＫ＿Ｉ，ＰＣＬＫ＿Ｐ＿Ｉに与える遅延値を制御する。なお、Ｓ／Ｐ回路５ａは、テストパターンをラッチして信号ＤＡＴＡ＿１を出力する。また、クロックＰＬＬ＿ＣＬＫ＿Ｏは、シリアルデータをラッチするためのクロックである。つまり、実施の形態１におけるクロックＰＬＬ＿ＣＬＫに対応する。クロックＰＣＬＫ＿Ｐ＿Ｏは、パラレルデータをラッチするためのクロックである。つまり、実施の形態１におけるクロックＰＣＬＫ＿Ｐに対応する。
【００３７】
図７に遅延値調整回路１０の一例を示す。図７に示す回路は、クロックＰＬＬ＿ＣＬＫ＿Ｉにそれぞれ異なる遅延値を付加した信号Ｂ１〜Ｂ８を出力する遅延回路１７と、信号ＰＣＬＫ＿Ｐ＿Ｉにそれぞれ異なる遅延値を付加した信号Ａ１〜Ａ８を出力する遅延回路１５と、制御信号に基づいて信号Ｂ１〜Ｂ８のうちいずれかを選択してクロックＰＬＬ＿ＣＬＫ＿０として出力するセレクタ１８と、制御信号に基づいて信号Ａ１〜Ａ８のうちいずれかを選択してクロックＰＣＬＫ＿Ｐ＿Ｏとして出力するセレクタ１６と、テストパターンに応じた所定の基準値を記憶するＲＡＭ１１と、信号ＤＡＴＡ＿１とそれに対応する所定の基準値との比較結果を記憶するメモリ１２と、比較結果に基づいてコマンドを出力するマイコン１３と、マイコン１３からのコマンドに応じた制御信号を出力するセレクタ制御回路１４と、を備える。
【００３８】
図８に遅延回路１５の一例を示す。図８に示す回路は、直列に接続されたインバータ２０〜３５を有する。ここで、遅延回路１５は、インバータ２８〜３５の各出力信号を信号Ａ１〜Ａ８として出力する。つまり、遅延回路１５は、入力信号ＰＣＬＫ＿Ｐ＿Ｉにそれぞれ異なる遅延値を付加した信号Ａ１〜Ａ８を出力する。なお、遅延回路１７も図８に示す回路と同様であるため、説明を省略する。
【００３９】
次に、図６に示す回路の動作について図９のフローチャートを用いて説明する。送信装置（不図示）から受信装置１００ｂへ通常のデータの伝送が開始される前に、テストモードとしてテストパターンが受信装置１００ｂへ伝送される。このテストパターンはＳ／Ｐ回路５ａに入力される（Ｓ１００）。Ｓ／Ｐ回路５ａは、クロックＰＣＬＫ＿Ｐ＿Ｏに基づいてテストパターンをラッチする。ここで、セレクタ１６は、それぞれ遅延値の異なる信号Ａ１〜Ａ８の選択を順次切り替える。それにより、Ｓ／Ｐ回路５ａは、遅延値の異なるクロックＰＣＬＫ＿Ｐ＿Ｏごとにテストパターンをラッチし、それぞれに対応する信号ＤＡＴＡ＿１を出力する。各遅延値に対応する信号ＤＡＴＡ＿１は、それぞれメモリ１２に格納される（Ｓ１０１）。
【００４０】
メモリ１２に格納された、各遅延値に対応する信号ＤＡＴＡ＿１は、遅延値ごとに読み出される（Ｓ１０２）。そして、信号ＤＡＴＡ＿１とそれに対応する所定の基準値（テストデータ）とが比較される（Ｓ１０３）。各遅延値に対応する信号ＤＡＴＡ＿１について比較が行われた後に（Ｓ１０４）、誤り率の低い最適な遅延値が決定される（Ｓ１０５）。それにより、セレクタ１６が出力信号として選択する信号Ａ１〜Ａ８が決定される（Ｓ１０６）。同様にしてセレクタ１８が出力信号として選択する信号Ｂ１〜Ｂ８が決定される。なお、エラー数の最小値が複数ある場合、好適にはその遅延値のうち中間値を示す遅延値が選択される。例えば、エラー数が図１０のような場合、遅延値１７が最適な遅延値として選択される。テストパターンによって予めクロックの遅延値を調整した後の動作は、図１に示す回路と同様であるため、説明を省略する。
【００４１】
このように本発明の実施の形態２にかかる受信装置１００ｂは、テストパターンによって予めクロックの遅延値を調整する。つまり、受信装置１００ｂは、伝送される通常のデータとクロックとのタイミングのずれを予め調整する。それにより、受信装置１００ｂは精度良くデータを受信することができる。また、動的なタイミングのずれが生じた場合においても、受信装置１００ｂは精度良くデータを受信することができる。
【００４２】
なお、受信装置１００ａ，１００ｂ共に、伝送されるデータとクロックとのタイミングのずれが極力生じないように設計が行われるが、ケーブル長の違いや基板のパターン長の違いなどによる静的なタイミングのずれが生じてしまう場合がある。
【００４３】
実施形態１の受信装置１００ａでは、位相の異なる複数のクロックによってデータをラッチすることによりデータの誤り率を低減させているが、静的なタイミングのずれが生じている場合でも、予めタイミング調整をしない。したがって、受信装置１００ａは、通常のデータ伝送時に静的及び動的なタイミングのずれを調整しなければならない。
【００４４】
一方、本実施形態の受信装置１００ｂは、テストパターンによって静的なタイミングのずれを予め調整することができる。つまり、受信装置１００ｂは、通常のデータ伝送時に動的なタイミングのずれのみを調整すればよい。それにより、受信装置１００ｂはデータの誤り率を低減させることができる。
【００４５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、多相クロック生成回路３は、位相が０°，１２０°，２４０°の３つのクロックを生成したが、これに限られない。位相の異なる２以上のクロックを生成する回路構成であれば適宜変更可能である。
【００４６】
また、上記実施の形態では、受信装置（１００ａ，１００ｂ）が３個のＳ／Ｐ回路を備えた場合の例を説明したが、これに限られない。多相クロック生成回路３が生成するクロックに応じた数のＳ／Ｐ回路を備えた回路構成であれば適宜変更可能である。
【００４７】
また、上記実施の形態では、エラーチェック回路（６ａ，６ｂ，６ｃ）が奇数パリティの誤り検出を行う回路構成の場合を例に説明したが、これに限られない。所望のデータとラッチしたデータとを比較してデータの正誤を判定可能な回路構成であれば適宜変更可能である。
【００４８】
また、上記実施の形態では、送信装置から受信装置へシリアルデータが伝送された後に受信装置内でパラレル変換する回路構成の場合を例に説明したが、これに限られない。伝送されるデータがパラレルデータである場合の回路構成にも適宜変更可能である。
【符号の説明】
【００４９】
１ａ  コンパレータ
１ｂ  コンパレータ
２  ＰＬＬ回路
３  多相クロック生成回路
４  出力信号制御回路
５ａ  Ｓ／Ｐ回路
５ｂ  Ｓ／Ｐ回路
５ｃ  Ｓ／Ｐ回路
６ａ  エラーチェック回路
６ｂ  エラーチェック回路
６ｃ  エラーチェック回路
７  セレクタ回路
８  ＥＸＯＲ
９  遅延付加回路
１０  遅延値調整回路
１１  ＲＡＭ
１２  メモリ
１３  マイコン
１４  セレクタ制御回路
１５  遅延回路
１６  セレクタ
１７  遅延回路
１８  セレクタ
２０〜３５  インバータ
１００ａ  受信装置
１００ｂ  受信装置
【図１】
2011061350.tif 000003
【図２】
2011061350.tif 000004
【図３】
2011061350.tif 000005
【図４】
2011061350.tif 000006
【図５】
2011061350.tif 000007
【図６】
2011061350.tif 000008
【図７】
2011061350.tif 000009
【図８】
2011061350.tif 000010
【図９】
2011061350.tif 000011
【図１０】
2011061350.tif 000012