(57)【要約】【課題】転送するデータを記憶するデータ記憶部のデータの配列を被転送装置およびこの装置の中のデータ保持部と一致させるとともに、データの転送速度を高速化させることを目的とする。【解決手段】レジスタＲを複数有する被転送装置２を複数接続し、各被転送装置２に対してデータをシリアル転送するデータ転送装置１であって、被転送装置２の順番ごとにレジスタＲの順番で記憶させるデータを配列して記憶するＲＡＭ１３と、ＲＡＭ１３からデータを読み出すためのアドレスをレジスタＲの順番ごとに被転送装置２の順番に配列して記憶するマスタアドレス記憶部１６と、マスタアドレス記憶部１６に対するアドレス指定をインクリメントにより行うアドレスカウンタ１５と、ＲＡＭ１３から読み出されたデータを被転送装置２に対して転送する複数の転送部１４と、を備えている。【選択図】  図１
2011118963.tif 000002
【特許請求の範囲】
【請求項１】
転送されたデータを保持するデータ保持部を複数有する被転送装置を複数接続し、各被転送装置に対してデータをシリアル転送するデータ転送装置であって、
前記データを前記被転送装置の順番ごとに前記データ保持部の順番に配列して記憶するデータ記憶部と、
このデータ記憶部から前記データを読み出すためのアドレスを前記データ保持部の順番ごとに前記被転送装置の順番に配列して記憶するマスタアドレス記憶部と、
このマスタアドレス記憶部に対するアドレス指定をインクリメントにより行うアドレスカウンタと、
前記データ記憶部から読み出されたデータを前記被転送装置に対して転送する複数の転送部と、
を備えたことを特徴とするデータ転送装置。
【請求項２】
前記マスタアドレス記憶部と前記データ記憶部との間に設けられ、前記マスタアドレス記憶部が記憶しているアドレスから前記被転送装置に転送しないアドレスを除外したアドレスを順番に配列して記憶する選択アドレス記憶部をさらに備えたこと
を特徴とする請求項１記載のデータ転送装置。
【請求項３】
前記マスタアドレス記憶部に記憶されているアドレスを先頭から順番に読み出して前記選択アドレス記憶部に記憶させるときに、前記転送しないアドレスを読み出したときには前記選択アドレス記憶部に対する記憶動作を禁止する制御を行う選択アドレス制御部をさらに備えたこと
を特徴とする請求項２記載のデータ転送装置。
【請求項４】
前記転送部から前記被転送装置にデータを転送する動作と前記マスタアドレス記憶部から前記選択アドレス記憶部にアドレスを記憶させる動作とをオーバラップさせること
を特徴とする請求項３記載のデータ転送装置。
【請求項５】
前記転送部から前記被転送装置にデータを転送する動作と前記マスタアドレス記憶部にアドレスを記憶させる動作とをオーバラップさせること
を特徴とする請求項１記載のデータ転送装置。
【請求項６】
請求項１乃至５の何れか１項に記載のデータ転送装置を備えたことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置間でデータを転送するためのデータ転送装置およびこのデータ転送装置を備えた半導体試験装置に関するものである。
【背景技術】
【０００２】
装置間でデータ転送を行う方式としては、主にパラレル転送とシリアル転送とが用いられている。パラレル転送は多数のデータを同時に転送させることができるが、転送されるデータ間で同期を取らなくてはならない等のことから、近年ではシリアル転送が用いられるようになっている。
【０００３】
図７に装置間でシリアル転送を行う従来のデータ転送装置の一例を示す。この図に示すように、データ転送装置１０１にＮ（Ｎは自然数）個の被転送装置１０２−１〜１０２−Ｎ（総称して被転送装置１０２）が接続されており、データ転送装置１０１から被転送装置１０２に対してデータのシリアル転送を行っている。データ転送装置１０１と各被転送装置１０２との間はデータをシリアル転送するシリアル転送経路１０３−１〜１０３−Ｎ（総称してシリアル転送経路１０３）により接続されている。また、データ転送装置１０１の動作制御を行う制御装置１０４がデータ転送装置１０１に接続されている。
【０００４】
被転送装置１０２はデータ転送装置１０１からのデータの転送先となる。各被転送装置１０２にはそれぞれＭ（Ｍは自然数）個のレジスタＲ１〜ＲＭ（総称してレジスタＲ）が設けられており、被転送装置１０２に転送されたデータが各レジスタＲに記憶される。各被転送装置１０２および被転送装置１０２の中のレジスタＲには番号が付されている。つまり、被転送装置１０２は１０２−１から順番に１０２−Ｎまで番号が付されており、図８（ｂ）に示すように、被転送装置１０２の中のレジスタＲはＲ１から順番にＲＭまで番号が付されている。
【０００５】
データ転送装置１０１はコントローラ１１１とアドレスカウンタ１１２とＲＡＭ１１３とＮ個の転送部１１４−１〜１１４−Ｎ（総称して転送部１１４）とイネーブル信号発生部１１５とを備えて概略構成している。また、制御装置１０４はトリガ発生部１２１と選択信号発生部１２２とを備えて概略構成している。
【０００６】
コントローラ１１１はアドレスカウンタ１１２の動作制御を行っており、制御装置１０４から出力されるトリガ信号のタイミングでアドレスカウンタ１１２の動作を開始させる。アドレスカウンタ１１２はＲＡＭ１１３から読み出すデータのアドレスを指定している。このため、アドレスカウンタ１１２にはＲＡＭ１１３の先頭アドレスを初期値として記憶させており、この先頭アドレスから順次指定するアドレスをインクリメントしていく。
【０００７】
ＲＡＭ１１３には各被転送装置１０２に転送するデータが記憶されており、アドレスカウンタ１１２から出力されるアドレスのデータを読み出して出力する。転送されるデータはＮ個の被転送装置１０２についてＭ個のレジスタＲになるため、その個数はＮ×Ｍになる。ここでは、ＲＡＭ１１３の先頭アドレスから順番にＮ×Ｍ個のデータがアドレス順に記憶されている。
【０００８】
このとき、ＲＡＭ１１３に記憶されるデータは被転送装置１０２の順番ごとにレジスタＲの順番で配列されている。図８（ａ）はＲＡＭ１１３に記憶されるデータの配列を示しており、Ｎ×Ｍ個のデータ（Ｄａｔａ）が先頭アドレスから順番に配列されている。各データはＮ個のデータ群に分割されており、第１データ群から第Ｎデータ群まで順番に配列されている。また、各データ群はＭ個のデータから構成されており、各データも番号順に配列されている。各データには２つの識別子「Ｘ」および「Ｙ」が付されており、ＤａｔａＸ−Ｙとなっている（１≦Ｘ≦Ｎ、１≦Ｙ≦Ｍ：Ｘ、Ｙは自然数）。ＤａｔａＸ−Ｙの「Ｘ」がデータ群を示し、「Ｙ」がデータ群を構成するデータを示している。
【０００９】
図８（ｂ）に示すように、データ群は被転送装置１０２に対応し、データ群を構成する各データはレジスタＲに対応している。つまり、「Ｘ」は被転送装置１０２の順番を示しており、「Ｙ」は被転送装置１０２の中のレジスタＲの順番を示している。これにより、被転送装置１０２の並び順および被転送装置１０２を構成する各レジスタＲの並び順とＲＡＭ１１３に記憶されるデータ群の並び順およびデータ群を構成する各データの並び順とを一致させることができる。つまり、配列順のイメージを同じにすることができる。
【００１０】
Ｎ個の転送部１１４はそれぞれがシリアル転送経路１０３に接続されており、シリアル転送経路１０３にデータを出力する。各転送部１１４にはＲＡＭ１１３からデータを入力しているが、このデータはパラレルデータになっている。このため、転送部１１４はパラレルデータからシリアルデータに変換して、シリアル転送経路１０３にデータを出力する。
【００１１】
図７のイネーブル信号発生部１１５は２つの機能を有しており、１つ目は動作させる転送部１１４を特定する機能であり、２つ目は転送が不要なデータを転送させないようにする機能である。まず、転送部１１４を特定する機能について説明する。イネーブル信号発生部１１５にはアドレスカウンタ１１２からＲＡＭ１１３の指定するアドレスが入力されており、このアドレスに基づいて何れの転送部１１４が転送動作を行うかの特定をしている。イネーブル信号発生部１１５は特定された転送部１１４にのみイネーブル信号を出力し、転送部１１４はこのイネーブル信号に基づいて転送動作を行う。
【００１２】
イネーブル信号発生部１１５にはアドレスの他に選択信号発生部１２２から選択信号が入力されている。選択信号はＲＡＭ１３に記憶されている各データについて転送を行うか否かを示す信号になっている。アドレスカウンタ１１２から入力したアドレスと選択信号とを比較して、当該アドレスに対応する選択信号が転送を行うことを示している場合にはイネーブル信号を出力し、転送しないことを示している場合にはイネーブル信号を出力している。これにより、不要なデータが転送されることを回避している。
【００１３】
以上の構成における動作について説明する。制御装置１０４のトリガ発生部１２１はトリガ信号をコントローラ１１１に出力し、コントローラ１１１はこのトリガ信号に基づいてアドレスカウンタ１１２からＲＡＭ１１３のアドレスを出力させる。アドレスカウンタ１１２の初期値はＲＡＭ１１３の先頭アドレスであるため、最初に読み出されるデータはＤａｔａ１−１である。
【００１４】
当該アドレスはイネーブル信号発生部１１５にも入力されており、このアドレスに基づいて動作させる転送部１１４を特定する。先頭アドレスの場合には転送部１１４−１になる。従って、ＲＡＭ１１３から読み出されたＤａｔａ１−１が転送部１１４−１からシリアル転送経路１０３−１に出力され、被転送装置１０２−１にデータがシリアル転送される。そして、被転送装置１０２−１のレジスタＲにＤａｔａ１−１が記憶される。
【００１５】
アドレスカウンタ１１２は先頭アドレスからインクリメントしたアドレスを出力していく。ＲＡＭ１１３からは順次データが読み出されて、転送部１１４が入力したデータを順次被転送装置１０２に転送していく。そして、最後のＤａｔａＮ−Ｍの転送が完了したときに、ＲＡＭ１１３に記憶されている全てのデータ（Ｍ×Ｎ個のデータ）の転送が完了する。このようにシリアル転送を行う技術としては、例えば特許文献１に開示されている技術がある。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００１−４３６９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図８（ａ）および（ｂ）に示すように、ＲＡＭ１１３に記憶されるデータの配列は被転送装置１０２およびレジスタＲの並び順と一致させている。これにより、被転送装置１０２のレジスタＲがＲＡＭ１１３に記憶されている何れのデータに対応するかを迅速且つ明瞭に把握することができる。このため、ＲＡＭ１１３にデータを記憶させるときや記憶されたデータを変更するとき、データを参照するとき等において、対象となるデータを極めて簡単に特定することが可能になる。
【００１８】
図８（ａ）にも示されるように、ＲＡＭ１１３の１つのデータ群を構成する各データは連続したアドレスに記憶されており、データの読み出しを行うアドレスはインクリメントにより指定されるため、１つのデータ群の中のＭ個のデータが連続して読み出される。つまり、１つの被転送装置１０２の中のＭ個のレジスタＲに転送するデータが連続して読み出される。
【００１９】
従って、１つの転送部１１４に対して連続してＭ個のデータが入力され、この転送部１１４はＭ個のデータを連続してシリアル転送経路１０３に出力してデータの転送を行う。このため、１つのシリアル転送経路１０３に転送されるデータが集中してしまい、１つのデータの転送が完了するまで次のデータの転送を行うことができなくなる。これにより、ＲＡＭ１１３から次のデータを読み出すことができなくなり、次のデータを待機させなくてはならなくなる。
【００２０】
つまり、Ｎ本のシリアル転送経路１０３を有しているのにもかかわらず、Ｎ本のうち１本のシリアル転送経路１０３のみが転送動作を行っている状態になり、極めて転送効率が低いものになる。従って、ＲＡＭ１１３の読み出し速度もシリアル転送経路１０３の転送速度に依存して、非常に低い速度になる。このため、全体としての転送速度が著しく低速化する。
【００２１】
そこで、本発明では、転送するデータを記憶するデータ記憶部のデータの配列を被転送装置およびこの装置の中のデータ保持部と一致させるとともに、データの転送速度を高速化させることを目的とする。
【課題を解決するための手段】
【００２２】
以上の課題を解決するため、本発明の請求項１のデータ転送装置は、転送されたデータを保持するデータ保持部を複数有する被転送装置を複数接続し、各被転送装置に対してデータをシリアル転送するデータ転送装置であって、前記データを前記被転送装置の順番ごとに前記データ保持部の順番に配列して記憶するデータ記憶部と、このデータ記憶部から前記データを読み出すためのアドレスを前記データ保持部の順番ごとに前記被転送装置の順番に配列して記憶するマスタアドレス記憶部と、このマスタアドレス記憶部に対するアドレス指定をインクリメントにより行うアドレスカウンタと、前記データ記憶部から読み出されたデータを前記被転送装置に対して転送する複数の転送部と、を備えたことを特徴とする。
【００２３】
このデータ転送装置によれば、データ記憶部に記憶されるデータの配列は被転送装置およびデータ保持部の順番と一致しているため、データの取り扱いが極めて容易になる。そして、データ記憶部から読み出されたデータは各転送部に対して順次出力されていくため、各転送部から並列的にデータ転送が可能になり、データの転送速度の高速化が図れる。
【００２４】
本発明の請求項２のデータ転送装置は、請求項１記載のデータ転送装置であって、前記マスタアドレス記憶部と前記データ記憶部との間に設けられ、前記マスタアドレス記憶部が記憶しているアドレスから前記被転送装置に転送しないアドレスを除外したアドレスを順番に配列して記憶する選択アドレス記憶部をさらに備えたことを特徴とする。
【００２５】
このデータ転送装置によれば、選択アドレス記憶部には転送しないデータを除外したデータが記憶されていることから、転送が必要なデータのみが読み出されて被転送装置に転送されるようになる。このため、データの転送速度をさらに高速化できるようになる。
【００２６】
本発明の請求項３のデータ転送装置は、請求項２記載のデータ転送装置であって、前記マスタアドレス記憶部に記憶されているアドレスを先頭から順番に読み出して前記選択アドレス記憶部に記憶させるときに、前記転送しないアドレスを読み出したときには前記選択アドレス記憶部に対する記憶動作を禁止する制御を行う選択アドレス制御部をさらに備えたことを特徴とする。
【００２７】
このデータ転送装置によれば、マスタアドレス記憶部の先頭アドレスから順番に読み出したデータ記憶部のアドレスについて、転送を行わないデータのアドレスのときには記憶動作を禁止することで、選択アドレス記憶部に不要なデータのアドレスを除外したアドレスを記憶させることができるようになる。
【００２８】
本発明の請求項４のデータ転送装置は、請求項３記載のデータ転送装置であって、前記転送部から前記被転送装置にデータを転送する動作と前記マスタアドレス記憶部から前記選択アドレス記憶部にアドレスを記憶させる動作とをオーバラップさせることを特徴とする。
【００２９】
このデータ転送装置によれば、選択アドレス記憶部にデータを記憶させる動作をデータの転送動作にオーバラップさせているため、全体としての転送時間をさらに短縮化できるようになる。
【００３０】
本発明の請求項５のデータ転送装置は、請求項１記載のデータ転送装置であって、前記転送部から前記被転送装置にデータを転送する動作と前記マスタアドレス記憶部にアドレスを記憶させる動作とをオーバラップさせることを特徴とする。
【００３１】
このデータ転送装置によれば、マスタアドレス記憶部にデータを記憶させる動作をデータの転送動作にオーバラップさせているため、全体としての転送時間をさらに短縮化できるようになる。
【００３２】
本発明の請求項６の半導体試験装置は、請求項１乃至５の何れか１項に記載のデータ転送装置を備えたことを特徴とする。
【００３３】
前述したデータ転送装置は半導体試験装置に用いることができる。例えば、メモリの試験を行うメモリテスタにおいては、メモリに設けられる複数のピンにメモリテスタを接続して、各ピンに対してデータを転送して試験を行う。このようなメモリテスタに前述したデータ転送装置を適用することができる。
【発明の効果】
【００３４】
本発明は、データ記憶部に記憶させるデータを被転送装置およびデータ保持部の並び順と一致させることで、データの取り扱いが極めて簡単になる。そして、データ記憶部から読み出されたデータは各転送部に対して順次出力されていくため、各転送部から並列的にデータ転送が行われることから、データの転送速度の高速化が図れるようになる。
【図面の簡単な説明】
【００３５】
【図１】実施形態のデータ転送装置の概略構成を示すブロック図である。
【図２】図１の被転送装置およびレジスタの構成を示す図である。
【図３】マスタアドレス記憶部、選択アドレス記憶部およびＲＡＭの配列を示す図である。
【図４】第１の比較例を示すタイムチャートである。
【図５】第２の比較例を示すタイムチャートである。
【図６】第３の比較例を示すタイムチャートである。
【図７】従来のデータ転送装置の概略構成を示すブロック図である。
【図８】図７のＲＡＭに記憶されるデータの配列と被転送装置およびレジスタとの関係を説明するための図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施形態について図面を参照して説明する。以下において説明するデータ転送装置は半導体試験装置、特にメモリを試験するメモリテスタとして機能する半導体試験装置に適用した例について説明する。勿論、メモリ以外のＩＣやＬＳＩ等の被試験デバイスの試験を行う半導体試験装置に本発明のデータ転送装置を適用することもできる。また、半導体試験装置以外であっても、装置間でデータのシリアル転送を行う装置であれば任意の装置に本発明を適用することができる。
【００３７】
図１において、本発明のデータ転送装置１はＮ（Ｎは自然数）個の被転送装置２−１〜２−Ｎに接続されている。データ転送装置１と各被転送装置２との間はシリアル転送経路３により接続されており、シリアル転送経路３は被転送装置２ごとに設けられていることから、シリアル転送経路３の本数はＮ本になる。シリアル転送経路３は装置間を接続するための信号ケーブル等であり、データをシリアル転送するための経路になる。また、データ転送装置１は制御装置４に接続されており、この制御装置４の制御によりデータ転送装置１が動作を行う。
【００３８】
データ転送装置１はデータを転送するための装置であり、被転送装置２はデータが転送される装置である。メモリテスタに適用した場合には、データ転送装置１はピンエレクトロニクスカードとして機能させ、被転送装置２はＤＣＬ（ドライバコンパレータロード）として機能させることができる。ＤＣＬはメモリに入力する信号を印加するドライバとメモリから出力された信号を判定するコンパレータとメモリに接続される負荷（ロード）とを備える回路であり、ＤＣＬには試験対象であるメモリのピンが接続される。
【００３９】
ＤＣＬがメモリに入力する信号や判定を行うために必要な信号を生成するためのデータが必要になり、このデータがピンエレクトロニクスカードとして機能するデータ転送装置から転送される。ＤＣＬとして機能する被転送装置２は転送されたデータを保持して、メモリに対して信号を入力する。
【００４０】
従って、被転送装置２には転送されたデータを保持するデータ保持部（レジスタ）が備えられる。ここでは、被転送装置２にはＭ（Ｍは自然数）個のレジスタＲ１〜ＲＭ（総称してレジスタＲ）が備えられているものとする。なお、以下においては、各被転送装置２に設けられるレジスタＲの個数は同じＭ個として説明するが、被転送装置２によってレジスタＲの個数が異なるものであってもよい。
【００４１】
図１においては、被転送装置２−１〜２−Ｎを「＃１」〜「＃Ｎ」として示している。各被転送装置２は２−１から２−Ｎまで番号順に配列されている。そして、図２に示すように、各被転送装置２の中に設けられるレジスタＲも番号順に配列されており、１番目のレジスタＲ１からＭ番目のレジスタＲＭまで順番に並んでいる。各レジスタＲに記憶されたデータは、先頭のレジスタＲ１から順番に外部（メモリ等）に出力することができる。
【００４２】
データ転送装置１の構成について説明する。データ転送装置１はコントローラ１１とイネーブル信号発生部１２とＲＡＭ１３とＮ個の転送部１４−１〜１４−Ｎ（総称して転送部１４）とアドレスカウンタ１５とマスタアドレス記憶部１６と選択アドレス記憶部１７と選択アドレス制御部１８とセレクタ１９とを備えて概略構成している。また、データ転送装置１の制御を行う制御装置４はトリガ発生部２１と選択信号発生部２２とを備えて概略構成している。
【００４３】
コントローラ１１はイネーブル信号発生部１２とアドレスカウンタ１５とセレクタ１９との制御を行っている。コントローラ１１は制御装置４のトリガ発生部２１に接続されており、トリガ発生部２１が発生するトリガ信号に基づいて制御を開始する。イネーブル信号発生部１２は選択アドレス記憶部１７から出力されるアドレスに基づいて、転送動作を行う転送部１１４に対してイネーブル信号を発生して出力する。
【００４４】
ＲＡＭ１３は被転送装置２に転送するデータを記憶するデータ記憶部である。このＲＡＭ１３には図３（ｃ）の配列（図８と同じ配列）で各データが記憶されている。つまり、被転送装置２の順番ごとにレジスタＲを順番に並べた配列で各データが記憶されている。具体的には、Ｎ個のデータ群（第１データ群から第Ｎデータ群まで）が番号順に並んでおり、各データ群の中でＭ個のデータ（Ｄａｔａ）が番号順に並んで配列されている。
【００４５】
各データ群はそれぞれ被転送装置２に対応しており、１つのデータ群を構成するデータはそれぞれレジスタＲに対応している。そして、図３（ｃ）に示すように、各データには２つの識別子が付されている。ＤａｔａＸ−Ｙ（１≦Ｘ≦Ｎ、１≦Ｙ≦Ｍ：Ｘ、Ｙは自然数）のうち「Ｘ」がデータ群（被転送装置２）を示し、「Ｙ」がデータ群を構成するデータ（レジスタＲ）を示している。以上のように、各データはＲＡＭ１３の先頭アドレスから順番にＮ×Ｍ個が配列されている。
【００４６】
転送部１４はシリアル転送経路３に接続されており、入力したデータをシリアル転送経路３に出力する。これにより、シリアル転送経路３からデータが被転送装置２にシリアル転送される。データ転送装置１の内部で扱うデータはパラレルデータになっており、パラレルデータをシリアルデータに変換してシリアル転送経路３に出力する。なお、転送部１４がシリアルデータを入力している場合には、データ変換をすることなくそのままの形式でデータを出力する。そして、Ｎ個の転送部１４のうちイネーブル信号発生部１２からイネーブル信号を入力した転送部１１４のみがシリアル転送経路３にデータを出力する。
【００４７】
アドレスカウンタ１５はマスタアドレス記憶部１６および選択アドレス記憶部１７のアドレスを指定するためのアドレス指定部である。アドレスカウンタ１５は初期値としてマスタアドレス記憶部１６および選択アドレス記憶部１７の先頭アドレスを記憶しており、指定するアドレスを先頭アドレスからインクリメントしていく。ここでは、前記２つの記憶部の先頭アドレスはゼロ（０番地）であるものとする。
【００４８】
アドレスカウンタ１５はコントローラ１１の制御により、アドレスの出力およびインクリメントを開始する。そして、マスタアドレス記憶部１６、選択アドレス記憶部１７の最後のデータを読み出したときに、コントローラ１１によりアドレスカウンタ１５が指定するアドレスを初期値に戻す（リセットを行う）。
【００４９】
マスタアドレス記憶部１６はＲＡＭ１３のアドレス（メモリアドレス）をデータとして記憶している。図３（ａ）はマスタアドレス記憶部１６が記憶するメモリアドレス（Ａｄｄ）の配列を示しており、ＡｄｄＸ−ＹはＤａｔａＸ−Ｙが記憶されるアドレスを示している。
【００５０】
マスタアドレス記憶部１６が記憶するメモリアドレスの順番は、Ｙの順番ごとにＸの順番に並べた配列になっている。つまり、Ａｄｄ１−１から開始して、Ｘを１番目からＭ番目までインクリメントさせるごとにＹをインクリメントさせるようにした配列になっている。前述したように、Ｘは被転送装置２を示し、ＹはレジスタＲを示していることから、マスタアドレス記憶部１６が記憶するメモリアドレスの順番は、レジスタＲの順番ごとに被転送装置２を順番に並べた配列になっている。
【００５１】
なお、前述したＲＡＭ１３が記憶するデータ（Ｄａｔａ）の順番はＸの順番ごとにＹの順番に並べた構成になっており、Ｄａｔａ１−１から開始して、Ｙを１番目からＮ番目までインクリメントさせるごとにＸをインクリメントさせるようにした配列になっている。
【００５２】
選択アドレス記憶部１７について説明する。選択アドレス記憶部１７はマスタアドレス記憶部１６に記憶されているメモリアドレスのうちデータ転送を行うデータのメモリアドレスのみを抽出して記憶している。換言すれば、マスタアドレス記憶部１６に記憶されるデータから転送を行わないデータのメモリアドレスを除外して記憶している。
【００５３】
選択アドレス制御部１８はデコーダ・カウンタとして機能し、デコーダ機能としては選択アドレス記憶部１７にメモリアドレスを記憶させるときの動作制御を行い、カウンタ機能としては選択アドレス記憶部１７のアドレスを生成する。このために、選択アドレス制御部１８はアドレスカウンタ１５から出力されるアドレスと制御装置４の選択信号発生部２２から出力される選択信号とに基づいて動作を行う。
【００５４】
ここで、選択信号について説明する。選択信号は選択信号発生部２２により出力されており、マスタアドレス記憶部１６に記憶されている各メモリアドレスに対応するデータについて転送を行うか否かの情報になっている。選択信号発生部２２は、図３（ａ）に示すマスタアドレス記憶部１６が記憶しているメモリアドレスの並び順を記憶しており、且つ各メモリアドレスについて転送を行うか否かの情報を有している。
【００５５】
例えば、選択信号をＭ×Ｎビットの二値のデータとすることができる。マスタアドレス記憶部１６の先頭アドレスに記憶されるＡｄｄ１−１から順番にＡｄｄＮ−Ｍまでを選択信号の１ビット目からＮ×Ｍビット目までそれぞれ対応させ、ビットの値が「１」のときには転送を行うことを示し、「０」のときには転送を行わないことを示すようにすることができる。
【００５６】
転送動作を行うか否かについては種々の状況により任意に設定することができる。  例えば、データ転送装置１をメモリテスタに適用した場合、メモリのピンのうち使用しないピンが存在する場合がある。この場合に、当該ピンに接続される被転送装置２からはデータの転送を行わない。また、メモリのピンにかかわらず、被転送装置２自身を使用しない設定とすることもある。いずれにせよ、被転送装置２或いはレジスタＲについてデータ転送が不要な場合があり、この場合にはＲＡＭ１３からデータを読み出さないようにしている。
【００５７】
以上の選択信号を選択アドレス制御部１８が入力する。前述したように、選択アドレス制御部１８にはアドレスカウンタ１５からアドレスを入力している。このアドレスはマスタアドレス記憶部１６の先頭アドレス（ゼロ）から順次インクリメントしたものになる。選択信号はマスタアドレス記憶部１６が記憶するメモリアドレスの並び順で転送を行うか否かの情報になっており、この選択信号と入力したアドレスとに基づいて、当該アドレスのデータを転送するか否かを判定できる。例えば、前述したようにＭ×Ｎビットの信号とする場合には、入力したアドレスに対応するビットを参照することで、転送を行なうか否かを認識することができる。
【００５８】
これにより、選択アドレス制御部１８は入力したアドレスごとに転送を行うか否かを判定できる。そして、転送を行うと判定した場合にはライト制御信号を選択アドレス記憶部１７に出力する。このライト制御信号は選択アドレス記憶部１７の記憶動作を許可する信号になる。一方、ライト制御信号が出力されない場合には、記憶動作が禁止される。
【００５９】
また、選択アドレス制御部１８はカウンタ機能としても機能する。選択アドレス制御部１８は値をカウントしており、選択アドレス制御部１８からライト制御信号を出力したときに値のインクリメントを行う。そして、初期値として選択アドレス制御部１８の先頭アドレス（ゼロ）を記憶しており、これにより選択アドレス記憶部１７のアドレスを生成する。生成されたアドレスは選択アドレス記憶部１７に出力される。
【００６０】
セレクタ１９はコントローラ１１により制御されており、アドレスカウンタ１５が出力するアドレスと選択アドレス制御部１８が出力するアドレスとのうち何れか一方を選択して選択アドレス記憶部１７に出力している。選択信号はコントローラ１１の動作を開始させるトリガとしても機能しており、トリガ発生部２１が発生するトリガ信号に基づいてコントローラ１１の動作が開始したときには、アドレスカウンタ１５のアドレスが選択され、選択信号に基づいてコントローラ１１の動作が開始したときには、選択アドレス制御部１８のアドレスが選択される。
【００６１】
以上が概略構成である。次に動作について説明する。以下における動作は、データ記憶動作とデータ転送動作との２つの動作に分かれている。最初にデータ記憶動作について説明する。なお、データ記憶動作のときには、マスタアドレス記憶部１６はリードモード（データの読み出しを行うモード）に設定し、選択アドレス記憶部１７はライトモード（データの記憶を行うモード）に設定する。データ転送動作のときには選択アドレス記憶部１７をリードモードに設定する。
【００６２】
データ記憶動作は選択信号発生部２２が発生する選択信号をトリガとして開始される。発生した選択信号はコントローラ１１に入力され、コントローラ１１は選択アドレス制御部１８が出力するアドレスを選択するようにセレクタ１９を制御する。
【００６３】
そして、コントローラ１１はアドレスカウンタ１５の動作を開始させる。最初は、アドレスカウンタ１５からマスタアドレス記憶部１６の先頭アドレス（ゼロ）が出力されており、順次インクリメントしたアドレスが出力される。出力されたアドレスはマスタアドレス記憶部１６と選択アドレス制御部１８とに入力される。
【００６４】
マスタアドレス記憶部１６に入力されたアドレスは、このマスタアドレス記憶部１６のアドレスを指定する。データ記憶動作ではマスタアドレス記憶部１６はリードモードになっているため、先頭アドレスに記憶されているメモリアドレスＡｄｄ１−１から順番にＡｄｄＮ−Ｍまで読み出される。読み出されたメモリアドレスは順次選択アドレス記憶部１７に出力される。
【００６５】
アドレスカウンタ１５が出力するアドレスは選択アドレス制御部１８に対しても入力される。選択アドレス制御部１８は、アドレスカウンタ１５からのアドレスと選択信号とに基づいて、マスタアドレス記憶部１６の当該アドレスが記憶するメモリアドレスのデータの転送を行うか否かを判定する（デコーダ機能）。転送を行うと判定した場合には、選択アドレス記憶部１７に対してライト制御信号を出力する。ライト制御信号は選択アドレス記憶部１７に入力され、このライト制御信号を入力したときにのみ、選択アドレス記憶部１７はマスタアドレス記憶部１６から出力されるメモリアドレスを記憶する。
【００６６】
そして、選択アドレス制御部１８は値をカウントしており、カウントした値をセレクタ１９に出力する（カウンタ機能）。この値は選択アドレス記憶部１７の先頭アドレス（ゼロ）を起点として、ライト制御信号を出力した回数分だけインクリメントした値になる。ライト制御信号はマスタアドレス記憶部１６から出力されるメモリアドレスを選択アドレス記憶部１７に記憶させる制御を行う信号であり、このライト制御信号の出力回数は選択アドレス記憶部１７に有効に記憶されたメモリアドレスの個数になる。
【００６７】
これにより、選択アドレス記憶部１７の先頭アドレス（ゼロ）から順番に、有効に記憶されたメモリアドレスの個数を選択アドレス制御部１８がカウントしていることになる。よって、このカウントした値は選択アドレス記憶部１７のアドレスを指定していることになる。つまり、先頭アドレスから順番に有効に記憶させるメモリアドレスを配列した場合のアドレスを指定している。
【００６８】
選択アドレス制御部１８はこのカウントした値を選択アドレス制御部１８のアドレスとして出力している。そして、セレクタ１９は選択アドレス制御部１８から出力されるアドレスを選択していることから、選択アドレス制御部１８にアドレスが入力される。
【００６９】
従って、選択アドレス記憶部１７にはマスタアドレス記憶部１６から順次出力されるメモリアドレスがデータとして入力され、選択アドレス制御部１８から出力されるアドレスがアドレスを指定し、ライト制御信号により記憶動作の禁止または許可が制御される。
【００７０】
マスタアドレス記憶部１６からメモリアドレスを入力したとしても、ライト制御信号が入力されていなければメモリアドレスは記憶されず、ライト制御信号を入力したときのみメモリアドレスが記憶されるため、転送を行うデータのメモリアドレスのみが記憶される。そして、選択アドレス制御部１８は有効に記憶させるアドレスを先頭アドレスから順番に指定しているため、転送が必要なデータのメモリアドレスのみが先頭アドレスから順番に記憶されていく。
【００７１】
図３（ｂ）は選択アドレス記憶部１７が記憶しているメモリアドレスの一例を示している。この例では、被転送装置２−１、２−３および２−５以外の被転送装置２にデータを転送しないようになっており、データ群２−１、２−３および２−５を構成するデータのみが記憶されている。つまり、ＡｄｄＸ−ＹのうちＸが１、３および５のデータのみが記憶されている。換言すれば、これら以外のデータを除外して記憶している。
【００７２】
従って、選択アドレス記憶部１７に記憶されるデータ量を大幅に削減できる。これにより、選択アドレス記憶部１７に必要な容量を削減でき、且つ記憶されるデータ（メモリアドレス）の量が少ないことから、高速にデータを読み出すことが可能になる。
【００７３】
以上の動作をアドレスカウンタ１５がマスタアドレス記憶部１６の先頭アドレス（ゼロ）からＭ×Ｎ個のメモリアドレスまで行った時点でデータ記憶動作が終了する。データ記憶動作が終了したときには、コントローラ１１はアドレスカウンタ１５を初期値（ゼロ）に戻す。
【００７４】
以上のデータ記憶動作が終了した後にデータ転送動作を行う。データ転送動作は実際に被転送装置２に対してデータを転送する動作になる。このデータ転送動作を行うときには、選択アドレス記憶部１７はリードモードに設定しておく。なお、マスタアドレス記憶部１６はデータ転送動作に影響を与えないため、何れのモードに設定してもよい。
【００７５】
データ転送動作はトリガ発生部２１から出力されるトリガ信号をコントローラ１１が入力することにより開始される。コントローラ１１はアドレスカウンタ１５から出力されるアドレスを初期値（選択アドレス記憶部１７の先頭アドレス）からインクリメントしていく。同時に、コントローラ１１はトリガ信号に基づいて動作を開始しているため、アドレスカウンタ１５から出力されるアドレスを選択するようにセレクタ１９を制御する。
【００７６】
前述したデータ記憶動作ではアドレスカウンタ１５はマスタアドレス記憶部１６のアドレスを指定していたが、データ転送動作では選択アドレス記憶部１７のアドレスを指定している。セレクタ１９はアドレスカウンタ１５から出力されるアドレスを選択しているため、このアドレスが選択アドレス記憶部１７に入力される。
【００７７】
選択アドレス記憶部１７に入力されるアドレスは先頭アドレスから順次インクリメントしたものになる。従って、図３（ｂ）に示されるようなメモリアドレスが先頭アドレスから順次読み出される。なお、データ転送動作では選択アドレス記憶部１７はリードモードになっているため、ライト制御信号の影響は受けない。
【００７８】
選択アドレス記憶部１７から順次読み出されるメモリアドレスはＲＡＭ１３から読み出すデータのアドレスを指定している。そして、レジスタＲの順番（ＡｄｄＸ−Ｙのうち「Ｙ」の順番）ごとに被転送装置２を順番（ＡｄｄＸ−Ｙのうち「Ｘ」の順番）に並べた配列になっており、且つ転送を行わないデータのメモリアドレスを除外したものになっている。
【００７９】
図３（ｂ）の例では、Ａｄｄ１−１、３−１、５−１、・・・と順番に配列されており、これは「Ｙ」の順番である１について、「Ｘ」の順番を１〜５まで番号順に並べた配列になっており、且つ「Ｘ」については転送を行う１番（被転送装置２−１）、３番（被転送装置２−３）および５番（被転送装置２−５）のみが記憶されている。
【００８０】
イネーブル信号発生部１２は選択アドレス記憶部１７から出力されるメモリアドレスを先頭アドレスから順番に入力しており、このメモリアドレスに基づいてイネーブル信号を出力する。入力するメモリアドレスはＡｄｄＸ−Ｙになっていることから、このうち「Ｘ」を参照することで、動作を行う転送部１４を特定できる。そして、動作を行う転送部１４にのみイネーブル信号を出力する。
【００８１】
従って、最初に選択アドレス記憶部１７から出力されるメモリアドレスはＡｄｄ１−１であり、このメモリアドレスはＲＡＭ１３の第１データ群の１番目のデータであるＤａｔａ１−１を読み出す。そして、読み出したＤａｔａ１−１を各転送部１４に出力する。一方、イネーブル信号発生部１２はＡｄｄ１−１に基づいて、転送部１４−１に対してのみイネーブル信号を出力する。
【００８２】
よって、転送部１４−１のみがデータの転送動作を行う。転送部１４−１は入力したＤａｔａ１−１をパラレルデータからシリアルデータに変換してシリアル転送経路３−１に出力する。これにより、Ｄａｔａ１−１がシリアル転送経路３−１によりシリアル転送される。そして、転送されたＤａｔａ１−１は被転送装置２−１の先頭のレジスタＲ１に記憶される。
【００８３】
次に選択アドレス記憶部１７から読み出されるメモリアドレスはＡｄｄ３−１である。Ａｄｄ３−１はＲＡＭ１３の第３データ群の１番目のデータＤａｔａ３−１を指定している。そして、イネーブル信号発生部１２はＡｄｄ３−１に基づいて、転送部１４−３のみにイネーブル信号を出力する。よって、転送部１４−３がＤａｔａ３−１のデータ変換を行って、シリアル転送経路３−３にＤａｔａ３−３を出力する。
【００８４】
次に選択アドレス記憶部１７から読み出されるメモリアドレスはＡｄｄ５−１であり、これによりＲＡＭ１３の第５データ群の１番目のデータＤａｔａ５−１が読み出されて、イネーブル信号発生部１２が転送部１４−５にのみイネーブル信号を出力することから、転送部１４−５のみがデータの転送動作を行う。
【００８５】
従って、ＲＡＭ１３から順次読み出されるデータはそれぞれ異なる転送部１４に入力されてデータの転送動作が行われる。つまり、順次異なる転送部１４にデータを出力させて、データを入力した転送部１４を並列的に動作させることができる。前記の場合には、転送部１４−１と１４−３と１４−５とに順次データを出力して、これらの転送部１４を並列的に動作させることができる。これにより、複数の転送部１４が並列的に動作することから、データの転送効率が向上し、全体としての転送速度を高速化することができる。
【００８６】
ここで、本発明の動作をデータ記憶動作とデータ転送動作とに分けているが、データ記憶動作を省略するものであってもよい。データ記憶動作は転送を行わないデータのメモリアドレスを除外する動作であり、この動作を行わなくても、各転送部１４を並列的に動作させることは可能である。または、ＲＡＭ１３に記憶されている全てのデータを転送する場合には、そもそも除外する必要がない。
【００８７】
全てのデータを転送する場合には、全てのレジスタＲおよび被転送装置２について、レジスタＲの順番ごとに被転送装置２を順番に並べたメモリアドレスが読み出されるため、Ｄａｔａ１−１、２−１、３−１、・・・というように、それぞれ異なる転送部１４に対して出力されるデータがＲＡＭ１３から読み出される。これにより、各転送部１４を並列的に動作させることができることから、データ転送の高速化を図ることができる。この場合には、選択アドレス記憶部１７と選択アドレス制御部１８とセレクタ１９とは不要になり、マスタアドレス記憶部１６とＲＡＭ１３とが直接的に接続される。
【００８８】
次に、比較例について、図４、図５および図６を用いて説明する。図４は第１の比較例のタイムチャートを示しており、背景技術で説明した場合と同様にＲＡＭ１３の先頭アドレスから順番にデータを読み出している。図５は第２の比較例のタイムチャートを示しており、背景技術と同様にＲＡＭ１３の先頭アドレスから順番にデータを読み出しているが、各転送部１４にＦＩＦＯ（First In First Out）を設けている。図６は第３の比較例のタイムチャートを示しており、本発明の動作を示している。ただし、全てのデータを転送する場合を示している（転送しないデータを除外していない）。
【００８９】
図４〜図６において、「＃１」〜「＃Ｎ」は被転送装置２−１〜２−Ｎを示しており、ｔ１はＲＡＭ１３からデータを読み出して転送部１４に入力されるまでの時間を示し、ｔ２は転送部１４から被転送装置２にデータが転送されるまでの時間を示している。
【００９０】
データ転送装置１の内部の処理速度は高速になっている。これは、データ転送装置１が１つの回路基板を構成しており、基板内部では高速に信号伝達が行われるためである。一方、シリアル転送経路３の転送速度はデータ転送装置１の内部の処理速度に比べると非常に低速になる。これは、シリアル転送経路３には信号ケーブル等を用いているためである。よって、時間ｔ１はｔ２に対して非常に短い時間になる。
【００９１】
図４に示すように、第１の比較例では、ＲＡＭ１３の先頭アドレスから順番にデータを読み出しており、且つ１つの被転送装置２を構成するＭ個のレジスタＲに記憶させるデータ（Ｄａｔａ１−１、１−２、・・・、１−Ｍ）が連続して読み出されるため、Ｍ個のデータが１つの転送部１４に対して連続して出力される。このため、転送部１４−１から被転送装置２−１に対してＭ個のデータ転送が完了した後に、次の転送部１４−２の転送動作が開始される。
【００９２】
このため、転送部１４−１がＭ個のデータの転送を完了するのはｔ２×Ｍの時間が経過したときである。そして、Ｎ個の転送部１４に同じ時間を要するため、全てのデータ転送が完了するのはｔ２×Ｍ×Ｎの経過後になる。なお、最初のＤａｔａ１−１がＲＡＭ１３から読み出されてから転送部１４−１に入力されるまでに時間ｔ１を要するため、トリガ信号を入力してから全てのデータ転送が完了するまでに要する時間はｔ１＋ｔ２×Ｍ×Ｎになる。
【００９３】
次に、第２の比較例について説明する。この比較例では各転送部１４にＦＩＦＯを設けている。これにより、転送部１４の転送動作にかかわらずＲＡＭ１３から順次データを読み出して出力させることができるようになる。つまり、ＦＩＦＯを各転送部１４に設けることにより、ＲＡＭ１３の動作と転送部１４の動作とを独立させることができるようになる。このため、ＦＩＦＯには少なくとも「Ｍ−１」個のデータを蓄積可能な段数を持たせておく必要がある。
【００９４】
従って、ＦＩＦＯを設けることにより、１つの転送部１４に対してＭ個のデータを出力した段階で次の転送部１４に対してデータの出力を行うことができる。図５に示すように、転送部１４−１のＦＩＦＯにＭ個のデータを出力した段階で、次の転送部１４−２に対してデータが出力されるようになる。ｔ１はｔ２よりも非常に短い時間になるため、転送部１４−２にデータが出力されたときには未だ転送部１４−１はデータの転送動作を行っている。これにより、転送部１４−１と１４−２とを並列的に動作させることができる。同様に、転送部１４−３以降も並列的に動作させることができる。
【００９５】
前述したように、転送部１４−２が転送動作を開始するのは、ＲＡＭ１３の先頭アドレスから連続的に読み出したＭ個のデータ（Ｄａｔａ１−１〜Ｄａｔａ１−Ｍ）を転送部１４−１に出力したときであり、時間ｔ１×Ｍの経過後である。このため、転送部１４−Ｎが転送動作を開始するのはｔ１×Ｍ×（Ｎ−１）の経過後になる。転送動作を完了するのは、転送部１４−Ｎが転送動作を開始してからＭ個のデータの転送を完了したときであり、このためさらにｔ２×Ｍの時間を要する。
【００９６】
よって、Ｄａｔａ１−１の読み出し時間ｔ１を加味して、トリガ信号を入力してから全てのデータの転送動作が完了するまでに要する時間はｔ１＋ｔ１×Ｍ×（Ｎ−１）＋ｔ２×Ｍになる。第１の比較例と比べると、ｔ２に乗じている時間がＭだけになるため、第２の比較例は第１の比較例よりも高速に転送動作を完了できる。
【００９７】
ただし、転送部１４−Ｎが転送を開始するまでにｔ１×Ｍ×（Ｎ−１）の時間を要しており、ｔ１は短い時間であるもののＭとＮ−１とを乗じているため、ある程度の時間を要するようになる。この時間は無駄な待機時間（オーバヘッド）になっており、転送速度の低速化を招来する要因となる。
【００９８】
図６は第３の比較例を示している。第３の比較例は本発明の動作であり、ＲＡＭ１３の先頭アドレスから順番にデータを読み出すのではなく、マスタアドレス記憶部１６の先頭アドレスから順番に配列されているメモリアドレスの順番でＲＡＭ１３からデータが読み出される。そして、マスタアドレス記憶部１６はレジスタＲの順番ごとに被転送装置２の順番でメモリアドレスを並べて記憶していることから、順次異なる転送部１４に対してＲＡＭ１３から読み出したデータが入力されていく。
【００９９】
よって、ＲＡＭ１３から最初に読み出したＤａｔａ１−１は転送部１４−１に入力され、Ｄａｔａ２−１、Ｄａｔａ２−１、・・・、ＤａｔａＮ−１がそれぞれ転送部１４−２、１４−３、・・・、１４−Ｎに順番に入力されていく。従って、Ｄａｔａ１−１が転送部１４−１に入力されてからＤａｔａ２−１が転送部１４−２に入力されるまでに要する時間は、１つのデータをＲＡＭ１３から読み出して転送部１４に入力するまでの時間ｔ１になる。このため、転送部１４−ＮにＤａｔａＮ−１が入力されるまでに要する時間はｔ１×（Ｎ−１）になる。
【０１００】
従って、トリガ信号を入力してから転送部１４−１が転送動作を開始するまでの時間はｔ１＋ｔ１×（Ｎ−１）＝ｔ１×Ｎになる。そして、Ｍ個のデータを転送するのに要する時間はｔ２×Ｍであることから、トリガ信号を入力してから全てのデータの転送を完了するまでに要する時間はｔ１×Ｎ＋ｔ２×Ｍになる。
【０１０１】
つまり、第３の比較例（つまり、本発明）の場合には、待機時間を第２の比較例と比べて１／Ｍにすることができる。これにより、無駄な待機時間を大幅に短縮できることから、全体としての転送時間を高速化できるようになる。
【０１０２】
そして、図６の例では、全てのデータを転送する場合を説明したが、選択アドレス記憶部１７を用いることで、不要なデータの転送を除外できる。例えば、Ｎ個の被転送装置２のうち半分の被転送装置２にデータ転送が不要な場合には、前記の待機時間「ｔ１×Ｎ」も半分になる。また、図３（ｂ）のように、被転送装置２−１、２−３、２−５の３つのみのデータ転送を行う場合には、待機時間は「ｔ１×３」になる。
【０１０３】
近年のメモリテスタ等においては、１つの被転送装置２に対して多種多様なデータが設定されることから、被転送装置２の内部に多数のレジスタＲを設けるようになっている。このため、レジスタＲの個数Ｍは大きな値になる。Ｍの値が大きいような場合には、待機時間を大幅に短縮できるようになる。
【０１０４】
また、シリアル転送経路３の転送時間が高速化されて時間ｔ２が短くなり、ｔ１とｔ２との差が少なくなったときには、待機時間の部分が全体の転送時間に大きな影響を及ぼすようになる。この場合には、転送速度を飛躍的に向上させることができる。
【０１０５】
ここで、ｔ２に対してｔ１が著しく短く、ｔ１×Ｍ＜ｔ２となるときには、各転送部１４にＦＩＦＯを設けることが望ましい。この条件下では、被転送装置２−１が最初のＤａｔａ１−１を転送し終えるまでに転送部１４−Ｎにデータが入力されることになり、ＲＡＭ１３からＤａｔａ１−２を読み出したとしても、転送部１４−１に入力させることができなくなる。よって、ＲＡＭ１３の読み出しを待機させなくてはならない。
【０１０６】
そこで、ＦＩＦＯを設けることで、ｔ１やｔ２にかかわらず、ＲＡＭ１３から順次データを読み出すことができる。この場合には、ＦＩＦＯの段数をそれほど多く設けなくてもよい。
【０１０７】
従って、本発明では、被転送装置２およびレジスタＲの並び順と同じ順番でＲＡＭ１３にデータを記憶させることで、データの生成や変更、参照等が極めて容易になり、且つＲＡＭ１３を先頭アドレスから順番に読み出すのではなく、レジスタＲの順番ごとに被転送装置２の順番に読み出すことで、転送部１４を並列的に動作させて全体としての転送速度を高速化している。
【０１０８】
この点、ＲＡＭ１３から読み出すデータのアドレスを自由に変更できるようにすれば、マスタアドレス記憶部１６や選択アドレス記憶部１７は不要になる。例えばＣＰＵ等の任意のアドレスを生成してアクセスさせることができる手段を用いれば、マスタアドレス記憶部１６は不要になる。ただし、この場合には、データ転送装置１の内部にＣＰＵ等の手段を設ける必要があり、制御が煩雑になり、且つ回路規模の複雑化や大型化を招来する。
【０１０９】
本発明では、アドレスの指定は全てインクリメントにより行っている。つまり、値を１つずつ増加させるというシンプルな機能を持つアドレスカウンタ１５によりアドレスの指定を行っている。これにより、ＣＰＵ等の手段を用いる必要がない。
【０１１０】
なお、図３（ｃ）に示すように、各データ群がそれぞれＭ個のデータを有している場合、つまり各被転送装置２がそれぞれＭ個のレジスタＲを有している場合には、ＲＡＭ１３から読み出すデータのアドレスをＭずつ変化すことにより、レジスタＲの順番ごとに被転送装置２の順番でデータを読み出すことができる。
【０１１１】
この場合には、第１データ群から第Ｎデータ群まで１つずつデータを読み出すことになるが、第Ｎデータ群まで読み出した後に再び第１データ群の中の次の順番のデータを読み出すようにアドレス制御をしなければならない。そして、被転送装置２によってレジスタＲの個数が異なる場合には、単純にアドレスをＭずつ変化させるだけではデータの読み出しを行うことができない。
【０１１２】
いずれにせよ、ＲＡＭ１３からデータを読み出すためのアドレス制御が複雑になる。本発明では、マスタアドレス記憶部１６や選択アドレス記憶部１７を設けて、読み出すデータのアドレスを単純にインクリメントするだけの制御を行っているため、制御が簡単になり、回路規模も単純且つ小型になる。
【０１１３】
また、本発明では、データ記憶動作により選択アドレス記憶部１７に転送を行うデータのメモリアドレスだけを記憶させているが、予め選択アドレス記憶部１７に記憶させるデータの配列が得られている場合には、マスタアドレス記憶部１６を用いることなく、予め不要なデータのメモリアドレスを除外した配列で選択アドレス記憶部１７に記憶させるようにしてもよい。
【０１１４】
また、選択アドレス記憶部１７に対して外部からデータの書き換えが可能なように構成することができる。つまり、マスタアドレス記憶部１６が記憶しているメモリアドレスをそのまま選択アドレス記憶部１７に複製し、外部から選択アドレス記憶部１７を書き換えることで、転送を行わないデータのメモリアドレスを削除することもできる。これにより、選択アドレス記憶部１７に記憶させるメモリアドレスを構成することもできる。勿論、選択アドレス記憶部１７を設けることなく、マスタアドレス記憶部１６を書き換えることで、同じ効果を得ることができる。
【０１１５】
なお、この場合には、削除したメモリアドレスに対応する選択アドレス記憶部１７（またはマスタアドレス記憶部１６）のアドレスにはデータが存在しなくなる。そこで、メモリアドレスを削除したときには、これ以降のアドレスをデクリメントするようにする。
【０１１６】
また、マスタアドレス記憶部１６および選択アドレス記憶部１７を外部から書き換え可能にすることで、被転送装置２の中のレジスタＲに記憶させるデータの順番を入れ替えることもできる。例えば、被転送装置２の各レジスタＲにはリレー制御の設定情報が記憶されており、このリレー制御の順番を入れ替える要請があるときには、選択アドレス記憶部１７に記憶されているメモリアドレスの順番を書き換えることで、データの転送順番を入れ替えることもできる。
【０１１７】
また、前述したデータ記憶動作とデータ転送動作とはオーバラップさせることができる。データ転送動作には、ＲＡＭ１３からデータを読み出して転送部１４に入力させる動作（第１のデータ転送動作）と転送部１４からシリアル転送経路３にデータを出力して被転送装置２に転送する動作（第２のデータ転送動作）とがある。このうち、第１のデータ転送動作は第２のデータ転送動作よりも早い段階で終了する。これは、第１のデータ転送動作に要する時間はｔ１×Ｎであり、第２のデータ転送動作に要する時間はｔ２×Ｍになるためである。
【０１１８】
そして、第２のデータ転送動作を行っているときには、ＲＡＭ１３は既に開放された状態になっている。このため、第２のデータ転送動作とデータ記憶動作とをオーバラップさせることができる。これにより、全体的な転送時間をさらに短縮できるようになる。また、マスタアドレス記憶部１６には予め所定の配列でメモリアドレスを記憶させておかなければならないが、この記憶動作も第２のデータ転送動作とオーバラップさせることで、全体的な転送時間の短縮化を図れる。
【０１１９】
また、データ転送装置１は常に一定の速度で動作させるのではなく、動作速度が低速と高速とに変化するようになっている。このため、動作速度が低速のときに、データ記憶動作やマスタアドレス記憶部１６に対するメモリアドレスの記憶動作を行うようにしてもよい。
【符号の説明】
【０１２０】
１    データ転送装置            ２    被転送装置
３    シリアル転送経路        ４    制御装置
１１    コントローラ            １２    イネーブル信号発生部
１３    ＲＡＭ                １４    転送部
１５    アドレスカウンタ        １６    マスタアドレス記憶部
１７    選択アドレス記憶部        １８    選択アドレス制御部
１９    セレクタ            ２１    トリガ発生部
２２    選択信号発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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