(57)【要約】【課題】レイアウト面積をほとんど増加させることなく、ＳＣＲのラッチアップ耐性を向上させ、かつラッチアップ耐性の方向依存を低減する。【解決手段】Ｐ型半導体基板１に環状のＮ型ウエル３が形成されている。Ｐ型半導体基板１とは間隔をもってＮ型ウエル３に互いに間隔をもってＮ型拡散層５及びＰ型拡散層７が形成されている。Ｎ型拡散層５は、Ｎ型拡散層３で囲まれた位置のＰ型半導体基板１の周囲を取り囲んで環状に形成されている。Ｎ型拡散層３で囲まれた位置のＰ型半導体基板１に、Ｎ型拡散層３とは間隔をもって、かつ互いに間隔をもって、Ｎ型拡散層９及びＰ型拡散層１１が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型半導体基板と、Ｐ型半導体基板に形成されたＮ型ウエルと、Ｐ型半導体基板とは間隔をもってＮ型ウエルに互いに間隔をもって形成された第１Ｎ型拡散層及び第１Ｐ型拡散層と、Ｎ型ウエルとは間隔をもってＰ型半導体基板に互いに間隔をもって形成された第２Ｎ型拡散層及び第２Ｐ型拡散層とをもつサイリスタを備えた半導体装置において、
前記Ｎ型ウエルは、上方から見て、前記第２Ｎ型拡散層及び前記第２Ｐ型拡散層の周囲を取り囲んで環状に形成されていることを特徴とする半導体装置。
【請求項２】
前記第１Ｎ型拡散層は、上方から見て、前記第２Ｎ型拡散層及び前記第２Ｐ型拡散層の周囲を取り囲んで配置されている請求項１に記載の半導体装置。
【請求項３】
Ｐ型とＮ型を反対導電型にした請求項１又は２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、サイリスタを備えた半導体装置に関するものである。
【背景技術】
【０００２】
静電気放電（ＥＳＤ：Electro Static Discharge）によって半導体デバイスが破壊されるのを防ぐために、半導体デバイスのチップ内には静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が設けられている。
一般的なＥＳＤ保護素子のひとつとして、サイリスタ（以下、ＳＣＲ（Silicon Controlled Rectifier）ともいう）が用いられている。ＳＣＲは他の保護素子と比較して極めて低容量であり、レイアウト面積が小さい、オン抵抗が小さいなど優れた特性を有している。
【０００３】
図７は、従来のＳＣＲのレイアウトを説明するための平面図である。
Ｐ型半導体基板１０１（Ｐｓｕｂ）にＮ型ウエル１０３（ＮＷ）が形成されている。Ｎ型ウエル１０３に、Ｎ型拡散層１０５（Ｎ＋）とＰ型拡散層１０７（Ｐ＋）が互いに間隔をもって形成されている。Ｎ型拡散層１０５及びＰ型拡散層１０７はＮ型ウエル１０３によってＰ型半導体基板１０１とは分離されている。
【０００４】
Ｐ型半導体基板１０１に、Ｎ型拡散層１０９（Ｎ＋）がＮ型ウエル１０３とは間隔をもって形成されている。Ｎ型拡散層１０９は、Ｐ型拡散層１０７から見てＮ型拡散層１０５とは反対側の位置に配置されている。Ｐ型半導体基板１０１には、Ｎ型拡散層１０９とは間隔をもって、Ｐ型拡散層１１１（Ｐ＋）も形成されている。Ｐ型拡散層１１１は、Ｎ型拡散層１０９から見てＮ型ウエル１０３とは反対側の位置に配置されている。
【０００５】
図８は、図７のＳＣＲをマルチフィンガー型にした従来のＳＣＲのレイアウトを説明するための平面図である。
このＳＣＲでは、２つのＮ型ウエル１０３，１０３が設けられている。Ｎ型ウエル１０３の間のＰ型半導体基板１０１にＰ型拡散層１１１が配置されている。
【０００６】
各Ｎ型ウエル１０３には、それぞれＮ型拡散層１０５とＰ型拡散層１０７が形成されている。Ｎ型拡散層１０５とＰ型拡散層１０７は、Ｐ型拡散層１１１から見て、Ｐ型拡散層１０７、Ｎ型拡散層１０５の順に配置されている。
一方のＮ型ウエル１０３とＰ型拡散層１１１の間の半導体基板１０１と、他方のＮ型ウエル１０３とＰ型拡散層１１１の間の半導体基板１０１に、それぞれＮ型拡散層１０９が形成されている。
【０００７】
従来のＳＣＲとして、ラッチアップ耐性を向上させる目的で、ＨＨＩ−ＳＣＲ（High holding current−ＳＣＲ）と呼ばれる構造が開示されている（例えば特許文献１を参照）。
【０００８】
図９は、従来のＨＨＩ−ＳＣＲのレイアウトを説明するための平面図である。
Ｐ型半導体基板１０１に形成されたＮ型ウエル１０３に、複数のＮ型拡散層１０５と複数のＰ型拡散層１０７が形成されている。Ｎ型拡散層１０５とＰ型拡散層１０７は、互いに間隔をもって、交互に、かつ一列に配列されている。Ｎ型拡散層１０５及びＰ型拡散層１０７はＮ型ウエル１０３によってＰ型半導体基板１０１とは分離されている。
【０００９】
Ｐ型半導体基板１０１に、Ｎ型ウエル１０３とは間隔をもって、複数のＮ型拡散層１０９と複数のＰ型拡散層１１１が形成されている。Ｎ型拡散層１０９とＰ型拡散層１１１は、互いに間隔をもって、交互に、かつ一列に配列されている。Ｎ型拡散層１０９とＰ型拡散層１１１の配列は、Ｎ型拡散層１０５の隣にＰ型拡散層１１１が配置され、かつ、Ｐ型拡散層１０７の隣にＮ型拡散層１０９が配置されるように、Ｎ型拡散層１０５とＰ型拡散層１０７の配列と平行に配置されている。
【００１０】
図１０は、図９のＨＨＩ−ＳＣＲをマルチフィンガー型にした従来のＨＨＩ−ＳＣＲのレイアウトを説明するための平面図である。
このＨＨＩ−ＳＣＲでは、２つのＮ型ウエル１０３，１０３が設けられている。各Ｎ型ウエル１０３には、図９に示したのと同様に、それぞれ複数のＮ型拡散層１０５と複数のＰ型拡散層１０７が形成されている。
２つのＮ型ウエル１０３，１０３の間のＰ型半導体基板１０１に、図９に示したのと同様に、複数のＮ型拡散層１０９と複数のＰ型拡散層１１１が配置されている。
【００１１】
通常、これらのＳＣＲの周囲には、Ｐ型拡散層で構成されたＰ型保護リングや、Ｎ型ウエルとそのＮ型ウエル中のＮ型拡散層で構成されたＮ型保護リングが配置されるのが一般的である。
【００１２】
図１１は、ＳＣＲの回路構成を説明するための回路図である。
ＳＣＲは、ＰＮＰＮの４重構造をしており、ＰＮＰトランジスタとＮＰＮトランジスタを組み合わせた複合回路と等価である。図７〜図１０に示したＳＣＲの場合、ＰＮＰトランジスタは、エミッタがＰ型拡散層１０５、ベースがＮ型ウエル１０３、コレクタがＰ型半導体基板１０１によって構成される。ＮＰＮトランジスタは、コレクタがＮ型ウエル１０３、ベースがＰ型半導体基板１０１、エミッタがＮ型拡散層１０９によって構成される。Ｎ型拡散層１０５はＮ型ウエル１０３の電位を引き出すためのものである。Ｐ型拡散層１１１はＰ型半導体基板１０１の電位を引き出すためのものである。
【００１３】
図１１に示すように、ＳＣＲのアノードを電極パッド（ＰＡＤ）に、カソードを接地電位（ＧＮＤ）に接続する場合、ＰＮＰトランジスタのベース及びＮＰＮトランジスタのコレクタを構成するＮ型ウエル１０３は、Ｎ型拡散層１０５を介してＰＡＤに接続されるので、ＰＮＰトランジスタのベース及びＮＰＮトランジスタのコレクタと、ＰＡＤとの間に、Ｎ型ウエル１０３の抵抗成分（Ｒｎｗｅｌｌ）が存在する。また、ＰＮＰトランジスタのコレクタ及びＮＰＮトランジスタのベースを構成するＰ型半導体基板１０１は、Ｐ型拡散層１１１を介してＧＮＤに接続されるので、ＰＮＰトランジスタのコレクタ及びＮＰＮトランジスタのベースと、ＧＮＤとの間に、Ｐ型半導体基板１０１の抵抗成分（Ｒｐｓｕｂ）が存在する。
【００１４】
図１１ではＳＣＲをＰＡＤ−ＧＮＤ間に接続しているが、ＳＣＲの各端子が接続されるのはＰＡＤ配線、ＧＮＤ配線に限定されない。アノード側の端子を構成するＰＮＰトランジスタのエミッタ（Ｐ型拡散層１０７）とベース（Ｎ型ウエル１０３）はそれぞれ別々の配線に接続されることもある（Ｎゲートと呼ばれる）。また、カソード側の端子を構成するＮＰＮトランジスタのベース（Ｐ型半導体基板１０１）とエミッタ（Ｎ型拡散層１０９）はそれぞれ別々の配線に接続されることもある（Ｐゲートと呼ばれる）。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従来のＳＣＲを用いた保護素子では、例えばダイオードなどから基板方向へ供給される電流などによって通常動作中にラッチアップを起こす可能性があるという不具合があった。さらに、このラッチアップを防ぐためには通常動作中などに基板電流を発生させるような素子とＳＣＲの距離を十分に取るなどの工夫が必要なためにレイアウト面積の増大を招くという問題があった。また、ＳＣＲの構造が点対称形ではないため、基板電流の発生する方向によってラッチアップ耐性に差が生じてしまい、基板電流を発生させる素子との位置関係においてレイアウト上の制約になるという問題があった。
【００１６】
図９に示した従来のＨＨＩ−ＳＣＲは、アノードとカソードのＮ型拡散層とＰ型拡散層を島状に交互に配置することでＮ型ウエルとＰウエルの寄生抵抗を減らし、ラッチアップ耐性を向上させる構造となっている。
しかし、ラッチアップを防止するためには、図９に示したレイアウト手法だけでは十分な効果があるとは言い難い。また、Ｎ型ウエル１０３側からの基板電流に対しては強いラッチアップ耐性があるが、その他の方向からの基板電流に対しては弱いという方向依存が存在するという欠点も解消できていない。図１０に示したマルチフィンガー型の場合でも、紙面上下方向からの基板電流に対してはラッチアップ耐性が低い。
【００１７】
本発明は、レイアウト面積をほとんど増加させることなく、ＳＣＲのラッチアップ耐性を向上させ、かつラッチアップ耐性の方向依存を低減することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る半導体装置は、Ｐ型半導体基板と、Ｐ型半導体基板に形成されたＮ型ウエルと、Ｐ型半導体基板とは間隔をもってＮ型ウエルに互いに間隔をもって形成された第１Ｎ型拡散層及び第１Ｐ型拡散層と、Ｎ型ウエルとは間隔をもってＰ型半導体基板に互いに間隔をもって形成された第２Ｎ型拡散層及び第２Ｐ型拡散層とをもつサイリスタを備えた半導体装置であって、上記Ｎ型ウエルは、上方から見て、上記第２Ｎ型拡散層及び上記第２Ｐ型拡散層の周囲を取り囲んで環状に形成されているものである。
ここで、半導体基板の語には、ウエルやエピタキシャル成長層も含まれる。
【００１９】
本発明の半導体装置において、上記第１Ｎ型拡散層は、上方から見て、上記第２Ｎ型拡散層及び上記第２Ｐ型拡散層の周囲を取り囲んで配置されているようにしてもよい。ここで、第１Ｎ型拡散層は、第２Ｎ型拡散層及び第２Ｐ型拡散層の周囲を取り囲む環状のＮ型拡散層によって構成されていてもよいし、複数のＮ型拡散層によって構成され、それらのＮ型拡散層が間隔をもって第２Ｎ型拡散層及び第２Ｐ型拡散層の周囲を取り囲んで配置されていてもよい。
本発明の半導体装置は、上記態様について、Ｐ型とＮ型を反対導電型にしたものであってもよい。
【発明の効果】
【００２０】
本発明の半導体装置では、Ｐ型半導体基板、Ｐ型半導体基板に形成されたＮ型ウエル、Ｎ型ウエルに形成された第１Ｎ型拡散層及び第１Ｐ型拡散層、ならびに、Ｐ型半導体基板に形成された第２Ｎ型拡散層及び第２Ｐ型拡散層をもつサイリスタを備えた半導体装置において、Ｎ型ウエルは、上方から見て、第２Ｎ型拡散層及び第２Ｐ型拡散層の周囲を取り囲んで環状に形成されているようにした。
【００２１】
ＳＣＲ（サイリスタ）のカソードを構成する第２Ｎ型拡散層及び第２Ｐ型拡散層はアノードを構成するＮ型ウエルで環状に囲われているので、アノードのＮ型ウエル自体が保護リングとして機能する。これにより、カソード側への基板電流を収集する効果が高まるので、レイアウト面積をほとんど増加させることなく、従来のＳＣＲよりも高いラッチアップ耐性を得ることができる。
【００２２】
さらに、従来のＳＣＲではＮ型ウエルの存在しない側（例えば図７では紙面上下方向、右方向）のラッチアップ耐性がＮ型ウエルのある側のラッチアップ耐性よりも低い傾向が見られたが、本発明の効果によってこれまでラッチアップ耐性の低かった側のラッチアップ耐性が大きく引き上げられるので、ラッチアップ耐性の方向依存を低減する効果が合わせて得られる。
【００２３】
本発明の半導体装置において、第１Ｎ型拡散層は、上方から見て、第２Ｎ型拡散層及び第２Ｐ型拡散層の周囲を取り囲んで配置されているようにすれば、どの方向からの基板電流に対してもＮ型ウエル−第２Ｎ型拡散層間のＮ型ウエル抵抗を小さくすることができるので、ラッチアップ耐性の方向依存をさらに低減することができる。
【００２４】
本発明の半導体装置について、Ｐ型とＮ型を反対導電型にしても、同一の作用及び効果が得られる。
【図面の簡単な説明】
【００２５】
【図１】一実施例のＳＣＲのレイアウトを説明するための平面図である。
【図２】図１のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。
【図３】本発明をＨＨＩ−ＳＣＲに適用した一実施例のレイアウトを説明するための平面図である。
【図４】図３のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。
【図５】ラッチアップ耐性の方向依存を確認するための測定方法を示した模式図である。
【図６】図５に示したＳＣＲ（実施例）と、図１０に示したＳＣＲ（従来例）について、ＴＬＰ（Transmission Line Pulse）測定を行なった結果を示す図である。
【図７】従来のＳＣＲのレイアウトを説明するための平面図である。
【図８】図７のＳＣＲをマルチフィンガー型にした従来例を説明するための平面図である。
【図９】従来のＨＨＩ−ＳＣＲのレイアウトを説明するための平面図である。
【図１０】図９のＳＣＲをマルチフィンガー型にした従来例を説明するための平面図である。
【図１１】ＳＣＲの回路構成を説明するための回路図である。
【発明を実施するための形態】
【００２６】
図１は、一実施例のＳＣＲのレイアウトを説明するための平面図である。
Ｐ型半導体基板１（Ｐｓｕｂ）にＮ型ウエル３（ＮＷ）が形成されている。Ｐ型半導体基板１とＮ型ウエル３は接している。Ｎ型ウエル３は上方から見て環状に形成されている。
【００２７】
Ｎ型ウエル３に、Ｎ型拡散層５（第１Ｎ型拡散層、Ｎ＋）とＰ型拡散層７（第１Ｐ型拡散層、Ｐ＋）が互いに間隔をもって形成されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３によってＰ型半導体基板１とは間隔をもって形成されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３と接している。
【００２８】
Ｐ型拡散層７はＮ型ウエル３の一辺に配置されている。
Ｎ型拡散層５は、上方から見て、Ｐ型拡散層３、及びＮ型ウエル３で囲まれた位置のＰ型半導体基板１の周囲を取り囲んで環状に配置されている。
【００２９】
Ｎ型ウエル３で囲まれた位置のＰ型半導体基板１に、Ｎ型拡散層９（第２Ｎ型拡散層、Ｎ＋）がＮ型ウエル３とは間隔をもって形成されている。Ｎ型拡散層９はＰ型半導体基板１と接している。
【００３０】
Ｎ型ウエル３で囲まれた位置のＰ型半導体基板１には、Ｎ型ウエル３及びＮ型拡散層９とは間隔をもって、Ｐ型拡散層１１（第２Ｐ型拡散層、Ｐ＋）も形成されている。Ｐ型拡散層１１は、Ｎ型拡散層９から見てＰ型拡散層７とは反対側の位置に配置されている。Ｐ型拡散層１１はＰ型半導体基板１と接している。
【００３１】
この実施例では、Ｎ型ウエル３は、上方から見て、カソードを構成するＮ型拡散層９及びＰ型拡散層１１の周囲を取り囲んで環状に形成されているようにしたので、アノードを構成するＮ型ウエル３自体が保護リングとして機能する。これにより、カソード側への基板電流を収集する効果が高まるので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることできる。
【００３２】
さらに、Ｎ型ウエル３は、上方から見て、カソードを構成するＮ型拡散層９及びＰ型拡散層１１の周囲を取り囲んで環状に形成されていることにより、従来のＳＣＲではラッチアップ耐性の低かった側のラッチアップ耐性が大きく引き上げられる。これにより、ラッチアップ耐性の方向依存を低減する効果が合わせて得られる。
【００３３】
さらに、Ｎ型ウエル３の電位を引き出すためのＮ型拡散層５は、上方から見て、Ｎ型拡散層９及びＰ型拡散層１１の周囲を取り囲んで配置されているので、どの方向からの基板電流に対してもＮ型ウエル３−Ｎ型拡散層５間のＮ型ウエル３の抵抗を小さくすることができ、ラッチアップ耐性の方向依存をさらに低減することができる。
【００３４】
図２は、図１のＳＣＲをマルチフィンガー型にした実施例を説明するための平面図である。図１と同じ機能を果たす部分には同じ符号を付す。
このＳＣＲでは、Ｎ型ウエル３で囲まれた位置のＰ型半導体基板１において、Ｎ型拡散層９はＰ型拡散層１１の周囲を取り囲んで環状に形成されている。
【００３５】
また、Ｎ型ウエル３に形成されたＰ型拡散層７は、Ｎ型ウエル３で囲まれた位置のＰ型半導体基板１の周囲を取り囲んで環状に形成されている。Ｎ型拡散層５はＰ型拡散層７の周囲を取り囲んで環状に形成されている。
【００３６】
この実施例でも、図１に示した実施例と同様に、Ｎ型ウエル３は、上方から見て、カソードを構成するＮ型拡散層９及びＰ型拡散層１１の周囲を取り囲んで環状に形成されているので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。
【００３７】
さらに、Ｎ型拡散層５、Ｐ型拡散層７、Ｎ型拡散層９は、外側からその順にＰ型拡散層１１の周囲を取り囲んで環状に形成されているので、ラッチアップ耐性の方向依存をさらに低減することができる。
【００３８】
図１及び図２に示した実施例では、Ｎ型拡散層５は環状に形成されているが、本発明はこれに限定されるものではなく、Ｎ型拡散層５は、複数のＮ型拡散層によって構成され、それらのＮ型拡散層が上方から見てＰ型拡散層７及びＮ型拡散層９を取り囲むように配列されているようにしていてもよい。
【００３９】
また、Ｎ型拡散層５は、必ずしも、上方から見てＰ型拡散層７及びＮ型拡散層９を取り囲むように配置されていなくてもよい。例えば、図７のＮ型拡散層１０５に対応する位置のみにＮ型拡散層５が配置されていてもよい。
また、図２に示した実施例において、Ｐ型拡散層７とＮ型拡散層９は必ずしも環状でなくてもよい。
【００４０】
図３は、本発明をＨＨＩ−ＳＣＲに適用した一実施例のレイアウトを説明するための平面図である。図１と同じ機能を果たす部分には同じ符号を付す。
Ｐ型半導体基板１に環状に形成されたＮ型ウエル３の一辺に、複数のＮ型拡散層５と複数のＰ型拡散層７が形成されている。Ｎ型拡散層５とＰ型拡散層７は、互いに間隔をもって、交互に、かつ一列に配列されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３によってＰ型半導体基板１とは分離されている。Ｎ型拡散層５及びＰ型拡散層７はＮ型ウエル３と接している。
【００４１】
Ｎ型拡散層５とＰ型拡散層７の配列の両端には、上方から見てＮ型ウエル３で囲まれた位置のＰ型半導体基板１の周囲を取り囲んで略コの字型に形成されたＮ型拡散層５の端部が配置されている。これにより、複数のＮ型拡散層５は、Ｎ型ウエル３で囲まれた位置のＰ型半導体基板１を取り囲んで配置されている。
【００４２】
複数のＮ型拡散層５は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。複数のＰ型拡散層７は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
【００４３】
上方から見てＮ型ウエル３で囲まれた位置のＰ型半導体基板１に、Ｎ型ウエル３とは間隔をもって、複数のＮ型拡散層９と複数のＰ型拡散層１１が形成されている。Ｎ型拡散層９とＰ型拡散層１１は、互いに間隔をもって、交互に、かつ一列に配列されている。Ｎ型拡散層９及びＰ型拡散層１１は半導体基板１と接している。
【００４４】
Ｎ型拡散層９とＰ型拡散層１１の配列は、Ｎ型拡散層５の隣にＰ型拡散層１１が配置され、かつ、Ｐ型拡散層７の隣にＮ型拡散層９が配置されるように、Ｎ型拡散層５とＰ型拡散層７の配列と平行に配置されている。言い換えると、Ｎ型拡散層５及びＮ型拡散層９は千鳥状に配置され、Ｐ型拡散層７及びＰ型拡散層１１は千鳥状に配置されている。
【００４５】
複数のＰ型拡散層１１は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
複数のＮ型拡散層９は、金属材料又はポリシリコンからなる上層配線（図示は省略）を介して、互いに電気的に接続されている。
【００４６】
この実施例では、ＨＨＩ−ＳＣＲの構造によるラッチアップ耐性の向上の効果に加えて、図１に示した実施例と同様に、Ｎ型ウエル３は、上方から見て、カソードを構成するＮ型拡散層９及びＰ型拡散層１１の周囲を取り囲んで環状に形成されているので、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。
【００４７】
さらに、Ｎ型ウエル３の電位を引き出すための複数のＮ型拡散層５は、上方から見て、Ｎ型拡散層９及びＰ型拡散層１１の周囲を取り囲んで配置されているので、どの方向からの基板電流に対してもＮ型ウエル３−Ｎ型拡散層５間のＮ型ウエル３の抵抗を小さくすることができ、ラッチアップ耐性の方向依存をさらに低減することができる。
【００４８】
図４は、図３のＨＨＩ−ＳＣＲをマルチフィンガー型にした実施例のレイアウトを説明するための平面図である。図１と同じ機能を果たす部分には同じ符号を付す。
このＨＨＩ−ＳＣＲでは、環状に形成されたＮ型ウエル３の４辺のうち対向する２辺に、複数のＮ型拡散層５と複数のＰ型拡散層７の配列が形成されている。
【００４９】
この実施例でも、図３に示した実施例と同様に、レイアウト面積をほとんど増加させることなくＳＣＲのラッチアップ耐性を向上させることでき、かつ、ラッチアップ耐性の方向依存を低減することができる。
【００５０】
図５は、ラッチアップ耐性の方向依存を確認するための測定方法を示した模式図である。
ＳＣＲのアノードは電源端子に接続され、カソードはＧＮＤ端子に接続されており、電源電圧は例えば２０Ｖである。この場合の基板電流発生源（インジェクター）はＰ型半導体基板１に設けられたＰ型拡散層１５である。測定はアノードに電圧が印可された状態で基板電流発生源から例えば５ｍｓのパルス電流が注入されるという方法で行なった。
【００５１】
表１に、図４に示したＳＣＲ（実施例）と、図１０に示したＳＣＲ（従来例）について、図５の測定を行なった結果を示す。図４に示した実施例のＳＣＲ及び図１０に示した従来例のＳＣＲは、上下方向のラッチアップ耐性は等価であり、左右方向のラッチアップ耐性も等価であるので、測定結果は上側と右側のみとした。また、測定値は「従来型・注入方向右側」の測定値を１００としたときの比で示している。
【００５２】
【表１】
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【００５３】
表１から、実施例は、従来例よりも最大で７０％程度のラッチアップ耐性の向上を得ていることがわかる。
さらに、実施例は、従来例では３０％程度あった方向の違いによるラッチアップ耐性の差を改善していることがわかる。
【００５４】
図６は、図４に示したＳＣＲ（実施例）と、図１０に示したＳＣＲ（従来例）について、ＴＬＰ測定を行なった結果を示す図である。
図６のＴＬＰ測定結果が示すように、実施例は従来例と同程度のＩ−Ｖ（電流−電圧）特性を得ている。したがって、本発明において、Ｐ型拡散層１３（第３Ｐ型拡散層）ラッチアップ耐性を向上させることで保護素子本来の能力に支障をきたすということはない。
【００５５】
図３及び図４に示した実施例では、Ｎ型拡散層５とＰ型拡散層７の配列の両端に位置するＮ型拡散層５は、Ｐ型拡散層７及びＮ型拡散層９を取り囲むように帯状に形成されているが、このＮ型拡散層５は、複数の島状のＮ型拡散層の配列によって形成されていてもよい。
【００５６】
また、Ｎ型拡散層５は、必ずしも、上方から見てＰ型拡散層７及びＮ型拡散層９を取り囲むように配置されていなくてもよい。例えば、図９、図１０のＮ型拡散層１０５に対応する位置のみにＮ型拡散層５が配置されていてもよい。
【００５７】
図５を参照して説明したラッチアップ耐性の方向依存を確認するための測定方法により、図１、図２、図３のＳＣＲについてもラッチアップ耐性を測定した。図１に示したＳＣＲ（実施例）と、図７に示したＳＣＲ（従来例）について測定した結果を表２に示す。図２に示したＳＣＲ（実施例）と、図８に示したＳＣＲ（従来例）について測定した結果を表３に示す。図３に示したＳＣＲ（実施例）と、図９に示したＳＣＲ（従来例）について測定した結果を表３に示す。測定結果は上側と右側のみを示した。これらのＳＣＲは、上下方向のラッチアップ耐性は等価である。図２のＳＣＲは左右方向のラッチアップ耐性も等価である。また、表２〜４における測定値は「従来型・注入方向右側」の測定値を１００としたときの比で示している。
【００５８】
【表２】
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【００５９】
【表３】
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【００６０】
【表４】
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【００６１】
表２、表３、表４から、いずれの実施例のＳＣＲにおいても、従来例よりもラッチアップ耐性の向上を得ていることがわかる。
さらに、表２、表３から、図１の実施例のＳＣＲは図７の従来例のＳＣＲに比べて、図２の実施例のＳＣＲは図８の従来例のＳＣＲに比べて、方向の違いによるラッチアップ耐性の差を改善していることがわかる。
【００６２】
以上、本発明の実施例を説明したが、数値、材料、寸法、配置等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、Ｐ型半導体基板１にＳＣＲを形成しているが、Ｎ型半導体基板を用いて、上記実施例のＰ型とＮ型を反対導電型にしてもよい。
また、ＳＣＲが形成される基板は半導体基板に限定されず、Ｐ型エピタキシャル成長層や、半導体基板又はエピタキシャル成長層に形成されたＰ型ウエルにＳＣＲを形成することもできる。
【産業上の利用可能性】
【００６３】
本発明は、ＥＳＤ保護素子としてのＳＣＲを備えた半導体装置に適用できる。
【符号の説明】
【００６４】
１  Ｐ型半導体基板
３  Ｎ型ウエル
５  Ｎ型拡散層（第１Ｎ型拡散層）
７  Ｐ型拡散層（第１Ｐ型拡散層）
９  Ｎ型拡散層（第２Ｎ型拡散層）
１１  Ｐ型拡散層（第２Ｐ型拡散層）
【先行技術文献】
【特許文献】
【００６５】
【特許文献１】特願２００２−５７４２００号公報
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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