(57)【要約】【課題】高性能な逐次比較型ＡＤコンバータに対する量産テストのコストを低減する。【解決手段】本発明による逐次比較型ＡＤコンバータは、入力アナログ信号１００とデジタルデータ２００のアナログ変換結果とを比較する変換比較部と、変換比較部における比較結果に応じてデジタルデータ２００の値を変更する逐次比較部３０とを具備する。変換比較部は、通常モード時、所定のビット数のデジタルデータをアナログ変換し、テストモード時、通常モード時より小さいビット数のデジタルデータをアナログ変換するＤＡ部１０を備える。【選択図】図３
2011041231.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号と、デジタルデータのアナログ変換結果とを比較する変換比較部と、
前記変換比較部における比較結果に応じて前記デジタルデータの値を変更する逐次比較部と
を具備し、
前記変換比較部は、通常モード時、所定のビット数のデジタルデータをアナログ変換し、テストモード時、前記通常モード時より小さいビット数のデジタルデータをアナログ変換するＤＡ部を備える
逐次比較型ＡＤ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）コンバータ。
【請求項２】
請求項１に記載の逐次比較型ＡＤコンバータにおいて、
前記ＤＡ部は、
前記デジタルデータにおける上位ビット側データに対応する第１電圧値を設定する第１ＤＡ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ）コンバータと、
前記デジタルデータにおける下位ビット側データに対応する第２電圧値を設定する第２ＤＡコンバータと、
前記第１ＤＡコンバータと前記第２ＤＡコンバータの少なくとも１つを選択して、前記デジタルデータのアナログ変換に利用するスイッチ回路と
を備える
逐次比較型ＡＤコンバータ。
【請求項３】
請求項２に記載の逐次比較型ＡＤコンバータにおいて、
前記第１ＤＡコンバータは、一端が共通接続された複数の容量を有する容量アレイを備え、
前記第２ＤＡコンバータは、基準電圧を供給する第１基準電源と接地電圧を供給する第２基準電源との間に直列接続された複数の抵抗を有する抵抗ストリングを備え、
前記スイッチ回路は、前記複数の容量の他端と、前記複数の抵抗における接続端との電気的接続を制御する第１スイッチ群を備える
逐次比較型ＡＤコンバータ。
【請求項４】
請求項１又は２に記載の逐次比較型ＡＤコンバータにおいて、
前記デジタルデータにおける上位ビット側データに対応する第１電圧値を設定する第１ＤＡコンバータと、
前記デジタルデータにおける下位ビット側データに対応する第２電圧値を設定する第２ＤＡコンバータと、
前記第１ＤＡコンバータにおいてアナログ変換可能なデジタルデータビット数を変更するスイッチ回路と
を備える
逐次比較型ＡＤコンバータ。
【請求項５】
請求項４に記載の逐次比較型ＡＤコンバータにおいて、
前記第１ＤＡコンバータは、一端が共通接続された複数の容量を有する容量アレイを備え、
前記第２ＤＡコンバータは、基準電圧を供給する第１基準電源と接地電圧を供給する第２基準電源との間に直列接続された複数の抵抗を有する抵抗ストリングを備え、
前記スイッチ回路は、前記複数の容量における一部の他端と、前記複数の抵抗における接続端との電気的接続を制御する第１スイッチ群を備える
逐次比較型ＡＤコンバータ。
【請求項６】
入力アナログ信号と、デジタルデータのアナログ変換結果とを比較するステップと、
前記比較結果に応じて前記デジタルデータの値を変更するステップと
を具備し、
前記比較するステップは、通常モード時、所定のビット数のデジタルデータをアナログ変換するステップと、テストモード時、前記通常モード時より小さいビット数のデジタルデータをアナログ変換するステップを備える
逐次比較型ＡＤ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）コンバータのテスト方法。
【請求項７】
請求項６に記載の逐次比較型ＡＤコンバータにおいて、
前記比較するステップは、
第１ＤＡ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ）コンバータが、前記デジタルデータにおける上位ビット側データに対応する第１電圧値を設定するステップと、
第２ＤＡコンバータが、前記デジタルデータにおける下位ビット側データに対応する第２電圧値を設定するステップと、
スイッチ回路が、前記第１ＤＡコンバータと前記第２ＤＡコンバータの少なくとも１つを選択するステップと、
選択されたＤＡコンバータが前記デジタルデータをアナログ変換するステップと
を備える
逐次比較型ＡＤ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）コンバータのテスト方法。
【請求項８】
請求項７に記載の逐次比較型ＡＤコンバータのテスト方法において、
前記第１ＤＡコンバータは、一端が共通接続された複数の容量を有する容量アレイを備え、
前記第２ＤＡコンバータは、基準電圧を供給する第１基準電源と接地電圧を供給する第２基準電源との間に直列接続された複数の抵抗を有する抵抗ストリングを備え、
前記スイッチ回路が、ＤＡコンバータを選択するステップは、
前記複数の容量の他端と、前記複数の抵抗における接続端との電気的接続を制御するステップを備える
逐次比較型ＡＤ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）コンバータのテスト方法。
【請求項９】
請求項６又は７に記載の逐次比較型ＡＤコンバータのテスト方法において、
前記比較するステップは、
第１ＤＡコンバータが、前記デジタルデータにおける上位ビット側データに対応する第１電圧値を設定するステップと、
第２ＤＡコンバータが、前記デジタルデータにおける下位ビット側データに対応する第２電圧値を設定するステップと、
スイッチ回路が、前記第１ＤＡコンバータにおいてアナログ変換可能なデジタルデータビット数を変更するステップと
を備える
逐次比較型ＡＤコンバータのテスト方法。
【請求項１０】
請求項９に記載の逐次比較型ＡＤコンバータのテスト方法において、
前記第１ＤＡコンバータは、一端が共通接続された複数の容量を有する容量アレイを備え、
前記第２ＤＡコンバータは、基準電圧を供給する第１基準電源と接地電圧を供給する第２基準電源との間に直列接続された複数の抵抗を有する抵抗ストリングを備え、
前記スイッチ回路が、ＤＡコンバータを選択するステップは、
前記複数の容量における一部の他端と、前記複数の抵抗における接続端との電気的接続を制御するステップを備える
逐次比較型ＡＤコンバータのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、逐次比較型ＡＤコンバータ及びそのテスト方法に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換するＡＤコンバータとして逐次比較型ＡＤコンバータが知られている。逐次比較型ＡＤコンバータは、精度の高いデジタル変換が可能であるため、高い精度が求められる計測機器や解析装置、あるいは医療機器等に好適に用いられている。
【０００３】
逐次比較型ＡＤコンバータでは、ＤＡＣによってアナログ変換された信号（局部アナログ信号）と入力アナログ信号とを比較し、比較結果に応じたデジタル信号を再度ＤＡＣでアナログ変換して入力アナログ信号と比較する。逐次比較型ＡＤコンバータは、このような動作を繰り返すことで、アナログ信号に応じたデジタル信号を出力することができる。
【０００４】
近年、高分解能なデジタル変換が要求され、変換後のデジタルデータのビット数は増大している。このため、逐次比較型ＡＤコンバータは、上位ビット側のデジタルデータをアナログ変換する主ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）と、下位ビット側をアナログ変換する副ＤＡＣを備えることで、高分解能なデジタル変換を実現している。逐次比較型ＡＤコンバータを用いることにより、Ｓ／Ｎ比（信号対雑音比）やＴＨＤ（全高調波歪）などの性能に優れた、高精度で低消費電力の機器を実現することが可能になる。
【０００５】
図１は、特開２００４−２６０２６３に記載された逐次比較型ＡＤコンバータの構成を示す図である。図１を参照して、従来技術による逐次比較型ＡＤコンパレータを説明する。逐次比較型ＡＤコンパレータでは、主ＤＡＣ及び副ＤＡＣとして抵抗ストリングを利用した抵抗分圧型ＤＡＣや容量アレイを利用した電荷再分配型ＤＡＣが用いられる。主ＤＡＣと副ＤＡＣの組み合せを、主ＤＡＣ−副ＤＡＣの順に記載すると、抵抗分圧型ＤＡＣ（主）−抵抗分圧型ＤＡＣ（副）、抵抗分圧型ＤＡＣ（主）−電荷再分配型ＤＡＣ（副）、電荷再分配型ＤＡＣ（主）−電荷再分配型ＤＡＣ（副）、電荷再分配型ＤＡＣ（主）−抵抗分圧型ＤＡＣ（副）とした逐次比較型ＡＤコンバータが知られている。この中で、性能及びサイズの面で優れた特性を有する電荷再分配型ＤＡＣ（主）−抵抗分圧型ＤＡＣ（副）（Ｃ−Ｒ型ＤＡＣ）が好適に利用される。
【０００６】
図１に示す逐次比較型ＡＤコンバータは、抵抗分圧型ＤＡＣ５１及び電荷分配型ＤＡＣ５２を有するＣ−Ｒ型ＤＡＣと、コンパレータ６０と、逐次比較制御回路７０とを備える。Ｃ−Ｒ型ＤＡＣは、逐次比較制御回路７０からのデジタルデータをアナログ変換してコンパレータ６０に入力する。この際、電荷分配型ＤＡＣ５２は、上位ビット側のデジタルデータをアナログ変換し、抵抗分圧型ＤＡＣ５１は、下位ビット側のデジタルデータをアナログ変換する。
【０００７】
電荷分配型ＤＡＣ５２は、デジタルデータに応じて、容量アレイと、基準電圧Ｖｒｅｆ又は抵抗分圧型ＤＡＣ５１の出力電圧との接続を制御するスイッチ回路５２０を備える。スイッチ回路５２０は、逐次比較制御回路７０からのデジタルデータに応じて入力アナログ信号のサンプリング制御、及び電荷分配型ＤＡＣ５２における電荷分配制御を行なう。
【０００８】
入力アナログ信号をサンプリングする際、スイッチ回路５２０は、アナログ信号の入力端子と容量アレイを接続することで、入力アナログ信号に応じた電荷を容量アレイにチャージする。入力アナログ信号のサンプリング後、スイッチ回路５２０は、上位４ビットのデジタルデータに応じたスイッチング動作によって電荷分配型ＤＡＣ５２に充電する電荷量を制御する。一方、抵抗分圧型ＤＡＣ５１は、下位４ビットのデジタルデータに応じて選択された抵抗分圧端子が容量アレイに接続される。これにより、８ビットのデジタルデータに応じたアナログ信号とサンプリングされた入力アナログ信号との差（以下、局部アナログ信号）が生成される。
【０００９】
局部アナログ信号は、コンパレータ６０に入力される。コンパレータ６０は、接地電圧（ＧＮＤ）と局部アナログ信号の電圧とを比較し、比較結果を逐次比較制御回路７０に出力する。これにより、デジタルデータに対応するアナログ信号と入力アナログ信号の電圧レベルの比較結果が逐次比較制御回路７０に入力される。
【００１０】
逐次比較制御回路７０は、入力される比較結果に基づいて、デジタルデータを設定する。以上のように、逐次比較型ＡＤコンバータは、比較動作とデジタルデータの設定を繰り返すことで、サンプリングされたアナログ信号（標本値）に対応するデジタル信号を設定することができる。この際、デジタルデータの設定は、上位ビット（ＭＳＢ：Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）から下位ビット（ＬＳＢ：Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）まで順に行なわれる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−２６０２６３
【発明の概要】
【発明が解決しようとする課題】
【００１２】
逐次比較型ＡＤコンバータの分解能は、変換後のデジタルデータのビット数に応じて決定する。図１に示す逐次比較型ＡＤコンバータは、８ビットのデジタルデータに変換することが可能である。しかし、近年のマイコンに搭載されるＡＤ変換器は、高精度な制御に対応するため、より高分解能の性能が要求されている。例えば、１２ビット以上の分解能を有する逐次比較型ＡＤコンバータが利用されている。
【００１３】
ベアダイ（ベアチップ）を製品として出荷する場合、ウエハテストにおいてＡＤ変換精度測定を実施する必要がある。従来、マイコンの量産テストで用いる安価なテスタは、性能的に１０ビット程度のＡＤ変換精度の測定が限界である。高精度なアナログ測定を行う場合、高精度測定が可能なアナログテスタを使用するか、あるいはデジタルテスタにアナログオプションを追加する必要がある。
【００１４】
しかし、量産テストで、このような高精度のアナログ測定機器を用いとテストコストの上昇に繋がる。又、プロ−ビングによって電源や信号の供給が行なわれる場合、プローブ数の増大に伴い接触抵抗等の要因により測定結果が不安定となることがある。このため、高精度なＡＤ変換器（例えば１２ビット以上の逐次比較型ＡＤコンバータ）に対してウエハテストを行なう場合、安定的な測定結果を得ることが困難となる恐れがある。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１６】
本発明による逐次比較型ＡＤコンバータは、入力アナログ信号（１００）とデジタルデータ（２００）のアナログ変換結果とを比較する変換比較部と、変換比較部における比較結果に応じてデジタルデータ（２００）の値を変更する逐次比較部（３０）とを具備する。変換比較部は、通常モード時、所定のビット数のデジタルデータをアナログ変換し、テストモード時、通常モード時より小さいビット数のデジタルデータをアナログ変換するＤＡ部（１０）を備える。
【００１７】
本発明による逐次比較型ＡＤ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ）コンバータのテスト方法は、入力アナログ信号（１００）と、デジタルデータ（２００）のアナログ変換結果とを比較するステップと、この比較結果（１０２）に応じてデジタルデータ（２００）の値を変更するステップとを具備する。入力アナログ信号（１００）と、デジタルデータ（２００）のアナログ変換結果とを比較するステップは、通常モード時において、所定のビット数のデジタルデータをアナログ変換するステップと、テストモード時において、通常モード時より小さいビット数のデジタルデータをアナログ変換するステップを備える。
【００１８】
本発明によれば、通常動作時よりも低い分解能で変換精度のテストを行なうことができる。これにより、精度の低いＬＳＩテスタによる安定的なＡＤ精度測定を実現できる。
【発明の効果】
【００１９】
本発明によれば、高性能な逐次比較型ＡＤコンバータに対する量産テストのコストを低減できる。
【００２０】
更に、精度の低い測定環境下においても、高性能な逐次比較型ＡＤコンバータに対するテストを容易に行なうことができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、従来技術による逐次比較型ＡＤコンバータの構成を示す図である。
【図２】図２は、本発明による逐次比較型ＡＤコンバータの構成を示す図である。
【図３】図３は、本発明による逐次比較型ＡＤコンバータに搭載されるＤＡ部とコンパレータ部の第１の実施の形態における構成を示す。
【図４】図４は、容量アレイ部とＲストリング部との接続を制御するスイッチ回路の構成を示す図である。
【図５】図５は、容量アレイ部とＲストリング部との接続を制御するスイッチ回路の構成を示す図である。
【図６】図６は、本発明によるデジタル変換動作（通常動作時）の一例を示すタイミングチャートである。
【図７】図７は、第１の実施の形態における逐次比較型ＡＤコンバータのＡＤ変換精度のテスト動作の一例を示すタイミングチャートである。
【図８】図８は、第１の実施の形態における逐次比較型ＡＤコンバータのＡＤ変換精度のテスト動作の一例を示すタイミングチャートである。
【図９】図９は、本発明による逐次比較型ＡＤコンバータに搭載されるＤＡ部とコンパレータ部の第２の実施の形態における構成を示す。
【図１０】図１０は、容量アレイ部とＲストリング部との接続を制御するスイッチ回路の第２の実施の形態における構成を示す図である。
【図１１】図１１は、第２の実施の形態における逐次比較型ＡＤコンバータのＡＤ変換精度のテスト動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。以下に示す実施の形態では、Ｃ−Ｒ型ＤＡＣを有する１２ビット分解能の逐次比較型ＡＤコンバータを一例に説明する。
【００２３】
１．第１の実施の形態
図２から図８を参照して、本発明による逐次比較型ＡＤコンバータの第１の実施の形態を説明する。
【００２４】
（構成）
図２は、本発明による逐次比較型ＡＤコンバータの構成を示す図である。本発明による逐次比較型ＡＤコンバータは、ＤＡ部１０、コンパレータ部２０、逐次比較部３０を具備する。ＤＡ部１０及びコンパレータ部２０をまとめて変換比較部と称しても良い。本実施の形態におけるＤＡ部１０は、Ｃ−Ｒ型ＤＡＣを有し、逐次比較部３０から入力されるデジタルデータに応じた局部アナログ信号１０１を出力する。コンパレータ部２０は、ＤＡ部１０からの局部アナログ信号１０１に基づいて、アナログ入力端子４０に入力されるアナログ信号１００（以下、入力アナログ信号１００と称す）と、デジタルデータ２００に対応するアナログ信号とを比較する。この比較結果１０２は、逐次比較部３０に入力される。逐次比較部３０は、１２ビットのデジタルデータ２００を保持する逐次比較レジスタ（図示なし）を有し、比較結果１０２に応じてレジスタ内のデジタルデータ２００の値を変更する。逐次比較部３０は、例えば、比較結果１０２の信号レベル（論理値）が反転するときのデジタルデータ２００を入力アナログ信号１００に対応するデジタルデータ（デジタル変換結果）として出力する。
【００２５】
図３は、本発明による逐次比較型ＡＤコンバータに搭載されるＤＡ部１０とコンパレータ部２０の第１の実施の形態における構成を示す。図３を参照して、ＤＡ部１０及びコンパレータ部２０の第１の実施の形態における構成の詳細を説明する。ＤＡ部１０は、Ｒストリング部１１とＣアレイ部１２を備える。
【００２６】
Ｒストリング部１１は、基準電圧ＡＶＲＥＦ（第１基準電圧）供給される電源端子１１１と接地電圧ＡＧＮＤ（第２基準電圧）が供給される電源端子１１２との間に直列接続された複数の抵抗Ｒ０〜Ｒ７を備える。複数の抵抗Ｒ０〜Ｒ７はそれぞれの接続端がスイッチ回路ＳＷ１００〜ＳＷ１０６を介して出力端子１１３に接続されＲストリング（抵抗ラダーとも称す）を形成する。すなわち、基準電圧ＡＶＲＥＦは、抵抗Ｒ０〜Ｒ７によって分圧され、スイッチ回路ＳＷ１００〜ＳＷ１０６を介して出力端子１１３に出力される。スイッチ回路ＳＷ１００〜１０６は、逐次比較部３０から入力されるデジタルデータ２００の下位３ビットに応じてそのオンオフが制御される。このような構成により、Ｒストリング部１１は、デジタルデータ２００の下位３ビットをアナログ変換する抵抗分圧ＤＡＣとして機能する。
【００２７】
Ｃアレイ部１２は、複数の容量Ｃ１〜Ｃ１０と、複数のスイッチ回路ＳＷ１〜ＳＷ１０を備える。容量Ｃ１〜Ｃ１０の一端は、コンパレータ部２０に搭載されるコンパレータ２１の反転入力端子に接続される。容量Ｃ１〜Ｃ９の他端は、それぞれが同様な構成のスイッチ回路ＳＷ１〜ＳＷ９に接続される。容量Ｃ１０の他端は、スイッチ回路ＳＷ１０に接続される。単位容量値をＣとすると、容量Ｃ１〜Ｃ９の容量値は、それぞれ２５６Ｃ、１２８Ｃ、６４Ｃ、３２Ｃ、１６Ｃ、８Ｃ、４Ｃ、２Ｃ、Ｃに設定される。又、容量Ｃ１０の容量値は、単位容量値Ｃに設定される。
【００２８】
図４は、スイッチ回路ＳＷ１の構成の詳細を示す図である。第１の実施の形態におけるスイッチ回路ＳＷ１〜ＳＷ９は、図４に示す構成と同様であるため、他のスイッチＳＷ２〜ＳＷ９の構成の説明は省略する。
【００２９】
スイッチ回路ＳＷ１は、スイッチ１〜４を備える。スイッチ１は、アナログ入力端子４０と容量Ｃ１との接続を制御する。スイッチ１は、図示しない制御信号によってオンオフが制御され、入力アナログ信号１００をサンプリングする際に、オン状態となり、他の期間はオフ状態となる。
【００３０】
スイッチ２は、電源端子１１１（ＡＶＲＥＦ）と容量Ｃ１との接続を制御する。スイッチ３は、電源端子１１２（ＡＧＮＤ）と容量Ｃ１との接続を制御する。スイッチ２、３は、デジタルデータ２００に応じてスイッチング動作が制御される。スイッチ回路ＳＷ１〜ＳＷ９のそれぞれにおけるスイッチ２、３のオンオフは、デジタルデータ２００の上位９ビットに応じて制御される。例えば、スイッチ回路ＳＷ１のスイッチ２、３は、ＭＳＢのデータ値（論理値）に応じて制御される。データ値“１”の場合、スイッチ２がオン、スイッチ３がオフとなり、容量Ｃ１に基準電圧ＶＲＥＦが供給され、データ値“０”の場合、スイッチ３がオン、スイッチ３がオフとなり、容量Ｃ１の他端は接地される。同様に、上位２〜９ビットのデータ値に応じてスイッチ回路ＳＷ２〜９におけるスイッチ２、３が制御される。
【００３１】
上述のように、容量Ｃ１〜Ｃ９の容量値は上位９ビットに応じた大きさに設定されているため、それぞれのスイッチ２、３のオンオフ状態に応じて、デジタルデータ２００の上位９ビットに対応する重み付けを、局部アナログ信号１０１に付与することができる。
【００３２】
スイッチ４は、Ｒストリング部１１の出力端子１１３と容量Ｃ１との接続を制御する。スイッチ４は、デジタル変換を行なう通常動作モード時、オフとなるように制御される。又、テストモードにおいて、上位ビットのみに対する変換精度測定を行う場合も、通常動作モードと同様に、スイッチ４はオフとなるように制御される。スイッチ４がオフ状態の間、スイッチ２、３が制御されることで、デジタルデータ２００に応じたＣアレイ部１２による局部アナログ信号１０１に対する重み付けが行なわれる。一方、テストモードにおいて下位ビットのみに対する変換精度測定を行なう場合、スイッチ４はオン状態に設定される。換言すると、スイッチ４をオンとし、出力端子１１３と容量Ｃ１〜Ｃ９を接続することで、逐次比較型ＡＤコンバータは、Ｒストリング部１１のみを用いた３ビットのＡＤ変換器として機能する。
【００３３】
図５は、スイッチ回路ＳＷ１０の構成の詳細を示す図である。スイッチ回路ＳＷ１０は、スイッチ５〜７を備える。スイッチ５は、電源端子１１１（ＡＶＲＥＦ）と容量Ｃ１０との接続を制御する。スイッチ６は、電源端子１１２（ＡＧＮＤ）と容量Ｃ１０との接続を制御する。スイッチ５、６は、局部アナログ信号１０１に対する重み付けを行なう際、重み付けを行なうビット位置に応じた制御信号（図示なし）に基づいて制御される。具体的には、重み付けを行なうＤＡＣに応じてスイッチ５、６のスイッチング動作が制御される。例えば、通常動作モード時、上位９ビットのデジタルデータ２００に応じて局部アナログ信号１０１に対する重み付けを行なう際、スイッチ５はオフ、スイッチ６はオンとなることで電源端子１１１（ＡＶＲＥＦ）と容量Ｃ１０とは接続される。一方、下位３ビットのデジタルデータ２００に応じて局部アナログ信号１０１に対する重み付けを行なう際、スイッチ５、６はともにオフとなる。
【００３４】
スイッチ７は、Ｒストリング部１１の出力端子１１３と容量Ｃ１０との接続を制御する。スイッチ７は、通常動作モード時における上位ビットのデジタルデータ２００に応じた重み付けの際、オフとなる。又、テストモードにおいて、上位ビットのみに対する変換精度測定を行う場合も、通常動作モードと同様に、スイッチ７はオフとなるように制御される。スイッチ７がオフ状態の間、スイッチ回路ＳＷ１〜ＳＷ９のスイッチ２、３が制御されることで、デジタルデータ２００に応じたＣアレイ部１２による局部アナログ信号１０１に対する重み付けが行なわれる。一方、通常動作モード時における下位ビットのデジタルデータ２００に応じた重み付けの際、スイッチ７はオンとなって出力端子１１３と容量Ｃ１０とを接続する。テストモードにおいて下位ビットのみに対する変換精度測定を行なう場合も、スイッチ７はオンとなる。換言すると、スイッチ７をオンとし、出力端子１１３と容量Ｃ１〜Ｃ９を接続することで、逐次比較型ＡＤコンバータは、Ｒストリング部１１のみを用いた３ビットのＡＤ変換器として機能する。
【００３５】
コンパレータ部２０は、コンパレータ２１と基準電圧生成回路２２とスイッチＳＷ１２を備える。基準電圧生成回路２２は、電源電圧ＡＶＤＤをの抵抗分圧を基準電圧Ｖｒとしてコンパレータの非反転入力端子及び反転入力端子に供給する。ここで、スイッチＳＷ１２は、基準電圧生成回路２２と反転入力端子の間に設けられ、非反転入力端子への基準電圧Ｖｒの供給を制御する。スイッチＳＷ１２は、入力アナログ信号１００のサンプリング時オンとなり、その他の期間はオフとなるように制御される。
【００３６】
コンパレータ２１は、局部アナログ信号１０１と基準電圧Ｖｒとを比較し、比較結果１０２を逐次比較部３０に出力する。例えば、コンパレータ２１は、局部アナログ信号１０１の電圧値が基準電圧Ｖｒよりも高い場合、ハイレベル“１”の比較結果１０２を出力し、低い場合ローレベル“０”の比較結果１０２を出力する。ここで、入力アナログ信号１００の電圧をＶｉｎとすると、入力アナログ信号１００のサンプリング時の局部アナログ信号１０１の電圧値は、Ｖｉｎ＋Ｖｒとなる。その後Ｃアレイ部１２やＲストリング部１１による重み付けされると、局部アナログ信号１０１の電圧値は、Ｖｉｎ＋Ｖｒ＋Ｖｈとなる（ただし、Ｒストリング部１１及びＣアレイ部によるＶｈは重み付け量）。コンパレータ２１は重み付けされた局部アナログ信号１０１（Ｖｉｎ＋Ｖｒ＋Ｖｈ）と基準電圧Ｖｒとを比較する。すなわち、コンパレータ２１は入力アナログ信号１００（Ｖｉｎ）とデジタルデータ２００に対応するアナログ信号（Ｖｈ）とを比較することとなる。例えば、局部アナログ信号１０１（Ｖｉｎ＋Ｖｒ＋Ｖｈ）が基準電圧Ｖｒより高い場合、入力アナログ信号１００の電圧値（Ｖｉｎ）がデジタルデータに対応して生成されたアナログ信号の電圧値（Ｖｈ）より高いと判定できる。あるいは、局部アナログ信号１０１（Ｖｉｎ＋Ｖｒ＋Ｖｈ）が基準電圧Ｖｒより低い場合、入力アナログ信号１００の電圧値（Ｖｉｎ）がデジタルデータに対応して生成されたアナログ信号の電圧値（Ｖｈ）より低いと判定できる。
【００３７】
逐次比較部３０は、例えばハイレベル“１”の比較結果１０２に応じてデジタルデータ２００をカウントアップし、ローレベル“０”の比較結果１０２に応じてデジタルデータ２００をカウントダウンする。この際、逐次比較部３０は、上位ビットから順に逐次的にデータ値を設定する。
【００３８】
尚、スイッチ１とアナログ入力端子４０との間にはスイッチＳＷ１１が設けられる。スイッチ１及びスイッチＳＷ１１、ＳＷ１２は、同期してオンとなることで、入力アナログ信号１００はサンプリングされる。そして、局部アナログ信号１０１に対して重み付けが行なわれる期間、スイッチＳＷ１１、ＳＷ１２は、オフに設定される。
【００３９】
（通常動作）
次に、図６を参照して、本発明による逐次比較型ＡＤコンバータのデジタル変換動作（通常動作時）の一例を説明する。図６は、本発明によるデジタル変換動作（通常動作時）の一例を示すタイミングチャートである。
【００４０】
先ず、逐次比較型ＡＤコンバータに入力されるアナログ信号（入力アナログ信号１００）がサンプリングされる。詳細には、スイッチＳＷ１１、ＳＷ１２、及びスイッチ回路ＳＷ１〜９の全てのスイッチ１はオンとなり他のスイッチ２〜４はオフとなる。これにより、入力アナログ信号１００によって、容量Ｃ１〜Ｃ９は充電されるとともに、基準電圧Ｖｒが供給され、局部アナログ信号１０１の電圧値はＶｉｎ＋Ｖｒとなる。この際、スイッチ回路ＳＷ１０のスイッチ６がオンとなるため、容量Ｃ１０の他端は接地される。
【００４１】
入力アナログ信号１００がサンプリングされると、逐次比較動作に移行する。ここでは、ＭＳＢからＬＳＢまで順にデジタルデータ２００の値が設定される。先ず、Ｃアレイ部１２によるＤＡ変換（重み付け）及びコンパレータ部２０による比較動作によって、入力アナログ信号１００に対応したデジタルデータ２００の上位９ビットがＭＳＢから順に設定される。この間、スイッチ回路ＳＷ１０ではスイッチ６のみがオンとなり、容量Ｃ１０の他端は接地される。
【００４２】
１回目の比較処理では、スイッチ回路ＳＷ１におけるスイッチ２のみがオンとなり他のスイッチ１、３、４はオフとなる。この際、スイッチ回路２〜９ではスイッチ３のみがオンとなり他のスイッチ１、２、４はオフとなる。これにより、容量Ｃ１のみに基準電圧ＡＶＲＥＦが供給され、他の容量Ｃ２〜Ｃ９は接地される。局部アナログ信号１０１の大きさは、容量Ｃ１〜Ｃ１０に供給される電圧に応じた重み付けにより変更される。１回目の比較処理では、デジタルデータ“１０００＿００００＿００００”に対応する重み付けによって局部アナログ信号１０１が変更される。従って、局部アナログ信号１０１と基準電圧Ｖｒとの比較結果１０２は、デジタルデータ“１０００＿００００＿００００”に対応するアナログ信号と入力アナログ信号１００との比較結果を示すこととなる。
【００４３】
逐次比較部３０は、比較結果１０２に応じてＭＳＢの値を設定する。例えば、局部アナログ信号１０１が基準電圧Ｖｒより小さい場合、すなわちデジタルデータ“１０００＿００００＿００００”に対応するアナログ信号が入力アナログ信号１００より小さい場合、ＭＳＢは“１”に設定され、これ以降、スイッチ回路ＳＷ１のスイッチ２はオン、スイッチ３はオフに設定される。あるいは、局部アナログ信号１０１が基準電圧Ｖｒより大きい場合、すなわちデジタルデータ“１０００＿００００＿００００”に対応するアナログ信号が入力アナログ信号１００より大きい場合、ＭＳＢは“０”に設定され、これ以降、スイッチ回路ＳＷ１のスイッチ３はオン、スイッチ２はオフに設定される。
【００４４】
逐次比較型ＡＤコンバータは、ＭＳＢの設定動作と同様に上位２ビット目から９ビット目まで順にデータ値を設定する。すなわち、各ビットにデータ“１”を設定してアナログ変換し、その値と入力アナログ信号１００との比較結果に応じて、各ビットの値を決定する。これを上位ビットから逐次的に行なうことで、入力アナログ信号１００に応じたデジタルデータ２００の上位９ビットが設定される。
【００４５】
９ビット目のデータが設定されると、スイッチ回路ＳＷ１０のスイッチ７はオンとなり、他のスイッチ５、６はオフとなる。これにより、容量Ｃ１０の他端はＲストリング部１１の出力端子１１３に接続され、以降、Ｒストリング部１１によって設定された抵抗分圧が容量Ｃ１０の他端に供給される。これにより、下位３ビットのデジタルデータのＤＡ変換（重み付け）及び比較処理が行なわれ、デジタルデータ２００の下位３ビットが設定される。例えば、Ｒストリング部１１は、デジタルデータ２００の１０ビット目に設定されたデータ“１”に応じた抵抗分圧を出力端子１１３を介して容量Ｃ１０に供給する。局部アナログ信号１０１の大きさは、容量Ｃ１０に供給された抵抗分圧に応じた重み付けにより変更される。ここでは、逐次比較部３０は、１０ビット目を“１”としたデジタルデータ２００に対応するアナログ信号と、入力アナログ信号１００との比較結果１０２に応じて１０ビット目のデータ値を設定する。以下、同様にデジタルデータ２００の１１ビット目及び１２ビット目が設定される。
【００４６】
以上のようなＤＡ変換及び逐次比較動作により、入力アナログ信号１００がデジタルデータ２００に変換される。
【００４７】
（テスト動作）
次に、図７及び図８を参照して、第１の実施の形態における逐次比較型ＡＤコンバータのＡＤ変換精度のテスト動作を説明する。図７及び図８は、第１の実施の形態における逐次比較型ＡＤコンバータのＡＤ変換精度のテスト動作の一例を示すタイミングチャートである。
【００４８】
本実施の形態におけるＡＤ変換精度テストでは、１２ビットＡＤコンバータを、Ｃアレイ部１２（電荷分配型ＤＡＣ）を利用した９ビットＡＤコンバータと、Ｒストリング部１１（抵抗分圧型ＤＡＣ）を利用した３ビットＡＤコンバータの２つのコンバータに切り分けてそれぞれの変換精度を測定する。これにより、１２ビットテスタのような高精度のテスタを用意することなく、例えば１０ビットテスタのような精度の低いテスタによってＡＤ変換精度を測定することが可能となる。
【００４９】
本実施の形態では、第１テスト動作によってＣアレイ部１２を利用した９ビットのＡＤ変換精度を測定し、第２テスト動作によってＲストリング部１１を利用した３ビットのＡＤ変換精度を測定する。これらのテスト動作により、１２ビットＡＤコンバータに対するデジタル変換精度テスト及び故障検出が行われる。
【００５０】
第１テスト動作：９ビットＡＤコンバータのＡＤ変換精度測定
図７を参照して、第１テスト動作を説明する。第１テスト動作では、スイッチ回路ＳＷ１０のスイッチ６がオンとなり他のスイッチ５、７がオフとなることで、Ｒストリング部１１による局部アナログ信号１０１への重み付けは行なわれない。これにより、逐次比較型ＡＤコンバータは、Ｃアレイ部１２のみを利用した９ビットＡＤコンバータとして機能する。
【００５１】
第１テスト動作では、通常動作モードにおけるサンプリングから９回目（９ビット目）の比較動作と同じ動作が行なわれる。先ず、逐次比較型ＡＤコンバータに入力されるアナログ信号（入力アナログ信号１００）がサンプリングされる。詳細には、スイッチＳＷ１１、ＳＷ１２、及びスイッチ回路ＳＷ１〜９の全てのスイッチ１はオンとなり他のスイッチ２〜４はオフとなる。これにより、入力アナログ信号１００によって、容量Ｃ１〜Ｃ９は充電されるとともに、基準電圧Ｖｒが供給され、局部アナログ信号１０１の電圧値はＶｉｎ＋Ｖｒとなる。この際、スイッチ回路ＳＷ１０のスイッチ６がオンとなるため、容量Ｃ１０の他端は接地される。
【００５２】
入力アナログ信号１００がサンプリングされると、逐次比較動作に移行する。ここでは、Ｃアレイ部１２によるＤＡ変換（重み付け）及びコンパレータ部２０による比較動作によって、入力アナログ信号１００に対応した９ビットのデジタルデータ２００がＭＳＢから順に設定される。この間、スイッチ回路ＳＷ１０ではスイッチ６のみがオンとなり、容量Ｃ１０の他端は接地される。
【００５３】
９ビット目までデジタルデータ２００が設定されると、当該デジタルデータ２００をテスタで検出し、変換精度を測定する。これにより、Ｃアレイ部１２のみを利用した９ビットの逐次比較型ＡＤコンバータのＡＤ変換精度をテストすることができる。
【００５４】
第２テスト動作：３ビットＡＤコンバータのＡＤ変換精度測定
第２テスト動作では、スイッチ回路ＳＷ１〜９のスイッチ４及びスイッチ回路ＳＷ１０のスイッチ７がオンに設定されることで、局部アナログ信号１０１に対する重み付けがＲストリング部１１のみによるものとなる。これにより、逐次比較型ＡＤコンバータは、Ｒストリング部１１によるＤＡ変換結果を利用した３ビットＡＤコンバータとして機能する。
【００５５】
第２テスト動作が行なわれる前において、容量Ｃ１〜Ｃ１０は電源端子１１２（ＡＧＮＤ）に接続されることで充電量が０の状態にリセットされる（図示なし）。容量Ｃ１〜Ｃ１０がリセットされた状態から、入力アナログ信号１００のサンプリングが開始される。詳細には、スイッチＳＷ１１、ＳＷ１２、及びスイッチ回路ＳＷ１〜９の全てのスイッチ１はオンとなり他のスイッチ２〜４はオフとなる。これにより、入力アナログ信号１００によって、容量Ｃ１〜Ｃ９は充電されるとともに、基準電圧Ｖｒが供給され、局部アナログ信号１０１の電圧値はＶｉｎ＋Ｖｒとなる。この際、スイッチ回路ＳＷ１０のスイッチ６がオンとなるため、容量Ｃ１０の他端は接地される。
【００５６】
入力アナログ信号１００がサンプリングされると、逐次比較動作に移行する。ここでは、Ｒストリング部１１によるＤＡ変換（重み付け）及びコンパレータ部２０による比較動作によって、入力アナログ信号１００に対応した３ビットのデジタルデータ２００がＭＳＢから順に設定される。この間、スイッチ回路ＳＷ１〜ＳＷ９の全てのスイッチ４はオンとなり、他のスイッチ１〜３はオフとなる。又、スイッチ回路ＳＷ１０のスイッチ７はオンとなり他のスイッチ５、６はオフとなる。これにより、容量Ｃ１〜Ｃ１０の他端は、Ｒストリング部１１の出力端子１１３に接続される。
【００５７】
第２テスト動作における逐次比較動作では、Ｒストリング部１１におけるスイッチ回路ＳＷ１００〜ＳＷ１０６が、３ビットのデジタルデータ２００に応じて制御されることで局部アナログ信号１０１に対する重み付けが行われる。すなわち、３ビットのデジタルデータ２００に応じた大きさの抵抗分圧が容量Ｃ１〜Ｃ１０に供給されることで局部アナログ信号１０１の大きさが変更される。逐次比較部３０は、局部アナログ信号１０１と基準電圧Ｖｒとの比較結果１０２に応じて３ビットのデジタルデータをＭＳＢから順に設定する。
【００５８】
３ビット目までデジタルデータ２００が設定されると、当該デジタルデータ２００をテスタで検出し、変換精度を測定する。これにより、Ｒストリング部１１によるＤＡ変換のみを利用した３ビットの逐次比較型ＡＤコンバータのＡＤ変換精度をテストすることができる。
【００５９】
本発明では、第１テスト動作により、９ビットＡＤコンバータとして機能したときのＡＤ変換結果と期待値とを比較することで、９ビットＡＤコンバータとしての良品、不良品の判定を行なう。そして第２テスト動作により、３ビットＡＤコンバータとして機能したときのＡＤ変換結果と期待値とを比較することで、３ビットＡＤコンバータとしての良品、不良品の判定を行なう。この２つのテストにより、図３に示す１２ビットＡＤコンバータとしての動作確認や故障検出を行なうことが可能となる。
【００６０】
第１及び第２テスト動作では、それぞれ低分解能なＡＤコンバータの変換精度を測定できるテスタでテストを行える。すなわち、高分解能な逐次比較型ＡＤコンバータに対して量産テストを行なう場合、精度の低いテスタを利用することができるため、テストコストを削減することができる。
【００６１】
従来技術では、ＡＤ変換器内の素子故障を判定するため、通常のＡＤ変換動作を行なっていた。この場合、１２ビット以上のＡＤ変換器は一般向けのデジタルＬＳＩテストによる精度の安定測定が困難であった。これに対し、本発明によれば、１２ビット以上のＡＤ変換器を低分解能のＡＤ変換器（例えば９ビットＡＤ変換器と３ビットＡＤ変換器）として機能させてテストが行なわれる。このため、ＬＳＩテスタに要求する測定精度が低減され、安定測定が可能な状態でＡＤ変換器の素子故障を判定可能となる。
【００６２】
２．第２の実施の形態
第１の実施の形態では、Ｒストリング部１１（抵抗分割型ＤＡＣ）によるＤＡ変換のみを利用した３ビットＡＤコンバータに対するテストと、Ｃアレイ部１２（電荷分配型ＤＡＣ）によるＤＡ変換のみを利用した９ビットＡＤコンバータに対するテストに分けて、１２ビットの逐次比較型ＡＤコンバータのテストを行なった。すなわち、第１の実施の形態では、２段構成のＤＡＣの一方（上位ビット及び下位ビットの一方）のみを利用した逐次比較型ＡＤコンバータをテストすることで、テスト対象となるＡＤコンバータの分解能を低下させている。
【００６３】
一方、第２の実施の形態では、２段構成のＤＡＣの一方（例えば上位ビット）のみを利用したＡＤコンバータと２段構成のＤＡＣの一方（例えば上位ビット）の分解能を低下させたＡＤコンバータとをテスト対象として変換精度のテストが行なわれる。
【００６４】
図９から図１１を参照して、本発明による逐次比較型ＡＤコンバータの第２の実施の形態を説明する。
【００６５】
（構成）
第２の実施の形態における逐次比較型ＡＤコンバータの全体構成は、図２に示すように第１の実施の形態と同様なので、その説明は省略する。又、第１の実施の形態と第２の実施の形態のＲストリング部１１及びコンパレータ部２０の構成は同様であるため、以下では構成が異なるＣアレイ部１２について説明する。
【００６６】
図９は、本発明による逐次比較型ＡＤコンバータに搭載されるＤＡ部１０とコンパレータ部２０の第２の実施の形態における構成を示す。図１０は、容量アレイ部とＲストリング部との接続を制御するスイッチ回路の第２の実施の形態における構成を示す図である。図９及び図１０を参照して、本実施の形態におけるＣアレイ部１２は、第１の実施の形態におけるスイッチ回路ＳＷ１〜ＳＷ６からＲストリング部１１（出力端子１１３）との接続を制御するスイッチ４を削除した構成である。Ｃアレイ部１２におけるその他の構成は、第１の実施の形態と同様である。
【００６７】
尚、図９に示す構成のスイッチ回路の数は、後述する第２テスト動作において設定される分解能（ｎビット）とＲストリング部１１で設定可能な下位ビット数ｍに応じて決まる。この場合、図９に示す構成のスイッチ回路はｎ−ｍ個となり残りのスイッチ回路は図４に示す構成となる。例えば、第２の実施の形態のようにｎが９、下位ビット数が３の場合、６つのスイッチ回路スイッチ回路ＳＷ１〜ＳＷ６が図９に示す構成となり、他のスイッチ回路ＳＷ７〜ＳＷ９は、図４に示す構成となる。一方、第１の実施の形態では、ｎが３であるため、図９に示す構成のスイッチ回路は設けられず、スイッチ回路ＳＷ１〜ＳＷ９は、全て図４に示すように、Ｒストリング部１１（出力端子１１３）との接続を制御するスイッチ４を含む構成となる。
【００６８】
（通常動作）
第２の実施の形態における通常動作（デジタル変換動作）は、第１の実施の形態と同様であるので、その説明は省略する。
【００６９】
（テスト動作）
次に、図１１を参照して、第１の実施の形態における逐次比較型ＡＤコンバータのＡＤ変換精度のテスト動作を説明する。図１１は、第２の実施の形態における逐次比較型ＡＤコンバータのＡＤ変換精度のテスト動作の一例を示すタイミングチャートである。
【００７０】
本実施の形態におけるＡＤ変換精度テストでは、１２ビットＡＤコンバータを、Ｃアレイ部１２（電荷分配型ＤＡＣ）による上位９ビットＡＤコンバータと、Ｒストリング部１１（抵抗分圧型ＤＡＣ）による３ビットＡＤコンバータを含むｎビット（ｎは１１以下の整数）のＡＤコンバータに切り分けてそれぞれの変換精度を測定する。これにより、１２ビットテスタのような高精度のテスタを用意することなくＡＤ変換精度の測定が可能となる。例えば、ｎを１０以下とすることで、１０ビットテスタのような精度の低いテスタによってＡＤ変換精度を測定することができる。
【００７１】
本実施の形態では、第１テスト動作によってＣアレイ部１２を利用した９ビットのＡＤ変換精度を測定し、第２テスト動作によってＲストリング部１１及びＣアレイ部１２を利用した６ビットのＡＤ変換精度を測定する。これらのテスト動作により、１２ビットＡＤコンバータに対するデジタル変換精度テスト及び故障検出が行われる。
【００７２】
第１テスト動作は、第１の実施の形態と同様であるので、その説明は省略する。
【００７３】
第２テスト動作：９ビットＡＤコンバータのＡＤ変換精度測定
第２テスト動作では、デジタルデータ２００の６ビット目の設定までは、第１テスト動作と同様な動作である。しかし、７〜９ビット目を設定するとき、スイッチＳＷ７〜９のスイッチ４及びスイッチ回路ＳＷ１０のスイッチ７がオンに設定され、局部アナログ信号１０１に対する重み付けがＣアレイ部１２及びＲストリング部１１によるものとなる。これにより、逐次比較型ＡＤコンバータは、Ｒストリング部１１及びＣアレイ部１２によるＤＡ変換結果を利用した９ビットＡＤコンバータとして機能する。
【００７４】
第２テスト動作が行なわれる前において、容量Ｃ１〜Ｃ１０は電源端子１１２（ＡＧＮＤ）に接続されることで充電量が０の状態にリセットされる（図示なし）。容量Ｃ１〜Ｃ１０がリセットされた状態から、入力アナログ信号１００のサンプリングが開始される。詳細には、スイッチＳＷ１１、ＳＷ１２、及びスイッチ回路ＳＷ１〜９の全てのスイッチ１はオンとなり他のスイッチ２〜４はオフとなる。これにより、入力アナログ信号１００によって、容量Ｃ１〜Ｃ９は充電されるとともに、基準電圧Ｖｒが供給され、局部アナログ信号１０１の電圧値はＶｉｎ＋Ｖｒとなる。この際、スイッチ回路ＳＷ１０のスイッチ６がオンとなるため、容量Ｃ１０の他端は接地される。
【００７５】
入力アナログ信号１００がサンプリングされると、逐次比較動作に移行する。ここでは、通常動作モードや第１テスト動作と同様に、Ｃアレイ部１２によるＤＡ変換（重み付け）及びコンパレータ部２０による比較動作によって、入力アナログ信号１００に対応した９ビットのデジタルデータ２００がＭＳＢから６ビット目まで順に設定される。この間、スイッチ回路ＳＷ１０ではスイッチ６のみがオンとなり、容量Ｃ１０の他端は接地される。
【００７６】
続く７ビット目以降の設定は、Ｒストリング部１１によるＤＡ変換（重み付け）及びコンパレータ部２０による比較動作によって行なわれる。この間、スイッチ回路ＳＷ１〜ＳＷ６におけるスイッチング状態は、上述の設定によって決められた状態を維持する。又、スイッチ回路ＳＷ７〜ＳＷ９のスイッチ４はオンし、他のスイッチ１〜３はオフとなる。更に、スイッチ回路ＳＷ１０のスイッチ７はオンとなり他のスイッチ５、６はオフとなる。これにより、容量Ｃ７〜Ｃ１０の他端は、Ｒストリング部１１の出力端子１１３に接続される。
【００７７】
第２テスト動作において下位３ビット（７〜９ビット）のデータ値を設定する逐次比較動作では、Ｒストリング部１１におけるスイッチ回路ＳＷ１００〜ＳＷ１０６が、３ビットのデジタルデータ２００に応じて制御されることで局部アナログ信号１０１に対する重み付けが行われる。すなわち、３ビットのデジタルデータ２００に応じた大きさの抵抗分圧が容量Ｃ７〜Ｃ１０に供給されることで局部アナログ信号１０１の大きさが変更される。逐次比較部３０は、局部アナログ信号１０１と基準電圧Ｖｒとの比較結果１０２に応じて下位３ビットのデジタルデータを７ビット目から順に設定する。
【００７８】
９ビット目までデジタルデータ２００が設定されると、当該デジタルデータ２００をテスタで検出し、変換精度を測定する。これにより、Ｒストリング部１１及びＣアレイ部１２によるＤＡ変換を利用した９ビットの逐次比較型ＡＤコンバータのＡＤ変換精度をテストすることができる。
【００７９】
本実施の形態では、第１テスト動作により、Ｃアレイ部１２のみを利用して９ビットＡＤコンバータとして機能したときのＡＤ変換結果と期待値とを比較することで、９ビットＡＤコンバータとしての良品、不良品の判定を行なう。そして第２テスト動作により、Ｒストリング部１１を含む９ビットＡＤコンバータとして機能したときのＡＤ変換結果と期待値とを比較することで、Ｒストリング部１１を含む９ビットＡＤコンバータとしての良品、不良品の判定を行なう。この２つのテストにより、図９に示す１２ビットＡＤコンバータとしての動作確認や故障検出を行なうことが可能となる。
【００８０】
第２の実施の形態における逐次比較型ＡＤコンバータは、第１の実施の形態に比べて、信号線の接続及びスイッチの数を減じることができるため、回路規模の面で有利である。
【００８１】
又、第１の実施の形態と同様に、第１及び第２テスト動作では、それぞれ低分解能なテスタでＡＤ変換精度テストを行える。高分解能な逐次比較型ＡＤコンバータに対して量産テストを行なう場合、精度の低いテスタを利用することができるため、テストコストを削減することができる。
【００８２】
以上のように、本発明による逐次比較型ＡＤコンバータは、デジタルデータの設定に使用するＤＡＣやその構造を変更できるため、通常動作時よりも低い分解能で変換精度のテストを行なうことができる。これにより、精度の低いＬＳＩテスタによる安定的なＡＤ精度測定を実現できる。又、通常動作時で使用するＤＡＣ又はＤＡＣの一部を切り分けて試験することで得られた複数の測定結果を解析することによって、逐次比較型ＡＤコンバータの変換精度の良否判定や故障箇所の検出を高精度で行なうことができる。
【００８３】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。本実施の形態では分解能が１２ビットの逐次比較型ＡＤコンバータを一例としたが、更に高分解能のＡＤコンバータでも構わない。又、本実施の形態では、Ｃ−Ｒ型ＤＡＣを利用した一例を示したが、Ｒ−Ｃ型ＤＡＣ、Ｒ−Ｒ型ＤＡＣ、Ｃ−Ｃ型ＤＡＣのいずれかを利用した逐次比較型ＡＤコンバータにも適用できる。更に、逐次比較型ＡＤコンバータに搭載されたＤＡＣの分解能は上位９ビット、下位３ビットに限らず、任意の分解能を有するＤＡＣを使用できる。この場合、第１及び第２テスト動作のそれぞれのテスト対象となるＡＤコンバータの分解能も任意に変更できることは言うまでもない。
【符号の説明】
【００８４】
１０：ＤＡ部
２０：コンパレータ部
３０：逐次比較部
４０：アナログ入力端子
１１：Ｒストリング部
１２：Ｃアレイ部
２１：コンパレータ
２２：基準電圧生成回路
１００：入力アナログ信号
１０１：局部アナログ信号
１０２：比較結果
１１１、１１２：電源端子
１１３：出力端子
ＳＷ１〜ＳＷ１０：スイッチ回路
１〜７、ＳＷ１１、ＳＷ１２、ＳＷ１００〜ＳＷ１０６：スイッチ
Ｒ０〜Ｒ７：抵抗
Ｃ１〜Ｃ１０：容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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