(57)【要約】【課題】無線通信の送受信システムに係わるデジタル方式の受信器を提供する。【解決手段】ＲＦ信号をＩＦ信号又はＤＣ信号に変換するサブサンプリングの際、要する信号帯域に対してはオーバーサンプリングして要らない信号もデジタル信号に変換させた後、デジタルブロックから効果的に除去する。本発明によると一般的なアナログ設計方式の受信器に比べて、フィルタ、ＬＮＡ、そして、ＡＤＣだけでアナログ設計部が構成されるので、アナログ構成ブロックの構造が簡単になる。従って、ＡＤＣの後端に設置されるデジタル構成ブロック等の構造も最適化してデジタル方式の受信器を構成することができる。【選択図】図２
2011166773.tif 000002
【特許請求の範囲】
【請求項１】
フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させ、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がＩ／Ｑパス別に生成されるようにするアナログ−デジタル変換部を含むＲＦ／アナログブロックと、
前記アナログ−デジタル変換部の出力信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記デジタル可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサとを含むデジタル信号復元ブロックとを備えることを特徴とする受信器。
【請求項２】
要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記アナログ−デジタル変換器に供給されるサンプリング周波数が可変されることによって、前記アナログ−デジタル変換器の出力信号帯域中心周波数が一定になることを特徴とする請求項１に記載の受信器。
【請求項３】
要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有することを特徴とする請求項１に記載の受信器。
【請求項４】
前記デジタル低域通過フィルタは、一般のＩ／Ｑパスのフィルタ又はＩ／Ｑコンプレックスフィルタの形態を有することを特徴とする請求項１に記載の受信器。
【請求項５】
前記デジタル低域通過フィルタと、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は、任意配置の構造からなることを特徴とする請求項１に記載の受信器。
【請求項６】
フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がＩ／Ｑパス別に生成されるようにするアナログ−デジタル変換部とを含むＲＦ／アナログブロックと、
前記アナログ−デジタル変換部の出力信号を受けてＤＣ帯域に中心周波数を下向き変換するためのデジタルダウンミキサーと、前記デジタルダウンミキサーの出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、前記デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサとを含むデジタル信号復元ブロックとを備えることを特徴とする受信器。
【請求項７】
要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記デジタルダウンミキサーに供給されるミキシング信号の周波数が可変されることによって、デジタルダウンミキサーの出力信号帯域中心周波数が一定になるようにし、前記アナログ−デジタル変換部に供給されるサンプリングクロックの周波数も可変することを特徴とする請求項６に記載の受信器。
【請求項８】
要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有することを特徴とする請求項６に記載の受信器。
【請求項９】
前記デジタル低域通過フィルタは、一般のＩ／Ｑパスフィルタ又はＩ／Ｑコンプレックスフィルタの形態を有することを特徴とする請求項６に記載の受信器。
【請求項１０】
前記デジタルダウンミキサーは、一般のＩ／Ｑパスのミキサー又はＩ／Ｑコンプレックスミキサーの形態を有することを特徴とする請求項６に記載の受信器。
【請求項１１】
前記デジタルダウンミキサー、デジタル低域通過フィルタ、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は、任意配置の構造からなることを特徴とする請求項６に記載の受信器。
【請求項１２】
前記ＲＦ／アナログブロック内の前記アナログ−デジタル変換部は、Ｉ／ＱＡＤＣからそれぞれ構成され、各ＡＤＣが直交関係のＩ／Ｑクロックを直接受信することを特徴とする請求項１又は６に記載の受信器。
【請求項１３】
フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がシングルパスに生成されるようにするアナログ−デジタル変換部とを含むＲＦ／アナログブロックと、
アナログ−デジタル変換部の出力信号を受けてＤＣ帯域に中心周波数を下向き変換するためのクワドラチャデジタルダウンミキサーと、前記クワドラチャデジタルダウンミキサーの出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサとを含むデジタル信号復元ブロックとを備えることを特徴とする受信器。
【請求項１４】
要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記クワドラチャデジタルダウンミキサーに供給されるミキシング信号の周波数が可変されることによって、クワドラチャデジタルダウンミキサーの出力信号帯域中心周波数が一定になるようにし、前記アナログ−デジタル変換部に供給されるサンプリングクロックの周波数も可変することを特徴とする請求項１３に記載の受信器。
【請求項１５】
要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有することを特徴とする請求項１３に記載の受信器。
【請求項１６】
デジタル低域通過フィルタは、一般のＩ／Ｑパスフィルタ又はＩ／Ｑコンプレックスフィルタの形態を有することを特徴とする請求項１３に記載の受信器。
【請求項１７】
要するデジタルミキサーは、一般のＩ／Ｑパスのミキサー又はＩ／Ｑコンプレックスミキサーの形態を有することを特徴とする請求項１３に記載の受信器。
【請求項１８】
前記デジタルダウンミキサー、デジタル低域通過フィルタ、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は、任意配置の構造からなることを特徴とする請求項１３に記載の受信器。
【請求項１９】
前記増幅器とアナログ−デジタル変換部との間のフィルタは、ＡＤＣに伝送される信号電力の電圧大きさを変換させるためのインピーダンスの変換機能と周波数選択的１８０°位相変換器と共通モード抑圧回路を利用して周波数選択的雑音除去機能を行なうことを特徴とする請求項１、５及び１０に記載の受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はサブサンプリング技法を利用する受信器のデジタル処理構造に関する。
【背景技術】
【０００２】
多重帯域信号と多重応用分野を満足する無線送受信器の開発に係わって、一般のアナログ設計方式を利用することは電力消耗、チップの面積及びユーザーの早い適応性等で多い短所がある。
【０００３】
一般的な無線通信受信器の構造を見ると、低雑音増幅器、ミキサー、チャンネル選択フィルタ及び可変増幅器等は全てアナログ方式で設計されている。斯かる無線通信受信器の構成ブロック等の中で一部はデジタル設計方式もあるが、大部分は今もアナログ設計方式に依存している。
【０００４】
図１は一般的なアナログ設計方式の受信器のブロック図である。図１は様々なアナログ設計方式の受信器の中で直接変換（Ｄｉｒｅｃｔ  ｃｏｎｖｅｒｓｉｏｎ）の構造を有する受信器の一例である。図１の受信器において、アンテナに受信された信号は帯域通過フィルタ２を通過した後低雑音増幅器４から増幅されて下向き変換ミキサー（Ｄｏｗｎ  ｃｏｎｖｅｒｓｉｏｎ  ｍｉｘｅｒ：６、８）に印加される。前記下向き変換ミキサー６、８は印加される信号の中で要するチャンネル信号だけを効果的に得るために、信号のキャリア（Ｃａｒｒｉｅｒ）周波数を低くした後夫々対応する低域通過フィルタ１４、１５に下向き変換された信号を印加する。前記低域通過フィルタ１４、１５では前記下向き変換された信号の中で要らない信号を除去する。
【０００５】
このように、キャリア周波数が低くなった信号を低域通過フィルタに印加して要らない信号を除去する理由は、実際に、フィルタリングは動作周波数が低いときより容易になるからである。前記低域通過フィルタのフィルタリングの作用によって参照符号１０ａに示した受信信号は矢印符号ＡＲ２に沿って参照符号２０ａに示したように、要する信号だけが得られる。
【０００６】
前記低域通過フィルタを通って出力される信号はＶＧＡ（Ｖａｒｉａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）１６、１７に印加されて利得調節された後、対応するアナログ−デジタル変換器（ＡＤＣ）１８、１９に印加される。前記ＶＧＡはＡＤＣに印加される信号の基準大きさを一定にするので、ＡＤＣの入力信号の大きさの範囲（Ｄｙｎａｍｉｃ  ｒａｎｇｅ）を小さく設計することができる。また、ＡＤＣの入力信号の周波数は前端の下向き変換ミキサー等によって低くなっているので、ＡＤＣの動作周波数もそれによって低くなる。従って、ＡＤＣの設計は簡単になる。
【０００７】
また、位相同期ループ（ＰＬＬ）１２の適用も図１の受信器構成ブロックを簡単に設計することができるようにする一つの要因である。即ち、ＰＬＬを利用する周波数合成器がチャンネル周波数によって局部発振（ＬＯ）周波数を可変することができるので、各信号チャンネルに該当するチャンネル中心周波数が生成される。従って、下向き変換ミキサーの後端に設置された低域通過フィルタはアンテナを通じて受信される信号のチャンネル中心周波数が変わっても同じフィルタリング特性を有する。結局、同じフィルタリング特性の低域通過フィルタがともに使用される。
【０００８】
一方、一般的なデジタル受信器の場合にもアナログ受信器から発生する種々の問題、例えば、電力消耗、チップが占める面積及びユーザーの早い適応性等をカバーすることができる長所はあるが、受信器の実際の具現においては多い難関がある。例えば、デジタル受信器のサブサンプリング方法、雑音除去、受信器の集積化、又は、アナログ−デジタル変換器の具現はまだ足りない部分があるので改善されるべきである。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国登録特許第７，１３８，９３３号
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、上述した問題点に鑑みてなされたものであって、その目的は、デジタル設計に適合な無線通信受信器を提供することである。
【００１１】
また、本発明の他の目的は、アナログ設計ブロックを簡単にしてデジタル設計ブロックを最適化できる無線通信デジタル方式の受信器を提供することである。
【００１２】
また、本発明のその他の目的は、雑音除去性能が高いサブサンプリング方式を有するデジタル方式の受信器を提供することである。
【００１３】
また、本発明のその他の目的は、要する信号に隣接した雑音信号等をデジタル的に除去することができるデジタル方式の受信器を提供することである。
【００１４】
また、本発明のその他の目的は、アナログ領域の設計から脱皮してデジタル領域の設計のもとでよりコンパクトに製作することができるデジタル方式の受信器を提供することである。
【課題を解決するための手段】
【００１５】
上記の目的を達成するためになされた本発明の一実施形態による受信器は、フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれ、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がＩ／Ｑパス別に生成されるようにするアナログ−デジタル変換部を含むＲＦ／アナログブロックと、
前記アナログ−デジタル変換部の出力信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記デジタル可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサを含むデジタル信号復元ブロックを備える。
【００１６】
本発明の実施形態において、要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記アナログ−デジタル変換器に供給されるサンプリング周波数が可変されることによって、前記アナログ−デジタル変換器の出力信号帯域中心周波数が一定になるようにする。
【００１７】
本発明の実施形態において、要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有する。
【００１８】
本発明の実施形態において、前記デジタル低域通過フィルタは、一般のＩ／Ｑパスのフィルタ又はＩ／Ｑコンプレックスフィルタの形態を有する。
【００１９】
本発明の実施形態において、前記デジタル低域通過フィルタと、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は、任意の配置構造からなる。
【００２０】
前記技術的課題を解決するために、本発明の異なる実施形態による受信器は、
フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させ相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がＩ／Ｑパス別に生成されるようにするアナログ−デジタル変換部を含むＲＦ／アナログブロックと、
前記アナログ−デジタル変換部の出力信号を受けてＤＣ帯域に中心周波数を下向き変換するためのデジタルダウンミキサーと、前記デジタルダウンミキサーの出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、前記デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサを含むデジタル信号復元ブロックを有する。
【００２１】
本発明の実施形態において、要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記デジタルダウンミキサーに供給されるミキシング信号の周波数が可変されることによって、デジタルダウンミキサーの出力信号帯域中心周波数が一定になるようにし、前記アナログ−デジタル変換部に供給されるサンプリングクロックの周波数も可変する。
【００２２】
本発明の実施形態において、要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは、帯域幅を可変することができる構造を有する。
【００２３】
本発明の実施形態において、前記デジタル低域通過フィルタは、一般のＩ／Ｑパスフィルタ又はＩ／Ｑコンプレックスフィルタの形態を有する。
【００２４】
本発明の実施形態において、前記デジタルダウンミキサーは、一般のＩ／Ｑパスのミキサー又はＩ／Ｑコンプレックスミキサーの形態を有する。
【００２５】
本発明の実施形態において、前記デジタルダウンミキサー、デジタル低域通過フィルタ、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は任意の配置構造からなる。
【００２６】
本発明の実施形態において、前記ＲＦ／アナログブロック内の前記アナログ−デジタル変換部は、Ｉ／ＱＡＤＣからそれぞれ構成され、各ＡＤＣが直交関係のＩ／Ｑクロックを直接受信する。
【００２７】
前記技術的課題を解決するために、本発明のまた異なる実施形態による受信器は、
フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がシングルパスに生成されるようにするアナログ−デジタル変換部を含むＲＦ／アナログブロックと、
アナログ−デジタル変換部の出力信号を受けてＤＣ帯域に中心周波数を下向き変換するためのクワドラチャデジタルダウンミキサーと、前記クワドラチャデジタルダウンミキサーの出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタと、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサを含むデジタル信号復元ブロックを有する。
【００２８】
本発明の実施形態において、要するチャンネル信号を選別するために、前記クロック周波数生成器は、出力周波数に対するプログラマビリティを有し、前記クワドラチャデジタルダウンミキサーに供給されるミキシング信号の周波数が可変されることによって、クワドラチャデジタルダウンミキサーの出力信号帯域中心周波数が一定になるようにし、前記アナログ−デジタル変換部に供給されるサンプリングクロックの周波数も可変する。
【００２９】
本発明の実施形態において、要するチャンネル信号を選別するために、前記デジタル低域通過フィルタは帯域幅を可変することができる構造を有する。
【００３０】
本発明の実施形態において、デジタル低域通過フィルタは、一般のＩ／Ｑパスフィルタ又はＩ／Ｑコンプレックスフィルタの形態を有する。
【００３１】
本発明の実施形態において、要するデジタルミキサーは、一般のＩ／Ｑパスのミキサー又はＩ／Ｑコンプレックスミキサーの形態を有する。
【００３２】
本発明の実施形態において、前記デジタルダウンミキサー、デジタル低域通過フィルタ、デジタル可変利得増幅器及びオートゲインコントロール部のブロック配置は任意の配置構造からなる。
【００３３】
本発明の実施形態において、前記増幅器とアナログ−デジタル変換部との間のフィルタは、ＡＤＣに伝送される信号電力の電圧大きさを変換させるためのインピーダンスの変換機能と周波数選択的１８０°位相変換器と共通モード抑圧回路を利用して周波数選択的雑音除去機能等を実行する。
【発明の効果】
【００３４】
本発明の実施形態の構成による受信器は、デジタルインテンシブ（Ｄｉｇｉｔａｌ  ｉｎｔｅｎｓｉｖｅ）構造に適用される。また、多重帯域、多重応用に好適である。
【図面の簡単な説明】
【００３５】
【図１】一般的なアナログ設計方式の受信器のブロック図。
【図２】本発明の一実施形態によるクワドラチャＤＣ変換タイプ受信器のブロック図。
【図３】本発明の他の実施形態によるクワドラチャ中間周波数変換タイプ受信器のブロック図。
【図４】本発明のまた他の実施形態による中間周波数変換タイプ受信器のブロック図。
【図５】本発明のサブサンプリングに基づくＲＦ／アナログブロックの詳細ブロック図。
【図６】本発明のＩ／ＱＡＤＣを利用したサブサンプリング構造のブロック図。
【図７】本発明のシングルＡＤＣを利用したサブサンプリング構造のブロック図。
【発明を実施するための形態】
【００３６】
本発明の目的、特徴及び長所は添付図面と下記の好ましい実施形態によって容易に理解できる。しかし、本発明はここで説明されている実施形態によって限定されず、異なる形態で具体化することができる。むしろ、ここで紹介されている実施形態は、理解の便宜と開示される内容がより徹底かつ完全になるように、そして、当業者に本発明の思想を十分に伝えるためのものである。
【００３７】
本明細書において、ある素子又はラインが斯かる素子ブロックに連結されるものと言及される場合、直接連結するものだけではなく他の素子を介して該素子ブロックに間接連結する意味も含む。
【００３８】
また、各図面で提示している同一又は類似な参照符号は同一又は類似な構成要素を示す。一部の図面において、素子及びラインの連結関係は技術内容の効果的な説明のために示しているだけであり、他の素子や機能ブロックがさらに具備される。
【００３９】
ここで説明されている各実施形態は、それの相補的な実施形態も含み、無線通信受信器の一般的な機能や受信手続きは本発明の要旨が曖昧にならないように省略されている。
【００４０】
図２は本発明の一実施形態によるクワドラチャＤＣ変換タイプ受信器のブロック図である。図２のデジタル方式の受信器も直接変換（Ｄｉｒｅｃｔ  Ｃｏｎｖｅｒｓｉｏｎ）のための構造である。
【００４１】
図面を参照すると、デジタル受信器は、ＲＦ／アナログブロック１００と、デジタル信号復元ブロック２００とを含む。
【００４２】
前記ＲＦ／アナログブロック１００は、図５に示すように、フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部（図５の参照符号３）と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がＩ／Ｑパス別に生成されるようにするアナログ−デジタル変換部（図５の参照符号５０）を含む。
【００４３】
前記デジタル信号復元ブロック２００は、前記アナログ−デジタル変換部５０の出力信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタ２１０と、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器１６と、信号の大きさを検出して該信号の大きさによって前記デジタル可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部６と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器１２と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）２３０を含む。
【００４４】
ここで、前記オートゲインコントロール部（Ａｕｔｏ  ｇａｉｎ  ｃｏｎｔｒｏｌ）６が信号の大きさ、即ち、信号パワーを検出する方式はフィードフォワード（ｆｅｅｄ  ｆｏｒｗａｒｄ）又はフィードバック（ｆｅｅｄ  ｂａｃｋ）方式等があり、ＡＧＣ具現方式によって選択される。前記クロック周波数生成器（ＬＯ  Ｇｅｎ）１２は外部基準周波数信号ｆＲＥＦを受信してＡＤＣのサンプリングクロックを生成する。前記クロック周波数生成器１２は出力周波数に対するプログラマビリティを有し、前記アナログ−デジタル変換器に供給されるサンプリング周波数が可変されることによって、前記アナログ−デジタル変換器の出力帯域中心周波数が一定になるようにする。
【００４５】
また、要するチャンネル信号を選別するために、前記デジタル低域通過フィルタ２１０は帯域幅を可変することができる構造を有し、イメージ信号の除去等のために、一般のＩ／Ｑパス（ｐａｔｈ）のフィルタ又はＩ／Ｑコンプレックス（Ｃｏｍｐｌｅｘ）フィルタの形態を有する。
【００４６】
図２において、デジタル信号復元ブロック２００内のデジタル低域通過フィルタ２１０と、デジタル可変利得増幅器１６及びオートゲインコントロール部６のブロック配置はハードウエアの効率的な構成のために任意の配置構造からなる。
【００４７】
直接変換（Ｄｉｒｅｃｔ  Ｃｏｎｖｅｒｓｉｏｎ）のための構造を有する図２の受信器は、ＡＤＣ次端のチャンネルフィルタを簡単に設計することができるように、ＡＤＣのサンプリングクロックを可変することができる。従って、ＡＤＣ後に下向き変換された信号中心周波数は一定になる。
【００４８】
図２のような受信器の構成で、チャンネルフィルタ１４としてのデジタル低域通過フィルタ２１０は但し要する帯域幅（Ｂａｎｄ  ｗｉｄｔｈ）に対するプログラマビリティ（Ｐｒｏｇｒａｍｍａｂｌｉｔｙ）だけを有すると様々なチャンネル帯域幅の信号を支援することができる。
【００４９】
図３は本発明の他の実施形態によるクワドラチャ中間周波数変換タイプ受信器のブロック図である。中間周波数変換（ＩＦ  Ｃｏｎｖｅｒｓｉｏｎ）のための構造を有する図３の受信器は図２の構造と比べて、ＡＤＣの出力信号を受けてＤＣ帯域に中心周波数を下向き変換するためのデジタルダウンミキサー（Ｄｏｗｎ  ｍｉｘｅｒ）８をさらに具備している。
【００５０】
図３を参照すると、デジタル受信器は、ＲＦ／アナログブロック１００と、デジタル信号復元ブロック２０１を含む。
【００５１】
前記ＲＦ／アナログブロック１００は、図５に示すように、フィルタ１４及び増幅器１６を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部（図５の参照符号３）と、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる入力信号の大きさの範囲を有し、前記デジタル信号がＩ／Ｑパス別に生成されるようにするアナログ−デジタル変換部（図５の参照符号５０）を含む。
【００５２】
前記デジタル信号復元ブロック２０１は、前記アナログ−デジタル変換部５０の出力信号を受けてＤＣ帯域に中心周波数を下向き変換するためのデジタルダウンミキサー２０５と、前記デジタルダウンミキサー２０５の出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタ２１０と、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器１６と、信号の大きさを検出して該信号の大きさによって前記デジタル可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部６と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器１２と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）２３０を含む。
【００５３】
図３の受信器構造は、ＤＣＲ又はＩＦ変換のための構造であり、ＡＤＣ次端にデジタルミキサーを設置することによって、信号を処理するためのチャンネルフィルタは簡単に設計される。図２の受信器構造と比べて、図３では要するチャンネルの中心周波数が変わってもＡＤＣのサンプリングクロック周波数を一定にすることができ、デジタルミキサーに供給されるＬＯ信号を可変することができる。従って、ＡＤＣを通じて変換されたデジタル信号が様々なチャンネル中心周波数を有していてもミキサーによって下向き変換された信号中心周波数は一定になるので、ミキサー次端のフィルタは簡単に設計できる。
【００５４】
このような構成により、チャンネルフィルタは但し要する帯域幅（Ｂａｎｄ  ｗｉｄｔｈ）に対するプログラマビリティだけを有していると様々なチャンネル帯域幅の信号を支援することができる。同様に、デジタルブロックを構成するデジタルダウンミキサー２０５と、デジタル低域通過フィルタ２１０と、デジタル可変利得増幅器１６及びオートゲインコントロール部６のブロック配置はハードウエアの効率的な構成のために任意の配置構造からなる。
【００５５】
デジタルダウンミキサー２０５はイメージ信号の除去のために一般のＩ／Ｑミキサーの形態だけではなくコンプレックスミキサー等から様々に具現でき、前記デジタル低域通過フィルタ２１０も帯域幅を可変することができる構造を有し、イメージ信号の除去等のために、一般のＩ／Ｑパス（ｐａｔｈ）のフィルタ又はＩ／Ｑコンプレックス（Ｃｏｍｐｌｅｘ）フィルタの形態を有する。
【００５６】
図４は本発明のまた他の実施形態による中間周波数変換タイプ受信器のブロック図である。図４の受信器構造は、中間周波数変換（ＩＦ  Ｃｏｎｖｅｒｓｉｏｎ）のための構造であるとともにＲＦ／アナログブロック内で一つのＡＤＣだけを使用する構造である。
【００５７】
図４を参照すると、ＲＦ／アナログブロック１０１のＡＤＣはデジタル信号をシングルパスを通じて送信する。
【００５８】
即ち、ＲＦ／アナログブロック１０１は、フィルタ（図５の参照符号１４）及び増幅器（図５の参照符号１６）を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて相対的に広い入力信号の大きさの範囲を次端の入力信号範囲に転換する雑音減殺及び信号大きさマッピング可変増幅部（図５の参照符号３）と、アナログ−デジタル変換部（図５の参照符号５０）を含む。
【００５９】
図４において、前記アナログ−デジタル変換部５０は、既に設定された周波数のサンプリングクロックを利用して受信されるアナログ信号をサンプリングして、要する信号のキャリア周波数に対してサブサンプリングが行なわれ、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる信号入力大きさの範囲を有し、前記デジタル信号がシングルパスに生成される。
【００６０】
図４のデジタル信号復元ブロック２０２は、アナログ−デジタル変換部の出力信号を受けてＤＣ帯域に中心周波数を下向き変換するためのクワドラチャデジタルダウンミキサー２０５と、前記クワドラチャデジタルダウンミキサー２０５の出力デジタル信号から要するチャンネルの信号だけを選別する機能を行なうデジタル低域通過フィルタ２１０と、デジタルフィルタリングされた信号を基準になる任意の信号大きさに生成するためのデジタル可変利得増幅器１６と、信号の大きさを検出して該信号の大きさによって前記可変利得増幅器の利得を自動的に可変するためのオートゲインコントロール部６と、前記アナログ−デジタル変換部の前記サンプリングクロックを生成するためのクロック周波数生成器１２と、前記デジタル可変利得増幅器を通過した信号を処理するためのデジタルプロセッサ２３０を含む。
【００６１】
図４の受信器構造は、ＩＦ変換（Ｃｏｎｖｅｒｓｉｏｎ）のための構造として、ＡＤＣ次端のＩ／Ｑデジタルミキサーに信号を印加する構造を有するので、信号を処理するためのチャンネルフィルタが簡単に設計される。
【００６２】
図２の受信器構造と比べて、図４では一つのＡＤＣだけを使用する構造的な長所を有する。また、要するチャンネルの中心周波数が変わってもＡＤＣのサンプリングクロック周波数を一定にすることができ、デジタルミキサーに供給されるＬＯ信号を可変することができる。従って、ＡＤＣを通じて変換されたデジタル信号が様々なチャンネル中心周波数を有してもミキサーによって下向き変換された信号中心周波数は一定になるので、ミキサー次端のフィルタは簡単に設計できる。
【００６３】
このような構成により、チャンネルフィルタは但し要する帯域幅（Ｂａｎｄ  ｗｉｄｔｈ）に対するプログラマビリティだけを有していると様々なチャンネル帯域幅の信号を支援することができる。同様に、デジタルブロックを構成するデジタルダウンミキサー２０５と、デジタル低域通過フィルタ２１０と、デジタル可変利得増幅器１６及びオートゲインコントロール部６のブロック配置はハードウエアの効率的な構成のために任意の配置構造からなる。
【００６４】
デジタルダウンミキサー２０５はイメージ信号の除去のために一般のＩ／Ｑミキサーの形態だけではなくコンプレックスミキサー等から様様に具現でき、前記デジタル低域通過フィルタ２１０も帯域幅を可変することができる構造を有し、イメージ信号の除去等のために、一般のＩ／Ｑパス（ｐａｔｈ）のフィルタ又はＩ／Ｑコンプレックス（Ｃｏｍｐｌｅｘ）フィルタの形態を有する。
【００６５】
図５は本発明のサブサンプリングに基づくＲＦ／アナログブロックの詳細ブロック図である。
【００６６】
図５において、雑音減殺及び信号大きさマッピング可変増幅部３と、サブサンプリングに基づくアナログ−デジタル変換部５０は上述したＲＦ／アナログブロックに対応する。
【００６７】
前記雑音減殺及び信号大きさマッピング可変増幅部３は、フィルタ及び増幅器を含み、アナログ信号を増幅及び帯域通過させ、帯域信号以外の白色雑音と干渉信号を減殺させて、相対的に広い入力信号の大きさの範囲を次端の入力信号の範囲に転換する。
【００６８】
前記アナログ−デジタル変換部５０は、既に設定された周波数のサンプリングクロックを利用して要する信号のキャリア周波数に対するサブサンプリングが行なわれて、要する信号の帯域に対してオーバーサンプリングが行なわれることによって、前記雑音減殺及び信号大きさマッピング可変増幅部を通過したアナログ信号がＤＣ周波数帯域又は中間周波数帯域のデジタル信号に変換され、前記サンプリングクロックの周波数より高い信号周波数をサンプリングするための高速入力部を具備し、要する信号とこれに隣接した要らない信号を全て処理することができる信号入力大きさの範囲を有し、前記デジタル信号がＩ／Ｑパス別に又は単一チャンネルに生成される。
【００６９】
本発明によるサブサンプリングに基づく受信器は、最小限のアナログブロック等を利用してアナログ信号をデジタル信号に変換することによって、アナログ設計の難しさや設計時間等が減少し、チップ面積及び電力消耗等が最小化になる。また、サブサンプリングに基づく受信器は、高い周波数のＲＦ信号を受信するが低い動作周波数を有するＡＤＣの使用を可能にする。変換されたデジタル信号の処理速度もナイキストサンプリング（Ｎｙｑｕｉｓｔ  ｓａｍｐｌｉｎｇ）方式に比べてもっと低くなるので、電力消耗や雑音除去の面で様々な長所を有する。
【００７０】
図５の下部に示す周波数軸上の信号波形を参照すると、一番目の波形のようにアンテナを通じて受信された信号がＡＤＣを含む前記ＲＦ／アナログブロックの作用によって、最終番目の波形のように効果的に雑音が除去されたデジタル信号が得られたことが分かる。図面において、横軸は周波数を、縦軸は信号波形の大きさ（振幅）を示す。ＡＤＣ前端のフィルタによって雑音が効果的に除去され、三番目の波形のようにＡＤＣの出力を得るので、デジタル方式の受信器を効率的に設計することができる。
【００７１】
サブサンプリングの周波数は、適用されるフィルタの減殺（Ａｔｔｅｎｕａｔｉｏｎ）を考慮して決めるのが好ましい。
【００７２】
図６と図７はサブサンプリングに基づく構造において、ＡＤＣのサンプリング方式と雑音除去方式を図示している。
【００７３】
先ず、図６を参照すると、Ｉ／ＱＡＤＣを利用したサブサンプリング構造の受信器は、フィルタ１４、可変増幅器１６、ＦＳＮＣ３０及び第１、第２ＡＤＣ５２、５４を含む。一方、図７を参照すると、シングルＡＤＣを利用したサブサンプリング構造の受信器は、フィルタ１４、可変増幅器１６、ＦＳＮＣ３０及びＡＤＣ５０を含む。
【００７４】
先ず、図６において、第１、第２ＡＤＣ５２、５４はＩ／ＱＡＤＣとして、直交関係のＩ／Ｑサンプリングクロックを独立的に受信して動作する。ＲＦ／アナログブロック内の前記Ｉ／ＱＡＤＣは、直交関係のＩ／Ｑクロックを夫々直接受信する構造からなる。Ｉ／ＱパスのＡＤＣを使用する場合、一般的なＩ／Ｑ分離方式ではミキサーからＩ／Ｑに分離された信号がＩ／ＱＡＤＣに入力されるので、Ｉ／ＱＡＤＣでは既にＩ／Ｑ信号に分離された信号が同じ位相を有するサンプリングクロックとしてサンプリングされる。これに比べて、図６の場合には、前端から既に分離されたＩ／Ｑ信号を同じ位相のサンプリングクロックにサンプリングするものではなく、周波数の選択的雑音除去器３０から出力されるノードＮ１の出力信号を互いに９０°位相差を有するクロック等（第１クロック及びこれに直交する第２クロック）として直ぐ夫々サンプリングする構造である。従って、Ｉ／ＱＡＤＣの中で、Ｉ−ＡＤＣ５２の出力とＱ−ＡＤＣ５４の出力は互いに９０°の位相差を有するデジタル出力になる。斯かるデジタル出力の位相差は後端に設置されるＤＳＰによって補償される。結局、ＤＳＰによる補償はデジタル信号処理方式であるので補償動作が正確かつ簡単である。
【００７５】
また、一般的な受信器ではＩ／ＱＡＤＣがサンプリングを行なう際に、クロック位相がＩチャンネルに合わせられているものと仮定すれば、ＱチャンネルのデータはＩチャンネルのデータと比べて相対的な位相差が生じる。従って、データアイ（ｅｙｅ）が減少する短所がある。しかし、図６のような受信器の場合、互いに９０°の位相差を有するクロック等としてＩ及びＱチャンネル信号等をそれぞれサンプリングするので、データアイが減少する短所も解決される。なお、図６のような受信器では別のサンプラーが除去されるので、チップが占める面積と電流消耗が減少する。また、パッシブ（Ｐａｓｓｉｖｅ）サブサンプラーを適用する通常の受信器に比べて、信号電力の減少もない。
【００７６】
図６及び図７のように、可変利得増幅器１６とＡＤＣ５０、５２、５４との間に設置されるフィルタ３０はＡＤＣに伝送される信号電力の電圧大きさを変換させるためのインピーダンスの変換機能と周波数選択的１８０°位相変換器と共通モード抑圧回路を利用して周波数選択的雑音除去機能を実行する機能ブロックである。
【００７７】
増幅器とＡＤＣだけで具現される受信器構造は、全ての増幅をＡＤＣ前端から実行するので増幅度が大きいイシュー（ｉｓｓｕｅ）になる。それで、前記周波数の選択的雑音除去器３０がＡＤＣ前端の増幅器から増幅度の負担を減少させるために、ＡＤＣに伝送される信号電力の信号電圧大きさを変換する。信号電圧大きさの変換の際にＡＤＣから要求される信号対雑音比を有するようにしなければならない。
【００７８】
以上説明した本発明は、本発明が属する技術分野から通常の知識を有する者であれば、本発明の技術的思想を外れない範囲内で様々に置換及び変形が可能であるので上述した実施形態及び添付図面によって限定されてはいけない。
【符号の説明】
【００７９】
１００  ＲＦ／アナログブロック
２００、２０１、２０２  デジタル信号復元ブロック
２０５  デジタルダウンミキサー
２１０  デジタル低域通過フィルタ
２３０  デジタルプロセッサ
【図１】
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【図２】
2011166773.tif 000004
【図３】
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【図４】
2011166773.tif 000006
【図５】
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【図６】
2011166773.tif 000008
【図７】
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