(57)【要約】      （修正有）【課題】素子分離層の幅を狭くしつつ、素子分離層の底部を介した電流のリークを抑制する。【解決手段】基板１１１と、ゲート絶縁膜１２１と、第１のゲート電極層１２２と、トランジスタ間の第１のゲート電極層１２２及びゲート絶縁膜１２１を貫通し、基板１１１とゲート絶縁膜１２１との界面Ｓ1よりも深い位置に底面を有する素子分離溝Ｔと、素子分離溝Ｔに埋め込まれた素子分離層１３１と、ゲート間絶縁膜１２３と、選択トランジスタ１０２を構成するゲート間絶縁膜１２３を貫通する第１の穴Ｈ1と、周辺トランジスタ１０３を構成するゲート間絶縁膜１２３を貫通する第２の穴Ｈ2と、素子分離層１３１上のゲート間絶縁膜１２３を貫通し、素子分離層１３１とゲート間絶縁膜１２３との界面Ｓ2よりも深い位置に底面を有する第３の穴Ｈ3と、第１から第３の穴Ｈ3に埋め込まれた部分を有する第２のゲート電極層１２４とを備える。【選択図】図３
2011029383.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタ、選択トランジスタ、及び周辺トランジスタを含む複数個のトランジスタを有する半導体記憶装置であって、
基板と、
前記基板上に形成され、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成する第１のゲート電極層と、
前記トランジスタ間の前記第１のゲート電極層及び前記ゲート絶縁膜を貫通し、前記基板と前記ゲート絶縁膜との界面よりも深い位置に底面を有する素子分離溝と、
前記素子分離溝に埋め込まれた素子分離層と、
前記第１のゲート電極層及び前記素子分離層上に形成され、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成するゲート間絶縁膜と、
前記選択トランジスタを構成する前記ゲート間絶縁膜を貫通する第１の穴と、
前記周辺トランジスタを構成する前記ゲート間絶縁膜を貫通する第２の穴と、
前記素子分離層上の前記ゲート間絶縁膜を貫通し、前記素子分離層と前記ゲート間絶縁膜との界面よりも深い位置に底面を有する第３の穴と、
前記ゲート間絶縁膜上に形成され、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成し、前記第１から第３の穴に埋め込まれた部分を有する第２のゲート電極層と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記素子分離層は、前記基板の表面に平行な所定方向に伸びており、
前記第３の穴は、前記所定方向に垂直な断面において、前記素子分離層の内部における幅が、前記第２のゲート電極層の下面における幅よりも広くなっていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第３の穴の下部における前記素子分離層の厚さは、前記セルトランジスタを構成する前記ゲート絶縁膜の厚さと同じ厚さになっており、
前記第３の穴の下部の前記基板の表面に、拡散層が形成されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
セルトランジスタ、選択トランジスタ、及び周辺トランジスタを含む複数個のトランジスタを有する半導体記憶装置の製造方法であって、
基板上に、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成するゲート絶縁膜の材料となる第１の絶縁膜を形成し、
前記第１の絶縁膜上に、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成する第１のゲート電極層の材料となる第１の電極層を形成し、
前記第１の電極層及び前記第１の絶縁膜を貫通し、前記基板と前記第１の絶縁膜との界面よりも深い位置に底面を有する素子分離溝を形成し、
前記素子分離溝に素子分離層を埋め込み、
前記第１の電極層及び前記素子分離層上に、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成するゲート間絶縁膜の材料となる第２の絶縁膜を形成し、
前記選択トランジスタを形成予定の領域内の前記第２の絶縁膜を貫通する第１の穴と、前記周辺トランジスタを形成予定の領域内の前記第２の絶縁膜を貫通する第２の穴と、前記素子分離層上の前記第２の絶縁膜を貫通し、前記素子分離層と前記第２の絶縁膜との界面よりも深い位置に底面を有する第３の穴とを同時に形成し、
前記第２の絶縁膜上に、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成する第２のゲート電極層の材料となる第２の電極層を形成し、前記第２の電極層の一部を前記第１から第３の穴に埋め込む、
ことを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記素子分離層は、前記基板の表面に平行な所定方向に伸びるよう形成され、
前記第３の穴は、前記所定方向に垂直な断面において、前記素子分離層の内部における幅が、前記第２の絶縁膜の上面における幅よりも広くなるよう形成されることを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、例えば、ＮＡＮＤ型の不揮発性半導体メモリにおけるＳＴＩ（Shallow Trench Isolation）の構造に関する。
【背景技術】
【０００２】
ＮＡＮＤデバイスのトランジスタ間、特に、周辺回路部の高耐圧トランジスタ間では、ＳＴＩの底部を介した電流のリークが問題となる。現在、このようなリークに対しては、一定距離以上のＳＴＩ幅を確保することや、ＳＴＩの下部にリーク抑制用の不純物領域を形成することで対策が行われている。
【０００３】
しかしながら、前者の方法では、ＳＴＩ幅が広くなるため、チップサイズが大きくなってしまう。また、後者の方法では、不純物領域を形成するためのイオン注入工程が必要となり、デバイス製造時の工程数が多くなってしまう。更には、このイオン注入工程の際のリソグラフィの合わせマージンも考慮に入れて、ＳＴＩ幅を決める必要がでてくる。
【０００４】
特許文献１には、複数の記憶セルを有する素子領域と、記憶セル同士を電気的に分離するための素子分離領域とを含み、記憶セルは、チャネル領域と、第１のゲート絶縁膜と、浮遊ゲート電極と、第２のゲート絶縁膜と、制御ゲート電極と、ソース・ドレイン領域とを具備し、素子分離領域は、チャネル領域を挟んで形成された素子分離絶縁体と、素子分離絶縁膜の内部を通ずる導電体とを具備する不揮発性半導体記憶装置が記載されている。当該半導体記憶装置によれば、各記憶セルへの書き込みによる他の記憶セルの記憶状態への悪影響を低減し、誤動作防止と信頼性向上とを図ることができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５３３４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、素子分離層の幅を狭くしつつ、素子分離層の底部を介した電流のリークを抑制することが可能な半導体記憶装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様は例えば、セルトランジスタ、選択トランジスタ、及び周辺トランジスタを含む複数個のトランジスタを有する半導体記憶装置であって、基板と、前記基板上に形成され、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成するゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成する第１のゲート電極層と、前記トランジスタ間の前記第１のゲート電極層及び前記ゲート絶縁膜を貫通し、前記基板と前記ゲート絶縁膜との界面よりも深い位置に底面を有する素子分離溝と、前記素子分離溝に埋め込まれた素子分離層と、前記第１のゲート電極層及び前記素子分離層上に形成され、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成するゲート間絶縁膜と、前記選択トランジスタを構成する前記ゲート間絶縁膜を貫通する第１の穴と、前記周辺トランジスタを構成する前記ゲート間絶縁膜を貫通する第２の穴と、前記素子分離層上の前記ゲート間絶縁膜を貫通し、前記素子分離層と前記ゲート間絶縁膜との界面よりも深い位置に底面を有する第３の穴と、前記ゲート間絶縁膜上に形成され、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成し、前記第１から第３の穴に埋め込まれた部分を有する第２のゲート電極層と、を備えることを特徴とする半導体記憶装置である。
【０００８】
本発明の別の態様は例えば、セルトランジスタ、選択トランジスタ、及び周辺トランジスタを含む複数個のトランジスタを有する半導体記憶装置の製造方法であって、基板上に、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成するゲート絶縁膜の材料となる第１の絶縁膜を形成し、前記第１の絶縁膜上に、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成する第１のゲート電極層の材料となる第１の電極層を形成し、前記第１の電極層及び前記第１の絶縁膜を貫通し、前記基板と前記第１の絶縁膜との界面よりも深い位置に底面を有する素子分離溝を形成し、前記素子分離溝に素子分離層を埋め込み、前記第１の電極層及び前記素子分離層上に、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成するゲート間絶縁膜の材料となる第２の絶縁膜を形成し、前記選択トランジスタを形成予定の領域内の前記第２の絶縁膜を貫通する第１の穴と、前記周辺トランジスタを形成予定の領域内の前記第２の絶縁膜を貫通する第２の穴と、前記素子分離層上の前記第２の絶縁膜を貫通し、前記素子分離層と前記第２の絶縁膜との界面よりも深い位置に底面を有する第３の穴とを同時に形成し、前記第２の絶縁膜上に、前記セルトランジスタ、前記選択トランジスタ、及び前記周辺トランジスタを構成する第２のゲート電極層の材料となる第２の電極層を形成し、前記第２の電極層の一部を前記第１から第３の穴に埋め込む、ことを特徴とする半導体記憶装置の製造方法である。
【発明の効果】
【０００９】
本発明によれば、素子分離層の幅を狭くしつつ、素子分離層の底部を介した電流のリークを抑制することが可能な半導体記憶装置及びその製造方法を提供することが可能になる。
【図面の簡単な説明】
【００１０】
【図１】第１実施形態の半導体記憶装置の構成を示す平面図である。
【図２】第１実施形態の半導体記憶装置の概略的な構成を示す平面図である。
【図３】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図４】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図５】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図６】比較例の半導体記憶装置の構成を示す側方断面図である。
【図７】第１実施形態の半導体記憶装置の構成を示す平面図である。
【図８】第１実施形態の半導体記憶装置の製造方法を示す工程図(1/10)である。
【図９】第１実施形態の半導体記憶装置の製造方法を示す工程図(2/10)である。
【図１０】第１実施形態の半導体記憶装置の製造方法を示す工程図(3/10)である。
【図１１】第１実施形態の半導体記憶装置の製造方法を示す工程図(4/10)である。
【図１２】第１実施形態の半導体記憶装置の製造方法を示す工程図(5/10)である。
【図１３】第１実施形態の半導体記憶装置の製造方法を示す工程図(6/10)である。
【図１４】第１実施形態の半導体記憶装置の製造方法を示す工程図(7/10)である。
【図１５】第１実施形態の半導体記憶装置の製造方法を示す工程図(8/10)である。
【図１６】第１実施形態の半導体記憶装置の製造方法を示す工程図(9/10)である。
【図１７】第１実施形態の半導体記憶装置の製造方法を示す工程図(10/10)である。
【図１８】第２実施形態の半導体記憶装置の製造方法を示す工程図である。
【図１９】第３実施形態の半導体記憶装置の製造方法を示す工程図である。
【図２０】第４実施形態の半導体記憶装置の製造方法を示す工程図である。
【図２１】図２０(Ｄ)に示す工程の変形例を示す工程図である。
【図２２】ウェットエッチングにより広げられた第３の穴の断面形状を示す側方断面図である。
【図２３】第５実施形態の半導体記憶装置の構成を示す側方断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態を、図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を示す平面図である。図１の半導体記憶装置は、ＮＡＮＤ型の不揮発性半導体メモリとなっている。
【００１３】
図１は、本実施形態の半導体記憶装置のメモリセルアレイの構成を示している。メモリセルアレイ内では、セルトランジスタ１０１及び選択トランジスタ１０２が、基板１１１上に２次元アレイ状に配置されている。図１には、基板１１１の表面に平行で、互いに直交するＸ方向及びＹ方向が示されている。Ｘ方向は、これらのトランジスタのチャネル幅方向に相当し、Ｙ方向は、これらのトランジスタのチャネル長方向に相当する。
【００１４】
図１には、セルトランジスタ１０１として、ＣＧ1.1〜ＣＧ1.n及びＣＧ2.1〜ＣＧ2.nが示されている。これらのセルトランジスタ１０１の制御ゲート電極は、Ｘ方向に伸びる形状に加工されており、ワード線ＷＬ1〜ＷＬnとなっている。
【００１５】
また、図１には、選択トランジスタ１０２として、ＳＧ1.1，ＳＧ1.2，ＳＧ2.1，ＳＧ2.2が示されている。これらの選択トランジスタ１０２の制御ゲート電極も、Ｘ方向に伸びる形状に加工されており、選択線ＳＬ1及びＳＬ2となっている。
【００１６】
図１には更に、Ｙ方向に伸びるビット線ＢＬ1及びＢＬ2と、ビット線コンタクトＣＢ1及びＣＢ2が示されている。セルトランジスタＣＧ1.1〜ＣＧ2.nは、ワード線ＷＬ1〜ＷＬnとビット線ＢＬ1，ＢＬ2との交点に設けられ、選択トランジスタＳＧ1.1〜ＳＧ2.2は、選択線ＳＬ1〜ＳＬnとビット線ＢＬ1，ＢＬ2との交点に設けられている。
【００１７】
図１には更に、Ｘ方向に伸びるソース線Ｓと、ソース線コンタクトＣＳ1及びＣＳ2が示されている。
【００１８】
図１には更に、基板１１１の表面に形成された素子領域α及び素子分離領域βが示されている。素子領域α及び素子分離領域βは、Ｘ方向に沿って交互に設けられており、共にＹ方向に伸びている。図１に示すように、セルトランジスタ１０１及び選択トランジスタ１０２は、素子領域α上に設けられている。
【００１９】
図２は、本実施形態の半導体記憶装置の概略的な構成を示す平面図である。
【００２０】
本実施形態の半導体記憶装置は、図２に示すように、上述のメモリセルアレイに相当するコア部２０１と、その周辺に配置された周辺回路部２０２により構成されている。コア部２０１には、上述のセルトランジスタ及び選択トランジスタが設けられており、周辺回路部２０２には、高耐圧トランジスタ（ＨＶトランジスタ）や低耐圧トランジスタ（ＬＶトランジスタ）等の周辺トランジスタが設けられている。
【００２１】
以下、セルトランジスタ、選択トランジスタ、周辺トランジスタの構成について詳細に説明する。
【００２２】
図３は、本実施形態の半導体記憶装置の構成を示す側方断面図である。
【００２３】
図３(Ａ)、(Ｂ)、(Ｃ)にはそれぞれ、本実施形態の半導体記憶装置に設けられたセルトランジスタ１０１、選択トランジスタ１０２、周辺トランジスタ（高耐圧トランジスタ）１０３の断面形状が示されている。図３(Ａ)及び(Ｂ)はそれぞれ、図１に示すＡ−Ａ’線及びＢ−Ｂ’線における断面図となっており、セルトランジスタ１０１及び選択トランジスタ１０２のＸ方向に平行な断面を示している。また、図３(Ｃ)は、Ａ−Ａ’線やＢ−Ｂ’線に平行な線上における断面図となっており、周辺トランジスタ１０３のＸ方向に平行な断面を示している。
【００２４】
本実施形態の半導体記憶装置は、図３(Ａ)〜(Ｃ)に示すように、基板１１１と、ゲート絶縁膜１２１と、浮遊ゲート電極層１２２と、ゲート間絶縁膜１２３と、制御ゲート電極層１２４と、素子分離層１３１と、層間絶縁膜１３２とを備える。浮遊ゲート電極層１２２は、本発明の第１のゲート電極層の例であり、制御ゲート電極層１２４は、本発明の第２のゲート電極層の例である。
【００２５】
基板１１１は例えば、シリコン基板等の半導体基板である。基板１１１の表面には、図３(Ａ)及び(Ｂ)に示すように、ウェル領域１１２が形成されている。セルトランジスタ１０１及び選択トランジスタ１０２は、同一のウェル領域１１２上に形成されている。
【００２６】
ゲート絶縁膜１２１は、基板１１１上に形成されており、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３の構成要素となっている。図３(Ａ)〜(Ｃ)では、これらのトランジスタを構成するゲート絶縁膜１２１がそれぞれ、１２１Ａ〜Ｃで示されている。セルトランジスタ１０１を構成するゲート絶縁膜１２１Ａは、トンネル絶縁膜として機能する。ゲート絶縁膜１２１は例えば、シリコン酸化膜である。セルトランジスタ１０１及び選択トランジスタ１０２のゲート絶縁膜１２１の膜厚と、周辺トランジスタ（高耐圧トランジスタ）１０３のゲート絶縁膜１２１の膜厚が異なっている点に関しては、後述する。
【００２７】
浮遊ゲート電極層１２２は、ゲート絶縁膜１２１上に形成されており、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３の構成要素となっている。図３(Ａ)〜(Ｃ)では、これらのトランジスタを構成する浮遊ゲート電極層１２２がそれぞれ、１２２Ａ〜Ｃで示されている。セルトランジスタ１０１を構成する浮遊ゲート電極層１２２Ａは、信号電荷を蓄積する浮遊ゲート電極として機能する。浮遊ゲート電極層１２２は例えば、ポリシリコン層である。
【００２８】
素子分離層１３１は、ＳＴＩ（Shallow Trench Isolation）層に相当し、素子分離溝Ｔに埋め込まれている。素子分離溝Ｔは、図３(Ａ)〜(Ｃ)に示すように、トランジスタ間の浮遊ゲート電極層１２２及びゲート絶縁膜１２１を貫通しており、基板１１１とゲート絶縁膜１２１との界面Ｓ1よりも深い位置に底面を有している。素子分離層１３１は、Ｙ方向（図１参照）に伸びる形状に加工されている。素子分離層１３１は例えば、シリコン酸化膜又はＰＳＺ膜である。なお、基板１１１とゲート絶縁膜１２１Ｃとの界面Ｓ1は、基板１１１とゲート絶縁膜１２１Ａとの界面Ｓ1や、基板１１１とゲート絶縁膜１２１Ｂとの界面Ｓ1よりも低くなっており、素子分離溝Ｔは、基板１１１とゲート絶縁膜１２１Ｃとの界面Ｓ1よりも深い位置に底面を有している。
【００２９】
素子分離層１３１の上面の高さは、素子分離層１３１が形成される領域により異なっている。図３(Ａ)及び(Ｂ)に示すように、メモリセルアレイ内に形成された素子分離層１３１の上面は、浮遊ゲート電極層１２２の上面よりも低くなっている。一方、図３(Ｃ)に示すように、周辺トランジスタ１０３間に形成された素子分離層１３１の上面は、浮遊ゲート電極層１２２の上面と同じ高さになっている。
【００３０】
ゲート間絶縁膜１２３は、浮遊ゲート電極層１２２及び素子分離層１３１上に形成されており、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３の構成要素となっている。図３(Ａ)〜(Ｃ)では、これらのトランジスタを構成するゲート間絶縁膜１２３がそれぞれ、１２３Ａ〜Ｃで示されている。ゲート間絶縁膜１２３は例えば、シリコン酸化膜、シリコン窒化膜、ＯＮＯ（酸化膜−窒化膜−酸化膜）積層膜、又はｈｉｇｈ−ｋ膜である。
【００３１】
制御ゲート電極層１２４は、ゲート間絶縁膜１２３上に形成されており、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３の構成要素となっている。図３(Ａ)〜(Ｃ)では、これらのトランジスタを構成する制御ゲート電極層１２４がそれぞれ、１２４Ａ〜Ｃで示されている。セルトランジスタ１０１を構成する制御ゲート電極層１２４Ａは、制御ゲート電極として機能する。
【００３２】
制御ゲート電極層１２４は例えば、ポリシリコン層と、その上に形成されたシリサイド層とを含む２層構造（ポリサイド構造）となっている。ポリサイド構造には、制御ゲート電極層１２４の電気抵抗を低減できるという利点がある。一方、制御ゲート電極層１２４は、ポリシリコン層のみを含む単層構造や、シリサイド層のみを含む単層構造となっていても構わない。シリサイド層の例としては、タングステンシリサイド（ＷＳｉ2）層、モリブデンシリサイド（ＭｏＳｉ2）層、コバルトシリサイド（ＣｏＳｉ2）層、チタンシリサイド（ＴｉＳｉ2）層、ニッケルシリサイド（ＮｉＳｉ2）層などが挙げられる。
【００３３】
層間絶縁膜１３２は、制御ゲート電極層１２４上に形成されており、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３の上面を覆っている。層間絶縁膜１３２は例えば、ＴＥＯＳ膜、シリコン窒化膜、及びシリコン酸化膜を含む積層膜である。
【００３４】
ここで、図３(Ａ)〜(Ｃ)により、浮遊ゲート電極層１２２及び制御ゲート電極層１２４の形状について説明する。
【００３５】
浮遊ゲート電極層１２２は、セルトランジスタ１０１、選択トランジスタ１０２、周辺トランジスタ１０３のいずれにおいても、トランジスタ毎に分離独立している。
【００３６】
一方、制御ゲート電極層１２４の形状は、セルトランジスタ１０１及び選択トランジスタ１０２と、周辺トランジスタ１０３とで異なっている。セルトランジスタ１０１及び選択トランジスタ１０２を構成する制御ゲート電極層１２４は、図３(Ａ)及び(Ｂ)に示すように、Ｘ方向（図１参照）に隣接するトランジスタ間で共有されている。これに対し、周辺トランジスタ１０３を構成する制御ゲート電極層１２４は、図３(Ｃ)に示すように、溝Ｔ1及びＴ2により、トランジスタ毎に分断されている。溝Ｔ1及びＴ2は、Ｙ方向（図１参照）に伸びており、周辺トランジスタ１０３間の制御ゲート電極層１２４及びゲート間絶縁膜１２３を貫通している。溝Ｔ1及びＴ2内には、層間絶縁膜１３２が埋め込まれている。
【００３７】
また、セルトランジスタ１０１及び選択トランジスタ１０２では、制御ゲート電極層１２４は、ゲート間絶縁膜１２３を介して、浮遊ゲート電極層１２２の上面及び側面に形成されている。これにより、セルトランジスタ１０１及び選択トランジスタ１０２のカップリング比が向上される。
【００３８】
また、本実施形態の半導体記憶装置では、図３(Ａ)〜(Ｃ)に示すように、ゲート間絶縁膜１２３に、第１から第３の穴Ｈ1〜Ｈ3が形成されている。以下、これら第１から第３の穴Ｈ1〜Ｈ3について説明する。
【００３９】
第１の穴Ｈ1は、図３(Ｂ)に示すように、選択トランジスタ１０２を構成するゲート間絶縁膜１２３を貫通している。第１の穴Ｈ1内には、制御ゲート電極層１２４の一部が埋め込まれている。これにより、選択トランジスタ１０２を構成する浮遊ゲート電極層１２２と制御ゲート電極層１２４とが電気的に接続されている。これらの電極層１２２，１２４は、選択トランジスタ１０２のゲート電極として機能する。
【００４０】
また、第２の穴Ｈ2は、図３(Ｃ)に示すように、周辺トランジスタ１０３を構成するゲート間絶縁膜１２３を貫通している。第２の穴Ｈ2内には、制御ゲート電極層１２４の一部が埋め込まれている。これにより、周辺トランジスタ１０３を構成する浮遊ゲート電極層１２２と制御ゲート電極層１２４とが電気的に接続されている。これらの電極層１２２，１２４は、周辺トランジスタ１０３のゲート電極として機能する。
【００４１】
また、第３の穴Ｈ3は、図３(Ｃ)に示すように、素子分離層１３１上のゲート間絶縁膜１２３を貫通しており、素子分離層１３１とゲート間絶縁膜１２３との界面Ｓ2よりも深い位置に底面を有している。第３の穴Ｈ3内には、制御ゲート電極層１２４の一部が埋め込まれている。本実施形態では、第３の穴Ｈ3の底面は、基板１１１とゲート絶縁膜１２１との界面よりも低くなっており、且つ、素子分離溝Ｈの底面よりも高くなっている。第３の穴Ｈ3の上部に位置する制御ゲート電極層１２４の上面には、層間絶縁膜１３２に埋め込まれたコンタクトプラグ１４１が形成されている。
【００４２】
なお、図３(Ａ)〜(Ｃ)では、第３の穴Ｈ3は、周辺トランジスタ１０３間に形成されている。しかしながら、第３の穴Ｈ3は、周辺トランジスタ１０３間だけでなく、メモリセルアレイ内に形成してもよい。
【００４３】
図４は、本実施形態の半導体記憶装置の構成を示す側方断面図であり、図１に示すＣ−Ｃ’線における断面図となっている。従って、図４には、ワード線間の領域におけるメモリセルアレイの断面が示されている。なお、図１では、図４に示すコンタクトプラグ１４１は、便宜上省略されている。図４では、図３に示す制御ゲート電極層１２４の一部、ゲート間絶縁膜１２３、浮遊ゲート電極層１２２、及びゲート絶縁膜１２１が除去されており、素子分離層１３１の上面の高さが、素子分離層１３１間の基板１１１の表面の高さまで後退している。なお、素子分離層１３１の上面の高さは、基板１１１の表面より高くても低くてもよい。そして、層間絶縁膜１３２は、素子分離層１３１上、及び素子分離層１３１間の基板１１１上に形成されている。また、第３の穴Ｈ3は、素子分離層１３１に設けられており、素子分離層１３１の上面よりも深い位置に底面を有している。そして、図４では、第３の穴Ｈ3内に、除去されずに残った制御ゲート電極層１２４が埋め込まれている。なお、第３の穴Ｈ3は更に、ワード線と選択線との間に形成してもよい。
【００４４】
図３及び図４により、本実施形態の半導体記憶装置のＸ方向に平行な断面について説明した。続いて、当該半導体記憶装置のＹ方向に平行な断面について説明する。
【００４５】
図５は、本実施形態の半導体記憶装置の構成を示す側方断面図であり、図１に示すＤ−Ｄ’線における断面図となっている。図５には、１本のＮＡＮＤストリングを構成するセルトランジスタ１０１及び選択トランジスタ１０２が示されている。
【００４６】
図５には更に、基板１１１の表面に形成されたソース／ドレイン領域１１３が示されている。各ソース／ドレイン領域１１３は、Ｙ方向に隣接するトランジスタ間に挟まれる位置に設けられており、これらのトランジスタの間で共有されている。これにより、図５に示すトランジスタ同士が直列接続され、１個のＮＡＮＤセルユニットが形成されている。各ＮＡＮＤセルユニットは、ビット線コンタクト及びソース線コンタクトによりそれぞれビット線及びソース線に接続される。図５には、ビット線ＢＬ1及びビット線コンタクトＣＢ1が示されている。
【００４７】
以上、本実施形態の半導体記憶装置の構成について説明した。本実施形態の半導体記憶装置には、図３及び図４に示すように、素子分離層１３１上のゲート間絶縁膜１２３を貫通し、素子分離層１３１とゲート間絶縁膜１２３との界面Ｓ2よりも深い位置に底面を有する第３の穴Ｈ3が設けられている。以下、図６及び図７を参照し、第３の穴Ｈ3を設ける利点について説明する。
【００４８】
図６は、比較例の半導体記憶装置の構成を示す側方断面図である。
【００４９】
図６(Ａ)は、当該比較例に関し、高耐圧トランジスタ（ＨＶトランジスタ）である周辺トランジスタ１０３の断面形状を示しており、本実施形態の図３(Ｃ)に対応する断面図となっている。高耐圧トランジスタ間では、矢印Ａで示すように、素子分離層１３１の底部を介した電流のリークが問題となる。一般に、このようなリークに対しては、一定距離以上の素子分離層１３１の幅Ｗを確保することや、素子分離層１３１の下部にリーク抑制用の不純物領域Ｒ（ＨＶＦＴ）を形成することで対策が行われる。
【００５０】
しかしながら、前者の方法では、素子分離層１３１の幅Ｗが広くなるため、チップサイズが大きくなってしまう。また、後者の方法では、不純物領域Ｒを形成するためのイオン注入工程が必要となり、デバイス製造時の工程数が多くなってしまう。更には、このイオン注入工程の際のリソグラフィの合わせマージンも考慮に入れて、素子分離層１３１の幅Ｗを決める必要がでてくる。
【００５１】
なお、上記半導体記憶装置には、周辺トランジスタとして、高耐圧トランジスタ（ＨＶトランジスタ）の他に低耐圧トランジスタ（ＬＶトランジスタ）が設けられており、低耐圧トランジスタも、図６(Ａ)に示すような断面形状を有している。
【００５２】
また、図６(Ｂ)は、当該比較例に関し、セルトランジスタ１０１の断面形状を示しており、本実施形態の図３(Ａ)に対応する断面図となっている。当該比較例では、本実施形態と同様、セルトランジスタ１０１間の素子分離層１３１上に制御ゲート電極層１２４が存在している。このような場合には、半導体記憶装置の微細化に伴い、セルトランジスタ１０１間の素子分離層１３１の幅Ｗを小さくしなければならなくなるため、セルトランジスタ１０１間では、矢印Ｂで示すように、素子分離層１３１の底部を介した電流のリーク（パンチスルー）が発生してしまう。
【００５３】
なお、高耐圧トランジスタ間の素子分離層１３１の下部に、リーク抑制用の不純物領域Ｒが形成されるのと同様に、セルトランジスタ１０１間の素子分離層１３１の下部には、セルトランジスタ１０１の下部及び素子分離層１３１の下部にまたがって、リーク抑制用の不純物層Ｌが形成される（図６(Ａ)，(Ｂ)）。不純物領域Ｒが、リソグラフィを利用したイオン注入により局所的に形成されるのに対し、不純物層Ｌは、基板全面へのイオン注入により形成される。
【００５４】
このように、図６の比較例では、素子分離層１３１の底部を介した電流のリークが問題となる。
【００５５】
そこで、本実施形態では、図３及び図４に示すように、素子分離層１３１に第３の穴Ｈ3を設け、第３の穴Ｈ3に制御ゲート電極層１２４の一部を埋め込む。更には、第３の穴Ｈ3の上部に位置する制御ゲート電極層１２４の上面に、コンタクトプラグ１４１を設ける。コンタクトプラグ１４１は例えば、ソース線コンタクトである。
【００５６】
そして、本実施形態の半導体記憶装置では、コンタクトプラグ１４１を通じて、第３の穴Ｈ3の内部の電位を制御する。本実施形態では例えば、第３の穴Ｈ3の内部の電位をゼロ又は負の値にすることで、素子分離層１３１の底部を介した電流のリークを抑制することができる。理由は、第３の穴Ｈ3の下部では、第３の穴Ｈ3の下部の基板１１１と、第３の穴Ｈ3の内部の制御ゲート電極層１２４との間に、素子分離層１３１が挟まれた構造が形成されており、この構造をトランジスタとして機能させることができるからである。
【００５７】
このように、本実施形態によれば、素子分離層１３１の底部を介した電流のリークを抑制することが可能となる。また、本実施形態によれば、コンタクトプラグ１４１を利用した電位制御により電流リークを抑制できるため、リーク抑制用の不純物領域Ｒや不純物層Ｌを形成する必要もなくなる。
【００５８】
図７は、本実施形態の半導体記憶装置の構成を示す平面図である。
【００５９】
図７(Ａ)は、周辺トランジスタ１０３の平面形状を示しており、図３(Ｃ)に対応する平面図となっている。図３(Ｃ)は、図７(Ａ)に示すＥ−Ｅ’線における断面図となっている。図７(Ａ)では、周辺トランジスタ１０３間に形成された素子分離層１３１の幅が、Ｗ1で示されている。また、周辺トランジスタ１０３間における制御ゲート電極層１２４同士の距離が、Ｄで示されている。
【００６０】
上記比較例では、素子分離層１３１の幅を広くするため、且つ、フィールド反転を抑制するため、Ｗ1を広くとる必要がある。上記比較例では、Ｗ1は例えば、２．０〜４．０μｍに設定される。
【００６１】
一方、本実施形態では、コンタクトプラグ１４１を利用した電位制御により電流リークを抑制できるため、Ｗ1は、コンタクトプラグ１４１の幅（直径）よりも広くとれば十分である。コンタクトプラグ１４１の幅は例えば、０．１〜０．２μｍ程度に設定される。この場合、Ｗ1は、０．１〜０．３μｍ程度もあれば十分である。よって、本実施形態では、Ｗ1を、上記比較例の約１／４０〜３／２０にまで縮小することができる。これにより、本実施形態では、Ｗ1を狭めることが可能となる。
【００６２】
なお、本実施形態では、第３の穴Ｈ3は、図７(Ａ)に示すように、Ｙ方向に伸びる帯状の平面形状を有しており、１つの穴Ｈ3の上に複数のコンタクトプラグ１４１が設けられている。しかしながら、本実施形態では、第３の穴Ｈ3の平面形状を、正方形又は長方形に設定し、１つの穴Ｈ3の上に１つのコンタクトプラグ１４１を設けるようにしてもよい。
【００６３】
また、図７(Ｂ)は、セルトランジスタ１０１の平面形状を示しており、図３(Ａ)及び図４に対応する平面図となっている。図３(Ａ)及び図４はそれぞれ、図７(Ｂ)に示すＡ−Ａ’線及びＣ−Ｃ’線における断面図となっている。図７(Ｂ)では、セルトランジスタ１０１間に形成された素子分離層１３１の幅が、Ｗ2で示されている。
【００６４】
上記比較例では、空乏層の伸びを抑えるためのフィールド反転領域を形成するために、セルトランジスタ１０１間における素子分離層１３１の幅を広くとる必要がある。上記比較例では、当該幅は例えば、０．５〜１．０μｍに設定される。また、上記フィールド反転領域の幅は例えば、０．３〜０．５μｍに設定される。
【００６５】
一方、本実施形態では、上記フィールド反転領域の効果を、コンタクトプラグ１４１を利用した電位制御により代替することができるため、Ｗ2は、コンタクトプラグ１４１の幅よりも広くとれば十分である。上述のように、コンタクトプラグ１４１の幅は例えば、０．１〜０．２μｍ程度に設定される。この場合、Ｗ2は、０．１〜０．３μｍ程度もあれば十分である。よって、本実施形態では、Ｗ2を、上記比較例の約１／１０〜３／５にまで縮小することができる。
【００６６】
なお、セルトランジスタ１０１を構成する制御ゲート電極層１２４は、図７(Ｂ)に示すように、Ｘ方向に隣接するセルトランジスタ１０１間で共有されている。従って、セルトランジスタ１０１用の第３の穴Ｈ3は、図７(Ｂ)に示すように、ワード線間の領域に設けられる。なお、セルトランジスタ１０１用の第３の穴Ｈ3は、周辺トランジスタ１０３用の第３の穴Ｈ3と同様、１つの穴Ｈ3が複数のコンタクトプラグ１４１に対応していてもよいし、１つの穴Ｈ3が１つのコンタクトプラグ１４１に対応していてもよい。
【００６７】
このように、本実施形態によれば、メモリセルアレイ内や周辺トランジスタ１０３間において、素子分離層１３１の幅を狭めることが可能となる。よって、本実施形態では、素子分離層１３１の幅を狭めることで、半導体記憶装置の回路面積を縮小することが可能となる。
【００６８】
以上、本実施形態の半導体記憶装置に第３の穴Ｈ3を設ける利点について説明した。本実施形態では、第３の穴Ｈ3に制御ゲート電極層１２４の一部を埋め込み、この制御ゲート電極層１２４上にコンタクトプラグ１４１を設ける。これにより、本実施形態では、第３の穴Ｈ3の内部の電位を制御して、素子分離層１３１の底部を介した電流のリークを抑制することが可能となる。また、本実施形態によれば、この電位制御により電流リークを抑制できるため、素子分離層１３１の幅を広くとる必要がなくなる。よって、本実施形態によれば、素子分離層１３１の幅を狭くしつつ、素子分離層１３１の底部を介した電流のリークを抑制することが可能となる。
【００６９】
また、上記半導体記憶装置を製造する際、第３の穴Ｈ3は、後述するように、第１及び第２の穴Ｈ1，Ｈ2と同時、即ち、第１及び第２の穴Ｈ1，Ｈ2と同じエッチング工程で形成することができる。よって、第３の穴Ｈ3は、工程数を増やさずに形成することが可能である。同様に、第３の穴Ｈ3への制御ゲート電極層１２４の埋め込みや、コンタクトプラグ１４１の形成も、工程数を増やさずに行うことが可能である。よって、本実施形態によれば、上記半導体記憶装置を製造する際の工程数を増やすことなく、素子分離層１３１の幅を縮小や、素子分離層１３１の底部を介した電流のリークの抑制を実現することが可能となる。
【００７０】
以下、本実施形態の半導体記憶装置の製造方法について説明する。
【００７１】
図８から図１７は、本実施形態の半導体記憶装置の製造方法を説明するための工程図である。各図の(Ａ)、(Ｂ)、(Ｃ)にはそれぞれ、セルトランジスタ１０１、選択トランジスタ１０２、周辺トランジスタ１０３を形成予定の領域ＲA，ＲB，ＲCを示されている。
【００７２】
まず、図８に示すように、ウェル領域１１２が形成された基板１１１上に第１の絶縁膜２２１を形成する。第１の絶縁膜２２１は、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３を構成するゲート絶縁膜１２１（図３参照）の材料となる。
【００７３】
なお、第１の絶縁膜２２１は、絶縁膜２２１Ｘ，Ｙという２層の絶縁膜により形成されている。絶縁膜２２１Ｘ，Ｙは例えば、シリコン酸化膜であり、絶縁膜２２１Ｙが絶縁膜２２１Ｘ上に形成されている。
【００７４】
本実施形態では、セルトランジスタ１０１、選択トランジスタ１０２、及び低耐圧トランジスタ用の第１の絶縁膜２２１は、絶縁膜２２１Ｙのみで形成され、高耐圧トランジスタ（１０３）用の第１の絶縁膜２２１は、絶縁膜２２１Ｘ及びＹで形成される。その結果、本実施形態では、高耐圧トランジスタ用の第１の絶縁膜２２１の膜厚は、セルトランジスタ１０１、選択トランジスタ１０２、及び低耐圧トランジスタ用の第１の絶縁膜２２１の膜厚よりも厚くなる。
【００７５】
なお、本実施形態では、セルトランジスタ１０１、選択トランジスタ１０２、及び低耐圧トランジスタ用の第１の絶縁膜２２１の膜厚は例えば、５〜１０ｎｍに設定され、高耐圧トランジスタ用の第１の絶縁膜２２１の膜厚は例えば、３０〜４０ｎｍに設定される。
【００７６】
次に、図８に示すように、第１の絶縁膜２２１上に第１の電極層２２２を形成する。第１の電極層２２２は、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３を構成する浮遊ゲート電極層１２２（図３参照）の材料となる。第１の電極層２２２は例えば、ポリシリコン層である。図８に示す第１の電極層２２２は、本発明の第１の電極層の例である。
【００７７】
次に、図８に示すように、ＲＩＥ（Reactive Ion Etching）により、基板１１１上に素子分離溝Ｔを形成する。素子分離溝Ｔは、第１の電極層２２２及び第１の絶縁膜２２１を貫通し、基板１１１と第１の絶縁膜２２１との界面Ｓ1よりも深い位置に底面を有するよう形成される。素子分離溝Ｔは、図８(Ａ)〜(Ｃ)に示すように、トランジスタ間（より正確には、トランジスタを形成予定の領域間）に形成される。
【００７８】
次に、図９に示すように、素子分離溝Ｔに素子分離層１３１を埋め込む。素子分離層１３１は、基板１１１の全面に素子分離層１３１の材料を堆積し、当該材料をＣＭＰ（化学機械研磨）により平坦化することで形成される。本実施形態では、素子分離溝Ｔ及び素子分離層１３１は、Ｙ方向（図１参照）に伸びるよう形成される。
【００７９】
なお、ＣＭＰの直後には、図９(Ａ)及び(Ｂ)に示すコア部、及び図９(Ｃ)に示す周辺回路部において、素子分離層１３１の上面は、第１の電極層２２２の上面と同じ高さになっている。本実施形態では、ＣＭＰ後に、コア部において、素子分離層１３１のエッチングを行う。これにより、コア部内の素子分離層１３１の上面を、第１の電極層２２２の上面よりも低く、且つ、第１の絶縁膜２２１の上面よりも高くする（図９(Ａ)及び(Ｂ)）。コア部及び周辺回路部の詳細については、図２を参照されたい。
【００８０】
次に、図１０に示すように、第１の電極層２２２及び素子分離層１３１上に、第２の絶縁膜２２３を形成する。第２の絶縁膜２２３は、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３を構成するゲート間絶縁膜１２３（図３参照）の材料となる。
【００８１】
次に、図１０に示すように、第２の絶縁膜２２３上に第２の電極層２２４を形成する。第２の電極層２２４は、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３を構成する制御ゲート電極層１２４（図３参照）の第１の材料となる。第２の電極層２２４は例えば、ポリシリコン層である。
【００８２】
次に、図１１に示すように、第２の電極層２２４上にレジスト膜３０１を形成し、レジスト膜３０１のパターニングを行う。これにより、第１から第３の穴Ｈ1〜Ｈ3（図３参照）を形成するためのレジストパターンが形成される。
【００８３】
次に、図１２に示すように、レジスト膜３０１をマスクとして、ＲＩＥにより、第２の電極層２２４及び第２の絶縁膜２２３のエッチングを行う。これにより、第１から第３の穴Ｈ1〜Ｈ3が形成される。
【００８４】
第１の穴Ｈ1は、選択トランジスタ１０２を形成予定の領域ＲB内の第２の電極層２２４及び第２の絶縁膜２２３を貫通するよう形成される。また、第２の穴Ｈ2は、周辺トランジスタ１０３を形成予定の領域ＲC内の第２の電極層２２４及び第２の絶縁膜２２３を貫通するよう形成される。また、第３の穴Ｈ3は、周辺回路部２０２（図２参照）等において、素子分離層１３１上の第２の電極層２２４及び第２の絶縁膜２２３を貫通し、素子分離層１３１と第２の絶縁膜２２３との界面Ｓ2よりも深い位置に底面を有するよう形成される。
【００８５】
このように、本実施形態では、第１から第３の穴Ｈ1〜Ｈ3は、同時、即ち、同一のエッチング工程により形成される。よって、本実施形態では、第３の穴Ｈ3を、半導体記憶装置の製造工程数を増やさずに形成することができる。
【００８６】
なお、本実施形態では、上記のＲＩＥをチューニングすることで、第３の穴Ｈ3の底面と素子分離層１３１の底面との距離ができるだけ短くなるようにする。このような構造は、例えば、素子分離層１３１のエッチングレートを第１の電極層２２２のエッチングレートよりも大きくすることにより実現できる。本実施形態では、第３の穴Ｈ3は、素子分離層１３１を貫通しないように形成するが、後述のように、素子分離層１３１を貫通するように形成してもよい。
【００８７】
なお、レジスト膜３０１は、第１から第３の穴Ｈ1〜Ｈ3の形成後に、基板１１１上から除去される。
【００８８】
次に、図１３に示すように、第２の電極層２２４上に第３の電極層２２５を形成する。これにより、第３の電極層２２５の一部が、第１から第３の穴Ｈ1〜Ｈ3に埋め込まれる。第３の電極層２２５は、セルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３を構成する制御ゲート電極層１２４（図３参照）の第２の材料となる。第３の電極層２２５は例えば、ポリシリコン層である。図１３に示す第３の電極層２２５は、本発明の第２の電極層の例である。本実施形態では、第３の電極層２２５は、第２の電極層２２４を介して第２の絶縁膜２２３上に形成されるが、第２の電極層２２４を形成せずに、第２の絶縁膜２２３上にダイレクトに形成しても構わない。
【００８９】
このように、本実施形態では、第３の穴Ｈ3への電極材料の埋め込みは、第１及び第２の穴Ｈ1，Ｈ2への電極材料の埋め込みと同時、即ち、同一の埋め込み工程により行われる。よって、本実施形態では、第３の穴Ｈ3への電極材料の埋め込みを、半導体記憶装置の製造工程数を増やさずに行うことができる。
【００９０】
次に、図１４に示すように、第３の電極層２２５上にレジスト膜３０２を形成し、レジスト膜３０２のパターニングを行う。これにより、第１及び第２の溝Ｔ1，Ｔ2（図３参照）を形成するためのレジストパターンが形成される。
【００９１】
次に、図１５に示すように、レジスト膜３０２をマスクとして、ＲＩＥにより、第３の電極層２２５、第２の電極層２２４、及び第２の絶縁膜２２３のエッチングを行う。これにより、第１及び第２の溝Ｔ1，Ｔ2が形成される。
【００９２】
本実施形態では、溝Ｔ1及びＴ2は、周辺回路部２０２（図２参照）において、Ｙ方向に伸び、素子分離層１３１上の第３の電極層２２５、第２の電極層２２４、及び第２の絶縁膜２２３を貫通するよう形成される。また、溝Ｔ1及びＴ2は、図１５に示すように、第３の穴Ｈ3を挟むよう形成される。これにより、周辺回路部２０２内の素子分離層１３１上に、第２及び第３の電極層２２４，２２５を含む島状の電極層２３１が形成される。
【００９３】
なお、本実施形態では、第１及び第２の溝Ｔ1，Ｔ2は、いわゆる側壁加工のループカットプロセスや、第２の絶縁膜２２３を電荷蓄積用の絶縁膜とする容量素子を形成するためのエッチングと同一のエッチング工程により形成される。よって、本実施形態では、第３の穴Ｈ3を、半導体記憶装置の製造工程を増やさずに形成することができる。
【００９４】
その後、本実施形態では、図５の断面図に示すトランジスタの浮遊ゲート電極層１２２、ゲート間絶縁膜１２３、及び制御ゲート電極層１２４からなるゲート電極を加工し、更に、基板１１１の表面にソース／ドレイン領域１１３を形成する。図５には、セルトランジスタ１０１及び選択トランジスタ１０２のゲート電極のみが示されているが、周辺トランジスタ１０３のゲート電極も同様に形成される。こうして、基板１１１上にセルトランジスタ１０１、選択トランジスタ１０２、及び周辺トランジスタ１０３が形成される。
【００９５】
次に、図１６に示すように、第３の電極層２２５上に層間絶縁膜１３２を形成する。これにより、第１及び第２の溝Ｔ1，Ｔ2内に層間絶縁膜１３２が埋め込まれる。
【００９６】
次に、図１６に示すように、島状の電極層２３１上の層間絶縁膜１３２に、穴Ｈを形成する。穴Ｈは、層間絶縁膜１３２を貫通し、島状の電極層２３１が露出するよう形成される。
【００９７】
次に、図１７に示すように、穴Ｈの内部にコンタクトプラグ１４１を形成する。これにより、島状の電極層１３２とコンタクトプラグ１４１とが電気的に接続される。
【００９８】
本実施形態では、コンタクトプラグ１４１は例えば、ソース線コンタクトである。この場合、コンタクトプラグ１４１は、他のソース線コンタクトと同一の製造プロセスにより形成される。このように、本実施形態では、コンタクトプラグ１４１を、半導体記憶装置の製造工程数を増やさずに形成することができる。
【００９９】
なお、コンタクトプラグ１４１は、ソース線コンタクト以外のコンタクト、例えば、ビット線コンタクトでもよい。その場合にも、コンタクトプラグ１４１は、同様に、半導体記憶装置の製造工程数を増やさずに形成することができる。
【０１００】
このようにして、本実施形態の半導体記憶装置が製造される。本実施形態の半導体記憶装置は、コンタクトプラグ１４１を通じて、第３の穴Ｈ3の内部の電位を制御する。これにより、本実施形態では、素子分離層１３１の底部の電界を制御し、素子分離層１３１の底部を介した電流のリークを抑制することができる。
【０１０１】
以上のように、本実施形態では、素子分離層１３１に第３の穴Ｈ3を設け、第３の穴Ｈ3に制御ゲート電極層１２４の一部を埋め込む。これにより、本実施形態では、素子分離層１３１の幅を狭くしつつ、素子分離層１３１の底部を介した電流のリークを抑制することが可能となる。
【０１０２】
また、本実施形態では、第３の穴Ｈ3を、第１及び第２の穴Ｈ1，Ｈ2と同時に形成すると共に、第３の穴Ｈ3への電極材料の埋め込みを、第１及び第２の穴Ｈ1，Ｈ2への電極材料の埋め込みと同時に行う。これにより、本実施形態では、半導体記憶装置を製造する際の工程数を増やすことなく、素子分離層１３１の幅を縮小や、素子分離層１３１の底部を介した電流のリークの抑制を実現することが可能となる。
【０１０３】
以下、本発明の第２から第５実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【０１０４】
（第２実施形態）
図１８は、第２実施形態の半導体記憶装置の製造方法を説明するための工程図である。
【０１０５】
図１８(Ａ)は、図１２に示す工程の終了直後の周辺回路部２０２（図２参照）の断面を示しており、図１２(Ｃ)に対応する断面図となっている。
【０１０６】
本実施形態では、図１８(Ｂ)に示すように、第３の穴Ｈ3の形成後に、第３の穴Ｈ3の下部の基板１１１（ウェル領域１１２）の表面に、Ｂ（ボロン）等の不純物を打ち込み、拡散層４０１を形成する。これにより、本実施形態では、第３の穴Ｈ3の下部の基板１１１、第３の穴Ｈ3の内部の制御ゲート電極層１２４、及びこれらに挟まれた素子分離層１３１により構成されるトランジスタの閾値電圧を増大させ、素子分離層１３１の底部を介した電流のリークをより抑制することが可能となる。
【０１０７】
なお、この不純物の打ち込みでは、第１の絶縁膜２２１、第１の電極層２２２、第２の絶縁膜２２３、及び第２の電極層２２４がハードマスクとなるので、当該打ち込み用のマスクを形成する処理は不要である。
【０１０８】
次に、本実施形態では、図１８(Ｃ)に示すように、第２の電極層２２４上に第３の電極層２２５を形成する。図１３に示す工程と同様である。
【０１０９】
以上のように、本実施形態では、第３の穴Ｈ3の下部の基板１１１の表面に不純物を打ち込むことで、素子分離層１３１の底部を介した電流のリークをより抑制することが可能となる。
【０１１０】
（第３実施形態）
図１９は、第３実施形態の半導体記憶装置の製造方法を説明するための工程図である。
【０１１１】
図１９(Ａ)は、図１２に示す工程の終了直後の領域ＲC（周辺トランジスタ１０３を形成予定の領域）の断面を示しており、図１２(Ｃ)に対応する断面図となっている。
【０１１２】
また、図１９(Ｂ)は、図１２に示す工程の終了直後の領域ＲA（セルトランジスタ１０１を形成予定の領域）の断面を示しており、図１２(Ａ)に対応する断面図となっている。
【０１１３】
本実施形態では、第３の穴Ｈ3を形成する際、第３の穴Ｈ3の下部における素子分離層１３１の厚さｔ1が、セルトランジスタ１０１を構成する第１の絶縁膜２２１（ゲート絶縁膜１２１）の厚さｔ2と略同じ厚さになるよう、第３の穴Ｈ3の加工を行う。図１９(Ａ)及び(Ｂ)には、厚さｔ1と厚さｔ2とが略同じ厚さになるよう、第３の穴Ｈ3を形成した直後の様子が示されている。図１９(Ｂ)には、領域ＲAに厚さｔ2の第１の絶縁膜２２１が形成されている様子が示されている。
【０１１４】
その後、本実施形態では、第２実施形態と同様、第３の穴Ｈ3の下部の基板１１１の表面に不純物を打ち込み（図１８(Ｂ)参照）、その後、第２の電極層２２４上に第３の電極層２２５を形成する（図１８(Ｃ)参照）。図１９(Ａ)には、この不純物の打ち込みにより形成された拡散層４０１が示されている。
【０１１５】
このように、本実施形態では、第３の穴Ｈ3の下部における素子分離層１３１の厚さｔ1を、セルトランジスタ１０１を構成する第１の絶縁膜２２１の厚さｔ2と同じ厚さに設定して、第３の穴Ｈ3の下部の基板１１１の表面に不純物を打ち込む。これにより、本実施形態では、素子分離層１３１の下部に形成される拡散層４０１内における不純物濃度プロファイルのピークを、セルトランジスタ１０１の下部の基板１１１内における不純物濃度プロファイルのピークと同様、基板１１１の表面付近に形成することが容易になる（図１９(Ａ)及び(Ｂ)参照）。これにより、本実施形態では、第３の穴Ｈ3の形成後に、第３の穴Ｈ3の下部の基板１１１の表面に不純物を打ち込む条件を、図８に示す、第１の絶縁膜２２１を形成した後に不純物を打ち込む条件と同じにすることができる。即ち、本実施形態では、高耐圧トランジスタと同様のトランジスタを素子分離層１３１に作ることができる。これにより、本実施形態では、第３の穴Ｈ3の下部の基板１１１、第３の穴Ｈ3の内部の制御ゲート電極層１２４、及びこれらに挟まれた素子分離層１３１により構成されるトランジスタの性能のばらつきを抑えることが可能となる。
【０１１６】
以上のように、本実施形態では、第３の穴Ｈ3の下部における素子分離層１３１の厚さｔ1を、セルトランジスタ１０１を構成する第１の絶縁膜２２１（ゲート絶縁膜１２１）の厚さｔ2と同じ厚さにし、且つ、第３の穴Ｈ3の下部の基板１１１の表面に拡散層４０１を形成する。これにより、本実施形態では、第３の穴Ｈ3の下部の基板１１１、第３の穴Ｈ3の内部の制御ゲート電極層１２４、及びこれらに挟まれた素子分離層１３１により構成されるトランジスタの性能のばらつきを抑えることが可能となる。
【０１１７】
（第４実施形態）
図２０は、第４実施形態の半導体記憶装置の製造方法を説明するための工程図である。
【０１１８】
図２０(Ａ)は、図１２に示す工程の終了直後の周辺回路部２０２（図２参照）の断面を示しており、図１２(Ｃ)に対応する断面図となっている。
【０１１９】
本実施形態では、図２０(Ａ)に示すように、ＲＩＥにより第３の穴Ｈ3を形成し、次に、図２０(Ｂ)に示すように、ウェットエッチングにより第３の穴Ｈ3を広げる。ここで、素子分離層１３１を選択的にエッチング可能なエッチング液を用いることにより、第１及び第２の穴Ｈ1，Ｈ2の幅を広げずに、第３の穴Ｈ3のみを広げることが可能である。例えば、素子分離層１３１がシリコン酸化膜の場合には、ＢＨＦ（バッファード弗酸）を用いることが可能である。
【０１２０】
図２０(Ｂ)では、素子分離層１３１の内部における第３の穴Ｈ3の幅が、Ｌ1で示され、第２の電極層２２４（制御ゲート電極層１２４）の下面における第３の穴Ｈ3の幅が、Ｌ2で示されている。本実施形態では、上記のウェットエッチングにより、Ｙ方向（図１参照）に垂直な断面において、素子分離層１３１の内部における第３の穴Ｈ3の幅Ｌ1が、第２の電極層２２４の下面における第３の穴Ｈ3の幅Ｌ2よりも広くなる。
【０１２１】
次に、本実施形態では、図２０(Ｃ)に示すように、第２の電極層２２４上に第３の電極層２２５を形成する。これにより、第３の穴Ｈ3の外部に位置する第２の電極層２２４と、第３の穴Ｈ3の内部に埋め込まれた部分を有する第３の電極層２２５とを含む制御ゲート電極層１２４が形成される。
【０１２２】
本実施形態では、第３の穴Ｈ3の幅Ｌ1を広げることで、第３の穴Ｈ3の下部の基板１１１、第３の穴Ｈ3の内部の制御ゲート電極層１２４、及びこれらに挟まれた素子分離層１３１により構成されるトランジスタの面積を増加させることができる。これにより、本実施形態では、素子分離層１３１の底部を介した電流リークの抑制効果が高くなる。
【０１２３】
また、本実施形態では、ＳAで示す第３の穴Ｈ3の側面と、ＳBで示す素子分離溝Ｔとの距離を短くすることで、この領域を容量素子として機能させることができる。これは、第３の穴Ｈ3の底面と素子分離溝Ｔの底面とに挟まれた領域についても、同様である。
【０１２４】
また、本実施形態では、第３の穴Ｈ3の幅Ｌ1を大幅に広げることで、素子分離溝Ｔの内部の大部分を第３の電極層２２５で満たすようにすることも可能である。
【０１２５】
次に、本実施形態では、図２０(Ｄ)に示すように、ＲＩＥにより、素子分離層１３１上の第３の電極層２２５、第２の電極層２２４、及び第２の絶縁膜２２３を貫通する第１及び第２の溝Ｔ1，Ｔ2を形成する。図１５に示す工程と同様である。
【０１２６】
図２１は、図２０(Ｄ)に示す工程の変形例を示す工程図である。
【０１２７】
図２１では、第１及び第２の溝Ｔ1，Ｔ2が、素子分離層１３１の上面から、素子分離層１３１の内部に埋め込まれた第３の電極層２２５の上面にわたって形成されている。これにより、当該変形例では、溝Ｔ1，Ｔ2の幅ｄ1，ｄ2を広くし、島状の電極層２３１と領域ＲC（周辺トランジスタ１０３を形成予定の領域）の制御ゲート電極層１２４との距離を広げることができる。
【０１２８】
周辺トランジスタ１０３の制御ゲート電極層１２４には通常、高電圧（例えば３０Ｖ）が印加されるのに対し、島状の電極層２３１には、上述の通り、０Ｖ又は負の電圧が印加される。よって、半導体記憶装置の耐圧を向上させる観点からいえば、周辺トランジスタ１０３の制御ゲート電極層１２４と島状の電極層２３１との距離は、できるだけ離すことが望ましい。本変形例では、溝Ｔ1及びＴ2を、素子分離層１３１の上面から、素子分離層１３１の内部に埋め込まれた第３の電極層２２５の上面にわたって形成することで、制御ゲート電極層１２４と島状の電極層２３１との距離を広げ、半導体記憶装置の耐圧を向上させることができる。
【０１２９】
図２２は、図２０(Ｂ)と同様、ウェットエッチングにより広げられた第３の穴Ｈ3の断面形状を示している。図２２は、上述のＹ方向に垂直な第３の穴Ｈ3の断面を示す側方断面図である。
【０１３０】
上記のウェットエッチングにより、第３の穴Ｈ3の断面形状は、実際には図２２に示すような形状になる。図２２において、第３の穴Ｈ3の底面の形状は、穴Ｈ3の下方に向かって凸形になっている。また、第３の穴Ｈ3の各側面の形状は、穴Ｈ3の側方に向かって凸形になっている。なお、図２２において、素子分離層１３１の内部における第３の穴Ｈ3の幅Ｌ1が、第２の電極層２２４の下面（又は第２絶縁膜２２３の上面）における第３の穴Ｈ3の幅Ｌ2よりも広くなっていることに留意されたい。
【０１３１】
第３の穴Ｈ3をウェットエッチングで広げることには、電流リークの抑制効果の向上の他に、次のようなメリットがある。
【０１３２】
本実施形態では、第３の穴Ｈ3のＲＩＥ処理は、パターニングされたレジスト膜３０１（図１２参照）を利用して行われ、このＲＩＥ処理後の第３の穴Ｈ3の形状は、通常順テーパー形状になる。この際、素子分離層１３１の内部における第３の穴Ｈ3の幅Ｌ1や、第２の電極層２２４の下面における第３の穴Ｈ3の幅Ｌ2が、設計値よりも狭くなってしまう場合がある。幅Ｌ1が狭くなることには、第３の穴Ｈ3への電極材料の埋め込みが困難になるという問題がある。一方、第３の穴Ｈ3をウェットエッチングで広げた場合は、幅Ｌ1は狭くならない。つまり、幅Ｌ2が設計値よりも狭くなってしまっても、エッチング液が第３の穴Ｈ3に進入するため、幅Ｌ1については広くすることができる。その結果、本実施形態では、幅Ｌ1が広くとられるため、幅Ｌ2が狭くなっても、第３の穴Ｈ3の下部の基板１１１、第３の穴Ｈ3の内部の制御ゲート電極層１２４、及びこれらに挟まれた素子分離層１３１により構成されるトランジスタの面積を増大させることができる。これにより、本実施形態では、素子分離層１３１の底部を介した電流リークの抑制効果が高くなる。
【０１３３】
以上のように、本実施形態では、Ｙ方向（図１参照）に垂直な断面において、素子分離層１３１の内部における第３の穴Ｈ3の幅Ｌ1を、第２の電極層２２４の下面における第３の穴Ｈ3の幅Ｌ2よりも広くする。これにより、本実施形態では、素子分離層１３１の底部を介した電流リークの抑制効果を高くすることができる。更には、第３の穴Ｈ3への電極材料の埋め込み性を良好にすることができる。
【０１３４】
なお、本実施形態の半導体記憶装置に対しては、第２実施形態の構成や第３実施形態の構成を取り入れてもよい。
【０１３５】
（第５実施形態）
図２３は、第５実施形態の半導体記憶装置の構成を示す側方断面図である。
【０１３６】
第１実施形態では、第３の穴Ｈ3は、図３(Ｃ)に示すように、素子分離層１３１を貫通していない。これに対し、第５実施形態では、第３の穴Ｈ3は、図２３に示すように、素子分離層１３１を貫通している。
【０１３７】
その結果、第５実施形態では、第３の穴Ｈ3に埋め込まれた制御ゲート電極層１２４の底面が、基板１１１の表面に接している。よって、第５実施形態では、第３の穴Ｈ3の内部の電位をゼロ又は負の値にすることで、素子分離層１３１の底部を流れるリーク電流を、第３の穴Ｈ3に埋め込まれた制御ゲート電極層１２４へと流し込むことができる。これにより、第５実施形態では、素子分離層１３１の底部を介した電流のリークを抑制されることになる。リーク電流が、隣接する周辺トランジスタ１０３間で流れることなく、第３の穴Ｈ3へと流れ込むからである。
【０１３８】
なお、第５実施形態の半導体記憶装置は、図１２に示す工程で、第３の穴Ｈ3のエッチングを、第３の穴Ｈ3が素子分離層１３１を貫通するまで継続することで製造することができる。
【０１３９】
以上のように、本実施形態では、素子分離層１３１を貫通する第３の穴Ｈ3を設け、第３の穴Ｈ3に制御ゲート電極層１２４の一部を埋め込む。これにより、本実施形態では、素子分離層１３１の幅を狭くしつつ、素子分離層１３１の底部を介した電流のリークを抑制することが可能となる。本実施形態では、リーク電流を第３の穴Ｈ3へと流し込むことで、素子分離層１３１の底部を介した電流のリークを抑制することができる。
【０１４０】
以上、本発明の具体的な態様の例を、第１から第５実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１４１】
１０１  セルトランジスタ
１０２  選択トランジスタ
１０３  周辺トランジスタ
１１１  基板
１１２  ウェル領域
１１３  ソース／ドレイン領域
１２１  ゲート絶縁膜
１２２  浮遊ゲート電極層
１２３  ゲート間絶縁膜
１２４  制御ゲート電極層
１３１  素子分離層
１３２  層間絶縁膜
１４１  コンタクトプラグ
２０１  コア部
２０２  周辺回路部
２２１  第１の絶縁膜
２２２  第１の電極層
２２３  第２の絶縁膜
２２４  第２の電極層
２２５  第３の電極層
２３１  島状の電極層
３０１  レジスト膜
３０２  レジスト膜
４０１  拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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