(57)【要約】【課題】ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なる閾値電圧制御用金属が高誘電率ゲート絶縁膜に添加されたトランジスタ構造において、トランジスタ特性の変動を防止できるようにする。【解決手段】第１の活性領域１ａ上から素子分離領域２上を経て第２の活性領域１ｂ上まで、ゲート絶縁膜となる高誘電率膜６が形成されている。第１の活性領域１ａに隣接する部分の素子分離領域２の上部には第１の切り欠き部２ａが形成されている。第２の活性領域１ｂに隣接する部分の素子分離領域２の上部には第２の切り欠き部２ｂが形成されている。第２の切り欠き部２ｂは第１の切り欠き部２ａよりも浅く形成されている。【選択図】図１
2011082418.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域を挟んで第１の活性領域と第２の活性領域とが隣り合うように形成された半導体基板と、
前記第１の活性領域上から前記素子分離領域上を経て前記第２の活性領域上まで形成された高誘電率膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記第１の活性領域に隣接する部分の前記素子分離領域の上部には第１の切り欠き部が形成されており、
前記第２の活性領域に隣接する部分の前記素子分離領域の上部には第２の切り欠き部が形成されており、
前記第２の切り欠き部は前記第１の切り欠き部よりも浅く形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１の活性領域上に位置する部分の前記高誘電率膜は、第１の閾値電圧制御用金属を含み、
前記第２の活性領域上に位置する部分の前記高誘電率膜は、前記第１の閾値電圧制御用金属とは異なる第２の閾値電圧制御用金属を含むことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の活性領域はｐ型ＭＩＳＦＥＴの活性領域であり、
前記第２の活性領域はｎ型ＭＩＳＦＥＴの活性領域であり、
前記第１の閾値電圧制御用金属はアルミニウムであり、
前記第２の閾値電圧制御用金属はランタンであることを特徴とする半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記ゲート絶縁膜は、前記第１の活性領域上に位置する部分の前記高誘電率膜と前記ゲート電極との間に形成されたアルミニウム含有膜を有することを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記ゲート絶縁膜は、前記半導体基板と前記高誘電率膜との間に形成された界面層を有することを特徴とする半導体装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体装置において、
前記ゲート電極は、前記ゲート絶縁膜と接する金属含有膜を含むことを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記ゲート電極は、前記金属含有膜上に形成されたシリコン含有膜をさらに含むことを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１の切り欠き部及び前記第２の切り欠き部のそれぞれの最下部は前記半導体基板の上面よりも下側に位置していることを特徴とする半導体装置。
【請求項９】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記素子分離領域の頂部は前記半導体基板の上面よりも上側に位置しており、
前記第１の切り欠き部の最下部は前記半導体基板の上面よりも下側に位置しており、
前記第２の切り欠き部の最下部は、前記半導体基板の上面と同じ高さに位置しているか、又は前記半導体基板の上面よりも上側に位置していることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置を製造する方法であって、
前記第１の活性領域の表面を覆う第１の保護膜を形成すると共に前記第２の活性領域の表面を覆う第２の保護膜を形成する工程（ａ）と、
前記第１の活性領域中に前記第１の保護膜を通して第１の不純物を注入すると共に、前記第２の活性領域中に前記第２の保護膜を通して第２の不純物を注入する工程（ｂ）と、
前記第１の保護膜をエッチングして除去すると共に、前記第１の活性領域に隣接する部分の前記素子分離領域の上部に前記第１の切り欠き部を形成する工程（ｃ）と、
前記工程（ｃ）とは別に、前記第２の保護膜をエッチングして除去すると共に、前記第２の活性領域に隣接する部分の前記素子分離領域の上部に前記第２の切り欠き部を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法であって、
前記工程（ｄ）におけるオーバーエッチング量を前記工程（ｃ）におけるオーバーエッチング量よりも小さくすることにより、前記第２の切り欠き部を前記第１の切り欠き部よりも浅く形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１〜９のいずれか１項に記載の半導体装置を製造する方法であって、
前記第１の活性領域の表面を覆う第１の保護膜を形成すると共に前記第２の活性領域の表面を覆う第２の保護膜を形成する工程（ａ）と、
前記第１の活性領域中に前記第１の保護膜を通して第１の不純物を注入すると共に、前記第２の活性領域中に前記第２の保護膜を通して第２の不純物を注入する工程（ｂ）と、
前記第１の保護膜をエッチングして除去すると共に、前記第１の活性領域に隣接する部分の前記素子分離領域の上部に前記第１の切り欠き部を形成する工程（ｃ）と、
前記工程（ｂ）よりも後に、前記第２の保護膜を含む前記半導体基板の全面をエッチングして前記第２の保護膜を除去すると共に、前記第２の活性領域に隣接する部分の前記素子分離領域の上部に前記第２の切り欠き部を形成する工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法であって、
前記工程（ｄ）は、前記第２の切り欠き部を前記第１の切り欠き部よりも浅く形成する工程を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高誘電率膜を含むゲート絶縁膜を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化の為に、従来のシリコン酸化膜又はシリコン酸窒化膜等からなるゲート絶縁膜に代わり、アルミナ（Ａｌ2 Ｏ3 ）、ハフニア（ＨｆＯ2 ）及びハフニウムシリケート（ＨｆＳｉＯx ）等に代表される高誘電体材料からなるゲート絶縁膜の実用化が進められている。また、従来のポリシリコン膜からなるゲート電極に代わり、金属含有膜からなるフルメタル構造のゲート電極、又はゲート絶縁膜とポリシリコン膜との間に金属含有膜を挿入したＭＩＰＳ（Metal-Inserted Poly-silicon Stack ）構造のゲート電極の実用化が進められている。
【０００３】
ｎ型ＭＩＳＦＥＴ（以下、「ｎ型ＭＩＳトランジスタ」と称する）及びｐ型ＭＩＳＦＥＴ（以下、「ｐ型ＭＩＳトランジスタ」と称する）の閾値電圧を制御する方法として、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで互いに同じゲート電極材料を用いる一方、ｎ型ＭＩＳトランジスタのゲート絶縁膜として、ランタン（Ｌａ）を含む高誘電率膜を有するゲート絶縁膜を用い、ｐ型ＭＩＳトランジスタのゲート絶縁膜として、アルミニウム（Ａｌ）を含む高誘電率膜を有するゲート絶縁膜を用いる方法が提案されている（例えば非特許文献１参照）。
【０００４】
この非特許文献１の半導体装置の製造方法によると、例えば、ｎ型ＭＩＳトランジスタのゲート電極材料とｐ型ＭＩＳトランジスタのゲート電極材料とが互いに同じであるため、製造工程を簡単化できると共にゲート電極の加工を容易に行うことができるというメリットが得られる。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T.Schram 他、Novel Process To Pattern Selectively Dual Dielectric Capping Layers Using Soft-Mask Only、VLSI Tech. Digest、2008年、p.44-45
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、非特許文献１のような半導体装置の製造方法によると、トランジスタ特性が変動するという問題がある。
【０００７】
前記に鑑み、本発明は、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なる閾値電圧制御用金属が高誘電率ゲート絶縁膜に添加されたトランジスタ構造において、トランジスタ特性の変動を防止できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前述の目的を達成するために、本願発明者は、非特許文献１のような半導体装置の製造方法においてトランジスタ特性が変動してしまう原因を検討したところ、以下のような知見を得た。
【０００９】
図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）は、非特許文献１の半導体装置の製造方法のように、閾値電圧制御用金属を含む高誘電率膜を有するゲート絶縁膜を実際のプロセスに適用した場合にトランジスタ特性が変動するメカニズムを本願発明者が解明した結果を説明する図であり、図８（ａ）〜（ｄ）及び図９（ａ）、（ｂ）は、各工程におけるゲート長方向の断面図であり、図９（ｃ）は、図９（ｂ）に示す工程におけるゲート幅方向の断面図である。尚、図８（ａ）〜（ｄ）及び図９（ａ）〜（ｃ）において、左側に示す「ｐＭＩＳ領域」とは、ｐ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「ｎＭＩＳ領域」とはｎ型ＭＩＳトランジスタが形成される領域を示している。
【００１０】
まず、図８（ａ）に示すように、ＳＴＩ法により、半導体基板１の上部に、トレンチ内に絶縁膜が埋め込まれてなる素子分離領域２を選択的に形成する。これにより、半導体基板１におけるｐＭＩＳ領域には、素子分離領域２に囲まれた第１の活性領域１ａが形成されると共に、半導体基板１におけるｎＭＩＳ領域には、素子分離領域２に囲まれた第２の活性領域１ｂが形成される。その後、半導体基板１における第１の活性領域１ａ及び第２の活性領域１ｂのそれぞれの表面上にシリコン酸化膜からなる保護膜３ａ及び保護膜３ｂを形成する。その後、リソグラフィ法及びイオン注入法により、半導体基板１におけるｐＭＩＳ領域に、Ｐ（リン）等のｎ型不純物を注入する一方、半導体基板１におけるｎＭＩＳ領域に、Ｂ（ホウ素）等のｐ型不純物を注入した後、半導体基板１に対して熱処理を施す。これにより、半導体基板１におけるｐＭＩＳ領域にｎ型ウェル領域４ａが形成されると共に半導体基板１におけるｎＭＩＳ領域にｐ型ウェル領域４ｂが形成される。
【００１１】
次に、図８（ｂ）に示すように、保護膜３ａ及び３ｂをエッチングにより同時に除去する。このとき、第１の活性領域１ａに隣接する部分の素子分離領域２の上部には第１の切り欠き部２ａが形成され、それにより、第１の活性領域１ａと素子分離領域２との間に第１の凹部４１ａが形成される。また、第２の活性領域１ｂに隣接する部分の素子分離領域２の上部には第２の切り欠き部２ｂが形成され、それにより、第２の活性領域１ｂと素子分離領域２との間に第２の凹部４１ｂが形成される。ここで、第１の凹部４１ａの深さと第２の凹部４１ｂの深さとは同程度である。
【００１２】
次に、図８（ｃ）に示すように、素子分離領域２の上を含む半導体基板１の上に、高誘電率膜６、酸化アルミニウム膜７及び保護膜８を形成した後、ｐＭＩＳ領域の保護膜８の上に密着層９を介してレジストパターン１０をパターニング形成する。このとき、ｎＭＩＳ領域の第２の凹部４１ｂ上に密着層９ｚが残存してしまう。すなわち、本願発明者は、第２の凹部４１ｂにより密着層９やレジストパターン１０を所望の形状にパターニング形成することが困難になっていることを見出した。
【００１３】
次に、図８（ｄ）に示すように、レジストパターン１０及び密着層９（密着層９ｚを含む）をマスクとして、第２の活性領域１ｂ上の保護膜８及び酸化アルミニウム膜７をエッチングにより選択的に除去した後、レジストパターン１０及び密着層９（密着層９ｚを含む）を除去する。これにより、第１の活性領域１ａ上に酸化アルミニウム膜７ａが残存すると共に酸化アルミニウム膜７ａ上に保護膜８が残存する。ところが、密着層９ｚがマスクとなって、第２の凹部４１ｂ内にも酸化アルミニウム膜７（以下、酸化アルミニウム膜７ｚ）が残存すると共に酸化アルミニウム膜７ｚ上にも保護膜８が残存する。このため、後の熱処理（例えばソース・ドレイン領域の不純物の活性化熱処理）において酸化アルミニウム膜７ｚからｎＭＩＳ領域の第２の活性領域１ｂ上の高誘電率膜６中にもＡｌが拡散する結果、ｎ型ＭＩＳトランジスタの特性が変動するという問題が生じることを本願発明者は見出した（図９（ｃ）参照）。
【００１４】
その後、図９（ａ）に示すように、第１の活性領域１ａ上及び素子分離領域２上に残存する保護膜８の上、並びに第２の活性領域１ｂ上の高誘電率膜６上に、酸化ランタン膜（図示省略）を形成した後、アニール処理により、当該酸化ランタン膜に含まれるランタンを第２の活性領域１ｂ上の高誘電率膜６中に選択的に拡散させ、それにより、Ｌａ含有高誘電率膜６ｂを形成する。このとき、第１の活性領域１ａ上の酸化アルミニウム膜７ａは保護膜８によって覆われているため、当該酸化アルミニウム膜７ａ中に、前記酸化ランタン膜に含まれるランタンが拡散することはない。続いて、前記酸化ランタン膜、及び残存する保護膜８を除去する。
【００１５】
続いて、酸化アルミニウム膜７ａ及び７ｚの上並びにＬａ含有高誘電率膜６ｂの上に、金属含有膜及びシリコン膜を順次形成した後、ｐＭＩＳ領域及びｎＭＩＳ領域のそれぞれにおいて、当該シリコン膜、当該金属含有膜、酸化アルミニウム膜７ａ、高誘電率膜６及びＬａ含有高誘電率膜６ｂをゲート電極形状にパターニングする。これにより、図９（ｂ）及び（ｃ）に示すように、第１の活性領域１ａ上に、高誘電率膜６及び酸化アルミニウム膜７ａからなる第１のゲート絶縁膜１４ａを介して、金属含有膜１２ａ及びシリコン膜１３ａからなる第１のゲート電極１５ａが形成される。また、第２の活性領域１ｂ上に、Ｌａ含有高誘電率膜６ｂからなる第２のゲート絶縁膜１４ｂを介して、金属含有膜１２ｂ及びシリコン膜１３ｂからなる第２のゲート電極１５ｂが形成される。
【００１６】
その後、図９（ｂ）に示すように、第１のゲート電極１５ａの側面上に第１のオフセットスペーサ１６ａを形成すると共に、第２のゲート電極１５ｂの側面上に第２のオフセットスペーサ１６ｂを形成する。その後、第１のゲート電極１５ａ及び第１のオフセットスペーサ１６ａをマスクとして第１の活性領域１ａにｐ型不純物を注入することにより、ｐ型エクステンション領域１７ａを形成する。また、第２のゲート電極１５ｂ及び第２のオフセットスペーサ１６ｂをマスクとして第２の活性領域１ｂにｎ型不純物を注入することにより、ｎ型エクステンション領域１７ｂを形成する。その後、第１のゲート電極１５ａの側面上に第１のオフセットスペーサ１６ａを介して第１のサイドウォールスペーサ１８ａを形成すると共に、第２のゲート電極１５ｂの側面上に第２のオフセットスペーサ１６ｂを介して第２のサイドウォールスペーサ１８ｂを形成する。その後、第１のゲート電極１５ａ、第１のオフセットスペーサ１６ａ及び第１のサイドウォール１８ａをマスクとして第１の活性領域１ａにｐ型不純物を注入することにより、ｐ型ソース・ドレイン領域１９ａを形成する。また、第２のゲート電極１５ｂ、第２のオフセットスペーサ１６ｂ及び第２のサイドウォール１８ｂをマスクとして、第２の活性領域１ｂにｎ型不純物を注入することにより、ｎ型ソース・ドレイン領域１９ｂを形成する。
【００１７】
その後、図９（ｂ）及び（ｃ）に示すように、熱処理により、各ソース・ドレイン領域１９ａ及び１９ｂに含まれる不純物を活性化させると共に、第１のゲート絶縁膜１４ａを構成する高誘電率膜６中に、酸化アルミニウム膜７ａに含まれるアルミニウムを拡散させてＡｌ含有高誘電率膜６ａを形成する。その後、各ソース・ドレイン領域１９ａ及び１９ｂの上部に金属シリサイド層２０ａ及び２０ｂを形成すると共に、各ゲート電極１５ａ及び１５ｂを構成するシリコン膜１３ａ及び１３ｂの上部に金属シリサイド層２１ａ及び２１ｂを形成する。
【００１８】
ところが、前述の不純物活性化熱処理において、第１のゲート絶縁膜１４ａを構成する高誘電率膜６中に、酸化アルミニウム膜７ａに含まれるアルミニウムを拡散させてＡｌ含有高誘電率膜６ａを形成する際に、ｎＭＩＳ領域側の第２の凹部４１ｂ内に残存する酸化アルミニウム膜７ｚから第２の活性領域１ｂ上の高誘電率膜６（正確にはＬａ含有高誘電率膜６ｂ）中にもＡｌが拡散する結果（図９（ｃ）参照）、ｎ型ＭＩＳトランジスタの特性が変動するという問題が生じてしまうのである。
【００１９】
本発明は、以上の知見に基づきなされたものであって、具体的には、本発明に係る半導体装置は、素子分離領域を挟んで第１の活性領域と第２の活性領域とが隣り合うように形成された半導体基板と、前記第１の活性領域上から前記素子分離領域上を経て前記第２の活性領域上まで形成された高誘電率膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備え、前記第１の活性領域に隣接する部分の前記素子分離領域の上部には第１の切り欠き部が形成されており、前記第２の活性領域に隣接する部分の前記素子分離領域の上部には第２の切り欠き部が形成されており、前記第２の切り欠き部は前記第１の切り欠き部よりも浅く形成されている。
【００２０】
尚、本願において、「高誘電率膜」とは、シリコン酸化膜やシリコン窒化膜よりも誘電率の高い誘電体膜、例えば比誘電率が８以上の誘電体膜を意味する。また、高誘電率膜を構成する高誘電率材料の一例としては、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）又はイットリウム（Ｙ）などの金属の酸化物、酸窒化物、シリケート又は窒素含有シリケートなどを挙げることができる。
【００２１】
本発明に係る半導体装置によると、第２の活性領域に隣接する部分の素子分離領域の上部に形成された第２の切り欠き部は、第１の活性領域に隣接する部分の素子分離領域の上部に形成された第２の切り欠き部よりも浅く形成されている。このため、第２の活性領域と素子分離領域との間には凹部が形成されないか、又は当該凹部の深さは、第１の活性領域と素子分離領域との間に形成される凹部の深さよりも浅くなる。その結果、第１の活性領域上に閾値電圧制御用金属含有膜を選択的に形成した際に、第２の活性領域と素子分離領域との間の凹部に、閾値電圧制御用金属含有膜が残存してしまう事態を回避することができる。従って、第２の活性領域上に位置する部分の高誘電率ゲート絶縁膜中に、閾値電圧制御用金属含有膜に含まれる金属が拡散することを防止できるので、トランジスタ特性の変動を防止することができる。
【００２２】
本発明に係る半導体装置において、前記第１の活性領域上に位置する部分の前記高誘電率膜は、第１の閾値電圧制御用金属を含み、前記第２の活性領域上に位置する部分の前記高誘電率膜は、前記第１の閾値電圧制御用金属とは異なる第２の閾値電圧制御用金属を含んでいてもよい。例えば、前記第１の活性領域はｐ型ＭＩＳＦＥＴの活性領域であり、前記第２の活性領域はｎ型ＭＩＳＦＥＴの活性領域であり、前記第１の閾値電圧制御用金属はアルミニウムであり、前記第２の閾値電圧制御用金属はランタンであってもよい。この場合、前記ゲート絶縁膜は、前記第１の活性領域上に位置する部分の前記高誘電率膜と前記ゲート電極との間に形成されたアルミニウム含有膜を有していてもよい。
【００２３】
尚、第２の閾値電圧制御用金属つまりｎ型ＭＩＳＦＥＴの閾値電圧制御用金属として、ランタンに代えて、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）又はマグネシウム（Ｍｇ）を用いてもよい。
【００２４】
本発明に係る半導体装置において、前記ゲート絶縁膜は、前記半導体基板と前記高誘電率膜との間に形成された界面層を有していてもよい。
【００２５】
本発明に係る半導体装置において、前記ゲート電極は、前記ゲート絶縁膜と接する金属含有膜を含んでいてもよい。この場合、前記ゲート電極は、前記金属含有膜上に形成されたシリコン含有膜をさらに含んでいてもよい。
【００２６】
本発明に係る半導体装置において、前記第１の切り欠き部及び前記第２の切り欠き部のそれぞれの最下部は前記半導体基板の上面よりも下側に位置していてもよい。
【００２７】
本発明に係る半導体装置において、前記素子分離領域の頂部は前記半導体基板の上面よりも上側に位置しており、前記第１の切り欠き部の最下部は前記半導体基板の上面よりも下側に位置しており、前記第２の切り欠き部の最下部は、前記半導体基板の上面と同じ高さに位置しているか、又は前記半導体基板の上面よりも上側に位置していてもよい。
【００２８】
尚、本願において、素子分離領域の「頂部」とは、「切り欠き部が形成されていない部分の最上部」を意味するものとする。
【００２９】
また、本発明に係る第１の半導体装置の製造方法は、前述の本発明に係る半導体装置を製造するための方法であって、前記第１の活性領域の表面を覆う第１の保護膜を形成すると共に前記第２の活性領域の表面を覆う第２の保護膜を形成する工程（ａ）と、前記第１の活性領域中に前記第１の保護膜を通して第１の不純物を注入すると共に、前記第２の活性領域中に前記第２の保護膜を通して第２の不純物を注入する工程（ｂ）と、前記第１の保護膜をエッチングして除去すると共に、前記第１の活性領域に隣接する部分の前記素子分離領域の上部に前記第１の切り欠き部を形成する工程（ｃ）と、前記工程（ｃ）とは別に、前記第２の保護膜をエッチングして除去すると共に、前記第２の活性領域に隣接する部分の前記素子分離領域の上部に前記第２の切り欠き部を形成する工程（ｄ）とを備えている。ここで、工程（ｃ）の後に工程（ｄ）を実施してもよいし、逆に、工程（ｄ）の後に工程（ｃ）を実施してもよい。
【００３０】
本発明に係る第１の半導体装置の製造方法によると、例えば、工程（ｄ）におけるオーバーエッチング量を工程（ｃ）におけるオーバーエッチング量よりも小さくすることにより、第２の切り欠き部を第１の切り欠き部よりも浅く形成することができるので、前述の本発明に係る半導体装置を確実に得ることができる。
【００３１】
また、本発明に係る第２の半導体装置の製造方法は、前述の本発明に係る半導体装置を製造するための方法であって、前記第１の活性領域の表面を覆う第１の保護膜を形成すると共に前記第２の活性領域の表面を覆う第２の保護膜を形成する工程（ａ）と、前記第１の活性領域中に前記第１の保護膜を通して第１の不純物を注入すると共に、前記第２の活性領域中に前記第２の保護膜を通して第２の不純物を注入する工程（ｂ）と、前記第１の保護膜をエッチングして除去すると共に、前記第１の活性領域に隣接する部分の前記素子分離領域の上部に前記第１の切り欠き部を形成する工程（ｃ）と、前記工程（ｂ）よりも後に、前記第２の保護膜を含む前記半導体基板の全面をエッチングして前記第２の保護膜を除去すると共に、前記第２の活性領域に隣接する部分の前記素子分離領域の上部に前記第２の切り欠き部を形成する工程（ｄ）とを備えている。
【００３２】
本発明に係る第２の半導体装置の製造方法によると、工程（ｄ）で第１の切り欠き部が第２の切り欠き部よりも深くなるため、言い換えると、工程（ｄ）で第２の切り欠き部を第１の切り欠き部よりも浅く形成することができるので、前述の本発明に係る半導体装置を確実に得ることができる。また、本発明に係る第１の半導体装置の製造方法と比べて、保護膜の選択除去工程つまりリソグラフィ工程を１回減らして工程を簡単化することができる。
【発明の効果】
【００３３】
本発明によると、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なる閾値電圧制御用金属が高誘電率ゲート絶縁膜に添加されたトランジスタ構造において、トランジスタ特性の変動を防止することができる。
【図面の簡単な説明】
【００３４】
【図１】図１（ａ）は、第１の実施形態に係る半導体装置のゲート長方向の断面図であり、図１（ｂ）は、第１の実施形態に係る半導体装置のゲート幅方向の断面図である。
【図２】図２（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程におけるゲート長方向の断面図である。
【図３】図３（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程におけるゲート長方向の断面図である。
【図４】図４（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程におけるゲート長方向の断面図である。
【図５】図５（ａ）は、図３（ａ）に示す工程におけるゲート幅方向の断面図であり、図５（ｂ）は、図４（ｃ）に示す工程におけるゲート幅方向の断面図である。
【図６】図６（ａ）〜（ｃ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程におけるゲート長方向の断面図である。
【図７】図７（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の断面図である。
【図８】図８（ａ）〜（ｄ）は、非特許文献１の半導体装置の製造方法のように、閾値電圧制御用金属を含む高誘電率膜を有するゲート絶縁膜を実際のプロセスに適用した場合にトランジスタ特性が変動するメカニズムを本願発明者が解明した結果を説明する図である。
【図９】図９（ａ）〜（ｃ）は、非特許文献１の半導体装置の製造方法のように、閾値電圧制御用金属を含む高誘電率膜を有するゲート絶縁膜を実際のプロセスに適用した場合にトランジスタ特性が変動するメカニズムを本願発明者が解明した結果を説明する図である。
【発明を実施するための形態】
【００３５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を参照しながら説明する。
【００３６】
図１（ａ）は、第１の実施形態に係る半導体装置のゲート長方向の断面図であり、図１（ｂ）は、第１の実施形態に係る半導体装置のゲート幅方向の断面図である。尚、図１（ａ）及び（ｂ）において、左側に示す「ｐＭＩＳ領域」とはｐ型ＭＩＳトランジスタが形成されている領域を示し、右側に示す「ｎＭＩＳ領域」とはｎ型ＭＩＳトランジスタが形成されている領域を示している。
【００３７】
図１（ａ）及び（ｂ）に示すように、半導体基板１の上部には、ＳＴＩ構造の素子分離領域２が選択的に形成されており、これにより、半導体基板１におけるｐＭＩＳ領域には、素子分離領域２に囲まれた第１の活性領域１ａが形成されていると共に、半導体基板１におけるｎＭＩＳ領域には、素子分離領域２に囲まれた第２の活性領域１ｂが形成されている。また、半導体基板１におけるｐＭＩＳ領域にはｎ型ウェル領域４ａが形成されていると共に半導体基板１におけるｎＭＩＳ領域にはｐ型ウェル領域４ｂが形成されている。第１の活性領域１ａ上には、界面層（図示省略）、Ａｌ含有高誘電率膜６ａ及び第１の閾値電圧制御用金属含有膜（例えば酸化アルミニウム膜）７ａからなる第１のゲート絶縁膜１４ａを介して、第１の金属含有膜１２ａ及び第１のシリコン膜１３ａからなる第１のゲート電極１５ａが形成されている。すなわち、第１のゲート電極１５ａ中の第１の金属含有膜１２ａは第１のゲート絶縁膜１４ａと接している。また、第２の活性領域１ｂ上には、界面層（図示省略）及びＬａ含有高誘電率膜６ｂからなる第２のゲート絶縁膜１４ｂを介して、第２の金属含有膜１２ｂ及び第２のシリコン膜１３ｂからなる第２のゲート電極１５ｂが形成されている。すなわち、第２のゲート電極１５ｂ中の第２の金属含有膜１２ｂは第２のゲート絶縁膜１４ｂと接している。
【００３８】
ここで、ゲート幅方向においては、図１（ｂ）に示すように、Ａｌ含有高誘電率膜６ａ及びＬａ含有高誘電率膜６ｂとなる高誘電率膜は、第１の活性領域１ａ上から素子分離領域２上を経て第２の活性領域１ｂ上まで形成されている。
【００３９】
また、図１（ａ）及び（ｂ）に示すように、第１のゲート電極１５ａの側面上には第１のオフセットスペーサ１６ａを介して第１のサイドウォールスペーサ１８ａが形成されていると共に、第２のゲート電極１５ｂの側面上には第２のオフセットスペーサ１６ｂを介して第２のサイドウォールスペーサ１８ｂが形成されている。第１の活性領域１ａにおける第１のサイドウォールスペーサ１８ａの下側には、接合深さが比較的浅いｐ型ソース・ドレイン領域（ＬＤＤ（lightly doped drain ）領域又はエクステンション領域）１７ａが形成されており、第１の活性領域１ａにおける第１のサイドウォールスペーサ１８ａの外側（第１のゲート電極１５ａから見て）には、接合深さが比較的深いｐ型ソース・ドレイン領域１９ａが形成されている。また、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１８ｂの下側には、接合深さが比較的浅いｎ型ソース・ドレイン領域（ＬＤＤ領域又はエクステンション領域）１７ｂが形成されており、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１８ｂの外側（第２のゲート電極１５ｂから見て）には、接合深さが比較的深いｎ型ソース・ドレイン領域１９ｂが形成されている。さらに、各ソース・ドレイン領域１９ａ及び１９ｂの上部には金属シリサイド層２０ａ及び２０ｂが形成されていると共に、各ゲート電極１５ａ及び１５ｂを構成するシリコン膜１３ａ及び１３ｂの上部には金属シリサイド層２１ａ及び２１ｂが形成されている。
【００４０】
本実施形態の特徴は、図１（ａ）及び（ｂ）に示すように、第１の活性領域１ａに隣接する部分の素子分離領域２の上部に第１の切り欠き部２ａが形成されていると共に、第２の活性領域１ｂに隣接する部分の素子分離領域２の上部に第２の切り欠き部２ｂが形成されており、第２の切り欠き部２ｂが第１の切り欠き部２ａよりも浅く形成されていることである。これにより、第１の活性領域１ａと素子分離領域２との間に形成される第１の凹部３１ａの深さと比べて、第２の活性領域１ｂと素子分離領域２との間に形成される第２の凹部３１ｂの深さは浅くなる。
【００４１】
本実施形態によると、第２の活性領域１ｂと素子分離領域２との間に形成される第２の凹部３１ｂの深さが浅いため、第１の活性領域１ａ上に第１の閾値電圧制御用金属含有膜（例えば酸化アルミニウム膜）７ａを選択的に形成した際に、第２の凹部３１ｂに、第１の閾値電圧制御用金属含有膜７ａが残存してしまう事態を回避することができる（図１（ｂ）参照）。従って、第２の活性領域１ｂ上に位置する部分の高誘電率ゲート絶縁膜（具体的にはＬａ含有高誘電率膜６ｂ）中に、第１の閾値電圧制御用金属含有膜７ａに含まれる金属（例えばＡｌ）が拡散することを防止できるので、ｎ型ＭＩＳトランジスタの特性の変動を防止することができる。
【００４２】
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００４３】
図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法の各工程におけるゲート長方向の断面図であり、図５（ａ）は、図３（ａ）に示す工程におけるゲート幅方向の断面図であり、図５（ｂ）は、図４（ｃ）に示す工程におけるゲート幅方向の断面図である。尚、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）、図４（ａ）〜（ｃ）及び図５（ａ）、（ｂ）において、左側に示す「ｐＭＩＳ領域」とは、ｐ型ＭＩＳトランジスタが形成される領域を示し、右側に示す「ｎＭＩＳ領域」とはｎ型ＭＩＳトランジスタが形成される領域を示している。
【００４４】
まず、図２（ａ）に示すように、例えばＳＴＩ法により、例えばシリコンからなる半導体基板１の上部に、トレンチ内に絶縁膜が埋め込まれてなる素子分離領域２を選択的に形成する。これにより、半導体基板１におけるｐＭＩＳ領域には、素子分離領域２に囲まれた第１の活性領域１ａが形成されると共に、半導体基板１におけるｎＭＩＳ領域には、素子分離領域２に囲まれた第２の活性領域１ｂが形成される。その後、半導体基板１における第１の活性領域１ａ及び第２の活性領域１ｂのそれぞれの表面上に、例えば厚さ５ｎｍのシリコン酸化膜からなる保護膜３ａ及び保護膜３ｂを形成する。その後、リソグラフィ法及びイオン注入法により、半導体基板１におけるｐＭＩＳ領域に、例えばＰ（リン）等のｎ型不純物を保護膜３ａを通して注入する一方、半導体基板１におけるｎＭＩＳ領域に、例えばＢ（ホウ素）等のｐ型不純物を保護膜３ｂを通して注入した後、半導体基板１に対して、例えば８５０℃、３０秒間の熱処理を施す。これにより、半導体基板１におけるｐＭＩＳ領域にｎ型ウェル領域４ａが形成されると共に半導体基板１におけるｎＭＩＳ領域にｐ型ウェル領域４ｂが形成される。
【００４５】
次に、図２（ｂ）に示すように、半導体基板１上におけるｎＭＩＳ領域を覆い且つｐＭＩＳ領域に開口を有するレジストパターン５ｂを形成した後、レジストパターン５ｂをマスクとして、例えばフッ酸を用いたウェットエッチングにより、ｐＭＩＳ領域の保護膜３ａを除去して第１の活性領域１ａの表面を露出させる。引き続いて、第１のオーバーエッチングを行うことによって、素子分離領域２の露出部分をエッチングして、ｐＭＩＳ領域の第１の活性領域１ａに隣接する部分の素子分離領域２の上部に第１の切り欠き部２ａを形成する。これにより、第１の活性領域１ａと素子分離領域２との間に第１の凹部３１ａが形成される。尚、第１のオーバーエッチングは、第１の凹部３１ａの最深部つまり第１の切り欠き部２ａの最下部が第１の活性領域１ａの上面（つまり半導体基板１の上面）よりも例えば１５ｎｍ程度低くなるように行われる。
【００４６】
次に、図２（ｃ）に示すように、レジストパターン５ｂを除去した後、半導体基板１上におけるｐＭＩＳ領域を覆い且つｎＭＩＳ領域に開口を有するレジストパターン５ａを形した後、レジストパターン５ａをマスクとして、例えばフッ酸を用いたウェットエッチングにより、ｎＭＩＳ領域の保護膜３ｂを除去して第２の活性領域１ｂの表面を露出させる。引き続いて、第１のオーバーエッチングよりもオーバーエッチング時間が短い第２のオーバーエッチングを行うことによって、素子分離領域２の露出部分をエッチングして、ｎＭＩＳ領域の第２の活性領域１ｂに隣接する部分の素子分離領域２の上部に第２の切り欠き部２ｂを形成する。これにより、第２の活性領域１ｂと素子分離領域２との間に第２の凹部３１ｂが形成される。尚、第２のオーバーエッチングは、第２の凹部３１ｂの最深部つまり第２の切り欠き部２ｂの最下部が第２の活性領域１ｂの上面（つまり半導体基板１の上面）よりも例えば０〜５ｎｍ程度低くなるように行われる。
【００４７】
以上のように、本実施形態においては、保護膜３ａの膜厚と保護膜３ｂの膜厚とが同じであるので、各保護膜３ａ及び３ｂのエッチングにおけるオーバーエッチング時間を変えるだけで、ｎＭＩＳ領域の第２の活性領域１ｂと素子分離領域２との間に形成される第２の凹部３１ｂの深さを、ｐＭＩＳ領域の第１の活性領域１ａと素子分離領域２との間に形成される第１の凹部３１ａの深さよりも浅くすることができる。言い換えれば、第２の凹部３１ｂの最深部の位置を、第１の凹部３１ａの最深部の位置よりも高くすることができる。尚、第２の切り欠き部２ｂの最下部が、第２の活性領域１ｂの上面（つまり半導体基板１の上面）と同等の高さに位置するように、又は第２の活性領域１ｂの上面（つまり半導体基板１の上面）よりも上側に位置するように、第２の切り欠き部２ｂを形成してもよい。
【００４８】
次に、図２（ｄ）に示すように、レジストパターン５ａを除去した後、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法により、第１の活性領域１ａ及び第２の活性領域１ｂのそれぞれの上に、例えば膜厚が０．８ｎｍ〜１ｎｍ程度のシリコン酸化膜（ＳｉＯ2 膜）又はシリコン酸窒化膜（ＳｉＯＮ膜）からなる界面層（図示省略）を形成する。続いて、例えば有機金属気相堆積（Metal Organic Chemical Vapor Deposition ：ＭＯＣＶＤ）法、又はＡＬＤ（Atomic Layer Deposition ）法等により、前記界面層上を含む基板全面に、例えば膜厚が２ｎｍ程度のＨｆＳｉＯ膜からなる高誘電率膜６を堆積する。ここで、高誘電率膜６は、比誘電率が１０以上の金属酸化物からなることが好ましい。具体的には、高誘電率膜６の材料として、ハフニウムシリケート（ＨｆＳｉＯ）の他に、例えば酸化ハフニウム（ＨｆＯ2 ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）又は酸化ジルコニウム（ＺｒＯ2 ）等を用いてもよい。
【００４９】
続いて、例えばスパッタ法により、高誘電率膜６上に、例えば膜厚が０．３ｎｍ程度の第１の閾値電圧制御用金属含有膜７Ａを堆積する。第１の閾値電圧制御用金属含有膜７Ａは、第１の閾値電圧制御用金属を含む膜であり、第１の閾値電圧制御用金属として、本実施形態では、例えばＡｌを用いる。この場合、第１の閾値電圧制御用金属含有膜７Ａは、例えばＡｌ又は酸化アルミニウム（Ａｌ2 Ｏ3 ）からなる。この第１の閾値電圧制御用金属含有膜７Ａ中の第１の閾値電圧制御用金属、例えばＡｌを高誘電率膜６中に拡散させることにより、ｐ型ＭＩＳトランジスタの実効仕事関数を増加させて、低閾値電圧を有するｐ型ＭＩＳトランジスタを実現することができる。
【００５０】
続いて、例えばＣＶＤ（Chemical Vapor Deposition ）法、ＡＬＤ法又はスパッタ法等により、第１の閾値電圧制御用金属含有膜７Ａ上に、ハードマスクとして、例えば膜厚５ｎｍ程度の窒化チタン（ＴｉＮ）からなる保護膜８Ａを堆積する。
【００５１】
次に、保護膜８Ａ上に、例えば有機材料からなる密着層及びレジストを順次塗布した後、リソグラフィー法により当該レジスト及び当該密着層をパターニングして、図３（ａ）及び図５（ａ）に示すように、ｐＭＩＳ領域を覆い且つｎＭＩＳ領域に開口を有する密着層９及びレジストパターン１０を形成する。その後、レジストパターン１０をマスクとして、例えば高誘電率膜６に対して選択性を持つエッチャントを用いたウェットエッチングにより、保護膜８Ａ及び第１の閾値電圧制御用金属含有膜７ＡのそれぞれにおけるｎＭＩＳ領域に形成された部分を順次除去する。これにより、ｐＭＩＳ領域のみに第１の閾値電圧制御用金属含有膜７及び保護膜８が残存する。
【００５２】
ここで、本実施形態において、レジストパターン１０を形成する際に、マスク合わせ位置がｐＭＩＳ領域側にズレたとしても（つまりレジストパターン１０と素子分離領域２とのオーバーラップが減るか又はなくなったとしても）、第１の凹部３１ａの深さが深いため、第１の凹部３１ａ上に密着層９又はレジストパターン１０等を残存させることができる。このため、その後の工程で保護膜８Ａ及び第１の閾値電圧制御用金属含有膜７Ａをウェットエッチングによりパターニングした際に、保護膜８を第１の活性領域１ａ上だけではなく第１の凹部３１ａ上にも残存させることができる。すなわち、第１の活性領域１ａの素子分離領域２側のエッジを保護膜８によって確実に覆うことができる。
【００５３】
一方、本実施形態において、レジストパターン１０を形成する際に、マスク合わせ位置がｎＭＩＳ領域側にズレたとしても（つまりレジストパターン１０と素子分離領域２とのオーバーラップが増えたとしても）、第２の凹部３１ｂの深さが浅いため、第２の凹部３１ｂ上に密着層９又はレジストパターン１０等が残存することはない。このため、その後の工程で保護膜８Ａ及び第１の閾値電圧制御用金属含有膜７Ａをウェットエッチングによりパターニングした際に、保護膜８が第２の凹部３１ｂ上に残存することはない。
【００５４】
以上のように、本実施形態においては、高誘電率膜６におけるｐＭＩＳ領域に形成された部分上に第１の閾値電圧制御用金属含有膜７及び保護膜８が順次形成される。
【００５５】
次に、図３（ｂ）に示すように、レジストパターン１０及び密着層９を除去した後、例えばスパッタ法又はＡＬＤ法により、高誘電率膜６におけるｎＭＩＳ領域に形成された部分の上及びｐＭＩＳ領域の保護膜８の上に、例えば膜厚２ｎｍ程度の第２の閾値電圧制御用金属含有膜１１を堆積する。ここで、第２の閾値電圧制御用金属含有膜１１は、第２の閾値電圧制御用金属を含む膜であり、第２の閾値電圧制御用金属として、本実施形態では、例えばＬａを用いる。この場合、第２の閾値電圧制御用金属含有膜１１は、例えば酸化ランタン（Ｌａ2 Ｏ3 ）からなる。尚、第２の閾値電圧制御用金属として、Ｌａに代えて、Ｓｃ、Ｓｒ又はＭｇを用いてもよい。次に、例えば７００℃程度のアニール処理により、高誘電率膜６におけるｎＭＩＳ領域に形成された部分に、第２の閾値電圧制御用金属含有膜１１に含まれる第２の閾値電圧制御用金属（つまりＬａ）を拡散させて、Ｌａを含む高誘電率膜（Ｌａ含有高誘電率膜）６ｘｂを形成する。このとき、Ｌａは、ｎＭＩＳ領域のＬａ含有高誘電率膜６ｘｂ中において上面から下面に向かってＬａ濃度が低くなっていくように拡散しており、Ｌａ含有高誘電率膜６ｘｂの下側の界面層（図示省略）におけるｎＭＩＳ領域に形成された部分とＬａ含有高誘電率膜６ｘｂとの界面にまでＬａは到達する。また、このとき、第１の閾値電圧制御用金属含有膜７上には保護膜８が形成されているため、第１の閾値電圧制御用金属含有膜７中に、第２の閾値電圧制御用金属含有膜１１に含まれるＬａが拡散することを防止することができる。
【００５６】
次に、図３（ｃ）に示すように、Ｌａ含有高誘電率膜６ｘｂに対して選択性を持つエッチャントを用いたウェットエッチング法により、第２の閾値電圧制御用金属含有膜１１を除去した後、第１の閾値電圧制御用金属含有膜７に対して選択性を持つエッチャントを用いたウェットエッチング法により、保護膜８を除去する。
【００５７】
続いて、図３（ｄ）に示すように、例えばＣＶＤ法、ＡＬＤ法又はスパッタ法等により、ｐＭＩＳ領域の第１の閾値電圧制御用金属含有膜７の上及びｎＭＩＳ領域のＬａ含有高誘電率膜６ｘｂの上に、例えばＴｉＮからなる膜厚２０ｎｍ程度の金属含有膜１２を堆積する。その後、例えばＣＶＤ法により、金属含有膜１２上に、例えばポリシリコンからなる膜厚９０ｎｍ程度のシリコン膜１３を堆積する。すなわち、本実施形態では、Ｌａ含有高誘電率膜６ｘｂ及び第１の閾値電圧制御用金属含有膜７のそれぞれの上に、金属含有膜１２とシリコン膜１３とを有するゲート電極材料膜１５ｘを形成する。尚、シリコン膜１３に代えて、他のシリコンを含有する他の膜（シリコン含有膜）を形成してもよい。
【００５８】
次に、リソグラフィ法により、シリコン膜１３上に、ゲート電極形状を有するレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ドライエッチング法により、シリコン膜１３、金属含有膜１２、第１の閾値電圧制御用金属含有膜７、高誘電率膜６及びＬａ含有高誘電率膜６ｘｂ並びに前記界面層（図示省略）を順次パターニングする。これにより、図４（ａ）に示すように、第１の活性領域１ａ上に、前記界面層（図示省略）と高誘電率膜６ｘａと第１の閾値電圧制御用金属含有膜７ａとを有する第１のゲート絶縁膜１４ａを介して、第１の金属含有膜１２ａと第１のシリコン膜１３ａとを有する第１のゲート電極１５ａが形成される。また、第２の活性領域１ｂ上に、前記界面層（図示省略）とＬａ含有高誘電率膜６ｂとを有する第２のゲート絶縁膜１４ｂを介して、第２の金属含有膜１２ａと第２のシリコン膜１３ｂとを有する第２のゲート電極１５ｂが形成される。
【００５９】
次に、例えばＣＶＤ法により、半導体基板１上の全面に、例えば膜厚８ｎｍ程度のシリコン酸化膜からなるオフセットスペーサ用絶縁膜を堆積した後、当該オフセットスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、図４（ｂ）に示すように、第１のゲート電極１５ａの側面上に第１のオフセットスペーサ１６ａが形成されると共に、第２のゲート電極１５ｂの側面上に第２のオフセットスペーサ１６ｂが形成される。尚、オフセットスペーサ用絶縁膜として、シリコン酸化膜とシリコン窒化膜との積層膜を用いてもよい。
【００６０】
続いて、例えばリソグラフィ法及びイオン注入法により、第１のゲート電極１５ａ及び第１のオフセットスペーサ１６ａをマスクとして、第１の活性領域１ａに例えばＢＦ2 等のｐ型不純物を注入する。これにより、図４（ｂ）に示すように、第１の活性領域１ａにおける第１のゲート電極１５ａの側方下に、接合深さが比較的浅いｐ型ソース・ドレイン領域（例えばＬＤＤ領域又はエクステンション領域）１７ａが自己整合的に形成される。また、例えばリソグラフィ法及びイオン注入法により、第２のゲート電極１５ｂ及び第２のオフセットスペーサ１６ｂをマスクとして、第２の活性領域１ｂに例えばＡｓ（ヒ素）等のｎ型不純物を注入する。これにより、図４（ｂ）に示すように、第２の活性領域１ｂにおける第２のゲート電極１５ｂの側方下に、接合深さが比較的浅いｎ型ソース・ドレイン領域（例えばＬＤＤ領域又はエクステンション領域）１７ｂが自己整合的に形成される。
【００６１】
次に、図４（ｃ）及び図５（ｂ）に示すように、例えばＣＶＤ法により、半導体基板１上の全面に、例えば膜厚４０ｎｍ程度のシリコン窒化膜からなるサイドウォールスペーサ用絶縁膜を堆積した後、サイドウォールスペーサ用絶縁膜に対して異方性エッチングを行う。これにより、図４（ｃ）及び図５（ｂ）に示すように、第１のゲート電極１５ａの側面上に第１のオフセットスペーサ１６ａを介して第１のサイドウォールスペーサ１８ａが形成されると共に、第２のゲート電極１５ｂの側面上に第２のオフセットスペーサ１６ｂを介して第２のサイドウォールスペーサ１８ｂが形成される。尚、サイドウォールスペーサ用絶縁膜として、シリコン酸化膜とシリコン窒化膜とからなる積層膜を形成した後、当該積層膜に対して異方性エッチングを行って、シリコン酸化膜からなり且つＬ字状の断面形状を持つ内側サイドウォールスペーサとシリコン窒化膜からなる外側サイドウォールスペーサとをそれぞれ有する第１及び第２のサイドウォールスペーサを形成してもよい。
【００６２】
続いて、例えばリソグラフィ法及びイオン注入法により、第１のゲート電極１５ａ、第１のオフセットスペーサ１６ａ及び第１のサイドウォールスペーサ１８ａをマスクとして、第１の活性領域１ａに例えばＢ（ボロン）等のｐ型不純物を注入する。これにより、図４（ｃ）及び図５（ｂ）に示すように、第１の活性領域１ａにおける第１のサイドウォールスペーサ１８ａの外側方下に、接合深さが比較的深いｐ型ソース・ドレイン領域１９ａが自己整合的に形成される。また、例えばリソグラフィ法及びイオン注入法により、第２のゲート電極１５ｂ、第２のオフセットスペーサ１６ｂ及び第２のサイドウォールスペーサ１８ｂをマスクとして、第２の活性領域１ｂに例えばＡｓ等のｎ型不純物を注入する。これにより、図４（ｃ）及び図５（ｂ）に示すように、第２の活性領域１ｂにおける第２のサイドウォールスペーサ１８ｂの外側方下に、接合深さが比較的深いｎ型ソース・ドレイン領域１９ｂが自己整合的に形成される。
【００６３】
続いて、熱処理により、ｐ型ソース・ドレイン領域１９ａに含まれるｐ型不純物及びｎ型ソース・ドレイン領域１９ｂに含まれるｎ型不純物を活性化させる。それと共に、ｐＭＩＳ領域において、第１のゲート絶縁膜１４ａ中の第１の閾値電圧制御用金属含有膜７ａに含まれる第１の閾値電圧制御用金属（Ａｌ）を高誘電率膜６ｘａに拡散させて、図４（ｃ）及び図５（ｂ）に示すように、Ａｌを含む高誘電率膜（Ａｌ含有高誘電率膜）６ａを形成する。このとき、Ａｌは、ｐＭＩＳ領域のＡｌ含有高誘電率膜６ａ中において上面から下面に向かってＡｌ濃度が低くなるように拡散し、Ａｌ含有高誘電率膜６ａとその下側の界面層（図示省略）との界面にまでＡｌは到達する。
【００６４】
その後、例えばスパッタ法により、半導体基板１上の全面に、例えばニッケルからなる膜厚１０ｎｍ程度のシリサイド化用金属膜（図示省略）を堆積する。その後、例えば窒素雰囲気中において、１回目のＲＴＡ（Rapid Thermal Annealing）処理を例えば３２０℃程度で行うことにより、各ソース・ドレイン領域１９ａ及び１９ｂ中のＳｉと当該シリサイド化用金属膜中のＮｉとを反応させると共に、各ゲート電極１５ａ及び１５ｂを構成するシリコン膜１３ａ及び１３ｂ中のＳｉと当該シリサイド化用金属膜中のＮｉとを反応させる。これにより、図４（ｃ）及び図５（ｂ）に示すように、各ソース・ドレイン領域１９ａ及び１９ｂの上部に、例えばニッケルシリサイドからなる膜厚２０ｎｍ程度の金属シリサイド層２０ａ及び２０ｂが形成されると共に、各ゲート電極１５ａ及び１５ｂを構成するシリコン膜１３ａ及び１３ｂの上部に、例えばニッケルシリサイドからなる膜厚２０ｎｍ程度の金属シリサイド層２１ａ及び２１ｂが形成される。その後、例えば硫酸と過酸化水素水との混合液からなるエッチング液中への浸漬により、前記シリサイド化用金属膜における素子分離領域２、第１及び第２のオフセットスペーサ１６ａ及び１６ｂ並びに第１及び第２のサイドウォールスペーサ１８ａ及び１８ｂ等の上に残存する部分（つまりシリサイド化用金属膜における未反応部分）を除去する。その後、１回目のＲＴＡ処理の温度よりも高い温度（例えば５５０℃程度）で２回目のＲＴＡ処理を行うことにより、各金属シリサイド層２０ａ、２０ｂ、２１ａ及び２１ｂのシリサイド組成比を安定化させる。
【００６５】
以上に説明したように、本実施形態によると、第１の活性領域１ａに隣接する部分の素子分離領域２の上部に形成される第１の切り欠き部２ａと比べて、第２の活性領域１ｂに隣接する部分の素子分離領域２の上部に形成される第２の切り欠き部２ｂをより浅く形成する。このため、第１の活性領域１ａと素子分離領域２との間に形成される第１の凹部３１ａの深さと比べて、第２の活性領域１ｂと素子分離領域２との間に形成される第２の凹部３１ｂの深さは浅くなる。その結果、第１の活性領域１ａ上に第１の閾値電圧制御用金属含有膜（例えば酸化アルミニウム膜）７を選択的に形成した際に、第２の凹部３１ｂに、第１の閾値電圧制御用金属含有膜７が残存してしまう事態を回避することができる。従って、第２の活性領域１ｂ上に位置する部分の高誘電率ゲート絶縁膜（具体的にはＬａ含有高誘電率膜６ｂ）中に、第１の閾値電圧制御用金属含有膜７に含まれる金属（例えばＡｌ）が拡散することを防止できるので、ｎ型ＭＩＳトランジスタの特性の変動を防止できる。
【００６６】
また、本実施形態によると、ｐＭＩＳ領域の保護膜３ａを除去する際のオーバーエッチング量と比べて、ｎＭＩＳ領域の保護膜３ｂを除去する際のオーバーエッチング量を小さくすることにより、第２の切り欠き部２ｂを第１の切り欠き部２ａよりも確実に浅く形成することができるので、前述の効果を確実に得ることができる。
【００６７】
尚、本実施形態において、ｐＭＩＳ領域の保護膜３ａの除去及び第１の切り欠き部２ａの形成を行った後、ｎＭＩＳ領域の保護膜３ｂの除去及び第２の切り欠き部２ｂを行ったが、これに代えて、ｎＭＩＳ領域の保護膜３ｂの除去及び第２の切り欠き部２ｂを行った後、ｐＭＩＳ領域の保護膜３ａの除去及び第１の切り欠き部２ａの形成を行ってもよい。
【００６８】
また、本実施形態において、各ソース・ドレイン領域１９ａ及び１９ｂの不純物の活性化熱処理において、第１のゲート絶縁膜１４ａ中の第１の閾値電圧制御用金属含有膜７ａに含まれる第１の閾値電圧制御用金属（Ａｌ）を高誘電率膜６ｘａに拡散させたが、この不純物の活性化熱処理とは別に、第１の閾値電圧制御用金属（Ａｌ）を高誘電率膜６に拡散させるための熱処理を行ってもよい。また、第１の閾値電圧制御用金属（Ａｌ）を高誘電率膜６に拡散させるための熱処理をゲート電極材料膜の形成前に行う場合、第１の閾値電圧制御用金属（Ａｌ）を高誘電率膜６に拡散させた後、第１の閾値電圧制御用金属含有膜７を除去してもよい。
【００６９】
また、本実施形態において、高誘電率膜６を堆積してから第１の閾値電圧制御用金属含有膜７を堆積したが、これに代えて、第１の閾値電圧制御用金属含有膜７を堆積してから高誘電率膜６を堆積してもよい。
【００７０】
また、本実施形態において、高誘電率膜６を堆積した後、第１の閾値電圧制御用金属含有膜７及び保護膜８をｐＭＩＳ領域に選択的に形成し、その後、第２の閾値電圧制御用金属含有膜１１を堆積した。しかし、これに代えて、高誘電率膜６を堆積した後、第２の閾値電圧制御用金属含有膜１１及び保護膜８をｎＭＩＳ領域に選択的に形成し、その後、第１の閾値電圧制御用金属含有膜８を堆積してもよい。
【００７１】
また、本実施形態において、ゲート電極構造として、ＭＩＰＳ構造を用いたが、これに代えて、フルメタル構造を用いてもよい。
【００７２】
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００７３】
図６（ａ）〜（ｃ）は、第１の実施形態の第１変形例に係る半導体装置の製造方法の各工程におけるゲート長方向の断面図である。尚、図６（ａ）〜（ｃ）において、図２（ａ）〜（ｄ）、図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
【００７４】
第１の実施形態では、図２（ａ）〜（ｃ）に示すように、レジストパターニングを２回行うことにより、ｐＭＩＳ領域の保護膜３ａの除去とｎＭＩＳ領域の保護膜３ｂの除去とを別々に行い、ｐＭＩＳ領域の保護膜３ａを除去する際のオーバーエッチング量と比べて、ｎＭＩＳ領域の保護膜３ｂを除去する際のオーバーエッチング量を小さくすることにより、第２の切り欠き部２ｂを第１の切り欠き部２ａよりも浅く形成した。
【００７５】
それに対して、本変形例においては、まず、第１の実施形態の図２（ａ）に示す工程と同様に、図６（ａ）に示すように、半導体基板１における第１の活性領域１ａ及び第２の活性領域１ｂのそれぞれの表面上に、例えば厚さ５ｎｍのシリコン酸化膜からなる保護膜３ａ及び保護膜３ｂを形成する。
【００７６】
次に、図６（ｂ）に示すように、半導体基板１上におけるｎＭＩＳ領域を覆い且つｐＭＩＳ領域に開口を有するレジストパターン５ｂを形成した後、レジストパターン５ｂをマスクとして、例えばフッ酸を用いたウェットエッチングにより、ｐＭＩＳ領域の保護膜３ａを除去して第１の活性領域１ａの表面を露出させる。引き続いて、オーバーエッチングを行うことによって、素子分離領域２の露出部分をエッチングして、ｐＭＩＳ領域の第１の活性領域１ａに隣接する部分の素子分離領域２の上部に第１の切り欠き部２ａを形成する。これにより、第１の活性領域１ａと素子分離領域２との間に第１の凹部３１ａが形成される。尚、本変形例のオーバーエッチングは、第１の凹部３１ａの最深部つまり第１の切り欠き部２ａの最下部が第１の活性領域１ａの上面（つまり半導体基板１の上面）よりも例えば１０ｎｍ程度低くなるように行われる。
【００７７】
次に、図６（ｃ）に示すように、ｎＭＩＳ領域の保護膜３ｂを含む半導体基板１の全面をエッチングして保護膜３ｂを除去して第２の活性領域１ｂの表面を露出させると共に、第２の活性領域１ｂに隣接する部分の素子分離領域２の上部に第２の切り欠き部２ｂを形成する。これにより、第２の活性領域１ｂと素子分離領域２との間に第２の凹部３１ｂが形成される。尚、本変形例の全面エッチングは、第２の凹部３１ｂの最深部つまり第２の切り欠き部２ｂの最下部が第２の活性領域１ｂの上面（つまり半導体基板１の上面）よりも例えば０〜５ｎｍ程度低くなるように行われる。ここで、本変形例の全面エッチングにより、第１の切り欠き部２ａがより深く形成され、第１の凹部３１ａの最深部が第１の活性領域１ａの上面よりも例えば１０〜１５ｎｍ程度低くなる。
【００７８】
以下、本変形例におけるｎＭＩＳ領域の保護膜３ｂの除去及び第２の切り欠き部２ｂの形成よりも後の工程については、第１の実施形態と同様であるので、説明を省略する。
【００７９】
以上に説明したように、本変形例によると、前述の全面エッチング工程で第１の切り欠き部２ａが第２の切り欠き部２ｂよりも深くなるため、言い換えると、第２の切り欠き部２ｂを第１の切り欠き部２ａよりも浅く形成することができるので、第１の実施形態と同様の効果を得ることができる。また、第１の実施形態と比べて、保護膜の選択除去工程つまりリソグラフィ工程を１回減らして工程を簡単化することができる。
【００８０】
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置について、図面を参照しながら説明する。
【００８１】
図７（ａ）及び（ｂ）は、第１の実施形態の第２変形例に係る半導体装置の断面図である。尚、図７（ａ）及び（ｂ）において、図１（ａ）及び（ｂ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
【００８２】
第１の実施形態では、図１（ａ）及び（ｂ）に示すように、素子分離領域２の頂部は半導体基板１の上面とほぼ同程度の高さに位置しており、第１の切り欠き部２ａ及び第２の切り欠き部２ｂのそれぞれの最下部は半導体基板１の上面よりも下側に位置していた。
【００８３】
それに対して、本変形例においては、素子分離領域２の頂部は半導体基板１の上面よりも上側に位置しており、第１の切り欠き部２ａの最下部は半導体基板１の上面よりも下側に位置しており、第２の切り欠き部２ｂの最下部は、例えば図７（ａ）に示すように、半導体基板１の上面と同じ高さに位置しているか、又は、例えば図７（ｂ）に示すように、半導体基板１の上面よりも上側に位置している。
【００８４】
本変形例によっても、第１の実施形態と同様の効果を得ることができる。
【産業上の利用可能性】
【００８５】
本発明は、半導体装置及びその製造方法に関し、特に、ｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタとで異なる閾値電圧制御用金属が高誘電率ゲート絶縁膜に添加されたトランジスタ構造を備えた半導体装置に適用した場合、トランジスタ特性の変動を防止でき、非常に有用である。
【符号の説明】
【００８６】
１      半導体基板
１ａ    第１の活性領域
１ｂ    第２の活性領域
２      素子分離領域
２ａ    第１の切り欠き部
２ｂ    第２の切り欠き部
３ａ、３ｂ    保護膜
４ａ    ｎ型ウェル領域
４ｂ    ｐ型ウェル領域
５ａ、５ｂ    レジストパターン
６、６ｘａ    高誘電率膜
６ａ    Ａｌ含有高誘電率膜
６ｂ、６ｘｂ    Ｌａ含有高誘電率膜
７、７Ａ、７ａ    第１の閾値電圧制御用金属含有膜
８、８Ａ    保護膜
９      密着層
１０      レジストパターン
１１      第２の閾値電圧制御用金属含有膜
１２      金属含有膜
１２ａ    第１の金属含有膜
１２ｂ    第２の金属含有膜
１３ａ    第１のシリコン膜
１３ｂ    第２のシリコン膜
１４ａ    第１のゲート絶縁膜
１４ｂ    第２のゲート絶縁膜
１５ｘ    ゲート電極材料膜
１５ａ    第１のゲート電極
１５ｂ    第２のゲート電極
１６ａ    第１のオフセットスペーサ
１６ｂ    第２のオフセットスペーサ
１７ａ    浅いｐ型ソース・ドレイン領域
１７ｂ    浅いｎ型ソース・ドレイン領域
１８ａ    第１のサイドウォールスペーサ
１８ｂ    第２のサイドウォールスペーサ
１９ａ    深いｐ型ソース・ドレイン領域
１９ｂ    深いｎ型ソース・ドレイン領域
２０ａ、２０ｂ、２１ａ、２１ｂ    金属シリサイド層
３１ａ    第１の凹部
３１ｂ    第２の凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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