(57)【要約】【課題】  受信装置側で基準周波数信号による利得制御とプリアンブルシンボルによる利得制御とをシーケンシャルに行う。【解決手段】  通信システムの送信装置が基準周波数信号、プリアンブルシンボル、直交周波数分割多重方式で変調されたデータシンボルを順次、受信装置に送信する。受信装置は、送信装置から送信された信号を受信し、利得制御信号に応じた利得により受信信号を増幅する。そして、基準周波数信号を検出するために基準周波数信号の受信強度に基づき利得制御信号を生成し、プリアンブルシンボルを検出するためにプリアンブルシンボルの受信強度に基づき利得制御信号を生成する。生成された利得制御信号に基づき基準周波数信号とプリアンブルシンボルとが検出された後に、受信信号をデータシンボルとして復調する。【選択図】図４
2011182337.tif 000002
【特許請求の範囲】
【請求項１】
基準周波数信号を間欠的に挿入して出力する送信装置と、前記送信装置から出力される信号を受信する受信装置とから構成される通信システムであって、
前記送信装置は、
前記基準周波数信号を生成する手段と、
前記プリアンブルシンボルを生成する手段と、
直交周波数分割多重方式により変調されたデータシンボルを生成する手段と、
前記基準周波数信号と前記プリアンブルシンボルとを送信した後、前記データシンボルの送信を開始する送信手段とを有し、
前記受信装置は、
前記送信装置から出力された信号を受信し、利得制御信号に応じた利得により前記信号を増幅する受信手段と、
前記受信手段で受信された信号から前記基準周波数信号を検出するために該基準周波数信号の受信強度に基づき前記利得制御信号を生成し、前記受信手段で受信された信号から前記プリアンブルシンボルを検出するために該プリアンブルシンボルの受信強度に基づき前記利得制御信号を生成する生成手段と、
前記生成手段によって生成された前記利得制御信号に基づき前記基準周波数信号と前記プリアンブルシンボルとが検出された後に、前記受信手段で受信された信号を前記データシンボルとして復調する復調手段とを有することを特徴とする通信システム。
【請求項２】
前記基準周波数信号に基づいて前記送信装置に同期したクロック信号を生成する手段を更に有することを特徴とする請求項１に記載の通信システム。
【請求項３】
前記生成手段は、前記基準周波数信号の受信強度に基づき前記利得制御信号を生成する処理と、前記プリアンブルシンボルの受信強度に基づき前記利得制御信号を生成する処理とをシーケンシャルに行うことを特徴とする請求項１又は２に記載の通信システム。
【請求項４】
前記送信装置は、前記基準周波数信号の送信と前記プリアンブルシンボルの送信との間にヌル信号の送信を行う手段を更に有し、
前記受信装置は、前記送信されたヌル信号を検出する手段を更に有し、前記ヌル信号を検出すると、周波数同期処理を行うことを特徴とする請求項１乃至３の何れか１項に記載の通信システム。
【請求項５】
前記受信強度は、少なくとも絶対値平均、二乗平均、最大値の何れかにより算出されることを特徴とする請求項１乃至４の何れか１項に記載の通信システム。
【請求項６】
送信装置と、前記送信装置からの伝送フレームを受信する受信装置からなる通信システムにおいて、
前記送信装置は、
基準周波数信号を送信した後に、基準周波数信号とプリアンブルシンボルとを含み、
前記基準周波数信号とプリアンブルシンボルの後に直交周波数分割多重方式により変調されたデータシンボルを配置して伝送フレームを繰り返し送信する送信手段を有し、
前記受信装置は、
前記基準周波数信号の受信強度に基づく利得制御と、前記プリアンブルの受信強度に基づく利得制御を行う利得制御手段と、
前記基準周波数信号とプリアンブルシンボルの後に受信されるデータシンボルを受信する受信手段と、
を有することを特徴とする通信システム。
【請求項７】
請求項１乃至６の何れか１項に記載の通信システムにおける送信装置又は受信装置。
【請求項８】
基準周波数信号を間欠的に挿入して出力する送信装置と、前記送信装置から出力される信号を受信する受信装置とから構成される通信システムにおける利得制御方法であって、
前記送信装置は、
前記基準周波数信号を生成する工程と、
前記プリアンブルシンボルを生成する工程と、
直交周波数分割多重方式により変調されたデータシンボルを生成する工程と、
前記基準周波数信号と前記プリアンブルシンボルとを送信した後、前記データシンボルの送信を開始する送信工程とを実行し、
前記受信装置は、
前記送信装置から出力された信号を受信し、利得制御信号に応じた利得により前記信号を増幅する受信工程と、
前記受信工程において受信された信号から前記基準周波数信号を検出するために該基準周波数信号の受信強度に基づき前記利得制御信号を生成し、前記受信工程において受信された信号から前記プリアンブルシンボルを検出するために該プリアンブルシンボルの受信強度に基づき前記利得制御信号を生成する生成工程と、
前記生成工程において生成された前記利得制御信号に基づき前記基準周波数信号と前記プリアンブルシンボルとが検出された後に、前記受信工程において受信された信号を前記データシンボルとして復調する復調工程とを実行することを特徴とする利得制御方法。
【請求項９】
コンピュータを請求項１乃至６の何れか１項に記載の通信システムにおける送信装置又は受信装置として機能させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準周波数信号を間欠的に挿入して出力する送信装置と、前記送信装置から出力される信号を受信する受信装置とから構成される通信システム及び利得制御方法に関する。
【背景技術】
【０００２】
直交周波数分割多重方式（ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）は、マルチパス耐性や周波数利用効率が高いといった優れた特性を有している。そのため、ＯＦＤＭは広帯域デジタル通信において、無線／有線の区別を問わず、広く使用されている。
【０００３】
しかし、ＯＦＤＭの変調信号を復調するには、受信側でＡＧＣ（Auto Gain Control）処理を行い、受信信号を適切なレベルに調整してＡＤＣ（Analog to Digital Convertor）に入力する必要がある。更に、受信側でシンボル同期処理と高精度な周波数同期処理とを行う必要がある。
【０００４】
これらの処理を行う一般的な方法として、例えば特許文献１に記載の送信側と受信側とでパターンが既知のプリアンブルシンボルを用いる方法が知られている。これは、受信側でプリアンブルシンボルの受信強度に基づいてＶＧＡ（Variable Gain Amplifier）の利得を制御することでＡＧＣ処理を行う。更に、プリアンブルシンボルの相関値を算出することで周波数オフセット量を求めて周波数同期処理を行うと共に、その相関値によりプリアンブルシンボルを検出することでシンボル同期処理を行うものである。
【０００５】
また、例えば特許文献２には、ＯＦＤＭ信号間の所定位置に基準周波数信号を間欠的に挿入し、受信側でその基準周波数信号を抽出してＰＬＬ（Phase Locked Loop）を掛けることで周波数同期処理を行う方法が開示されている。この方法によれば、特許文献１の方法と比較して、周波数同期精度を上げることができ、復調精度を向上させることが可能となる。また、特許文献１の方法と同等の復調精度を見込む場合には、変調多値度を上げて伝送効率を向上させることが可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３０３６９１号公報
【特許文献２】特開平１０−６５６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献２には、ＡＧＣ処理及びシンボル同期処理に関する記載がない。これに対して、特許文献１に記載のプリアンブルシンボルを用いる方法を適用した場合には、基準周波数信号に対してプリアンブルシンボル用のＡＧＣ処理が行われることとなる。
【０００８】
従って、プリアンブルシンボルの受信開始時にはＶＧＡの利得が正しく制御されておらず、受信信号が適切ではないレベルでＡＤＣに入力されてしまう。プリアンブルシンボルの受信開始後のＡＧＣ処理により、ＶＧＡの利得が正しく制御されることになるが、この間、プリアンブルシンボルの相関検出を行うことは困難である。即ち、シンボル同期処理を行うために、相当数のプリアンブルシンボルが必要となるため、伝送効率の低下を招くという課題が生じる。
【０００９】
本発明は、受信装置側で基準周波数信号による利得制御とプリアンブルシンボルによる利得制御とをシーケンシャルに行うことを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、基準周波数信号を間欠的に挿入して出力する送信装置と、前記送信装置から出力される信号を受信する受信装置とから構成される通信システムであって、
前記送信装置は、
前記基準周波数信号を生成する手段と、
前記プリアンブルシンボルを生成する手段と、
直交周波数分割多重方式により変調されたデータシンボルを生成する手段と、
前記基準周波数信号と前記プリアンブルシンボルとを送信した後、前記データシンボルの送信を開始する送信手段とを有し、
前記受信装置は、
前記送信装置から出力された信号を受信し、利得制御信号に応じた利得により前記信号を増幅する受信手段と、
前記受信手段で受信された信号から前記基準周波数信号を検出するために該基準周波数信号の受信強度に基づき前記利得制御信号を生成し、前記受信手段で受信された信号から前記プリアンブルシンボルを検出するために該プリアンブルシンボルの受信強度に基づき前記利得制御信号を生成する生成手段と、
前記生成手段によって生成された前記利得制御信号に基づき前記基準周波数信号と前記プリアンブルシンボルとが検出された後に、前記受信手段で受信された信号を前記データシンボルとして復調する復調手段とを有することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、受信装置側で基準周波数信号による利得制御とプリアンブルシンボルによる利得制御とをシーケンシャルに行うことにより伝送効率を向上させることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態における送信装置の構成例を示すブロック図。
【図２】第１の実施形態における基準周波数信号と伝送フレームの出力タイミングを示す図。
【図３】伝送フレームの構成を示す図。
【図４】第１の実施形態における受信装置の構成例を示すブロック図。
【図５】受信装置内における各部の信号のタイミングを示す図。
【図６】受信検出部の構成を示すブロック図。
【図７】ＰＬＬイネーブル生成部の構成を示すブロック図。
【図８】ＰＬＬイネーブル生成部の内部信号のタイミングを示す図。
【図９】ＰＬＬ部の内部構成を示すブロック図。
【図１０】ＡＧＣイネーブル生成部の内部構成を示す図。
【図１１】ＡＧＣイネーブル生成部の内部信号のタイミングを示す図。
【図１２】基準周波数信号受信強度算出部の内部構成を示す図。
【図１３】プリアンブル受信強度算出部の構成を示すブロック図。
【図１４】基準周波数信号制御利得算出部の構成を示すブロック図。
【図１５】ＶＧＡ制御部の内部構成を示す図。
【図１６】第２の実施形態における送信装置の構成例を示すブロック図。
【図１７】第２の実施形態における基準周波数信号と伝送フレームの出力タイミングを示す図。
【図１８】第２の実施形態における受信装置の構成例を示すブロック図。
【図１９】ＰＬＬイネーブル生成部の構成を示すブロック図。
【図２０】第２の実施形態におけるＰＬＬイネーブル生成部の内部信号のタイミングを示す図。
【発明を実施するための形態】
【００１３】
以下、図面を参照しながら発明を実施するための形態について詳細に説明する。本実施形態では、直交周波数分割多重方式（ＯＦＤＭ）でデジタル変調された変調信号を送受信する通信システムを例に説明する。
【００１４】
［第１の実施形態］
図１は、第１の実施形態における送信装置の構成例を示すブロック図である。図１に示すように、ＯＦＤＭ変調部１００は、外部から入力された送信データをＯＦＤＭ変調することでデータシンボルを生成する。ＯＦＤＭ変調部１００は、サブキャリア変調部１０１、ＩＦＦＴ（Inverse Fast Fourier Transform）部１０２、ＧＩ（Gard Interval）挿入部１０３、直交変調部１０４を含む。ここで、サブキャリア変調部１０１が送信データを、例えば６４ＱＡＭで変調し、ＩＦＦＴ部１０２が変調された送信データを有効シンボルに変換する。そして、ＧＩ挿入部１０３、直交変調部１０４が有効シンボルに対してＧＩの挿入処理、直交変調処理を施すことにより、データシンボルを生成する。
【００１５】
基準周波数信号生成部１０５が基準周波数信号を生成し、プリアンブルシンボル生成部１０６がプリアンブルシンボルを生成する。基準周波数信号生成部１０５とプリアンブルシンボル生成部１０６は、内部のＲＯＭに正弦波データ、プリアンブルシンボルデータが格納されており、当該データを出力セレクタ１０７に出力する。尚、後述する受信装置は、基準周波数信号とプリアンブルシンボルの両方を用いてＡＧＣを行う。また、基準周波数信号を用いて周波数同期処理を行い、プリアンブルシンボルを用いてシンボル同期処理を行う。
【００１６】
送信装置は、出力セレクタ１０７、送信制御部１０８、ＤＡＣ１０９、ＬＰＦ１１０、増幅部１１１を含む。出力セレクタ１０７は、送信制御部１０８の指示に基づき、データシンボルとプリアンブルシンボル、基準周波数信号の内、何れか一つをＤＡＣ（Digital Analog Convertor）１０９に出力する。ＤＡＣ１０９は、クロック生成部１１２から出力されるクロック信号に基づき、入力されたデジタル信号をアナログ信号に変換する。このＤＡＣ１０９から出力されたアナログ信号は、ＬＰＦ（Low Pass Filter）１１０で高調波成分が除去され、増幅部１１１で所望の振幅に増幅された後、無線であれば空中線、有線であれば伝送ケーブルといった伝送路に出力される。クロック生成部１１２は、ＤＡＣ１０９、及びそ前段のブロック、所謂、デジタル処理部に動作クロックを供給する。
【００１７】
図２及び図３は、プリアンブルシンボルとデータシンボル、及び基準周波数信号の出力タイミングを説明するための図である。図２に示すように、送信装置は通信開始と共に、基準周波数信号を相当時間（後述する受信装置のＰＬＬ部の位相ロック引き込み時間より長い時間、例えば数１００μ秒〜数ｍ秒）、連続的に出力する。以後、この通信開始時に出力する連続的な基準周波数信号を、初期基準周波数信号と称する。そして、送信装置は、初期基準周波数信号の出力後、伝送フレームを繰り返し出力する。
【００１８】
図３は、伝送フレームの構成を示す図である。伝送フレームは所定時間長の基準周波数信号とプリアンブルシンボル、データシンボルが図のように配置された構成とする。ここでは、便宜上プリアンブルシンボル数を２、データシンボル数を８として説明する。尚、伝送フレーム内のプリアンブルシンボル数は２以上の任意数、データシンボル数は任意数に設定可能である。
【００１９】
伝送フレームは初期基準周波数信号の出力後、繰り返し出力される。従って、受信装置では伝送フレームの受信開始から、フレーム長周期毎に基準周波数信号が間欠的に受信されることとなる。後述する受信装置のＰＬＬ部は、この間欠的に受信する基準周波数信号に対して位相ロック動作を行うことにより、送信装置と同期したクロック信号を生成する。ここで、伝送フレーム内の基準周波数信号の時間長は受信装置のＰＬＬ部が位相ロック外れを発生しない十分な時間長（例えば、数１０μ秒）に設定されるものとする。また、詳細には伝送路特性の影響を補正するために既知パターンで構成されるパイロットシンボルを伝送フレーム内に設けることが望ましい。しかしながら、ここではパイロットシンボルに関する説明を割愛する。
【００２０】
次に、図４及び図５を用いて受信装置の構成及び動作を説明する。図４は、第１の実施形態における受信装置の構成例を示すブロック図、図５は受信装置内における各部の信号のタイミングを示す図である。受信信号は、受信信号帯域外の雑音を減衰させるＢＰＦ（Band Pass Filter）４００を通過した後、ＶＧＡ４０１に入力される。
【００２１】
ＶＧＡ４０１は、入力された信号を詳細は後述するＶＧＡ制御部４１８から出力される利得制御信号に応じた利得により増幅する。ＶＧＡ４０１によって増幅された受信信号は、ＡＤＣ（Analog to Digital Convertor）４０２とＰＬＬ部４１３に出力される。
【００２２】
ＡＤＣ４０２は、入力されたアナログ信号を、ＰＬＬ部４１３の出力するクロック信号に基づきデジタル信号に変換する。ＡＤＣ４０２により変換されたデジタル信号は、ＯＦＤＭ復調部４０３、受信検出部４１２、基準周波数信号受信強度算出部４１４、プリアンブル受信強度算出部４１５に出力される。
【００２３】
まず、ＯＦＤＭ復調部４０３の構成及び動作を説明する。ＯＦＤＭ復調部４０３は、直交復調部４０４、ＧＩ除去部４０５、ＦＦＴ（Fast Fourier Transform）部４０６、サブキャリア復調部４０７を含む。ＡＤＣ４０２からＯＦＤＭ復調部４０３に入力されたデジタル信号は、直交復調部４０４、ＧＩ除去部４０５により直交復調処理、ＧＩ除去処理が施され、有効シンボルがＦＦＴ部４０６に出力される。尚、ＧＩ除去部４０５は、後述するシンボルタイミングパルス信号に基づき受信信号からＧＩを除去し、有効シンボルのみをＦＦＴ部４０６に出力する。
【００２４】
有効シンボルは、ＦＦＴ部４０６にてＦＦＴ処理された後、サブキャリア復調部４０７にて送信装置のサブキャリア変調部１０１の変調方式に応じた方式（例えば６４ＱＡＭ）で復調され、受信データへと変換される。
【００２５】
プリアンブル検出部４０８は、直交復調部４０４の出力に対してプリアンブルシンボルの検出処理を行う。プリアンブル検出部４０８は、内部のＲＯＭにプリアンブルシンボルの信号パターンを格納しており、当該信号パターンと受信信号との相互相関値を演算することにより、プリアンブルシンボルの検出を行う。プリアンブル検出部４０８は、受信信号からプリアンブルシンボルを検出した場合、プリアンブル検出パルス信号５００（図５）をシンボルタイミング生成部４０９、ＰＬＬイネーブル生成部４１０、ＡＧＣイネーブル生成部４１１に出力する。
【００２６】
シンボルタイミング生成部４０９は、プリアンブル検出パルス信号に基づき、受信信号内の有効シンボルの先頭でのみアサートされるシンボルタイミングパルス信号５０１（図５）を生成する。ここで、シンボルタイミング生成部４０９は、プリアンブル検出パルス信号がプリアンブルシンボル長間隔で２回アサートされてから、ＧＩの時間長分経過したタイミングをデータシンボル開始タイミングとする。そして、データシンボル開始タイミングを基点とし、データシンボル長毎に８回（伝送フレーム内のデータシンボル数分）、シンボルタイミングパルス信号をアサートする。
【００２７】
上述した各部の動作により、受信信号はＯＦＤＭ復調され、受信データへと変換される。
【００２８】
続いて、受信装置における周波数同期処理を説明する。受信装置は、ＰＬＬイネーブル生成部４１０とＰＬＬ部４１３との動作により、送信装置と同期したクロック信号を生成する。ＰＬＬイネーブル生成部４１０は、プリアンブル検出部４０８と受信検出部４１２の出力に基づいて動作する。
【００２９】
図６は、受信検出部４１２の構成を示すブロック図である。ＡＤＣ４０２からデジタルデータを入力し、絶対値算出部６００が絶対値を算出し、移動平均算出部６０１が所定のサンプル（例えば１６サンプル）分の平均値を算出する。受信検出判定部６０２が平均値と所定閾値との比較を行い、平均値が閾値を上回った場合、受信検出信号５０２（図５）をアサートする。
【００３０】
尚、受信検出判定部６０２の検出判定閾値は、雑音の影響を考慮し、信号受信開始時にのみ移動平均値が閾値を上回るよう設定される。また、第１の実施形態では、受信信号に対して絶対値平均を算出することにより、受信検出を行うものとするが、本発明はこれに限るものではない。例えば、受信信号の二乗平均を算出し、これと所定閾値とを比較することにより、受信検出を行う構成とすることも可能である。
【００３１】
ここで図４に示すＰＬＬイネーブル生成部４１０を説明する。図７はＰＬＬイネーブル生成部４１０の構成を示すブロック図、図８はＰＬＬイネーブル生成部４１０の内部信号のタイミングを示す図である。
【００３２】
図７において、ラッチ回路７００は、プリアンブル検出パルス信号をラッチしてラッチ回路出力信号８００（図８）を出力する。ＮＯＴ回路７０１は、ラッチ回路７００からの入力値を反転してＮＯＴ回路出力信号８０１（図８）を出力する。
【００３３】
初期ＰＬＬイネーブル生成部７０２は、その内部がＡＮＤ回路で構成され、ＮＯＴ回路７０１と受信検出信号とのＡＮＤ演算結果を初期ＰＬＬイネーブル信号として出力する。この結果、通信開始から受信検出と共にアサートされ、プリアンブル検出後に、ネゲートされる信号が初期ＰＬＬイネーブル信号８０２（図８）として出力される。
【００３４】
間欠ＰＬＬイネーブル生成部７０３は、その内部にタイマカウンタを備えており、プリアンブル検出パルス信号に基づき、次伝送フレームの基準周波数信号の受信期間のみアサートする間欠ＰＬＬイネーブル信号８０３（図８）を出力する。
【００３５】
第１の実施形態において、間欠ＰＬＬイネーブル信号８０３は、プリアンブルシンボル間隔で２回、プリアンブル検出パルス信号がアサートされたタイミングから８データシンボル期間後に基準周波数信号の時間長のみアサートされる。
【００３６】
ＯＲ回路７０４は、初期ＰＬＬイネーブル信号８０２と間欠ＰＬＬイネーブル信号８０３とのＯＲ演算結果をＰＬＬイネーブル信号８０４（図８）としてＰＬＬ部４１３に出力する。
【００３７】
ここで図４に戻り、ＰＬＬ部４１３とＰＬＬイネーブル生成部４１０とで構成されるクロック同期部は、受信信号中の基準周波数信号に対して位相ロック動作を行うことにより、送信装置と同期したクロック信号を生成する。
【００３８】
図９は、ＰＬＬ部４１３の内部構成を示すブロック図である。図９に示すコンパレータ９００は、ＶＧＡから入力される信号に対して所定の電圧レベルとの電圧値比較を行う。この結果、コンパレータ９００は基準周波数信号の受信中に周期が基準周波数信号と同等のパルス信号を出力する。
【００３９】
位相比較部９０１は、コンパレータ９００の出力するパルス信号と分周部９０５の出力する分周クロック信号との位相誤差に応じた位相誤差パルス信号をループフィルタ９０２に出力する。
【００４０】
ループフィルタ９０２は、位相誤差パルス信号を積分平均することで、位相誤差情報を含む直流電圧に変換し、ＶＣＯ（Voltage Controlled Oscillator）制御電圧としてホールド部９０３に出力する。
【００４１】
ホールド部９０３は、ＰＬＬイネーブル信号８０４のアサート期間中、ループフィルタ９０２の出力するＶＣＯ制御電圧をＶＣＯ９０４に出力する。一方、ＰＬＬイネーブル信号８０４がＬｏｗレベルのとき、ＶＣＯ９０４への出力電圧を保持する。
【００４２】
分周部９０５は、ＶＣＯ９０４の出力するクロック信号を分周し、位相比較部９０１に出力する。また、分周部９０５の分周比は、送信装置のクロック生成部１１２の出力するクロック周波数を基準周波数信号の周波数で除算した値に設定される。
【００４３】
ＰＬＬイネーブル生成部４１０とＰＬＬ部４１３の動作により、ＰＬＬ部４１３は基準周波数信号の受信期間において、基準周波数信号に位相ロックしたクロック信号、即ち送信装置に同期したクロック信号を出力する。また、基準周波数信号を受信していない期間においては、ホールド部９０３が位相ロック時と等しいＶＣＯ制御電圧をＶＣＯ９０４に出力する。この結果、基準周波数信号を受信していない期間においては、ＶＣＯ９０４が位相ロック時の出力周波数を保持したクロック信号を出力することとなり、送受信装置間のクロック信号を高精度に同期させることが可能となる。
【００４４】
尚、第１の実施形態では、図８に示すタイミングで、ＰＬＬイネーブル信号８０４が、初期基準周波数信号から１フレーム目の伝送フレームのプリアンブルシンボル受信まで、アサート状態に維持される。即ち、ＰＬＬ部４１３が本来位相ロック動作をすべきでない期間に位相ロック動作を行うが、ループフィルタ９０２の時定数をこの際の位相ロック外れを防止するに足る十分に大きな値に設定することで、実用上問題無く動作させることが可能である。
【００４５】
さて再び図４に戻り、受信装置におけるＡＧＣ処理を説明する。この受信装置は、基準周波数信号とプリアンブルシンボルの両方の受信信号強度を算出する。そして、それぞれの受信信号強度から制御すべき利得値を算出し、ＶＧＡ４０１にフィードバックすることによりＡＧＣ処理を行う。
【００４６】
ＡＧＣイネーブル生成部４１１は、プリアンブル検出部４０８と受信検出部４１２との出力に基づいて動作し、基準周波数信号ＡＧＣイネーブル信号とプリアンブルＡＧＣイネーブル信号をＶＧＡ制御部４１８に出力する。
【００４７】
図１０は、ＡＧＣイネーブル生成部４１１の内部構成を示す図である。図中、初期基準周波数信号ＡＧＣイネーブル生成部１０００と間欠基準周波数信号ＡＧＣイネーブル生成部１００１とＯＲ回路１００２により第一ＡＧＣイネーブル生成部を構成する。同様に、初期プリアンブルＡＧＣイネーブル生成部１００３と間欠プリアンブルＡＧＣイネーブル生成部１００４とＯＲ回路１００５により第二ＡＧＣイネーブル生成部を構成する。
【００４８】
初期基準周波数信号ＡＧＣイネーブル生成部１０００は、受信検出信号のアサートから所定期間のみHighレベルとなる初期基準周波数信号ＡＧＣイネーブル信号１１００（図１１）を生成する。ここで、初期基準周波数信号ＡＧＣイネーブル信号のアサート期間は、詳細は後述する初期基準周波数信号ＡＧＣによる制御利得値が一定値に収束するに足る期間に設定される。
【００４９】
間欠基準周波数信号ＡＧＣイネーブル生成部１００１は、その内部にタイマカウンタを備えている。間欠基準周波数信号ＡＧＣイネーブル生成部１００１は、プリアンブル検出パルス信号に基づき次伝送フレーム内の基準周波数信号受信期間中のみHighレベルとなる間欠基準周波数信号ＡＧＣイネーブル信号１１０１（図１１）を生成する。
【００５０】
初期基準周波数信号ＡＧＣイネーブル信号１１００と間欠基準周波数信号ＡＧＣイネーブル信号１１０１は、ＯＲ回路１００２にてＯＲ演算され、基準周波数信号ＡＧＣイネーブル信号１１０２（図１１）としてＶＧＡ制御部４１８に出力される。
【００５１】
初期プリアンブルＡＧＣイネーブル生成部１００３は、その内部にタイマカウンタを備えている。そして、プリアンブル検出パルス信号に基づき初期基準周波数信号に続く伝送フレーム内の２個目のプリアンブルシンボル期間のみアサートされる初期プリアンブルＡＧＣイネーブル信号１１０３（図１１）を生成する。初期プリアンブルＡＧＣイネーブル信号１１０３は、プリアンブル検出パルスが１回目にアサートされてから１プリアンブルシンボル期間のみアサートされる。
【００５２】
間欠プリアンブルＡＧＣイネーブル生成部１００４は、その内部にタイマカウンタを備えている。間欠プリアンブルＡＧＣイネーブル生成部１００４は、プリアンブル検出パルス信号に基づき、次伝送フレームのプリアンブルシンボルの受信期間のみアサートされる間欠プリアンブルＡＧＣイネーブル信号１１０４（図１１）を生成する。間欠プリアンブルＡＧＣイネーブル信号１１０４は、プリアンブルシンボル間隔で２回プリアンブル検出パルスがアサートされてから８データシンボル期間と基準周波数信号期間との和となる期間が経過した後、２プリアンブルシンボル期間アサートされる。
【００５３】
ＯＲ回路１００５は、初期プリアンブルＡＧＣイネーブル信号１１０３と間欠プリアンブルＡＧＣイネーブル信号１１０４とのＯＲ演算結果をプリアンブルＡＧＣイネーブル信号１１０５（図１１）としてＶＧＡ制御部４１８に出力する。
【００５４】
ＶＧＡ制御部４１８は、基準周波数信号ＡＧＣイネーブル信号１１０２とプリアンブルＡＧＣイネーブル信号１１０５及び基準周波数信号制御利得算出部４１６とプリアンブル制御利得算出部４１７の出力する制御利得値に基づいて動作する。そして、ＶＧＡ制御部４１８は、ＶＧＡ４０１に利得制御信号を出力する。
【００５５】
次に、第１の実施形態における利得制御信号の生成方法を、図１２乃至図１４を用いて説明する。図４に示す第一受信強度算出部である基準周波数信号受信強度算出部４１４と第二受信強度算出部であるプリアンブル受信強度算出部４１５とが、ＡＤＣ４０２の出力するデジタルデータに対して受信強度の算出を行う。
【００５６】
図１２は、基準周波数信号受信強度算出部４１４の内部構成を示す図である。絶対値算出部１２００は、入力されるデータの絶対値を算出する。平均値算出部１２０１は、絶対値算出部１２００から入力されるデータを所定期間記憶し、そのデータ内の平均値を受信強度信号として出力する。ここで、平均値を算出する際に記憶する期間は基準周波数信号の周期時間の整数倍に等しく設定される。
【００５７】
図１３は、プリアンブル受信強度算出部４１５の構成を示すブロック図である。二乗算出部１３００は入力されるデータに対して二乗演算を行う。平均算出部１３０１は、二乗算出部１３００から入力されるデータに対して所定期間の平均値を算出し、算出した結果をプリアンブル受信強度信号として出力する。ここで、平均値の算出期間はプリアンブルシンボルのシンボル長と等しく設定される。
【００５８】
基準周波数信号受信強度算出部４１４とプリアンブル受信強度算出部４１５により算出された受信強度信号は、第一制御利得算出部である基準周波数信号制御利得算出部４１６と第二制御利得算出部であるプリアンブル制御利得算出部４１７に出力される。
【００５９】
尚、第１の実施形態では、基準周波数信号受信強度算出部４１４とプリアンブル受信強度算出部４１５は、絶対値平均算出及び二乗平均算出により受信強度を求める構成としているが、最大値算出により受信強度を求める構成とすることも可能である。また、基準周波数信号受信強度算出部４１４とプリアンブル受信強度算出部４１５を同一の算出方法により受信強度を求める構成とすることで回路を共通化することも可能である。この場合、第１の実施形態と比較し、回路規模を縮小することが可能である。
【００６０】
図１４は、基準周波数信号制御利得算出部４１６の構成を示すブロック図である。理想受信強度記憶部１４００には、伝送路損失が無い場合における基準周波数信号の受信強度が記憶されており、除算部１４０１は同じ受信強度を基準周波数信号受信強度信号で除算して出力する。
【００６１】
利得誤差算出部１４０２は、除算部１４０１の出力に対して対数演算を行うことにより、制御すべき利得値を算出し、ＶＧＡ制御部４１８に出力する。プリアンブル制御利得算出部４１７の構成及び動作は基準周波数信号制御利得算出部４１６と同様である。但し、理想受信強度記憶部１４００に、伝送路損失が無い場合におけるプリアンブルシンボルの受信強度が記憶されている点が異なる。
【００６２】
上述した各部の動作により、基準周波数信号の受信中には基準周波数信号制御利得算出部４１６から制御すべき利得値が出力され、プリアンブルシンボルの受信中にはプリアンブル制御利得算出部４１７から制御すべき利得値が出力される。
【００６３】
このように、基準周波数信号とプリアンブルシンボルとで異なる受信強度算出部と制御利得算出部を設けることにより、基準周波数信号とプリアンブルシンボルの強度を任意に設定することが可能である。例えば、送信装置において、基準周波数信号とプリアンブルシンボルのそれぞれを増幅部１１１で歪みの生じない範囲内で最大の強度で送信する場合、基準周波数信号とプリアンブルシンボルの絶対値平均や二乗平均の大きさは異なる値を取ることが一般的である。このような場合には、単一の受信強度算出部と制御利得算出部によりＡＧＣ処理を行う構成ではＡＧＣ処理を精度良く行うことができない。
【００６４】
しかしながら、このような場合においても、基準周波数信号とプリアンブルシンボルとで異なる受信強度算出部と制御利得算出部とを設け、シーケンシャルに処理しているため、精度良くＡＧＣ処理を行うことが可能である。
【００６５】
図１５は、ＶＧＡ制御部４１８の内部構成を示す図である。セレクタ１５０１は、基準周波数信号ＡＧＣイネーブル信号のアサート期間中、基準周波数信号制御利得信号を加算部１５０２に出力する。また、基準周波数信号ＡＧＣイネーブル信号のネゲート期間中、プリアンブル制御利得信号を加算部１５０２に出力する。
【００６６】
加算部１５０２は、ＶＧＡ制御利得記憶部１５０３から出力されるＶＧＡ制御利得値にセレクタ１５０１の出力する制御利得値を加算し、ＶＧＡ制御利得記憶部１５０３に出力する。
【００６７】
ＶＧＡ制御利得記憶部１５０３は、ＶＧＡ４０１の制御利得値を出力する。このＶＧＡ４０１の制御利得値は、通信開始前には所定値に設定されており、通信開始後のＡＧＣにより所望の値へと利得値が収束する。
【００６８】
尚、通信開始前に設定される制御利得値は、伝送路上での損失を考慮し、十分大きい値（例えば、ＶＧＡ４０１の利得可変範囲内での最大値）に設定される。また、ＶＧＡ制御利得記憶部１５０３には、ＯＲ回路１５０４の出力するＡＧＣイネーブル信号が入力される。ＡＧＣイネーブル信号は、ＯＲ回路１５０４が基準周波数信号ＡＧＣイネーブル信号とプリアンブルＡＧＣイネーブル信号とのＯＲ演算を行うことで生成する信号である。
【００６９】
ＶＧＡ制御利得記憶部１５０３は、ＡＧＣイネーブル信号のアサート期間中、加算部１５０２の出力する制御利得値の値が変化する毎に、同じ制御利得値をＶＧＡ制御利得値として記憶する。また、ＡＧＣイネーブル信号のネゲート期間中には、加算部１５０２の出力する制御利得値に関わらず、それまでに記憶していたＶＧＡ制御利得値を保持して出力する。
【００７０】
利得制御信号生成部１５０５は、その内部がＤＡＣにより構成され、入力されるＶＧＡ制御利得値をアナログ信号へと変換し、ＶＧＡ４０１に利得制御信号を出力する。
【００７１】
上述した各部により利得制御信号生成部が構成され、基準周波数信号及びプリアンブルシンボルの受信時において、それぞれの受信強度に基づいたＡＧＣが行われる。
【００７２】
第１の実施形態によれば、プリアンブルシンボル受信前に初期基準周波数信号を用いてＡＧＣ処理を行うことにより、プリアンブルシンボルの受信開始前からプリアンブルシンボルの相関検出が可能となる利得にＶＧＡが制御される。この結果、従来は必要であったＡＧＣ制御時間分のプリアンブルシンボルを削減することにより、伝送効率を向上させることが可能となる。
【００７３】
加えて、初期基準周波数信号を用いたＡＧＣ処理に続いてプリアンブルシンボルを用いたＡＧＣ処理を行うことで、プリアンブルシンボルに続くデータシンボルに対して正しくＶＧＡの利得が制御される。従って、精度良くデータシンボルの復調を行うことが可能である。
【００７４】
［第２の実施形態］
次に、図面を参照しながら本発明に係る第２の実施形態を詳細に説明する。第１の実施形態では、ＰＬＬ部４１３が初期基準周波数信号に続く１フレーム目のプリアンブルシンボル受信時に位相ロック動作を行っていた。この基準周波数信号の非受信時における位相ロック動作期間を短くすることができれば、周波数同期精度をより高めることができる。第２の実施形態は、このことに対処したものである。
【００７５】
図１６は、第２の実施形態における送信装置の構成例を示すブロック図である。第１の実施形態の送信装置である図１とは、ヌル信号生成部１６００が追加されている点、出力セレクタ１０７が４入力になっている点が異なる。ヌル信号生成部１６００の出力が出力セレクタ１０７により選択されている場合、ＤＡＣ１０９から振幅値が“０”のヌル信号が出力される。
【００７６】
図１７は、第２の実施形態におけるプリアンブルシンボルとデータシンボル、及び基準周波数信号の出力タイミングを説明する図である。第１の実施形態の出力タイミングである図２とは、初期基準周波数信号と伝送フレームとの間にヌル信号が挿入されている点が異なる。後述する第２の実施形態の受信装置では、このヌル信号を検出することにより、ＰＬＬイネーブル信号をネゲートする。ここで、ヌル信号の挿入期間は、受信装置でヌル信号を検出可能な範囲内で十分短い期間に設定される。尚、伝送フレームの構成は第１の実施形態と同様である。
【００７７】
図１８は、第２の実施形態における受信装置の構成例を示すブロック図である。第１の実施形態の受信装置である図４とは、ヌル信号検出部１８００が追加されている点が異なる。また、ＰＬＬイネーブル生成部４１０が３入力となり、その動作に変更が加えられている。
【００７８】
ヌル信号検出部１８００は、受信検出部４１２と同様に、絶対値算出部と移動平均算出部により構成される。但し、受信検出部４１２とは、出力する信号のアサートタイミングが異なり、移動平均値が所定閾値を下回った場合にのみ、ＰＬＬイネーブル生成部４１０にヌル信号検出信号を出力する。
【００７９】
図１９は、ＰＬＬイネーブル生成部４１０の構成を示すブロック図である。図７に示す第１の実施形態と比較し、ラッチ回路７００とＮＯＴ回路７０１が削除され、加えてヌル信号検出信号が初期ＰＬＬイネーブル生成部７０２に入力される構成となっている。
【００８０】
図２０は、第２の実施形態におけるＰＬＬイネーブル生成部４１０の内部信号のタイミングを示す図である。初期ＰＬＬイネーブル生成部７０２は、受信検出信号のアサートと共に、初期ＰＬＬイネーブル信号をアサートし、ヌル信号検出信号２０００（図２０）のアサートと共に、初期ＰＬＬイネーブル信号をネゲートする。尚、間欠ＰＬＬイネーブル生成部７０３、ＯＲ回路７０４の動作は第１の実施形態と同様である。
【００８１】
第１の実施形態における初期ＰＬＬイネーブル信号のネゲート条件であるプリアンブル検出パルス信号は、相関検出結果に基づきアサートされる信号であるため、プリアンブルシンボルの受信後にアサートされる。一方、第２の実施形態の初期ＰＬＬイネーブル信号のネゲート条件であるヌル信号検出信号は、ヌル信号の受信開始と共にアサートされる。従って、第１の実施形態と比較して初期基準周波数信号の受信完了からＰＬＬイネーブル信号がネゲートされるまでの期間を短くすることが可能となる。
【００８２】
上述した各部の動作により、第１の実施形態と比較して、基準周波数信号の非受信時における位相ロック動作期間を短くすることで、周波数同期精度を向上させることが可能となる。この際、ヌル信号の挿入期間は十分短い値で事足りるため、伝送効率に与える影響は少なく、変調多値度を上げることにより、結果として総合的な伝送効率を向上することが可能となる。
【００８３】
［他の実施形態］
また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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