(57)【要約】【課題】入力電圧ＶＩＮが負電圧であっても差動アンプを動作させる。【解決手段】半導体集積回路１０は、第１入力電圧ＶＩＮ１及び第２入力電圧ＶＩＮ２を受け付ける入力部１１と、第１入力電圧ＶＩＮ１と第２入力電圧ＶＩＮ２との差から得られる差動入力電圧ＶＩＤを増幅することによって、差動出力電圧ＶＯＤを生成する差動アンプ１４と、入力部１１と差動アンプ１４との間の回路を切り換える切替部１２と、差動入力電圧ＶＩＤが小さくなるように、入力電圧ＶＩＮの大きさに応じて切替部１２を制御する制御部１３と、差動アンプ１４のオフセット電圧ＶＯＦＦを補正するサンプルホールド部１５と、サンプルホールド部１５によってオフセット電圧ＶＯＦＦが補正された後に差動アンプ１４によって生成される差動出力電圧ＶＯＤを出力する出力部１６と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１入力電圧及び第２入力電圧を受け付ける入力部と、
前記第１入力電圧と前記第２入力電圧との差から得られる差動入力電圧を増幅することによって、差動出力電圧を生成する差動アンプと、
前記入力部と前記差動アンプとの間の回路を切り換える切替部と、
前記差動入力電圧が小さくなるように、入力電圧の大きさに応じて前記切替部を制御する制御部と、
前記差動アンプのオフセット電圧を補正するサンプルホールド部と、
前記サンプルホールド部によって前記オフセット電圧が補正された後に前記差動アンプによって生成される差動出力電圧を出力する出力部と、
を備えることを特徴とする半導体集積回路。
【請求項２】
前記切替部は、前記入力部と前記差動アンプとの間に接続された少なくとも１対のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を備え、
前記制御部は、前記ＭＯＳのオン又はオフの切換を制御する
請求項１記載の半導体集積回路。
【請求項３】
前記切替部は、少なくとも１対のＮチャネルＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を備え、
前記制御部は、前記ＮチャネルＤＭＯＳのオン又はオフの切換を制御する
請求項２記載の半導体集積回路。
【請求項４】
前記切替部は、さらに、１対のＰチャネルＤＭＯＳを備え、
前記制御部は、前記ＮチャネルＤＭＯＳ及び前記ＰチャネルＤＭＯＳのオン又はオフを制御する
請求項３記載の半導体集積回路。
【請求項５】
前記切替部は、
前記差動アンプの負電圧入力端子に接続される抵抗分割点にソースが接続される第１ＮチャネルＤＭＯＳと、
前記差動アンプの負電圧入力端子に接続される抵抗分割点にドレインが接続される第１ＰチャネルＤＭＯＳと、
前記差動アンプの正電圧入力端子に接続される抵抗分割点にソースが接続される第２ＮチャネルＤＭＯＳと、
前記差動アンプの正電圧入力端子に接続される抵抗分割点にドレインが接続される第２ＰチャネルＤＭＯＳと、を備え、
前記第１ＮチャネルＤＭＯＳと前記第２ＮチャネルＤＭＯＳとは、互いにドレイン同士が接続され、
前記第１ＰチャネルＤＭＯＳと前記第２ＰチャネルＤＭＯＳとは、互いにゲートとソースとが接続される請求項４記載の半導体集積回路。
【請求項６】
前記制御部は、前記入力電圧が所定の閾値電圧より大きい場合には、前記ＰチャネルＤＭＯＳがオンになり、前記入力電圧が所定の閾値電圧以下の場合には、前記ＮチャネルＤＭＯＳがオンになるように、前記差動入力切換部を制御する請求項４又は５記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、より詳しくは、差動アンプを備える半導体集積回路に関する。
【背景技術】
【０００２】
一般的な差動アンプを含む半導体集積回路では、入力電圧に基づいて、ＮチャネルＤＭＯＳ（Ｄｏｕｂｌｅ−Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及びＰチャネルＤＭＯＳのアナログスイッチを使用して、差動アンプのオフセット電圧の補正（以下、「オフセット補正」という）が行われる。
【０００３】
従来の差動アンプを含む半導体集積回路（特許文献１を参照）では、入力電圧のモニタリング時とオフセット補正時とで回路を切り換えることによって、オフセット補正が行われる。例えば、特許文献１の直流増幅回路では、信号経路を切り、差動アンプの入力電圧（以下、「差動入力電圧」という）を０［Ｖ］にすることによって、オフセット補正を行う。
【０００４】
しかしながら、従来の差動アンプを含む半導体集積回路では、ＤＭＯＳのアナログスイッチが入力端子に直接接続される。従って、入力電圧が負電圧（例えば、−２［Ｖ］）の場合に、シリコンウエハのＰチャネル基板とＤＭＯＳのドレインとの間に寄生ＰＮダイオードが生成される。この場合には、差動アンプは動作しない。
【０００５】
すなわち、従来の差動アンプを含む半導体集積回路では、入力電圧が負電圧の場合には、差動アンプを動作させることができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−２５２７７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、入力電圧が負電圧であっても差動アンプを動作させることである。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、
第１入力電圧及び第２入力電圧を受け付ける入力部と、
前記第１入力電圧と前記第２入力電圧との差から得られる差動入力電圧を増幅することによって、差動出力電圧を生成する差動アンプと、
前記入力部と前記差動アンプとの間の回路を切り換える切替部と、
前記差動入力電圧が小さくなるように、入力電圧の大きさに応じて前記切替部を制御する制御部と、
前記差動アンプのオフセット電圧を補正するサンプルホールド部と、
前記サンプルホールド部によって前記オフセット電圧が補正された後に前記差動アンプによって生成される差動出力電圧を出力する出力部と、
を備えることを特徴とする半導体集積回路が提供される。
【発明の効果】
【０００９】
本発明によれば、入力電圧が負電圧であっても差動アンプを動作させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体集積回路１０の構成を示すブロック図である。
【図２】図１の半導体集積回路１０の一例を示す回路図である。
【図３】本発明の実施形態に係る半導体集積回路１０の動作を説明する図表である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１２】
本発明の実施形態に係る半導体集積回路１０の構成について説明する。図１は、本発明の実施形態に係る半導体集積回路１０の構成を示すブロック図である。
【００１３】
図１に示すように、本発明の実施形態に係る半導体集積回路１０は、入力部１１と、切替部１２と、制御部１３と、差動アンプ１４と、サンプルホールド部１５と、出力部１６と、を備える。
【００１４】
図１の入力部１１は、外部回路（図示せず）から供給される入力電圧ＶＩＮ（第１入力電圧ＶＩＮ１及び第２入力電圧ＶＩＮ２）を受け付けるように構成される。例えば、入力部１１は、第１入力電圧ＶＩＮ１及び第２入力電圧ＶＩＮ２の入力端子である。例えば、入力電圧ＶＩＮは、−２［Ｖ］＜ＶＩＮである。
【００１５】
図１の切替部１２は、入力部１１と差動アンプ１４との間の回路を切り換えるように構成される。例えば、切替部１２は、入力部１１によって受け付けられた第１入力電圧ＶＩＮ１及び第２入力電圧ＶＩＮ２から差動アンプ１４のオフセット電圧ＶＯＦＦを補正するための差動入力電圧ＶＩＤを得るための回路である。
【００１６】
図１の制御部１３は、外部電源から供給される駆動電圧ＶＢに基づいて、差動入力電圧ＶＩＤが小さくなるように、入力電圧ＶＩＮの大きさに応じて切替部１２を制御するように構成される。例えば、制御部１３は、切替部１２を制御することによって、差動入力電圧ＶＩＤを低減させる。
【００１７】
図１の差動アンプ１４は、差動入力電圧ＶＩＤを増幅することによって、差動出力電圧ＶＯＤを生成するように構成される。
【００１８】
図１のサンプルホールド部１５は、差動出力電圧ＶＯＤのサンプリング及びホールディングを行うことによって、差動アンプ１４のオフセット電圧ＶＯＦＦを補正するように構成される。
【００１９】
図１の出力部１６は、サンプルホールド部１５によって差動アンプ１４のオフセット電圧ＶＯＦＦが補正された後に差動アンプ１４によって生成される差動出力電圧ＶＯＤを半導体集積回路１０の出力電圧ＶＯＵＴとして外部回路に出力するように構成される。
【００２０】
本発明の実施形態に係る半導体集積回路１０の構成の具体例について説明する。図２は、図１の半導体集積回路１０の一例を示す回路図である。
【００２１】
図２に示すように、入力部１１は、第１入力端子１１ａと、第２入力端子１１ｂと、を備える。第１入力端子１１ａは、外部電源から供給される第１入力電圧ＶＩＮ１を受け付けるように構成される。第２入力端子１１ｂは、外部電源から供給される第２入力電圧ＶＩＮ２を受け付けるように構成される。
【００２２】
切替部１２は、ＮチャネルＤＭＯＳトランジスタＭＡ１及びＭＡ２と、ＰチャネルＤＭＯＳトランジスタＭＡ３及びＭＡ４と、を備える。すなわち、切替部１２は、複数のＤＭＯＳトランジスタから構成されるアナログスイッチである。以下、ＮチャネルＤＭＯＳトランジスタＭＡ１を第１ＮチャネルＤＭＯＳ１２ａといい、ＮチャネルＤＭＯＳトランジスタＭＡ２を第２ＮチャネルＤＭＯＳ１２ｂといい、ＰチャネルＤＭＯＳトランジスタＭＡ３を第１ＰチャネルＤＭＯＳ１２ｃといい、ＰチャネルＤＭＯＳトランジスタＭＡ４を第２ＰチャネルＤＭＯＳ１２ｄという。
【００２３】
制御部１３は、第１ＮチャネルＤＭＯＳ１２ａをオンに切り換えるオン駆動回路１３ａと、第２ＮチャネルＤＭＯＳ１２ｂをオンに切り換えるオン駆動回路１３ｂと、第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄをオンに切り換えるオン駆動回路１３ｃと、第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄをオフに切り換えるオフ駆動回路１３ｄと、を備える。各オン駆動回路１３ａ乃至１３ｃは、所定の駆動電圧ＶＢに基づいて動作する。オフ駆動回路１３ｄは、接地される。すなわち、制御部１３は、複数のＤＭＯＳトランジスタから構成されるアナログスイッチを制御する回路である。
【００２４】
サンプルホールド部１５は、サンプルホールドアンプ１５ａと、Ｇｍアンプ１５ｂと、スイッチ１５ｃと、を備える。
【００２５】
第１入力端子１１ａには、抵抗ＲＡ１ａ及びツェナーＤＡ１のカソードが接続される。ツェナーＤＡ１のアノードには、ベース−エミッタ間がショートしたＮＰＮトランジスタＱＡ１のコレクタが接続される。第１ＮチャネルＤＭＯＳ１２ａのゲート−ソース間には、抵抗ＲＡ５が接続される。ＮＰＮトランジスタＱＡ１のエミッタには、第１ＮチャネルＤＭＯＳ１２ａのゲート、抵抗ＲＡ５及びオン駆動回路１３ａが接続される。第１ＮチャネルＤＭＯＳ１２ａのソースには、第１ＰチャネルＤＭＯＳ１２ｃのドレイン及び抵抗ＲＡ１ｂが接続される。抵抗ＲＡ１ｂには、差動アンプ１４の負電圧入力端子及び抵抗ＲＡ３が接続される。抵抗ＲＡ３には、サンプルホールド部１５のサンプルホールドアンプ１５ａの出力端子が接続される。第１ＰチャネルＤＭＯＳ１２ｃのゲートには、第２ＰチャネルＤＭＯＳ１２ｄのゲート、オン駆動回路１３ｃ及びオフ駆動回路１３ｄが接続される。第１ＰチャネルＤＭＯＳ１２ｃのソースには、第２ＰチャネルＤＭＯＳ１２ｄのソース及びオン駆動回路１３ｃが接続される。
【００２６】
第２入力端子１１ｂには、抵抗ＲＡ２ａ及びツェナーＤＡ２のカソードが接続される。ツェナーＤＡ２のアノードには、ベース−エミッタ間がショートしたＮＰＮトランジスタＱＡ２のコレクタが接続される。第２ＮチャネルＤＭＯＳ１２ｂのゲート−ソース間には、抵抗ＲＡ６が接続される。ＮＰＮトランジスタＱＡ２のエミッタには、第２ＮチャネルＤＭＯＳ１２ｂのゲート、抵抗ＲＡ６及びオン駆動回路１３ｂが接続される。第２ＮチャネルＤＭＯＳ１２ｂのソースには、第２ＰチャネルＤＭＯＳ１２ｄのドレイン及び抵抗ＲＡ２ｂが接続される。抵抗ＲＡ２ｂには、差動アンプ１４の正電圧入力端子及び抵抗ＲＡ４が接続される。抵抗ＲＡ４には、差動アンプ１４の出力端子及びサンプルホールド部１５のＧｍアンプ１５ｂの負電圧入力端子が接続される。第２ＰチャネルＤＭＯＳ１２ｄのゲートには、第１ＰチャネルＤＭＯＳ１２ｃのゲート、オン駆動回路１３ｃ及びオフ駆動回路１３ｄが接続される。第２ＰチャネルＤＭＯＳ１２ｄのソースには、第１ＰチャネルＤＭＯＳ１２ｃのソース及びオン駆動回路１３ｃが接続される。
【００２７】
サンプルホールドアンプ１５ａの正電圧入力端子には、電源が接続される。サンプルホールドアンプ１５ａの負電圧入力端子には、論理回路（図示せず）の出力信号Ｌに基づいて動作するスイッチ１５ｃが接続される。サンプルホールドアンプ１５ａの負電圧入力端子と出力端子との間には、キャパシタＣＡ１が接続される。例えば、サンプルホールドアンプ１５ａは、スイッチ１５ｃがオンのときにサンプリングを行い、スイッチ１５ｃがオフのときにホールディングを行う。
【００２８】
Ｇｍアンプ１５ｂの正電圧入力端子は、基準電圧ＶＲＥＦを供給する電源に接続される。Ｇｍアンプ１５ｂの負電圧入力端子は、差動アンプ１４の出力端子及び出力部１６に接続される。Ｇｍアンプ１５ｂの出力端子は、スイッチ１５ｃに接続される。
【００２９】
出力部１６には、差動アンプ１４の出力端子、抵抗ＲＡ４及びＧｍアンプ１５ｂの負電圧入力端子が接続される。
【００３０】
各抵抗の抵抗値の関係は、ＲＡ１ａ＝ＲＡ２ａ、ＲＡ１ｂ＝ＲＡ２ｂ、ＲＡ３＝ＲＡ４、ＲＡ３＝ｎ（ＲＡ１ａ＋ＲＡ１ｂ）である。上記関係を満たすことによって、ｎ倍の差動動作を行う差動アンプ１４が実現される。
【００３１】
すなわち、切替部１２は、差動アンプ１４の負電圧入力端子に接続される抵抗分割点Ａにソースが接続される第１ＰチャネルＤＭＯＳ１２ｃと、差動アンプ１４の負電圧入力端子に接続される抵抗分割点Ａにドレインが接続される第１ＮチャネルＤＭＯＳ１２ａと、差動アンプ１４の正電圧入力端子に接続される抵抗分割点Ｂにソースが接続される第２ＰチャネルＤＭＯＳ１２ｄと、差動アンプ１４の正電圧入力端子に接続される抵抗分割点Ｂにドレインが接続される第２ＮチャネルＤＭＯＳ１２ｂと、を備える。第１ＰチャネルＤＭＯＳ１２ｃと第２ＰチャネルＤＭＯＳ１２ｄとは、互いにドレイン同士が接続される。第１ＮチャネルＤＭＯＳ１２ａと第２ＮチャネルＤＭＯＳ１２ｂとは、互いにゲートとソースとが接続される。
【００３２】
本発明の実施形態に係る半導体集積回路１０の動作について説明する。図３は、本発明の実施形態に係る半導体集積回路１０の動作を説明する図表である。
【００３３】
＜図３（１）＞  制御部１３は、入力電圧ＶＩＮが所定の閾値電圧ＶＴＨ（例えば、電源電圧の半分）より大きい場合には、第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄがオンになり、第１ＮチャネルＤＭＯＳ１２ａ及び第２ＮチャネルＤＭＯＳ１２ｂがオフになるように、切替部１２を制御する（図３の（１）を参照）。この場合には、第１ＮチャネルＤＭＯＳ１２ａと第２ＮチャネルＤＭＯＳ１２ｂとの間がショートし、第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄによって形成される回路が接続される。その結果、差動入力電圧ＶＩＤが略０［Ｖ］に低減される。なお、図２の例では、入力電圧差の最大値（以下、「最大入力電圧差」という）ΔＶＭＡＸを考慮して、抵抗ＲＡ１ａ及びＲＡ２ａに対する第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄのオン抵抗を小さくすることが好ましい。
【００３４】
＜図３（２）＞  制御部１３は、入力電圧ＶＩＮが所定の閾値電圧ＶＴＨ以下である場合には、第１ＮチャネルＤＭＯＳ１２ａ及び第２ＮチャネルＤＭＯＳ１２ｂがオンになり、第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄがオフになるように、切替部１２を制御する（図３の（２）を参照）。この場合には、第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄによって形成される回路がショートし、第１ＮチャネルＤＭＯＳ１２ａ及び第２ＮチャネルＤＭＯＳ１２ｂによって形成される回路が接続される。その結果、所定の差動入力電圧ＶＩＤが略０［Ｖ］に低減される。なお、図２の例では、最大入力電圧差ΔＶＭＡＸを考慮して、抵抗ＲＡ１ａ及びＲＡ２ａに対する第１ＮチャネルＤＭＯＳ１２ａ及び第２ＮチャネルＤＭＯＳ１２ｂのオン抵抗を小さくすることが好ましい。
【００３５】
図３（１）及び（２）の何れの場合にも、差動入力電圧ＶＩＤは略０［Ｖ］になる。従って、差動出力電圧ＶＯＤはオフセット電圧ＶＯＦＦである。サンプルホールド部１５は、サンプルホールドアンプ１５ａ、Ｇｍアンプ１５ｂ及びスイッチ１５ｃを使用することによって、オフセット電圧ＶＯＦＦを基準電圧ＶＲＥＦ相当に補正し、補正されたオフセット電圧ＶＯＦＦをホールディングする。その結果、差動アンプ１４のオフセット電圧が補正される。
【００３６】
すなわち、本発明の実施形態に係る半導体集積回路１０では、差動出力電圧ＶＯＤのサンプリングが行われる前に、入力電圧ＶＩＮの大きさに応じて切替部１２が切り換えられることによって、入力電圧ＶＩＮの値に関わらず差動アンプ１４のオフセット補正が適切に行われ、オフセット補正が行われた後に、差動出力電圧ＶＯＤのサンプリングが行われる。
【００３７】
本発明の実施形態では、切替部１２の２つのアナログスイッチ（第１ＮチャネルＤＭＯＳ１２ａ及び第２ＮチャネルＤＭＯＳ１２ｂ、又は第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄ）のドレイン同士が直列に接続され、抵抗分割点Ａ及びＢにアナログスイッチのソースが接続される。また、２つのアナログスイッチのドレイン間はショートする。従って、入力電圧ＶＩＮが小さい（例えば、負電圧である）場合には、各アナログスイッチのドレインとシリコンウエハのＰチャネル基板との間に形成される寄生ＰＮダイオードがオンになった状態で抵抗分割点Ａと抵抗分割点Ｂとの間がショートする。しかしながら、本発明の実施形態では、抵抗分割点Ａと抵抗分割点Ｂとの間がショートすることによって差動入力電圧ＶＩＤが低減するので、寄生ＰＮダイオードがオンになったとしても問題はない。
【００３８】
また、本発明の実施形態では、入力電圧ＶＩＮのモニタリングを行う場合には、切換部１２のアナログスイッチがオフになる。その結果、入力電圧ＶＩＮが小さい（例えば、負電圧である）場合であっても、抵抗分割点Ａ及びＢには、アナログスイッチのドレインとシリコンウエハのＰチャネル基板との間に寄生ＰＮダイオードが形成されない。従って、入力電圧ＶＩＮが小さい場合であっても、差動アンプ１４は正常に動作する。
【００３９】
また、本発明の実施形態では、ＤＭＯＳのゲートを保護するために付加される素子もシリコンウエハのＰチャネル基板との間に寄生ＰＮダイオードが形成されないような特性を有することが好ましい。この場合にも、入力電圧ＶＩＮに応じてアナログスイッチを使い分けることによって、制御部１３の駆動電圧ＶＢを確保することができる。
【００４０】
また、本発明の実施形態では、駆動電圧ＶＢが確保できる範囲において、入力抵抗（ＲＡ１ａ＋ＲＡ２ａ）のうち抵抗ＲＡ１ａの抵抗比率が小さいことが好ましい。差動アンプ１４のオフセット補正動作時には、抵抗分割点Ａと抵抗分割点Ｂとの間がショートするので、抵抗ＲＡ１ａ及びＲＡ２ａは補正外ループになり、抵抗ＲＡ１ａと抵抗ＲＡ２ａとの相対誤差がオフセット補正誤差として残る。しかしながら、上記のような理由で、入力抵抗における抵抗ＲＡ１ａの抵抗比率を小さくすることによって、このオフセット補正誤差を低減することができる。
【００４１】
すなわち、本発明の実施形態に係る半導体集積回路１０は、差動入力電圧ＶＩＤを略０［Ｖ］にすることによって、サンプルホールド部１５の出力電圧ＶＯＳＨを基準電圧ＶＲＥＦ相当に補正し、補正された出力電圧ＶＯＳＨを保持し（すなわち、差動アンプ１４のオフセット電圧ＶＯＦＦを補正し）、差動アンプ１４を動作させる。
【００４２】
本発明の実施形態では、切替部１２が第１ＮチャネルＤＭＯＳ１２ａ、第２ＮチャネルＤＭＯＳ１２ｂ、第１ＰチャネルＤＭＯＳ１２ｃ及び第２ＰチャネルＤＭＯＳ１２ｄを備える例について説明した。しかしながら、本発明の範囲はこれに限られるものではない。本発明の代替の実施形態では、切替部１２は、入力部１１と差動アンプ１４との間に少なくとも１対のＭＯＳトランジスタを備えていれば良い。この場合には、制御部１３は、少なくとも１対のＭＯＳトランジスタのオン又はオフの切換を制御する。すなわち、切替部１２は、１対のＮチャネルＤＭＯＳを備えていれば良い。
【００４３】
本発明の実施形態によれば、入力電圧ＶＩＮと所定の閾値電圧ＶＴＨとの大小関係に応じて入力部１１と差動アンプ１４との間に設けられた切替部１２の回路を切り替えることによって、差動入力電圧ＶＩＤを低減させ、その差動入力電圧ＶＩＤを用いてオフセット補正が行われる。従って、入力電圧ＶＩＮが負電圧であっても差動アンプを動作させることができる。
【００４４】
また、本発明の実施形態によれば、切替部１２は、少なくとも１対のＭＯＳ（例えば、ＮチャネルＤＭＯＳ）を備える。従って、差動入力電圧ＶＩＤを大きく低減することができる。
【００４５】
また、本発明の実施形態によれば、制御部１３は、入力電圧ＶＩＮと閾値電圧ＶＴＨとの大小関係に応じてＮチャネルＤＭＯＳとＰチャネルＤＭＯＳを使い分ける。従って、同時駆動の場合と比べて、駆動電圧ＶＢに基づいて発生する駆動電流を低減することができ、且つ、差動アンプ１４の入力のダイナミックレンジを確保することができる。
【００４６】
また、本発明の実施形態によれば、入力抵抗（ＲＡ１ａ＋ＲＡ２ａ）のうち第１入力端子１１ａに接続される抵抗ＲＡ１ａの抵抗比率を小さくする。従って、オフセット補正誤差を低減することができる。例えば、切換部１２のアナログスイッチを、入力部１１にできるだけ近い位置に設けることが好ましい。
【００４７】
上述した実施形態は、いずれも一例であって限定的なものではないと考えられるべきである。本発明の技術的範囲は、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４８】
１０  半導体集積回路
１１  入力部
１１ａ  第１入力端子
１１ｂ  第２入力端子
１２  切換部
１２ａ  第１ＮチャネルＤＭＯＳ
１２ｂ  第２ＮチャネルＤＭＯＳ
１２ｃ  第１ＰチャネルＤＭＯＳ
１２ｄ  第２ＰチャネルＤＭＯＳ
１３  制御部
１３ａ〜１３ｃ  オン駆動回路
１３ｄ  オフ駆動回路
１４  差動アンプ
１５  サンプルホールド部
１５ａ  サンプルホールドアンプ
１５ｂ  Ｇｍアンプ
１５ｃ  スイッチ
１６  出力部
ＲＡ１ａ，ＲＡ１ｂ，ＲＡ２ａ，ＲＡ２ｂ，ＲＡ３，ＲＡ４  抵抗
ＤＡ１，ＤＡ２  ツェナー
ＱＡ１，ＱＡ２  ＮＰＮトランジスタ
ＭＡ１，ＭＡ２  ＮチャネルＤＭＯＳトランジスタ
ＭＡ３，ＭＡ４  ＰチャネルＤＭＯＳトランジスタ
【図１】
2011061726.tif 000003
【図２】
2011061726.tif 000004
【図３】
2011061726.tif 000005