(57)【要約】【課題】低コストで高安定性のＤＣ／ＤＣコンバータの提供。【解決手段】入力端子１３の入力電圧Ｖｉを検出して第１Ａ／Ｄコンバータ４３により入力電圧信号Ｖｉｄに変換して出力する入力電圧検出回路３５と、出力端子１９の出力電圧Ｖｏを検出して第２Ａ／Ｄコンバータ４９により出力電圧信号Ｖｏｄに変換して出力する出力電圧検出回路３７と、出力端子１９に流れる電流Ｉを検出して第３Ａ／Ｄコンバータ５３により電流信号Ｉｄに変換して出力する電流検出回路２９と、入力電圧信号Ｖｉｄ、出力電圧信号Ｖｏｄまたは電流信号Ｉｄの少なくともいずれかを既定の目標値に一致させるように制御するための制御信号Ｃｔｄを求めて出力する演算回路５５と、制御信号Ｃｔｄを制御電圧Ｃｔに変換するＤ／Ａコンバータ６１と、制御電圧Ｃｔから第１スイッチング素子２３と第２スイッチング素子２５のオンオフ信号ＳＷを出力するＰＷＭ回路６３と、を備えた。【選択図】図１
2011166946.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧（Ｖｉ）が入力される入力端子に電気的に接続された複数のスイッチング素子をオンオフ制御することにより、前記スイッチング素子と電気的に接続された出力端子から出力電圧（Ｖｏ）を出力するＤＣ／ＤＣコンバータにおいて、
前記入力端子に電気的に接続され、前記入力電圧（Ｖｉ）を検出して第１Ａ／Ｄコンバータにより入力電圧信号（Ｖｉｄ）に変換して出力する入力電圧検出回路、
または、前記出力端子に電気的に接続され、前記出力電圧（Ｖｏ）を検出して第２Ａ／Ｄコンバータにより出力電圧信号（Ｖｏｄ）に変換して出力する出力電圧検出回路、
または、前記ＤＣ／ＤＣコンバータに流れる電流（Ｉ）を検出して第３Ａ／Ｄコンバータにより電流信号（Ｉｄ）に変換して出力する電流検出回路の、少なくともいずれかと、
前記第１Ａ／Ｄコンバータ、第２Ａ／Ｄコンバータまたは第３Ａ／Ｄコンバータの少なくともいずれかと電気的に接続され、前記入力電圧信号（Ｖｉｄ）、出力電圧信号（Ｖｏｄ）または電流信号（Ｉｄ）の少なくともいずれかを既定の目標値に一致させるように制御するための制御信号（Ｃｔｄ）を求めて出力する演算回路と、
前記演算回路と電気的に接続され、前記制御信号（Ｃｔｄ）を制御電圧（Ｃｔ）に変換するＤ／Ａコンバータと、
前記Ｄ／Ａコンバータと前記スイッチング素子との間に電気的に接続され、前記制御電圧（Ｃｔ）から前記スイッチング素子のオンオフ信号（ＳＷ）を出力するＰＷＭ回路と、を備えたＤＣ／ＤＣコンバータ。
【請求項２】
前記制御回路は、前記入力電圧信号（Ｖｉｄ）または前記出力電圧信号（Ｖｏｄ）を前記既定の目標値に一致させるように電流目標値（Ｉｄｔ）を決定し、前記電流信号（Ｉｄ）を前記電流目標値（Ｉｄｔ）に一致させるように制御するための制御信号（Ｃｔｄ）を求めて出力するようにした請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項３】
前記演算回路は、前記制御信号（Ｃｔｄ）に上限値、または下限値の少なくともいずれかを設けることで、前記オンオフ信号（ＳＷ）の時比率における上限、または下限の少なくともいずれかを制御するようにした請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項４】
前記ＰＷＭ回路は、三角波、またはのこぎり波を発生する発振回路と、
前記発振回路に電気的に接続され、前記発振回路の出力と前記制御電圧（Ｃｔ）とを比較した結果から前記オンオフ信号（ＳＷ）を得る比較回路と、から構成される請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項５】
少なくとも、前記演算回路と、前記第１Ａ／Ｄコンバータ、第２Ａ／Ｄコンバータまたは第３Ａ／Ｄコンバータの少なくともいずれかが１チップのマイクロコンピュータに内蔵された請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項６】
前記演算回路は外部からソフトウエアの書き替えが可能なメモリと電気的に接続された請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項７】
前記第１Ａ／Ｄコンバータ、第２Ａ／Ｄコンバータ、第３Ａ／Ｄコンバータ、および前記Ｄ／Ａコンバータの変換ビット数は同じである請求項１に記載のＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された直流電圧を他の電圧値に変換して出力するＤＣ／ＤＣコンバータに関するものである。
【背景技術】
【０００２】
近年、ＤＣ／ＤＣコンバータの電圧を制御するための制御手段としてマイクロコンピュータを用いた構成が、例えば特許文献１に提案されている。図２はこのようなＤＣ／ＤＣコンバータのブロック回路図である。
【０００３】
図２において、直流電圧が入力される一対の接続端子１０１は、４個の電界効果トランジスタ（以下、ＦＥＴ１０３という）を介してトランスの一次側コイル１０５に接続されている。このトランスには第１の二次側コイル１０７と第２の二次側コイル１０９が構成されており、これらは４個のダイオード１１０を介して２個の直列接続された出力電解コンデンサ１１１に接続されている。この直列接続された出力電解コンデンサ１１１の両端には並列に抵抗素子１１２が接続されるとともに、一対の他の接続端子１１３にも接続され、ここから変換後の電圧が出力される。
【０００４】
このような構成から、図２のＤＣ／ＤＣコンバータの主な動作は次のようになる。まず、一対の接続端子１０１から入力された直流電圧は、４個のＦＥＴ１０３によるオンオフ動作で交流に変換されて一次側コイル１０５に印加される。これにより、第１の二次側コイル１０７と第２の二次側コイル１０９から交流電圧が発生するので、これを４個のダイオード１１０で整流し、出力電解コンデンサ１１１と抵抗素子１１２により直流変換された電圧が一対の他の接続端子１１３から出力される。
【０００５】
このＤＣ／ＤＣコンバータにおいて、４個のＦＥＴ１０３によるオンオフ動作により出力電圧を制御する制御手段として、マイクロコンピュータ１１５が用いられている。マイクロコンピュータ１１５は、一対の他の接続端子１１３の電圧（出力電圧）を読み込み、４個のＦＥＴ１０３をオンオフ制御するための制御パルスを出力する機能を有する。その概略構成および動作は次の通りである。
【０００６】
前記出力電圧はマイクロコンピュータ１１５内のＡ／Ｄコンバータ１１７に入力され、デジタル変換される。この変換された信号は入力レジスタ１１９を介して比較手段１２１の一方に入力される。比較手段１２１の他方には目標値レジスタ１２３の値が入力される。比較手段１２１の出力は判定結果レジスタ１２５を介して出力制御手段１２７の一方に入力される。出力制御手段１２７の他方には制御パルス発生手段１２９が接続されているので、出力制御手段１２７からは前記制御パルスを生成するためのデジタル信号が出力される。このデジタル信号は出力レジスタ１３１を介してＤ／Ａコンバータ１３３に入力される。Ｄ／Ａコンバータ１３３は前記デジタル信号をアナログの前記制御パルスに変換する。こうして得られた前記制御パルスは４個のＦＥＴ１０３に出力され、ＦＥＴ１０３は前記制御パルスに応じてオンオフ動作を行う。
【０００７】
具体的な動作を以下に述べる。前記出力電圧がＡ／Ｄコンバータ１１７でデジタル変換された値は入力レジスタ１１９に入力される。この値が目標値レジスタ１２３の値より大きいと、Ｄ／Ａコンバータ１３３からの出力が停止する。その結果、４個のＦＥＴ１０３の動作も停止し、前記出力電圧は低下する。これにより、入力レジスタ１１９の値が目標値レジスタ１２３の値より小さくなると、Ｄ／Ａコンバータ１３３から前記制御パルスが出力されて４個のＦＥＴ１０３がオンオフ動作を行う。その結果、前記出力電圧は上昇する。このような動作を繰り返すことにより前記出力電圧を安定化できる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−２９７９３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記のＤＣ／ＤＣコンバータによると、確かにマイクロコンピュータ１１５により出力電圧を安定化できるのであるが、前記出力電圧をより安定化するためには前記制御パルスのオンオフ比における分解能であるＰＷＭ信号分解能を高くして、ＰＷＭ制御を細かく行えばよい。ここで、前記ＰＷＭ信号分解能を高くするにはマイクロコンピュータ１１５のクロック周波数を上げて時間軸における分解能を高くする必要がある。従って、上記した従来のＤＣ／ＤＣコンバータを含め、高いクロック周波数に対応できるＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を用いる必要がある。しかし、前記ＤＳＰは特に電源用として適合するものに対してであっても高価であるという課題があった。
【００１０】
本発明は、前記従来の課題を解決するもので、安価に高分解能を実現し、出力電圧の安定化が可能なＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００１１】
前記従来の課題を解決するために、本発明のＤＣ／ＤＣコンバータは、入力電圧（Ｖｉ）が入力される入力端子に電気的に接続された複数のスイッチング素子をオンオフ制御することにより、前記スイッチング素子と電気的に接続された出力端子から出力電圧（Ｖｏ）を出力するＤＣ／ＤＣコンバータにおいて、前記入力端子に電気的に接続され、前記入力電圧（Ｖｉ）を検出して第１Ａ／Ｄコンバータにより入力電圧信号（Ｖｉｄ）に変換して出力する入力電圧検出回路、または、前記出力端子に電気的に接続され、前記出力電圧（Ｖｏ）を検出して第２Ａ／Ｄコンバータにより出力電圧信号（Ｖｏｄ）に変換して出力する出力電圧検出回路、または、前記ＤＣ／ＤＣコンバータに流れる電流（Ｉ）を検出して第３Ａ／Ｄコンバータにより電流信号（Ｉｄ）に変換して出力する電流検出回路の、少なくともいずれかと、前記第１Ａ／Ｄコンバータ、第２Ａ／Ｄコンバータまたは第３Ａ／Ｄコンバータの少なくともいずれかと電気的に接続され、前記入力電圧信号（Ｖｉｄ）、出力電圧信号（Ｖｏｄ）または電流信号（Ｉｄ）の少なくともいずれかを既定の目標値に一致させるように制御するための制御信号（Ｃｔｄ）を求めて出力する演算回路と、前記演算回路と電気的に接続され、前記制御信号（Ｃｔｄ）を制御電圧（Ｃｔ）に変換するＤ／Ａコンバータと、前記Ｄ／Ａコンバータと前記スイッチング素子との間に電気的に接続され、前記制御電圧（Ｃｔ）から前記スイッチング素子のオンオフ信号（ＳＷ）を出力するＰＷＭ回路と、を備えたものである。
【発明の効果】
【００１２】
本発明によれば、高速応答性が必要なＰＷＭ回路（オンオフ信号を発生する回路）は応答性が優れるアナログ回路とし、それ以外の制御回路はデジタル回路としているので、前記デジタル回路部分には、それほど前記高速応答性が必要でなくなる。従って、前記デジタル回路部分には動作周波数の低い汎用マイクロコンピュータを適用することができるので、安価に高分解能を確保し、出力電圧の安定化が可能なＤＣ／ＤＣコンバータを実現できるという効果を奏する。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態におけるＤＣ／ＤＣコンバータのブロック回路図
【図２】従来のＤＣ／ＤＣコンバータのブロック回路図
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態について図面を参照しながら説明する。
【００１５】
（実施の形態１）
図１は本発明の実施の形態におけるＤＣ／ＤＣコンバータのブロック回路図である。なお、図１において太線は電力系配線を、細線は信号系配線を、それぞれ示す。
【００１６】
図１において、ＤＣ／ＤＣコンバータ１１の入力端子１３には入力電圧Ｖｉを有する直流電圧源１５の正極が電気的に接続されている。なお、直流電圧源１５の負極はグランドに接続されるとともに、ＤＣ／ＤＣコンバータ１１のグランド端子１７と電気的に接続されている。従って、ＤＣ／ＤＣコンバータ１１には入力電圧Ｖｉが入力される。
【００１７】
一方、ＤＣ／ＤＣコンバータ１１の出力端子１９には負荷２１が電気的に接続されている。なお、負荷２１のグランドはグランド端子１７と電気的に接続されている。従って、負荷２１にはＤＣ／ＤＣコンバータ１１の出力端子１９から出力される出力電圧Ｖｏが印加される。
【００１８】
次に、ＤＣ／ＤＣコンバータ１１の内部構成について説明する。入力端子１３は第１スイッチング素子２３と電気的に接続されている。ここで、第１スイッチング素子２３は外部からオンオフ制御が可能なＦＥＴを用いた。この第１スイッチング素子２３には、グランドとの間に第２スイッチング素子２５が電気的に接続される。ここで、第２スイッチング素子２５も第１スイッチング素子２３と同様にＦＥＴで構成される。このような構成から、入力端子１３には複数、すなわち図１では合計２個のスイッチング素子（第１スイッチング素子２３と第２スイッチング素子２５）が電気的に接続される。
【００１９】
第１スイッチング素子２３と第２スイッチング素子２５との接続点には、インダクタ２７の一端が電気的に接続されている。インダクタ２７の他端は出力端子１９に流れる電流Ｉを検出して出力する電流検出回路２９の構成部品であるシャント抵抗器３１を介して出力端子１９と電気的に接続されている。なお、出力端子１９には出力電圧Ｖｏを平滑化するための平滑コンデンサ３３がグランドとの間に電気的に接続されている。
【００２０】
また、出力電圧Ｖｏを制御するために、ＤＣ／ＤＣコンバータ１１には電流検出回路２９の他に、入力端子１３に電気的に接続され入力電圧Ｖｉを検出して出力する入力電圧検出回路３５と、出力端子１９に電気的に接続され出力電圧Ｖｏを検出して出力する出力電圧検出回路３７とを備える。
【００２１】
ここで、入力電圧検出回路３５、出力電圧検出回路３７および電流検出回路２９の詳細構成について説明する。
【００２２】
まず、入力電圧検出回路３５は、入力端子１３とグランド端子１７の間に接続された２個の直列抵抗器からなる入力電圧検出抵抗器３９と、２個の入力電圧検出抵抗器３９の接続点に接続されたボルテージフォロア回路４１と、ボルテージフォロア回路４１の出力に接続された第１Ａ／Ｄコンバータ４３とから構成される。従って、第１Ａ／Ｄコンバータ４３からは入力電圧Ｖｉに応じて変換された入力電圧信号Ｖｉｄ（デジタル信号）が出力される。
【００２３】
なお、ボルテージフォロア回路４１は入力電圧検出抵抗器３９と第１Ａ／Ｄコンバータ４３とのインピーダンス変換を行うために用いているが、これは第１Ａ／Ｄコンバータ４３の入力インピーダンスが入力電圧検出抵抗器３９の抵抗値より十分大きい場合はなくてもよい。
【００２４】
次に、出力電圧検出回路３７の構成は入力電圧検出回路３５のそれとほぼ同じである。すなわち、出力端子１９とグランド端子１７の間に接続された２個の直列抵抗器からなる出力電圧検出抵抗器４５と、２個の出力電圧検出抵抗器４５の接続点に接続されたボルテージフォロア回路４７と、ボルテージフォロア回路４７の出力に接続された第２Ａ／Ｄコンバータ４９とから構成される。従って、第２Ａ／Ｄコンバータ４９からは出力電圧Ｖｏに応じて変換された出力電圧信号Ｖｏｄ（デジタル信号）が出力される。
【００２５】
なお、ボルテージフォロア回路４７についても、ボルテージフォロア回路４１と同様に、出力電圧検出抵抗器４５と第２Ａ／Ｄコンバータ４９とのインピーダンス変換を行うために用いているが、これは第２Ａ／Ｄコンバータ４９の入力インピーダンスが出力電圧検出抵抗器４５の抵抗値より十分大きい場合はなくてもよい。
【００２６】
次に、電流検出回路２９は、上記したシャント抵抗器３１の両端に接続された差動増幅器５１と、差動増幅器５１の出力に接続された第３Ａ／Ｄコンバータ５３とから構成される。従って、第３Ａ／Ｄコンバータ５３からは電流Ｉに応じて変換された電流信号Ｉｄ（デジタル信号）が出力される。
【００２７】
なお、図１では電流検出回路２９が出力端子１９に電気的に接続される構成を示しているが、これに限定されるものではなく、例えば入力端子１３に電気的に接続してもよいし、第２スイッチング素子２５に電気的に接続してもよい。これらのどの位置に接続しても、ＤＣ／ＤＣコンバータ１１の電力系配線に流れる電流Ｉを反映した電流信号Ｉｄが得られる。
【００２８】
また、第１Ａ／Ｄコンバータ４３、第２Ａ／Ｄコンバータ４９および第３Ａ／Ｄコンバータ５３には、いずれも変換ビット数が１０ビットのものを用いた。但し、前記変換ビット数は１０ビットに限定されるものではなく、必要とする出力電圧Ｖｏの安定化精度に応じて決定すればよい。
【００２９】
第１Ａ／Ｄコンバータ４３、第２Ａ／Ｄコンバータ４９および第３Ａ／Ｄコンバータ５３は演算回路５５と電気的に接続されている。さらに、演算回路５５にはメモリ５７が電気的に接続されている。従って、演算回路５５は第１Ａ／Ｄコンバータ４３、第２Ａ／Ｄコンバータ４９および第３Ａ／Ｄコンバータ５３から出力される入力電圧信号Ｖｉｄ、出力電圧信号Ｖｏｄおよび電流信号Ｉｄを読み込み、メモリ５７に記憶されたソフトウエアやデータにより第１スイッチング素子２３と第２スイッチング素子２５をオンオフ動作させて、入力電圧信号Ｖｉｄ、出力電圧信号Ｖｏｄまたは電流信号Ｉｄの少なくともいずれかを既定の目標値に一致させるように制御するための制御信号Ｃｔｄを求めて出力する構成を有する。なお、メモリ５７は図示しない外部回路からの交信データ信号ｄａｔａにより演算回路５５を介してメモリデータ信号ｍｅｍで前記ソフトウエアやデータの書き替えが可能な構成を有する。また、前記既定の目標値は、直流電圧源１５や負荷２１が比較的安定している場合はメモリ５７にあらかじめ記憶させておき、直流電圧源１５や負荷２１の動作状況等が大きく変動する場合は、それに応じてＤＣ／ＤＣコンバータ１１を最適に動作させるように前記外部回路から交信データ信号ｄａｔａにより演算回路５５に入力される。
【００３０】
ここで、本実施の形態では演算回路５５、第１Ａ／Ｄコンバータ４３、第２Ａ／Ｄコンバータ４９、第３Ａ／Ｄコンバータ５３、およびメモリ５７が全て１チップのマイクロコンピュータ５９に内蔵された構成とした。これにより、回路の部品点数や実装面積の削減が可能となり低コスト化が図れる。また、このような構成とすることで、入力電圧検出回路３５のうち第１Ａ／Ｄコンバータ４３はマイクロコンピュータ５９に内蔵される。同様に、出力電圧検出回路３７のうちの第２Ａ／Ｄコンバータ４９、および電流検出回路２９のうちの第３Ａ／Ｄコンバータ５３もマイクロコンピュータ５９に内蔵される。
【００３１】
演算回路５５で求められた制御信号Ｃｔｄはデジタル信号であるので、第１スイッチング素子２３と第２スイッチング素子２５をオンオフ動作させるオンオフ信号ＳＷを生成するためのアナログ信号（制御電圧Ｃｔ）に変換する必要がある。そこで、演算回路５５にはＤ／Ａコンバータ６１が電気的に接続されている。これにより、演算回路５５から出力された制御信号ＣｔｄはＤ／Ａコンバータ６１で制御電圧Ｃｔに変換される。なお、Ｄ／Ａコンバータ６１の変換ビット数も第１Ａ／Ｄコンバータ４３等と同じ１０ビットとした。これにより、いずれかの前記変換ビット数が少ないことによる精度低下を低減できる。なお、第１Ａ／Ｄコンバータ４３等の前記変換ビット数を１０ビット以外に決定した場合は、その変換ビット数にＤ／Ａコンバータ６１も合わせればよい。また、例えばＤ／Ａコンバータ６１の前記変換ビット数だけが高い場合は、精度面では問題ないものの、第１Ａ／Ｄコンバータ４３等の入力系における前記変換ビット数が１０ビットしかなければ、それ以上の前記変換ビット数を有する高価なＤ／Ａコンバータ６１を使用する意義は低い。従って、Ｄ／Ａコンバータ６１の前記変換ビット数も第１Ａ／Ｄコンバータ４３等の前記変換ビット数と同じ１０ビットとすることで必要十分な変換ビット数となる。これらのことから、前記変換ビット数を同じにすることで安価に出力電圧Ｖｏの安定化を図ることが可能となる。
【００３２】
Ｄ／Ａコンバータ６１と、第１スイッチング素子２３および第２スイッチング素子２５の間にはオンオフ信号ＳＷを生成するＰＷＭ回路６３が電気的に接続されている。具体的には、Ｄ／Ａコンバータ６１の出力がＰＷＭ回路６３に内蔵された比較回路６５の一方の入力端に接続される。一方、ＰＷＭ回路６３には発振回路として三角波発生回路６７が内蔵されており、その出力が比較回路６５の他方の入力端に電気的に接続される。従って、比較回路６５には制御電圧Ｃｔと、三角波発生回路６７から出力される三角波信号Ｔｒｉが入力される。これにより、比較回路６５は両者を比較した結果から制御電圧Ｃｔに応じたパルス状のオンオフ信号ＳＷを出力する。
【００３３】
なお、ＰＷＭ回路６３における発振回路として、本実施の形態１では三角波発生回路６７を用いたが、これはのこぎり波発生回路であってもよい。いずれの波形を用いても、高精度にオンオフ信号ＳＷを得ることができる。また、波形として正弦波などの周期的に変化する他の波形を用いることも可能であるが、オンオフ信号ＳＷの時比率における精度の観点からは、上記した三角波、またはのこぎり波の方が、制御信号Ｃｔｄに対する制御電圧Ｃｔのリニアリティが良好なため、制御電圧Ｃｔが安定し高精度化が図れる。ゆえに、三角波、またはのこぎり波を用いる方が望ましい。これらのことから、三角波、またはのこぎり波を発生する発振回路（三角波発生回路６７）と、比較回路６５とからＰＷＭ回路６３を構成することにより、回路構成が簡易で安価に、かつ高精度にオンオフ信号ＳＷを得ることができる。
【００３４】
ＰＷＭ回路６３から出力されたオンオフ信号ＳＷは第１駆動回路６８を介して第１スイッチング素子２３に入力されるとともに、反転回路６９を通して反転したオンオフ信号ＳＷが第２駆動回路７１を介して第２スイッチング素子２５に入力される。その結果、第１スイッチング素子２３と第２スイッチング素子２５はオンオフ信号ＳＷのパルス波形に従って、交互にオンオフ動作を繰り返す。
【００３５】
なお、三角波発生回路６７は演算回路５５と電気的に接続されている。従って、演算回路５５は三角波制御信号Ｔｒｄを三角波発生回路６７に出力することにより、三角波信号Ｔｒｉの発振周波数や時比率の制限等を制御することができる。
【００３６】
また、第１駆動回路６８と第２駆動回路７１はオンオフ信号ＳＷに応じて、それぞれ第１スイッチング素子２３と第２スイッチング素子２５を直接駆動するための回路であり、これらは演算回路５５とも電気的に接続されている。従って、演算回路５５は第１駆動信号ＩＯ１を出力することにより、第１スイッチング素子２３がオンオフ信号ＳＷに応じたオンオフ動作を行うか、またはオンオフ信号ＳＷにかかわらず第１スイッチング素子２３をオフにするかを制御することができる。同様に、演算回路５５は第２駆動信号ＩＯ２を出力することにより、第２スイッチング素子２５がオンオフ信号ＳＷに応じたオンオフ動作を行うか、またはオンオフ信号ＳＷにかかわらず第２スイッチング素子２５をオフにするかを制御することができる。
【００３７】
次に、このようなＤＣ／ＤＣコンバータ１１の動作について説明する。
【００３８】
まず、出力電圧Ｖｏが前記既定の目標値である基準出力電圧値Ｖｒｄに至るように制御して、負荷２１に安定した出力電圧Ｖｏを供給する基本的な動作について説明する。
【００３９】
演算回路５５はＤＣ／ＤＣコンバータ１１を起動するために、所定の周波数情報を有する三角波制御信号Ｔｒｄを三角波発生回路６７に出力する。これにより、三角波発生回路６７は前記所定の周波数の三角波を三角波信号Ｔｒｉとして出力する。本実施の形態では前記所定の周波数を１００ｋＨｚとした。従って、第１スイッチング素子２３と第２スイッチング素子２５のオンオフ周期は１０μ秒となる。この所定の周波数であれば、直流電圧源１５に入力電圧Ｖｉの電圧変動が発生したとしても、出力電圧Ｖｏを調整して安定した電圧を負荷２１に十分供給できる応答性が得られる。
【００４０】
なお、ＤＣ／ＤＣコンバータ１１を起動する際に、第１スイッチング素子２３、または第２スイッチング素子２５のオンオフ期間の時比率を０から徐々に増加させるソフトスタートを行っている。この場合、第１スイッチング素子２３を基準とする場合は前記時比率を０から増加させ、第２スイッチング素子２５を基準とする場合は反転回路６９を通すので前記時比率を１から減少させるように、演算回路５５は制御信号Ｃｔｄを変化させるようにプログラミングしておく。この制御を行っている際に、演算回路５５は第１駆動信号ＩＯ１、または第２駆動信号ＩＯ２のいずれかをオフとすることで、第１スイッチング素子２３、または第２スイッチング素子２５を一定期間オフにする。その結果、電流Ｉの逆流可能性を低減することができる。このように、演算回路５５におけるソフトウエアにより、前記ソフトスタート制御や逆流可能性の低減という機能を容易に実現することが可能となる。
【００４１】
また、別の起動方法として、入力電圧Ｖｉと出力電圧Ｖｏが、それぞれ入力電圧検出回路３５と出力電圧検出回路３７により検出されているので、演算回路５５から出力される制御信号Ｃｔｄの初期値として、前記時比率がＶｏ／Ｖｉになるように決定してもよい。これにより、ＤＣ／ＤＣコンバータ１１の起動直後における電流Ｉの増大を低減することができる。
【００４２】
起動後は負荷２１への出力電圧Ｖｏを安定化するために、演算回路５５は出力電圧検出回路３７の第２Ａ／Ｄコンバータ４９から、現在の出力電圧Ｖｏの値をデジタル化した出力電圧信号Ｖｏｄを読み込む。この出力電圧信号Ｖｏｄの値がメモリ５７にあらかじめ記憶された基準出力電圧値Ｖｒｄに至るように、演算回路５５は制御信号Ｃｔｄを求めてＤ／Ａコンバータ６１に出力する。Ｄ／Ａコンバータ６１は制御信号Ｃｔｄを制御電圧Ｃｔに変換して、ＰＷＭ回路６３の比較回路６５に出力する。その結果、アナログ系のＰＷＭ回路６３により三角波信号Ｔｒｉと制御電圧Ｃｔからオンオフ信号ＳＷが生成され、第１スイッチング素子２３と第２スイッチング素子２５のオンオフ動作が行われる。このような動作を繰り返してフィードバック制御を行うことにより出力電圧Ｖｏを安定化しているのであるが、この時、オンオフ信号ＳＷの分解能により出力電圧Ｖｏの精度が大きく影響されるので、本実施の形態ではオンオフ信号ＳＷの分解能を０．１％とした。従って、上記した１０μ秒のオンオフ周期に対し、その分解能は１０ｎ（ナノ）秒が必要となるが、アナログ系のＰＷＭ回路６３とすることで十分に確保できる。
【００４３】
一方、従来の図２の構成に示したように前記制御パルス（図１のオンオフ信号ＳＷに相当）までを全てマイクロコンピュータでデジタル処理した場合について考える。本実施の形態と同様な周波数（１００ｋＨｚ）で前記制御パルスを生成する場合、上記したように必要な精度が１０ｎ秒であるので、この精度を確保するために前記制御パルスの生成に必要な周波数は少なくとも１０ｎ秒の逆数である１００ＭＨｚとなる。実際には前記マイクロコンピュータが前記制御パルスを生成するだけでなく、電圧の読み込みや目標値との比較等の処理も行う必要があるため、前記マイクロコンピュータの動作クロック周波数を１００ＭＨｚよりも高くする必要がある。このような高周波数に対応するために、全ての制御をデジタル化すると、前記ＤＳＰのような高価なマイクロコンピュータを用いる必要があることがわかる。
【００４４】
従って、本実施の形態におけるＤＣ／ＤＣコンバータ１１の基本動作では、出力電圧Ｖｏと基準出力電圧値Ｖｒｄとの比較から制御信号Ｃｔｄを出力する部分までがデジタル化され、高精度（＝高周波数）が要求されるＰＷＭ回路６３についてはアナログ系回路としているので、マイクロコンピュータ５９にはそれほどの高周波数は要求されず、動作クロック周波数が１０ＭＨｚ程度の機器組み込み汎用マイクロコンピュータを利用することができる。その結果、マイクロコンピュータ５９のコストを大幅に抑制することができる。
【００４５】
次に、本実施の形態におけるＤＣ／ＤＣコンバータ１１の安全確保動作について説明する。まず、入力電圧Ｖｉを入力電圧検出回路３５で検出することにより、直流電圧源１５の電圧が過電圧に至っているか否かを監視している。具体的には、入力電圧検出回路３５の第１Ａ／Ｄコンバータ４３から出力された入力電圧信号Ｖｉｄが演算回路５５に入力される。演算回路５５はメモリ５７に記憶した過電圧値Ｖｍｄ（前記既定の目標値に相当）を入力電圧信号Ｖｉｄの値と比較し、もし入力電圧信号Ｖｉｄの値が過電圧値Ｖｍｄを超えていれば、ＤＣ／ＤＣコンバータ１１の構成部品や負荷２１を保護するために、ＤＣ／ＤＣコンバータ１１の動作を停止するよう第１駆動信号ＩＯ１と第２駆動信号ＩＯ２を出力する。ここで、第１スイッチング素子２３にはＦＥＴを用いているが、その寄生ダイオード（図示せず）のアノード側は入力端子１３になるように接続されている。また、第２スイッチング素子２５にもＦＥＴを用いており、その寄生ダイオード（図示せず）のアノード側がグランドになるように接続されている。従って、第１駆動信号ＩＯ１と第２駆動信号ＩＯ２により第１スイッチング素子２３と第２スイッチング素子２５がオフになると、過電圧が第１スイッチング素子２３より後段に印加される可能性を低減できる。
【００４６】
なお、ここでは第１スイッチング素子２３と第２スイッチング素子２５をオフにする制御を説明したが、この制御に限定されるものではなく、第１スイッチング素子２３と第２スイッチング素子２５をオフにせずに制御信号Ｃｔｄにより入力電圧Ｖｉの増加を抑制することも可能である。この場合、演算回路５５は出力電圧Ｖｏに対する制御に優先して入力電圧信号Ｖｉｄが前記既定の目標値に一致するように制御を行う。その結果、入力電圧Ｖｉが過電圧に至らないように制御できる。
【００４７】
次に、出力端子１９に流れる電流Ｉを電流検出回路２９で検出することにより、過電流が流れているか否かを監視している。具体的には、電流検出回路２９の第３Ａ／Ｄコンバータ５３から出力された電流信号Ｉｄが演算回路５５に入力される。演算回路５５はメモリ５７に記憶した過電流値Ｉｍｄ（前記既定の目標値に相当）を電流信号Ｉｄの値と比較し、もし電流信号Ｉｄの値が過電流値Ｉｍｄを超えていれば、ＤＣ／ＤＣコンバータ１１の構成部品や負荷２１を保護するために、ＤＣ／ＤＣコンバータ１１の動作を停止するよう第１駆動信号ＩＯ１と第２駆動信号ＩＯ２を出力する。この後の動作は上記した過電圧監視の動作と同じである。このような動作により、第１スイッチング素子２３と第２スイッチング素子２５がオフになることにより、過電流が後段に流れる可能性を低減できる。
【００４８】
なお、ここでも第１スイッチング素子２３と第２スイッチング素子２５をオフにする制御を説明したが、この制御に限定されるものではなく、上記した過電圧抑制のために第１スイッチング素子２３と第２スイッチング素子２５をオフにせずに制御信号Ｃｔｄにより入力電圧Ｖｉの増加を抑制する動作と同様に、第１スイッチング素子２３と第２スイッチング素子２５をオフにせずに制御信号Ｃｔｄにより電流Ｉの制限を行うことができる。この場合、演算回路５５は出力電圧Ｖｏに対する制御に優先して電流信号Ｉｄが前記既定の目標値に一致するように制御を行う。その結果、電流Ｉが過電流に至らないように制御できる。
【００４９】
以上のことから、過電圧や過電流の監視による安全確保動作については、出力電圧Ｖｏが基準出力電圧値Ｖｒｄに至るようにする前記フィードバック制御よりも優先度を高くしている。従って、もし過電圧や過電流が検出されれば、前記フィードバック制御による出力電圧Ｖｏの安定化を中断し、ＤＣ／ＤＣコンバータ１１の動作を停止するか、または入力電圧信号Ｖｉｄが過電圧値Ｖｍｄと一致するように、あるいは電流信号Ｉｄが過電流値Ｉｍｄと一致するようにＤＣ／ＤＣコンバータ１１を制御して安全性を確保する。なお、過電圧や過電流が検出されると、演算回路５５は前記外部回路に対し過電圧や過電流の発生を交信データ信号ｄａｔａにより知らせる。これにより、前記外部回路は過電圧や過電流に対応した制御や使用者への警告を行うことが可能となる。
【００５０】
また、前記既定の目標値である基準出力電圧値Ｖｒｄ、過電圧値Ｖｍｄ、および過電流値Ｉｍｄはいずれもメモリ５７に記憶されているが、メモリ５７がメモリデータ信号ｍｅｍによる書き替え可能な構成であるので、直流電圧源１５や負荷２１の仕様が変更になった場合に、前記外部回路からの交信データ信号ｄａｔａを受信した演算回路５５がメモリデータ信号ｍｅｍをメモリ５７へ出力することにより、基準出力電圧値Ｖｒｄ、過電圧値Ｖｍｄ、および過電流値Ｉｍｄを書き替えることができる。その結果、ＤＣ／ＤＣコンバータ１１のハードウエアにおける部品変更を伴わず、容易かつ安価に仕様変更が可能となる。さらに、同一のハードウエアで多様な仕様のＤＣ／ＤＣコンバータ１１をデータの書き替えだけで作り分けられるので、多品種を安価に作製することができる。
【００５１】
また、演算回路５５により、制御信号Ｃｔｄの値に上限値、または下限値を設けるようソフトウエアで制限する構成としてもよい。これにより、例えば前記上限値を設けた場合、制御信号Ｃｔｄは前記上限値以上の値にならないので、オンオフ信号ＳＷの時比率に対し上限が制御されることになる。その結果、前記時比率の最大値である１になることがなくなるので、例えば第１スイッチング素子２３がオンのままになる可能性を低減することができる。ゆえに、直流電圧源１５から負荷２１へ過電流が流れ続ける可能性も低減できる。
【００５２】
一方、制御信号Ｃｔｄの値に下限値を設けた場合は、オンオフ信号ＳＷの時比率に対し下限が制御されることになる。その結果、前記時比率の最小値である０になることがなくなるので、例えば反転回路６９によりオンオフの状態が反転する第２スイッチング素子２５において、オンのままになる可能性を低減することができる。ゆえに、負荷２１の両端が短絡し続ける可能性も低減できるので、例えば負荷２１として前記蓄電素子を用いた場合、前記短絡により大電流が流れ続ける可能性が低減される。
【００５３】
さらに、制御信号Ｃｔｄの値に上限値と下限値の両方を設けるようにしてもよい。この場合、第１スイッチング素子２３と第２スイッチング素子２５の両方に対してオンのままになる可能性が低減されるので、前記過電流と前記短絡の両方の可能性を低減できる。
【００５４】
これらのことから、演算回路５５により、制御信号Ｃｔｄに上限値、または下限値の少なくともいずれかを設けることで、オンオフ信号ＳＷの前記時比率における上限、または下限の少なくともいずれかを制御することで、前記安全確保動作をさらに充実させることができる。
【００５５】
以上の構成、動作により、ＤＣ／ＤＣコンバータ１１の制御回路として、高速応答性に優れるＰＷＭ回路６３をアナログ系回路とし、それ以外をデジタル系回路としたので、前記デジタル系回路には動作クロック周波数の低い汎用のマイクロコンピュータ５９が適用できる。従って、安価に高分解能を確保し、出力電圧の安定化が可能なＤＣ／ＤＣコンバータ１１を実現できる。
【００５６】
なお、本実施の形態では、安全確保のために入力電圧検出回路３５や電流検出回路２９を用いているが、これは直流電圧源１５の電圧安定性が確保されていて過電圧が発生しない場合（例えば電池）や、直流電圧源１５に過電流防止機能が内蔵されている場合は、これら入力電圧検出回路３５や電流検出回路２９はなくてもよい。また、直流電圧源１５の前記電圧安定性は確保されているが過電流対策がなされていない場合には電流検出回路２９のみを、前記過電流対策がなされているが前記電圧安定性が確保されていない場合には入力電圧検出回路３５のみを、それぞれ設ける構成としてもよい。なお、入力電圧検出回路３５や電流検出回路２９の少なくとも１つがない構成であれば、それに応じて第１Ａ／Ｄコンバータ４３や第３Ａ／Ｄコンバータ５３の少なくとも１つがマイクロコンピュータ５９に内蔵されない構成となる。
【００５７】
また、本実施の形態において、ＤＣ／ＤＣコンバータ１１を定電流源として使用する場合は、電流検出回路２９のみを設け、入力電圧検出回路３５と出力電圧検出回路３７の両方がない構成でもよい。この場合、演算回路５５は電流検出回路２９で検出された電流信号Ｉｄの値が基準電流値Ｉｒｄに至るように制御信号Ｃｔｄを出力する動作を行う。これにより、定電流が負荷２１に供給される。但し、このような構成の場合は入力電圧検出回路３５と出力電圧検出回路３７の両方がないので、直流電圧源１５が過電圧に至ることがなく安定している仕様のものを適用するとともに、負荷２１が過電圧に至らない構成とするか過電圧検出を負荷２１が行う構成とする必要がある。従って、前記定電流源として使用する場合においても、直流電圧源１５や負荷２１の仕様や構成によっては、入力電圧検出回路３５、または出力電圧検出回路３７、あるいは両者を設ける構成としてもよい。この場合、制御の優先度としては、入力電圧検出回路３５からの入力電圧信号Ｖｉｄや出力電圧検出回路３７からの出力電圧信号Ｖｏｄが過電圧に至っているか否かの判断が高優先となり、定電流制御動作の優先度は次点となる。
【００５８】
また、本実施の形態において、負荷２１として蓄電素子を用い、ＤＣ／ＤＣコンバータ１１を双方向構成とすることで前記蓄電素子の充放電回路として使用する構成としてもよい。これにより、直流電圧源１５の電圧変動が大きい場合に前記蓄電素子への変動分の電力を充放電することで、直流電圧源１５の電圧安定化を図ることが可能となる。このような用途の具体例としては、例えば車両において直流電圧源１５をバッテリとし、前記蓄電素子を電気二重層キャパシタとするとともに、直流電圧源１５と並列に電装品を接続することで、前記電装品の電力使用状況や前記車両の発電機の発電量により変動するバッテリ電圧を前記電気二重層キャパシタの電力で安定化する構成が挙げられる。この構成における制御としては、直流電圧源１５の入力電圧Ｖｉを安定化させる動作となるため、演算回路５５は入力電圧検出回路３５から出力される入力電圧信号Ｖｉｄがあらかじめメモリ５７に記憶された基準入力電圧値Ｖｓｄに至るように制御信号Ｃｔｄを出力する動作となる。ここで、図１では直流電圧源１５側が入力として定義しているため、前記バッテリ電圧の安定化の場合は入力電圧Ｖｉに対する制御という表記になるが、実際には前記蓄電素子（負荷２１側）が入力となり、前記バッテリ（直流電圧源１５側）が出力となる。ゆえに、ＤＣ／ＤＣコンバータ１１を前記車両に適用した場合であっても、実質的には演算回路５５は出力電圧Ｖｏ（図１では入力電圧Ｖｉに相当）を制御するための制御信号Ｃｔｄを求めて出力する動作となる。しかし、表記上の複雑さを回避するために、以下の説明では図１に示した記号を用いて述べる。
【００５９】
また、前記車両に適用する構成において、演算回路５５は過電流監視のために電流検出回路２９から出力される電流信号Ｉｄを過電流値Ｉｍｄと比較し、過電流値Ｉｍｄを超えないように制御するとともに、前記蓄電素子の過充電を避けるために出力電圧検出回路３７から出力される出力電圧信号Ｖｏｄをあらかじめメモリ５７に記憶された上限電圧値Ｖｕｄと比較し、上限電圧値Ｖｕｄを超えないように制御している。従って、この場合は電流Ｉと出力電圧Ｖｏに対しての制御優先度が高く、入力電圧Ｖｉに対する制御優先度は次点となる。
【００６０】
また、上記の制御において、直流電圧源１５（前記バッテリ）の電圧変動が少ない期間は、入力電圧Ｖｉの制御を行わない構成としてもよい。これにより、ＤＣ／ＤＣコンバータ１１は前記蓄電素子を定電流定電圧で充電する充電回路とすることができる。
【００６１】
また、上記した車両用のバッテリ電圧安定化の構成を停電時等の非常用バックアップ電源として用いることもできる。この場合は一般に大電力を蓄電する必要があるので、多数の前記蓄電素子が必要となる。このような構成では、前記各蓄電素子の電圧バラツキが発生するので、バランス回路により前記電圧バラツキが調整される。この時、前記各蓄電素子の電圧を測定するため、全蓄電素子の電圧（出力電圧Ｖｏに相当）は前記バランス回路により知ることが可能となる。従って、このような構成の場合はＤＣ／ＤＣコンバータ１１に出力電圧検出回路３７を特に設けなくてもよい。さらに、非常時にバックアップする際の電流Ｉの最大値が決まっているような場合には、ＤＣ／ＤＣコンバータ１１の回路部品が前記最大値に対し十分に対応できるように設計しておくことで、電流検出回路２９を特に設けない構成としてもよい。
【００６２】
以上のことから、様々な用途に応じてＤＣ／ＤＣコンバータ１１には入力電圧検出回路３５、出力電圧検出回路３７、または電流検出回路２９のうち、少なくともいずれかが備えられていればよい。従って、演算回路５５は第１Ａ／Ｄコンバータ４３、第２Ａ／Ｄコンバータ４９または第３Ａ／Ｄコンバータ５３の少なくともいずれかが電気的に接続され、入力電圧信号Ｖｉｄ、出力電圧信号Ｖｏｄまたは電流信号Ｉｄの少なくともいずれかを前記既定の目標値に一致させるように制御するための制御信号Ｃｔｄを求めて出力する動作を行う。この場合、用途に応じてＤＣ／ＤＣコンバータ１１の制御対象や優先度が変わるので、入力電圧信号Ｖｉｄ、出力電圧信号Ｖｏｄまたは電流信号Ｉｄの少なくともいずれかに対する前記既定の目標値を前記外部回路から交信データ信号ｄａｔａで受信して適宜更新する構成としてもよいし、メモリ５７に記憶した演算回路５５の動作を司るソフトウエアや前記既定の目標値を前記外部回路から書き替える構成としてもよい。
【００６３】
また、演算回路５５は入力電圧信号Ｖｉｄまたは出力電圧信号Ｖｏｄを前記既定の目標値に一致させるように電流目標値Ｉｄｔを決定し、電流信号Ｉｄを電流目標値Ｉｄｔに一致させるように制御するための制御信号Ｃｔｄを求めて出力するようにしてもよい。具体的には、まず演算回路５５が入力電圧信号Ｖｉｄまたは出力電圧信号Ｖｏｄのいずれかを前記既定の目標値に一致させるために、両者の差を求める。次に、得られた前記差を増幅し、前記両者の差を小さくするように電流目標値Ｉｄｔを決定する。次に、この電流目標値Ｉｄｔと電流信号Ｉｄとの差を増幅して、これらの差を小さくするように制御信号Ｃｔｄを求めることで、電流信号Ｉｄを電流目標値Ｉｄｔに一致させるようにＤＣ／ＤＣコンバータ１１を制御する。このような動作により、ＤＣ／ＤＣコンバータ１１は入力電圧Ｖｉまたは出力電圧Ｖｏの制御時にも電流Ｉを常に確実に制御することができるので、より安定した制御を実現することができる。
【００６４】
また、本実施の形態では、第１Ａ／Ｄコンバータ４３、第２Ａ／Ｄコンバータ４９および第３Ａ／Ｄコンバータ５３がいずれもマイクロコンピュータ５９に内蔵された構成を示したが、これらは少なくともいずれかがマイクロコンピュータ５９に対して外付けされる構成としてもよい。この場合、マイクロコンピュータ５９として、内蔵Ａ／Ｄコンバータの数が少ない、もしくは内蔵しないものが使用できるので、マイクロコンピュータ５９のコストを低減できる。但し、その分外付けＡ／Ｄコンバータが必要となるので、トータルコストを考慮していくつ外付けにするかを適宜決定すればよい。
【００６５】
また、本実施の形態では、メモリ５７もマイクロコンピュータ５９に内蔵する構成としたが、これは外付けメモリとしてもよい。これにより、メモリ容量を任意に増やせるので、ＤＣ／ＤＣコンバータ１１以外の回路に必要なメモリをまとめることが可能となる。その結果、回路毎にメモリを設ける際のメモリ個数や総メモリ容量によっては、まとめた方がコスト低減を図ることができる場合があるので、トータルコストを考慮して外付けにするか内蔵するかを適宜決定すればよい。
【００６６】
また、本実施の形態では、Ｄ／Ａコンバータ６１をマイクロコンピュータ５９とは別体構成としたが、これはマイクロコンピュータ５９に内蔵された構成としてもよい。この場合、本実施の形態では１０ビットのＤ／Ａコンバータ６１を用いているので、１０ビットの内蔵Ｄ／Ａコンバータを有する汎用マイクロコンピュータが必要となる。従って、そのような汎用マイクロコンピュータを用いる場合と、別体構成とする場合でトータルコストを考慮して構成を決定すればよい。
【００６７】
また、本実施の形態では、演算回路５５が第１Ａ／Ｄコンバータ４３、第２Ａ／Ｄコンバータ４９および第３Ａ／Ｄコンバータ５３からの各種電流電圧信号（入力電圧信号Ｖｉｄ、出力電圧信号Ｖｏｄおよび電流信号Ｉｄ）を読み込んでいるが、これはあらかじめ決定した既定回数分の前記各種電流電圧信号を読み込んで、例えば平均値を求めてもよい。これにより、前記各種電流電圧信号の精度が向上し出力電圧Ｖｏの安定化が図れる。さらに、過去の前記各種電流電圧信号をメモリ５７に記憶しておき、それらの値との平均化処理を行ってもよい。これにより、単発ノイズ等による前記各種電流電圧信号の変動を抑制できるので、さらなる高精度化が可能となり出力電圧Ｖｏの安定性が向上する。なお、演算方法は上記した平均値に限定されるものではなく、必要な精度が確保できれば中央値や最頻値を用いてもよいし、平均化の演算方法も単なる相加平均に限らず、例えば前回値と今回値の間で重み付けをする加重平均等の方法を用いてもよい。
【００６８】
また、本実施の形態では、２個のスイッチング素子（第１スイッチング素子２３と第２スイッチング素子２５）を用いる構成としたが、これに限定されるものではなく、前記スイッチング素子を４個使用した昇降圧ＤＣ／ＤＣコンバータの構成としてもよい。
【産業上の利用可能性】
【００６９】
本発明にかかるＤＣ／ＤＣコンバータは安価に高分解能を確保し、出力電圧の安定化が可能になるので、特に低コストと高安定性が同時に要求される車両用のＤＣ／ＤＣコンバータ等として有用である。
【符号の説明】
【００７０】
１１  ＤＣ／ＤＣコンバータ
１３  入力端子
１９  出力端子
２３  第１スイッチング素子
２５  第２スイッチング素子
２９  電流検出回路
３５  入力電圧検出回路
３７  出力電圧検出回路
４３  第１Ａ／Ｄコンバータ
４９  第２Ａ／Ｄコンバータ
５３  第３Ａ／Ｄコンバータ
５５  演算回路
５７  メモリ
５９  マイクロコンピュータ
６１  Ｄ／Ａコンバータ
６３  ＰＷＭ回路
【図１】
2011166946.tif 000003
【図２】
2011166946.tif 000004