(57)【要約】【課題】周波数を高精度でスイープ可能なオシレータ回路を提供する。【解決手段】スイープ機能付きオシレータ回路１００において、第１カウンタ１０は、基準クロックＲＥＦＣＬＫをデジタルの第１設定信号Ｓ１に応じた回数カウントし、カウント完了を契機としてアサートされる第１カウント完了信号Ｓ３を生成する。Ｄ／Ａコンバータ１４は、デジタルの第２設定信号Ｓ２をアナログの制御電圧Ｖ２に変換する。ＶＣＯ２０は、制御電圧Ｖ２に応じた周波数で発振する。ＶＣＯ２０は第１カウント完了信号Ｓ３がアサートされるとリセットされる。出力合成部３０は、ＶＣＯ２０の出力信号Ｓ５を受け、オシレータ回路１００の出力信号Ｓｏｕｔを生成するとともに、第１設定信号Ｓ１、第２設定信号Ｓ２を生成する。【選択図】図１
2011055477.tif 000002
【特許請求の範囲】
【請求項１】
基準クロックをデジタルの第１設定信号に応じた回数カウントし、カウント完了を契機としてアサートされる第１カウント完了信号を生成する第１カウンタと、
デジタルの第２設定信号をアナログの制御電圧に変換するＤ／Ａコンバータと、
前記制御電圧に応じた周波数で発振する電圧制御発振器であって、前記第１カウント完了信号がアサートされるとリセットされる電圧制御発振器と、
前記電圧制御発振器の出力信号を受け、本スイープ機能付きオシレータ回路の出力信号を生成するとともに、前記第１、第２設定信号を生成する出力合成部と、
を備えることを特徴とするスイープ機能付きオシレータ回路。
【請求項２】
前記基準クロックを所定の回数カウントする第２カウンタであって、前記第１カウント完了信号がアサートされるとカウントを開始し、カウント完了を契機としてアサートされる第２カウント完了信号を生成する第２カウンタと、
前記第２カウント完了信号と前記電圧制御発振器の出力信号の位相を比較し、位相が一致したときにアサートされる位相比較信号を生成する位相比較器と、
をさらに備え、
前記出力合成部は、前記位相比較信号にもとづいて前記第１、第２設定信号を生成することを特徴とする請求項１に記載のオシレータ回路。
【請求項３】
前記出力合成部は、
前記第１設定信号の値を固定した状態で前記第２設定信号をスイープさせ、
前記位相比較信号がアサートされると、前記第１設定信号の値を所定量変化させるとともに、前記第２設定信号をリセットして再スイープさせることを特徴とする請求項２に記載のオシレータ回路。
【請求項４】
周波数をスイープアップするとき、前記第２カウンタは、前記基準クロックを１回カウントし、スイープダウンするとき、前記第２カウンタは、前記基準クロックを２回カウントすることを特徴とする請求項２に記載のオシレータ回路。
【請求項５】
前記電圧制御発振器は、
それぞれの一端の電位が固定されたＮ個（Ｎは３以上の整数）のキャパシタと、
前記Ｎ個のキャパシタをそれぞれ充電、放電する充放電回路と、
前記Ｎ個のキャパシタそれぞれの他端に生ずる電圧を所定のしきい値電圧と比較し、２つの電圧が一致したときにアサートされる電圧比較信号を、キャパシタごとに生成する電圧比較部と、
前記電圧比較信号と前記第１カウント完了信号にもとづいて、前記充放電回路を制御する制御部と、
を備え、ひとつのキャパシタに対応する前記電圧比較信号に応じた信号を出力し、
前記制御部は、
ｉ番目（１≦ｉ≦Ｎ）のキャパシタを、前記第２設定信号に応じた電流により充電するステップと、
前記ｉ番目のキャパシタに対応する前記電圧比較信号および前記第１カウント完了信号の少なくとも一方がアサートされると、ｉ＋１番目のキャパシタの充電を開始し、前記ｉ番目のキャパシタを放電するステップと、
を前記Ｎ個のキャパシタに関して順にサイクリックに繰り返すことを特徴とする請求項２から４のいずれかに記載のオシレータ回路。
【請求項６】
その周波数がスイープする周期信号の生成方法であって
第１カウンタを用いて基準クロックをデジタルの第１設定信号に応じた回数カウントし、カウント完了を契機としてアサートされる第１カウント完了信号を生成するステップと、
デジタルの第２設定信号をアナログの制御電圧に変換するステップと、
前記第１カウント完了信号がアサートされるとリセットするステップと、
前記制御電圧に応じた周波数で発振する電圧制御発振器の出力信号にもとづき、前記周期信号を生成するとともに、前記第１、第２設定信号を生成するステップと、
を備えることを特徴とする方法。
【請求項７】
前記基準クロックを所定の回数カウントする第２カウンタにより、前記第１カウント完了信号がアサートされるとカウントを開始し、カウント完了を契機としてアサートされる第２カウント完了信号を生成するステップと、
前記第２カウント完了信号と前記電圧制御発振器の出力信号の位相を比較し、位相が一致したときにアサートされる位相比較信号を生成するステップと、
をさらに備え、
前記位相比較信号にもとづいて前記第１、第２設定信号を生成することを特徴とする請求項６に記載の方法。
【請求項８】
前記第１、第２設定信号を生成するステップは、
前記第１設定信号の値を固定した状態で前記第２設定信号をスイープさせるステップと、
前記位相比較信号がアサートされると、前記第１設定信号の値を所定量変化させるとともに、前記第２設定信号をリセットして再スイープさせるステップと、
を含むことを特徴とする請求項７に記載の方法。
【請求項９】
その２次コイルに駆動対象のモータが接続されたトランスと、
その出力端子に前記トランスの１次コイルが接続されたＨブリッジ回路と、
請求項１から５のいずれかに記載のオシレータ回路と、
前記オシレータ回路の出力信号を受け、レベルシフトして前記Ｈブリッジ回路を駆動するレベルシフタと、
を備えることを特徴とするモータ駆動装置。
【請求項１０】
外部からの直流電圧を受け、それを昇圧または降圧し、前記レベルシフタおよび前記Ｈブリッジ回路の電源端子に供給するＤＣ／ＤＣコンバータ
をさらに備えることを特徴とする請求項９に記載のモータ駆動装置。
【請求項１１】
前記ＤＣ／ＤＣコンバータは、動作・非動作が切りかえ可能に構成され、その出力電圧が生ずる端子と接地端子の間に直列に設けられた２つの抵抗およびスイッチを含み、動作状態において、前記スイッチがオン状態となり、前記２つの抵抗によって分圧された電圧が、設定電圧と一致するように出力電圧が調節され、
前記ＤＣ／ＤＣコンバータの非動作状態において、前記スイッチがオフするとともに、前記レベルシフタおよび前記Ｈブリッジ回路の電源端子には、外部からの直流電圧が供給されることを特徴とする請求項１０に記載のモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数をスイープ可能なオシレータ回路に関する。
【背景技術】
【０００２】
電子回路において、周期的なパルス信号や正弦波信号の周波数をスイープさせたい場合がある。最も簡易なスイープ機能付きのオシレータは、入力された制御電圧に応じた周波数で発振するＶＣＯ（Voltage Controlled Oscillator）を含む。ＶＣＯに対する制御電圧をスイープさせることにより、ＶＣＯの出力信号の周波数をスイープすることができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−０４９９７０号公報
【特許文献２】特開昭６２−２７２６１６号公報
【特許文献３】特開２００８−０５４２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＶＣＯの入力電圧感度（入力電圧に対する出力周波数の変化）は一定ではない。したがってこの方式では、高精度に周波数をスイープできる範囲が、ＶＣＯの入力電圧範囲の制限を受ける。または、ある程度広い周波数範囲をスイープさせようとすると、ＶＣＯに対する制御電圧を広い範囲で高精度で変化させる必要がある。制御電圧を、Ｄ／Ａコンバータを用いて生成する場合、Ｄ／Ａコンバータのビット数が大きくなるとともに、高い精度が要求される。高精度なＤ／Ａコンバータを使用した場合でも、ＶＣＯの出力信号の周波数精度は、±５〜１０％程度の範囲でばらついてしまう。
【０００５】
本発明のある態様は係る状況に鑑みてなされたものであり、その例示的な目的のひとつは、周波数を高精度でスイープ可能なオシレータ回路の提供にある。
【課題を解決するための手段】
【０００６】
本発明のある態様はスイープ機能付きオシレータ回路に関する。このオシレータ回路は、基準クロックをデジタルの第１設定信号に応じた回数カウントし、カウント完了を契機としてアサートされる第１カウント完了信号を生成する第１カウンタと、デジタルの第２設定信号をアナログの制御電圧に変換するＤ／Ａコンバータと、制御電圧に応じた周波数で発振する電圧制御発振器であって、第１カウント完了信号がアサートされるとリセットされる電圧制御発振器と、電圧制御発振器の出力信号を受け、本スイープ機能付きオシレータ回路の出力信号を生成するとともに、第１、第２設定信号を生成する出力合成部と、を備える。
【０００７】
この態様によれば、電圧制御発振器（ＶＣＯ）により高精度な周期（周波数）成分をスイープするとともに、第１カウンタにより粗い周期（周波数）成分をスイープさせることができる。その結果、たとえばＶＣＯの制御電圧の電圧範囲を狭めることができ、Ｄ／Ａコンバータのビット数を下げることができる。
【０００８】
以上の構成要素の任意の組合せや、本発明の表現を、装置あるいはシステムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【０００９】
本発明によれば、周波数を高精度にスイープさせることができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態にかかるオシレータ回路の構成を示すブロック図である。
【図２】図１のオシレータ回路の動作を示すタイムチャートである。
【図３】図３（ａ）、（ｂ）は、図１の第２カウンタおよび位相比較部に関連する動作を示す図である。
【図４】図１のＶＣＯの構成例を示す回路図である。
【図５】図５（ａ）は、図４のＶＣＯの動作を示すタイムチャートであり、図５（ｂ）は、キャパシタが２個の場合の比較技術のタイムチャートである。
【図６】実施の形態に係るオシレータ回路を備えたＨブリッジドライバの構成を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１２】
図１は、実施の形態にかかるオシレータ回路１００の構成を示すブロック図である。オシレータ回路１００は、周期的な出力信号Ｓｏｕｔを生成し、その周波数Ｆｏｕｔをスイープさせる機能を有する。出力信号Ｓｏｕｔの周期Ｔｏｕｔは、周波数Ｆｏｕｔの逆数である。実施の形態に係るオシレータ回路１００を理解するには、各信号の周波数よりも周期に着目した方が便宜である。
【００１３】
オシレータ回路１００は、第１カウンタ１０、第２カウンタ１２、Ｄ／Ａコンバータ１４、ＶＣＯ２０、出力合成部３０、位相比較部３２、内部オシレータ３４を備える。
【００１４】
内部オシレータ３４は、所定の第１周波数を有する基準クロックＲＥＦＣＬＫを発生する。内部オシレータ３４は、外部からのマスタークロックＭＣＬＫを受け、それと同期して基準クロックＲＥＦＣＬＫを生成する。また、内部オシレータ３４は、マスタークロックＭＣＬＫを用いて、基準クロックＲＥＦＣＬＫの周波数Ｆｒｅｆをキャリブレーション可能に構成される。内部オシレータ３４により生成される基準クロックＲＥＦＣＬＫは、高精度な基準周期Ｔｒｅｆ（＝１／Ｆｒｅｆ）を有する。以下では、Ｔｒｅｆ＝０．３μｓとする。なお内部オシレータ３４は、マスタークロックＭＣＬＫと非同期で発振してもよい。
【００１５】
第１カウンタ１０は、基準クロックＲＥＦＣＬＫを、デジタルの第１設定信号Ｓ１に応じた回数Ｍ（Ｍは自然数）、カウントする。第１カウンタ１０は、カウント完了を契機としてアサート（ハイレベル）される第１カウント完了信号Ｓ３を生成する。つまり第１カウント完了信号Ｓ３は、第１周期Ｔ１ごとにアサートされる。ここで
Ｔ１＝Ｍ×Ｔｒｅｆ
が成り立つ。
【００１６】
Ｄ／Ａコンバータ１４は、デジタルの第２設定信号Ｓ２をアナログの制御電圧Ｖ２に変換する。ＶＣＯ２０は、制御電圧Ｖ２に応じた周波数（周期Ｔ２）で発振し、周期信号Ｓ５を生成する。たとえば、第２設定信号Ｓ２を１ＬＳＢ変化させると、ＶＣＯ２０の出力信号Ｓ５の周期Ｔ２は、０．５ｎｓ変化するものとする。
【００１７】
ＶＣＯ２０は、第１カウンタ１０からの第１設定信号Ｓ１を受ける。ＶＣＯ２０は、第１カウント完了信号Ｓ３がアサートされるとリセットされる。
【００１８】
出力合成部３０は、ＶＣＯ２０の出力信号Ｓ５を受け、スイープ機能付きオシレータ回路１００の出力信号Ｓｏｕｔを生成するとともに、第１設定信号Ｓ１、第２設定信号Ｓ２を生成する。
具体的に出力合成部３０は、
Ｔｏｕｔ＝Ｔ１＋Ｔ２
を周期とする出力信号Ｓｏｕｔを生成する。
【００１９】
以上がオシレータ回路１００の基本的な構成である。続いてその動作を説明する。図２は、図１のオシレータ回路１００の動作を示すタイムチャートである。図１のタイムチャートは、出力信号Ｓｏｕｔの周波数をスイープアップ（周期を短くしていく）する場合の動作を示す。
【００２０】
オシレータ回路１００は、出力信号Ｓｏｕｔの周期Ｔｏｕｔを、周期１０．２μｓから、０．１ｎｓステップで低下させていく。第１設定信号Ｓ１の初期値は３２、第２設定信号Ｓ２の初期値はαである。第２設定信号Ｓ２の初期値αに対して、ＶＣＯ２０の出力信号Ｓ５の周期Ｔ２は０．６μｓとなる。
【００２１】
時刻ｔ０に、出力合成部３０がスタート信号ＳＴＡＲＴを発生する。スタート信号ＳＴＡＲＴが発生すると、内部オシレータ３４が基準クロックＲＥＦＣＬＫの生成を開始する。
【００２２】
時刻ｔ０〜ｔ１の期間、第１カウンタ１０のカウントするはＭ＝３２に設定されている。つまり、Ｔ１＝３２×０．３μｓ＝０．９６μｓである。時刻ｔ０〜ｔ１の期間、第１カウンタ１０は、周期Ｔ１の第１カウント完了信号Ｓ３を繰り返し生成する。
ＶＣＯ２０は、第１カウント完了信号Ｓ３がアサートされるたびに、カウントを開始する。第２設定信号Ｓ２は時刻ｔ０〜ｔ１の期間、単調増加していき、制御電圧Ｖ２もそれに追従して増加する。つまり、ＶＣＯ２０の発振周波数は時間とともに上昇し、その周期Ｔ２は時間とともに０．６μｓから徐々に短くなっていく。
【００２３】
出力合成部３０から出力される出力信号Ｓｏｕｔの周期Ｔｏｕｔは、
Ｔｏｕｔ＝Ｔ１＋Ｔ２
を満たす。つまり時刻ｔ０〜ｔ１の間、周期Ｔｏｕｔは、９．６μｓから９．３μｓに向けて徐々に短くなる。出力信号Ｓｏｕｔの周波数Ｆｏｕｔは、１００ｋＨｚから徐々に上昇していく。
【００２４】
第２設定信号Ｓ２のスイープにともなう周期Ｔ２の変動幅ΔＴ２は、周期Ｔ１のステップ幅ΔＴ１と等しい。時刻ｔ１に、ＶＣＯ２０の出力信号Ｓ５の周期Ｔ２が、０．３μｓまで低下すると、出力合成部３０は第１カウンタ１０に対する第１設定信号Ｓ１を、１デクリメントし、第１カウンタ１０のカウント数Ｍが、３１に設定される。
【００２５】
時刻ｔ１〜ｔ２の期間、期間Ｔ１は９．３μｓに設定される。そして期間ｔ０〜ｔ１と同様に、周期Ｔ２が０．６μｓから０．３μｓにスイープされる。その結果、出力信号Ｓｏｕｔの周期Ｔｏｕｔは、９．３μｓから９．０μｓへとスイープされる。
【００２６】
オシレータ回路１００は、この処理を繰り返す。
【００２７】
この構成によれば、第１設定信号Ｓ１を変化させることにより、Ｔ１の成分を粗い分解能（３００ｎｓ）で変化させることができ、第２設定信号Ｓ２を変化させることにより、ＶＣＯ２０を利用してＴ２の成分を高い分解能（０．５ｎｓ）で変化させることができる。
【００２８】
つまり、ＶＣＯ２０により高精度な周期（周波数）成分をスイープするとともに、第１カウンタ１０により粗い周期（周波数）成分をスイープさせることができる。その結果、ＶＣＯ２０の制御電圧Ｖ２の電圧範囲を狭めることができ、Ｄ／Ａコンバータ１４に要求されるビット数を下げることができる。
【００２９】
さらに、ＶＣＯ２０の入力電圧範囲の最も好ましい領域（線形性が高く、および／または電圧感度がＤ／Ａコンバータ１４の分解能に最適な領域）を選択的に利用することができるため、出力信号Ｓｏｕｔの精度を高めることができる。
【００３０】
図２とは反対に周波数をスイープダウンさせたい場合、第１設定信号Ｓ１および第２設定信号Ｓ２を、図２とは反対に変化させればよい。
【００３１】
続いて、オシレータ回路１００のより好ましい具体的な構成を説明する。オシレータ回路１００は上述の構成に加えて、第２カウンタ１２、位相比較部３２をさらに備えている。
【００３２】
第２カウンタ１２は、基準クロックＲＥＦＣＬＫを所定の回数Ｋ（Ｋは自然数）カウントする。好ましい態様において、周波数をスイープアップするとき、Ｋ＝１であり、スイープダウンするときＫ＝２である。
【００３３】
第２カウンタ１２は、第１カウント完了信号Ｓ３がアサートされるとカウントを開始し、カウント完了を契機としてアサートされる第２カウント完了信号Ｓ４を生成する。
【００３４】
位相比較部３２は、第２カウント完了信号Ｓ４とＶＣＯ２０の出力信号Ｓ５を受ける。位相比較部３２は出力信号Ｓ５と第２カウント完了信号Ｓ４の位相を比較し、所定の関係を満たすとき（たとえば位相が一致したとき）にアサートされる位相比較信号Ｓ６を生成する。
【００３５】
出力合成部３０は、位相比較信号Ｓ６にもとづいて第１設定信号Ｓ１、第２設定信号Ｓ２を生成する。出力合成部３０の具体的な処理を説明する。
【００３６】
出力合成部３０は、第１設定信号Ｓ１の値を固定した状態で、第２設定信号Ｓ２をスイープする。そして、位相比較信号Ｓ６がアサートされると、第１設定信号Ｓ１の値を所定量変化させるとともに、第２設定信号Ｓ２をリセットして、初期値から再スイープする。
【００３７】
以上がオシレータ回路１００の具体的な構成である。
図３（ａ）、（ｂ）は、図１の第２カウンタ１２および位相比較部３２に関連する動作を示す図である。図３（ａ）は周波数をスイープアップするときの動作を、図３（ｂ）は周波数をスイープダウンするときの動作を示す。
【００３８】
図３（ａ）を参照する。スイープアップ動作時において、ＶＣＯ２０の出力信号Ｓ５の周期Ｔ２は、第２設定信号Ｓ２の初期値αに対応した値（０．６μｓ）から、０．５ｎｓステップで短くなっていく。第２カウント完了信号Ｓ４は、第２設定信号Ｓ２がアサートされた後、（Ｔｒｅｆ×１）経過後にアサートされる。つまり、スイープの結果、出力信号Ｓ５の周期Ｔ２が、０．３μｓまで短くなると、第２カウント完了信号Ｓ４がアサートされるタイミングと、出力信号Ｓ５のタイミングが一致する。タイミングが一致すると、位相比較信号Ｓ６がアサートされる。位相比較信号Ｓ６がアサートされるタイミングは、図２のタイムチャートにおける時刻ｔ１、ｔ２、ｔ３・・・に対応する。
【００３９】
図３（ｂ）を参照する。スイープダウン動作時において、ＶＣＯ２０の出力信号Ｓ５の周期Ｔ２は、第２設定信号Ｓ２の初期値αに対応した値（０．３μｓ）から、０．５ｎｓステップで長くなっていく。第２カウント完了信号Ｓ４は、第２設定信号Ｓ２がアサートされた後、（Ｔｒｅｆ×２）経過後にアサートされる。つまり、スイープの結果、出力信号Ｓ５の周期Ｔ２が、０．６μｓまで長くなると、第２カウント完了信号Ｓ４がアサートされるタイミングと出力信号Ｓ５のタイミングが一致する。
【００４０】
図３（ａ）、（ｂ）から明らかなように、第２カウンタ１２および位相比較部３２を設けることにより、第１カウンタ１０に対する第１設定信号Ｓ１を変化させるタイミングを好適に検出することができる。
【００４１】
図４は、図１のＶＣＯ２０の構成例を示す回路図である。ただしＶＣＯ２０の構成は図４に限定されるものではない。
ＶＣＯ２０は、Ｎ個（Ｎは３以上の整数）のキャパシタＣ１〜ＣＮ、充放電回路５０、電圧比較部６０、制御部７０を備える。図４は、Ｎ＝３の場合を示す。
【００４２】
キャパシタＣ１〜Ｃ３それぞれの一端は、接地されて電位が固定される。
充放電回路５０は、キャパシタＣ１〜Ｃ３をそれぞれ充電、放電する。充放電回路５０は、電流源ＣＳ１〜ＣＳ３、スイッチＳＷ１〜ＳＷ３を含む。
電流源ＣＳ１〜ＣＳ３は制御電圧Ｖ２に応じた定電流Ｉｃを生成する。電流源ＣＳ１〜ＣＳ３は、制御部７０からの制御信号に応じて、個別にオン、オフが制御可能となっており、ｉ番目（１≦ｉ≦３）の電流源ＣＳｉがオンすると、キャパシタＣｉが定電流Ｉｃによって充電される。
【００４３】
また、スイッチＳＷ１〜ＳＷ３も、制御部７０からの制御信号に応じて、個別にオン、オフが制御可能となっており、ｉ番目（１≦ｉ≦３）のスイッチＳＷｉがオンすると、キャパシタＣｉが放電される。
【００４４】
電圧比較部６０は、キャパシタＣ１〜Ｃ３それぞれの他端に生ずる電圧ＶＣ１〜ＶＣ３それぞれを所定のしきい値電圧Ｖｔｈと比較する。電圧比較部６０は、キャパシタＣ１〜Ｃ３ごとに、電圧ＶＣとしきい値電圧Ｖｔｈが一致したときにアサートされる電圧比較信号ＳＣ１〜ＳＣ３を生成する。
【００４５】
制御部７０は、電圧比較信号ＳＣ１〜ＳＣ３と、第１カウント完了信号Ｓ３にもとづいて、充放電回路５０を制御する。
制御部７０は、以下のステップを、複数のキャパシタＣ１〜Ｃ３に対してサイクリックに繰り返す。
１．  ｉ番目のキャパシタＣｉを、制御電圧Ｖ２、すなわち第２設定信号Ｓ２に応じた電流により充電する。
２．  ｉ番目のキャパシタＣｉに対応する電圧比較信号ＳＣｉおよび第１カウント完了信号Ｓ３の少なくとも一方がアサートされると、（ｉ＋１）番目のキャパシタＣｉ＋１の充電を開始する。さらにｉ番目のキャパシタＣｉを放電する。
【００４６】
図４のＶＣＯ２０は、あるキャパシタＣｉの充電開始から、次にそのキャパシタＣｉの充電を開始するまでの期間を、出力信号Ｓ５の周期Ｔ２とする。
【００４７】
図５（ａ）は、図４のＶＣＯ２０の動作を示すタイムチャートである。図４のＶＣＯ２０によれば、第１カウント完了信号Ｓ３がアサートされるたびに、発振動作をリセットすることができる。図４のＶＣＯ２０の利点は、以下の比較技術との対比によって明確となる。
図５（ｂ）は、キャパシタが２個の場合の比較技術のタイムチャートである。キャパシタが２個の場合、あるキャパシタＣ２を充電中に第１カウント完了信号Ｓ３がアサートされると、もう一方のキャパシタＣ１の充電を開始する。ところが、第１カウント完了信号Ｓ３がアサートあれたタイミングにおいて、キャパシタＣ１の電圧ＶＣ１は完全に放電されていないため、次の出力信号Ｓ５の周期Ｔ２が短くなるという問題がある。これと比較して、図４のＶＣＯ２０では、リセット（第１カウント完了信号Ｓ３のアサート）のタイミングにかかわらず、出力信号Ｓ５の周期を安定化させることができる。
【００４８】
最後に、実施の形態に係るオシレータ回路のアプリケーションの一例を説明する。図６は、実施の形態に係るオシレータ回路１００を備えたＨブリッジドライバの構成を示す回路図である。
【００４９】
このＨブリッジドライバ２は、大きく分類して４つの機能を備える。以下、各機能に関する構成を順に説明する。
【００５０】
１．  パワーセーブ・インタフェース関連ブロック（ＢＬＫ１）
パワーセーブ端子ＰＳには、ＰＳ信号が入力される。ＰＳ信号によって、制御ＩＣ２００の動作状態、スタンバイ状態が指示される。電源端子ＶＣＣには、電源電圧ＶＣＣが供給され、電池端子ＶＢＡＴには、電池電圧ＶＢＡＴが供給される。
【００５１】
パワーセーブ制御部２０２は、ＰＳ信号を監視し、動作状態とスタンバイ状態を制御する。動作状態が指示されると、パワーセーブ制御部２０２は、バンドギャップリファレンス回路２０４およびＩ２Ｃインタフェース回路２０６に通知する。これを受けてバンドギャップリファレンス回路２０４は起動し、基準電圧ＶＲＥＦを生成する。またＩ２Ｃインタフェース回路２０６は外部とのデータ伝送が可能となる。
【００５２】
保護回路２０８は、制御ＩＣ２００の温度異常を検出し、サーマルシャットダウン（ＴＳＤ）保護を実行する。また電源電圧ＶＣＣおよび電池電圧ＶＢＡＴそれぞれの低電圧ロックアウト状態を検出する。温度異常を示す信号ｔｓｄ、低電圧状態を示すｕｖｌｏｖｃｃ、ｕｖｌｏｖｂａｔは、Ｉ２Ｃインタフェース回路２０６を介して外部へと送信される。保護回路２０８は、ＰＳ信号がスタンバイ状態から動作状態へ遷移すると、それから所定時間経過後にｉｃ信号をアサートし、制御ＩＣ２００を動作状態に遷移させる。
【００５３】
２．  Ｈブリッジドライバブロック（ＢＬＫ２）
このブロックは、実施の形態に係るオシレータ回路１００を備える。
オシレータ回路１００の出力信号Ｓｏｕｔは、レベルシフト・プリドライバ回路２１０に入力される。またオシレータ回路１００は、周波数がスイープされているか否かを示すデータＳ１０を出力する。
レベルシフト・プリドライバ回路２１０は、出力信号Ｓｏｕｔをレベルシフトし、後段のＨブリッジ回路２１２へと出力する。Ｈブリッジ回路２１２の出力端子ＯＵＴＡ、ＯＵＴＢには、トランスＴＲＳの１次コイルが接続される。トランスＴＲＳの２次コイルには、ピエゾ素子（モータ）３が接続される。電流検出回路２１４は、過電流状態を検出し、検出結果を示す信号ｃｌ２を生成する。電流検出回路２１４は、ＣＬＲＥＳＥＴ信号によってリセットされる。
【００５４】
３．  ＤＣ／ＤＣコンバータブロック
このブロックは、Ｈブリッジ回路２１２に対する電源電圧ＶＰを生成する。このブロックＢＬＫ３には、ＤＣ／ＤＣコンバータの出力回路４が外付けされる。ＤＣ／ＤＣコンバータの出力電圧ＶＰは、ＶＰ端子を介して、Ｈブリッジ回路２１２およびレベルシフト・プリドライバ回路２１０の電源端子へと入力される。スイッチアウト端子ＳＷＯと接地端子ＰＧＮＤ１の間には、スイッチングトランジスタＭ１が設けられる。電流検出回路２１６は、スイッチングトランジスタＭ１の過電流状態を検出し、検出結果を示す信号ｃｌ１を生成する。電流検出回路２１６は、ＣＬＲＥＳＥＴ信号によってリセットされる。
【００５５】
６ビットＤ／Ａコンバータ２２０は、Ｉ２Ｃインタフェースを介して入力されたデータに応じた設定電圧Ｖｘを発生する。抵抗Ｒ１、Ｒ２は、出力電圧ＶＰを分圧し、ＥＲＲＩＮ電圧を生成する。バッファアンプ２２２および抵抗Ｒ３、Ｒ４は、指令電圧Ｖｘを分圧し、しきい値電圧Ｖｔｈ２を生成する。ヒステリシスコンパレータＣＭＰは、ＥＲＲＩＮ電圧を、しきい値電圧Ｖｔｈ２と比較する。その結果、出力電圧ＶＰが、設定電圧（目標電圧）の９０％以上となったとき、パワーグッド信号ｐｇをアサート（ハイレベル）し、７０％以下に低下したとき、パワーグッド信号ｐｇをネゲート（ローレベル）する。ヒステリシスコンパレータＣＭＰの後段には、ノイズ除去用のフィルタ２２４が設けられる。
【００５６】
ｇｍアンプ２２６は、設定電圧Ｖｘを受ける。ソフトスタート端子ＳＳには、外付けのキャパシタＣｓｓが接続される。ｇｍアンプ２２６およびキャパシタＣｓｓによって、起動時において緩やかに上昇するソフトスタート電圧Ｖｘ’が生成され、ソフトスタート時間Ｔｓｓが経過すると、ソフトスタート電圧Ｖｘ’は、設定電圧Ｖｘと等しくなる。
ソフトスタート時間Ｔｓｓは、設定電圧Ｖｘ、ｇｍアンプ２２６の出力電流Ｉｏｕｔ、キャパシタＣｓｓの容量を用いて、
Ｔｓｓ＝Ｖｘ／Ｉｏｕｔ×Ｃｓｓ
で与えられる。
【００５７】
ｇｍアンプ２２６の出力電圧である設定電圧Ｖｘ’は、誤差増幅器ＥＲＲに入力される。誤差増幅器ＥＲＲは、ＥＲＲＩＮ電圧と、設定電圧Ｖｘ’の誤差を増幅し、ＥＲＲＯＵＴ電圧を出力する。オシレータ２２８は、三角波もしくはのこぎり波状の周期電圧Ｖｏｓｃを生成する。ＰＷＭコンパレータ２３０は、ＥＲＲＯＵＴ電圧を、周期電圧Ｖｏｓｃと比較し、ＰＷＭ信号ＳＰＷＭを生成する。
ＶＰ端子とＥＲＲＩＮ端子の間には、位相補償用のキャパシタ（１００ｐＦ）および抵抗（３．３ｋΩ）が外付けされ、ＥＲＲＩＮ端子とＥＲＲＯＵＴ端子の間には、位相補償用のキャパシタ（０．０４７μＦ）および抵抗（１．３ｋΩ）が外付けされる。ロジック部２３２およびレベルシフタ・プリドライバ回路２３４は、ＰＷＭ信号にもとづいて、スイッチングトランジスタＭ１をスイッチングする。
【００５８】
４．  ロジック出力関連ブロック（ＢＬＫ３）
ＥＸＴ端子は、周波数がスイープされているか否かを示すデータＳ１０を外部に出力するための端子である。データＳ１０は、レベルシフタ２４０によって、安定化された電圧１．８Ｖまたは電源電圧ＶＣＣのいずれかにレベルシフトされ、ＥＸＴ端子から出力される。コントローラ・レベルシフタ２５０は、制御ＩＣ２００において生成された各種検出信号ｃｌ１、ｃｌ２、パワーグッド信号ｐｇを受け、それをＳＴＡＴＥ端子を介して外部に出力する。ＣＬＣＡＮＣＥＬ信号によって、検出信号ｃｌ１、ｃｌ２がマスクされ、ＰＧＣＡＮＣＥＬ信号によってパワーグッド信号ｐｇがマスクされる。
【００５９】
図６において、Ｈブリッジドライバブロック（ＢＬＫ２）のＨブリッジ回路２１２に対する電源電圧を、ＤＣ／ＤＣコンバータの出力電圧ＶＰではなく、電池電圧ＶＢＡＴもしくは電源電圧ＶＣＣ.としてもよい。この場合、ＶＰ端子をＶＢＡＴ端子もしくはＶＣＣ端子と接続し、ＤＣ／ＤＣコンバータのブロック（ＢＬＫ２）の動作を停止させればよい。このとき、スイッチＳＷ１０をオフすることにより、抵抗Ｒ１、Ｒ２を介して無駄な電流が流れるのを防止できる。
【００６０】
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
【００６１】
実施の形態では、周波数をスイープさせる場合を説明したが、図１のオシレータ回路１００は、固定的な周波数の周期信号Ｓｏｕｔを生成する用途にも好適に利用することができる。
【００６２】
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。
【符号の説明】
【００６３】
Ｓ１…第１設定信号、Ｓ２…第２設定信号、Ｓ３…第１カウント完了信号、Ｓ４…第２カウント完了信号、１０…第１カウンタ、１２…第２カウンタ、１４…Ｄ／Ａコンバータ、２０…ＶＣＯ、２２…Ｉ／Ｖ変換部、２４…オシレータ、２６…コントロール部、３０…出力合成部、３２…位相比較部、３４…内部オシレータ、５０…充放電回路、６０…電圧比較部、７０…制御部、１００…オシレータ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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