(57)【要約】【課題】第１のスイッチング素子と第２のスイッチング素子との接続部に負電圧が発生することを防止し、絶縁を不要としパワーモジュールへの適用を可能にしてインバータ回路を構成する部品点数の削減、基板実装面積の低減を図ることのできる電力変換装置を提供する。【解決手段】上相スイッチング素子２と下相スイッチング素子３とからなる半導体スイッチ１を備える電力変換装置Ｓであり、下相スイッチング素子３は第１のスイッチング素子４と第２のスイッチング素子５とからなり、両者の負極を接続し、前者の正極を正極端子８、後者の正極を負極端子９とし、正極端子８と負極端子９との間に並列に接続される高速環流ダイオード７と、上相スイッチング素子２がオン中に第２のスイッチング素子５をオンさせ、上相スイッチング素子２のオフ中は第２のスイッチング素子５のオンを継続させる駆動信号を出力するロジック回路１０とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
直流電圧源に直列に接続され、スイッチング信号に基づくＯＮまたはＯＦＦ制御により誘導性負荷に電力を供給する上相スイッチング素子と下相スイッチング素子とから構成される半導体スイッチを備える電力変換装置であって、
前記下相スイッチング素子は、
逆導通性能を有し、高耐圧な第１のスイッチング素子と、
前記第１のスイッチング素子に比べて低耐圧な第２のスイッチング素子と、
前記第１のスイッチング素子の負極と前記第２のスイッチング素子の負極とを接続して前記第１のスイッチング素子の正極を正極端子とし、前記第２のスイッチング素子の正極を負極端子とし、前記正極端子と前記負極端子との間に前記負極端子から前記正極端子に向かう方向が順方向となるように並列に接続される高速環流ダイオードと、
前記上相スイッチング素子がオン中に第２のスイッチング素子をオンさせ、その後、前記上相スイッチング素子のオフ中は前記第２のスイッチング素子のオンを継続させる駆動信号を出力するロジック回路とを備えたことを特徴とする電力変換装置。
【請求項２】
前記電力変換装置は、前記上相スイッチング素子と前記第１のスイッチング素子と、前記上相スイッチング素子と前記第１のスイッチング素子の各駆動回路とを内蔵したパワーモジュールを備えることを特徴とする請求項１に記載の電力変換装置。
【請求項３】
前記電力変換装置は、前記半導体スイッチを構成する前記スイッチング素子の全て及び各スイッチング素子の駆動回路、前記高速環流ダイオードが内蔵されるパワーモジュールを備えることを特徴とする請求項１に記載の電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誘導性負荷に電力を供給する電力変換装置に関する。
【背景技術】
【０００２】
従来、モータ等の誘導性負荷を駆動する電力変換装置内のインバータ回路に設けられるスイッチング回路として順接続された主素子（ＩＧＢＴやＭＯＳＦＥＴ）と逆接続された補助素子（ＭＯＳＦＥＴ）の直列回路を使用し、さらにこの両素子の両端間に高速環流ダイオードを逆並列接続させた電力変換装置が提案されている（以下の特許文献１参照）。
【０００３】
この特許文献１において開示される電力変換装置によると、回路構成を単純化しつつも従来のスイッチング素子のＯＮ、或いはＯＦＦに伴って発生する還流ダイオードの逆回復電流を効果的に抑制することで、この逆回復電流による損失を低減させることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９３８３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の特許文献１に開示されている回路構成を採用すると、以下のような不具合が生ずる可能性がある。
【０００６】
すなわち、上記特許文献１に開示された回路では、補助素子（逆接続されたＭＯＳＦＥＴ）を主素子（順接続されたＩＧＢＴ）と同じ駆動信号で動作させることによって主素子の寄生ダイオードに起因する逆回復電流による損失を発生させなくしている。
【０００７】
但し、インバータ回路を構成する上相のスイッチング素子がＯＮからＯＦＦとなり主素子と補助素子がＯＮするまでの期間（高速環流ダイオードに負荷電流が流れている期間）は、主素子の出力容量へ充電される（チャージされる）電荷の影響によって主素子と補助素子の接続部に負電位が発生する可能性がある。
【０００８】
上記特許文献１においては、補助素子に印加される瞬間的な負電位（特許文献１においては「サージ電圧」と表わされている）の発生に対処するため別途クランプ回路を設けて、チャージされた電荷を逃がす経路を確保している。また、併せて補助素子のゲート駆動用電源として利用する旨記載されている。
【０００９】
また、例えば、フォトカプラを使用して制御用電源と駆動用電源とを絶縁することによってこの負電位発生による影響を受けないようにすることも不可能ではないが、フォトカプラ等の使用は新たな部品の追加となるため、回路構成を複雑にする。
【００１０】
さらに、スイッチン速度向上による効率向上及びインバータ回路を構成する部品点数の削減、基板実装面積の低減を意図して、例えば、スーパージャンクションＭＯＳＦＥＴを搭載するパワーモジュール（Power Module；以下、「ＰＭ」と表わす）をインバータ回路に利用しようとする場合に、負電位が発生することによって回路の誤動作を誘発する等、障害となる。なお、パワーモジュールとは、インバータ回路を構成するスイッチング素子とそのスイッチング素子の駆動回路を１つのパッケージに組み込んだ素子をいう。
【００１１】
本発明は上記課題を解決するためになされたものであり、本発明の目的は、上相のスイッチング素子がＯＮからＯＦＦに切り替わった後、下相スイッチング素子がオンするまでの期間に下相スイッチング素子の第１のスイッチング素子の両端が電源から切り離された状態になることをなくしたため、第１のスイッチング素子と第２のスイッチング素子との接続部に負電圧が発生することを防止することができる電力変換装置を提供することである。また、絶縁を必要とせずにパワーモジュールへの適用を可能とすることでインバータ回路を構成する部品点数の削減、基板実装面積の低減を図ることのできる電力変換装置を提供することである。
【課題を解決するための手段】
【００１２】
本発明の実施の形態に係る特徴は、直流電圧源に直列に接続され、スイッチング信号に基づくＯＮまたはＯＦＦ制御により誘導性負荷に電力を供給する上相スイッチング素子と下相スイッチング素子とから構成される半導体スイッチを備える電力変換装置であって、下相スイッチング素子は、逆導通性能を有し、高耐圧な第１のスイッチング素子と、第１のスイッチング素子に比べて低耐圧な第２のスイッチング素子と、第１のスイッチング素子の負極と第２のスイッチング素子の負極とを接続して第１のスイッチング素子の正極を正極端子とし、第２のスイッチング素子の正極を負極端子とし、正極端子と負極端子との間に負極端子から正極端子に向かう方向が順方向となるように並列に接続される高速環流ダイオードと、上相スイッチング素子がオン中に第２のスイッチング素子をオンさせ、その後、上相スイッチング素子のオフ中は第２のスイッチング素子のオンを継続させる駆動信号を出力するロジック回路とを備える。
【発明の効果】
【００１３】
本発明によれば、上相のスイッチング素子がＯＮからＯＦＦに切り替わった後、下相スイッチング素子がオンするまでの期間に下相スイッチング素子の第１のスイッチング素子の両端が電源から切り離された状態になることをなくしたため、第１のスイッチング素子と第２のスイッチング素子との接続部に負電圧が発生することを防止することができる電力変換装置を提供することができる。また、絶縁を必要とせずにパワーモジュールへの適用を可能とすることでインバータ回路を構成する部品点数の削減、基板実装面積の低減を図ることのできる電力変換装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態における電力変換装置に使用される半導体スイッチの構成を示す回路図である。
【図２】本発明の実施の形態における電力変換装置に使用される半導体スイッチに印加される駆動信号を示すタイムチャートである。
【図３】図２に示すタイムチャートに基づく電流の流れを示す回路図である。
【図４】図２に示すタイムチャートに基づく電流の流れを示す回路図である。
【図５】図２に示すタイムチャートに基づく電流の流れを示す回路図である。
【図６】図２に示すタイムチャートに基づく電流の流れを示す回路図である。
【図７】本発明の実施の形態における電力変換装置に使用されるインバータ回路として、半導体スイッチ素子を内蔵するＰＭを利用した場合の回路構成の一例を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
図１は、本発明の実施の形態における電力変換装置に使用される半導体スイッチ１の構成を示す回路図である。半導体スイッチ１は、上相のスイッチング素子２と、下相のスイッチング素子３とから構成される。下相のスイッチング素子３は、さらに第１のスイッチング素子４と第２のスイッチング素子５を備える。
【００１７】
なお、電力変換装置では、このような半導体スイッチ１の２組または３組が直流電圧源６に並列接続された構成とするのが一般的である。半導体スイッチ１を２組とした場合、単相出力のインバータ回路となり、３組とした場合は３相出力のインバータ回路が構成される。
【００１８】
上相スイッチング素子２及び下相スイッチング素子３（第１のスイッチング素子４及び第２のスイッチング素子５）は、直列に接続される。これら上相スイッチング素子２及び下相スイッチング素子３の両端は、直流電圧源６の電源ラインに接続されている。さらに直列に接続される第１のスイッチング素子４及び第２のスイッチング素子５に対して高速環流ダイオード７が逆並列に接続されている。
【００１９】
上相スイッチング素子２には、例えば、電圧駆動型素子でありＩＧＢＴが好適に用いられる。また、上相スイッチング素子２の両端には、電流の流れが逆になるように並列接続された逆並列ダイオード２ａが設けられる。
【００２０】
第１のスイッチング素子４は、例えば、高い耐圧性能を備える高耐圧な電圧駆動型素子であり、例えば、スーパージャンクションＭＯＳＦＥＴが好適に使用される。第１のスイッチング素子には、ダイオード４ａ（寄生ダイオード）が逆並列接続されている。
【００２１】
第２のスイッチング素子５は、第１のスイッチング素子４に比べれば低い耐圧性能を備える電圧駆動型素子である。第２のスイッチング素子５には、低耐圧なＭＯＳＦＥＴが好適に使用され、ダイオード５ａ（寄生ダイオード）が逆並列接続されている。
【００２２】
第１のスイッチング素子４と第２のスイッチング素子５の接続は、第１のスイッチング素子４の負極と第２のスイッチング素子５の負極とが接続されて行われる。第１のスイッチング素子４の正極が正極端子８となり、第２のスイッチング素子５の正極が負極端子９となる。
【００２３】
高速環流ダイオード７は、この正極端子８と負極端子９との間に負極端子９から正極端子８に向かう方向が順方向となるように並列に接続される。この高速環流ダイオード７は、例えば、第１のスイッチング素子４の逆並列ダイオード４ａに比べて、チップ面積が小さく、順方向の電圧降下は高く、逆回復特性に優れる素子が用いられる。
【００２４】
第２のスイッチング素子５に対しては、ロジック回路１０、及び駆動回路１１を介して駆動信号が印加される。このロジック回路１０、及び駆動回路１１には、直流電圧源６よりも電圧値が低い低電圧直流電圧源１２によって電圧が印加される。
【００２５】
なお、本発明の実施の形態においては、この駆動回路１１については、高耐圧な回路が使用されている。ロジック回路１０には、外部で生成される上相スイッチング素子２の駆動信号（ＯＮ／ＯＦＦ指令）Ｓ２と第１のスイッチング素子４に印加される駆動信号（ＯＮ／ＯＦＦ指令）Ｓ４が入力される。ロジック回路１０は、この２つの信号を論理演算することで、第２のスイッチング素子５のＯＮ／ＯＦＦタイミングを生成する。
【００２６】
駆動回路１１と第２のスイッチング素子５との間には抵抗１３が接続されている。また、低電圧直流電圧源１２と直列に、ダイオード１４、抵抗１５、コンデンサ１６がそれぞれ接続されている。なお、上相スイッチング素子２及び第１のスイッチング素子４に対する駆動回路等については一般的な構成であるため、図１では図示を省略する。
【００２７】
図２は、本発明の実施の形態における電力変換装置Ｓに使用される半導体スイッチ１に印加される駆動信号を説明するタイムチャートである。最上段から最下段へ向けて順に、上相スイッチング素子２の駆動信号Ｓ２、第１のスイッチング素子４の駆動信号Ｓ４、駆動信号Ｓ２を所定期間遅延させた遅延信号Ｓｄ、及び第２のスイッチング素子５の駆動信号（ＯＮ／ＯＦＦ指令）Ｓ５である。
【００２８】
上相スイッチング素子２の駆動信号Ｓ２、第１のスイッチング素子４の駆動信号Ｓ４は、図示しない制御回路から出力されてくるもので、一般的には、ＰＷＭ生成器から出力されるＰＷＭ信号を上相スイッチング素子２の駆動信号Ｓ２とする。また、この信号を反転させた信号に、さらに上相スイッチング素子２と第１のスイッチング素子４が同時にＯＮして短絡しないように立ち上がりに遅延を設けた信号を第１のスイッチング素子４の駆動信号Ｓ４としている。なお、同様の理由で上相スイッチング素子２の駆動信号Ｓ２も立ち上がりには遅延が設けられている。
【００２９】
駆動信号Ｓ２を所定期間遅延させた遅延信号Ｓｄは、上述のロジック回路１０内で生成される信号で、さらにロジック回路１０は、この遅延信号Ｓｄの立ち上がり（ＯＮ）に同期してＯＮとなり、その後の第１のスイッチング素子４の駆動信号Ｓ４の立下りに同期してＯＦＦする信号を生成する。この生成信号が第２のスイッチング素子５の駆動信号（ＯＮ／ＯＦＦ指令）Ｓ５となる。
【００３０】
この結果、上相スイッチング素子２がＯＮしている間に第２のスイッチング素子５がＯＮし、その後、上相スイッチング素子２がＯＦＦした後に第１のスイッチング素子４がＯＮしてＯＦＦするまでの期間、第２のスイッチング素子５はＯＮを継続する。
【００３１】
このため、上相スイッチング素子２がＯＦＦした後、第１のスイッチング素子４がＯＮするまでの間も第１のスイッチング素子４の負極は、第２のスイッチング素子５を経由して直流電圧源６のグランド側に接続されるため、第１のスイッチング素子４の負極には負電圧が発生しない。
【００３２】
すなわち、第２のスイッチング素子５は、上相スイッチング素子２がＯＮからＯＦＦに変わり、その後、第１のスイッチング素子４がＯＮするまでの期間は少なくともＯＮする。従って、第１のスイッチング素子４と第２のスイッチング素子５とは別の駆動信号にて動作する。
【００３３】
以下、図２のタイムチャート及び図３ないし図６の回路図を用いて、半導体スイッチ１の動きについて説明する。なお、説明の便宜上、図２のタイムチャートには破線で区切ってＡないしＥの５つの期間を設けている。
【００３４】
まずＡ及びＢの期間についてである。上相スイッチング素子２に対しては、Ａの期間開始時に駆動信号Ｓ２が印加（ＯＮ）され、Ｂの期間終了時に駆動信号Ｓ２はＯＦＦされる。一方、第１のスイッチング素子４についてはＡ、Ｂの期間通して駆動信号Ｓ４は印加（ＯＮ）されない（ＯＦＦのまま）。
【００３５】
第２のスイッチング素子５に対しては、上述の駆動信号Ｓ５が印加される。駆動信号Ｓ５の立ち上がりは遅延信号Ｓｄの立ち上がり（ＯＮ）と同期し、図２に示されているように、上相スイッチング素子２に印加される駆動信号Ｓ２からＡの期間分だけ遅れて出力が追従して立ち上がる（ＯＮとなる）。
【００３６】
本発明の実施の形態においては、Ａの期間（時間）は１μｓｅｃである。但し、この期間（時間）は上相スイッチング素子２がＯＮ中にＡの期間が終了する範囲内で任意に設定することができる。このように第２のスイッチング素子５の立ち上がりは、遅延信号Ｓｄの立ち上がりと同期する。このため、第２のスイッチング素子５は、上相スイッチング素子２がＯＮ中のＢの期間開始時に駆動信号（ＯＮ）が印加され、ＯＮする。
【００３７】
第２のスイッチング素子５はＢの期間開始時にＯＮとなるが、第１のスイッチング素子４はＯＦＦの状態にある。従って、図３に示すように、直流電圧源６からの電流は上相のスイッチング素子２を経由して負荷側に流れる。この際、第１のスイッチング素子４には上相スイッチング素子２がＯＮされていることによって、直流電圧源６からの電圧分の電荷がチャージされる。
【００３８】
次にＣの期間である。この期間は上相スイッチング素子２がＯＦＦしてから第１のスイッチング素子４がＯＮするまでの期間である。従来、このＣの期間は、第１のスイッチング素子４へ充電された（チャージされた）電荷の影響によって第２のスイッチング素子５の両端間に負電位が発生する期間となる。このような負電位の発生を抑制することが本発明の目的である。
【００３９】
図２に示すように、このＣの期間、上相スイッチング素子２はＯＦＦのままである。一方、第１のスイッチング素子４はＯＦＦ、第２のスイッチング素子５はＯＮの状態である。第２のスイッチング素子５はＯＮのままであるので、環流電流は、図４に示すように、主に第１のスイッチング素子４の逆並列ダイオード４ａを経由して流れる。これは、高速環流ダイオード７に全く電流が流れない訳ではないが、高速環流ダイオード７の電圧の方が、第２のスイッチング素子５のＯＮ抵抗と第１のスイッチング素子４の順電圧との和よりも大きいからである。
【００４０】
このように、Ｃの期間中第２のスイッチング素子５をＯＮし続けることによって、Ａ及びＢの期間中に第１のスイッチング素子４にチャージされた電荷を放電する経路を確保することが可能となる。従って、チャージされた電荷の存在による第１のスイッチング素子４と第２のスイッチング素子５との接続点と、負極端子９との間において負電圧が発生することがなくなる。
【００４１】
Ｄの期間は、上相スイッチング素子２はＯＦＦの状態が継続する。第１のスイッチング素子４は駆動信号が印加されてＯＮの状態となる。第１のスイッチング素子４がＯＮの状態にあるので、第２のスイッチング素子５もＯＮの状態が維持される。
【００４２】
従って、図５に示すように、環流電流は第１のスイッチング素子４及び第２のスイッチング素子５を経由して流れる。また、第１のスイッチング素子４及び第２のスイッチング素子５のいずれもがＯＮの状態にあるため、環流電流は高速環流ダイオード７に流れない。
【００４３】
なお、ＣからＤの期間への転流時は、既に第２のスイッチング素子５がＯＮとなっているため、第１のスイッチング素子４の逆並列ダイオード４ａへの逆電圧が印加されることはなく、過大な逆回復電流が発生することもない。
【００４４】
Ｅの期間は、第１のスイッチング素子４及び第２のスイッチング素子５のいずれもＯＦＦとなる。従って、図６に示すように、環流電流は全て高速環流ダイオード７に流れる。上述したように、Ｃの期間に第１のスイッチング素子４にチャージされた電荷は全て放電されているので、第１のスイッチング素子４と第２のスイッチング素子５との接続点と、負極端子９との間において負電圧が発生することはない。
【００４５】
なお、直流電圧源６からの電流が逆方向、すなわち、上相スイッチング素子２の逆並列ダイオード２ａに環流電流が流れる場合であってもこの逆並列ダイオード２ａは十分に高速であるため、過大な逆回復電流が発生することはない。
【００４６】
図７は、本発明の実施の形態における電力変換装置Ｓに使用されるインバータ回路Ｉとして、半導体スイッチ１を内蔵するパワーモジュールへ適用した場合の回路構成の一例を示す回路図である。電力変換装置Ｓにおいては、直流電圧源６の電源ラインにインバータ回路Ｉが接続され、このインバータ回路Ｉの出力側に、例えばモータ等の誘導性負荷Ｍが接続されている。
【００４７】
インバータ回路Ｉは、上相スイッチング素子２Ｕないし２Ｗと下相スイッチング素子とが三相ブリッジ接続される。ここで、上相スイッチング素子２Ｕと下相スイッチング素子である第１のスイッチング素子４Ｘ及び第２のスイッチング素子５Ｘ、上相スイッチング素子２Ｖと下相スイッチング素子である第１のスイッチング素子４Ｙ及び第２のスイッチング素子５Ｙ、上相スイッチング素子２Ｗと下相スイッチング素子である第１のスイッチング素子４Ｚ及び第２のスイッチング素子５Ｚが、それぞれ一対の主回路スイッチング素子を構成している。
【００４８】
上相スイッチング素子２Ｕ、２Ｖ、２Ｗに対してそれぞれ駆動回路Ｕａ，Ｖａ，Ｗａが設けられている。３つの第１のスイッチング素子４Ｘ、４Ｙ、４Ｚの駆動回路Ｄａは、グランド側が共通であるため、電源が共通にできるため１つの駆動回路でまかなわれている。第２のスイッチング素子５Ｘ，５Ｙ，５Ｚにはそれぞれ駆動回路１１Ｘ、１１Ｙ、１１Ｚが設けられるが、ロジック回路１０は、この３つの第２のスイッチング素子５Ｘ，５Ｙ，５Ｚに対して１つとし、第２のスイッチング素子５Ｘ，５Ｙ，５Ｚの各々に対応した３種類の駆動信号を出力する。
【００４９】
図７に示されているインバータ回路Ｉは、パワーモジュールの使用に関して２種類の態様を示している。
【００５０】
１つ目は、破線で示される従来から使用されているパワーモジュールＰＭ１を用いた場合で、パワーモジュールＰＭ１内には、上相スイッチング素子２及び下相スイッチング素子３のうち第１のスイッチング素子４、各スイッチング素子の駆動回路Ｗａ，Ｖａ，Ｕａ及び駆動回路Ｄａが内蔵されている態様である。
【００５１】
すなわち、第２のスイッチング素子５Ｘ，５Ｙ，５Ｚ、高速環流ダイオード７Ｕ，７Ｖ，７Ｗ、ロジック回路１０及び駆動回路１１Ｘ、１１Ｙ、１１Ｚは、パワーモジュールＰＭ１の外部で接続されている。このように、図７の破線に示されるような既存のパワーモジュールＰＭ１を用いても本発明のインバータ回路Ｉを構成することができる。
【００５２】
２つ目は、インバータ回路Ｉ全体をパワーモジュールＰＭ２内に組み込んだものである。この場合、上相スイッチング素子２、第１のスイッチング素子４及び駆動回路Ｗａ，Ｖａ，Ｕａとともに、第２のスイッチング素子５Ｘ，５Ｙ，５Ｚ、高速環流ダイオード７Ｕ，７Ｖ，７Ｗ、ロジック回路１０、及び駆動回路１１Ｘ、１１Ｙ、１１Ｚ及び駆動回路Ｄａをも、図７に太実線で表わされているようにパワーモジュールＰＭ２内に内蔵させる。
【００５３】
このように主回路スイッチング素子及び周辺回路すべてをパワーモジュールＰＭ２に内蔵させる構成とすることによって、インバータ回路Ｉをモジュール化することができ、電力変換装置Ｓを構成する部品点数を大幅に減らすことができる。
【００５４】
なお、パワーモジュールＰＭ２の端子Ｓ２１〜Ｓ２３は、３つの上相スイッチング素子２Ｗ〜２Ｕの駆動信号の入力端子で、端子Ｓ４１〜Ｓ４３は、３つの第１のスイッチング素子４Ｚ〜４Ｘの駆動信号の入力端子である。さらに、パワーモジュールＰＭ２の端子Ｈと端子Ｌは、３つの上相スイッチング素子２Ｗ〜２Ｕの駆動電源端子となっている。
【００５５】
また、パワーモジュールＰＭ２の外部において各第２のスイッチング素子５Ｘ，５Ｙ，５Ｚと負側の電源ラインとの間には、ベクトル制御及び過電流保護用の電流検出用抵抗Ｒ１〜Ｒ３が設けられている。  そして、上述したように、本発明の実施の形態によれば、上相のスイッチング素子がＯＮからＯＦＦに切り替わった後、下相スイッチング素子がオンするまでの期間に第１のスイッチング素子４の端子に負電位を発生させなくすることができ、絶縁処理が不要となることから、すべてのスイッチング素子とその駆動回路をパワーモジュールＰＭ２内に内蔵しても誤動作や素子の破壊などの問題が生じず、好適である。なお、部品点数が若干増加するが、ロジック回路１０をパワーモジュールＰＭ２の外部に設けることも可能である。
【００５６】
以上説明した構成を採用することによって、上相のスイッチング素子がＯＮからＯＦＦに切り替わった後、下相スイッチング素子がオンするまでの期間に下相スイッチング素子の第１のスイッチング素子の両端が電源から切り離された状態になることをなくしたため、第１のスイッチング素子と第２のスイッチング素子との接続部に負電圧が発生することを防止することができる。また、絶縁を必要とせずにパワーモジュールへの適用を可能とすることでインバータ回路を構成する部品点数の削減、基板実装面積の低減を図ることのできる電力変換装置を提供することができる。
【００５７】
なお、この発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施の形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施の形態に亘る構成要素を適宜組み合わせてもよい。
【符号の説明】
【００５８】
１…半導体スイッチ、２…上相スイッチング素子、２ａ…ダイオード、３…下相スイッチング素子、４…第１のスイッチング素子、４ａ…ダイオード、５…第２のスイッチング素子、５ａ…ダイオード、６…直流電圧源、７…高速環流ダイオード、８…正極端子、９…負極端子、１０…ロジック回路、１１…駆動回路、１２…低電圧直流電圧源、１３…抵抗、１４…ダイオード、１５…抵抗、１６…コンデンサ、Ｉ…インバータ回路、Ｍ…誘導性負荷、Ｓ…電力変換装置、Ｓ２…上相スイッチング素子の駆動信号、Ｓ４…第１のスイッチング素子の駆動信号、Ｓ５…第２のスイッチング素子の駆動信号、Ｓｄ…遅延信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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