(57)【要約】【課題】強誘電体メモリの信頼性を向上する。【解決手段】本発明の例に関わる強誘電体メモリは、半導体基板５０内に設けられる拡散層２３，２４と、拡散層２３，２４間のチャネル領域上にゲート絶縁膜を介して設けられるゲート電極２１と、を有する電界効果トランジスタ２と、層間絶縁膜５１内に埋め込まれ、拡散層２３，２４上に設けられるコンタクトプラグ３０，３１と、層間絶縁膜５１上及びコンタクトプラグ３０，３１上に設けられる酸化防止膜４０と、酸化防止膜４０上に設けられる強誘電体膜１０と、強誘電体膜１０及び酸化防止膜４０を貫通して、コンタクトプラグ３０，３１上に設けられる電極１１，１２と、を有するキャパシタ１と、電極１１，１２間の酸化防止膜４０上に設けられ、強誘電体膜１０に対して種結晶として機能するシード層４１と、を具備する。【選択図】図４
2011029400.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
半導体基板内に設けられる第１及び第２の拡散層と、前記第１及び第２の拡散層間のチャネル領域上にゲート絶縁膜を介して設けられるゲート電極と、を有する電界効果トランジスタと、
前記ゲート電極を覆う層間絶縁膜内に埋め込まれ、前記第１及び前記第２の拡散層上に設けられる第１及び第２のコンタクトプラグと、
前記層間絶縁膜上及び前記第１及び第２のコンタクトプラグ上に設けられ、前記第１及び前記第２のコンタクトプラグの酸化を防止する酸化防止膜と、
前記酸化防止膜上に設けられる強誘電体膜と、前記強誘電体膜及び前記酸化防止膜を貫通して、前記第１及び第２のコンタクトプラグ上に設けられる第１及び第２の電極と、を有するキャパシタと、  
前記第１及び第２の電極間の前記酸化防止膜上に設けられ、前記強誘電体膜に対して種結晶として機能するシード層と、
を具備することを特徴とする強誘電体メモリ。
【請求項２】
半導体基板と、
半導体基板内に設けられる第１及び第２の拡散層と、前記第１及び第２の拡散層間のチャネル領域上にゲート絶縁膜を介して設けられるゲート電極と、を有する電界効果トランジスタと、
前記ゲート電極を覆う層間絶縁膜内に埋め込まれ、前記第１及び前記第２の拡散層上に設けられる第１及び第２のコンタクトプラグと、
前記層間絶縁膜上及び前記第１及び第２のコンタクトプラグ上に設けられ、前記第１及び前記第２のコンタクトプラグの酸化を防止する酸化防止膜と、
前記酸化防止膜上に設けられる強誘電体膜と、前記強誘電体膜及び前記酸化防止膜を貫通して、前記第１及び第２のコンタクトプラグ上に設けられる第１及び第２の電極と、を有するキャパシタと、  
前記酸化防止膜上に設けられ、前記半導体基板表面の水平方向において斜め方向に前記第１及び第２の電極に隣接し、前記強誘電体膜に対して種結晶として機能するシード層と、
を具備することを特徴とする強誘電体メモリ。
【請求項３】
前記強誘電体膜の底部おいて、前記第１電極と前記シード層との間、及び、前記第２の電極と前記シード層との間に、前記強誘電体膜がそれぞれ介在している、
ことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項４】
前記シード層は、前記第１及び第２の電極が隣接する方向に対して交差する方向に沿って、延在している、
ことを特徴とする請求項１又は３に記載の強誘電体メモリ。
【請求項５】
前記第１及び第２の電極は、その上面の寸法が底面の寸法より大きい、
ことを特徴とする請求項１乃至４のいずれか１項に記載の強誘電体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに関する。
【背景技術】
【０００２】
キャパシタに強誘電体膜を用いた強誘電体メモリ（Ferroelectric Random Access Memory:ＦｅＲＡＭ）の開発が進められている。
【０００３】
キャパシタを構成する電極及び強誘電体膜が層間絶縁膜（又は、基板）上に積層されたスタック型のキャパシタ構造は、記憶密度の増大のためにメモリセルを微細化すると、電極間の対向面積が小さくなるため、キャパシタの信号量が低減するという問題があった。  
この問題に対して、縦型キャパシタを用いた強誘電体メモリが提案されている（例えば、特許文献１参照）。  
縦型キャパシタを用いた強誘電体メモリにおいては、キャパシタを構成する強誘電体膜が層間絶縁膜上に形成されるため、強誘電体膜の結晶性が劣化してしまう。これは、強誘電体キャパシタの特性の劣化や、製造歩留まりの低下を引き起こし、強誘電体メモリの信頼性の低下の一因となっていた。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−８５１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、強誘電体メモリの信頼性を向上する技術を提案する。
【課題を解決するための手段】
【０００６】
本発明の一態様に関わる強誘電体メモリは、半導体基板と、半導体基板内に設けられる第１及び第２の拡散層と、前記第１及び第２の拡散層間のチャネル領域上にゲート絶縁膜を介して設けられるゲート電極と、を有する電界効果トランジスタと、前記ゲート電極を覆う層間絶縁膜内に埋め込まれ、前記第１及び前記第２の拡散層上に設けられる第１及び第２のコンタクトプラグと、前記層間絶縁膜上及び前記第１及び第２のコンタクトプラグ上に設けられ、前記第１及び前記第２のコンタクトプラグの酸化を防止する酸化防止膜と、前記酸化防止膜上に設けられる強誘電体膜と、前記強誘電体膜及び前記酸化防止膜を貫通して、前記第１及び第２のコンタクトプラグ上に設けられる第１及び第２の電極と、を有するキャパシタと、前記第１及び第２の電極間の前記酸化防止膜上に設けられ、前記強誘電体膜に対して種結晶として機能するシード層と、を備える。
【０００７】
本発明の一態様に関わる強誘電体メモリは、半導体基板と、半導体基板内に設けられる第１及び第２の拡散層と、前記第１及び第２の拡散層間のチャネル領域上にゲート絶縁膜を介して設けられるゲート電極と、を有する電界効果トランジスタと、前記ゲート電極を覆う層間絶縁膜内に埋め込まれ、前記第１及び前記第２の拡散層上に設けられる第１及び第２のコンタクトプラグと、前記層間絶縁膜上及び前記第１及び第２のコンタクトプラグ上に設けられ、前記第１及び前記第２のコンタクトプラグの酸化を防止する酸化防止膜と、前記酸化防止膜上に設けられる強誘電体膜と、前記強誘電体膜及び前記酸化防止膜を貫通して、前記第１及び第２のコンタクトプラグ上に設けられる第１及び第２の電極と、を有するキャパシタと、前記酸化防止膜上に設けられ、前記半導体基板表面の水平方向に対して斜め方向に前記第１及び第２の電極に隣接し、前記強誘電体膜に対して種結晶として機能するシード層と、を備える。
【発明の効果】
【０００８】
本発明によれば、強誘電体メモリの信頼性を向上できる。
【図面の簡単な説明】
【０００９】
【図１】強誘電体メモリの一例を説明するための等価回路図。
【図２】強誘電体メモリの一例を説明するための断面図。
【図３】第１の実施形態に係る強誘電体メモリの構造を説明するための平面図。
【図４】第１の実施形態に係る強誘電体メモリの構造を説明するための断面図。
【図５】第１の実施形態に係る強誘電体メモリの構造を説明するための断面図。
【図６】第１の実施形態に係る強誘電体メモリの製造方法を説明するための一工程図。
【図７】第１の実施形態に係る強誘電体メモリの製造方法を説明するための一工程図。
【図８】第１の実施形態に係る強誘電体メモリの製造方法を説明するための一工程図。
【図９】第２の実施形態に係る強誘電体メモリの構造を説明するための平面図。
【図１０】第２の実施形態に係る強誘電体メモリの構造を説明するための断面図。
【図１１】第２の実施形態に係る強誘電体メモリの構造を説明するための断面図。
【図１２】第３の実施形態に係る強誘電体メモリの構造を説明するための平面図。
【図１３】第３の実施形態に係る強誘電体メモリの構造を説明するための断面図。
【図１４】第４の実施形態に係る強誘電体メモリの構造を説明するための平面図。
【図１５】第４の実施形態に係る強誘電体メモリの構造を説明するための断面図。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１１】
［実施形態］
図１乃至図１６を用いて、本発明の第１乃至第４の実施形態に係る強誘電体メモリについて、説明する。
【００１２】
（１）  第１の実施形態  
図１乃至図８を用いて、本発明の第１の実施形態に係る強誘電体メモリついて、説明する。
【００１３】
（ａ）  構造  
図１乃至図５を用いて、本発明の第１の実施形態に係る強誘電体メモリの構造について、説明する。
【００１４】
図１及び図２は、本実施形態に係る強誘電体メモリ（以下、ＦｅＲＡＭと称する）の構成例を示している。
【００１５】
図１は、ＦｅＲＡＭを構成している１つのセルブロックの構成例を示す等価回路図である。また、図２は、１つのセルブロックの断面構造を示す模式図である。尚、図２においては、半導体基板上に設けられる層間絶縁膜の図示を省略している。  
図１の（ａ）及び図２に示されるＦｅＲＡＭは、セルトランジスタＣＴ（電界効果トランジスタ２）のソース−ドレイン間に強誘電体キャパシタＦＣの両端がそれぞれ接続され、これをユニットセル（メモリセルＭＣ）とし、このユニットセル（メモリセルＭＣ）が複数個直列に接続された構成を有している。  
ＦｅＲＡＭは、図１の（ｂ）に示されるような、強誘電体キャパシタを構成する強誘電体膜１０の分極のヒステリシス特性を利用して、データを判別する。
【００１６】
図１及び図２に示されるようなＦｅＲＡＭにおいて、１つのセルブロックＣＢは、複数のメモリセルＭＣから構成されている。
【００１７】
１つのメモリセルＭＣは、１つの強誘電体キャパシタ１と１つの電界効果トランジスタ２とから構成される。強誘電体キャパシタ１が記憶素子として機能し、電界効果トランジスタ２は、メモリセルの選択素子として機能する。強誘電体キャパシタ１の一端及び他端は、電界効果トランジスタ（以下、スイッチングトランジスタとよぶ）２の電流経路の一端及び他端に、それぞれ接続されている。つまり、１つのメモリセルＭＣは、１つの強誘電体キャパシタ１と１つのスイッチングトランジスタ２が並列接続されることによって構成されている。
【００１８】
複数のメモリセルＭＣはその電流経路が直列に接続される。これによれば、複数のキャパシタ１及び複数のスイッチングトランジスタ２が、チェイン状に接続された構成になる。これによって、ＦｅＲＡＭのセルブロックＣＢが構成されている。
【００１９】
セルブロックＣＢの一端は、ブロック選択トランジスタ７を経由して、ビット線ＢＬに接続される。ブロック選択トランジスタ７は、データの書き込み／読み出し時に、書き込み／読み出しの対象となったセルブロックＣＢを選択するための選択素子として、機能する。セルブロックＣＢの他端は、プレート線ＰＬに接続されている。スイッチングトランジスタ２のゲートには、ワード線ＷＬがそれぞれ接続されている。
【００２０】
図２に示すように、セルブロックＣＢ内のスイッチングトランジスタ２及びブロック選択トランジスタ７は、半導体基板５０上に、設けられている。強誘電体キャパシタ１は、層間絶縁膜（図示せず）を介して、スイッチングトランジスタ２上方に設けられている。強誘電体キャパシタ１及びスイッチングトランジスタ２は、コンタクトプラグ３０，３１よって、電気的に接続されている。Ｌ方向に隣接する強誘電体キャパシタ１は電極１１，１２を共有し、Ｌ方向に隣接するスイッチングトランジスタ２は、拡散層２３，２４を共有している。これによって、強誘電体キャパシタ１及びスイッチングトランジスタ２がチェイン状に接続され、１つのセルブロックＣＢが構成される。尚、強誘電体キャパシタ１及びスイッチングトランジスタ２の構造の詳細については、後述する。
【００２１】
ブロック選択トランジスタ７は、ソース／ドレインとして機能する２つの拡散層７３，７４を有する。その一方の拡散層７４上に、コンタクトプラグ７９，８１，８２が設けられる。コンタクトプラグ７９，８１，８２は、配線Ｍ１ｂ及びプラグ８０を経由して、キャパシタ１の電極１１及びトランジスタの拡散層２３に接続される。これによって、ブロック選択トランジスタ７の電流経路の一端は、セルブロックＣＢの一端に接続される。
【００２２】
ブロック選択トランジスタ７の他方の拡散層７３には、コンタクトプラグ７８，８３，８４，８５及び配線Ｍ１ａを経由して、ビット線ＢＬが接続される。これによって、ビット線ＢＬが、ブロック選択トランジスタ７を経由して、セルブロックＣＢの一端に接続される。ビット線ＢＬは、例えば、Ｌ方向に延在する。
【００２３】
セルブロックＣＢの他端において、その他端に配置されたスイッチングトランジスタ２の拡散層には、強誘電体キャパシタの電極、コンタクトプラグ８６，８７及び配線Ｍ１ｃを介して、プレート線ＰＬが接続される。尚、プレート線ＰＬに接続されるコンタクトプラグ８７がビット線ＢＬと交差しないように、配線Ｍ１ｃは図中の手前方向又は奥行き方向に引き出される。これによって、プレート線ＰＬが、セルブロックＣＢの他端に接続される。ビット線ＢＬは、例えば、Ｌ方向と交差する方向に延在する。
【００２４】
以下、図１及び図２に示されるＦｅＲＡＭの動作について、説明する。ここでは、データの読み出し及びデータの書き込みの対象となるメモリセルのことを、選択セルとよび、選択セル以外のメモリセルのことを、非選択セルと呼ぶ。  
ＦｅＲＡＭのスタンバイ状態（待機状態）において、ワード線ＷＬの電位が制御され、各スイッチングトランジスタ２はオン状態にされる。このため、各強誘電体キャパシタ１の両端は電気的に短絡される。ビット線ＢＬ及びプレート線ＰＬの電位は、例えば、グランド電位に設定される。また、ブロック選択トランジスタ７は、オフ状態にされる。  
これによって、強誘電体膜のヒステリシス特性において、０Ｖ印加時の上下２つの安定点で、分極情報が保持される。この２つの安定点Ｍ，Ｎが、“１”又は“０”データにそれぞれ対応する。
【００２５】
ＦｅＲＡＭの動作状態（例えば、読み出し動作）においては、以下のようになる。選択されたワード線ＷＬの電位が制御されて、選択セルを構成するスイッチングトランジスタ２がオフにされる。一方、非選択セルを構成するスイッチングトランジスタ２はオンにされている。ブロック選択トランジスタ７はオンにされ、ビット線ＢＬがセルブロックＣＢに電気的に接続される。  
プレート線ＰＬの電位は、電源電位程度に設定される。この一方で、ビット線ＢＬの電位は、グランド電位に設定される。選択セル内のスイッチングトランジスタ２はオフされているため、プレート線ＰＬとビット線ＢＬとの間の電位差は、選択セル内の強誘電体キャパシタ１に印加される。これに対して、非選択セルのスイッチングトランジスタ２はオン状態であるので、非選択セルの強誘電体キャパシタ１には、プレート線ＰＬとビット線ＢＬとの間の電位差は印加されない。“１”データが読み出される場合、例えば、点Ｐを経由して、点Ｍから点Ｎへ分極が反転し、大きな電荷（信号量）がビット線ＢＬを流れる。“０”データが読み出される場合、電圧印加時に点Ｎから点Ｐへ遷移するものの、強誘電体膜の分極は反転せず、小さな電荷がビット線ＢＬを流れる。ビット線ＢＬを流れる電流の大きさに基づいて、強誘電体キャパシタ（メモリセル）が記憶するデータが、判別される。
【００２６】
このように、ＦｅＲＡＭにおいては、記憶するデータに応じた強誘電体膜の分極反転の有無によって、ビット線ＢＬに放出される電荷量（キャパシタ１の信号量）に違いが生じることを利用して、データが判別される。尚、上記のように、ＦｅＲＡＭでは、分極反転の有無を利用するため、記憶されたデータが破壊される。それゆえ、データの読み出し後に、データを書き込むことが必要になる。
【００２７】
以下では、図２の破線に囲まれた領域Ｚを抽出して、本発明の第１の実施形態に係るＦｅＲＡＭの構造について、より詳細に説明する。  
図３乃至図５は、第１の実施形態に係るＦｅＲＡＭの構造を示している。図３は、上記の抽出された領域Ｚに対応するＦｅＲＡＭの平面構造を示している。図４は、図３のＡ−Ａ’線に沿う断面構造を示している。図５の（ａ）は、図３のＢ−Ｂ’線に沿う断面構造を示し、図５の（ｂ）は、図３のＣ−Ｃ’線に沿う断面構造を示している。
【００２８】
図３に示されるように、メモリセルＭＣは、Ｌ方向及びＷ方向に沿って、半導体基板５０上に配置される。
【００２９】
図４、図５の（ａ）及び図５の（ｂ）に示されるように、半導体基板５０内の素子分離領域内に、例えば、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜５９が埋め込まれている。この素子分離絶縁膜５９によって、素子形成領域（半導体領域）ＡＡが区画される。素子分離絶縁膜５９は、Ｌ方向に延在している。これに伴って、１つのセルブロックが設けられる素子形成領域ＡＡも、Ｌ方向に延在する。尚、Ｌ方向は、スイッチングトランジスタ２のチャネル長方向に対応する。また、Ｌ方向に直行するＷ方向は、スイッチングトランジスタ２のチャネル幅方向に対応する。
【００３０】
スイッチングトランジスタ２は、素子形成領域ＡＡ内に配置される。素子形成領域ＡＡとしての半導体基板５０内には、トランジスタのソース／ドレインとして機能する第１及び第２の拡散層（以下、ソース／ドレイン拡散層とよぶ）２３，２４が、設けられる。２つのソース／ドレイン拡散層２３，２４間の半導体基板（チャネル領域）表面上には、ゲート絶縁膜２１が設けられる。ゲート電極２２は、ゲート絶縁膜２１上に設けられる。ゲート電極２２はＷ方向に延在し、Ｗ方向に配列された複数のスイッチングトランジスタ２で共通に用いられる。ゲート電極２２は、ワード線ＷＬとして機能する。
【００３１】
Ｌ方向に隣接する２つのスイッチングトランジスタ２は、１つのソース／ドレイン拡散層２３，２４を共有する。これによって、Ｌ方向に配列される複数のスイッチングトランジスタ２の電流経路が、直列に接続される。
【００３２】
スイッチングトランジスタ２のソース／ドレイン拡散層２３，２４上には、コンタクトプラグ３０，３１が設けられる。コンタクトプラグ３０，３１は、半導体基板５０表面を覆う第１の層間絶縁膜５１内に、埋め込まれている。層間絶縁膜５１には、例えば、酸化シリコンが用いられる。
【００３３】
層間絶縁膜５１上及びコンタクトプラグ３０，３１上には、酸化防止膜４０が設けられる。酸化防止膜４０は、後述の強誘電体膜１０を形成する際に、コンタクトプラグ３０、３１が酸化するのを防止する。酸化防止膜４０には、例えば、酸化アルミニウム（ＡｌｘＯｙ）（但し、ｘ、ｙは正の値）が用いられる。酸化アルミニウムが酸化防止膜４０に用いられた場合、酸化アルミニウムは融点が比較的高いため、その酸化防止膜（酸化アルミニウム）４０は、強誘電体膜１０Ａと下地層（例えば、酸化防止膜及び層間絶縁膜）との反応を抑制することに対しても、有効である。
【００３４】
酸化アルミニウムが酸化防止膜４０に用いられた場合、その酸化防止膜４０の膜厚は、例えば、５０ｎｍ程度に設定される。尚、酸化アルミニウムの代わりに、酸化シリコン（ＳｉＯｘ）、酸化シリコンアルミニウム（ＳｉＡｌｘＯｙ）、酸化ジルコニウム（ＺｒＯｘ）、窒化シリコン（ＳｉｘＮｙ）などの酸化膜又は窒化膜が、酸化防止膜４０に用いられてもよい。また、酸化物・窒化物の単層に限定されず、酸化防止膜４０は、２以上の膜が積層された構造でもよい。
【００３５】
酸化防止膜４０上には、強誘電体膜１０が設けられる。また、電極１１，１２が、コンタクトプラグ３０，３１上に設けられる。電極１１，１２は、強誘電体膜１０及び酸化防止膜４０内に形成された開口部９０に埋め込まれ、強誘電体膜１０及び酸化防止膜４０を貫通して、コンタクトプラグ３０，３１の上面に直接接触する。
【００３６】
２つの電極１１，１２と、これら２つの電極１１，１２間に挟まれた強誘電体膜１０とによって、強誘電体キャパシタ１が構成される。以下、電極１１，１２のことをキャパシタ電極１１，１２とよぶ。
【００３７】
このように、本実施形態においては、強誘電体膜１０を用いた強誘電体キャパシタ１は、縦型キャパシタ構造となっている。尚、本実施形態で述べる縦型キャパシタとは、キャパシタ１を構成する２つのキャパシタ電極１１，１２が、半導体基板５０表面に対して水平方向に対向し、その対向した２つのキャパシタ電極１１，１２間に、強誘電体膜１０が設けられた構造のキャパシタのことである。
【００３８】
強誘電体膜１０は、図１の（ｂ）に示されるようなヒステリシス曲線の角形性が良好な材料が好ましく、例えば、ペロブスカイト型或いは層状ペロブスカイト型の結晶構造を有する材料が強誘電体膜１０に用いられる。例えば、ＰＺＴ（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ３）が、強誘電体膜１０に用いられる。但し、強誘電体膜１０に用いられる材料は、ＰＺＴに限定されず、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）、ＢＬＴ（（Ｂｉ４−ｘＬａｘ）Ｔｉ３Ｏ１２）を用いてもよい。尚、各材料の組成比を示すｘの値は、正の値である。
【００３９】
キャパシタ電極１１，１２は、例えば、その上面の寸法ｔ１が底面の寸法ｔ２より大きいテーパー状の断面形状を有する。キャパシタ電極１１，１２とは反対に、強誘電体膜１０の断面形状は、その上面の寸法ｔａが底面の寸法ｔｂよりも小さくなっている。
【００４０】
１つのキャパシタ電極１１，１２は、Ｌ方向に隣接する２つの強誘電体キャパシタ１で共有される。つまり、１つのキャパシタ電極は、２つの強誘電体膜１０にＬ方向に挟まれている。キャパシタ電極１１，１２には、例えば、イリジウム（Ｉｒ）が用いられる。但し、強誘電体膜１０にＰＺＴが用いられている場合には、酸化イリジウム（ＩｒＯ２）、酸化ルテニウム（ＲｕＯ２）などの導電性酸化物を用いてもよい。
【００４１】
１つの強誘電体キャパシタ１を構成する２つのキャパシタ電極１１，１２間において、シード層４１が酸化防止膜４０上に設けられている。例えば、シード層４１は、層間絶縁膜５１及び酸化防止膜４０を介して、スイッチングトランジスタ２のチャネル領域上方に、配置されている。シード層４１は、Ｌ方向に隣接する電極１１，１２と直接接触しない。そして、シード層４１は、コンタクトプラグ３０，３１上方を覆わないように、酸化防止膜４０上に配置されている。このように、シード層４１は、キャパシタ電極１１，１２及びスイッチングトランジスタ２から、電気的に分離されている。
【００４２】
シード層４１は、例えば、四角形状の平面形状を有する。シード層４１のＬ方向の寸法ｔｓは、２つのキャパシタ電極１１，１２の底部のＬ方向の間隔ｔｂよりも小さい。このため、強誘電体膜１０の底部において、シード層４１と第１のキャパシタ電極１１との間、シード層４１と第２のキャパシタ電極１２との間のそれぞれに、膜厚ｔｃを有する強誘電体膜１０が挟まれた構造となっている。これによって、強誘電体膜１０の底部のＬ方向に沿う断面形状は、下向きに凹型の形状を有している。尚、本実施形態において、シード層４１の平面形状は四角形状を有しているが、シード層４１の平面形状は円形や楕円形など他の平面形状でもよい。
【００４３】
強誘電体膜１０は、その形成時に、シード層４１を種結晶として、結晶成長する。例えば、シード層４１には、シード層４１と強誘電体膜１０との間の格子不整合が小さい材料が用いられ、強誘電体膜１０はシード層４１に対して種結晶成長する。強誘電体膜１０がＰＺＴ膜の場合、シード層４１には、例えば、ＩｒとＴｉ（チタニウム）との積層膜（Ｉｒ／Ｔｉ）が用いられる。この場合、Ｉｒの膜厚は、例えば、５０ｎｍ、Ｔｉの膜厚は、例えば、５ｎｍである。シード層４１としてのＩｒ膜上に、ＳｒＲｕＯ３膜をさらに設けてもよい。Ｉｒ膜上にＳｒＲｕＯ３膜をさらに設けることによって、強誘電体膜（例えば、ＰＺＴ膜）１０の分極特性を向上できる。シード層４１に用いられる材料は、これに限定されず、強誘電体膜１０に用いられる材料及び強誘電体膜１０の形成条件を考慮して、適宜変更されてもよいのは、もちろんである。例えば、強誘電体膜１０にＰＺＴが用いられる場合、シード層４１には、Ｉｒ／Ｔｉ膜の代わりに、Ｔｉ／Ｉｒ膜、Ｔｉ／Ｐｔ膜、Ｔｉ／Ｉｒ／ＳｒＲｕＯ３膜、Ｔｉ／Ｐｔ／ＳｒＲｕＯ３膜、ＴｉＡｌＮ／Ｉｒ／ＳｒＲｕＯ３膜、ＴｉＡｌＮ／Ｉｒ／Ｔｉ／ＳｒＲｕＯ３膜、ＴｉＡｌ／ＴｉＡｌＮ／Ｉｒ／ＳｒＲｕＯ３膜、ＴｉＡｌ／ＴｉＡｌＮ／Ｉｒ／Ｔｉ／ＳｒＲｕＯ３膜のうち、いずれか１つを用いてもよい。また、本実施形態においては、積層構造のシード層４１を用いた例を挙げているが、これに限定されず、単層のシード層でもよい。
【００４４】
以上のように、本発明の第１の実施形態に係る強誘電体メモリ（例えば、ＦｅＲＡＭ）は、半導体基板５０表面に対して水平方向に２つのキャパシタ電極１１，１２が対向する縦型キャパシタが用いられている。  
本実施形態のように、縦型構造のキャパシタ１をメモリセルに採用することによって、半導体基板表面に対して垂直方向において、強誘電体キャパシタ１を構成するキャパシタ電極の１１，１２の寸法を大きくでき、２つのキャパシタ電極１１，１２の対向面積を大きくできる。その結果として、メモリセルのＬ方向又はＷ方向の寸法の縮小など、基板５０表面に対して水平方向の微細化が推進されても、強誘電体キャパシタ１が保持する信号量を大きくできる。
【００４５】
また、本実施形態では、基板表面に対して水平方向に対向する２つのキャパシタ電極１１，１２間において、層間絶縁膜５１上の酸化防止膜４０上に、シード層４１が設けられている。
【００４６】
このシード層４１を用いた結晶成長によって、強誘電体キャパシタを構成する強誘電体膜１０が形成される。これによって、強誘電体膜１０の結晶性が改善され、強誘電体膜１０の分極特性が向上する。それゆえ、データを保持する強誘電体キャパシタ１の信号量が増大する。
【００４７】
縦型構造のキャパシタ１を用いた場合、キャパシタ電極１１，１２は、強誘電体膜１０及び酸化防止膜４０を貫通し、且つ、コンタクトプラグ３０，３１上面に達する開口部内に、電極材が埋め込まれることで、形成される。ＦｅＲＡＭに縦型構造の強誘電体キャパシタ１を採用することは、素子面積を縮小した際の、信号量の増大を図ることを目的としている。そのため、２つの電極の対向面積を大きくして信号量を増大するためには、キャパシタ電極１１，１２を埋め込む開口部のアスペクト比（深さ／開口幅）を、大きくすることが望まれる。
【００４８】
シード層４１がコンタクトプラグ３０，３１上方を覆う場合、開口部の形成時において、コンタクトプラグ３０，３１上には、酸化防止膜（例えば、酸化アルミニウム膜）、シード層４１及び強誘電体膜１０が積層されている。３つの異なる材料に対してそれぞれ大きなエッチング選択比を確保することは困難であり、それに伴って、開口部のアスペクト比を大きくすることに制約があった。
【００４９】
これに対して、本実施形態において、シード層４１は、コンタクトプラグ３０，３１上方を覆わないように、酸化防止膜４０上に配置されている。このため、開口部の形成時、コンタクトプラグ３０，３１上には、強誘電体膜１０及び酸化防止膜４０が設けられている。それゆえ、開口部の形成時、２つの異なる材料に対して大きなエッチング選択比を確保できればよく、開口部のアスペクト比に対する制約も緩和される。  
これによって、開口部９０のアスペクト比を大きくでき、キャパシタ１を構成する２つの電極１１，１２の対向面積を大きくできる。したがって、強誘電体キャパシタの信号量を大きくでき、強誘電体メモリの特性を向上できる。
【００５０】
加えて、開口部のアスペクト比が大きくなると、キャパシタ電極１１，１２の上部の寸法とキャパシタ電極１１，１２の底部の寸法との差は大きくなる。よって、電極１１，１２の底部とシード層４１との間隔を確保できるので、電極１１，１２とシード層４１とがショートするのを低減できる。この結果として、シード層４１の寸法（表面積）を大きくできるので、シード層４１を用いて結晶成長させる強誘電体膜１０の結晶性を向上できる。
【００５１】
さらに、本実施形態においては、強誘電体膜１０の底部に、シード層４１が設けられているため、強誘電体膜１０の底部のＬ方向の寸法（厚さ）は、シード層４１のＬ方向の寸法ｔｓの分、小さくなる。ここで、電極１２とシード層４１との間の強誘電体膜１０のＬ方向の寸法をｔｃとした場合、シード層４１が存在する部分における２つの電極１１，１２の強誘電体膜１０の寸法は、２ｔｃとなる。シード層が無い場合、その部分の強誘電体膜のＬ方向の寸法は、２ｔｃ＋ｔｓ（＞２ｔｃ）となる。
【００５２】
２つのキャパシタ電極１１，１２間にある一定の電位差が与えられた場合、強誘電体膜が薄くされることによって、寸法ｔｃの強誘電体膜１０に印加される電界は、寸法（２ｔｃ＋ｔｓ）の強誘電体膜に印加される電界よりも大きくなる。よって、強誘電体膜１０の分極を小さい電圧で反転でき、ＦｅＲＡＭを低い消費電力で駆動できる。これに伴って、強誘電体膜１０のヒステリシス曲線の角形性を向上できる。また、強誘電体膜１０の膜厚を薄くすることによって、ある一定の印加電圧に対する分極の反転速度は向上するので、データの読み出し速度又は書き込み速度を速くできる。上記のように、キャパシタ電極１１，１２の断面形状に依存して、２つの電極１１，１２間の強誘電体膜の断面形状は、その底面の寸法が上面の寸法より大きくなる。それゆえ、シード層４１の存在によって、強誘電体膜１０の底部の厚さが小さくなることは、上記の素子特性の向上に有効である。
【００５３】
以上のように、本発明の第１の実施形態に係る強誘電体メモリによれば、強誘電体メモリの信頼性を向上できる。
【００５４】
（ｂ）  製造方法  
図４乃至図８を用いて、本発明の第１の実施形態に係る強誘電体メモリ（例えば、ＦｅＲＡＭ）の製造方法について、説明する。ここでは、主に、ＦｅＲＡＭのＬ方向に沿う断面構造を図示して、各製造工程について、順次説明する。
【００５５】
はじめに、図６に示されているように、半導体基板５０内に、例えば、Ｌ方向に延在するＳＴＩ（Shallow Trench Isolation）構造の溝が形成される。この溝に、素子分離絶縁膜が埋め込まれ、素子分離領域が形成される。素子分離領域の形成によって、素子形成領域ＡＡが、区画される。素子分離領域の形状に伴って、素子形成領域ＡＡは、Ｌ方向に延在する。
【００５６】
そして、半導体基板５０の素子形成領域ＡＡ上に、ＦｅＲＡＭのセルブロックを構成する電界効果トランジスタ（スイッチングトランジスタ）２が形成される。スイッチングトランジスタの形成工程は、以下のとおりである。
【００５７】
素子形成領域ＡＡ（半導体基板５０）表面上に、ゲート絶縁膜２１が形成される。ゲート絶縁膜２１は、例えば、熱酸化法によって形成されたシリコン酸化膜である。
【００５８】
次に、導電層（例えば、ポリシリコン層）が、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって、ゲート絶縁膜２１上に形成される。導電層は、例えば、フォトリソグラフィー技術及びＲＩＥ（Reactive Ion Etching）法を用いて、所定のパターンに加工される。これによって、ゲート電極２２がゲート絶縁膜２１上に形成される。ゲート電極２２は、ワード線ＷＬとして用いられる。そのため、ゲート電極２１は、Ｌ方向に直交するＷ方向に延在するように形成され、Ｗ方向に沿って配列される複数のトランジスタ２で共有される。
【００５９】
そして、ソース／ドレイン拡散層２３，２４が、半導体基板５０内に形成される。拡散層２３，２４は、ゲート電極２２をマスクに用いて、例えば、砒素（Ａｓ）、リン（Ｐ）などの不純物を半導体基板５０内にイオン注入することによって、ゲート電極２２に対して自己整合的に形成される。
【００６０】
以上の工程によって、半導体基板５０上に、スイッチングトランジスタ２が形成される。尚、図１及び図２に示されるブロック選択トランジスタ７も、スイッチングトランジスタ２と同様の工程で、同時に形成される。
【００６１】
トランジスタが形成された後、図６に示すように、第１の層間絶縁膜５１が、例えば、ＣＶＤ法を用いて、トランジスタ２を覆うように半導体基板５０上に形成される。層間絶縁膜５１の上面は、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、平坦にされる。
【００６２】
それから、層間絶縁膜５１内に、ソース／ドレイン拡散層２３，２４の上面が露出するように、コンタクトホールが形成される。形成されたコンタクトホール内に、例えば、タングステン（Ｗ）又はモリブデン（Ｍｏ）が充填され、コンタクトプラグ３０，３１がそれぞれ形成される。
【００６３】
そして、酸化防止膜４０Ａが、例えば、ＣＶＤ法を用いて、層間絶縁膜５１及びコンタクトプラグ３０，３１上に、堆積される。酸化防止膜４０Ａは、例えば、酸化アルミニウム（ＡｌｘＯｙ）膜である。酸化防止膜４０Ａとしての酸化アルミニウム膜の膜厚は、例えば、５０ｎｍである。
【００６４】
酸化防止膜４０Ａ上に、シード層４１が堆積される。堆積されたシード層４１は、フォトリソグラフィー技術及びエッチング技術を用いて、所定の形状に加工される。本実施形態において、シード層４１は、例えば、図３に示されるように、四角形状の平面形状を有し、トランジスタ２のチャネル領域上方に設けられる。このように、シード層４１はコンタクトプラグ３０，３１上方を覆わないようにパターニングされ、シード層４１はコンタクトプラグ３０，３１上方から取り除かれる。尚、シード層４１の平面形状は、四角形状に限定されず、円形状や楕円形状であってもよい。
【００６５】
シード層４１には、強誘電体キャパシタに用いられる強誘電体膜がＰＺＴ膜である場合、例えば、ＩｒとＴｉの積層膜（Ｉｒ／Ｔｉ膜）が用いられる。Ｉｒの膜厚は、例えば、５０ｎｍ、Ｔｉの膜厚は、例えば、５ｎｍである。尚、強誘電体膜がＰＺＴ膜の場合、ＰＺＴ膜の分極特性を向上させるために、シード層４１としてのＩｒ膜上に、ＳｒＲｕＯ３膜をさらに設けてもよい。また、強誘電体キャパシタに用いられる強誘電体膜がＳＢＴ膜或いはＢＬＴ膜である場合、それらの結晶成長に対して種結晶となるシード層４１が、適宜用いられる。
【００６６】
図７に示されるように、強誘電体膜１０Ａが、酸化防止膜４０Ａ上及びシード層４１上に、形成される。強誘電体膜１０ＡがＰＺＴ膜である場合、ＰＺＴ膜は、例えば、成膜温度が６５０℃程度のＣＶＤ法を用いて、４００ｎｍの膜厚になるように、形成される。尚、強誘電体膜１０Ａの成膜温度は、強誘電体膜１０Ａに用いられる材料に応じて適した温度が用いられるのはもちろんであり、例えば、強誘電体膜１０ＡがＳＢＴ膜である場合、その成膜温度は、７８０℃程度、ＢＬＴ膜である場合、その成膜温度は、７００℃程度に設定される。尚、強誘電体膜１０Ａは、スパッタ法やゾルゲル法を用いて、酸化防止膜４０Ａ上及びシード層４１上に形成しても良い。
【００６７】
強誘電体膜１０Ａは、例えば、強誘電体膜１０との格子整合が確保されたシード層４１に対して結晶成長し、強誘電体膜１０Ａの結晶性は良質になる。それゆえ、その強誘電体膜１０Ａを用いた強誘電体キャパシタの特性は向上し、メモリセル（強誘電体キャパシタ）が保持する信号量（電荷量）は増大する。尚、酸化防止膜４０Ａと強誘電体膜１０Ａとの格子不整合を緩和させるために、シード層４１及び酸化防止膜４０Ａ上に、強誘電体膜１０Ａと同じ材料からなるシード層（緩衝層とも呼ばれる）を形成してもよい。
【００６８】
ＰＺＴやＳＢＴのような酸化物を用いた強誘電体膜１０Ａは、高温且つ多量の酸素を含む雰囲気中で形成される。そのため、強誘電体膜１０Ａが堆積されているときに、コンタクトプラグの上面が露出していると、コンタクトプラグ３０，３１に用いられる金属がその酸素によって酸化され、コンタクトプラグ３０，３１が酸化爆発を引き起こすことがあった。この酸化爆発によって、コンタクトプラグ３０，３１及びプラグが埋め込まれる層間絶縁膜５１が劣化又は破壊され、ＦｅＲＡＭの信頼性の低下の原因となる場合がある。
【００６９】
これに対して、本実施形態で述べる製造方法では、強誘電体膜１０Ａの堆積時、コンタクトプラグ３０，３１上面は、酸化防止膜４０Ａによって覆われている。それゆえ、コンタクトプラグ３０，３１を構成する金属が、強誘電体膜１０Ａを形成するための酸素と反応するのを防止でき、酸化爆発の発生を低減できる。このように、強誘電体膜１０Ａが堆積されている間、コンタクトプラグ３０，３１の上面が酸化防止膜４０Ａで覆われていることによって、ＦｅＲＡＭの信頼性を向上できる。
【００７０】
また、酸化アルミニウムのような高融点材料を酸化防止膜４０Ａに用いることによって、強誘電体膜１０Ａが下層の膜４０Ａ，５１と化学反応するのを抑制できる。よって、強誘電体膜１０Ａの結晶性が劣化するのを防止でき、この結果として、強誘電体キャパシタの特性を改善できる。
【００７１】
続いて、図８に示されるように、所定のパターンのマスク４５が、強誘電体膜１０上に形成される。本実施形態において、例えば、マスク４５には、シード層４１が含む材料と同じ材料が用いられ、ここでは、Ｉｒ膜がマスク４５に用いられる。マスク４５は、コンタクトプラグ３０，３１上方に開口部を有するようにパターニングされる。  
マスク４５の形状に基づいて、コンタクトプラグ３０，３１上方に形成された強誘電体膜１０及び酸化防止膜４０が、例えば、ＲＩＥ法によって、除去される。これによって、強誘電体膜１０及び酸化防止膜４０内に、開口部９０が形成され、コンタクトプラグ３０，３１上面が露出する。形成された開口部９０は、その上面の寸法がその底面の寸法より大きいテーパー状の断面形状になっている。
【００７２】
本実施形態では、シード層４１は、コンタクトプラグ３０，３１上方を覆っていない。それゆえ、コンタクトプラグ３０，３１上方から除去される膜（材料）は、強誘電体膜１０と酸化防止膜４０である。それゆえ、マスク４５に用いられる材料は、強誘電体膜１０と酸化防止膜４０とに用いられている材料とのエッチング選択比を十分に確保できればよく、シード層４１とのエッチング選択比を考慮する必要はない。
【００７３】
例えば、マスク４５にＩｒ膜が用いられ、ＰＺＴ膜（強誘電体膜）１０及び酸化アルミニウム膜（酸化防止膜）４が、ＢＣｌ３、Ｃｌ２及びＡｒの混合ガスをエッチングガスに用いて、３５０℃の温度条件下で加工される場合、ＰＺＴ膜／酸化アルミニウム膜に対するＩｒ膜のエッチング選択比は、１０〜２０以上になる。尚、ＰＺＴ膜／酸化アルミニウム膜に対するレジストマスクのエッチング選択比は、０．５〜１程度である。  
本実施形態のように、開口部９０を形成する領域（コンタクトプラグ上方の領域）にシード層４１を設けないことによって、開口部９０の形成時に、シード層４１のエッチング選択比を考慮する必要がない。そのため、シード層４１が含む材料と同じ材料をマスク４５に用いることができるようになる等、マスク４５に用いる材料の選択肢が増える。よって、開口部９０を形成するための大きなエッチング選択比を、マスク４５とコンタクトプラグ３０，３１上方を覆う複数の膜（材料）とに対して、確保できる。
【００７４】
これに伴って、コンタクトプラグ３０，３１上方を覆う複数の膜１０，４０の除去を、１つのマスク４５を用いて、１回のエッチング工程で実行でき、複数の膜を除去する工程が増加するのを防止できる。
【００７５】
さらに、エッチング選択比を大きくできることによって、マスク４５の膜厚に対してエッチングすることが可能な半導体基板５０表面に対して垂直方向（深さ方向）の寸法は、大きくなる。それゆえ、開口部９０のアスペクト比（深さ／開口幅）を大きくできる。  
本実施形態のように、強誘電体キャパシタ１が縦型キャパシタの場合、開口部９０の深さ方向の寸法を大きくすると、キャパシタ１を構成する電極の対向面積は大きくなる。それゆえ、強誘電体キャパシタ１が保持する電荷量（信号量）は大きくできる。
【００７６】
そして、図４に示されるように、コンタクトプラグ３０，３１上方の開口部内に、キャパシタ電極１１，１２が、例えば、ＣＶＤ法を用いて、埋め込まれる。強誘電体膜１０がＰＺＴである場合、キャパシタ電極１１，１２には、例えば、Ｉｒが用いられる。開口部の形状に依存して、電極１１，１２の断面形状は、その上面の寸法がその底面の寸法より大きいテーパー状になる。また、強誘電体膜１０の底部において、キャパシタ電極１１，１２とシード層４１との間に、強誘電体膜１０が挟まれる。これによって、強誘電体膜１０の底部の断面形状は、下向きの凹型の形状を有する。
【００７７】
電極１１，１２が堆積された後、強誘電体膜１０の上面をストッパとして、電極１１，１２及びマスクに対して、平坦化処理が施される。この結果として、開口部を形成するために用いられたマスクが除去される。  
この後、周知の技術を用いて、強誘電体キャパシタ１０上に、第２の層間絶縁膜（図示せず）が形成され、セルブロックに接続されるビット線及びプレート線が形成される。  
以上の工程によって、本発明の実施形態に係るＦｅＲＡＭが完成する。
【００７８】
本発明の第１の実施形態に係る強誘電体メモリ（ＦｅＲＡＭ）の製造方法によれば、強誘電体キャパシタ１を構成する強誘電体膜１０は、シード層４１を用いた結晶成長によって、形成される。よって、強誘電体膜１０の結晶性を向上でき、強誘電体キャパシタ１の特性を向上できる。
【００７９】
また、シード層がコンタクトプラグ３０，３１上方に設けられた場合、強誘電体膜１０、シード層及び酸化防止膜４０をそれぞれ構成する３つの材料に対して、エッチング選択比を十分に確保するマスクを用いることは、困難であった。それゆえ、大きいエッチング選択比を確保できず、縦型構造のキャパシタの電極１１，１２を埋め込む開口部のアスペクト比の大きさに、制約があった。その結果として、シード層がコンタクトプラグ３０，３１上方に設けられた場合、縦型キャパシタの電極間の対向面積を大きくできず、縦型キャパシタが保持する電荷量（信号量）を大きくできなかった。
【００８０】
これに対して、本実施形態で述べた製造方法において、コンタクトプラグ３０，３１上方には、強誘電体膜１０と酸化防止膜４０とが設けられ、シード層は設けられていない。それゆえ、マスク４５には、強誘電体膜１０と酸化防止膜４０との２つの材料に対して大きなエッチング選択比を確保できる材料を用いればよい。それゆえ、コンタクトプラグ３０，３１上方に開口部９０を形成することが容易になる。
【００８１】
また、開口部９０を形成する際に、大きなエッチング選択比を確保できる結果として、開口部９０のアスペクト比を大きくできる。これによって、縦型キャパシタの電極間の対向面積を大きくでき、縦型キャパシタが保持する電荷量（信号量）を大きくできる。
【００８２】
このように、本実施形態の製造方法は、特性の向上した強誘電体キャパシタ及びそれを用いた強誘電体メモリを製造できる。
【００８３】
さらには、強誘電体膜１０の堆積工程において、コンタクトプラグ３０，３１の上面は、酸化防止膜によって覆われている。そのため、コンタクトプラグ材が、強誘電体膜を形成するための酸素と反応するのを抑制でき、コンタクトプラグの酸化爆発を防止できる。よって、本実施形態の製造方法は、強誘電体メモリに特性劣化及び欠陥が発生するのを防止でき、製造歩留まりが低下するのを抑制できる。
【００８４】
したがって、本発明の第１の実施形態に係る強誘電体メモリの製造方法によれば、信頼性が向上した強誘電体メモリを提供できる。
【００８５】
（２）  第２の実施形態  
図９乃至図１１を用いて、本発明の第２の実施形態に係る強誘電体メモリ（ＦｅＲＡＭ）について、説明する。図９は、本実施形態のＦｅＲＡＭの平面構造を示している。図１０は図９のＡ−Ａ’線に沿う断面構造を示し、図１１は図９のＢ−Ｂ’線に沿う断面構造を示している。尚、図９のＣ−Ｃ’線に沿う断面構造は、図５の（ｂ）に示される構造と同様である。  
ここでは、第１の実施形態で述べた強誘電体メモリとの相違点について、主に述べる。
【００８６】
図３に示されるように、第１の実施形態において、シード層４１は、Ｌ方向に隣接する２つの電極１１，１２間に設けられている。そして、シード層４１は、スイッチングトランジスタ２のチャネル領域上方に配置されている。
【００８７】
これに対して、図９に示されるように、第２の実施形態のＦｅＲＡＭにおいて、シード層４１Ａは、半導体基板５０表面に対して水平方向において斜め方向に隣接する２つのキャパシタ電極１１，１２間に配置されている。つまり、図１０及び図１１に示されるように、シード層４１Ａは、スイッチングトランジスタ２のチャネル領域上方には設けられず、素子分離絶縁膜５９上方に配置される。
【００８８】
尚、本実施形態において、図９に示されるように、シード層４１Ａの平面形状は、四角形状を有しているが、円形や楕円形など他の平面形状でもよい。
【００８９】
Ｌ方向に隣接する２つのキャパシタ電極１１，１２間に設けられた強誘電体膜１０において、Ｌ方向に互いに隣り合う電極１１，１２間にシード層が配置されないので、強誘電体膜１０の底部は平坦になっている。
【００９０】
本実施形態において、シード層４１Ａは、Ｌ方向に隣接する２つの電極１１，１２間に設けられていないため、シード層４１Ａと電極１１，１２とがショートする可能性は低減する。これにともなって、シード層４１のＬ方向の寸法を大きくできる。  
また、１つの強誘電体キャパシタ１を構成する強誘電体膜１０は、２つのシード層４１によってＷ方向に挟まれた領域内において、２つのシード層４１Ａに対して結晶成長（種結晶成長）する。
【００９１】
このように、強誘電体膜１０を形成するために用いられるシード層４１Ａの表面積が、大きくなるため、ＰＺＴ膜１０の結晶性をさらに良質にできる。よって、強誘電体キャパシタの信号量を大きくでき、キャパシタの特性を向上できる。
【００９２】
また、本実施形態のＦｅＲＡＭは、第１の実施形態に係るＦｅＲＡＭと同様の効果が得られる。
【００９３】
尚、本実施形態に係るＦｅＲＡＭの製造方法は、シード層の形成位置が異なるのみで、第１の実施形態に係る強誘電体メモリの製造方法と実質的に同じであるため、説明は省略する。
【００９４】
以上のように、本発明の第２の実施形態に係る強誘電体メモリによれば、強誘電体メモリの信頼性を向上できる。
【００９５】
（３）  第３の実施形態  
図１２及び図１３を用いて、本発明の第３の実施形態に係る強誘電体メモリ（ＦｅＲＡＭ）について、説明する。図１２は、本実施形態のＦｅＲＡＭの平面構造を示している。図１３は図１２のＢ−Ｂ’線に沿う断面構造を示している。尚、図１２のＡ−Ａ’線に沿う断面構造は、図４に示される構造と同様であり、図１２のＣ−Ｃ’に沿う断面構造は、図５の（ｂ）に示される構造と同様である。  
ここでは、第１及び第２の実施形態で述べた強誘電体メモリとの相違点について、主に述べる。
【００９６】
第３の実施形態に係るＦｅＲＡＭにおいては、シード層４１Ｂは、Ｗ方向に沿って延在するように、酸化防止膜４０上に設けられる。シード層４１Ｂは、キャパシタ電極１１，１２と接触しないように、ワード線ＷＬと上下に重なる位置に配置されている。  
これによって、酸化防止膜４０上に占めるシード層４１Ｂの面積が大きくなる。すなわち、第１及び第２の実施形態に比較して、シード層４１Ｂの表面積が大きくなるので、そのシード層４１Ｂを種結晶として結晶成長する強誘電体膜１０の結晶性は、更に向上する。よって、強誘電体キャパシタの信号量を大きくでき、キャパシタの特性を向上できる。また、本実施形態のＦｅＲＡＭは、第１の実施形態に係るＦｅＲＡＭと同様の効果が得られる。
【００９７】
尚、本実施形態に係るＦｅＲＡＭの製造方法は、シード層の形成位置が異なるのみで、第１の実施形態に係る強誘電体メモリの製造方法と実質的に同じであるため、説明は省略する。
【００９８】
以上のように、本発明の第３の実施形態に係る強誘電体メモリによれば、強誘電体メモリの信頼性を更に向上できる。
【００９９】
（４）  第４の実施形態  
図１４及び図１５を用いて、本発明の第４の実施形態に係る強誘電体メモリ（ＦｅＲＡＭ）について、説明する。図１４は、本実施形態のＦｅＲＡＭの平面構造を示している。図１５の（ａ）は図１４のＢ−Ｂ’線に沿う断面構造を示し、図１５の（ｂ）は図１４のＣ−Ｃ’線に沿う断面構造を示している。尚、図１４のＡ−Ａ’線に沿う断面構造は、図４に示される構造と同様である。  
ここでは、第１乃至第３の実施形態で述べたＦｅＲＡＭとの相違点について、主に述べる。
【０１００】
第１乃至第３の実施形態で述べたＦｅＲＡＭにおいて、強誘電体キャパシタ１に用いられる強誘電体膜１０は、強誘電体キャパシタ単位で素子分離されることはなく、１つの繋がった膜になっている。この場合、強誘電体膜１０が、半導体基板５０表面に対して水平方向において斜め方向に隣接するキャパシタ電極１１，１２間、或いは、Ｗ方向に隣接するキャパシタ電極１１，１２間に、介在する。このため、第１乃至第３の実施形態において、斜め方向に隣接したキャパシタ電極１１，１２と強誘電体膜１０によって、或いは、Ｗ方向に隣接するキャパシタ電極１１，１２と強誘電体膜１０によって、寄生キャパシタが形成される。
【０１０１】
一方、本実施形態においては、図１４に示されるように、Ｗ方向に隣接する強誘電体膜１０Ｘ間、及び、Ｗ方向に隣接するキャパシタ電極１１，１２間に、絶縁膜５２が設けられている。
【０１０２】
図１５の（ａ）及び図１５の（ｂ）に示されるように、この絶縁膜５２は、例えば、Ｌ方向に延在する開口部９５内に埋め込まれている。図１５の（ａ）に示されるように、絶縁膜５２のＷ方向の断面形状は、例えば、その上面の寸法が底面の寸法より大きいテーパー状の断面形状を有している。また、強誘電体膜１０ＸのＷ方向の断面形状は、例えば、その上面の寸法が底面の寸法よりも小さいテーパー状の断面形状を有している。図１５の（ｂ）に示されるように、例えば、Ｗ方向に互いに隣接するキャパシタ電極１２と絶縁膜５２との間に、強誘電体膜１０Ｙが介在している。  
絶縁膜５２には、例えば、酸化アルミニウムや酸化シリコンが用いられる。
【０１０３】
本実施形態では、強誘電体膜１０Ｘは、Ｗ方向において、２つの絶縁膜５２に挟まれた構造になっている。これと同様に、キャパシタ電極１１，１２は、Ｗ方向において、２つの絶縁膜５２に挟まれた構造になっている。尚、Ｌ方向において、強誘電体膜１０Ｘが２つのキャパシタ電極１１，１２に挟まれた構造になっているのは、第１乃至第３の実施形態で述べた強誘電体膜と同じである。
【０１０４】
このように、本実施形態において、強誘電体膜１０Ｘは、絶縁膜５２によって、強誘電体キャパシタ毎にＷ方向に分断される。つまり、Ｗ方向に隣接する強誘電体キャパシタ１は、互いに素子分離されている。
【０１０５】
強誘電体キャパシタ１を分離するための絶縁膜５２は、例えば、次の製造工程によって形成される。  
キャパシタ電極１１，１２が強誘電体膜及び酸化防止膜４０内の開口部内に埋め込まれた後、Ｌ方向に配列された複数の電極１１，１２上面及びそれらの電極１１，１２間の強誘電体膜１０Ｘ上面を覆うように、Ｌ方向に延在するライン状のマスクが形成される。すなわち、ライン状のマスクは、例えば、素子形成領域ＡＡと上下に重なる位置に設けられている。一方、素子分離領域（素子分離絶縁膜５９）と上下に重なる位置において、開口部がマスク内に形成され、強誘電体膜の上面は素子分離領域上方において露出する。
【０１０６】
このライン状のマスクを用いて、強誘電体膜がエッチングされ、強誘電体膜は素子分離領域上方から除去される。これによって、図１５に示されるように、素子分離領域上方に、Ｌ方向に延在するライン状の開口部９５が形成される。そして、この開口部９５内に、絶縁膜５２が、例えば、ＡＬＤ（Atomic Layer Deposition）法などのように、膜の埋め込み性の良い膜堆積技術を用いて、堆積される。
【０１０７】
以上の工程によって、絶縁膜５２が、Ｗ方向に互いに隣接する強誘電体膜１０Ｘ間、Ｗ方向に互いに隣接するキャパシタ電極１１，１２間に形成される。  
但し、上記の製造工程とは反対に、絶縁膜５２が強誘電体膜内に形成された開口部内に埋め込まれた後に、キャパシタ電極１１，１２が形成されてもよい。
【０１０８】
第１乃至第３の実施形態のように、強誘電体膜１０がＷ方向に延在する場合、寄生キャパシタがＷ方向に隣接するセル間の干渉の原因となり、ＦｅＲＡＭ（強誘電体メモリ）の信頼性を低下させる場合があった。
【０１０９】
しかし、本実施形態のＦｅＲＡＭのように、Ｗ方向に隣接する強誘電体キャパシタ１間に、絶縁膜５２を埋め込むことによって、Ｗ方向に隣接する強誘電体キャパシタ１を素子分離し、強誘電体キャパシタ１間の干渉を低減できる。また、本実施形態のＦｅＲＡＭは、第１の実施形態に係るＦｅＲＡＭと同様の効果が得られる。
【０１１０】
したがって、本発明の第４の実施形態に係る強誘電体メモリによれば、強誘電体メモリの信頼性を向上できる。
【０１１１】
尚、第４の実施形態で述べたＦｅＲＡＭでは、シード層４１の形成位置及び形状において、第１の実施形態を例に挙げて説明したが、本実施形態のＦｅＲＡＭの構造は、第２及び第３の実施形態に適用できるのはもちろんである。
【０１１２】
［その他］  
本発明の第１乃至第４の実施形態においては、強誘電体メモリとして、縦型キャパシタを用いたＦｅＲＡＭ（例えば、図２参照）を例に挙げて、本発明の例について、説明した。しかし、これに限定されず、本発明の要旨を逸脱しない範囲で、本発明を全ての強誘電体メモリに適用できるのは、もちろんである。
【０１１３】
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０１１４】
１：強誘電体キャパシタ、１０，１０Ｘ：強誘電体膜、１１，１２：キャパシタ電極、２：スイッチングトランジスタ、２０：ゲート絶縁膜、２１：ゲート電極、２３，２４：ソース／ドレイン拡散層、３０，３１：コンタクトプラグ、５０：半導体基板、５１：層間絶縁膜、４０：酸化防止膜、４１，４１Ａ，４１Ｂ：シード層、９０，９５：開口部、ＢＬ：ビット線、ＰＬ：プレート線、ＷＬ：ワード線、ＣＢ：セルブロック、７：ブロック選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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