(57)【要約】【課題】信号の伝達の遅延を抑制する半導体装置を提供することを課題とする。【解決手段】絶縁表面を有する基板の一表面に、複数の導電層が設けられる領域、第１の複数の素子が設けられる領域、及び第２の複数の素子が設けられる領域があり、第１の複数の素子は、複数の導電層から１つを選択するデコーダを構成する複数の素子であり、第２の複数の素子は、複数の導電層から伝達される信号を増幅するセンスアンプを構成する複数の素子である。そして、第１の複数の素子が設けられる領域の間に、第２の複数の素子が設けられる領域が配置されていることを特徴とする。上記特徴により、寄生容量による負荷が低減するため、信号の伝達の遅延が抑制される。【選択図】図１
2011086956.tif 000002
【特許請求の範囲】
【請求項１】
基板の一表面に、第１の領域、複数の第２の領域及び複数の第３の領域を有し、
前記第１の領域には、第１の方向に延伸する複数の第１の導電層、及び第２の方向に延伸する複数の第２の導電層が設けられ、
前記複数の第２の領域のそれぞれには、第１の回路を構成する複数の第１の素子が設けられ、
前記第３の領域のそれぞれには、第２の回路を構成する複数の第２の素子が設けられ、
前記第２の回路は、前記第１の回路と電気的に接続され、
前記複数の第２の領域及び前記複数の第３の領域は、前記第１の領域の前記第１の方向側に配置され、
前記複数の第２の領域のうちの前記第２の方向に並べて配置された２つの間に、前記複数の第３の領域のいずれか１つが配置されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１の回路は、前記複数の第１の導電層のいずれか１つを選択する機能を有することを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の回路は、複数の論理回路及び複数のインバータ回路を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の回路は、複数のスイッチを有し、
前記複数のスイッチは、前記複数の第１の導電層とそれぞれ電気的に接続されることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記基板の一表面に、前記第１の領域の前記第２の方向側に配置される第４の領域を有し、
前記第４の領域には、第３の回路を構成する複数の第３の素子が設けられ、
前記第３の回路は、前記複数の第２の導電層のいずれか１つを選択する機能を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子を有する半導体装置及びその設計方法に関する。また本発明は、無
線通信によりデータを交信することのできる半導体装置（以下、「ＩＤタグ」という。）
に関する。
【背景技術】
【０００２】
近年、半導体素子を有する半導体装置は様々な分野に応用され、研究開発が進められてい
る。半導体装置は、絶縁表面を有する基板１０上に、導電層１１と、選択機能を有する第
１の素子群１２と、増幅機能を有する第２の素子群１３の各々を複数有する（図１１参照
）。通常、導電層１１を形成する領域は基板１０の中央に配置し、第１の素子群１２を形
成する領域１４は、前記導電層１１を形成する領域の上下左右の一方に配置する。第２の
素子群１３を形成する第２の領域１５、１６、１７、１８は、領域１４を挟んで、導電層
１１を形成する領域と対向するように配置する。
【０００３】
なお、第１の素子群１２を形成する領域１４は、導電層１１の各々に対応した複数の素子
形成領域９５に分割される。通常、素子形成領域９５の行方向のピッチ１９と、導電層１
１間のピッチ２０ａは、同じである。また、導電層１１は信号を伝達する役割を担ってお
り、具体的には、ドライバやコントローラから供給される信号を素子に伝達したり、素子
から読み出した信号を増幅手段等の他の手段に伝達したりする役割を担う。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記構成によると、導電層１１と第２の素子群１３とは、第１の素子群１２を介して、接
続する。つまり、導電層１１は、第１の素子群１２と交差して、第２の素子群１３と接続
する。そうすると、導電層１１と第１の素子群１２との間には寄生容量が発生し、この寄
生容量が負荷となって、導電層１１を用いた信号の伝達が遅延してしまう。上記の実情を
鑑み、本発明は、導電層１１を用いた信号の伝達の遅延を抑制した半導体装置、ＩＤタグ
を提供することを課題とする。また、そのような半導体装置の設計方法を提供することを
課題とする。
【課題を解決するための手段】
【０００５】
上述した従来技術の課題を解決するために、本発明は下記構成を有する半導体装置及びそ
の設計方法、並びにＩＤタグを提供する。
【０００６】
本発明の半導体装置は、複数の導電層と、前記複数の導電層から１つを選択する第１の素
子群と、前記複数の導電層から伝達される信号を増幅する第２の素子群とを有し、前記第
１の素子群の間に、前記第２の素子群が設けられることを特徴とする。換言すると、前記
第１の素子群と前記第２の素子群は交互に設けられることを特徴とする。上記特徴により
、寄生容量による負荷が低減するため、複数の導電層を用いた信号の伝達の遅延が抑制さ
れる。
【０００７】
また、第１の素子群はデコーダを構成する複数の素子であることを特徴とする。さらに、
第２の素子群はセンスアンプを構成する複数の素子であることを特徴とする。
【０００８】
また、第１の素子群を形成する領域は、前記複数の導電層の各々に対応した複数の素子形
成領域を有する。そして、複数の素子形成領域から選択された１つの素子形成領域の行方
向のピッチと、前記複数の導電層間のピッチとは、異なることを特徴とする。
【０００９】
また、複数の導電層、第１の素子群及び第２の素子群は基板上に設けられ、前記基板はガ
ラス基板であることを特徴とする。上記特徴により、安価な半導体装置の提供を実現する
。
【００１０】
また、上記の構成要素に加えて、本発明の半導体装置は、記憶素子を有することを特徴と
する。さらに、本発明の半導体装置は、発光素子又は液晶素子を有することを特徴とする
。上記特徴により、高機能化と高付加価値化を実現する。
【００１１】
本発明のＩＤタグは、上記の半導体装置の構成要素に加えて、制御手段、電源発生手段及
び送受信手段を有することを特徴とする。上記特徴により、寄生容量による負荷が低減す
るため、信号の伝達の遅延が抑制される。
【００１２】
本発明の半導体装置の設計方法は、複数の導電層と、前記複数の導電層から１つを選択す
る第１の素子群と、前記複数の導電層から伝達される信号を増幅する第２の素子群とを有
し、前記第１の素子群の間に、前記第２の素子群を配置するステップを有することを特徴
とする。換言すると、前記第１の素子群と前記第２の素子群を交互に配置するステップを
有することを特徴とする。
【００１３】
また本発明の半導体装置の設計方法は、前記複数の導電層を形成する領域の上下左右の一
方に、前記第１及び前記第２の素子群を配置するステップを有することを特徴とする。ま
た、前記複数の導電層を規則的に配置するステップを有することを特徴とする。
【発明の効果】
【００１４】
上記構成を有する本発明により、信号の伝達の遅延を抑制した半導体装置及びその設計方
法、並びにＩＤタグを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１を説明する図。
【図２】本発明の実施の形態２を説明する図。
【図３】本発明の実施の形態２を説明する図。
【図４】本発明の実施の形態３を説明する図。
【図５】本発明の実施の形態３を説明する図。
【図６】本発明の実施例１を説明する図。
【図７】本発明の実施例１を説明する図。
【図８】本発明の実施例１を説明する図。
【図９】本発明の実施例２を説明する図。
【図１０】本発明の実施例３を説明する図。
【図１１】従来の技術を説明する図。
【発明を実施するための形態】
【００１６】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
【００１７】
本発明の半導体装置は、絶縁表面を有する基板１０上（基板１０の一表面）に、導電層１
１と、第１の素子群１２と、第２の素子群１３の各々を複数有する（図１参照）。そして
、本発明は、第１の素子群１２の間に、第２の素子群１３が設けられることを特徴とする
。換言すると、第１の素子群１２と第２の素子群１３は交互に設けられることを特徴とす
る。つまり、本発明は、第２の素子群１３が形成される第２の領域２６、２７、２８、２
９が、第１の素子群１２を形成する第１の領域２０ｂ、２１、２２、２３、２４、２５の
間に設けられることを特徴とする。換言すると、第１の素子群１２を形成する第１の領域
２０ｂ、２１、２２、２３、２４、２５と、第２の素子群１３を形成する第２の領域２６
、２７、２８、２９とは、交互に設けられることを特徴とする。
【００１８】
上記特徴により、導電層１１は、第１の素子群１２を挟んで、第２の素子群１３と接続す
ることがない。つまり、導電層１１と第１の素子群１２の間で発生する寄生容量が減少す
る。従って、導電層１１を用いた信号の伝達に際し、寄生容量による負荷が低減するため
、信号の伝達の遅延が抑制されるという効果が生じる。
【００１９】
上記効果を生む理由として、第１の素子群１２を形成する領域を分割した１つの素子形成
領域９６の行方向のピッチ１９と、導電層１１間のピッチ２０ａが異なるという特徴が挙
げられる。なお、導電層１１間のピッチとは、ｎ列目（ｎは自然数）の導電層１１と（ｎ
＋１）列目の導電層１１との間の距離に相当するものであり、ドットピッチに相当する。
【００２０】
また、上記構成要素に加えて、本発明の半導体装置は、基板１０上に記憶素子を有するこ
とを特徴とする。記憶素子は、トランジスタ、容量素子及び抵抗素子から選択された１つ
又は複数に相当する。ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）の場合、記憶素子は、１つのトランジスタと１つの容量素子に相当する。ＳＲＡＭ
（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の場合、記憶素子は、６つ
のトランジスタ、５つのトランジスタ、４つのトランジスタと２つの抵抗素子、又は４つ
のトランジスタと１つの抵抗素子に相当する。なお、記憶素子が６つのトランジスタ、又
は４つのトランジスタと２つの抵抗素子に相当する場合、各列に２本のビット線（１本は
ビット線、もう１本はビットバー線）を配置する。マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）の場合、記憶素子は、１つのトランジスタに相当する。但し、マスクＲＯＭ
は、製造工程でデータの書き込みを行うものであり、Ｈレベル及びＬレベルの一方のデー
タを書き込む際はトランジスタを作成し、他方のデータを書き込む際はトランジスタを作
成しない場合や、Ｈレベル及びＬレベルのどちらのデータを書き込む場合でも、トランジ
スタを作成する場合がある。なお本発明は、ＤＲＡＭ、ＳＲＡＭ、マスクＲＯＭに制約さ
れず、記憶素子の構成に従って、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎ
ｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ等になりうる。
【００２１】
導電層１１を複数形成する領域３５はメモリセルアレイが設けられる領域に相当し、導電
層１１はビット線に相当する。また、メモリセルアレイが設けられる領域３５には、列方
向だけではなく、行方向にも導電層（図１には示さない）が複数設けられる。行方向に設
けられた導電層はワード線に相当する。また、メモリセルアレイが設けられる領域３５は
、マトリクス状に配置されたメモリセル（図１には示さない）を複数有し、前記メモリセ
ルは、ビット線とワード線が絶縁体を介して交差する領域に記憶素子を有する。記憶素子
が１つのトランジスタと１つの容量素子に相当する場合、前記トランジスタのゲート電極
はワード線に接続し、ソース電極及びドレイン電極の一方はビット線に接続し、他方は容
量素子の一方の電極に接続する。
【００２２】
第１の素子群１２はデコーダを構成する複数の素子に相当する。デコーダは、複数の論理
回路から構成される。つまり、第１の素子群１２は、複数の論理回路を構成する素子に相
当する。デコーダは、複数の導電層１１から１つの導電層１１を選択する機能を有する。
【００２３】
第２の素子群１３はセンスアンプを構成する複数の素子に相当する。センスアンプは複数
のＴＦＴから構成される。つまり、第２の素子群１３は、複数のＴＦＴに相当する。セン
スアンプは、通常は、ゲート電極が互いに接続された２つのＴＦＴと、ゲート電極が入力
ノードとなる２つのＴＦＴと、ゲート電極にバイアス電圧が伝達されるバイアス用ＴＦＴ
の合わせて５つのＴＦＴからなる。
【００２４】
また、本発明の半導体装置は、基板１０上に液晶素子や発光素子に代表される表示素子を
有していてもよい。つまり、本発明は、基板１０上に、表示素子と、前記表示素子を制御
するＴＦＴとを含む画素を複数有していてもよい。複数の画素の点灯と非点灯を制御する
と、文字や画像を表現することができ、高機能化と高付加価値化を実現した半導体装置を
提供することができる。
【００２５】
また、基板１０はガラス基板であることを特徴とする。上記特徴により、単結晶基板に比
べると、大量生産が可能なために、安価な半導体装置を提供することができるという効果
を奏する。
【００２６】
本発明は、上記構成要素に加えて、行方向に設けられた複数の導電層（ワード線）から１
つを選択するデコーダを構成する素子群が設けられた領域３０を有する。さらに、出力増
幅機能又は読み出し／書き込み選択機能を有する素子群が設けられた領域３１、３２、３
３、３４を有する。
【００２７】
また、本発明の半導体装置の設計方法は、第１の素子群の間に、第２の素子群を配置する
ステップを有することを特徴とする。換言すると、第１の素子群と第２の素子群を交互に
配置することを特徴とする。また、本発明の半導体装置の設計方法は、導電層１１を複数
形成するメモリセルアレイを形成する領域３５の上下左右の一方に、第１の素子群１２を
形成する第１の領域２０ｂ、２１、２２、２３、２４、２５と、第２の素子群１３を形成
する第２の領域２６、２７、２８、２９を配置することを特徴とする。また、導電層１１
は、規則的に配置することを特徴とする。上記の設計方法により完成した半導体装置は、
導電層１１を用いた信号の伝達の遅延を抑制することができる。
（実施の形態２）
【００２８】
本発明の半導体装置の一形態であるパネルについて図面を用いて説明する。パネルは、基
板４０６上に、複数の画素を有する画素部４０１と、複数のトランジスタを含む駆動回路
４０２、４０３を有する（図２（Ａ）参照）。駆動回路４０２、４０３は、基板４０６に
一体形成せずに、外付けにしたり、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式等により
基板４０６上に実装したりしてもよい。従って、表示手段とは、画素部４０１のみ、又は
画素部４０１と駆動回路４０２、４０３に相当する。また、パネルは、基板４０６上に、
ＶＲＡＭ（画面表示専用メモリ）、ＲＡＭ又はＲＯＭに相当する記憶手段４０４と、ＣＰ
Ｕ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ、中央処理ユニット）４０５を有
する。さらに、パネルは、基板４０６上に、駆動回路４０２、４０３、記憶手段４０４及
びＣＰＵ４０５を制御する信号を供給する入力端子４０９を有する。入力端子４０９には
、接続フィルム４０８を介して、ビデオ信号等の信号や電位が供給される。また、パネル
は、画素部４０１と駆動回路４０２、４０３を囲むシール材（図２（Ａ）には示さない）
を有し、基板４０６と対向基板４０７は、前記シール材により貼り付けられている。なお
、図示するパネルでは、対向基板４０７は、画素部４０１と駆動回路４０２、４０３上の
みに設けているが、全面に設けてもよい。但し、ＣＰＵ４０５は、発熱する恐れがあるた
め、前記ＣＰＵ４０５に接するように、放熱板を設けるとよい。
【００２９】
図２（Ｂ）はパネルのＡ−Ａ’における断面図を示し、画素部４０１はＴＦＴ４１１と容
量素子４１２を有し、駆動回路４０２はＴＦＴからなる素子群４１９を有し、記憶手段４
０４はＴＦＴからなる素子群４２０を有する。基板４０６と対向基板４０７の間には、画
素電極４１３、配向膜４１４、液晶層４１５、配向膜４１６、対向電極４１７、シール材
４１８を有する。基板４０６と対向基板４０７には偏光板が貼り付けられている。
【００３０】
基板４０６上の回路を構成する素子は、非晶質半導体に比べて移動度等の特性が良好な多
結晶半導体（ポリシリコン）により形成されることが好ましく、そうすると、モノリシッ
ク化が実現される。このように、画素部と駆動回路以外に、記憶手段やＣＰＵ等の機能回
路の一体形成を実現したパネルはシステムオンパネルと呼ばれ、システムの多機能化を図
ることができる。上記構成を有するパネルは、接続する外部ＩＣの個数が減少するため、
小型・軽量・薄型が実現され、最近普及が急速に進んだ携帯端末に適用すると大変有効で
ある。なお、本形態では、表示素子として液晶素子を用いたパネルを示したが、本発明は
これに制約されない。表示素子として、発光素子等の他の表示素子を用いたパネルに適用
してもよい。
【００３１】
上記のパネルにおいて、実施の形態１において説明した半導体装置の構成は、記憶手段４
０４の構成に適用される。
次に、画素部４０１及び駆動回路４０２、４０３を含む表示手段４２１、記憶手段４０４
、ＣＰＵ４０５の相互関係とその一連の動作について以下に簡単に説明する（図３参照）
。
記憶手段４０４は、データ保持手段２１１と、プリチャージ手段２１２と、遅延手段２１
３と、カラムデコーダ２１７と、ロウデコーダ２１８とを含む。ＣＰＵ４０５は、制御部
４２２と演算部４２３とを含む。
記憶手段４０４からデータの読み出し又は書き込みを行う場合、まず、ＣＰＵ４０５が具
備する制御部４２２が含むプログラムカウンタから、データが格納されたメモリセル又は
データを格納するメモリセルのアドレスの情報は、記憶手段４０４が含むアドレス選択手
段であるロウデコーダ２１８と遅延手段２１３に供給される。
指定されたアドレスから読み出された情報は、カラムデコーダ２１７から、制御部４２２
が含む命令レジスタに供給される。また、指定されたアドレスに書き込む情報は演算部４
２３が含むレジスタから供給される。
表示手段４２１が含む画素部４０１における画像の表示は、ＣＰＵ４０５から駆動回路４
０２、４０３に供給される信号に従って行われる。なお、映像信号が記憶手段４０４に記
憶されている場合、記憶手段４０４からＣＰＵ４０５を介して信号線側の駆動回路４０２
に供給される。
本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
（実施の形態３）
【００３２】
本発明のＩＤタグ（ＲＦＩＤタグ、ＩＣタグ、電子タグ、ＩＣチップ、無線チップ、無線
プロセッサ、無線メモリともいう）の構成について説明する。本発明のＩＤタグ３０６は
、記憶手段３０１、制御手段３０２及び電源発生手段３０３を含むＩＣチップ３０４と、
アンテナ（送受信手段ともいう）３０５とを有する（図４（Ａ）参照）。
【００３３】
上記のパネルにおいて、実施の形態１において上述した半導体装置の構成は、記憶手段３
０１の構成に適用される。なお、記憶手段３０１は、記憶素子の構成に従って、ＲＡＭ、
ＲＯＭ等になりうるが、ＩＤタグに用いる記憶手段３０１としては、ＲＯＭを用いるとよ
い。
【００３４】
制御手段３０２はロジック回路から構成される。制御手段３０２（制御回路ともいう）は
、ＣＰＵ（中央処理回路）等に相当する。電源発生手段３０３（電源発生回路ともいう）
は、非接触型の場合、コイル状に巻かれたアンテナ３０５の電磁誘導作用、相互誘導作用
又は静電気による誘導作用が採用される。従ってこの場合には、電源発生手段３０３は、
アンテナ３０５と動作する。アンテナ３０５は、その巻き数を制御することにより、受信
する周波数の高さを選ぶことができる。
【００３５】
アンテナ３０５はＩＣチップ３０４と同一の基板上に形成する方法（図４（Ｂ）（Ｄ）参
照）、又はアンテナ３０５を含む基板３１３上に、ＩＣチップ３０４を実装する方法（図
４（Ｃ）（Ｅ）参照）のどちらかの方法を採用する。前者の方法を採用する場合、基板３
０８上にＴＦＴ群３０９とアンテナ３０５を設ける（図４（Ｄ）参照）。一方、後者の方
法を採用する場合、アンテナ３０５を含む基板３１３上に、導電層３１１と絶縁層３１２
を介して、ＴＦＴ群３０９を含む基板３１０を実装する（図４（Ｅ）参照）。なお、図４
（Ｄ）（Ｅ）に示すＴＦＴ群３０９は、記憶手段３０１、制御手段３０２及び電源発生手
段３０３のいずれかの手段の構成要素である。
【００３６】
次に、ＩＤタグ３０６を用いた通信手順について、以下に簡単に説明する（図４（Ａ）参
照）。まず、ＩＤタグ３０６が含むアンテナ３０５がリーダライタ３０７からの電波を受
信する。そうすると、電源発生手段３０３において、共振作用により起電力が発生する。
そして、ＩＤタグ３０６が含む記憶手段３０１と制御手段３０２が起動して、制御手段３
０２により、記憶手段３０１内のデータが信号化される。次に、ＩＤタグ３０６が含むア
ンテナ３０５から信号を発信する。そうすると、ＩＤタグ３０６は、リーダライタ３０７
が含むアンテナにより送信された信号を受信する。受信した信号は、リーダライタ３０７
が含むコントローラ（図４（Ａ）には示さない）を介して、データ処理装置（図４（Ａ）
には示さない）に送信され、ソフトウエアを用いてデータ処理が行われる。なお上記通信
手順は、コイル型のアンテナを用い、ＩＤタグのコイルとリーダライタのコイル間に誘導
されて発生する磁束を利用した電磁誘導方式を用いた場合である。しかしながら、本発明
は上記方式に制約されず、マイクロ波帯の電波を使った電波方式を用いてもよい。
【００３７】
ＩＤタグ３０６は、非接触で通信を行う点、複数読取りが可能である点、データの書き込
みが可能である点、様々な形状に加工可能である点、選択する周波数によっては、指向性
が広く、認識範囲が広い点等の利点を有する。ＩＤタグ３０６は、非接触による無線通信
で人や物の個々の情報を識別可能なＩＣタグ、ラベル加工を施して目標物への貼り付けを
可能としたラベル、イベントやアミューズメント向けのリストバンド等に適用することが
できる。また、ＩＤタグ３０６を樹脂材料により成型加工してもよいし、無線通信を阻害
する金属に直接固定してもよい。さらに、ＩＤタグ３０６は、入退室管理システムや精算
システムといった、システムの運用に活用することができる。
【００３８】
次に、ＩＤタグ３０６を実際に使用するときの一形態について説明する。表示部３２１を
含む携帯端末の側面には、リーダライタ３２０が設けられ、品物３２６の側面にはＩＤタ
グ３２２が設けられる（図５（Ａ）参照）。ＩＤタグ３２２にリーダライタ３２０をかざ
すと、表示部３２１に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴
等、更に商品の説明等の商品に関する情報が表示される。また、商品３２５をベルトコン
ベアにより搬送する際に、リーダライタ３２３と、前記商品３２５に設けられたＩＤタグ
３２４を用いて、前記商品３２５の検品を行うことができる（図５（Ｂ）参照）。このよ
うに、システムにＩＤタグを活用することで、情報の取得を簡単に行うことができ、高機
能化と高付加価値化を実現する。
【実施例１】
【００３９】
本実施例では実際にレイアウトされた半導体装置のマスクについて説明する。本発明は、
絶縁表面を有する基板上に、導電層を含む伝達手段と、第１の素子群を含む選択手段と、
第２の素子群を含む増幅手段の各々を複数有する。
本発明は、増幅手段に相当する第２の素子群を形成する第２の領域６０、６１、６２、６
３、６４、６５、６６、６７は、選択手段に相当する第１の素子群を形成する第１の領域
５０、５１、５２、５３、５４、５５、５６、５７、５８の間に設けられることを特徴と
する（図６、７参照）。換言すると、第１の領域５０、５１、５２、５３、５４、５５、
５６、５７、５８と第２の領域６０、６１、６２、６３、６４、６５、６６、６７は交互
に設けられることを特徴とする。
上記特徴により、導電層と第１の素子群の間で発生する寄生容量が減少する。従って、導
電層を用いた信号の伝達に際し、寄生容量による負荷が低減するため、信号の伝達の遅延
が抑制されるという効果が生じる。
【００４０】
また、第１及び第２の素子群が設けられる基板上には、導電層（図６、７には示さない）
を規則的に形成するメモリセルアレイが設けられる領域３５、デコーダに相当する素子群
を形成する領域３０、８０、レベルシフタとバッファに相当する素子群を形成する領域８
５、８６、出力増幅手段に相当する素子群を形成する領域７０、７１、７２、７３、７４
、７５、７６、７７等が設けられる（図６参照）。
【００４１】
続いて、領域８０に設けられたデコーダと、第１の領域５０、５１に設けられた選択手段
に相当する第１の素子群と、第２の領域６０に設けられた増幅手段に相当する第２の素子
群と、領域７０に設けられた出力増幅手段に相当する素子群の等価回路について説明する
（図８参照）。
図示するように、領域８０に設けられたデコーダは複数の論理回路とインバータにより構
成される。
第１の領域５０、５１に設けられた選択手段である第１の素子群は複数の論理回路とイン
バータを構成する複数の素子に相当し、第２の領域６０に設けられた増幅手段である第２
の素子群はセンスアンプ８１を構成する複数の素子に相当する。領域７０に設けられた出
力増幅手段に相当する素子群は、複数のＴＦＴと論理回路に相当する。
【実施例２】
【００４２】
本発明の実施例について、図９を用いて説明する。本発明の半導体装置は、大別して、デ
ータ記憶ブロック、表示ブロック、画像処理ブロック、制御ブロックの４つのブロックを
有し、全てのブロックは、基板１００上に設けられる。
データ記憶ブロックは、プログラムＲＯＭ（ＰＲＯＭ）１０１、作業領域用ＲＡＭ（ＷＲ
ＡＭ）１０２、音声データ用プログラムＲＯＭ（ＡｕｄｉｏＲＯＭ）１０３、ラインバッ
ファＲＡＭ１０４ａ、１０４ｂ、インレンジＲＡＭ（ＩＮＲＡＭ）１０５、カラーパレッ
トＲＡＭ（ＣＲＡＭ）１０６、メモリコントローラ１０７、デコーダ／レジスタ１０８、
音声データ用プログラムＲＯＭコントローラ１０９、音声データ用ＤＡ変換回路／演算増
幅器１１０、及びメモリ用参照電源発生回路（Ｖｒｅｆ電源）１１１、階調電源１１２を
有する。
表示ブロックは、画素部１１３と駆動回路１１４、１１５を有する。画像処理ブロックは
、画像処理回路１１６を有する。制御ブロックは、ＣＰＵ１１７を有する。
【００４３】
上記のように、表示ブロックだけではなく、データ記憶ブロック、画像処理ブロック及び
制御ブロックを有する半導体装置は、接続するＩＣの個数を減らし、小型・薄型・軽量を
実現する。また、表示ブロック、画像処理ブロック及び制御ブロックが互いに隣接してい
る半導体装置は、データの流れに沿った配置となっており、正確な動作を実現する。本発
明は、記憶ブロックを構成する各メモリの構成に適用される。本実施例は、上記の実施の
形態と自由に組み合わせることができる。
【実施例３】
【００４４】
本発明が適用される電子機器の一例として、テレビ装置、デジタルカメラ、デジタルビデ
オカメラ、携帯電話装置（携帯電話機）、ＰＤＡ等の携帯情報端末、携帯型ゲーム機、モ
ニター、パーソナルコンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等
の記録媒体を備えた画像再生装置等が挙げられる。以下にはその具体例について説明する
。
【００４５】
図１０（Ａ）は携帯端末であり、本体９１０１、表示部９１０２等を含む。図１０（Ｃ）
は携帯型テレビ受像機であり、本体９３０１、表示部９３０２等を含む。図１０（Ｄ）は
、携帯情報端末であり、本体９２０１、表示部９２０２等を含む。図１０（Ｅ）は、デジ
タルビデオカメラであり、表示部９７０１、９７０２等を含む。
【００４６】
表示部を含むパネルは、図１０（Ｂ）に示すように駆動回路９１０４、ＣＰＵや記憶手段
等の機能回路９１０３を具備する。本発明は、機能回路９１０３が有する記憶手段の構成
に適用される。駆動回路９１０４だけでなく、機能回路９１０３が一体形成されたパネル
を有する電子機器は、接続する外部ＩＣの個数を減らすことができるため、小型・軽量・
薄型が実現する。また、表示部を構成する表示素子として、自発光型の発光素子を用いる
と、バックライトなどが必要ないため、液晶素子を用いる場合に比べて、薄型・小型・軽
量が実現される。
【００４７】
また、図１０（Ｆ）は接触型ＩＣカードであり、本体９６０１、ＩＣチップ９６０２、モ
ジュール端子９６０３を含む。ＩＣチップ９６０２は、ＲＡＭ９６０４、ＲＯＭ９６０５
、ＣＰＵ９６０６及びＲＡＭ９６０７等を含む。本発明は、ＩＣチップ９６０２が有する
ＲＡＭ９６０４、９６０７とＲＯＭ９６０５の記憶手段の構成に適用される。本実施例は
、上記の実施の形態、実施例と自由に組み合わせることができる。
【符号の説明】
【００４８】
１０  基板
１１  導電層
１２  第１の素子群
１３  第２の素子群
１４  領域
１９  ピッチ
２０  ピッチ
２０ａ  ピッチ
２０ｂ  第１の領域
２１〜２５  第１の領域
２６〜２９  第２の領域
３０〜３５領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図６】
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【図７】
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