(57)【要約】【課題】差動増幅器の発振を防ぎつつ、消費電力を増加させずに高いスルーレートを実現することが可能な差動増幅器を実現する。【解決手段】正極と負極の階調電圧を交互に入力する入力段回路（ＤＮ１、ＤＰ１）を具備して、階調電圧に応じて生成される駆動電圧を表示装置（５４）へ出力する出力アンプ（５３）と、階調電圧の極性反転動作のトリガとなるストローブ信号（ＳＴＢ）に同期して生成されるバイアス電圧（ＢＮ１１、ＢＰ１１）を入力段回路（ＤＮ１、ＤＰ１）の電流を制御する定電流源（ＩＣＳ１１、ＩＣＳ１２）へ印加するバイアス回路（５１）と、ストローブ信号（ＳＴＢ）に同期して生成されるバイアス電圧（ＢＮ１１、ＢＰ１１）より高い電圧レベルのパルス電圧（Ｐ１１、Ｐ１２）をバイアス電圧（ＢＮ１１、ＢＰ１１）にカップリングするパルス電圧印加回路（５２）とを備える。【選択図】図５
2011166553.tif 000002
【特許請求の範囲】
【請求項１】
正極と負極の階調電圧を交互に入力する入力段回路を具備して、前記階調電圧に応じて生成される駆動電圧を表示装置へ出力する出力アンプと、
前記階調電圧の極性反転動作のトリガとなるストローブ信号に同期して生成されるバイアス電圧を前記入力段回路の電流を制御する定電流源へ印加するバイアス回路と、
前記ストローブ信号に同期して生成される前記バイアス電圧より高い電圧レベルのパルス電圧を前記バイアス電圧にカップリングするパルス電圧印加回路と
を備える差動増幅器。
【請求項２】
請求項１に記載の差動増幅器であって、
前記入力段回路は、第１の定電流源としてＮチャネルＭＯＳトランジスタを備え、
前記パルス電圧印加回路は、立ち下がり時間と比較して立ち上がり時間の長い波形を有する前記パルス電圧を前記ＮチャネルＭＯＳトランジスタに印加するべき前記バイアス電圧にカップリングする
差動増幅器。
【請求項３】
請求項１または請求項２に記載の差動増幅器であって、
前記入力段回路は、第２の定電流源としてＰチャネルＭＯＳトランジスタをさらに備え、
前記パルス電圧印加回路は、立ち上がり時間と比較して立ち下がり時間の長い波形を有する前記パルス電圧を前記ＰチャネルＭＯＳトランジスタに印加するべき前記バイアス電圧にカップリングする
差動増幅器。
【請求項４】
請求項１から請求項３までのいずれかに記載の差動増幅器であって、
前記パルス電圧のパルス幅は、前記ストローブ信号のパルス幅以上である
差動増幅器。
【請求項５】
請求項１から請求項４までのいずれかに記載の差動増幅器であって、
前記パルス電圧の電圧レベルは、前記差動増幅器に供給される正電源の電圧レベルにレベルシフトされた電圧レベルである
差動増幅器。
【請求項６】
請求項１から請求項５までのいずれかに記載の差動増幅器であって、
前記パルス電圧印加回路は、
前記ストローブ信号に同期してパルス電圧を生成するパルス生成回路と、
前記バイアス電圧に前記パルス電圧をカップリングするカップリング容量と
を備える差動増幅器。
【請求項７】
請求項６に記載の差動増幅器であって、
前記カップリング容量は、前記パルス電圧の印加される配線の寄生容量である。
差動増幅器。
【請求項８】
請求項１から請求項７までのいずれかに記載の差動増幅器を備えるソースドライバ。
【請求項９】
入力段回路と前記入力段回路の電流を制御する定電流源とを具備する出力アンプと、バイアス回路と、パルス電圧印加回路とを備える差動増幅器において、
正極と負極の階調電圧を交互に入力段回路に入力するステップと、
前記階調電圧に応じて生成される駆動電圧を表示装置へ出力するステップと、
前記階調電圧の極性反転動作のトリガとなるストローブ信号に同期して生成されるバイアス電圧を前記定電流源へ印加するステップと、
前記ストローブ信号に同期して生成される前記バイアス電圧より高い電圧レベルのパルス電圧を前記バイアス電圧にカップリングするステップと
を備える差動増幅器の出力極性反転方法。
【請求項１０】
請求項９に記載の差動増幅器の出力極性反転方法であって、
前記入力段回路は、第１の定電流源としてＮチャネルＭＯＳトランジスタを備え、
前記カップリングするステップは、
立ち下がり時間と比較して立ち上がり時間の長い波形を有する前記パルス電圧を前記ＮチャネルＭＯＳトランジスタに印加するべき前記バイアス電圧にカップリングするステップ
を含む差動増幅器の出力極性反転方法。
【請求項１１】
請求項９または請求項１０に記載の差動増幅器の出力極性反転方法であって、
前記入力段回路は、第２の定電流源としてＰチャネルＭＯＳトランジスタを備え、
前記カップリングするステップは、
立ち上がり時間と比較して立ち下がり時間の長い波形を有する前記パルス電圧を前記ＰチャネルＭＯＳトランジスタに印加するべき前記バイアス電圧にカップリングするステップ
を含む差動増幅器の出力極性反転方法。
【請求項１２】
請求項９から請求項１１までのいずれかに記載の差動増幅器の出力極性反転方法であって、前記カップリングするステップは、
前記ストローブ信号のパルス幅以上のパルス幅を有する前記パルス電圧を生成するステップ
を含む差動増幅器の出力極性反転方法。
【請求項１３】
請求項９から請求項１２までのいずれかに記載の差動増幅器の出力極性反転方法であって、前記カップリングするステップは、
前記差動増幅器に供給される正電源の電圧レベルにレベルシフトされた電圧レベルの前記パルス電圧を生成するステップ
を含む差動増幅器の出力極性反転方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高いスルーレートを実現した差動増幅器に関する。
【背景技術】
【０００２】
近年、液晶表示装置の大画面化、高精細化が進んでいる。これに伴い、液晶表示装置は、より多数の差動増幅回路等を搭載するようになってきている。また、液晶表示装置の備えるソースドライバは、より大きな負荷を、より高速に、消費電力を抑えたままで駆動する能力が必要とされている。
【０００３】
特許文献１は、演算増幅器の消費電流を低減すると共に、演算増幅器の出力波形の歪みを低減する出力回路を開示している。以下、図１から図３を参照して特許文献１の出力回路を説明する。
【０００４】
図１は、特許文献１における１アンプ式の出力回路の備えるプッシュプル出力型演算増幅器１の回路図である。図１の演算増幅器１は、立ち上がり波形と立下り波形の両方を出力する。図１には、出力回路の備える複数の演算増幅器のうち１つを記載している。演算増幅器１は、端子１１と端子１２とを備える。端子１１は、演算増幅器１の備えるＮチャネルＭＯＳトランジスタＱ５にバイアス電圧ＶｂｉａｓＡを供給する。端子１２は、演算増幅器１の備えるＰチャネルＭＯＳトランジスタＱ１５にバイアス電圧ＶｂｉａｓＢを供給する。演算増幅器１は、端子１１、及び端子１２に、それぞれバイアス電圧ＶｂｉａｓＡ、及びバイアス電圧ＶｂｉａｓＢを入力することで、出力信号の立ち上がり時、及び立ち下がり時のスルーレートを向上させる。
【０００５】
図２は、特許文献１におけるバイアス回路２の回路図である。バイアス回路２は、バイアス電圧ＶｂｉａｓＡ、及びＶｂｉａｓＢを演算増幅器１へ供給する。バイアス回路２は、Ｎバイアス線２５を介して演算増幅器１の端子１１にバイアス電圧ＶｂｉａｓＡを供給する。また、バイアス回路３０は、Ｐバイアス線２６を介してバイアス電圧ＶｂｉａｓＢを演算増幅器１の端子１２へ供給する。バイアス回路２は、バイアス電流源２１と、バイアス電圧取り出し回路２２と、プリチャージ回路２３と、プリチャージ電源２４とを備える。
【０００６】
バイアス電流源２１は、高バイアスと低バイアスの切り替えを無くした、低バイアスのバイアス電流源である。バイアス電流源２１は、ＰチャネルＭＯＳトランジスタＱ２１で構成される。バイアス電流源２１は、オン抵抗Ｒ１が演算増幅器を低バイアスに制御可能な条件に設定される。
【０００７】
バイアス電圧取り出し回路２２は、ＮチャネルＭＯＳトランジスタＱ２３、Ｑ２４、及びＱ２７と、ＰチャネルＭＯＳトランジスタＱ２５と、Ｑ２６とを備える。ＭＯＳトランジスタＱ２３は、バイアス電流源２１と低電圧側端子ＶＳＳ間に接続される。ＭＯＳトランジスタＱ２４は、ＭＯＳトランジスタＱ２３にミラー接続される。ＭＯＳトランジスタＱ２５は、高電圧側端子ＶＤＤと低電圧側端子ＶＳＳ間にＭＯＳトランジスタＱ２４と直列に接続される。ＭＯＳトランジスタＱ２６は、ＭＯＳトランジスタＱ２５にミラー接続される。ＭＯＳトランジスタＱ２７は、高電圧側端子ＶＤＤと低電圧側端子ＶＳＳ間にＭＯＳトランジスタＱ２６と直列に接続される。ＭＯＳトランジスタＱ２６とＱ２７の直列接続点が、Ｎバイアス線２５への出力となる。また、ＭＯＳトランジスタＱ２４とＱ２５の直列接続点が、Ｐバイアス線２６への出力となる。
【０００８】
プリチャージ回路２３は、プリチャージ用コンデンサＣｎ、及びＣｐと、ＮチャネルＭＯＳトランジスタＱ２８と、ＰチャネルＭＯＳトランジスタＱ２９とを備える。コンデンサＣｎは、ＭＯＳトランジスタＱ２６及びＱ２７の直列接続点と低電圧側端子ＶＳＳとの間に接続される。コンデンサＣｐは、高電圧側端子ＶＤＤとＭＯＳトランジスタＱ２４及びＱ２５の直列接続点との間に接続される。ＮチャネルＭＯＳトランジスタＱ２８は、プリチャージ電源３５からコンデンサＣｎにプリチャージ電圧Ｖｐｎを供給する。ＰチャネルＭＯＳトランジスタＱ２９は、プリチャージ電源３５からコンデンサＣｐにプリチャージ電圧Ｖｐｐを供給する。ＭＯＳトランジスタＱ２８は、タイミング信号Ｔｐにより制御される。ＭＯＳトランジスタＱ２９は、タイミング信号ＴｐのインバータＩＮＶを介した反転信号により制御される。
【０００９】
プリチャージ電源２４は、プリチャージ電圧Ｖｐｎ及びＶｐｐを出力する。プリチャージ電圧Ｖｐｎ及びＶｐｐは、図示されない制御信号により所望の電圧に調整される。
【００１０】
図３は、特許文献１における演算増幅器１とバイアス回路２の動作を示すタイミングチャートである。コンデンサＣｎ、及びＣｐは、タイミング信号Ｔｐのパルス波形が立ち上がる時刻Ｔ１にプリチャージ電源２４により充電を開始する。これにより、バイアス回路２は、高バイアスのバイアス電圧を出力する。そして、コンデンサＣｎ、及びＣｐは、タイミング信号Ｔｐのパルス波形が立ち下がる時刻Ｔ２に放電を開始する。
【００１１】
この時刻Ｔ２に演算増幅器１は、出力波形の立ち上がり及び立ち下がりを開始する。このとき、演算増幅器１の出力波形は、バイアス回路２からの高バイアスにより急峻に立ち上がり及び立ち下がる。バイアス回路２からのバイアス電圧は、コンデンサＣｎ、及びＣｐの放電経路のＣＲ時定数のカーブに基づいて高バイアスから低バイアスへ移行する。そのため、出力波形の立ち上がりおよび立ち下がりが所定の電圧に近づくと、高スルーレートから低スルーレートとなり、出力波形の歪みを低減することができる。
【００１２】
また、演算増幅器１の出力波形が立ち上がり及び立ち下がるときのバイアス電圧は、コンデンサＣｎ及びＣｐの放電経路のＣＲ時定数のカーブで減衰する。そのため、演算増幅器１の消費電流を、一定期間に渡り同一レベルの高バイアスを供給される出力回路に比べて、低減することができる。さらに、プリチャージ電源２４からのプリチャージ電圧Ｖｐｎ、Ｖｐｐを可変としているので、演算増幅器１の出力波形の立ち上がり及び立ち下がり時におけるバイアス電流の制御をきめ細かく設定することができる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−１７５９９４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、特許文献１のバイアス回路２は、演算増幅器１の発振をまねく恐れがある。特許文献１のバイアス回路２では、一端、バイアス電圧を大きくしてからアンプ出力の極性を反転させるという動作になり、バイアス電圧が高い時間が長いためである。また、バイアス電圧が高い時間が長いため、タイミング信号Ｔｐがハイレベルの区間における消費電流が大きくなる。
【課題を解決するための手段】
【００１５】
以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本発明の差動増幅器は、正極と負極の階調電圧を交互に入力する入力段回路（ＤＮ１、ＤＰ１）を具備して、階調電圧に応じて生成される駆動電圧を表示装置（５４）へ出力する出力アンプ（５３）と、階調電圧の極性反転動作のトリガとなるストローブ信号（ＳＴＢ）に同期して生成されるバイアス電圧（ＢＮ１１、ＢＰ１１）を入力段回路（ＤＮ１、ＤＰ１）の電流を制御する定電流源（ＩＣＳ１１、ＩＣＳ１２）へ印加するバイアス回路（５１）と、ストローブ信号（ＳＴＢ）に同期して生成されるバイアス電圧（ＢＮ１１、ＢＰ１１）より高い電圧レベルのパルス電圧（Ｐ１１、Ｐ１２）をバイアス電圧（ＢＮ１１、ＢＰ１１）にカップリングするパルス電圧印加回路（５２）とを備える。
【００１７】
本発明のソースドライバは、上述の差動増幅器を備える。
【００１８】
本発明の差動増幅器の出力極性反転方法は、入力段回路（ＤＮ１、ＤＰ１）と入力段回路（ＤＮ１、ＤＰ１）の電流を制御する定電流源（ＩＣＳ１１、ＩＣＳ１２）とを具備する出力アンプ（５３）と、バイアス回路（５１）と、パルス電圧印加回路（５２）とを備える差動増幅器において、正極と負極の階調電圧を交互に入力するステップと、階調電圧に応じて生成される駆動電圧を表示装置（５４）へ出力するステップと、階調電圧の極性反転動作のトリガとなるストローブ信号（ＳＴＢ）に同期して生成されるバイアス電圧（ＢＮ１１、ＢＰ１１）を印加するステップと、ストローブ信号（ＳＴＢ）に同期して生成されるバイアス電圧（ＢＮ１１、ＢＰ１１）より高い電圧レベルのパルス電圧（Ｐ１１、Ｐ１２）をバイアス電圧（ＢＮ１１、ＢＰ１１）にカップリングするステップとを備える。
【発明の効果】
【００１９】
本発明によれば、差動増幅器の発振を防ぎつつ、消費電力を増加させずに高いスルーレートを実現することが可能な差動増幅器を実現できる。
【図面の簡単な説明】
【００２０】
【図１】図１は、特許文献１における１アンプ式の出力回路の備えるプッシュプル出力型演算増幅器１の回路図である。
【図２】図２は、特許文献１におけるバイアス回路２の回路図である。
【図３】図３は、特許文献１における演算増幅器１とバイアス回路２の動作を示すタイミングチャートである。
【図４】図４は、本発明の実施形態における差動増幅器を適用するソースドライバの構成を示す図である。
【図５】図５は、本発明の実施形態における差動増幅器の構成を示す図である。
【図６】図６は、本発明の実施形態における差動増幅器のタイミングチャートである。
【発明を実施するための形態】
【００２１】
添付図面を参照して、本発明の実施形態による差動増幅器を以下に説明する。
【００２２】
［概要］
本実施形態の差動増幅器は、出力アンプと、出力アンプにバイアス電圧を供給するバイアス回路とを備えた液晶表示装置用ドライバＩＣ回路において、バイアス電圧を供給するバイアス配線にパルス電圧をカップリングするパルス印加回路をさらに備える。パルス印加回路は、差動増幅器の出力反転動作信号であるストローブ信号に同期したパルス電圧を、バイアス配線にカップリング容量を介して印加する。これにより、出力アンプに印加されるバイアス電圧は、一時的に大きくなる。バイアス電圧の上昇により入力差動段回路に設けられた定電流源の電量供給能力を増加させることができるため、出力アンプのスルーレートを高めることができる。
【００２３】
また、パルス印加回路は、パルス電圧を一時的に印加する。そのため、バイアス電圧の高い状態が長く継続することがなく、出力アンプを発振状態へ導く恐れが無い。これによって、出力アンプは、安定した動作を行うことが可能である。また、パルス電圧の印加は一時的であるため、消費電流の増加を抑えることができる。
【００２４】
［ソースドライバへの適用］
本実施形態における差動増幅器は、反転駆動方式による液晶表示装置用ソースドライバ（以下、ソースドライバ）へ適用可能である。図４は、本実施形態における差動増幅器を適用するソースドライバの構成を示す図である。図４に示されたソースドライバは、アンプ部４０と、スイッチ部４１とを備える。なお、図４には、２つの出力アンプのみが記載されているが、実際には表示パネル４２のデータ線の数に対応した数の出力アンプが設けられる。
【００２５】
まず、アンプ部４０は、出力アンプ４０ａ、４０ｂを備える。出力アンプ４０ａ、４０ｂは、データ線に対応して設けられており、ボルテージフォロアを構成する。出力アンプ４０ａ、４０ｂは、図示されない画像ＬＳＩからの表示信号に基づいて生成される正極階調電圧及び負極階調電圧を交互に正入力端子へ入力して、駆動信号を生成してスイッチ部４１へ出力する。奇数列に設けられた出力アンプ４０ａ（奇数アンプ）と、偶数列に設けられた出力アンプ４０ｂ（偶数アンプ）とは、互いに異なる極性の階調電圧を入力する。
【００２６】
次に、スイッチ部４１は、出力スイッチ４１ａ、４１ｂと、短絡スイッチ４１ｃを備える。出力スイッチ４１ａは、出力アンプ４０ａに対応して設けられ、出力スイッチ４１ｂは、出力アンプ４０ｂに対応して設けられる。短絡スイッチ４１ｃは、奇数列のデータ線と、偶数列のデータ線とを短絡する。
【００２７】
次に、表示パネル４２は、表示パネル負荷４２ａ、４２ｂを備える。表示パネル４２ａは、出力アンプ４０ａと対応している。表示パネル４２ｂは、出力アンプ４０ｂと対応している。表示パネル４２ａ、及び４２ｂは、それぞれ出力端子ＳＫＯＵＴ及びＳＧＯＵＴを介して出力アンプ４０ａ、及び４０ｂから入力される駆動信号により駆動される。
【００２８】
このような構成のソースドライバにおいて、ストローブ信号ＳＴＢがハイレベルとなると、出力極性の切り替え期間となる。出力スイッチ４１ａ、４１ｂは、ストローブ信号ＳＴＢがハイレベルとなると開放する。また、短絡スイッチ４１ｃは、ストローブ信号ＳＴＢがハイレベルとなると短絡する。これにより、ストローブ信号ＳＴＢがハイレベルである出力極性の切り替え期間では、アンプ部４０とスイッチ部４１とが切り離された上で、偶数列及び奇数列のデータ線が短絡スイッチ４１ｃにより短絡され、隣り合うデータ線間において電荷が平均化される。
【００２９】
続いて、ストローブ信号ＳＴＢがローレベルとなると、アンプ部４０とスイッチ部４１とが接続され、階調電圧印加期間となる。出力アンプ４０ａ、４０ｂは、それぞれ入力する極性の切り替え後の階調電圧に対応する駆動信号をデータ線へ印加する。各データ線は、切り替え期間に電荷が平均化されているため、駆動信号により表示パネル４２の各負荷を高速に駆動することが可能となる。
【００３０】
以上が、本実施形態における差動増幅器を適用するソースドライバの説明である。なお、本実施形態の差動増幅器が適用可能なソースドライバは、図４に示されたソースドライバに限定しない。本実施形態の差動増幅器は、反転駆動方式によるソースドライバへ広く適用可能である。
【００３１】
［構成の説明］
次に、本実施形態における差動増幅器の構成の説明を行う。図５は、本実施形態における差動増幅器の構成を示す図である。本実施形態の差動増幅器は、バイアス回路５１と、パルス印加回路５２と、出力アンプ５３とを備える。
【００３２】
まず、バイアス回路５１は、出力アンプ５３の出力極性切り替え動作のトリガとなるストローブ信号ＳＴＢに応じたバイアス電圧ＢＮ１１及びＢＰ１１をバイアス配線ＢＬ１１及びＢＬ１２を介して出力アンプ５３へ供給する。
【００３３】
次に、出力アンプ５３は、図示されない画像ＬＳＩからの表示信号に基づいて生成される正極の階調電圧及び負極の階調電圧を交互に正入力端子ＩＮＰ１１へ入力する。出力アンプ５３は、階調電圧に基づいて生成される駆動信号をアンプ出力端子ＯＵＴ１１からデータ線を介して表示パネル負荷５４へ供給する。以下、図５に示された出力アンプ５３の構成を説明する。
【００３４】
図５に示された出力アンプ５３は、第１差動対回路ＤＮ１と、第２差動対回路ＤＰ１と、第１カレントミラー回路ＣＭ１と、第２カレントミラー回路ＣＭ２と、定電流源ＩＣＳ１１、ＩＣＳ１２、ＩＣＳ１３と、浮遊電流源ＩＣＳ４と、出力段回路とを備える。
【００３５】
第１差動対回路ＤＮ１は、対となる２つのＮチャネルＭＯＳトランジスタＴＮ１２とＴＮ１３とを備える。ＭＯＳトランジスタＴＮ１２のゲートは、出力アンプ５３の出力を帰還入力する負入力端子ＩＮＮ１１と接続される。ＭＯＳトランジスタＴＮ１３のゲートは、出力アンプの正入力端子ＩＮＰ１１と接続される。ＭＯＳトランジスタＴＮ１２とＴＮ１３のドレインは、カレントミラー回路ＣＭ１の入出力と接続される。
【００３６】
ＭＯＳトランジスタＴＮ１２とＴＮ１３のソースは、定電流源ＩＣＳ１１を構成するＮチャネルＭＯＳトランジスタＴＮ１１のドレインへ共通に接続される。ＭＯＳトランジスタＴＮ１１のソースは、負電源ＶＳＳ２へ接続される。ＭＯＳトランジスタＴＮ１１のゲートは、バイアス配線ＢＬ１２と接続されて、バイアス回路ＢＩＡＳ５１からバイアス電圧ＢＮ１１を入力する。
【００３７】
第２差動対回路ＤＰ１は、対となる２つのＰチャネルＭＯＳトランジスタＴＰ１２とＴＰ１３とを備える。ＭＯＳトランジスタＴＰ１２のゲートは、出力アンプ５３の出力を帰還入力する負入力端子ＩＮＮ１１と接続される。ＭＯＳトランジスタＴＰ１３のゲートは、出力アンプの正入力端子ＩＮＰ１１と接続される。ＭＯＳトランジスタＴＰ１２とＴＰ１３のドレインは、カレントミラー回路ＣＭ２の入出力と接続される。
【００３８】
ＭＯＳトランジスタＴＰ１２とＴＰ１３のソースは、定電流源ＩＣＳ１２を構成するＰチャネルＭＯＳトランジスタＴＰ１１のドレインへ共通に接続される。ＭＯＳトランジスタＴＰ１１のソースは、正電源ＶＤＤ２へ接続される。ＭＯＳトランジスタＴＰ１１のゲートは、バイアス配線ＢＬ１１と接続されて、バイアス回路ＢＩＡＳ５１からバイアス電圧ＢＰ１１を入力する。
【００３９】
第１カレントミラー回路は、正電源ＶＤＤ２と第１差動対回路ＤＮ１との間に設けられて、ダイオード接続された二つのＰチャネルＭＯＳトランジスタＴＰ１４、ＴＰ１５を備える。第２カレントミラー回路は、負電源ＶＳＳ２と第２差動対回路ＤＰ１との間に設けられて、ダイオード接続された二つのＮチャネルＭＯＳトランジスタＴＮ１４、ＴＮ１５と備える。
【００４０】
出力段回路は、正電源ＶＤＤ２と負電源ＶＳＳ２との間に直列に設けられたＰチャネルＭＯＳトランジスタＴＰ１６とＮチャネルＭＯＳトランジスタＴＮ１６とを備える。ＭＯＳトランジスタＴＰ１６とＴＮ１６とは、ドレインを共通に接続されており、この接続点が出力アンプ５３のアンプ出力端子ＯＵＴ１１となる。ＭＯＳトランジスタＴＰ１６とＴＮ１６のゲート間には浮遊電流源ＩＣＳ１４が設けられる。また、ＭＯＳトランジスタＴＰ１６のゲートとアンプ出力端子ＯＵＴ１１との間に位相補償容量Ｃ１１が設けられ、ＭＯＳトランジスタＴＮ１６のゲートとアンプ出力端子ＯＵＴ１１との間に位相補償容量Ｃ１２が設けられる。
【００４１】
このような構成の出力アンプ５３は、出力である駆動信号の極性切り替え時におけるスルーレートを、定電流源ＩＣＳ１１、ＩＣＳ１２に流れる電流量と位相補償量Ｃ１１、Ｃ１２の容量とにより決定される。定電流源ＩＣＳ１１、ＩＣＳ１２に流れる電流量が多くなれば、位相補償容量Ｃ１１、Ｃ１２への充電時間が短くなる。そのため、定電流源ＩＣＳ１１とＩＣＳ１２のゲート電圧となるバイアス電圧ＢＮ１１とＢＰ１１を大きくすることで、定電流源ＩＣＳ１１、ＩＣＳ１２の電流供給能力を高め、出力アンプ５３のスルーレートを高めることができる。なお、図５に示した出力アンプ５３の構成は一例であり、このような構成に限定しない。定電流源ＩＣＳ１１、ＩＣＳ１２と位相補償量Ｃ１１、Ｃ１２によりスルーレートが決定される出力アンプ５３であれば、他の構成による出力アンプ５３を適用可能である。
【００４２】
次に、パルス印加回路５２は、バイアス回路５１から印加されるバイアス電圧ＢＮ１１及びＢＰ１１にパルス電圧をカップリングする。パルス印加回路５２は、パルス生成回路ＰＧ１１及びＰＧ１２と、カップリング容量ＣＰ１１及びＣＰ１２とを備える。パルス生成回路ＰＧ１１は、カップリング容量ＣＰ１１と接続されており、カップリング容量ＣＰ１１は、さらにバイアス配線ＢＬ１１と接続される。パルス生成回路ＰＧ１２は、カップリング容量ＣＰ１２と接続されており、カップリング容量ＣＰ１２は、さらにバイアス配線ＢＬ１２と接続される。なお、カップリング容量ＣＰ１１及びＣＰ１２は、チップの空きエリアに分割して配置可能である。また、カップリング容量ＣＰ１１及びＣＰ１２は、パルス生成回路ＰＧ１１とバイアス配線ＢＬ１１、あるいはパルス生成回路ＰＧ１２とバイアス配線ＢＬ１２とを接続する配線に生じる寄生容量であってもよい。
【００４３】
パルス生成回路ＰＧ１１及びＰＧ１２は、ストローブ信号ＳＴＢに同期して、それぞれパルス電圧Ｐ１１及びＰ１２を生成する。パルス電圧Ｐ１１及びＰ１２は、それぞれカップリング容量ＣＰ１１及びＣＰ１２により、バイアス電圧ＢＰ１１及びＢＰ１２へカップリングされる。なお、パルス電圧Ｐ１１とＰ１２は、カップリング効果を高めるため、正電源ＶＤＤ２の電圧レベルにレベルシフトさせた電圧を用いるのが望ましい。また、パルス電圧Ｐ１１及びＰ１２のパルス幅は、ストローブ信号のパルス幅以上であることが望ましい。
【００４４】
また、パルス電圧Ｐ１１及びＰ１２の波形は、外部から入力されるストローブ信号ＳＴＢに同期させた信号としてソースドライバ内でクロックに同期して生成しても良い。さらにパルス電圧Ｐ１１及びＰ１２のパルス幅制御は、ソースドライバの外部、あるいはソースドライバに内蔵されたタイミングコントローラで行う構成としても良い。以上が、本発明の差動増幅器の構成の説明である。
【００４５】
［動作の説明］
次に、上述のような構成による本実施形態の差動増幅器の動作の説明を行う。図６は、本実施形態における差動増幅器のタイミングチャートである。図６を参照すると、ストローブ信号ＳＴＢの波形と、パルス発生回路ＰＧ１１、ＰＧ１２によるパルス電圧Ｐ１１、Ｐ１２の波形と、パルス電圧Ｐ１１、Ｐ１２のカップリングされたバイアス回路５１によるバイアス電圧ＢＮ１１、ＢＮ１２の波形と、偶数列及び奇数列のアンプ５３におけるアンプ出力端子ＯＵＴ１１からの出力波形とが示されている。
【００４６】
出力アンプ５３の出力する駆動電圧の極性反転動作は、ストローブ信号がハイレベルへ移行するのをトリガとして開始される。図６を参照すると、時刻ｔ１において、ストローブ信号ＳＴＢが立ち上がる。この時刻ｔ１において、バイアス回路５１は、バイアス配線ＢＬ１１及びＢＬ１２を介して、出力アンプ５３へバイアス電圧ＢＰ１１及びＢＮ１１を供給する。パルス生成回路ＰＧ１１は、パルス電圧Ｐ１１を生成する。パルス生成回路ＰＧ１１は、カップリング容量ＣＰ１１を介してパルス電圧Ｐ１１をバイアス電圧ＢＰ１１へカップリングする。また、パルス生成回路ＰＧ１２は、パルス電圧Ｐ１２を生成する。パルス生成回路ＰＧ１２は、カップリング容量ＣＰ１２を介してパルス電圧Ｐ１２をバイアス電圧ＢＮ１１へカップリングする。
【００４７】
バイアス電圧ＢＰ１１は、パルス電圧Ｐ１１により、低電圧側に振れる。また、バイアス電圧ＢＮ１１は、パルス電圧Ｐ１２により、高電圧側に振れる。これによって、出力アンプ５３において定電流源ＩＣＳ１１を構成するＭＯＳトランジスタＴＮ１１と、定電流源ＩＣＳ１２を構成するＭＯＳトランジスタＴＰ１１の、ゲート電圧レベルを一瞬だけ高めることができ、定電流源ＩＣＳ１１及びＩＣＳ１２の電流供給能力を瞬間的に高めることができる。そのため、定電流源ＩＣＳ１１及びＩＣＳ１２と位相補償容量Ｃ１１とＣ１２により決定される出力アンプ５３の出力する駆動電圧のスルーレートを、高速にすることができる。
【００４８】
なお、各ゲート電圧レベルが高い状態の継続時間は、パルス電圧Ｐ１１及びＰ１２の波形に関係する。パルス生成回路ＰＧ１１は、パルス電圧Ｐ１１の立ち下がり時間を長く取る。一方、パルス生成回路ＰＧ１２は、パルス電圧Ｐ１２の立ち上がり時間を長く取る。この、パルス電圧Ｐ１１の立ち下がり時間とパルス電圧Ｐ１２の立ち上がり時間が、それぞれ、バイアス電圧ＢＰ１１とＢＮ１１の電圧レベルが高い状態の継続時間となる。
【００４９】
図６を参照すると、パルス電圧Ｐ１１の立ち下がり時間とパルス電圧Ｐ１２の立ち上がり時間は、時刻ｔ１から時刻ｔ２までとなっている。これに伴って、バイアス電圧ＢＰ１１、及びＢＮ１１は、時刻ｔ１から時刻ｔ２において電圧レベルが高い状態を継続している。つまり、時刻ｔ１から時刻ｔ２の時間、ＭＯＳトランジスタＴＮ１１とＴＰ１１のゲート電圧レベルが高い状態となる。なお、時刻ｔ３〜ｔ８についても同様の動作となる。以上が、本実施形態における差動増幅器の動作の説明である。
【００５０】
ここまで説明を行ってきた構成及び動作により、出力アンプ５３のＭＯＳトランジスタＴＮ１１とＭＯＳトランジスタＴＰ１１の各ゲート電圧レベルを瞬間的に高くすることで、定電流源ＩＣＳ１１及びＩＣＳ１２の電流供給能力を瞬間的に高めることができる。これにより、定電流源ＩＣＳ１１及びＩＣＳ１２と位相補償容量Ｃ１１とＣ１２により決定される出力アンプ５３の出力する駆動電圧のスルーレートを、高速にすることができる。
【００５１】
また、パルス電圧Ｐ１１とＰ１２によるカップリングは瞬間的であるため、出力アンプ５３を発振状態に導くことも無く、出力アンプ５３を安定的に動作させることが可能である。さらに、パルス電圧Ｐ１１とＰ１２によるカップリングは瞬間的であることで、動消費電流をほとんど増加させることがない。加えて、スルーレートの高速化による遅延時間の短縮により、出力アンプ５３の階調電圧出力時の消費電流を減少させて、チップの発熱を低減する効果もある。
【００５２】
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明の範囲内で当業者が理解し得る様々な変更を加えることができる。
【符号の説明】
【００５３】
１  演算増幅器
２  バイアス回路
１１、１２  端子
２１  バイアス電流源
２２  バイアス電圧取り出し回路
２３  プリチャージ回路
２４  プリチャージ電源
２５  Ｎバイアス線
２６  Ｐバイアス線
４０  アンプ部
４０ａ  奇数アンプ
４０ｂ  偶数アンプ
４１  スイッチ部
４１ａ、４１ｂ  出力スイッチ
４１ｃ  短絡スイッチ
４２  表示パネル
４２ａ、４２ｂ  表示パネル負荷
５１  バイアス回路
５２  パルス印加回路
５３  出力アンプ
５４  表示パネル負荷
Ｑ１〜６、Ｑ１１〜１６、Ｑ２１、Ｑ２３〜Ｑ２９  ＭＯＳトランジスタ
Ｖｉｎ  入力端子
Ｖｏｕｔ  出力端子
Ｃｎ、Ｃｐ  プリチャージ用コンデンサ
ＶＤＤ  高電圧側端子
ＶＳＳ  低電圧側端子
Ｖｐｐ、Ｖｐｎ  プリチャージ電圧
ＩＮＶ  インバータ
ＴＰ  タイミング信号
Ｐ−ｂｉａｓ  Ｎ−ｂｉａｓ  バイアス線
ＶｂｉａｓＡ  ＶｂｉａｓＢ  バイアス電圧
ＳＫＯＵＴ  ＳＧＯＵＴ  出力端子
ＢＮ１１、ＢＰ１１  バイアス電圧
ＢＬ１１、ＢＬ１２  バイアス配線
ＰＧ１１、ＰＧ１２  パルス生成回路
Ｐ１１、Ｐ１２  パルス電圧
ＣＰ１１、ＣＰ１２  カップリング容量
ＶＤＤ２  正電源
ＶＳＳ２  負電源
ＤＰ１、ＤＮ１  入力段回路
ＣＭ１、ＣＭ２  カレントミラー回路
ＯＣ１  出力回路
ＴＮ１１〜１６  ＴＰ１１〜１６  ＭＯＳトランジスタ
ＩＣＳ１１、ＩＣＳ１２、ＩＣＳ１３  定電流源
ＩＣＳ１４  浮遊電流源
Ｃ１１、Ｃ１２  位相補償容量
ＩＮＰ１１  ＩＮＮ１１  ＯＵＴ１１  端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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