(57)【要約】【課題】回路の誤動作を回避し高速処理に適した半導体パッケージを提供すること。【解決手段】表面に電極パッド１１ａを有する半導体チップ１１と、半導体チップ１１が搭載されるグランドパターン１２ａを有するとともに、グランドパターン１２ａと離間したリード電極１２ｂを有するリードフレーム１２と、電極パッド１１ａとリード電極１２ｂとを電気的に接続するボンディングワイヤ１５ａと、を備え、グランドパターン１２ａには、半導体チップ１１が搭載された領域よりも外周にはみ出した部分のボンディングワイヤ１５ａ側の面にて、グランドパターン１２ａに接続された導体よりなる突起部材１３が配設されており、突起部材１３の頂面には、所定膜厚の絶縁物１４が設けられており、ボンディングワイヤ１５ａは、絶縁物１４上にて絶縁物１４と直接接触して配線されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
表面に電極パッドを有する半導体チップと、
前記半導体チップが搭載されるグランドパターンを有するとともに、前記グランドパターンと離間したリード電極を有するリードフレームと、
前記電極パッドと前記リード電極とを電気的に接続するボンディングワイヤと、
を備え、
前記グランドパターンには、前記半導体チップが搭載された領域よりも外周にはみ出した部分の前記ボンディングワイヤ側の面にて、前記グランドパターンに接続された導体よりなる突起部材が配設されており、
前記突起部材の頂面の少なくとも一部には、所定膜厚の絶縁物が設けられており、
前記ボンディングワイヤは、前記絶縁物上にて前記絶縁物と直接接触して配線されていることを特徴とする半導体パッケージ。
【請求項２】
前記突起部材は、前記グランドパターンと一体に構成されることを特徴とする請求項１記載の半導体パッケージ。
【請求項３】
前記突起部材の頂面の少なくとも一部は、前記半導体チップよりも高く形成されていることを特徴とする請求項１又は２記載の半導体パッケージ。
【請求項４】
前記突起部材の頂面は、前記リード電極側よりも前記電極パッド側が高くなるように傾斜していることを特徴とする請求項１乃至３のいずれか一に記載の半導体パッケージ。
【請求項５】
前記突起部材の頂面には、前記ボンディングワイヤに沿って所定深さの溝が形成されており、
前記絶縁物は、少なくとも前記溝の表面に形成されていることを特徴とする請求項１乃至４のいずれか一に記載の半導体パッケージ。
【請求項６】
請求項１乃至５のいずれか一に記載の半導体パッケージと、
前記半導体パッケージが搭載されるとともに、前記リード電極と接続される信号配線、及び前記グランドパターンと接続されるグランド配線を有する基板と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リードフレーム上に半導体チップが搭載され、リードフレームのリード電極と半導体チップの電極パッドとがボンディングワイヤで電気的に接続された半導体パッケージ、及び半導体装置に関し、特に、マイクロ波、ミリ波帯域等の高周波数帯域で用いる場合に適した半導体パッケージ、及び半導体装置に関する。
【背景技術】
【０００２】
高速データ伝送や小型・低価格化が求められる通信装置においては、リードフレーム上に半導体チップが搭載され、リードフレームのリード電極と半導体チップの電極パッドとがボンディングワイヤで電気的に接続された半導体パッケージが搭載されるケースが多くなっている。このような半導体パッケージを基板上に実装する場合、基板上のＲＦ（Radio Frequency）信号線は、通常、マイクロストリップ線路やコプレーナ線路が用いられ、所定の特性インピーダンスＺ０(例えば、５０Ω)となるように設計される。しかしながら、信号がリードフレームの電極パッドからボンディングワイヤを介して半導体チップの電極パッドに伝播するとき、ボンディングワイヤ部分の特性インピーダンスは、通常、基板上のＲＦ信号線の特性インピーダンスＺ０と整合しない。このようなインピーダンスの不整合によって、ボンディングワイヤ部分が周辺の影響を受けて、回路が誤作動することがある。このような問題を低減する技術として、特許文献１では、半導体集積回路を搭載するためのＩＣパッケージにおいて、半導体集積回路とステッチとの間にアイランドに接続した導体のスタッドを有しスタッドの高さがチップより高くかつ上部が円弧の形状を有するものが開示されている。スタッドは、グランドに接続されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平４―２６１４５号公報
【特許文献２】特開昭５６―３０７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載のＩＣパッケージでは、ボンディングワイヤは、ボンディングの際、ワイヤを供給するキャピラリ先端のノズルの位置の制御性から、ワイヤ形状、特に、高さにどうしてもばらつきが生じてしまう。ボンディングワイヤの高さのばらつきが生ずるとボンディングワイヤ部分の特性インピーダンスがばらつき、特に、ワイヤ高さが下がった場合に、反射特性の変動が大きく、通過特性も変動してしまい、信号の波形が歪んで、回路の高速処理が困難になってしまう。そして、何よりワイヤ高さが下がった場合、ボンディングワイヤがスタッドに接触すると、回路が誤動作してしまう。
【０００５】
なお、特許文献２に記載の半導体装置では、多数のＶ溝が溝の並び方向を揃えて形成してあるＶ溝アレイによってボンディングワイヤを整列させてボンディングワイヤのばらつきを低減しているが、Ｖ溝アレイはグランドに接続されておらず、ボンディングワイヤ部分の特性インピーダンスとのばらつきを低減することができず、回路の高速処理には適さない。
【０００６】
本発明の主な課題は、回路の誤動作を回避し高速処理に適した半導体パッケージ、及び半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明の第１の視点においては、半導体パッケージにおいて、表面に電極パッドを有する半導体チップと、前記半導体チップが搭載されるグランドパターンを有するとともに、前記グランドパターンと離間したリード電極を有するリードフレームと、前記電極パッドと前記リード電極とを電気的に接続するボンディングワイヤと、を備え、前記グランドパターンには、前記半導体チップが搭載された領域よりも外周にはみ出した部分の前記ボンディングワイヤ側の面にて、前記グランドパターンに接続された導体よりなる突起部材が配設されており、前記突起部材の頂面の少なくとも一部には、所定膜厚の絶縁物が設けられており、前記ボンディングワイヤは、前記絶縁物上にて前記絶縁物と直接接触して配線されていることを特徴とする。
【０００８】
本発明の前記半導体パッケージにおいて、前記突起部材は、前記グランドパターンと一体に構成されることが好ましい。
【０００９】
本発明の前記半導体パッケージにおいて、前記突起部材の頂面の少なくとも一部は、前記半導体チップよりも高く形成されていることが好ましい。
【００１０】
本発明の前記半導体パッケージにおいて、前記突起部材の頂面は、前記リード電極側よりも前記電極パッド側が高くなるように傾斜していることが好ましい。
【００１１】
本発明の前記半導体パッケージにおいて、前記突起部材の頂面には、前記ボンディングワイヤに沿って所定深さの溝が形成されており、前記絶縁物は、少なくとも前記溝の表面に形成されていることが好ましい。
【００１２】
本発明の第２の視点においては、半導体装置において、前記半導体パッケージと、前記半導体パッケージが搭載されるとともに、前記リード電極と接続される信号配線、及び前記グランドパターンと接続されるグランド配線を有する基板と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ボンディングワイヤの下部に支えがあるため、樹脂封止の有無にかかわらず、ボンディングワイヤの位置が安定し制御性が向上し、ボンディングワイヤの特性インピーダンスもばらつかない。そのため、回路の誤動作が回避され高速処理に適した半導体パッケージを提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係る半導体装置の構成を模式的に示した図２のＸ−Ｘ´間に相当する部分断面図である。
【図２】本発明の実施例１に係る半導体装置の構成を模式的に示した部分平面図である。
【図３】本発明の実施例１に係る半導体装置における半導体パッケージの構成を模式的に示した平面図である。
【図４】３次元電磁界シミュレータにおけるＴＤＲ解析での半導体装置の特性インピーダンスを計算する時のポートの位置を説明するための図である。
【図５】本発明の実施例１に係る半導体装置のＴＤＲ解析による特性インピーダンスのばらつきを示したグラフである。
【図６】本発明の実施例１に係る半導体装置の反射特性のばらつきを示したグラフである。
【図７】本発明の実施例１に係る半導体装置の通過特性のばらつきを示したグラフである。
【図８】比較例１に係る半導体装置の構成を模式的に示した部分断面図である。
【図９】比較例２に係る半導体装置の構成を模式的に示した部分断面図である。
【図１０】比較例１に係る半導体装置のＴＤＲ解析による特性インピーダンスのばらつきを示したグラフである。
【図１１】比較例１に係る半導体装置の反射特性のばらつきを示したグラフである。
【図１２】比較例１に係る半導体装置の通過特性のばらつきを示したグラフである。
【図１３】本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態に係る半導体パッケージでは、表面に電極パッド（図１の１１ａ）を有する半導体チップ（図１の１１）と、前記半導体チップが搭載されるグランドパターン（図１の１２ａ）を有するとともに、前記グランドパターンと離間したリード電極（図１の１２ｂ）を有するリードフレーム（図１の１２）と、前記電極パッドと前記リード電極とを電気的に接続するボンディングワイヤ（図１の１５ａ）と、を備え、前記グランドパターンには、前記半導体チップが搭載された領域よりも外周にはみ出した部分の前記ボンディングワイヤ側の面にて、前記グランドパターンに接続された導体よりなる突起部材（図１の１３）が配設されており、前記突起部材の頂面の少なくとも一部には、所定膜厚の絶縁物（図１の１４）が設けられており、前記ボンディングワイヤは、前記絶縁物上にて前記絶縁物と直接接触して配線されている。
【実施例１】
【００１６】
本発明の実施例１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施例１に係る半導体装置の構成を模式的に示した図２のＸ−Ｘ´間に相当する部分断面図である。図２は、本発明の実施例１に係る半導体装置の構成を模式的に示した部分平面図である。図３は、本発明の実施例１に係る半導体装置における半導体パッケージの構成を模式的に示した平面図である。
【００１７】
図１を参照すると、半導体装置は、基板２０上に半導体パッケージ１０が搭載された装置である。半導体パッケージ１０は、半導体チップ１１と、リードフレーム１２と、突起部材１３と、絶縁物１４と、ボンディングワイヤ１５ａ、１５ｂ、１５ｃと、を有する。
【００１８】
半導体チップ１１は、高周波で動作する半導体集積回路が内蔵されたチップである。半導体チップ１１は、裏面にて、接着剤などによってリードフレーム１２におけるグランドパターン１２ａ（ダイパッド部分）に接合している。半導体チップ１１は、表面（裏面の反対面）に複数の電極パッド１１ａ、１１ｂ、１１ｃを有する。電極パッド１１ａは、ＲＦ（Radio Frequency）信号等の高周波信号を入出力させるための電極パッドであり、ボンディングワイヤ１５ａの一端と接続されている。電極パッド１１ｂは、電源等と電気的に接続するための電極パッドであり、ボンディングワイヤ１５ｂの一端と電気的かつ機械的に接続されている。電極パッド１１ｃは、グランドと電気的に接続するための電極パッドであり、ボンディングワイヤ１５ｃの一端と接続されている。
【００１９】
リードフレーム１２は、半導体チップ１１を支持固定し、外部配線との電気的接続をする導体（例えば、銅合金、鉄合金）よりなる部品である。リードフレーム１２は、半導体チップ１１が搭載されるグランドパターン１２ａを有するとともに、グランドパターン１２ａと離間した複数のリード電極１２ａ、１２ｂを有する。グランドパターン１２ａは、中央に半導体チップ１１を搭載（マウント）するためのダイパッド部分を有する。グランドパターン１２ａには、半導体チップ１１が搭載された領域よりも外周にはみ出した部分のボンディングワイヤ１５ａ側の面に突起部材１３が配設されている。グランドパターン１２ａは、突起部材１３と電気的に接続されている。グランドパターン１２ａは、基板２０のグランド配線２４ａ上にてグランド配線２４ａと接合しており、グランド配線２４ａと電気的に接続されている。リード電極１２ｂは、表面にてボンディングワイヤ１５ａの他端と電気的かつ機械的に接続されており、裏面にて信号配線２４ｂと接合し、信号配線２４ｂと電気的に接続されている。リード電極１２ｃは、表面にてボンディングワイヤ１５ｂの他端と電気的かつ機械的に接続されており、裏面にて電源用などの配線２４ｃと接合し、配線２４ｃと電気的に接続されている。
【００２０】
突起部材１３は、グランドパターン１２ａにおける半導体チップ１１の外周の所定の部分にて突出した部材である。突起部材１３は、導体よりなり、グランドパターン１２ａと接合し、グランドパターン１２ａと電気的に接続されている。なお、突起部材１３は、グランドパターン１２ａと一体に構成してもよい。突起部材１３の頂面の少なくとも一部（少なくともボンディングワイヤ１５ａと重なる部分、図１では全部）には、所定膜厚の絶縁物１４が設けられている。突起部材１３の頂面の少なくとも一部（全部でも可）は、半導体チップ１１よりも高く形成されている。突起部材１３は、グランド電位となっており、ボンディングワイヤ１５ａに対するグランド容量を制御（例えば、大きく）する。
【００２１】
絶縁物１４は、ボンディングワイヤ１５ａと突起部材１３とを絶縁するための部材である。絶縁物１４は、突起部材１３の頂面に形成されている。絶縁物１４の厚さは、例えば、１０μｍとすることができる。絶縁物１４は、例えば、突起部材１３の頂面（表面）に絶縁樹脂で塗布することで形成することができる。絶縁物１４には、例えば、ビフェニル樹脂（比誘電率４．２、誘電体損失ｔａｎδ＝０．００９）等の絶縁樹脂を用いることができる。
【００２２】
ボンディングワイヤ１５ａは、高周波信号用の電極パッド１１ａとリード電極１２ｂとを電気的に接続するワイヤ状の導体である。ボンディングワイヤ１５ａは、突起部材１３を跨ぐように配され、突起部材１３上の絶縁物１４と直接接触して配線されている。
ボンディングワイヤ１５ｂは、電極パッド１１ｂとリード電極１２ｃとを電気的に接続するワイヤ状の導体である。ボンディングワイヤ１５ｃは、電極パッド１１ｃとグランドパターン１２ａとを電気的に接続するワイヤ状の導体である。
【００２３】
基板２０は、誘電体層２１（例えば、絶縁樹脂、ガラスなど）の裏面にグランド配線２２（例えば、銅）が形成され、誘電体層２１の表面にグランド配線２４ａ、信号配線２４ｂ、２４ｃ（例えば、銅）が離間して形成され、誘電体層２１に形成されたビア内に形成されたビア配線２３（例えば、銅）を介してグランド配線２２とグランド配線２４ａとが電気的に接続された配線基板である。基板２０は、図１ではマイクロストリップ線路型の基板を示しているが、コプレーナ線路型の基板としてもよい。グランド配線２４ａは、グランドパターン１２ａと接合されており、グランドパターン１２ａと電気的に接続されている。信号配線２４ｂは、リード電極１２ｂと接合されており、リード電極１２ｂと電気的に接続されている。信号配線２４ｃは、リード電極１２ｃと接合され、リード電極１２ｃと電気的に接続されている。
【００２４】
次に、本発明の実施例１に係る半導体装置の高周波特性について、比較例及び図面を用いて説明する。図４は、３次元電磁界シミュレータにおけるＴＤＲ解析での半導体装置の特性インピーダンスを計算する時のポートの位置を説明するための図である。図５は、本発明の実施例１に係る半導体装置のＴＤＲ解析による特性インピーダンスのばらつきを示したグラフである。図６は、本発明の実施例１に係る半導体装置の反射特性のばらつきを示したグラフである。図７は、本発明の実施例１に係る半導体装置の通過特性のばらつきを示したグラフである。図８は、比較例１に係る半導体装置の構成を模式的に示した部分断面図である。図９は、比較例２に係る半導体装置の構成を模式的に示した部分断面図である。図１０は、比較例１に係る半導体装置のＴＤＲ解析による特性インピーダンスのばらつきを示したグラフである。図１１は、比較例１に係る半導体装置の反射特性のばらつきを示したグラフである。図１２は、比較例１に係る半導体装置の通過特性のばらつきを示したグラフである。
【００２５】
ここで、ＴＤＲ（Time Domain Reflectometry）解析（時間領域反射解析）は、ラジオ波・マイクロ波領域の誘電緩和の測定法の１つであり、３次元電磁界シミュレータを用いて、パルス電圧を試験体（ＤＵＴ：Device Under Test）に供給してその反射波を測定することで試験体の特性インピーダンスを算出する手法である。なお、ここでは図４のように測定位置（ポート１、ポート２）を定義して、特性インピーダンスを算出した。
【００２６】
実施例１（図１参照）における絶縁物１４の成膜ばらつきは通常±１μｍほどであり、この場合の特性のばらつきを示したものが図５〜図７である。絶縁物１４の厚さが１０μｍ±１μｍほどの範囲では、図５〜図７に示すとおり、特性インピーダンス、反射特性、及び通過特性に関し、ほとんどばらつきが見られなかった。
【００２７】
なお、高周波用の半導体パッケージを基板上に搭載した場合、基板上の信号配線は、通常、マイクロストリップ線路やコプレーナ線路といった特性インピーダンスＺ０(例えば、５０Ω)となるような設計をする。しかしながら、半導体パッケージのリード電極からボンディングワイヤを介して半導体チップのボンディングパッドに伝播するとき、ボンディングワイヤ部の特性インピーダンスは通常Ｚ０と異なる。電源と負荷ＺＬの間を特性インピーダンスＺ０の線路で結んだ場合、反射係数ΓＬは、［数１］で与えられる。
【００２８】
【数１】
2011082422.tif 000003
【００２９】
つまり、もし「ＺＬ＝Ｚ０」であれば「ΓＬ＝０」となり、負荷で反射波を生じないで線路上の進行波は全て負荷に流入する。
【００３０】
一般に、単位長さあたりのインダクタンスがＬ（Ｈ：ヘンリー）の電気伝導体と、単位長さあたりの静電容量がＣ（Ｆ：ファラッド）の絶縁物を組み合わせた損失のない均一な伝送路の特性インピーダンスＺ０は［数２］で表される。
【００３１】
【数２】
2011082422.tif 000004
【００３２】
一方、パッケージ内のリード電極と半導体チップを接続するボンディングワイヤ部分の特性インピーダンスＺ０Ｗは、ワイヤのインダクタンスをＺＷ、キャパシタンスをＣＷとすると、［数３］のようになる。
【００３３】
【数３】
2011082422.tif 000005
【００３４】
ボンディングワイヤと突起部材との成すキャパシタンスＣＷを、突起部材の高さを調節することでＺ０Ｗが、Ｚ０とほぼ同等の特性インピーダンスとなる。
【００３５】
通常、突起部材を有さない比較例２（図９参照)では、Ｚ０Ｗはおよそ１００Ω程度であるが、突起部材１３を有する比較例１（図８参照）では、Ｚ０ＷをＺ０とほぼ等しくすることが可能なため、入出反射特性が改善し、立ち上がり／立ち下がり波形がなまることなく、高速化を実現できる。また、反射特性が改善することにより通過特性も改善するため、半導体チップを搭載したパッケージを基板に搭載して通過特性を評価した場合も、参考技術の場合と比較して格段に通過特性が良好となる。なお、図８（比較例１）は、特許文献１に記載のＩＣパッケージをもとにシミュレーション用に作成した構成の断面図である。
【００３６】
ボンディングワイヤはそれを供給するキャピラリ先端のノズルの位置制御性から、ワイヤ形状、特に、高さにどうしてもばらつきが生じてしまうものである。即ち、ＬＷとＣＷは、ワイヤ位置制御性の限界から、Ｚ０Ｗの安定性、制御性にも限界があり、特性にばらつきがでてしまう。そのワイヤ高さのばらつきの程度は、標準偏差をσとすると通常σ＝３．５μｍ程度であるため、±３σのワイヤ高さの変動を与えた場合のＴＤＲ解析を行った。
【００３７】
ＴＤＲ解析の波形を示したものが図１０であり、図１１は反射特性、図１２は通過特性である。−３σの場合は−１０．５μｍであるがこの場合はワイヤと突起部が接触してしまうため、−１０μｍとした。図１０〜図１２を参照すると、ワイヤのばらつきの影響を受けて特に下がった場合に反射特性の変動が大きく、通過特性も変動することがわかる。
【００３８】
実施例１によれば、突起部材１３の頂面に所定膜厚の絶縁物１４を設け、ボンディングワイヤ１５ａが絶縁物１４上にて絶縁物１４と直接接触して配線することで、絶縁物１４の膜厚ばらつきだけでワイヤ位置が決まる。この場合には、宙に浮いている従来技術（図８の比較例１に相当）とは比較にならないほどボンディングワイヤ１５ａの位置制御性が良好であるため、先述のように、ボンディングワイヤ部分のインダクタンスとキャパシタンスで決まる特性インピーダンスが安定した値となる。つまり、ボンディングワイヤ１５ａが不安定で位置がばらつくために生ずる特性インピーダンスのばらつきを、ボンディングワイヤ１５ａを突起部材１３上の絶縁物１４に接触させることにより抑制することができる。この場合には、大量生産時にＲＦ特性が安定するため、歩留まりが高くなることはいうまでもない。
【実施例２】
【００３９】
本発明の実施例２に係る半導体パッケージについて図面を用いて説明する。図１３は、本発明の実施例２に係る半導体装置の構成を模式的に示した部分断面図である。
【００４０】
実施例２では、実施例１の変形例であり、突起部材３３の頂面にボンディングワイヤ１５ａに沿って所定深さの溝３３ａ（Ｖ字形状の溝）を形成し、溝３３ａの表面に絶縁物３４を形成し、ボンディングワイヤ１５ａを絶縁物３４上にて絶縁物１４と直接接触して配線したものである。溝３３ａは、例えば、突起部材３３マスキングをしてエッチングを行うことで形成できる。溝３３ａの深さは、マスクの開口部分の幅やエッチング時間を調整することで制御できる。その他の構成は、実施例１と同様である。実施例２によれば、実施例１と同様な効果を奏するとともに、実施例１と比べて、ボンディングワイヤ１５ａの位置の制御性がより増すため、より一層、特性インピーダンスのばらつきが抑えられる。
【符号の説明】
【００４１】
１０  半導体パッケージ
１１  半導体チップ
１１ａ、１１ｂ、１１ｃ  電極パッド
１２  リードフレーム
１２ａ  グランドパターン
１２ｂ、１２ｃ  リード電極
１３  突起部材
１４  絶縁物
１５ａ、１５ｂ、１５ｃ  ボンディングワイヤ
２０  基板
２１  誘電体層
２２  グランド配線
２３  ビア配線
２４ａ  グランド配線
２４ｂ  信号配線
２４ｃ  配線
３３  突起部材
３３ａ  溝
３４  絶縁物
【図１】
2011082422.tif 000006
【図２】
2011082422.tif 000007
【図３】
2011082422.tif 000008
【図４】
2011082422.tif 000009
【図５】
2011082422.tif 000010
【図６】
2011082422.tif 000011
【図７】
2011082422.tif 000012
【図８】
2011082422.tif 000013
【図９】
2011082422.tif 000014
【図１０】
2011082422.tif 000015
【図１１】
2011082422.tif 000016
【図１２】
2011082422.tif 000017
【図１３】
2011082422.tif 000018