(57)【要約】【課題】接続配線に起因する耐圧低下を抑制する。【解決手段】半導体装置は、第１素子領域１６に配置されたＬＩＧＢＴと、第２素子領域１８に配置されたＦＷＤを備えている。第１素子領域１６と第２素子領域１８は、ＳＯＩ基板２０を平面視したときに、隣接部１１においてｙ軸方向に沿って並んでいる。ＬＩＧＢＴは、ＳＯＩ基板２０を平面視したときに、隣接部１１においてコレクタ電極４２とエミッタ電極４８がｘ軸方向に間隔を置いて配置されている。ＦＷＤは、ＳＯＩ基板２０を平面視したときに、隣接部１１においてカソード電極１４２とアノード電極１４８がｘ軸方向に間隔を置いて配置されている。ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２が接しており、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８が接している。【選択図】図２
2011061051.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の第１素子領域に配置されており、第１主電極と第２主電極を有する第１種類の第１半導体素子と、
前記半導体層の第２素子領域に配置されており、第３主電極と第４主電極を有する第２種類の第２半導体素子と、を備えており、
前記第１素子領域と前記第２素子領域は、前記半導体層を平面視したときに、隣接部において第１方向に沿って並んでおり、
前記第１半導体素子は、前記半導体層を平面視したときに、前記隣接部において前記第１主電極と前記第２主電極が前記第１方向に対して直交する第２方向に間隔を置いて配置されており、その第１主電極と第２主電極の間を電流が流れるように構成されており、
前記第２半導体素子は、前記半導体層を平面視したときに、前記隣接部において前記第３主電極と前記第４主電極が前記第２方向に間隔を置いて配置されており、その第３主電極と第４主電極の間を電流が流れるように構成されており、
前記第１半導体素子の第１主電極と前記第２半導体素子の第３主電極が接しており、
前記第１半導体素子の第２主電極と前記第２半導体素子の第４主電極が接している半導体装置。
【請求項２】
前記半導体層を貫通する第１トレンチ絶縁分離部と、
その第１トレンチ絶縁分離部から離れているとともに、前記半導体層を貫通する第２トレンチ絶縁分離部と、をさらに備えており、
前記第１素子領域及び第２素子領域は、前記第１トレンチ絶縁分離部と前記第２トレンチ絶縁分離部で挟まれた素子領域に配置されており、
前記第１半導体素子は、前記第１主電極が前記第１トレンチ絶縁分離部側に配置されており、前記第２主電極が前記第２トレンチ絶縁分離部側に配置されており、
前記第２半導体素子は、前記第３主電極が前記第１トレンチ絶縁分離部側に配置されており、前記第４主電極が前記第２トレンチ絶縁分離部側に配置されている請求項１に記載の半導体装置。
【請求項３】
前記第１トレンチ絶縁分離部は、前記半導体層を平面視したときに一巡しており、
前記第２トレンチ絶縁分離部は、前記半導体層を平面視したときに前記第１トレンチ絶縁分離部の周囲を一巡している請求項２に記載の半導体装置。
【請求項４】
第１トレンチ絶縁分離部と第２トレンチ絶縁分離部で挟まれた素子領域が、前記半導体層を平面視したときに、少なくとも一方向に沿って２往復する請求項２又は３に記載の半導体装置。
【請求項５】
第１端部と第２端部を有するとともに、前記半導体層を貫通する第３トレンチ絶縁分離部をさらに備えており、
その第３トレンチ絶縁分離部は、前記第１端部が前記第１トレンチ絶縁分離部に接しており、前記第２端部が前記第２トレンチ絶縁分離部に接しており、前記第１素子領域と前記第２素子領域を隔てている請求項２〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１半導体素子が横型のＩＧＢＴであり、
前記第２半導体素子が横型の還流用ダイオードである請求項１〜５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つの半導体層に異なる種類の半導体素子が搭載された半導体装置に関する。
【背景技術】
【０００２】
近年、１つの半導体層に異なる種類の半導体素子が搭載された半導体装置の開発が進められている。例えば、スイッチング用の半導体素子と還流用の半導体素子が１つの半導体層に搭載された半導体装置が開発されている。この種の半導体装置は、用途に応じて様々な電気制御回路に組み込まれて用いられる。例えば、直流電力を交流電力に変換するインバータ回路は、この種の半導体装置の複数個が接続されることによって構成されている。
【０００３】
特許文献１及び特許文献２には、インバータ回路に用いられる半導体装置の一例が開示されている。これらの半導体装置では、横型のＩＧＢＴ（Lateral Insulated Gate Bipolar Transistor：以下、ＬＩＧＢＴという）と還流用ダイオード（Free Wheeling Diode：以下、ＦＷＤという）が１つのＳＯＩ（Semiconductor on Insulator）基板に搭載されている。
【０００４】
図１０及び図１１に、特許文献１で開示される半導体装置の構成を概略して示す。図１０に、半導体装置の平面レイアウトを示す。図１１に、図１０のXI−XI線に対応した断面図を示す。図１０及び図１１に示されるように、ＳＯＩ基板の半導体層にトレンチ絶縁分離部が設けられており、そのトレンチ絶縁分離部によって半導体層の一部が２つの素子領域に区画されている。一方の素子領域にはＬＩＧＢＴが配置されており、他方の素子領域にはＦＷＤが配置されている。
【０００５】
図１０に示されるように、ＬＩＧＢＴは、実装面積を小さくするために、コレクタ電極の周囲をエミッタ電極が一巡する構成を備えている。ＦＷＤも同様に、実装面積を小さくするために、カソード電極の周囲をアノード電極が一巡する構成を備えている。コレクタ電極とカソード電極は、ＳＯＩ基板の上方を横方向に伸びて配設されている接続配線を介して電気的に接続されている。エミッタ電極とアノード電極も、ＳＯＩ基板の上方を横方向に伸びて配設されている接続配線を介して電気的に接続されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−６４４７２号公報
【特許文献２】特開平１０−２００１０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１１に示されるように、ＬＩＧＢＴのコレクタ電極とＦＷＤのカソード電極を接続する接続配線の一部は、ＬＩＧＢＴ及びＦＷＤのｎ−型の耐圧保持領域（ドリフト領域ともいう）の上方を横方向に伸びて配設されている。通常、コレクタ電極とカソード電極を接続する接続配線には高電圧が印加されている。このため、この接続配線が耐圧保持領域の上方に配設されていると、この接続配線の電位に誘起されて耐圧保持領域の表面の電子濃度が増加し、耐圧保持領域のチャージバランスが崩れてしまう。この結果、耐圧保持領域は、電位分布が不均一となり、逆バイアス時の空乏層の伸びが抑制され、耐圧が低下してしまう。
【０００８】
例えば、半導体層と接続配線の間に設けられている層間絶縁膜をより厚く形成すれば、半導体層と接続配線の間の距離を大きく確保することができるので、接続配線の影響を抑えることができる。しかしながら、層間絶縁膜をより厚く形成すると、放熱性の低下及び製造コストの増加の点で問題となる。
【０００９】
また、ボンディングワイヤを用いて接続配線を形成すれば、半導体層と接続配線の間の距離を大きく確保することができるので、接続配線の影響を抑えることができる。しかしながら、ボンディングワイヤは、破損等による信頼性の低下及び製造コストの増加の点で問題となる。
【００１０】
上記の説明では、特許文献１で開示される半導体装置を例にして、接続配線に起因した耐圧低下の課題を説明したが、同様の課題は特許文献２で開示される半導体装置にも存在する。また、同様の課題は、ＬＩＧＢＴとＦＷＤを１つの半導体層に搭載した半導体装置に限らず、異なる種類の半導体素子を１つの半導体層に搭載する半導体装置において広く存在する。
【００１１】
本明細書で開示される技術は、新規で斬新なレイアウトを採用することにより、耐圧の低下が抑制される半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１２】
本明細書で開示される半導体装置は、半導体層と、第１種類の第１半導体素子と、第２種類の第２半導体素子を備えている。第１半導体素子と第２半導体素子は、異なる種類の半導体素子である。第１半導体素子は、半導体層の第１素子領域に配置されており、第１主電極と第２主電極を備えている。第２半導体素子は、半導体層の第２素子領域に配置されており、第３主電極と第４主電極を備えている。第１素子領域と第２素子領域は、半導体層を平面視したときに、隣接部において第１方向に沿って並んでいる。第１半導体素子は、半導体層を平面視したときに、隣接部において第１主電極と第２主電極が第２方向に間隔を置いて配置されており、第１主電極と第２主電極の間を電流が流れるように構成されている。第２半導体素子も、半導体層を平面視したときに、隣接部において第３主電極と第４主電極が第２方向に間隔を置いて配置されており、第３主電極と第４主電極の間を電流が流れるように構成されている。第２方向は、第１方向に対して直交する方向である。ここで、隣接部において、第１半導体素子の第１主電極と第２半導体素子の第３主電極が接している。さらに、隣接部において、第１半導体素子の第２主電極と第２半導体素子の第４主電極も接している。この構成によると、第１半導体素子の第１主電極と第２半導体素子の第３主電極を接続する接続配線が不要となる。同様に、第１半導体素子の第２主電極と第２半導体素子の第４主電極を接続する接続配線も不要となる。このため、本明細書で開示される半導体装置では、従来の半導体装置のように、接続配線に起因して半導体層内の電位分布が不均一となる事態が抑制される。本明細書で開示される半導体装置では、斬新なレイアウトを採用することにより、耐圧の低下が抑制される。
【００１３】
本明細書で開示される半導体装置は、第１トレンチ絶縁分離部と第２トレンチ絶縁分離部をさらに備えているのが望ましい。第１トレンチ絶縁分離部は、半導体層を貫通している。第２トレンチ絶縁分離部は、第１トレンチ絶縁分離部から離れているとともに、半導体層を貫通している。第１素子領域及び第２素子領域は、第１トレンチ絶縁分離部と第２トレンチ絶縁分離部で挟まれた半導体層の素子領域に配置されている。第１半導体素子は、第１主電極が第１トレンチ絶縁分離部側に配置されており、第２主電極が第２トレンチ絶縁分離部側に配置されている。第２半導体素子は、第３主電極が第１トレンチ絶縁分離部側に配置されており、第４主電極が第２トレンチ絶縁分離部側に配置されている。この半導体装置では、トレンチ絶縁分離部によって区画された半導体層の素子領域に、第１半導体素子と第２半導体素子が設けられている。
【００１４】
本明細書で開示される半導体装置では、第１トレンチ絶縁分離部が、半導体層を平面視したときに一巡しているのが望ましい。また、第２トレンチ絶縁分離部が、半導体層を平面視したときに第１トレンチ絶縁分離部の周囲を一巡しているのが望ましい。これにより、第１トレンチ絶縁分離部と第２トレンチ絶縁分離部で挟まれた素子領域も、半導体層を平面視したときに一巡している。この形態の半導体装置によると、異なる種類の第１半導体素子と第２半導体素子を小さい実装面積で搭載することができる。
【００１５】
本明細書で開示される半導体装置では、第１トレンチ絶縁分離部と第２トレンチ絶縁分離部で挟まれた素子領域が、半導体層を平面視したときに、少なくとも一方向に沿って２往復するのが望ましい。この形態の半導体装置によると、半導体層に占める素子領域の面積を大きくすることができ、実装面積を小さく抑えることができる。
【００１６】
本明細書で開示される半導体装置は、第３トレンチ絶縁分離部をさらに備えているのが望ましい。第３トレンチ絶縁分離部は、第１端部と第２端部を有しており、半導体層を貫通している。第１端部が第１トレンチ絶縁分離部に接しており、第２端部が第２トレンチ絶縁分離部に接している。さらに、第３トレンチ絶縁分離部は、第１素子領域と第２素子領域を隔てている。この形態の半導体装置によると、第３トレンチ絶縁分離部によって第１半導体素子と第２半導体素子を電気的に分離することができる。例えば、第１半導体素子と第２半導体素子に採用される構成によっては、第１半導体素子と第２半導体素子の間に寄生の素子構造が形成されることがある。そのような場合でも、第３トレンチ絶縁分離部が設けられていると、その寄生の素子構造を介して寄生電流が流れることが防止される。
【００１７】
本明細書で開示される半導体装置では、第１半導体素子と第２半導体素子に任意の半導体素子を採用することができる。なかでも、第１半導体素子に横型のＩＧＢＴを採用し、第２半導体素子に横型の還流用ダイオードを採用することができる。これらの半導体素子を採用した半導体装置は、インバータに好適に用いることができる。
【発明の効果】
【００１８】
本明細書で開示される技術によると、第１半導体素子と第２半導体素子が１つの半導体層に搭載される半導体装置において、接続配線を用いることなく、第１半導体素子の１つの主電極と第２半導体素子の１つの主電極を接触させることができる。これにより、接続配線を利用した場合に生じる半導体層内の電位分布の不均一化を回避することができる。
【図面の簡単な説明】
【００１９】
【図１】インバータ回路１００の回路構成の概略を示す。
【図２】第１実施例の半導体装置の平面レイアウトを示す。
【図３】ＬＩＧＢＴ及びＦＷＤの各電極の平面レイアウトを示す。
【図４】図２のIV−IV線に対応した断面図を示す。
【図５】図２のV−V線に対応した断面図を示す。
【図６】隣接部の拡大平面図を示す。
【図７】第３トレンチ絶縁分離部が設けられた半導体装置の平面レイアウトを示す。
【図８】第３トレンチ絶縁分離部が設けられた隣接部の拡大平面図を示す。
【図９】第２実施例の半導体装置の平面レイアウトを示す。
【図１０】従来の半導体装置の平面レイアウトを示す。
【図１１】図１０のXI−XI線に対応した断面図を示す。
【発明を実施するための形態】
【００２０】
まず、本明細書で開示される技術の特徴のいくつかを整理しておく。
（特徴１）
本明細書で開示される半導体装置には、異なる種類の半導体素子が搭載される。各半導体素子は、一対の主電極を備えており、一方が第１トレンチ絶縁分離側に配置されており、他方が第２トレンチ絶縁分離側に配置されている。一対の主電極間を流れる電流の向きはどちらでもよい。なお、異なる半導体素子が隣接する隣接部において、一方の半導体素子の一対の電極間を流れる電流の向きと他方の半導体素子の一対の電極間を流れる電流の向きは略平行であり、且つ同じ向きであるのが望ましい。異なる種類の半導体素子は、スイッチング素子とスイッチング素子の組合せでもよく、スイッチング素子と還流ダイオードの組合せでもよい。スイッチング素子は、トランジスタであるのが望ましく、例えば、ＩＧＢＴ、ＭＩＳＦＥＴ、ＭＯＳＦＥＴ、ＨＥＭＴであるのが望ましい。
（特徴２）
半導体素子の一方の主電極が少なくとも第１トレンチ絶縁分離部の上方に配設されており、半導体素子の他方の主電極が少なくとも第２トレンチ絶縁分離部の上方に配設されているのが望ましい。
（特徴３）
半導体素子の一方の主電極が直接的に接する第１半導体領域は、第１トレンチ絶縁分離部の側面に接しているのが望ましい。また、半導体素子の他方の主電極が直接的に接する第２半導体領域は、第２トレンチ絶縁分離部の側面に接しているのが望ましい。
（特徴４）
半導体素子の一方の主電極が直接的に接する第１半導体領域は、平面視したときに、第１トレンチ絶縁分離部に沿って設けられているのが望ましい。さらに、半導体素子の他方の主電極が直接的に接する第２半導体領域も、平面視したときに、第２トレンチ絶縁分離部に沿って設けられているのが望ましい。
（特徴５）
本明細書で開示される半導体装置は、ＳＯＩ基板に搭載されるのが望ましい。異なる半導体素子は、ＳＯＩ基板の半導体層に形成されるのが望ましい。
【実施例１】
【００２１】
図１に、インバータモジュールに組み込まれているインバータ回路１００の回路構成の概略を示す。インバータ回路１００は、高圧直流電源３００とモータ４００の間に設けられており、高圧直流電源３００から供給される直流電力を交流電力に変換し、その交流電力をモータ４００に供給する。なお、高圧直流電源３００から供給される直流電力は、一般的にコンバータによって昇圧されることが多く、そのコンバータもインバータモジュール内に組み込まれていることが多い。高圧直流電源３００とインバータ回路１００の間には、コンデンサ２００が設けられており、直流電力を平滑化している。
【００２２】
図１に示されるように、インバータ回路１００は、６つの半導体装置１１１〜１１６を備えている。後述するように、６つの半導体装置１１１〜１１６は、１つのＳＯＩ基板に搭載されており、１チップで構成されている。なお、６つの半導体装置１１１〜１１６は、それぞれが別個のＳＯＩ基板に搭載されてもよい。各半導体装置１１１〜１１６は、トランジスタＴｒ１〜Ｔｒ６と、そのトランジスタＴｒ１〜Ｔｒ６に並列に接続されている還流用のダイオードＤ１〜Ｄ６を備えている。トランジスタＴｒ１〜Ｔｒ６には、横型のＩＧＢＴ（Lateral Insulated Gate Bipolar Transistor：以下、ＬＩＧＢＴという）が採用されている。還流用のダイオードＤ１〜Ｄ６には、還流用のダイオード（Free Wheeling Diode：以下、ＦＷＤという）が採用されている。各トランジスタＴｒ１〜Ｔｒ６のゲートには、図示しないインバータ駆動回路からゲート制御信号が印加されている。
【００２３】
図１に示されるように、インバータ回路１００は、高圧直流電源３００の高圧配線１００Ｈと低圧配線１００Ｌの間に並列に接続されているＵ相アーム、Ｖ相アーム及びＷ相アームを備えている。Ｕ相アームは、中間ノードＮｍ１を介して直列に接続された半導体装置１１１，１１２で構成されている。Ｖ相アームは、中間ノードＮｍ２を介して直列に接続された半導体装置１１３，１１４で構成されている。Ｗ相アームは、中間ノードＮｍ３を介して直列に接続された半導体装置１１５，１１６で構成されている。
【００２４】
各中間ノードＮｍ１〜Ｎｍ３は、各相出力線Ｕｏｕｔ、Ｖｏｕｔ、Ｗｏｕｔに接続されている。各相出力線Ｕｏｕｔ、Ｖｏｕｔ、Ｗｏｕｔは、３相のモータ４００の各相コイルの一端に接続されている。各相コイルの他端は、中性点に共通接続される。なお、この例のモータ４００は３相であるが、本明細書で開示される技術は、相数を限定することなく様々な交流電動機に適用可能である。
【００２５】
上記したように、６つの半導体装置１１１〜１１６はいずれも、ＬＩＧＢＴとＦＷＤで構成されており、共通した形態を備えている。以下、図２〜５を参照して、インバータ回路１００を構成する６つの半導体装置１１１〜１１６のうちの１つを具体的に説明する。図２は、半導体装置のレイアウトを示す平面図である。図３は、半導体装置に配設される各電極のレイアウトを図２に重ねた平面図である。図４は、図２のIV−IV線に対応した断面図であり、隣接部におけるＬＩＧＢＴの断面図を示す。図５は、図２のV−V線に対応した断面図であり、隣接部におけるＦＷＤの断面図を示す。
【００２６】
図２に示されるように、ＳＯＩ基板２０の半導体層２６には、半導体層２６を貫通する第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４が設けられている。第１トレンチ絶縁分離部１２は、ＳＯＩ基板２０を平面視したときに一巡している。第２トレンチ絶縁分離部１４は、第１トレンチ絶縁分離部１２から離れて設けられており、ＳＯＩ基板２０を平面視したときに第１トレンチ絶縁分離部１２の周囲を一巡している。第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４は、角部を除いて平行に伸びており、その間隔は一定である。
【００２７】
第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた素子領域１６，１８は、周辺の半導体層２６から分離されている。第１素子領域１６と第２素子領域１８は、ＳＯＩ基板２０を平面視したときに、隣接部１１において隣接している。具体的には、第１素子領域１６と第２素子領域１８は、隣接部１１において、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４を結ぶ方向（ｘ軸方向）に直交する方向（ｙ軸方向）に沿って対向するように並んでいる。第１素子領域１６にＬＩＧＢＴが設けられており、第２素子領域１８にＦＷＤが設けられている。なお、この例は一例であり、第１素子領域１６と第２素子領域１８のレイアウトは、必要に応じて様々で態様をとることができる。例えば、第１素子領域１６と第２素子領域１８は、ｘ軸方向に沿って対向するように並んでいてもよく、その他の方向に沿って対向するように並んでいてもよい。また、複数の第１素子領域１６と複数の第２素子領域１８が設けられていてもよい。
【００２８】
次に、図４に、隣接部１１近傍におけるＬＩＧＢＴの断面図を示す。図４に示されるように、ＳＯＩ基板２０は、半導体支持層２２と埋込み絶縁層２４と半導体層２６を備えている。半導体支持層２２は、ｎ型又はｐ型の不純物が高濃度に導入された単結晶のシリコンで形成されている。埋込み絶縁層２４は、酸化シリコンで形成されている。半導体層２６は、ｎ型の不純物が低濃度に導入された単結晶のシリコンで形成されている。
【００２９】
図４に示されるように、ＬＩＧＢＴは、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた第１素子領域１６に形成されている。第１トレンチ絶縁分離部１２は、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１２ａとその酸化膜１２ａで被覆されたポリシリコンの芯部１２ｂとを備えている。第２トレンチ絶縁分離部１４も同様に、半導体層２６を貫通して埋込み絶縁層２４まで達しており、酸化シリコンの酸化膜１４ａとその酸化膜１４ａで被覆されたポリシリコンの芯部１４ｂとを備えている。
【００３０】
図４に示されるように、ＬＩＧＢＴは、ｐ＋型のボディコンタクト領域３１と、ｎ＋型のエミッタ領域３２と、ｐ型のボディ領域３３と、ｎ−型のドリフト領域３４と、ｎ＋型の埋込み領域３５と、ｎ型のバッファ領域３６と、ｐ＋型のコレクタ領域３７を備えている。
【００３１】
ボディコンタクト領域３１、エミッタ領域３２及びボディ領域３３は、半導体層２６の表層部のうちの第２トレンチ絶縁分離部１４側に設けられている。特に、ボディコンタクト領域３１及びボディ領域３３は、第２トレンチ絶縁分離部１４の側面に接している。エミッタ領域３２は、ボディ領域３３によってドリフト領域３４から隔てられている。ドリフト領域３４は、ボディ領域３３とバッファ領域３６の間に設けられており、ＬＩＧＢＴがオフしたときに電位差を保持する領域である。埋込み領域３５は、半導体層２６の裏層部に設けられており、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４の間に亘って設けられている。バッファ領域３６及びコレクタ領域３７は、半導体層２６の表層部のうちの第１トレンチ絶縁分離部１２側に設けられている。特に、バッファ領域３６及びコレクタ領域３７は、第１トレンチ絶縁分離部１２の側面に接している。コレクタ領域３７は、バッファ領域３６によってドリフト領域３４から隔てられている。なお、これらの断面構造は、第１素子領域１６の全体に亘って共通している。したがって、ボディコンタクト領域３１、エミッタ領域３２及びボディ領域３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って第１素子領域１６の全体に亘って設けられている。同様に、バッファ領域３６とコレクタ領域３７は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って第１素子領域１６の全体に亘って設けられている。
【００３２】
図４に示されるように、ＬＩＧＢＴはさらに、層間絶縁膜４１と、コレクタ電極４２と、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化膜４３と、ゲート電極４４と、プレーナゲート部４７と、エミッタ電極４８を備えている。
【００３３】
層間絶縁膜４１は、ＳＯＩ基板２０の表面を被覆しており、酸化シリコンで形成されている。コレクタ電極４２は、第１トレンチ絶縁分離部１２側の層間絶縁膜４１の表面に配設されている。特に、コレクタ電極４２は、第１トレンチ絶縁分離部１２の上方にも配設されている。コレクタ電極４２は、ＳＯＩ基板２０を平面視したときに、少なくとも第１トレンチ絶縁分離部１２に沿って第１トレンチ絶縁分離部１２の上方に配設されている。さらに、コレクタ電極４２は、一部が層間絶縁膜４１を貫通して伸びているとともにコレクタ領域３７に接触部４２ａを介して接している。接触部４２ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って第１素子領域１６の全体に亘って設けられている。また、コレクタ電極４２は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４の向き（図４の場合、左向き）において、バッファ領域３６を超えて配設されていないのが望ましい。
【００３４】
ＬＯＣＯＳ酸化膜４３は、ドリフト領域３４の表面に設けられており、酸化シリコンで形成されている。ゲート電極４４は、コレクタ電極４２とエミッタ電極４８の間の層間絶縁膜４１の表面に配設されている。ゲート電極４４は、一部が層間絶縁膜４１を貫通して伸びているとともにプレーナゲート部４７に接している。プレーナゲート部４７は、プレーナ電極４５とゲート絶縁膜４６を有しており、エミッタ領域３２とドリフト領域３４を隔てているボディ領域３３の表面に対向している。プレーナ電極４５は、ゲート絶縁膜４６の表面とＬＯＣＯＳ酸化膜４３の表面の一部を被覆しており、不純物が高濃度に導入されたポリシリコンで形成されている。ゲート絶縁膜４６は、酸化シリコンで形成されている。
【００３５】
エミッタ電極４８は、第２トレンチ絶縁分離部１４側の層間絶縁膜４１の表面に配設されている。特に、エミッタ電極４８は、第２トレンチ絶縁分離部１４の上方にも配設されている。エミッタ電極４８は、ＳＯＩ基板２０を平面視したときに、少なくとも第２トレンチ絶縁分離部１４に沿って第２トレンチ絶縁分離部１４の上方に配設されている。さらに、エミッタ電極４８は、一部が層間絶縁膜４１を貫通して伸びているとともにボディコンタクト領域３１及びエミッタ領域３２に接触部４８ａを介して接している。接触部４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って第１素子領域１６の全体に亘って設けられている。上述したように、隣接部１１において、コレクタ電極４２とエミッタ電極４８はｘ軸方向に間隔を置いて配置されており、ゲート電極４４はその間隔内に配置されている。
【００３６】
図５に示されるように、ＦＷＤでは、いくつかの構成がＬＩＧＢＴの構成と共通している。以下では、ＬＩＧＢＴと相違する構成のみを説明し、共通する構成には共通の符号を付し、その説明を省略する。ＦＷＤは、ｐ＋型のアノードコンタクト領域１３１と、ｐ型のアノード領域１３３と、ｎ型のカソード領域１３６と、ｎ＋型のカソードコンタクト領域１３７と、カソード電極１４２と、アノード電極１４８を備えている点でＬＩＧＢＴから相違する。
【００３７】
アノードコンタクト領域１３１及びアノード領域１３３は、半導体層２６の表層部のうちの第２トレンチ絶縁分離部１４側に設けられている。特に、アノードコンタクト領域１３１及びアノード領域１３３は、第２トレンチ絶縁分離部１４の側面に接している。また、アノード領域１３３は、ＬＩＧＢＴのボディ領域３３と同一の製造工程で作製されており、ボディ領域３３と同一のドーパント、濃度及び拡散深さを有している。カソード領域１３６及びカソードコンタクト領域１３７は、半導体層２６の表層部のうちの第１トレンチ絶縁分離部１２側に設けられている。特に、カソード領域１３６及びカソードコンタクト領域１３７は、第１トレンチ絶縁分離部１２の側面に接している。また、カソード領域１３６は、ＬＩＧＢＴのバッファ領域３６と同一の製造工程で作製されており、バッファ領域３６と同一のドーパント、濃度及び拡散深さを有している。なお、これらの断面構造は、第２素子領域１８の全体に亘って共通している。したがって、アノードコンタクト領域１３１及びアノード領域１３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って第２素子領域１８の全体に亘って設けられている。同様に、カソード領域１３６及びカソードコンタクト領域１３７は、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って第２素子領域１８の全体に亘って設けられている。
【００３８】
また、ＬＩＧＢＴのボディ領域３３とＦＷＤのアノード領域１３３は、図２に示される隣接部１１において接触している。このため、これらのｐ型領域３３，１３３は、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４の側面に沿って素子領域１６，１８内を一巡している。さらに、ＬＩＧＢＴのバッファ領域３６とＦＷＤのカソード領域１３６も、図２に示される隣接部１１において接触している。このため、これらのｎ型領域３６，１３６も、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２の側面に沿って素子領域１６，１８内を一巡している。
【００３９】
カソード電極１４２は、第１トレンチ絶縁分離部１２側の層間絶縁膜４１の表面に配設されている。特に、カソード電極１４２は、第１トレンチ絶縁分離部１２の上方にも配設されている。カソード電極１４２は、ＳＯＩ基板２０を平面視したときに、少なくとも第１トレンチ絶縁分離部１２に沿って第１トレンチ絶縁分離部１２の上方に配設されている。さらに、カソード電極１４２は、一部が層間絶縁膜４１を貫通して伸びているとともにカソードコンタクト領域１３７に接触部１３７ａを介して接している。接触部１３７ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って第２素子領域１８の全体に亘って設けられている。また、カソード電極１４２は、平面視したときに、第１トレンチ絶縁分離部１２から第２トレンチ絶縁分離部１４の向き（図５の場合、左向き）において、カソード領域１３６を超えて配設されていないのが望ましい。
【００４０】
アノード電極１４８は、第２トレンチ絶縁分離部１４側の層間絶縁膜４１の表面に配設されている。特に、アノード電極１４８は、第２トレンチ絶縁分離部１４の上方にも配設されている。アノード電極１４８は、ＳＯＩ基板２０を平面視したときに、少なくとも第２トレンチ絶縁分離部１４に沿って第２トレンチ絶縁分離部１４の上方に配設されている。さらに、アノード電極１４８は、一部が層間絶縁膜４１を貫通して伸びているとともにアノードコンタクト領域１３１に接触部１４８ａを介して接している。接触部１４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って第２素子領域１８の全体に亘って設けられている。また、アノード電極１４８は、一部が層間絶縁膜４１を貫通して伸びているとともにプレーナ電極４５にも接しているのが望ましい。さらに、アノード電極１４８は、平面視したときに、第２トレンチ絶縁分離部１４から第１トレンチ絶縁分離部１２の向き（図５の場合、右向き）において、プレーナ電極４５を越えて配設されていないのが望ましい。上述したように、隣接部１１において、カソード電極１４２とアノード電極１４８はｘ軸方向に間隔を置いて配置されている。
【００４１】
また、ＬＩＧＢＴのエミッタ電極４８の接触部４８ａとＦＷＤのアノード電極１４８の接触部１４８ａは、図２に示される隣接部１１において隣接している。このため、これらの接触部４８ａ，１４８ａは、ＳＯＩ基板２０を平面視したときに、第２トレンチ絶縁分離部１４に沿って一巡している。さらに、ＬＩＧＢＴのコレクタ電極４２の接触部４２ａとＦＷＤのカソード電極１４２の接触部１４２ａも、図２に示される隣接部１１において隣接している。このため、これらの接触部４２ａ，１４２ａは、ＳＯＩ基板２０を平面視したときに、第１トレンチ絶縁分離部１２に沿って一巡している。
【００４２】
ＬＩＧＢＴのコレクタ電極４２、ゲート電極４４、エミッタ電極４８、及びＦＷＤのカソード電極１４２、アノード電極１４８は、蒸着技術を利用して、同一の製造工程で作製されている。これら電極の材料には、アルミニウムが用いられている。図３に示されるように、ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２は、平面視したときに、第１トレンチ絶縁分離部１２の内側の範囲に設けられている。すなわち、ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２は、１つの共通電極である。この１つの共通電極上にコレクタ・カソード用ボンディングパッド１９が設けられている。また、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８は、第２トレンチ絶縁分離部１４の外側の範囲に設けられている。すなわち、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８も、１つの共通電極である。この１つの共通電極上にエミッタ・アノード用ボンディングパッド１５が設けられている。
【００４３】
本実施例の半導体装置では、ＬＩＧＢＴのコレクタ電極４２とＦＷＤのカソード電極１４２は１つの共通電極として構成されている。このため、コレクタ電極４２とカソード電極１４２を接続する接続配線が不要である。さらに、ＬＩＧＢＴのエミッタ電極４８とＦＷＤのアノード電極１４８も１つの共通電極として構成されている。このため、エミッタ電極４８とアノード電極１４８を接続する接続配線も不要である。これにより、これら接続配線がＬＩＧＢＴ及びＦＷＤのドリフト領域３４の上方を伸びることがない。したがって、本実施例の半導体装置では、図１０及び図１１で示される従来構造のように、ドリフト領域の電位分布が不均一化するという事態が発生しない。
【００４４】
また、図３に示されるように、本実施例の半導体装置では、ＬＩＧＢＴのコレクタ電極４２及びＦＷＤのカソード電極１４２の共通電極が内側に配置されており、ＬＩＧＢＴのエミッタ電極４８及びＦＷＤのアノード電極１４８の共通電極がそれを取囲むように周囲に配置されている。図１に示されるように、ＬＩＧＢＴのコレクタ電極４２及びＦＷＤのカソード電極１４２は高圧直流電源３００の高圧側に接続されており、ＬＩＧＢＴのエミッタ電極４８及びＦＷＤのアノード電極１４８が高圧直流電源３００の低圧側に接続されている。すなわち、本実施例の半導体装置では、高圧側の共通電極を取囲むように低圧側の共通電極が設けられている。上述したように、本実施例のインバータ回路は、１つのＳＯＩ基板２０に図１に示す半導体装置１１１〜１１６が搭載されている。したがって、低圧側の共通電極を周囲に配置することで、複数の半導体装置間の電圧差を小さく抑えることができる。
【００４５】
さらに、図６に、第１素子領域１６と第２素子領域１８が隣接する隣接部１１の拡大平面図を示す。図６に示されるように、ＬＩＧＢＴとＦＷＤを隣接して設けられていると、ＬＩＧＢＴのエミッタ領域３２、ボディ領域３３、ドリフト領域３４、及びＦＷＤのカソード領域１３６で構成される寄生ＭＯＳが存在する。しかしながら、本実施例の半導体装置では、ＬＩＧＢＴとＦＷＤの全体の面積に比べて、ＬＩＧＢＴとＦＷＤの接する隣接部１１の面積が小さい。このため、ＬＩＧＢＴがオンしたときに、図６の破線矢印で示されるような寄生ＭＯＳが動作する現象が特に問題となることがない。この結果、本実施例の半導体装置では、ＬＩＧＢＴがオンしたときに、ＩＧＢＴ動作が支配的となり、低いオン電圧が得られる。
【００４６】
なお、図７及び図８に示されるように、本実施例の半導体装置はさらに、第３トレンチ絶縁分離部１３を備えているのが望ましい。第３トレンチ絶縁分離部１３は、第１端部１３Ａが第１トレンチ絶縁分離部１２に接しており、第２端部１３Ｂが第２トレンチ絶縁分離部１４に接している。第１素子領域１６と第２素子領域１８は、第３トレンチ絶縁分離部１３によって分離されている。第３トレンチ絶縁分離部１３が設けられていると、ＬＩＧＢＴからＦＷＤに電子が流入することが防止される。この結果、ＬＩＧＢＴがオンしたときに、寄生ＭＯＳが動作する現象を完全に防止することができる。
【実施例２】
【００４７】
図９は、第２実施例の半導体装置のレイアウトを示す平面図である。第１実施例の半導体装置と共通する構成要素には共通の符号を付し、その説明を省略する。第２実施例の半導体装置では、第１トレンチ絶縁分離部１２と第２トレンチ絶縁分離部１４で挟まれた素子領域１６，１８の一部が、ＳＯＩ基板２０を平面視したときに、ｙ軸方向に沿って往復していることを特徴としている。この例では、素子領域１６，１８の一部が、ｙ軸方向に沿って４往復している。換言すると、第１トレンチ絶縁分離部１２で囲まれた半導体層２６の一部５２が、ＳＯＩ基板２０を平面視したときに、櫛歯状の形態を有している、ということもできる。このような形態を採用することにより、半導体層２６に占める素子領域１６，１８の面積を大きくすることができ、実装面積を小さく抑えることができる。
【００４８】
また、図９に示されるように、本実施例の半導体装置では、ＦＷＤが内側に配置されており、ＬＩＧＢＴがそれを取囲むように配置されている。一般的に、ＬＩＧＢＴは、スイッチング損失が大きいことから、動作中の発熱量がＦＷＤよりも大きい。したがって、発熱量の小さいＦＷＤを中央部に配置し、発熱量の多いＬＩＧＢＴを周囲に配置すると、半導体装置の全体の温度分布が均一化され、中央部が局所的に高温になる事態を抑制することができる。これにより、高温による半導体装置の誤作動及び破損が抑制される。
【００４９】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記の実施例では、ＳＯＩ基板の半導体材料にシリコンが用いられている。この例に代えて、他の半導体材料を用いてもよい。例えば、窒化ガリウム、炭化珪素、ガリウム砒素等の化合物半導体を用いてもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【００５０】
１１：隣接部
１２：第１トレンチ絶縁分離部
１３：第３トレンチ絶縁分離部
１４：第２トレンチ絶縁分離部
１６：第１素子領域
１８：第２素子領域
２０：ＳＯＩ基板
２２：半導体支持層
２４：埋込み絶縁層
２６：半導体層
４２：コレクタ電極
１４２：カソード電極
４８：エミッタ電極
１４８：アノード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011061051.tif 000009
【図８】
2011061051.tif 000010
【図９】
2011061051.tif 000011
【図１０】
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【図１１】
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