(57)【要約】      （修正有）【課題】良好なＮＢＴＩ（＝Ｎｅｇａｔｉｖｅ  ｂｉａｓ  ｔｅｍｐｅｒａｔｕｒｅ  ｉｎｓｔａｂｉｌｉｔｙ：負バイアス温度不安定性）信頼性を有するＰチャネル半導体デバイスを提供する。【解決手段】半導体Ｐチャネル層ＳｉＧｅの上の、少なくともゲート誘電体層ＳｉＯを含む制御電極とを含む半導体であって、ゲート誘電体層ＳｉＯは、隣り合う層（半導体Ｐチャネル層ＳｉＧｅまたは任意的にキャップ層Ｓｉ）のバンドの端部から、この層のバンドギャップの中央に向かって、エネルギの関数として指数関数的に減少する欠陥レベルＥｔを有する。【選択図】図３
2011082527.tif 000002
【特許請求の範囲】
【請求項１】
良好なＮＢＴＩ信頼性を有するＰチャネル半導体デバイスの製造方法であって、
この方法はＰチャネル層と、少なくともゲート誘電体層を含む半導体Ｐチャネル層の上の制御電極とを含むＰチャネル半導体デバイスを提供する工程を含み、ゲート誘電体層はエネルギバンドギャップ中に指数関数形状の欠陥レベルＥ（欠陥）の分布を有し、欠陥レベルの指数関数形状の分布はバンドギャップの中央においてより低い濃度の欠陥レベルを有し、バンドギャップの端部においてより高い濃度の欠陥レベルを有し、
この方法は、欠陥レベルの分布中への反転キャリア注入が、Ｐチャネル層と、ゲート誘電体層の同じ側で、ゲート誘電体層に隣り合う層のバンドギャップの中央のエネルギレベルから、ｅＶでこのバンドギャップの４９％より多くない値だけ離れるように、Ｐチャネル半導体デバイスの少なくとも１つのパラメータを選択する工程を含む方法。
【請求項２】
Ｐチャネル半導体デバイスの少なくとも１つのパラメータを選択する工程は、数モノレイヤと２０ｎｍとの間で半導体Ｐチャネル層の膜厚を選択する工程を含む請求項１に記載の方法。
【請求項３】
Ｐチャネル半導体デバイスの少なくとも１つのパラメータを選択する工程は、３ｎｍより大きな半導体Ｐチャネル層の膜厚を選択する工程を含む請求項２に記載の方法。
【請求項４】
半導体Ｐチャネル層は、少なくとも２つの半導体元素の組み合わせを含み、半導体元素の一方は他方より小さなバンドギャップを有し、
Ｐチャネル半導体デバイスのパラメータを選択する工程は、最も小さいバンドギャップを有する半導体元素の、半導体Ｐチャネル層中での濃度を、２５％と９９％の間で選択する工程を含む請求項１〜３のいずれかに記載の方法。
【請求項５】
Ｐチャネル半導体デバイスの少なくとも１つのパラメータを選択する工程は、最も小さいバンドギャップを有する半導体元素の、半導体Ｐチャネル層中での濃度を、５０％より大きく選択する工程を含む請求項４に記載の方法。
【請求項６】
半導体Ｐチャネル層とゲート誘電体層との間に半導体キャップ層を含むＰチャネル半導体デバイスであって、
Ｐチャネル半導体デバイスのパラメータを選択する工程は、半導体キャップ層の膜厚を、０．１ｎｍと５ｎｍの間で選択する工程を含む請求項１〜５のいずれかに記載の方法。
【請求項７】
Ｐチャネル半導体デバイスの少なくとも１つのパラメータを選択する工程は、半導体キャップ層の膜厚を、２ｎｍまたはそれ以下で選択する工程を含む請求項６に記載の方法。
【請求項８】
半導体Ｐチャネル層と、半導体Ｐチャネル層の上の、少なくともゲート誘電体層を含む制御電極とを含むＰチャネル半導体デバイスであって、ゲート誘電体層は、エネルギバンドギャップ中に指数関数形状の分布の欠陥レベルＥ（欠陥）を有し、欠陥レベルの指数関数形状の分布の欠陥レベルＥ（欠陥）は、バンドギャップの中央でより低い濃度の欠陥レベルを有し、バンドの端部でより高い濃度の欠陥レベルを有し、Ｐチャネル半導体デバイスは、Ｐチャネル層と、ゲート誘電体層の同じ側で、ゲート誘電体層に隣り合う層のバンドギャップの中央のエネルギレベルから、ｅＶでこのバンドギャップの４９％より多くない値だけ離れる、欠陥レベルの分布中への反転キャリア注入を有するＰチャネル半導体デバイス。
【請求項９】
Ｐチャネル層は、少なくとも２つの半導体元素の組み合わせを含む請求項８に記載のＰチャネル半導体デバイス。
【請求項１０】
Ｐチャネル層は、ＳｉＧｅ層である請求項９に記載のＰチャネル半導体デバイス。
【請求項１１】
半導体Ｐチャネル層の膜厚は、３ｎｍより大きい請求項８〜１０のいずれかに記載のＰチャネル半導体デバイス。
【請求項１２】
半導体元素の１つが他より小さなバンドギャップを有し、半導体Ｐチャネル層中の最も小さいバンドギャップを有する半導体元素の濃度は、５０％より高い請求項９〜１１のいずれかに記載のＰチャネル半導体デバイス。
【請求項１３】
半導体Ｐチャネル層とゲート誘電体層との間にキャップ層を含むＰチャネル半導体デバイスであって、キャップ層の膜厚は２ｎｍまたはそれ以下である請求項８〜１２のいずれかに記載のＰチャネル半導体デバイス。
【請求項１４】
サブ１ｎｍのＥＯＴを有する請求項８〜１３のいずれかに記載のＰチャネル半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスに関し、特に、Ｐチャネル半導体デバイスに分野に関する。本発明は、そのようなデバイスの信頼性、特にＮＢＴＩ信頼性の向上に関する。本発明の具体例は、特に、サブ１ｎｍ（sub-1nm）ＥＯＴデバイスに有用である。
【背景技術】
【０００２】
負バイアス温度不安定性（Negative bias temperature instability: NBTI）は、サブミクロンのＣＭＯＳ技術、特にその中のＰＭＯＳトランジスタの重要な信頼性の関心事である。ＮＢＴＩの劣化は、シリコンの飽和していないダングリングボンドである界面トラップの形成によると理解されている。ＮＢＴＩ現象を説明する最も一般的なモデルは、反応拡散モデルである。このモデルは、界面トラップの形成は、Ｓｉ−ＳｉＯ２界面におけるホール誘起電気化学のためであると提案する。初期に、劣化は反応速度制御されるが、しかしながら、時間とともに現象は拡散によって制限されるようになる。これに加えて、ＮＢＴＩ劣化の一貫した部分は、ホールトラッピングメカニズム（hole-trapping mechanism）により、これによりホールはトラップ状態にトラップされ、閾値電圧のシフトを生じる。
【０００３】
ＮＢＴＩは、常にＣＭＯＳ開発と関連してきたが、低い電場での動作のため重要とは考えられなかった。しかしながら、より高い駆動電流への要求が増加し、ＮＢＴＩは、半導体産業の大きな信頼性の問題となり、特に、ＭＯＳＦＥＴではカギとなる信頼性の問題である。
【０００４】
ＰＭＯＳＦＥＴのようなＰチャネル半導体デバイスに負のゲート電圧が特に高温で印加される時、即ち通常の動作条件で、主なデバイスパラメータ（閾値電圧、相互コンダクタンス、駆動電流、閾値下の勾配等）の劣化が観察される。ＮＢＴＩは、閾値電圧の増加と、その結果として生じるドレイン電流と相互コンダクタンスの現象として現れる。メカニズムは、酸化物中および酸化物／半導体界面における欠陥前駆体とホールの相互反応による。
【０００５】
ＭＯＳＦＥＴ特性を改良するための最も効果的な方法の一つである実効酸化膜厚（ＥＯＴ）の低減は、酸化電場（Ｅｏｘ）によるＮＢＴＩ信頼性の問題を大きくする。サブ１ｎｍのＥＯＴ  Ｓｉ  ＰＦＥＴでは、期待される動作電圧よるずっと低いゲート電圧においてのみ（期待される動作電圧ＶＤＤ＝１Ｖ；｜ＶＧ−Ｖｔｈ｜＝０．７Ｖ、｜Ｖｔｈ｜＝０．３Ｖの場合）、１０年のライフタイムが保証される。
【０００６】
このように、Ｐチャネル半導体デバイスのＮＢＴＩを緩和し、回路性能を改良するシステムおよび方法が望まれる。
【発明の概要】
【０００７】
本発明の具体例の目的は、Ｐチャネル半導体デバイスの信頼性を改良することである。
【０００８】
上記目的は、本発明の方法およびデバイスにより達成される。
【０００９】
本発明の特定の好適な形態は、独立および従属の請求項と共に述べられる。従属請求項の特徴は、適当に、独立請求項の特徴や他の従属請求項と組み合わせても良く、正確に請求項に表された通りではない。
【００１０】
第１の形態では、本発明は、良好なＮＢＴＩを有するＰチャネル半導体デバイスを形成する方法を提供する。この方法は、Ｐチャネル層と、半導体Ｐチャネル上の少なくともゲート誘電体層を含む制御電極とを含むＰチャネル半導体デバイスを提供する工程を含む。全ての固体材料のように、ゲート誘電体層は、伝導帯と価電子帯とを含み、伝導帯と価電子帯との間にエネルギバンドギャップを有する。ゲート誘電体は、そのエネルギギャップ中の欠陥レベルＥ（欠陥）の指数関数形状の分布を有し、欠陥レベルの指数関数形状の分布は、バンドギャップの中央で低濃度の欠陥レベルを有し、バンドギャップの端部で高濃度の欠陥レベルを有する。
【００１１】
他の言葉で言えば、ゲート誘電体層中の欠陥レベルの密度は、隣り合う層のバンド端から、エネルギの関数として指数関数的に減少する。欠陥レベルの分布中への反転キャリアの注入が、Ｐチャネル層からゲート誘電体層中に起きる場合、考えられる隣り合う層は、ゲート誘電体層の、Ｐチャネル層と同じ側の、ゲート誘電体層と隣り合う層である。本発明の特別な具体例では、指数関数的に減少する欠陥レベルの分布は、半導体Ｐチャネル層自身のバンド端のエネルギの関数として表しても良い。他の具体例では、指数関数的に減少する欠陥レベルの分布は、Ｐチャネル層とゲート誘電体層との間のキャップ層のバンドギャップのエネルギの関数として表しても良い。
【００１２】
本発明の具体例にかかる方法では、Ｐチャネル半導体デバイスの少なくとも１つのパラメータを選択する工程を含み、欠陥レベルの分布中への反転キャリア注入は、可能な限り、Ｐチャネル層側でゲート誘電体層に隣り合う層のバンドギャップの中央で起きる。即ち、欠陥レベルの分布中への反転キャリア注入は、隣り合う層のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％の値以上、例えば４０％以上、例えば２０％以上、１０％以上、更には５％以上は離れない。Ｐチャネル層の側でゲート誘電体層と隣り合う層は、Ｐチャネル層自身、または選択的にキャップ層である。
【００１３】
本発明の具体例では、隣り合う層のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％の値以上、例えば４０％以上、例えば２０％以上、１０％以上、更には５％以上は離れないように、Ｐチャネル半導体デバイスの少なくとも１つのパラメータを選択する工程は、半導体Ｐチャネル層の膜厚を、数モノレイヤと２０ｎｍとの間、例えば３ｎｍと２０ｎｍの間、例えば５ｎｍと２０ｎｍの間、更には７ｎｍと２０ｎｍで選択する工程を含んでも良い。
【００１４】
本発明の具体例では、半導体Ｐチャネル層は、少なくとも２つの半導体要素を含み、半導体元素の一方は他方より小さいバンドギャップを有し、反転キャリア注入レベルが、隣り合う層のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％の値以上、例えば４０％以上、２０％以上、１０％以上、更には５％以上は離れないように選択されるＰチャネル半導体デバイスのパラメータの選択は、最小バンドギャップを有する半導体元素の半導体Ｐチャネル層中の濃度を、２５％と９９％の間で選択する工程を含んでも良い。特別な具体例では、本発明にかかる方法は、最小バンドギャップを有する半導体元素の半導体Ｐチャネル層中の濃度を、５０％より大きく、例えば５５％より大きく、例えば６０％より大きく選択する工程を含んでも良い。
【００１５】
本発明の具体例では、Ｐチャネル半導体デバイスは、半導体Ｐチャネル層とゲート誘電体層との間の半導体キャップ層を含み、反転キャリア注入レベルが、隣り合う層のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％の値以上、例えば４０％以上、２０％以上、１０％以上、更には５％以上は離れないように、Ｐチャネル半導体デバイスのパラメータを選択する工程は、０．１ｎｍと５ｎｍの間で半導体キャップ層の膜厚を選択する工程を含んでも良い。特別な具体例では、本発明にかかる方法は、半導体キャップ層の膜厚を、２ｎｍまたはそれ以下、例えば１．５ｎｍまたはそれ以下、１ｎｍまたはそれ以下、０．６５ｎｍまたはそれ以下で選択する工程を含んでも良い。
【００１６】
このように、本発明の具体例にかかる方法は、Ｐチャネル半導体デバイスの少なくとも１つのパラメータを、従来技術の方法と比較して、Ｐチャネル層、例えばＳｉＧｅ層の増加した膜厚、および／またはＰチャネル層中の最も小さいバンドギャップ半導体元素の増加した成分、例えばＳｉＧｅ中の増加したＧｅ成分、および／または減少したキャップ層膜厚、例えばＳｉキャップ層の膜厚、を得るように選択する工程を含む。減少したキャップ層の膜厚は、選択的にのみ存在し、ＮＢＴＩの信頼性に関してすでにそれ自体良好な結果を示している。
【００１７】
第２の具体例では、本発明は、Ｐチャネル層と、半導体Ｐチャネル層の上に制御電極とを含むＰチャネル半導体デバイスを提供する。制御電極は、少なくともゲート誘電体層を含み、ゲート誘電体層はそのバンドギャップ中で欠陥レベル（欠陥）の指数関数的な形状の分布を有し、欠陥レベルの指数関数的な形状の分布は、バンドギャップの中央において、より低い欠陥レベル濃度を有し、バンドギャップ端においてより高い欠陥レベル濃度を有する。隣り合う層は、半導体Ｐチャネル層自身でも良く、代わりに隣り合う層は、半導体Ｐチャネル層とゲート誘電体層との間に形成されたキャップ層でも良い。
【００１８】
Ｐチャネル半導体デバイスは、隣り合う層のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％の値以上、例えば４０％以上、２０％以上、１０％以上、更には５％以上は離れないような欠陥レベルに分布の、反転キャリア注入を有する。
【００１９】
本発明の具体例では、Ｐチャネル層は、少なくとも２つの半導体元素の組み合わせを含む。例えば、Ｐチャネル層はＳｉＧｅ層でも良い。
【００２０】
本発明の具体例では、半導体Ｐチャネル層の膜厚、例えばＳｉＧｅの膜厚は、数モノレイアと２０ｎｍとの間、好適には３ｎｍより大きく、例えば３ｎｍと２０ｎｍとの間、例えば５ｎｍと２０ｎｍとの間、例えば７ｎｍと２０ｎｍとの間である。
【００２１】
本発明の具体例では、Ｐチャネル層は、少なくとも２つの半導体元素を含み、半導体元素の一方は他方より小さなバンドギャップを有し、最も小さいバンドギャップを有する半導体元素の半導体Ｐチャネル層中の濃度は、２５％と９９％の間、例えば５０％より大きく、例えば５５％より大きく、例えば６０％より大きくても良い。
【００２２】
本発明の具体例では、Ｐチャネル半導体デバイスは、半導体Ｐチャネル層とゲート誘電体層との間にキャップ層を含み、キャップ層の膜厚は、２ｎｍまたはそれ以下、例えば１．５ｎｍまたはそれ以下、１ｎｍまたはそれ以下、０．６５ｎｍまたはそれ以下でも良い。
【００２３】
本発明の具体例にかかるＰチャネル半導体デバイスは、サブ１ｎｍのＥＯＴを有する。
【００２４】
本発明と従来技術を越えて得られる特徴についてまとめるために、本発明の所定の目的と特徴が上で説明された。もちろん、全てのそのような目的や特徴が、本発明の特定の具体例に関して達成される必要はないことが理解される。このように、例えば、当業者は、ここで教示や示唆される他の目的や長所を達成する必要なく、ここで教示された一の特徴または特徴のグループを達成または最適化する方法で、本発明を具体化または実施できることを認識するであろう。
【図面の簡単な説明】
【００２５】
【図１】本発明の具体例にかかる半導体デバイスを示す。
【図２】図１に示す半導体デバイスに対応するエネルギバンドダイアグラムを模式的に示す。
【図３】標準デバイスと、半導体Ｐチャネル層の増加した膜厚を有する本発明の具体例にかかる半導体デバイスとのエネルギバンドダイアグラムを示す。
【図４】増加したＳｉＧｅ膜厚を有するＮＢＴＩの減少を表すグラフを示す。
【図５】標準デバイスと、半導体Ｐチャネル層の半導体元素の増加した濃度を有する、本発明の具体例にかかる半導体デバイスとのエネルギバンドダイアグラムを示す。
【図６】半導体Ｐチャネル層の半導体元素の増加した濃度を有するＮＢＴＩの減少を表すグラフを示す。
【図７】標準デバイスと、半導体Ｐチャネル層とゲート誘電体層との間に減少した膜厚のキャップ層を有する本発明の具体例にかかる半導体デバイスとのエネルギバンドダイアグラムを示す。
【図８】半導体Ｐチャネル層とゲート誘電体層との間に減少した膜厚のキャップ層を有するＮＢＴＩの減少を表すグラフを示す。
【図９】本発明の具体例にかかる低ＥＴＯデバイスに適用された本発明の原理を示す。
【００２６】
図面は概略であり、限定的では無い。図面において、図示目的で、幾つかの要素の大きさは拡大され、縮尺通りではない。
【００２７】
請求項の参照符号は、範囲を限定するものと解釈すべきでない。
【００２８】
異なる図面において、同じ参照符号は、同一または類似の元素を示す。
【発明を実施するための形態】
【００２９】
ＦＥＴ性能を改良する１つの方法は、Ｇｅを含む歪Ｓｉチャネル層により達成される。本記載の具体例では、そのようなＳｉＧｅデバイスの、特にＮＢＴＩ信頼性が記載される。しかしながら、これは、例示のみを意図し本発明の限定を意図するものではない。
【００３０】
ＮＢＴＩ応力実験は、B.Kaczer et al. In Proc. IEEE IRPS, pp.20-27, 2008により記載された拡張応力測定（extended-stress-measure）を用いて埋め込みＳｉＧｅチャネルＰ−ＦＥＴで行われた。試験された半導体デバイスと反転した半導体デバイスのこの型のバンドダイアグラム図１および図２にそれぞれ示す。
【００３１】
図１に示され、ここではＰチャネル半導体デバイスとも呼ばれる半導体デバイス１０は、例えばＳｉＧｅＰチャネル層のような半導体Ｐチャネル層１２をその上に有する、例えばＳｉ基板のような基板１１を含む。半導体Ｐチャネル層は、価電子帯エネルギレベルＥｖ（チャネル）を有する。Ｐチャネル半導体デバイス１０は、更に、半導体Ｐチャネル層１２の上に、例えばＳｉＯ２層のようなゲート誘電体層１４を含む。ゲート誘電体層１４は、価電子帯エネルギレベルＥｖ（チャネル）を有する。エネルギの関数としてのゲート誘電体層１４中の欠陥レベルＥｔの密度は、隣り合う層（半導体Ｐチャネル層１２、またはもし存在するのであればＰチャネル層１２とゲート誘電体層１４との間のキャップ層１３）のバンド端からこの隣り合う層のバンドギャップの中央に向かって指数関数的に減少すると仮定される。
【００３２】
荷電キャリアがチャネルから誘電体中に注入される特別の欠陥レベルに向かうチャネル−誘電体のバンドオフセットΔＥｖは、Ｅｖ（チャネル）−Ｅｔで規定される。半導体デバイス１０は、更に選択的に、界面が良好なパッシベーションを有するために、デバイス性能にとって有利な、Ｐチャネル層１２とゲート誘電体層１４との間の、例えばＳｉキャップのようなキャップ層１３と、例えばＨｆＯ２のようなｈｉｇｈ−ｋ誘電体層１５と、金属ゲート１５とを含む。
【００３３】
ＳｉＧｅチャネル層、Ｓｉキャップ層、および金属ゲート（ＭＧ）、ＳｉＯ２誘電体層、およびＨｆＯ２誘電体層を含むゲートスタックを含む具体例にかかる例示の半導体デバイスについて、対応するエネルギバンドダイアグラムが図２に示される。チャネル−誘電体バンドオフセットΔＥｖが示されている。
【００３４】
本発明の具体例では、半導体デバイス１０は、欠陥レベルの分布中への反転キャリアの注入が、Ｐチャネル層の側のゲート誘電体層に隣り合う層（半導体Ｐチャネル層１２自身、または選択的にキャップ層１３）のバンドギャップの中央のできる限り近傍で起きるように設計される。換言すれば、本発明の具体例では、反転キャリア注入レベルは、隣り合う層（半導体Ｐチャネル層１２自身、または選択的にキャップ層１３）のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％の値以下、例えば４０％以下、２０％以下、１０％以下、更には５％以下の値を有する。この場合、ゲート誘電体の欠陥エネルギレベルは、エネルギレベルにおける低い欠陥濃度のために、Ｐ型チャネルの場合にはホールであるチャネル中の多数キャリアから実際に分離する。この分離を得るために、本発明の具体例では、半導体Ｐチャネル層からのホールが、ゲート誘電体層欠陥エネルギ密度と相互作用するのを防止するように、半導体デバイス１０のパラメータが選択される。
【００３５】
これは、欠陥レベルの分布中への反転キャリア注入が、キャリアと欠陥レベルの分布中の高濃度との間の相互作用を避けるような、半導体デバイスの設計により得られる。これにより、ＮＢＴＩ（ホールは欠陥レベルを見ない）を低減できる。特に、欠陥レベルの分布中への反転キャリア注入が、Ｐチャネル層の側のゲート誘電体層に隣り合う層のバンドギャップの中央に近づくほど、バンドギャップの中央が荷電トラップの最も低い分布レベル（濃度）に対応するため、ＮＢＴＩ信頼性については良い結果となる。このように、半導体デバイスのａｄ  ｈｏｆ最適化は、例えばＳｉＧｅ半導体デバイスでは、特にサブ１ｎｍのＥＴＯデバイスについてＮＢＴＩの問題を解決し、これにより、１０年のデバイスのライフタイムを保証するとともに動作オーバードライブ電圧を十分に増加させる。
【００３６】
一の具体例では、欠陥レベルの分布中への反転キャリア注入が、隣り合う層のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％以下、例えば４０％以下、２０％以下、１０％以下、更には５％以下の値で離れるように、Ｐチャネル半導体デバイスのパラメータを選択する工程は、半導体Ｐチャネル層１２の膜厚の増加を含む。この具体例のエネルギバンドダイアグラムは、図３に示される。図３の左側は、より薄い半導体Ｐチャネル層１２を有する標準ＳｉＧｅ半導体デバイスのエネルギバンドダイアグラムを示し、一方、図３の右側は、半導体Ｐチャネル層１２の膜厚が増加した、本発明の具体例にかかるゲートスタックのエネルギバンドダイアグラムを示す。
【００３７】
半導体Ｐチャネル層がＳｉＧｅ層の場合、半導体Ｐチャネル層１２の好適な膜厚は、モノレイヤと約２０ｎｍとの間である。上限は、ＳｉＧｅ層が緩和し、圧縮応力を失う臨界膜厚に対応する。図３では、ＮＢＴＩに責任のある欠陥レベル分布は、３０で表される。欠陥レベル分布３０はエネルギレベルと、対応するＳｉＧｅのＰ−ＦＥＴデバイスの特別な例のための欠陥濃度に対応する。図３の３１で示される、半導体Ｐチャネル層１２のエネルギバンドは、特別なＳｉＧｅのＰ−ＦＥＴデバイスの特別なＥｖ（チャネル）を有するＳｉＧｅ半導体Ｐチャネルの特別な例に対応する。図３に３２で示される、ゲート誘電体層１４のエネルギバンドは、ＳｉＧｅのＰ−ＦＥＴデバイスの特別な例の価電子帯エネルギレベルＥｖ（ゲート誘電体）を有するＳｉＯ２ゲート誘電体の特別な例に対応する。
【００３８】
例えばＳｉＧｅ層のような半導体Ｐチャネル層１２の膜厚の増加が、ＮＢＴＩ信頼性に積極的な影響を与えることが、図４から分かる。図４は、｜ＶＧ−Ｖｔｈ｜の関数として、デバイスのライフタイムを表すグラフを示す。ライフタイムは、デバイスが閾値電圧Ｖｔｈにおいて３０ｍＶのシフトを示す時において定義される。
【００３９】
グラフは、３つの異なるＳｉＧｅ半導体デバイスを示す。３ｎｍ膜厚のＳｉＧｅ層を有する第１デバイス（グラフ４０）、５ｎｍ膜厚のＳｉＧｅ層を有する第２デバイス（グラフ４１）、および７ｎｍ膜厚のＳｉＧｅ層を有する第３デバイス（グラフ４２）である。ＳｉＧｅ層は、最も小さなバンドギャップの半導体元素として５５％の濃度を有するゲルマニウムを含み、Ｓｉキャップ層は１．３ｎｍ膜厚である。１０年のライフタイムを有するために、第１デバイスは、０．８５Ｖより大きな｜ＶＧ−Ｖｔｈ｜を有することが許容されない。１０年のライフタイムを有するために、第２デバイスは、｜ＶＧ−Ｖｔｈ｜は０．９２Ｖより大きくなれず、第３デバイスは、｜ＶＧ−Ｖｔｈ｜は１．０１Ｖより大きくなれない。このように、半導体Ｐチャネル層の膜厚がより大きくなれば、ＮＢＴＩはより多く低減される。
【００４０】
他の具体例では、欠陥レベルの分布中への反転キャリア注入が、隣り合う層のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％以下、例えば４０％以下、２０％以下、１０％以下、更には５％以下の値で離れるように、Ｐチャネル半導体デバイスのパラメータを選択する工程は、半導体Ｐチャネル層１２が例えばＳｉＧｅ層中のＧｅ濃度のような半導体元素の組み合わせを含む場合、半導体Ｐチャネル層１２の最も小さいバンドギャップ半導体元素の割合を増やす工程を含む。
【００４１】
この具体例のエネルギバンドダイアグラムが図５に示される。図５の左側は、標準半導体デバイスのエネルギバンドダイアグラムを示し、半導体Ｐチャネル層１２中で、より少ない割合の最も小さなバンドギャップ半導体元素を有し、一方、右側は、本発明の具体例にかかる半導体デバイスのエネルギバンドダイアグラムを示し、半導体Ｐチャネル層１２中で半導体元素が増加する。半導体Ｐチャネル層１２中の、半導体元素の好適な割合は、２５％と９９％の間であり、例えば４５％と７５％の間であり。例えば５５％と６５％の間である。図５において、ＮＢＴＩに責任のある欠陥レベル分布が、５０により示される。この欠陥レベル５０は、エネルギレベルに対応し、ＳｉＧｅＰ−ＦＥＴデバイスの特別な例では対応する欠陥濃度に対応する。図５で５１で示される、半導体Ｐチャネル層１２のエネルギバンドは、ＳｉＧｅＰ−ＦＥＴデバイスの特別のＥｖ（チャネル）を有するＳｉＧｅ半導体Ｐチャネルの特別な例に対応する。図５に５２で示されるゲート誘電体層１４のエネルギバンドは、ＳｉＧｅＰ−ＦＥＴデバイスの特別の例の価電子帯エネルギレベルＥｖ（ゲート誘電体）を有するＳｉＯ２ゲート誘電体層の特別な例に対応する。
【００４２】
例えばＳｉＧｅ層中のＧｅ量を増やすように示された具体例で、半導体Ｐチャネル層１２の最も小さいバンドギャップ半導体元素を増やす工程は、ＮＢＴＩ信頼性に対して積極的な影響を与えることが、図６から分かる。図６は、｜ＶＧ−Ｖｔｈ｜の関数としてデバイスのライフタイムを表すグラフを示す。ライフタイムは、デバイスが３０Ｖの閾値電圧Ｖｔｈシフトを示した時で定義される。
【００４３】
グラフは、３つの異なる半導体デバイスを示す。ＳｉＧｅ層中に０％のＧｅ量を有する第４デバイス（グラフ６０）、ＳｉＧｅ層中に４５％のＧｅ量を有する第５デバイス（グラフ６１）、およびＳｉＧｅ層中に５５％のＧｅ量を有する第６デバイス（グラフ６２）である。ＳｉＧｅ層の膜厚は約７ｎｍであり、Ｓｉキャップ層の膜厚は約２ｎｍである。１０年のライフタイムを有するために、第４デバイスは、０．４６Ｖより大きな｜ＶＧ−Ｖｔｈ｜を有することが許容されない。１０年のライフタイムを有するために、第５デバイスは、｜ＶＧ−Ｖｔｈ｜は０．８Ｖより大きくなれず、第６デバイスは、｜ＶＧ−Ｖｔｈ｜は１．０１Ｖより大きくなれない。このように、例えばＳｉＧｅ層中のＧｅ量を多くするように、半導体Ｐチャネル層１２中の、最も小さなバンドギャップの半導体材料の割合を大きくするほど、ＮＢＴＩはより多く低減される。
【００４４】
他の具体例では、欠陥レベルの分布中への反転キャリア注入が、隣り合う層のバンドギャップの中央のエネルギレベルから、バンドギャップ（ｅＶ）の４９％以下、例えば４０％以下、２０％以下、１０％以下、更には５％以下の値で離れるように、Ｐチャネル半導体デバイスのパラメータを選択する工程は、例えばＳｉキャップ層の膜厚のような、半導体Ｐチャネル層１２の上のキャップ層１３の膜厚を減らす工程を含む。
【００４５】
この具体例のエネルギバンドダイアグラムを図７に示される。図７の左側は、標準半導体デバイスのエネルギバンドダイアグラムを示し、薄いキャップ層を有し、一方、右側は、本発明の具体例にかかる半導体デバイスのエネルギバンドダイアグラムを示し、より薄いキャップ層を有する。好適なキャップ層の膜厚は、０ｎｍと５０ｎｍの間、例えば０．１ｎｍと５ｎｍの間、０．６５ｎｍと３ｎｍの間である。図７において、ＮＢＴＩに責任のある欠陥レベル分布は７０で示される。この欠陥レベル分布７０は、エネルギレベルと、ＳｉＧｅＰ−ＦＥＴデバイスの特別の例の対応する欠陥濃度に対応する。図７に７１で示される、半導体Ｐチャネル層１２のエネルギバンドは、特別なＳｉＧＥＰ−ＦＥＴデバイスの特別なＥｖ（チャネル）を有するＳｉＧｅ半導体Ｐチャネルの特別な例に対応する。図７に７２で示されるゲート誘電体層１４のエネルギバンドは、ＳｉＧｅＰ−ＦＥＴデバイスの特別の例の価電子帯エネルギレベルＥｖ（ゲート誘電体）を有するＳｉＯ２ゲート誘電体層の特別な例に対応する。図７に７３で表される、キャップ層１３のエネルギバンドは、Ｓｉキャップ層の特別な例に対応する。
【００４６】
図８から、例えばＳｉキャップ膜厚のようなキャップの膜厚の減少が、ＮＢＴＩ信頼性に積極的な影響を与えることが見られる。図８は、｜ＶＧ−Ｖｔｈ｜の関数としてデバイスのライフタイムを表すグラフを示す。ライフタイムは、デバイスが３０Ｖの閾値電圧Ｖｔｈシフトを示した時で定義される。
【００４７】
グラフは、３つの異なる半導体デバイスを示す。０．６５ｎｍのＳｉキャップ膜厚を有する第７デバイス（グラフ８０）、１ｎｍのＳｉキャップ膜厚を有する第８デバイス（グラフ８１）、１．３ｎｍのＳｉキャップ膜厚を有する第９デバイス（グラフ８２）、および２ｎｍのＳｉキャップ膜厚を有する第１０デバイス（グラフ８３）である。表された具体例において、ＳｉＧｅ層中のＧｅ量は約５５％である。ＳｉＧｅ層の膜厚は約５ｎｍである、１０年のライフタイムを有するために、第１０デバイスは、０．８１Ｖより大きな｜ＶＧ−Ｖｔｈ｜を有することが許容されない。１０年のライフタイムを有するために、第９デバイスは、｜ＶＧ−Ｖｔｈ｜は０．９Ｖより大きくなれず、第８デバイスは、｜ＶＧ−Ｖｔｈ｜は１．０８Ｖより大きくなれず、第７デバイスは、｜ＶＧ−Ｖｔｈ｜は１．１５Ｖより大きくなれない。このように、例えばＳｉキャップが薄くなるようにキャップ膜厚を小さくするほど、ＮＢＴＩはより多く低減される。そうでなければ、ＳｉＧｅチャネル層を用いる場合にＳｉキャップを用いなければ、非常に悪い界面パッシベーションとなる。デバイスのＮＢＴＩ信頼性はいまだ良好であるが、デバイス性能は悪い。このように、デバイスパッシベーションとＮＢＴＩ信頼性との間のトレードオフが形成される必要がある。
【００４８】
実験例
本発明の具体例にかかるＰチャネル半導体デバイスの例は、埋め込みＳｉＧｅチャネル層とＳｉＯ２ゲート誘電体層との間にＳｉキャップ層を含むＳｉＧｅチャネルＰ−ＦＥＴでも良い。この例について、より詳しく以下に述べる。
【００４９】
ＮＢＴＩ応力実験は、B.Kaczer et al. In Proc. IEEE IRPS, pp.20-27, 2008により記載された拡張応力測定（extended-stress-measure）を用いて埋め込みＳｉＧｅチャネルＰ−ＦＥＴで行われた。試験されたデバイスのゲートスタックと、反転したスタックのこの型のバンドダイアグラム図１および図２にそれぞれ示す。ＮＢＴＩ信頼性への影響を調べるために、３つの主要なパラメータ、即ちＧｅ濃度、ＳｉＧｅ層の膜厚、およびＳｉキャップ膜厚が別々に変えられた。Ｇｅ量は０％（純Ｓｉチャネル参照）から５５％まで変えられ、ＳｉＧｅ層膜厚は３ｎｍと７ｎｍの間で変えられ、酸化後のＳｉキャップ膜厚は、Ｃ−ＶカーブとＴＥＭ像から見積もって０．６５ｎｍと２ｎｍの間で変えられた。Ｓｉキャップの膜厚はＥＴＯ値とＣｏｘ値に影響し、それゆえに固定されたオーバードライブ電圧は、異なるデバイスに対する異なった酸化物電場Ｅｏｘになることに注意すべきである。これはＮＢＴＩデータの解釈に影響するであろう。それで、電場はそれらのそれぞれにおいて異なる。２つの誘電体（ＳｉＯ２とｈｉｇｈ−ｋＨｆＯ２）を有すると、電場はそれらのそれぞれの上で異なる、等価なＥｏｘはＥＯＴから計算され、スタックのＥＯＴに等しい膜厚を有するＥｏｘに等価なＳｉＯ２誘電体が実験される。等価なＥｏｘの抽出は、そのような複合ゲートスタックではめずらしくない。実験のために、安全サイドになるように以下の方法を用いて抽出された。Ｑ−Ｖカーブは、Ｃ−Ｖカーブを積分して得られた。ラインはＱ−Ｖカーブの直線部分にフィットする。ラインの傾きは抽出されたＣｏｘを表す。ＥＴＯはＣｏｘから計算される。最後に等価なＥｏｘが、｜ＶＧ−Ｖｔｈ｜／ＥＯＴとして計算される。
【００５０】
広いセットの実験が、調査中に半導体デバイスパラメータ（即ち、半導体元素の濃度、および／またはチャネル層の膜厚、および／またはキャップ層の膜厚）の１つだけを変えて、同時に２つを固定して、ＳｉＧｅのｐ−ＦＥＴにについて行われた。以下の観察が行われた。
【００５１】
１）図６に示すように、例えばＳｉチャネル中へのＧｅの導入のような、オリジナルチャネル材料のバンドギャップより小さなバンドギャップを有する半導体材料を、チャネルに導入すると、大幅にＮＢＴＩ信頼性を改良できる。１２５℃で３０ｍＶの閾値電圧シフト（ΔＶｔｈ）を仮定する１０年のライフタイム（Ｖｏｐ）について、外挿された駆動オーバードライブ電圧は、純Ｓｉ参照の０．４６Ｖから５５％Ｇｅ濃度の０．９２Ｖまで増加する。
【００５２】
２）例えばＳｉＧｅ層のような、ｐ型チャネル材料の膜厚の増加は、また、ＮＢＴＩ信頼性に積極的な影響を与える（図４）。３ｎｍ膜厚ＳｉＧｅ層が、７ｎｍ膜厚まで動いた場合、Ｖｏｐは０．８５Ｖから１．０１Ｖまで増加する。
【００５３】
例えばＳｉキャップのようなキャップ層は、ＮＢＴＩ信頼性に重要な影響を与える（図８）。より厚いＳｉキャップのようなキャップ層は、明らかにＮＢＴＩ性能を劣化させる。Ｓｉキャップ膜厚の関数として、Ｖｏｐは０．８３Ｖから１．１３Ｖの間で動く。変化するＥＯＴの影響を排除するために、図９は、劣化（ΔＮｅｆｆ＝ΔＶｔｈ＊Ｃｏｘ／ｑ）とＥｏｘの関係を示す。Ｓｉキャップ膜厚への影響は、異なるＥＯＴによる人工物でないことがわかる。
【００５４】
驚くことに、本発明の具体例は、また、例えば１ｎｍより小さいＥＴＯを有する半導体デバイスのような、非常に薄い（ultra-thin）ＥＴＯ半導体デバイスを提供する。非常に薄いＥＴＯデバイスは、ゲート誘電体界面層例えばＳｉＯ２層の消費により実行され、これは信頼性に有害であると知られているため、これは完全に平凡なものではない。
【００５５】
特別な具体例では、動作条件（ＶＤＤ＝１Ｖ）で１０年のライフタイムを有する６ÅＥＯＴのＳｉ０．４５Ｇｅ０．５５Ｐ−ＦＥＴが論証された。非常に薄いＥＯＴは、界面層（ＩＬ）の除去により達成される。ＮＢＴＩは、上述のような高いＧｅ割合、厚いＳｉＧｅ量子井戸（ＱＷ）、および薄いＳｉキャップ層を用いることで緩和される。
【００５６】
特に、Ｓｉキャップ層は、より薄いキャップ層がライフタイムを長くすることで、ＮＢＴＩ信頼性に対して大きな影響を与える。ＩＬ除去によるＥＴＯの低減は、ｈｉｇｈ−ｋスケーリング（scaling）より速くＮＢＴＩ信頼性を劣化させる。特に、ＥＴＯスケーリング（最大動作ＥｏｘとＴｉｎｖの関係は、厚いＥＯＴＳｉデバイスに対して観察されるように、一定のままである）による電場の増加により、それに加えて、追加の信頼性の劣化がある。
【００５７】
図９は、薄いＳｉキャップ（０．８ｎｍ）の使用と組み合わせた高いＧｅ率（５５％）と厚いＳｉＧｅ層（６．５ｎｍ）は、ＮＢＴＩライフタイムを大きくし、積極的なＩＬ除去を行うデバイスの目的条件（Ｔｉｎｖ＝１０Å、ＥＯＴ〜６Åで｜ＶＧ−Ｖｔｈ｜＝０．７Ｖ）に合わせることを示す。
【００５８】
本発明は、図面と先の説明により詳細に示され記載されたが、そのような記載や説明は、記載や例示と考えられ、限定するものではない。本発明は、記載された具体例に限定されない。
【００５９】
先の記載は、本発明の所定の具体例を詳述する。しかしながら、文章中に以下に詳細に表されても、本発明は多くの方法で実行できることを認める。本発明の所定の特徴や形態を記載する場合の、特定の用語の使用は、用語が関連する発明の特徴や形態の特定の特徴を含むように、ここで用語が再定義されることを意図するのでは無いことに留意すべきである。
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１】
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【外国語明細書】
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