(57)【要約】【課題】ハードマスク膜による焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぎ、且つ、セルフアラインドビアの形成を可能とすることにより、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上させるようにする。【解決手段】半導体装置の製造方法は、基板１０の上に、少なくとも１層の絶縁膜を含む層間絶縁膜１２を形成し、層間絶縁膜１２の上部に第１のマスク膜１６を埋め込むように形成し、層間絶縁膜１２及び第１のマスク膜１６の上に第２のマスク膜１７を形成し、第２のマスク膜１７を用いて、層間絶縁膜１２にビアホール１９を形成し、第１のマスク膜１６を用いて、層間絶縁膜１２に配線溝２０を形成し、ビアホール１９及び配線溝２０に導電性材料を埋め込むことにより、ビア及び配線を形成する。【選択図】図３
2011061041.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に、少なくとも１層の絶縁膜を含む層間絶縁膜を形成する工程（ａ）と、
前記層間絶縁膜の上部に第１のマスク膜を埋め込むように形成する工程（ｂ）と、
前記層間絶縁膜及び第１のマスク膜の上に第２のマスク膜を形成する工程（ｃ）と、
前記第２のマスク膜を用いて、前記層間絶縁膜にビアホールを形成する工程（ｄ）と、
前記第１のマスク膜を用いて、前記層間絶縁膜に配線溝を形成する工程（ｅ）と、
前記ビアホール及び配線溝に導電性材料を埋め込むことにより、ビア及び配線を形成する工程（ｆ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｂ）は、前記層間絶縁膜の上部に溝部を形成し、前記溝部に前記第１のマスク膜を埋め込む工程（ｂ１）を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝部の深さは、４０ｎｍ以上且つ７０ｎｍ以下であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜は、第１の絶縁膜と該第１の絶縁膜の上に形成される第２の絶縁膜とを含み、
前記工程（ｂ）において、少なくとも前記第２の絶縁膜の上部に前記第１のマスク膜を埋め込むように形成することを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜の比誘電率は、前記第２の絶縁膜の比誘電率よりも低いことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１の絶縁膜の比誘電率は、２．７以下であり、
前記第２の絶縁膜の比誘電率は、３．０以上であることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ｆ）よりも後に、前記第１のマスク膜を除去する工程（ｇ）をさらに備え、
前記工程（ｇ）において、前記第２の絶縁膜を除去することを特徴とする請求項４〜６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記工程（ｆ）よりも後に、前記第１のマスク膜を除去する工程（ｇ）をさらに備え、
前記工程（ｇ）において、前記第２の絶縁膜は残存することを特徴とする請求項４〜６のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１のマスク膜は、金属材料を含むことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記第１のマスク膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、コバルト膜、ニッケル膜、コバルトタングステンリン膜及び銅膜のうちのいずれか１つ又はこれらのうちの２つ以上の積層膜であることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１のマスク膜は、絶縁性材料を含むことを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記第１のマスク膜は、シリコン膜、窒化シリコン膜及び炭化シリコン膜のうちのいずれか１つ又はこれらのうちの２つ以上の積層膜であることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記第２のマスク膜は、レジストからなることを特徴とする請求項１〜１２のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１４】
前記配線の幅は、５０ｎｍ以下であることを特徴とする請求項１〜１３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１５】
前記ビアホールは、前記配線溝の水平方向における内側にのみ形成されていることを特徴とする請求項１〜１４のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、デュアルダマシン法により形成される金属配線を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、銅（Ｃｕ）を主成分とする銅配線及び低誘電率の層間絶縁膜を用いる技術が提案されている。銅配線は、従来のドライエッチング技術による加工が困難である。そのため、銅配線の形成には、層間絶縁膜に、配線溝及びビアホールをあらかじめ形成し、形成した配線溝及びビアホールを導電膜により埋め込むことによって配線層を形成するデュアルダマシン法が用いられている。ハードマスク膜を用いるデュアルダマシン法により配線層を形成する方法が、例えば特許文献１等に提示されている。
【０００３】
以下に、ハードマスク膜を用いるデュアルダマシン法により配線層を形成する、従来の半導体装置の製造方法について、図６〜図８を参照しながら説明する。
【０００４】
図６（ａ）〜（ｃ）、図７（ａ）〜（ｃ）並びに図８（ａ）及び（ｂ）は、従来の半導体装置の製造方法における断面構成を工程順に示している。
【０００５】
まず、図６（ａ）に示すように、基板１１０の上に、ライナ膜１１１、第１の層間絶縁膜１１２、エッチングストッパ層１１３、第２の層間絶縁膜１１４及びマスク層１１５を順次形成し、マスク層１１５の上に、配線パターンを有するレジスト膜１１６を形成する。
【０００６】
次に、図６（ｂ）に示すように、レジスト膜１１６を用いてマスク層１１５をエッチングすることにより配線溝パターン１１７を形成し、続いて、レジスト膜１１６を除去する。
【０００７】
次に、図６（ｃ）に示すように、第２の層間絶縁膜１１４及びマスク層１１５の上にビアホールパターンを有するレジスト膜１１８を形成する。
【０００８】
次に、図７（ａ）に示すように、レジスト膜１１８をマスクとして第２の層間絶縁膜１１４及びエッチングストッパ層１１３をエッチングすることによりビアホールパターン１１９を形成し、続いて、レジスト膜１１８を除去する。
【０００９】
次に、図７（ｂ）に示すように、マスク層１１５を用いて、第２の層間絶縁膜１１４をエッチングすることにより配線溝１２１を形成すると共に、エッチングストッパ層１１３をマスクとして第１の層間絶縁膜１１２をエッチングすることによりビアホール１２０を形成する。
【００１０】
次に、図７（ｃ）に示すように、ビアホール１２０の底部に露出しているライナ膜１１１をエッチング除去すると共に、配線溝１２１の底部に露出し、ライナ膜１１１と同等の材料からなるエッチングストッパ層１１３も同時にエッチング除去する。
【００１１】
次に、図８（ａ）に示すように、ビアホール１２０の底面上及び側壁上、配線溝１２１の底面上及び側壁上並びにマスク層１１５の上にバリアメタル１２２及びＣｕシード層１２３を順次形成する。続いて、電解めっき法によりＣｕシード層１２３の上にＣｕめっき膜１２４を形成することによって、ビアホール１２０及び配線溝１２１にＣｕめっき膜１２４を埋め込む。
【００１２】
次に、図８（ｂ）に示すように、１００℃〜３００℃程度の温度によるアニール処理を行うことによって、Ｃｕシード層１２３とＣｕめっき膜１２４とを融合させて、Ｃｕ膜１２５を形成する。次に、化学機械研磨（Chemical Mechnical Polishing：ＣＭＰ）法を用いて、第２の層間絶縁膜１１４が露出するまで、Ｃｕ膜１２５、バリアメタル１２２及びマスク層１１５を順次除去することにより、Ｃｕ配線１２６及びビア１２７を形成する。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００１−１６８１８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、前記従来技術には図９〜図１２に示す問題がある。
【００１５】
図９に示すように、第２の層間絶縁膜１１４の上におけるマスク層１１５同士が互いに密に形成されている部分（ライン／スペース部）と、マスク層１１５が形成されていない部分（後に幅が広い配線が形成される部分）とにおいて、塗布したレジスト膜１１８に、マスク層１１５の厚み分のレジスト段差１２８が生じる。このレジスト段差１２８によって焦点深度のマージンが低下し、解像度が劣化する。特に、３２ｎｍノード以細の微細配線パターンを形成する場合には、５０ｎｍ程度の段差も無視できなくなる。
【００１６】
また、図１０（ａ）に示すように、配線溝の形成に用いるレジストパターンを形成する際に、下層の配線をアライメントマーク１２９として用いて位置合わせをするが、マスク層１１５に窒化チタン（ＴｉＮ）膜等の金属膜を用いると、その膜厚が厚い場合（例えば４０ｎｍ以上）、アライメントマーク１２９の視認性が低下する。これにより、位置合わせ精度が低下するという問題が生じる。
【００１７】
したがって、図１０（ｂ）に示すように、マスク層１１５の膜厚を小さくすることにより、マスク層１１５の段差による焦点深度のマージンの低下及び視認性の低下を防ぐことが考えられる。しかしながら、マスク層１１５を過剰に薄くするとマスク層としての機能を損なうこととなる。特に、３２ｎｍノード以細の半導体装置においては、配線と配線との間隔が狭くなり、例えば、配線幅が５０ｎｍ以下且つ配線間隔が５０ｎｍ以下となる。従って、図１１（ａ）に示すように、配線とビアとの位置合わせずれが発生した場合には、ショート不良及び信頼性不良の原因となる。これは、図１１（ｂ）に示すように、ドライエッチング法によるビアホールパターン１１９の形成時にマスク層１１５が後退して、図１２（ａ）に示すように、さらにマスク層１１５を用いて配線溝１２１を形成する際にも寸法が大きくなる。これにより、図１２（ｂ）に示すように、ビア及び配線とその隣の配線との間隔Ｗが非常に狭くなるからである。エッチング法によるビアホール及び配線溝の形成時のマスク層の後退を防止して、配線溝内にのみビアを形成するセルフアラインドビア（Self-Aligned-Via）プロセスを実現するには、マスク層を厚くする必要がある。しかし、マスク層を厚くすると、前記の通り、焦点深度のマージンの低下及びアライメントマークの視認性の低下が問題となる。これらの問題はトレードオフの関係であり、従来のプロセスでは両立できない。
【００１８】
前記従来の問題に鑑み、本発明は、ハードマスク膜による焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぎ、且つ、セルフアラインドビアの形成を可能とすることにより、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上させることを目的とする。
【００１９】
なお、本発明は、前記の課題のいずれかを解決できればよく、解決できる課題が多いほど好ましい。また、本発明は、前記の目的のいずれかを達成できればよく、達成できる目的が多いほど好ましい。
【課題を解決するための手段】
【００２０】
前記の目的を達成するために、本発明は、半導体装置の製造方法を、絶縁膜の上部に配線溝の形成に用いるマスク膜を埋め込む構成とする。
【００２１】
具体的に、本発明に係る半導体装置の製造方法は、基板の上に、少なくとも１層の絶縁膜を含む層間絶縁膜を形成する工程（ａ）と、層間絶縁膜の上部に第１のマスク膜を埋め込むように形成する工程（ｂ）と、層間絶縁膜及び第１のマスク膜の上に第２のマスク膜を形成する工程（ｃ）と、第２のマスク膜を用いて、層間絶縁膜にビアホールを形成する工程（ｄ）と、第１のマスク膜を用いて、層間絶縁膜に配線溝を形成する工程（ｅ）と、ビアホール及び配線溝に導電性材料を埋め込むことにより、ビア及び配線を形成する工程（ｆ）とを備えていることを特徴とする。
【００２２】
本発明に係る半導体装置の製造方法によると、層間絶縁膜の上部に配線溝の形成に用いる第１のマスク膜を埋め込むように形成するため、ビアホールを形成する際の位置合わせにおいて、焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぐことが可能となる。これにより、配線溝からはみ出すことのないビアホールを形成できるため、完全なセルフアライン接続が可能となり、配線同士のショートを防止できると共に、配線同士の絶縁性を向上できる。
【００２３】
本発明の半導体装置の製造方法において、層間絶縁膜の上部に溝部を形成し、溝部に第１のマスク膜を埋め込む工程（ｂ１）を含むことが好ましい。
【００２４】
この場合、溝部の深さは、４０ｎｍ以上且つ７０ｎｍ以下であることが好ましい。
【００２５】
本発明の半導体装置の製造方法において、層間絶縁膜は、第１の絶縁膜と該第１の絶縁膜の上に形成される第２の絶縁膜とを含み、工程（ｂ）において、少なくとも第２の絶縁膜の上部に第１のマスク膜を埋め込むように形成することが好ましい。
【００２６】
本発明の半導体装置の製造方法において、第１の絶縁膜の誘電率は、第２の絶縁膜の誘電率よりも低いことが好ましい。
【００２７】
この場合、第１の絶縁膜の比誘電率は、２．７以下であり、第２の絶縁膜の誘電率は、３．０以上であることが好ましい。
【００２８】
本発明の半導体装置の製造方法において、工程（ｆ）よりも後に、第１のマスク膜を除去する工程（ｇ）をさらに備え、工程（ｇ）において、第２の絶縁膜を除去することが好ましい。
【００２９】
本発明の半導体装置の製造方法において、工程（ｆ）よりも後に、第１のマスク膜を除去する工程（ｇ）をさらに備え、工程（ｇ）において、前記第２の絶縁膜は残存してもよい。
【００３０】
本発明の半導体装置の製造方法において、第１のマスク膜は、金属材料を含むことが好ましい。
【００３１】
本発明の半導体装置の製造方法において、第１のマスク膜は、チタン膜、窒化チタン膜、タンタル膜、窒化タンタル膜、タングステン膜、窒化タングステン膜、コバルト膜、ニッケル膜、コバルトタングステンリン膜及び銅膜のうちのいずれか１つ又はこれらのうちの２つ以上の積層膜であることが好ましい。
【００３２】
本発明の半導体装置の製造方法において、第１のマスク膜は、絶縁性材料を含んでいてもよい。
【００３３】
本発明の半導体装置の製造方法において、第１のマスク膜は、シリコン膜、窒化シリコン膜及び炭化シリコン膜のうちのいずれか１つ又はこれらのうちの２つ以上の積層膜であってもよい。
【００３４】
本発明の半導体装置の製造方法において、第２のマスク膜は、レジストからなることが好ましい。
【００３５】
本発明の半導体装置の製造方法において、配線の幅は、５０ｎｍ以下であることが好ましい。
【００３６】
本発明の半導体装置の製造方法において、ビアホールは、配線溝の水平方向における内側にのみ形成されていることが好ましい。
【発明の効果】
【００３７】
本発明に係る半導体装置の製造方法によると、ビアホールを形成する際の位置合わせにおいて、焦点深度のマージンの低下及びアライメントマークの視認性の低下を防ぐことが可能となる。これにより、配線溝からはみ出すことのないビアホールを形成できるため、完全なセルフアライン接続が可能となり、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上させることができる。
【図面の簡単な説明】
【００３８】
【図１】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）及び（ｂ）は本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】（ａ）及び（ｂ）は本発明の一実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】（ａ）〜（ｃ）は従来の半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）〜（ｃ）は従来の半導体装置の製造方法を工程順に示す断面図である。
【図８】（ａ）及び（ｂ）は従来の半導体装置の製造方法を工程順に示す断面図である。
【図９】従来の半導体装置の製造方法における問題を示す断面図である。
【図１０】（ａ）及び（ｂ）は従来の半導体装置の製造方法における問題を示す断面図である。
【図１１】（ａ）及び（ｂ）は従来の半導体装置の製造方法における問題を示す平面図及びそのＡ−Ａ線における断面図である。
【図１２】（ａ）及び（ｂ）は従来の半導体装置の製造方法における問題を示す平面図及びそのＡ−Ａ線における断面図である。
【発明を実施するための形態】
【００３９】
本発明の一実施形態に係る半導体装置の製造方法について、図１〜図５を参照しながら説明する。本実施形態において挙げている材料及び数値は好ましい例を例示しているのみであり、この形態に限定されることはない。また本発明の思想の範囲を逸脱しない範囲において、便宜変更は可能である。
【００４０】
まず、図１（ａ）に示すように、基板１０の上部に、第１のＣｕ配線１３を形成する。ここで、第１のＣｕ配線１３は、従来のダマシン法等により形成してよい。また、第１のＣｕ配線１３は、各半導体素子と接続するように形成する（図示せず）。次に、基板１０及び第１のＣｕ配線１３の上に、ライナ膜１１及び層間絶縁膜１２を順次形成し、層間絶縁膜１２の上に、後に形成する配線のパターンと同一のパターンを有する配線パターンレジスト膜１４を形成する。ここで、ライナ膜１１は、例えば、窒化シリコン（ＳｉＮ）膜、炭化シリコン（ＳｉＣ）膜又は窒素添加炭化シリコン（ＳｉＣＮ）膜等からなり、形成時に下層の第１のＣｕ配線１３を酸化させず且つＣｕの拡散を防止する機能を有する絶縁膜であればよい。
【００４１】
次に、図１（ｂ）に示すように、配線パターンレジスト膜１４をマスクとして、従来のドライエッチ技術を用いて層間絶縁膜１２に溝部を形成することにより、配線溝マスクパターン１５を形成する。層間絶縁膜１２の溝部の深さは、３０ｎｍ以上且つ１００ｎｍ以下程度とする。層間絶縁膜１２の溝部の深さにより、後に形成されるメタルハードマスク膜の膜厚が決定することとなる。メタルハードマスク膜が薄い場合は、エッチング法によりビアホール及び配線溝を形成する際にメタルハードマスク膜が肩落ちするため、セルフアラインドビアが形成できない。また、メタルハードマスク膜が厚い場合は、その膜厚分がビア及び配線溝の深さを大きくするため、後のＣｕめっきの埋め込みが困難となる。したがって、層間絶縁膜１２の溝部の深さは、４０ｎｍ以上且つ７０ｎｍ以下であることが好ましい。
【００４２】
次に、図１（ｃ）に示すように、配線パターンレジスト膜１４を除去し、必要に応じて洗浄処理等を行う。
【００４３】
次に、図２（ａ）に示すように、化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法により、層間絶縁膜１２の上に、少なくとも層間絶縁膜１２の溝部が埋め込まれるように、例えば窒化チタン（ＴｉＮ）膜である金属膜２６を形成する。
【００４４】
次に、図２（ｂ）に示すように、化学機械研磨（ＣＭＰ）法により層間絶縁膜１２の溝部の外部に形成された余剰のＴｉＮ膜を除去することによって、第１のマスク膜である配線溝メタルハードマスク膜１６を形成する。
【００４５】
本実施形態において、配線溝メタルハードマスク膜１６として、ＣＶＤ法によりＴｉＮ膜を形成したが、層間絶縁膜１２とのエッチング選択比が確保でき且つ溝部を埋め込むことが可能であれば、材料及び成膜方法は限定されない。成膜方法は、例えば、スパッタ法、蒸着法及びめっき法等を用いることができる。また、配線溝メタルハードマスク膜１６は、ＴｉＮ膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、窒化タンタル（ＴａＮ）膜、タングステン（Ｗ）膜、窒化タングステン（ＷＮ）膜、コバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、コバルトタングステンリン（ＣｏＷＰ）膜若しくはＣｕ膜等の金属膜若しくは金属化合物膜又はこれらの積層膜であってもよい。さらに、金属でなく絶縁性の材料を用いてもよく、シリコン膜、窒化シリコン膜、炭化シリコン膜等又はこれらの積層膜であってもよい。この場合、エッチング時に層間絶縁膜１２との選択比が確保でき、すなわち、層間絶縁膜１２がハードマスクよりもエッチングされやすい方が好ましく、マスクパターンとして機能するものであることが好ましい。
【００４６】
次に、図２（ｃ）に示すように、層間絶縁膜１２及び配線溝メタルハードマスク膜１６の上に、ビアホールの形成に用いる第２のマスク膜であるビアレジスト膜１７を形成する。この時、配線溝メタルハードマスク膜１６が層間絶縁膜１２に埋め込まれているため、配線溝メタルハードマスク膜１６に起因する段差は無い。したがって、配線溝メタルハードマスク膜１６による焦点深度のマージンの低下は発生しない。特に、配線幅／配線スペースが５０ｎｍ／５０ｎｍ以下の３２ｎｍノード以細のデバイスでは、焦点深度のマージンは大きな課題となり、ハードマスク膜の段差が３０ｎｍ以上では寸法精度が悪くなる。
【００４７】
次に、図３（ａ）に示すように、ビアレジスト膜１７をマスクとしてエッチングすることにより、層間絶縁膜１２に溝部を形成して、ビアホールパターン１８を形成する。ここで、この溝部は、ビアレジスト膜１７の下に配線溝メタルハードマスク膜１６が形成されているため、配線溝メタルハードマスク膜１６の下には形成されない。
【００４８】
次に、図３（ｂ）に示すように、ビアレジスト膜１７を除去する。
【００４９】
次に、図３（ｃ）に示すように、配線溝メタルハードマスク膜１６をマスクとして層間絶縁膜１２に対してドライエッチングを行い、配線溝２０を形成すると共に、ビアホールパターン１８として形成された層間絶縁膜１２の溝部に、第１のＣｕ配線１３を露出するビアホール１９を形成する。このようにすると、ビアホール１９は、配線溝２０の内側にのみ形成される。ここで、配線溝２０の幅は、例えば約５０ｎｍとする。
【００５０】
次に、図４（ａ）に示すように、ビアホール１９の底面上及び側壁上、配線溝２０の底面上及び側壁上並びに配線溝メタルハードマスク膜１６の上に、バリアメタル２１及びＣｕシード膜２２をスパッタ法又はＣＶＤ法により順次形成する。さらに、Ｃｕシード膜２２の上に電解めっき法によりＣｕめっき膜２３を形成することによって、ビアホール１９及び配線溝２０にＣｕめっき膜２３を埋め込む。
【００５１】
次に、図４（ｂ）に示すように、１００℃〜４００℃程度の温度によるアニール処理を行うことによって、Ｃｕシード膜２２とＣｕめっき膜２３とを融合させて、Ｃｕ膜２９を形成する。その後、ＣＭＰ法により、配線溝２０及びビアホール１９の外部の余剰のＣｕ膜２９及びバリアメタル２１を除去すると共に、配線溝メタルハードマスク膜１６も除去する。以上の工程により、第２のＣｕ配線２４及びビア部２５が形成される。
【００５２】
本実施形態においては、層間絶縁膜１２が単層の場合について説明している。しかしながら、図５（ａ）及び（ｂ）に示すように、層間絶縁膜１２の上部において、第２のＣｕ配線２４及びビア部２５の形成時にＣＭＰ法により除去される部分を犠牲膜２７として、層間絶縁膜１２とは異なる材料の絶縁膜を形成してもよい。さらに、犠牲膜２７に溝部を形成して配線溝マスクパターン１５を形成し、その溝部に配線溝メタルハードマスク膜１６を形成してもよい。ここで、層間絶縁膜１２の比誘電率は約２．７とし、犠牲膜２７の比誘電率は約３．０とする。層間絶縁膜１２として比誘電率が３．０以下の低誘電率絶縁膜を用いる際に、犠牲膜２７として比誘電率が３．０以上の絶縁膜（例えば、二酸化シリコン膜）を用いると、後に配線溝メタルハードマスク膜１６を埋め込む溝部を形成する際のドライエッチング及びアッシング等の加工が容易となり、所望の寸法を容易に得ることができる。特に、層間絶縁膜１２の比誘電率が２．７以下の場合は、配線溝マスクパターン１５を形成する際のドライエッチング及びアッシング等によるダメージにより、層間絶縁膜１２の上部である配線形成部２８の誘電率の上昇を防ぐことができる。これにより、層間絶縁膜１２の下部の誘電率と層間絶縁膜１２の上部の誘電率とをほぼ同じ値とすることが可能となる。なお、犠牲膜２７は、誘電率の上昇の点からは残存しないことが好ましいが、残存していても構わない。
【００５３】
本発明に係る半導体装置の製造方法によると、配線パターンレジスト膜１４の形成において、基板１０の上部に形成された第１のＣｕ配線１３をアライメントマークとして位置合わせを行う際に、従来のメタルハードマスク膜のような視認性を妨げる膜が形成されていないため、精度の良い位置合わせが可能となる。また、ビアレジスト膜１７を形成する際は、配線溝メタルハードマスク膜１６に対して位置合わせを行ってもよいし、第１のＣｕ配線１３の上に配線溝メタルハードマスク膜１６を形成しなければ第１のＣｕ配線１３に対して位置合わせを行うこともできる。
【００５４】
さらに、本発明に係る半導体装置の製造方法によると、配線溝メタルハードマスク膜１６の膜厚は、配線溝マスクパターン１５の深さにより決まるため、十分に厚くしても、焦点深度の問題やアライメントマークの視認性の問題は発生しない。したがって、セルフアラインドビアの形成に必要なメタルハードマスク膜の膜厚を確保することが可能であるため、ビアホール１９のドライエッチング及び配線溝２０のエッチング時に、ビアホール１９及び配線溝２０の上方が広がることを防ぐことができる。これにより、ビアと配線とのスペースを確保できるセルフアラインドビアを形成することが可能となり、配線同士のショートを防止できると共に、配線同士の絶縁性を向上できる。
【産業上の利用可能性】
【００５５】
本発明に係る半導体装置の製造方法は、配線同士のショートによる歩留まりの低下を防止すると共に、配線同士の絶縁性を高め、その信頼性を向上でき、特に、デュアルダマシン法により形成される金属配線を有する半導体装置の製造方法等に有用である。
【符号の説明】
【００５６】
１０  基板
１１  ライナ膜
１２  層間絶縁膜
１３  第１のＣｕ配線
１４  配線パターンレジスト膜
１５  配線溝マスクパターン
１６  配線溝メタルハードマスク膜（第１のマスク膜）
１７  ビアレジスト膜（第２のマスク膜）
１８  ビアホールパターン
１９  ビアホール
２０  配線溝
２１  バリアメタル
２２  Ｃｕシード膜
２３  Ｃｕめっき膜
２４  第２のＣｕ配線
２５  ビア部
２６  金属膜
２７  犠牲膜
２８  配線形成部
２９  Ｃｕ膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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