(57)【要約】【課題】電源電圧変動除去比を悪化させることなく、低電圧動作を維持したまま消費電流の低い基準電圧回路を実現すること。【解決手段】ＥＤ型基準電圧のデプレッショントランジスタを直列に接続した複数のデプレッショントランジスタで構成し、カスコード用デプレッショントランジスタのゲート端子をＥＤ型基準電圧のデプレッショントランジスタの接続点に接続する構成とした。【選択図】図１
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【特許請求の範囲】
【請求項１】
ゲートを互いに接続したＮチャネルデプレッション型ＭＯＳトランジスタとＮチャネルエンハンスメント型ＭＯＳトランジスタとを有するＥＤ型基準電圧回路と、電源端子と前記ＥＤ型基準電圧回路の間に設けられたカスコード回路と、を備えた基準電圧回路であって、
前記Ｎチャネルデプレッション型ＭＯＳトランジスタは、直列に接続された複数のＮチャネルデプレッション型ＭＯＳトランジスタからなり、
前記カスコード回路は、ゲートを前記直列に接続された複数のＮチャネルデプレッション型ＭＯＳトランジスタの接続点のうちいずれかと接続したＮチャネルデプレッション型ＭＯＳトランジスタからなることを特徴とする基準電圧回路。
【請求項２】
前記ＥＤ型基準電圧回路は、
ドレイン及びゲートを出力端子に接続し、ソースをＧＮＤ端子に接続した前記Ｎチャネルエンハンスメント型ＭＯＳトランジスタと、
ソース及びゲートを前記出力端子に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタと、
ゲートを前記出力端子に接続し、ソースを前記第１のＮチャネルデプレッション型ＭＯＳトランジスタのドレインに接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタと、を有し、
前記カスコード回路は、
ドレインを前記電源端子に接続し、ゲートを前記第１のＮチャネルデプレッション型ＭＯＳトランジスタのドレインと前記第２のＮチャネルデプレッション型ＭＯＳトランジスタのソースと接続した第３のＮチャネルデプレッション型ＭＯＳトランジスタを、
有したことを特徴とする請求項１に記載の基準電圧回路。
【請求項３】
前記第１のＮチャネルデプレッション型ＭＯＳトランジスタと第２のＮチャネルデプレッション型ＭＯＳトランジスタのどちらか、または両方が、複数のＮチャネルデプレッション型ＭＯＳトランジスタで構成されている請求項２に記載の基準電圧回路。
【請求項４】
ゲートを互いに接続したＮチャネルデプレッション型ＭＯＳトランジスタとＮチャネルエンハンスメント型ＭＯＳトランジスタとを有するＥＤ型基準電圧回路と、電源端子と前記ＥＤ型基準電圧回路の間に設けられたカスコード回路と、をｎ個（ｎは２以上の整数）備えた基準電圧回路であって、
前記Ｎチャネルデプレッション型ＭＯＳトランジスタは、直列に接続された複数のＮチャネルデプレッション型ＭＯＳトランジスタからなり、
前記カスコード回路は、Ｎチャネルデプレッション型ＭＯＳトランジスタからなり、
第ｍ（ｍは０＜ｍ＜ｎの整数）番目のカスコード回路のＮチャネルデプレッション型ＭＯＳトランジスタは、ゲートを第ｍ＋１番目のＥＤ型基準電圧回路の前記直列に接続された複数のＮチャネルデプレッション型ＭＯＳトランジスタの接続点のうちいずれかと接続し、
第ｎ番目のカスコード回路のＮチャネルデプレッション型ＭＯＳトランジスタは、ゲートを第１番目のＥＤ型基準電圧回路の前記直列に接続された複数のＮチャネルデプレッション型ＭＯＳトランジスタの接続点のうちいずれかと接続したことを特徴とする基準電圧回路。
【請求項５】
前記ＥＤ型基準電圧回路は、
ドレイン及びゲートを出力端子に接続し、ソースをＧＮＤ端子に接続した前記Ｎチャネルエンハンスメント型ＭＯＳトランジスタと、
ソース及びゲートを前記出力端子に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタと、
ゲートを前記出力端子に接続し、ソースを前記第１のＮチャネルデプレッション型ＭＯＳトランジスタのドレインに接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタと、を有し、
前記カスコード回路は、
ドレインを前記電源端子に接続し、ゲートを前記第１のＮチャネルデプレッション型ＭＯＳトランジスタのドレインと前記第２のＮチャネルデプレッション型ＭＯＳトランジスタのソースと接続した第３のＮチャネルデプレッション型ＭＯＳトランジスタを、
有したことを特徴とする請求項４に記載の基準電圧回路。
【請求項６】
前記第１のＮチャネルデプレッション型ＭＯＳトランジスタと第２のＮチャネルデプレッション型ＭＯＳトランジスタのどちらか、または両方が、複数のＮチャネルデプレッション型ＭＯＳトランジスタで構成されている請求項５に記載の基準電圧回路。
【請求項７】
請求項１から６のいずれかに記載の基準電圧回路を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、より詳しくは電源電圧の変動に対して出力電圧の変動が小さく低電圧動作化、低消費電流化が可能な基準電圧回路に関する。
【背景技術】
【０００２】
アナログ回路の電源電圧変動除去比を改善する目的で、カスコード回路を付加する手法は従来から、広く用いられてきている。さらに、電源電圧変動除去比を改善しつつ低電圧動作可能な基準電圧回路が用いられている（例えば、特許文献１参照）。図４に従来の基準電圧回路の回路図を示す。
【０００３】
Ｎチャネルデプレッション型トランジスタ３０１ならびにＮチャネルエンハンスメント型ＭＯＳトランジスタ３０２はＥＤ型基準電圧回路３１０を構成しており、ＥＤ型基準電圧回路３１０に対して直列にカスコード回路として動作するＮチャネルデプレッション型トランジスタ３０３が接続されている。Ｎチャネルエンハンスメント型ＭＯＳトランジスタ３０２に並列に制御電流源であるＮチャネルエンハンスメント型ＭＯＳトランジスタ３０４が接続され、ゲート端子とソース端子が接続されたＮチャネルデプレッション型ＭＯＳトランジスタ３０５がＮチャネルエンハンスメント型ＭＯＳトランジスタ３０４に直列に接続されている。さらに、Ｎチャネルデプレッション型ＭＯＳトランジスタ３０５のソース端子がＮチャネルデプレッション型トランジスタ３０３のゲート端子に接続される。Ｎチャネルエンハンスメント型ＭＯＳトランジスタ３０４およびＮチャネルデプレッション型ＭＯＳトランジスタ３０５は、カスコード回路として動作するＮチャネルデプレッション型トランジスタ３０３に対して一定のバイアス電圧を供給するバイアス回路３１１となっている。
【０００４】
上述の回路において、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ３０２と３０４およびＮチャネルデプレッション型ＭＯＳトランジスタ３０３と３０５の特性およびトランスコンダクタンス係数も等しいとする。この場合には、各々のデプレッション型トランジスタのソース・バックゲート間電圧−ドレイン電流特性が等しくなり、かつドレイン電流が等しくなるため、各々のデプレッション型トランジスタのソース電位は等しくなる。
【０００５】
ここで、ＭＯＳトランジスタ３０５のソース電位は以下の方法にてＮチャネルデプレッション型ＭＯＳトランジスタ３０３のソース電位よりも下げる事が可能となる。
１）Ｎチャネルエンハンスメント型ＭＯＳトランジスタ３０２のトランスコンダクタンス係数に対して、Ｌ長を固定してＷ長を大きくするなどしてＮチャネルエンハンスメント型ＭＯＳトランジスタ３０４のトランジスタのトランスコンダクタンス係数を大きくする。
２）Ｎチャネルデプレッション型ＭＯＳトランジスタ３０３のトランスコンダクタンス係数に対してＮチャネルデプレッション型ＭＯＳトランジスタ３０５のトランジスタのトランスコンダクタンス係数を小さくする。
３）１および２の両方を実施する。
このようにすることで、図４の基準電圧回路は低電圧動作が可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７-２６６７１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら上述の基準電圧回路は、Ｎチャネルデプレッション型トランジスタ３０５からＮチャネルエンハンスメント型ＭＯＳトランジスタ３０４の経路と、Ｎチャネルデプレッション型トランジスタ３０３からＥＤ型基準電圧回路３１０の経路の、２つの経路で電流が流れるため、消費電流が多くなることが欠点であった。
【０００８】
本発明は、以上のような課題を解決するために考案されたものであり、低電圧動作や電源電圧変動除去比を悪化させることなく、より低い消費電流で動作する基準電圧回路を実現するものである。
【課題を解決するための手段】
【０００９】
従来の課題を解決するために、本発明の基準電圧回路はカスコード用デプレッショントランジスタを設け、基準電圧を決定するデプレッショントランジスタを複数のデプレッショントランジスタで構成し、第１のデプレッショントランジスタのドレインと第２のデプレッショントランジスタのソースの接続点をカスコード用デプレッショントランジスタのゲート端子に接続する構成とした。
【発明の効果】
【００１０】
本発明の基準電圧回路は、従来の回路と比較して、低電圧動作や電源電圧変動除去比を悪化させることなく、より低い消費電流で動作する基準電圧回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の基準電圧回路の第一の実施形態を示す回路図である。
【図２】本発明の基準電圧回路の第二の実施形態を示す回路図である。
【図３】本発明の基準電圧回路の第三の実施形態を示す回路図である。
【図４】従来の基準電圧回路の回路図である。
【発明を実施するための形態】
【００１２】
図１は、本発明の基準電圧回路の第一の実施形態を示す回路図である。
【００１３】
本実施形態の基準電圧回路は、電源端子１０１とＧＮＤ端子１００とＮチャネルエンハンスメント型ＭＯＳトランジスタ１とＮチャネルデプレッション型トランジスタ２とＮチャネルデプレッション型トランジスタ３とＮチャネルデプレッション型トランジスタ４と出力端子１０２を備えている。
【００１４】
Ｎチャネルデプレッション型ＭＯＳトランジスタ２とＮチャネルデプレッション型ＭＯＳトランジスタ３は、ゲートを共通に接続され、直列に接続されている。さらに、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ１と、ゲートを共通に接続され、直列に接続されている。すなわち、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ１とＮチャネルデプレッション型ＭＯＳトランジスタ２及びＮチャネルデプレッション型ＭＯＳトランジスタ３は、ＥＤ型基準電圧回路１１０を構成している。
【００１５】
Ｎチャネルデプレッション型ＭＯＳトランジスタ４は、ゲートをＮチャネルデプレッション型ＭＯＳトランジスタ２のドレインおよびＮチャネルデプレッション型ＭＯＳトランジスタ３のソースに接続され、ソースをＮチャネルデプレッション型ＭＯＳトランジスタ３のドレインに接続され、ドレインを電源端子１０１に接続され、バックゲートはＧＮＤ端子１００に接続される。すなわち、Ｎチャネルデプレッション型ＭＯＳトランジスタ４は、ＥＤ型基準電圧回路１１０に対してカスコード回路として機能している。
【００１６】
ＥＤ型基準電圧回路１１０は、Ｎチャネルデプレッション型ＭＯＳトランジスタ２のソースとＮチャネルエンハンスメント型ＭＯＳトランジスタ１のドレインの接続点を出力端子としている。また、Ｎチャネルデプレッション型ＭＯＳトランジスタ２とＮチャネルデプレッション型ＭＯＳトランジスタ３は１個以上のトランジスタで構成されている。
【００１７】
上述の回路において、Ｎチャネルデプレッション型トランジスタ４のゲートはＮチャネルデプレッション型トランジスタ３のソースとＮチャネルデプレッション型トランジスタ２のドレインに接続されるため、Ｎチャネルデプレッション型トランジスタ４のゲートの電位はＮチャネルデプレッション型トランジスタ３のドレイン−ソース間電圧分、ソースの電位より低くすることが可能になる。
【００１８】
ここでＮチャネルデプレッション型トランジスタ４のゲート電位はソース電位よりも低いためＶｇｓ４＜０となり、従来の構成と同様に最低動作電圧ＶＤＤ（ｍｉｎ）を閾値の低いＮチャネルデプレッション型トランジスタを別途用意することなく、下げることが可能となる。そして、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ１、Ｎチャネルデプレッション型トランジスタ２、Ｎチャネルデプレッション型トランジスタ３、Ｎチャネルデプレッション型トランジスタ４の経路のみで電流が流れるため、バイアス回路を用いた従来の回路に比べ消費電流を下げることが可能となる。
【００１９】
なお、Ｎチャネルデプレッション型ＭＯＳトランジスタ２のバックゲートはＮチャネルデプレッション型ＭＯＳトランジスタ２のソースに接続してもよい。Ｎチャネルデプレッション型ＭＯＳトランジスタ３のバックゲートはＮチャネルデプレッション型ＭＯＳトランジスタ３のソースもしくはＮチャネルデプレッション型ＭＯＳトランジスタ２のソースに接続してもよい。
【００２０】
図２に、第二の実施形態の基準電圧回路の回路図を示す。第二の実施形態は、第一の実施形態の基準電圧回路を２つ備え、等しい基準電圧を２箇所の出力端子から出力するように構成した基準電圧回路である。
【００２１】
第２の実施形態の基準電圧回路は、電源端子１０１とＧＮＤ端子１００とＮチャネルエンハンスメント型ＭＯＳトランジスタ１とＮチャネルエンハンスメント型ＭＯＳトランジスタ５とＮチャネルデプレッション型トランジスタ２とＮチャネルデプレッション型トランジスタ３とＮチャネルデプレッション型トランジスタ４とＮチャネルデプレッション型トランジスタ６とＮチャネルデプレッション型トランジスタ７とＮチャネルデプレッション型トランジスタ８と出力端子１０２と出力端子１０３とを備えている。
【００２２】
Ｎチャネルデプレッション型ＭＯＳトランジスタ２とＮチャネルデプレッション型ＭＯＳトランジスタ３は、ゲートを共通に接続され、直列に接続されている。さらに、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ１と、ゲートを共通に接続され、直列に接続されている。すなわち、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ１とＮチャネルデプレッション型ＭＯＳトランジスタ２及びＮチャネルデプレッション型ＭＯＳトランジスタ３は、ＥＤ型基準電圧回路１１０を構成している。
【００２３】
同様に、Ｎチャネルデプレッション型ＭＯＳトランジスタ６とＮチャネルデプレッション型ＭＯＳトランジスタ７は、ゲートを共通に接続され、直列に接続されている。さらに、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ５と、ゲートを共通に接続され、直列に接続されている。すなわち、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ５とＮチャネルデプレッション型ＭＯＳトランジスタ６及びＮチャネルデプレッション型ＭＯＳトランジスタ７は、ＥＤ型基準電圧回路１１１を構成している。
【００２４】
Ｎチャネルデプレッション型ＭＯＳトランジスタ４は、ゲートをＮチャネルデプレッション型ＭＯＳトランジスタ６のドレインおよびＮチャネルデプレッション型ＭＯＳトランジスタ７のソースに接続され、ソースをＮチャネルデプレッション型ＭＯＳトランジスタ３のドレインに接続され、ドレインを電源端子１０１に接続され、バックゲートはＧＮＤ端子１００に接続される。すなわち、Ｎチャネルデプレッション型ＭＯＳトランジスタ４は、ＥＤ型基準電圧回路１１０に対してカスコード回路として機能している。
【００２５】
Ｎチャネルデプレッション型ＭＯＳトランジスタ８は、ゲートをＮチャネルデプレッション型ＭＯＳトランジスタ２のドレインおよびＮチャネルデプレッション型ＭＯＳトランジスタ３のソースに接続され、ソースをＮチャネルデプレッション型ＭＯＳトランジスタ７のドレインに接続され、ドレインを電源端子１０１に接続され、バックゲートはＧＮＤ端子１００に接続される。すなわち、Ｎチャネルデプレッション型ＭＯＳトランジスタ８は、ＥＤ型基準電圧回路１１１に対してカスコード回路として機能している。
【００２６】
ＥＤ型基準電圧回路１１０は、Ｎチャネルデプレッション型ＭＯＳトランジスタ２のソースとＮチャネルエンハンスメント型ＭＯＳトランジスタ１のドレインの接続点を出力端子としている。また、Ｎチャネルデプレッション型ＭＯＳトランジスタ２とＮチャネルデプレッション型ＭＯＳトランジスタ３は１個以上のトランジスタで構成されている。
【００２７】
ＥＤ型基準電圧回路１１１は、Ｎチャネルデプレッション型ＭＯＳトランジスタ６のソースとＮチャネルエンハンスメント型ＭＯＳトランジスタ５のドレインの接続点を出力端子としている。また、Ｎチャネルデプレッション型ＭＯＳトランジスタ６とＮチャネルデプレッション型ＭＯＳトランジスタ７は１個以上のトランジスタで構成されている。
【００２８】
上述の回路においても、Ｎチャネルデプレッション型トランジスタ４のゲートはＮチャネルデプレッション型トランジスタ７のソースおよびＮチャネルデプレッション型トランジスタ６のドレインに接続されるため、Ｎチャネルデプレッション型トランジスタ４のゲートの電位はＮチャネルデプレッション型トランジスタ７のドレイン−ソース間電圧分、ソースの電位より低くすることが可能になる。また、Ｎチャネルデプレッション型トランジスタ８のゲートはＮチャネルデプレッション型トランジスタ３のソースおよびＮチャネルデプレッション型トランジスタ２のドレインに接続されるため、Ｎチャネルデプレッション型トランジスタ８のゲートの電位はＮチャネルデプレッション型トランジスタ３のドレイン−ソース間電圧分、ソースの電位より低くすることが可能になる。
【００２９】
ここでＮチャネルデプレッション型トランジスタ４のゲート電位はソース電位よりも低いためＶｇｓ４＜０となり最低動作電圧ＶＤＤ（ｍｉｎ）を下げることが可能となる。また、Ｎチャネルデプレッション型トランジスタ８に関しても同様でゲート電位はソース電位よりも低いためＶｇｓ８＜０となり最低動作電圧ＶＤＤ（ｍｉｎ）を下げることが可能となる。そして、出力は出力端子１０２と出力端子１０３の２箇所から同様の基準電圧を得ることができる。さらに、２箇所の基準電圧の出力に対して、バイアス電圧を供給する回路を必要とせず、２経路のみで電流が流れるため、従来の構成に比べ消費電流を下げることが可能となる。
【００３０】
なお、Ｎチャネルデプレッション型ＭＯＳトランジスタ２のバックゲートはＮチャネルデプレッション型ＭＯＳトランジスタ２のソースに接続してもよい。Ｎチャネルデプレッション型ＭＯＳトランジスタ３のバックゲートはＮチャネルデプレッション型ＭＯＳトランジスタ３のソースもしくはＮチャネルデプレッション型ＭＯＳトランジスタ２のソースに接続してもよい。
【００３１】
また、Ｎチャネルデプレッション型ＭＯＳトランジスタ６のバックゲートはＮチャネルデプレッション型ＭＯＳトランジスタ６のソースに接続してもよい。Ｎチャネルデプレッション型ＭＯＳトランジスタ７のバックゲートはＮチャネルデプレッション型ＭＯＳトランジスタ７のソースもしくはＮチャネルデプレッション型ＭＯＳトランジスタ６のソースに接続してもよい。
【００３２】
図３に、第三の実施形態の基準電圧回路の回路図を示す。ここで、Ｍは０または正の整数で４の倍数、ＮとＰは０または正の整数である。第三の実施形態は、第一の実施形態の基準電圧回路を複数備え、等しい基準電圧を複数箇所の出力端子から出力するように構成した基準電圧回路である。
【００３３】
Ｎチャネルデプレッション型ＭＯＳトランジスタ２とＮチャネルデプレッション型ＭＯＳトランジスタ３は、ゲートを共通に接続され、直列に接続されている。さらに、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ１と、ゲートを共通に接続され、直列に接続されている。すなわち、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ１とＮチャネルデプレッション型ＭＯＳトランジスタ２及びＮチャネルデプレッション型ＭＯＳトランジスタ３は、ＥＤ型基準電圧回路１１０を構成している。
【００３４】
同様に、Ｎチャネルデプレッション型ＭＯＳトランジスタ６とＮチャネルデプレッション型ＭＯＳトランジスタ７は、ゲートを共通に接続され、直列に接続されている。さらに、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ５と、ゲートを共通に接続され、直列に接続されている。すなわち、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ５とＮチャネルデプレッション型ＭＯＳトランジスタ６及びＮチャネルデプレッション型ＭＯＳトランジスタ７は、ＥＤ型基準電圧回路１１１を構成している。
【００３５】
更に、同様の構成をした基準電圧回路を複数備えている。
【００３６】
Ｎチャネルデプレッション型ＭＯＳトランジスタ４は、ゲートをＮチャネルデプレッション型ＭＯＳトランジスタ６のドレインおよびＮチャネルデプレッション型ＭＯＳトランジスタ７のソースに接続され、ソースをＮチャネルデプレッション型ＭＯＳトランジスタ３のドレインに接続され、ドレインを電源端子１０１に接続され、バックゲートはＧＮＤ端子１００に接続される。すなわち、Ｎチャネルデプレッション型ＭＯＳトランジスタ４は、ＥＤ型基準電圧回路１１０に対してカスコード回路として機能している。
【００３７】
Ｎチャネルデプレッション型ＭＯＳトランジスタ８は、ソースをＮチャネルデプレッション型ＭＯＳトランジスタ７のドレインに接続され、ドレインを電源端子１０１に接続され、バックゲートはＧＮＤ端子１００に接続される。すなわち、Ｎチャネルデプレッション型ＭＯＳトランジスタ８は、ＥＤ型基準電圧回路１１１に対してカスコード回路として機能している。そして、Ｎチャネルデプレッション型ＭＯＳトランジスタ８のゲートは、図示されない次の基準電圧回路のＮチャネルデプレッション型ＭＯＳトランジスタ１１のドレインおよびＮチャネルデプレッション型ＭＯＳトランジスタ１０のソースに接続される。
【００３８】
同様の構成をした最後の基準電圧回路は、カスコード回路として機能しているＮチャネルデプレッション型ＭＯＳトランジスタＭ＋４のゲートを、最初の基準電圧回路のＮチャネルデプレッション型ＭＯＳトランジスタ２のドレインおよびＮチャネルデプレッション型ＭＯＳトランジスタ３のソースに接続される。
【００３９】
ＥＤ型基準電圧回路Ｐ＋１１１は、Ｎチャネルデプレッション型ＭＯＳトランジスタＭ＋２のソースとＮチャネルエンハンスメント型ＭＯＳトランジスタＭ＋１のドレインの接続点を出力端子としている。また、Ｎチャネルデプレッション型ＭＯＳトランジスタＭ＋２とＮチャネルデプレッション型ＭＯＳトランジスタＭ＋３は１個以上のトランジスタで構成されている。
【００４０】
上述の回路においても、全ての基準電圧回路のカスコードトランジスタのゲート電位は、ソース電位よりも低いためＶｇｓ４＜０となり、最低動作電圧ＶＤＤ（ｍｉｎ）を下げることが可能となる。そして、複数箇所の出力端子Ｎ＋１０２（Ｎは正の整数）から同様の基準電圧を得ることができる。さらに、複数箇所の基準電圧の出力に対して、バイアス電圧を供給する回路を必要としないので、従来の構成に比べ消費電流を下げることが可能となる。
【００４１】
なお、Ｎチャネルデプレッション型ＭＯＳトランジスタＭ＋２のバックゲートはＮチャネルデプレッション型ＭＯＳトランジスタＭ＋２のソースに接続してもよい。Ｎチャネルデプレッション型ＭＯＳトランジスタＭ＋３のバックゲートはＮチャネルデプレッション型ＭＯＳトランジスタＭ＋３のソースもしくはＮチャネルデプレッション型ＭＯＳトランジスタＭ＋２のソースに接続してもよい。
【００４２】
以上に説明したように、本発明の基準電圧回路によれば、従来の回路と比較して、低電圧動作や電源電圧変動除去比を悪化させることなく、より低い消費電流で動作する基準電圧回路を提供することができる。
【符号の説明】
【００４３】
１０１  電源端子
１００  ＧＮＤ端子
１０２、１０３、Ｎ＋１０２  基準電圧出力端子
１１０、１１１、Ｐ＋１１０、３１０  ＥＤ型基準電圧回路
３１１  バイアス回路
【図１】
2011029912.tif 000003
【図２】
2011029912.tif 000004
【図３】
2011029912.tif 000005
【図４】
2011029912.tif 000006