(57)【要約】【課題】一方のバスマスタのレイテンシをより短くすることができるメモリ調停回路及びメモリ調停方法を提供する。【解決手段】メモリ調停回路を有するシステムは、バスマスタＡ１１、Ｂ１２、１３の優先順位を判定する優先順位判定部２２と、バスマスタＡ１１、Ｂ１２、１３からのメモリアクセス要求を受け、優先順位に基づき、メモリアクセスのための制御信号を生成する信号生成部２３とを有する。記信号生成部２３は、バスマスタＢ１２のメモリアクセス処理中に、バスマスタＡ１１のメモリアクセス要求を受け取ると、バスマスタＢ１２のメモリアクセス処理を一旦停止し、バスマスタＡ１１のメモリアクセス要求を処理する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１及び第２のバスマスタからのメモリへのアクセスを調停するメモリ調停回路であって、
前記第１及び第２のバスマスタの優先順位を判定する優先順位判定部と、
前記第１及び第２のバスマスタからのメモリアクセス要求を受け、前記優先順位に基づき、メモリアクセスのための制御信号を生成する信号生成部と、
を有し、
前記信号生成部は、前記第２のバスマスタのメモリアクセス処理中に、前記第１のバスマスタのメモリアクセス要求を受け取ると、前記第２のバスマスタのメモリアクセス処理を一旦停止し、前記第１のバスマスタのメモリアクセス要求を処理する、メモリ調停回路。
【請求項２】
前記メモリは、複数のバンクを備え、
前記信号生成部は、当該複数のバンクのうち１以上のバンクを前記第１のバスマスタ専用のバンクとする、請求項１記載のメモリ調停回路。
【請求項３】
各バスマスタのメモリアクセス量を監視するアクセス監視部と、
前記アクセス監視部の監視結果に基づき、前記第１のバスマスタからのメモリアクセス割込み要求の許否を決定するアクセス割込条件判定部とを更に有し、
前記アクセス割込条件判定部は、前記第１のバスマスタのメモリアクセス量が所定の閾値を超えた場合、当該第１のバスマスタからのメモリアクセスを許可する、請求項１又は２記載のメモリ調停回路。
【請求項４】
前記アクセス割込条件判定部は、複数の閾値を有し、状況に応じて当該閾値を変更し、メモリアクセス割込み要求の許否を決定する、請求項３記載のメモリ調停回路。
【請求項５】
第１の期間と、前記第２のバスマスタの前記メモリへのアクセスが前記第１の期間より頻繁に必要になる第２の期間とを有し、
前記アクセス割込条件判定部は、前記第２の期間の閾値を前記第１の期間の閾値より高く設定する、請求項３又は４記載のメモリ調停回路。
【請求項６】
前記第２の期間は前記第２のバスマスタが画像データの取得を要求する間に対応し、前記第１の期間は前記第２のバスマスタが画像データの取得後、次の画像データの取得を要求するまでの間に対応する、請求項５記載のメモリ調停回路。
【請求項７】
第１の期間はブランキング期間に対応し、前記第２の期間は有効表示期間に対応する、請求項５又は６記載のメモリ調停回路。
【請求項８】
前記信号生成部は、前記第２のバスマスタのメモリアクセス要求を一旦停止し、前記第１のバスマスタのメモリアクセス要求の処理が終了したら、前記第２のバスマスタのメモリアクセス要求を再開する、請求項１乃至７のいずれか１項記載のメモリ調停回路。
【請求項９】
前記第１のバスマスタは、メモリアクセスのレイテンシをできるだけ短くする必要があるバスマスタである、請求項１乃至８のいずれか１項記載のメモリ調停回路。
【請求項１０】
前記第２のバスマスタは、バーストアクセスによりバス帯域効率を高くする必要があるバスマスタである、請求項１乃至９のいずれか１項記載のメモリ調停回路。
【請求項１１】
前記第１のバスマスタは、ＣＰＵ（Central Processing Unit）である、請求項１乃至１０のいずれか１項記載のメモリ調停回路。
【請求項１２】
前記第２のバスマスタは、画像表示回路である、請求項１乃至１１のいずれか１項記載のメモリ調停回路。
【請求項１３】
前記メモリはＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である、請求項１乃至１２のいずれか１項記載のメモリ調停回路。
【請求項１４】
第１及び第２のバスマスタからのメモリへのアクセスを調停するメモリ調停方法であって、
第２のバスマスタのメモリアクセス処理中に、第１のバスマスタのメモリアクセス要求を受け取ると、前記第２のバスマスタのメモリアクセス処理を一旦停止し、前記第１のバスマスタのメモリアクセス要求を処理する、メモリ調停方法。
【請求項１５】
前記メモリは、複数のバンクを備え、
前記複数のバンクのうち１以上のバンクを前記第１のバスマスタ専用のバンクとする、請求項１４記載のメモリ調停方法。
【請求項１６】
各バスマスタのメモリアクセス量を監視し、
当該監視結果に基づき、前記第１のバスマスタのメモリアクセス量が所定の閾値を超えた場合、当該第１のバスマスタからのメモリアクセスを許可する、請求項１４又は１５記載のメモリ調停方法。
【請求項１７】
前記第２のバスマスタのメモリアクセス要求を一旦停止し、前記第１のバスマスタのメモリアクセス要求の処理が終了したら、前記第２のバスマスタのメモリアクセス要求を再開する、請求項１４乃至１６のいずれか１項記載のメモリ調停方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のバスマスタからメモリにアクセスする際のアクセス要求を調停するメモリ調停回路及びメモリ調停方法に関する。
【背景技術】
【０００２】
図５は、従来のメモリ調停回路を有するシステムを示す図である。従来のシステムは、例えばＣＰＵ（Central Processing Unit）等のようにメモリアクセスのレイテンシを短くしたいバスマスタＡ１１１と、例えば画像表示回路等のようにバーストアクセスを長くすることでバス帯域効率を向上したいバスマスタＢ１１２と、その他のバスマスタ１１３と、全てのバスマスタからアクセスされるメモリ（ＤＤＲ（Double-Data-Rate）１、ＤＤＲ２など）１３０と、各バスマスタからメモリへのアクセス要求を受け、メモリへのアクセスを調停するメモリ調停回路１２０とを有する。メモリ調停回路１２０は、バスマスタ優先順位を判定する優先順位判定部１２２と、メモリへの制御信号（アドレス及びデータなども含む）を生成する信号生成部１２１とを有する。
【０００３】
各バスマスタからのアクセスのための制御信号は、メモリ調停回路１２０の優先順位判定部１２２へ入力される。優先順位判定部１２２は、特定の優先順位アルゴリズムを有している。そして、優先順位判定部１２２は、同時に複数のバスマスタからのアクセスがあった場合、この特定の優先順位アルゴリズムに従って、アクセス順序を決め、先に選ばれた優先順位の高いバスマスタからのアクセスを優先させるよう信号生成部１２１へ通知する。信号生成部１２１はメモリに対してアクセスのための信号生成を行う。
【０００４】
ＤＤＲ１又はＤＤＲ２等のメモリ１３０は、複数のバンクを有し、そのバンクに対しては高速なバーストアクセスをおこなうことができる。信号生成部１２１は、各バーストアクセス毎にバンクアクティブコマンドを発行し、バンクを選択し、その後、連続クロックごとにバーストアクセスを行う。このようなバーストアクセスが使用できるメモリシステムでは、なるべくバンクアクティブコマンドの回数を減らし、連続クロックによるバーストアクセスできるデータ量を増やすことで、メモリアクセス効率を向上することができる。
【０００５】
メモリ調停回路１２０は、各アクセス毎に同じバンクにあるデータのアクセスかどうかを判定し、もし同じであればそのままバーストアクセスを行う。もし異なれば、バンクを変更するために、新たにバンクアクティブコマンドを発行し、バーストアクセスを行う。
【０００６】
また、特許文献１には、同一マスタに対するアクセス許可の集中を回避してワーストレイテンシを低減し、共有リソースの種類に応じてアクセス効率を向上させることを目的としたリソース管理装置が開示されている。このリソース管理装置では、バス調停部は、複数のマスタのうち２以上のマスタが同時にアクセス要求を行っている場合には、当該２以上のアクセス要求マスタのうち所定時間内にアクセス許可を受けた回数が第１設定値に満たないアクセス要求マスタに対して優先的にアクセス許可を与えるようにしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２０７０２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような通常のシステム又は特許文献１に記載のシステムにおいては、各バーストアクセスのバースト長は決められた長さで行う。そのため、アクセス待ちのバスマスタは、別のバスマスタによるその前のバーストアクセスが終わるまで、アクセスを開始できない待ち時間Ｔ１が生じる。また、複数のバスマスタのアクセスが生じる場合、必ず同じバンクがアクティブになっていることは保障できず、バンクアクティブコマンド発行の待ち時間Ｔ２が生じることがある。
【０００９】
従来のシステムでは、ＣＰＵ等のアクセスレイテンシを短くしたいバスマスタＡ１１１のアクセスは、ワーストケースで、待ち時間Ｔ１及び待ち時間Ｔ２が生じる。この待ち時間はＣＰＵの動作待ち時間となり、ＣＰＵ動作効率が落ちる要因となる。
【００１０】
バスマスタＡ１１１がＣＰＵ、バスマスタＢ１１２が画像表示回路のような場合、バスマスタＢ１１２のデータアクセス量、頻度はバスマスタＡ１１１に比べ、非常に大きく、かつバス帯域効率向上のため、通常、バースト長さを長くする。そのため、上記の待ち時間Ｔ１及び待ち時間Ｔ２が発生するワーストケースの確率は非常に高い。
【課題を解決するための手段】
【００１１】
本発明にかかるメモリ調停回路は、第１及び第２のバスマスタからのメモリへのアクセスを調停するメモリ調停回路であって、前記第１及び第２のバスマスタの優先順位を判定する優先順位判定部と、前記第１及び第２のバスマスタからのメモリアクセス要求を受け、前記優先順位に基づき、メモリアクセスのための制御信号を生成する信号生成部と、を有し、前記信号生成部は、前記第２のバスマスタのメモリアクセス処理中に、前記第１のバスマスタのメモリアクセス要求を受け取ると、前記第２のバスマスタのメモリアクセス処理を一旦停止し、前記第１のバスマスタのメモリアクセス要求を処理するものである。
【００１２】
本発明にかかるメモリ調停方法は、第１及び第２のバスマスタからのメモリへのアクセスを調停するメモリ調停方法であって、第２のバスマスタのメモリアクセス処理中に、第１のバスマスタのメモリアクセス要求を受け取ると、前記第２のバスマスタのメモリアクセス処理を一旦停止し、前記第１のバスマスタのメモリアクセス要求を処理するものである。
【００１３】
本発明においては、第１のバスマスタがメモリにアクセス要求を行うと、第２のバスマスタのアクセス処理を一旦中断し、第１のバスマスタのアクセス要求を優先して処理するため、第１のバスマスタのレイテンシを短くすることができる。
【発明の効果】
【００１４】
本発明によれば、一方のバスマスタのレイテンシをより短くすることができるメモリ調停回路及びメモリ調停方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１にかかるメモリ調停回路を有するシステムを示す図である。
【図２】本発明の実施の形態１にかかるメモリ調停回路の動作を示すフローチャートである。
【図３】本発明の実施の形態３にかかるメモリ調停回路を有するシステムを示す図である。
【図４】本発明の実施の形態３にかかるメモリ調停回路の動作を示すフローチャートである。
【図５】従来のメモリ調停回路を有するシステムを示す図である。
【発明を実施するための形態】
【００１６】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、複数のバスマスタからのメモリアクセス要求を処理するメモリ調停回路を備える、例えばテレビ等に使用されるシステムに適用したものである。ここで、複数のバスマスタとは、ＣＰＵ等のようにメモリアクセスのレイテンシを短くしたいバスマスタＡと、画像表示回路等のようにバーストアクセスを長くすることでバス帯域効率を向上したいバスマスタＢとを含む。
【００１７】
すなわち、これらのバスマスタがＤＤＲ１やＤＤＲ２等の１つのメモリを共有するシステムにおいて、バスマスタＢの帯域効率を落とさず、バスマスタＡのレイテンシの高速化を図る。このため、本実施の形態にかかるメモリ調停回路は、ＣＰＵなどのようにメモリアクセスのレイテンシを短くしたいバスマスタＡのアクセスが発生した時、現在実行中の他のバスマスタのバスマスタを中断して、バスマスタＡのアクセスを割り込ませる機能を備える。また、バスマスタＡのアクセス終了後、その前のアクセスを再開する機能を有する。
【００１８】
さらに、本実施の形態にかかる他のメモリ調停回路は、バスマスタＡのためのみにメモリバンクを占有し、他のバスマスタからのアクセスが行われてもそのアクセスを許可しないようにする機能を有する。さらに、本実施の形態にかかるさらに他のメモリ調停回路は、これらの機能の有効又は無効を判定する機能や、このアクセス割込条件判定のために、バスマスタＡのアクセスの増加を検出したり、その他のバスマスタのアクセスの減少を検出したり、さらにはバスマスタＡのアクセスの過多を検出する機能などを備える。以下、本実施の形態について添付の図面を参照して詳細に説明する。
【００１９】
[本発明の実施の形態１．]
図１は、本発明の実施の形態１にかかるメモリ調停回路を有するシステムを示す図である。本実施の形態にかかるシステムは、第１のバスマスタ及び第２のバスマスタからのメモリへのアクセス要求を受け、当該メモリへのアクセスを調停するメモリ調停回路２０を有する。第１のバスマスタは、ＣＰＵ等のようにメモリアクセスのレイテンシを短くしたいバスマスタＡ１１であり、第２のバスマスタは、画像表示回路等のようにバーストアクセスを長くすることでバス帯域効率を向上したいバスマスタＢ１２である。更にその他のバスマスタ１３を有する。当該システムは更に、全てのバスマスタ１１、１２、１３からアクセスされるメモリ３０を有する。メモリ３０は、例えばＤＤＲ１やＤＤＲ２等のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）とすることができる。なお、ＳＦＲＡＭ以外のメモリであってもよいことは勿論である。
【００２０】
メモリ調停回路２０は、バスマスタＡ１１、バスマスタＢ１２及び他のバスマスタ１３のメモリへのアクセスの優先順位を判定する優先順位判定部２２と、バスマスタＡ１１、バスマスタＢ１２及び他のバスマスタ１３からのメモリアクセス要求を受け、その優先順位に基づき、メモリアクセスのための制御信号を生成する信号生成部２１とを有する。そして、この信号生成部２１は、バスマスタＢ１１２のメモリアクセス処理中に、バスマスタＡ１１のメモリアクセス要求を受け取ると、バスマスタＢ１２のメモリアクセス処理を一旦停止し、バスマスタＡ１１のメモリアクセス要求を処理する。
【００２１】
このように、バスマスタＡ１１のメモリアクセス要求を割り込み処理することで、バスマスタＡ１１の待ち時間を短縮化することができる。一方、信号生成部２１は、バスマスタＢ１２のメモリアクセス要求を一旦停止し、バスマスタＡ１１のメモリアクセス要求の処理が終了したら、バスマスタＢ１２のメモリアクセス要求を再開することで、バスマスタＢ１２の待ち時間も最小とすることができる。
【００２２】
図２は、本実施の形態にかかるメモリ調停回路の動作を示すフロー例である。ここでは、バスマスタＢ１２のメモリアクセス要求処理中に割り込み処理が行われるケースについて説明する。
【００２３】
バスマスタＢ１２のメモリアクセス要求を受け、処理を開始する（ステップＳ１）。このバスマスタＢ１２のメモリアクセス処理実行中に、バスマスタＡ１１のメモリアクセス要求が発生すると（ステップＳ２：Ｙｅｓ）、バスマスタＢ１２のメモリアクセス処理を中断する（ステップＳ３）。そして、バスマスタＡ１１のメモリアクセス処理を優先実施する（ステップＳ４）。その後、バスマスタＡ１１のメモリアクセス処理が終了したら、バスマスタＢ１２のメモリアクセス処理を再開する（ステップＳ５）。なお、その後、バスマスタＢ１２のメモリアクセス処理が終了するまでに、再びバスマスタＡ１１の割込み処理を行う。
【００２４】
本実施の形態においては、バスマスタＢ１２でバーストアクセス中に、ＣＰＵなどのバスマスタＡ１１のアクセスが発生した時には、信号生成部２１で現在実行中の他のバスマスタＢ１２のアクセスを中断して、バスマスタＡ１１のアクセスを割り込ませる。他のバスマスタのバーストアクセスを即時中断するため、他のバスマスタのバーストアクセスが終了するまでの待ち時間を生じることがない。
【００２５】
［本発明の実施の形態２．］
次に、本発明の実施の形態２について説明する。本実施の形態におけるシステム構成は、実施の形態１と同様である。ただし、信号生成部２１の機能が異なる。本実施の形態にかかるメモリ３０は、ＳＤＲＡＭであり、メモリセルを独立して動作可能なバンクと呼ばれるブロックを複数有する。そして、信号生成部２１は、これら複数のバンクのうち特定のバンクをバスマスタＡ１１の専用のバンクとする。
【００２６】
メモリ３０からデータを読み出す際、データを読み出すバンクをアクティブにし、データ線をプリチャージする必要がある。これがデータ読み出し時の待ち時間である。これに対し、あるバンクをバスマスタＡ１１の専用バンクとすることで、読み出すデータが連続しているアドレスを有する場合、バンクアクティブコマンドの待ち時間が生じない。したがって、バスマスタＡ１１のデータ読み出しにかかる待ち時間をさらに短縮化することができる。
【００２７】
そして、バスマスタＢ１２のバースト読み出し中にバスマスタＡ１１のアクセス要求があった場合、バスマスタＡ１１の読み出しには専用のバンクを使用するため、バスマスタＢ１２の使用していたバンクはそのままアクティブとしておくことができる。よって、バスマスタＡ１１のアクセス要求処理終了後は、バスマスタＢ１２のバースト読み出しを即時再開することができ、バスマスタＢ１２のアクセス要求再開時の待ち時間も短縮化することができる。
【００２８】
本実施の形態においては、バスマスタＢ１２でバーストアクセス中にＣＰＵ等のバスマスタＡ１１のアクセスが発生した場合には、信号生成部２１で現在実行中のバスマスタＢ１２のバースト読み出しを中断して、バスマスタＡ１１のアクセスを割り込ませる機能と、バスマスタＡ１１のためにメモリバンクを占有する機能とを有する。このことにより、バスマスタＡ１１のアクセス時に発生するバンクアクティブコマンドの待ち時間と、バスマスタＢ１２のバーストアクセスが終了するまでの待ち時間が生じない。また、バスマスタＢ１２のメモリアクセス要求を一旦停止し、バスマスタＡ１１のメモリアクセス要求の処理が終了したら、バスマスタＢ１２のメモリアクセス要求を再開することで、バスマスタＢ１２のバースト読み出し再開時の待ち時間も発生しない。このことにより、バスマスタＡ１１、Ｂ１２のメモリ３０に対するアクセスの待ち時間をさらに短縮することができる。
【００２９】
［本発明の実施の形態３．］
次に、本発明の実施の形態について説明する。図３は、本実施の形態にかかるメモリ調停回路を有するシステムを示す図である。なお、図３に示す本実施の形態において、図１に示す実施の形態１と同一の構成要素は同一の符号を付し、その詳細な説明を省略する。
【００３０】
図３に示すように、本実施の形態にかかるシステムも、実施の形態１と同様、バスマスタＡ１１、Ｂ１２、１３と、メモリ調停回路２０と、メモリ３０とを有する点は同様である。ただし、メモリ調停回路２０の構成が異なる。すなわち、メモリ調停回路２０は、信号生成部２１及び優先順位判定部２２に加え、アクセスプロファイル部２３及びアクセス割込条件判定部２４を有する。
【００３１】
アクセスプロファイル部２３は、各バスマスタのメモリアクセス量を監視するアクセス監視部であり、少なくともバスマスタＡ１１のメモリ３０に対するアクセス量を測定する。なお、メモリ３０に対するアクセス期間を測定してもよい。
【００３２】
アクセス割込条件判定部２４は、アクセスプロファイル部２３の監視結果に基づき、バスマスタＡ１１からのメモリアクセス割込み要求の許否を決定する。このアクセス割込条件判定部２４は、バスマスタＡ１１のメモリアクセス量が所定の閾値を超えた場合、割り込み機能を有効とし、バスマスタＡ１１からのメモリ３０に対する割込アクセス機能を有効とする。ここで、アクセス割込条件判定部２４は、複数の閾値を有し、状況に応じて当該閾値を変更し、メモリアクセス割込み要求の許否を決定するようにしてもよい。
【００３３】
すなわち、第１の期間と、第２のバスマスタからメモリ３０へのアクセスが第１の期間より頻繁に必要になる第２の期間とがある場合、アクセス割込条件判定部２４は、第２の期間の閾値を第１の期間の閾値より高く設定するようにしてもよい。すなわち、第２の期間のようにバスマスタＢ１１のメモリ３０へのアクセスが第１の期間より頻繁になる場合、バスマスタＡ１１のメモリ３０へのアクセスを抑制するものである。
【００３４】
この第２の期間は、例えば、バスマスタＢ１２が画像データの取得を要求する間に対応し、第１の期間は、バスマスタＢ１２が画像データの取得後、次の画像データの取得を要求するまでの間に対応する。具体的には、第１の期間はブランキング期間に対応し、第２の期間は有効表示期間に対応するものとすることができる。通常、ブランキング期間には、バスマスタＢ１２のメモリアクセスは生ずることはないため、バスマスタＡ１１の割込処理を許可し、一方、有効表示期間には、バスマスタＢ１２は画像データを取得する必要があるので、バスマスタＡ１１のアクセス要求を一定以上は拒否し、バスマスタＢ１２が必要な画像データを取得できるようにする。
【００３５】
閾値の設定は、処理の性質などに応じて種々設定することができる。例えば、バスマスタＡ１１のアクセス量が閾値Ａを超えた時（アクセス頻度高くなったことを検知した時）、アクセス割り込みを有効にしたり（ＯＮ条件）、その他のバスマスタＢ１２、１３のアクセス量が閾値Ｂを下回った時（最低アクセス量を下回ったことを検知した時）、バスマスタＡ１１のアクセス割り込みを無効にしたりすることができる（ＯＦＦ条件）。また、バスマスタＡ１１のアクセス量が閾値Ｃを超えた時（アクセス頻度が高くなりすぎたことを検知した時）、アクセス割り込みを無効にする（ＯＦＦ条件）ことも可能である。
【００３６】
図４は、本実施の形態の動作を示すフローチャートである。図２に示す実施の形態１と同一の工程は同一のステップとしている。図４に示すように、バスマスタＢ１２のアクセス要求処理中に、バスマスタＡ１１からのアクセス要求が生じた場合（ステップＳ２：Ｙｅｓ）、アクセス割込条件判定部２４は、アクセスプロファイル部２３でカウントされているバスマスタＡ１１のアクセス量がある閾値以内であるか否かを判定する。このアクセス量がある閾値を超えたときに、バスマスタＡ１１のアクセス割込み機能を有効とする。したがって、アクセス量がある閾値以上である場合、バスマスタＡ１１の割込を許可する（ステップＳ１１：Ｙｅｓ）。その他の工程は、実施の形態１と同様である。
【００３７】
ここで、ある単位時間に、その他のバスマスタＢ１２、１３のアクセス量がある閾値を下回った場合に、割り込み機能を無効とすることも可能である。さらにまた、バスマスタＡ１１のアクセス割込みによるアクセス量がある閾値を超えた場合に、割り込み機能を無効とすることができる。これらを１つ以上組み合わせて使用してもよい。
【００３８】
バスマスタＢ１１が画像表示回路の場合、有効表示期間にはメモリアクセスは集中し、ブランキング期間（無効表示期間）はアクセスが発生しない。したがって、有効表示期間時の閾値とブランキング期間時の閾値とを異なる閾値としてもよい。このことで、有効期間時には、アクセス割込みのための閾値を大きくし、アクセス割込み条件に合致しにくくし、画像表示部であるバスマスタＢ１２のアクセスを優先させる。逆にブランキング期間には、閾値を小さくし、アクセス割込み条件に合致しやすくさせる。このように２種類の期間に対応する２種類の閾値を設定することができる。
【００３９】
本実施の形態においては、実施の形態１と同様の効果を奏すると共に、アクセスプロファイル部２３によりバスマスタＡ１１のアクセス量を測定し、この測定したアクセス量に基づき、バスマスタＡ１１の割込機能を有効又は無効にすることとする。このことにより、バスマスタＡ１１の過剰な割込を禁止することができるとともに、バスマスタＢ１２のメモリ３０の使用頻度が低いときは、バスマスタＡ１１の割込を許可し、バスマスタＡ１１のレイテンシを最小限とするとともに、バスマスタＢ１２のアクセスも確保することができる。
【００４０】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【００４１】
例えば、上述の実施の形態では、ハードウェアの構成として説明したが、これに限定されるものではなく、任意の処理を、ＣＰＵ（Central Processing Unit）にコンピュータプログラムを実行させることにより実現することも可能である。この場合、コンピュータプログラムは、記録媒体に記録して提供することも可能であり、また、インターネットその他の伝送媒体を介して伝送することにより提供することも可能である。
【符号の説明】
【００４２】
１１，１１１  バスマスタＡ
１２，１１２  バスマスタＢ
１３，１１３  バスマスタ
２０，１２０  メモリ調停回路
２１，１２１  信号生成部
２２，１２２  優先順位判定部
２３  アクセスプロファイル部
２４  アクセス割込条件判定部
３０，１３０  メモリ
【図１】
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【図２】
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【図３】
2011085989.tif 000005
【図４】
2011085989.tif 000006
【図５】
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