(57)【要約】      （修正有）【課題】ブートプログラムのリカバリと高速起動を可能とする。【解決手段】第１及び第２のブートプログラムを格納したシリアルフラッシュＲＯＭ１０２と、シリアルフラッシュＲＯＭ内に２重化されて記憶された第２のブートプログラム（ブート２Ａ、２Ｂ）を切替えるＳＷとを備え、第１のブートプログラムはシリアルフラッシュＲＯＭ１０２とＣＰＵとの間のＳＰＩを初期化する処理、メインブートプログラムを選択する処理、第１のブートプログラムをＤＲＡＭ１０３にコピーする処理を含み、第２のブートプログラムはメインプートを行う処理を含み、ＣＰＵは第１のブートプログラムをシリアルフラッシュＲＯＭ１０２からＤＲＡＭ１０３にコピーして当該プログラムを実行し、２重化された第２のブートプログラム２Ａ、２Ｂの一方を選択し、選択された第２のブートプログラム２Ａあるいは２ＢをＤＲＡＭ１０３にコピーし、ブートプログラムのリカバリを行う。【選択図】図４
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【特許請求の範囲】
【請求項１】
ブートプログラムのリカバリをＣＰＵが実行するブート制御装置であって、
シリアルフラッシュＲＯＭに第１及び第２のブートプログラムを格納し、
前記第１のブートプログラムは前記シリアルフラッシュＲＯＭからメインメモリにコピーされて実行され、
前記第２のブートプログラムは前記シリアルフラッシュＲＯＭ内に２重化されて記憶され、２重化された一方が選択手段によって選択され、
選択された第２のブートプログラムを前記メインメモリにコピーし、ブートプログラムのリカバリを行うこと
を特徴とするブート制御装置。
【請求項２】
請求項１記載のブート制御装置であって、
第１のブートプログラムは前記シリアルフラッシュＲＯＭと前記ＣＰＵとの間のシリアルＩ／Ｆを初期化する処理、メインブートプログラムを選択する処理、当該第１のブートプログラムをメインメモリにコピーする処理を含み、
前記第２のブートプログラムはメインプートを行う処理を含むこと、
を特徴とするブート制御装置。
【請求項３】
請求項１又は２記載のブート制御装置であって、
前記シリアルＩ／Ｆのデータ出力信号とデータ入力信号が各１ｂｉｔであり、
前記ＣＰＵはマスタ側がデータを読み込むデータリードアクセス時に、データ出力信号を入力信号として切替えること
を特徴とするブート制御装置。
【請求項４】
請求項１ないし３のいずれか１項に記載のブート制御装置であって、
前記ＣＰＵは前記第１のブートプログラムに基づいて前記シリアルＩ／Ｆの高速モードへ切替える処理を実行すること
を特徴とするブート制御装置。
【請求項５】
請求項４記載のブート制御装置であって、
前記ＣＰＵは前記高速モードへの切替えを第１のブートプログラムに基づいて実行し、接続されたシリアルフラッシュＲＯＭのデバイスＩＤから適合モードを識別し、高速モードに対応していなかった場合は、通常モードでアクセスを行うことを特徴とするブート制御装置。
【請求項６】
請求項４記載のブート制御装置であって、
前記ＣＰＵは前記高速モードへの切替えを第１のブートプログラムに基づいて実行し、接続されたシリアルフラッシュＲＯＭのデバイスＩＤから動作周波数を識別し、設定可能な最大動作周波数を設定し、前記シリアルフラッシュＲＯＭへアクセスすること
を特徴とするブート制御装置。
【請求項７】
請求項１ないし６のいずれか１項に記載のブート制御装置であって、
前記ＣＰＵは前記２重化された一方の第２のブートプログラムの実行に失敗した場合、他方の第２のブートプログラムを自動的に読み込み、ブートプログラムのリカバリを行うこと
を特徴とするブート制御装置。
【請求項８】
請求項１ないし７のいずれか１項に記載のブート制御装置をコントローラが備えていることを特徴とする画像形成装置。
【請求項９】
ブートプログラムのリカバリをＣＰＵが実行するブート制御方法であって、
シリアルフラッシュＲＯＭに第１及び第２のブートプログラムを格納し、
第１のブートプログラムは前記シリアルフラッシュＲＯＭと前記ＣＰＵとの間のシリアルＩ／Ｆを初期化する処理、メインブートプログラムを選択する処理、当該第１のブートプログラムをメインメモリにコピーする処理を含み、
前記第１のブートプログラムは前記シリアルフラッシュＲＯＭからメインメモリにコピーされて実行され、
前記第２のブートプログラムは前記シリアルフラッシュＲＯＭ内に２重化されて記憶され、２重化された一方が選択手段によって選択され、
選択された第２のブートプログラムを前記メインメモリにコピーし、ブートプログラムのリカバリを行うこと
を特徴とするブート制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル型フラッシュＲＯＭを使用したブート制御装置、このブート制御装置をコントローラが備えた画像形成装置、及びシリアル型フラッシュＲＯＭを使用したＣＰＵのブート制御方法に関する。
【背景技術】
【０００２】
画像形成装置のコントローラのブートプログラムは、電気的に消去・書換え可能なフラッシュＲＯＭに格納されることがほとんどである。しかし、近年では、従来のフラッシュＲＯＭに比べて安価でパッケージサイズが小さいといった実装面でのメリットがあるシリアルフラッシュＲＯＭを、起動プログラムであるブートプログラムを記憶させておくためのブートデバイスとして用いる方法が提案されている。
【０００３】
一方、ブートデバイスには、
（１）バージョンアップ時書込み失敗によるリカバリ対応
（２）起動時間高速化のためのアクセススピードの高速化
の２つの点が要求されている。このうち前記（１）については、ブートプログラムをパラレルフラッシュデバイス内で２重化し、リカバリする技術は既に知られている。
【０００４】
しかし、今までのブートプログラムをリカバリする技術は、パラレル型フラッシュＲＯＭが前提になっており、シリアルフラッシュＲＯＭでは前記ブートプログラムをリカバリする技術では対応できなかった。
【０００５】
具体的には、例えば従来技術ではフラッシュＲＯＭの複数あるアドレス線の最上位１ビットを外部ハードＳＷにて切替えることによってダイレクトにブートアドレスを切替えるようにしていた。しかし、シリアル型フラッシュＲＯＭは、専用のアドレス信号線がないため外部ハードＳＷからアドレス線を制御してダイレクトにブートアドレスを切替えることはできなかった。
【０００６】
また、ＣＰＵのプログラム実行はメモリへのランダムアクセスになるが、シリアルフラッシュＲＯＭはランダムアクセスが極端に遅いという問題があった。
【０００７】
そこで、例えば特許文献１（特開２００９−１５１３８４号公報）には、ブートプログラムをリカバリするため、ブートプログラムを格納するフラッシュＲＯＭの上位アドレス線を外部ハードウエアＳＷで切替えることにより、２重化されたブートプログラムを選択切替えする技術開示されている。
【０００８】
具体的には、ブートプログラムを格納し、メモリ空間を論理的に上位ビット領域と下位ビット領域とに２分割し、各ビット領域に同一データを格納する不揮発メモリと、前記不揮発メモリの最上位アドレス信号を反転・非反転させて前記各ビット領域を論理的に入れ換え可能にする選択手段と、前記選択手段の状態を検出する検出手段と、電源ＯＮによるソフトウエア起動時に、前記選択手段が非反転を選択したことを前記検出手段が検出した場合は、通常のシステム起動を行い、前記選択手段が反転を選択したことを前記検出手段が検出した場合は、前記下位ビット領域の全データを前記上位ビット領域の全領域にコピーする制御手段とを設け、リカバリ制御を行うことを特徴とするものである。
【０００９】
また、特許文献２（特開２００４−１９２３２９号公報）には、フラッシュＲＯＭに通常のブートプログラム（後述の本実施形態におけるブート２Ａ）かリカバリ用のブートプログラム（本実施形態におけるブート２Ｂ）のどちらをＲＡＭにコピーするかを選択する処理プログラムを設け、起動時にまず選択する処理プログラムを実行し、ブートリカバリを行うことが記載されている。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前記特許文献１記載の発明は、ブートプログラムを単一フラッシュＲＯＭデバイス内で２重化して、外部ハードウエアでブートするプログラムを選択切替えするが、シリアルフラッシュＲＯＭでブートするシステムでブートプログラムを選択切替することはできず、結局シリアルフラッシュＲＯＭを使用してリカバリ制御を行うことはできない。
【００１１】
また、前記特許文献２記載の発明をＳＰＩ（Serial Peripheral Interface）型シリアルフラッシュＲＯＭで実施した場合、ブートを選択する処理プログラムを最初に実行するためランダムアクセスが発生するが、シリアルフラッシュＲＯＭのランダムアクセスは極端に遅いことから、ブート選択処理実行に時間がかかり、起動時間が遅くなる。また、ブートプログラムのＲＡＭへのコピーもＳＰＩ型シリアルフラッシュＲＯＭから転送した場合、従来のパラレルフラッシュＲＯＭと比較し遅くなってしまう。
【００１２】
そこで、本発明が解決しようとする課題は、シリアルフラッシュＲＯＭにブートプログラムを格納し起動するシステムにおいて、ブートプログラムのリカバリと高速起動を可能とすることにある。
【課題を解決するための手段】
【００１３】
前記課題を解決するため第１の手段は、ブートプログラムのリカバリをＣＰＵが実行するブート制御装置であって、シリアルフラッシュＲＯＭに第１及び第２のブートプログラムを格納し、前記第１のブートプログラムは前記シリアルフラッシュＲＯＭからメインメモリにコピーされて実行され、前記第２のブートプログラムは前記シリアルフラッシュＲＯＭ内に２重化されて記憶され、２重化された一方が選択手段によって選択され、選択された第２のブートプログラムを前記メインメモリにコピーし、ブートプログラムのリカバリを行うことを特徴とする。
【００１４】
第２の手段は、第１の手段において、第１のブートプログラムは前記シリアルフラッシュＲＯＭと前記ＣＰＵとの間のシリアルＩ／Ｆを初期化する処理、メインブートプログラムを選択する処理、当該第１のブートプログラムをメインメモリにコピーする処理を含み、前記第２のブートプログラムはメインプートを行う処理を含むことを特徴とする。
【００１５】
第３の手段は、第１又は第２の手段において、前記シリアルＩ／Ｆのデータ出力信号とデータ入力信号が各１ｂｉｔであり、前記ＣＰＵはマスタ側がデータを読み込むデータリードアクセス時に、データ出力信号を入力信号として切替えることを特徴とする。
【００１６】
第４の手段は、第１ないし第３のいずれかの手段において、前記ＣＰＵは前記第１のブートプログラムに基づいて前記シリアルＩ／Ｆの高速モードへ切替える処理を実行することを特徴とする。
【００１７】
第５の手段は、第４の手段において、前記ＣＰＵは前記高速モードへの切替えを第１のブートプログラムに基づいて実行し、接続されたシリアルフラッシュＲＯＭのデバイスＩＤから適合モードを識別し、高速モードに対応していなかった場合は、通常モードでアクセスを行うことを特徴とする。
【００１８】
第６の手段は、第４の手段において、前記ＣＰＵは前記高速モードへの切替えを第１のブートプログラムに基づいて実行し、接続されたシリアルフラッシュＲＯＭのデバイスＩＤから動作周波数を識別し、設定可能な最大動作周波数を設定し、前記シリアルフラッシュＲＯＭへアクセスすることを特徴とする。
【００１９】
第７の手段は、第１ないし第６のいずれかの手段において、前記ＣＰＵは前記２重化された一方の第２のブートプログラムの実行に失敗した場合、他方の第２のブートプログラムを自動的に読み込み、ブートプログラムのリカバリを行うことを特徴とする。
【００２０】
第８の手段は、第１ないし第７のいずれかの手段に係るブート制御装置をコントローラが備えた画像形成装置を特徴とする。
【００２１】
第９の手段は、ブートプログラムのリカバリをＣＰＵが実行するブート制御方法であって、シリアルフラッシュＲＯＭに第１及び第２のブートプログラムを格納し、第１のブートプログラムは前記シリアルフラッシュＲＯＭと前記ＣＰＵとの間のシリアルＩ／Ｆを初期化する処理、メインブートプログラムを選択する処理、当該第１のブートプログラムをメインメモリにコピーする処理を含み、前記第１のブートプログラムは前記シリアルフラッシュＲＯＭからメインメモリにコピーされて実行され、前記第２のブートプログラムは前記シリアルフラッシュＲＯＭ内に２重化されて記憶され、２重化された一方が選択手段によって選択され、選択された第２のブートプログラムを前記メインメモリにコピーし、ブートプログラムのリカバリを行うことを特徴とする。
【００２２】
なお、後述の実施形態では、ＣＰＵは１０１、第１のブートプログラムはブート１、シリアルフラッシュＲＯＭは符号１０２に、知り圧フラッシュＲＯＭに格納されている第２のブートプログラムはブート２Ａ及び２Ｂに、選択手段はＳＷ１０４に、ＳＰＩ  Ｉ／Ｆ（インターフェイス）は符号１０５に、メインメモリはＤＲＡＭ１０３に、コントローラは符号１００に、それぞれ対応する。
【発明の効果】
【００２３】
以上のように構成された本発明によれば、シリアルフラッシュＲＯＭにブートプログラムを格納し起動する際、２重化されたブートプログラムを選択起動するので、ブートプログラムのリカバリが可能となるとともに、高速で起動することができる。
【図面の簡単な説明】
【００２４】
【図１】シリアルフラッシュＲＯＭブートリカバリ装置の全体構成を示すブロック図である。
【図２】ＳＰＩ  Ｉ／Ｆのアクセスタイミングを示すタイミングチャートである。
【図３】ブートプログラムの起動手順を示すフローチャートである。
【図４】ブートプログラムのマッピングを示す説明図である。
【図５】ＳＰＩのDual bitモードの動作タイミングを示すタイミングチャートである。
【発明を実施するための形態】
【００２５】
本発明は、シリアルフラッシュＲＯＭでの高速起動、及びシリアルフラッシュ内に２重化されたブートプログラムをシステム起動後に選択し実行することを特徴としている。すなわち、ブートプログラムのリカバリをＣＰＵが実行するブート制御装置において、第１及び第２のブートプログラムを格納したシリアルフラッシュＲＯＭと、前記シリアルフラッシュＲＯＭ内に２重化されて記憶された第２のブートプログラムを切替える選択手段と、を備え、前記ＣＰＵは、前記第１のブートプログラムを前記シリアルフラッシュＲＯＭから前記メインメモリにコピーして実行し、前記選択手段によって選択された前記２重化された第２のブートプログラムの一方を前記メインメモリにコピーし、ブートプログラムのリカバリを行うようにした。
【００２６】
以下、本発明の実施形態について、図面を参照しながら説明する。  
図１はシリアルフラッシュＲＯＭブートリカバリ装置の全体構成を示すブロック図、図２はＳＰＩ  Ｉ／Ｆのアクセスタイミングを示すタイミングチャートである。
【００２７】
図１において、コントローラ１００は、ＣＰＵ１０１、シリアルフラッシュＲＯＭ１０２、ＤＲＡＭ１０３及びＳＷ１０４を備えている。ＣＰＵ１０１はコントローラ１００全体を制御し、シリアルフラッシュＲＯＭ１０２に格納された起動プログラム（以後、「ブートプログラム」と称す。）を実行することによってコントローラ１００を起動する。
【００２８】
ＣＰＵ１０１とシリアルフラッシュＲＯＭ１０２は４線式のシリアルＩ／Ｆ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅが主流のため、以後、「ＳＰＩ」と称す。）１０５で接続されており、そのリードタイミングは図２に示す通りである。
【００２９】
・まず、ＣＳ信号でシリアルフラッシュＲＯＭ１０２を有効にし（立ち下がりタイミングＴ１）、ＣＬＫ信号に同期して以下の通りデータ読込みを行う。
【００３０】
・Ｉｎｓｔｒｕｃｔｉｏｎ（コマンド）をＤａｔａ  Ｏｕｔ信号に出力（Ｔ２）。  
・シリアルフラッシュＲＯＭ１０２のアドレスをＤａｔａ  Ｏｕｔ信号に出力（Ｔ３）。・データをＤａｔａ  Ｉｎ信号から入力（Ｔ４）。
【００３１】
シリアルフラッシュＲＯＭ１０２内のブートプログラムは、実際にはＤＲＡＭ１０３に全て展開され、ＣＰＵ１０１はＤＲＡＭ１０３上のプログラムイメージをリードし、実行することによってコントローラ１００を起動する。ＤＲＡＭＩ／Ｆ１０６はＣＰＵ１０１とＤＲＡＭ１０３との間のインターフェイスである。
【００３２】
ＣＰＵ１０１の汎用Ｉ／ＯポートにはＳＷ１０４が接続され、ＳＷ１０４がＯＦＦのとき“０”、ＳＷ１０４がＯＮのとき“１”がＣＰＵ１０１のレジスタに読み込まれ、後述のステップＳ５の判断によってＳＷ１０４がＯＦＦのときＩ／Ｏポートが“０”で、シリアルフラッシュＲＯＭ１０２内のブート２ＡデータがＤＲＡＭ１０３にコピーされ、ＳＷ１０４がＯＮのときＩ／Ｏポートが“１”で、シリアルフラッシュＲＯＭ１０２内のブート２ＢデータがＤＲＡＭ１０３にコピーされる。
【００３３】
図３はブートプログラムの起動手順を示すフローチャートであり、図４はブートプログラムのマッピングを示す説明図である。図４では、シリアルフラッシュＲＯＭ１０２とＤＲＡＭ１０３のメモリマップとコピーの状態を示す。
【００３４】
図３及び図４において、コントローラ１００の電源が投入されると、ＣＰＵ１０１はブートデバイスであるシリアルフラッシュＲＯＭ１０２からブートコンフィグレーションを実施する（ステップＳ１）。具体的にはシリアルフラッシュＲＯＭ１０２のコンフィグレーションエリアＡＲ１の特定アドレスを読み（ステップＳ１−１）、ブートＩＤと一致するか否かを判断し（ステップＳ１−２）、一致すれば（ステップＳ１−２：ＹＥＳ）、同コンフィグレーションエリアＡＲ１の特定アドレスに格納されている「ソースアドレス情報」、「ターゲットアドレス情報」、及び「データサイズ情報」を読み込む（ステップＳ１−３）。
【００３５】
次に、ＣＰＵ１０１は前記「ソースアドレス情報」、「ターゲットアドレス情報」、「データサイズ情報」に基づいてシリアルフラッシュＲＯＭ１０２内のブート１領域ＡＲ２に格納されているブート１データをＤＲＡＭ１０３のターゲットアドレスの領域ＴＡ１にコピーする（ステップＳ２）。
【００３６】
ＣＰＵ１０１はＤＲＡＭ１０３のターゲットアドレスからブート１のプログラムを読み込み、プログラム実行開始する（ステップＳ３）。ブート１プログラムには下記の（１），（２），（３）の処理を実行するための最低限のプログラムのみが格納されている。
【００３７】
（１）ＳＰＩインターフェイスの初期化：
ＳＰＩの転送速度を上げるために、周波数設定、Ｄｕａｌ  ｂｉｔモード（図５参照）の設定を行う（ステップＳ４）。これはＣＰＵ１０１起動時に、ＳＰＩに接続される様々なデバイスを認識できるように最も遅いモードに初期設定されている必要があるためである。
【００３８】
（２）ブート２プログラムの選択：
ＣＰＵ１０１は汎用Ｉ／Ｏポートの値を読み（ステップＳ５）、ＳＷ１０４がＯＦＦのとき“０”、ＳＷ１０４がＯＮのとき“１”を認識する（ステップＳ６）。なお“０”のときは通常ブートモード、“１”のときはブートリカバリモードを意味する。
【００３９】
（３）ブートプログラムのコピー：
前記（２）で通常ブートモードのときはシリアルフラッシュＲＯＭ１０２内のブート２Ａ領域ＡＲ３のブート２ＡデータをＤＲＡＭ１０３のブート２領域ＴＡ２の所定アドレスにコピーし（ステップＳ７）、ブートリカバリモードのときはシリアルフラッシュＲＯＭ１０２内のブート２Ｂ領域ＡＲ４のブート２ＢデータｘをＤＲＡＭ１０３の所定アドレスにコピーする（ステップＳ８）。なお、ブート２Ａとブート２Ｂのデータ内容は同じであり、ブート２Ｂがブート２Ａのミラーとなっている。コピー後ブート２データがコピーされたＤＲＡＭ１０３のアドレスに命令ジャンプする。
【００４０】
ＣＰＵ１０１はＤＲＡＭ１０３内のブート２プログラムを実行し（ステップＳ９）、コントローラ１００が起動する（ステップＳ１０）。
【００４１】
前述の通りブート１プログラムには前記（１）、（２）、（３）の最低限の初期化プログラムのみしか格納されていないので（数ＫＢ程度）、ブート１をシリアルフラッシュＲＯＭ１０２からＤＲＡＭ１０３にコピーする時間は短時間で済む。また、ブート２プログラムはシステム全体のブートプログラムが格納されており容量が大きい（数ＭＢ）が、ブート１の処理（１）（図５参照）にてＳＰＩの高速化設定を行うことで（ステップＳ４）、パラレルフラッシュＲＯＭと同等の高速転送が可能になる。
【００４２】
図５は、ＳＰＩのＤｕａｌ  ｂｉｔモードの動作タイミングを示すタイミングチャートで、ＣＳ信号、クロック（ＣＬＫ）、データ出力（Ｄａｔａ  Ｏｕｔ）、及びデータ入力（Ｄａｔｅ  Ｉｎ）の関係を示す。
【００４３】
図５において、ＳＰＩのモードがＤｕａｌｂｉｔモードに設定され、シリアルフラッシュＲＯＭ１０２へのリードアクセス要求が入ると、まずＣＰＵ１０１はＣＳ信号を有効（“Ｌ”）にしＩｎｔｒｕｃｔｉｏｎ（コマンド）８ｂｉｔをＤａｔａＯｕｔ信号に乗せ発行する（ＳＧ１）。
【００４４】
次にシリアルフラッシュＲＯＭ１０２のアドレス２４ｂｉｔをＤａｔａＯｕｔ信号に出力する（ＳＧ２）。
【００４５】
そして、Ｄｕｍｍｙ  Ｃｌｏｃｋ  ８ｂｉｔ発行（ＳＧ３）後、ＤａｔａＯｕｔ信号を入力信号に切替える（ＳＧ４）。
【００４６】
ＤａｔａＯｕｔ信号を入力信号に切替えた（ＳＧ４）後、シリアルフラッシュＲＯＭ１０２は対象アドレスのデータを順次ＤａｔａＯｕｔ信号とＤａｔａＩｎ信号の２つの信号線に乗せ、ＣＰＵ１０１はデータを取り込む（ＳＧ５、ＳＧ６）。
【００４７】
このように本実施形態では、ＳＧ４のタイミングでＤｕａｌｂｉｔモードに設定するので、通常のＳＰＩの１ｂｉｔライン転送モードに比べ２倍の転送速度を得ることができる。
【００４８】
すなわち、単純なハードの転送レートは、現状のシリアルフラッシュＲＯＭ１０２の最大ＣＬＫ周波数を８５ＭＨｚとすると、
８５ＭＨｚ  ×  ２ｂｉｔ  ＝  １７０Ｍｂｐｓ
となり、パラレルフラッシュＲＯＭの転送速度である１６０Ｍｂｐｓ（１００ｎｓ／１６ｂｉｔ）と同等以上の速度となる。
なお、本実施形態に係るシリアルフラッシュＲＯＭブートリカバリ装置は、従来例と同様に例えば画像形成装置のコントローラに搭載される。
【００４９】
以上のように、本実施形態によれば、
１）ＣＰＵ１０１のコンフィグレーション時にＤＲＡＭ１０３に転送された小容量のブート１プログラムによって、シリアルＩ／Ｆの高速モード設定、及びシリアルフラッシュＲＯＭ１０２内に２重化されたブート２プログラムを選択することができるので、シリアルフラッシュＲＯＭ１０２にブートプログラムを格納し起動するシステムにおいて、高速起動（ブート）及び、２重化されたブートプログラム（ブート２Ａあるいは２Ｂ）を選択起動することによりブートプログラムのリカバリを行うことが可能となる。  
２）従来のパラレル型フラッシュＲＯＭ１０２でも特許文献１に開示されているように外部ハードＳＷにてブートエリアのリカバリを行うことが可能であるが、安価かつパッケージサイズが小さいといった実装面でのメリットがあるシリアルフラッシュＲＯＭ１０２でもブートエリアのリカバリを行うことが可能になる。  
３）シリアルフラッシュＲＯＭ１０２でブートするシステムで、システムの起動時間を低下させることなくブートプログラムのリカバリを行うことが可能となる。  
４）シリアルフラッシュＲＯＭ１０２自体は、安価かつパッケージサイズが小さいので、実装したときにシステムを小型に構築することが可能となる。  
等の効果を奏する。
【００５０】
なお、本発明は本実施形態に限定されるものではなく種々の変形が可能であり、特許請求の範囲に記載された発明の技術思想に含まれる技術的事項の全てが本発明の対象となる
【符号の説明】
【００５１】
１００  コントローラ
１０１  ＣＰＵ
１０２  シリアルフラッシュＲＯＭ
１０３  ＤＲＡＭ
１０４  ＳＷ
１０５  ＳＰＩ  Ｉ／Ｆ
【先行技術文献】
【特許文献】
【００５２】
【特許文献１】特開２００９−１５１３８４号公報
【特許文献２】特開２００４−１９２３２９号公報
【図１】
2011118672.tif 000003
【図２】
2011118672.tif 000004
【図３】
2011118672.tif 000005
【図４】
2011118672.tif 000006
【図５】
2011118672.tif 000007