(57)【要約】 【課題】乱数発生器を提供する。【解決手段】    乱数発生器は出力信号提供部、サンプリング部及びクロック生成部を有する。前記出力信号提供部はエントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子を含み、第１クロック信号に応答して発振する出力信号を提供する。前記サンプリング部は、第２制御クロック信号に同期して前記発振する出力信号をサンプリングしてランダムビットで提供する。前記制御クロック生成部は、前記第１制御クロック信号と前記第２制御クロック信号を生成する。【選択図】図１
2011118903.tif 000002
【特許請求の範囲】
【請求項１】
エントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子を含み、第１制御クロック信号の第１レベルではメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）状態で収斂し、前記第１制御クロック信号の第２レベルでは発振する出力信号を提供する出力信号提供部と、
第２制御クロック信号に同期して、前記発振する出力信号をサンプリングしてランダムビットで提供するサンプリング部と、
前記第１制御クロック信号と前記第２制御クロック信号を生成する制御クロック生成部と、を有することを特徴とする乱数発生器。
【請求項２】
前記出力信号提供部は、
前記第１制御クロック信号の論理レベルによって前記一つの能動素子の入力を収斂経路、または、発振経路のうち一つに接続するスイッチング素子と、
前記一つの能動素子の出力と接続され、カスケード接続される複数の受動遅延素子を具備する受動遅延部と、を含むことを特徴とする請求項１に記載の乱数発生器。
【請求項３】
前記スイッチング素子は前記第１制御クロック信号の第１レベルでは前記一つの能動素子がフィードバックループを構成して前記メタステーブル状態で収斂する出力信号を提供するようにし、前記第１制御クロック信号の第２レベルでは前記一つの能動素子と前記受動遅延部がリング発振器を構成して、前記メタステーブル状態の電圧に対して発振動作を遂行して、前記発振する出力信号を提供するようにすることを特徴とする請求項２に記載の乱数発生器。
【請求項４】
前記一つの能動素子はインバーター、ＮＡＮＤゲート、ノアゲートのうち一つであり、前記スイッチング素子は３端子スイッチ、または、前記第１制御クロック信号を制御端子で受信するマルチプレクサであることを特徴とする請求項２に記載の乱数発生器。
【請求項５】
前記複数の受動遅延素子それぞれは、
電源電圧と接続されるＰＭＯＳキャパシタと、
接地電圧と接続され接続ノードで前記ＰＭＯＳキャパシタに接続されるＮＭＯＳキャパシタと、を含むことを特徴とする請求項２に記載の乱数発生器。
【請求項６】
前記複数の受動遅延素子それぞれは、
前記接続ノードで前記ＰＭＯＳキャパシタと前記ＮＭＯＳキャパシタに接続されるトランスミッションゲートをさらに含むか、
前記接続ノードで前記ＰＭＯＳキャパシタと前記ＮＭＯＳキャパシタに接続され、二つの入力端子に同一な入力が印加されるマルチプレクサをさらに含むことを特徴とする請求項２に記載の乱数発生器。
【請求項７】
前記複数の受動遅延素子それぞれは、
二つの入力端子に同一な入力が印加されるマルチプレクサを含むことを特徴とする請求項２に記載の乱数発生器。
【請求項８】
前記制御クロック生成部は、
前記第１制御クロック信号を生成するクロック生成器と、
前記第１制御クロック信号を遅延させ前記第２制御クロック信号で提供する遅延素子を含むことと、を特徴とする請求項１に記載の乱数発生器。
【請求項９】
エントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子を含み、制御クロック信号の第１レベルではメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）状態で収斂し、前記制御クロック信号の第２レベルでは遅延制御信号によって周波数が可変で発振する出力信号を提供する出力信号提供部と、
前記制御クロック信号に基づいて前記遅延制御信号を提供する遅延制御部と、
前記制御クロック信号に応答して前記発振する出力信号をサンプリングしてランダムビットで提供するサンプリング部と、
前記制御クロック信号を生成する制御クロック生成器と、を有することを特徴とする乱数発生器。
【請求項１０】
前記出力信号提供部は、
前記制御クロック信号の第１レベルでは前記一つの能動素子の入力を収斂経路に接続し、前記第１制御クロック信号の第２レベルでは前記一つの能動素子の入力を発振経路に接続するスイッチング素子と、
前記制御クロック信号の第２レベルで前記遅延制御信号に応答して、前記発振する出力信号の周波数を決める複数の受動遅延素子を具備する可変受動遅延部をさらに含むことと、を特徴とする請求項９に記載の乱数発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、保安分野に関し、より詳細には乱数発生器に関するものである。
【背景技術】
【０００２】
情報通信技術の発展に伴って、情報の暗号化及び復号化技術は該当情報の保安維持のために非常に重要視されている。乱数（ｒａｎｄｏｍ  ｎｕｍｂｅｒ）は保安システム（ｓｅｃｕｒｉｔｙ  ｓｙｓｔｅｍ）の秘密キー（ｓｅｃｒｅｔ  ｋｅｙ）をはじめとする色々なところで用いられる。
【０００３】
従って、保安が重要視されるシステムは乱数発生器（ｒａｎｄｏｍ  ｎｕｍｂｅｒ  ｇｅｎｅｒａｔｏｒ）が備わり、前記乱数発生器は予測不可能な値を有する乱数を発生させなければならない。保安が重要視されるシステムにおいて、乱数は周期性と規則性を有してはいけない。すなわち、保安システムにおいては予測が不可能であり、どんな周期性も有さない完全な乱数を発生させる必要があるということである。真性乱数（ｔｒｕｅ  ｒａｎｄｏｍ  ｎｕｍｂｅｒ、以下「ＴＲＮ」）は物理的ノイズ源（ｐｈｙｓｉｃａｌ  ｎｏｉｓｅ  ｓｏｕｒｃｅ）から生成され、予測不可能であり、どんな周期性も有さない。  
【０００４】
このような真性乱数を発生させるために、既存の乱数発生装置はノイズ源として熱雑音（ｔｈｅｒｍａｌ  ｎｏｉｓｅ）または、ショット雑音（ｓｈｏｔ  ｎｏｉｓｅ）を使用した。または、リング発振器を用いて、不規則な周期を有するクロック信号を発生させて使用した。しかし、既存の乱数発生装置では色々な原因によるミスマッチによって、乱数発生装置の性能が低下する問題点が発生した。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−０３４８３６号公報
【特許文献２】特開２００８−０９７６１０号公報
【特許文献３】韓国特許登録６５９１８２号明細書
【特許文献４】韓国特許出願公開２００２−００８９９８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は上記従来の乱数発生器における問題点に鑑みてなされたものであって、本発明の目的は工程変化によるトランジスタのミスマッチの影響を最小化することができる乱数発生器を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するためになされた本発明による乱数発生器は、出力信号提供部、サンプリング部及び制御クロック生成部を有することを特徴とする。前記出力信号提供部はエントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子を含み、第１制御クロック信号の第１レベルではメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）状態で収斂し、前記第１制御クロック信号の第２レベルでは発振する出力信号を提供する。前記サンプリング部は第２制御クロック信号に同期して、前記発振する出力信号をサンプリングしてランダムビットで提供する。前記制御クロック生成部は前記第１制御クロック信号と前記第２制御クロック信号を生成する。
【０００８】
前記出力信号提供部は前記第１制御クロック信号の論理レベルによって前記一つの能動素子の入力を収斂経路、または、発振経路のうちの一つに接続するスイッチング素子、及び前記一つの能動素子の出力と接続され、カスケード接続される複数の受動遅延素子を具備する受動遅延部を含むことができる。
【０００９】
前記スイッチング素子は前記第１制御クロック信号の第１レベルでは前記一つの能動素子がフィードバックループを構成し、前記メタステーブル状態で収斂する出力信号を提供するようにして、前記第１制御クロック信号の第２レベルでは前記一つの能動素子と前記受動遅延部がリング発振器を構成して、前記メタステーブル状態の電圧に対して発振動作を遂行して、前記発振する出力信号を提供するようにすることができる。
【００１０】
前記一つの能動素子はインバーター、ＮＡＮＤゲート、ノアゲートのうち一つであってもよく、前記スイッチング素子は３端子スイッチ、または、前記第１制御クロック信号を制御端子で受信するマルチプレクサであってもよい。
【００１１】
前記複数の受動遅延素子それぞれは電源電圧と接続されるＰＭＯＳキャパシタ、及び接地電圧と接続され、接続ノードで前記ＰＭＯＳキャパシタに接続されるＮＭＯＳキャパシタを含むことができる。
【００１２】
前記複数の受動遅延素子それぞれは前記接続ノードで前記ＰＭＯＳキャパシタと前記ＮＭＯＳキャパシタに接続されるトランスミッションゲートをさらに含み、また、前記接続ノードで前記ＰＭＯＳキャパシタと前記ＮＭＯＳキャパシタに接続され、二つの入力端子に同一な入力が印加されるマルチプレクサをさらに含むことができる。
【００１３】
前記複数の受動遅延素子それぞれは二つの入力端子に同一な入力が印加されるマルチプレクサを含むことができる。
【００１４】
前記制御クロック生成部は前記第１制御クロック信号を生成するクロック生成器、及び前記第１制御クロック信号を遅延させ、前記第２制御クロック信号で提供する遅延素子を含むことができる。
【００１５】
また、上記目的を達成するためになされた本発明による乱数発生器は、出力信号提供部、遅延制御部、サンプリング部及び制御クロック生成器を含むことを特徴とする。前記出力信号提供部はエントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子を含み、制御クロック信号の第１レベルではメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）状態で収斂し、前記制御クロック信号の第２レベルでは遅延制御信号によって周波数が可変で発振する出力信号を提供する。前記遅延制御部は前記制御クロック信号に基づいて前記遅延制御信号を提供する。前記サンプリング部は前記制御クロック信号に応答して前記発振する出力信号をサンプリングしてランダムビットで提供する。前記制御クロック生成器は前記制御クロック信号を生成する。
【００１６】
前記出力信号提供部は前記第１制御クロック信号の第１レベルでは前記一つの能動素子の入力を収斂経路に接続し、前記第１制御クロック信号の第２レベルでは前記一つの能動素子の入力を発振経路に接続するスイッチング素子、及び前記第１制御クロック信号の第２レベルで前記遅延制御信号に応答して前記発振する出力信号の周波数を決める複数の受動遅延素子を具備する可変受動遅延部をさらに含むことができる。
【発明の効果】
【００１７】
本発明に実施形態によると、乱数発生器はエントロピーソースとして動作する一つの能動素子だけを含み構成されるので、工程変化に伴うトランジスタのミスマッチによる影響を減少させることができる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施形態に係る乱数発生器を示したブロック図である。
【図２】本発明の一実施形態に係る図１の乱数発生器を示した回路図である。
【図３】本発明の他の実施形態に係る図１の乱数発生器を示した回路図である。
【図４】第１制御クロック信号が第１レベルの時の、インバーターの接続関係を示す。
【図５】図３の乱数発生器で入出力される信号を示す。
【図６】図３の乱数発生器から提供される出力信号を説明するための図面である。
【図７】本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【図８】本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【図９】本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【図１０】本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【図１１】本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【図１２】本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【図１３】本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【図１４】本発明の一実施形態に係る乱数発生器を示したブロック図である。
【図１５】本発明の一実施形態に係る図１４の乱数発生器を示した回路図である。
【図１６】図１５の乱数発生器の信号を示した図面である。
【図１７】本発明の他の実施形態に係る図１４の乱数発生器を示した回路図である。
【図１８】本発明のまた他の実施形態に係る図１４の乱数発生器を示した回路図である。
【図１９】本発明のまた他の実施形態に係る図１４の乱数発生器を示した回路図である。
【図２０】本発明のまた他の実施形態に係る図１４の乱数発生器を示した回路図である。
【図２１】本発明の一実施形態に係る複合型乱数発生器の構成を示したブロック図である。
【図２２】本発明の他の実施形態に係る複合型乱数発生器の構成を示したブロック図である。
【図２３】本発明のまた他の実施形態に係る複合型乱数発生器の構成を示したブロック図である。
【図２４】本発明のまた他の実施形態に係る複合型乱数発生器の構成を示したブロック図である。
【図２５】本発明の一実施形態に係るＩＣカードを示す。
【図２６】図２５のＩＣカードに搭載されるＩＣカード用のチップの構成を示したブロック図である。
【図２７】本発明の一実施形態に係る非接触ＩＣカードを示す。
【発明を実施するための形態】
【００１９】
本明細書で開示する本発明の実施形態に対して、特定の構造的又は機能的説明は単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施され、本明細書で説明した実施形態に限定されるものと解釈してはならない。
【００２０】
本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面を参照しながら本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。
【００２１】
第１、第２などの用語は多様な構成要素を説明するために使用することができるが、これらの構成要素は用語によって限定されてはならない。用語は１つの構成要素を他の構成要素から区別する目的として使用することができる。例えば、本発明の権利範囲から逸脱せずに第１構成要素は第２構成要素と命名することができ、同様に第２構成要素も第１構成要素と命名することができる。
【００２２】
ある構成要素が他の構成要素に「接続され」る、又は「接続されて」いると言及した場合には、その他の構成要素に直接的に接続されたり、又は接続されていたりすることもあるが、中間に他の構成要素が存在することもあると理解すべきである。反面、ある構成要素が他の構成要素に「直接接続され」る、又は「直接接続されて」いると言及した場合には、中間に他の構成要素が存在しないことと理解すべきである。構成要素の間の関係を説明する他の表現、即ち「〜間に」と「すぐに〜間に」、又は「〜に隣接する」と「〜に直接隣接する」等も同じように解釈すべきである。
【００２３】
本明細書で使用する用語は単に特定の実施形態を説明するために使用するものであり、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」又は「有する」等の用語は明細書上に記載した特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであって、１つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものなどの存在、又は付加の可能性を、予め排除しないことと理解すべきである。
【００２４】
また、特に定義しない限り、技術的或いは科学的用語を含んで、ここで使用する全ての用語は、本発明が属する技術分野で通常の知識を有する者であれば、一般的に理解されることと同一な意味を有する。一般的に使用される辞書において定義する用語と同じ用語は関連技術の文脈上に有する意味と一致する意味を有することと理解すべきであり、本明細書において明白に定義しない限り、理想的或いは形式的な意味として解釈してはならない。
【００２５】
以下、本発明のイメージセンサ及びその製造方法を実施するための形態の具体例を、図面を参照しながらより詳細に説明する。図面上の同じ構成要素に対しては同じ参照符号を使用し、同じ構成要素に対して重複する説明は省略する。
【００２６】
図１は本発明の一実施形態に係る乱数発生器を示したブロック図である。
【００２７】
図１を参照すれば、本発明の一実施形態に係る乱数発生器１０は制御クロック生成部１００、出力信号提供部２００及びサンプリング部４００を含む。
【００２８】
制御クロック生成部１００はクロック生成器１１０及び遅延部１２０を含む。クロック生成器１１０は第１制御クロック信号ＣＣＬＫ１を生成し、遅延部１２０は第１制御クロック信号ＣＣＬＫ１を遅延させ第２制御クロック信号ＣＣＬＫ２を提供する。
【００２９】
出力信号提供部２００はエントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子２２０を含み、第１制御クロック信号ＣＣＬＫ１の第１レベルではエントロピーが蓄積されてメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）状態で収斂し、第１制御クロック信号ＣＣＬＫ１の第２レベルでは発振する出力信号ＯＵＴを提供する。より具体的に、出力信号提供部２００はスイッチング素子２１０、エントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子２２０及び受動遅延部３００を含み構成できる。
【００３０】
スイッチング素子２１０は第１制御クロック信号ＣＣＬＫ１の第１レベルでは能動素子２２０の入力を収斂経路Ｓ１に接続し、第１制御クロック信号ＣＣＬＫ１の第２レベルでは能動素子２２０の入力を発振経路Ｓ２に接続する。後述するが、第１制御クロック信号ＣＣＬＫ１の第１レベルでは能動素子２２０の入力と出力が相互接続されて能動素子２２０はフィードバックループを構成する。第１制御クロック信号ＣＣＬＫ１の第２レベルでは能動素子２２０の入力は受動遅延部３００の出力と接続されて出力信号提供部２００はリング発振器として発振動作を遂行する。
【００３１】
サンプリング部４００は第２制御クロック信号ＣＣＬＫ２に同期して出力信号ＯＵＴをサンプリングしてランダムビットＲＢで提供する。
【００３２】
図２は本発明の一実施形態に係る図１の乱数発生器を示した回路図である。
【００３３】
図２を参照すれば、乱数発生器１１は制御クロック生成部１００、出力信号提供部２０１及びサンプリング部４１０を含み構成される。
【００３４】
出力信号提供部２０１はエントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つのインバーター２２１を含み第１制御クロック信号ＣＣＬＫ１の第１レベルではメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）状態で収斂し、第１制御クロック信号ＣＣＬＫ１の第２レベルでは発振する出力信号ＯＵＴを提供する。  より具体的に、出力信号提供部２０１は３端子スイッチ２１１、エントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つのインバーター２２１及び受動遅延部３０１を含み構成される。すなわち、図２の実施形態では図１のスイッチング素子２１０が３端子スイッチ２１１で具現され、エントロピー（ｅｎｔｒｏｐｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子２２０がインバーター２２１で構成される。
【００３５】
受動遅延部３０１はカスケード接続される複数の受動遅延素子  ３１１、３１２、３１３を含むことができる。受動遅延素子３１１はトランスミッションゲート３１１１、ＰＭＯＳキャパシタ３１１２及びＮＭＯＳキャパシタ３１１３を含み構成される。ここで、トランスミッションゲート３１１１はＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成でき、ＰＭＯＳキャパシタ３１１２は電源電圧ＶＤＤに接続され、接続ノードＮ１でトランスミッションゲート３１１１と接続される。また、ＮＭＯＳキャパシタ３１１３は接地電圧に接続され、接続ノードＮ１でトランスミッションゲート３１１１と接続される。
【００３６】
受動遅延素子３１２はトランスミッションゲート３１２１、ＰＭＯＳキャパシタ３１２２及びＮＭＯＳキャパシタ３１２３を含み構成される。ここで、トランスミッションゲート３１２１はＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成でき、ＰＭＯＳキャパシタ３１２２は電源電圧ＶＤＤに接続され、接続ノードＮ２でトランスミッションゲート３１２１と接続される。また、ＮＭＯＳキャパシタ３１２３は接地電圧に接続され、接続ノードＮ２でトランスミッションゲート３１２１と接続される。
【００３７】
受動遅延素子３１３はトランスミッションゲート３１３１、ＰＭＯＳキャパシタ３１３２及びＮＭＯＳキャパシタ３１３３を含み構成される。ここで、トランスミッションゲート３１３１はＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成ができ、ＰＭＯＳキャパシタ３１３２は電源電圧ＶＤＤに接続され、接続ノードＮ３でトランスミッションゲート３１３１と接続される。またＮＭＯＳキャパシタ３１３３は接地電圧に接続され、接続ノードＮ３でトランスミッションゲート３１３１と接続される。
【００３８】
受動遅延部３０１を構成するトランジスタは全て標準ＣＭＯＳ工程によって製造される受動素子である。すなわち、出力信号提供部２０１は一つの能動素子（ここではインバーター２２１）だけを含み構成される。
【００３９】
サンプリング部４１０はＤフリップフロップで構成されて第２制御クロック信号ＣＣＬＫ２に同期して出力信号ＯＵＴをサンプリングしてランダムビットＲＢで提供する。
【００４０】
図３は本発明の他の実施形態に係る図１の乱数発生器を示す回路図である。
【００４１】
図３を参照すれば、乱数発生器１２は制御クロック生成部１００、出力信号提供部２０２及びサンプリング部４１０を含み構成される。
【００４２】
図３の乱数発生器１２と図２の乱数発生器１１との違いは出力信号提供部２０２を構成するスイッチング素子が図２とは異なりマルチプレクサ２１２で具現されるという点である。他の構成要素は図２の乱数発生器１１と同一なので他の構成要素に対する詳細な説明は省略する。図３の乱数発生器１２においてスイッチング素子で動作するマルチプレクサ２１２は制御端子に第１制御クロック信号ＣＣＬＫ１が印加されて、第１制御クロック信号ＣＣＬＫ１の第１レベルでは能動素子２２０の入力を収斂経路Ｓ１に接続し、第１制御クロック信号ＣＣＬＫ１の第１レベルでは能動素子２２０の入力を発振経路Ｓ２に接続する。  
【００４３】
図４は第１制御クロック信号が第１レベルである時、インバーターの接続関係を示す。
【００４４】
図４を参照すれば、第１制御クロック信号ＣＣＬＫ１が第１レベルである時、エントロピーソースとして動作するインバーター２２１は入力と出力が接続されてフィードバックループを構成する。ここで、インバーター２２１自体のディレイがインバーター２２１の出力からインバーター２２１の入力までのフィードバックループのディレイより大きければ、インバーター２２１の出力はメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ；準安定）状態を維持することになる。インバーター２２１の出力がメタステーブル状態を維持する間はインバーター２２１の出力は論理ハイや論理ローと解釈されない。第１制御クロック信号ＣＣＬＫ１が第１レベルである時、インバーター２２１の出力は図３の受動遅延部３０１の受動遅延素子３１１、３１２、３１３に接続される。ここで、第１制御クロック信号ＣＣＬＫ１が第１レベルである時、インバーター２２１の出力は論理ハイや論理ローと解釈されないため、出力信号ＯＵＴもメタステーブル状態となる。
【００４５】
図５は図３の乱数発生器で入出力される信号を示す。
【００４６】
図６は図３の乱数発生器で提供される出力信号を説明するための図面である。
【００４７】
図５を参照すれば、図３の乱数発生器１２の制御クロック生成部１００では一定の周期を有する第１制御クロック信号ＣＣＬＫ１を生成する。本発明の実施形態に係る乱数発生器１２の動作は二種類の動作モードに分けられる。１番目の動作モードは第１制御クロック信号ＣＣＬＫ１が第１レベル（例えば、ローレベル）の時の動作モードである。２番目の動作モードは第１制御クロック信号ＣＣＬＫ１が第２レベル（例えばハイレベル）の時の動作モードである。
【００４８】
第１動作モードは参照番号２３で「ＭＳ」と示されるモードでスイッチング素子（図１の２１０）がＳ１（収斂経路）に接続されたり、または、図３のマルチプレクサ２１２がＳ１（収斂経路）を選択するモードである。図３のマルチプレクサ２１２がＳ１（収斂経路）を選択することによって、インバーター２２１は入力と出力が接続されるフィードバックループを構成する。したがって、第１動作モードでは上述したようなメタステーブルな状態の電圧が出力電圧ＯＵＴで提供される。
【００４９】
第２動作モードは参照番号２３で「Ｇｅｎｅｒ．」と示されるモードとして、スイッチング端子（図１の２１０）がＳ２（収斂経路）に接続されたり、または、図３のマルチプレクサ２１２がＳ２（収斂経路）を選択するモードである。マルチプレクサ２１２がＳ２（収斂経路）を選択することによって、インバーター２２１と受動遅延部３０１の受動遅延素子３１１、３１２、３１３はリング発振器を形成して、メタステーブルな電圧に対して発振増幅動作を遂行して発振する出力信号ＯＵＴを提供する。第２動作モードでインバーター２１１自体の遅延は受動遅延部３０１の受動遅延素子３１１、３１２、３１３の遅延より小さければ、フルレンジ（ｆｕｌｌ−ｒａｎｇｅ）の発振が発生する。
【００５０】
また、第１動作モードでインバーター２１１のゲインと受動遅延部３０１の受動遅延素子３１１、３１２、３１３の伝達関数のゲインの積が１より大きくなれば、フルレンジ（ｆｕｌｌ−ｒａｎｇｅ）の発振がさらによく発生する。ここで、受動遅延部３０１の受動遅延素子３１１、３１２、３１３は受動（ｐａｓｓｉｖｅ）であるため、受動遅延部３０１の伝達関数のゲインは１より小さい正の実数となる。したがって、第１動作モードでインバーター２１１のゲインは１よりさらに大きくなければならない。また、第１動作モードでインバーター２１１の出力信号のフェーズとレベルはインバーター２１１の内部ノイズ（熱雑音）によって決定されるので、インバーター２１１はエントロピー源としての役割を遂行することができる。
【００５１】
インバーター２１１はエントロピー源としての役割を果たすと、第２動作モードで発振する出力信号ＯＵＴはランダム化し、予測することができなくなり、ランダムビットＲＢの無作為性は増加し、乱数発生器１２の性能は向上する。また、ここで、インバーター２１１のみ能動素子で構成されるため、インバーター２１１と受動遅延部３０１を構成するトランジスタのミスマッチは第１動作モードでメタステーブルな状態の出力信号ＯＵＴに影響を及ぼさない。また、インバーター２１１の閾値が変わるとしても、インバーター２１１の出力のメタステーブルな状態はインバーター２１１の閾値  について変化するので、インバーター２１１の出力はインバーター２１１の閾値に収斂することになる。
【００５２】
図２と図３では図１の能動素子２２０としてインバーターを例を挙げて説明したが、図１の能動素子２２０はＮＡＮＤゲート、または、ノアゲートなどを利用することができる。図１の能動素子２２０はＮＡＮＤゲート、または、ノアゲートなどで具現される場合には、二つの入力端子は一つの入力信号（インバーターの入力で入力される信号と対応）を共通で入力される。
【００５３】
図６は出力信号提供部で出力される出力信号を示す。
【００５４】
図６を参照すれば、区間ｔ０で第１制御クロック信号ＣＣＬＫ１が第１レベルの第１動作モードでは能動素子、すなわち、インバーター２２１で出力されるメタステーブル状態の電圧が出力信号ＯＵＴで提供される。インバーター２２１で出力されるメタステーブル状態の電圧は参照番号３１、３２で示されている。第１制御クロック信号ＣＣＬＫ１が第２レベルの第２動作モードではインバーター２２１と受動遅延部３０１の受動遅延素子３１１、３１２、３１３はリング発振器を形成して発振する出力信号ＯＵＴが出力信号提供部３０１で提供される。第２動作モードで発振する出力信号ＯＵＴは曲線３３、３４で示されている。
【００５５】
インバーター２２１では回路動作によって熱などが発生する。ここで、発生する熱は非可逆性を有するノイズ源となる。すなわち、インバーターの熱雑音（ｔｈｅｒｍａｌ  ｎｏｉｓｅ）を有する。第１動作モードｔ０区間ではメタステーブルな状態の電圧が出力される。このような熱雑音は不規則なものであり、第２動作モードで上方、または、下方に発振動作を始める。上方、または、下方での発振動作はランダムに始まるので、これに基づいたランダムビットも不規則になる。曲線３３はメタステーブルな状態の電圧が上方で先に発振動作を始めた場合である。曲線３４はメタステーブルな状態の電圧が上方で先に発振動作を始めた場合である。
【００５６】
どの方向に先に発振動作を始めるかによって、サンプリング部４１０でサンプリングされる値が変わることになる。「Ａ１」区間を例として挙げると、曲線３３ではハイレベル値がサンプリングされるが、曲線３４ではローレベル値がサンプリングされることになる。本発明の実施形態に係る乱数発生器１２ではハイレベル値がサンプリングされるか、ローレベル値がサンプリングされるか、ハイレベル値がサンプリングされるか分からない非周期性及び予測不可能性を有する。
【００５７】
サンプリング部４１０のサンプリング動作は発振が安定的に成る区間ｔ２で成り立つことになる。
【００５８】
区間ｔ１は遷移過程（ｔｒａｎｓｉｔｉｏｎ  ｐｒｏｃｅｓｓ）がなされる区間である。すなわち、発振が始まると、次第に振幅（ａｍｐｌｉｔｕｄｅ）が大きくなり、一定値で収斂することになる。この際、発振開始地点から収斂が完了する時点までの区間ｔ１を遷移過程区間という。遷移過程区間の所要時間は非常に小さい値（一般的にｎａｎｏ  ｓｅｃ．値を有する）であり、一般的に数周期以内になされる。  
【００５９】
また、サンプリング部４１０のサンプリング動作は遷移過程区間ｔ１が経過した後に、成されなければならないため、サンプリング  クロックの第２制御クロック信号ＣＣＬＫ２は第１制御クロック信号ＣＣＬＫ２に比べて一定遅延量ほど位相遅延信号となる。ここで、「一定遅延量」というのは、上述した遷移過程区間ｔ１の時間を考慮して決定できる。遷移過程区間ｔ１は最大電圧振幅、または、インバーティング素子（例えば、インバーター）の仕様などによって変わりうる値である。
【００６０】
エントロピーソースとして動作するインバーター２２１の熱雑音が動作するたびに変わるため、第２動作モードで発振する方向において不規則性を有する。したがって、サンプリング部４１０で出力されるランダムビットＲＢは参照番号２５に示されているように１、１、０、１で無作為性を有するようになる。参照番号２５で斜線で示された部分はメタステーブルな状態の電圧がサンプリング部４１０に印加されてサンプリング部４１０はこのメタステーブルな状態の電圧を論理ハイや論理ローとして認識しないため、サンプリング部４１０がランダムビットを出力しないということを示す。
【００６１】
図７は本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【００６２】
図７を参照すると、乱数発生器１３は制御クロック生成部１００、出力信号提供部２０３及びサンプリング部４１０を含み構成される。
【００６３】
図７の乱数発生器１３と図３の乱数発生器１２との違いは、出力信号提供部２０２を構成する能動素子が図３とは異なりＮＡＮＤゲート２２２で具現されるという点である。他の構成要素は図３の乱数発生器１２と同一なので他の構成要素に対する詳細な説明は省略する。ＮＡＮＤゲート２２２にはマルチプルレクサ２１２の出力が共通に入力される。
【００６４】
図８は本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【００６５】
図８を参照すれば、乱数発生器１４は制御クロック生成部１００、出力信号提供部２０４及びサンプリング部４１０を含み構成される。
【００６６】
図８の乱数発生器１４と図３の乱数発生器１２との違いは、出力信号提供部２０４の受動遅延部３０２を構成する複数の受動遅延素子３２１、３２２、３２３にある。受動遅延素子３２１はＰＭＯＳキャパシタ３２１１及びＮＭＯＳキャパシタ３２１２を含み構成される。ＰＭＯＳキャパシタ３２１１は電源電圧ＶＤＤに接続されてＮＭＯＳキャパシタ３２１２は接地電圧に接続される。ＰＭＯＳキャパシタ３２１１とＮＭＯＳキャパシタ３２１２は接続ノードＮ１で相互接続される。受動遅延素子３２２はＰＭＯＳキャパシタ３２２１及びＮＭＯＳキャパシタ３２２２を含み構成される。ＰＭＯＳキャパシタ３２２１は電源電圧ＶＤＤに接続されてＮＭＯＳキャパシタ３２２２は接地電圧に接続される。ＰＭＯＳキャパシタ３２２１とＮＭＯＳキャパシタ３２２２は接続ノードＮ２で相互接続される。受動遅延素子３２３はＰＭＯＳキャパシタ３２３１及びＮＭＯＳキャパシタ３２３２を含み構成される。ＰＭＯＳキャパシタ３２３１は電源電圧ＶＤＤに接続されてＮＭＯＳキャパシタ３２３２は接地電圧に接続される。ＰＭＯＳキャパシタ３２３１とＮＭＯＳキャパシタ３２３２は接続ノードＮ２で相互接続される。他の構成要素は図３の乱数発生器１２と同一なので他の構成要素に対する詳細な説明は省略する。受動遅延部３２１を構成するモストランジスタは全て標準ＣＭＯＳ工程によって製造され受動素子である。
【００６７】
図９は本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【００６８】
図９を参照すれば、乱数発生器１５は制御クロック生成部１００、出力信号提供部２０５及びサンプリング部４１０を含み構成される。
【００６９】
図９の乱数発生器１５と図３の乱数発生器１２との違いは出力信号提供部２０５の受動遅延部３０３を構成する複数の受動遅延素子３３１、３３２、３３３にある。
【００７０】
受動遅延素子３３１はマルチプレクサ３３１１、ＰＭＯＳキャパシタ３３１２及びＮＭＯＳキャパシタ３３１３を含み構成される。ＰＭＯＳキャパシタ３３１２は電源電圧ＶＤＤに接続され、接続ノードＮ１でマルチプレクサ３３１１と接続される。また、ＮＭＯＳキャパシタ３３１３は接地電圧に接続され、接続ノードＮ１でマルチプレクサ３３１１と接続される。マルチプレクサ３３１１には一つの入力が共通で印加される。受動遅延素子３３２はマルチプレクサ３３２１、ＰＭＯＳキャパシタ３３２２及びＮＭＯＳキャパシタ３３２３を含み構成される。ここで、ＰＭＯＳキャパシタ３３２２は電源電圧ＶＤＤに接続され、接続ノードＮ２でマルチプレクサ３３２１と接続される。また、ＮＭＯＳキャパシタ３３２３は接地電圧に接続され、接続ノードＮ２でマルチプレクサ３３２１と接続される。マルチプレクサ３３２１には一つの入力が共通で印加される。受動遅延素子３３３はマルチプレクサ３３３１、ＰＭＯＳキャパシタ３３３２及びＮＭＯＳキャパシタ３３３３を含み構成される。ここで、ＰＭＯＳキャパシタ３３３２は電源電圧ＶＤＤに接続され、接続ノードＮ３でマルチプレクサ３３３１と接続される。また、ＮＭＯＳキャパシタ３３３３は接地電圧に接続され、接続ノードＮ３でマルチプレクサ３３３１と接続される。受動遅延部３０１を構成する素子は全て標準ＣＭＯＳ工程によって製造され受動素子である。
【００７１】
図１０は本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【００７２】
図１０を参照すれば、乱数発生器１６は制御クロック生成部１００、出力信号提供部２０６及びサンプリング部４１０を含み構成される。
【００７３】
図１０の乱数発生器１６と図９の乱数発生器１５との違いは出力信号提供部２０６の受動遅延部３０４を構成する複数の受動遅延素子３４１、３４２、３４３にある。
【００７４】
受動遅延素子３４１はマルチプレクサ３４１１及びキャパシタ３４１２を含む。マルチプレクサ３４１１とキャパシタ３４１２は接続ノードＮ１で接続され、キャパシタ３４１２は接地電圧に接続される。マルチプレクサ３４１１には一つの入力が共通で印加される。  受動遅延素子３４２はマルチプレクサ３４２１及びキャパシタ３４２２を含む。マルチプレクサ３４２１とキャパシタ３４２２は接続ノードＮ２で接続され、キャパシタ３４２２は接地電圧に接続される。マルチプレクサ３４２１には一つの入力が共通で印加される。受動遅延素子３４３はマルチプレクサ３４３１及びキャパシタ３４３２を含む。マルチプレクサ３４３１とキャパシタ３４３２は接続ノードＮ３で接続され、キャパシタ３４３２は接地電圧に接続される。マルチプレクサ３４３１には一つの入力が共通で印加される。受動遅延部３０４を構成する素子は全て受動素子である。
【００７５】
図１１は本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【００７６】
図１１を参照すれば、乱数発生器１７は制御クロック生成部１００、出力信号提供部２０７及びサンプリング部４１０を含み構成される。
【００７７】
図１１の乱数発生器１７と図１０の乱数発生器１６との違いは出力信号提供部２０７の受動遅延部３０５を構成する複数の受動遅延素子３５１、３５２、３５３にある。
【００７８】
受動遅延素子３５１はマルチプレクサ３５１１を含む。マルチプレクサ３５１１には一つの入力が共通で印加される。受動遅延素子３５２はマルチプレクサ３５２１を含む。マルチプレクサ３５２１には一つの入力が共通で印加される。受動遅延素子３５３はマルチプレクサ３５３１を含む。マルチプレクサ３５３１には一つの入力が共通で印加される。受動遅延部３０５を構成する素子は全て受動素子である。
【００７９】
図１２は本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【００８０】
図１２を参照すれば、乱数発生器１８は制御クロック生成部１０２、出力信号提供部２０８及びサンプリング部４１０を含み構成される。
【００８１】
図１２の乱数発生器１８と図１１の乱数発生器１７との違いは制御クロック生成部１０２を構成する遅延素子がインバーター１２１で構成されるという点である。
【００８２】
図１３は本発明のまた他の実施形態に係る図１の乱数発生器を示した回路図である。
【００８３】
図１３を参照すれば、乱数発生器１９は制御クロック生成部１００、出力信号提供部２０９及びサンプリング部４１０を含み構成される。
【００８４】
図１３の乱数発生器１９と図１１の乱数発生器１７との違いは、出力信号提供部２０９の受動遅延部３０６が排他的論理和ゲート３６４をさらに含むということである。
【００８５】
受動遅延部３０６は受動遅延素子３６１、３６２、３６３及び排他的論理和ゲート３６４を含む。受動遅延素子３６１はマルチプレクサ３６１１を含む。マルチプレクサ３６１１には一つの入力が共通で印加される。受動遅延素子３６２はマルチプレクサ３６２１を含む。マルチプレクサ３６２１には一つの入力が共通で印加される。  受動遅延素子３６３はマルチプレクサ３６３１を含む。マルチプレクサ３６３１には一つの入力が共通で印加される。マルチプレクサ３６１１、３６２１、３６１３の出力は排他的論理和ゲート３６４に接続される。排他的論理和ゲート３６４の出力はサンプリング部４１０を構成するＤフリップフロップに接続されて第２制御クロック信号ＣＣＬＫ２に同期してサンプリングされる。マルチプレクサ３６１１、３６２１、３６１３の出力が排他的論理和ゲート３６４に接続されれば、図６を参照して説明された移転区間ｔ１での０から１へのトランジション（ｔｒａｎｓｉｔｉｏｎ）及び／または、１から０へのトランジションのサンプリング確率が増加する。また、排他的論理和ゲート３６４に接続されるマルチプレクサ３６１１、３６２１、３６１３の出力の個数はタップ（図示せず）を用いて可変的に選択できる。
【００８６】
図１４は本発明の一実施形態に係る乱数発生器を示したブロック図である。
【００８７】
図１４を参照すれば、本発明の一実施形態に係る乱数発生器５０は制御クロック生成器５１０、出力信号提供部６００、サンプリング部８０００及び遅延制御部９００を含む。
【００８８】
制御クロック生成器５１０は制御クロック信号ＣＣＬＫを生成して出力信号提供部６００、サンプリング部８００及び遅延制御部９００に提供する。図１４では制御クロック生成器５１０が一つの制御クロック信号ＣＣＬＫを生成することとして図示したが、制御クロック生成器５１０は複数の制御クロックを生成して、それぞれ出力信号提供部６００、サンプリング部８００及び遅延制御部９００に提供することもできる。
【００８９】
出力信号提供部６００はエントロピーソースとして動作する一つの能動素子６２０を含み、制御クロック信号ＣＣＬＫの第１レベルではメタステーブルエントロピーが蓄積されてメタステーブル（ｍｅｔａ−ｓｔａｂｌｅ）状態で収斂して、制御クロック信号ＣＣＬＫの第２レベルでは発振する出力信号ＯＵＴを提供しつつ、発振する出力信号ＯＵＴ信号の周波数は遅延制御部９００で提供される遅延制御信号ＤＣＳによって可変にできる。より具体的に、出力信号提供部６００はスイッチング素子６１０、エントロピー（ｅｎｔｒｏｐｈｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子６２０及び可変受動遅延部７００を含み構成できる。
【００９０】
スイッチング素子６１０は制御クロック信号ＣＣＬＫの第１レベルでは能動素子６２０の入力を収斂経路Ｓ１に接続し、制御クロック信号ＣＣＬＫの第２レベルでは能動素子６２０の入力を発振経路Ｓ２に接続する。後述するが、制御クロック信号ＣＣＬＫの第１レベルでは能動素子６２０の入力と出力が相互接続されて能動素子６２０はフィードバック接続される。制御クロック信号ＣＣＬＫの第２レベルでは能動素子６２０の入力は可変受動遅延部７００の出力と接続されて出力信号提供部６００はリング発振器として発振動作を遂行する。この時、可変受動遅延部７００に印加される遅延制御信号ＤＣＳによって発振する出力信号ＯＵＴの周波数が可変にできる。
【００９１】
サンプリング部８００は、制御クロック信号ＣＣＬＫに応答して発振する出力信号ＯＵＴをサンプリングしてランダムビットＲＢで提供する。
【００９２】
遅延制御部９００は、制御クロック信号ＣＣＬＫに基づいて遅延制御信号ＤＣＳを生成し、生成された遅延制御信号ＤＣＳを可変受動遅延部７００に提供する。
【００９３】
図１５本発明の一実施形態に係る図１４の乱数発生器を示した回路図である。
【００９４】
図１５を参照すれば、乱数発生器５１は制御クロック生成器５１０、出力信号提供部６０１サンプリング部８００及び遅延制御部９００を含み構成される。
【００９５】
出力信号提供部６０１はエントロピー（ｅｎｔｒｏｐｈｙ）ソース（ｓｏｕｒｃｅ）として動作する一つのインバーター６２１を含み制御クロック信号ＣＣＬＫの第１レベルではメタステイブル（ｍｅｔａ−ｓｔａｂｌｅ）状態で収斂し、制御クロック信号ＣＣＬＫの第２レベルでは遅延制御信号ＤＣＳによって周波数が可変で発振する出力信号ＯＵＴを提供する。より具体的に、出力信号提供部６０１は３端子スイッチ６１１、エントロピー（ｅｎｔｒｏｐｈｙ）ソース（ｓｏｕｒｃｅ）として動作する一つのインバーター６２１及び可変受動遅延部７０１を含み構成できる。すなわち、図１５の実施形態では図１４のスイッチング素子６１０が３端子スイッチ６１１で具現され、エントロピー（ｅｎｔｒｏｐｈｙ）ソース（ｓｏｕｒｃｅ）として動作する一つの能動素子６２０がインバーター６２１で構成される。
【００９６】
可変受動遅延部７０１はカスケード接続される複数の受動遅延素子７１１、７１２、７１３と複数のスイッチ７１４、７１５、７１６を含むことができる。受動遅延素子７１１はトランスミッションゲート７１１１、ＰＭＯＳキャパシタ７１１２及びＮＭＯＳキャパシタ７１１３を含み構成される。ここで、トランスミッションゲート７１１１はＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成でき、ＰＭＯＳキャパシタ７１１２は電源電圧ＶＤＤに接続され、接続ノードＮ１でトランスミッションゲート７１１１と接続される。また、ＮＭＯＳキャパシタ７１１３は接地電圧に接続され、接続ノードＮ１でトランスミッションゲート７１１１と接続される。  
【００９７】
受動遅延素子７１２はトランスミッションゲート７１２１、ＰＭＯＳキャパシタ７１２２及びＮＭＯＳキャパシタ７１２３を含み構成される。ここで、トランスミッションゲート７１２１はＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成でき、ＰＭＯＳキャパシタ７１２２は電源電圧ＶＤＤに接続され、接続ノードＮ２でトランスミッションゲート７１２１と接続される。また、ＮＭＯＳキャパシタ７１２３は接地電圧に接続され、接続ノードＮ２でトランスミッションゲート７１２１と接続される。  
【００９８】
受動遅延素子７１３はトランスミッションゲート７１３１、ＰＭＯＳキャパシタ７１３２及びＮＭＯＳキャパシタ７１３３を含み構成される。ここで、トランスミッションゲート７１３１はＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成でき、ＰＭＯＳキャパシタ７１３２は電源電圧ＶＤＤに接続され、接続ノードＮ３でトランスミッションゲート３１３１と接続される。また、ＮＭＯＳキャパシタ７１３３は接地電圧に接続され、接続ノードＮ３でトランスミッションゲート７１３１と接続される。
【００９９】
スイッチ７１４、１４５、７１６はそれぞれノードＭ１、Ｍ２、Ｍ３と発振経路Ｓ２の間に接続される。ノード（Ｍ１、Ｍ２、Ｍ３はそれぞれ接続ノードＮ１、Ｎ２、Ｎ３と接続される。遅延制御信号ＤＣＳによってスイッチ７１４、１４５、７１６のうち一つが接続されると、接続されるスイッチによって出力信号提供部６０４が発振動作を遂行する時（すなわち、制御クロック信号の第２レベルで）の遅延量が決定されて発振する出力信号ＯＵＴの周波数が決定される。すなわち、遅延制御信号ＤＣＳによって接続されるスイッチによって発振動作を遂行する複数の受動遅延素子７１１、７１２、７１３の数が変わり発振する出力信号ＯＵＴの周波数が変わる。
【０１００】
可変受動遅延部７０１を構成するトランジスタは全て標準ＣＭＯＳ工程によって製造されて受動素子である。すなわち、出力電圧提供部６０１は一つの能動素子（ここではインバーター６２１）だけを含み構成される。
【０１０１】
図１６は図１５の乱数発生器の信号を示した図面である。
【０１０２】
図１６を参照すれば、図１５の乱数発生器５１の制御クロック生成器５１０では一定の周期を有する制御クロック信号ＣＣＬＫを生成する。
【０１０３】
本発明の実施形態に係る乱数発生器１５の動作は二種類の動作モードに分けられる。１番目の動作モードは制御クロック信号ＣＣＬＫが第１レベル（例えば、ローレベル）の時の動作モードである。２番目の動作モードは制御クロック信号ＣＣＬＫが第２レベル（例えばハイレベル）の時の動作モードである。
【０１０４】
第１動作モードではスイッチング素子（図１５の６１１）がＳ１（収斂経路）に接続され、第２動作モードではスイッチング素子６１１がＳ２（発振経路）に接続される。スイッチング素子６１１がＳ１（収斂経路）に接続さると、インバーター６２１は入力と出力が接続されるフィードバックループを構成する。したがって、第１動作モードでは上述した通り、メタステーブルな状態の電圧が出力電圧ＯＵＴで提供される。
【０１０５】
第２動作モードでスイッチング素子６１１がＳ２（発振経路）に接続されると、インバーター６２１と受動遅延部３０１の受動遅延素子３１１、３１２、３１３のうち遅延制御信号ＤＣＳによって選択される一部、または、全てはリング発振器を形成し、メタステーブルな電圧に対して発振増幅動作を遂行して周波数が変化する発振する出力信号ＯＵＴを提供する。サンプリングクロック信号（ＳＡＭＰＬＩＮＧ  ＣＬＫ）に基づいて発振する出力信号ＯＵＴがサンプリングされてランダムビットＲＢで提供される。ここで、サンプリングクロック信号（ＳＡＭＰＬＩＮＧ  ＣＬＫ）は制御クロック信号ＣＣＬＫに応答して、サンプリング部８００内部で生成される信号である。
【０１０６】
図１７は本発明の他の実施形態に係る図１４の乱数発生器を示した回路図である。
【０１０７】
図１７を参照すれば、乱数発生器５２は制御クロック生成器５１０、出力信号提供部６０２、サンプリング部８００及び遅延制御部９００を含み構成される。
【０１０８】
図１７の乱数発生器５２と図１５の乱数発生器５１との違いは出力信号提供部６０２の可変受動遅延部７０２の構成にある。他の構成要素は図１５の乱数発生器５１と同一なので他の構成要素に対する詳細な説明は省略する。可変受動遅延部７０２は複数のＤマルチプレクサ７２１、７２２、インバーター７２３及びパスゲート７２４を含み構成される。Ｄマルチプレクサ７２１、７２２の制御端子には遅延制御信号ＤＣＳが印加され、第１出力端子は発振経路Ｓ２に接続され、第２出力端子は次のＤマルチプレクサに接続される。最終Ｄマルチプレクサ（図示せず）の第２出力端子はパスゲート７２４に接続され、パスゲートの制御端子はインバーター７２３に接続される。Ｄマルチプレクサ７２１、７２２、．．．はディレイチェーンを形成するのに、第２動作モードで遅延制御信号ＤＣＳによってＤマルチプレクサ７２１、７２２、．．．のうち一部、または、一つがインバーター６２３と共にリング発振器を形成する。リング発振器に含まれるＤマルチプレクサ７２１、７２２、．．．の個数によって発振する出力信号ＯＵＴの周波数が変わることになる。
【０１０９】
図１８は本発明のまた他の実施形態に係る図１４の乱数発生器を示した回路図である。
【０１１０】
図１８を参照すれば、乱数発生器５３は制御クロック生成器５２０、出力信号提供部６０３サンプリング部８１０及び遅延制御部９１０を含み構成される。図１８の乱数発生器５３は出力信号提供部６０３、サンプリング部８１０及び遅延制御部９１０の構成において図１７の乱数発生器５２と違いである。
【０１１１】
出力信号提供部６０３は制御クロック信号ＣＣＬＫを遅延させてマルチプレクサ６１３の制御信号として提供する遅延器６２５を含む点が図１７の乱数発生器５２の出力信号提供部６０２と違いがある。
【０１１２】
サンプリング部８１０は分周器８１１、Ｄフリップフロップ８１２、シフトレジスタ８１３及び排他的論理和ゲート８１４を含む。
【０１１３】
分周器８１１は制御クロック信号ＣＣＬＫを２分周してＤフリップフロップ８１２に提供する。Ｄフリップフロップ８１２は分周された制御クロック信号に同期して発振する出力信号ＯＵＴをサンプリングしてシフトレジスタ８１３に提供する。シフトレジスタ８１３は、Ｄフリップフロップ８１２の出力のサンプリングされた出力信号を分周されたクロック信号に応答して順次的に保存して出力する。排他的論理和ゲート８１４は、シフトレジスタ８１３の出力に対し排他的論理和演算を遂行してランダムビットＲＢで提供する。シフトレジスタ８１３の出力に対し排他的論理和演算を遂行すれば、０から１へのトランジション（ｔｒａｎｓｉｔｉｏｎ）及び／または、１から０へのトランジションのサンプリング確率を増加させることができる。
【０１１４】
遅延制御部９１０は分周器９１１、カウンター９１２及びデコード９１３を含み構成される。
【０１１５】
分周器９１１は制御クロック信号ＣＣＬＫを２分周してカウンター９１２に提供する。カウンター９１２は分周器９１１の出力の分周された制御クロック信号ＣＣＬＫをカウンティングしてデコード９１３に提供する。デコード９１３はカウンター９１２の出力をデコーディングして遅延制御信号ＤＣＳとしてＤマルチプレクサ７２１、７２２に提供する。遅延制御信号ＤＣＳによってＤマルチプレクサ７２１、７２２の入力が第１出力端子（上位出力端子）または、第２出力端子（下位出力端子）のうちの一つに接続される。例えば、Ｄマルチプレクサ７２１の入力が第１出力端子に接続されると、第２動作モードでリング発振器にはＤマルチプレクサ７２１が含まれる。例えば、マルチプレクサ７２１の入力が第２出力端子に接続され、Ｄマルチプレクサ７２２の入力が第１出力端子に接続されると、第２動作モードでリング発振器にはＤマルチプレクサ７２１、７２２が含まれる。
【０１１６】
図１９は本発明のまた他の実施形態に係る図１４の乱数発生器を示した回路図である。
【０１１７】
図１９を参照すれば、乱数発生器５４は制御クロック生成器５２０、出力信号提供部６０３、サンプリング部８１０及び遅延制御部９２０を含み構成される。図１９の乱数発生器５４は遅延制御部９２０の構成において図１８の乱数発生器５３と違いがある。
【０１１８】
遅延制御部８２０は分周器９２１、ＬＦＳＲ（ｌｉｎｅａｒ  ｆｅｅｄｂａｃｋ、ｓｈｉｆｔ  ｒｅｇｉｓｔｅｒ  ９２２）及びデコード９１３を含み構成される。
【０１１９】
分周器９１２は制御クロック信号ＣＣＬＫを２分周してカウンター９１２に提供する。ＬＦＳＲ９１２は分周器９１１の出力の分周された制御クロック信号ＣＣＬＫに対して線形フィードバックシフティング動作を遂行してデコード９２３に提供する。デコード９２３はＬＦＳＲ９２２の出力をデコーディングして遅延制御信号ＤＣＳとしてマルチプレクサ７２１、７２２に提供する。
【０１２０】
図２０は本発明のまた他の実施形態に係る図１４の乱数発生器を示した回路図である。
【０１２１】
図２０を参照すれば、乱数発生器５５は制御クロック生成器５２０、出力信号提供部６０３サンプリング部８１０及び遅延制御部９１０を含み構成される。図２０の乱数発生器５５はサンプリング部８２０構成において図１８の乱数発生器５３と違いがある。
【０１２２】
サンプリング部８２０は分周器８２１、８２２、Ｄフリップフロップ８２３、シフトレジスタ８２４、排他的論理和ゲート８２５及びＤフリップフロップ８２５を含み構成される。
【０１２３】
分周器８２１、８２２はそれぞれ制御クロック信号ＣＣＬＫを２分周する。Ｄフリップフロップ８２３は分周器８２１で提供される分周された制御クロック信号ＣＣＬＫに同期して発振する出力信号ＯＵＴをサンプリングしてシフトレジスタ８２４に提供する。シフトレジスタ８２４はＤフリップフロップ８１３の出力のサンプリングされた出力信号を分周されたクロック信号に応答して順次的に保存して出力する。排他的論理和ゲート８２５はシフトレジスタ８２４の出力に対して排他的論理和演算を遂行する。Ｄフリップフロップ８２６は分周器８２２で提供される分周された制御クロック信号に同期して排他的論理和ゲート８２５の出力をサンプリングしてランダムビットＲＢで提供する。
【０１２４】
図１４及び図１５、図１８〜図２０を参照して説明した乱数発生器も図１〜図１３を参照して説明した乱数発生器と同一に出力信号提供部（例えば図１４の６００）が一つの能動素子６１０だけを具備してスイッチング素子６１０及び可変受動遅延部７００は受動素子で構成されて第１動作モードではメタステーブル状態で収斂して第２動作モードでは発振する出力信号ＯＵＴを提供することができる。
【０１２５】
図２１は本発明の一実施形態に係る複合型乱数発生器の構成を示したブロック図である。
【０１２６】
図２１を参照すれば、複合型乱数発生器１１００は複数の乱数発生部１１１１、１１２１、１１３１排他的論理和ゲート１１２０及びサンプリング部１１３０を含む。  
【０１２７】
複数の乱数発生部１１１１、１１２１、１１３１はそれぞれ図１の乱数発生器１０または、図１４の乱数発生器５０を含み構成できる。複数の乱数発生部１１１１、１１２１、１１３１はエントロピーソースとして動作する一つの能動素子を具備してイネーブル信号ＥＮ及びクロック信号ＣＬＫに応答してそれぞれランダム信号ＲＳ１、ＲＳ２、ＲＳｎを発生する。ここで、イネーブル信号ＥＮは乱数発生部１１１１、１１２１、１１３１をイネーブルさせる信号であり、クロック信号ＣＬＫはランダム信号ＲＳ１、ＲＳ２、ＲＳｎを生成するために発振する出力信号（図１参照）をサンプリングするのに使われることができる信号である。サンプリング部１１３０はＤフリップフロップで構成されてサンプリングクロック信号ＳＣＬＫに同期して排他的論理和ゲート１１２０の出力をサンプリングしてランダムビットＲＢで提供する。排他的論理和ゲート１１２０はランダム信号  ＲＳ１、ＲＳ２、ＲＳｎに対して排他的論理和演算を遂行する。排他的論理和演算はランダム信号ＲＳ１、ＲＳ２、ＲＳｎが相異なるレベルの場合にだけハイレベルになるので、排他的論理和ゲート１１２０を使うとランダムビットＲＢの不規則性と予測不可能性が増加する。
【０１２８】
図２２は本発明の他の実施形態に係る複合型乱数発生器の構成を示したブロック図である。
【０１２９】
図２２を参照すれば、複合型乱数発生器１２００は複数の乱数発生部１２１１、１２１２、１２１３、複数の遅延素子１２２１、１２２２、１２２３、１２２４、排他的論理和ゲート１２３０及びサンプリング部１２４０を含む。複数の乱数発生部１２１１、１２２１、１２３１はそれぞれ図１の乱数発生器１０または、図１４の乱数発生器５０を含み構成できる。複数の乱数発生部１２１１、１２２１、１２３１はエントロピーソースとして動作する一つの能動素子を具備してイネーブル信号ＥＮ及びクロック信号ＣＬＫに基づいて、それぞれランダム信号ＲＳ１、ＲＳ２、ＲＳｎを発生する。複数の遅延素子１２２１、１２２２、１２２３、１２２４のうち遅延素子１２２２、１２２４はクロック信号ＣＬＫを相異なる遅延時間ほど遅延させて乱数発生部１２１２、１２１３に提供する。遅延素子１２２１、１２２３はイネーブル信号ＥＮを相異なる遅延時間ほど遅延させて乱数発生部１２１２、１２１３に提供する。したがって、乱数発生部１２１１、１２２１、１２３１はそれぞれ相異なる時点でイネーブルにできる。排他的論理和ゲート１２３０はランダム信号ＲＳ１、ＲＳ２、ＲＳｎに対して排他的論理和演算を遂行する。サンプリング部１２３０は、Ｄフリップフロップで構成されサンプリングクロック信号ＳＣＬＫに同期して排他的論理和ゲート１２３０の出力をサンプリングしてランダムビットＲＢで提供する。図２２の複合型乱数発生器１２００では複数の遅延素子１２２１、１２２２、１２２３、１２２４を用いて複数の乱数発生部１２１１、１２１２、１２１３のイネーブル時点とサンプリング時点を調節して統計的安全性を高め、電力消耗を減少させることができる。
【０１３０】
図２３は本発明のまた他の実施形態に係る複合型乱数発生器の構成を示したブロック図である。
【０１３１】
図２３を参照すれば、複合型乱数発生器１３００は複数の乱数発生部１３１１、１３１２、１３１３、複数の遅延素子１３２１、１３２２、１３２３、排他的論理和ゲート１３３０及びサンプリング部１３４０を含む。
【０１３２】
複数の乱数発生部１３２１、１３２２、１３２３はそれぞれ図１の乱数発生器１０または、図１４の乱数発生器５０を含み構成できる。複数の乱数発生部１３１１、１３２１、１３３１はエントロピーソースとして動作する一つの能動素子を具備してイネーブル信号ＥＮ及びクロック信号ＣＬＫに基づいてそれぞれランダム信号ＲＳ１、ＲＳ２、ＲＳｎを発生する。複数の遅延素子１３２１、１３２２、１３２３は、それぞれランダム信号ＲＳ１、ＲＳ２、ＲＳｎを相異なる遅延時間ほど遅延させる。排他的論理和ゲート１３３０は相異なる遅延時間ほど遅れたランダム信号ＲＳ１、ＲＳ２、ＲＳｎに対して排他的論理和演算を遂行する。サンプリング部１３４０はＤフリップフロップで構成されサンプリングクロック信号ＳＣＬＫに同期して排他的論理和ゲート１３３０の出力をサンプリングしてランダムビットＲＢで提供する。図２３の複合型乱数発生器１３００では複数の遅延素子１３２１、１３２２、１３２３を利用してランダム信号ＲＳ１、ＲＳ２、ＲＳｎが排他的論理和ゲート１３３０に印加される時点を別にして統計的安全性を増加させることができる。
【０１３３】
図２４は本発明のまた他の実施形態に係る複合型乱数発生器の構成を示すブロック図である。
【０１３４】
図２４を参照すれば、複合型乱数発生器１４００は乱数発生部１４１０、複数の遅延素子１４２１、１４２２、１４２３、排他的論理和ゲート１３３０及びサンプリング部１３４０を含む。
【０１３５】
乱数発生部１４１０は図１の乱数発生器１０または、図１４の乱数発生器５０を含み構成できる。乱数発生部１４１０はエントロピーソースとして動作する一つの能動素子を具備してイネーブル信号ＥＮ及びクロック信号ＣＬＫに基づいてランダム信号ＲＳを発生する。複数の遅延素子１４２１、１４２２、１４２３はランダム信号ＲＳを相異なる遅延時間ほど遅延させる。排他的論理和ゲート１４３０は、相異なる遅延時間ほど遅れたランダム信号ＲＳに対して排他的論理和演算を遂行する。サンプリング部１３４０はＤフリップフロップで構成されサンプリングクロック信号ＳＣＬＫに同期して排他的論理和ゲート１３３０の出力をサンプリングしてランダムビットＲＢで提供する。図２４の複合型乱数発生器１４００では複数の遅延素子１４２１、１４２２、１４２３を利用して一つのランダム信号ＲＳが排他的論理和ゲート１３３０に印加される時点を別にして統計的安全性を増加させ、電流消耗を減少させることができる。
【０１３６】
図２５は本発明の一実施形態に係るＩＣカードを示す。
【０１３７】
本発明の実施形態に係る乱数発生器が図２５のＩＣカードに適用できる。
【０１３８】
図２５を参照すれば、ＩＣカード１５００はプラスチックケースからなるカード１５１０のようなカード１５１０の内部に搭載されたワンチップのマイクでコンピュータ（図示せず）などからなるＩＣカード用チップを具備する。ＩＣカード１５００はＩＣカード用チップの外部端子に接続されている複数の電極１０２を含む。
【０１３９】
複数の接点１０２は、図２６を参照して後述されるように電源端子ＶＣＣ、接地端子ＶＳＳ、リセット入力端子（ＲＥＳバー）、クロック端子ＣＬＫ、データ端子（ＤＡＴＡ）を含む。ＩＣカードはこのような接点１５２０を通じてリーダーライタ（図示せず）のような外部結合装置から電源供給を受け、また、外部結合装置との間でのデータの通信を行う。
【０１４０】
図２６は図２５のＩＣカードに搭載されるＩＣカード用チップの構成を示したブロック図である。
【０１４１】
図２６を参照すれば、ＩＣカード用チップ１６００は中央処理装置（ＣＰＵ、１６１０）、入出力ポート１６２０、ＲＯＭ１６４０、ＲＡＭ１６５０、ＥＥＰＲＯＭ１６６０と同じ記憶装置及び暗号化及び部豪処理の演算を遂行するコプロセッサ（ｃｏｐｒｏｃｅｓｓｏｒ、１６７０）を含む。クロック生成器１６８０は外部結合装置（図示せず）から図２６の接点１５２０を通じて外部クロック信号ＣＬＫを受信し、受信された外部クロック信号ＣＬＫに同期してシステムクロック信号ＣＬＫＳを生成してチップ内部に供給する。
【０１４２】
ＣＰＵ１６１０は論理演算や算術演算などを遂行し、システム  コントロールロジックＳＣＬ、乱数発生器１６１１を具備するセキュリティロジックＳＬ及びタイマー１６３０などを制御する。ＲＯＭ１６４０、ＲＡＭ１６５０、ＥＥＰＲＯＭ１６６０と同じ記憶装置はプログラムやデータを保存する。入出力ポート１６２０は外部結合装置と通信を遂行する。データバスＤＢＬとアドレスバスＡＢＬは各装置を相互接続する。
【０１４３】
図２７は本発明の一実施形態に係る非接触ＩＣカードを示す。
【０１４４】
図２７には非接触ＩＣカード１７００と外部装置として設置されるリード／ライト装置のコイル（アンテナ、１７６１、１７６２）も共に図示している。
【０１４５】
図２７を参照すれば、非接触ＩＣカード１７００は、特別に制限されるのではないが、いわゆる密着型の非接触ＩＣカードにして、例えば、銅箔などを利用してカード面上にコイル形に形成される受電コイル（カード側アンテナ、１７６２）と、所定の配線層を通じて受電コイル１７６２に結合されるＬＳＩ１７０１を整える。このＬＳＩ、１７０１は四つのダイオードがブリッジ結合して構成される整流回路１７６３と、整流回路１７６３の整流電圧を平滑化する平滑コンデンサ１７６４と、安定化電源回路１７５０によって論理回路１７３１及び不揮発性メモリ１７３３などを含む内部回路１７３０の動作電圧ＶＤＤが形成される。前記整流回路１７６３に並列でクロック発生回路１７１０、データ受信回路１７２１及びデータ送信回路１７２３が設置される。クロック発生回路１７１０には遅延回路１７１２が接続される。
【０１４６】
前記ダイオードブリッジ回路からなる整流回路１７６３は、リードライト装置の送電コイル（アンテナ、１７６１）との電子結合によって非接触ＩＣカード１７００の受電コイル１７６２に電力原因として伝わる交流信号、すなわち、キャリアを整流し、前記平滑コンデンサ１７６３で平滑な電圧を安定化電源によって直流電源電圧ＶＤＤを生成し、ＬＳＩ（１７０１）の各機能ブロックに動作電源として供給する。パワーオン−リセット（ｐｏｗｅｒ−ｏｎ−ｒｅｓｅｔ、１７４０）回路は、電源電圧ＶＤＤの発生を検出し、すなわち、リード／ライト装置との結合を検出し、データの受信や送信を正常的にするようにするため、論理回路１７３１のレジスタやラッチ回路などをリセットさせる。データ受信回路１７２１は、リード／ライト装置から、例えば、キャリアを周波数変調するということによって転送されるデータを受信複調と、内部入力データとしてＬＳＩ、１７０１の内部回路に伝達する。内部回路で形成された出力データは、データ送信回路によってキャリアを周波数変調してリード／ライト装置で伝送する。
【０１４７】
前記のような内部回路（論理回路、１７３１）とデータ受信回路１７２１及びデータ送信回路１７２３では、前記動作電圧ＶＤＤの以外に、動作シーケンス制御や信号の受信や送信のためにクロック信号を必要とする。この実施形態では、クロック発生回路１７１０によって前記交流信号をパルス信号でクロック信号を生成する。論理回路１７３１は乱数発生器１７３２を具備して、外部とのデータ送信やデータ受信にこのような乱数を用いることができる。
【０１４８】
前記非接触ＩＣカード１７００では、直流電源電圧ＶＤＤの電流供給能力が小さいため、乱数発生器１７３２の消費電力も小さいのが望ましい。図２７の乱数発生器１７３２は単位回路を順次的に動作させるために消費電流を減少させることができる。
【０１４９】
以上、図面を参照しながら本発明の実施形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である
【産業上の利用可能性】
【０１５０】
本発明の実施形態に係る乱数発生器はエントロピーソースとして動作する一つの能動素子だけを含み構成されるので、工程変化によるトランジスタのミスマッチに伴う影響を減少させることができ、処理量を増加させられ、電力消費を減少させることができる。したがって、本発明の実施形態に係る乱数発生器はモバイル装置や携帯用装置に幅広く採用されて機器の保安性を増加させることができる。
【符号の説明】
【０１５１】
１０〜１９    乱数発生器
１００，１０２    制御クロック生成部
１１０    クロック生成器
１２０    遅延部
２００〜２０９    出力信号提供部
２１０    スイッチング素子
２２０    能動素子
３００〜３０４    受動遅延部
４００，４１０    サンプリング部
５１０    制御クロック生成器
５２０    制御クロック生成器
ＣＣＬＫ１    第１制御クロック信号
ＣＣＬＫ２    第２制御クロック信号
Ｓ１    収斂経路
Ｓ２    発振経路
【図１】
2011118903.tif 000003
【図２】
2011118903.tif 000004
【図３】
2011118903.tif 000005
【図４】
2011118903.tif 000006
【図５】
2011118903.tif 000007
【図６】
2011118903.tif 000008
【図７】
2011118903.tif 000009
【図８】
2011118903.tif 000010
【図９】
2011118903.tif 000011
【図１０】
2011118903.tif 000012
【図１１】
2011118903.tif 000013
【図１２】
2011118903.tif 000014
【図１３】
2011118903.tif 000015
【図１４】
2011118903.tif 000016
【図１５】
2011118903.tif 000017
【図１６】
2011118903.tif 000018
【図１７】
2011118903.tif 000019
【図１８】
2011118903.tif 000020
【図１９】
2011118903.tif 000021
【図２０】
2011118903.tif 000022
【図２１】
2011118903.tif 000023
【図２２】
2011118903.tif 000024
【図２３】
2011118903.tif 000025
【図２４】
2011118903.tif 000026
【図２５】
2011118903.tif 000027
【図２６】
2011118903.tif 000028
【図２７】
2011118903.tif 000029