(57)【要約】      （修正有）【課題】格納電極コンタクトおよび格納電極の形成方法を提供する。【解決手段】半導体素子は、活性領域１０４上に備えられる多数の導電プラグ１１６と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の中央部に位置する導電プラグ１１６に接続され、前記活性領域１０４の上部を通るビットライン１２３と、前記多数の導電プラグ１１６のうち、前記活性領域１０４の両端部に位置する導電プラグ１１６と接続する格納電極１３０とを含み、ビットライン１２３が活性領域１０４の上部に形成されることにより、活性領域１０４とビットライン１２３を電気的に連結させるビットラインコンタクトを別に形成せずとも良く、格納電極１３０はランディングプラグと直接接続するので、格納電極コンタクトを別に形成せずとも良い。【選択図】図１
2011061188.tif 000002
【特許請求の範囲】
【請求項１】
活性領域上に備えられる多数の導電プラグ;
前記多数の導電プラグのうち、前記活性領域の中央部に位置する導電プラグに接続され、前記活性領域の上部を通るビットライン;及び
前記多数の導電プラグのうち、前記活性領域の両端部に位置する導電プラグと接続する格納電極を含むことを特徴とする半導体素子。
【請求項２】
前記格納電極は、前記ビットラインを貫通することを特徴とする請求項1記載の半導体素子。
【請求項３】
前記格納電極の底部は、前記ビットラインの長軸方向へ長いスリット状であることを特徴とする請求項2記載の半導体素子。
【請求項４】
前記格納電極の側壁下部に備えられた絶縁膜をさらに含むことを特徴とする請求項2記載の半導体素子。
【請求項５】
前記絶縁膜は、前記ビットラインの側壁に備えられたことを特徴とする請求項4記載の半導体素子。
【請求項６】
前記絶縁膜は酸化膜又は窒化膜を含むことを特徴とする請求項4記載の半導体素子。
【請求項７】
前記絶縁膜は、50Å〜100Åの厚さを有することを特徴とする請求項4記載の半導体素子。
【請求項８】
前記多数の導電プラグの両側に備えられたリセスゲートをさらに含むことを特徴とする請求項1記載の半導体素子。
【請求項９】
前記ビットラインの側壁に形成されたビットラインスペーサをさらに含むことを特徴とする請求項1記載の半導体素子。
【請求項１０】
前記格納電極の上部はシリンダー(cylinder)形状を有し、前記格納電極の下部はコンケーブ(concave)形状を有することを特徴とする請求項1記載の半導体素子。
【請求項１１】
前記格納電極の表面に備えられた誘電体膜;及び
前記誘電体膜の表面に備えられた上部電極をさらに含むことを特徴とする請求項1記載の半導体素子。
【請求項１２】
前記誘電体膜は、ZrO2、Al2O3、ZrO2が積層された構造(Z/A/Z)であることを特徴とする請求項11記載の半導体素子。
【請求項１３】
活性領域上に備えられる多数の導電プラグを形成する段階;
前記多数の導電プラグのうち、前記活性領域の中央部に位置する導電プラグに接続され、前記活性領域の上部を通るビットラインを形成する段階;及び
前記多数の導電プラグのうち、前記活性領域の両端部に位置する導電プラグと接続する下部電極を形成する段階を含むことを特徴とする半導体素子の形成方法。
【請求項１４】
前記多数の導電プラグを形成する段階以前に、
リセスゲートを形成する段階をさらに含むことを特徴とする請求項13記載の半導体素子の形成方法。
【請求項１５】
前記ビットラインを形成する段階は、
前記多数の導電プラグを含む全体上部に第1層間絶縁膜を形成する段階;
前記第1層間絶縁膜の上部に、前記多数の導電プラグのうち、前記活性領域の中央部に位置する導電プラグを露出させる第1感光膜パターンを形成する段階;
前記第1感光膜パターンをエッチングマスクとして前記第1層間絶縁膜を形成する段階;
前記エッチングされた第1層間絶縁膜が埋め込まれるように、全体上部にビットライン導電層を形成する段階;
前記ビットライン導電層の上部に前記活性領域を覆う第2感光膜パターンを形成する段階;及び
前記第2感光膜パターンをエッチングマスクとして前記ビットライン導電層をエッチングする段階を含むことを特徴とする請求項13記載の半導体素子の形成方法。
【請求項１６】
前記ビットラインを形成する段階以後、
前記ビットラインの側壁にビットラインスペーサを形成する段階をさらに含むことを特徴とする請求項13記載の半導体素子の形成方法。
【請求項１７】
前記ビットラインを形成する段階以後、
第2層間絶縁膜を形成する段階をさらに含むことを特徴とする請求項13記載の半導体素子の形成方法。
【請求項１８】
前記下部電極を形成する段階は、
前記導電プラグのうち両端部の導電プラグを露出させるコンタクトホールを形成する段階;
前記ホールの側壁に絶縁膜を形成する段階;
前記露出した導電プラグ及び前記絶縁膜の側壁上に格納電極物質を形成する段階;及び
前記絶縁膜及び前記第2層間絶縁膜を除去して第1格納電極を形成する段階を含むことを特徴とする請求項17記載の半導体素子の形成方法。
【請求項１９】
前記ホールを形成する段階は、
前記第2層間絶縁膜、前記ビットライン及び前記第1層間絶縁膜をエッチングする段階を含むことを特徴とする請求項18記載の半導体素子の形成方法。
【請求項２０】
前記絶縁膜を形成する段階は、
前記ホールを含む全体上部に絶縁物質を形成する段階;及び
前記絶縁物質にエッチバック工程を行う段階を含むことを特徴とする請求項18記載の半導体素子の形成方法。
【請求項２１】
前記第1格納電極を形成する段階以後、
全体上部にエッチング静止膜及び第3及び第4層間絶縁膜を形成する段階;
前記エッチング静止膜が露出されるように前記第4及び第3層間絶縁膜をエッチングして上部ホールを形成する段階;
前記上部ホールを含む全体上部に前記格納電極物質を形成する段階;
前記格納電極物質にエッチバックを行う段階;及び
前記エッチング静止膜が露出されるように前記第4及び第3層間絶縁膜を除去し、前記導電プラグが露出されるように前記エッチング静止膜を除去して第2格納電極を形成する段階をさらに含むことを特徴とする請求項18記載の半導体素子の形成方法。
【請求項２２】
前記第2格納電極を形成する段階は、
HFを利用したフルディップアウトで行われることを特徴とする請求項21記載の半導体素子の形成方法。
【請求項２３】
前記下部電極の表面に誘電体膜を形成する段階;及び
前記全体上部に上部電極を形成する段階をさらに含むことを特徴とする請求項18記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその形成方法に関し、さらに詳しくは、ビットラインを貫通する格納電極を含む半導体素子及びその形成方法に関する。
【背景技術】
【０００２】
半導体装置は、消費者が求める優れた性能及び低廉な価格を満たすため、ますますさらに高集積化される必要がある。半導体メモリ素子の集積度が高くなりながらデザインルール(design rule)が減少することになり、半導体素子のパターンも微細化されている。半導体素子の極微細化及び高集積化が進むに従い、メモリ容量の増加に比べて全体的なチップ(chip)の面積は増加しているが、実際に半導体素子のパターンが形成されるセル(cell)領域の面積は減少している。従って、望むメモリ容量を確保するためには、限られたセル領域内により多いパターンが形成されなければならないので、パターンの線幅(critical dimension)が減少した微細パターンを形成しなければならない。
このようなセル領域の面積の減少はセルキャパシタの面積の減少を伴い、センシングマージンとセンシング速度を落とし、粒子によるソフトエラー(Soft Error)に対する耐久性が低下する問題を誘発することになる。従って、制限されたセル領域で充分な静電容量を確保することができる方案が求められている。
【０００３】
一方、パターンの線幅が微細化されながら、上下の導電配線を連結するコンタクトは、ライン/スペースパターンに比べてデザインルールに大きな影響を受けることになった。従って、素子が高集積化されていくにつれ、自体の大きさと周辺配線との間隔が減少するに従い、コンタクトの直径と深さの比であるアスペクト比(aspect ratio)が増加することになるのでその形成が難しく、コンタクトを形成する工程は次第に高集積化される半導体素子の形成方法で重要になっている。従って、多層の導電配線を備える高集積半導体素子では、コンタクト形成工程でマスクの間の正確かつ厳格な整合が求められて工程余裕度が減少するか、余裕なく工程を進めなければならない困難さがある。
特に、データを格納する格納電極と連結される格納電極コンタクトは、前述のような理由で形成に多くの困難さがある。格納電極コンタクトの形成の困難さに対し具体的に検討してみる。
【０００４】
第一、格納電極コンタクトホールの下部は、高集積化によって狭いCD(critical dimension)を有する。従って、格納電極コンタクトホールを画成するためのエッチング工程では、活性領域が露出されるように格納電極コンタクトホールが形成されなければならないが、格納電極コンタクトホールの下部は狭いので、活性領域が露出するようにエッチング工程を行うことが困難な実情である。
第二、格納電極コンタクトとビットラインコンタクトのショートが頻繁に誘発される。前述したように、格納電極コンタクトホールの下部が露出しない問題を解決するため、格納電極コンタクトホールを画成するためのエッチング工程時に過度なエッチングを行うことになり、これは格納電極コンタクトの下部のCDを確保することができるが、エッチング工程の過程でビットラインスペーサのような絶縁膜を損傷させることになり、格納電極コンタクトとビットラインとの間の電気的ショート現象が誘発されるとの限界がある。
第三、格納電極コンタクトと活性領域のオーバーラップマージンが足りない。前述の問題点が解決されるとしても、半導体素子の高集積化により、格納電極コンタクトと活性領域が接続される面積は次第に減少している傾向である。従って、電気的接触面積が低くなって格納電極と活性領域との間の接触抵抗(contact resistance、Rc)が大きくなり、半導体素子の性能を低下させるとの限界がある。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、格納電極コンタクトを形成する場合、ビットライン側壁に形成されているスペーサをバリアーとして一般の自己整合コンタクト方法を利用して形成されるので、ビットラインの幅に沿って工程変数が発生し、格納電極の形成を難しくする問題を解決しようとする。
【課題を解決するための手段】
【０００６】
本発明の半導体素子は、活性領域上に備えられる多数の導電プラグと、前記多数の導電プラグのうち、前記活性領域の中央部に位置する導電プラグに接続され、前記活性領域の上部を通るビットライン、及び前記多数の導電プラグのうち、前記活性領域の両端部に位置する導電プラグと接続する格納電極を含むことを特徴とする。
【０００７】
このとき、前記格納電極は前記ビットラインを貫通することを特徴とする。
さらに、前記格納電極の底部は、前記ビットラインの長軸方向へ長いスリット状であることを特徴とする。
なお、前記格納電極の側壁下部に備えられた絶縁膜をさらに含むことを特徴とする。
このとき、前記絶縁膜は前記ビットラインの側壁に備えられたことを特徴とする。
そして、前記絶縁膜は酸化膜又は窒化膜を含むことを特徴とする。
さらに、前記絶縁膜は50Å〜100Åの厚さを有することを特徴とする。
そして、前記多数の導電プラグの両側に備えられたリセスゲートをさらに含むことを特徴とする。
そして、前記ビットラインの側壁に形成されたビットラインスペーサをさらに含むことを特徴とする。
そして、前記格納電極の上部はシリンダー(cylinder)形状を有し、前記格納電極の下部はコンケーブ(concave)形状を有することを特徴とする。
そして、前記格納電極の表面に備えられた誘電体膜、及び前記誘電体膜の表面に備えられた上部電極をさらに含むことを特徴とする。
そして、前記誘電体膜はZrO2、Al2O3、ZrO2が積層された構造(Z/A/Z)であることを特徴とする。
【０００８】
本発明の半導体素子の形成方法は、活性領域上に備えられる多数の導電プラグを形成する段階、前記多数の導電プラグのうち、前記活性領域の中央部に位置する導電プラグに接続され、前記活性領域の上部を通るビットラインを形成する段階、及び前記導電プラグのうち、前記活性領域の両端部に位置する導電プラグと接続する下部電極を形成する段階を含むことを特徴とする。
【０００９】
このとき、前記多数の導電プラグを形成する段階以前にリセスゲートを形成する段階をさらに含むことを特徴とする。
そして、前記ビットラインを形成する段階は、前記多数の導電プラグを含む全体上部に第1層間絶縁膜を形成する段階、前記第1層間絶縁膜の上部に前記多数の導電プラグのうち、前記活性領域の中央部に位置した導電プラグを露出させる第1感光膜パターンを形成する段階、前記第1感光膜パターンをエッチングマスクとして前記第1層間絶縁膜を形成する段階、前記エッチングされた第1層間絶縁膜が埋め込まれるように全体上部にビットライン導電層を形成する段階、前記ビットライン導電層の上部に前記活性領域を覆う第2感光膜パターンを形成する段階、及び前記第2感光膜パターンをエッチングマスクとして前記ビットライン導電層をエッチングする段階を含むことを特徴とする。
そして、前記ビットラインを形成する段階以後、前記ビットライン側壁にビットラインスペーサを形成する段階をさらに含むことを特徴とする。
さらに、前記ビットラインを形成する段階以後、第2層間絶縁膜を形成する段階をさらに含むことを特徴とする。
そして、前記下部電極を形成する段階は、前記導電プラグのうち両端部の導電プラグを露出させるホールを形成する段階、前記ホールの側壁に絶縁膜を形成する段階、前記露出した導電プラグ及び前記絶縁膜の側壁上に格納電極物質を形成する段階、及び前記絶縁膜及び前記第2層間絶縁膜を除去して第1格納電極を形成する段階を含むことを特徴とする。
このとき、前記ホールを形成する段階は、前記第2層間絶縁膜、前記ビットライン及び前記第1層間絶縁膜をエッチングする段階を含むことを特徴とする。
そして、前記絶縁膜を形成する段階は、前記ホールを含む全体上部に絶縁物質を形成する段階、及び前記絶縁物質にエッチバック工程を行う段階を含むことを特徴とする。
そして、前記第1格納電極を形成する段階以降、全体上部にエッチング静止膜、第3及び第4層間絶縁膜を形成する段階、前記エッチング静止膜が露出されるように前記第4及び第3層間絶縁膜をエッチングして上部ホールを形成する段階、前記上部ホールを含む全体上部に前記格納電極物質を形成する段階、前記格納電極物質にエッチバックを行う段階、及び前記エッチング静止膜が露出されるように前記第4及び第3層間絶縁膜を除去し、前記導電プラグが露出されるように前記エッチング静止膜を除去して第2格納電極を形成する段階をさらに含むことを特徴とする。
このとき、前記第2格納電極を形成する段階は、HFを利用したフルディップアウトで行われることを特徴とする。
そして、前記下部電極の表面に誘電体膜を形成する段階、及び前記全体上部に上部電極を形成する段階をさらに含むことを特徴とする。
【発明の効果】
【００１０】
本発明は、従来の技術に基づいてビットラインピッチに従い格納電極コンタクトの下部がオープンされないか、ビットラインとの電気的に接続しショートされる不具合を根本的に解決することができ、ビットラインの幅も増加させることができるので、ビットライン抵抗が増加する問題もまた解決することができる効果を提供する。さらに、シリンダー形状及びコンケーブ形状を有する格納電極を開示することにより、格納電極の崩壊を防止しながら、静電容量を増加させることができる効果を提供する。
【図面の簡単な説明】
【００１１】
【図１】本発明の第1実施例に係る半導体素子を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図２ａ】本発明の第1実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図２ｂ】本発明の第1実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図２ｃ】本発明の第1実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図２ｄ】本発明の第1実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図２ｅ】本発明の第1実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図２ｆ】本発明の第1実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図２ｇ】本発明の第1実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図２ｈ】本発明の第1実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図３ａ】本発明の第2実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図３ｂ】本発明の第2実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図３ｃ】本発明の第2実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図３ｄ】本発明の第2実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図３ｅ】本発明の第2実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図３ｆ】本発明の第2実施例に係る半導体素子の形成方法を示す図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。
【図３ｇ】本発明の第2実施例に係る半導体素子の形成方法を示す断面図である。
【図３ｈ】本発明の第2実施例に係る半導体素子の形成方法を示す断面図である。
【図３ｉ】本発明の第2実施例に係る半導体素子の形成方法を示す断面図である。
【図３ｊ】本発明の第2実施例に係る半導体素子の形成方法を示す断面図である。
【図３ｋ】本発明の第2実施例に係る半導体素子の形成方法を示す断面図である。
【図３ｌ】本発明の第2実施例に係る半導体素子の形成方法を示す断面図である。
【図３ｍ】本発明の第2実施例に係る半導体素子の形成方法を示す断面図である。
【発明を実施するための形態】
【００１２】
以下では、本発明に係る実施例を、図を参照しながら説明する。
【００１３】
図1は、本発明の第1実施例に係る半導体素子を示した図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。図2aないし図2hは、本発明の第1実施例に係る半導体素子の形成方法を示した図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。なお、図3aないし図3fは、本発明の第2実施例に係る半導体素子の形成方法を示した図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。図3gないし図3mもまた、本発明の第2実施例に係る半導体素子の形成方法を示した図で、ここには断面図だけを示す。
【００１４】
図1に示された本発明に係る半導体素子は、活性領域104上に備えられる多数の導電プラグ116と、多数の導電プラグのうち、活性領域104の中央部に位置する導電プラグ116に接続され、前記活性領域の上部を通るビットライン123と、多数の導電プラグのうち、活性領域104の両端部に位置する導電プラグ116と接続する格納電極130を含む。このとき、導電プラグ116は、ランディングプラグであるのが好ましい。さらに、格納電極130は、ビットライン123を貫通して形成されるのが好ましい。しかし、格納電極130がビットライン123を必ず貫通して形成されなければならないものではなく、ただ本発明の半導体素子を具体化するための実施例としての説明である。従って、ビットライン123が活性領域104の上部に形成され、活性領域上に格納電極が形成される構造であれば、いずれの構造にも変更可能である。
【００１５】
そして、格納電極130の側壁下部に絶縁膜128が備えられるのが好ましく、絶縁膜128はビットラインの側壁に形成されるのが好ましい。ここで、絶縁膜128は、酸化膜又は窒化膜であるのが好ましい。前述のように備えられた絶縁膜128は、格納電極130とビットライン123が電気的に接続されないように絶縁する役目を果たし、絶縁膜128の厚さは50Å〜100Åの厚さを有するのが好ましい。さらに、格納電極130の上部はシリンダー(cylinder)形状であり、下部はコンケーブ(concave)形状であるのが好ましい。これは格納電極130が容易に崩壊しないようにしながら、静電容量を最大化することができる。なお、導電プラグ116の両側に備えられたリセスゲート113をさらに含み、ビットライン120の側壁に形成されたビットラインスペーサ(図示省略)をさらに含み、格納電極130の上部に備えられた誘電体膜132及び上部電極137をさらに含む。ここで、誘電体膜132はZrO2、Al2O3、ZrO2が積層された構造(Z/A/Z)であるのが好ましい。
【００１６】
前述の内容を検討してみたように、本発明に係る半導体素子は、ビットライン120が活性領域104の上部に形成され、格納電極130が導電プラグ116に接続されるので、ビットラインコンタクト及び格納電極コンタクトを別に形成する必要がない。即ち、ビットライン123が活性領域104の上部に形成されることにより、従来の技術の構造で、活性領域104とビットライン123を電気的に連結させるためにビットラインコンタクトを別に形成せずとも良く、格納電極130は導電プラグ116と直接接続される構造なので、格納電極コンタクトを別に形成せずとも良いのである。結局、ビットラインの幅が、従来のように格納電極コンタクトにより決められないため、ビットラインの幅のマージンを確保することができるので、ビットライン抵抗が増加する問題を解決することができる。
【００１７】
図2aに示したように、素子分離膜102により画成される活性領域104を含む半導体基板100をエッチングし、所定深さのリセス(図示省略)を形成する。次に、リセス(図示省略)を埋め込むように全体上部にゲートポリシリコン層106、ゲート金属層108、ハードマスク層110及びシリコン窒化膜層112を順次積層した後、シリコン窒化膜層112の上部にゲートを画成する感光膜パターン(図示省略)を形成し、これをエッチングマスクとしてシリコン窒化膜層112、ハードマスク層110、ゲート金属層108及びゲートポリシリコン層106をエッチングしてゲート113を形成する。次に、ゲート113を含む全体表面にスペーサ物質を形成した後、エッチバックを介してゲート113の側壁にゲートスペーサ114を形成する。次に、全体上部に層間絶縁膜(図示省略)を形成した後、活性領域104上部のゲート電極113の間を露出させるコンタクトホール(図示省略)を形成し、コンタクトホール(図示省略)を埋め込むように全体上部に導電物質を形成した後、導電物質に平坦化エッチング工程を行って導電プラグ116を形成する。このとき、導電プラグ116はランディングプラグであるのが好ましい。次に、全体上部に層間絶縁膜118を形成する。
【００１８】
図2bに示したように、層間絶縁膜118の上部に活性領域104の中央部に備えられる導電プラグ116を露出させる感光膜パターン(図示省略)を形成した後、これをエッチングマスクとして導電プラグ116が露出されるように層間絶縁膜118をエッチングする。次に、全体上部にビットライン導電層120及びハードマスク層122を形成した後、前記活性領域104の上部を覆う感光膜パターン(図示省略)を形成し、これをエッチングマスクとしてハードマスク層122及びビットライン導電層120をエッチングしてビットライン123を画成する。本発明に係るビットラインは、図2bの(ｉ)に示したように、横方向(x-x1)に沿って隣接した活性領域104の上部に、活性領域104と重なって形成される。従って、活性領域とビットラインが電気的に連結されるようにするビットラインコンタクト工程を、ビットライン工程と別に行う必要がない。ビットライン123の幅は、格納電極コンタクトと接続しないようにするため、狭い幅を有するように限定されないので広く形成され、ビットライン抵抗が増加する不具合も防止することができる。ここで、ビットライン導電層120は、タングステンであるのが好ましい。次に、図示されてはいないが、ビットライン123の側壁にビットラインスペーサを形成する。さらに、図示されてはいないが、ビットライン123を含む全体上部に層間絶縁膜(図示省略)を形成した後、ビットライン123の上部が露出されるよう層間絶縁膜に平坦化工程を行い、ビットライン123の間が層間絶縁膜により埋め込まれるようにするのが好ましい。
【００１９】
図2cに示したように、ビットライン123上に層間絶縁膜124を形成した後、層間絶縁膜124上に活性領域104の両端部に備えられる導電プラグ116を露出させる感光膜パターン(図示省略)を形成する。そして、この感光膜パターンをエッチングマスクとして、導電プラグ116が露出されるよう層間絶縁膜124、ビットライン123及び層間絶縁膜118をエッチングしてホール126を形成する。このとき、ホール126はビットライン123の幅を考慮して形成されるのが好ましい。即ち、ホール126はビットライン123の幅より小さな幅を有するようにし、ビットライン123内に形成されるようにするのが好ましい。従って、ホール126の底部は、ビットライン123の長軸方向へ長いスリット状であるのが好ましい。
【００２０】
図2dに示したように、ホール126の内側壁に絶縁膜128を形成する。より具体的に、全体上部に絶縁膜128を形成した後、エッチバックを行って層間絶縁膜124の上部と導電プラグ116の上部に残っている絶縁膜を除去し、ホール126の側壁にのみ絶縁膜128が残っているようにする。ここで、絶縁膜128は窒化膜又は酸化膜を含み、50Å〜100Åの厚さを有するのが好ましい。絶縁膜128はビットライン123と、後続工程で形成される格納電極と電気的に接続されないようにする役目を果たす。
【００２１】
図2eに示されたように、全体上部に格納電極物質を形成した後、格納電極物質にエッチバックを行い、層間絶縁膜124の上部に残っている格納電極物質を除去し、絶縁膜128の側壁及び導電プラグ116の上部に格納電極130を形成する。ここで、格納電極130はTi、TiN及びこれらの組み合せでなる積層構造のうちいずれか一つであるのが好ましい。このように、格納電極130は直接導電プラグ116と接続する構造で形成されるため、従来形成される格納電極コンタクトの形成工程を別に行わなくとも良いので、所要工程時間及び費用を節減することができる。本発明の格納電極130は下部電極を意味する。
【００２２】
図2fに示したように、層間絶縁膜124、及び層間絶縁膜124の厚さほどの格納電極130の外側壁に形成された絶縁膜128を除去し、格納電極130がビットライン123の上部に突出されるようにする。このように、層間絶縁膜124及び格納電極130の外側壁に形成された絶縁膜128を除去することにより、上部はシリンダー(cylinder)形状を有し、下部はコンケーブ(concave)形状を有する格納電極となる。即ち、格納電極の上部はシリンダー形状をして静電容量を確保することができるようにし、下部はコンケーブ形状をして格納電極130が崩壊されることを根本的に防止できるようにする。
【００２３】
図2gに示したように、格納電極130の上部に誘電体膜132を形成する。このとき、誘電体膜132はZrO2、Al2O3、ZrO2が積層された構造(Z/A/Z)であるのが好ましい。
図2hに示したように、全体上部に上部電極137を形成する。ここで、上部電極137はTiN 134及びポリシリコン136の積層構造であるのが好ましい。
前述のように、本発明の第1実施例に係る半導体素子の形成方法は、活性領域104の上部にビットライン123を形成し、導電プラグ116に直接接続されるように格納電極130を形成することにより、ビットライン123と活性領域104を電気的に連結されるようにするビットラインコンタクトの形成工程を省略し、格納電極130が導電プラグ116と直ちに接続するようにすることで格納電極コンタクトの形成工程を省略することにより、半導体素子の形成に費やされる時間及び費用を節減することができる効果を提供する。
【００２４】
図3aないし図3fは、本発明の第2実施例に係る半導体素子の形成方法を示した図で、(ｉ)は平面図であり、(ｉｉ)は(ｉ)のx-x1に沿う断面図である。図3gないし図3mは、本発明の第2実施例に係る半導体素子の形成方法を示した断面図であって、図2aないし図2hに示された第1実施例に係る半導体素子の形成方法において、格納電極の上部に拡張された格納電極を含む下部電極を形成する方法を開示する。
従って、格納電極の上部に拡張された格納電極を含む下部電極を形成する段階以前の工程を開示した図3aないし図3fの説明は、図2aないし図2fの説明で代替する。参考までに、図3aないし3fは、図2aないし図2fの図面符号との混同を避けるため図面符号を変更した。従って、図2aないし図2fの説明に記載された名称及び図面符号は半導体基板200、素子分離膜202、活性領域204、ゲートポリシリコン層206、ゲート金属層208、ハードマスク層210、シリコン窒化膜層212、層間絶縁膜218、ビットライン導電層220、ハードマスク層222、ビットライン223、層間絶縁膜224、ホール226、絶縁膜228、格納電極230と理解するのが好ましい。
【００２５】
図3gに示したように、ビットライン223の上部に突出した格納電極230を含む全体上部にエッチング静止膜232、層間絶縁膜234、236を形成する。ここでエッチング静止膜232は窒化膜であり、層間絶縁膜234はPSG(PhosphoSilicate Glass)で、層間絶縁膜236はTEOS(Tetra Ethyl Ortho Silicate)であるのが好ましい。
図3hに示したように、格納電極230が露出されるように層間絶縁膜236、234及びエッチング静止膜232の一部をエッチングしてホール238を形成する。ここで、格納電極230の間にエッチング静止膜232が埋め込まれる。これは、後続工程で形成される格納電極240が、格納電極230と正確に接続するようにするためである。
【００２６】
図3iに示したように、ホール238の全体表面に格納電極240を形成する。ここで、格納電極240はTi、TiN及びこれらの組み合せでなる積層構造のうちいずれか一つであるのが好ましい。
図3jに示したように、格納電極240にエッチバック工程を行って層間絶縁膜236の上部及びエッチング静止膜232の上部に備えられた格納電極240を除去する。このとき、エッチング静止膜232の上部に形成された格納電極240が除去される過程で、エッチング静止膜232の上部も一部除去される。ここで、エッチング静止膜232は、ビットライン223の高さより高く除去されるのが好ましい。
【００２７】
図3kに示したように、ビットライン223の上部に備えられた層間絶縁膜236、234及びエッチング静止膜232を除去し、格納電極230の下部表面が露出されるように格納電極230内の埋め込まれたエッチング静止膜232を除去して格納電極230の上部に格納電極240を形成する。このとき、層間絶縁膜236、234及びエッチング静止膜232はフルディップアウト(full dip out)工程で除去されるのが好ましく、このときのエッチング液はHFを利用するのが好ましい。ここで、格納電極240はシリンダー形状となり、格納電極230の上部はビットライン223の上部に突出してシリンダー形状を有し、格納電極230の下部はコンケーブ形状を有する。結局、格納電極230の上部に形成された格納電極240により、さらに多い静電容量を確保することができるようになる。これは、次第に半導体素子が高集積化されるに伴い、格納電極の占める面積が減少しても静電容量を容易に確保することができる構造である。
【００２８】
図3lに示したように、格納電極230、240を含む全体上部に誘電体膜242を形成する。このとき、誘電体膜242はZrO2、Al2O3、ZrO2が積層された構造(Z/A/Z)であるのが好ましい。
図3mに示したように、全体上部にTiN 244及びポリシリコン246の積層構造でなる上部電極を形成する。
【００２９】
前述したように、本発明の第2実施例に係る半導体素子の形成方法は、活性領域の上部にビットラインを形成し、導電プラグと接続するように格納電極を形成した後、その上部に格納電極を追加して形成する構成を開示することにより、半導体素子の形成において格納電極コンタクトの形成工程を省略することにより、半導体素子の形成に費やされる時間及び費用を節減しながら、静電容量を容易に確保することができる効果を提供する。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図２ｄ】
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【図２ｅ】
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【図２ｆ】
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【図２ｇ】
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【図２ｈ】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図３ｉ】
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【図３ｊ】
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【図３ｋ】
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【図３ｌ】
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【図３ｍ】
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