(57)【要約】【課題】選択トランジスタの閾値が安定した不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】不揮発性半導体記憶装置１において、シリコン基板１１に複数本のＳＴＩ１７を形成して、シリコン基板１１の上層部分を複数本のアクティブエリアＡＡに区画する。また、アクティブエリアＡＡ上にトンネル絶縁膜１４及び電荷蓄積膜１５を設け、ＳＴＩ１７を覆うようにブロック絶縁膜１８を設け、その上にワード電極ＷＬ及び選択ゲート電極ＳＧを設ける。そして、ＳＴＩ１７の上面１７ａにおける選択ゲート電極ＳＧの直下域を、ワード電極ＷＬの直下域よりも上方に位置させることにより、アクティブエリアＡＡの角部と選択ゲート電極ＳＧとの間の最短距離を、アクティブエリアＡＡの角部とワード電極ＷＬとの間の最短距離よりも長くする。【選択図】図２
2011029576.tif 000002
【特許請求の範囲】
【請求項１】
上層部分が第１方向に延びる複数本の半導体部分に区画された半導体基板と、
前記半導体部分上に設けられた電荷蓄積膜と、
前記半導体基板上に設けられ、前記第１方向に対して交差する第２方向に延びるワード電極と、
前記半導体基板上における前記第１方向における前記ワード電極の両側に設けられ、前記第２方向に延びる一対の選択ゲート電極と、
を備え、
前記第２方向に平行な断面において、前記半導体部分の角部と前記選択ゲート電極との間の最短距離は、前記半導体部分の角部と前記ワード電極との間の最短距離よりも長いことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記半導体基板の上層部分に形成され、前記上層部分を前記複数本の半導体部分に区画する複数の素子分離絶縁膜と、
をさらに備え、
前記素子分離絶縁膜の上面における前記選択ゲート電極の直下域は、前記ワード電極の直下域よりも上方に位置していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体部分と前記電荷蓄積膜との間に設けられたトンネル絶縁膜と、
前記電荷蓄積膜及び前記素子分離絶縁膜と前記ワード電極との間に設けられ、誘電率が前記素子分離絶縁膜の誘電率よりも高いブロック絶縁膜と、
をさらに備え、
前記ブロック絶縁膜における前記素子分離絶縁膜の直上域に位置する部分の下面は、前記トンネル絶縁膜の上面よりも低く下面よりも高い位置にあることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体基板と前記電荷蓄積膜との間であって前記ワード電極の直下域に設けられたトンネル絶縁膜と、
前記半導体基板と前記電荷蓄積膜との間であって前記選択ゲート電極の直下域に設けられ、前記トンネル絶縁膜よりも厚いボトム絶縁膜と、
をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜上にパッド絶縁膜を形成する工程と、
前記パッド絶縁膜、前記電荷蓄積膜及び前記半導体基板の上層部分内に第１方向に延びる複数本の素子分離絶縁膜を形成することにより、前記パッド絶縁膜及び前記電荷蓄積膜を前記第１方向に対して交差する第２方向に分断すると共に、前記上層部分を第１方向に延びる複数本の半導体部分に区画する工程と、
前記素子分離絶縁膜の上部を除去する工程と、
前記パッド絶縁膜を除去すると共に、前記第１方向における前記素子分離絶縁膜の第１部分の上部をさらに除去する工程と、
絶縁材料を堆積させて、前記電荷蓄積膜及び前記素子分離絶縁膜を覆うブロック絶縁膜を形成する工程と、
前記第１部分上に前記第２方向に延びるワード電極を形成すると共に、前記第１方向において前記第１部分を挟む前記素子分離絶縁膜の第２部分上に前記第２方向に延びる選択ゲート電極を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項６】
半導体基板の上面における相互に離隔した一対の領域に酸化膜を形成する工程と、
酸化処理を施して、前記半導体基板の上面における前記一対の領域によって挟まれる領域にトンネル絶縁膜を形成すると共に、前記一対の領域において前記酸化膜を成長させて前記トンネル絶縁膜よりも厚いボトム絶縁膜を形成する工程と、
前記トンネル絶縁膜上及び前記ボトム絶縁膜上に電荷蓄積膜を形成する工程と、
前記電荷蓄積膜、前記トンネル絶縁膜、前記ボトム絶縁膜及び前記半導体基板の上層部分内に、前記一対の領域間をつなぐ複数本のトレンチを形成することにより、前記上層部分を第１方向に延びる複数本の半導体部分に区画する工程と、
前記トレンチ内に絶縁物を埋め込む工程と、
前記電荷蓄積膜をエッチング調整用の膜として用いてエッチングを施すことにより、前記絶縁物の上部を除去し、前記絶縁物の残部を素子分離絶縁膜とする工程と、
絶縁材料を堆積させて、前記電荷蓄積膜及び前記素子分離絶縁膜を覆うブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜上に導電膜を形成する工程と、
前記導電膜、前記ブロック膜、前記電荷蓄積膜を前記第１方向に分断して、前記トンネル絶縁膜の直上域に前記第１方向に対して交差する第２方向に延びるワード電極を形成すると共に、前記ボトム絶縁膜の直上域に前記第２方向に延びる選択ゲート電極を形成する工程と、
を備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、絶縁膜に電荷を蓄積することによってデータを記憶するＮＡＮＤ型の不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
データを電気的に書込消去することができる不揮発性半導体記憶装置の一種として、絶縁膜中に電荷をトラップさせることでデータを記憶する電荷トラップ型不揮発性メモリが知られている。このようなメモリとして、例えば、ＭＯＮＯＳ（金属電極−酸化膜−シリコン窒化膜−酸化膜−半導体基板）構造のトランジスタをメモリセルトランジスタに適用したＭＯＮＯＳ型メモリが知られている。このＭＯＮＯＳ型メモリにおいては、半導体基板上に形成した酸化膜を通じてシリコン窒化膜に電子を注入して電荷捕獲位置に電子をトラップさせたり、正孔を注入してトラップされていた電子を消滅させることにより、セルトランジスタの閾値を制御し、これによってデータを記憶することができる（例えば、特許文献１参照。）。
【０００３】
このような電荷蓄積部として絶縁膜を用いる電荷トラップ型不揮発性メモリは、電荷蓄積部として導電性の浮遊ゲートを用いる浮遊ゲート型不揮発性メモリと比較して、電荷蓄積部が絶縁膜であるため、電荷蓄積部間の容量結合による隣接セルへの干渉がなく、セル面積の微細化に適している。
【０００４】
しかしながら、このような電荷トラップ型不揮発性メモリにおいては、メモリストリングを選択する選択トランジスタにもメモリセルトランジスタと同じ構造のゲート絶縁膜が用いられており、従って、選択トランジスタのゲート絶縁膜にも電荷蓄積膜が設けられている。このため、データの読出動作を多数回行うと、読出動作時に選択トランジスタのゲート電極に印加される電圧ストレスによって、選択トランジスタの電荷蓄積膜に電荷が注入されてしまい、選択トランジスタの閾値が経時的に変動し、誤動作が生じる虞がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−２２１５８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、選択トランジスタの閾値が安定した不揮発性半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、上層部分が第１方向に延びる複数本の半導体部分に区画された半導体基板と、前記半導体部分上に設けられた電荷蓄積膜と、前記半導体基板上に設けられ、前記第１方向に対して交差する第２方向に延びるワード電極と、前記半導体基板上における前記第１方向における前記ワード電極の両側に設けられ、前記第２方向に延びる一対の選択ゲート電極と、を備え、前記第２方向に平行な断面において、前記半導体部分の角部と前記選択ゲート電極との間の最短距離は、前記半導体部分の角部と前記ワード電極との間の最短距離よりも長いことを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
本発明の他の一態様によれば、半導体基板上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜上にパッド絶縁膜を形成する工程と、前記パッド絶縁膜、前記電荷蓄積膜及び前記半導体基板の上層部分内に第１方向に延びる複数本の素子分離絶縁膜を形成することにより、前記パッド絶縁膜及び前記電荷蓄積膜を前記第１方向に対して交差する第２方向に分断すると共に、前記上層部分を第１方向に延びる複数本の半導体部分に区画する工程と、前記素子分離絶縁膜の上部を除去する工程と、前記パッド絶縁膜を除去すると共に、前記第１方向における前記素子分離絶縁膜の第１部分の上部をさらに除去する工程と、絶縁材料を堆積させて、前記電荷蓄積膜及び前記素子分離絶縁膜を覆うブロック絶縁膜を形成する工程と、前記第１部分上に前記第２方向に延びるワード電極を形成すると共に、前記第１方向において前記第１部分を挟む前記素子分離絶縁膜の第２部分上に前記第２方向に延びる選択ゲート電極を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【０００９】
本発明のさらに他の一態様によれば、半導体基板の上面における相互に離隔した一対の領域に酸化膜を形成する工程と、酸化処理を施して、前記半導体基板の上面における前記一対の領域によって挟まれる領域にトンネル絶縁膜を形成すると共に、前記一対の領域において前記酸化膜を成長させて前記トンネル絶縁膜よりも厚いボトム絶縁膜を形成する工程と、前記トンネル絶縁膜上及び前記ボトム絶縁膜上に電荷蓄積膜を形成する工程と、前記電荷蓄積膜、前記トンネル絶縁膜、前記ボトム絶縁膜及び前記半導体基板の上層部分内に、前記一対の領域間をつなぐ複数本のトレンチを形成することにより、前記上層部分を第１方向に延びる複数本の半導体部分に区画する工程と、前記トレンチ内に絶縁物を埋め込む工程と、前記電荷蓄積膜をエッチング調整用の膜として用いてエッチングを施すことにより、前記絶縁物の上部を除去し、前記絶縁物の残部を素子分離絶縁膜とする工程と、絶縁材料を堆積させて、前記電荷蓄積膜及び前記素子分離絶縁膜を覆うブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上に導電膜を形成する工程と、前記導電膜、前記ブロック膜、前記電荷蓄積膜を前記第１方向に分断して、前記トンネル絶縁膜の直上域に前記第１方向に対して交差する第２方向に延びるワード電極を形成すると共に、前記ボトム絶縁膜の直上域に前記第２方向に延びる選択ゲート電極を形成する工程と、を備えたことを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、選択トランジスタの閾値が安定した不揮発性半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する平面図である。
【図２】（ａ）は図１に示すＡ−Ａ’線による断面図であり、（ｂ）は図１に示すＢ−Ｂ’線による断面図である。
【図３】図１に示すＣ−Ｃ’線による断面図である。
【図４】図１に示すＤ−Ｄ’線による断面図である。
【図５】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図９】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】（ａ）〜（ｃ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】（ａ）及び（ｂ）は、第１の実施形態の作用効果を例示する断面図であり、（ａ）はメモリセル領域Ｒｍｃを示し、（ｂ）は選択トランジスタ領域Ｒｓｔを示す。
【図１５】（ａ）及び（ｂ）は、第１の実施形態の変形例に係る不揮発性半導体記憶装置を例示する断面図であり、（ａ）はメモリセル領域Ｒｍｃを示し、（ｂ）は選択トランジスタ領域Ｒｓｔを示す。
【図１６】（ａ）及び（ｂ）は、第１の実施形態の第１の変形例に係る不揮発性半導体記憶装置における電界分布のシミュレーション結果を例示する模式的断面図であり、（ａ）はメモリセル領域Ｒｍｃを示し、（ｂ）は選択トランジスタ領域Ｒｓｔを示す。
【図１７】第１の実施形態の第２の変形例に係る不揮発性半導体記憶装置を例示する断面図である。
【図１８】（ａ）及び（ｂ）は、トンネル絶縁膜中の電界強度を例示する三次元グラフ図であり、（ａ）は第１の実施形態に係る装置を示し、（ｂ）は第２の変形例に係る装置を示す。
【図１９】（ａ）及び（ｂ）は、横軸に時間をとり、縦軸にしきい値電圧をとって、メモリセルの特性を示すグラフ図であり、（ａ）は書込特性を示し、（ｂ）は消去特性を示す。
【図２０】（ａ）及び（ｂ）は、横軸に保持時間をとり、縦軸にしきい値電圧の変化幅をとって、メモリセルの電荷保持特性を示すグラフ図である。
【図２１】本発明の第２の実施形態に係る不揮発性半導体記憶装置を例示するメモリストリング方向に平行な断面図である。
【図２２】（ａ）及び（ｂ）は、第２の実施形態に係る不揮発性半導体記憶装置を例示する電極方向に平行な断面図であり、（ａ）はメモリセル領域Ｒｍｃを示し、（ｂ）は選択トランジスタ領域Ｒｓｇを示す。
【図２３】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図２４】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図２５】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図２６】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図２７】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図２８】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図２９】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図３０】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図３１】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図３２】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図３３】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図３４】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図３５】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図３６】（ａ）〜（ｅ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する平面図であり、
図２（ａ）は図１に示すＡ−Ａ’線による断面図であり、（ｂ）は図１に示すＢ−Ｂ’線による断面図であり、
図３は、図１に示すＣ−Ｃ’線による断面図であり、
図４は、図１に示すＤ−Ｄ’線による断面図である。
なお、図１においては、図示の便宜上、後述する層間絶縁膜、コンタクト及びビット線は省略されている。
【００１３】
図１〜図４に示すように、本実施形態に係る不揮発性半導体記憶装置１（以下、単に「装置１」ともいう）は、ＭＯＮＯＳ型ＮＡＮＤフラッシュメモリである。装置１においては、シリコン基板１１が設けられている。また、装置１においては、データを記憶するメモリアレイ部と、メモリアレイ部を駆動する周辺回路部が設けられている。メモリアレイ部には複数のメモリセルが設けられている。本実施形態に係る装置１は、メモリアレイ部の構成に特徴がある。従って、周辺回路部の構成は説明を省略する。
【００１４】
以下、メモリアレイ部の構成について説明する。
メモリアレイ部においては、メモリセル領域Ｒｍｃが設定されており、メモリセル領域Ｒｍｃを挟む領域には、一対の選択トランジスタ領域Ｒｓｔが設定されている。以下、シリコン基板１１の上面に平行な方向のうち、選択トランジスタ領域Ｒｓｔ、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｔの配列方向を「メモリストリング方向」といい、メモリストリング方向に対して直交する方向を「電極方向」という。また、シリコン基板１１の上面に対して垂直な方向を「高さ方向」という。
【００１５】
シリコン基板１１の上層部分にはＮウェル１２が形成されており、Ｎウェル１２の上層部分の一部にはＰウェル１３が形成されている。また、シリコン基板１１の上面には、シリコン酸化物（ＳｉＯ２）からなるトンネル絶縁膜１４が形成されている。トンネル絶縁膜１４は、通常は絶縁性であるが、装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す膜である。トンネル絶縁膜１４は例えば熱酸化処理によって形成されたものであり、膜厚は例えば０．５〜１０ｎｍ（ナノメートル）であり、例えば４ｎｍである。
【００１６】
メモリセル領域Ｒｍｃにおいては、トンネル絶縁膜１４上に、電極方向に延びる複数本のメモリセル積層体ＭＭが設けられている。また、各選択トランジスタ領域Ｒｓｔにおいては、トンネル絶縁膜１４上に、電極方向に延びる１本の選択トランジスタ積層体ＴＭが設けられている。すなわち、メモリストリング方向において、一対の選択トランジスタ積層体ＴＭの間に、複数本のメモリセル積層体ＭＭが配置されている。
【００１７】
各メモリセル積層体ＭＭ及び選択トランジスタ積層体ＴＭ（以下、総称して「帯状積層体」ともいう）においては、下層側から順に、シリコン窒化物（ＳｉＮ）からなり膜厚が例えば３〜５０ｎｍ、例えば５ｎｍの電荷蓄積膜１５、アルミナ（Ａｌ２Ｏ３）からなり膜厚が例えば３〜５０ｎｍ、例えば１０ｎｍのブロック絶縁膜１８、不純物を含む導電性のポリシリコンからなり膜厚が例えば５０ｎｍのポリシリコン膜１９、及びコバルトシリサイドからなる合金層２０が積層されている。
【００１８】
電荷蓄積膜１５は電荷を保持する能力がある膜であり、例えば、電子のトラップサイトを含む膜である。ブロック絶縁膜１８は、装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない膜であり、例えば、トンネル絶縁膜１４、電荷蓄積膜１５及び後述するＳＴＩ１７よりも誘電率が高い材料で形成されている。また、ポリシリコン膜１９及び合金層２０により、メモリセル積層体ＭＭにおいてはワード電極ＷＬが構成されており、トランジスタ積層体ＴＭにおいては選択ゲート電極ＳＧが構成されている。すなわち、ワード電極ＷＬ及び選択ゲート電極ＳＧ（以下、総称して「電極」ともいう）は共に電極方向に延びており、メモリストリング方向に沿って配列された複数本のワード電極ＷＬからなる群の両側に一対の選択ゲート電極ＳＧが設けられている。ポリシリコン膜１９にはアクセプタとなる不純物（ｐ型不純物）が高濃度にドープされており、その導電型はｐ＋型であり、膜厚は例えば１０〜５００ｎｍである。また、合金層２０は例えば金属シリサイドにより形成されており、例えばコバルトシリサイド（ＣｏＳｉ）により形成されている。
【００１９】
一方、シリコン基板１１の上層部分には、メモリストリング方向に延びる複数本のトレンチ１６が形成されている。このトレンチ１６内にシリコン酸化物が埋め込まれていることにより、ＳＴＩ（shallow trench isolation：素子分離絶縁膜）１７が形成されている。これにより、Ｐウェル１３の上層部分は、ＳＴＩ１７によって電極方向に分断され、メモリストリング方向に延びる複数本のアクティブエリアＡＡ（半導体部分）に区画されている。そして、各アクティブエリアＡＡにおける帯状積層体間の直下域の領域には、不純物が拡散したソース・ドレイン領域２１が形成されている。すなわち、各アクティブエリアＡＡにおいては、メモリストリング方向に沿って複数のソース・ドレイン領域２１が断続的に形成されている。ソース・ドレイン領域２１の導電型は例えばＮ−型である。
【００２０】
ＳＴＩ１７の上部はシリコン基板１１の上面から突出し、帯状積層体の下部に食い込んでいる。そして、本実施形態においては、ＳＴＩ１７のシリコン基板１１からの突出の程度が、メモリセル領域Ｒｍｃと選択トランジスタ領域Ｒｓｔとで異なっている。すなわち、選択トランジスタ領域ＲｓｔにおけるＳＴＩ１７の上面１７ａは、メモリセル領域ＲｍｃにおけるＳＴＩ１７の上面１７ａよりも高い位置にある。例えば、メモリセル領域Ｒｍｃにおいては、ＳＴＩ１７の上面１７ａは電荷蓄積膜１５の上面１５ａとほぼ同じ高さにあるが、選択トランジスタ領域Ｒｓｔにおいては、ＳＴＩ１７の上面１７ａは電荷蓄積膜１５の上面１５ａよりも上方にある。従って、図２（ｂ）に示すように、選択トランジスタ領域Ｒｓｔにおいては、ＳＴＩ１７は電荷蓄積膜１５の上面１５ａから上方に向けて突出しており、ブロック絶縁膜１８はこの突出部分の形状を反映して湾曲している。換言すれば、ＳＴＩ１７（素子分離絶縁膜）の上面１７ａにおける選択ゲート電極ＳＧの直下域は、ワード電極ＷＬの直下域よりも上方に位置している。なお、図２（ｂ）においては、ブロック絶縁膜１８の上面には角部が形成されているように描かれているが、ブロック絶縁膜１８の上面は丸みを帯びていてもよい。
【００２１】
トンネル絶縁膜１４上には、帯状積層体を埋め込むように、層間絶縁膜２３が設けられている。例えば、層間絶縁膜２３は、下層側から順に、膜厚が５０ｎｍのシリコン酸化膜、膜厚が３０ｎｍのシリコン窒化膜及び膜厚が３５０ｎｍのシリコン酸化膜が積層されて構成されている。メモリストリング方向に配列された１組の帯状積層体の外側においては、層間絶縁膜２３中にシリコン基板１１に到達するコンタクトホール２４が形成されている。コンタクトホール２４の内部には、タングステン（Ｗ）等の金属からなる芯材の周囲がチタン窒化膜により被覆されたコンタクト２５が埋設されている。コンタクト２５はアクティブエリアＡＡ毎に１対ずつ設けられており、その下端はアクティブエリアＡＡに接続されている。層間絶縁膜２３上にはメモリストリング方向に延びるビット線２６が設けられており、コンタクト２５の上端に接続されている。また、層間絶縁膜２３上には、ビット線２６を覆うように、層間絶縁膜２７が設けられている。
【００２２】
本実施形態に係る装置１においては、アクティブエリアＡＡとワード電極ＷＬとの最近接点毎に、ＭＯＮＯＳ型のトランジスタからなるメモリセルが形成される。そして、メモリストリング方向に沿って配列され、アクティブエリアＡＡを共有する複数のメモリセルによってメモリストリングが構成されている。一方、選択ゲート電極ＳＧとアクティブエリアＡＡとの最近接点毎に、選択トランジスタが形成されている。これにより、メモリストリングの両端部に選択トランジスタが接続されている。そして、メモリストリング方向に延びるアクティブエリアＡＡが複数本形成されており、電極方向に延びるワード電極ＷＬがこれらのアクティブエリアＡＡを跨ぐように複数本配設されていることにより、メモリアレイ部には複数個のメモリセルがマトリクス状に配列されている。
【００２３】
次に、本実施形態に係る不揮発性半導体記憶装置１の製造方法について説明する。
図５〜図１３は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）は図１に示すＡ−Ａ’線による断面図に相当し、各図の（ｂ）は図１に示すＢ−Ｂ’線による断面図に相当し、各図の（ｃ）は図１に示すＣ−Ｃ’線による断面図に相当する。
本実施形態に係る製造方法は、メモリセルと選択トランジスタとの作り分けに特徴がある。従って、メモリアレイ部と周辺回路部の作り分けのプロセス及びバックエンドプロセスについての詳細な説明は省略する。
【００２４】
先ず、図５（ａ）〜（ｃ）に示すように、シリコン基板１１を準備する。次に、シリコン基板１１上に、例えば熱酸化法により、犠牲酸化膜３１を形成する。次に、シリコン基板１１の上面側から不純物を注入してシリコン基板１１の上層部分にＮウェル１２を形成する。その後、チャネルインプラとなる不純物の注入を行い、Ｎウェル１２の上層部分の一部にＰウェル１３を形成する。
【００２５】
次に、図６（ａ）〜（ｃ）に示すように、フッ化水素（ＨＦ）系の薬液を使用して犠牲酸化膜３１（図４参照）を除去し、シリコン基板１１を露出させる。その後、熱酸化処理を行い、シリコン基板１１の上面に、シリコン酸化物（ＳｉＯ２）からなるトンネル絶縁膜１４を例えば４ｎｍの厚さに形成する。
【００２６】
次に、図７（ａ）〜（ｃ）に示すように、トンネル絶縁膜１４上に、シリコン窒化物（ＳｉＮ）を例えば５ｎｍの厚さに堆積させて電荷蓄積膜１５を形成し、シリコン酸化物を例えば５ｎｍの厚さに堆積させてパッド酸化膜３２を形成し、アモルファスシリコン（α−Ｓｉ）を例えば３０ｎｍの厚さに堆積させてパッドシリコン膜３３を形成し、シリコン窒化物を例えば７０ｎｍの厚さに堆積させてパッド窒化膜３４を形成する。
【００２７】
次に、リソグラフィ技術により、パッド窒化膜３４、パッドシリコン膜３３、パッド酸化膜３２、電荷蓄積膜１５、トンネル絶縁膜１４及びＰウェル１３の上層部分を選択的に除去し、メモリストリング方向に直線状に延びる複数本のトレンチ１６を形成する。トレンチ１６は、一方の選択トランジスタ領域Ｒｓｔからメモリセル領域Ｒｍｃを通過して他方の選択トランジスタ領域Ｒｓｔまで到達するように形成する。
【００２８】
次に、全面にシリコン酸化物を堆積させる。シリコン酸化物は埋込性が良好であるため、トレンチ１６内にも埋め込まれる。その後、パッド窒化膜３４をストッパとしてＣＭＰ（chemical mechanical polishing：化学的機械研磨）を行い、パッド窒化膜３４上に堆積されたシリコン酸化物を除去する。これにより、トレンチ１６内のみにシリコン酸化物を残留させて、ＳＴＩ１７を形成する。この結果、パッド窒化膜３４、パッドシリコン膜３３、パッド酸化膜３２、電荷蓄積膜１５、トンネル絶縁膜１４が電極方向に分断されると共に、Ｐウェル１３がメモリストリング方向に延びる複数本のアクティブエリアＡＡ（半導体部分）に区画される。この時点では、ＳＴＩ１７の上面１７ａは、高さ方向においてパッド窒化膜３４の上面と同じ位置にある。
【００２９】
次に、図８（ａ）〜（ｃ）に示すように、ドライエッチングを行い、ＳＴＩ１７の上層部分を除去し、上面１７ａを落とし込む。このとき、ＳＴＩ１７の上面１７ａは、パッドシリコン膜３３（図７参照）の上面と下面との間の高さに位置するようにする。次に、例えば燐酸系の薬液を用いてパッド窒化膜３４（図７参照）を除去し、例えば水酸化コリンを用いてパッドシリコン膜３３を除去する。
【００３０】
次に、図９（ａ）〜（ｃ）に示すように、レジストを塗布し、パターニングして、選択トランジスタ領域Ｒｓｔを覆うレジスト膜３５を形成する。そして、このレジスト膜３５をマスクとして再度ドライエッチングを行い、メモリセル領域ＲｍｃにおいてＳＴＩ１７の上層部分をさらに除去し、上面１７ａをさらに落とし込む。すなわち、メモリストリング方向におけるＳＴＩ１７の中間部分、すなわち、メモリセル領域Ｒｍｃに位置する部分の上部をさらに除去する。このとき、メモリセル領域ＲｍｃにおけるＳＴＩ１７の上面１７ａは、例えば電荷蓄積膜１５の上面１５ａと同じ高さに位置させる。その後、レジスト膜３５を除去する。このようにして、選択トランジスタ領域Ｒｓｔとメモリセル領域ＲｍｃとでＳＴＩ１７の上面１７ａの高さが異なる構造を実現できる。
【００３１】
次に、図１０（ａ）〜（ｃ）に示すように、フッ化水素（ＨＦ）系の薬液を用いてパッド酸化膜３２（図９参照）を除去する。次に、アルミナ（Ａｌ２Ｏ３）を例えば１０ｎｍの厚さに堆積させてブロック絶縁膜１８を形成する。ブロック絶縁膜１８は、堆積法によって成膜するため、電荷蓄積膜１５及びＳＴＩ１７を覆うようにほぼ均一な膜厚で成膜される。これにより、メモリセル領域Ｒｍｃにおいては、電荷蓄積膜１５の上面１５ａとＳＴＩ１７の上面１７ａとがほぼ連続した平坦面を構成しているため、ブロック絶縁膜１８も平坦に成膜される。一方、選択トランジスタ領域Ｒｓｔにおいては、ＳＴＩ１７は電荷蓄積膜１５の上面１５ａから突出しているため、ブロック絶縁膜１８はＳＴＩ１７の突出部分に沿って湾曲して成膜される。その後、不純物をドープして導電性を付与したポリシリコンを例えば５０ｎｍの厚さに堆積させてポリシリコン膜１９を形成し、シリコン窒化物を例えば７０ｎｍの厚さに堆積させてキャップ窒化膜３６を形成する。
【００３２】
次に、図１１（ａ）〜（ｃ）に示すように、リソグラフィ技術により、キャップ窒化膜３６、ポリシリコン膜１９、ブロック絶縁膜１８、電荷蓄積膜１５及びトンネル絶縁膜１４を選択的に除去し、メモリストリング方向に分断する。これにより、メモリセル領域Ｒｍｃにおいては、電極方向に延びる複数本のメモリセル積層体ＭＭが形成され、メモリセル領域Ｒｍｃを挟む一対の選択トランジスタ領域Ｒｓｔにおいては、電極方向に延びる選択トランジスタ積層体ＴＭが形成される。
【００３３】
次に、注入角度を調整して斜め方向からインプラを行い、Ｐウェル１３における選択トランジスタ積層体ＴＭの直下域に不純物を注入する。これにより、選択ゲートトランジスタの閾値をメモリセルを構成するトランジスタの閾値とは異なる値に調節する。
【００３４】
次に、図１２（ａ）〜（ｃ）に示すように、ＡＬＤ（atomic layer deposition：原子層堆積）法等の成膜技術により、シリコン酸化物を例えば４ｎｍの厚さに成膜する。次に、メモリセル積層体ＭＭ及びトランジスタ積層体ＴＭをマスクとして再びインプラを行い、ソース・ドレイン拡散層２１を形成する。また、このインプラにより、短チャネル効果を抑制することができる。その後、シリコン酸化物を例えば９ｎｍ程度の厚さに堆積させ、更に例えば５０ｎｍの厚さに堆積させる。そして、ドライエッチングを行い、堆積させたシリコン酸化膜を加工する。これにより、シリコン酸化膜がメモリセル積層体ＭＭ間に埋め込まれると共に、最も外側に配置されたメモリセル積層体ＭＭの側面上及びトランジスタ積層体ＴＭの側面上に残留する。この結果、帯状積層体の相互間及び側面上に側壁３７を形成する。
【００３５】
次に、図１３（ａ）〜（ｃ）に示すように、リソグラフィ技術により、コンタクトを形成する予定の領域が開口したレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてシリコン基板１１に不純物を注入する。その後、レジスト膜を除去し、注入した不純物を活性化させるための熱処理（活性化アニール）を行う。
【００３６】
次に、例えばＬＰ−ＣＶＤ（low pressure chemical vapor deposition：低圧化学気相成長）により、シリコン酸化物を例えば７ｎｍの厚さに堆積させ、シリコン窒化物を例えば２０ｎｍの厚さに堆積させて、選択ゲート電極ＳＧ間にライナー材（図示せず）を形成する。次に、埋込性が良好なシリコン酸化膜により帯状積層体間を埋め込み、キャップ窒化膜３６をストッパとしてＣＭＰを施す。その後、ドライエッチングを施してキャップ窒化膜３６を除去し、ポリシリコン膜１９を露出させる。次に、スパッタ法によりコバルト（Ｃｏ）を堆積させ、アニールを行ってコバルトとポリシリコン膜１９の上層部分とを合金化させて、コバルトシリサイドからなる合金層２０を形成する。これにより、メモリセル領域Ｒｍｃにポリシリコン膜１９及び金属層２０からなり電極方向に延びるワード電極ＷＬを形成し、選択トランジスタ領域Ｒｓｔにポリシリコン膜１９及び金属層２０からなり電極方向に延びる選択ゲート電極ＳＧを形成する。
【００３７】
次に、例えば、ＰＥＣＶＤ（plasma enhanced CVD：プラズマ化学気相成長法）により、シリコン酸化物を例えば５０ｎｍの厚さに堆積させ、シリコン窒化物を例えば３０ｎｍの厚さに堆積させ、シリコン酸化物を例えば３５０ｎｍの厚さに堆積させることにより、層間絶縁膜２３を形成する。なお、図１３及び図１〜図４においては、側壁３７（図１２参照）は、層間絶縁膜２３に含まれるものとして、図示を省略している。
【００３８】
次に、リソグラフィ技術により、層間絶縁膜２３にシリコン基板１１まで到達するコンタクトホール２４を形成する。そして、コンタクトホール２４の内面上に、例えば厚さが５ｎｍのチタン窒化膜（図示せず）を形成し、コンタクトホール２４の内部をタングステン（Ｗ）等の金属により埋め込む。これにより、コンタクトホール２４内にコンタクト２５を形成する。次に、コンタクト２５に接続されるように、層間絶縁膜２３上にビット線２６を形成する。そして、ビット線２６を埋め込むように、層間絶縁膜２３上にさらに層間絶縁膜２７を形成する。これにより、図１〜図４に示すように、本実施形態に係る不揮発性半導体記憶装置１が製造される。
【００３９】
次に、本実施形態の作用効果について説明する。
図１４（ａ）及び（ｂ）は、本実施形態の作用効果を例示する断面図であり、（ａ）はメモリセル領域Ｒｍｃを示し、（ｂ）は選択トランジスタ領域Ｒｓｔを示す。
図１４（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置１においては、選択トランジスタ領域ＲｓｔにおけるＳＴＩ１７の上面１７ａが、メモリセル領域ＲｍｃにおけるＳＴＩ１７の上面１７ａよりも上方に位置している。これにより、選択トランジスタ領域Ｒｓｔにおいては、ブロック絶縁膜１８がＳＴＩ１７の形状を反映して湾曲しており、選択ゲート電極ＳＧの下面におけるＳＴＩ１７の直上域が上方に向かって凹んでいる。このため、電極方向及び高さ方向に平行な断面において、アクティブエリアＡＡの角部Ｃと選択ゲート電極ＳＧとの間の最短距離Ｌｓｇが、アクティブエリアＡＡの角部Ｃとワード電極ＷＬとの間の最短距離Ｌｗｌよりも長い。
【００４０】
この結果、アクティブエリアＡＡの角部Ｃと選択ゲート電極ＳＧとの間に印加される電界が、アクティブエリアＡＡの角部Ｃとワード電極ＷＬとの間に印加される電界よりも弱くなり、電荷蓄積膜１５の端部に印加される電界も、メモリセル領域Ｒｍｃよりも選択トランジスタ領域Ｒｓｔの方が弱くなる。これにより、選択トランジスタにおいては、選択ゲート電極ＳＧとアクティブエリアＡＡとの間に電圧が印加されても、電荷蓄積膜１５の端部に電荷が注入されにくくなる。この結果、選択トランジスタの閾値が変動しにくくなり、選択トランジスタの動作が安定する。
【００４１】
なお、選択トランジスタのゲート絶縁膜とメモリセルトランジスタのゲート絶縁膜とを作り分け、選択トランジスタのゲート絶縁膜を周辺回路のトランジスタのゲート絶縁膜と同じ構成、すなわち、単層のシリコン酸化膜等の電荷蓄積膜を含まない構成とすることも考えられる。しかし、選択トランジスタとメモリセルトランジスタとは相互間の距離が短いため、選択トランジスタとメモリセルトランジスタとでゲート絶縁膜を作り分けると、工程バラツキにより、両トランジスタのゲート絶縁膜の膜厚を狙い通りに形成することは困難である。これに対して、本実施形態によれば、選択トランジスタとメモリセルトランジスタとでゲート絶縁膜の構成を共通化しつつ、選択トランジスタの閾値を変動しにくくすることが可能となる。
【００４２】
次に、本実施形態の第１の変形例について説明する。
図１５（ａ）及び（ｂ）は、本変形例に係る不揮発性半導体記憶装置を例示する断面図であり、（ａ）はメモリセル領域Ｒｍｃを示し、（ｂ）は選択トランジスタ領域Ｒｓｔを示す。
図１５（ａ）及び（ｂ）に示すように、本変形例に係る不揮発性半導体記憶装置１ａは、前述の第１の実施形態に係る装置１（図１３参照）と比較して、トンネル絶縁膜、ＳＴＩ及び電極の構成が異なっている。
【００４３】
すなわち、装置１ａのメモリセル領域Ｒｍｃにおいては、ＳＴＩ１７の上面１７ａが、電荷蓄積膜１５との接点においては電荷蓄積膜１５の上面１５ａよりも下方であって下面１５ｂよりも上方である高さに位置しており、幅方向の中央部においては下面１５ｂとほぼ同じ高さに位置している。一方、選択トランジスタ領域Ｒｓｔにおいては、ＳＴＩ１７の上部の断面形状が台形状になっている。なお、ＳＴＩ１７と電荷蓄積膜１５との接点は、メモリセル領域Ｒｍｃと選択トランジスタ領域Ｒｓｔとで、ほぼ同じ位置である。本変形例における上記以外の構成は、前述の第１の実施形態と同様である。すなわち、本変形例においても、アクティブエリアＡＡの角部と選択ゲート電極ＳＧとの間の最短距離Ｌｓｇは、アクティブエリアＡＡの角部とワード電極ＷＬとの間の最短距離Ｌｗｌよりも長い。
【００４４】
次に、本変形例の作用効果について説明する。
図１６（ａ）及び（ｂ）は、本変形例に係る不揮発性半導体記憶装置における電界分布のシミュレーション結果を例示する模式的断面図であり、（ａ）はメモリセル領域Ｒｍｃを示し、（ｂ）は選択トランジスタ領域Ｒｓｔを示す。
なお、図１６（ａ）及び（ｂ）は、それぞれ図１５（ａ）及び（ｂ）と同じ領域を示しており、図中の線のうち各膜の境界を表す線及び引出線以外の線は等電位面を表している。また、図中のグラデーションは電界の強度を表しており、濃色の部分ほど電界が強い。
【００４５】
図１６（ａ）及び（ｂ）に示すように、本変形例に係る装置１ａにおいては、選択トランジスタ領域ＲｓｔにおいてアクティブエリアＡＡの端部及び電荷蓄積膜１５の端部に印加される電界がメモリセル領域Ｒｍｃよりも弱い。これにより、前述の第１の実施形態と同様に、選択トランジスタの電荷蓄積膜１５に電荷が注入されにくく、選択トランジスタの閾値が変動しにくい。
【００４６】
次に、本実施形態の第２の変形例について説明する。
図１７は、本変形例に係る不揮発性半導体記憶装置を例示する断面図である。
図１７は、メモリセル領域Ｒｍｃにおける電極方向に平行な断面、すなわち、図２（ａ）に相当する断面を示している。
【００４７】
図１７に示すように、本変形例に係る不揮発性半導体記憶装置１ｂにおいては、前述の第１の実施形態に係る装置１（図２（ａ）参照）と比較して、ＳＴＩ１７の上面１７ａの位置が低い。すなわち、装置１ｂにおいては、少なくともメモリセル領域Ｒｍｃにおいて、ＳＴＩ１７の上面１７ａが、電荷蓄積膜１５の下面よりも下方に位置している。具体的には、上面１７ａはトンネル絶縁膜１４の上面よりも低く下面よりも高い位置にある。また、装置１ｂにおいては、ワード電極ＷＬ及び選択ゲート電極ＳＧの下部に、例えばタンタル窒化物（ＴａＮ）からなる金属膜４１が設けられている。装置１ｂは、図９に示す工程において、ＳＴＩ１７の上面１７ａをトンネル絶縁膜１４の上面よりも下方まで落とし込み、その後、図１０に示す工程において、ブロック絶縁膜１８を成膜し、金属膜４１を成膜することにより、製造することができる。本変形例における上記以外の構成及び製造方法は、前述の第１の実施形態と同様である。
【００４８】
次に、本変形例の作用効果について説明する。
本変形例に係る装置１ｂにおいては、前述の第１の実施形態に係る装置１と比較して、ＳＴＩ１７の上面１７ａの位置が低い。より具体的には、ＳＴＩ１７の上面１７ａが電荷蓄積膜１５の下面よりも下方に位置しているため、高誘電率膜であるブロック絶縁膜１８の位置がトンネル絶縁膜１４の厚さ方向中心付近まで下がっている。これにより、トンネル絶縁膜１４とワード電極ＷＬとの間の最短距離が短くなると共に、トンネル絶縁膜１４の上部がブロック絶縁膜１８によって挟まれる。この結果、書込動作時及び消去動作時に、トンネル絶縁膜１４に対してより強い電界を印加することができる。これにより、同じ電圧で書込及び消去を行う場合には、前述の第１の実施形態と比較して、書込速度及び消去速度を高速化し、また、メモリセルのしきい値電圧の範囲を広げることができる。
【００４９】
逆に言えば、しきい値電圧の範囲を同一とする場合には、第１の実施形態よりも、書込電圧及び消去電圧を低減することができる。これにより、書込動作及び消去動作の際に、トンネル絶縁膜１４及びブロック絶縁膜１８に与えるストレスを緩和することができる。この結果、装置１ｂにおいては、書込・消去を繰り返しても、トンネル絶縁膜１４及びブロック絶縁膜１８の劣化を抑えることができ、電荷蓄積膜１５に保持された電荷がトンネル絶縁膜１４又はブロック絶縁膜１８を介して抜けることを防止できる。すなわち、書込・消去を繰り返した後の電荷保持特性を改善することができる。本変形例における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００５０】
次に、この効果を具体的なデータを示して説明する。
以下の説明では、前述の第１の実施形態に係る装置１（図２（ａ）参照）、すなわち、ＳＴＩの上面がトンネル絶縁膜の上面よりも上方に位置している装置と、本変形例に係る装置１ｂ（図１７参照）、すなわち、ＳＴＩの上面が電荷蓄積膜の下面よりも下方に位置している装置とを比較して説明する。
【００５１】
先ず、書込動作時にトンネル絶縁膜に印加される電界強度を比較する。
図１８（ａ）及び（ｂ）は、トンネル絶縁膜中の電界強度を例示する三次元グラフ図であり、（ａ）は第１の実施形態に係る装置を示し、（ｂ）は本変形例に係る装置を示す。
図１８（ａ）及び（ｂ）は、１つのメモリセルに属するトンネル絶縁膜、すなわち、１本のアクティブエリアＡＡ上に設けられたトンネル絶縁膜１４のうち、１本のワード電極ＷＬの直下域に位置する部分について示しており、１つのメモリセルに属するトンネル絶縁膜全体の４分の１の領域について、同じ書込電圧を印加した場合に印加される電界の強度のシミュレーション結果を示している。図１８（ａ）及び（ｂ）に示すグラデーションは、色が薄いほど電界強度が強いことを表している。
【００５２】
図１８（ａ）及び（ｂ）に示すように、同じ書込電圧を印加しても、本変形例においては、第１の実施形態よりも、トンネル絶縁膜に強い電界が印加される。一例を挙げると、書込電圧が１７Ｖであるとき、トンネル絶縁膜に印加される平均電界強度は、第１の実施形態においては１２．８ＭＶ／ｃｍであり、本変形例においては１３．３ＭＶ／ｃｍであった。
【００５３】
次に、書込特性及び消去特性を比較する。
図１９（ａ）及び（ｂ）は、横軸に時間をとり、縦軸にしきい値電圧をとって、メモリセルの特性を示すグラフ図であり、（ａ）は書込特性を示し、（ｂ）は消去特性を示す。
また、図１９（ａ）は１８Ｖの書込電圧を印加した場合を示し、（ｂ）は１７Ｖの消去電圧を印加した場合を示す。
【００５４】
図１９（ａ）に示すように、書込電圧が同じであれば、本変形例に係る装置は、第１の実施形態に係る装置と比較して、メモリセルのしきい値電圧の変化が速い。すなわち、書込動作が高速である。また、本変形例は、しきい値電圧の変化量が大きい。同様に、図１９（ｂ）に示すように、消去電圧が同じであれば、本変形例に係る装置は、第１の実施形態に係る装置と比較して、消去動作が高速であり、しきい値電圧の変化量が大きい。
【００５５】
次に、電荷保持特性を比較する。
図２０（ａ）及び（ｂ）は、横軸に保持時間をとり、縦軸にしきい値電圧の変化幅をとって、メモリセルの電荷保持特性を示すグラフ図である。
図２０（ａ）及び（ｂ）の横軸は、装置の温度を８５℃に保持した時間を示す。また、図２０（ａ）は、書込・消去のストレスを与えていない状態の装置についての試験結果を示し、（ｂ）は、しきい値の範囲を−２Ｖ〜＋２Ｖの範囲とする書込・消去サイクルを１２００サイクル与えた後の装置についての試験結果を示す。
【００５６】
図２０（ａ）に示すように、書込・消去のストレスを与える前の状態においては、本変形例に係る装置の電荷保持特性は、第１の実施形態に係る装置の電荷保持特性とほぼ同じであった。しかし、図２０（ｂ）に示すように、書込・消去のストレスを与えた後の状態においては、本比較例に係る装置は、第１の実施形態に係る装置と比較して、電荷保持特性の劣化が少なかった。
【００５７】
以上の試験結果により、本変形例に係る装置は、前述の第１の実施形態に係る装置と比較して、書込電圧及び消去電圧が同じであれば、トンネル絶縁膜に印加される電界が強く、従って書込動作速度及び消去動作速度が速く、しきい値電圧の変化範囲が広く、また、しきい値電圧の変化範囲を同じとすれば、電荷保持特性が良好であることが示された。
【００５８】
次に、本発明の第２の実施形態について説明する。
図２１は、本実施形態に係る不揮発性半導体記憶装置を例示するメモリストリング方向に平行な断面図であり、
図２２（ａ）及び（ｂ）は、本実施形態に係る不揮発性半導体記憶装置を例示する電極方向に平行な断面図であり、（ａ）はメモリセル領域を示し、（ｂ）は選択トランジスタ領域を示す。
【００５９】
図２１並びに図２２（ａ）及び（ｂ）に示すように、本実施形態に係る不揮発性半導体記憶装置２は、前述の第１の実施形態に係る装置１（図１〜図３参照）と比較して、シリコン基板１１と電荷蓄積膜１５との間に形成された絶縁膜の構成及びＳＴＩの上端部の形状が異なっている。
【００６０】
すなわち、本実施形態において、メモリセル領域Ｒｍｃにおいては、前述の第１の実施形態と同様に、シリコン基板１１と電荷蓄積膜１５との間にトンネル絶縁膜１４が設けられている。これに対して、選択トランジスタ領域Ｒｓｇにおいては、第１の実施形態とは異なり、シリコン基板１１と電荷蓄積膜１５との間にボトム絶縁膜５１が設けられている。ボトム絶縁膜５１は例えばシリコン酸化物からなり、ボトム絶縁膜５１の膜厚はトンネル絶縁膜１４の膜厚よりも厚い。一例では、トンネル絶縁膜１４の膜厚は５ｎｍであり、ボトム絶縁膜５１の膜厚は７ｎｍである。
【００６１】
また、ＳＴＩ５７の上面５７ａにおいて、ＳＴＩ５７の幅方向、すなわち、電極方向における中央部５７ｂは、周辺部５７ｃに対して突出しており、中央部５７ｂから周辺部５７ｃにかけての斜面は、中央部５７ｂから周辺部５７ｃに向けて低くなる凹曲面となっている。そして、ＳＴＩ５７の上面５７ａにおける選択トランジスタ領域Ｒｓｇに配置されている領域は、メモリセル領域Ｒｍｃに配置されている領域よりも上方に位置している。すなわち、ＳＴＩ５７の上面５７ａには、メモリセル領域Ｒｍｃと選択トランジスタ領域Ｒｓｇとの境界部分において、段差が形成されている。これにより、本実施形態においても、前述の第１の実施形態と同様に、アクティブエリアＡＡの角部と選択ゲート電極ＳＧとの間の最短距離Ｌｓｇは、アクティブエリアＡＡの角部とワード電極ＷＬとの間の最短距離Ｌｗｌよりも長くなっている。
【００６２】
更に、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｇの双方において、ＳＴＩ５７の上面５７ａの周辺部５７ｃの高さ方向における位置は、電荷蓄積膜１５の上面と下面の間に位置している。また、メモリセル領域Ｒｍｃと選択トランジスタ領域Ｒｓｇの双方において、ＳＴＩ５７は、上面５７ａのほぼ中央部５７ｂにおいて頂点を有する。この頂点の高さ方向の位置は、電荷蓄積膜１５の上面より高くてもよく、低くてもよい。更に、高さ方向において、メモリセル領域Ｒｍｃにおける上面５７ａの位置と、選択トランジスタＲｓｇにおける上面５７ａの位置との差は、トンネル絶縁膜１４の膜厚とボトム絶縁膜５１の膜厚との差にほぼ等しい。
【００６３】
更にまた、本実施形態においては、ワード電極ＷＬ及び選択ゲート電極ＳＧが、下層側から順に金属膜５３及びポリシリコン膜５４が積層され、最上層部に合金層２０が形成された積層膜により構成されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。なお、ブロック絶縁膜１８の上面は、電荷蓄積膜１５の上面及びＳＴＩ５７の上面の形状を反映した形状になる場合もある。
【００６４】
以下、装置２における各膜の組成及び膜厚の一例を挙げる。上述の如く、トンネル絶縁膜１４はシリコン酸化物（ＳｉＯ２）からなり、その膜厚は５ｎｍである。ボトム絶縁膜５１もシリコン酸化物からなり、その膜厚は７ｎｍである。電荷蓄積膜１５はシリコン窒化物（ＳｉＮ）からなり、その膜厚は６ｎｍである。ブロック絶縁膜１８はアルミナ（Ａｌ２Ｏ３）からなり、その膜厚は１５ｎｍである。また、電極を構成する金属膜５３はタンタル窒化物（ＴａＮ）により形成されており、ポリシリコン膜５４は導電型がＮ＋型のポリシリコンにより形成されている。
【００６５】
次に、本実施形態に係る不揮発性半導体記憶装置２の製造方法について説明する。
図２３〜図３６は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）はメモリストリング方向に平行な断面を示し、各図の（ｂ）はメモリセル領域における電極方向に平行な断面を示し、各図の（ｃ）は選択トランジスタ領域における電極方向に平行な断面を示し、各図の（ｄ）は周辺回路部の低電圧用トランジスタ領域を示し、各図の（ｅ）は周辺回路部の高電圧用トランジスタ領域を示す。
【００６６】
先ず、図２３（ａ）〜（ｅ）に示すように、Ｐ型のシリコン基板１１を用意する。そして、シリコン基板１１の上面を酸化して、上面全体に膜厚が例えば１０ｎｍの犠牲酸化膜７１を形成する。
【００６７】
次に、リソグラフィ技術により、メモリアレイ部の全体及び周辺回路部のＰチャネル型トランジスタ形成領域を露出させ、それ以外の領域を覆うレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてドナーとなる不純物、例えばリン（Ｐ）をイオン注入する。なお、このとき必要があれば、加速電圧及び注入量を異ならせて複数回の注入を行う。これにより、メモリアレイ部全体及び周辺回路部のＰチャネル型トランジスタ形成領域において、シリコン基板１１の上層部分にＮウェル１２が形成される。その後、レジスト膜を剥離する。
【００６８】
次に、リソグラフィ技術により、周辺回路部のＮチャネル型トランジスタ形成領域を露出させ、それ以外の領域を覆うレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてアクセプタとなる不純物、例えばボロン（Ｂ）をイオン注入する。このとき必要があれば、加速電圧及び注入量を異ならせて複数回の注入を行う。これにより、周辺回路部のＮチャネル型トランジスタ形成領域において、シリコン基板１１の上層部分に周辺回路用のＰウェル（図示せず）が形成される。その後、レジスト膜を剥離する。
【００６９】
次に、リソグラフィ技術により、メモリアレイ部を露出させ、それ以外の領域を覆うレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてアクセプタとなる不純物、例えばボロン（Ｂ）をイオン注入する。なお、このとき必要があれば、加速電圧及び注入量を異ならせて複数回の注入を行う。これにより、メモリアレイ部において、Ｎウェル１２の上層部分の一部にメモリセルトランジスタ用のＰウェル１３が形成される。その後、レジスト膜を剥離する。
【００７０】
次に、必要に応じて更にリソグラフィ技術及びイオン注入技術を適用して、周辺回路部の低電圧用トランジスタ領域Ｒｌｖ及び高電圧用トランジスタ領域Ｒｈｖのチャネル領域の不純物濃度をそれぞれ所望の値に調整する。その後、犠牲酸化膜７１を除去する。
【００７１】
次に、図２４（ａ）〜（ｅ）に示すように、酸化処理を施し、シリコン基板１１の上面全体に高電圧用ゲート酸化膜７２を形成する。次に、リソグラフィ技術により高電圧用トランジスタ領域Ｒｈｖを覆うレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてドライエッチングを施して、高電圧用ゲート酸化膜７２を選択的に除去する。これにより、高電圧用トランジスタ領域Ｒｈｖにのみ、高電圧用ゲート酸化膜７２を残留させる。その後、レジスト膜を剥離する。
【００７２】
次に、図２５（ａ）〜（ｅ）に示すように、酸化処理を施し、シリコン基板１１の上面におけるシリコンの露出面に、低電圧用ゲート酸化膜７３を形成する。次に、全面にシリコン膜７４を形成する。次に、リソグラフィ技術により、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｇから低電圧用ゲート酸化膜７３及びシリコン膜７４を除去する。なお、選択トランジスタ領域Ｒｓｇには、コンタクト２５が形成される予定の領域も含まれる。
【００７３】
次に、図２６（ａ）〜（ｅ）に示すように、熱酸化処理を施す。これにより、シリコン基板１１の露出面及びシリコン膜７４の露出面に厚さが例えば５ｎｍのシリコン酸化膜７５が形成される。
【００７４】
次に、図２７（ａ）〜（ｅ）に示すように、リソグラフィ技術により、メモリアレイ部の選択トランジスタ領域Ｒｓｇを覆うレジスト膜（図示せず）を形成する。なお、選択トランジスタ領域Ｒｓｇは、メモリストリング方向において相互に離隔した少なくとも一対の領域に設定する。そして、このレジスト膜をマスクとしてウェットエッチングを施す。これにより、シリコン酸化膜７５を選択的に除去し、選択トランジスタ領域Ｒｓｇのみに残留させる。その後、例えば硫化水素（ＳＨ）を用いてレジスト膜を剥離する。
【００７５】
次に、図２８（ａ）〜（ｅ）に示すように、熱酸化処理を行い、シリコンの露出面にシリコン酸化物からなり厚さが例えば５ｎｍのトンネル絶縁膜１４を形成する。また、この酸化処理によって、シリコン酸化膜７５がより一層酸化されて成長し、トンネル絶縁膜１４よりも厚いボトム絶縁膜５１となる。例えば、膜厚が５ｎｍのシリコン酸化膜７５が成長し、膜厚が７ｎｍのボトム絶縁膜５１となる。この結果、ボトム絶縁膜５１の上面はトンネル絶縁膜１４の上面よりも上方に位置し、ボトム絶縁膜５１の下面はトンネル絶縁膜１４の下面よりも下方に位置する。なお、トンネル絶縁膜１４の形成後に窒化処理を施し、トンネル絶縁膜１４の一部をオキシナイトライド化してもよい。これにより、メモリセルの電荷保持能力が向上する。
【００７６】
次に、全面にシリコン窒化膜を堆積させ、厚さが例えば６ｎｍの電荷蓄積膜１５を形成する。このとき、ボトム絶縁膜５１の上面はトンネル絶縁膜１４の上面よりも上方に位置しているため、選択トランジスタ領域Ｒｓｇにおける電荷蓄積膜１５の上面は、メモリセル領域Ｒｍｃにおける電荷蓄積膜１５の上面よりも上方に位置する。
【００７７】
次に、図２９（ａ）〜（ｅ）に示すように、例えばＣＶＤによりシリコン酸化膜を１０ｎｍの厚さに堆積させ、全面にパッド酸化膜７６を形成する。パッド酸化膜７６の上面にも、電荷蓄積膜１５の上面の凹凸を反映した凹凸が形成される。すなわち、選択トランジスタ領域Ｒｓｇにおける電荷蓄積膜１５及びパッド酸化膜７６の上面は、メモリセル領域Ｒｍｃにおける電荷蓄積膜１５及びパッド酸化膜７６の上面よりも、それぞれ上方に位置する。
【００７８】
次に、リソグラフィ技術によりメモリアレイ部を覆うレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしてエッチングを行い、周辺回路部からパッド酸化膜７６、電荷蓄積膜１５及びトンネル絶縁膜１４を除去する。その後、レジスト膜を剥離する。これにより、周辺回路部においては、シリコン膜７４が露出する。また、トンネル絶縁膜１４、ボトム絶縁膜５１、電荷蓄積膜１５及びパッド酸化膜７６は、メモリアレイ部のみに残留する。
【００７９】
次に、全面にシリコン窒化物を例えば５０ｎｍの厚さに堆積させて、パッド窒化膜７７を形成する。次に、全面に例えばＢＳＧ（boron silicate glass）を堆積させて、素子分離用の溝を形成するためのマスク材７８を形成する。
【００８０】
次に、図３０（ａ）〜（ｅ）に示すように、リソグラフィ技術により、ＳＴＩ５７を形成する予定の領域を露出させ他の領域を覆うようなレジスト膜（図示せず）を形成する。そして、このレジスト膜をマスクとして異方性ドライエッチングを行い、ＳＴＩ５７を形成する予定の領域からマスク材７８（図２８参照）を選択的に除去する。その後、レジスト膜を除去する。
【００８１】
次に、マスク材７８をマスクとして異方性ドライエッチングを行う。これにより、メモリアレイ部においては、パッド窒化膜７７、パッド酸化膜７６、電荷蓄積膜１５及びトンネル絶縁膜１４又はボトム絶縁膜５１を選択的に除去し、更にシリコン基板１１の上層部分を選択的に除去する。一方、周辺回路部においては、パッド窒化膜７７、シリコン膜７４、高電圧用ゲート酸化膜７２又は低電圧用ゲート酸化膜７３を選択的に除去し、更にシリコン基板１１の上層部分を選択的に除去する。エッチング終了後、残留したマスク材７８（図２９参照）を除去する。これにより、シリコン基板１１の上層部分及びその上に積層された膜に、複数本のトレンチ５６が形成される。
【００８２】
メモリアレイ部においては、トレンチ５６は一対の選択トランジスタ領域Ｒｓｇ間をつなぐようにメモリストリング方向に延びている。トレンチ５６はＰウェル１３を電極方向に分断し、メモリストリング方向に延びる複数本のアクティブエリアＡＡに区画する。周辺回路部においては、トレンチ５６が延びる方向は任意である。その後、トレンチ５６内にシリコン酸化物７９を埋め込み、パッド窒化膜７７をストッパとしたＣＭＰを行い、上面を平坦化する。
【００８３】
次に、図３１（ａ）〜（ｅ）に示すように、ドライエッチングを行い、トレンチ５６内に埋設されたシリコン酸化物７９の上面を落とし込む。すなわち、シリコン酸化物７９の上部を除去する。このとき、高さ方向において、シリコン酸化物７９の上面が、パッド窒化膜７７の上面と下面の間に位置するようにする。この時点では、シリコン酸化物７９の上面の高さ方向の位置は、メモリセル領域Ｒｍｃと選択トランジスタ領域Ｒｓｇとでほぼ同じである。
【００８４】
次に、図３２（ａ）〜（ｅ）に示すように、ウェットエッチングを施してパッド窒化膜７７（図３１参照）を除去する。これにより、シリコン酸化物７９の上部はパッド酸化膜７６又はシリコン膜７４の上面から突出する。
【００８５】
次に、図３３（ａ）〜（ｅ）に示すように、メモリアレイ部において、ウェットエッチング等の等方エッチングを施す。これにより、パッド酸化膜７６（図３２参照）が除去される。また、シリコン酸化物７９の上部もエッチングされ、残留部分がＳＴＩ５７となる。このとき、シリコン酸化物７９の突出部分は、上面の他に側面も露出しているため、幅方向の周辺部に対するエッチング量が中央部に対するエッチング量よりも多くなる。この結果、ＳＴＩ５７の上面５７ａは、幅方向の周辺部５７ｃに対して幅方向の中央部５７ｂが上方に突出した形状となる。また、ＳＴＩ５７の上部における中央部５７ｂから周辺部５７ｃにかけての斜面は、中央部５７ｂから周辺部５７ｃに向けて低くなる凹曲面となる。なお、周辺回路部においてトレンチ５６内に残留したシリコン酸化物７９も、以後、「ＳＴＩ５７」という。
【００８６】
この等方エッチングにおけるエッチング量は、メモリセル領域Ｒｍｃと選択トランジスタ領域Ｒｓｇとで等しいため、等方エッチング後のＳＴＩ５７の上面５７ａの高さは、等方エッチング前の電荷蓄積膜１５の上面の高さによって決定される。すなわち、この等方エッチングは、電荷蓄積膜１５を用いてＳＴＩ５７の上面５７ａの高さを調節するエッチングである。そして、上述の如く、選択トランジスタ領域Ｒｓｇにおける電荷蓄積膜１５の上面は、メモリセル領域Ｒｍｃにおける電荷蓄積膜１５の上面よりも上方に位置しているため、選択トランジスタ領域ＲｓｇにおけるＳＴＩ５７の上面５７ａは、メモリセル領域ＲｍｃにおけるＳＴＩ５７の上面５７ａよりも全体的に上方に位置することとなる。
【００８７】
一方、周辺回路部においては、ＳＴＩ５７の上部をエッチングしない。これにより、周辺回路部においては、ＳＴＩ５７の高さが高くなり、絶縁耐圧が向上する。特に、高電圧用トランジスタ領域Ｒｈｖにおいては、ＳＴＩ５７上にゲート電極が形成される場合があるが、この場合、ＳＴＩ５７を高く形成することにより、ゲート電極とシリコン基板との間の絶縁耐圧を改善することができる。
【００８８】
次に、図３４（ａ）〜（ｅ）に示すように、全面に例えばアルミナを堆積させて、ブロック絶縁膜１８を形成する。このとき、ブロック絶縁膜１８は堆積法によって形成するため、全体にほぼ均一な膜厚となる。次に、ブロック絶縁膜１８上に仕事関数が大きい金属、例えば、タンタル窒化物（ＴａＮ）を堆積させて、金属膜５３を形成する。次に、全面に例えばポリシリコンを堆積させて、マスク材（図示せず）を形成する。そして、リソグラフィ技術により、メモリアレイ部を覆うようにレジスト膜（図示せず）を形成する。次に、このレジスト膜をマスクとしてドライエッチング又はウェットエッチングを施して、マスク材を選択的に除去し、メモリアレイ部のみに残留させる。そして、このマスク材をマスクとしてエッチングを行い、メモリアレイ部以外の領域から金属膜５３及びブロック絶縁膜１８を除去する。これにより、ブロック絶縁膜１８はメモリアレイ部のみに残留し、電荷蓄積膜１５及びＳＴＩ５７を覆うように配置される。
【００８９】
次に、例えば、ＣＶＤ法により、ドナーとなる不純物が導入され、導電型がＮ＋型とされたポリシリコンを堆積させて、ポリシリコン膜５４を成膜する。次に、全面にシリコン窒化膜８０を成膜する。これにより、メモリアレイ部においては、ブロック絶縁膜１８上に金属膜５３、ポリシリコン膜５４及びシリコン窒化膜８０が積層され、周辺回路部においては、高電圧用ゲート酸化膜７２又は低電圧用ゲート酸化膜７３の上方にシリコン膜７４、ポリシリコン膜５４及びシリコン窒化膜８０が積層される。シリコン膜７４、金属膜５３及びポリシリコン膜５４は導電膜である。
【００９０】
次に、図３５（ａ）〜（ｅ）に示すように、リソグラフィ技術及びドライエッチング技術を用いて、電極の加工を行う。すなわち、メモリアレイ部のメモリセル領域Ｒｍｃにおいては、トンネル絶縁膜１４、電荷蓄積膜１５、ブロック絶縁膜１８、金属膜５３、ポリシリコン膜５４及びシリコン窒化膜８０からなる積層膜を電極方向に延びるメモリセル積層体ＭＭに加工し、選択トランジスタ領域Ｒｓｇにおいては、ボトム絶縁膜５１、電荷蓄積膜１５、ブロック絶縁膜１８、金属膜５３、ポリシリコン膜５４及びシリコン窒化膜８０からなる積層膜を電極方向に延びるトランジスタ積層体ＴＭに加工し、周辺回路部においては、シリコン膜７４、ポリシリコン膜５４及びシリコン窒化膜８０からなる積層膜を周辺回路を構成する高電圧トランジスタ及び低電圧トランジスタのゲート電極ＧＥに加工する。このとき、メモリアレイ部においては、加工された金属膜５３及びポリシリコン膜５４により、電極方向に延びるワード電極ＷＬ及び選択ゲート電極ＳＧが形成される。ゲート電極ＧＥが延びる方向は電極方向でもメモリストリング方向でもよい。
【００９１】
次に、図３６（ａ）〜（ｅ）に示すように、各トランジスタのソース・ドレイン領域を形成するための不純物注入を行う。すなわち、リソグラフィ技術を用いて、メモリアレイ部のメモリセルトランジスタ及び選択トランジスタ、並びに周辺回路部の高電圧トランジスタ及び低電圧トランジスタについて、各トランジスタに適切なイオン種、加速電圧及び注入量にてイオン注入を実施する。その後、例えば９５０℃の温度でアニールを行い、注入した不純物を活性化させる。これにより、Ｐウェル１３の上層部分に例えばＮ−型のソース・ドレイン拡散層２１が形成される。
【００９２】
次に、全面に例えばシリコン酸化物等の絶縁材料を堆積させる。次に、シリコン窒化膜８０（図３５参照）をストッパとしてＣＭＰを施し、上面を平坦化する。これにより、電極間に絶縁材料が埋め込まれる。次に、ドライエッチングを施してシリコン窒化膜８０を除去する。そして、電極上にコバルト（Ｃｏ）を堆積させ、適当な温度でアニールする。これにより、ポリシリコン膜５４の上面がシリサイド化され、合金層２０が形成される。合金層２０は、電極の抵抗を低減するために形成する。
【００９３】
次に、図２１並びに図２２（ａ）及び（ｂ）に示すように、全面に例えばシリコン酸化物等の絶縁材料を堆積させて、層間絶縁膜２３を形成する。次に、層間絶縁膜２３内におけるゲート電極ＧＥ（図３５参照）及び一部のソース・ドレイン拡散層２１の直上域にコンタクトホール２４を形成する。そして、コンタクトホール２４の内部に導電材料を埋め込んで、ゲート電極ＧＥ又はソース・ドレイン拡散層２１に電気的に接続されるコンタクト２５を形成する。
【００９４】
次に、層間絶縁膜２３上に、ビット線２６を含む配線及び層間絶縁膜２７を形成し、層間絶縁膜２７内に配線同士を電気的に接続するビアコンタクト（図示せず）を形成し、ボンディング用パッド（図示せず）及びパッシベーション層（図示せず）を形成する。これにより、メモリアレイ部に加えて周辺回路部を形成する。周辺回路部には、メモリアレイ部を駆動する駆動回路、及び、装置２の外部との間でデータの入出力を行う入出力回路が形成される。このようにして、本実施形態に係る不揮発性半導体記憶装置２が製造される。
【００９５】
次に、本実施形態の作用効果について説明する。
本実施形態においては、メモリセルトランジスタのゲート絶縁膜は、トンネル絶縁膜１４、電荷蓄積膜１５及びブロック絶縁膜１８からなる積層膜により構成されている。一方、選択トランジスタのゲート絶縁膜は、ボトム絶縁膜５１、電荷蓄積膜１５及びブロック絶縁膜１８からなる積層膜により構成されている。そして、ボトム絶縁膜５１はトンネル絶縁膜１４よりも厚いため、選択トランジスタのゲート絶縁膜はメモリセルトランジスタのゲート絶縁膜よりも厚い。これにより、アクティブエリアＡＡの角部と選択ゲート電極ＳＧとの間の最短距離ＬｓｇがアクティブエリアＡＡの角部とワード電極ＷＬとの間の最短距離Ｌｗｌよりも長くなり、選択ゲート領域Ｒｓｇに配置された電荷蓄積膜１５に印加される電界が弱くなり、電荷蓄積膜１５に注入される電荷量を低減することができる。
【００９６】
また、トンネル絶縁膜１４を厚く形成することにより、装置２の読出動作時にトンネル絶縁膜１４を通過する電荷量を低減することができる。これによっても、電荷蓄積膜１５に注入される電荷量を低減することができる。
【００９７】
更に、本実施形態においては、ボトム絶縁膜５１をトンネル絶縁膜１４よりも厚く形成しているため、図３２に示す工程において、電荷蓄積膜１５の上面における選択トランジスタ領域Ｒｓｇ内に位置する領域がメモリセル領域Ｒｍｃ内に位置する領域よりも上方に位置する。これにより、図３３に示す工程において、ＳＴＩ５７の選択トランジスタ領域ＲｓｇにおけるＳＴＩ５７の上面５７ａを、メモリセル領域ＲｍｃにおけるＳＴＩ５７の上面５７ａよりも全体的に高くすることができる。そして、ＳＴＩ５７を覆うように形成するブロック絶縁膜１８は、堆積法により形成するため、全体的に膜厚がほぼ均一である。これによっても、最短距離Ｌｓｇを最短距離Ｌｗｌよりも長くすることができる。
【００９８】
以上の効果により、装置２の読出動作時に、選択トランジスタ領域Ｒｓｇの電荷蓄積膜１５に電荷が蓄積されることを抑制できる。この結果、読出動作を繰り返し実施しても、選択トランジスタの閾値の変動が少なく、安定して動作させることができる。
【００９９】
また、メモリセル領域Ｒｍｃにおいて、ＳＴＩ５７における電荷蓄積膜１５に接する部分の上面は、電荷蓄積膜１５の上面よりも低い。この結果、電荷蓄積膜１５とＳＴＩ５７との境界部分の電界が強くなる。一方、選択トランジスタ領域ＲｓｇにおけるＳＴＩ５７の形状は、メモリセル領域ＲｍｃにおけるＳＴＩ５７の形状と同じであるが、ボトム絶縁膜５１をトンネル絶縁膜１４よりも厚く形成しているため、選択トランジスタ領域Ｒｓｇの電荷蓄積膜１５に電荷が蓄積されることを抑制できる。これらの結果、メモリセルトランジスタの書き込み特性を向上させつつ、選択トランジスタの閾値の変動は防止できる。
【０１００】
また、メモリセルトランジスタのゲート絶縁膜と選択トランジスタのゲート絶縁膜とは電荷蓄積膜１５及びブロック絶縁膜１８を含む点で共通し、従って、形成プロセスの一部を共通化することができる。このため、少ない付加工程により、メモリセルトランジスタと選択トランジスタとでゲート絶縁膜を作り分けることができる。この結果、装置２を低コストで容易に製造することができる。また、メモリセル領域Ｒｍｃ及び選択トランジスタ領域Ｒｓｇにおいて、電荷蓄積膜１５及びそれより上方の膜構成は共通であるため、上述の絶縁膜の作り分けがメモリセルトランジスタの特性に及ぼす影響が少ない。
【０１０１】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１０２】
例えば、トンネル絶縁膜、電荷蓄積膜、ブロック絶縁膜及び各電極の材質及び膜厚は、その効果が発揮できる範囲で変更して設定できる。例えば、前述の各実施形態においては、トンネル絶縁膜として厚さが０．５〜１０ｎｍの単層のシリコン酸化膜（ＳｉＯ２膜）を用いる例を示したが、本発明はこれに限定されず、単層のシリコン酸化膜の代わりに、ＥＯＴ（Equivalent Oxide Thickness）換算で同じ厚さの（ＳｉＮ膜／ＳｉＯ２膜）の積層膜、（ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜）の積層膜、（ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜）の積層膜、又は（高誘電率絶縁膜／ＳｉＯ２膜）の積層膜等を用いてもよい。なお、これらの積層膜においては、ＳｉＯ２膜をシリコン基板１１側に配置する。
【０１０３】
また、前述の各実施形態においては、電荷蓄積膜として、厚さが３〜５０ｎｍのシリコン窒化膜（ＳｉＮ膜）を用いる例を示したが、電荷蓄積膜はシリコン窒化膜には限定されず、電子又は正孔を捕獲する能力があれば他の絶縁膜でもよく、例えば、ＨｆＡｌＯ等からなる高誘電体膜や、シリコン窒化膜、ＨｆＡｌＯ膜及びアルミナ膜等の複数の膜からなる積層膜とすることもできる。具体的には、シリコン酸化膜（ＳｉＯ２膜）よりも誘電率が高い高誘電率絶縁膜、例えば、Ａｌ２Ｏ３膜、ＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨＳｉＯ膜又はＬａＡｌＯ膜等を含む積層膜としてもよい。これらの積層膜の膜構成は、例えば、（ＳｉＮ膜／高誘電率絶縁膜／ＳｉＮ膜）、（ＳｉＮ膜／高誘電率絶縁膜／ＨｆＡｌＯ膜）、又は（ＨｆＡｌＯ膜／高誘電率絶縁膜／ＨｆＡｌＯ膜）等とする。又は、（ＨｆＡｌＯ膜／高誘電率絶縁膜／ＳｉＮ膜）としてもよいが、この場合は、ＳｉＮ膜をトンネル絶縁膜側に配置する。
【０１０４】
更に、前述の各実施形態においては、ブロック絶縁膜を構成する高誘電率絶縁膜として、厚さが３〜５０ｎｍのアルミナ膜（Ａｌ２Ｏ３膜）を用いる例を示したが、ブロック絶縁膜は、書込時にはシリコン基板から電荷蓄積膜内に注入された電子がワード電極に漏れることを防止でき、消去時にはワード電極から電荷蓄積膜に電子が注入されること防止できればよく、アルミナ膜には限定されない。但し、ブロック絶縁膜は、その両界面において電子のエネルギー障壁が高いことが望ましく、且つ、ブロック絶縁膜の少なくとも一部には、トンネル絶縁膜よりも比誘電率が高い高誘電体膜が含まれていることが望ましい。ブロック絶縁膜は、アルミナ以外の酸化物、例えば、ＬａＡｌＯ等からなる絶縁膜又は複数の絶縁膜からなる積層膜であってもよい。具体的には、ブロック絶縁膜として、シリコン酸化膜よりも誘電率が高い高誘電率絶縁膜、例えば、ＭｇＯ膜、ＳｒＯ膜、ＳｉＮ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ２Ｏ５膜、ＢａＴｉＯ３膜、ＢａＺｒＯ膜、ＺｒＯ２膜、ＨｆＯ２膜、Ｙ２Ｏ３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜若しくはＬａＡｌＯ膜等を単層で又は積層膜として用いてもよい。このような積層膜の膜構成は、例えば、（ＳｉＯ２膜／高誘電率絶縁膜／ＳｉＯ２膜）、（ＳｉＯ２膜／高誘電率絶縁膜）、（高誘電率絶縁膜／ＳｉＯ２膜）、又は、（高誘電率絶縁膜／ＳｉＯ２膜／高誘電率絶縁膜）等とすることができる。更に、これらの積層膜にＡｌ２Ｏ３膜を加えてもよく、これらの積層膜において、ＳｉＯ２膜の代わりにＡｌ２Ｏ３膜を用いてもよい。
【０１０５】
更にまた、前述の各実施形態においては、電極、すなわち、ワード電極ＷＬ及び選択ゲート電極ＳＧを、ポリシリコン膜１９及び合金層２０の積層膜により形成し、ポリシリコン膜１９には、アクセプタとなる不純物（ｐ型不純物）が高濃度にドープされたｐ＋型のポリシリコン膜を用い、合金層２０には例えばコバルトシリサイド（ＣｏＳｉ）層を用いる例を示したが、本発明はこれに限定されない。例えば、ポリシリコン膜１９として、ドナーとなる不純物（ｎ型不純物）が高濃度にドープされたｎ＋型のポリシリコン膜を用いてもよい。又は、ポリシリコン膜１９の代わりに、（金属膜／ポリシリコン膜）の積層膜、（金属膜／窒化金属膜）の積層膜、若しくは、（金属膜／炭化金属膜）の積層膜等を用いてもよい。この場合、金属膜としては例えばタングステン膜（Ｗ膜）等を用いることができ、窒化金属膜としては例えばＷＮ膜、ＴａＮ膜又はＴｉＮ膜等を用いることができ、炭化金属膜としては例えばＴａＣ膜等を用いることができる。また、合金層２０を形成する金属シリサイドとして、ＣｏＳｉの他に、ＮｉＳｉ、ＷＳｉ、ＭｏＳｉ又はＴｉＳｉ等を用いることができる。
【０１０６】
更に、前述の各実施形態においては、電極の上面をシリサイド化する例を示したが、本発明はこれには限定されない。例えば、メモリアレイ部のワード電極及び選択ゲート電極には（ＴａＮ／ＷＮ／Ｗ）積層膜を使用してもよく、周辺回路部のゲート電極には（ポリシリコン／ＴａＮ／ＷＮ／Ｗ）積層膜を使用してもよい。更にまた、前述のメモリセルトランジスタ及び選択トランジスタの構造が得られるのであれば、周辺回路部のゲート電極の形成のタイミングは、適宜変更することができる。
【符号の説明】
【０１０７】
１、１ａ、１ｂ、２  不揮発性半導体記憶装置、１１  シリコン基板、１２  Ｎウェル、１３  Ｐウェル、１４、１４ａ  トンネル絶縁膜、１５  電荷蓄積膜、１５ａ  上面、１５ｂ  下面、１６  トレンチ、１７  ＳＴＩ、１７ａ  上面、１８  ブロック絶縁膜、１９  ポリシリコン膜、２０  合金層、２１  ソース・ドレイン拡散層、２３  層間絶縁膜、２４  コンタクトホール、２５  コンタクト、２６  ビット線、２７  層間絶縁膜、３１  犠牲酸化膜、３２  パッド酸化膜、３３  パッドシリコン膜、３４  パッド窒化膜、３５  レジスト膜、３６  キャップ窒化膜、３７  側壁、４１  金属膜、５１  ボトム絶縁膜、５３  金属膜、５４  ポリシリコン膜、５６  トレンチ、５７  ＳＴＩ、５７ａ  上面、５７ｂ  中央部、５７ｃ  周辺部、７１  犠牲酸化膜、７２  高電圧用ゲート酸化膜、７３  低電圧用ゲート酸化膜、７４  シリコン膜、７５  シリコン酸化膜、７６  パッド酸化膜、７７  パッド窒化膜、７８  マスク材、７９  シリコン酸化物、８０  シリコン窒化膜、ＡＡ  アクティブエリア、Ｃ  角部、ＧＥ  ゲート電極、Ｌｓｇ、Ｌｗｌ  距離、ＭＭ  メモリセル積層体、Ｒｈｖ  高電圧用トランジスタ領域、Ｒｌｖ  低電圧用トランジスタ領域、Ｒｍｃ  メモリセル領域、Ｒｓｇ、Ｒｓｔ  選択トランジスタ領域、ＳＧ  選択ゲート電極、ＴＭ  トランジスタ積層体、ＷＬ  ワード電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１７】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図１６】
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【図１８】
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