(57)【要約】      （修正有）【課題】製造工程数や面積の増大を招くことなく、金属薄膜抵抗の抵抗率を異ならせる素子構造を提案する。【解決手段】基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する抵抗膜５が配置されている。また、抵抗膜５の厚さ方向の少なくとも一方の他の導電膜配置階層に、水素吸蔵金属３が、抵抗膜５と絶縁された状態で、かつ金属抵抗膜の少なくともコンタクトエッジ間の領域の全域と平面視で重なる位置と大きさで配置されている。【選択図】図１
2011061005.tif 000002
【特許請求の範囲】
【請求項１】
基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する金属抵抗膜が配置され、
前記金属抵抗膜の厚さ方向の少なくとも一方の他の導電膜配置階層に、水素吸蔵金属が、前記金属抵抗膜と絶縁された状態で、かつ前記金属抵抗膜の少なくとも有効抵抗領域の全域と平面視で重なる位置と大きさで配置されている
電子デバイス。
【請求項２】
前記有効抵抗領域の全域が平面視で前記水素吸蔵金属と重なる第１の金属抵抗膜と、
前記第１の金属抵抗膜と同じ導電膜配置階層に配置され、前記第１の金属抵抗膜と同じ厚さと材質の第２の金属抵抗膜と、
を有し、
前記第２の金属抵抗膜の有効抵抗領域は平面視で水素吸蔵金属と重なっていない
請求項２に記載の電子デバイス。
【請求項３】
前記第１の金属抵抗膜と前記第２の金属抵抗膜は、膜自体の抵抗率は同じであるが、有効抵抗領域が平面視で水素吸蔵金属と重なるか重ならないかの違いに応じて抵抗率が異なる
請求項２に記載の電子デバイス。
【請求項４】
前記金属抵抗膜は、２つの箇所で異なる電極と接触しており、
前記有効抵抗領域は、前記２つの箇所に形成される２つの電極接触面の一部であって互いの距離が最も近い２つの内側エッジを両端とする前記金属抵抗膜の領域である
請求項３に記載の電子デバイス。
【請求項５】
前記水素吸蔵金属は、前記第１の金属抵抗膜の前記有効抵抗領域より一回り大きい平面パターン形状を有する
請求項４に記載の電子デバイス。
【請求項６】
前記水素吸蔵金属は、他の導電部と非接続で電気的にフローティングとなっている
請求項５に記載の電子デバイス。
【請求項７】
２つの水素吸蔵金属が、前記第１の金属抵抗膜に対し、その厚さ方向の一方側の面と他方側の面に絶縁膜を介して対向し、前記２つの水素吸蔵金属のそれぞれが、前記第１の金属抵抗膜の少なくとも有効抵抗領域の全域と平面視で重なる位置と大きさで配置されている
請求項３に記載の電子デバイス。
【請求項８】
前記２つの水素吸蔵金属の少なくとも一方は、他の導電部と非接続で電気的にフローティングとなっている
請求項７に記載の電子デバイス。
【請求項９】
前記第１の金属抵抗膜および前記第２の金属抵抗膜は、金属と窒素を含んだ金属窒化膜、または、前記金属窒化膜に絶縁物を含んだ金属合金膜である
請求項３に記載の電子デバイス。
【請求項１０】
前記水素吸蔵金属はＴｉ、Ａｌ、Ｚｒ、Ｍｎ、Ｎｉ、Ｍｇ、Ｌａの金属群から選択される一の金属を含み、または、前記金属群から選択される複数の金属の合金を含む
請求項９に記載電子デバイス。
【請求項１１】
前記第１の金属抵抗膜に対し、前記水素吸蔵金属が配置されている側と反対の側で、他の導電層との間に窒化膜が介在している
請求項３に記載の電子デバイス。
【請求項１２】
前記第１の金属抵抗膜と前記水素吸蔵金属の層間に酸化膜が介在している
請求項１１に記載の電子デバイス。
【請求項１３】
前記金属抵抗膜は、金属と窒素を含んだ金属窒化膜、または、前記金属窒化膜に絶縁物を含んだ金属合金膜である
請求項１に記載の電子デバイス。
【請求項１４】
前記水素吸蔵金属はＴｉ、Ａｌ、Ｚｒ、Ｍｎ、Ｎｉ、Ｍｇ、Ｌａの金属群から選択される一の金属を含み、または、前記金属群から選択される複数の金属の合金を含む
請求項２に記載の電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する金属抵抗膜が配置されている電子デバイスに関する。
【背景技術】
【０００２】
基板の絶縁層上に薄膜抵抗素子を有する電子デバイスとしては、基板が絶縁性の電子部品も存在するが、代表的なものでは基板が半導体である半導体デバイスが知られている。
半導体デバイスは大別すると、ディスクリートデバイスとＩＣデバイスに分類できる。
【０００３】
ＩＣデバイスのうち、特にアナログ系やミックスシグナル系ＬＳＩでは、能動素子にバイアスや負荷を与えるための用途以外にも、信号の比、帰還あるいはゲインを制御するために抵抗素子は重要な役割を果たしている。そのような分野では、特に抵抗素子の抵抗値について、高い精度が要求される。
【０００４】
ＩＣデバイス内に形成される抵抗素子は、以前はその殆んどが、配線工程前に形成されるポリシリコンを材料とするものであった。この種の抵抗素子は、ポリシリコン膜のグレイン生成のばらつき、熱履歴や加工におけるばらつきなどから、出来上がった抵抗素子の抵抗値の精度が低いものであった。
【０００５】
近年、スパッタ等の低温で成膜できる金属薄膜、例えばＴａ等の金属に窒素を添加した金属窒化膜、あるいは、金属を絶縁物と合金化した膜などで抵抗素子を形成する技術が使用されるようになってきている。
【０００６】
これらの膜は、配線加工と同様の工程を経て形成することが可能なため、配線層間膜中に抵抗素子を形成することが容易である。
配線層間膜中に抵抗素子を形成すると、基板と抵抗膜との距離が十分にとれることから抵抗素子の寄生容量が低減する。また、配線層以後の半導体プロセスでは高温に晒されることも殆んどない。そのため、配線層間膜中に抵抗素子を形成すると、抵抗薄膜の成膜後に熱的要因による結晶構造の変化が殆んどないことから膜そのものの抵抗率のバラツキが低減される。
【０００７】
ところで、半導体デバイス（ＩＣ）で使用される抵抗は、そのデバイスの回路内の様々な箇所に存在し、その回路部分で要求される特性に応じて所望の抵抗値を小さい面積で実現することが求められる。
【０００８】
この要求に応じるために、最も一般的な抵抗素子の形成方法は、抵抗値が異なる抵抗素子を異なる階層に段階的に形成する方法が知られている。
【０００９】
より詳細には、半導体基板にトランジスタ等の能動素子が形成された後に、その上に積層される多層配線構造内において、異なる抵抗率の金属抵抗膜を、それぞれ所定のパターンで形成する。あるいは、同一階層に、異なる抵抗率の金属抵抗膜の成膜と加工（パターニング）を繰り返して形成することも不可能ではない。
形成した複数の金属抵抗膜は、その両端部に達する深さの異なるプラグ等で接続されて上層配線によって、他の回路部分と接続されて用いられる。
【００１０】
異なる階層に形成するか同一階層に形成するかの違いはあるが、この異なる抵抗率の金属抵抗膜の成膜と加工を繰り返す方法を、以下、“逐次形成法”と仮に呼称する。
【００１１】
一方、例えば特許文献１には、ポリシリコン等の半導体薄膜抵抗において、抵抗値のバラツキを抑制する手法が開示されている。
この特許文献１の記載によれば、半導体薄膜抵抗を形成し、それより上層の層間絶縁膜の堆積後に負活性ガス雰囲気での熱処理（水素離脱処理）により抵抗値のバラツキを小さくするとしている。そして、最終的な保護膜でデバイスを覆った状態で水素を含む雰囲気中の熱処理により水素を半導体薄膜に導入して、その低抵抗化を図っている。
【００１２】
この特許文献１のように、熱処理等で水素を導入して抵抗率を変化させる技術は既知である。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００２−０５７２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
前述した異なる抵抗率の複数の抵抗膜を逐次形成する“逐次形成法”では、ある抵抗率の抵抗膜を形成（成膜および加工）し、その抵抗膜を層間絶縁膜で覆ってから、当該層間絶縁膜上に他の抵抗膜を形成（成膜および加工）する。
【００１５】
このため、上層に抵抗膜を形成する際に、下層の抵抗膜や他の配線により下地に形成された段差で抵抗膜の残渣が生じることがある。この残渣は、抵抗膜の加工精度が要求される場合、最終形状の抵抗膜箇所をレジスト等のマスク層で保護した状態で、ドライエッチングで不要な抵抗膜部分を除去するときに生じる。
【００１６】
また、上記“逐次形成法”は、成膜、マスク層の形成、ドライエッチング加工を何回も繰り返すため工程数が多く、コスト低減が図れない。予め下地を平坦化すれば残渣は残りにくいが、平坦化のプロセスが必要となり、さらに工程数が増加する。
【００１７】
前述した特許文献１は、ポリシリコン等からなる半導体薄膜の抵抗値（抵抗率）のバラツキを小さくする技術である。その際、水素を含む雰囲気中での熱処理により抵抗率を小さくする技術が開示されている。
ところが、複数の薄膜抵抗に対して一律に抵抗率を小さくするため、この技術を抵抗率の差を大きくするために用いることができない。また、抵抗率が小さくなるものの、抵抗率を大きくすることはできない。
【００１８】
したがって、薄膜抵抗の抵抗値を大きくするにはパターンを長くする必要があり、抵抗素子の占有面積が増大する。
【００１９】
本発明は、製造工程数や面積の増大を招くことなく、金属薄膜抵抗の抵抗率を変化させることが可能な抵抗素子構造を有する半導体デバイスを提供するものである。
【課題を解決するための手段】
【００２０】
本発明に関わる電子デバイスは、基板に形成された積層構造における絶縁層間の導電膜配置階層の１つに、抵抗素子の抵抗値を規定する金属抵抗膜が配置されている。また、前記金属抵抗膜の厚さ方向の少なくとも一方の他の導電膜配置階層に、水素吸蔵金属が、前記金属抵抗膜と絶縁された状態で、かつ前記金属抵抗膜の少なくとも有効抵抗領域の全域と平面視で重なる位置と大きさで配置されている。
【００２１】
本発明では好適に、同じ導電膜配置階層に配置され、同じ厚さと材質の第１の金属抵抗膜および第２の金属抵抗膜を有する。前記第１の金属抵抗膜は、前記有効抵抗領域の全域が平面視で前記水素吸蔵金属と重なる。これに対し、前記第２の金属抵抗膜の有効抵抗領域は平面視で水素吸蔵金属と重なっていない。
さらに好適に、前記第１の金属抵抗膜と前記第２の金属抵抗膜は、膜自体の抵抗率は同じであるが、有効抵抗領域が平面視で水素吸蔵金属と重なるか重ならないかの違いに応じて抵抗率が異なる。
【００２２】
以上の構成によれば、（第１の）金属抵抗膜に対し、その厚さ方向の少なくとも一方に水素吸蔵金属が配置されている。水素吸蔵金属が（第１の）金属抵抗膜の成膜時、または、成膜の後で処理中の抵抗膜周囲の雰囲気や膜中に含まれる水素を吸蔵する。そのため（第１の）金属抵抗膜中の水素濃度が低くなる。一般に、金属抵抗膜は、ダングリングボンド（未結合手）が膜中や他の膜や層との界面に存在するが、その一部が水素で終端されている。水素が水素吸蔵金属に時間とともに吸われるため、この水素吸蔵金属の近くに配置された（第１の）金属薄膜中でダングリングボンドの密度が増加する。そのため、ダングリングボンドの発生割合に応じて金属抵抗膜内の自由電子が減少し、金属抵抗膜に電流を流すときの抵抗率が上がり、電流が流れにくくなる。
【００２３】
本発明では、この作用を利用して、意図的に、抵抗率を上げたい（第１の）金属薄膜の有効抵抗領域に平面視で重なるように水素吸蔵合金を配置する。この水素吸い上げの作用は、金属抵抗膜の成膜時と成膜後のどちらでも得られる。したがって、成膜時に、その下地側に予め水素吸蔵合金を埋め込んでおいてもよいし、成膜後に水素吸蔵合金を上方に重ねるように配置してもよいし、その両方でもよい。金属抵抗膜の厚さ方向の両側に水素吸蔵金属を配置すると上下に水素が吸い上げられるため、より大きな抵抗率上昇が見られる。
この作用を利用するかしないか、つまり水素吸蔵金属を配置するかしないかで、２つの第１および第２の金属抵抗膜に抵抗率の差が発生する。
【発明の効果】
【００２４】
本発明によれば、製造工程数や面積の増大を招くことなく、金属薄膜抵抗の抵抗率を変化させることが可能な抵抗素子構造を有する半導体デバイスを提供できる。
【図面の簡単な説明】
【００２５】
【図１】実施形態に関わる半導体デバイスの要部断面図である。
【図２】水素吸蔵金属層（配線）の有無による抵抗値の違いを示す測定例のグラフである。
【図３】有効抵抗領域の説明図である。
【図４】実施形態に関わる半導体デバイスの製造方法を示す、デバイスの製造途中の断面図である。
【図５】図４に続く工程の、デバイス製造途中の断面図である。
【図６】比較例に関わる半導体デバイスの製造方法を示す、デバイスの製造途中の断面図である。
【図７】図６に続く工程の、デバイス製造途中の断面図である。
【図８】図７に続く工程の、デバイス製造途中の断面図である。
【図９】図８に続く工程の、デバイス製造途中から完成までの断面図である。
【発明を実施するための形態】
【００２６】
本発明の実施形態を、金属抵抗膜の下層に水素吸蔵金属を予め形成しておく場合を主な例として、図面を参照して、以下の順で説明する。
１．デバイスの構造、
２．製造方法、
３．比較例に対する効果。
【００２７】
＜１．デバイスの構造＞
図１に、本発明の実施形態に関わる半導体デバイスの要部断面図を示す。図１の断面構造は、素子形成後の上層配線までを示している。
図１に図解される半導体デバイス１００は、不図示のトランジスタなどの素子が形成された半導体領域１を有する。半導体領域１は、半導体基板の一部の領域、または、不図示の基板（半導体、半絶縁性あるいは絶縁性の基板）に支持された半導体の層や膜である。
【００２８】
半導体領域１の上に、絶縁膜２が形成され、絶縁膜２の上に水素吸蔵金属層３が形成されている。水素吸蔵金属層３の平面視の大きさは、より上層の金属抵抗膜における平面視の大きさと関係するため、後述する。
水素吸蔵金属層３の導電材料は、詳細は後述するが、Ａｌからなる主配線膜の上下の少なくとも一方にＡｌより水素吸蔵能力が高い膜、例えばＴｉ、ＴｉＮあるいはＴａＮなどの膜を重ねた多層膜を採用できる。水素吸蔵金属層３は、Ａｌ単層膜であってもよい。
【００２９】
水素吸蔵金属層３が形成された絶縁膜２の上に、層間絶縁膜４が形成されている。そして、層間絶縁膜４の上に、抵抗膜５が形成されている。このとき層間絶縁膜４の表面が平坦化されているため、抵抗膜５が薄い場合でも段差の有無による抵抗変動が防止されている。層間絶縁膜４の絶縁材料は、比較的水素を通しやすい材質のものを選ぶとよい。ＳｉＯ２などの酸化系の絶縁材料は、比較的ポーラスな膜質であり水素を通しやすいため、層間絶縁膜４の材料として好適である。
【００３０】
抵抗膜５は、成膜制御性や膜質をよくできる成膜法、例えば原子層堆積（ＡＬＤ）法によって成膜するとよい。抵抗膜５の材料や膜厚の例は後述する。
【００３１】
抵抗膜５の表面と、その周囲の層間絶縁膜４の平坦化面を覆って、絶縁膜６が比較的薄く成膜されている。絶縁膜６は、層間絶縁膜４やその上層の一般的な層間膜材料より水素の遮蔽特性が優れた、より緻密な絶縁材料で形成するとよい。例えばＳｉＮ、ＳｉＮＯ等の窒化膜が、絶縁膜６の材料として適している。水素の遮蔽特性が高いので、絶縁膜６は薄くても効果が十分である。
絶縁膜６が抵抗膜５の上面側を覆うのは、その上層の配線層８により水素吸い上げを防止して水素を抵抗膜５内に閉じ込めるためである。
【００３２】
一方、抵抗膜５と水素吸蔵金属層３との間には窒化膜が存在しないため、抵抗膜５内の水素が水素吸蔵金属層３により吸い出され、ダングリングボンド密度が上昇するため抵抗値が高くなる。
【００３３】
より詳細には、水素吸蔵金属層３が抵抗膜５の成膜時、または、成膜の後で処理中の抵抗膜周囲の雰囲気や膜中に含まれる水素を吸蔵する。そのため抵抗膜５中の水素濃度が低くなる。一般に、金属抵抗膜は、ダングリングボンド（未結合手）が膜中や他の膜や層との界面に存在するが、その一部が水素で終端されている。水素が水素吸蔵金属層３に時間とともに吸われるため、この水素吸蔵金属層３の近くに配置された抵抗膜５中でダングリングボンドの密度が増加する。そのため、ダングリングボンドの発生割合に応じて抵抗膜５内の自由電子が減少し、抵抗膜５に電流を流すときの抵抗率が上がり、電流が流れにくくなる。
【００３４】
図２に、水素吸蔵金属層３（図２では“配線”と呼ぶ）の有無で抵抗値の違いを示すグラフである。
水素吸蔵金属層３（配線）が抵抗膜５に平面視で重なるように配置されていると、水素吸蔵金属層３が存在しない場合より抵抗値が約５倍になっている。
この抵抗値変化の倍率は、抵抗膜５や水素吸蔵金属層３の材質、離間距離等にも依存するが、数倍〜十数倍の変化も可能である。なお、この測定例は抵抗膜５がＺｒＮの例である。
【００３５】
本実施形態では、抵抗膜５と水素吸蔵金属層３の平面視での重なりを、「少なくとも抵抗膜５の有効抵抗領域に水素吸蔵金属層３が平面視で重なる」と定義し、このとき意図的な水素吸蔵のための配置を実現している。
【００３６】
図３に、有効抵抗領域を図示する。
図３に示す抵抗膜５は、例えば一方に長い短冊状であるが、この平面形状は全体で折り返されていてもよいし、どのようなものでもよい。有効抵抗領域５Ａとは、電流が流れ出す一方のコンタクト部（符号“ＣＨ”で示す）の内側エッジから、電流が流れ込む他方のコンタクト部（ＣＨ）の内側エッジまでの金属抵抗膜の領域を指す。この有効抵抗領域５Ａの長さと幅が、抵抗素子の抵抗値をほぼ決めるため、この有効抵抗領域に対して水素吸蔵金属層３が完全に重なっていることを適用要件とする。
【００３７】
なお、水素吸蔵金属層３の有効抵抗領域５Ａを重なる領域が、平面視の面積として有効抵抗領域５Ａより広いことは許容される。
また、水素吸蔵金属層３と抵抗膜５は、図１のように隣の階層同士に配置する場合に限らず、少なくとも１層以上の階層をおいて両者が配置されることは許容される。
【００３８】
また、本実施形態の半導体デバイス１００は、単一の抵抗を有する場合でも、このような要件が満たされる水素吸蔵金属層３と抵抗膜５の重なり構造があればよい。比較的高い抵抗値を得たい場合でも、本発明を適用して抵抗値を膜材質が本来もっている抵抗率より上げることができるため、細いパターンや膜厚を薄くすることにより誤差要因を減少させて、より高精度の抵抗素子が形成可能だからである。
【００３９】
一方、図１に示されるように、水素吸蔵金属層３との重なりの有無を、同一階層に形成された複数の抵抗膜５で異ならせることもできる。具体的には、得たい抵抗群の抵抗値に大きな幅があり、例えば高抵抗側の抵抗素子で水素吸蔵金属層３の近接配置により抵抗値を上げ、低抵抗側の抵抗素子で水素吸蔵金属層３を配置させないことによって抵抗値を維持（上げない）ようにすることもできる。
【００４０】
以上のように、本実施形態に関わる半導体デバイス１００では、水素吸蔵金属層の近接配置の有無で抵抗値が変化する、しないという現象を利用することで、この現象を利用しない場合より高精度な抵抗を小さい占有面積で形成できるという利点が得られる。
なお、抵抗膜５と水素吸蔵金属層３の間には他の配線層が存在しないことも重要である。仮に、存在する場合は２階層以上離して形成するか、それができない場合は、図１のように水素遮蔽効果が高い膜（絶縁膜６）を間に介在させて水素の閉じ込めを行う必要がある。
【００４１】
＜２．製造方法＞
図４（Ａ）〜図５（Ｃ）は、本発明の実施の形態に関わる半導体デバイスの製造方法を表す、製造途中の断面図である。
まず、図４（Ａ）に示すように、トランジスタなどの素子（図４（Ａ）では省略）が形成された半導体領域１上に絶縁膜２を成膜し、表面を平坦化する。なお、絶縁膜２内には、特に図示しないが、トランジスタ等と配線を接続するコンタクトホール、および、コンタクト配線も形成されている。
【００４２】
次に、絶縁膜２上に例えばスパッタ法で、水素吸蔵金属層３となる金属膜を成膜する。金属膜部分の上に、水素吸蔵金属層３（図１）のパターンと対応した不図示のレジストを、フォトリソグラフィ技術を用いて形成する。このレジストをマスク層として、その周囲の金属膜を、例えばドライエッチングを用いて除去すると、図４（Ｂ）に示すように、水素吸蔵金属層３が形成される。
この水素吸蔵金属層３の形成では、同じ金属膜を、抵抗素子形成領域以外で同時にパターニングすることで、不図示の配線層を絶縁膜２の上に形成してもよい。
【００４３】
この時、水素吸蔵金属層３となる金属膜としては、例えば、Ａｌの単層膜を用いることができる。Ａｌの単層膜は、Ａｌを主成分としてＣｕやＳｉなどを添加したＡｌ合金膜であってもよい。または、Ａｌ膜または上記Ａｌ合金膜と、Ｔｉ、ＴｉＮあるいはＴａＮなどとの積層膜をパターニングして、水素吸蔵金属層３を形成してもよい。
ＣｕやＳｉなどを添加物は、エレクトロマイグレーション耐性を向上させるなどの理由により微少量添加する。
Ｔｉ、ＴｉＮあるいはＴａＮなどの膜は、ＡｌとＳｉ（半導体基板や、例えば上下の配線間接続を行うプラグ材であるポリシリコン等）との相互反応を防止するため、または、反射防止のために用いられる。Ｔｉ、ＴｉＮあるいはＴａＮなどの膜は、Ａｌ単層膜やＡｌ合金膜の厚さ方向の少なくとも一方に配置されて、Ａｌ単層膜やＡｌ合金膜と同一形状に加工される。
【００４４】
このように、水素吸蔵金属層３は、一般的な配線層と同一の材料から同時形成されると、製造コストを抑制する意味で望ましい。
但し、水素吸蔵金属層３を配線層そのものとする必要はない。つまり、配線層は複数の導電部材を電気的に接続するものであるが、水素吸蔵金属層３は電気的にはフローティングのいわゆる“ダミー配線層”として配置しても構わない。後述のように２つの水素吸蔵金属層３を有する場合、その少なくとも一方がダミー配線層として形成されている。
【００４５】
電気的にフローティングか否かにかかわらず、水素吸蔵金属層３は同じ階層の配線層と同一材料から同時形成されることが望ましい。但し、配線層を形成する場合でも、同じ階層の配線層とは別の材料から個別のプロセスで水素吸蔵金属層３を形成しても構わない。
【００４６】
また、水素吸蔵金属層３の膜厚は、水素吸蔵容量を大きくする意味では、厚い方が望ましい。水素を吸い上げる対象が薄い金属抵抗薄膜であるため、例えば数十［ｎｍ］の水素吸蔵金属層３でも効果はある。ここでは配線材料から水素吸蔵金属層３が形成されていることを前提とするため、水素吸蔵金属層３は、例えば多層膜全体で３００［ｎｍ］から８００［ｎｍ］程度とし、好ましくは６００［ｎｍ］程度とする。
【００４７】
なお、水素吸蔵金属層３が、Ａｌなどの主配線膜にＴｉ、ＴｉＮあるいはＴａＮなどの膜を積層する場合は、それらのＴｉ等の膜は、少なくとも抵抗膜側（上層側）の配線層の面に配置することが望ましい。Ｔｉ等の膜は、Ａｌ等の低抵抗な主配線膜より水素吸蔵能力が高いからである。
【００４８】
次に、図４（Ｃ）に示すように水素吸蔵金属層３が形成された基板構造の上に、層間絶縁膜４を、例えばプラズマＣＶＤ法や高密度プラズマＣＶＤ法を用いて成膜する。続いて、例えばＣＭＰ等を用いて層間絶縁膜４の表面を平坦化する。
【００４９】
ここで、層間絶縁膜４は例えばＳｉＯ２などの酸化膜を使用し、水素吸蔵金属層３上の層間絶縁膜４の膜厚は８００［ｎｍ］から１２００［ｎｍ］程度、好ましくは１０００［ｎｍ］程度とする。
【００５０】
次に、層間絶縁膜４の平坦化された面の上に、抵抗膜５を例えば原子層堆積（ＡＬＤ）法を用いて成膜する。抵抗膜５上にフォトリソグラフィ技術を用いてパターンニングされたレジストを形成し、その周囲の抵抗膜５を例えばドライエッチングを用いて除去する。これにより、図４（Ｄ）に示すように、抵抗膜５は、所望の抵抗値が得られる平面形状で形成される。
【００５１】
抵抗膜５の材料は、例えばＴａＮ，ＨｆＮ，ＮｂＮ，ＷＮまたはＴｉＮなどの金属窒化膜やＺｒやＴａ等にＳｉＮやＳｉＯ２などを添加した合金膜を用いることができる。抵抗膜５の膜厚は、５０［ｎｍ］程度とする。
【００５２】
次に、図５（Ａ）に示すように、抵抗膜５が形成された層間絶縁膜４の上に、例えばプラズマＣＶＤ法や原子層堆積（ＡＬＤ）法を用いて絶縁膜６を成膜する。絶縁膜６は窒化膜が望ましく、さらに望ましくは、例えばＳｉＮを絶縁膜６として用いる。
絶縁膜６の膜厚は、５０［ｎｍ］から１００［ｎｍ］程度、好ましくは７０［ｎｍ］程度とする。
【００５３】
次に、図５（Ｂ）に示すように、絶縁膜６上に、例えば高密度プラズマＣＶＤ法を用いてＳｉＯ２などからなる層間絶縁膜７を成膜する。
【００５４】
最後に、図５（Ｃ）に示す、配線の接続のための配線層８の形成を行う。
具体的には、層間絶縁膜７内に、フォトリソグラフィ技術とドライエッチング技術を用いてコンタクトホールを開孔し、必要に応じてコンタクトホールにプラグを埋め込んでコンタクト部を形成する。コンタクトホールのアスペクト比が小さい場合はプラグを埋め込む必要はない。このコンタクト部は、抵抗膜５の一方端部と他方端部に形成される。
【００５５】
コンタクト部（コンタクトホール、または、プラグを埋め込んだコンタクトホール）が形成された面に金属膜を成膜する。このとき金属膜は、プラグがない場合はコンタクトホールに充填され、プラグがある場合はプラグ上面に接触して成膜される。
フォトリソグラフィ技術で、配線パターンに対応するレジストを金属膜上に形成し、その周囲の金属膜部分を例えばドライエッチングを用いて除去する。これにより層間絶縁膜７の上に、所定のパターンで配線層８が形成される。
【００５６】
図５（Ｃ）の例では、配線層８として、抵抗膜５の一方端部に接続される第１電極配線８＿１と、他方端部に接続される第２電極配線８＿２が、層間絶縁膜７上に形成されている。
【００５７】
ここで、層間絶縁膜７に平坦化の機能を持たせるとよい。層間絶縁膜７による平坦化が不十分な場合は、抵抗膜５の加工時の段差により、その後に形成する配線層８（例えば、第１電極配線８＿１と第２電極配線８＿２）の導電材料が、上記段差を反映してできた層間絶縁膜７上面の段差部で残ることがある。層間絶縁膜７に平坦化の機能を持たせると段差が防止または緩和されるため、好ましい。
【００５８】
但し、抵抗膜５は、材質や得たい抵抗率にもよるが、数十［ｎｍ］と薄い場合もあり、これが十分薄ければ特に平坦化をしなくても導電材料の段差の問題は生じない。
その場合、層間絶縁膜７を省略することもでき、抵抗膜５にコンタクトが開孔されて、さらに抵抗膜５上に形成される第１電極配線８＿１や第２電極配線８＿２によって抵抗膜５の電極接続がとられる。
【００５９】
以下、上述した本実施形態に関わる抵抗素子構造の構造上の特徴から得られる利点と、その構造が簡素な点から得られる製法上の利点とを説明する。
特に、製法上の利点としては、構造が簡素なことに起因して製法が簡素で低コストということが挙げられる。以下の説明では、何に対して簡素であるかの比較例を図示しつつ、本実施形態に関わる抵抗素子の利点を述べる。
【００６０】
＜３．比較例に対する効果＞
半導体デバイスに使用される抵抗素子は、そのデバイスの特性等によりあらゆる抵抗値のものが作られる。
このとき設計において、抵抗値を算出する式、すなわち、Ｒ＝ρ・Ｌ／Ｓに基づいて抵抗膜の目標抵抗値が決められる。ここで“Ｒ”は抵抗膜の抵抗値、“ρ”は抵抗膜の抵抗率、“Ｓ”は抵抗膜の断面積、“Ｌ”は抵抗膜の有効抵抗領域の長さ（以下、抵抗長という）を表している。
【００６１】
そして、多くの場合、断面積Ｓの変更や抵抗長Ｌを変えることにより抵抗値を変えている。また、極端に抵抗値が異なる抵抗素子を形成する場合、抵抗値Ｓの式によれば抵抗長Ｌを極端に変えるか、断面積Ｓを極端に変えることが必要になる。
特に、目標とする抵抗値Ｓが大きい場合は、抵抗長Ｌを大きくするか、断面積Ｓを小さくしなくてはならない。
【００６２】
しかし、抵抗長Ｌを大きくした場合は抵抗素子の占有面積が増大してしまい、断面積Ｓを小さくした場合は成膜分布の影響を受けやすくなることが理由で、実際に形成された抵抗値は、目標抵抗値からの変動が生じてしまう。
また、抵抗長Ｌと断面積Ｓのいずれかを変化させても、抵抗膜を加工するときのパターン変換差による線幅の変動が抵抗値に大きく影響を及ぼす。
【００６３】
このことから、極端に抵抗値を変化させる場合、抵抗値Ｓの式にある抵抗率ρそのものを抵抗膜の材料や厚さ等によって変える方法が取られている。この方法は、異なる抵抗材料や厚さの膜を成膜し、加工する一例のプロセスを複数回、順次行うことから、以下“順次抵抗形成法”と呼ぶ。
【００６４】
図６に、順次抵抗形成法により作製された半導体デバイスの抵抗素子部分を示す断面図の例（比較例）を示す。
【００６５】
図６に図解される比較例の半導体デバイスは、半導体領域３１の上に、絶縁膜３２が形成され、その上に第１の抵抗膜３６が形成されている。
第１の抵抗膜３６の上層には、絶縁膜３３を介して第２の抵抗膜３７が形成されている。
第２の抵抗膜３７の上層には、絶縁膜３４を介して第３の抵抗膜３８が形成されている。
第３の抵抗膜３８の上層には、絶縁膜３５,３９を介して電極配線４１が複数形成されている。
【００６６】
第１の抵抗膜３６は、深いコンタクト部４０ａを介して対応する２つの電極配線４１に接続されている。同様に、第２の抵抗膜３７は、中間の深さのコンタクト部４０ｂを介して対応する２つの電極配線４１に接続されている。また、第３の抵抗膜３８は、浅いコンタクト部４０ｃを介して対応する２つの電極配線４１に接続されている。
【００６７】
第１の抵抗膜３６、第２の抵抗膜３７および第３の抵抗膜３８は、目標抵抗値が大きく異なるため、同一の抵抗膜のパターンを変えるだけで形成すると、そのパターン変換誤差などが大きくなるため、抵抗材料や膜厚が変えられている。異なる抵抗材料や膜厚の抵抗膜を同一階層に繰り返し形成すると、最初に形成した抵抗膜が、他の抵抗膜の形成過程で抵抗率が変動するため、３種類の抵抗膜は、異なる階層で形成されている。
【００６８】
図７（Ａ）〜図９（Ｂ）に、図６に示す半導体デバイスの、製造途中の断面図を示す。
まず、図７（Ａ）に示すように、トランジスタなどの素子（図７（Ａ）では省略）が形成された半導体領域３１上に絶縁膜３２を成膜し、表面を平坦化する。
【００６９】
次に、平坦化された絶縁膜３２の面に、図６の第１の抵抗膜３６となる導電膜を成膜し、導電膜上に第１の抵抗膜のパターンを有するレジストＲ１を形成し、レジストＲ１の周囲の導電膜部分を図７（Ｂ）に示すように、例えばドライエッチングで除去することで第１の抵抗膜３６を形成する。
【００７０】
続いて、レジストＲ１を除去した後、図７（Ｃ）に示すように、第１の抵抗素子を形成した絶縁膜３２上に絶縁膜３３を成膜し、更に、その上に第２の抵抗膜３７となる導電膜３７Ａを成膜する。
【００７１】
次に、形成した導電膜３７Ａの上に、第２の抵抗膜のパターンを有するレジストＲ２を形成し、レジストＲ２の周囲の導電膜部分を図７（Ｄ）に示すように、例えばドライエッチングで除去することで第２の抵抗膜３７を形成する。
【００７２】
レジストＲ２を除去後に、図８（Ａ）の工程では、第２の抵抗膜３７を形成した絶縁膜３３の上に絶縁膜３４を成膜し、更に、第３の抵抗素子となる導電膜３８Ａを成膜する。
【００７３】
次に、形成した導電膜３８Ａの上に、第３の抵抗膜のパターンを有するレジストＲ３を形成し、レジストＲ３の周囲の導電膜部分を図８（Ｂ）に示すように、例えばドライエッチングで除去することで第３の抵抗膜３８を形成する。
【００７４】
レジストＲ３を除去後に、図８（Ｃ）に示すように、第３の抵抗膜３８を形成した絶縁膜３４の上に絶縁膜３５と絶縁膜３９を成膜する。絶縁膜３９の膜は平坦化のための膜であり、絶縁膜３４の表面を平坦化する場合は、絶縁膜３９は省略できる。
【００７５】
次に、第１〜第３の抵抗膜３６〜３８を、それぞれ上層配線と電気的に接続するためのコンタクト部（コンタクトホールとプラグ）を形成する。コンタクトホールの開孔ではフォトリソグラフィと加工、例えばドライエッチングを行う。プラグは、開孔した部分に配線接続金属、例えばＷを埋め込むことで形成される。
これにより図９（Ｂ）および図８に示す深いコンタクト部４０ａ、中間の深さのコンタクト部４０ｂおよび浅いコンタクト部４０ｃが、それぞれ対応する抵抗膜と接続して形成される。
【００７６】
最後に、コンタクト部の上面が開口する絶縁膜３９の上に、金属配線膜を成膜し、フォトリソグラフィと加工を行うことで、３つの抵抗膜の電極対を構成する電極配線４１を、複数形成する。
【００７７】
上記比較例の構造および製法では、コンタクトホールに金属を埋め込んでいるが、電極配線４１の配線材料をコンタクトホールに充填可能であれば、プラグは省略される。この場合、配線材料が埋め込まれたコンタクトホールがコンタクト部（４０ａ〜４０ｃ）となる。
【００７８】
このような多層の階層に抵抗素子を形成する場合、構造が複雑で工程数が多いため、抵抗素子を形成するコストが高いという不利益がある。
【００７９】
ところで、比較例における電極配線４１は、本実施形態の水素吸蔵金属層３と同様なＡｌを主体とした配線材料により形成されることが多い。
そのため、形成された第１〜第３の抵抗膜３６〜３８は、電極配線４１に水素が吸収される場合もある。その場合、第１〜第３の抵抗膜３６〜３８と電極配線４１との距離が一様なら、抵抗変動のしかたもほぼ同じである。しかし、多層階層に配線層からの距離が異なるように第１〜第３の抵抗膜３６〜３８が形成されると誤差変動の抵抗成分が抵抗膜間で異なるため、所望の抵抗値が得られないという不利益が生じている。
【００８０】
これに対し、本実施形態に関わる製法では、以下の利益が得られる。
層間絶縁膜中に形成する抵抗素子の形成において、水素吸蔵金属層３の直上に絶縁膜４を介して抵抗素子（抵抗膜５）を配置したものと、水素吸蔵金属層３がない部分に抵抗素子を配置したものとを、同一膜で一括して形成している。また、水素吸蔵金属層３は、同一階層の他の配線層と同様な材料から形成される。そのため、工程およびマスクの追加が殆んどなく、簡単に抵抗素子の面積を広げずに、高い精度の高抵抗素子を形成することが可能となる。
【００８１】
絶縁膜６の成膜は追加工程となるが、絶縁膜６と層間絶縁膜７を同じ成膜装置で連続形成可能で、そのコンタクト形成も連続処理となるため、製造コストの増加は軽微である。
一方、絶縁膜６を形成しないで、抵抗膜５の上層にも水素吸蔵金属層３を配置させることができる。この場合、水素吸蔵金属層３は配線層の一部としてもよいし、通常の配線とは接続されていない構成でもよい。但し、同一階層の配線と同じ材料で一括形成できるため、水素吸蔵金属層３をもう１つ追加した場合は、絶縁膜６が不要なだけコストは下がり、本発明の適用によるコスト増加はない。
【符号の説明】
【００８２】
１…半導体領域、３…水素吸蔵金属層、４…層間絶縁膜、５…抵抗膜５Ａ…有効抵抗領域、６…絶縁膜（窒化膜）、８…配線層、１００…半導体デバイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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