(57)【要約】      （修正有）【課題】リソグラフィーパターン転写に存在する変動性によって発生する問題の解決、ＳＴＩを使用せず、構造を厳密化して空間を節約すること、転写されるべきより規則的かつ緻密な構造の提供。【解決手段】ＳｅＯＩ基板上に形成された半導体デバイスであり、電界効果トランジスタから形成された行の形で配置されパターンのアレイを備え、電界効果トランジスタのチャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、各行に含まれるソース領域およびドレイン領域も同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域だけ隔てられ、パターンに含まれる少なくとも１つのトランジスタＴ１〜Ｔ４がチャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、バック・コントロール・ゲート領域がバイアスされることを可能とする。【選択図】図８
2011166116.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜によってベース基板から分離された半導体材料の薄膜を備えた半導体・オン・インシュレータ基板上に形成された半導体デバイスであって、
前記半導体デバイスは、各々が少なくとも１つの電界効果トランジスタから形成されたパターンからなるアレイを備え、前記電界効果トランジスタの各々は、ソース領域、ドレイン領域、および前記ソース領域と前記ドレイン領域とによって画定されたチャンネル領域を前記薄膜内に有し、さらにまた、前記チャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、前記パターンは行の形で配置され、どの前記行に含まれる前記ソース領域および前記ドレイン領域も、同じ寸法を有し、かつ所定の寸法を有する前記フロント・コントロール・ゲート領域だけ隔てられ、
前記パターンに含まれる少なくとも１つの前記トランジスタが、前記チャンネル領域の下方に存在する前記ベース基板内に形成されたバック・コントロール・ゲート領域を有し、前記トランジスタのしきい電圧をシフトさせて、前記トランジスタのチャンネル幅をあたかも変更したかのようにするために、あるいは、前記トランジスタの前記フロント・コントロール・ゲートに印加される電圧がどんなものであれ、前記トランジスタをオフ状態またはオン状態に強制的に維持するために、前記バック・コントロール・ゲート領域がバイアスされることが可能である、
ことを特徴とする半導体デバイス。
【請求項２】
前記行における前記パターンのいくつかが、前記半導体・オン・インシュレータ基板の前記薄膜の同一アクティブ領域上に形成され、かつ、分離領域が隣接する前記パターンを画定し、前記分離領域が、前記アクティブ領域の上方に形成されたフロント分離ゲートと、前記アクティブ領域の下方に存在する前記ベース基板内に形成されたバック分離ゲートとを備えた請求項１に記載の半導体デバイス。
【請求項３】
バック分離線路が、いずれかの前記行に存在する前記分離領域のそれぞれの前記バック分離ゲートを接続する請求項２に記載の半導体デバイス。
【請求項４】
前記バック分離線路が、いくつかの前記行に共通である請求項３に記載の半導体デバイス。
【請求項５】
前記バック分離ゲートが、前記アクティブ領域の伝導性とは反対の型の伝導性を有する請求項２から請求項４のいずれか一項に記載の半導体デバイス。
【請求項６】
バック・ゲート線路が、１つまたは複数の前記トランジスタの前記バック・コントロール・ゲート領域（１つまたは複数）を接続する請求項１に記載の半導体デバイス。
【請求項７】
前記バック・ゲート線路が、前記バック・コントロール・ゲート領域（１つまたは複数）をグラウンドまたは名目供給電圧に接続する請求項６に記載の半導体デバイス。
【請求項８】
前記バック・ゲート線路が、前記バック・コントロール・ゲート領域（１つまたは複数）をアナログの調節可能な電位に接続する請求項６に記載の半導体デバイス。
【請求項９】
前記バック・コントロール・ゲート領域が、反対の伝導性を有するウェルによって、前記ベース基板から分離される請求項１に記載の半導体デバイス。
【請求項１０】
前記バック・コントロール・ゲート領域が、前記トランジスタ・チャンネルの伝導性と同じ型の伝導性を有する請求項１に記載の半導体デバイス。
【請求項１１】
前記バック・コントロール・ゲート領域が、前記トランジスタ・チャンネルの伝導性とは反対の型の伝導性を有する請求項１に記載の半導体デバイス。
【請求項１２】
請求項１に記載の半導体デバイスを駆動する方法であって、前記トランジスタの前記しきい電圧をシフトさせるために、前記バック・コントロール・ゲート領域が正または負にバイアスされる方法。
【請求項１３】
前記バック・コントロール・ゲート領域が、アナログの調節可能な電位によってバイアスされる請求項１２に記載の方法。
【請求項１４】
請求項１に記載の半導体デバイスを駆動する方法であって、前記トランジスタの前記フロント・コントロール・ゲートに印加される電圧がどんなものであれ、前記トランジスタがオフ状態またはオン状態に維持されるように、前記しきい電圧のシフトが制御される方法。
【請求項１５】
前記バック・コントロール・ゲート領域への所定の電圧を記憶し供給するメモリ・セルによって、前記しきい電圧のシフトがプログラムされる請求項１４に記載の方法。
【請求項１６】
前記バック・コントロール・ゲート領域への所定の電圧を記憶し供給するメモリ・セルの行に交互に挿入された請求項１に記載の半導体デバイスを備えた再プログラム可能回路。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明の分野は、マイクロエレクトロニクスの分野である。
【０００２】
本発明は、より詳細には、同型化されたパターンを備えた部品に基づいてＳｅＯＩ（半導体・オン・インシュレータ）基板上に製造された半導体デバイスに関する。
【発明の背景】
【０００３】
本発明の利用分野における一般的な傾向は、ウェーハ上に転写されるべきリソグラフィー構造の歪みおよび変形の問題を解決するために、リソグラフィーを簡素化しようとする試みがなされていることである。
【０００４】
このため、従来技術は、同一のリソグラフィー平面において角（ｃｏｒｎｅｒ）をできる限り回避することを推奨している。しかしながら、回路を構成するための様々な幅のトランジスタを使用することは、よく行われていることである。
【０００５】
ＭＯＳＦＥＴトランジスタのチャンネルの長さは、現在、典型的には約３０ｎｍであるが、そのチャンネル幅Ｗは、典型的にはその長さよりもずっと大きい。今日、この幅が、所定のソース電圧、ドレイン電圧およびゲート電圧に対するトランジスタの電流密度を決定している。
【０００６】
通常、様々なトランジスタが様々な幅を有する電子回路を設計することが可能である。しかしながら、実際問題として、リソグラフィーの解像度限界のために、ある精度を備えた様々な幅を得ることは困難である。事実、細長いストリップをリソグラフィーによって製造するのは比較的に容易ではあるが、相当に制御された寸法を有する短いストリップは、実現するのが特に難しい。
【０００７】
特許文献１は、回路に含まれる様々なトランジスタ間における性能の不均一性を予防することを目的とした製造プロセスを教示している。そうするために、この明細書は、環境が様々なトランジスタに与える影響を均一にすることを提案している。より詳細には、この明細書は、ＦＥＴトランジスタのアレイが複数の長いストリップの形で配置されることを提供する。そのために、どのストリップのドレイン領域およびソース領域も同じ寸法を有し、そして、それらの領域は、所定の寸法を有するゲート領域の幅だけ隔てられる。
【０００８】
したがって、リソグラフィーの解像度限界が、同一寸法を有するトランジスタからなるそのような長いストリップを使用することを強要しようとするものであることがわかるはずである。
【０００９】
しかしながら、そのために、電子回路を設計する際の柔軟性が失われる。なぜなら、様々なトランジスタの性能を調整するために、それらのトランジスタの幾何学的な幅を変更することはもはや不可能であるからである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第ＵＳ２００８／０２５１８４８号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１１】
これに関連して、本発明の目的は、リソグラフィーパターン転写に本質的に存在する変動性（線路の構造化によるランダムな変動性、および線路／空間／線路の変動性）によって発生する問題を解決すること、シャロー・トレンチ分離（ＳＴＩ）の必要性を回避することによって、および、構造（アクティブ領域、ゲート線路、配線など）を厳密化することによって空間を節約すること、また、転写されるべきより規則的かつ緻密な構造を提案することによってリソグラフィーを簡素化することである。
【課題を解決するための手段】
【００１２】
このために、本発明は、第１の態様によれば、絶縁膜によってベース基板から分離された半導体材料の薄膜を備えた半導体・オン・インシュレータ基板上に形成された半導体デバイスであって、この半導体デバイスは、各々が少なくとも１つの電界効果トランジスタから形成されたパターンからなるアレイを備え、電界効果トランジスタの各々は、ソース領域、ドレイン領域、およびソース領域とドレイン領域とによって画定されたチャンネル領域を薄膜内に有し、さらにまた、チャンネル領域の上方に形成されたフロント・コントロール・ゲート領域を備え、パターンは行の形で配置され、どの行に含まれるソース領域およびドレイン領域も、同じ寸法を有し、かつ所定の寸法を有するフロント・コントロール・ゲート領域の幅だけ隔てられ、パターンに含まれる少なくとも１つのトランジスタが、チャンネル領域の下方に存在するベース基板内に形成されたバック・コントロール・ゲート領域を有し、トランジスタのしきい電圧をシフトさせて、トランジスタのチャンネル幅をあたかも変更したかのようにするために、あるいは、トランジスタのフロント・コントロール・ゲートに印加される電圧がどんなものであれ、トランジスタをオフ状態またはオン状態に強制的に維持するために、バック・コントロール・ゲート領域がバイアスされることが可能であることを特徴とする半導体デバイスを提供する。
【００１３】
このデバイスの好ましい、しかし限定するものではない特定の態様には、次のものがある。  
−  行内のパターンのいくつかは、半導体・オン・インシュレータ基板の薄膜の同一アクティブ領域上に形成され、かつ、分離領域は隣接するパターンを画定し、分離領域は、アクティブ領域の上方に形成されたフロント分離ゲートと、アクティブ領域の下方に存在するベース基板内に形成されたバック分離ゲートとを備える。  
−  バック分離線路は、いずれかの行に存在する分離領域のそれぞれのバック分離ゲートを接続する。  
−  バック分離線路は、いくつかの行に共通である。  
−  バック分離ゲートは、アクティブ領域の伝導性とは反対の型の伝導性を有する。  
−  バック・ゲート線路が、１つまたは複数のトランジスタのバック・コントロール・ゲート領域（１つまたは複数）を接続する。  
−  バック・ゲート線路は、バック・コントロール・ゲート領域（１つまたは複数）をグラウンドまたは名目供給電圧に接続する。  
−  バック・ゲート線路は、バック・コントロール・ゲート領域（１つまたは複数）をアナログの調節可能な電位に接続する。  
−  バック・コントロール・ゲート領域は、反対の伝導性を有するウェルによって、ベース基板から分離される。  
−  バック・コントロール・ゲート領域は、トランジスタ・チャンネルの伝導性と同じ型の伝導性を有する。  
−  バック・コントロール・ゲート領域は、トランジスタ・チャンネルの伝導性とは反対の型の伝導性を有する。
【００１４】
もう１つの態様によれば、本発明は、本発明の第１の態様によるデバイスを駆動する方法に関し、この方法においては、トランジスタのしきい電圧をシフトさせるために、バック・コントロール・ゲート領域は、正または負にバイアスされ、より詳細には、とりわけ、バック・コントロール・ゲート領域が、アナログの調節可能な電位によってバイアスされる。
【００１５】
さらなる態様によれば、本発明は、本発明の第１の態様によるデバイスを駆動する方法に関し、この方法においては、トランジスタのフロント・コントロール・ゲートに印加される電圧がどんなものであれ、トランジスタがオフ状態またはオン状態に維持されるように、しきい電圧のシフトが制御される。とりわけ、バック・コントロール・ゲート領域への所定の電圧を記憶し供給するメモリ・セルによって、しきい電圧のシフトはプログラムされる。
【００１６】
さらなる態様によれば、本発明は、再プログラム可能な回路に関し、この回路は、バック・コントロール・ゲート領域への所定の電圧を記憶し供給するメモリ・セルの行に交互に挿入された本発明の第１の態様によるデバイスを備える。
【００１７】
本発明のその他の態様、目的および利点が、添付の図面を参照して、限定するものではない例として以下に提供される本発明の好ましい実施形態の詳細な説明を理解することによって、より明確なものとなる。
【図面の簡単な説明】
【００１８】
【図１】従来技術による回路を示す図である。
【図２】トランジスタのしきい電圧がバック・コントロール・ゲートをバイアスすることによってどのように制御されるかを説明する図である。
【図３】本発明の実施形態による、図１に示されるものと同じ回路の絶縁膜の下方に存在するアクティブ領域を示す図である。
【図４】本発明の実施形態による、図１に示されるものと同じ回路の絶縁膜の下方に存在するアクティブ領域を示す図である。
【図５】本発明の実施形態による、図１に示されるものと同じ回路の絶縁膜の下方に存在するアクティブ領域を示す図である。
【図６】本発明の実施形態による、図１に示されるものと同じ回路の絶縁膜の下方に存在するアクティブ領域を示す図である。
【図７】本発明の実施形態による、図１に示されるものと同じ回路の絶縁膜の下方に存在するアクティブ領域を示す図である。
【図８】図７に示される回路に含まれるトランジスタの行の一部分を示す断面図である。
【図９】様々なトランジスタのバック・ゲートに印加される適切な電圧によって、すべての２入力ブール関数を網羅するように再構成可能な論理回路の例を示す図である。
【図１０】図９に示される再構成可能な論理回路の真理値表である。
【図１１】論理セルと、論理セルのプログラミングを記憶し、かつ適切な電圧を論理セルのトランジスタのバック・ゲートに供給するのに使用されるメモリ・セルとの考えられる配置を示す図である。
【発明を実施するための形態】
【００１９】
図１は、米国特許第ＵＳ２００８／０２５１８４８号明細書によって教示されるような従来技術によるＣＭＯＳ電子回路を示す。
【００２０】
この回路は、いくつかのパターンからなるアレイを備え、それぞれのパターンは、少なくとも１つの電界効果トランジスタから形成され、かつ、行の形で配置され、どの行の各トランジスタのソース領域およびドレイン領域も同じ寸法を有しかつ所定の寸法を有するフロント・コントロール・ゲート領域ＷＬ１〜ＷＬ７の幅だけ隔てられる。
【００２１】
したがって、リソグラフィー工程の間には、幅の広いストリップ（水平の行および垂直のフロント・コントロール・ゲート領域）しか形成されない。そして、様々なトランジスタのチャンネル幅は、同一であり、２つの直交するストリップ間の区域によって規定される。
【００２２】
どのストリップの隣接するトランジスタ間にもＳＴＩ型分離トレンチが存在しないことに注意されたい。しかしながら、実際には、それらのトランジスタを互いに分離するために、そのような分離トレンチがストリップに沿って存在する。
【００２３】
図１の左から右に、回路は、次のパターン、すなわち、論理ゲートＮＯＲ２、３つのインバータＩＮＶ１、ＩＮＶ２およびＩＮＶ３、並びに論理ゲートＮＡＮＤ２を備える。
【００２４】
より詳細には、回路は、この例において、金属２からなる９本のバスを備え、ｐ−ＦＥＴトランジスタがバス２および３に沿って配置され、ｎ−ＦＥＴトランジスタがバス７および８に沿って配置される。バス４〜６は、これらのパターンへの入力／出力コネクションを形成するのに使用され、また、これらの様々なパターンをお互いに接続するのに使用される。８〜１２本の金属２からなるバスを適切に備えたその他の組み合わせも可能であることは明白である。
【００２５】
金属１提供線路（Ｍｅｔａｌ１  ｓｕｐｐｌｙ  ｌｉｎｅｓ）ＢＬＰ１、ＢＬＰ２、ＢＬＮ１、ＢＬＮ２は、いくつかのトランジスタのドレイン領域の電位を定める役割をなす。
【００２６】
したがって、論理ゲートＮＯＲ２の第１のｐ−ＦＥＴトランジスタのドレイン、および、インバータＩＮＶ１とＩＮＶ２のｐ−ＦＥＴトランジスタのドレインは、線路ＢＬＰ１に接続される。それに対して、インバータＩＮＶ３のｐ−ＦＥＴトランジスタのドレイン、および、論理ゲートＮＡＮＤ２のｐ−ＦＥＴトランジスタのドレインは、線路ＢＬＰ２に接続される。
【００２７】
論理ゲートＮＯＲ２のｎ−ＦＥＴトランジスタのドレイン、およびインバータＩＮＶ１とＩＮＶ２のｎ−ＦＥＴトランジスタのドレインは、線路ＢＬＮ１に接続される。それに対して、インバータＩＮＶ３のｎ−ＦＥＴトランジスタのドレイン、および論理ゲートＮＡＮＤ２の第１のｎ−ＦＥＴトランジスタのドレインは、線路ＢＬＮ２に接続される。
【００２８】
線路ＢＬＰ１およびＢＬＰ２は、典型的には、名目（ｎｏｍｉｎａｌ）供給電圧ＶＤＤを供給するのに使用される。それに対して、線路ＢＬＮ１およびＢＬＮ２は、典型的には、グラウンドＧＮＤに接続される。
【００２９】
行に沿ったパターンが基板の同一のアクティブ領域上に形成され、そのために、隣接するパターン間に分離領域が提供される。各々がアクティブ領域の上方に形成されたフロント分離ゲートを有するこれらの分離領域は、以下において、ｐ−ＦＥＴトランジスタに結合された分離領域に対しては符号ＩＰ１〜ＩＰ６を有し、そして、ｎ−ＦＥＴトランジスタに結合された分離領域に対しては符号ＩＮ１〜ＩＮ６を有する。
【００３０】
分離領域のフロント分離ゲートは、それぞれｐ−ＦＥＴパターン間の分離領域およびｎ−ＦＥＴパターン間の分離領域のための分離ゲート提供線路（ｉｓｏｌａｔｉｏｎ  ｇａｔｅ  ｓｕｐｐｌｙ  ｌｉｎｅｓ）ＢｌＰおよびＢｌＮによってバイアスされる。これらの線路ＢｌＰおよびＢｌＮは、典型的には、多結晶半導体材料（典型的には、多結晶シリコン）から形成される。
【００３１】
一般的には、本発明は、図１に示されるタイプの同型化された環境を備えた回路を、（絶縁膜によってベース基板から分離された半導体材料の薄膜を備えた）ＳｅＯＩ基板上に転写することを提案するものである。これに関連して、本発明は、少なくとも１つのトランジスタのチャンネルと向かい合ったベース基板内にバック・コントロール・ゲートを配置することを提案する。トランジスタのバック・コントロール・ゲートを正または負にバイアスすることによって（典型的には、＋ｖｄｄまたは−ｖｄｄによって）、トランジスタの特性は個々に変更されてもよい。とりわけ、トランジスタのしきい電圧がシフトされてもよい。その結果、しきい電圧を変更することはチャンネルの物理的な幅を変更することに等しい。
【００３２】
したがって、本発明に関連しては、すべてのトランジスタに対して、チャンネルの物理的な幅は、一度しか定義されない。しかしながら、バック・コントロール・ゲートをどのように駆動するかを選択することによって、トランジスタのチャンネルの見掛け上の（実効の）幅をトランジスタごとに個々に変更することが可能であることがわかる。バック・コントロール・ゲートに印加される電圧は変更されてもよいので、それによって、本発明は、実効チャンネル幅を動的に変更するという利点を提供する。
【００３３】
チャンネルがｎ型の伝導性を有しかつバック・コントロール・ゲートがｐ型の伝導性を有するトランジスタ（このために、ここでの説明においては、バック・コントロール・ゲートは仕事関数（ｗｏｒｋ  ｆｕｎｃｔｉｏｎ）を有すると言われる）は、きわめて高いしきい電圧を有する。そして、バック・コントロール・ゲートに正の電圧を印加することによって、このしきい電圧を減少させることができる。
【００３４】
チャンネルがｎ型の伝導性を有しかつバック・コントロール・ゲートがｎ型の伝導性を有するトランジスタ（このために、ここでの説明においては、バック・コントロール・ゲートは、仕事関数を有していないと言われる）は、バック・コントロール・ゲートに正の電圧を印加することによって減少させることのできる名目しきい電圧を有する。
【００３５】
バック・コントロール・ゲートを介したトランジスタのしきい電圧のこの変動は、Ｖｔｈ＝Ｖｔ０−αＶＢＧとして定式化されてもよい。ここで、Ｖｔｈは、トランジスタのしきい電圧を表し、ＶＢＧは、バック・コントロール・ゲートに印加される電圧を表し、Ｖｔ０は、名目しきい電圧（これは、ｎ型のバック・コントロール・ゲートまたはｐ型のバック・コントロール・ゲートのどちらが使用されるかに依存する仕事関数によってシフトされてもよい）を表す。また、αは、トランジスタの幾何学的形状に関連する係数を表す。
【００３６】
２００９年６月にＰｒｏｖｅｎｃｅ，Ａｉｘ−Ｍａｒｓｅｉｌｌｅ  Ｕｎｉｖｅｒｓｉｔｙ  ＩにおいてＧｅｒｍａｉｎ  Ｂｏｓｓｕによって主張された“Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｉｎｎｏｖａｎｔｅｓ  ｄｅ  ｍｅｍｏｉｒｅ  ｎｏｎ−ｖｏｌａｔｉｖｅ  ｅｍｂａｒｑｕｅｅ  ｓｕｒ  ｆｉｌｍ  ｍｉｎｃｅ  ｄｅ  ｓｉｌｉｃｉｕｍ  「Ｉｎｎｏｖａｔｉｖｅ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｏｎ  ｔｈｉｎ  ｓｉｌｉｃｏｎ  ｆｉｌｍｓ」”という論文において説明されるように、係数αは、とりわけ、α＝３ｔＯＸ１／（ｔＳｉ＋３ｔＯＸ２）として近似されてもよい。ここで、ｔＯＸ１は、フロント・コントロール・ゲートをチャンネルから分離する誘電体ゲート膜の厚さ（典型的には、１〜２ｎｍ）を意味し、ｔＯＸ２は、バック・コントロール・ゲートをチャンネルから分離する絶縁膜の厚さ（ＳｅＯＩ基板の場合、典型的には、５〜２０ｎｍ）を意味し、そして、ｔＳｉは、薄膜の厚さを意味する。
【００３７】
したがって、トランジスタに関連するバック・コントロール・ゲートのドーピング型は名目しきい電圧をシフトしても或いはシフトしなくてもよいこと、および、バック・コントロール・ゲートをバイアスすることによってしきい電圧を調節することが可能であることが理解されるだろう。
【００３８】
したがって、（しきい電圧を減少させることによって）トランジスタのオン状態における伝導電流ＩＯＮが増加すること、および、（しきい電圧を増加させることによって）トランジスタのオフ状態における小さいリーク電流ＩＯＦＦが減少することから利益を得ることができる。
【００３９】
また、行に沿った隣接するパターンを分離する分離領域（絶縁領域）におけるリーク電流を減少させることによって、その分離領域の絶縁機能にも貢献することができる。
【００４０】
図２は、ＳｅＯＩ基板上に形成されたトランジスタのしきい電圧が、トランジスタのチャンネルと向かい合った絶縁膜の下方に存在するベース基板内に形成されたバック・コントロール・ゲートをバイアスすることによって、どのように制御されるかを説明するためのものである。
【００４１】
この図２において、中央の曲線ＣＮは、（バック・コントロール・ゲートを備えないトランジスタの場合の）名目特性ｌｏｇ（ＩＤ（ＶＧ））を表現する。
【００４２】
上側の曲線ＣＶＴ−は、回路の名目供給電圧ＶＤＤよりも小さい電圧によって駆動されるバック・コントロール・ゲートの影響下にある名目特性ｌｏｇ（ＩＤ（ＶＧ））を表している。この上側の曲線は、しきい電圧の増加と、電流ＩＯＮおよびＩＯＦＦの減少とを示している。
【００４３】
下側の曲線ＣＶＴ＋は、名目供給電圧ＶＤＤによって駆動されるバック・コントロール・ゲートの影響下にある名目特性ｌｏｇ（ＩＤ（ＶＧ））を表している。この下側の曲線は、しきい電圧の減少と、電流ＩＯＮおよびＩＯＦＦの増加とを示している。
【００４４】
したがって、バック・コントロール・ゲートのバイアスを変化させることによって、下側の曲線ＣＶＴ−と上側の曲線ＣＶＴ＋の間に存在する領域全体を網羅することが可能であり、それによって、トランジスタのしきい電圧と、トランジスタの特徴的な電流ＩＯＮおよびＩＯＦＦとを調整することが可能であることが理解されるだろう。
【００４５】
次の式は、とりわけ、チャンネルにおける電流ＩＤを、チャンネル幅Ｗと、しきい電圧Ｖｔｈとに関連づける。
【数１】
2011166116.tif 000003
【００４６】
まず、λ＝０．０５およびしきい電圧Ｖｔｈ＝０．３Ｖとともに、０．９Ｖのゲート電圧およびドレイン電圧（ＶＧＳ＝ＶＤＳ＝０．９Ｖ）を考察する。
【００４７】
トランジスタのしきい電圧が０．０５Ｖと０．６Ｖとの間に存在する値となるようにしきい電圧を変更することによって、チャンネルの物理的な幅をあたかも変更したかのようにすることができる。理論的には、トランジスタ・チャンネルの実効幅は、実際、チャンネルの物理的な幅Ｗ０の０．２５倍から２．０１倍までの範囲に存在する。
【００４８】
別の例においては、より低いゲート電圧およびドレイン電圧、すなわち０．７Ｖを考察する。この場合にも、トランジスタのしきい電圧が０．０５Ｖと０．６Ｖとの間に存在する値となるようにしきい電圧を変更し、それによって、チャンネルの実効幅は、理論的には、チャンネルの物理的な幅の０．０６倍から２．６４倍までの範囲に存在する。
【００４９】
このように、本発明は、実効チャンネル幅の減少／増加を可能にし、これは、供給電圧が低くなるので、きわめて重要なことである。
【００５０】
この点に関しては、本発明の技術分野における傾向は、次世代の電子部品に対して、ますます低い供給電圧を使用しようとする試みがなされていることに注意されたい。したがって、本発明は、それ自身、次世代のためにきわめて興味深い先駆的なものであることがわかる。
【００５１】
図３〜図７は、本発明の様々な実施形態による図１に示されるものと同じ回路の絶縁膜の下方に存在するアクティブ領域を示す。
【００５２】
図３において、
−  ｐ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＰ１〜ＩＰ６と、インバータＩＮＶ２の２つのｐ−ＦＥＴおよびｎ−ＦＥＴトランジスタと、論理ゲートＮＡＮＤ２の２つのｎ−ＦＥＴトランジスタとに関連する。また、
−  ｎ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＮ１〜ＩＮ６と、インバータＩＮＶ３の２つのｐ−ＦＥＴおよびｎ−ＦＥＴトランジスタとに関連する。
【００５３】
バック・ゲート線路ＢＧＰおよびバック・ゲート線路ＢＧＮはそれぞれ、ｐ−ドープ・バック・ゲート領域およびｎ−ドープ・バック・ゲート領域を同じ電位にまとめて接続する役割をなす。
【００５４】
したがって、ｐ−ドープ・バック・ゲートに関連する線路ＢＧＰは、ハイ状態（典型的には、電位ＶＤＤに接続される）であってもよく、それに対して、ｎ−ドープ・バック・ゲートに関連する線路ＢＧＮは、ロー状態（典型的には、グラウンドＧＮＤに接続される）であってもよい。
【００５５】
このようにして、分離領域は、より高いしきい電圧を経験し、その結果として、より小さいリーク電流ＩＯＦＦを経験し、それによって、どの行に沿った隣接するパターン間においてもより良好な絶縁を維持するのを助ける。
【００５６】
インバータＩＮＶ２に関しては、ｐ−ＦＥＴトランジスタのバック・コントロール・ゲートおよびｎ−ＦＥＴトランジスタのバック・コントロール・ゲートは、ハイ状態ＶＤＤにある。ｎ−ＦＥＴトランジスタの伝導電流ＩＯＮは増加する。一方、ｐ−ＦＥＴトランジスタの伝導電流は減少する。したがって、ＩＮＶ２は、ロー（ｌｏｗ）・ｐ−ＦＥＴおよびハイ（ｈｉｇｈ）・ｎ−ＦＥＴを有する。
【００５７】
インバータＩＮＶ３に関しては、これは、ハイ・ｐ−ＦＥＴおよびロー・ｎ−ＦＥＴを有する（ｐ−ＦＥＴトランジスタのバック・コントロール・ゲートおよびｎ−ＦＥＴトランジスタのバック・コントロール・ゲートは、ロー状態ＧＮＤにある）。
【００５８】
論理ゲートＮＡＮＤ２に関しては、ｐ−ＦＥＴトランジスタは、バック・コントロール・ゲートを有していない。したがって、これらのｐ−ＦＥＴトランジスタは、公称的な形で動作する。ｎ−ＦＥＴトランジスタは、ハイ状態にあるバック・コントロール・ゲートを有していない。これらのｎ−ＦＥＴトランジスタは、より大きい伝導電流を有する。
【００５９】
図４は、さらなる実施形態を示し、この実施形態においては、より大きな柔軟性を提供するために、４つの異なる電圧レベルが使用される。
【００６０】
図４において、
−  ハイ状態にあるバック・ゲート線路ＢＧＰＨにまとめて接続されたｐ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＰ１〜ＩＰ６と、インバータＩＮＶ２のｐ−ＦＥＴトランジスタとに関連し、
−  ロー状態にあるバック・ゲート線路ＢＧＰＬに接続されたｐ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ３のｐ−ＦＥＴトランジスタに関連し、
−  ロー状態にあるバック・ゲート線路ＢＧＮＬにまとめて接続されたｎ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＮ１〜ＩＮ６と、インバータＩＮＶ３のｎ−ＦＥＴトランジスタとに関連し、そして、
−  ハイ状態にあるバック・ゲート線路ＢＧＮＨに接続されたｎ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ２のｎ−ＦＥＴトランジスタに関連する。
【００６１】
したがって、図３に示される例と同様に、分離領域のリーク電流は、減少する。
【００６２】
インバータＩＮＶ２は、ロー・ｐ−ＦＥＴトランジスタ（ハイ状態にあるｐ−ドープ・バック・コントロール・ゲート）およびハイ・ｎ−ＦＥＴトランジスタ（ハイ状態にあるｎ−ドープ・バック・コントロール・ゲート）を有する。
【００６３】
インバータＩＮＶ３は、ハイ・ｐ−ＦＥＴトランジスタ（ロー状態にあるｐ−ドープ・バック・コントロール・ゲート）およびロー・ｎ−ＦＥＴトランジスタ（ロー状態にあるｎ−ドープ・バック・コントロール・ゲート）を有する。
【００６４】
図５は、さらなる実施形態を示し、この実施形態においては、トランジスタに関連するバック・コントロール・ゲートは、この実施形態に特有のバック・ゲート線路に接続される。そのような実施形態により、単一のトランジスタに専用されるバック・ゲート線路に印加される電位が調整可能になることが理解されるだろう。
【００６５】
この図５において、
−  ハイ状態にあるバック・ゲート線路ＢＧＰＨにまとめて接続されたｐ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＰ１〜ＩＰ６と、インバータＩＮＶ２のｐ−ＦＥＴトランジスタとに関連し、
−  電圧を調節することができる個々のバック・ゲート線路ＢＧＰＡに接続されたｐ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ３のｐ−ＦＥＴトランジスタに関連し、
−  ロー状態にあるバック・ゲート線路ＢＧＮＬにまとめて接続されたｎ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＮ１〜ＩＮ６と、ｎ−ＦＥＴトランジスタとに関連し、そして、
−  電圧を調節することができる個々のバック・ゲート線路ＢＧＮＡに接続されたｎ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ２のｎ−ＦＥＴトランジスタに関連する。
【００６６】
したがって、インバータＩＮＶ２は、ロー・ｐ−ＦＥＴトランジスタ（ハイ状態にあるｐ−ドープ・バック・コントロール・ゲート）、および調節可能なｎ−ＦＥＴトランジスタ（電位を調節することができる線路ＢＧＮＡによってアドレスされる個々のｎ−ドープ・バック・コントロール・ゲート）を有する。
【００６７】
インバータＩＮＶ３に関しては、これは、ロー・ｎ−ＦＥＴトランジスタ（ロー状態にあるｎ−ドープ・バック・コントロール・ゲート）および調節可能なｐ−ＦＥＴトランジスタ（電位を調節することができる線路ＢＧＰＡによってアドレスされる個々のｐ−ドープ・バック・コントロール・ゲート）を有する。
【００６８】
図６は、図４の例の代わりとなる実施形態を示す。
【００６９】
この図６において、
−  ハイ状態にあるバック・ゲート線路ＢＧＰＨにまとめて接続されたｐ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＰ１〜ＩＰ６に関連し、
−  ロー状態にあるバック・ゲート線路ＢＧＰＬにまとめて接続されたｐ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ２のｐ−ＦＥＴトランジスタと、インバータＩＮＶ３のｐ−ＦＥＴトランジスタとに関連し、
−  ハイ状態にあるバック・ゲート線路ＢＧＮＨにまとめて接続されたｎ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＮ１〜ＩＮ６と、インバータＩＮＶ３のｎ−ＦＥＴトランジスタとに関連し、そして、
−  ロー状態にあるバック・ゲート線路ＢＧＮＬに接続されたｎ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ２のｎ−ＦＥＴトランジスタに関連する。
【００７０】
したがって、インバータＩＮＶ２は、ハイ・ｐ−ＦＥＴトランジスタ（ロー状態にあるｐ−ドープ・バック・コントロール・ゲート）およびロー・ｎ−ＦＥＴトランジスタ（ロー状態にあるｎ−ドープ・バック・コントロール・ゲート）を有する。
【００７１】
インバータＩＮＶ３は、ハイ・ｐ−ＦＥＴトランジスタ（ロー状態にあるｐ−ドープ・バック・コントロール・ゲート）およびハイ・ｎ−ＦＥＴトランジスタ（ハイ状態にあるｎ−ドープ・バック・コントロール・ゲート）を有する。
【００７２】
図７は、好ましい実施形態を示し、この実施形態においては、分離領域は、反対の型の伝導性を有するバック・コントロール・ゲート領域に関連する。したがって、これらの分離領域におけるリーク電流はさらに減少する。
【００７３】
より詳細には、この図７において、
−  ハイ状態にあるバック・ゲート線路ＢＧＮＨにまとめて接続されたｎ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＰ１〜ＩＰ６と、論理ゲートＮＯＲ２に含まれるｎ−ＦＥＴトランジスタのいずれか１つと、インバータＩＮＶ２のｐ−ＦＥＴトランジスタとに関連し、
−  （当業者によって選択された任意の中間値に）電圧を調節することができる個々のバック・ゲート線路ＢＧＰＡ１に接続されたｐ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ３のｐ−ＦＥＴトランジスタに関連し、
−  ロー状態にあるバック・ゲート線路ＢＧＰＬにまとめて接続されたｐ−ドープ・バック・コントロール・ゲート領域は、分離領域ＩＮ１〜ＩＮ６と、論理ゲートＮＡＮＤ２に含まれるｐ−ＦＥＴトランジスタのいずれか１つと、インバータＩＮＶ３のｎ−ＦＥＴトランジスタとに関連し、
−  （当業者によって選択された任意の中間値に）電圧を調節することができる個々のバック・ゲート線路ＢＧＰＡ２に接続されたｐ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ１のｎ−ＦＥＴトランジスタに関連し、
−  （当業者によって選択された任意の中間値に）電圧を調節することができる個々のバック・ゲート線路ＢＧＮＡ１に接続されたｎ−ドープ・バック・コントロール・ゲート領域は、インバータＩＮＶ２のｎ−ＦＥＴトランジスタに関連し、そして、
−  （当業者によって選択された任意の中間値に）電圧を調節することができる個々のバック・ゲート線路ＢＧＮＡ２に接続されたｎ−ドープ・バック・コントロール・ゲート領域は、ＢＧＰＬに接続されていない論理ゲートＮＡＮＤ２のｐ−ＦＥＴトランジスタに関連する。
【００７４】
したがって、分離領域ＩＰ１〜ＩＰ６は、ハイ状態（典型的には、ＶＤＤ）にあるｐ型バック・コントロール・ゲートを備えたｐ−チャンネルを有する。これらの領域は、最大しきい電圧を有し、その結果として、最小リーク電流を有する。
【００７５】
分離領域ＩＮ１〜ＩＮ６は、それ自身が、ロー状態（典型的には、ＧＮＤ）にあるｎ型バック・コントロール・ゲートを備えたｎ−チャンネルを有する。これらの領域は、最大しきい電圧を有し、その結果として、最小リーク電流を有する。
【００７６】
また、論理ゲートＮＯＲ２に含まれるｎ−ＦＥＴトランジスタのいずれか１つも、ｎ−チャンネルを有するが、ハイ状態にあるｎ型バック・コントロール・ゲートを備える。このｎ−ＦＥＴトランジスタは、最小しきい電圧を有し、その結果として、（伝導電流ＩＯＮの観点から）最大の性能特性を有する。
【００７７】
インバータＩＮＶ１のｎ−ＦＥＴトランジスタは、電圧を調節することができるｐ型バック・コントロール・ゲートを備えたｎ−チャンネルを有する。したがって、このトランジスタは、個々の線路ＢＧＰＡ２に印加される電圧に依存して、最小性能特性と中間性能特性との間に存在する性能特性を有する。
【００７８】
インバータＩＮＶ１のｐ−ＦＥＴトランジスタは、バック・コントロール・ゲートを有しておらず、そのために、このトランジスタは、名目的な形で動作する。
【００７９】
インバータＩＮＶ２のｎ−ＦＥＴトランジスタは、電圧を調節することができるｎ型バック・コントロール・ゲートを備えたｎ−チャンネルを有する。したがって、このトランジスタは、個々の線路ＢＧＮＡ１に印加される電圧に依存して、中間性能特性と最大性能特性との間に存在する性能特性を有する。
【００８０】
インバータＩＮＶ３のｐ−ＦＥＴトランジスタは、電圧を調節することができるｐ型バック・コントロール・ゲートを備えたｐ−チャンネルを有する。したがって、このトランジスタは、個々の線路ＢＧＰＡ１に印加される電圧に依存して、最小性能特性と中間性能特性との間に存在する性能特性を有する。
【００８１】
個々の線路ＢＧＮＡ２によって電圧を調節することができるｎ型バック・コントロール・ゲートを有していない論理ゲートＮＡＮＤ２のｐ−ＦＥＴトランジスタは、中間性能特性と最大性能特性との間に存在する性能特性を有する。
【００８２】
線路ＢＧＰＬによって電圧がロー状態にあるｐ型バック・コントロール・ゲートを有する論理ゲートＮＡＮＤ２のｐ−ＦＥＴトランジスタは、それ自身が、最小しきい電圧および最大性能特性を有する。
【００８３】
図８の上側部分は、金属２からなる２つの線路７および８を示し、これらの線路に沿って、図７に示される回路のＦＥＴトランジスタが、配置される。図８の下側部分は、金属２からなる線路８の一部分の断面図を示し、この部分は、分離領域ＩＮ１〜ＩＮ３と、ＮＯＲ２（Ｔ１およびＴ２）、ＩＮＶ１（Ｔ３）およびＩＮＶ２（Ｔ４）パターンに含まれるｎ−ＦＥＴトランジスタＴ１〜Ｔ４とを備える。この断面図において、絶縁膜は符号ＢＯＸを備える。
【００８４】
図８において、トランジスタ・チャンネルは完全空乏型であり、ソース領域およびドレイン領域は絶縁膜に接触した状態にある。
【００８５】
しかしながら、本発明は、ソース領域およびドレイン領域が薄膜全体内に延びていない部分空乏型技術にも適用されてよい。この場合、バック・コントロール・ゲートは、ソース領域とドレイン領域との間に存在するチャンネル領域からより遠くに離れているので、バック・コントロール・ゲートは、全体的にあまり効率的なものではないことに注意されたい。
【００８６】
これまでに説明したように、分離領域ＩＮ１〜ＩＮ３は、ｎ−チャンネルを有し、それぞれの領域は、（線路ＢＧＰＬによってロー状態にある）ｐ＋型バック・コントロール・ゲートＧＰ１〜ＧＰ３を有する。
【００８７】
論理ゲートＮＯＲ２に含まれるｎ−ＦＥＴトランジスタの一方であるＴ１は、（線路ＢＧＮＨによってハイ状態にある）ｎ＋型バック・コントロール・ゲートＧＮ１を有し、それに対して、論理ゲートＮＯＲ２に含まれる他方のｎ−ＦＥＴトランジスタであるＴ２は、バック・コントロール・ゲートを有していない。
【００８８】
インバータＩＮＶ１のｎ−ＦＥＴトランジスタＴ３は、（個々の線路ＢＧＰＡ２によって調節することのできる）ｐ＋型バック・コントロール・ゲートＧＰ４を有する。
【００８９】
インバータＩＮＶ２のｎ−ＦＥＴトランジスタＴ４は、（個々の線路ＢＧＮＡ１によって調節することのできる）ｎ＋型バック・コントロール・ゲートＧＮ２を有する。
【００９０】
図８に示されるように、関連するバック・コントロール・ゲートは、トランジスタ・チャンネルの反対側にだけ延びるように局所化される。例えば、バック・コントロール・ゲートは、ドーパントを絶縁膜ＢＯＸの下方に注入することによって形成される。
【００９１】
バック・コントロール・ゲートは、コントロール・ゲートの伝導性とは反対の伝導性を有するウェルＣＮ１、ＣＰ１、ＣＮ２、ＣＰ２（ｐ＋型バック・コントロール・ゲートＧＰ１、ＧＰ２、ＧＰ３、ＧＰ４のためのｎ−型ウェルＣＮ１およびＣＮ２；ｎ＋型バック・コントロール・ゲートＧＮ１およびＧＮ２のためのｐ−型ウェルＣＰ１およびＣＰ２）によって、ベース基板から分離される。
【００９２】
ウェル電圧は、バック・コントロール・ゲートとウェルとの間の電気的ノードによって形成されるダイオードが、常に、逆バイアスされるように選択され、それによって、ダイオードは、バック・コントロール・ゲートを、ウェルから分離し、かつ、含まれるかもしれないあらゆるもの（とりわけ、他のバック・コントロール・ゲート）から分離する。当然ながら、実際には、バック・コントロール・ゲートＧＰ２、ＧＰ３およびＧＰ４をまとめて分離するウェルＣＮ２の場合のように、同じ型を有するいくつかのバック・コントロール・ゲートに共通なウェルを提供することが可能である。
【００９３】
図７に戻ると、符号ＣＰおよびＣＮは、それぞれ、ｎ型バック・コントロール・ゲートおよびｐ型バック・コントロール・ゲートを分離するウェルを示している。ウェルＣＰは、典型的には、ロー状態ＧＮＤにあり、それに対して、ウェルＣＮは、典型的には、ハイ状態ＶＤＤにある。
【００９４】
別の実施形態（図示しない）によれば、絶縁膜ＢＯＸの下方に存在するベース基板内に配置された第２の絶縁膜が、バック・コントロール・ゲートをベース基板から完全に又は部分的に分離するのに貢献してもよい。
【００９５】
本発明によるデバイスは、次の利点を有する。
【００９６】
ｐ−ＦＥＴトランジスタおよびｎ−ＦＥＴトランジスタに対する広い性能範囲（ｐｅｒｆｏｒｍａｎｃｅ  ｒａｎｇｅ）を、ただ１つの物理的なチャンネル幅だけを使用して得ることができる。典型的には、以下の３つの種類の性能である。
【００９７】
−  バック・コントロール・ゲートが存在しない場合の通常の性能。  
・その結果として、トランジスタは、普通のＳｅＯＩトランジスタであり、既存の回路設計を変更する必要がない。
【００９８】
−  “ＯＮ”バック・コントロール・ゲートによってトランジスタの伝導を増大させる、増強された性能。  
・その結果として、トランジスタは、チャンネル幅が実際よりも広いかのように動作し、あるいは、トランジスタは、性能単位（速度、ＩＯＮ）当たりより小さいフットプリントを有する。
【００９９】
−  “ＯＦＦ”バック・コントロール・ゲートによってトランジスタの伝導を減少させる、低減された性能。  
・その結果として、トランジスタは、チャンネル幅が実際よりも狭いかのように動作する。これは、性能比（ｐｅｒｆｏｒｍａｎｃｅ  ｒａｔｉｏｓ）が望まれる場合（例えば、フリップフロップ型のラッチの場合）に都合がよいことがわかる。なぜなら、それによって、その他のデバイスのチャンネル幅を広げる必要がないからである。また、リーク電流が相当に減少する。したがって、トランジスタがスイッチングしない限り（考慮されるべき比が存在しない）において、この種の性能がオフ状態において使用されてもよく、それによって、リーク電流ＩＯＦＦが減少する。
【０１００】
しかしながら、本発明は、これら３つの種類の性能に決して限定されるものではない。事実、アナログの調節可能なバイアスをトランジスタのバック・コントロール・ゲートに印加することによって、性能特性は動的に調整されてもよい。それによって、上述の“低減された性能”と“増強された性能”との間に存在する任意の種類の性能を実現することができる。
【０１０１】
特定の変形においては、バック・コントロール・ゲートは、予め定められた複数の電圧のいずれか１つによってバイアスされてもよい。これらの複数の電圧は、典型的には、デバイスの環境において利用可能な電圧であり、例えば、Ｖｄｄ、（Ｖｄｄ×２、Ｖｄｄ／４のような）Ｖｄｄの様々な分数、（Ｖｄｄ−Ｖｔｐ、Ｖｄｄ−Ｖｔｎなどのような）利用可能な電圧の様々な組み合わせである。
【０１０２】
このように、ｐ−ＦＥＴトランジスタとｎ−ＦＥＴトランジスタとの間の比は、チャンネル幅を変更しなくても、調節されることが可能である。
【０１０３】
このように、本発明によるデバイスは、一般的な設計において直面する、トランジスタは様々な寸法を有していなければならないという必要性を除去するものであることが理解されるだろう。効率的に、１つの物理的な幅と、トランジスタの簡素化されたモデルおよびパラメータとだけが使用される。トランジスタモデルは、実際には、多くの二次的な（寄生の）または三次的な端部効果（ｅｄｇｅ  ｅｆｆｅｃｔ）を備えた複雑な式であることに注意されたい。これらの効果のほとんどは、トランジスタの寸法に依存し、また、最近の技術の場合、環境（近接応力）に依存する。本発明に関連しては、トポロジーはただ１つしかなく、そのため、モデルは大きく簡素化されることが可能である（このことは、結果として、より迅速な利用可能性、より短い開発時間などをもたらす）。
【０１０４】
さらに、高いレベルの規則性のおかげで、および、多結晶シリコンの粗さ（ｐｏｌｙｓｉｌｉｃｏｎ  ｒｏｕｇｈｎｅｓｓ）しか残らないために、きわめて低い変動性が存在する。それに対して、完全空乏型構造が形成される場合、ドーパントレベルのばらつきが存在しなくなることに注意されたい。
【０１０５】
また、本発明によるデバイスは、パターンの端部丸め効果（ｅｄｇｅ  ｒｏｕｎｄｉｎｇ  ｅｆｆｅｃｔ）に影響を受けない。なぜなら、すべてのチャンネルは同じ物理的な幅を有するからである。アクティブ領域ストリップは、効率的には、多結晶シリコン接続線路の近くに丸みを有していない長い多角形である。また、そのような線路の９０°の角は、（構造の上部および底部の両方に存在する）アクティブストリップから遠くに離れており、かつ、そのアクティブストリップと相互作用をなさない。
【０１０６】
さらにまた、本発明によるデバイスは、クロスカップリング効果（ｃｒｏｓｓ−ｃｏｕｐｌｉｎｇ  ｅｆｆｅｃｔ）に影響を受けない。
【０１０７】
これは、一般的な設計においては、多くの場合に、多結晶シリコン・コネクションが他の論理ゲートのドレインに近接しているからである。そして、２つのノードが、容量結合され、互いに妨害され、その結果として、一般的には、通信遅延をもたらす。セル同士の隣接は、予測することができないので、それぞれのセルのモデルにこの結合を考慮に入れることはできず、そのために、アプリケーションの設計において比較的遅れて発見される。本発明に関連しては、アクティブストリップと多結晶シリコン・コネクションとの間の相互作用は、あらゆる状況に対して同じであり、それによって、一般的な設計において直面する欠点が解決される。とりわけ、結合のモデリングは、回路製造の後においても依然として有効である。
【０１０８】
さらにまた、本発明によるデバイスは、分離領域におけるリーク電流を減少させるために、バック・コントロール・ゲートを分離領域と関連させることによって低減した電力消費を有し、また、リーク電流をさらに減少させるために、オフ状態にあるトランジスタに関連するバック・コントロール・ゲートに動的に作用する能力を有する。
【０１０９】
本発明の有効性を説明するために、標準的なＣＭＯＳセル・ライブラリが異なる性能特性を有する１２個のインバータを備えてもよいことを思い出されるだろう。
【０１１０】
本発明は、完全空乏型技術に適用される場合、ほんの３つのインバータ（ＩＮＶ１、ＩＮＶ４およびＩＮＶ８）しか使用しないことを可能にする。なぜなら、実効チャンネル幅は、物理的な幅の＋／−５０％だけ調整されてもよいからである。
【０１１１】
部分空乏型技術においては、４つのインバータ（ＩＮＶ１、ＩＮＶ４、ＩＮＶ６およびＩＮＶ９）が必要とされる。なぜなら、実効チャンネル幅は、物理的な幅の＋／−３０％だけ調整されてもよいからである。
【０１１２】
その結果として、標準的なセル・ライブラリは、大幅に簡素化され、事実、一般的には、１／２に減少する。
【０１１３】
したがって、今日約１００のデザイン・ルールが使用されるが、本発明は、それらの中の約５０個だけを使用すればよいことを可能にする。
【０１１４】
この点に関しては、過去において、デザイン・ルール・マニュアルは約１００〜２００のルールを含んでいたことに注意されたい。現在、技術は、一般的には１００ｎｍ以下である。このため、新しいルールをもたらす多くの物理的な影響が現れており、これらの新しいルールは、１００〜２００からなる初期のルールの集合を簡単かつ容易に適用するのを妨げる。３２ｎｍのテクノロジー・ノードにおいては、デザイン・ルール・マニュアルは約８００〜１，０００のルールを備え、これらのルールにおいては、新しいルールのほとんどが、難しい組み合わせのトポロジーを複雑に表現するものである。これは、フットプリントの観点から、効率の損失を伴うものである。これとは対照的に、本発明の効率は、一般的には、一定の状態に維持される。したがって、４５ｎｍのテクノロジー・ノードにおいて使用されるフットプリントの観点から、本発明と一般的なアプローチとがほぼ同等のものであるならば、本発明は、その後のテクノロジー・ノードにおいては、ますます、より効率的なものになるはずである。
【０１１５】
さらにまた、デザイン・ルールの集合がルールの通常の集合のうち極端に減少した部分集合である限り、また、これらのルールは、それらのルールに独特に関連して適用されるので、リソグラフィーが最初に可能にしていたもの以下でトランジスタを設計することが可能となる。とりわけ、コンタクトの幅と、多くのコンタクト（ｐｏｌｙ−ｃｏｎｔａｃｔ）の距離とを最適化することが可能である（例えば、２つの名目（ｎｏｍｉｎａｌ）正方形コンタクトを、１つの長方形のいくぶん狭いコンタクトに取り替えることによって）。
【０１１６】
さらにまた、バック・コントロール・ゲートは、絶縁膜の下方に埋め込まれ、その結果として、フットプリントに対して影響を与えないという利点を有することに注意されたい。
【０１１７】
さらに、本発明に基づいて“増強された”セルの助けによって、大きな伝導電流を生成することができるので、フットプリントは約１０〜１５％だけ減少してもよいことにも注意されたい。
【０１１８】
最後に、トランジスタのいわゆる“フロント−エンド”構造の極端な規則性は、いわゆる“標準的な”セル（すなわち、一般的な使用のために予め設計されたセル）に対していわゆる“バック−エンド”メタライゼーションを通常通り使用するのにとりわけ適していることに注意されたい。
【０１１９】
これは、標準的なセルは、一定のピッチで交互に水平および垂直となるメタライゼーション・レベル（ｍｅｔａｌｌｉｚａｔｉｏｎ  ｌｅｖｅｌｓ）により、お互いに相互接続（ルーティング）されるためである。デザイン・ルールの数の減少は、フロント・エンドおよびバック・エンドの制約を阻止（ｃｌｏｓｉｎｇ−ｏｆｆ）するのをとてつもなく容易にする（トランジスタの繰り返しピッチおよびルーティング・ピッチが同じものにされる）。そのために、標準的なセルを使用することがより容易になる。なぜなら、構造によって、入力／出力は金属ルーティング・グリッド上に配置されるからである。一般的な場合においては、これは、必ずしもきわめて容易であるとは限らず、とりわけ、垂直軸および／または水平軸に沿ってセルを表現する可能性を考慮に入れることが必要である。しかしながら、ルーティング・グリッドの入力／出力を保持することは、多くの場合、標準的なセルのフットプリントを増大させることを意味する。本発明の場合、トランジスタのストリップを全体的に簡素化しかつ事前に配置することによって、これら全ての考慮すべき問題が除去される。
【０１２０】
さらにまた、本発明は、本発明の第１の態様に基づいたデバイスに限定されるのではなく、そのようなデバイスを駆動する方法にまで拡張され、その方法において、バック・コントロール・ゲート領域は、トランジスタのしきい電圧をシフトさせるために、正または負にバイアスされる。有利には、ｐ型バック分離ゲートはグラウンドに接続され、そして、ｎ型バック分離ゲートは名目供給電圧に接続される。
【０１２１】
これまでに説明したように、ＦＤＳＯＩトランジスタにバック・ゲート電圧を印加することは、デバイスの電気的特性を変更する。簡単に言えば、バック・ゲートに対するより高い電圧は、Ｎチャンネル・デバイスのしきい電圧を減少させ、より低い電圧は、しきい電圧を増加させる。同じことは、絶対値においてＰチャンネル・デバイスにも言える。
【０１２２】
きわめて高い電圧をバック・ゲートに印加することによって、この効果を飽和させることが可能である。例えば、Ｎチャンネル・トランジスタに印加されるきわめて高い電圧は、そのトランジスタのしきい値を負の値にまで減少させ、トランジスタのフロント・ゲートに印加される電圧レベルに関係なく、トランジスタを常にＯＮにする。それとは逆に、バック・ゲートに対する（きわめて高い）負の電圧は、しきい値を、電力供給Ｖｄｄを越えたレベルにまで増加させ、そのレベルにおいては、トランジスタのフロント・ゲートに印加されるあらゆる電圧（０〜Ｖｄｄ）に対して、トランジスタはＯＦＦの状態に維持される。対称性によって、同じことは、相補的なＰチャンネル・デバイスにも言える。
【０１２３】
言い換えれば、トランジスタは、バック・ゲートを適切に制御することによって、“開放”および“短絡”に変化させられることが可能である。この特徴は、再構成可能な論理を生成するのにとりわけ効果的であることがわかる。図９は、図１０の真理値表に示されるように、様々なトランジスタＴ１〜Ｔ４のバック・ゲートＢＧ１〜ＢＧ４に印加される電圧に依存して、すべての２入力ブール関数に変換することのできる再構成可能論理回路の例を示す。
【０１２４】
図９に関しては、ＡおよびＢは、再構成可能論理回路の２つの入力を示し、ＯＵＴは、再構成可能論理回路の出力を示す。図１０に関しては、Ｖｐｐは、それぞれ、Ｎチャンネル・トランジスタの場合、しきい電圧を強制的に負の値（トランジスタは常にＯＮ）または供給電圧Ｖｄｄよりも高い値（トランジスタは常にＯＦＦ）にするに足るだけ十分に高い電圧を示し、Ｐチャンネル・トランジスタの場合、しきい電圧を強制的に正の値または絶対値でＶｄｄよりも大きい値にするに足るだけ十分に高い電圧を示す。再構成可能論理のこの原理は、３以上の入力に容易に拡張することができることがわかるはずである。
【０１２５】
適切にバック・ゲートを制御することによってトランジスタを“開放”および“短絡”に変化させることは、例えば、ＦＰＧＡのような再プログラム可能回路にとって興味を起こさせることであることがわかる。この場合、バック・ゲートは、トランジスタの強さを調整するのに使用されるのではなく、グループに含まれるトランジスタ間の電気的な結合を確立または切断するのに使用される。再プログラム可能セルのレイアウトがあらゆる関数に対してただ１つであることは、興味深いことである。
【０１２６】
様々なバック・ゲートに印加される電圧は、有利に外部の回路から入力され、また可能であれば、ＳＲＡＭセルまたはＦｌａｓｈセルのような隣接する回路から入力される。再プログラム可能回路によって実現することのできる様々な関数のプログラミングは、これらの回路に記憶される。あらゆるブール関数をこの種のセルによってプログラムすることができるので、ただ１つのかつ予め定義されたバック・エンド配線を同様に定義することができる。その結果として、予め定義されたチップは、エンド・ユーザによって、完全に処理されてもよく、そして、プログラムされてもよい。例えば、図１１は、本発明による再プログラム可能論理回路を示し、論理セルＬＣ（それぞれの論理セルは、例えば、図９の回路に対応する）の考えられる配置、および、論理セルのプログラミングを記憶しかつ適切な電圧をバック・ゲートに供給するのに使用されるメモリ・セルＭＣ（ＳＲＡＭまたはＦｌａｓｈ）の考えられる配置を示す。図１１において、論理セルＬＣのストリップは、メモリ・セルＭＣの行に交互に挿入される。わかりやすいように、論理セルＬＣは、図１１の箱によって概略的に示されており、そして、メモリ・セルＭＣから出ている矢印は、メモリ・セルＭＣによって論理セルＬＣのバック・ゲート電圧を制御することを示している。
【０１２７】
寸法は、論理領域ＬＣにおけるトランジスタのピッチによってもたらされるので、メモリ・セルＭＣは、比較的にゆとりのあるピッチで、金属１の層および金属２の層だけを使用する。図１１に関して、Ｍ１−ＭＣは、メモリ・セルＭＣの行を選択するのに使用される金属１の層を示し、そして、Ｍ２−ＭＣは、メモリ・セルの列を選択するのに使用される金属２の層を示す。より詳細には、さらに、論理セルＬＣの様々な入力および出力を上部金属層によって構成された予め定義された網に接続するのに十分な資源が、金属２のレベルに存在する。図１１に関して、Ｍ２−ＬＣは、論理セルＬＣのトラックを相互接続するのに使用される金属２の層を示し、そして、Ｍ３−ＬＣは、論理セルＬＣのトラックを相互接続するのに使用される金属３の層を示す。
【符号の説明】
【０１２８】
ＮＯＲ２、ＮＡＮＤ２  論理ゲート
ＩＮＶ１〜ＩＮＶ３  インバータ
ＩＰ１〜ＩＰ６  ｐ−ＦＥＴトランジスタに結合された分離領域
ＩＮ１〜ＩＮ６  ｎ−ＦＥＴトランジスタに結合された分離領域
ＷＬ１〜ＷＬ７  フロント・コントロール・ゲート領域
ＢＬＰ１、ＢＬＰ２、ＢＬＮ１、ＢＬＮ２  金属１提供線路
ＢｌＰ、ＢｌＮ  分離ゲート提供線路
ＢＧ１〜ＢＧ４  バック・ゲート
ＢＧＰ、ＢＧＮ、ＢＧＰＨ、ＢＧＰＬ、ＢＧＮＨ、ＢＧＮＬ、ＢＧＰＡ１、ＢＧＰＡ２、ＢＧＮＡ１、ＢＧＮＡ２  バック・ゲート線路
Ｔ１〜Ｔ４  トランジスタ
ＬＣ  論理セル
ＭＣ  メモリ・セル
Ｍ１−ＭＣ  金属１の層
Ｍ２−ＭＣ  金属２の層
Ｍ３−ＭＣ  金属３の層
【図１】
2011166116.tif 000004
【図２】
2011166116.tif 000005
【図３】
2011166116.tif 000006
【図４】
2011166116.tif 000007
【図５】
2011166116.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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