(57)【要約】【課題】不揮発性メモリ素子及びその製造方法並びにその動作方法を提供する。【解決手段】基板、基板上に垂直に配列される複数の第１信号ライン、複数の第１信号ラインのそれぞれに一端が連結されるようにそれぞれ配列される複数のメモリセル、複数の第１信号ラインに垂直方向に基板上に配列され、複数のメモリセルのそれぞれの他端に連結される複数の第２信号ライン、及びそれぞれ複数の第１信号ラインのうち、少なくとも２本と連結されるように基板上に配列される複数の選択素子を含む不揮発性メモリ素子である。【選択図】図５
2011086918.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に垂直に配列される複数の第１信号ラインと、
前記複数の第１信号ラインのそれぞれに一端が連結されるようにそれぞれ配列される複数のメモリセルと、
前記複数の第１信号ラインに垂直方向に前記基板上に配列され、前記複数のメモリセルのそれぞれの他端に連結される複数の第２信号ラインと、
それぞれ前記複数の第１信号ラインのうち、少なくとも２本と連結されるように、前記基板上に配列される複数の選択素子とを含む不揮発性メモリ素子。
【請求項２】
前記複数の選択素子それぞれは、前記複数の第１信号ラインのうち、隣接しない少なくとも２本の第１信号ラインと連結され、前記連結された少なくとも２本の第１信号ラインに対して選択動作を行うことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記複数の第２信号ラインは、複数のグループに分類され、前記複数のグループのそれぞれに含まれた第２信号ラインは、互いに連結されることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記複数のグループのそれぞれに含まれた第２信号ラインは、互いに隣接しないことを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記複数のメモリセルは、前記複数の第１信号ラインのそれぞれの両側面にそれぞれの一端が連結されるように、一列に配列されることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項６】
前記複数のメモリセルのうち、隣接する１対のメモリセルは、前記複数の第１信号ラインのうち１本を共有し、
前記複数のメモリセルのうち、互いに異なる対に含まれるが、隣接したメモリセルは、前記複数の第２信号ラインのうち１本を共有することを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項７】
前記複数のメモリセルのそれぞれは、
前記複数の第１信号ラインのうち１本と連結される抵抗変化体と、
前記複数の第２信号ラインのうち１本と、前記抵抗変化体との間のダイオードを含むことを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項８】
それぞれ複数のメモリセルを含む複数のメモリユニットと、
前記複数のメモリユニットのうち、隣接した１対のメモリユニット間にそれぞれ形成された複数の第１信号ラインと、
前記複数のメモリユニットのうち、互いに異なる対に含まれるが、隣接するメモリユニット間にそれぞれ形成された複数の第２信号ラインと、
それぞれ前記複数の第１信号ラインのうち、少なくとも２本と連結された複数の選択素子とを含む不揮発性メモリ素子。
【請求項９】
前記複数の選択素子のそれぞれは、前記複数の第１信号ラインのうち、隣接しない少なくとも２本の第１信号ラインと連結され、前記連結された少なくとも２本の第１信号ラインに対して選択動作を行うことを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記複数の第２信号ラインは、複数のグループに分類され、前記複数グループのそれぞれに含まれた第２信号ラインは、互いに連結されることを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１１】
前記複数グループのそれぞれに含まれた第２信号ラインは、互いに隣接しないことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１２】
前記複数のメモリセルのそれぞれは、
前記複数の第１信号ラインのうち１本と連結される抵抗変化体と、
前記複数の第２信号ラインのうち１本と、前記抵抗変化体との間のダイオードとを含むことを特徴とする請求項９に記載の不揮発性メモリ素子。
【請求項１３】
基板に複数の選択素子を形成する段階と、
前記基板上に複数の第２信号ラインと、前記複数の第２信号ライン間に介在された複数の絶縁層とを含む複数の積層構造を形成する段階と、
前記複数の積層構造それぞれの側面に、ダイオード層及び抵抗変化体層を順次に形成する段階と、
前記複数の積層構造のうち、隣接する２つの積層構造の側面にそれぞれ形成された抵抗変化体層間に、複数の第１信号ラインを形成する段階と、
前記複数の選択素子のそれぞれを、前記複数の第１信号ラインのうち、少なくとも２本と連結させる段階とを含む不揮発性メモリ素子の製造方法。
【請求項１４】
前記複数の選択素子のそれぞれを、前記複数の第１信号ラインのうち、少なくとも２本と連結させる段階は、
前記複数の選択素子のそれぞれを、前記複数の第１信号ラインのうち、隣接しない少なくとも２本の第１信号ラインと連結させる段階をさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記複数の第２信号ラインを複数のグループに分類する段階と、
前記複数のグループそれぞれに含まれた第２信号ラインを互いに連結させる段階とをさらに含むことを特徴とする請求項１３に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記複数グループのそれぞれに含まれた第２信号ラインは、互いに隣接しないことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記複数の第１信号ラインのうち１本と、前記複数の第２信号ラインのうち１本との間に形成された前記ダイオード層と、前記抵抗変化体層とからメモリセルを形成する段階をさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
複数の第１信号ライン、前記複数の第１信号ラインのそれぞれに一端が連結されるようにそれぞれ配列される複数のメモリセル、前記複数の第１信号ラインに垂直方向であり、前記複数のメモリセルのそれぞれの他端に連結される複数の第２信号ライン、及びそれぞれ前記複数の第１信号ラインのうち、少なくとも２本と連結される複数の選択素子を提供する段階と、
前記複数の第１信号ラインのうち１本に電圧を印加する段階とを含む不揮発性メモリ素子の動作方法。
【請求項１９】
前記電圧は、書き込み電圧であり、
前記複数の選択素子のうち一つをターンオンし、前記複数の第１信号ラインのうち、前記複数のメモリセルのうち一つである選択メモリセルに連結された第１信号ラインを選択し、前記第１信号ラインに隣接した他の第１信号ラインに連結された前記複数の選択素子をターンオフする段階と、
前記複数の第２信号ラインのうち、前記選択メモリセルに連結された第２信号ラインにグラウンド電圧を印加する段階と、
前記複数の第２信号ラインのうち、前記選択メモリセルに連結された第２信号ラインに隣接した他の第２信号ラインに抑制電圧を印加する段階とをさらに含む特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【請求項２０】
前記電圧は、読み取り電圧であり、前記読み取り電圧は、書き込み電圧より小さいことを特徴とする請求項１８に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子に係り、さらに詳細には、不揮発性メモリ素子及び該不揮発性メモリ素子の製造方法に関する。
【背景技術】
【０００２】
メモリ装置の高容量化及び低電力化の要求によって、不揮発性であると同時に、リフレッシュ不要な次世代メモリ装置に係わる研究が進められている。かような次世代メモリ装置は、ＤＲＡＭ（dynamic random access memory）の高集積性、フラッシュメモリの不揮発性、ＳＲＡＭ（static ＲＡＭ）の高速性などを備えることが要求される。現在脚光を浴びている次世代メモリ装置としては、ＲＡＭ（phase change ＲＡＭ）、ＮＦＧＭ（nano floating gate memory）、ＰｏＲＡＭ（polymerＲＡＭ）、ＭＲＡＭ（magnetic ＲＡＭ）、ＦｅＲＡＭ（ferroelectric ＲＡＭ）、ＲＲＡＭ（resistive ＲＡＭ）などが、前述の要求事項に相応する次世代メモリ装置として議論されている。
そのうちＲＲＡＭは、不導体物質に十分に高い電圧を加えれば、電流が流れる通路が生成されて抵抗が低くなる現象を利用したものである。このとき、いったん通路が生成されれば、適当な電圧を加えてなくしたり、また生成できたりする。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、不揮発性メモリ素子に含まれたメモリセルが、基板に直交する信号ラインを有した場合に、前記信号ラインを共有し、前記信号ラインに対する選択動作を行う選択素子の個数を減少させることができる高集積及び大容量の不揮発性メモリ素子、前記不揮発性メモリ素子の製造方法及び前記不揮発性メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の実施形態による不揮発性メモリ素子は、基板と、前記基板上に垂直に配列される複数の第１信号ラインと、前記複数の第１信号ラインのそれぞれに一端が連結されるようにそれぞれ配列される複数のメモリセルと、前記複数の第１信号ラインに垂直方向に前記基板上に配列され、前記複数のメモリセルのそれぞれの他端に連結される複数の第２信号ラインと、それぞれ前記複数の第１信号ラインのうち、少なくとも２本と連結されるように、前記基板上に配列される複数の選択素子とを含む。
【０００５】
前記複数の選択素子のそれぞれは、前記複数の第１信号ラインのうち、隣接しない少なくとも２本の第１信号ラインと連結され、前記連結された少なくとも２本の第１信号ラインに対して選択動作を行うことができる。
【０００６】
前記複数の第２信号ラインは、複数のグループに分類され、前記複数グループのそれぞれに含まれた第２信号ラインは、互いに連結されうる。前記複数グループのそれぞれに含まれた第２信号ラインは、互いに隣接しないことも可能である。
【０００７】
前記複数のメモリセルは、前記複数の第１信号ラインのそれぞれの両側面にそれぞれの一端が連結されるように、一列に配列されうる。前記複数のメモリセルのうち、隣接する１対のメモリセルは、前記複数の第１信号ラインのうち１本を共有し、前記複数のメモリセルのうち、互いに異なる対に含まれるが、隣接したメモリセルは、前記複数の第２信号ラインのうち１本を共有できる。
【０００８】
前記複数のメモリセルのそれぞれは、前記複数の第１信号ラインのうち１本と連結される抵抗変化体と、前記複数の第２信号ラインのうち１本と、前記抵抗変化体との間のダイオードを含むことができる。
【０００９】
また、前記課題を解決するための本発明の実施形態による不揮発性メモリ素子は、それぞれ複数のメモリセルを含む複数のメモリユニットと、前記複数のメモリユニットのうち、隣接した１対のメモリユニット間にそれぞれ形成された複数の第１信号ラインと、前記複数のメモリユニットのうち、互いに異なる対に含まれるが、隣接するメモリユニット間にそれぞれ形成された複数の第２信号ラインと、それぞれ前記複数の第１信号ラインのうち、少なくとも２本と連結された複数の選択素子とを含む。
【００１０】
また、前記課題を解決するための本発明の他の実施形態による不揮発性メモリ素子の製造方法は、基板に複数の選択素子を形成する段階と、前記基板上に複数の第２信号ラインと、前記複数の第２信号ライン間に介在された複数の絶縁層とを含む複数の積層構造を形成する段階と、前記複数の積層構造それぞれの側面に、ダイオード層及び抵抗変化体層を順次に形成する段階と、前記複数の積層構造のうち、隣接する２つの積層構造の側面にそれぞれ形成された抵抗変化体層間に、複数の第１信号ラインを形成する段階と、前記複数の選択素子のそれぞれを、前記複数の第１信号ラインのうち、少なくとも２本と連結させる段階とを含む。
【００１１】
また、前記課題を解決するための本発明の他の実施形態による不揮発性メモリ素子の動作方法は、複数の第１信号ライン、前記複数の第１信号ラインのそれぞれに一端が連結されるようにそれぞれ配列される複数のメモリセル、前記複数の第１信号ラインに垂直方向であり、前記複数のメモリセルのそれぞれの他端に連結される複数の第２信号ライン、及びそれぞれ前記複数の第１信号ラインのうち、少なくとも２本と連結される複数の選択素子を提供する段階と、前記複数の第１信号ラインのうち１本に電圧を印加する段階とを含む。
【００１２】
前記電圧は、書き込み電圧であり、前記不揮発性メモリ素子の動作方法は、前記複数の選択素子のうち一つをターンオンし、前記複数の第１信号ラインのうち、前記複数のメモリセルのうち一つである選択メモリセルに連結された第１信号ラインを選択し、前記第１信号ラインに隣接した他の第１信号ラインに連結された前記複数の選択素子をターンオフする段階と、前記複数の第２信号ラインのうち、前記選択メモリセルに連結された第２信号ラインにグラウンド電圧を印加する段階と、前記複数の第２信号ラインのうち、前記選択メモリセルに連結された第２信号ラインに隣接した他の第２信号ラインに抑制電圧を印加する段階とをさらに含むことができる。
【００１３】
前記電圧は、読み取り電圧であり、前記読み取り電圧は、書き込み電圧より小さくありうる。
【発明の効果】
【００１４】
本発明によれば、不揮発性メモリ素子に含まれたメモリセルが、基板に直交する第１信号ラインを有した場合、前記信号ラインを共有し、第１信号ラインに対する選択動作を行う選択素子の個数を少なくとも半分に減らし、不揮発性メモリ素子の具現面積を縮小させることができる。また、それぞれの選択素子を少なくとも２本の第１信号ラインに連結させることによって、１つの選択素子によって選択される少なくとも２本の第１信号ラインに連結されたメモリセルに対して同時に書き込み動作または読み取り動作を行うことができるので、不揮発性メモリ素子の動作速度を向上させることができる。また、それぞれの選択素子を互いに隣接しない少なくとも２本の第１信号ラインに連結させることによって、書き込み動作または読み取り動作を行おうとするメモリセルの周辺に位置する第１信号ラインの干渉を減らすことができる。
【００１５】
また、第１信号ラインに垂直方向に配列された第２信号ラインを複数のグループに分類し、各グループに含まれた第２信号ラインを連結させることによって、各グループに含まれた第２信号ラインに対する駆動を同時にできる。これより、第２信号ラインに対する全体的な駆動速度が向上し、第２信号ラインのアドレス信号をデコーディングするデコーダの具現を単純にできるので、デコーダの複雑度を低下させることができるだけではなく、全体的に不揮発性メモリ素子の具現面積を縮小させることができる。
【図面の簡単な説明】
【００１６】
【図１Ａ】本発明の一実施形態による不揮発性メモリ素子の製造方法を概略的に示す斜視図である。
【図１Ｂ】本発明の一実施形態による不揮発性メモリ素子の製造方法を概略的に示す斜視図である。
【図１Ｃ】本発明の一実施形態による不揮発性メモリ素子の製造方法を概略的に示す斜視図である。
【図１Ｄ】本発明の一実施形態による不揮発性メモリ素子の製造方法を概略的に示す斜視図である。
【図１Ｅ】本発明の一実施形態による不揮発性メモリ素子の製造方法を概略的に示す斜視図である。
【図１Ｆ】本発明の一実施形態による不揮発性メモリ素子の製造方法を概略的に示す斜視図である。
【図２Ａ】図１Ａないし図１Ｆの不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図２Ｂ】図１Ａないし図１Ｆの不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図２Ｃ】図１Ａないし図１Ｆの不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図２Ｄ】図１Ａないし図１Ｆの不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図２Ｅ】図１Ａないし図１Ｆの不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図３Ａ】本発明の他の実施形態による不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図３Ｂ】本発明の他の実施形態による不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図３Ｃ】本発明の他の実施形態による不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図３Ｄ】本発明の他の実施形態による不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【図４】図３Ａないし図３Ｄの不揮発性メモリ素子の製造方法で形成された不揮発性メモリ素子を示す斜視図である。
【図５】本発明の一実施形態による不揮発性メモリ素子を示す回路図である。
【図６】図５の不揮発性メモリ素子の垂直方向の２層を概略的に示す回路図である。
【図７】図５の不揮発性メモリ素子の１層の水平方向を概略的に示す回路図である。
【図８】本発明の一実施形態によるメモリカードを示す概略図である。
【図９】本発明の一実施形態による電子システムを示すブロック図である。
【発明を実施するための形態】
【００１７】
以下、添付した図面を参照しつつ、本発明による望ましい実施形態について説明することによって、本発明について詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で具現されるものであり、ただ本実施形態は、本発明の開示を完全なものにし、当業者に発明の範疇を完全に明らかにするために提供されるものである。図面で構成要素は、説明の便宜のためにその大きさが誇張されていることがある。
【００１８】
図１Ａないし図１Ｆは、本発明の一実施形態による不揮発性メモリ素子１の製造方法を概略的に示す斜視図である。図２Ａないし図２Ｅは、図１Ａないし図１Ｆの不揮発性メモリ素子の製造方法を概略的に示す断面図である。
【００１９】
このとき、図２Ａないし図２Ｅは、図１Ａないし図１ＦのＩ−Ｉ’による断面を示す。以下、図１Ａないし図１Ｆ及び図２Ａないし図２Ｅを参照しつつ、本発明の一実施形態による不揮発性メモリ素子１の製造方法について説明する。
【００２０】
図１Ａ及び図２Ａを参照すれば、基板１０に複数の選択素子（図示せず）を形成する。ここで、基板１０は、半導体基板であるが、例えば、シリコン（silicon）、シリコン・オン絶縁体（silicon-on-insulator）、シリコン・オン・サファイア（silicon-on-sapphire）、ゲルマニウム、シリコン・ゲルマニウム及びガリウム・ヒ素のうち、いずれか一つを含むことができる。また、選択素子は、トランジスタで具現されうるが、トランジスタの形成工程については、本実施形態が属する技術分野で当業者は理解することができるので、これについての詳細な説明は省略する。
【００２１】
次に、複数の選択素子が形成された基板１０上に、複数の絶縁層１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ、及び前記複数の絶縁層１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ間に介在された複数の第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄを含む積層構造を形成する。これにより、複数の第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄは、複数の絶縁層１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅによって互いに絶縁される。ここで、複数の絶縁層１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ及び複数の第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄは、原子層蒸着法（ＡＬＤ：atomic layer deposition）または化学気相蒸着法（ＣＶＤ：chemical vapor deposition）などを利用し、基板１０上に順次に形成されうる。
【００２２】
このとき、複数の絶縁層１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅは、シリコン酸化物（ＳｉＯ２）、シリコン酸窒化物（ＳｉＯＮ）、シリコン窒化物（ＳｉＮ）のような誘電体であるか、ハフニウム酸化物（ＨｆＯ２）、ハフニウムシリコン酸化物（ＨｆＳｉＯ）、ハフニウム酸窒化物（ＨｆＯＮ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、ハフニウムアルミニウム酸化物（ＨｆＡｌＯ）、ハフニウムランタン酸化物（ＨｆＬａＯ）、ランタン酸化物（Ｌａ２Ｏ３）のような高誘電（ｈｉｇｈ−ｋ）物質でありうる。また、複数の第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄは、ポリシリコン、金属、金属シリサイドまたはそれらの組み合わせであって、金属は、コバルト（Ｃｏ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ニッケル（Ｎｉ）のうち、少なくとも一つ以上でありうる。
【００２３】
図１Ｂ及び図２Ｂを参照すれば、積層構造が形成された基板１０に、複数のトレンチ１３ａ，１３ｂ，１３ｃ，１３ｄを形成し、積層構造から複数の分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅを形成する。本発明の一実施形態で、複数の分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅのそれぞれに含まれた第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄは、ビットラインでありうる。
さらに詳細には、積層構造が形成された基板１０にリソグラフィ工程を遂行し、複数のトレンチ１３ａ，１３ｂ，１３ｃ，１３ｄを形成できる。本発明の一実施形態で、基板１０が露出されるまで積層構造の所定領域をエッチングし、トレンチ１３ａ，１３ｂ，１３ｃ，１３ｄを形成できる。また、本発明の他の実施形態で、第１絶縁層１１ａが露出されるまで積層構造の所定領域をエッチングし、トレンチ１３ａ，１３ｂ，１３ｃ，１３ｄを形成することもできる。
【００２４】
積層構造から形成された分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅの位置は、基板１０上で互いに異なることが可能である。具体的には、第１トレンチ１３ａと第２トレンチ１３ｂとの間に形成された第２分離積層構造１４ｂ、及び第３トレンチ１３ｃと第４トレンチ１３ｄとの間に形成された第４分離積層構造１４ｄは，第１分離積層構造１４ａ，第３分離積層構造１４ｃ及び第５分離積層構造１４ｅに比べ、所定間隔ほど後に（すなわち、図１Ｂで、所定間隔ほど内側に）形成されうる。言い換えれば，第１分離積層構造１４ａ，第３分離積層構造１４ｃ及び第５分離積層構造１４ｅは、第２分離積層構造１４ｂ及び第４分離積層構造１４ｄに比べ、所定間隔ほど前に（すなわち、図１Ｂで、所定間隔ほど外側に）形成されうる。
【００２５】
このように、分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅの位置を基板１０上で相対的に異なるように形成する理由は、互いに異なる分離積層構造に含まれた第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄを連結し、複数の第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄを、所定個数でグルーピングすることを容易にするためである。
【００２６】
具体的には，第１分離積層構造１４ａ，第３分離積層構造１４ｃ及び第５分離積層構造１４ｅのそれぞれに含まれた第１電極層のうち、対応する位置に配列された第１電極層を互いに連結できる。例えば、第１分離積層構造１４ａ，第３分離積層構造１４ｃ及び第５分離積層構造１４ｅのそれぞれで、一番下に位置する第１電極層１２ａを互いに連結できる。また、第２分離積層構造１４ｂ及び第４分離積層構造１４ｄのそれぞれに含まれた第１電極層のうち、対応する位置に配列された第１電極層を互いに連結できる。例えば、第２分離積層構造１４ｂ及び第４分離積層構造１４ｄのそれぞれで、一番下に位置する第１電極層１２ａを互いに連結できる。このように、第１電極層を所定個数でグルーピングする場合、第１電極層に対するアドレス信号をデコーディングするデコーダの具現を単純にすることができるので、複雑度が低下し、デコーダの具現面積を狭めることができるので、全体的に不揮発性メモリ素子のサイズが縮少されうる。
【００２７】
図１Ｃ及び図２Ｃを参照すれば、分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅが形成された基板１０上に、ダイオード層１５と抵抗変化体層１６とを順次に形成する。
【００２８】
さらに詳細には、分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅが形成された基板１０上に、ダイオード物質を蒸着し、ダイオード層１５を具現する。具体的には、分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅが形成された基板１０上に、シリコンまたはポリシリコンのような半導体物質を蒸着し、イオン注入工程を行い、Ｐ型不純物（例えば、ホウ素（Ｂ）など）及びＮ型不純物（例えば、ＩＮ（Ｐ）、ヒ素（Ａｓ）など）をドーピングする。これにより、Ｐ型半導体とＮ型半導体とが形成されるが、形成されたＰ型半導体とＮ型半導体との接触によって、ダイオード層１５が具現されうる。
【００２９】
次に、ダイオード層１５上に抵抗変化物質を蒸着し、抵抗変化体層１６を具現する。具体的には、ダイオード層１５上に、抵抗変化物質、例えば、ペロブスカイト系酸化物または二元系遷移金属酸化物を蒸着する。ここで、ペロブスカイト系酸化物としては、Ｐｒ０．７Ｃａ０．３ＭｎＯ３、ＳｒＺｒＯ３／ＳｒＴｉＯ３、またはＰｂ（Ｚｒ，Ｔｉ）Ｏ３／Ｚｎ０．４Ｃｄ０．６Ｓなどがあり、二元系遷移金属酸化物としては、ＮｉＯ、ＴｉＮ、ＴｉＯ２、ＨｆＯ２、またはＺｒＯ２などがある。
【００３０】
図１Ｄ及び図２Ｄを参照すれば、ダイオード層１５と抵抗変化体層１６とが形成された基板１０の所定領域から、ダイオード層１５と抵抗変化体層１６とを除去する。このとき、ダイオード層１５と抵抗変化体層１６は、乾式エッチングまたは湿式エッチングを利用して除去されうる。
【００３１】
具体的には、複数の分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅの上部に形成されたダイオード層１５及び抵抗変化体層１６の一部を除去し、複数の分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅそれぞれに含まれ、最上部に積層された絶縁層１１ｅを露出させる。また、基板１０上で、複数の積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ間の一部領域に形成されたダイオード層１５及び抵抗変化体層１６の一部を除去し、基板１０を露出させる。
【００３２】
図１Ｅを参照すれば、ダイオード層１５と抵抗変化体層１６との一部が除去された基板１０に、導電性物質１７を充填する。ここで、導電性物質１７は、ポリシリコン、金属、金属シリサイドまたはそれらの組み合わせであって、金属は、コバルト（Ｃｏ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、タングステン（Ｗ）、ニッケル（Ｎｉ）のうち、少なくとも一つ以上でありうる。次に、導電性物質１７が充填された結果物の上部領域を、例えば、ＣＭＰ（chemical mechanical polishing）を利用して平坦化する。
【００３３】
図１Ｆ及び図２Ｅを参照すれば、導電性物質１７が形成された基板１０から、導電性物質１７と抵抗変化体層１６との所定領域をエッチングし、基板１０に直交する方向の複数の第２電極層１７ａ，１７ｂ，１７ｃ，１７ｄを形成し、複数の第２電極層１７ａ，１７ｂ，１７ｃ，１７ｄの両側面に、複数の抵抗変化体１６ａ，１６ｂを形成する。
【００３４】
このように製造された不揮発性メモリ素子１は、複数のビットライン、複数のワードライン、複数のメモリセル及び複数の選択素子を含む。ここで、分離積層構造１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅそれぞれに含まれた第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄは、ビットラインに対応し、第２電極層１７ａ，１７ｂ，１７ｃ，１７ｄは、ワードラインに対応しうる。また、第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄと第２電極層１７ａ，１７ｂ，１７ｃ，１７ｄとの間に形成されたダイオード層１５及び抵抗変化体層１６は、メモリセルに対応しうる。このとき、第１電極層１２ａ，１２ｂ，１２ｃ，１２ｄが複数の絶縁層１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅによって絶縁されているので、ダイオード層１５及び抵抗変化体層１６のそれぞれは、その内部が絶縁されていないにもかかわらず、互いに絶縁された複数のメモリセルを具現できる。
【００３５】
図３Ａないし図３Ｄは、本発明の他の実施形態による不揮発性メモリ素子２の製造方法を示す断面図である。
【００３６】
以下、図３Ａないし図３Ｄを参照しつつ、本発明の他の実施形態による不揮発性メモリ素子２の製造方法について説明する。このとき、図１Ａないし図１Ｆ及び図２Ａないし図２Ｅを参照しつつ詳述した内容は、図３Ａないし図３Ｄに図示された不揮発性メモリ素子の製造方法にも適用されうる。従って、以下では、重複された説明は省略する。
図３Ａを参照すれば、基板２０上に複数の選択素子（図示せず）を形成する。
本発明の一実施形態は、複数の選択素子が形成された基板２０上に、絶縁層２１及び複数の第１電極層２２ａ，２２ｂ，２２ｃ，２２ｄを形成する。次に、絶縁層２１及び複数の第１電極層２２ａ，２２ｂ，２２ｃ，２２ｄの所定領域をエッチングし、第１トレンチ２３を形成する。具体的には、基板２０上に、層間絶縁膜達及び第１電極層を互いに交互に順次に蒸着させ、層間絶縁膜及び第１電極層の所定領域をエッチングし、第１トレンチ２３を形成する。このとき、第１トレンチ２３は、円筒状でありうる。また、電極層２２ａ，２２ｂ，２２ｃ，２２ｄは、ビットラインに対応しうる。
一方、本発明の他の実施形態は、複数の選択素子が形成された基板２０上に、絶縁層２１を蒸着させ、第１トレンチ２３を形成する。次に、第１トレンチ２３によって露出された絶縁層２１の所定領域に、電極層２２ａ，２２ｂ，２２ｃ，２２ｄを形成する。例えば、第１トレンチ２３によって露出された絶縁層２１の所定領域に、金属層を塗布した後、金属シリサイドを形成することによって、電極層２２ａ，２２ｂ，２２ｃ，２２ｄを形成することもできる。
【００３７】
図３Ｂを参照すれば、第１トレンチ２３に、ダイオード層２４を形成する。さらに詳細には、第１トレンチ２３が形成された基板２０上に、ダイオード層２４を蒸着し、次に、ダイオード層２４の所定領域をエッチングし、絶縁層２１の上部に形成されたダイオード層を除去し、第２トレンチ２５を形成する。
【００３８】
図３Ｃを参照すれば、第２トレンチ２５上に、抵抗変化体層２６を形成する。さらに詳細には、第２トレンチ２５が形成された基板２０上に、抵抗変化体層２６を蒸着し、次に、抵抗変化体層２６の所定領域をエッチングし、絶縁層２１の上部に形成された抵抗変化体層２６を除去し、第３トレンチ２７を形成する。
【００３９】
図３Ｄを参照すれば、第３トレンチ２７に導電性物質を充填することによって、第２電極層２８を形成する。さらに詳細には、第３トレンチ２７に導電性物質を蒸着し、第３トレンチ２７を充填することによって、第２電極層２８を形成し、次に、例えば、ＣＭＰなどを利用し、上部を平坦化する。ここで、第２電極層２８は、ワードラインに対応しうる。
【００４０】
図４は、図３Ａないし図３Ｄの不揮発性メモリ素子の製造方法で形成された不揮発性メモリ素子を示す斜視図である。
【００４１】
図４を参照すれば、不揮発性メモリ素子２は、複数のビットライン、複数のワードライン、複数のメモリセル及び複数の選択素子を含む。ここで、垂直方向に配列され、円筒形状を有した複数の第２電極層２８ａ，２８ｂは、ワードラインに対応し、複数の第２電極層２８ａ，２８ｂに対して垂直方向に配列される複数の第１電極層２２ａ，２２ｂ，２２ｃ，２２ｄは、ビットラインに対応しうる。また、複数の第２電極層２８ａ，２８ｂのそれぞれを順次に覆い包んでいる抵抗変化体層２６ａ，２６ｂ及びダイオード層２４ａ，２４ｂは、メモリセルに対応しうる。このとき、第１電極層２２ａ，２２ｂ，２２ｃ，２２ｄが絶縁層２１によって絶縁されているので、ダイオード層２４ａ，２４ｂ及び抵抗変化体層２６ａ，２６ｂのそれぞれは、その内部が絶縁されていないにもかかわらず、互いに絶縁された複数のメモリセルを具現できる。
【００４２】
図５は、本発明の一実施形態による不揮発性メモリ素子を示す回路図である。
【００４３】
図５を参照すれば、不揮発性メモリ素子３は、図１Ａないし図１Ｆ、図２Ａないし図２Ｅ、図３Ａないし図３Ｄに示された製造方法によって形成され、図４の不揮発性メモリ素子に対応もする。不揮発性メモリ素子３は、複数の第１信号ラインＷＬ０ないしＷＬ７、複数の第２信号ラインＢＬ００ないしＢＬ２４、複数のメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３及び複数の選択素子Ｓ０ないしＳ３を含む。以下、不揮発性メモリ素子３に含まれた各構成要素の方向について、Ｘ軸方向、Ｙ軸方向、Ｚ軸方向を基準に説明する。ここで、Ｘ軸方向は、Ｙ軸方向及びＺ軸方向とそれぞれ垂直であり、Ｙ軸方向は、Ｚ軸方向と垂直である。このようなＸ軸方向、Ｙ軸方向、Ｚ軸方向は、単に説明の便宜のためのものであり、本発明は、これらに限定されるものではない。
【００４４】
複数の第１信号ラインＷＬ０ないしＷＬ７は、Ｙ軸方向に配列され、複数の行（row）と複数の列（column）とからなるマトリックス（matrix）構造を有することができる。本発明の一実施形態で、複数の第１信号ラインＷＬ０ないしＷＬ７は、ワードラインでありうる。以下、複数の第１信号ラインＷＬ０ないしＷＬ７がワードラインである場合を例にして説明する。ただし、本発明は、これに限定されるものではない。
【００４５】
複数の第２信号ラインＢＬ００ないしＢＬ２４は、Ｚ軸方向に配列され、複数の行と複数の列とからなるマトリックス構造を有することができる。本発明の一実施形態で、複数の第２信号ラインＢＬ００ないしＢＬ２４は、ビットラインでありうる。以下、複数の第２信号ラインＢＬ００ないしＢＬ２４がビットラインである場合を例にとって説明する。ただし、本発明は、これに限定されるものではない。
【００４６】
複数のメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３は、複数のワードラインＷＬ０ないしＷＬ７それぞれの両脇に一列に配列される。複数のメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３それぞれの一端は、複数のワードラインＷＬ０ないしＷＬ７のうち１本に連結され、他端は、複数のビットラインＢＬ００ないしＢＬ２４のうち１本に連結される。
【００４７】
このとき、隣接する１対のメモリセルＭＣ０，ＭＣ１は、複数のワードラインＷＬ０ないしＷＬ７のうち１本ＷＬ０の両側に連結され、複数のワードラインのうち１本ＷＬ０を共有する。また、互いに異なる対に含まれるが、隣接するメモリセルＭＣ１，ＭＣ２は、複数のビットラインＢＬ００ないしＢＬ２４のうち１本ＢＬ０１の両側に連結され、複数のビットラインＢＬ００ないしＢＬ２４のうち１本ＢＬ０１を共有する。このとき、互いに異なる対に含まれるが、隣接するメモリセルＭＣ１，ＭＣ２に連結されたビットラインＢＬ０１は、メモリセルＭＣ１，ＭＣ２を区別するため、に互いに離れているように図示されているが、実際には、互いに連結されている。これについては、以下の図６及び図７を参照しつつ詳述する。
【００４８】
さらに詳細には、複数のメモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３それぞれは、抵抗変化体Ｒ、及び抵抗変化体Ｒと直列に連結されたダイオードＤを含むことができる。ここで、抵抗変化体Ｒの第１端は、複数のワードラインＷＬ０ないしＷＬ７のうち１本に連結され、第２端は、ダイオードＤに連結される。一方、ダイオードＤの第１端は、抵抗変化体Ｒの第２端に連結され、第２端は、複数のビットラインＢＬ００ないしＢＬ２４のうち１本に連結される。複数の第１信号ラインＷＬ０ないしＷＬ７のうち１本に一列に連結されたメモリセルは、メモリユニットＭＵと見ることができる。以下、抵抗変化体ＲとダイオードＤとについて詳述する。
【００４９】
抵抗変化体Ｒは、電圧または電流パルスの印加によって抵抗値が変化し、高抵抗状態であるリセット（reset）状態と、低抵抗状態であるセット（set）状態とを有することができる。すなわち、抵抗変化体Ｒは、電圧または電流パルスの印加によって、高抵抗状態または低抵抗状態に遷移するが、かような二種状態をビット情報として利用し、情報を保存するメモリ素子として活用できる。具体的には、単方向性（uni-directional）抵抗メモリ装置に含まれた抵抗変化体は、電圧または電流の大きさによって抵抗値が変わる一方、双方向性（bi-directional）抵抗メモリ装置に含まれた抵抗変化体は、電圧または電流の大きさ及び方向によって抵抗値が変わる。
【００５０】
一方、ダイオードＤは、双方向ダイオードとしても具現され、単方向ダイオードとしても具現されもする。メモリセル構造であって、トランジスタを含むメモリセルに比べ、ダイオードを含むメモリセルは、印加される電圧によって、指数関数的に増加する大きい書き込み電流を印加でき、かような理由によって、トランジスタサイズの限界を抜け出すことができ、メモリセル及び全体チップサイズを縮少して柔軟性を有することができるというような長所がある。
【００５１】
このように、本発明の一実施形態では、抵抗変化体を含むメモリセルを含む抵抗メモリ装置（resistive ＲＡＭ、ＲＲＡＭ、ＲｅＲＡＭ）に係わるものであるが、以下では、抵抗メモリ装置として具現される不揮発性メモリ素子について説明する。しかし、本発明は、これに限定されるものではない。
【００５２】
複数の選択素子Ｓ０，Ｓ１，Ｓ２，Ｓ３は、複数のワードラインＷＬ０ないしＷＬ７の下端に連結され、複数のワードラインＷＬ０ないしＷＬ７のうち少なくとも２本に対する選択動作を行う。例えば、複数の選択素子Ｓ０，Ｓ１，Ｓ２，Ｓ３は、選択トランジスタとして具現されうる。
【００５３】
従来には、複数のワードラインのそれぞれに複数のトランジスタが連結され、各トランジスタのオン／オフ動作によって、各トランジスタに連結された各ワードラインに対する選択動作が行われる。しかし、半導体技術の発達による集積度上昇によって、メモリセルのサイズが持続的に縮小しているので、実質的に、トランジスタのサイズが全体サイズを決定する重大な要素となる。これによって、メモリセルのサイズ縮小にもかかわらず、各ワードラインに連結されたトランジスタのサイズによって、全体領域が大きく縮小しないという問題が生まれる。また、各ワードラインごとにトランジスタが連結されることによって、全体的に複雑度が高くなるという問題も生じる。
【００５４】
しかし、本発明の一実施形態では、少なくとも２本のワードラインが１つの選択素子に連結され、少なくとも２本のワードラインが１つの選択素子を共有する。具体的には、第１ワードラインＷＬ０及び第３ワードラインＷＬ２は、第１選択素子Ｓ０に連結され、第１選択素子Ｓ０を共有する。すなわち、第１選択素子Ｓ０のオン／オフ動作によって、第１ワードラインＷＬ０及び第３ワードラインＷＬ２に対する選択動作を同時に行うことができる。これにより、全体的に必要な選択素子の個数が少なくとも半分に減ることによって、不揮発性メモリ素子の全体サイズが大きく縮小しうる。また、不揮発性メモリ素子が駆動しなければならない選択素子の個数が少なくとも半分に減ることによって、複雑度も少なくとも半分に低下する。
【００５５】
同様に、第２ワードラインＷＬ１及び第４ワードラインＷＬ３は、第２選択素子Ｓ１に連結され、第２選択素子Ｓ１を共有することによって、第２選択素子Ｓ１のオン／オフ動作によって、第２ワードラインＷＬ１及び第４ワードラインＷＬ３に対する選択動作を同時に行うことができる。また、第５ワードラインＷＬ４及び第６ワードラインＷＬ５は、第３選択素子Ｓ２に連結され、第３選択素子Ｓ２を共有することによって、第３選択素子Ｓ２のオン／オフ動作によって、第５ワードラインＷＬ４及び第６ワードラインＷＬ５に対する選択動作を同時に行うことができる。また、第７ワードラインＷＬ６及び第８ワードラインＷＬ７は、第４選択素子Ｓ３に連結され、第４選択素子Ｓ３を共有することによって、第４選択素子Ｓ３のオン／オフ動作によって、第７ワードラインＷＬ６及び第８ワードラインＷＬ７に対する選択動作を同時に行うことができる。
【００５６】
図６は、図５の不揮発性メモリ素子の垂直方向の２層を概略的に示す回路図である。
【００５７】
図６を参照すれば、１対のメモリセルＭＣ０，ＭＣ１は、１本の垂直ラインであるワードラインＷＬ０を共有し、他の対に含まれたメモリセルのうち、隣接するメモリセルＭＣ１，ＭＣ２は、ビットラインＢＬ０１を共有する。このとき、１本の垂直ラインであるワードラインＷＬ０には、２対のメモリセルが垂直に連結される。１つの選択素子Ｓ０は、隣接していない２本のワードラインＷＬ０，ＷＬ２に連結され、互いに隣接した２本のワードラインＷＬ１，ＷＬ２は、互いに異なる選択素子Ｓ０，Ｓ１がそれぞれ連結される。
【００５８】
以下、複数のメモリセルのうち一つである選択メモリセルＳＥＬ＿ＭＣに対する書き込み動作及び読み取り動作について詳述する。
【００５９】
選択メモリセルＳＥＬ＿ＭＣに対する書き込み動作を行おうとする場合には、選択メモリセルＳＥＬ＿ＭＣに含まれた抵抗変化体に印加する電圧または電流パルスの大きさを変化させる。具体的には、第１選択素子Ｓ０をターンオンさせ、選択メモリセルＳＥＬ＿ＭＣに連結される第３ワードラインＷＬ２を選択し、第３ワードラインＷＣ２に高電圧の書き込み電圧を印加する。次に、選択メモリセルＳＥＬ＿ＭＣに連結されるビットラインＢＬ１２に、グラウンド電圧（０Ｖ）を印加する。
【００６０】
このとき、第２選択素子Ｓ１は、ターンオフさせ、第３ワードラインＷＬ２に隣接する第２ワードラインＷＬ１及び第４ワードラインＷＬ３には、電圧を印加しない。また、選択メモリセルＳＥＬ＿ＭＣに連結されたビットラインＢＬ１２に水平方向に隣接したビットラインＢＬ１１，ＢＬ１３、及び垂直方向に隣接したビットラインＢＬ０１，ＢＬ０２，ＢＬ０３には、抑制（inhibit）電圧を印加する。このとき、抑制電圧は、書き込み電圧と０Ｖとの間の値を有する。これにより、選択メモリセルＳＥＬ＿ＭＣに対する書き込み動作を行うとき、選択メモリセルＳＥＬ＿ＭＣに隣接する他のワードライン及びビットラインに印加される電圧／電流による干渉を減らすことができる。
【００６１】
一方、選択メモリセルＳＥＬ＿ＭＣに対する読み取り動作を行おうとする場合には、第１選択素子Ｓ０をターンオンさせて第３ワードラインＷＬ２を選択し、第３ワードラインＷＬ２に書き込み電圧より小さい読み取り電圧を印加する。次に、選択メモリセルＳＥＬ＿ＭＣに連結されるビットラインＢＬ１２での電流変化を検出し、読み取り動作を行う。
図７は、図５の不揮発性メモリ素子の１層の水平方向を概略的に示す回路図である。
図７を参照すれば、不揮発性メモリ素子に含まれた複数のビットラインは、複数のグループに分類されうる。例えば、不揮発性メモリ素子に含まれた複数のビットラインは、４個のグループＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に分類されうる。ここで、ビットラインを４個のグループに分類することは、本発明の一実施形態に過ぎず、本発明の他の実施形態では、ビットラインを２個のグループに分類することもでき、さらに多数のグループに分類することもできる。
【００６２】
さらに詳細には、不揮発性メモリ素子の１層である第１層は、例えば、１３本のビットラインＢＬ００ないしＢＬ１２を含むことができる。ここで、第１ビットラインＢＬ００，第５ビットラインＢＬ０４，第９ビットラインＢＬ０８及び第１３ビットラインＢＬ１２は、第１グループＢＬ０に分類され、第２ビットラインＢＬ０１，第６ビットラインＢＬ０５及び第１０ビットラインＢＬ０９は、第２グループＢＬ１に分類され、第３ビットラインＢＬ０２、第７ビットラインＢＬ０６及び第１１ビットラインＢＬ１０は、第３グループＢＬ２に分類され、第４ビットラインＢＬ０３、第８ビットラインＢＬ０７及び第１２ビットラインＢＬ１１は、第４グループＢＬ３に分類されうる。
【００６３】
このように、ビットラインＢＬ００ないしＢＬ１２を、４個のグループＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に分類することによって、ビットラインＢＬ００ないしＢＬ１２それぞれに対するアドレス信号をデコーディングせずともよく、４個のグループＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に対するアドレス信号をデコーディングすればよいので、デコーダを簡略に構成でき、これによって、デコーダの具現面積を大きく縮めることができるだけではなく、デコーダの複雑度も大きく低下させることができる。また、各グループには、同じレベルの信号を同時に提供することによって、不揮発性メモリ素子の動作速度が大きく向上しうる。
【００６４】
以上では、不揮発性メモリ素子で、ビットラインのグルーピングについてのみ説明したが、本発明はこれに限定されるものではなく、他の実施形態では、ワードラインのグルーピングも行うことができる。
【００６５】
図８は、本発明の一実施形態によるメモリカードを示す概略図である。
【００６６】
図８を参照すれば、メモリカード８０は、ハウジング８３内に、制御器８１とメモリ部８２とを含むことができ、制御器８１とメモリ部８２は、電気的な信号を交換できる。例えば、制御器８１の命令によって、メモリ部８２と制御器８１は、データを送受信することができる。これによって、メモリカード８０は、メモリ部８２にデータを保存したり、またはメモリ部８２からデータを外部に出力できる。
【００６７】
例えば、メモリ部８２は、図１ないし図７の不揮発性メモリ素子を含むことができる。かようなメモリカード８０は、多様な携帯用機器のデータ記録媒体として利用されうる。例えば、メモリカード８０は、マルチメディアカード（ＭＭＣ：multi media card）、または保安デジタル（ＳＤ：secure digital）カードを含むことができる。
【００６８】
図９は、本発明の一実施形態による電子システムを示すブロック図である。
【００６９】
図９を参照すれば、電子システム９０は、プロセッサ９１、メモリ部９２及び入力／出力装置９３を含むことができ、これらは、バス９４を利用して互いにデータ通信を行える。プロセッサ９１は、プログラムを実行してシステム９０を制御する役割を行える。入力／出力装置９３は、システム９０のデータを入力または出力するのに利用されうる。システム９０は、入力／出力装置９３を利用し、外部装置、例えば、パソコンまたはネットワークに連結され、外部装置と互いにデータを交換できる。メモリ部９２は、プロセッサ９１の動作のためのコード及びデータを保存することができる。例えば、メモリ部９２は、図１ないし図７の不揮発性メモリ素子を含むことができる。
【００７０】
例えば、かような電子システム９０は、メモリ９２を必要とする多様な電子制御装置を構成でき、例えば、モバイルホン（mobile phone）、ＭＰ３プレーヤ、ナビゲーション（navigation）、固状ドライブ（ＳＳＤ：solid state drive）または家電製品（household appliances）に利用されうる。
【００７１】
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者であるならば、明白なことである。
【符号の説明】
【００７２】
１，２，３    不揮発性メモリ素子
１０，２０    基板
１１，２１    絶縁層
１２，２２    第１電極層
１３    トレンチ
１４    分離積層構造
１５，２４    ダイオード層
１６，２６    抵抗変化体層
１７，２８    第２電極層
２３    第１トレンチ
２５    第２トレンチ
２７    第３トレンチ
８０    メモリカード
８１    制御器
８２，９２    メモリ
８３    ハウジング
９０    電子システム
９１    プロセッサ
９３    入力／出力装置
９４    バス
【図１Ａ】
2011086918.tif 000003
【図１Ｂ】
2011086918.tif 000004
【図１Ｃ】
2011086918.tif 000005
【図１Ｄ】
2011086918.tif 000006
【図１Ｅ】
2011086918.tif 000007
【図１Ｆ】
2011086918.tif 000008
【図２Ａ】
2011086918.tif 000009
【図２Ｂ】
2011086918.tif 000010
【図２Ｃ】
2011086918.tif 000011
【図２Ｄ】
2011086918.tif 000012
【図２Ｅ】
2011086918.tif 000013
【図３Ａ】
2011086918.tif 000014
【図３Ｂ】
2011086918.tif 000015
【図３Ｃ】
2011086918.tif 000016
【図３Ｄ】
2011086918.tif 000017
【図４】
2011086918.tif 000018
【図５】
2011086918.tif 000019
【図６】
2011086918.tif 000020
【図７】
2011086918.tif 000021
【図８】
2011086918.tif 000022
【図９】
2011086918.tif 000023