(57)【要約】      （修正有）【課題】同一の半導体ウエハから製造される複数の半導体チップを識別可能であるのは勿論のこと、半導体ウエハの表面を分割して露光する際の露光位置識別と、各半導体チップの位置を識別する半導体チップ位置識別の双方を可能とした半導体チップ及びその製造方法を提供する。【解決手段】半導体ウエハの表面を露光位置を異ならせて複数回に分割して露光するにあたり、前記半導体ウエハ表面の前記各分割露光の露光位置を識別する少なくとも１つ以上の露光位置識別部４１と、前記１回の分割露光で複数の半導体チップに相当する領域を同時に露光するにあたり、前記１回の分割露光における前記各半導体チップ１０の位置を識別する少なくとも１つ以上の半導体チップ位置識別部４２とを備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体ウエハの表面を露光位置を異ならせて複数回に分割して露光するにあたり、前記半導体ウエハ表面の前記各分割露光の露光位置を識別する少なくとも１つ以上の露光位置識別部と、
前記１回の分割露光で複数の半導体チップに相当する領域を同時に露光するにあたり、前記１回の分割露光における前記各半導体チップの位置を識別する少なくとも１つ以上の半導体チップ位置識別部とを備えたことを特徴とする半導体チップ。
【請求項２】
前記請求項１に記載の半導体チップにおいて、
前記露光位置識別部は、前記各分割露光の露光位置を識別する露光位置識別標識と、前記露光位置識別標識の位置識別を補助する補助標識とからなることを特徴とする半導体チップ。
【請求項３】
前記請求項１又は２に記載の半導体チップにおいて、
前記露光位置識別部及び前記半導体チップ位置識別部は、半導体装置の製造工程を用いて形成されることを特徴とする半導体チップ。
【請求項４】
前記請求項２に記載の半導体チップにおいて、
前記露光位置識別部は、前記各分割露光の位置を移動させる動作に合わせて、前記露光位置識別標識の位置を移動させることを特徴とする半導体チップ。
【請求項５】
半導体ウエハの表面を露光位置を異ならせて複数回に分割して露光するにあたり、前記半導体ウエハ表面の前記各分割露光の露光位置を識別する少なくとも１つ以上の露光位置識別部を形成する露光位置識別部形成工程と、
前記１回の分割露光で複数の半導体チップに相当する領域を同時に露光するにあたり、前記１回の分割露光における前記各半導体チップの位置を識別する少なくとも１つ以上の半導体チップ位置識別部を形成する半導体チップ位置識別部形成工程とを備えたことを特徴とする半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体チップ及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、上記半導体チップ等に関連する技術としては、例えば、特開平４−２８８８１１号公報、特開平７−３３５５１０号公報、特開平１１−２６３３３号公報、特開平１１−２１４２７４号公報、特開２００６−２６９５９８号公報、特開２００７−４２８８２号公報及び特開２００７−５９６０５号公報等に開示されたものが既に提案されている。
【０００３】
上記特開平４−２８８８１１号公報に係る半導体チップの製造方法は、半導体ウエハの各有効チップ内に該半導体ウエハ内における位置を示す番号を表示するように構成したものである。
【０００４】
また、上記特開平７−３３５５１０号公報に係る半導体チップは、少なくとも半導体チップの製造順を示す情報を含む識別子を、半導体チップ自身に付与したものである。
【０００５】
さらに、上記特開平１１−２６３３３号公報に係る半導体チップは、ウエハ面上に配列された各チップに情報管理用二次元バーコードパターンがチップＩＤ情報として投影露光されるように構成したものである。
【０００６】
又、上記特開平１１−２１４２７４号公報に係る半導体素子の製造方法は、複数のチップに分割されるウエハの、分割後にチップとなる素子部上に、ウエハ内におけるチップの位置を視認によって識別可能とする識別情報部を形成する半導体素子の製造方法であって、ウエハの各素子部に、該ウエハ内における素子部の位置を示す識別番号を与えて、該ウエハにおける全ての素子部にそれぞれ与えられた識別番号の全てを含む番号群を前記各素子部に形成し、あるいはウエハにおける全ての素子部の位置を示す地図を前記各素子部に形成する第１工程と、ウエハを分割して複数のチップを形成するに先立ち、前記各素子部に形成された前記番号群にて、該素子部に与えられた識別番号の位置にレーザを用いてマーキングして識別情報部を形成し、あるいは前記各素子部に形成された地図の素子部の位置にレーザを用いてマーキングして識別情報部を形成する第２工程とを有するように構成したものである。
【０００７】
更に、上記特開２００６−２６９５９８号公報に係る固体撮像素子の製造方法は、半導体基板上に形成された固体撮像素子部と複数の電極パッドとを含む固体撮像素子の製造方法であって、
前記半導体基板上の前記複数の電極パッドが形成される領域同士の間の領域に、前記固体撮像素子の製造情報をマーキングする製造情報マーキング工程を含むものである。
【０００８】
また、上記特開２００７−４２８８２号公報に係る半導体チップは、矩形の基板上に、集積回路が形成された半導体集積回路部と、前記半導体集積回路部の周囲に位置する、ダイシングの切り残し領域であるスクライブ部とを備えた半導体チップにおいて、
前記スクライブ部に設けられ、複数のレイヤのパターンの組み合わせにより、製造工程における個別管理情報を表示する情報表示部を有するように構成したものである。
【０００９】
さらに、上記特開２００７−５９６０５号公報に係る半導体チップは、ロットごとに処理されたウェハをチップごとに分割して製造された半導体チップであって、
前記半導体装置が属するロット名又はウェハ番号を示す識別子が前記チップの表面に付されているものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平４−２８８８１１号公報
【特許文献２】特開平７−３３５５１０号公報
【特許文献３】特開平１１−２６３３３号公報
【特許文献４】特開平１１−２１４２７４号公報
【特許文献５】特開２００６−２６９５９８号公報
【特許文献６】特開２００７−４２８８２号公報
【特許文献７】特開２００７−５９６０５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、この発明が解決しようとする課題は、同一の半導体ウエハから製造される複数の半導体チップを識別可能であるのは勿論のこと、半導体ウエハの表面を分割して露光する際の露光位置識別と、各半導体チップの位置を識別する半導体チップ位置識別の双方を可能とした半導体チップ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
すなわち、請求項１に記載された発明は、半導体ウエハの表面を露光位置を異ならせて複数回に分割して露光するにあたり、前記半導体ウエハ表面の前記各分割露光の露光位置を識別する少なくとも１つ以上の露光位置識別部と、
前記１回の分割露光で複数の半導体チップに相当する領域を同時に露光するにあたり、前記１回の分割露光における前記各半導体チップの位置を識別する少なくとも１つ以上の半導体チップ位置識別部とを備えたことを特徴とする半導体チップである。
【００１３】
また、請求項２に記載された発明は、前記請求項１に記載の半導体チップにおいて、
前記露光位置識別部は、前記各分割露光の露光位置を識別する露光位置識別標識と、前記露光位置識別標識の位置識別を補助する補助標識とからなることを特徴とする半導体チップである。
【００１４】
さらに、請求項３に記載された発明は、前記請求項１又は２に記載の半導体チップにおいて、
前記露光位置識別部及び前記半導体チップ位置識別部は、半導体装置の製造工程を用いて形成されることを特徴とする半導体チップである。
【００１５】
又、請求項４に記載された発明は、前記請求項２に記載の半導体チップにおいて、
前記露光位置識別部は、前記各分割露光の位置を移動させる動作に合わせて、前記露光位置識別標識の位置を移動させることを特徴とする半導体チップである。
【００１６】
更に、請求項５に記載された発明は、半導体ウエハの表面を露光位置を異ならせて複数回に分割して露光するにあたり、前記半導体ウエハ表面の前記各分割露光の露光位置を識別する少なくとも１つ以上の露光位置識別部を形成する露光位置識別部形成工程と、
前記１回の分割露光で複数の半導体チップに相当する領域を同時に露光するにあたり、前記１回の分割露光における前記各半導体チップの位置を識別する少なくとも１つ以上の半導体チップ位置識別部を形成する半導体チップ位置識別部形成工程とを備えたことを特徴とする半導体チップの製造方法である。
【発明の効果】
【００１７】
請求項１に係る発明によれば、本構成を有しない場合に比較して、複数の半導体チップを識別可能であるのは勿論のこと、半導体ウエハの表面を分割して露光する際の露光位置識別と、各半導体チップの位置を識別する半導体チップ位置識別の双方が可能となる。
【００１８】
また、請求項２に係る発明によれば、本構成を有しない場合に比較して、半導体ウエハの表面を分割して露光する際の露光位置識別を容易に行うことができる。
【００１９】
さらに、請求項３に記載された発明によれば、本構成を有しない場合に比較して、新たな工程を追加することなく、露光位置識別部と半導体チップ位置識別部を形成することができる。
【００２０】
又、請求項４に記載された発明によれば、本構成を有しない場合に比較して、分割露光位置の移動に合わせて露光位置識別標識の位置を確実に異ならせることができる。
【００２１】
更に、請求項５に記載された発明によれば、本構成を有しない場合に比較して、複数の半導体チップを識別可能であるのは勿論のこと、半導体ウエハの表面を分割して露光する際の露光位置識別と、各半導体チップの位置を識別する半導体チップ位置識別の双方が可能な半導体チップを提供することができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の実施の形態１に係る半導体チップを示す模式図である。
【図２】この発明の実施の形態１に係る半導体チップを製造するための半導体ウエハを示す断面図である。
【図３】この発明の実施の形態１に係る半導体チップの製造工程を示す模式図である。
【図４】半導体ウエハの露光領域を示す平面構成図である。
【図５】半導体ウエハの露光状態を示す模式図である。
【図６】半導体ウエハの同一の露光領域で製造される半導体チップを示す構成図である。
【図７】半導体チップを示す平面構成図である。
【図８】半導体チップの等価回路を示す回路図である。
【図９】半導体チップの識別マークを示す構成図である。
【図１０】ショットアドレスパターンを示す構成図である。
【図１１】ショットアドレスパターンの形成状態を示す構成図である。
【図１２】半導体チップの露光領域に応じたショットアドレスパターンを示す構成図である。
【図１３】半導体チップの露光領域に応じたショットアドレスパターンの形成状態を示す構成図である。
【図１４】半導体チップの露光領域に応じたショットアドレスパターンの形成状態を示す構成図である。
【図１５】半導体チップに応じたチップアドレスパターンを示す構成図である。
【図１６】ショットアドレスパターンの変形例を示す構成図である。
【図１７】ショットアドレスパターンの変形例を示す構成図である。
【図１８】ショットアドレスパターンの変形例を示す構成図である。
【発明を実施するための形態】
【００２３】
以下に、この発明の実施の形態について図面を参照して説明する。
【００２４】
実施の形態１
図２はこの発明の実施の形態１に係る半導体チップとしての自己走査型発光素子アレイチップ（ＳＬＥＤ：ＳＥＬＦ−ＳＣＡＮＮＩＮＧ  ＬＩＧＨＴ−ＥＭＩＴＴＩＮＧ  ＤＥＶＩＣＥ）を製造するための半導体ウエハを示すものである。この半導体ウエハ１は、図２に示すように、例えば、ＧａＡｓ基板等からなるｐ型のウエハ基板２上に、第１層としてのｐ型層３と、第２層としてのｎ型層４と、第３層としてのｐ型層５と、第４層としてのｎ型層６からなる複数の半導体層を順次積層して構成されている。なお、図２（ｂ）中、符号７はウエハ基板２の結晶方位を示すオリエンテーションフラット（ＯＦ）を示している。
【００２５】
そして、上記半導体チップとしての自己走査型発光素子アレイチップは、図２に示すような半導体ウエハ１の表面に、フォトレジストを塗布した後に、ステッパー（縮小投影型露光装置）等の露光装置を用いて予め定められたパターンに応じて露光を施した上で現像し、更にエッチング処理を施した後にフォトレジストを剥離する所謂フォトリソグラフィ工程や、金属や導電性材料からなる電極の形成工程、更には絶縁性材料の被覆工程を必要に応じて繰り返す半導体装置の製造工程を経て、複数の自己走査型発光素子アレイチップが同時に製造される。
【００２６】
上記自己走査型発光素子アレイチップは、例えば、次のようにして製造される。
【００２７】
この自己走査型発光素子アレイチップは、例えば、(1)半導体ウエハ１上に電極を形成する工程、(2)基板エッチング工程（ＧＥＴＨ）、(3)絶縁膜や保護膜などの形成工程、(4)配線を形成するための成膜工程および配線形成のための工程、(5)コンタクトホールを形成する工程などからなる半導体装置の製造工程を経て製造される。
【００２８】
その際、上記自己走査型発光素子アレイチップは、図３（ａ）に示すように、例えば、(2)基板をエッチングする工程等において、半導体ウエハ１の表面に図示しないフォトレジストを塗布した後、このフォトレジストが塗布された半導体ウエハ１の表面に自己走査型発光素子アレイの構造に応じて予め定められた第１のパターンの開口部３０を有する第１のマスク３１を用いて１回目の露光が行われるとともに、予め定められた第２のパターンの開口部３２を有する第２のマスク３３を用いて二重露光を施し、現像した後にエッチング処理を施し、フォトレジストを剥離するフォトリソグラフィ工程によって、半導体ウエハ１のｐ型のウエハ基板２にエッチング処理を施して、ゲート電極の領域を形成する基板エッチング工程などが行われる。その際、上記マスク３１、３３を用いた１回目の露光及び二重露光では、図３（ａ）に示すように、異なったパターンを有する第１及び第２のマスク３１、３３が用いられ、１回目の露光と二重露光とで異なったパターンが形成される。
【００２９】
このとき、上記半導体ウエハ１の表面にマスクを用いて露光を施すには、図４に示すように、自己走査型発光素子アレイチップを効率良く製造するため、半導体ウエハ１の表面を複数（例えば、７行×９列）の露光領域３４3-1、３４3-2・・・・に分割し、これらの複数に分割された分割露光領域３４3-1、３４3-2・・・・毎に、図５に示すように、マスク３１（３３）を内蔵した図示しないステッパー（縮小投影型露光装置）などを用いて、例えば紫外線（ＵＶ）等によって分割露光（ステッパーショット）を施すように構成されている。また、上記１回の分割露光が施される１つの分割露光領域３４は、図６に示すように、複数の発光素子アレイチップに対応した領域３５1、３５2・・・・を同時に露光するように設定されている。因みに、上記複数の発光素子アレイチップは、製造後、複数の発光素子アレイチップに対応した領域３５1、３５2・・・・の間に形成された凹溝からなるダイシングエリア３６によって個別に切断されて分離される。
【００３０】
図７は上記のような半導体製造工程を経て製造される半導体ウエハ１の表面に形成されるカソードコモン型の１つの自己走査型発光素子アレイチップ１０を示すものである。また、図８は自己走査型発光素子アレイチップ１０上に形成される自己走査型発光素子アレイ１１の等価回路を示す回路図である。
【００３１】
この自己走査型発光素子アレイ１１は、図７及び図８に示すように、大別して、発光素子アレイ１１の長手方向である走査方向に沿って直線状に配列された発光部１２と、当該発光部１２の発光素子アレイ１１の長手方向と交差する幅方向に配設されたシフト部１３とから構成されている。上記発光部１２は、発光素子アレイ１１の走査方向に沿って直線状に配列された複数（例えば、１２８個又は２５６個等）の発光サイリスタからなる書き込み用発光素子Ｌ1〜Ｌ128を備えている。これらの書き込み用発光素子Ｌ1〜Ｌ128は、カソードコモン型の発光サイリスタによって構成されており、カソード電極は、ｐ型のウエハ基板２の背面に形成された共通電極を介して接地されている。また、上記書き込み用発光素子Ｌ1〜Ｌ128のアノード電極には、書き込み信号φＩが書き込みライン１５及び抵抗を介して印加される。さらに、上記書き込み用発光素子Ｌ1〜Ｌ128のゲート電極は、シフト部１３の対応するスイッチング素子Ｔ1〜Ｔ128のゲート電極に接続されている。
【００３２】
一方、上記シフト部１３は、上述したように、書き込み用発光素子Ｌ1〜Ｌ128に対応して設けられたスイッチング素子Ｔ1〜Ｔ128を備えている。これらのスイッチング素子Ｔ1〜Ｔ128は、例えば、カソードコモン型の発光サイリスタによって構成されており、カソード電極は、ｐ型のウエハ基板２の背面に形成された共通電極１５を介して接地されている。また、上記スイッチング素子Ｔ1〜Ｔ128のうち、偶数番目のスイッチング素子Ｔ2〜Ｔ128のアノード電極には、第１の転送用クロックパルスφ１が電流制限用抵抗及び第１の転送ライン１６を介して印加されているとともに、奇数番目のスイッチング素子Ｔ1〜Ｔ127のアノード電極には、第２の転送用クロックパルスφ２が電流制限用抵抗及び第２の転送ライン１７を介して印加されている。さらに、上記スイッチング素子Ｔ1〜Ｔ128のゲート電極には、抵抗及び電源ライン１８を介して電源電圧ＶGKが印加されている。また、隣接するスイッチング素子Ｔ1〜Ｔ127のゲート電極間には、番号の小さいスイッチング素子Ｔ1〜Ｔ127を向いた方向が順方向となるようにダイオードＤ1〜Ｄ128が介在されている。
【００３３】
なお、図７中、符号１９〜２２は書き込みライン、第１及び第２の転送ライン、電源ライン、第１及び第２の転送ラインに通電するための書き込み用、第１及び第２の転送用、電源用の電極パッドをそれぞれ示すものである。
【００３４】
次に、上記の如く構成される自己走査型発光素子アレイ１１の動作について説明すると、この自己走査型発光素子アレイ１１では、まず、スタートパルスφｓをＬレベル（約０Ｖ）にすると同時に第２の転送用クロックパルスφ２をＨレベル（約２〜約４Ｖ）とし、スイッチング素子Ｔ１をオンさせる。その後、スタートパルスφｓは直ぐにＨレベルに戻される。
【００３５】
スイッチング素子Ｔ1がオン状態となると、スイッチング素子Ｔ1のゲート電極Ｇ１の電位は、電源ラインの電圧ＶＧＫ（例えば、５Ｖ）から略０Ｖにまで低下する。したがって、書き込み信号φＩの電圧が、書き込み用発光素子Ｌ1のｐｎ接合の拡散電位（約１Ｖ）以上であれば、書き込み用発光素子Ｌ１を発光状態とすることができる。
【００３６】
次に、第１の転送用クロックパルスφ１の電圧をハイレベルとすると、スイッチング素子Ｔ2がオン状態となる。すると、上記スイッチング素子Ｔ2のゲート電極Ｇ2の電位は、電源ラインの電圧ＶＧＫである５Ｖからほぼ０Ｖにまで降下する。このスイッチング素子Ｔ2の電圧降下の影響は、ダイオードＤ2を介して右側に隣接するスイッチング素子Ｔ3のゲート電極Ｇ3に伝えられ、当該スイッチング素子Ｔ3のゲート電極Ｇ3の電位が約１Ｖ（ダイオードＤ2の順方向の立ち上がり電圧（拡散電位に等しい））となる。
【００３７】
これに対して、上記スイッチング素子Ｔ2の電圧降下の影響は、左側に隣接するダイオードＤ1に対しては、逆バイアス状態となるため、ダイオードＤ1のゲート電極Ｇ1への電位の接続は行われず、スイッチング素子Ｔ1のゲート電極Ｇ1の電位は５Ｖのままとなる。
【００３８】
ところで、書き込み用発光素子Ｌ1〜Ｌ128である発光サイリスタのオン電位は、ゲート電極Ｇの電位よりもｐｎ接合の拡散電位（約１Ｖ）だけ高い電圧で近似することができる。したがって、書き込み用発光素子Ｌ1〜Ｌ128のアノード電極に印加される書き込み電圧φＩを、当該オン電位よりも高く設定すれば、発光サイリスタはオン状態となり発光する。
【００３９】
ここで、書き込み用発光素子Ｌがオンしている状態で、第２の転送用クロックパルスφ２にハイレベル電圧を印加する。この第２の転送用クロックパルスφ２は、スイッチング素子Ｔ3とスイッチング素子Ｔ5に同時に加わるが、ハイレベル電圧の値を約２Ｖ（スイッチング素子Ｔ3をオンさせるために必要な電圧）以上でありかつ約４Ｖ（スイッチング素子Ｔ5をオンさせるために必要な電圧）以下に設定しておくと、スイッチング素子Ｔ3のみをオンとし、これ以外のスイッチング素子Ｔ5は、オフのままにすることができる。
【００４０】
そして、第１の転送用クロックパルスφ１のハイレベル電圧を切ると、スイッチング素子Ｔ2がオフ状態となり、発光素子Ｌ2がオフとなるとともに、発光素子Ｌ3がオン状態となって、オン状態を転送させることができる。従って、２本の第１及び第２の転送用クロックパルスφ１、φ２のハイレベル電圧及びローレベル電圧を切り替えることにより、オン状態が転送されることになる。
【００４１】
いま、第１の転送用クロックパルスφ１の電圧がハイレベルで、スイッチング素子Ｔ2がオン状態であるとすると、ゲート電極Ｇ2の電位は、電源ラインの電圧ＶGK（ここでは５Ｖと想定する）からほぼ０Ｖにまで低下する。したがって、書き込み信号φＩの電圧が、ｐｎ接合の拡散電位（約１Ｖ）以上であれば、書き込み用発光素子Ｌ2を発光状態とすることができる。
【００４２】
これに対して、スイッチング素子Ｔ1のゲート電極Ｇ1は約５Ｖであり、スイッチング素子Ｔ3のゲート電極Ｇ3は約１Ｖとなる。したがって、発光素子Ｌ１の書き込み電圧は約６Ｖ、発光素子Ｌ３の書き込み電圧は約２Ｖとなる。そのため、発光素子Ｌ２のみに書き込める書き込み信号φＩの電圧は、１〜２Ｖの範囲となり、書き込み信号φＩの電圧を１〜２Ｖとすることにより、発光素子Ｌ２のみを発光させることができる。
【００４３】
発光素子Ｌ２がオン、すなわち発光状態となると、発光素子Ｌ２の発光強度は、書き込み信号φＩに流す電流量で決められ、任意の強度にて画像書き込みが可能となる。
【００４４】
また、発光強度を次の発光素子Ｌに転送するためには、書き込み信号φＩラインの電圧を一旦０Ｖまで低下させて、発光している発光素子Ｌ２を一旦オフにしておく必要がある。
【００４５】
このように、自己走査型発光素子アレイ１１は、第１及び第２の転送用クロックパルスφ１、φ２の電圧、及び書き込み信号φＩラインの電圧を切り替えることで、予め定められた解像度に応じて直線状に配列された書き込み用発光素子Ｌ1〜Ｌ128を順次走査して発光させることができ、通常の発光素子アレイに比べて印加電圧を切り替える端子としてのボンデイングパッドが少なくてよいという特徴を有しており、半導体チップの面積を小さくすることができる。
【００４６】
上記の如く動作する自己走査型発光素子アレイチップ１０は、図５に示すように、図２の如く層構成を有する半導体ウエハ１を準備し、当該半導体ウエハ１の表面に、フォトレジストを塗布した後に、アライナー等によって全面露光を施すか、又はステッパー等を用いた部分塗布工程、更には絶縁性材料の塗布工程を必要に応じて繰り返す半導体装置の製造工程を経て、スイッチング素子Ｔ1〜Ｔ128、発光素子Ｌ1〜Ｌ128、ダイオードＤ1〜Ｄ128、抵抗素子、第１及び第２の転送用クロックパルスφ１、φ２の転送ライン１６、１７、書き込み信号φＩライン１５、電源ライン１８等を半導体ウエハ１の表面に形成することによって、多数（複数）の自己走査型発光素子アレイチップ１０が同時に製造される。
【００４７】
その際、上記半導体ウエハ１の表面には、多数の自己走査型発光素子アレイチップ１０が形成されるが、各自己走査型発光素子アレイチップ１０は、図９に示すように、自己走査型発光素子アレイ１１を構成するデバイス領域２３と、当該デバイス領域２３の外周に位置し、隣接する自己走査型発光素子アレイ１１と分離するためのダイシング領域２４とから構成されている。上記ダイシング領域２４には、図６（ｂ）に示すように、個々の自己走査型発光素子アレイチップ１０を切断して分離するためのダイシング溝２５が形成されており、このダイシング溝２５は、例えば、約３０μｍ程度の幅ｗで、約３〜６μｍ程度の深さｄを有するように設定される。
【００４８】
ところで、この実施の形態では、自己走査型発光素子アレイチップ１０が、図５に示すような半導体ウエハ１の表面にステッパー等によって複数回の分割露光を施すことによって製造されるが、製品としての自己走査型発光素子アレイチップ１０に不良品が発生した場合、その原因を解析するために、自己走査型発光素子アレイチップ１０が半導体ウエハ１表面のどの位置に形成されたかなどの位置情報を追跡調査する必要がある。
【００４９】
そこで、この実施の形態では、図１に示すように、半導体ウエハ１の表面に形成される自己走査型発光素子アレイチップ１０のダイシング溝部２５の内側に、各分割露光の露光位置を識別する少なくとも１つ以上の露光位置識別部としてのショットアドレスパターン４１と、１回の分割露光における各半導体チップ１０の位置を識別する少なくとも１つ以上の半導体チップ位置識別部としてのチップアドレスパターン４２とを設けるように構成されている。
【００５０】
上記ショットアドレスパターン４１としては、例えば、図１０に示すように、正方形や長方形などの矩形状に形成される露光位置識別標識としてのショットアドレスマーク４３と、ショットアドレスマーク４３の外周を囲むように長方形状に形成される補助標識としてのスケールマーク４４とからなるものが用いられる。ショットアドレスマーク４３とスケールマーク４４は、各分割露光３４の露光位置を識別するためのものであり、図４に示すように、半導体ウエハ１の表面を複数（例えば、７行×９列）の露光領域１２に分割する場合には、図１１に示すように、これらの７×９の分割露光領域３４に対応して、７×９のマス目の中で露光位置に対応した位置４５に平面矩形状のドット４３を表示したものが用いられる。
【００５１】
上記ショットアドレスマーク４３は、図１２に示すように、ステッパー（縮小投影型露光装置）などを用いて分割露光３４を施す際に、通常の露光では、図１３（ａ）に示すように、各分割露光３４毎に露光領域が隙間なく連続するようにマスクを移動させて露光されるが、ショットアドレスマーク４３を形成するためのマクス４６は、図１３（ｂ）に示すように、分割露光４５毎にＸ方向に微小距離ΔＸ毎、Ｙ方向に微小距離ΔＹ毎にマスク
４６を微小量ずつずらすことによって、スケールマーク４４の内側の分割露光位置を示す位置４５に平面矩形状のドット４３として形成される。上記微小距離ΔＸ及びΔＹは、例
えば、ΔＸ＝ΔＹ＝３μｍ程度に設定されるが、これより小さい値又は大きい値に設定し
ても良いことは勿論である。また、微小距離ΔＸ及びΔＹは、必ずしも同じ値である必要
はなく、ΔＸとΔＹの値を異なる値に設定しても良い。
【００５２】
また、上記スケールマーク４４は、ショットアドレスマーク４３の位置の判別を補助するするためのものであり、１つのスケールマークは、図１０及び図１１に示すように、ショットアドレスマーク４３を３個連続させた長さを有する長方形状に形成されている。さらに、上記スケールマーク４４は、ショットアドレスマーク４３の１つ分の間隔を隔ててＸ方向及びＹ方向に２つずつ直線状に配列されているとともに、Ｙ方向に直線状に配列されたスケールマーク４４の上下には、ショットアドレスマーク４３の１つ分の間隙がそれぞれ設けられており、結果的に、７行×９列のショットアドレスマーク４３の形成領域を矩形状に取り囲むように形成されている。
【００５３】
ここで、１つのスケールマーク４４をショットアドレスマーク４３の３個分に相当する長さに形成した場合には、スケールマーク４４の内周にショットアドレスマーク４３が設けられるが、ショットアドレスマーク４３とスケールマーク４４とを見比べることによって、ショットアドレスマーク４３が１つのスケールマーク４４の上側又は左側の端部に位置しているのか、又は中央部に位置しているのか、あるいはスケールマーク４４とスケールマーク４３の間に位置しているのかを容易に判別することができ、７行×９列のショットアドレスマーク４３の位置を判別することが確実かつ容易となるためである。
【００５４】
一方、上記チップアドレスパターン４２は、１回の分割露光３６における各半導体チップの位置を識別するためのものであり、例えば、図１５（ａ）に示すように、１回の分割露光において製造される半導体チップの数（Ｎ個）に応じた連続番号（１〜Ｎ）で構成しても良い。
【００５５】
また、上記チップアドレスパターン４２としては、図１５（ｂ）に示すように、ショットアドレスマーク４３と同様の矩形状パターンの有無によって０と１とを表し、２進法によってチップ１０の番号を表示するように構成しても良い。この図１５（ｂ）では、パターンが無いときを０、パターンが有るときを１として、各半導体チップ１０の位置として５１を表示したものである。また、図１５（ｂ）の例では、３個のパターンを２列に配置した合計６個の矩形状パターンによってチップアドレスパターン４２を構成しているため、０〜６３までの２6＝６４個の異なる番号を与えることができる。なお、チップアドレスパターン４２を構成するパターンの数は、１ショット内のチップ数に応じて決定すれば良い。
【００５６】
さらに、上記チップアドレスパターン４２としては、図１５（ｃ）に示すように、ショットアドレスマーク４３と同様の矩形状パターンの数によって１０進法で数値を表した例であり、１０の位を表示する５個の矩形状のパターンと、１の位を表示する３個の矩形状のパターンとによって、チップアドレスとして番号５３を表示した例である。
【００５７】
これらのショットアドレスマーク４１とチップアドレスパターン４２は、図３（ｂ）に示すように、半導体チップの製造工程のうち、(2)基板エッチング工程において、これらのショットアドレスマーク４１及びチップアドレスパターン４２の形状に応じた開口部３０、３２を有するマスクを用いて１回目の露光及び二重露光などを行うことによって形成される。この場合には、例えば、半導体ウエハ１の露光部分の形状に応じてエッチング処理され、ショットアドレスマーク４１及びチップアドレスパターン４２の形状に応じた凹部が形成される。
【００５８】
以上の構成において、この実施の形態に係る半導体チップでは、次のようにして、複数の半導体チップを識別可能であるのは勿論のこと、半導体ウエハの表面を分割して露光する際の露光位置識別と、各半導体チップの位置を識別する半導体チップ位置識別の双方が可能となっている。
【００５９】
すなわち、この実施の形態に係る半導体チップでは、図４に示すように、半導体チップとしての自己走査型発光素子アレイチップ１０を製造する際に、ステッパー等の露光装置を用いて、半導体ウエハ１の表面を複数（例えば、７行×９列）の露光領域３４に分割して露光しているとともに、図６に示すように、１回の分割露光３４において複数の自己走査型発光素子アレイチップ１０に対応した領域を同時に露光するようになっている。
【００６０】
そして、上記自己走査型発光素子アレイチップ１０のデバイス領域の表面には、図１及び図９に示すように、各分割露光３４の露光位置を識別する少なくとも１つ以上の露光位置識別部としてのショットアドレスパターン４１と、１回の分割露光における各半導体チップ１０の位置を識別する少なくとも１つ以上の半導体チップ位置識別部としてのチップアドレスパターン４２とが設けられている。
【００６１】
そのため、製造された自己走査型発光素子アレイチップ１０に不良品などが発生した場合には、自己走査型発光素子アレイチップ１０のショットアドレスパターン４１とチップアドレスパターン４２とを、拡大鏡を用いた目視や顕微鏡等を用いて観察することにより、ショットアドレスとチップアドレスとを直ちに識別することができる。
【００６２】
その際、上記ショットアドレスを示すショットアドレスパターン４１は、図１０及び図１１に示すように、ショットアドレスマーク４３とスケールマーク４４から構成されているため、ショットアドレスマーク４３の位置をスケールマーク４４を参照して判別することにより、分割露光３４の位置が５行目の３列や、５行目の７列というように容易に識別することができる。
【００６３】
また、自己走査型発光素子アレイチップ１０のチップアドレスは、チップアドレスパターン４２によって、図１５に示すように、１、２、３・・・等の数字を判別することにより、１回の分割露光における各半導体チップ１０の位置を容易に識別することができる。
【００６４】
その結果、自己走査型発光素子アレイチップ１０のショットアドレスパターン４１によれば、１枚の半導体ウエハ１０表面の露光位置が容易に識別することができるため、半導体ウエハ表面の外周等に位置する露光位置で露光した結果、自己走査型発光素子アレイチップ１０に不良箇所が発生したなどの原因を容易に判断することが可能となる。
【００６５】
また、上記自己走査型発光素子アレイチップ１０のチップアドレスパターン４２によれば、１回の分割露光３４におけるチップ１０の位置が容易に識別することができるため、いずれかの自己走査型発光素子アレイチップ１０に対応したマスクに傷などの不良箇所があり、同じチップアドレスの自己走査型発光素子アレイチップ１０に不良品が発生したなど、原因を容易に判断することが可能となる。
【００６６】
実施の形態２
図１６はこの発明の実施の形態２を示すものであり、この実施の形態２では、スケールマークの形状が実施の形態１と異なるように構成されている。
【００６７】
すなわち、この実施の形態２では、例えば、図１６（１）に示すように、スケールマーク４４が前記実施の形態１と異なり、ショットアドレスマーク４３の３個分の長さを有する矩形状に形成するのではなく、ショットアドレスマーク４３と同じ大きさ及び形状に形成したものを、ショットアドレスマーク４３が形成される領域を囲むように、予め定められた間隔を隔ててＸ方向及びＹ方向に沿って直線状に配列するように構成されている。
【００６８】
また、この実施の形態２では、例えば、図１６（２）に示すように、スケールマーク４４として、Ｅ型のパターン５１をショットアドレスマーク４３の周囲を囲むように配置したものであり、図１６（３）では、下側と右側のＥ型のパターン５１が外側を向くように配置することにより、上下左右の識別を可能としたものである。
【００６９】
又、この実施の形態２では、図１６（４）に示すように、すべてのスケールマーク４４をショットアドレスマーク４３と同じ大きさ及び形状に形成するのではなく、ショットアドレスマーク４３と同じ大きさ及び形状に形成されたスケールマーク５２と、ショットアドレスマーク４３の複数個（２〜３個）分に相当する大きさに形成されたスケールマーク５３とを交互に配置するように構成したものである。
【００７０】
更に、この実施の形態２では、図１６（５）に示すように、ショットアドレスマークに相当するパターンをマトリックス状に配列してスケールマーク４４を構成したものであり、ショットアドレスマーク４３を格子の交差部に配置して座標を識別可能となっている。
【００７１】
また、この実施の形態２では、図１６（６）に示すように、ショットアドレスマーク４３が形成される領域を囲むようにスケールマークを矩形状に配置するのではなく、半導体ウエハ１の分割露光位置の形状に近い多角形状にスケールマーク４４を配置するように構成しても良い。この実施形態では、スケールマーク４４に段差をつけて、段差を目盛りとしたものである。
【００７２】
さらに、この実施の形態２では、図１６（７）に示すように、スケールマーク４４をショットアドレスマーク４３に相当する大きさの開口部を有する太い直線状に形成したものであり、スケールマーク５５の開口部５６は、例えば、ショットアドレスマーク１つ分の間隔をおいて配列されていて、開口部５６の位置が目盛りとなっている。
【００７３】
その他の構成及び作用については、前記実施の形態１と同様であるので、その説明を省略する。
【００７４】
実施の形態３
図１７はこの発明の実施の形態３を示すものであり、この実施の形態３では、スケールマークの形状が実施の形態１と異なるように構成されている。
【００７５】
すなわち、この実施の形態３は、実施の形態２に対応したものであるが、スケールマーク４４の一部を他のスケールマークと形状を異ならせることにより、スケールマークの向きが判別可能となるように方向性を持たせたものである。
【００７６】
図１７（１）では、右上の角部に位置するスケールマーク４４ａのみが他のスケールマーク４４と比較して矩形状に大きく設定されており、スケールマーク４４の向きが判別可能となっている。
【００７７】
また、この実施の形態３では、例えば、図１７（２）（３）に示すように、左上に位置するＥ型のパターン５１の左端に矩形状のパターンを付加するように構成されている。
【００７８】
又、この実施の形態３では、図１７（４）に示すように、右上の角部に位置するスケールマーク５３を更に大きく形成するように構成されている。
【００７９】
更に、この実施の形態４では、図１７（５）に示すように、マトリックス状に配列されるスケールマーク４４のうち、右上の角部に位置するスケールマーク４４ｂを更に大きく形成するように構成されている。
【００８０】
また、この実施の形態３では、図１７（６）に示すように、ショットアドレスマーク４３が形成される領域を囲むようにスケールマークを矩形状に配置するのではなく、半導体ウエハ１の分割露光位置の形状に近い多角形状にスケールマーク４４を配置するように構成し、右上のスケールマーク４４に切り欠き部６０を設けるように構成したものである。
【００８１】
さらに、この実施の形態３では、図１７（７）に示すように、右上のスケールマーク５５に切り欠き部６０を設けるように構成したものである。
【００８２】
上記実施の形態３では、市場でトラブルが発生して半導体チップが返却されたときに、ショットアドレスパターン４１を含むチップのごく一部しか残ってしない場合など、スケールマークに方向性のある特徴部を設けることにより、ショットアドレスパターン４１の向きが判別できるため、ショットアドレスの判別の誤りを防止することができる。
【００８３】
その他の構成及び作用については、前記実施の形態１と同様であるので、その説明を省略する。
【００８４】
実施の形態４
図１８はこの発明の実施の形態４を示すものであり、この実施の形態４では、ショットアドレスマークの形状が前記実施の形態と異なるように構成されている。
【００８５】
すなわち、この実施の形態４では、図１８(１)に示すように、ショットアドレスマーク４３の形状が正方形状ではなく長方形状に形成にされており、仮に、ショットアドレスマーク４３がスケールマーク４４と重なった場合でも、ショットアドレスマーク４３の位置を識別可能となっている。
【００８６】
また、図１８(３)〜（５）に示す例では、ショットアドレスマーク４３の形状が正方形状ではなく十字形状、凸字形状、円形状にそれぞれ形成したものであり、スケールマーク４４との識別を容易としている。
【００８７】
その他の構成及び作用については、前記実施の形態１と同様であるので、その説明を省略する。
【００８８】
なお、前記の実施の形態では、自己走査型発光素子アレイチップの製造工程において、例えば、(2)基板エッチング工程等において、半導体ウエハ１の第４層としてのｎ型層６をエッチング処理する際に、ショットアドレスパターン４１やチップアドレスパターン４２を形成する場合について説明したが、これに限定されるものではなく、半導体ウエハ１の他の層のエッチング処理、半導体ウエハ１上に形成されるアノード電極やゲート電極などを形成するアルミニウム等の金属層、あるいは絶縁膜や保護膜のエッチング処理などによって形成しても良いことは勿論である。
【産業上の利用可能性】
【００８９】
この発明は、自己走査型発光素子アレイチップ等の半導体チップに限らず、広く他の半導体全般に適用できることは勿論である。
【符号の説明】
【００９０】
１０：半導体チップ、４１：ショットアドレスパターン、４２：チップアドレスパターン
【図１】
2011082407.tif 000003
【図２】
2011082407.tif 000004
【図３】
2011082407.tif 000005
【図４】
2011082407.tif 000006
【図５】
2011082407.tif 000007
【図６】
2011082407.tif 000008
【図７】
2011082407.tif 000009
【図８】
2011082407.tif 000010
【図９】
2011082407.tif 000011
【図１０】
2011082407.tif 000012
【図１１】
2011082407.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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