(57)【要約】      （修正有）【課題】高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】トランジスタＴＲは、半導体層１０に設けられた、ソース領域１０ｓと、ドレイン領域１０ｄと、ソース領域１０ｓとドレイン領域１０ｄとの間のチャネル領域１０ｃと、チャネル領域１０ｃの上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられ、側部４０ｂと頂部４０ａとを有する電荷保持層（浮遊ゲート４０）と、側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０と、電極間絶縁膜５０の上に設けられた制御ゲート６０と、を有する。制御ゲート６０は、側部４０ｂに対向する側部導電層６０ｂと、頂部４０ａに対向し、仕事関数が、電荷保持層よりも高く、側部導電層６０ｂよりも高い頂部導電層６０ａと、を有する。【選択図】図１
2011029513.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
第１トランジスタと、
を備え、
前記第１トランジスタは、
前記半導体層に設けられた、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の第１チャネル領域と、
前記第１チャネル領域の上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜の上に設けられ、第１側部と第１頂部とを有する第１電荷保持層と、
前記第１側部及び前記第１頂部を覆う第１電極間絶縁膜と、
前記第１電極間絶縁膜の上に設けられた第１制御ゲートと、
を有し、
前記第１制御ゲートは、
前記第１側部に対向する第１側部導電層と、
前記第１頂部に対向し、仕事関数が、前記第１電荷保持層の仕事関数よりも高く、前記第１側部導電層の仕事関数よりも高い第１頂部導電層と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１頂部の、前記半導体層とは反対側の面の曲率は、前記第１側部の側面の曲率よりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１トランジスタは、前記第１頂部導電層の上に設けられ、前記第１頂部導電層よりも電気抵抗が低い低抵抗膜をさらに有することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１ソース領域と前記第１ドレイン領域とが対向する第１方向に対して直交する第２方向において前記第１トランジスタに隣接して設けられた第２トランジスタをさらに備え、
前記第２トランジスタは、
前記半導体層に設けられた、第２ソース領域と、前記第２ソース領域に対して前記第１方向において対向する第２ドレイン領域と、前記第２ソース領域と前記第２ドレイン領域との間の第２チャネル領域と、
前記第２チャネル領域の上に設けられた第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上に設けられ、第２側部と第２頂部とを有する第２電荷保持層と、
前記第２側部及び前記第２頂部を覆う第２電極間絶縁膜と、
前記第２電極間絶縁膜の上に設けられた第２制御ゲートと、
を有し、
前記第２制御ゲートは、
前記第２側部に対向する第２側部導電層と、
前記第１頂部導電層に連続して設けられ、前記第２頂部に対向し、仕事関数が、前記第２電荷保持層の仕事関数よりも高く、前記第２側部導電層の仕事関数よりも高い第２頂部導電層と、
を有することを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
半導体層と、トランジスタと、を有し、前記トランジスタは、前記半導体層に設けられた、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域と、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、側部と頂部とを有する電荷保持層と、前記側部及び前記頂部を覆う電極間絶縁膜と、前記電極間絶縁膜の上に設けられた制御ゲートと、を有し、前記制御ゲートは、前記側部に対向する側部導電層と、前記頂部に対向し、仕事関数が、前記電荷保持層の仕事関数よりも高く、前記側部導電層の仕事関数よりも高い頂部導電層と、を有する不揮発性半導体記憶装置の製造方法であって、
前記側部と前記頂部とを有する電荷保持層を形成した後に、前記側部及び前記頂部を覆う電極間絶縁膜を形成し、
前記電極間絶縁膜の上に、前記側部導電層となる第１導電膜を形成し、
前記第１導電膜のうちの前記頂部に対向する部分を除去し、前記電極間絶縁膜のうちの前記頂部に対向する頂部絶縁膜を露出させ、
前記露出した前記頂部絶縁膜の上に前記頂部導電層となる、仕事関数が、前記電荷保持層の仕事関数よりも高く、前記第１導電膜の仕事関数よりも高い第２導電膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置（メモリ）は、低コスト化のために多値書き込みが用いられている。その結果、書き込み電圧を高くする必要があり、書き込み時の浮遊ゲートから制御ゲートへのリーク電流が増大する。
【０００３】
特許文献１には、仕事関数が高い制御ゲートを用いてリーク電流を減少させる技術が開示されているが、この場合には、浮遊ゲートの上面及び側面に渡って、同じ材料の制御ゲートが用いられている。このため、頂部と側部とで発生する電界は同じであり、浮遊ゲートの細い頂部における電界集中を緩和するためには、改良の余地がある。
【０００４】
なお、書き込み時のリーク電流を減らすために、浮遊ゲートと制御ゲートとの間の電極間絶縁膜を厚くすると、カップリング比が低下するため、制御ゲートによるチャネル領域の制御性が悪化する。さらに、電極間絶縁膜を厚くすると、メモリセルの浮遊ゲートどうしの間に電極間絶縁膜及び制御ゲートを埋め込み難くなるので、メモリセルどうしの距離の縮小に制約が生じ、集積度の向上の妨げになる。
【０００５】
このように、電極間絶縁膜を厚膜化せずに高カップリング比を維持し、浮遊ゲートの頂部のリーク電流を低減することが望まれる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−６０１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体層と、第１トランジスタと、を備え、前記第１トランジスタは、前記半導体層に設けられた、第１ソース領域と、第１ドレイン領域と、前記第１ソース領域と前記第１ドレイン領域との間の第１チャネル領域と、前記第１チャネル領域の上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の上に設けられ、第１側部と第１頂部とを有する第１電荷保持層と、前記第１側部及び前記第１頂部を覆う第１電極間絶縁膜と、前記第１電極間絶縁膜の上に設けられた第１制御ゲートと、を有し、前記第１制御ゲートは、前記第１側部に対向する第１側部導電層と、前記第１頂部に対向し、仕事関数が、前記第１電荷保持層の仕事関数よりも高く、前記第１側部導電層の仕事関数よりも高い第１頂部導電層と、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【０００９】
本発明の別の一態様によれば、導体層と、トランジスタと、を有し、前記トランジスタは、前記半導体層に設けられた、ソース領域と、ドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域と、前記チャネル領域の上に設けられたゲート絶縁膜と、前記ゲート絶縁膜の上に設けられ、側部と頂部とを有する電荷保持層と、前記側部及び前記頂部を覆う電極間絶縁膜と、前記電極間絶縁膜の上に設けられた制御ゲートと、を有し、前記制御ゲートは、前記側部に対向する側部導電層と、前記頂部に対向し、仕事関数が、前記電荷保持層の仕事関数よりも高く、前記側部導電層の仕事関数よりも高い頂部導電層と、を有する不揮発性半導体記憶装置の製造方法であって、前記側部と前記頂部とを有する電荷保持層を形成した後に、前記側部及び前記頂部を覆う電極間絶縁膜を形成し、前記電極間絶縁膜の上に、前記側部導電層となる第１導電膜を形成し、前記第１導電膜のうちの前記頂部に対向する部分を除去し、前記電極間絶縁膜のうちの前記頂部に対向する頂部絶縁膜を露出させ、前記露出した前記頂部絶縁膜の上に前記頂部導電層となる、仕事関数が、前記電荷保持層の仕事関数よりも高く、前記第１導電膜の仕事関数よりも高い第２導電膜を形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置及びその製造方法が提供される。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
【図３】第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
【図４】第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図５】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図６】第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図７】第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図８】第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図９】第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。
【図１０】第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。
【発明を実施するための形態】
【００１２】
以下に、本発明の各実施の形態について図面を参照しつつ説明する。  
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。  
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
なお、同図（ｂ）は、同図（ａ）のＡ−Ａ’線断面図である。
【００１４】
図１に表したように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１１０は、半導体層１０と、半導体層１０の上に設けられたトランジスタＴＲと、を備える。  
半導体層１０は、例えばＰ型のシリコン基板やウエルである。
【００１５】
トランジスタＴＲは、半導体層１０に設けられた、ソース領域１０ｓと、ドレイン領域１０ｄと、ソース領域１０ｓとドレイン領域１０ｄとの間のチャネル領域１０ｃと、を有する。
【００１６】
ここで、半導体層１０の主面１０ａに垂直な方向をＺ軸方向とする。そして、ソース領域１０ｓとドレイン領域１０ｄとが対向する方向をＸ軸方向（第１方向）とする。そして、Ｚ軸方向とＸ軸方向とに対して垂直な方向をＹ軸方向（第２方向）とする。
【００１７】
図１（ｂ）に表したように、トランジスタＴＲは、チャネル領域１０ｃの上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられ、側部４０ｂと頂部４０ａとを有する浮遊ゲート４０（電荷保持層）と、浮遊ゲート４０の側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０と、電極間絶縁膜５０の上に設けられた制御ゲート６０と、をさらに有する。また、Ｙ軸方向において、浮遊ゲート４０の頂部４０ａは浮遊ゲート４０の底部に比べて細くなっている。
【００１８】
そして、制御ゲート６０は、浮遊ゲート４０の側部４０ｂに対向する側部導電層６０ｂと、浮遊ゲート４０の頂部４０ａに対向する頂部導電層６０ａと、を有する。
【００１９】
頂部導電層６０ａの仕事関数は、浮遊ゲート４０の仕事関数よりも高く、側部導電層６０ｂの仕事関数よりも高い。
【００２０】
このように、制御ゲート６０において、浮遊ゲート４０の頂部４０ａに対向する頂部導電層６０ａと、浮遊ゲート４０の側部４０ｂに対向する側部導電層６０ｂとに、異なる材料が用いられる。
【００２１】
浮遊ゲート４０には、例えば、仕事関数が低い、Ｎ＋型ポリシリコンが用いられる。
【００２２】
また、制御ゲート６０の側部導電層６０ｂにも、例えば、Ｎ＋型ポリシリコンが用いられる。
【００２３】
そして、制御ゲート６０の頂部導電層６０ａには、仕事関数がＮ＋型ポリシリコンよりも高い、例えば、Ｐ＋型ポリシリコン、金属（Ａｕなど）、シリサイド（ＣｏＳｉなど）、窒化物導電膜（ＴａＮなど）、及び、酸化物導電膜（ＩＴＯ：Indium Tin Oxideなど）などが用いられる。
【００２４】
ただし、本発明は上記に限らず、制御ゲート６０の頂部導電層６０ａに用いられる材料の仕事関数が、浮遊ゲート４０に用いられる材料の仕事関数、及び、制御ゲート６０の側部導電層６０ｂに用いられる材料の仕事関数よりも高ければ良く、制御ゲート６０の頂部導電層６０ａ、制御ゲート６０の側部導電層６０ｂ、及び、浮遊ゲート４０、のそれぞれに用いられる材料は任意である。
【００２５】
これにより、浮遊ゲート４０の頂部４０ａにおけるリーク電流を低減することができる。特に、浮遊ゲート４０の頂部４０ａが細くなった構造においてリーク電流を低減させることができる。
【００２６】
このように、浮遊ゲート４０の頂部４０ａが細くなる現象は、近年のメモリセルの微細化により、顕著になってきている。浮遊ゲート４０の頂部４０ａが細くなると、大きな書き込み電圧を印加して、トンネル絶縁膜のトンネル電流を増加させ注入される電子の量を増加させても、注入された電子が増大したリーク電流により制御ゲートに放出され、例えば、しきい値電圧を多値書き込みに必要なレベルに設定できなくなってしまうが、本実施形態の構成により、リーク電流を低減でき、しきい値電圧を多値書き込みが可能なレベルに設定できるようになる。
【００２７】
なお、図１（ａ）に表したように、ゲート絶縁膜３０のＸ軸方向側の側面、浮遊ゲート４０のＸ軸方向側の側面、制御ゲート６０のＸ軸方向側の側面は、例えば、層間絶縁膜７０により覆われる。
【００２８】
また、図１（ｂ）に表したように、トランジスタＴＲは、Ｙ軸方向に沿って複数設けられる。すなわち、不揮発性半導体記憶装置１１０は、第１トランジスタＴＲ１（上記のトランジスタＴＲと同じ構成を有する）の他に、及び、第１トランジスタＴＲ１にＹ軸方向で隣接して設けられた第２トランジスタＴＲ２（上記のトランジスタＴＲと同じ構成を有する）をさらに備える。  
半導体層１０の主面１０ａの側において、Ｙ軸方向で隣接するトランジスタＴＲどうしの間の半導体層１０は、例えば層間絶縁膜２０によって分断されている。
【００２９】
複数のトランジスタＴＲのそれぞれの頂部導電層６０ａの側面及び上面には、上部導電層６０ｃが設けられる。制御ゲート６０は、頂部導電層６０ａ、側部導電層６０ｂ、及び上部導電層６０ｃを含む。上部導電層６０ｃには任意の材料を用いることができる。例えば、上部導電層６０ｃには、側部導電層６０ｂと同じ材料を用いることができる。また、後述するように、上部導電層６０ｃには、頂部導電層６０ａよりも電気抵抗が低い材料を用いることができる。
【００３０】
このような構成により、複数のトランジスタＴＲの制御ゲート６０は、Ｙ軸方向に沿って連続している。
【００３１】
以下では、浮遊ゲート４０と、制御ゲート６０の側部導電層６０ｂと、に仕事関数が低い同じ材料（例えばＮ＋型ポリシリコン）が用いられ、制御ゲート６０の頂部導電層６０ａに仕事関数が高い材料（例えばＰ＋型ポリシリコン）が用いられる場合として説明する。
【００３２】
図２は、第１の実施形態に係る不揮発性半導体記憶装置の動作を例示する模式図である。
すなわち、これらの図は、不揮発性半導体記憶装置１１０のエネルギーバンド図であり、同図（ａ）〜（ｃ）は、頂部４０ａ及び頂部導電層６０ａにおけるエネルギーバンド図であり、同図（ｄ）〜（ｆ）は、側部４０ｂ及び側部導電層６０ｂにおけるエネルギーバンド図である。同図（ａ）及び（ｄ）は、浮遊ゲート４０と制御ゲート６０とが電極間絶縁膜５０を介して接触する前の状態に対応し、同図（ｂ）及び（ｅ）は、浮遊ゲート４０と制御ゲート６０とが電極間絶縁膜５０を介して接触した状態に対応し、同図（ｃ）及び（ｆ）は、書き込み電圧Ｖｐｇｍが印加された状態に対応する。
【００３３】
なお、不揮発性半導体記憶装置１１０において、書き込み動作は、半導体層１０に対して正の電圧を制御ゲート６０に印加して、電子を浮遊ゲート４０に注入する、及び、正孔を浮遊ゲート４０から放出させる、の少なくともいずれかの動作であり、半導体層１０に対して正極性の電圧の書き込み電圧Ｖｐｇｍが制御ゲート６０に印加される。そして、書き込み電圧Ｖｐｇｍの印加により、ゲート絶縁膜３０にＦＮ（Fowler-Nordheim）電流が流れて半導体層１０から浮遊ゲート４０に電子が注入される。なお、消去動作においては、制御ゲート６０に対して負極性の電圧を半導体層１０に印加することで、電子を浮遊ゲート４０から放出させる、及び、正孔を浮遊ゲート４０に注入する、の少なくともいずれかの動作が行われる。
【００３４】
まず、浮遊ゲート４０の側部４０ｂにおいては、以下のような動作が行われる。  
図２（ｄ）及び（ｅ）に表したように、浮遊ゲート４０と制御ゲート６０とが電極間絶縁膜５０を介して接触する前、及び、接触した時において、浮遊ゲート４０（側部４０ｂ）と、側部導電層６０ｂと、の仕事関数が同じなので、側部４０ｂのエネルギーレベルと、側部導電層６０ｂのエネルギーレベルと、が同じであり、側部４０ｂと側部導電層６０ｂとの間には電界は発生しない。
【００３５】
そして、図２（ｆ）に表したように、書き込み電圧Ｖｐｇｍを印加したときには、側部４０ｂと側部導電層６０ｂとの間に大きな電界Ｅｂが発生する。
【００３６】
一方、浮遊ゲート４０の頂部４０ａにおいては、以下のような動作が行われる。  
図２（ａ）に表したように、浮遊ゲート４０と制御ゲート６０とが電極間絶縁膜５０を介して接触する前には、浮遊ゲート４０（頂部４０ａ）と、頂部導電層６０ａと、の仕事関数の差に基づいて、頂部４０ａのエネルギーレベルと、頂部導電層６０ａのエネルギーレベルと、に差がある。
【００３７】
図２（ｂ）に表したように、浮遊ゲート４０と制御ゲート６０とが電極間絶縁膜５０を介して接触した時には、浮遊ゲート４０（頂部４０ａ）と、頂部導電層６０ａと、の仕事関数の差に基づいて、頂部４０ａと頂部導電層６０ａとの間に電界Ｅｗが発生する。この電界Ｅｗの極性は、書き込み電圧Ｖｐｇｍの印加によって発生する電界の極性とは逆の極性である。
【００３８】
そして、図２（ｃ）に表したように、書き込み電圧Ｖｐｇｍを印加した時には、頂部４０ａと頂部導電層６０ａとの間に発生する電界Ｅａは、浮遊ゲート４０（頂部４０ａ）と頂部導電層６０ａとの仕事関数の差に起因する電界Ｅｗによって緩和される。
【００３９】
すなわち、書き込み電圧Ｖｐｇｍを印加したとき、頂部４０ａと頂部導電層６０ａとの間に印加される電界Ｅａは、側部４０ｂと側部導電層６０ｂとの間に印加される電界Ｅｂよりも緩やかである。
【００４０】
これにより、不揮発性半導体記憶装置１１０の素子の密度が上昇し、浮遊ゲート４０の頂部４０ａが細くなり、頂部４０ａにおける電界集中の程度が強まっても、頂部４０ａにおける電界Ｅａを緩やかにでき、リーク電流を低減することができる。
【００４１】
比較例として、例えば、頂部４０ａに対向する頂部導電層６０ａだけではなく、側部４０ｂに対向する側部導電層６０ｂにも仕事関数が高い材料を用いる場合を考える。この場合には、頂部４０ａに加え側部４０ｂにおけるリーク電流も減る。しかし、側部４０ｂと電極間絶縁膜５０との境界から側部４０ｂ側、または、側部導電層６０ｂと電極間絶縁膜５０との境界から側部導電層６０ｂ側に、空乏層ができてしまう。その結果、側部４０ｂと、側部導電層６０ｂと、側部４０ｂと側部導電層６０ｂとに挟まれた電極間絶縁膜５０と、で構成された容量素子の容量が下がってしまい、いわゆるカップリング容量が低下してしまう。一方、側部４０ｂは頂部４０ａと異なり電界集中が弱く、浮遊ゲート４０の側部４０ｂにおけるリーク量は頂部４０ａと比べて小さい。すなわち、側部導電層６０ｂに仕事関数が高い材料を用いると、リーク電流の低減よりもカップリング容量の低下の問題が大きくなる。
【００４２】
これに対し、本実施形態に係る不揮発性半導体記憶装置１１０においては、頂部４０ａに対向する頂部導電層６０ａの仕事関数を、側部４０ｂに対向する側部導電層６０ｂの仕事関数よりも高く設定することで、頂部４０ａにおける電界Ｅａを、側部４０ｂにおける電界Ｅｂに対して相対的に下げる。これにより、浮遊ゲート４０の頂部４０ａが細くなり、頂部４０ａにおける電界集中の程度が強まった場合においても、頂部４０ａのリーク電流を低減すると共に、カップリング容量の低下を防ぐことができる。
【００４３】
そして、不揮発性半導体記憶装置１１０の構成においては、リーク電流を減らすために電極間絶縁膜５０を厚くする必要がないので、カップリング比の低下もない。
【００４４】
このように、不揮発性半導体記憶装置１１０によれば、高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減することができる。  
これにより、トランジスタＴＲのしきい値電圧を多値動作が可能なレベルまで改善することができる。
【００４５】
以下、不揮発性半導体記憶装置１１０の製造方法の例について説明する。  
図３は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。ここで、図３の各図は、図１（ｂ）に相当する断面図である。  
図３（ａ）に表したように、まず、Ｐ型の半導体層１０の主面１０ａ上にゲート絶縁膜３０となるシリコン酸化膜（ＳｉＯ２）を厚さ５〜１０ｎｍで形成し、その上に、浮遊ゲート４０となるＮ＋型ポリシリコン（例えば、Ｐ濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３とされる）を厚さ７０ｎｍで形成する。その後、リソグラフィとＲＩＥ（Reactive Ion Etching）により、ＳＴＩ（Shallow Trench Isolation）溝を形成し、その溝中に、例えばシリコン酸化膜をＣＶＤ（Chemical Vapor Deposition）により形成し，ＣＭＰ（Chemical Mechanical Polishing）により平坦化して、層間絶縁膜２０を形成する。その後、エッチングにより層間絶縁膜２０の上面を浮遊ゲート４０の上面より低く、ゲート絶縁膜３０の上面より高くなるようにエッチバックする。
【００４６】
その後、電極間絶縁膜５０となるシリコン酸化膜、またはＯＮＯ膜（Oxide Nitride Oxide）膜を厚さ１０ｎｍ〜１５ｎｍで形成し、その上に、制御ゲート６０の側部導電層６０ｂとなるＮ＋型ポリシリコン膜６０ｂ１（例えば、Ｐ濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３とされる）を厚さ１５ｎｍで形成し、その上に、ストッパ膜６５としてＳｉＮ膜を厚さ３０ｎｍで形成する。
【００４７】
次に、図３（ｂ）に表したように、例えば、ＣＭＰによりストッパ膜６５を研磨し、側部導電層６０ｂとなるＮ＋型ポリシリコン膜６０ｂ１の上面を露出させる。
【００４８】
次に、図３（ｃ）に表したように、例えば、ＲＩＥにより、ストッパ膜６５に覆われていない部分のＮ＋型ポリシリコン膜６０ｂ１を除去する。これにより、浮遊ゲート４０の頂部４０ａに対向する部分の電極間絶縁膜５０（すなわち、頂部絶縁膜５０ａ）が露出される。
【００４９】
次に、図３（ｄ）に表したように、露出した電極間絶縁膜５０（すなわち、頂部絶縁膜５０ａ）の上、及び、ストッパ膜６５の上に、頂部導電層６０ａとなる例えばＰ＋型ポリシリコン膜６０ａ１を形成する。
【００５０】
次に、図３（ｅ）に表したように、例えば、ＣＭＰにより、ストッパ膜６５の高さまでＰ＋型ポリシリコン膜６０ａ１を研磨して、Ｐ＋型ポリシリコン膜６０ａ１を頂部４０ａに対向する部分ごとに分断する。これにより、分断された頂部導電層６０ａが形成される。この後、ストッパ膜６５を除去する。
【００５１】
次に、図３（ｆ）に表したように、頂部導電層６０ａの上、及び、側部導電層６０ｂの上、及び、隣接する素子どうしの間の側部導電層６０ｂの側面、に、上部導電層６０ｃとなる例えばＮ＋型ポリシリコン膜（例えば、Ｐ濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３とされる）を形成する。
【００５２】
その後、適宜、上記の膜を加工し、また、不純物注入を行ってソース領域１０ｓ及びドレイン領域１０ｄを形成し、層間絶縁膜７０を形成して、図１に例示した不揮発性半導体記憶装置１１０が作製される。
【００５３】
図４は、第１の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
なお、図４（ｂ）は、図４（ａ）のＣ部を拡大した模式的断面図である。  
図４（ａ）及び（ｂ）に表したように、不揮発性半導体記憶装置１１０の素子密度は高く、浮遊ゲート４０の幅（Ｙ軸方向の長さ）は、高さ（Ｚ軸方向の長さ）よりも狭く、浮遊ゲート４０のアスペクト比は高い。このように、浮遊ゲート４０が細くなった場合には、浮遊ゲート４０の頂部４０ａは、丸みを帯びている。また、高さを一定に保ったままさらに素子密度を上げた場合には、浮遊ゲート４０はさらに細くなり、頂部４０ａは尖ってくる。すなわち、頂部４０ａの上面は平面ではない。
【００５４】
すなわち、頂部４０ａの上面（半導体層１０とは反対側の面）の曲率は、側部４０ｂの側面の曲率よりも大きい。なお、曲率は、曲率半径の逆数であるので、頂部４０ａの上面の曲率半径は、側部４０ｂの側面の曲率半径よりも小さい。
【００５５】
このように、頂部４０ａの曲率半径が小さくなった場合に、頂部４０ａにおいて電界集中が激しくなり、リーク電流が増大するが、本実施形態に係る不揮発性半導体記憶装置１１０においては、頂部４０ａに対向する制御ゲート６０の部分に、仕事関数が高い頂部導電層６０ａを用いることで、頂部４０ａの部分の電界を効果的に低減でき、リーク電流を低減できる。
【００５６】
浮遊ゲート４０の頂部４０ａと側部４０ｂとの境界は、例えば、浮遊ゲート４０の上面の曲率が変化し始めるところとすることができる。または、例えば、浮遊ゲート４０の上面の曲率の変化率が最大となるところとしても良い。
【００５７】
すなわち、頂部４０ａは、浮遊ゲート４０の上側における曲面部分（すなわち、電界集中の程度が激しい部分）を含めば良い。従って、頂部導電層６０ａは、浮遊ゲート４０の上側における曲面部分に少なくとも対向して設けられれば良い。
【００５８】
図５は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図５に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１１においては、上部導電層６０ｃの上に、低抵抗膜８０が設けられている。ここで低抵抗膜８０は、側部導電層６０ｂ及び上部導電層６０ｃの抵抗率よりも低い抵抗率を有する材料から構成されている。  
低抵抗膜８０には、例えば各種のシリサイドや各種の金属を用いることができる。  
これにより、制御ゲート６０に印加される電気信号の遅延を抑制でき、安定した動作が実現できる。特に、頂部導電層６０ａに抵抗率の高い材料、例えば、ＴａＮやＴｉＮを用いる場合に効果が高い。
【００５９】
なお、図５では、低抵抗膜８０は、制御ゲート６０とは別体として描かれているが、低抵抗膜８０は、制御ゲート６０に含まれても良い。
【００６０】
図６は、第１の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図６に表したように、本実施形態に係る別の不揮発性半導体記憶装置１１２においては、上部導電層６０ｃが設けられず、頂部導電層６０ａの上に、低抵抗膜８０が設けられている。  
この場合も、制御ゲート６０に印加される電気信号の遅延を抑制でき、安定した動作が実現できる。特に、頂部導電層６０ａに抵抗率の高い材料、例えば、ＴａＮやＴｉＮを用いる場合に効果が高い。また、上部導電層６０ｃの高さまでの厚さを、頂部導電層６０ａが有している場合には、上部導電層６０ｃの膜厚を低抵抗膜８０で置き換えた構造にできるため、さらに、制御ゲート６０に印加される電気信号の遅延を抑制でき、安定した動作が実現できる。
【００６１】
このように、不揮発性半導体記憶装置１１１及び１１２におけるトランジスタＴＲは、頂部導電層６０ａの上に設けられ、頂部導電層６０ａよりも電気抵抗が低い低抵抗膜８０をさらに有する。
【００６２】
（第２の実施の形態）
図７は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図７に表したように、本発明の第２の実施形態に係る不揮発性半導体記憶装置１２０においては、頂部導電層６０ａが隣接するトランジスタＴＲにおいて連続している。これ以外は、不揮発性半導体記憶装置１１０と同様なので説明を省略する。
【００６３】
すなわち、不揮発性半導体記憶装置１２０は、半導体層１０と、第１トランジスタＴＲ１と、第２トランジスタＴＲ２と、を備える。
【００６４】
第１トランジスタＴＲ１は、半導体層１０に設けられた、第１ソース領域と、第１ドレイン領域と、第１ソース領域と第１ドレイン領域との間の第１チャネル領域と、第１チャネル領域の上に設けられた第１ゲート絶縁膜と、第１ゲート絶縁膜の上に設けられ、第１側部と第１頂部とを有する第１電荷保持層（例えば第１浮遊ゲート）と、第１側部及び第１頂部を覆う第１電極間絶縁膜と、第１電極間絶縁膜の上に設けられた第１制御ゲートと、を有する。
【００６５】
そして、第１制御ゲートは、第１側部に対向する第１側部導電層と、第１頂部に対向し、仕事関数が、第１電荷保持層の仕事関数よりも高く、第１側部導電層の仕事関数よりも高い第１頂部導電層と、を有する。
【００６６】
第２トランジスタＴＲ２は、第１ソース領域と第１ドレイン領域とが対向する第１方向（Ｘ軸方向）に対して直交する第２方向（Ｙ軸方向）において第１トランジスタＴＲに隣接して設けられている。
【００６７】
第２トランジスタＴＲは、半導体層１０に設けられた、第２ソース領域と、第２ソース領域に対して第１方向において対向する第２ドレイン領域と、第２ソース領域と第２ドレイン領域との間の第２チャネル領域と、第２チャネル領域の上に設けられた第２ゲート絶縁膜と、第２ゲート絶縁膜の上に設けられ、第２側部と第２頂部とを有する第２電荷保持層（例えば第２浮遊ゲート）と、第２側部及び第２頂部を覆う第２電極間絶縁膜と、第２電極間絶縁膜の上に設けられた第２制御ゲートと、を有する。
【００６８】
第２制御ゲートは、第２側部に対向する第２側部導電層と、第１頂部導電層に連続して設けられ、第２頂部に対向し、仕事関数が、第２電荷保持層の仕事関数よりも高く、第２側部導電層の仕事関数よりも高い第２頂部導電層と、を有する。
【００６９】
このように、各トランジスタＴＲの頂部導電層６０ａは連続して設けられ、頂部導電層６０ａはトランジスタＴＲどうしの間の側部導電層６０ｂの上にも延在していても良い。なお、不揮発性半導体記憶装置１２０は、例えば、図３（ｅ）に関して説明した処理を省略することで作製される。
【００７０】
この場合も、高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減することができる。さらに、浮遊ゲート４０の頂部４０ａの上面を広く覆うことができる。すなわち、浮遊ゲート４０の頂部４０ａと側部４０ｂとの境界付近上に頂部導電層６０ａが形成され、さらに浮遊ゲート４０の頂部４０ａのリーク電流を減らすことができる。
【００７１】
不揮発性半導体記憶装置１１０及び１２０において、上部導電層６０ｃは省略しても良く、例えば、上部導電層６０ｃの高さまでの厚さを、頂部導電層６０ａが有していても良い。この場合、頂部導電層６０ａにシリサイド（ＣｏＳｉなど）を用いると、浮遊ゲート４０の頂部４０ａのリーク電流を低減するとともに、制御ゲート６０の抵抗を減らすことができ、制御ゲート６０の電気信号の遅延を抑制でき、安定した動作が実現できる。
【００７２】
図８は、第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図８に表したように、本実施形態に係る別の不揮発性半導体記憶装置１２１においては、上部導電層６０ｃの上に、低抵抗膜８０が設けられている。  
この場合も、低抵抗膜８０には、例えば各種のシリサイドや各種の金属を用いることができる。  
これにより、制御ゲート６０に印加される電気信号の遅延を抑制でき、安定した動作が実現できる。特に、頂部導電層６０ａに抵抗率の高い材料、例えば、ＴａＮやＴｉＮを用いる場合に効果が高い。
【００７３】
なお、図８では、低抵抗膜８０は、制御ゲート６０とは別体として描かれているが、低抵抗膜８０は、制御ゲート６０に含まれても良い。
【００７４】
図９は、第２の実施形態に係る別の不揮発性半導体記憶装置の構成を例示する模式的断面図である。  
図９に表したように、本実施形態に係る別の不揮発性半導体記憶装置１２２においては、上部導電層６０ｃが設けられず、頂部導電層６０ａの上に、低抵抗膜８０が設けられている。  
この場合も、制御ゲート６０に印加される電気信号の遅延を抑制でき、安定した動作が実現できる。特に、頂部導電層６０ａに抵抗率の高い材料、例えば、ＴａＮやＴｉＮを用いる場合に効果が高い。また、上部導電層６０ｃの高さまでの厚さを、頂部導電層６０ａが有している場合には、上部導電層６０ｃの膜厚を低抵抗膜８０で置き換えた構造にできるため、さらに、制御ゲート６０に印加される電気信号の遅延を抑制でき、安定した動作が実現できる。
【００７５】
このように、不揮発性半導体記憶装置１２１及び１２２におけるトランジスタＴＲ（第１トランジスタＴＲ１及び第２トランジスタＴＲ２）は、頂部導電層６０ａの上に設けられ、頂部導電層６０ａよりも電気抵抗が低い低抵抗膜８０をさらに有する。
【００７６】
（第３の実施の形態）
本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法は、半導体層１０と、トランジスタＴＲと、を有し、トランジスタＴＲは、半導体層１０に設けられた、ソース領域１０ｓと、ドレイン領域１０ｄと、ソース領域１０ｓとドレイン領域１０ｄとの間のチャネル領域１０ｃと、チャネル領域１０ｃの上に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上に設けられ、側部４０ｂと頂部４０ａとを有する電荷保持層（例えば浮遊ゲート４０）と、側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０と、電極間絶縁膜５０の上に設けられた制御ゲート６０と、を有し、制御ゲート６０は、側部４０ｂに対向する側部導電層６０ｂと、頂部４０ａに対向し、仕事関数が、電荷保持層の仕事関数よりも高く、側部導電層６０ｂの仕事関数よりも高い頂部導電層６０ａと、を有する不揮発性半導体記憶装置の製造方法である。
【００７７】
図１０は、第３の実施形態に係る不揮発性半導体記憶装置の製造方法を例示するフローチャート図である。  
本製造方法は、第１及び第２の実施形態のいずれかに係る不揮発性半導体記憶装置を製造する方法である。  
図１０に表したように、本実施形態に係る不揮発性半導体記憶装置の製造方法においては、まず、側部４０ｂ及び頂部４０ａを有する電荷保持層（浮遊ゲート４０）を形成した後に、側部４０ｂ及び頂部４０ａを覆う電極間絶縁膜５０を形成する（ステップＳ１１０）。  
そして、電極間絶縁膜５０の上に、側部導電層６０ｂとなる第１導電膜を形成する（ステップＳ１２０）。
【００７８】
すなわち、図３（ａ）に関して説明した処理を行う。なお、図３（ａ）に例示した具体例では、上記の浮遊ゲート４０としてＮ＋型ポリシリコンが用いられ、また、上記の第１導電膜として、Ｎ＋型ポリシリコン膜６０ｂ１が用いられる。
【００７９】
そして、第１導電膜のうちの頂部４０ａに対向する部分を除去し、電極間絶縁膜５０のうちの頂部４０ａに対向する部分（すなわち、頂部絶縁膜５０ａ）を露出させる（ステップＳ１３０）。  
すなわち、図３（ｂ）及び（ｃ）に関して説明した処理を行う。
【００８０】
そして、露出した頂部絶縁膜５０ａの上に頂部導電層６０ａとなる、仕事関数が、電荷保持層（浮遊ゲート４０）の仕事関数よりも高く、第１導電膜の仕事関数よりも高い第２導電膜を形成する（ステップＳ１４０）。
【００８１】
すなわち、図３（ｄ）に関して説明した処理を行う。なお、図３（ｄ）に例示した具体例では、第２導電膜として、頂部導電層６０ａとなる例えばＰ＋型ポリシリコン膜６０ａ１が用いられている。
【００８２】
この後、各種の工程を経て、第１及び第２の実施形態に係る不揮発性半導体記憶装置１１０〜１１２、１２０〜１２２、及び、それらの変形の不揮発性半導体記憶装置が製造できる。
【００８３】
本製造方法によれば、高カップリング比を維持しつつ、浮遊ゲートの頂部のリーク電流を低減する不揮発性半導体記憶装置が製造できる。なお、上記のステップＳ１４０の後の、図３（ｅ）に関して説明した工程を省略することで、第２の実施形態に係る不揮発性半導体記憶装置が製造でき、これにより、さらに、第１の実施形態よりも製造工程を少なくすることができる。
【００８４】
なお、上記の各実施形態においては、電荷保持層として、浮遊ゲートを用いる場合につて説明したが、本発明はこれに限らず、電荷を蓄積し、放出する任意の構成を採用できる。例えば、電荷保持層として、各種の絶縁膜からなる電荷蓄積層を用い、例えば、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造のトランジスタの構成を採用しても良い。
【００８５】
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成する半導体層、ソース領域、ドレイン領域、チャネル領域、ゲート絶縁膜、浮遊ゲート、電荷保持層、電極間絶縁膜、制御ゲート、側部導電層、頂部導電層、導電膜、低抵抗膜、層間絶縁膜等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【００８６】
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置及びその製造方法を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置及びその製造方法も、本発明の要旨を包含する限り、本発明の範囲に属する。
【００８７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００８８】
１０…半導体層、  １０ａ…主面、  １０ｃ…チャネル領域、  １０ｄ…ドレイン領域、  １０ｓ…ソース領域、  ２０…層間絶縁膜、  ３０…ゲート絶縁膜、  ４０…浮遊ゲート（電荷保持層）、  ４０ａ…頂部、  ４０ｂ…側部、  ５０…電極間絶縁膜、  ５０ａ…頂部絶縁膜、  ６０…制御ゲート、  ６０ａ…頂部導電層、  ６０ａ１…Ｐ＋型ポリシリコン膜、  ６０ｂ…側部導電層、  ６０ｂ１…Ｎ＋型ポリシリコン膜、  ６０ｃ…上部導電層、  ６５…ストッパ膜、  ７０…層間絶縁膜、  ８０…低抵抗膜、  １１０、１１１、１１２、１２０、１２１、１２２…不揮発性半導体記憶装置、  Ｅａ、Ｅｂ、Ｅｗ…電界、  ＴＲ…トランジスタ、  ＴＲ１…第１トランジスタ、  ＴＲ２…第２トランジスタ、  Ｖｐｇｍ…書き込み電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011029513.tif 000009
【図８】
2011029513.tif 000010
【図９】
2011029513.tif 000011
【図１０】
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