(57)【要約】【課題】半導体装置の配線構造物及び配線構造物の製造方法を提供すること。【解決手段】半導体装置の配線構造物の形成方法において、セル領域及び周辺回路領域を有する基板上に第１絶縁膜を形成し、前記第１絶縁膜を貫通して延長する第１導電物質を含む第１コンタクトプラグを前記セル領域に形成する。前記第１コンタクトプラグをカバーして一体で形成され、前記第１導電物質を含む第１導電ラインを前記第１コンタクトプラグと実質的に同時に形成する。前記第１絶縁膜を貫通して延長して、前記第１導電物質を含む第２コンタクトプラグを前記第１コンタクトプラグと実質的に同時に前記周辺回路領域に形成する。前記第２コンタクトプラグをカバーして一体で形成され、前記第１導電物質を含む第２導電ラインを前記第２コンタクトプラグと実質的に同時に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
セル領域及び周辺回路領域を有する基板を設ける段階と、
前記基板上に第１絶縁膜を形成する段階と、
前記第１絶縁膜を貫通して延長する第１導電物質を含む第１コンタクトプラグを前記セル領域に形成する段階と、
前記第１コンタクトプラグをカバーして前記第１コンタクトプラグと一体で形成して、第１導電物質を含む第１導電ラインを前記第１コンタクトプラグと同時に形成する段階と、
前記第１絶縁膜を貫通して延長して、第１導電物質を含む第２コンタクトプラグを前記第１コンタクトプラグと同時に前記周辺回路領域に形成する段階と、
前記第２コンタクトプラグをカバーして前記第２コンタクトプラグと一体で形成して、第１導電物質を含む第２導電ラインを前記第２コンタクトプラグと同時に形成する段階と、を含む半導体装置の配線構造物の製造方法。
【請求項２】
前記第１導電ライン及び前記第２導電ラインは互いに平行したことを特徴とする請求項１に記載の半導体装置の配線構造物の製造方法。
【請求項３】
前記第１絶縁膜、前記第１コンタクトプラグ及び前記第２コンタクトプラグは、それぞれ同じ平面に配置される上部表面を含むことを特徴とする請求項１に記載の半導体装置の配線構造物の製造方法。
【請求項４】
少なくとも前記第１導電ライン及び前記第２導電ラインの側部を同時にシリサイド化する（Ｓｉｌｉｃｉｄａｔｉｎｇ）段階をさらに含むことを特徴とする請求項１に記載の半導体装置の配線構造物の製造方法。
【請求項５】
前記第１コンタクトプラグ、前記第１導電ライン、前記第２コンタクトプラグ、及び前記第２導電ラインを同時にシリサイド化する段階をさらに含むことを特徴とする請求項１に記載の半導体装置の配線構造物の製造方法。
【請求項６】
前記基板内に少なくとも一つのトレンチを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体装置の配線構造物の製造方法。
【請求項７】
前記少なくとも一つのトレンチは前記第１導電ラインと平行するように配列されることを特徴とする請求項６に記載の半導体装置の配線構造物の製造方法。
【請求項８】
前記第１コンタクトプラグに隣接する前記少なくとも一つのトレンチにゲート電極を形成する段階をさらに含むことを特徴とする請求項６に記載の半導体装置の配線構造物の製造方法。
【請求項９】
前記第１コンタクトプラグに対して前記ゲート電極の対向する側壁上に配置される少なくとも一つの第３コンタクトプラグを前記第１絶縁膜を貫通して形成する段階をさらに含み、前記少なくとも一つの第３コンタクトプラグは前記第１導電ラインより高く延長することを特徴とする請求項８に記載の半導体装置の配線構造物の製造方法。
【請求項１０】
前記少なくとも一つの第３コンタクトプラグ上に直接キャパシタを形成する段階をさらに含むことを特徴とする請求項９に記載の半導体装置の配線構造物の製造方法。
【請求項１１】
セル領域と周辺回路領域を有する基板と、
前記基板上に配置される第１絶縁膜と、
前記セル領域に配置されて、前記第１絶縁膜を貫通して延長する第１導電物質を含む第１コンタクトプラグと、
前記セル領域に配置されて第１方向に沿って延長して、前記第１コンタクトプラグと一体で形成されて前記第１コンタクトプラグを覆う第１導電物質を含む第１導電ラインと、
前記周辺回路領域に配置されて、前記第１絶縁膜を貫通して延長する第１導電物質を含む第２コンタクトプラグと、
前記周辺回路領域に配置されて第２方向に沿って延長して、前記第２コンタクトプラグと一体で形成されて前記第２コンタクトプラグを覆う第１導電物質を含む第２導電ラインと、を備える半導体装置の配線構造物。
【請求項１２】
前記第１絶縁膜及び前記第１コンタクトプラグはそれぞれ同じ平面に配置される上部表面を含むことを特徴とする請求項１１に記載の半導体装置の配線構造物。
【請求項１３】
前記第１絶縁膜及び前記第１コンタクトプラグは同じ厚さを有することを特徴とする請求項１１に記載の半導体装置の配線構造物。
【請求項１４】
前記第１導電ラインは前記第１絶縁膜上に直接配置されることを特徴とする請求項１１に記載の半導体装置の配線構造物。
【請求項１５】
前記第１コンタクトプラグ及び前記第１導電ラインはシリサイドを除けば同じ物質を含むことを特徴とする請求項１１に記載の半導体装置の配線構造物。
【請求項１６】
少なくとも前記第１導電ライン及び前記第２導電ラインの側部はシリサイドを含むことを特徴とする請求項１１に記載の半導体装置の配線構造物。
【請求項１７】
前記第１コンタクトプラグ、前記第１導電ライン、前記第２コンタクトプラグ、及び前記第２導電ラインは、全部シリサイドを含むことを特徴とする請求項１１に記載の半導体装置の配線構造物。
【請求項１８】
前記第１コンタクトプラグと前記第１導電ラインを含む前記セル領域に配置される第１ソース／ドレーン電極と、
前記第２コンタクトプラグと前記第２導電ラインを含む前記周辺回路領域に配置される第２ソース／ドレーン電極と、
前記第２ソース／ドレーン電極の少なくとも一つの側壁上に配置される垂直スペーサ（Ｓｐａｃｅｒ）をさらに含み、前記第２ソース／ドレーン電極は、ポリシリコンパターンを有する前記第２コンタクトプラグと金属シリサイドを有する前記第２導電ラインと、を含むことを特徴とする請求項１１に記載の半導体装置の配線構造物。
【請求項１９】
前記第１導電ラインに平行で前記第１コンタクトプラグに隣接するように配列されるゲート電極をさらに含むことを特徴とする請求項１１に記載の半導体装置の配線構造物。
【請求項２０】
前記第１絶縁膜を貫通して延長して、前記第１コンタクトプラグに対して前記ゲート電極の対向の側面上に配置されて、前記第１導電ラインより高く延長する少なくとも一つの第３コンタクトプラグと、
前記第３コンタクトプラグ上に直接配置されるキャパシタと、をさらに含むことを特徴とする請求項１９に記載の半導体装置の配線構造物。
【請求項２１】
基板上に第１絶縁膜を形成する段階と、
前記基板のアクティブ領域の前記第１絶縁膜に第１コンタクトホールを形成する段階と、
第１導電物質を使って前記第１コンタクトホールに第１コンタクトプラグを形成すると同時に前記第１コンタクトプラグと一体で形成されて前記第１コンタクトプラグを覆う導電膜を形成する段階と、
前記第１コンタクトプラグを覆う前記導電膜上に第１方向に延長するキャッピング（ｃａｐｐｉｎｇ）パターンを形成する段階と、
前記キャッピングパターンの外部で延長する部分の前記導電膜を除去して前記第１コンタクトプラグと一体で形成されて前記第１コンタクトプラグを覆う第１導電ラインを形成する段階と、
前記第１方向に対して傾斜した第２方向に沿って延長するフォトレジストパターンを形成する段階と、を含む半導体装置の配線構造物の製造方法。
【請求項２２】
前記第１方向及び前記第２方向は、互いに直交することを特徴とする請求項２１に記載の半導体装置の配線構造物の製造方法。
【請求項２３】
前記フォトレジストパターンは、前記キャッピングパターン上に直接配置されることを特徴とする請求項２１に記載の半導体装置の配線構造物の製造方法。
【請求項２４】
前記第１コンタクトプラグ及び前記第１絶縁膜の上部境界と前記第１導電ラインの下部境界は、同じ水平面に配置されることを特徴とする請求項２１に記載の半導体装置の配線構造物の製造方法。
【請求項２５】
前記第１導電ラインの少なくとも側部をシリサイド化する段階をさらに含むことを特徴とする請求項２１に記載の半導体装置の配線構造物の製造方法。
【請求項２６】
前記第１コンタクトプラグ及び前記第１導電ラインを同時にシリサイド化する段階をさらに含むことを特徴とする請求項２１に記載の半導体装置の配線構造物の製造方法。
【請求項２７】
前記第１コンタクトホールは前記基板のセル領域に配置されて、前記基板の周辺回路領域の前記第１絶縁膜に第２コンタクトホールを形成する段階と、
前記第１導電物質を使って、前記第２コンタクトホールに第２コンタクトプラグを形成すると同時に前記第２コンタクトプラグと一体で形成されて前記第２コンタクトプラグを覆う前記導電膜を形成する段階と、をさらに含むことを特徴とする請求項２１に記載の半導体装置の配線構造物の製造方法。
【請求項２８】
前記基板内に前記第１導電ラインと平行するように配列される少なくとも一つのトレンチを形成する段階と、
前記第１コンタクトプラグに隣接するように配置される前記少なくとも一つのトレンチにゲート電極を形成する段階と、をさらに含むことを特徴とする請求項２１に記載の半導体装置の配線構造物の製造方法。
【請求項２９】
前記第１絶縁膜を通じて前記第１コンタクトプラグに対して前記ゲート電極の対向の側面に配置される少なくとも一つの第３コンタクトプラグを形成する段階をさらに含み、
前記少なくとも一つの第３コンタクトプラグは前記第１導電ラインより高く延長することを特徴とする請求項２８に記載の半導体装置の配線構造物の製造方法。
【請求項３０】
前記少なくとも一つの第３コンタクトプラグ上に直接キャパシタを形成する段階をさらに含むことを特徴とする請求項２９に記載の半導体装置の配線構造物の製造方法。
【請求項３１】
基板と、
前記基板上に配置される第１絶縁膜と、
前記第１絶縁膜を貫通して延長する第１導電物質を含む第１コンタクトプラグと、
前記第１コンタクトプラグと一体で形成されて前記第１コンタクトプラグを覆う第１導電物質を含み、第１方向に延長する第１導電ラインと、
前記第１コンタクトプラグを覆う前記第１導電ライン上に配置されるキャッピングパターンと、を含む半導体装置の配線構造物。
【請求項３２】
前記第１絶縁膜及び前記第１コンタクトプラグはそれぞれ同じ平面に配置される上部表面を含むことを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項３３】
前記第１コンタクトプラグ及び前記第１絶縁膜の上部境界と前記第１導電ラインの下部境界は、水平する平面に配置されることを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項３４】
前記第１絶縁膜及び前記第１コンタクトプラグは同じ厚さを有することを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項３５】
前記第１導電ラインは前記第１絶縁膜上に直接配置されることを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項３６】
前記第１コンタクトプラグ及び前記第１導電ラインはシリサイドを除けば、同じ物質を含むことを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項３７】
少なくとも前記第１導電ラインの少なくとも側部はシリサイドを含むことを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項３８】
前記第１コンタクトプラグ及び前記第１導電ラインは全部シリサイドを含むことを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項３９】
前記第１コンタクトプラグ及び前記第１導電ラインを含む第１ソース／ドレーン電極をさらに含むことを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項４０】
前記第１ソース／ドレーン電極の少なくとも一つの側面上に配置される少なくとも一つの垂直スペーサをさらに含むことを特徴とする請求項３９に記載の半導体装置の配線構造物。
【請求項４１】
前記第１コンタクトプラグは、ポリシリコンパターンを含み、前記第１導電ラインは金属シリサイドを含むことを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項４２】
前記第１導電ラインに平行して、前記第１コンタクトプラグに隣接するゲート電極をさらに含むことを特徴とする請求項３１に記載の半導体装置の配線構造物。
【請求項４３】
前記第１絶縁膜を通じて延長して、前記第１コンタクトプラグに対して前記ゲート電極の対向の側面上に配置され、前記第１導電ラインより高く延長する少なくとも一つの第１コンタクトプラグと、
前記少なくとも一つの第３コンタクトプラグ上に直接配置されるキャパシタと、をさらに含むことを特徴とする請求項４２に記載の半導体装置の配線構造物。
【請求項４４】
前記ゲート電極は前記基板内に配置されることを特徴とする請求項４２に記載の半導体装置の配線構造物。
【請求項４５】
前記ゲート電極は前記第１絶縁膜内に配置されることを特徴とする請求項４２に記載の半導体装置の配線構造物。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概して半導体製造方法及びリソグラフィ（ｌｉｔｈｏｇｒａｐｈｙ）方法に関する。より詳細に、本発明は半導体装置の配線構造物及び半導体装置の配線構造物の製造方法に関する。
【背景技術】
【０００２】
近来、半導体装置が高度に集積化されるということによって、半導体装置の配線の幅と配線の間の間隔も減少している。このような配線は狭い幅と間隔を有しながらも低い抵抗を有することが要求される。しかし、配線の幅が減少すればその抵抗は増加することになる。従って、半導体装置には低い抵抗を有する配線、減少された配線幅、隣接する配線の間の減少された幅などが要求される。
【０００３】
半導体装置の配線が導電性ラインに連結されるコンタクトプラグ（ｃｏｎｔａｃｔ  ｐｌｕｇ）を含む場合、前記配線が全体的に低い抵抗を有するようにするために前記コンタクトプラグと前記導電性ライン間の接触抵抗が減少しなければならない。また、前記配線の幅が減少した程増加する抵抗を補償するために、前記配線の高さはより一層増加して前記配線の抵抗を減少させなければならない。一方、前記配線を低抵抗の導電物質を使って形成することによって前記配線の抵抗をより一層減少させることができる。
【０００４】
しかし、前記配線の高さが増加する程前記コンタクトプラグと前記導電性ラインの間のアラインメント（ａｌｉｇｎｍｅｎｔ）が難しくて、これに伴い、前記コンタクトプラグと前記導電性ラインの間の接触面積が減少する問題が発生する。また、低い抵抗を有する金属または金属シリサイドの大部分は写真エッチング（ｐｈｏｔｏ ｌｉｔｈｏｇｒａｐｈｙ）工程でパターニングすることが容易ではないため、実質的に金属や金属シリサイドを低い抵抗を有する配線の形成に適用することは難しいという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−０７８３８１号公報
【特許文献２】特開平０６−３１８６８０号公報
【特許文献３】特開２００１−２５７５２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の一目的は、低い抵抗を確保しながら低い高さを有する配線構造物を提供することである。
【０００７】
本発明の他の目的は、前記配線構造物の製造方法を提供することである。
【０００８】
本発明のまた他の目的は、前記配線構造物を含む半導体装置を提供することである。
【０００９】
本発明のさらに他の目的は、前記配線構造物を具備する半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上述した目的を達成するために、本発明の実施例に係る半導体装置の配線構造物の製造方法において、セル領域及び周辺回路領域を有する基板を備え、前記基板上に第１絶縁膜を形成する。前記第１絶縁膜を貫通して延長する第１導電物質を含む第１コンタクトプラグを前記セル領域に形成する。前記第１コンタクトプラグをカバーして前記第１コンタクトプラグと一体で形成して、第１導電物質を含む第１導電ラインを前記第１コンタクトプラグと実質的に同時に形成する。前記第１絶縁膜を貫通して延長して、第１導電物質を含む第２コンタクトプラグを前記第１コンタクトプラグと実質的に同時に前記周辺回路領域に形成する。前記第２コンタクトプラグをカバーして前記第２コンタクトプラグと一体で形成して、第１導電物質を含む第２導電ラインを前記第２コンタクトプラグと実質的に同時に形成する。
【００１１】
上述の目的を達成するために、本発明の実施例に係る半導体装置の配線構造物は、セル領域と周辺回路領域を有する基板と、前記基板上に配置される第１絶縁膜と、前記セル領域に配置されて前記第１絶縁膜を貫通して延長する第１導電物質を含む第１コンタクトプラグと、前記セル領域に配置されて第１方向に沿って延長して、前記第１コンタクトプラグと一体で形成して前記第１コンタクトプラグを覆う第１導電物質を含む第１導電ラインと、前記周辺回路領域に配置して前記第１絶縁膜を貫通して延長する第１導電物質を含む第２コンタクトプラグと、前記周辺回路領域に配置されて第２方向に沿って延長し、前記第２コンタクトプラグと一体で形成されて前記第２コンタクトプラグを覆う第１導電物質を含む第２導電ラインとを具備する。
【００１２】
本発明の他の実施例に係る半導体装置の配線構造物の製造方法において、基板上に第１絶縁膜を形成して、前記基板のアクティブ領域の前記第１絶縁膜に第１コンタクトホールを形成する。第１導電物質を使って前記第１コンタクトホールに第１コンタクトプラグを形成すると同時に前記第１コンタクトプラグと一体で形成されて前記第１コンタクトプラグを覆う導電膜を形成する。前記第１コンタクトプラグを覆う前記導電膜上に第１方向で延長するキャッピング（ｃａｐｐｉｎｇ）パターンを形成する。前記キャッピングパターンの外部で延長する部分の前記導電膜を除去して前記第１コンタクトプラグと一体で形成されて前記第１コンタクトプラグを覆う第１導電ラインを形成する。前記第１方向に対して傾斜した第２方向に沿って延長するフォトレジストパターンを形成する。
【００１３】
本発明のまた他の実施例に係る半導体装置の配線構造物は、基板と、前記基板上に配置される第１絶縁膜と、前記第１絶縁膜を貫通して延長する第１導電物質を含む第１コンタクトプラグと、前記第１コンタクトプラグと一体で形成されて前記第１コンタクトプラグを覆う第１導電物質を含んで第１方向で延長する第１導電ラインと、前記第１コンタクトプラグを覆う前記第１導電ライン上に配置されるキャッピングパターンと、を含む。 
【発明の効果】
【００１４】
本発明に係る配線構造物はコンタクトプラグと導電性ライン間の界面の接触抵抗が減少する。また、前記配線構造物は低抵抗を有する金属シリサイドを含んでいて、前記配線構造物の全体抵抗が減少して、前記配線構造物の高さが減少する。また、前記配線構造物は簡単な工程で形成されることがあるため、前記配線構造物を形成するのに必要とされる工程費用及び工程不良が減少する。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例に係る配線構造物を示す斜視図である。
【図２】本発明の実施例に係る配線構造物を示す断面図である。
【図３】本発明の他の実施例に係る配線構造物を示す断面図である。
【図４】本発明のまた他の実施例に係る配線構造物を示す断面図である。
【図５】図２に示した配線構造物の形成方法を説明するための断面図である。
【図６】図２に示した配線構造物の形成方法を説明するための断面図である。
【図７】図２に示した配線構造物の形成方法を説明するための断面図である。
【図８】図２に示した配線構造物の形成方法を説明するための断面図である。
【図９】図２に示した配線構造物の形成方法を説明するための断面図である。
【図１０】図２に示した配線構造物の形成方法を説明するための断面図である。
【図１１】図２に示した配線構造物の形成方法を説明するための斜視図である。
【図１２】図２に示した配線構造物の形成方法を説明するための断面図である。
【図１３】図２に示した配線構造物の形成方法を説明するための断面図である。
【図１４】本発明の実施例に係る半導体装置のセル領域の回路図である。
【図１５】図１に示した配線構造物を含む半導体装置の平面図である。
【図１６】図１５に示した半導体装置の断面図である。
【図１７】本発明の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図１８】本発明の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図１９】本発明の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図２０】本発明の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図２１】本発明の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図２２】本発明の他の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図２３】本発明の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図２４】本発明の他の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図２５】本発明の実施例に係る半導体装置の製造方法を説明するための断面図である。
【図２６】本発明のまた他の実施例に係る半導体装置の断面図である。
【図２７】本発明のまた他の実施例に係る半導体装置の断面図である。
【図２８】本発明のまた他の実施例に係る半導体装置の断面図である。
【図２９】図２８に示した半導体装置の製造方法を説明するための断面図である。
【図３０】図２８に示した半導体装置の製造方法を説明するための断面図である。
【図３１】図２８に示した半導体装置の製造方法を説明するための断面図である。
【図３２】本発明のまた他の実施例に係る半導体装置の断面図である。
【図３３】図３２に示した半導体装置の製造方法を説明するための断面図である。
【図３４】図３２に示した半導体装置の製造方法を説明するための断面図である。
【図３５】図３２に示した半導体装置の製造方法を説明するための断面図である。
【図３６】図３２に示した半導体装置の製造方法を説明するための断面図である。
【図３７】図３２に示した半導体装置の製造方法を説明するための断面図である。
【図３８】図３２に示した半導体装置の製造方法を説明するための断面図である。
【図３９】本発明のまた他の実施例に係る半導体装置の断面図である。
【図４０】図３９に示した半導体装置の製造方法を説明するための断面図である。
【図４１】図３９に示した半導体装置の製造方法を説明するための断面図である。
【図４２】図３９に示した半導体装置の製造方法を説明するための断面図である。
【図４３】図３９に示した半導体装置の製造方法を説明するための断面図である。
【図４４】本発明のまた他の実施例に係る配線構造物を示す斜視図である。
【図４５】図４４に示した配線構造物を示す断面図である。
【図４６】図４５に示した配線構造物の形成方法を説明するための断面図である。
【図４７】図４５に示した配線構造物の形成方法を説明するための断面図である。
【図４８】図４５に示した配線構造物の形成方法を説明するための断面図である。
【図４９】図４５に示した配線構造物の形成方法を説明するための断面図である。
【図５０】図４５に示した配線構造物の形成方法を説明するための断面図である。
【図５１】図４４及び図４５に示した配線構造物を含む半導体装置の断面図である。
【図５２】本発明のまた他の実施例に係る半導体装置を示す断面図である。
【図５３】本発明のまた他の実施例に係る半導体装置の断面図である。
【図５４】図５３に示した半導体装置の製造方法を説明するための断面図である。
【図５５】図５３に示した半導体装置の製造方法を説明するための断面図である。
【図５６】図５３に示した半導体装置の製造方法を説明するための断面図である。
【図５７】図５３に示した半導体装置の製造方法を説明するための断面図である。
【図５８】本発明の実施例に係る半導体装置を含むメモリシステムの概略的なブロック図である。
【図５９】本発明に実施例に係る半導体チップが含まれたグラフィックシステムの概略的なブロック図である。
【図６０】図５９に示したグラフィックチップ及び半導体チップの概略的なブロック図である。
【発明を実施するための最良の形態】
【００１６】
以下、添付した図面を参照して本発明の例示的な実施形態に係る半導体装置のパターン構造物と半導体装置のパターン構造物の形成方法を詳細に説明する。本明細書の各図面において、構成要素及び／または構造物のサイズは本発明の明確性を期するために実際より拡大して示した。
【００１７】
本明細書において、第１、第２等の用語が多様な構成要素を説明するのに使われるが、構成要素はこのような用語によって限定されるのではなく、用語は一つの構成要素を他の構成要素から区別する目的で使われる。
【００１８】
本明細書で使用する用語は単に特定の実施形態を説明するために使用するもので、本発明を限定しようとする意図ではない。単数の表現は文脈上明白に異なるように意味しない限り、複数の表現を含む。本明細書で、「含む」または「有する」等の用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品または、これを組み合わせたものが存在するということを指定しようとするものであって、一つまたは、それ以上の他の特徴や数字、段階、動作、構成要素、部品または、これを組み合わせたものの存在または、付加の可能性を、予め排除しない。
【００１９】
本明細書において、各階（膜）、領域、電極、パターンまたは、構造物が対象物、基板、各階（膜）、領域、電極または、パターンの「上に」、「上部に」または「下部」に形成されると言及される場合には各階（膜）、領域、電極、パターンまたは、構造物が直接、基板、各階（膜）、領域、または、パターン上に形成されたり、下に位置することを意味したり、他の層（膜）、他の領域、他の電極、他のパターンまたは、他の構造物が対象物や基板上に追加的に形成することを意味する。
【００２０】
本明細書に開示されている本発明の実施形態に対して、特定の構造的ないし機能的説明は単に本発明の実施形態を説明するための目的で例示されたもので、本発明の実施形態は多様な形態で実施可能で、本明細書に説明された実施形態に限定されるものではない。即ち、本発明は多様な変更を加えることができ、種々な形態を有することができるが、特定の実施形態を図面に例示し、本明細書に詳細に説明したものである。これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物ないし代替物を含むと理解されるべきである。
【００２１】
図１は、本発明の実施例に係る配線構造物を示す斜視図である。図２は本発明の実施例に係る配線構造物を示す断面図である。図２で左側部の断面図は図１のＩ-Ｉ’を切断した時の断面であり、右側部の断面図は図１のＩＩ-ＩＩ’を切断した時の断図である。
【００２２】
図１及び図２を参照すれば、基板１００上に絶縁膜１０２が備えられる。前記絶縁膜１０２には第１コンタクトホール１０４が設けられる。図示はしなかったが、前記第１コンタクトホール１０４は、オーバーエッチ（ｏｖｅｒ ｅｔｃｈ）により前記基板１００表面の一部が除去された形状を有することができる。
【００２３】
前記絶縁膜１０２は層間絶縁膜１１６をエッチングする時、エッチング阻止膜として使われることができる。従って、前記絶縁膜１０２は層間絶縁膜１１６に対してエッチング選択比が高い物質からなることができる。例えば、前記絶縁膜１０２はシリコン窒化物からなることができる。前記絶縁膜１０２の上部面と第１コンタクトプラグの上部面は同じ高さに位置することができる。本発明の実施例において、前記絶縁膜１０２は、約１００Å〜３００Å程度の薄い厚さを有することができる。
【００２４】
前記第１コンタクトホール１０４内部には第１コンタクトプラグ１１０ａが備えられる。前記第１コンタクトプラグ１１０ａは別途の下部層間絶縁膜内に形成されるのではなく、エッチング阻止膜で使われる絶縁膜１０２内に備えられることができる。従って、前記第１コンタクトプラグ１１０ａは非常に低い高さを有することができる。
【００２５】
前記絶縁膜１０２の上部面には前記第１コンタクトプラグ１１０ａと一体で備えられる導電性ライン１１０ｂが備えられる。前記第１コンタクトプラグ１１０ａ及び導電性ライン１１０ｂは１回の蒸着工程を通じて同時に形成されることができる。以下、前記第１コンタクトプラグ１１０ａ及び導電性ライン１１０ｂは、第１配線１１０とする。前記第１配線１１０の少なくとも一部分は低い抵抗を有する金属シリサイドＳからなる。
【００２６】
本発明の実施例において、図１及び図２に示したように、導電性ライン１１０ｂは金属シリサイドＳからなって、前記第１コンタクトプラグ１１０ａはポリシリコンからなることができる。しかし、これとは異なって、前記導電性ライン１１０ｂの一部分のみが金属シリサイドからなるか、または、前記導電性ライン１１０ｂ及び第１コンタクトプラグ１１０ａの全部が金属シリサイドからなることができる。
【００２７】
図３は本発明の他の実施例に係る金属シリサイドを含む配線構造物を示す断面図である。図４は本発明のまた他の実施例に係る金属シリサイドを含む配線構造物を示す断面図である。
【００２８】
図３に示したように、前記導電性ライン１１０ｂの側壁表面部位は金属シリサイドＳからなって、残り部位はポリシリコンからなることができる。これとは異なって、図４に示したように、前記導電性ライン１１０ｂ及び第１コンタクトプラグ１１０ａ全体が金属シリサイドＳからなることができる。
【００２９】
上述のように、前記第１配線１１０が要求される抵抗を有しているように前記金属シリサイドＳの厚さが変わることができる。また、前記金属シリサイドＳが形成される部位が変わることができる。
【００３０】
本発明の実施例において、前記金属シリサイドＳはコバルトシリサイド（ＣｏＳｉｘ）、チタンシリサイド（ＴｉＳｉｘ）、タンタルシリサイド（ＴａＳｉｘ）、ニッケルシリサイド（ＮｉＳｉｘ）、白金シリサイド（ＰｔＳｉｘ）等からなることができる。これらは単独で形成されることができ、また２種類以上の金属シリサイドが積層されることもできる。前記第１配線１１０に含まれる前記金属シリサイドＳはチタン窒化物と同じ金属窒化物であるが、タングステン、タングステンシリサイドに比べて低い抵抗を有することができる。本発明の一実施例において、前記金属シリサイドＳは、低い抵抗を有しながらも半導体製造工程で使われるのに適したコバルトシリサイドからなることができる。前記第１配線１１０がコバルトシリサイドを含む場合、前記第１配線１１０が金属窒化物を含むことと比較する時、前記第１コンタクトプラグ１１０ａ及び導電性ライン１１０ｂの高さが減少しても十分に低い抵抗を有することができる。
【００３１】
前記導電性ライン１１０ｂの上部面にはハードマスクパターン１０８が備えられる。前記ハードマスクパターン１０８は、層間絶縁膜１１６をエッチングするためのマスクにも提供されるため、前記ハードマスクパターン１０８は、シリコン酸化物に対して高いエッチング選択比を有する物質からなることができる。例えば、前記ハードマスクパターン１０８は、シリコン窒化物からなることができる。
【００３２】
前記第１配線１１０間のギャップを埋め立てる層間絶縁膜１１６が備えられる。前記層間絶縁膜１１６の上部面は前記ハードマスクパターン１０８の上部面と同じ平面上に位置することができる。これとは異なって、前記層間絶縁膜１１６の上部面は前記ハードマスクパターン１０８の上部面より高く或いは低く位置することもできる。
【００３３】
前記層間絶縁膜１１６及び絶縁膜１０２を貫通して基板１００と接触する第２コンタクトプラグ１２６が備えられる。前記第２コンタクトプラグ１２６は、前記第１配線１１０間に配置される。前記第２コンタクトプラグ１２６の側壁には内壁スペーサ１２４が位置する。従って、前記内壁スペーサ１２４により前記第１配線１１０及び第２コンタクトプラグ１２６が互いに電気的に絶縁されることができる。
【００３４】
前記第２コンタクトプラグ１２６は前記基板１００と接触する。従って、前記第２コンタクトプラグ１２６と前記基板１００の接触特性を向上させるために、前記第２コンタクトプラグ１２６はポリシリコンからなることができる。この場合、前記内壁スペーサ１２４はシリコン酸化物或いはシリコン窒化物からなることができる。
【００３５】
上述のように、第１コンタクトプラグ１１０ａ及び導電性ライン１１０ｂは、１回の蒸着工程によって一体で形成されるために、前記第１コンタクトプラグ１１０ａと導電性ライン１１０ｂとの間の界面接触抵抗が減少することができる。また、第１配線１１０は金属窒化物及びタングステンに比べて低い抵抗を有する金属シリサイドＳを含むため、前記第１配線１１０の高さが低くなっても十分に低い抵抗を確保することができる。さらに、前記第１配線１１０上に備えられるハードマスクパターン１０８が、第２コンタクトプラグ１２６を形成するためのエッチングマスクとして使われることがあるため、前記第２コンタクトプラグ１２６を容易に形成することができる。
【００３６】
図５〜図１０、図１２、及び図１３は、図２に示した配線構造物の形成方法を説明するための断面図である。図１１は図２に示した配線構造物の形成方法を説明するための斜視図である。
【００３７】
図５〜図１３において、左側部の断面図は図１のＩ-Ｉ’線に沿って切断した図であり、右側部の断面図は図１のＩＩ-ＩＩ’線に沿って切断した図である。
【００３８】
図５を参照すれば、基板１００上に絶縁膜１０２を形成する。前記絶縁膜１０２は、後続工程で層間絶縁膜をエッチングする時、エッチング阻止膜として使われる。従って、前記絶縁膜１０２は前記層間絶縁膜に対してエッチング選択比が高いシリコン窒化物からなることができる。また、前記絶縁膜１０２は、約１００Å〜約３００Å程度の薄い厚さで形成することができる。
【００３９】
前記絶縁膜１０２の一部分を写真エッチング工程を通じて除去して基板１００表面を露出させる第１コンタクトホール１０４を形成する。
【００４０】
図６を参照すれば、前記第１コンタクトホール１０４を満たしながら前記絶縁膜１０２上にポリシリコン膜１０６を形成する。
【００４１】
前記ポリシリコン膜１０６上にハードマスク膜（図示せず）を形成する。前記ハードマスク膜はシリコン窒化物を蒸着させて形成することができる。前記ハードマスク膜を写真エッチング工程を通じてパターニングすることによって、第１方向で延長するライン形状を有するハードマスクパターン１０８を形成する。前記ハードマスクパターン１０８は前記第１コンタクトホール１０４上部と対向するように配置される。
【００４２】
図７を参照すれば、前記ハードマスクパターン１０８をエッチングマスクで使って前記ポリシリコン膜１０６をパターニングすることによって、予備導電パターン１０９を形成する。
【００４３】
前記予備導電パターン１０９は前記第１コンタクトホール１０４内部に満たされた予備コンタクトプラグ１０９ａ及び前記予備コンタクトプラグ１０９ａ上部面と一体で形成されながらライン形状を有する予備ラインパターン１０９ｂを含む。例えば、前記予備ラインパターン１０９ｂは前記第１コンタクトホール１０４に満たされた予備コンタクトプラグ１０９ａの上部であるならば全体を覆う形状を有するように形成されることができる。この場合、前記予備ラインパターン１０９ｂは前記予備コンタクトプラグ１０９ａの上部面と互いにくい違う部分がなくて、前記予備ラインパターン１０９ｂと前記予備コンタクトプラグ１０９ａの間の接触面積が増加することができる。
【００４４】
図８を参照すれば、前記予備導電パターン１０９、ハードマスクパターン１０８及び絶縁膜１０２上部面のプロファイルについて金属膜１１２を形成する。前記金属膜１１２は、シリサイデーション工程を通じてシリサイド化した時に低い抵抗を有することができる耐熱性金属を含むことができる。前記金属膜１１２で使用できる物質の例としてはコバルト、チタン、タンタル、ニッケル、白金などを挙げることができる。これらは単独またはこれらの合金物質を使うことができる。本発明の実施例において、前記金属膜１１２でシリサイド化した時に低い抵抗を有しながら熱的安全性が優秀なコバルト膜を形成することができる。一方、前記金属膜１１２でタングステンを使うこともできるが、タングステンシリサイドの場合、相対的に抵抗が高いから、前記金属膜１１２でタングステンを使う場合には十分に低い抵抗を有する配線構造物を実現することが容易でないこともある。
【００４５】
本発明の他の実施例において、前記金属膜１１２上にキャッピング膜（図示せず）を形成する工程をさらに遂行できる。ここで、前記キャッピング膜はチタン窒化物またはタンタル窒化物を含むことができる。
【００４６】
図９を参照すれば、前記金属膜１１２を熱処理して前記金属膜１１２と前記金属膜１１２と接触しているポリシリコンを反応させて、金属シリサイドＳを形成する。すなわち、前記金属膜１１２及び予備導電パターン１０９の側壁が互いに反応して金属シリサイドＳが形成される。次いで、反応しなかった金属膜１１２を除去する。
【００４７】
上述したことによって、前記金属シリサイドＳを含む第１配線１１０が形成される。前記第１配線１１０は第１コンタクトホール１０４内部に満たされた第１コンタクトプラグ１１０ａと、前記第１コンタクトプラグ１１０ａと一体で形成された導電性ライン１１０ｂを含む。
【００４８】
本発明の実施例において、前記熱処理工程条件を調節して前記第１配線１１０に含まれる金属シリサイドＳの量を調節することができる。例えば、図９及び図２に示したように、前記導電性ライン１１０ｂは、全体が金属シリサイドＳになるようにして、前記第１コンタクトプラグ１１０ａにはポリシリコンが残っているようにすることができる。これとは異なって、図３に示したように、前記導電性ライン１１０ｂの側壁表面部位のみに金属シリサイドＳが形成されるようにして、残り部位の導電性ライン１１０ｂ及び第１コンタクトプラグ１１０ａにはポリシリコンが残っているようにすることができる。また、図４に示したように、前記導電性ライン１１０ｂ及び第１コンタクトプラグ１１０ａ全体が金属シリサイドＳになるようにすることもできる。
【００４９】
上述のように、前記第１配線１１０が要求される抵抗値を有しているように第１配線１１０内に前記金属シリサイドＳが形成される量を調節することができる。
【００５０】
本発明の実施例において、前記金属シリサイドＳを形成するための熱処理工程は１回のみ遂行する事もでき、２回以上にわたって遂行することもできる。しかし、前記金属シリサイドＳが低い抵抗を有するようにするためには前記金属シリサイドＳを形成するための熱処理工程を２回遂行することが有利である。２回の熱処理工程を通じてコバルトシリサイドを形成する場合、先ず約２５０℃〜約５５０℃程度の温度で前記金属膜、例えば、コバルト膜が形成された構造物を１次熱処理する。この後、反応せずに残っている金属膜をストリッピング（Ｓｔｒｉｐｐｉｎｇ）工程を通じて除去する。次に、約６００℃〜約９００℃範囲の温度で２次熱処理する。これと共に、２回の熱処理工程を遂行して、低い抵抗を有するコバルトシリサイドを形成することができる。
【００５１】
上述のように、本発明の実施例によれば、第１配線１１０に含まれる第１コンタクトプラグ１１０ａと導電性ライン１１０ｂは１回の蒸着工程を通じて一体で形成されることができる。これに伴い、前記第１コンタクトプラグ１１０ａ及び導電性ライン１１０ｂが互いにくい違うミスアラインメント（ｍｉｓ-ａｌｉｇｎｍｅｎｔ）不良発生が減少する。また、前記第１コンタクトプラグ１１０ａと導電性ライン１１０ｂ間の接触面積が増加しながら接触抵抗は減少する。これによって、前記第１配線１１０の全体的な抵抗も減少する。
【００５２】
本発明の実施例において、前記第１配線１１０の少なくとも一部分は低抵抗を有する金属シリサイドＳを含むため前記第１配線１１０の抵抗が減少する。また、前記金属シリサイドＳは前記ハードマスクパターン１０８をエッチングマスクとして予備導電性ライン１０９ｂを形成した後、前記予備導電性ライン１０９ｂ側壁を反応させることによって形成される。これと共に、ダマシン（ｄａｍａｓｃｅｎｅ）工程を利用せずに前記金属シリサイドを含むライン形状のパターンを形成することができる。特に、通常の写真エッチング工程を通じてほぼエッチングされない金属シリサイド（例えば、コバルトシリサイド）の場合でもダマシン工程を利用せずにライン形状のパターンを形成することができる。その結果、前記第１配線１１０を形成するための工程が簡単になり、工程費用が減少する。
【００５３】
本発明の実施例によれば、前記第１配線１１０の上部面にはハードマスクパターン１０８が備えられる。前記ハードマスクパターン１０８は後続のエッチング工程時にエッチングマスクとして使うことができる。
【００５４】
図１０及び図１１を参照すれば、前記第１配線１１０の間を満たしながら前記ハードマスクパターン１０８を覆う絶縁膜を形成する。前記絶縁膜は、シリコン酸化物と同じ酸化物を蒸着させて形成することができる。前記ハードマスクパターン１０８の上部面が露出するように前記絶縁膜を研磨して、前記第１配線１１０ｂ間を埋め立てる層間絶縁膜１１６を形成する。
【００５５】
前記層間絶縁膜１１６上にフォトレジストパターン１２０を形成する。図１１に示したように、前記フォトレジストパターン１２０は前記第１方向と垂直な第２方向で延長するライン形状またはバー形状を有することができる。この場合、前記フォトレジストパターン１２０及び前記ハードマスクパターン１０８によってカバーされない前記層間絶縁膜１１６部位が選択的に露出する。
【００５６】
図１２を参照すれば、前記フォトレジストパターン１２０及びハードマスクパターン１０８により露出した部位の層間絶縁膜１１６をエッチングする。この時、底面に前記絶縁膜１０２が露出すれば前記層間絶縁膜１１６のエッチング工程を中断する。次いで、前記絶縁膜１０２を除去して前記シリコン基板１００を露出させる。これに伴い、前記層間絶縁膜１１６に第２コンタクトホール１２２を形成する。
【００５７】
本発明の実施例によれば、第１配線１１０上にハードマスクパターン１０８が形成されている。従って、前記フォトレジストパターン１２０をライン形状で形成すれば、図１１に示したように、前記ハードマスクパターン１０８及びフォトレジストパターン１２０により孤立された部位の層間絶縁膜１１６が露出する。これに伴い、前記ライン形状のフォトレジストパターン１２０をエッチングマスクとして使ってエッチング工程を遂行することによって、前記第２コンタクトホール１２２を形成することができる。上述のように、前記ハードマスクパターン１０８によって自己整合（Ｓｅｌｆ ａｌｉｇｎｅｄ）されて第２コンタクトホール１２２が形成されるため、前記第２コンタクトホール１２２のミスアラインメント不良が減少する。また、広い底部を有する第２コンタクトホール１２２を形成することができる。
【００５８】
図１３を参照すれば、前記第２コンタクトホール１２２の側壁に絶縁物質からなる内壁スペーサ１２４を形成する。本発明の実施例において、前記第２コンタクトホール１２２の側壁及び底面と前記ハードマスクパターン１０８及び層間絶縁膜１１６についてスペーサ用絶縁膜（図示せず）を形成する。次いで、前記第２コンタクトホール１２２の底面に基板が露出するように前記スペーサ用絶縁膜を異方性エッチング工程でエッチングすることによって、前記内壁スペーサ１２４を形成する。前記内壁スペーサ１２４はシリコン酸化物またはシリコン窒化物からなることができる。
【００５９】
前記第２コンタクトホール１２２内部に導電物質を満たして、前記ハードマスクパターン１０８の上部面が露出するように研磨することによって、第２コンタクトプラグ１２６を形成する。前記第２コンタクトプラグ１２６は前記基板１００と直接接触する。従って、前記第２コンタクトプラグ１２６に含まれる前記導電物質は前記基板１００との接触特性を向上させるためにポリシリコンを含むことができる。これとは異なって、前記導電物質はバリア（ｂａｒｒｉｅｒ）金属膜及び／または金属膜を含むこともできる。
【００６０】
上述の工程を遂行することによって、本発明による配線構造物を形成することができる。前記第１配線は第１コンタクトプラグと導電性ラインが一体からなるため、低い接触抵抗を有する。また、低抵抗を有する金属シリサイドが含まれるため、前記第１配線の高さが低くなっても低い抵抗を有することができる。これと共に、前記第１配線は低い高さを有することができ、これによって、前記第１配線工程この後で進行される工程を容易に遂行できる。また、前記第１配線上に備えられるハードマスクパターンが第２コンタクトプラグを形成するためのエッチングマスクにも使うことがあるので、前記第２コンタクトプラグを形成する時にミスアラインメントの発生を減少させることができる。
【００６１】
本発明の実施例に係る配線構造物はＤＲＡＭ装置のような半導体装置のメモリセルに適する。
【００６２】
図１４は半導体装置のメモリセルの部分の回路図であり、図１５は図１に示した配線構造物を含む半導体装置の平面図である。図１６は図１５に示した半導体装置の断面図である。図１４〜図１６において、半導体装置としてＤＲＡＭ装置を例示的に図示する。図１６の断面図は左側部から各々図１５のＡ-Ａ’線、Ｂ-Ｂ’線、及びＣ-Ｃ’線を切断した図である。
【００６３】
図１４を参照すれば、ＤＲＡＭ装置のような半導体装置の単位セルＣはワードラインＷ／Ｌによって調整される一つのＮＭＯＳトランジスタ１０と前記ＮＭＯＳトランジスタ１０と連結されるキャパシタ１２を含む。ここで、前記ＮＭＯＳトランジスタ１０の不純物領域の中の一つの端子はビットラインＢ／Ｌに連結され、前記ＮＭＯＳトランジスタ１０の不純物領域中残り一つの端子は前記キャパシタ１２の下部電極と連結される。
【００６４】
前記キャパシタ１２の下部電極は電荷が保存されるストレージノードに該当する。前記キャパシタ１２の上部電極は共通のセルプレートライン（図示せず）に連結され、前記プレートラインを通じてプレート電圧が印加される。また、ラッチ型ビットラインセンスアンプＳ／Ａの両出力端子はビットラインＢ／Ｌ対に連結される。
【００６５】
図１４に示した半導体装置のメモリセルは、単結晶半導体基板に具現される。前記半導体装置のメモリセルでトランジスタ１０の不純物領域とビットラインＢ／Ｌとキャパシタ１２との間の電気的連結のために配線構造物が備えられなければならない。
【００６６】
以下、図１に示した配線構造物を含む半導体装置に対して図１５及び１６を参照して詳細に説明する。
【００６７】
図１５及び図１６を参照すれば、アクティブ領域Ａ及び素子分離領域が区分される基板２００が設けられる。前記基板２００で素子分離領域は素子分離用トレンチが形成されていて、前記素子分離用トレンチ内部に素子分離膜２０４が満たされている。前記アクティブ領域Ａは孤立された形状を有しながら規則的に配置される。
【００６８】
前記アクティブ領域Ａ及び素子分離領域には、第１方向に延長するライン形状を有するゲート電極用トレンチ２０６が生成されている。前記ゲート電極用トレンチ２０６は前記アクティブ領域Ａを横切りながら延長する。一つの孤立されたアクティブ領域Ａには２つのＭＯＳトランジスタが備えられるため、前記一つの孤立されたアクティブ領域Ａには２つのゲート電極用トレンチ２０６が互いに並んでいるように配置されることができる。
【００６９】
前記アクティブ領域Ａに位置する前記ゲート電極用トレンチ２０６の側壁にはゲート酸化膜２０８が備えられる。前記ゲート酸化膜２０８はシリコン酸化物または高誘電率を有する金属酸化物からなることができる。前記高誘電率を有する金属酸化物としてはアルミニウム酸化物（Ａｌ２Ｏ３）、チタン酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ジルコニウム酸化物（ＺｒＯ２）、ハフニウム酸化物（ＨｆＯ２）等を挙げることができる。これらは単独または互いに混合して使うことができる。
【００７０】
前記ゲート電極用トレンチ２０６の内部には導電膜パターン２１０及び第１ハードマスクパターン２１２を含むゲート構造物が埋め立てられている。前記ゲート構造物の上部面は前記基板２００表面より高く突出せず、前記基板２００の上部面と平坦であるかまたは前記基板２００の上部面より低く位置する。前記導電膜パターン２１０は選択トランジスタのゲート電極として使われるのみならず、半導体装置のメモリセルのワードラインとしても使われる。
【００７１】
前記導電膜パターン２１０はドーピングされたポリシリコンと同じシリコン、金属または、金属シリサイドからなることができる。これらは単独または互いに混合して使うことができる。前記導電膜パターン２１０に含まれる金属の例としてはタングステン、チタン窒化物、タンタル窒化物などを挙げることができる。前記第１ハードマスクパターン２１２はシリコン窒化物からなることができる。
【００７２】
前記ゲート構造物両側のアクティブ領域の基板表面の下には第１及び第２不純物領域２１４ａ、２１４ｂが備えられる。前記第１及び第２不純物領域２１４ａ、２１４ｂは選択トランジスタのソース／ドレーンで使われる。
【００７３】
前記基板２００、素子分離膜パターン２０４、及び前記ゲート構造物の上部面にエッチング阻止膜２１８が備えられる。前記エッチング阻止膜２１８は層間絶縁膜２２６に対してエッチング選択比が高い物質からなり、例えば、シリコン窒化物からなることができる。前記エッチング阻止膜２１８には前記第１不純物領域２１４ａが露出する第１コンタクトホールが生成されている。
【００７４】
前記第１コンタクトホール内部にはビットラインコンタクト２２４ａが備わり、前記エッチング阻止膜２１８上には前記ビットラインコンタクト２２４ａと一体でビットライン２２４ｂが備えられる。以下、前記ビットラインコンタクト２２４ａ及びビットライン２２４ｂをビットライン構造物２２４とする。
【００７５】
前記ビットライン構造物２２４の表面の少なくとも一部分は金属シリサイドからなる。本発明の実施例において、前記ビットライン構造物２２４の金属シリサイドはコバルトシリサイド、チタンシリサイド、タンタルシリサイド、ニッケルシリサイド、白金シリサイドなどからなることができる。これらは単独または２つ以上が混合して使われることができる。
【００７６】
前記ビットライン構造物２２４は、図１及び図２を参照して説明した第１配線と実質的に同一であるか、または、類似の構成を有することができる。これとは異なって、前記ビットライン構造物２２４は、図３または図４を参照して説明した第１配線と実質的に同一であるかまたは類似の構成を有することもある。
【００７７】
前記ビットライン構造物２２４上にはシリコン窒化物からなる第２ハードマスクパターン２２２が備えられる。
【００７８】
本発明の実施例において、ビットラインコンタクト２２４ａは層間絶縁膜２２６の間を貫通せずに、エッチング阻止膜２１８だけを貫通する形状を有することができる。すなわち、ビットラインコンタクト２２４ａの両側には層間絶縁膜２２６が備えられないため、前記層間絶縁膜２２６に該当する高さほど高さが低くなるため前記ビットライン構造物２２４の全体の高さも非常に低くなることになる。このように、前記ビットライン構造物２２４の高さが低くなっても前記ビットライン構造物２２４を構成する導電物質に低い抵抗の金属シリサイドが含まれているため、前記ビットライン構造物２２４は半導体装置で要求する低い抵抗を有することができる。
【００７９】
前記エッチング阻止膜２１８上に前記ビットライン２２４ｂの間を埋め立てる層間絶縁膜２２６が備えられる。
【００８０】
前記層間絶縁膜２２６及びエッチング阻止膜２１８を貫通して基板１００の第２不純物領域２１４ｂと接触するストレージノード（Ｓｔｏｒａｇｅ ｎｏｄｅ）コンタクト２３４が備えられる。前記ストレージノードコンタクト２３４の両側壁は絶縁物質からなることができる。本発明の実施例において、前記ストレージノードコンタクト２３４の側壁には内壁スペーサ２３２及び絶縁パターン２３５が備えられることができる。前記ストレージノードコンタクト２３４はポリシリコンからなることができる。
【００８１】
前記ストレージノードコンタクト２３４上にキャパシタ２４０が備えられる。前記キャパシタ２４０は高い蓄積容量を有するシリンダ型の構造を有することができるが、スタック型の構造を有することもできる。
【００８２】
図１７〜図２５は、図１５に示した半導体装置の製造方法を説明するための断面図である。図１７〜図２５に示した断面図は左側部から各々図１５のＡ-Ａ’線、Ｂ-Ｂ’線、及びＣ-Ｃ’線に沿って切断した図である。
【００８３】
図１７を参照すれば、単結晶シリコン基板２００にパッド酸化膜（図示せず）を形成する。その後、前記パッド酸化膜上に素子分離用トレンチを形成する時にエッチングマスクで使われるハードマスクパターン（図示せず）を形成する。
【００８４】
前記ハードマスクパターンをエッチングマスクで使って素子分離領域に位置する前記パッド酸化膜及び基板２００を選択的にエッチングすることによって、基板２００に素子分離用トレンチ２０２を形成する。前記素子分離用トレンチ２０２以外の基板２００のアクティブ領域は孤立された形状を有して規則的に配列される。
【００８５】
前記素子分離用トレンチ２０２の側面及び底面に露出したシリコンを熱酸化させてトレンチ内壁酸化膜（図示せず）を形成する。前記トレンチ内壁酸化膜及び前記ハードマスクパターンの表面上に窒化膜ライナ（図示せず）を形成する。
【００８６】
前記素子分離用トレンチ２０２内を埋めたてしながら前記ハードマスクパターンを覆うようにシリコン酸化膜（図示せず）を形成する。例えば、前記シリコン酸化膜はＨＤＰ（ｈｉｇｈ Ｄｅｎｓｉｔｙ ｐｌａｓｍａ）酸化物、ＴＥＯＳ（ｔｅｔｒａ ｅｔｈｙｌ ｏｒｔｈｏ ｓｉｌｉｃａｔｅ）、ＵＳＧ（ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、ＴＯＳＺ（登録商標）（Ｔｏｎｅｎ Ｓｉｌａｚａｎｅ）等を含むことができる。本発明の実施例において、前記素子分離用トレンチ２０２内に窒化物膜または空気層がさらに含まれることもできる。
【００８７】
前記ハードマスクパターンが露出するように前記シリコン酸化膜を化学機械的研磨（ＣＭＰ）工程で研磨して前記素子分離用トレンチ２０２内部を埋め立てる素子分離膜パターン２０４を形成する。
【００８８】
前記ハードマスクパターン及び前記素子分離膜パターン２０４上に有機反射防止膜（図示せず）を形成する。前記有機反射防止膜を写真エッチング工程を通じてパターニングして有機反射防止膜パターン（図示せず）を形成する。前記有機反射防止膜パターンはゲート構造物形成領域を選択的に露出する。
【００８９】
前記有機反射防止膜パターンで前記ハードマスクパターンをエッチングして、次いで、前記パッド酸化膜をエッチングする。その後、アッシング（ａｓｈｉｎｇ）工程及び／またはストリッピング工程を通じて前記有機反射防止膜パターンを除去する。
【００９０】
前記ハードマスクパターンをエッチングマスクとして使って前記露出したアクティブ領域及び素子分離領域の基板２００表面を異方性エッチング工程でエッチングすることによって、前記ゲート電極用トレンチ２０６を形成する。前記ゲート電極用トレンチ２０６は前記アクティブ領域を横切る方向に延長することができる。孤立した形状の前記アクティブパターン内には２つのゲート電極用トレンチ２０６が形成される。
【００９１】
図１８を参照すれば、前記ゲート電極用トレンチ２０６の内壁に露出した基板２００表面にゲート酸化膜２０８を形成する。前記ゲート酸化膜２０８は前記基板２００を熱酸化させて形成することができる。これとは異なって、前記ゲート酸化膜２０８は高誘電率を有する金属酸化物を原子層積層（ＡＬＤ）工程または化学気相蒸着（ＣＶＤ）工程を通じて蒸着させて形成することができる。例えば、前記高誘電率を有する金属酸化物はアルミニウム酸化物（Ａｌ２Ｏ３）、チタン酸化物（ＴｉＯ２）、タンタル酸化物（Ｔａ２Ｏ５）、ジルコニウム酸化物（ＺｒＯ２）、ハフニウム酸化物（ＨｆＯ２）等を挙げることができる。これらは単独または互いに混合して使われることができる。
【００９２】
前記ゲート酸化膜２０８上にゲート電極用導電膜（図示せず）を形成する。前記ゲート電極用導電膜は前記ゲート電極用トレンチ２０６内部を完全に埋め立てるように形成する。前記ゲート電極用導電膜はドーピングされたポリシリコンと同じ半導体物質、金属シリサイド及び／または金属を使って形成することができる。これらは単独または互いに混合して使うことができる。例えば、前記ゲート電極用導電膜に含まれる金属としてはタングステン、チタン窒化物、タンタル窒化物などを挙げることができる。
【００９３】
前記ゲート電極用トレンチ２０６内部にだけ前記ゲート電極用導電膜が残っているように前記ゲート電極用導電膜を化学機械的研磨工程を通じて研磨する。その後、湿式エッチング工程または乾式エッチング工程を通じて前記ゲート電極用導電膜を部分的に除去することによって、導電膜パターン２１０を形成する。これに伴い、前記導電膜パターン２１０は前記ゲート電極用トレンチ２０６内部を部分的に埋め立てることになる。
【００９４】
上述のように、前記導電膜パターン２１０は写真エッチング工程によってパターニングされるのではなく、ダマシン工程を通じて形成される。従って、前記導電膜パターン２１０は写真エッチング工程でパターニングすることが難しい金属を使って形成されることができる。
【００９５】
前記導電膜パターン２１０上に前記ゲート電極用トレンチ２０６内部を完全に埋め立てるハードマスク膜（図示せず）を形成する。前記ハードマスク膜は化学気相蒸着工程を利用してシリコン窒化物を蒸着させて形成することができる。前記ゲート電極用トレンチ２０６内部にだけ前記ハードマスク膜が残っているように化学機械的研磨工程を行って、前記ハードマスク膜の一部を除去する。
【００９６】
前記化学機械的研磨工程を行えば、前記ゲート電極用トレンチ２０６内部には導電膜パターン２１０及び第１ハードマスクパターン２１２が積層されたゲート構造物が完成される。前記第１ハードマスクパターン２１２はゲート電極及びワードラインに提供される前記導電膜パターン２１０を保護する。
【００９７】
本発明の実施例において、前記ゲート酸化膜２０８、導電膜パターン２１０及び第１ハードマスクパターン２１２を含む前記ゲート構造物は前記ゲート電極用トレンチ２０６内部に位置して前記基板２００上部面より高く突出しない。
【００９８】
イオン注入工程を通じて前記アクティブ領域の基板２００表面下へ不純物を注入することによって、第１及び第２不純物領域２１４ａ、２１４ｂをそれぞれ形成する。この時、前記ゲート構造物の第１ハードマスクパターン２１２はイオン注入マスクとして利用される。
【００９９】
上述の工程を行えば、半導体装置のメモリセルに含まれる選択トランジスタが完成される。
【０１００】
図１９を参照すれば、前記選択トランジスタが形成されている前記基板２００表面上にエッチング阻止膜２１８を形成する。前記エッチング阻止膜２１８はシリコン窒化物を蒸着させ形成することができる。
【０１０１】
前記エッチング阻止膜２１８を写真エッチング工程でエッチングして、前記基板２００に形成された第１不純物領域２１４ａを露出させる第１コンタクトホール２１９を形成する。前記第１コンタクトホール２１９を満たしながら前記エッチング阻止膜２１８上にポリシリコン膜２２０を形成する。
【０１０２】
前記ポリシリコン膜２２０上にビットラインを形成するためのマスクとして使われる第２ハードマスクパターン２２２を形成する。前記第２ハードマスクパターン２２２は前記アクティブ領域を横切るように第１方向に延長するライン形状を有することができる。前記第２ハードマスクパターン２２２は前記ゲート電極の延長方向と垂直な方向に延長する。また、前記第２ハードマスクパターン２２２は前記アクティブ領域の間の素子分離領域を過ぎて、前記アクティブ領域の第１不純物領域２１４ａの上部を覆うように側傍に突出した形状を有することができる。
【０１０３】
図２０を参照すれば、前記第２ハードマスクパターン２２２をエッチングマスクとして利用して前記ポリシリコン膜２２０をエッチングすることによって、前記第１コンタクトホール２１９内部を埋め立てながら前記エッチング阻止膜２１８の上部面で突出する予備導電パターン（図示せず）を形成する。前記予備導電パターンはポリシリコンからなることができる。
【０１０４】
前記予備導電パターン及びエッチング阻止膜２１８上に金属膜を形成して、前記金属膜を熱処理することによって前記予備導電パターン表面の少なくとも一部分をシリサイデーション（Ｓｉｌｉｃｉｄａｔｉｏｎ）させる。それによって、少なくとも一部分に金属シリサイドを含み、ビットラインコンタクト２２４ａ及びビットライン２２４ｂが積層されたビットライン構造物２２４を形成する。前記ビットライン構造物２２４に含まれるビットラインコンタクト２２４ａ及びビットライン２２４ｂは１回の蒸着工程を通じて形成された一体形態の配線である。
【０１０５】
上述のように、前記第２ハードマスクパターン２２２が前記アクティブ領域の間の素子分離領域を過ぎながら、前記アクティブ領域の第１不純物領域２１４ａの上部を覆うように側傍で突出した形状を有するため、図１５に示したことと同じように前記ビットライン２２４ｂが前記アクティブ領域の第１不純物領域２１４ａの上部を覆うように側傍に突出する。
【０１０６】
前記予備導電パターンの形成及びビットライン構造物２２４を形成する工程は図９〜図１１を参照して説明した工程と実質的に同一である。
【０１０７】
図２１を参照すれば、前記ビットライン構造物２２４間のギャップを埋め立てる層間絶縁膜２２６を形成する。前記層間絶縁膜２２６を形成する工程は図１０を参照して説明した工程と実質的に同一である。
【０１０８】
前記層間絶縁膜２２６上に前記第１方向に実質的に直交する第２方向に沿って延長するライン形状のフォトレジストパターン２２８を形成する。前記フォトレジストパターン２２８は前記第２不純物領域２１４ｂ上部を露出しながら前記第２方向に延長する形状を有することができる。
【０１０９】
本発明の実施例において、前記フォトレジストパターン２２８が前記第１不純物領域２１４ａの基板２００をカバーする。従って、前記フォトレジストパターン２２８により隣接するアクティブ領域の間の素子分離領域も共に露出する。それによって、２つのアクティブ領域に各々形成された第２不純物領域２１４ｂの上部が同時に露出する。前記第２不純物領域２１４ｂの上部表面はストレージノードコンタクトが形成される領域である。
【０１１０】
図２３を参照すれば、前記フォトレジストパターン２２８及び第２ハードマスクパターン２２２によって露出された層間絶縁膜２２６をエッチングする。次いで、前記エッチング阻止膜２１８を除去して前記基板２００を露出させる。それによって、前記層間絶縁膜２２６には第２コンタクトホール２３０が形成される。
【０１１１】
前記フォトレジストパターン２２８をエッチングマスクとして使って前記層間絶縁膜２２６及びエッチング阻止膜２１８をエッチングすると、互いに隣接する２つのストレージノードコンタクト領域及び前記ストレージノードコンタクト領域の間の素子分離領域を同時に露出させる第２コンタクトホール２３０を形成することができる。
【０１１２】
前記第２コンタクトホール２３０の側壁に絶縁物質からなる内壁スペーサ２３２を形成する。これで、前記ビットライン２２２と前記ストレージノードコンタクトが互いに絶縁される。
【０１１３】
前記第２コンタクトホール２３０内部に導電物質を埋め立てて、前記第２ハードマスクパターン２２２の上部面が露出するように研磨することによって、予備ストレージノードコンタクト２３３を形成する。前記導電物質は乾式エッチング工程を通じて容易にエッチングできる物質ならば可能であり、ポリシリコンを含むことができる。
【０１１４】
本発明の実施例において、一つの予備ストレージノードコンタクト２３３は互いに異なるアクティブ領域に形成された２つの第２不純物領域２１４ｂの上部面と同時に接続されることができる。
【０１１５】
図２５を参照すれば、前記予備ストレージノードコンタクト２３３が第２不純物領域２１４ｂと各々接触することができるように前記予備ストレージノードコンタクト２３３を２つに分離する。それによって、前記第２不純物領域２１４ｂと各々接触するストレージノードコンタクト２３４を形成する。
【０１１６】
本発明の実施例によれば、前記予備ストレージノードコンタクト２３３及び層間絶縁膜２２６上にフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンは前記予備ストレージノードコンタクト２３３と接している素子分離領域を露出する形状を有することができる。例えば、前記フォトレジストパターンの露出部位はライン形状を有することができる。次に、前記フォトレジストパターンをエッチングマスクとして使って、前記素子分離領域が露出するように前記予備ストレージノードコンタクト２３３をエッチングする。前記エッチング工程を行えば、前記予備ストレージノードコンタクト２３３が分離して前記素子分離領域の両側で２つのストレージノードコンタクト２３４が形成される。これと共に分離したそれぞれのストレージノードコンタクト２３４は互いに異なるアクティブ領域で第２不純物領域２１４ｂと接触することになる。
【０１１７】
前記分離したそれぞれのストレージノードコンタクト２３４間に生成されたギャップを埋め立てるように絶縁物質を蒸着し、これを平坦化することによって、絶縁パターン２３５を形成する。例えば、前記絶縁パターン２３５はシリコン酸化物からなることができる。
【０１１８】
上述の工程によれば、前記絶縁パターン２３５と接する前記ストレージノードコンタクト２３４の側壁部位には内壁スペーサ２３２が備えられず、残り部位のストレージノードコンタクト２３４の側壁部位には内壁スペーサ２３２が備えられる。すなわち、前記ビットライン構造物２２４と隣接するストレージノードコンタクト２３４の側壁部位には内壁スペーサ２３２が備えられる。 
【０１１９】
上述したこととは異なって、別途のストレージノードコンタクトの分離工程なしでストレージノードコンタクト２３４を形成することができる。これに対しては、図２２及び図２４を参照して説明する。
【０１２０】
図２２及び図２４は本発明の他の実施例によってストレージノードコンタクトを形成する方法を説明するための断面図である。 
【０１２１】
図１７〜図２０を参照して説明した工程を行った後、図２２に示したように、第２コンタクトホールを形成するためのフォトレジストパターン２２８ａを形成する。前記フォトレジストパターン２２８ａは前記第１不純物領域２１４ａの基板２００のみならず、前記第１方向で互いに隣接するアクティブ領域間の素子分離領域をマスキング（ｍａｓｋｉｎｇ）するように形成される。
【０１２２】
図２４を参照すれば、前記フォトレジストパターン２２８ａをエッチングマスクとして使って前記層間絶縁膜２２６及びエッチング阻止膜２１８を次々とエッチングしたならば、第２不純物領域２１４ｂを露出させる前記第２コンタクトホールが形成される。前記第２コンタクトホール内に内壁スペーサ２３２ａを形成する。
【０１２３】
前記内壁スペーサ２３２ａが形成された第２コンタクトホール内に導電物質を埋め立てて平坦化することによって、第２不純物領域２１４ｂと電気的に接触するストレージノードコンタクト２３４を形成する。上述の工程を通じて形成されたストレージノードコンタクト２３４の側壁には内壁スペーサ２３２ａが備えられる。
【０１２４】
その後、図１６に示したように、前記ストレージノードコンタクト２３４と接続するようにキャパシタ２４０を形成する。前記キャパシタ２４０はシリンダ型構造を有することができ、スタック型構造を有することもできる。
【０１２５】
図２６は本発明の他の実施例に係る配線構造物を含む半導体装置を示す断面図である。図２６において、前記半導体装置はビットライン２２４ｂに形成された金属シリサイドＳの形状を除いては図１６を参照して説明した半導体装置と実質的に同じ構成を有する。
【０１２６】
図２６に示したように、前記半導体装置は少なくとも一部分に金属シリサイドＳを含み、ビットライン２２４ｂ及びビットラインコンタクト２２４ａを含むビットライン構造物２２４を含む。
【０１２７】
前記ビットライン２２４ｂの側壁表面部位は、金属シリサイドＳからなる。そして、前記ビットライン２２４ｂの残り部分及びビットラインコンタクト２２４ａはポリシリコンからなる。
【０１２８】
図２６に示した半導体装置は金属シリサイドＳを形成するための工程を除いては、図１７〜図２４を参照して説明した工程と実質的に同じ工程を通じて形成されることができる。すなわち、図２０を参照して説明した金属シリサイドＳを含むビットライン２２４ｂの形成工程において、予備導電パターンの側壁部位だけがシリサイデーション反応が起きるように金属膜蒸着条件及びシリサイデーションのための熱処理条件を調節することによって、図２６に示した半導体装置を製造することができる。
【０１２９】
図２７は本発明のまた他の実施例に係る配線構造物を含む半導体装置の断面図である。図２７に示した半導体装置は、ビットライン構造物２２４全体が金属シリサイドＳからなることを除いては図１６を参照して説明した半導体装置と実質的に同じ構成を有する。
【０１３０】
図２７に示したように、前記半導体装置はビットライン２２４ｂ及びビットラインコンタクト２２４ａ全体が金属シリサイドＳからなるビットライン構造物２２４を具備する。
【０１３１】
本発明のまた他の実施例によれば、前記半導体装置はビットライン全体及びビットラインコンタクトの上部が金属シリサイドからなるビットライン構造物を含むこともできる。
【０１３２】
図２７に示した半導体装置の製造方法において、ビットライン構造物２２４に含まれる金属シリサイドＳは前記金属膜形成工程及びシリサイデーション反応が起きるようにする熱処理条件を調節することによって多様な厚さと形状を有するようにすることができる。
【０１３３】
図２８は本発明のまた他の実施例に係る配線構造物を含む半導体装置の断面図である。図２８に示した半導体装置は図１を参照して説明した配線構造物と実質的に同じ構造を有する配線構造物を含む。
【０１３４】
図２８を参照すれば、アクティブ領域及び素子分離領域が区分される基板２００が設けられる。前記基板２００の素子分離領域には素子分離用トレンチが生成されていて前記素子分離用トレンチ内部に素子分離膜パターン２０４が埋め立てられている。
【０１３５】
前記アクティブ領域及び素子分離領域を有する基板２００上には第１方向に延長するライン形状を有するゲート構造物が備えられる。前記ゲート構造物は前記基板２００上部面から突出する形状を有することができる。前記ゲート構造物はそれぞれゲート酸化膜２５０、導電膜パターン２５２、及び第１ハードマスクパターン２５４が積層された構造を有する。
【０１３６】
前記ゲート構造物の両側壁にはスペーサ２５６が備えられる。本発明の実施例において、前記ゲート構造物は前記基板２００に含まれたリセス（ｒｅｃｅｓｓ）内部を埋め立てながら前記基板２００表面上で突出するリセスゲートの形状を有することもできる。
【０１３７】
前記ゲート構造物両側のアクティブ領域の基板２００表面の下には第１及び第２不純物領域２１４ａ、２１４ｂが備えられる。
【０１３８】
前記ゲート構造物を覆いながら基板２００上には下部層間絶縁膜２５８が備えられる。前記下部層間絶縁膜２５８の上部面は前記第１ハードマスクパターン２５４の上部面と同じ平面上に位置することができる。これとは異なって、前記下部層間絶縁膜２５８の上部面が前記第１ハードマスクパターン２５４の上部面より高く位置することもできる。
【０１３９】
前記下部層間絶縁膜２５８を貫通して前記第１及び第２不純物領域２１４ａ、２１４ｂと接触する第１及び第２コンタクトパッド２６０ａ、２６０ｂが各々備えられる。
【０１４０】
前記下部層間絶縁膜２５８、第１及び第２コンタクトパッド２６０ａ、２６０ｂ上にはエッチング阻止膜２１８が備えられる。前記エッチング阻止膜２１８を貫通して前記第１パッドコンタクト２６０ａと接触するビットラインコンタクト２２４ａが備わって、前記エッチング阻止膜２１８上には前記ビットラインコンタクト２２４ａと一体でビットライン２２４ｂが配置される。前記ビットライン２２４ｂの表面の少なくとも一部分は金属シリサイドからなる。
【０１４１】
前記ビットラインコンタクト２２４ａ及びビットライン２２４ｂからなるビットライン構造物２２４は図１を参照して説明した第１配線と実質的に同じ構成を有することができる。前記ビットライン構造物２２４上にはシリコン窒化物からなる第２ハードマスクパターン２２２が備えられる。前記ビットライン２２４ｂの間には層間絶縁膜２２６が備えられる。
【０１４２】
前記層間絶縁膜２２６及びエッチング阻止膜２１８を貫通して前記第２パッドコンタクト２６０ｂの少なくとも一部分と接触するストレージノードコンタクト２３４が備えられる。前記ストレージノードコンタクト２３４の側壁には絶縁物質からなる内壁スペーサ２３２が備えられる。前記ストレージノードコンタクト２３４上にはキャパシタ２４０が備えられる。
【０１４３】
図２９〜図３１は、図２８に示した半導体装置の製造方法を説明するための断面図である。
【０１４４】
図２９を参照すれば、単結晶シリコン基板２００にシャロートレンチ（Ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ）素子分離工程を行って素子分離膜パターン２０４を形成することによって、前記基板２００をアクティブ領域及び素子分離領域で区分する。
【０１４５】
前記アクティブ領域の基板２００上にゲート酸化膜２５０を形成する。前記ゲート酸化膜２５０上にゲート電極で形成される導電膜（図示せず）を形成する。前記導電膜上に第１ハードマスク膜（図示せず）を形成する。前記第１ハードマスク膜はシリコン窒化物を蒸着させ形成することができる。
【０１４６】
前記ハードマスク膜を写真エッチング工程によってパターニングすることによって、前記アクティブ領域を横切るライン形状の第１ハードマスクパターン２５４を形成する。一つのアクティブ領域上には２つの第１ハードマスクパターン２５４が配置される。
【０１４７】
前記第１ハードマスクパターン２５４をエッチングマスクとして使って、前記導電膜をエッチングすることによって導電膜パターン２５２を形成する。前記導電膜パターン２５２はゲート電極及びワードラインで使われる。以下、前記ゲート酸化膜２５０、導電膜パターン２５２及び第１ハードマスクパターン２５４の積層構造をゲート構造物とする。
【０１４８】
前記導電膜パターン２５２、第１ハードマスクパターン２５４、基板表面についてスペーサ用絶縁膜（図示せず）を形成する。前記スペーサ用絶縁膜はシリコン窒化物からなることができる。前記スペーサ用絶縁膜を異方性でエッチングすることによって、前記ゲート構造物の側壁にスペーサ２５６を形成する。また、前記ゲート構造物両側の基板表面の下に不純物を注入することによって、第１及び第２不純物領域２１４ａ、２１４ｂを形成する。
【０１４９】
前記ゲート構造物の間ギャップを埋め立てる下部層間絶縁膜２５８を形成する。前記下部層間絶縁膜２５８はシリコン酸化物を蒸着した後に前記第１ハードマスクパターン２５４が上部面に露出するように前記シリコン酸化物の表面を平坦化することによって形成することができる。
【０１５０】
前記下部層間絶縁膜２５８の一部分を写真エッチング工程を通じてエッチングすることによって、第１及び第２不純物領域２１４ａ、２１４ｂを各々露出するコンタクトホールを形成する。前記コンタクトホール内に導電物質を埋め立てて、平坦化することによってコンタクトパッド２６０ａ、２６０ｂを形成する。
【０１５１】
上述の工程を行えば、前記下部層間絶縁膜２５８を貫通して前記第１不純物領域２１４ａと接触する第１コンタクトパッド２６０ａと前記下部層間絶縁膜２５８を貫通して前記第２不純物領域２１４ｂと接触する第２コンタクトパッド２６０ｂが各々形成される。
【０１５２】
図３０を参照すれば、前記下部層間絶縁膜２５８、第１及び第２コンタクトパッド２６０ａ、２６０ｂ表面上にエッチング阻止膜２１８を形成する。
【０１５３】
前記エッチング阻止膜２１８の一部分を写真エッチングを通じて次々とエッチングすることによって、第１コンタクトホールを形成する。前記第１コンタクトホールの底面には第１コンタクトパッド２６０ａの上部面が露出する。前記第１コンタクトホールを満たしながら前記エッチング阻止膜２１８上にポリシリコン膜（図示せず）を形成する。前記ポリシリコン膜上にビットラインを形成するためのマスクとして使われる第２ハードマスクパターン２２２を形成する。
【０１５４】
前記第２ハードマスクパターン２２２をエッチングマスクとして前記ポリシリコン膜をエッチングすることによって、予備導電パターン（図示せず）を形成する。その後、前記予備導電パターン、エッチング阻止膜２１８及び第２ハードマスクパターン２２２表面上に金属膜を蒸着し、これをシリサイド化して前記予備導電パターンの少なくとも一部分に金属シリサイドを形成する。それによって、金属シリサイドを含んで、ビットラインコンタクト２２４ａ及びビットライン２２４ｂで構成されるビットライン構造物を形成する。
【０１５５】
前述した予備導電パターン及びビットライン構造物を形成する工程は図２０を参照して説明した工程と実質的に同一である。
【０１５６】
図３０を参照すれば、前記ビットライン構造物２２４の間のギャップを埋め立てる層間絶縁膜２２６を形成する。
【０１５７】
前記層間絶縁膜２２６を部分的にエッチングした後、前記エッチング阻止膜２１８をエッチングすることによって、前記第２コンタクトパッド２６０ｂ上部面の少なくとも一部分を露出する第２コンタクトホールを形成する。このような層間絶縁膜２２６形成及び前記第２コンタクトホールを形成する工程は図２１〜図２４を参照して説明した工程と実質的に同一である。
【０１５８】
前記第２コンタクトホールの側壁上に内壁スペーサ２３２を形成した後、前記第２コンタクトホール内に導電物質を埋めたてさせてストレージノードコンタクト２３４を形成する。
【０１５９】
その後、図２８に示したように、前記ストレージノードコンタクト２３４と接続するキャパシタ２４０を形成する。
【０１６０】
図３２は、本発明のまた他の実施例に係る配線構造物を含む半導体装置を示す断面図である。図３２に示した半導体装置において、メモリセル領域には図１６を参照して説明したメモリセル領域と実質的に同じ構造のメモリセルが備えられる。また、前記半導体装置の周辺回路領域にはプランナー（ｐｌａｎｎａｒ）型のトランジスタが配置される。前記半導体装置のメモリセル領域には、図１６を参照して説明したセルと実質的に同じ構造のメモリセルが備えられるので、以下においては前記半導体装置の周辺回路領域に備えられる素子を説明する。
【０１６１】
図３２を参照すれば、周辺回路領域の基板２００には素子分離領域及びアクティブ領域を区分する素子分離膜パターン２０４が備えられる。前記周辺回路領域の基板２００表面上にはゲート絶縁膜３０２、第２ゲート電極３０４、及び第３ハードマスクパターン３０６が積層された第２ゲート構造物が備えられる。本発明の実施例において、前記第２ゲート電極３０４は、ポリシリコン３０４ａ及び金属シリサイド３０４ｂを含む。また、前記第２ゲート構造物両側の基板２００表面下へソース／ドレーンで使われる第３及び第４不純物領域３１０ａ、３１０ｂが備えられる。
【０１６２】
前記第２ゲート構造物は前記基板２００表面上にゲート絶縁膜３０２が備えられるのを除いてはメモリセル領域に形成されたビットラインコンタクト２２４ａ、ビットライン２２４ｂ及び第２ハードマスクパターン２２２と実質的に同じ積層構造を有する。
【０１６３】
本発明の実施例によれば、前記第２ゲート構造物に含まれる第２ゲート電極３０４は前記ビットラインコンタクト２２４ａを構成する物質及びビットライン２２４ｂを成し遂げる物質が積層された構造を有することができる。従って、前記第２ゲート電極３０４は表面の少なくとも一部分が金属シリサイドからなるから、前記第２ゲート電極３０４は低い抵抗を有することができる。前記第３ハードマスクパターン３０６は前記ビットライン２２４ｂ上に備えられる第２ハードマスクパターン２２２と実質的に同じ物質からなって、例えば、シリコン窒化物からなることができる。前記第２及び第３ハードマスクパターン２２２、３０６の上部面は実質的に同じ平面上に位置することができる。
【０１６４】
前記第２ゲート構造物の間のギャップ部位に層間絶縁膜２２６が備えられる。前記層間絶縁膜２２６は前記セル領域に形成された層間絶縁膜２２６と同じ物質からなることができる。
【０１６５】
前記層間絶縁膜２２６を貫通して前記第３及び第４不純物領域３１０ａ、３１０ｂと接触する第２コンタクトプラグ３１２が備えられる。互いに隣接する第２コンタクトプラグの間には絶縁パターン２３５が備えられる。前記第２コンタクトプラグ３１２及び層間絶縁膜２２６上には上部層間絶縁膜３１４が備えられる。
【０１６６】
図３３〜図３８は、図３２に示した半導体装置の製造方法を説明するための断面図である。
【０１６７】
図３３を参照すれば、セル領域及び周辺回路領域が区分された基板２００にシャロートレンチ素子分離工程を行って素子分離膜パターン２０４を形成する。
【０１６８】
図１７及び図１８を参照して説明した工程と実質的に同じ工程を行って、前記セル領域の基板２００に埋め立てられたゲートを含む選択トランジスタを形成する。
【０１６９】
前記選択トランジスタが形成されている前記基板２００表面上にエッチング阻止膜２１８を形成する。前記エッチング阻止膜２１８を写真エッチングして第１開口部２１９ａを形成する。具体的に、前記セル領域の基板には前記第１不純物領域２１４ａの基板２００表面を露出させるコンタクトホールを形成する。また、前記周辺回路領域の基板２００には、ゲート電極が形成される部位の基板２００表面を露出させる開口部を形成する。
【０１７０】
前記第１開口部２１９ａ表面に露出している基板２００を熱酸化させてゲート絶縁膜３０２を形成する。前記ゲート絶縁膜３０２上に前記ゲート絶縁膜３０２を保護するために予備ポリシリコン膜３０３を形成する。前記予備ポリシリコン膜３０３は、約５０Å〜約２００Å程度の厚さで形成されることができる。
【０１７１】
図３４を参照すれば、前記予備ポリシリコン膜３０３上に前記セル領域を選択的に露出させるフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンをエッチングマスクで利用して前記セル領域に形成されている予備ポリシリコン膜及びゲート絶縁膜を全部除去する。それによって、前記セル領域に形成されているコンタクトホールの底面には基板２００表面が露出する。
【０１７２】
前記第１開口部２１９ａ内部を埋め立てながら前記セル領域及び周辺回路領域の前記エッチング阻止膜２１８表面を覆うように上部ポリシリコン膜２１９を形成する。以下、残っている予備ポリシリコン膜３０３と上部ポリシリコン膜２１９をポリシリコン膜２２０という。
【０１７３】
前記セル領域には前記第１開口部２１９ａ内に形成されているポリシリコン膜２２０が前記基板２００表面と接触する。前記周辺回路領域には前記第１開口部２１９ａ内に形成されている予備ポリシリコン膜上に追加的に上部ポリシリコン膜２１９が形成される。それで、前記周辺回路領域に形成されるポリシリコン膜２２０は前記基板２００表面と接触しないで、前記ゲート絶縁膜３０２表面と接触する。
【０１７４】
前記セル領域及び周辺回路領域に形成されている前記ポリシリコン膜２２０上にハードマスクパターン２２２、３０６を形成する。前記セル領域のハードマスクパターン２２２はビットラインを形成するためのエッチングマスクとして使われて、前記周辺回路領域のハードマスクパターン３０６はトランジスタのゲートを形成するためのエッチングマスクとして使われる。
【０１７５】
図３５を参照すれば、前記ハードマスクパターン２２２、３０６をエッチングマスクとして使って前記ポリシリコン膜２２０をエッチングすることによって、第１開口部２１９ａ内部を埋め立てながら前記エッチング阻止膜２１８上部面より突出する予備導電パターン２２０ａを形成する。
【０１７６】
前記セル領域に形成されている予備導電パターン２２０ａはコンタクト及びラインパターンが積層された構造を有する。また、前記周辺回路領域に形成されている予備導電パターン２２０ａは、ライン形状または孤立した形状を有することができる。
【０１７７】
前記エッチング阻止膜２１８、予備導電パターン２２０ａ及びハードマスクパターン２２２、３０６について金属膜３０８を形成する。前記金属膜３０８は、シリサイド化された時、金属窒化物より低い抵抗を有する物質で形成される。前記金属膜３０８で使われることができる物質の例ではコバルト、チタン、タンタル、ニッケル、白金などをあげることができる。この時、前記金属膜３０８は前記予備導電パターン２２０ａの側壁一部と直接接触することになる。
【０１７８】
図３６を参照すれば、前記金属膜３０８を熱処理することによって前記予備導電パターン２２０ａの少なくとも一部分をシリサイド化する。それによって、前記セル領域にはビットラインコンタクト２２４ａ及び前記ビットライン２２４ｂが積層されて金属シリサイドを含むビットライン構造物２２４が形成される。また、前記周辺回路領域には金属シリサイド３０４ｂを含む第２ゲート電極３０４が形成される。前記シリサイデーション工程条件を調節することによって、前記ビットライン構造物２２４及び第２ゲート電極３０４に含まれる金属シリサイドの厚さを調節することができる。また、前記金属シリサイドの厚さを調節して望む水準の低い抵抗を有するビットライン構造物２２４及びゲート電極３０４を得ることができる。
【０１７９】
その後、反応せずに残っている金属膜３０８を除去する。
【０１８０】
上述のように、本発明の実施例によれば、１回のシリサイデーション工程を通じて金属シリサイドを含むビットライン構造物２２４及びフェリー回路用トランジスタの第２ゲート電極３０４を同時に形成することができる。従って、前記半導体装置の製造工程が非常に単純になることができる。
【０１８１】
図３７を参照すれば、前記周辺回路領域の基板２００に形成されているエッチング阻止膜２１８を選択的に除去する。このようなエッチング工程を行えば、セル領域の基板２００表面上にだけエッチング阻止膜２１８が残っていることになる。
【０１８２】
その後、前記周辺回路領域の基板２００に不純物を注入することによって、前記第２ゲート電極３０４両側の基板２００表面の下に第３及び第４不純物領域３１０ａ、３１０ｂを形成する。前記第３及び第４不純物領域３１０ａ、３１０ｂは周辺回路用トランジスタのソース／ドレーンで提供される。
【０１８３】
本発明の他の実施例によれば、前記周辺回路領域の基板に不純物を注入する工程を遂行する前、後または、遂行中に、前記第２ゲート電極３０４の側壁にスペーサを形成する工程をさらに遂行することもできる。
【０１８４】
図３８を参照すれば、前記ハードマスクパターン２２２、３０６を全部覆うように層間絶縁膜２２６を形成する。前記ハードマスクパターン２２２、３０６の上部面が露出するように前記層間絶縁膜２２６の上部面を研磨する。
【０１８５】
前記セル領域に形成されている層間絶縁膜２２６を貫通するストレージノードコンタクト２３４を形成する。前記ストレージノードコンタクト２３４を形成する工程は図２１〜図２４を参照して説明した工程と実質的に同一である。
【０１８６】
前記周辺回路領域に形成されている層間絶縁膜２２６の一部をエッチングしてコンタクトホールを形成して、前記コンタクトホール内に導電物質を埋め立てて前記第３及び第４不純物領域３１０ａ、３１０ｂと接触する第３コンタクトプラグ３１２を形成する。
【０１８７】
再び、図３２を参照すれば、前記周辺回路領域を覆う上部層間絶縁膜３１４を形成する。また、前記基板２００のセル領域には前記ストレージノードコンタクト２３４と接続するようにキャパシタ２４０を形成する。前記キャパシタ２４０はシリンダ型構造またはスタック型構造を有することができる。
【０１８８】
図３９は本発明のまた他の実施例に係る配線構造物を有する半導体装置の断面図である。図３９に示した半導体装置のセル領域には図１６を参照して説明したものと実質的に同じ構造のセルが備えられる。また、前記半導体装置の周辺回路領域にはプランナー型のトランジスタが設けられる。従って、以下では前記半導体装置の周辺回路領域に備えられる素子を説明する。
【０１８９】
前記周辺回路領域の基板２００には素子分離領域及びアクティブ領域を区分する素子分離膜パターン２０４が備えられる。前記周辺回路領域の基板２００表面上にはゲート絶縁膜３３０及び第２ゲート電極３３９が積層された第２ゲート構造物が備えられる。すなわち、前記第２ゲート電極３３９上にはハードマスクパターンが備えられない。また、前記第２ゲート構造物両側の基板表面下にソース／ドレーンで使われる第３及び第４不純物領域３３６ａ、３３６ｂが備えられる。一方、前記第２ゲート構造物の両側壁にはスペーサ３３４が備えられる。
【０１９０】
前記第２ゲート電極３３９はポリシリコンパターン３３２及び金属シリサイド３３８が積層された形状を有する。また、前記スペーサ３３４両側に位置する前記第３及び第４不純物領域３３６ａ、３３６ｂの基板２００上には前記金属シリサイド３４２ａ、３４２ｂが形成されている。前記金属シリサイド３３８、３４２ａ、３４２ｂは前記セル領域のビットライン構造物に含まれる金属シリサイドと実質的に同じ物質からなる。
【０１９１】
前記基板２００上において前記第２ゲート構造物の間のギャップ部位には層間絶縁膜２２６が備えられる。前記層間絶縁膜２２６は前記セル領域に形成された層間絶縁膜と実質的に同じ物質からなる。
【０１９２】
前記層間絶縁膜２２６を貫通して前記第３及び第４不純物領域３３６ａ、３３６ｂ上の金属シリサイド３４２ａ、３４２ｂと接触する第３コンタクトプラグ３４６が備えられる。前記第３コンタクトプラグ３４６及び層間絶縁膜２２６上には上部層間絶縁膜３４８が備えられる。
【０１９３】
図４０〜図４３は、図３９に示した半導体装置の製造方法を説明するための断面図である。
【０１９４】
図４０を参照すれば、セル領域及び周辺回路領域が区分された基板２００にトレンチ素子分離工程を行って素子分離膜パターン２０４を形成する。次いで、図１７及び図１８を参照して説明した工程と実質的に同じ工程を行って、前記セル領域の基板２００に埋め立てられたゲートを含む選択トランジスタを形成する。
【０１９５】
前記選択トランジスタを形成した後、前記周辺回路領域の基板２００上にゲート絶縁膜３３０及びポリシリコン膜パターン３３２が積層された予備ゲート構造物を形成する。前記予備ゲート構造物両側壁にスペーサ３３４を形成する。
【０１９６】
前記予備ゲート構造物両側の基板表面下へ不純物を注入して第３及び第４不純物領域３３６ａ、３３６ｂを形成する。それによって、前記周辺回路領域の基板２００には予備ゲート構造物、スペーサ３３４及び不純物領域３３６ａ、３３６ｂを含む予備トランジスタを形成する。
【０１９７】
前記セル領域及び周辺回路領域の基板２００上にエッチング阻止膜２１８を形成する。すなわち、前記セル領域に形成されたエッチング阻止膜２１８は前記埋めたてされたゲートを含む選択トランジスタを覆う。また、前記周辺回路領域に形成されたエッチング阻止膜２１８は前記予備トランジスタを覆う。
【０１９８】
図４１を参照すれば、前記エッチング阻止膜２１８を写真エッチング工程でエッチングして前記セル領域の第１不純物領域２１４ａを露出させるコンタクトホール２１９を形成する。
【０１９９】
前記コンタクトホール２１９を埋め立てながら前記エッチング阻止膜２１８表面を覆うようにポリシリコン膜（図示せず）を形成する。前記セル領域に形成されている前記ポリシリコン膜上にハードマスクパターン２２２を形成する。この時、前記周辺回路領域には前記ハードマスクパターンが形成されない。前記セル領域のハードマスクパターン２２２はビットラインを形成するためのエッチングマスクとして使われる。
【０２００】
前記ハードマスクパターン２２２をエッチングマスクとして使って前記ポリシリコン膜をエッチングする。それによって、前記セル領域の基板２００には前記コンタクトホール２１９内部を埋め立てながら前記エッチング阻止膜２１８上部面より突出する予備導電パターン２２０ａを形成する。また、前記周辺回路領域のエッチング阻止膜２１８上に形成されている前記ポリシリコン膜は全て除去される。
【０２０１】
写真エッチング工程を通じて、前記周辺回路領域の基板２００に形成されているエッチング阻止膜２１８を除去する。従って、前記周辺回路領域に形成された前記予備ゲート構造物の表面が露出する。また、前記予備ゲート構造物の両側では前記周辺回路領域の基板２００表面が露出する。
【０２０２】
図４２を参照すれば、前記セル領域及び周辺回路領域に形成された構造の表面について金属膜３４０を形成する。前記セル領域では前記エッチング阻止膜２１８、予備導電パターン２２０ａ、ハードマスクパターン２２２について金属膜を形成する。また、前記周辺回路領域では前記基板２００表面及び予備ゲート構造物の表面について金属膜３４０を形成する。前記金属膜３４０はシリサイド化された時、金属窒化物より低い抵抗を有する物質で形成される。
【０２０３】
図４３を参照すれば、前記金属膜３４０を熱処理することによって、前記セル領域の予備導電パターン２２０ａ、フェリー回路領域のポリシリコンパターン３３２、第３及び第４不純物領域３３６ａ、３３６ｂの基板２００表面の少なくとも一部分をシリサイデーションさせる。その結果、前記セル領域にはビットラインコンタクト２２４ａ及び前記ビットライン２２４ｂが積層されて金属シリサイドを含むビットライン構造物が形成される。前記周辺回路領域には金属シリサイド３３８を含む第２ゲート電極３３９が形成される。また、前記第３及び第４不純物領域３３６ａ、３３６ｂ表面にも金属シリサイド３４２ａ、３４２ｂが形成される。
【０２０４】
次に、反応せずに残っている金属膜３４０を除去する。
【０２０５】
前記シリサイデーション工程条件を調節することによって、前記ビットライン構造物、第２ゲート電極３３９に含まれる金属シリサイド２２４ｂ、３３８と第３及び第４不純物領域３３６ａ、３３６ｂ表面に形成される金属シリサイド３４２ａ、３４２ｂの厚さを調節することができる。また、前記金属シリサイドの厚さを調節して望む水準の低い抵抗を有するビットライン構造物及び第２ゲート電極３３９を得ることができる。また、周辺回路トランジスタのソース／ドレーンの抵抗も減少させることができる。
【０２０６】
上述のように、本発明の実施例によれば、１回のシリサイデーション工程を通じて金属シリサイドを含むビットライン構造物、周辺回路用トランジスタの第２ゲート電極及びソース／ドレーンを同時に形成することができる。
【０２０７】
また、図３９を参照すれば、前記ビットライン構造物及び第２ゲート電極３３９を覆う層間絶縁膜２２６を形成する。前記セル領域に形成されているハードマスクパターン２２２の上部面が露出するように前記層間絶縁膜２２６の上部面を研磨する。
【０２０８】
前記セル領域に形成されている層間絶縁膜２２６を貫通するストレージノードコンタクト２３４を形成する。前記ストレージノードコンタクト２３４を形成する工程は図２１〜図２４を参照して説明した工程と実質的に同一である。また、前記周辺回路領域に形成されている層間絶縁膜２２６の一部をエッチングしてコンタクトホールを形成して、このようなコンタクトホールを導電物質で埋め立てる。それによって、前記第３及び第４不純物領域３３６ａ、３３６ｂ上に位置する金属シリサイド３４２ａ、３４２ｂと接触する第３コンタクトプラグ３４６を形成する。
【０２０９】
前記周辺回路領域を覆う上部層間絶縁膜３４８を形成する。また、前記セル領域には前記ストレージノードコンタクト２３４と接続されるキャパシタ２４０を形成する。
【０２１０】
図４４は本発明のまた他の実施例に係る配線構造物を示す斜視図であり、図４５は図４０に示した配線構造物を示す断面図である。図４５において、左側部の断面図は図４４のＩ-Ｉ’線に沿って切断した図であり、右側部の断面図は図４４のＩＩ-ＩＩ’線に沿って切断した図である。図４４及び図４５に示した配線構造物は、図１及び図２を参照して説明した配線構造物とは異なって第１配線上にハードマスクパターンが備えられない。
【０２１１】
図４４及び図４５を参照すれば、基板１００上にエッチング阻止膜１０２及び下部層間絶縁膜１４２が備えられる。前記エッチング阻止膜１０２には第１コンタクトホール１４３が用意されて、前記下部層間絶縁膜１４２には、前記第１コンタクトホール１４３と下面で延長するライン形状のトレンチ１４６が設けられる。
【０２１２】
前記第１コンタクトホール１４３内部には第１コンタクトプラグ１５０ａが備えられる。また、前記下部層間絶縁膜１４２に含まれたトレンチ１４６内には前記第１コンタクトプラグ１５０ａと一体で備えられる導電性ライン１５０ｂが備えられる。
【０２１３】
前記導電性ライン１５０ｂの上部面は、前記下部層間絶縁膜１４２の上部面より突出または前記下部層間絶縁膜１４２の上部面と同じ平面が位置することができる。前記第１コンタクトプラグ１５０ａ及び導電性ライン１５０ｂは第１配線１５０で提供される。前記第１配線１５０の少なくとも一部分は金属シリサイドＳからなる。
【０２１４】
前記金属シリサイドＳはコバルトシリサイド、チタンシリサイド、タンタルシリサイド、ニッケルシリサイド、白金シリサイドなどからなることができる。これらは単独で形成されることが望ましいが、２つ以上が混合されて積層されることができる。しかし、前記導電性ライン１５０ｂの上部面にはハードマスクパターンが備えられない。
【０２１５】
前記導電性ライン１５０ｂが含まれた前記第１配線１５０と前記下部層間絶縁膜１４２を覆う層間絶縁膜１５２が備えられる。前記層間絶縁膜１５２の上部面は、前記導電性ライン１５０ｂの上部面より高く位置して前記導電性ライン１５０ｂを覆う。また、前記層間絶縁膜１５２は平坦な上部面を有することができる。
【０２１６】
前記層間絶縁膜１５２、下部層間絶縁膜１４２及びエッチング阻止膜１０２を貫通して基板１００と接触する第２コンタクトプラグ１６０が備えられる。前記第２コンタクトプラグ１６０の側壁には内壁スペーサ１５８が備えられることができる。前記内壁スペーサ１５８はシリコン酸化物またはシリコン窒化物からなることができる。
【０２１７】
図４６〜図５０は、図４５に示した配線構造物の形成方法を説明するための断面図である。図４６〜図５０において、左側部の断面図は図４４のＩ-Ｉ’線に沿って切断した図であり、右側部の断面図は図４４のＩＩ-ＩＩ’線に沿って切断した図である。
【０２１８】
図４６を参照すれば、基板１００上にエッチング阻止膜１０２及び下部層間絶縁膜１４２を形成する。前記下部層間絶縁膜１４２及びエッチング阻止膜１０２の一部を写真エッチング工程を通じて除去して基板１００表面を露出する第１コンタクトホール１４３を形成する。
【０２１９】
前記第１コンタクトホール１４３内部に炭素を含むポリマーからなる犠牲膜（図示せず）を埋め立てる。前記犠牲膜はアッシング工程及び／またはストリッピング工程を通じて容易に除去される物質で形成されることができる。
【０２２０】
前記下部層間絶縁膜１４２の上部面が露出するように前記犠牲膜を化学機械研磨工程で研磨することによって、前記第１コンタクトホール１４３内に犠牲膜パターン１４４を形成する。
【０２２１】
図４７を参照すれば、前記下部層間絶縁膜１４２及び犠牲膜パターン１４４上にライン形状を有するフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンは下部に犠牲膜パターン１４４が露出するように形成される。
【０２２２】
前記フォトレジストパターンをエッチングマスクとして利用して前記下部層間絶縁膜１４２をエッチングすることによって、前記下部層間絶縁膜１４２にトレンチ１４６を形成する。
【０２２３】
前記フォトレジストパターンをアッシング工程及び／またはストリッピング工程を通じて除去する。前記フォトレジストパターンを除去する間前記犠牲膜パターン１４４も除去される。それによって、前記エッチング阻止膜１０２には前記第１コンタクトホール１４３が形成されて、前記下部層間絶縁膜１４２には前記第１コンタクトホール１４３と連係するトレンチ１４６が形成される。
【０２２４】
図４８を参照すれば、前記第１コンタクトホール１４３及びトレンチ１４６内部を埋め立てながら前記下部層間絶縁膜１４２上にポリシリコン膜（図示せず）を形成する。続いて、前記下部層間絶縁膜１４２の上部面が露出するように前記ポリシリコン膜をエッチバック（ｅｔｃｈ ｂａｃｋ）工程及び／または、化学機械的研磨工程で研磨する。このような工程によって、前記第１コンタクトホール１４３内部に満たされた予備コンタクトプラグと、前記予備コンタクトプラグ上部面と一体で形成しながらライン形状を有する予備ラインパターンを含む予備導電パターン１４８を形成する。
【０２２５】
前記下部層間絶縁膜１４２の上部面を所定の厚さ程除去する。前記下部層間絶縁膜１４２の部分的な除去はエッチバック工程を通じて遂行または湿式エッチング工程を通じて行われることができる。上述のように下部層間絶縁膜１４２を部分的に除去すれば、前記予備導電パターン１４８の上部が突出する。本発明の他の実施例によれば、前記下部層間絶縁膜１４２を追加で除去することができないこともあって、前記下部層間絶縁膜１４２を全部除去して上部面に前記エッチング阻止膜１０２が露出するようにすることもできる。
【０２２６】
図４９を参照すれば、予備導電パターン１４８及び下部層間絶縁膜１４２上部面について金属膜（図示せず）を形成する。
【０２２７】
前記金属膜を熱処理して、前記金属膜及び前記金属膜と接触しているポリシリコンを反応させて金属シリサイドＳを形成する。この時、前記金属膜及び予備導電パターン１４８が接触した部位が互いに反応して金属シリサイドＳが形成される。その結果、前記金属シリサイドＳを含む第１配線１５０が形成される。
【０２２８】
前記第１配線１５０は第１コンタクトホール１４３内部に満たされた第１コンタクトプラグ１５０ａと、前記第１コンタクトプラグ１５０ａと一体で形成された導電性ライン１５０ｂを含む。
【０２２９】
本発明の実施例において、前記下部層間絶縁膜１４２の上に突出している前記予備導電パターンの側壁及び上部面と前記金属膜が反応して金属シリサイドＳが形成される。前記シリサイデーション工程条件を調節することによって前記金属シリサイドＳの厚さを調節することができる。前記金属シリサイドＳを形成するための熱処理工程は図９を参照して説明した工程と実質的に同一である。
【０２３０】
図５０を参照すれば、前記第１配線１５０と前記下部層間絶縁膜１４２を覆う層間絶縁膜１５２を形成する。前記層間絶縁膜１５２はその上部面が前記第１配線１５０の上部ならばより高くなるように形成する。前記層間絶縁膜１５２を形成した後に、前記層間絶縁膜１５２を平坦化させる工程が追加的に遂行されることができる。
【０２３１】
前記層間絶縁膜１５２上にフォトレジストパターン１５４を形成する。前記フォトレジストパターン１５４は第２コンタクトプラグが形成されなければならない部位のみを露出させる形状を有する。すなわち、前記フォトレジストパターン１５４はライン形状を有しない。
【０２３２】
前記フォトレジストパターン１５４により露出した部位の層間絶縁膜１５２をエッチングする。続いて、下部層間絶縁膜１４２及びエッチング阻止膜１０２をエッチングすることによって第２コンタクトホール１５６を形成する。その後、前記フォトレジストパターン１５４を除去する。
【０２３３】
再び、図４５を参照すれば、前記第２コンタクトホール１５６の側壁に絶縁物質からなった内壁スペーサ１５８を形成する。前記第２コンタクトホール１５６内部に導電物質を埋め立てて、前記層間絶縁膜１５２の上部面が露出するように研磨することによって、第２コンタクトホール１５６に第２コンタクトプラグ１６０を形成する。
【０２３４】
上述した工程を行って、半導体装置の配線構造物を形成することができる。前記配線構造物は第１コンタクトプラグと導電性ラインが１回の蒸着工程及び研磨工程を通じて一体で形成されることがあるため、低い接触抵抗を有することができる。また、前記配線構造物に低抵抗を有する金属シリサイドが含まれているので、前記配線構造物の高さが低くなっても望む低い抵抗を確保することができる。
【０２３５】
図５１は、図４４及び図４５に示した配線構造物を含む半導体装置の断面図である。
【０２３６】
図５１を参照すれば、アクティブ領域及び素子分離領域が区分される基板２００が設けられる。前記基板２００には埋め立て型トランジスタが備えられる。前記埋め立て型トランジスタは、配線構造物を除けば図１６を参照して説明した半導体装置と実質的に同じ構成を有する。
【０２３７】
前記基板２００、素子分離膜パターン２０４及び埋め立てゲート構造物の上部面にエッチング阻止膜２７０が備えられる。前記エッチング阻止膜２７０上には下部層間絶縁膜２７１が備えられる。前記エッチング阻止膜２７０には第１不純物領域２１４ａを露出する第１コンタクトホールが形成される。
【０２３８】
前記第１コンタクトホール内にはビットラインコンタクト２７２ａが備わって、前記ビットラインコンタクト２７２ａ上に前記ビットラインコンタクト２７２ａと一体でビットライン２７２ｂが備えられる。前記ビットライン２７２ｂの少なくとも一部分は金属シリサイドＳからなる。より具体的に、前記金属シリサイドＳは、コバルトシリサイド、チタンシリサイド、タンタルシリサイド、ニッケルシリサイド、白金シリサイドなどからなることができる。これらは単独または２つ以上が混合されて使われることができる。また、前記ビットライン２７２ｂ上にはハードマスクパターンが備えられない。
【０２３９】
前記ビットラインコンタクト２７２ａ及びビットライン２７２ｂからなるビットライン構造物２７２は、図４４を参照して説明した第１配線と実質的に同じ構成を有することができる。
【０２４０】
前記ビットライン構造物２７２の間を埋め立てながら、前記ビットライン構造物２７２を覆う層間絶縁膜２７４が備えられる。前記層間絶縁膜２７４、下部層間絶縁膜２７１及びエッチング阻止膜２７０を貫通して基板２００と接触するストレージノードコンタクト２７８が配置される。前記ストレージノードコンタクト２７８の側壁には絶縁物質からなる内壁スペーサ２７６が備えられる。
【０２４１】
前記ストレージノードコンタクト２７８上にキャパシタ２８０が備えられる。前記キャパシタ２８０は高い蓄積容量を有するシリンダ形状を有することができるが、スタック構造を有することもある。
【０２４２】
以下、図５１に示した半導体装置の製造方法を説明する。
【０２４３】
先ず、図１７及び図１８を参照して説明した工程と実質的に同じ工程を行って基板２００上に埋め立て型トランジスタを形成する。 
【０２４４】
図４６〜図５０を参照して説明した配線構造物を形成するための工程と実質的に同じ工程を行って、基板２００上にビットライン構造物２７２及びストレージノードコンタクト２７８を形成する。
【０２４５】
前記ビットライン構造物２７２は前記配線構造物の第１配線を形成する工程を通じて形成される。この時、前記ビットライン構造物２７２は埋め立て型トランジスタの第１不純物領域２１４ａと接触するように形成する。また、前記ストレージノードコンタクト２７８は前記配線構造物で第２コンタクトプラグを形成する工程を通じて形成される。この時、前記ストレージノードコンタクト２７８は第２不純物領域２１４ｂと接触するように形成される。
【０２４６】
その後、前記ストレージノードコンタクト２７８上にキャパシタ２８０を形成して図５１に示した構成を有する半導体装置を製造する。
【０２４７】
図５２は本発明のまた他の実施例に係る配線構造物を含む半導体装置を示す断面図である。図５２に示した半導体装置は図４５を参照して説明した配線構造物と実質的に同じ構造を有する配線構造物を含む。
【０２４８】
図５２を参照すれば、アクティブ領域及び素子分離領域が区分される基板２００を用意する。前記基板２００にはプランナー型トランジスタが備えられる。前記プランナー型トランジスタは前述したプランナー型トランジスタと実質的に同じ構造を有する。
【０２４９】
前記基板２００、素子分離膜パターン２０４及びゲート構造物を覆う第１下部層間絶縁膜２５８が備えられる。前記第１下部層間絶縁膜２５８を貫通して、前記第１及び第２不純物領域２１４ａ、２１４ｂと接触する第１及び第２コンタクトパッド２６０ａ、２６０ｂがそれぞれ形成される。
【０２５０】
前記第１下部層間絶縁膜２５８、第１及び第２コンタクトパッド２６０ａ、２６０ｂ上にはエッチング阻止膜２７０及び第２下部層間絶縁膜２７１が備えられる。前記エッチング阻止膜２７０を貫通して前記第１コンタクトパッド２６０ａの上部面を露出する第１コンタクトホールが形成されて、第２下部層間絶縁膜２７１には前記第１コンタクトホールと連係するライン形状のトレンチが形成される。
【０２５１】
前記第１コンタクトホール内部にはビットラインコンタクト２７２ａが配置されて、前記ビットラインコンタクト２７２ａと一体でビットライン２７２ｂが形成される。前記ビットラインコンタクト２７２ａは前記第１コンタクトパッド２６０ａの上部面と接触する。前記ビットライン２７２ｂは前記トレンチ内部を埋め立てながら、前記トレンチの上で突出することができる。これとは異なって、前記ビットライン２７２ｂは前記トレンチの上に突出せずに、前記トレンチ上部と同じ上部面を有することもある。
【０２５２】
前記ビットライン２７２ｂの少なくとも一部分は金属シリサイドＳからなる。例えば、前記金属シリサイドＳはコバルトシリサイド、チタンシリサイド、タンタルシリサイド、ニッケルシリサイド、白金シリサイドなどからなることができる。これらは単独で形成または２つ以上が混合されて使われることができる。一方、前記ビットライン２７２ｂ上にはハードマスクパターンが備えられない。
【０２５３】
前記ビットラインコンタクト２７２ａ及びビットライン２７２ｂからなるビットライン構造物２７２は図４５を参照して説明した第１配線と実質的に同じ構成を有することができる。
【０２５４】
前記ビットライン構造物２７２ａと下部層間絶縁膜２７１を覆う層間絶縁膜２７４が備えられる。前記層間絶縁膜２７４、下部層間絶縁膜２７１及びエッチング阻止膜２７０を貫通して前記第２コンタクトパッド２６０ｂに接触するストレージノードコンタクト２７８が備えられる。
【０２５５】
前記ストレージノードコンタクト２７８上にキャパシタ２８０が備えられる。前記キャパシタ２８０は高い蓄積容量を有するシリンダ形状を有するかまたはスタック形状を有することができる。
【０２５６】
以下、図５２に示した半導体装置の製造方法を説明する。
【０２５７】
先ず、図２９を参照して説明した工程と実質的に同じ工程を行って基板２００上にプランナー型のトランジスタを形成して、第１及び第２コンタクトパッドを形成する。
【０２５８】
図４６〜図５０を参照して説明した配線構造物を形成するための工程と実質的に同じ工程を行って、基板２００上にビットライン構造物２７２及びストレージノードコンタクト２７８を形成する。すなわち、前記ビットライン構造物２７２は前記配線構造物で第１配線を形成する工程を通じて形成される。この時、前記ビットライン構造物２７２は第１パッドコンタクト２６０ａと接触するように形成する。また、前記ストレージノードコンタクト２７８は前記配線構造物で第２コンタクトプラグを形成する工程を通じて形成される。この時、前記ストレージノードコンタクト２７８は第２パッドコンタクト２６０ｂと接触するように形成する。
【０２５９】
その後、前記ストレージノードコンタクト２７８上にキャパシタ２８０を形成しても５２に示した構成を有する半導体装置を製造する。
【０２６０】
上述したことにおいては、本発明の多様な実施例に係る配線構造物がＤＲＡＭ装置のような半導体装置に適用することを例示したが、本発明の実施例に係る配線構造物はＤＲＡＭ装置その他にもコンタクトプラグ及びラインパターンを含む多様な半導体装置の配線に適用することができる。
【０２６１】
図５３は本発明のまた他の実施例に係る配線構造物を具備する半導体装置を示す断面図である。図５３において、前記半導体装置のセル領域には図５１に示したことと同じ構造のセルが配置される。また、前記半導体装置の周辺回路領域にはプランナー型のトランジスタが配置される。従って、前記半導体装置の周辺回路領域に備えられる素子を中心に説明する。
【０２６２】
前記周辺回路領域の基板２００には素子分離領域及びアクティブ領域を区分する素子分離膜パターン２０４が備えられる。前記アクティブ領域の基板２００表面上にはゲート絶縁膜２５０、第２ゲート電極２５２及びハードマスクパターン２５４が積層された第２ゲート構造物が備えられる。
【０２６３】
前記ゲート構造物側壁にはスペーサ３５６が備えられる。また、前記第２ゲート構造物両側の基板２００表面下にソース／ドレーンで使われる第３及び第４不純物領域３５８ａ、３５８ｂが備えられる。
【０２６４】
前記周辺回路領域の基板２００表面、スペーサ３５６及び第２ゲート構造物上部面についてエッチング阻止膜２７０が備えられる。前記エッチング阻止膜２７０はセル領域に形成されたエッチング阻止膜と同じ物質からなることができる。
【０２６５】
前記セル領域と同一に前記周辺回路領域のエッチング阻止膜２７０上には下部層間絶縁膜２７１が備えられる。前記周辺回路領域には、前記下部層間絶縁膜２７１及びエッチング阻止膜２７０を貫通して前記第３及び第４不純物領域３５８ａ、３５８ｂと接触するコンタクトパッド３７２が備えられる。
【０２６６】
前記コンタクトパッド３７２は前記下部層間絶縁膜２７１上部面で突出する形状を有する。これとは異なって、前記コンタクトパッド３７２の上部面が前記下部層間絶縁膜２７１の上部面と同じ平面にあることもできる。
【０２６７】
前記コンタクトパッド３７２は前記セル領域に形成されたビットラインコンタクト２７２ａ及びビットライン２７２ｂと実質的に同じ積層構造を有する。すなわち、前記コンタクトパッド３７２は少なくとも一部分が金属シリサイド３７０からなる。図示したように、前記コンタクトパッド３７２はポリシリコン３６８及び金属シリサイド３７０が積層された形状を有することができる。これと共に、前記コンタクトパッド３７２に金属シリサイドが含まれることによって、前記コンタクトパッド３７２は低い抵抗を有することができる。
【０２６８】
前記セル領域と同一に前記下部層間絶縁膜２７１上には前記コンタクトパッド３７２を覆う層間絶縁膜２７４が備えられる。前記周辺回路領域の層間絶縁膜２７４上には上部層間絶縁膜３７４が備えられる。
【０２６９】
図５４〜図５７は、図５３に示した半導体装置の製造方法を説明するための断面図である。
【０２７０】
図５４を参照すれば、セル領域及び周辺回路領域が区分された基板２００にトレンチ素子分離工程を行って素子分離膜パターン２０４を形成する。
【０２７１】
図１７及び図１８を参照して説明した工程と実質的に同じ工程を行って、前記セル領域の基板２００に埋め立てされたゲートを含む選択トランジスタを形成する。
【０２７２】
前記選択トランジスタを形成した後、前記周辺回路領域の基板２００上にゲート絶縁膜３５０、ポリシリコン膜パターン３５２及びハードマスクパターン３５４が積層されたゲート構造物を形成する。前記ゲート構造物両側壁にスペーサ３５６を形成する。前記ゲート構造物両側の基板表面下へ不純物を注入して第３及び第４不純物領域３５８ａ、３５８ｂを形成する。その結果、前記周辺回路領域の基板にはゲート構造物、スペーサ３５６、第３及び第４不純物領域３５８ａ、３５８ｂを含む周辺回路用トランジスタが形成される。
【０２７３】
前記セル領域及び周辺回路領域の基板上にエッチング阻止膜２７０を形成する。すなわち、前記セル領域に形成されたエッチング阻止膜２７０は前記埋め立てされたゲートを含む選択トランジスタを覆う。また、前記周辺回路領域に形成されたエッチング阻止膜２７０は前記予備トランジスタを覆う。
【０２７４】
前記エッチング阻止膜２７０上に下部層間絶縁膜２７１を形成する。前記下部層間絶縁膜２７１を形成した後前記下部層間絶縁膜２７１の表面を研磨して、前記周辺回路領域に形成された前記エッチング阻止膜２７０の上部面が露出するようにする。
【０２７５】
図５５を参照すれば、前記下部層間絶縁膜２７１及びエッチング阻止膜２７０を写真エッチング工程でエッチングして前記セル領域の第１不純物領域２１４ａの基板を露出させる第１コンタクトホール３６０を形成する。
【０２７６】
前記第１コンタクトホール３６０を形成するためのエッチング工程において、前記周辺回路領域の第３及び第４不純物領域３５８ａ、３５８ｂを各々露出する第２コンタクトホール３６２が同時に形成される。また、前記第１及び第２コンタクトホール３６０、３６２内部に犠牲膜パターン（図示せず）を形成する。
【０２７７】
前記下部層間絶縁膜２７１を部分的にエッチングして前記第１コンタクトホール３６０と連通しながらライン形状で延長するトレンチ３６４を形成する。前記トレンチ３６４を形成した後、前記第１及び第２コンタクトホール３６０、３６２内部に位置する犠牲膜パターン（図示せず）を除去する。
【０２７８】
図５６を参照すれば、前記第１コンタクトホール３６０、トレンチ３６４及び第２コンタクトホール３６２を埋め立てながら前記下部層間絶縁膜２７１の表面を覆うポリシリコン膜（図示せず）を形成する。前記ポリシリコン膜を研磨することによって、前記第１コンタクトホール３６０、トレンチ３６４及び第２コンタクトホール３６２内部に各々第１ないし第３ポリシリコンパターン３６６ａ、３６６ｂ、３６６ｃを形成する。
【０２７９】
前記第１〜第３ポリシリコンパターン３６６ａ、３６６ｂ、３６６ｃの上部側壁の一部が外部に露出するように前記下部層間絶縁膜２７１の上部を除去する。このような除去工程は湿式エッチング工程を通じて遂行されることができる。
【０２８０】
図５７を参照すれば、前記下部層間絶縁膜２７１の上部面、露出した第１〜第３ポリシリコンパターン３６６ａ、３６６ｂ、３６６ｃ、及びエッチング阻止膜２７０について金属膜（図示せず）を形成する。
【０２８１】
前記金属膜を熱処理して前記セル領域及び周辺回路領域に形成された第１ないし第３ポリシリコンパターン３６６ａ、３６６ｂ、３６６ｃの少なくとも一部分をシリサイデーションさせる。その結果、前記セル領域にはビットラインコンタクト２７２ａ及び前記ビットライン２７２ｂが積層されて金属シリサイドＳを含むビットライン構造物２７２が形成される。一方、前記周辺回路領域には金属シリサイド３７０を含むコンタクトパッド３７２が形成される。前記シリサイデーション工程の工程条件を調節することによって、前記ビットライン構造物２７２及びコンタクトパッド３７２に形成される金属シリサイドの厚さを調節することができる。
【０２８２】
上述のように、本発明の実施例によれば、１回のシリサイデーション工程を通じて金属シリサイドＳを含むビットライン構造物及び周辺回路用トランジスタのソース／ドレーンと電気的に連結されるコンタクトパッド３７２を同時に形成することができる。
【０２８３】
その後、反応せずに残っている金属膜を除去する。
【０２８４】
再び、図５３を参照すれば、前記ビットライン構造物２７２及びコンタクトパッド３７２を覆う層間絶縁膜２７４を形成する。前記層間絶縁膜２７４を貫通して前記セル領域の第２不純物領域２１４ｂと電気的に連結されるコンタクトプラグ２７８を形成する。
【０２８５】
前記周辺回路領域を覆う上部層間絶縁膜３７４を形成する。また、前記セル領域には前記ストレージノードコンタクト２３４と接続するようにキャパシタ２４０を形成する。キャパシタ２０４はシリンダ構造または積層構造を有することができる。
【０２８６】
図５８は本発明の実施例に係る半導体装置を含むメモリシステムの概略的なブロック図である。
【０２８７】
図５８を参照すれば、前記メモリシステムは、ホスト（ｈｏｓｔ）３８２、メモリコントローラ（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）３８４、及びＤＲＡＭ装置のような半導体装置３８６を具備する。
【０２８８】
前記メモリコントローラ３８４は、ホスト３８２と半導体装置３８６の間のインターフェースの役割をして、バッファメモリを含む。図示はしていないが、前記メモリコントローラ３８４は、ＣＰＵ、ＲＯＭ、ＲＡＭ、及びインターフェースブロックをさらに含むことができる。
【０２８９】
前記半導体装置３８６はメモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）、Ｘデコーダ（Ｄｅｃｏｄｅｒ）、Ｙデコーダ、及びタイミングレジスタ（ｔｉｍｉｎｇ ｒｅｓｉｓｔｏｒ）を含む。
【０２９０】
前記ホスト３８２からデータ、アドレス信号、及び書き込み命令（ｗｒｉｔｅ ｃｏｍｍａｎｄ）がメモリコントローラ３８４に入力され、前記メモリコントローラ３８４では入力された命令によってデータが半導体装置３８６のメモリセルアレイに使われるように制御する。また、メモリコントローラ３８４は、ホスト３８２から入力される読み取り命令（ｒｅａｄ ｃｏｍｍａｎｄ）により、前記メモリセルアレイに保存されているデータが読まれるように半導体装置３８６を制御する。
【０２９１】
前記半導体装置３８６のメモリセルアレイは複数のメモリセルから構成される。前記Ｘデコーダは、ワードラインと連結されている。前記Ｙデコーダはビットラインと連結されている。前記Ｘデコーダはメモリコントローラ３８４からＸアドレス（ａｄｄｒｅｓｓ）の入力を受けてこれをデコーディングして、１つのワードラインを選択し、前記Ｙデコーダはメモリコントローラ３８４からＹアドレスの入力を受けてこれをデコーディングして１つのビットラインを選択する。
【０２９２】
前記メモリシステムに含まれる半導体装置３８６は前述した本発明の多様な実施例の中のいずれか一つと同じ構成を有することができる。上述のように、前記半導体装置３８６が高集積化され高性能化されることによって、前記メモリシステムが集積化され向上した性能を有することができる。
【０２９３】
図５９は本発明の実施例に係る半導体チップを含むグラフィックシステムの概略的なブロック図である。図６０は図５９に例示されたグラフィックチップ及び半導体チップの概略的なブロック図である。
【０２９４】
図５９を参照すれば、前記グラフィックシステムはＣＰＵ４００、グラフィックチップ（ｇｒａｐｈｉｃ ｃｈｉｐ）４５０、半導体チップ５００、ディスプレー装置５５０、メモリ制御器（ｍｅｍｏｒｙ ｃｏｎｔｒｏｌｌｅｒ）６００、及びメインメモリ（ｍａｉｎ ｍｅｍｏｒｙ）６５０を含む。 
【０２９５】
ＣＰＵ４００は、グラフィックチップ４５０に対して原始的な命令（ｏｒｉｇｉｎａｌ ｃｏｍｍａｎｄ）を伝送する。グラフィックチップ４５０は原始的な命令を解釈して、ＤＲＡＭチップ５００に対して遠視命令に対応する命令及びデータビットを発行する。また、グラフィックチップ４５０は、ディスプレー装置５５０が前記半導体チップ５００で判読されたデータをディスプレーするように制御する。
【０２９６】
図６０に示したように、前記グラフィックチップ４５０は、グラフィックエンジン４５２、命令発生器４５４、ラッチ（ｌａｔｃｈ）４５６、バンクペア検出器（ｂａｎｋ-ｐａｉｒ Ｄｅｔｅｃｔｏｒ）４５８、及びタイミング発生器４６０を含む。前記グラフィックチップ４５０が遠視命令を受信する時、グラフィックエンジン４５２は、グラフィックデータを発生させる。これに応じて、前記命令発生器４５４は、グラフィックデータによりデータを半導体チップ５００に記入するための命令を発生させる。発生した命令は、ラッチ４５６、バンク-対検出器４５８、及びタイミング発生器４６０に伝達される。
【０２９７】
前記半導体チップ５００は、Ｘデコーダ５０４、タイミング発生器５０８、メモリセルアレイ５０２、Ｙデコーダ５０６を含む。メモリセルアレイ５０２の各々はビットライン及びワードラインに接続された複数のセルを含む。Ｘデコーダ５０４は、前記ワードラインに結合される一方、Ｙデコーダ５０６は前記ビットラインに結合される。
【０２９８】
Ｘデコーダ５０４は、ラッチ４５６により発行された現在の命令をデコーディングし、次いで、それぞれのワードラインを活性化させる。Ｙデコーダ５０６は現在の命令をデコーディングし、それぞれのビットラインを活性化させる。タイミング発生器５０８は現在の命令に対応するバンクペアを明示し、タイミング信号を発生させる。
【０２９９】
前記グラフィックシステムに含まれる半導体チップ５００は本発明の多様な実施例のうちのいずれか一つの半導体装置と同じ構成を有する。このように、前記半導体チップ５００が高集積化され高性能化されることによって、前記半導体チップ５００が含まれた前記グラフィックシステムが集積化され向上した性能を有することができる。
【産業上の利用可能性】
【０３００】
上述のように、本発明の実施例に係る配線構造物はコンタクトプラグ及び前記コンタクトプラグと接触するラインパターンを含む。それによって、前述した構造の配線が要求される多様な半導体装置に適用することができる。
【符号の説明】
【０３０１】
１０  トランジスタ
２４０、２８０  キャパシタ
１００、２００  基板
１０２  絶縁膜
１０４、１４３、２１９  第１コンタクトホール
１０６、２２０  ポリシリコン膜
１０８  ハードマスクパターン
１０９  予備導電パターン
１０９ａ  予備コンタクトプラグ
１０９ｂ  予備ラインパターン
１１０、１５０  第１配線
１１０ａ、１５０ａ  第１コンタクトプラグ
１１０ｂ、１５０ｂ  第１導電性ライン
１１２、３０８、３４０  金属膜
１１６、２２６  層間絶縁膜
１２０、２２８  フォトレジストパターン
１２２、１５６、２３０  第２コンタクトホール
１２４、２３２  内壁スペーサ
１２６、１６０、３１２  第２コンタクトプラグ
２０２  素子分離用トレンチ
２０４  素子分離膜パターン
１４６、２０６  トレンチ
２０８、２５０  ゲート酸化膜
２１０、２５２  導電膜パターン
２１４ａ、２１４ｂ  不純物領域
１０２、２１８、２７０  エッチング阻止膜
２２４  ビットライン構造物
２２４ａ、２７２ａ  ビットラインコンタクト
２２２、２２４ｂ、２７２ｂ  ビットライン
２３４、２７８  ストレージノードコンタクト
２３５  絶縁パターン
２５６、３３４  スペーサ
２６０ａ  第１コンタクトパッド
２６０ｂ  第２コンタクトパッド
３０４、３３９  第２ゲート電極
３３６ａ  第３不純物領域
３３６ｂ  第４不純物領域
３３８、３４２ａ、３４２ｂ  金属シリサイド
Ａ  アクティブ領域
Ｓ  金属シリサイド
【図１】
2011086941.tif 000003
【図２】
2011086941.tif 000004
【図３】
2011086941.tif 000005
【図４】
2011086941.tif 000006
【図５】
2011086941.tif 000007
【図６】
2011086941.tif 000008
【図７】
2011086941.tif 000009
【図８】
2011086941.tif 000010
【図９】
2011086941.tif 000011
【図１０】
2011086941.tif 000012
【図１１】
2011086941.tif 000013
【図１２】
2011086941.tif 000014
【図１３】
2011086941.tif 000015
【図１４】
2011086941.tif 000016
【図１５】
2011086941.tif 000017
【図１６】
2011086941.tif 000018
【図１７】
2011086941.tif 000019
【図１８】
2011086941.tif 000020
【図１９】
2011086941.tif 000021
【図２０】
2011086941.tif 000022
【図２１】
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【図２２】
2011086941.tif 000024
【図２３】
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【図２４】
2011086941.tif 000026
【図２５】
2011086941.tif 000027
【図２６】
2011086941.tif 000028
【図２７】
2011086941.tif 000029
【図２８】
2011086941.tif 000030
【図２９】
2011086941.tif 000031
【図３０】
2011086941.tif 000032
【図３１】
2011086941.tif 000033
【図３２】
2011086941.tif 000034
【図３３】
2011086941.tif 000035
【図３４】
2011086941.tif 000036
【図３５】
2011086941.tif 000037
【図３６】
2011086941.tif 000038
【図３７】
2011086941.tif 000039
【図３８】
2011086941.tif 000040
【図３９】
2011086941.tif 000041
【図４０】
2011086941.tif 000042
【図４１】
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【図４２】
2011086941.tif 000044
【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
2011086941.tif 000050
【図４９】
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【図５０】
2011086941.tif 000052
【図５１】
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【図５２】
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【図５３】
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【図５４】
2011086941.tif 000056
【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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