(57)【要約】【課題】柱状に加工されたメモリセルの上層配線の延在方向と直交する方向への縒れや倒れを抑制することができる不揮発性記憶装置を提供することを目的とする。【解決手段】第１の方向に延在する第１の配線と、第１の配線よりも上に形成され、第２の方向に延在する第２の配線と、第２の配線よりも上に形成され、第１の方向に延在する第３の配線と、第１の配線と第２の配線とが交差する位置に配置される、抵抗変化素子１３と整流素子１２とを含む柱状構造の第１のメモリセルＭＣと、第２の配線と第３の配線とが交差する位置に配置される、抵抗変化素子１３と整流素子１２とを含む柱状構造の第２のメモリセルＭＣと、を備え、第１および第２のメモリセルＭＣは、第１および第２の方向で作られる平面内でのサイズが方向によって異なり、サイズが最も長い長径の方向をメモリセルＭＣに接続される下層の配線の延在方向と対応させて配置される。【選択図】図１
2011029462.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の配線よりも上に形成され、第２の方向に延在する第２の配線と、
前記第２の配線よりも上に形成され、前記第１の方向に延在する第３の配線と、
前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される、不揮発性記憶素子と整流素子とを含む柱状構造の第１の不揮発性メモリセルと、
前記第２の配線と前記第３の配線とが交差する位置に前記第２の配線と前記第３の配線の間に挟持されるように配置される、不揮発性記憶素子と整流素子とを含む柱状構造の第２の不揮発性メモリセルと、
を備え、
前記第１および第２の不揮発性メモリセルは、前記第１および第２の方向で作られる平面内でのサイズが方向によって異なり、サイズが最も長い長径の方向を前記不揮発性メモリセルに接続される下層の配線の延在方向と対応させて配置されることを特徴とする不揮発性記憶装置。
【請求項２】
前記長径の方向は、前記下層の配線の延在方向に対して±３０°の範囲にあることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記不揮発性メモリセルの前記第１および第２の方向で作られる平面形状は、楕円状または長方形状であることを特徴とする請求項１または２に記載の不揮発性記憶装置。
【請求項４】
第１の方向に延在する複数の第１の配線が形成された第１の層間絶縁膜上に、第１の整流層、第１の不揮発性記憶層を含む第１の積層膜を形成する第１の工程と、
前記第１の積層膜上に、前記第１の方向と交差する第２の方向に比して前記第１の方向が長尺となる形状のパターンが前記複数の第１の配線上で二次元的に配置された第１のマスクパターンを形成する第２の工程と、
前記第１のマスクパターンを用いて、前記第１の積層膜をエッチングし、整流素子と不揮発性記憶素子とを含む柱状構造の第１のメモリセルを形成する第３の工程と、
柱状構造の前記第１のメモリセル間を第２の層間絶縁膜で埋め込み、前記第１のメモリセルの表面が露出するまで平坦化する第４の工程と、
前記第１のメモリセル間を前記第２の方向に結ぶ複数の第２の配線と、前記複数の第２の配線間を絶縁する第３の層間絶縁膜と、を形成する第５の工程と、
前記複数の第２の配線が形成された前記第３の層間絶縁膜上に、第２の整流層、第２の不揮発性記憶層を含む第２の積層膜を形成する第６の工程と、
前記第２の積層膜上に、前記第１の方向に比して前記第２の方向が長尺となる形状のパターンが前記複数の第２の配線上で二次元的に配置された第２のマスクパターンを形成する第７の工程と、
前記第２のマスクパターンを用いて、前記第２の積層膜をエッチングし、整流素子と不揮発性記憶素子とを含む柱状構造の第２のメモリセルを形成する第８の工程と、
柱状構造の前記第２のメモリセル間を第４の層間絶縁膜で埋め込み、前記第２のメモリセルの表面が露出するまで平坦化する第９の工程と、
前記第２のメモリセル間を前記第１の方向に結ぶ複数の第３の配線を形成する第１０の工程と、
を含むことを特徴とする不揮発性記憶装置の製造方法。
【請求項５】
前記第２および第７の工程で、前記パターンの長径の方向は、前記パターンを用いてエッチングする前記積層膜の直下の配線の延在方向に対して±３０°の範囲となるようにパターンを形成することを特徴とする請求項４に記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置として、電気的に書換え可能な抵抗変化素子の抵抗値情報、たとえば高抵抗状態と低抵抗状態と、を不揮発に記憶するＲｅＲＡＭ（Resistive  Random  Access  Memory）が注目されている。このようなＲｅＲＡＭは、たとえば、記憶素子としての抵抗変化素子と、ダイオードなどの整流素子とが直列に接続された抵抗変化型メモリセルが、第１の方向に並行して延在する複数のビット線と、第１の方向に垂直な第２の方向に並行して延在する複数のワード線との交差部に、アレイ状に配列して構成される（たとえば、非特許文献１参照）。この抵抗変化素子としては、たとえば、電圧値と印加時間の制御によって、高抵抗状態と低抵抗状態とを切り換えることができるＮｉＯなどの金属酸化物を挙げることができる。
【０００３】
このようなＲｅＲＡＭは、第１の方向に並行して延在する複数の第１の配線と、第１の方向に垂直な第２の方向に並行して延在する第２の配線との交差部に、ダイオード層とアンチフューズとなる絶縁層とが直列に接続された柱状構造を有する従来のField-Programmable  ROMと同様の方法で形成することができる（たとえば、非特許文献２参照）。非特許文献２では、第１の配線が形成された絶縁膜上に、シリコン膜を堆積し、ＰＩＮ接合を有するダイオード層を形成する。ついで、ダイオード層上に塗布したレジストが所望のパターンとなるようにフォトリソグラフィ技術で露光、現像を行ってマスクを形成した後、反応性イオンエッチング（Reactive  Ion  Etching、以下、ＲＩＥという）法による異方性エッチングによってダイオード層を真円の柱状にエッチングする。このときダイオード層は、第１の配線上に位置するようにエッチングされる。ついで、柱状のダイオード層間を埋めるように層間絶縁膜を形成した後、ダイオード層の上層に数ｎｍのＳｉＯ2膜からなる絶縁層を形成する。その後、柱状のダイオード層と絶縁層の積層構造上に第２の配線を形成し、Field-Programmable  ROMを形成している。
【０００４】
ＲｅＲＡＭについても、この非特許文献２の製造方法と同じように、抵抗変化素子となる抵抗変化層と整流素子となる整流層とを、第１の配線が形成された絶縁膜上に積層させた後、真円の柱状のメモリセルに加工し、メモリセル間を層間絶縁膜で埋め込み、メモリセルの上部に第２の配線を形成することで、製造することができる。
【０００５】
しかし、上記の方法では、メモリセルは真円の柱状形状を有しているため、ＲＩＥ処理時や後処理時、層間絶縁膜成膜時などの処理工程であらゆる方向にランダムにメモリセルが縒れたり、倒れたりしてしまうという問題点があった。そして、メモリセルが、上層に形成される第２の配線の延在方向と直交する方向に縒れたり、倒れたりした場合には、メモリセルと第２の配線との間の接触不良が懸念される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Myoung-Jae  Lee;  Youngsoo  Park;  Bo-Soo  Kang;  Seung-Eon  Ahn;  Changbum  Lee;  Kihwan  Kim;  Wenxu  Xianyu;  Stefanovich,  G.;  Jung-Hyun  Lee;  Seok-Jae  Chung;  Yeon-Hee  Kim;  Chang-Soo  Lee;  Jong-Bong  Park;  In-Kyeong  Yoo,  "2-stack  1D-1R  Cross-point  Structure  with  Oxide  Diodes  as  Switch  Elements  for  High  Density  Resistance  RAM  Applications,",  IEEE,  pp.771-774,  2007
【非特許文献２】S.B.  Herner,  A.  Bandyopadhyay,  S.V.  Dunton,  V.  Eckert,  J.  Gu,  K.J.  Hsia,  S.  Hu,  C.  Jahn,  D.  Kidwell,  M.  Konevecki,  M.  Mahajani,  K.  Park,  C.  Petti,  S.R.  Radigan,  U.  Raghuram,  J.  Vienna,  M.A.  Vyvoda,  "Vertical  p-i-n  polysilicon  diode  with  antifuse  for  stackable  field-programmable  ROM",  Electron  Device  Letters,  IEEE,  vol.25,  no.5,  pp.  271-273,  May  2004
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、柱状に加工されたメモリセルの上層配線の延在方向と直交する方向への縒れや倒れを抑制することができる不揮発性記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１の方向に延在する第１の配線と、前記第１の配線よりも上に形成され、第２の方向に延在する第２の配線と、前記第２の配線よりも上に形成され、前記第１の方向に延在する第３の配線と、前記第１の配線と前記第２の配線とが交差する位置に前記第１の配線と前記第２の配線の間に挟持されるように配置される、不揮発性記憶素子と整流素子とを含む柱状構造の第１の不揮発性メモリセルと、前記第２の配線と前記第３の配線とが交差する位置に前記第２の配線と前記第３の配線の間に挟持されるように配置される、不揮発性記憶素子と整流素子とを含む柱状構造の第２の不揮発性メモリセルと、を備え、前記第１および第２の不揮発性メモリセルは、前記第１および第２の方向で作られる平面内でのサイズが方向によって異なり、サイズが最も長い長径の方向を前記不揮発性メモリセルに接続される下層の配線の延在方向と対応させて配置されることを特徴とする不揮発性記憶装置が提供される。
【０００９】
また、本発明の一態様によれば、第１の方向に延在する複数の第１の配線が形成された第１の層間絶縁膜上に、第１の整流層、第１の不揮発性記憶層を含む第１の積層膜を形成する第１の工程と、前記第１の積層膜上に、前記第１の方向と交差する第２の方向に比して前記第１の方向が長尺となる形状のパターンが前記複数の第１の配線上で二次元的に配置された第１のマスクパターンを形成する第２の工程と、前記第１のマスクパターンを用いて、前記第１の積層膜をエッチングし、整流素子と不揮発性記憶素子とを含む柱状構造の第１のメモリセルを形成する第３の工程と、柱状構造の前記第１のメモリセル間を第２の層間絶縁膜で埋め込み、前記第１のメモリセルの表面が露出するまで平坦化する第４の工程と、前記第１のメモリセル間を前記第２の方向に結ぶ複数の第２の配線と、前記複数の第２の配線間を絶縁する第３の層間絶縁膜と、を形成する第５の工程と、前記複数の第２の配線が形成された前記第３の層間絶縁膜上に、第２の整流層、第２の不揮発性記憶層を含む第２の積層膜を形成する第６の工程と、前記第２の積層膜上に、前記第１の方向に比して前記第２の方向が長尺となる形状のパターンが前記複数の第２の配線上で二次元的に配置された第２のマスクパターンを形成する第７の工程と、前記第２のマスクパターンを用いて、前記第２の積層膜をエッチングし、整流素子と不揮発性記憶素子とを含む柱状構造の第２のメモリセルを形成する第８の工程と、柱状構造の前記第２のメモリセル間を第４の層間絶縁膜で埋め込み、前記第２のメモリセルの表面が露出するまで平坦化する第９の工程と、前記第２のメモリセル間を前記第１の方向に結ぶ複数の第３の配線を形成する第１０の工程と、を含むことを特徴とする不揮発性記憶装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、柱状に加工されたメモリセルの上層配線の延在方向と直交する方向への縒れや倒れを抑制することができるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、実施の形態による不揮発性記憶装置の構成を模式的に示す図である。
【図２】図２は、図１の不揮発性記憶装置のメモリセルアレイの平面の状態を模式的に示す図である。
【図３−１】図３−１は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図３−２】図３−２は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図３−３】図３−３は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図３−４】図３−４は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図３−５】図３−５は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図３−６】図３−６は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図３−７】図３−７は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図３−８】図３−８は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図３−９】図３−９は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図３−１０】図３−１０は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図３−１１】図３−１１は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１１）。
【図４】図４は、この実施の形態のメモリセルと上層配線との関係を模式的に示す平面図である。
【図５】図５は、円柱状のメモリセルと上層配線との関係を模式的に示す平面図である。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性記憶装置およびその製造方法を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性記憶装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１３】
図１は、実施の形態による不揮発性記憶装置の構成を模式的に示す図であり、（ａ）は、不揮発性記憶装置の斜視図であり、（ｂ）は、（ａ）のＡ−Ａ断面図であり、（ｃ）は、（ａ）のＢ−Ｂ断面図である。また、図２は、図１の不揮発性記憶装置のメモリセルアレイの平面の状態を模式的に示す図であり、（ａ）は、１層目と３層目のメモリセルアレイの平面図を示し、（ｂ）は、２層目と４層目のメモリセルアレイの平面図を示している。なお、これらの図において、ワード線の延在方向をＸ方向とし、ビット線の延在方向をＹ方向としている。
【００１４】
図１に示されるように、この不揮発性記憶装置は、Ｘ方向に並行して延在する複数のワード線ＷＬ１１，ＷＬ１２，・・・と、ワード線ＷＬ１１，ＷＬ１２，・・・とは異なる高さにＹ方向に並行して延在する複数のビット線ＢＬ１１，ＢＬ１２，・・・とが、互いに交差して配設され、これらの各交差部に整流素子１２と、不揮発性記憶素子としての抵抗変化素子１３とが直列に接続された楕円柱状の不揮発性メモリセルとしての抵抗変化型メモリセル（以下、単にメモリセルともいう）ＭＣが配置される。ここでは、この２次元的に配置された抵抗変化型メモリセルＭＣが、高さ方向に隣接するメモリセルＭＣのワード線ＷＬまたはビット線ＢＬを共有しながら、高さ方向に複数積み重なった構成を有する。なお、ワード線ＷＬ、ビット線ＢＬおよびメモリセルＭＣ間には層間絶縁膜２０が埋め込まれている。
【００１５】
たとえば、図１で、最下層のＸ方向に延在するワード線ＷＬ１１，ＷＬ１２，ＷＬ１３と、その上層にＹ方向に延在するビット線ＢＬ１１，ＢＬ１２，ＢＬ１３との間の各交差位置には、第１のメモリ層として、整流素子１２と抵抗変化素子１３とが直列に接続されたメモリセルＭＣが配置されている。また、ビット線ＢＬ１１，ＢＬ１２，ＢＬ１３と、その上層にＸ方向に延在するワード線ＷＬ２１，ＷＬ２２，ＷＬ２３との間の各交差位置には、第２のメモリ層として、整流素子１２と抵抗変化素子１３とが直列に接続されたメモリセルＭＣが配置されている。ここで、ワード線ＷＬ２１，ＷＬ２２，ＷＬ２３のＸＹ面内における位置は、下層のワード線ＷＬ１１，ＷＬ１２，ＷＬ１３のＸＹ面内における位置とほぼ一致している。また、ビット線ＢＬ１１，ＢＬ１２，ＢＬ１３は、第１のメモリ層と第２のメモリ層のビット線として共有されている。
【００１６】
さらに、ワード線ＷＬ２１，ＷＬ２２，ＷＬ２３と、その上層にＹ方向に延在するビット線ＢＬ２１，ＢＬ２２，ＢＬ２３との間の各交差位置には、第３のメモリ層として、整流素子１２と抵抗変化素子１３とが直列に接続されたメモリセルＭＣが配置されている。ここで、ビット線ＢＬ２１，ＢＬ２２，ＢＬ２３のＸＹ面内における位置は、下層のビット線ＢＬ１１，ＢＬ１２，ＢＬ１３のＸＹ面内における位置とほぼ一致している。また、ワード線ＷＬ２１，ＷＬ２２，ＷＬ２３は、第２のメモリ層と第３のメモリ層のワード線として共有されている。
【００１７】
同様に、ビット線ＢＬ２１，ＢＬ２２，ＢＬ２３と、その上層にＸ方向に延在するワード線ＷＬ３１，ＷＬ３２，ＷＬ３３との間の各交差位置には、第４のメモリ層として、整流素子１２と抵抗変化素子１３とが直列に接続されたメモリセルＭＣが配置されている。ここで、ワード線ＷＬ３１，ＷＬ３２，ＷＬ３３のＸＹ面内における位置は、下層のワード線ＷＬ２１，ＷＬ２２，ＷＬ２３（ＷＬ１１，ＷＬ１２，ＷＬ１３）のＸＹ面内における位置とほぼ一致している。また、ビット線ＢＬ２１，ＢＬ２２，ＢＬ２３は、第３のメモリ層と第４のメモリ層のビット線として共有されている。
【００１８】
このようにして、Ｘ方向に延在するワード線ＷＬとＹ方向に延在するビット線ＢＬとが互いに交互に高さ方向に積層され、これらの配線の交差位置にメモリセルＭＣを形成することによって、３次元的に積層された不揮発性記憶装置が形成される。
【００１９】
つぎに、メモリセルの詳細な構成について説明する。ビット線ＢＬとワード線ＷＬとが交差する領域には、バリアメタル膜１１、整流素子１２、抵抗変化素子１３およびキャップ膜１４が順に積層した抵抗変化型メモリセルＭＣが、ビット線ＢＬとワード線ＷＬによって挟持される。
【００２０】
ビット線ＢＬとワード線ＷＬは、たとえばともにタングステン膜からなり、上記したようにそれぞれＹ方向およびＸ方向に延在して複数設けられる。また、バリアメタル膜１１は、下層のビット線ＢＬまたはワード線ＷＬと整流素子１２との間の密着性を高めるために設けられる導電性材料からなる層であり、たとえば、厚さ５ｎｍのＴｉＮ膜によって構成される。
【００２１】
整流素子１２は、整流作用を有する材料からなり、バリアメタル膜１１上に形成される。整流素子１２として、ＰＩＮ構造を有するシリコン層を例示することができ、たとえばビット線ＢＬ側から厚さ約２０ｎｍのＰ型ポリシリコン膜１２Ｐ、厚さ約１１０ｎｍのＩ型ポリシリコン膜１２Ｉ、厚さ約２０ｎｍのＮ型ポリシリコン膜１２Ｎを順に積層させたポリシリコン膜や、厚さ約２０ｎｍのＮ型ポリシリコン膜１２Ｎ、厚さ約１１０ｎｍのＩ型ポリシリコン膜１２Ｉ、厚さ約２０ｎｍのＰ型ポリシリコン膜１２Ｐを順に積層させたポリシリコン膜を用いることができる。なお、この実施の形態では、上下に隣接するメモリセル間でビット線ＢＬまたはワード線ＷＬを共有する構造となっているので、電流を流す方向に応じて積層状態が変えられる。すなわち、整流素子１２のうち、ビット線ＢＬに近い側にＰ型ポリシリコン膜１２Ｐを配置している。
【００２２】
抵抗変化素子１３は、電圧値と印加時間の制御により、高抵抗状態と低抵抗状態とを切り換えることができる抵抗変化材料によって構成される。この抵抗変化材料として、たとえば、Ｃ，ＮｂＯx，ＴｉドープＮｉＯx，ＣｒドープＳｒＴｉＯ3-x，ＮｂドープＳｒＴｉＯ3-x，ＭｎＯx，ＦｅＯx，ＣｏＯx，ＬａＯx，ＰｒＯx，ＰｒxＣａyＭｎＯz，ＺｒＯx，ＮｉＯx，ＺｎＯx，ＴｉＯx，ＴｉＯxＮy，ＣｕＯx，ＧｄＯx，ＣｕＴｅx，ＨｆＯx，ＺｎＭｎxＯyおよびＺｎＦｅxＯyからなる群から選択される少なくとも１つの材料を使用することができる。また、両端に印加された電圧で発生するジュール熱によって、その抵抗状態が変化するカルコゲナイド系のＧＳＴ（ＧｅＳｂxＴｅy），ＮドープＧＳＴ，ＯドープＧＳＴ，ＧｅＳｂ，ＩｎＧｅxＴｅyなども用いることができる。ここでは、抵抗変化素子１３として厚さ５〜２０ｎｍのＮｉＯ膜を用いるものとする。
【００２３】
キャップ膜１４は、抵抗変化型メモリセルＭＣと上層のワード線ＷＬまたはビット線ＢＬとを接続するために、プロセス上導入される導電性材料からなる膜である。ここでは、キャップ膜１４として、Ｗ膜を用いるものとする。以上のように、整流素子１２と抵抗変化素子１３が積層された構造を含むことで抵抗変化型メモリセルＭＣが構成される。なお、この実施の形態では、バリアメタル膜１１からキャップ膜１４までをメモリセルＭＣということにする。
【００２４】
ビット線ＢＬとワード線ＷＬに挟まれるメモリセルＭＣは、楕円柱状に加工される。ただし、この楕円柱状のメモリセルの長径の方向は、その直下の配線の延在方向に対応するように設定されており、換言すれば下の配線がビット線ＢＬであるかワード線ＷＬであるかによって異ならせている。
【００２５】
具体的には、基板面に平行な面において、楕円柱状のメモリセルＭＣは、長径が下層の配線の延在方向と一致するように、短径が上層の配線層の延在方向と一致するように配置される。たとえば、図１の第１と第３のメモリ層では、下層の配線はＸ方向に延在するワード線ＷＬ１１，ＷＬ１２，ＷＬ１３，ＷＬ２１，ＷＬ２２，ＷＬ２３であり、上層の配線はＹ方向に延在するビット線ＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ２１，ＢＬ２２，ＢＬ２３である。そのため、図２（ａ）に示されるように、長径がＸ方向となるように楕円柱状のメモリセルＭＣが配置される。一方、図１の第２と第４のメモリ層では、下層の配線はＹ方向に延在するビット線ＢＬ１１，ＢＬ１２，ＢＬ１３，ＢＬ２１，ＢＬ２２，ＢＬ２３であり、上層の配線は、Ｘ方向に延在するワード線ＷＬ２１，ＷＬ２２，ＷＬ２３，ＷＬ３１，ＷＬ３２，ＷＬ３３である。そのため、図２（ｂ）に示されるように、長径がＹ方向となるように楕円柱状のメモリセルＭＣが配置される。
【００２６】
このように楕円柱状のメモリセルＭＣを上下の配線方向に応じて配置することで、メモリセルＭＣは、短径方向に比して長径方向に縒れ難くまた倒れ難くなる。つまり、上層配線の幅方向にメモリセルが極端に縒れたり倒れたりすることがないので、メモリセルＭＣと上層配線との間の接触性を高めることが可能となる。
【００２７】
つぎに、このような構造の不揮発性記憶装置の製造方法について説明する。図３−１〜図３−１１は、この実施の形態による不揮発性記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において（ａ）は、Ｘ方向に垂直な方向の断面図であり、（ｂ）は、Ｘ方向に平行な方向の断面図であり、（ｃ）は上面図である。ここでは、Ｙ方向に延在する配線をビット線ＢＬとし、Ｘ方向に延在する配線をワード線ＷＬとして説明を行う。
【００２８】
まず、図３−１に示されるように、図示しないＳｉ基板などの基板上に第１の層間絶縁膜１０１を形成し、この第１の層間絶縁膜１０１にＹ方向に延在する第１の配線（ビット線ＢＬ）を形成するための配線用溝１０２を形成する。ついで、配線用溝１０２の側面と底面を被覆するようにＴｉＮからなる厚さ１０ｎｍのバリアメタル膜１０３を第１の層間絶縁膜１０１上に形成し、さらにバリアメタル膜１０３上にＷ膜からなる導電層を形成する。その後、ＣＭＰ（Chemical  Mechanical  Polishing）法で配線用溝１０２間の第１の層間絶縁膜１０１が露出するまで平坦化を行うことによって、第１の配線１０４が形成される。なお、この第１の層間絶縁膜１０１の下層の基板には、ＣＭＯＳ（Complementary  Metal-Oxide  Semiconductor）トランジスタなどの素子が形成されている。
【００２９】
ついで、図３−２に示されるように、第１の配線１０４が形成された第１の層間絶縁膜１０１上に、バリアメタル膜１１１、整流層１１２、抵抗変化層１１３、キャップ膜１１４およびマスク層を順に形成する。具体的には、まず、第１の配線１０４が形成された第１の層間絶縁膜１０１上に、スパッタ法などの方法によって、５ｎｍの厚さのＴｉＮ膜からなるバリアメタル膜１１１を形成する。また、バリアメタル膜１１１上に、ＣＶＤ（Chemical  Vapor  Deposition）法などの成膜法によって、厚さ約２０ｎｍのＰ型ポリシリコン膜１１２Ｐ、厚さ約１１０ｎｍのＩ型ポリシリコン膜１１２Ｉおよび厚さ約２０ｎｍのＮ型ポリシリコン膜１１２Ｎを順に堆積させて、整流層１１２を形成する。Ｐ型ポリシリコン膜１１２Ｐは、Ｂ（ホウ素）などのＰ型不純物を導入しながらシリコン膜を堆積することによって得られ、Ｉ型ポリシリコン膜１１２Ｉは、不純物を導入しない環境でシリコン膜を堆積することによって得られ、Ｎ型ポリシリコン膜１１２Ｎは、Ｐ（リン）などのＮ型不純物を導入しながらシリコン膜を堆積することによって得られる。
【００３０】
さらに、整流層１１２上に、ＣＶＤ法などの方法によって、５〜２０ｎｍの厚さのＮｉＯ膜からなる抵抗変化層１１３を形成し、続けて、スパッタ法などの成膜法によって、Ｗ膜からなるキャップ膜１１４を形成する。その後、キャップ膜１１４上にＣＶＤ法などの成膜法によってＴＥＯＳやＳｉＨ4を原料として用いて形成したＳｉＯ2などからなるハードマスク膜１１５と、有機膜１１６を順に形成する。ここでは、ハードマスク膜１１５と有機膜１１６の厚さを、これらをマスクとしてバリアメタル膜１１１、整流層１１２、抵抗変化層１１３およびキャップ膜１１４を後のエッチング工程でエッチングすることができる厚さに設定している。なお、場合によっては、ハードマスク膜１１５を省略してもよい。
【００３１】
ついで、リソグラフィ法によって有機膜１１６のパターニングを行い、Ｙ方向が長尺となるようなパターンを形成する。ここでは、図示しない楕円形状のレジストパターンを形成し、その後、図３−３に示されるように、ＲＩＥ法などのドライエッチング法によって、レジストパターンを有機膜１１６に転写する。これによって、有機膜１１６は楕円形状にパターニングされる。なお、楕円形状のパターンは、下層の第１の配線１０４の形成位置に対応する位置に形成される。
【００３２】
その後、図３−４に示されるように、楕円形状にパターニングされた有機膜１１６をマスクとして、ＲＩＥ法などのドライエッチング法によって、ハードマスク膜１１５、キャップ膜１１４、抵抗変化層１１３、整流層１１２およびバリアメタル膜１１１をエッチングして、楕円柱状のメモリセルパターンが二次元的に配置されたメモリセルアレイパターンを形成する。上記したように、このときのメモリセルの平面形状はＹ方向を長径とする楕円形状となっている。また、エッチングによって、メモリセルの縒れや倒れが発生するが、長径方向には縒れや倒れが発生し難いので、長径に垂直な方向、すなわち短径の方向に、縒れや倒れが主に発生する。図３−４（ｃ）の平面図において、メモリセルパターンは、Ｘ方向に縒れたり倒れたりしているが、Ｙ方向への変位はほとんどない。なお、図３−４（ｃ）の平面図において、点線は、楕円形状にパターニングされた有機膜１１６の位置を示している。
【００３３】
その後、図３−５に示されるように、塗布法などによって、メモリセル間を埋めるようにＢＰＳＧ（Boron  Phosphorus  Silicate  Glass）膜やポリシラザンなどからなる第２の層間絶縁膜１１７を形成する。そして、キャップ膜１１４が露出するまでＣＭＰ法によって、第２の層間絶縁膜１１７の上面を除去し、平坦化する。
【００３４】
ついで、図３−６に示されるように、キャップ膜１１４が露出した第２の層間絶縁膜１１７上に、ＣＶＤ法または塗布法などによって、第３の層間絶縁膜１２１を形成する。その後、公知のリソグラフィ技術とドライエッチング法によって、厚さ約１００ｎｍの第２の配線の鋳型となる深さ１００ｎｍのＸ方向に延在した複数の配線用溝１２２を第３の層間絶縁膜１２１に形成する。この配線用溝１２２は、Ｘ方向に隣接するメモリセル間を結ぶように、また第３の層間絶縁膜１２１を貫通するように、第３の層間絶縁膜１２１に形成される。
【００３５】
ついで、配線用溝１２２の底面と側面を覆うように第３の層間絶縁膜１２１上に厚さ１０ｎｍの窒化チタン膜からなるバリアメタル膜１２３をスパッタ法によって形成する。さらに、バリアメタル膜１２３上に、バリアメタル膜１２３が形成された配線用溝１２２内を埋め込むようにＣＶＤ法やメッキ法によってＷ膜からなる導電層を形成する。その後、ＣＭＰ法で配線用溝１２２間の領域で第３の層間絶縁膜１２１が露出するまで導電層とバリアメタル膜１２３を研磨するとともに平坦化する。これによって、第３の層間絶縁膜１２１内にＸ方向に延在する第２の配線（ワード線）１２４が形成される。以上によって、第１の配線１０４と第２の配線１２４との間に１層目のメモリセルが形成される。
【００３６】
ついで、図３−７に示されるように、第２の配線１２４が形成された第３の層間絶縁膜１２１上に、バリアメタル膜１３１、整流層１３２、抵抗変化層１３３、キャップ膜１３４およびマスク層を順に形成する。ここでは、バリアメタル膜１３１として５ｎｍの厚さのＴｉＮ膜を形成し、整流層１３２として、厚さ約２０ｎｍのＮ型ポリシリコン膜１３２Ｎ、厚さ約１１０ｎｍのＩ型ポリシリコン膜１３２Ｉおよび厚さ約２０ｎｍのＰ型ポリシリコン膜１３２Ｐの積層膜を形成し、抵抗変化層１３３として、５〜２０ｎｍの厚さのＮｉＯ膜を形成し、キャップ膜１３４としてＷ膜を形成し、マスク層としてＳｉＯ2膜などからなるハードマスク膜１３５および有機膜１３６の積層膜を形成する。
【００３７】
なお、これらの膜は、１層目のメモリセルの場合と同様にして形成される。また、ここでは、整流層１３２は１層目のメモリセルのときとは異なり、下からＮ層／Ｉ層／Ｐ層の順に積層させている。これは、すべてのメモリセルにおいて、ワード線からビット線の方向にのみ電流を流すようにするためである。さらに、ハードマスク膜１３５と有機膜１３６の厚さを、これらをマスクとしてバリアメタル膜１３１、整流層１３２、抵抗変化層１３３およびキャップ膜１３４を後のエッチング工程でエッチングすることができる厚さに設定している。また、場合によっては、ハードマスク膜１３５を省略してもよい。
【００３８】
ついで、リソグラフィ法によって有機膜１３６のパターニングを行い、下層の第２の配線１２４の延在方向であるＸ方向が長尺となるようなパターンを形成する。ここでは、図示しない楕円形状のレジストパターンを形成し、その後、図３−８に示されるように、ＲＩＥ法などのドライエッチング法によって、レジストパターンを有機膜１３６に転写する。これによって、有機膜１３６は楕円形状にパターニングされる。
【００３９】
その後、図３−９に示されるように、楕円形状にパターニングされた有機膜１３６をマスクとして、ＲＩＥ法などのドライエッチング法によって、ハードマスク膜１３５、キャップ膜１３４、抵抗変化層１３３、整流層１３２およびバリアメタル膜１３１をエッチングして、楕円柱状のメモリセルパターンが二次元的に配置されたメモリセルアレイパターンを形成する。上記したように、このときのメモリセルの平面形状はＸ方向を長径とする楕円形状となっている。また、エッチングによって、メモリセルの縒れや倒れが発生するが、長径方向には縒れや倒れが発生し難い一方、長径に垂直な方向、すなわち短径の方向に、縒れや倒れが主に発生する。図３−９（ｃ）の平面図において、メモリセルパターンは、Ｙ方向に縒れたり倒れたりしているが、Ｘ方向への変位はほとんどない。なお、図３−９（ｃ）の平面図において、点線は、楕円形状にパターニングされた有機膜１３６の位置を示している。
【００４０】
その後、図３−１０に示されるように、塗布法などによって、メモリセル間を埋めるようにＢＰＳＧ膜やポリシラザンなどからなる第４の層間絶縁膜１３７を形成する。そして、キャップ膜１３４が露出するまでＣＭＰ法によって、第４の層間絶縁膜１３７の上面を除去し、平坦化させる。
【００４１】
ついで、図３−１１に示されるように、キャップ膜１３４が露出した第４の層間絶縁膜１３７上に、ＣＶＤ法または塗布法などによって、たとえば厚さ１００ｎｍの第５の層間絶縁膜１４１を形成する。その後、公知のリソグラフィ技術とドライエッチング法によって、第３の配線の鋳型となる深さ１００ｎｍのＹ方向に延在した複数の配線用溝１４２を第５の層間絶縁膜１４１に形成する。この配線用溝１４２は、Ｙ方向に隣接するメモリセル間を結ぶように、また第５の層間絶縁膜１４１を貫通するように、第５の層間絶縁膜１４１に形成される。
【００４２】
ついで、配線用溝１４２の底面と側面を覆うように第５の層間絶縁膜１４１上に、厚さ１０ｎｍの窒化チタン膜からなるバリアメタル膜１４３をスパッタ法によって形成する。さらに、バリアメタル膜１４３上に、バリアメタル膜１４３が形成された配線用溝１４２内を埋め込むようにＣＶＤ法によってＷ膜からなる導電層を形成する。その後、ＣＭＰ法によって、配線用溝１４２間の領域で第５の層間絶縁膜１４１が露出するまで導電層とバリアメタル膜１４３を研磨するとともに平坦化する。これによって、第５の層間絶縁膜１４１内にＹ方向に延在する第３の配線（ビット線）１４４が形成される。以上によって、第２の配線１２４と第３の配線１４４との間に２層目のメモリセルが形成される。
【００４３】
以上の処理工程によって、高さ方向にメモリセルが２層積層された構造の不揮発性記憶装置が形成される。なお、２層よりも多層にされた構造の不揮発性記憶装置を形成する場合には、上記した手順を繰り返し実行すればよい。
【００４４】
また、上述した説明では、下層の配線上に、整流素子と抵抗変化素子とがこの順で積層される場合を示したが、下層の配線上に抵抗変化素子と整流素子の順に積層されるようにしてもよい。さらに、整流層としてＰＩＮ接合構造の半導体層を用いる場合を示したが、ＰＮ接合構造の半導体層を用いてもよいし、ショットキー接合を用いてもよい。
【００４５】
また、上述した説明では、高さ方向に隣接するメモリセル間でビット線またはワード線を共有する構造としたが、高さ方向に隣接するメモリセル間でビット線またはワード線を共有しない構造としてもよい。この場合には、高さ方向に隣接するメモリセルそれぞれにワード線とビット線が設けられることになる。
【００４６】
図４は、この実施の形態のメモリセルと上層配線との関係を模式的に示す平面図であり、図５は、円柱状のメモリセルと上層配線との関係を模式的に示す平面図である。図４（ａ）は、上記の製造工程における１層目のメモリセルと第２の配線１２４との配置関係を示す図であり、図４（ｂ）は、同じく２層目のメモリセルと第３の配線１４４との配置関係を示す図である。なお、図４（ａ）、（ｂ）において、上層配線は点線で示されている。
【００４７】
図４（ａ）に示されるように、１層目のメモリセルは、下層の第１の配線１０４の延在方向であるＹ方向が長径の方向となるように楕円柱状に形成される。そのため、ドライエッチング処理時に、短径方向のＸ方向に比して長径方向には縒れや倒れが発生しにくい。つまり、同じ第２の配線１２４で接続される１層目のメモリセルの上面（キャップ膜１１４）のＹ方向の形成位置は、ほぼ同じ位置となっている。また、メモリセル間に塗布系のＢＰＳＧ膜やポリシラザンなどの第２の層間絶縁膜１１７を形成した場合にも、塗布膜のストレスによってメモリセルの上面（キャップ膜１１４）の位置がＹ方向に大きくずれることはない。その結果、１層目のメモリセル上に第２の配線１２４を形成した場合に、第２の配線１２４は、メモリセルとの接触面積を大きく確保することが可能となる。
【００４８】
これは、図４（ｂ）に示される２層目のメモリセルについても同様である。２層目のメモリセルでは、下層の第２の配線１２４の延在方向であるＸ方向が長径の方向となるように楕円柱状に形成される。これによって、ドライエッチング時や第４の層間絶縁膜１３７の埋め込み時に、メモリセルの上面（キャップ膜１３４）の位置がＹ方向にはずれるが、Ｘ方向に大きくずれることはない。その結果、２層目のメモリセル上に形成される第３の配線１４４は、メモリセルとの接触面積を大きく確保することが可能となる。
【００４９】
これに対して、図５に示されるように、円柱状のメモリセルＭＣの場合には、ドライエッチング時や層間絶縁膜の埋め込み時にあらゆる方向にメモリセルＭＣの上面が変位してしまう可能性がある。その結果、上層の配線２０１との接触面積が非常に少ない、接触不良となるメモリセルＭＣが存在してしまう場合がある。このように、円柱状に限らず基板面に平行な断面が正方形の柱状構造などのように、配線方向に依らない形状のメモリセルＭＣの場合には、メモリセルＭＣの縒れや倒れが発生してしまい、その結果、上層の配線２０１との接触不良が生じる虞を有している。
【００５０】
以上のように、本実施の形態によれば、メモリセルの基板面に平行な方向の形状を、上層の配線方向のサイズに比して、下層の配線方向のサイズを大きく取ったので、メモリセルのエッチング時やメモリセル間に層間絶縁膜を埋め込む際のメモリセルの縒れや倒れが、上層配線の幅方向に生じ難くすることができる。その結果、メモリセルと上層配線との間の接触不良を抑制することができるという効果を有する。
【００５１】
なお、上述した説明では、基板面に平行な面内で、メモリセルの長径を下層の配線層の延在方向と一致させる場合を説明したが、実際の製造工程にはばらつきがあるので、メモリセルの長径の方向を下層の配線層の延在方向に正確に一致させることは難しい。本発明者の実験によって、下層の配線層の延在方向に対してメモリセルの長径の方向が±３０°程度傾いた場合でも、上記と同様の効果を得られることがわかった。下層の配線層の延在方向に対してメモリセルの長径の方向が±３０°よりも大きくなってしまうと、メモリセルの縒れや倒れによって横方向に隣接するメモリセルとの間で接触する虞が高まり、望ましくない。そのため、下層の配線層の延在方向に対してメモリセルの長径の方向が±３０°の範囲にあればよい。
【００５２】
また、上述した説明では、メモリセルが楕円柱状の構造を有する場合を説明したが、長方形状の柱状（矩形柱状）の構造を有する場合でも上記と同様の効果を得ることができる。また、メモリセルの基板面に平行な面内での形状が、上層の配線方向に比して下層の配線方向のサイズが長くなる形状であればよい。なお、これらの場合において、サイズが最も長くなる方向を長径方向とする。
【００５３】
さらに、上述した説明では、抵抗変化型メモリを例に挙げて説明したが、これに限られず、相変化素子を有する相変化型メモリやanti-fuseを使用するField-Programmable  ROMなどの不揮発性記憶装置およびその製造方法に対しても、本発明を適用することができる。
【符号の説明】
【００５４】
１１…バリアメタル膜、１２…整流素子、１２Ｐ…Ｐ型ポリシリコン膜、１２Ｉ…Ｉ型ポリシリコン膜、１２Ｎ…Ｎ型ポリシリコン膜、１３…抵抗変化素子、１４…キャップ膜、２０…層間絶縁膜。
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図３−７】
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【図３−８】
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【図３−９】
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【図３−１０】
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【図３−１１】
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【図４】
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【図５】
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