(57)【要約】      （修正有）【課題】スイッチング電源等における直流−直流変換技術に関し、スイッチング損失が小さくスイッチング時のノイズが小さい直流−直流変換回路を実現する。【解決手段】変圧器６には漏れインダクタンスＡが存在する。半導体スイッチング素子４、５は寄生ダイオード又は並列に接続されたダイオードにより逆方向電流に対しては常に導通状態となる。半導体スイッチング素子４、５には並列に寄生キャパシタンスＢ、Ｃが存在する。半導体スイッチング素子４、５は、インバータとして機能する。寄生キャパシタンスＢ、Ｃは変圧器６の漏れインダクタンスＡによって充電される際に、充電電圧が直流電源の電圧まで達しないキャパシタンス値に設定される。【選択図】図１
2011041387.tif 000002
【特許請求の範囲】
【請求項１】
各々直列に接続された半導体スイッチング素子を用いて直流電源の直流電圧を交流に変換するインバータと、変圧器と、整流回路とを縦続接続し、整流回路の出力に平滑インダクタと平滑コンデンサとの直列回路を接続し、該平滑コンデンサの両端に負荷を接続し、該整流回路の出力の一端に転流コンデンサの一端を接続し、該転流コンデンサの他端と第１ダイオードの一端を接続し、該第１ダイオードの他端と該整流回路の出力の他端とを接続し、該第１ダイオードの一端と、該平滑インダクタと該平滑コンデンサの接続点との間に、第２ダイオードをそれぞれ並列に接続して構成される直流−直流変換回路において、
前記半導体スイッチング素子に各々並列に接続され、前記変圧器の漏れインダクタンスによって充電される際に、該充電による充電電圧が前記直流電源の電圧まで達しないキャパシタンス値に設定されるコンデンサを備える、
ことを特徴とする直流−直流変換回路。
【請求項２】
前記半導体スイッチング素子に各々並列にスイッチ素子と並列コンデンサとの直列回路を設け、該半導体スイッチング素子のターンオフ時には該スイッチ素子を導通させ、該半導体スイッチング素子に直列に接続された他の半導体スイッチング素子のターンオン時には該スイッチ素子を遮断して、該半導体スイッチング素子のターンオフ時における電圧、及び該並列コンデンサの最大電圧が、前記直流電源の電圧の略1/2となるようにする、
ことを特徴とする請求項１に記載の直流−直流変換回路。
【請求項３】
前記直流電源と並列に各々直列に接続されたコンデンサ回路を接続し、該コンデンサ回路相互の接続点と、前記半導体スイッチング素子相互の接続点の間に、電圧を印加するとキャパシタンスが減少する電圧依存性キャパシタを接続する、
ことを特徴とする請求項１に記載の直流−直流変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源等における直流−直流変換技術に関する。
【背景技術】
【０００２】
スイッチング電源等においては、直流−直流変換回路が用いられている。
図７は、直流−直流変換回路を用いたスイッチング電源回路の従来技術の回路構成図である。また、図８は、上記従来技術の動作タイミングチャートである。
【０００３】
図７において、１は直流電源、２、３はコンデンサ、４、５は半導体スイッチング素子、６は変圧器、７〜１０はダイオード、１１はインダクタ、１２はコンデンサ、１３は負荷である。変圧器６には漏れインダクタンスＡが存在する。半導体スイッチング素子４、５は寄生ダイオード又は並列に接続されたダイオードにより逆方向電流に対しては常に導通状態となる。なお、半導体スイッチング素子４、５には並列に寄生キャパシタンスＢ、Ｃが存在する。半導体スイッチング素子４、５は、インバータとして機能する。
【０００４】
図８にその動作を示す。半導体スイッチング素子４をオンすると、変圧器６にコンデンサ２の電圧(E/2)が正極性で印加され、半導体スイッチング素子５をオンするとコンデンサ３の電圧(E/2)が負極性で変圧器６に印加される。正負の電圧を交互に印加することで高周波の交流を変圧器６に入力する。この周波数は、変圧器の小形化、騒音防止のため10kHz以上とするのが一般的である。変圧器６によってこれを変圧、絶縁した後ダイオード７〜１０からなるダイオード整流器により整流し、インダクタ１１及びコンデンサ１２により平滑することで負荷１３に直流電圧を供給する。
【０００５】
負荷１３に印加する電圧は、パルス幅制御により、変圧器６に電圧を印加する期間の時比率を変えることで制御可能である。変圧器６に正の電圧を印加する期間と、負の電圧を印加する期間の間には半導体スイッチング素子４、５を共にオフする期間を設ける。この期間においてもインダクタ１１の作用により負荷側には電流が流れ続ける。以下、この期間を環流期間と称する。環流期間においてはダイオード７〜１０が全てオンし、変圧器６の印加電圧は0Vとなる。この回路の目的は、直流電源１と負荷１３とを絶縁するとともに、上述のパルス幅制御により直流電源１の電圧変動にかかわらず負荷１３に印加する電源を安定化することにある。
【０００６】
この回路において、例えば半導体スイッチング素子４がオンすると、変圧器６の一次側では、コンデンサ２→半導体スイッチング素子４→漏れインダクタンスＡ→変圧器６→コンデンサ２の経路で電流が流れる。これに伴い二次側では、ダイオード７、１０が導通してインダクタ１１に電流が供給される。半導体スイッチング素子４がオフした直後の回路の状態を図９に示す。半導体スイッチング素子４がオフすると変圧器６の一次電流は減少するが、漏れインダクタンスＡの作用により瞬時には０にならない。このため、コンデンサ２→寄生キャパシタンスＢ→漏れインダクタンスＡ→変圧器６→コンデンサ２の経路で電流が流れ寄生キャパシタンスＢが充電されるとともに、コンデンサ３→寄生キャパシタンスＣ→漏れインダクタンスＡ→変圧器６→コンデンサ３の経路で電流が流れ寄生キャパシタンスＣが放電される。寄生キャパシタンスＣの電圧が0V以下になると半導体スイッチング素子５の並列ダイオードが導通し、更に電流が流れ続ける。一次電流の減少に比例して二次電流も減少するが、インダクタ１１はその平滑作用により以前と同じ値の電流を流そうとする。このためダイオード７、１０に加えてダイオード８、９も導通し減少した分の電流を流す。ダイオード７〜１０が全て導通するため二次側は短絡状態となり、Erは0Vとなる。従って、回路素子の電圧降下等を無視すれば、E2、E1も0Vとなる。半導体スイッ
チング素子５の並列ダイオードが導通した状態では、漏れインダクタンスＡの両端に印加される電圧はコンデンサ３の電圧すなわちE/2となり、この電圧により電流が減少する。電流が小さくなると半導体スイッチング素子５の並列ダイオードがオフする。そして、漏れインダクタンスＡの電流は、半導体スイッチング素子４、５の寄生キャパシタンスＢ、Ｃとの共振を経たあと減衰して0Aとなり、変圧器６の一次電圧は0Vとなる。
【０００７】
図１０は半導体スイッチング素子４の両端電圧を示している。半導体スイッチング素子４がオフすると半導体スイッチング素子５の導通にともない電圧は一旦Eまで上昇し、その後、上述の共振を経た後に変圧器６の一次電圧が0Vになると、E/2となる。次に、半導体スイッチング素子５にオン信号が与えられることで順方向にオンすると、半導体スイッチング素子４の電圧はEとなる。
【０００８】
開示する技術の例として、下記先行技術文献が存在する。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平９−２８５１２６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の従来技術では、変圧器への印加電圧はE/2であるのに対し、半導体スイッチング素子のターンオフ時に印加される電圧は上述のように漏れインダクタンスの作用によりEとなる。このため、上述の従来技術は、大きなスイッチング損失を発生するという問題点を有していた。
【００１１】
また、上述の従来技術は、スイッチング時の大きな電圧変化によりノイズを発生するという問題点も有していた。
そこで、本発明の１つの側面では、スイッチング損失の小さな直流−直流変換回路を実現することを目的とする。また、好ましくは、スイッチング時のノイズを低減することを目的とする。
【課題を解決するための手段】
【００１２】
態様の一例は、各々直列に接続された半導体スイッチング素子を用いて直流電源の直流電圧を交流に変換するインバータと、変圧器と、整流回路とを縦続接続し、整流回路の出力に平滑インダクタと平滑コンデンサとの直列回路を接続し、平滑コンデンサの両端に負荷を接続し、整流回路の出力の一端に転流コンデンサの一端を接続し、転流コンデンサの他端と第１ダイオードの一端を接続し、第１ダイオードの他端と整流回路の出力の他端とを接続し、第１ダイオードの一端と、平滑インダクタと平滑コンデンサの接続点との間に、第２ダイオードをそれぞれ並列に接続して構成される直流−直流変換回路として実現され、以下の構成を有する。
【００１３】
即ち、半導体スイッチング素子に各々並列に接続され、変圧器の漏れインダクタンスによって充電される際に、充電電圧が直流電源の電圧まで達しないキャパシタンス値に設定されるコンデンサを備える。
【発明の効果】
【００１４】
本発明によれば、ターンオフ時の半導体スイッチング素子の印加電圧がEからE/2程度まで低減され、これに伴いスイッチング損失を減少させることが可能となる。
また、本発明によれば、スイッチング時の電圧変化とその後の振動が抑制され、発生ノイズを低減させることが可能となる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態の回路構成図である。
【図２】第１の実施形態の動作説明図である。
【図３】第１の実施形態の動作波形図である。
【図４】第２の実施形態の回路構成図である。
【図５】第２の実施形態の動作説明図である。
【図６】第３の実施形態の回路構成図である。
【図７】従来技術の回路構成図である。
【図８】従来技術の動作タイミングチャートである。
【図９】従来技術の動作説明図である。
【図１０】従来技術の動作波形図である。
【発明を実施するための形態】
【００１６】
以下、本発明を実施するための形態について図面を参照しながら詳細に説明する。
図１は、本発明の第１の実施形態の回路構成図である。図７と同一の部分については、同一記号を付してその説明は省略する。図１において、１４はコンデンサ、１５、１６はダイオードである。なお、１４〜１６からなる回路は、特許文献１に整流ダイオードのためのスナバとして示されている。ただし、一次側回路への作用については言及されていない。
【００１７】
図１において、半導体スイッチング素子４がオンして変圧器６に電圧が印加されると、整流電圧Erは定常状態では出力電圧Eoより高いため、コンデンサ１４→ダイオード１５→コンデンサ１２の経路で電流が流れ、コンデンサ１４が充電される。コンデンサ１４を充電する起電力はEr-Eoであるが、漏れインダクタンスＡとコンデンサ１４とがLC共振を起こす影響で、およそその２倍まで充電される。
【００１８】
半導体スイッチング素子４がオフして環流期間に入ると、図２の動作説明図に示されるように、ダイオード１６→コンデンサ１４→インダクタ１１の経路で、コンデンサ１４の放電が行われる。この放電中には、ダイオードの順電圧降下を無視すると、Erはコンデンサ１４の電圧に等しくなり、図７に示した回路とは異なり、ただちに0Vにはならない。このため、E2、E1も、或る値の電圧を維持する。漏れインダクタンスＡは、対抗電圧E1に向かって電流を流し込むことになるため、図７の場合よりも早く減少する。漏れインダクタンスＡが十分小さく電流変化率が大きいか、寄生キャパシタンスＢ、Ｃが十分大きく電圧変化率が小さければ、半導体スイッチング素子５が逆方向にオンする前に電流が0Aとなる。このため、半導体スイッチング素子４のターンオフ時に、半導体スイッチング素子４に印加される電圧は、図３の動作波形図に示されるように、Eより小さくなる。
【００１９】
この効果を明確に出すためには、まず漏れインダクタンスＡの値を小さくすることが望ましいが、不可能な場合には寄生キャパシタンスＢ、Ｃを大きくする。図1では、寄生キャパシタンスを利用しているが、不足の場合には並列にコンデンサを追加する。ただし、このコンデンサを大きくしすぎると、半導体スイッチング素子５がオンした際に、寄生キャパシタンスＢはE/2→Eに充電、寄生キャパシタンスＣはE/2→0Vに放電されるが、この際の充放電電流が大きくなってこれに伴う損失が大きくなる。このため、上記コンデンサの値は、最小限とする必要がある。
【００２０】
図１において、一次側回路はハーフブリッジ構成としたが、フルブリッジ構成でもかまわない。この場合は、並列コンデンサを全ての半導体スイッチング素子に並列に設けるか、或いは、片方の直列素子の上下にのみ設けることができる。
【００２１】
図４に、本発明の第２の実施形態の回路構成を示す。図４において、１０１、１０２はコンデンサである。そのキャパシタンスはコンデンサ２、３よりも十分小さく、また寄生キャパシタンスＢ、Ｃより大きいものを適用する。また、１０３，１０４は、半導体スイッチング素子である。図４の構成を有する第２の実施形態の回路は、漏れインダクタンスＡを十分小さくできない場合に適用することができる。
【００２２】
例えば半導体スイッチング素子４がオフする際、半導体スイッチング素子１０４をオンしておく。半導体スイッチング素子４の両端電圧がコンデンサ１０１の電圧を超えると、半導体スイッチング素子１０３が逆方向に導通し、図５の動作説明図に示されるように、コンデンサ１０１→半導体スイッチング素子１０４→半導体スイッチング素子１０３→漏れインダクタンスＡ→変圧器６→コンデンサ２→半導体スイッチング素子４の経路、及びコンデンサ１０２→半導体スイッチング素子１０４→半導体スイッチング素子１０３→漏れインダクタンスＡ→変圧器６→コンデンサ３→コンデンサ１０２の経路で電流が流れる。この結果、コンデンサ１０１は充電、コンデンサ１０２は放電される。
【００２３】
この動作中は、半導体スイッチング素子４の両端電圧は、およそコンデンサ１０１の電圧と等しくなる。この結果、半導体スイッチング素子４の電圧変化が抑制され、その間に漏れインダクタンスＡの電流が減衰する。このため、漏れインダクタンスＡの値がある程度大きくても、半導体スイッチング素子４の電圧は、E/2付近に抑制される。
【００２４】
半導体スイッチング素子５をオンする際には、あらかじめ半導体スイッチング素子１０４をオフしておくことで、半導体スイッチング素子５を介してコンデンサ１０１がEまで充電、コンデンサ１０２が0Vまで放電されることを防止する。半導体スイッチング素子５がオフした際には、半導体スイッチング素子１０３をあらかじめオンしておくことで、コンデンサ１０１が放電、コンデンサ１０２が充電される。
【００２５】
図４においても、一次側回路はフルブリッジ構成でもかまわない。この場合は、１０１〜１０４からなる回路を、両方の半導体スイッチング素子直列回路に設けるか、或いは、片方にのみ設けることができる。
【００２６】
図６に、本発明の第３の実施形態の回路構成を示す。１０５は電圧依存性キャパシタであり、印加電圧が0Vから定格電圧まで増加するにつれて、そのキャパシタンスが数分の１から数10分の1に減少する性質がある。このような特性を示すものとしては、半導体の寄生キャパシタンスや、一部のセラミックコンデンサが知られている。
【００２７】
半導体スイッチング素子４のターンオフ時に、電圧依存性キャパシタ１０５は最初E/2に充電されているが、漏れインダクタンスＡにより放電される。半導体スイッチング素子４の電圧がE/2付近、すなわち電圧依存性キャパシタ１０５の電圧が0V付近になると、電圧依存性キャパシタ１０５のキャパシタンスが急増して電圧変化を妨げる。このため、半導体スイッチング素子４の電圧はE/2付近に留まる。
【００２８】
半導体スイッチング素子５がオンすると、電圧依存性キャパシタ１０５は逆極性にE/2まで充電されるが、電圧の上昇に伴い電圧依存性キャパシタ１０５のキャパシタンスは急激に小さくなるため、充電電流が抑制される。このため、通常のコンデンサを設けた場合よりも、充電に伴う損失を小さく抑えつつ、素子電圧E/2付近での電圧抑制効果を発揮することができる。
【００２９】
図６において、電圧依存性キャパシタ１０５が接続されるコンデンサ２、３は、ハーフブリッジ構成の直列コンデンサを兼用しているが、コンデンサ２、３とは別に直列コンデンサを設けてもかまわない。更に、一次側回路をフルブリッジ構成とし、各々又は片方の
半導体スイッチング素子直列回路に、電圧依存性キャパシタ１０５に相当するコンデンサと直列コンデンサからなる回路を設けることができる。
【００３０】
以上説明した各実施形態によれば、ターンオフ時の半導体スイッチング素子の印加電圧がEからE/2程度まで低減され、これに伴いスイッチング損失を減少させることが可能となる。
【００３１】
また、上記各実施形態によれば、スイッチング時の電圧変化とその後の振動が抑制され、発生ノイズを低減させることが可能となる。
【符号の説明】
【００３２】
１  直流電源
２、３、１２、１４、１０１、１０２  コンデンサ
４、５、１０３、１０４  半導体スイッチング素子
６  変圧器
７〜１０、１５、１６、  ダイオード
１１  インダクタ
１３  負荷
１０５  電圧依存性キャパシタ
Ａ  漏れインダクタンス
Ｂ、Ｃ  寄生キャパシタンス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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