(57)【要約】【課題】半導体記憶装置の書き込み不良の低減を図る。【解決手段】半導体記憶装置は、半導体基板１０と、前記半導体基板の上方に形成された第１配線ＢＬ１と、前記第１配線の上方に形成され、前記第１配線に直交する第２配線ＷＬ１と、前記第１配線と前記第２配線との交差部に配置され、前記第１配線および前記第２配線内を貫通して前記第１配線と前記第２配線とを電気的に接続し、セレンまたはアンチモンで構成されるヒューズコンタクト４０と、を具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された第１配線と、
前記第１配線の上方に形成され、前記第１配線に直交する第２配線と、
前記第１配線と前記第２配線との交差部に配置され、前記第１配線および前記第２配線内を貫通して前記第１配線と前記第２配線とを電気的に接続し、セレンまたはアンチモンで構成されるヒューズコンタクトと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１配線と前記第２配線との間にポーラス状の絶縁膜をさらに具備することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体基板、前記第１配線、前記第２配線、および前記ヒューズコンタクトは、１ｔｏｒｒ程度の雰囲気でパッケージングされていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第２配線の上方に形成され、前記第１配線に対応した位置に配置された第３配線と、
前記第３配線の上方に形成され、前記第２配線に対応した位置に配置された第４配線と、
をさらに具備し、
前記ヒューズコンタクトは、前記第３配線と前記第４配線との交差部にも配置され、前記第３配線および前記第４配線内を貫通して前記第３配線と前記第４配線とを電気的に接続する
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
半導体基板上に、第１配線を形成し、
前記第１配線の上方に、前記第１配線に直交する第２配線を形成し、
前記第２配線の上方に、前記第１配線に対応した位置に配置されるように第３配線を形成し、
前記第３配線の上方に、前記第２配線に対応した位置に配置されるように第４配線を形成し、
前記第１配線と前記第２配線との交差部および前記第３配線と前記第４配線との交差部に、前記第１配線、前記第２配線、前記第３配線および前記第４配線を貫通した溝を形成し、
前記溝に、セレンまたはアンチモンで構成されるヒューズコンタクトを形成する
ことを特徴とする半導体記憶装置の製造方法。
【請求項６】
半導体基板上にヒューズコンタクトが貫通した複数の配線層を有し、複数の前記配線層は前記ヒューズコンタクトを共有する複数の記憶素子を形成する半導体記憶装置とコントローラとを具備する半導体記憶装置の制御システムであって、
前記コントローラは、初期電源投入時に、前記半導体記憶装置に複数の前記記憶素子の間の前記ヒューズコンタクトを断線する初期化動作をさせるデータを送信する送信部を有し、
前記半導体記憶装置は、前記コントローラから送信された前記データに基づいて前記初期化動作を実行する制御回路を有する
ことを特徴とする半導体記憶装置の制御システム。
【請求項７】
複数の前記配線層は、前記半導体基板の上方に形成された第１配線と、前記第１配線の上方に形成され、前記第１配線に直交する第２配線と、前記第２配線の上方に形成され、前記第１配線に対応した位置に配置された第３配線と、前記第３配線の上方に形成され、前記第２配線に対応した位置に配置された第４配線と、で構成され、
前記ヒューズコンタクトは、前記第１配線と前記第２配線との交差部、および前記第３配線と前記第４配線の交差部に配置され、前記第１配線と前記第２配線と前記第３配線と前記第４配線とを電気的に接続し、
前記初期化動作は、前記第２配線と前記第３配線との間の前記ヒューズコンタクトを断線させて電気的に分離させる
ことを特徴とする請求項６に記載の半導体記憶装置の制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ素子を有する３次元構造の半導体記憶装置、半導体記憶装置の製造方法、および半導体記憶装置の制御システムに関する。
【背景技術】
【０００２】
近年、固体記憶素子の市場において、例えば音楽ファイルや画像ファイルを予め固体記憶素子に記憶させることが考えられている。このため、固体記憶素子のさらなる大容量化の要求がある。一方で、この固体記憶素子に記憶されたファイルは、随時書き換えて使用する要求は少ないと考えられる。そこで書き換えは不可能であるが、極めて安価に大容量を実現することができるnon-re-writable固体素子としてヒューズ型のメモリ素子（ヒューズ素子）を有するヒューズＲＯＭ（Read Only Memory）が提案されている。
【０００３】
このヒューズ素子は、電流による発熱でヒューズ材料を融解して断線することにより、“１”、または“０”を記憶する。すなわち、ヒューズ材料を溶断することにより書き込みが行われる。しかしながら、液状となったヒューズ材料は、流動して一部が繋がった状態で固体に戻る可能性が高い。このため、ヒューズ素子を断線できずに書き込み不良が多発する問題が生じている。
【０００４】
この問題を解決するために、特許文献１では、ヒューズ材料としてモリブデン（Ｍｏ）を用いている。このＭｏは酸化してＭｏＯ３となることで昇華しやすくなり、気体となって断線することができる。しかしながら、ヒューズ材料としてＭｏを用いた場合、Ｍｏを酸化させて昇華させるために、酸素雰囲気中または大気中において、配線とは別のヒータまたは抵抗体に電流を流すことにより発熱する必要がある。このため、大電流が必要になるとともに、微細化かつ大容量化を図ることが困難になる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特公平３−３２２２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、書き込み不良の低減を図ることが可能な半導体記憶装置、半導体記憶装置の製造方法、および半導体記憶装置の制御システムを提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の視点による半導体記憶装置は、半導体基板と、前記半導体基板の上方に形成された第１配線と、前記第１配線の上方に形成され、前記第１配線に直交する第２配線と、前記第１配線と前記第２配線との交差部に配置され、前記第１配線および前記第２配線内を貫通して前記第１配線と前記第２配線とを電気的に接続し、セレンまたはアンチモンで構成されるヒューズコンタクトと、を具備する。
【０００８】
本発明の第２の視点による半導体記憶装置の製造方法は、半導体基板上に、第１配線を形成し、前記第１配線の上方に、前記第１配線に直交する第２配線を形成し、前記第２配線の上方に、前記第１配線に対応した位置に配置されるように第３配線を形成し、前記第３配線の上方に、前記第２配線に対応した位置に配置されるように第４配線を形成し、前記第１配線と前記第２配線との交差部および前記第３配線と前記第４配線との交差部に、前記第１配線、前記第２配線、前記第３配線および前記第４配線を貫通した溝を形成し、前記溝に、セレンまたはアンチモンで構成されるヒューズコンタクトを形成する。
【０００９】
本発明の第３の視点による半導体記憶装置の制御システムは、半導体基板上にヒューズコンタクトが貫通した複数の配線層を有し、複数の前記配線層は前記ヒューズコンタクトを共有する複数の記憶素子を形成する半導体記憶装置とコントローラとを具備する半導体記憶装置の制御システムであって、前記コントローラは、初期電源投入時に、前記半導体記憶装置に複数の前記記憶素子の間の前記ヒューズコンタクトを断線する初期化動作をさせるデータを送信する送信部を有し、前記半導体記憶装置は、前記コントローラから送信された前記データに基づいて前記初期化動作を実行する制御回路を有する。
【発明の効果】
【００１０】
本発明によれば、書き込み不良の低減を図ることが可能な半導体記憶装置、半導体記憶装置の製造方法、および半導体記憶装置の制御システムを提供できる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態における半導体記憶装置の構造を示す斜視図。
【図２】本発明の実施の形態における半導体記憶装置のＳｅおよびＳｂの蒸気圧曲線を示すグラフ。
【図３】本発明の実施の形態における半導体記憶装置の製造工程を示す断面図。
【図４】図３に続く、半導体記憶装置の製造工程を示す断面図。
【図５】図４に続く、半導体記憶装置の製造工程を示す断面図。
【図６】図５に続く、半導体記憶装置の製造工程を示す断面図。
【図７】図６に続く、半導体記憶装置の製造工程を示す断面図。
【図８】図７に続く、半導体記憶装置の製造工程を示す断面図。
【図９】図８に続く、半導体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、半導体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、半導体記憶装置の製造工程を示す断面図。
【図１２】本発明の実施の形態における半導体記憶装置の制御システムを示すブロック図。
【図１３】本発明の実施の形態における半導体記憶装置の制御システムの動作を示すフローチャート。
【図１４】本発明の実施の形態における半導体記憶装置の制御システムの初期化動作の一例を示す断面図。
【発明を実施するための形態】
【００１２】
本発明の実施の形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。
【００１３】
＜デバイス構造＞
まず、本実施形態における半導体記憶装置の構造について説明する。図１は、３次元構造を有するヒューズＲＯＭの斜視図を示している。
【００１４】
図１に示すように、３次元構造のヒューズＲＯＭは、半導体基板１０、周辺回路２０、およびクロスバーメモリ素子５０ａ，５０ｂが積層された構造である。
【００１５】
周辺回路２０は、半導体基板１０上に形成されている。この周辺回路２０は、ＭＯＳＦＥＴなどで構成され、書き込み動作、読み出し動作、および後述する初期動作時にヒューズＲＯＭを制御する制御回路などを有している。
【００１６】
クロスバーメモリ素子５０ａは、周辺回路２０の上方に形成されている。このクロスバーメモリ素子５０ａは、複数のビット線ＢＬ１（第１配線）、複数のワード線ＷＬ１（第２配線）、および複数のヒューズ素子４０ａで構成されている。
【００１７】
複数のビット線ＢＬ１は、周辺回路２０の上方に形成され、互いに平行に配置されている。複数のワード線ＷＬ１は、複数のビット線ＢＬ１の上方に層間絶縁膜３０を介して形成され、互いに平行に配置されている。これら複数のビット線ＢＬ１と複数のワード線ＷＬ１とは、互いに直交している。
【００１８】
複数のヒューズ素子４０ａは、複数のビット線ＢＬ１と複数のワード線ＷＬ１の各交差部に形成されている。このヒューズ素子４０ａは、各交差部において、ビット線ＢＬ１、層間絶縁膜３０、およびワード線ＷＬ１を貫通して形成されている。これにより、ヒューズ素子４０ａは、ビット線ＢＬ１とワード線ＷＬ１とを電気的に接続している。また、層間絶縁膜３０は、複数のビット線ＢＬ１の間、複数のワード線ＷＬ１の間、および複数のヒューズ素子４０ａの間にも形成されている。
【００１９】
クロスバーメモリ素子５０ｂは、クロスバーメモリ素子５０ａの上方に層間絶縁膜３０を介して形成されている。このクロスバーメモリ素子５０ｂは、複数のビット線ＢＬ２（第３配線）、複数のワード線ＷＬ２（第４配線）、および複数のヒューズ素子４０ｂで構成されている。
【００２０】
複数のビット線ＢＬ２は、クロスバーメモリ素子５０ａの上方に形成され、複数のビット線ＢＬ１に対応した位置に配置されている。複数のワード線ＷＬ２は、複数のビット線ＢＬ２の上方に層間絶縁膜３０を介して形成され、複数のワード線ＷＬ１に対応した位置に配置されている。すなわち、これら複数のビット線ＢＬ２と複数のワード線ＷＬ２とは、複数のビット線ＢＬ１と複数のワード線ＷＬ１と同様に、互いに直交している。
【００２１】
複数のヒューズ素子４０ｂは、複数のビット線ＢＬ２と複数のワード線ＷＬ２の各交差部に形成されている。このヒューズ素子４０ｂは、各交差部において、ビット線ＢＬ２、層間絶縁膜３０、およびワード線ＷＬ２を貫通して形成されている。これにより、ヒューズ素子４０ｂは、ビット線ＢＬ２とワード線ＷＬ２とを電気的に接続している。また、層間絶縁膜３０は、複数のビット線ＢＬ２の間、複数のワード線ＷＬ２の間、および複数のヒューズ素子４０ｂの間にも形成されている。
【００２２】
また、本実施形態におけるヒューズＲＯＭは、パッケージ６０内に収容され、パッケージ６０内は、１ｔｏｒｒ程度の低圧雰囲気とされている。すなわち、パッケージ６０内には、例えばＮ２などの不活性ガスが充填され、低圧雰囲気とされている。
【００２３】
以下に、本実施形態におけるヒューズ素子４０ａ，４０ｂについて詳説する。
【００２４】
ヒューズ素子４０ａ，４０ｂは、例えばセレン（Ｓｅ）またはアンチモン（Ｓｂ）で構成されている。これらＳｅおよびＳｂは、比較的低圧かつ低温でクラスターとして昇華する材料である。具体的には、図２の蒸気圧曲線に示すように、１ｔｏｒｒの雰囲気下において、Ｓｅは３３０℃程度で、Ｓｂは６８０℃程度で昇華する。本実施形態において、ヒューズ素子４０ａ，４０ｂの径は例えば２４ｎｍであり、長さは例えば２００ｎｍである。この場合、ＳｅまたはＳｂで構成されたヒューズ素子４０ａ，４０ｂに１０〜１００ｕＡ程度の電流を１ｍｓｅｃ流すことで、ヒューズ素子４０ａ，４０ｂを昇華させ、断線させることができる。すなわち、十分な低電流動作が可能である。
【００２５】
また、上述したように、ヒューズ素子４０ａはビット線ＢＬ１およびワード線ＷＬ１を貫通して形成され、ヒューズ素子４０ｂはビット線ＢＬ２およびワード線ＷＬ２を貫通して形成されている。これらヒューズ素子４０ａおよびヒューズ素子４０ｂは、同一の柱状のヒューズコンタクト４０の一部である。このヒューズコンタクト４０は、ワード線ＷＬ１とビット線ＢＬ２との間にも連続して形成されている。すなわち、ヒューズコンタクト４０は、ワード線ＷＬ２、ビット線ＢＬ２、ワード線ＷＬ１、ビット線ＢＬ１、および層間絶縁膜３０を貫通して形成されている。
【００２６】
さらに、層間絶縁膜３０は、ポーラス状であることが望ましい。これにより、ヒューズコンタクト４０が昇華しやすくなる。また、隣接した２つのヒューズコンタクト４０間の半分の距離（ハーフピッチ）をＦとした場合、ポーラスの径はＦ／１０以下にすることが望ましい。
【００２７】
＜製造方法＞
次に、本実施形態における半導体記憶装置の製造方法について説明する。図３乃至図１１は、３次元構造を有するヒューズＲＯＭの製造工程のワード線ＷＬ方向に沿った断面図を示している。
【００２８】
まず、図３に示すように、半導体基板１０上に、ＭＯＳＦＥＴなどで構成される制御回路などを有する周辺回路２０が周知のプロセスにより形成される。この周辺回路２０の上方に、複数のビット線ＢＬ１が形成される。これら複数のビット線ＢＬ１は、ビット線ＢＬ方向（紙面奥行き方向）に沿って互いに平行に配置される。また、ビット線ＢＬ１は、加工の容易性の観点からアルミニウム（Ａｌ）で構成されることが望ましい。
【００２９】
次に、図４に示すように、複数のビット線ＢＬ１の間、および複数のビット線ＢＬ１上の全面に、層間絶縁膜３０が形成される。この層間絶縁膜３０は、例えばシリコン酸化膜またはシリコン窒化膜で構成され、ポーラス状であることが望ましい。
【００３０】
次に、図５に示すように、複数のビット線ＢＬ１の上方に層間絶縁膜３０を介して、複数のワード線ＷＬ１が形成される。これら複数のワード線ＷＬ１は、ワード線ＷＬ方向に沿って互いに平行に配置される。すなわち、複数のワード線ＷＬ１は、複数のビット線ＢＬ１に直交するように形成される。また、ワード線ＷＬ１は、ビット線ＢＬ１と同様に、Ａｌで構成されることが望ましい。
【００３１】
次に、図６に示すように、複数のワード線ＷＬ１の間、および複数のワード線ＷＬ１上の全面に、層間絶縁膜３０が形成される。
【００３２】
次に、図７に示すように、複数のワード線ＷＬ１の上方に層間絶縁膜３０を介して、複数のビット線ＢＬ２が形成される。これら複数のビット線ＢＬ２は、ビット線ＢＬ方向に沿って互いに平行に配置される。また、複数のビット線ＢＬ２は、複数のビット線ＢＬ１に対応した位置に配置される。
【００３３】
次に、図８に示すように、複数のビット線ＢＬ２の間、および複数のビット線ＢＬ２上の全面に、層間絶縁膜３０が形成される。
【００３４】
次に、図９に示すように、複数のビット線ＢＬ２の上方に層間絶縁膜３０を介して、複数のワード線ＷＬ２が形成される。これら複数のワード線ＷＬ２は、ワード線ＷＬ方向に沿って互いに平行に配置される。また、複数のワード線ＷＬ２は、複数のワード線ＷＬ１に対応した位置に配置される。
【００３５】
次に、図１０に示すように、ワード線ＷＬ２、ビット線ＢＬ２、ワード線ＷＬ１、およびビット線ＢＬ１の各交差部に、リソグラフィにより、コンタクトホール４０’が形成される。このコンタクトホール４０’は、ワード線ＷＬ２、ビット線ＢＬ２、ワード線ＷＬ１、ビット線ＢＬ１、および層間絶縁膜３０を一括加工することにより形成される。また、コンタクトホール４０’は、ワード線ＷＬ２、ビット線ＢＬ２、ワード線ＷＬ１、およびビット線ＢＬ１の内部に形成される。このため、コンタクトホール４０’の径はデザインルールの最小寸法（Ｌ）であり、ワード線ＷＬ２、ビット線ＢＬ２、ワード線ＷＬ１、およびビット線ＢＬ１の幅はＬにリソグラフィのあわせズレを考慮した大きさとなる。
【００３６】
次に、図１１に示すように、コンタクトホール４０’内に、ＳｅまたはＳｂで構成されるヒューズコンタクト４０が形成される。このヒューズコンタクト４０は、例えばＳｅおよびＳｂが昇華しない程度の高圧下におけるめっき法、または蒸着法により形成される。
【００３７】
その後、図示せぬ配線等が公知の方法により形成された後、図１に示すように、ヒューズＲＯＭ全体が低圧雰囲気でパッケージングされる。すなわち、パッケージ６０内は、Ｎ２などの不活性ガスにより、１ｔｏｒｒ程度の低圧にされる。これにより、ＳｅおよびＳｂが昇華しやすくなる。このようにして、本実施形態における半導体記憶装置が完成する。
【００３８】
＜制御システム＞
上述したように、本実施形態における半導体記憶装置は、クロスバーメモリ素子間において連続して形成されたヒューズコンタクトを有し、この構造でチップおよび製品化される。しかしながら、この状態では、２つのクロスバーメモリ素子５０ａ，５０ｂが電気的に接続されているため、書き込み動作時において誤作動が生じる。
【００３９】
この誤作動を回避するため、以下に、本実施形態における半導体記憶装置の制御システムについて説明する。図１２は、本実施形態における半導体記憶装置の制御システムのブロック図を示している。
【００４０】
図１２に示すように、半導体記憶装置は、コントローラ２００に接続される。
【００４１】
コントローラ２００は、記憶部２１０、および送信部２２０を有している。記憶部２１０は、初期電源投入時に半導体記憶装置１００に初期化動作をさせるデータ（初期化コマンド）を記憶し、保持している。送信部２２０は、初期電源投入時に記憶部２１０に保持されているデータを含む信号を半導体記憶装置１００に送信する。初期化コマンドは、アドレスデータなどであり、初期電源投入時に半導体記憶装置１００の選択されたアドレスのヒューズコンタクト４０を断線させる。
【００４２】
半導体記憶装置１００は、上述したように、ヒューズコンタクト４０、および周辺回路２０を有している。周辺回路２０は、受信部２０ａ、および上述した制御回路２０ｂを備えている。受信部２０ａは、送信部２２０が送信した初期化コマンドを含む信号を受信する。制御回路２０ｂは、受信部２０ａが受信した初期化コマンドに基づいて、初期化動作を実行する。すなわち、制御回路２０ｂは、初期化コマンドに含まれたアドレスデータに基づくヒューズコンタクト４０を選択し、断線する。
【００４３】
図１３は、本実施形態における半導体記憶装置の制御システムのフローチャートを示している。図１４は、半導体記憶装置の制御システムにおける初期化動作の一例を示している。
【００４４】
図１３に示すように、まず、半導体記憶装置の電源が投入された時、初期電源か否かの判断がされる（ステップＳ１）。
【００４５】
初期電源であると判断された場合、コントローラ２００は、初期化コマンドを記憶部２１０から読み出し、送信部２２０により送信する。この初期化コマンドには、例えば図１３におけるワード線ＷＬ１（第２配線）とビット線ＢＬ２（第３配線）とを選択するアドレスデータが含まれている。半導体記憶装置１００の受信部２０ａは、初期化コマンドを受信し、制御回路２０ｂに供給する（ステップＳ２）。
【００４６】
制御回路２０ｂは、初期化コマンドに基づいて、初期化動作を実行する。すなわち、初期化コマンドに含まれたアドレスデータにより、例えばワード線ＷＬ１とビット線ＢＬ２とが選択され、図１４に示すように、ワード線ＷＬ１とビット線ＢＬ２との間のヒューズコンタクト４０が全て断線される。これにより、ヒューズ素子４０ａとヒューズ素子４０ｂとが電気的に分離される（ステップＳ３）。すなわち、ヒューズコンタクト４０がクロスバーメモリ素子５０ａ，５０ｂ間において連続して形成されることにより生じた書き込みの誤作動が回避される。
【００４７】
ステップＳ１で初期電源ではないと判断された場合、書き込み動作または読み出し動作などの通常動作が行われる（ステップＳ４）。
【００４８】
＜効果＞
上記本実施形態によれば、ヒューズＲＯＭにおけるヒューズ素子４０ａ，４０ｂの材料として、ＳｅまたはＳｂが用いられている。これらＳｅまたはＳｂは、低圧かつ低温でクラスターとして容易に昇華する材料である。昇華によりヒューズ素子４０ａ，４０ｂを断線することで、溶断により断線をするよりも確実に切断することができる。したがって、書き込み不良の低減を図ることができる。また、ヒューズ素子４０ａ，４０ｂの材料として容易に昇華するＳｅまたはＳｂを用いることで、低電流による断線が可能になる。
【００４９】
また、本実施形態において、クロスバーメモリ素子５０ａ，５０ｂにおけるヒューズ素子４０ａ，４０ｂのそれぞれは、ビット線ＢＬ１とワード線ＷＬ１、およびビット線ＢＬ２とワード線ＷＬ２の内部を貫通して形成されている。このため、柱状のヒューズ素子４０ａ，４０ｂは、周囲全面でビット線ＢＬ１とワード線ＷＬ１、およびビット線ＢＬ２とワード線ＷＬ２に接触する。これにより、接触面積が大きくなり、電気特性が向上する。したがって、さらなる書き込み不良の低減を図ることができる。
【００５０】
また、本実施形態における製造方法によれば、ビット線ＢＬ１、ワード線ＷＬ１、ビット線ＢＬ２、およびワード線ＷＬ２を積層した後、これらが一括加工され、ヒューズコンタクト４０が形成される。すなわち、クロスバーメモリ素子ごとにヒューズ素子を形成する必要がないため、最後に一度リソグラフィを行うだけである。これにより、製造工程における大幅なコスト削減が可能になる。なお、クロスバーメモリ素子をさらに複数積層する場合、コンタクトホール加工の観点から数層に１度コンタクトホール４０’を形成してもよい。
【００５１】
さらに、本実施形態における制御システムは、ヒューズＲＯＭに初期電源を投下する際に初期動作コマンドを送信するコントローラを有する。これにより、上述したような一括加工によるヒューズコンタクト４０を備える半導体記憶装置に対して、クロスバーメモリ素子５０ａ，５０ｂ間のヒューズコンタクト４０を断線させる。したがって、書き込み時における誤作動を防ぐことができる。
【００５２】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【００５３】
１０…半導体基板、２０…周辺回路、３０…層間絶縁膜、４０…ヒューズコンタクト、４０’…コンタクトホール、４０ａ…第１ヒューズ素子、４０ｂ…第２ヒューズ素子、ＢＬ１，ＢＬ２…ビット線、ＷＬ１，ＷＬ２…ワード線、２０ａ…受信部、２０ｂ…実行部、１００…半導体記憶装置、２００…コントローラ、２１０…記憶部、２２０…送信部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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