(57)【要約】      （修正有）【課題】ＭＯＳトランジスタの耐久性を向上させる。【解決手段】ＭＯＳトランジスタ３００は、第１の誘電体層３１２によって半導体層から絶縁された導電性ゲート３１４と、導電性ゲート３１４の第１及び第２の端部にそれぞれ自己整合されて形成された第１及び第２のＬＤＤ拡散領域３１８，３１９と、第１の拡散領域３２０と、第２の拡散領域３２２と、第１の拡散領域上に形成された第１のコンタクト開口及び金属部と、第２の拡散領域上に形成された第２のコンタクト開口及び金属部とを含む。第１のＬＤＤ拡散領域３１８は第１のスペーサの下にある。第２のＬＤＤ拡散領域３１９は、第２のスペーサの下にあり且つ第２の拡散領域まで第１の距離にわたって延在する。導電性ゲート３１４の第１の端部と第１のコンタクト開口との距離は、導電性ゲート３１４の第２の端部と第２のコンタクト開口との距離と同じである。【選択図】図６
2011086939.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層上に形成された金属−酸化物−シリコン（ＭＯＳ）トランジスタであって：
第１の誘電体層によって前記半導体層から絶縁された導電性ゲート；
前記導電性ゲートの第１の端部に自己整合されて形成された、第２導電型の第１のライトリー・ドープト拡散領域；
前記導電性ゲートの前記第１の端部とは反対側の第２の端部に自己整合されて形成された、前記第２導電型の第２のライトリー・ドープト拡散領域；
前記第１のライトリー・ドープト拡散領域に重ねて形成された前記第２導電型の第１の拡散領域であり、当該第１の拡散領域は、前記導電性ゲートの前記第１の端部の側壁に形成された第１のスペーサに自己整合され、前記第１のライトリー・ドープト拡散領域が、前記第１のスペーサの下に残存する、第１の拡散領域；
前記第２のライトリー・ドープト拡散領域に重ねて形成された前記第２導電型の第２の拡散領域であり、当該第２の拡散領域は、前記導電性ゲートの前記第２の端部の側壁に形成された第２のスペーサの端部から第１の距離だけ離して形成され、前記第２のライトリー・ドープト拡散領域が、前記第２のスペーサの下に残存し且つ当該第２の拡散領域まで前記第１の距離にわたって延在する、第２の拡散領域；
前記第１の拡散領域上に形成された第１のコンタクト開口、及び該第１のコンタクト開口内に形成された第１の金属部；及び
前記第２の拡散領域上に形成された第２のコンタクト開口、及び該第２のコンタクト開口内に形成された第２の金属部；
を有し、
前記導電性ゲートの前記第１の端部と前記第１のコンタクト開口との間の距離が、前記導電性ゲートの前記第２の端部と前記第２のコンタクト開口との間の距離と同じである、
ＭＯＳトランジスタ。
【請求項２】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、当該ＭＯＳトランジスタはＮＭＯＳトランジスタを有する、請求項１に記載のＭＯＳトランジスタ。
【請求項３】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、当該ＭＯＳトランジスタはＰＭＯＳトランジスタを有する、請求項１に記載のＭＯＳトランジスタ。
【請求項４】
前記第１のライトリー・ドープト拡散領域はライトリー・ドープト・ソース領域を有し、前記第１の拡散領域はソース領域を有し、前記第２のライトリー・ドープト拡散領域はライトリー・ドープト・ドレイン領域を有し、前記第２の拡散領域はドレイン領域を有する、請求項１に記載のＭＯＳトランジスタ。
【請求項５】
前記第１のライトリー・ドープト拡散領域はライトリー・ドープト・ドレイン領域を有し、前記第１の拡散領域はドレイン領域を有し、前記第２のライトリー・ドープト拡散領域はライトリー・ドープト・ソース領域を有し、前記第２の拡散領域はソース領域を有する、請求項１に記載のＭＯＳトランジスタ。
【請求項６】
前記導電性ゲートはポリシリコン層を有する、請求項１に記載のＭＯＳトランジスタ。
【請求項７】
前記導電性ゲートの前記第２の端部と前記第２のコンタクト開口との間の距離はＮμｍであり、前記第１の距離は０．３μｍとＮμｍとの間の値を有する、請求項１に記載のＭＯＳトランジスタ。
【請求項８】
前記半導体層は前記第１導電型の半導体基板を有する、請求項１に記載のＭＯＳトランジスタ。
【請求項９】
前記半導体層は、半導体基板内に形成された前記第１導電型のウェル領域を有する、請求項１に記載のＭＯＳトランジスタ。
【請求項１０】
前記ライトリー・ドープト・ソース領域と前記ソース領域とが内部に形成された前記第１導電型のボディ領域を更に有し、当該ＭＯＳトランジスタはＬＤＭＯＳトランジスタを有する、請求項４に記載のＭＯＳトランジスタ。
【請求項１１】
第１導電型の半導体層上に形成された金属−酸化物−シリコン（ＭＯＳ）トランジスタであって：
第１の誘電体層によって前記半導体層から絶縁された導電性ゲート；
前記導電性ゲートの第１の端部に自己整合されて形成された、第２導電型の第１のライトリー・ドープト拡散領域；
前記導電性ゲートの前記第１の端部とは反対側の第２の端部に自己整合されて形成された、前記第２導電型の第２のライトリー・ドープト拡散領域；
前記第１のライトリー・ドープト拡散領域に重ねて形成された前記第２導電型の第１の拡散領域であり、当該第１の拡散領域は、前記導電性ゲートの前記第１の端部の側壁に形成された第１のスペーサの端部から第１の距離だけ離して形成され、前記第１のライトリー・ドープト拡散領域が、前記第１のスペーサの下に残存し且つ当該第１の拡散領域まで前記第１の距離にわたって延在する、第１の拡散領域；
前記第２のライトリー・ドープト拡散領域に重ねて形成された前記第２導電型の第２の拡散領域であり、当該第２の拡散領域は、前記導電性ゲートの前記第２の端部の側壁に形成された第２のスペーサの端部から前記第１の距離だけ離して形成され、前記第２のライトリー・ドープト拡散領域が、前記第２のスペーサの下に残存し且つ当該第２の拡散領域まで前記第１の距離にわたって延在する、第２の拡散領域；
前記第１の拡散領域上に形成された第１のコンタクト開口、及び該第１のコンタクト開口内に形成された第１の金属部；及び
前記第２の拡散領域上に形成された第２のコンタクト開口、及び該第２のコンタクト開口内に形成された第２の金属部；
を有し、
前記導電性ゲートの前記第１の端部と前記第１のコンタクト開口との間の距離が、前記導電性ゲートの前記第２の端部と前記第２のコンタクト開口との間の距離と同じであり、且つ従来のライトリー・ドープト・ドレイン・デバイスにおけるゲート−コンタクト距離と同じである、
ＭＯＳトランジスタ。
【請求項１２】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、当該ＭＯＳトランジスタはＮＭＯＳトランジスタを有する、請求項１１に記載のＭＯＳトランジスタ。
【請求項１３】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、当該ＭＯＳトランジスタはＰＭＯＳトランジスタを有する、請求項１１に記載のＭＯＳトランジスタ。
【請求項１４】
前記導電性ゲートはポリシリコン層を有する、請求項１１に記載のＭＯＳトランジスタ。
【請求項１５】
前記導電性ゲートの前記第２の端部と前記第２のコンタクト開口との間の距離はＮμｍであり、前記第１の距離は０．３μｍとＮμｍとの間の値を有する、請求項１１に記載のＭＯＳトランジスタ。
【請求項１６】
第１導電型の半導体層上に金属−酸化物−シリコン（ＭＯＳ）トランジスタを形成する方法であって：
第１の誘電体層によって前記半導体層から絶縁された導電性ゲートを形成する工程；
第１のマスクを用いて第１のイオン注入工程を実行し、第２導電型の第１のライトリー・ドープト拡散領域及び第２のライトリー・ドープト拡散領域を形成する工程であり、前記第１のライトリー・ドープト拡散領域及び第２のライトリー・ドープト拡散領域は、それぞれ、前記導電性ゲートの第１の端部及び第２の端部に自己整合される、工程；
前記導電性ゲートの側壁にスペーサを形成する工程；
第２のマスクを用いて第２のイオン注入工程を実行し、前記第２導電型の第１の拡散領域及び第２の拡散領域を形成する工程であり、前記第２のマスクは、
前記導電性ゲートに重なり、且つ、前記導電性ゲートの前記第２の端部の側壁に形成された第２のスペーサの端部から第１の距離だけ離れるように延在するレジスト部、
を形成するためのパターン規定領域を含み、前記第１の拡散領域は、前記導電性ゲートの前記第１の端部の側壁に形成された第１のスペーサに自己整合されて形成され、前記第２の拡散領域は、前記レジスト部に自己整合されて形成される、工程；
前記第１の拡散領域上に第１のコンタクト開口を形成し、該第１のコンタクト開口内に第１の金属部を形成する工程；及び
前記第２の拡散領域上に第２のコンタクト開口を形成し、該第２のコンタクト開口内に第２の金属部を形成する工程；
を有し、
前記第１のライトリー・ドープト拡散領域が、前記第１のスペーサの下に残存し、前記第２のライトリー・ドープト拡散領域が、前記第２のスペーサの下に残存し且つ前記第２の拡散領域まで前記第１の距離にわたって延在し、前記導電性ゲートの前記第１の端部と前記第１のコンタクト開口との間の距離が、前記導電性ゲートの前記第２の端部と前記第２のコンタクト開口との間の距離と同じである、
方法。
【請求項１７】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、前記ＭＯＳトランジスタはＮＭＯＳトランジスタを有する、請求項１６に記載の方法。
【請求項１８】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、当該ＭＯＳトランジスタはＰＭＯＳトランジスタを有する、請求項１６に記載の方法。
【請求項１９】
前記第１のライトリー・ドープト拡散領域はライトリー・ドープト・ソース領域を有し、前記第１の拡散領域はソース領域を有し、前記第２のライトリー・ドープト拡散領域はライトリー・ドープト・ドレイン領域を有し、前記第２の拡散領域はドレイン領域を有する、請求項１６に記載の方法。
【請求項２０】
前記第１のライトリー・ドープト拡散領域はライトリー・ドープト・ドレイン領域を有し、前記第１の拡散領域はドレイン領域を有し、前記第２のライトリー・ドープト拡散領域はライトリー・ドープト・ソース領域を有し、前記第２の拡散領域はソース領域を有する、請求項１６に記載の方法。
【請求項２１】
前記の第１の誘電体層によって前記半導体層から絶縁された導電性ゲートを形成する工程は、前記第１の誘電体層としてのゲート酸化物層によって前記半導体層から絶縁されたポリシリコン層を用いて前記導電性ゲートを形成することを有する、請求項１６に記載の方法。
【請求項２２】
前記導電性ゲートの前記第２の端部と前記第２のコンタクト開口との間の距離はＮμｍであり、前記第１の距離は０．３μｍとＮμｍとの間の値を有する、請求項１６に記載の方法。
【請求項２３】
前記半導体層は前記第１導電型の半導体基板を有する、請求項１６に記載の方法。
【請求項２４】
前記レジスト部は前記導電性ゲートと約５０％だけ重なる、請求項１６に記載の方法。
【請求項２５】
前記第１のイオン注入工程に先立って、第３のイオン注入工程を実行して前記第１導電型のボディ領域を形成する工程を更に有し、前記ライトリー・ドープト・ソース領域及び前記ソース領域は前記ボディ領域内に形成される、請求項１９に記載の方法。
【請求項２６】
第１導電型の半導体層上に金属−酸化物−シリコン（ＭＯＳ）トランジスタを形成する方法であって：
第１の誘電体層によって前記半導体層から絶縁された導電性ゲートを形成する工程；
第１のマスクを用いて第１のイオン注入工程を実行し、第２導電型の第１のライトリー・ドープト拡散領域及び第２のライトリー・ドープト拡散領域を形成する工程であり、前記第１のライトリー・ドープト拡散領域及び第２のライトリー・ドープト拡散領域は、それぞれ、前記導電性ゲートの第１の端部及び第２の端部に自己整合される、工程；
前記導電性ゲートの側壁にスペーサを形成する工程；
第２のマスクを用いて第２のイオン注入工程を実行し、前記第２導電型の第１の拡散領域及び第２の拡散領域を形成する工程であり、前記第２のマスクは、
前記導電性ゲートに重なり、且つ、前記導電性ゲートの前記第１の端部の側壁に形成された第１のスペーサの端部から第１の距離だけ離れるように延在する第１のレジスト部と、前記導電性ゲートに重なり、且つ、前記導電性ゲートの前記第２の端部の側壁に形成された第２のスペーサの端部から前記第１の距離だけ離れるように延在する第２のレジスト部と、
を形成するためのパターン規定領域を含み、前記第１の拡散領域は前記第１のレジスト部に自己整合されて形成され、前記第２の拡散領域は前記第２のレジスト部に自己整合されて形成される、工程；
前記第１の拡散領域上に第１のコンタクト開口を形成し、該第１のコンタクト開口内に第１の金属部を形成する工程；及び
前記第２の拡散領域上に第２のコンタクト開口を形成し、該第２のコンタクト開口内に第２の金属部を形成する工程；
を有し、
前記第１のライトリー・ドープト拡散領域が、前記第１のスペーサの下に残存し且つ前記第１の拡散領域まで前記第１の距離にわたって延在し、前記第２のライトリー・ドープト拡散領域が、前記第２のスペーサの下に残存し且つ前記第２の拡散領域まで前記第１の距離にわたって延在し、前記導電性ゲートの前記第１の端部と前記第１のコンタクト開口との間の距離が、前記導電性ゲートの前記第２の端部と前記第２のコンタクト開口との間の距離と同じであり、且つ従来のライトリー・ドープト・ドレイン・デバイスにおけるゲート−コンタクト距離と同じである、
方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタに関し、特に、通常の延長されていないＬＤＤのデバイスと同じゲート−ソースコンタクト距離及びゲート−ドレインコンタクト距離を維持しながら、耐久性向上のためにドレイン及び／又はソース端子に延長されたＮＬＤＤ領域を含むＭＯＳトランジスタに関する。
【背景技術】
【０００２】
半導体トランジスタデバイスにおいて、“耐久性（ruggedness）”とは、トランジスタデバイスに、該デバイスを破壊することなく、どれだけのエネルギー（ジュール）を印加することができるかを記述する用語である。耐久性は、“ＳＯＡ”すなわち安全動作領域という用語で記述されることもある。所与のデバイスに対してＳＯＡカーブとして定められた電流及び電圧の境界の外側でデバイスが動作すると、動作はもはや“安全”ではなく、デバイスは不可逆的に損傷され得る。例えばコストを有意に増大させるなどのその他の製造パラメータを損ねることなくトランジスタを一層頑強にすることが望ましい。
【０００３】
サブミクロンＣＭＯＳプロセス技術においては、ポリシリコンゲートの下のチャネルの両端にドレイン／ソース領域を接続するためにライトリー（低濃度）ドープト・ドレイン／ソース（ＬＤＤ）が用いられ、それにより、トランジスタのドレインにおける電界が弱められ、衝突（インパクト）イオン化が最小化されている。その結果、トランジスタのドレインでのインパクトイオン化が回避される。ＬＤＤプロセスは、ゲート電極に自己整合（セルフアライン）されたライトリー・ドープト・ドレイン／ソース領域を形成するために適度な中程度の注入ドーズ量を用い、その後、ゲート電極に隣接させてスペーサを形成し、そして、該スペーサに自己整合させて多量の注入を用いて高濃度ドープされたソース／ドレイン領域を形成することを必要とする。図１は、スペーサ形成に先立って形成されたＮ型ＬＤＤ領域１８、１９と、スペーサ１６が形成された後に形成された、高濃度ドープされたソース／ドレイン領域２０、２２と、を含む従来のＮＭＯＳトランジスタの断面図である。
【０００４】
インパクトイオン化は特に、小型で低オン抵抗のデバイスを得るために高い電界が伴われる電力用（パワー）トランジスタで問題となる。パワートランジスタのドレイン側でのインパクトイオン化を抑制するために、時折、高破壊電圧特性を有する横方向二重拡散型（lateral  double-diffused）金属−酸化物−半導体（ＬＤＭＯＳ）トランジスタが用いられる。図２は、従来のＬＤＭＯＳトランジスタの断面図である。ＬＤＭＯＳトランジスタにおいては、インパクトイオン化を抑制するために電界を横方向に広げるよう、Ｎウェルによって形成された距離“ｄ”によって表記される低濃度ドープのドリフト領域が用いられ、高濃度ドープされたドレイン領域はゲート電極から後退（プルバック）される。
【０００５】
ＬＤＭＯＳトランジスタにおいて、ドレイン領域が後退されるとき、ドレイン領域へのコンタクトも、ドレインコンタクトがＮ＋ドレイン領域上に形成されるよう、同一の量だけ後退される。ＬＤＭＯＳトランジスタは、故に、ゲート−ドレインコンタクト距離がゲート−ソースコンタクト距離より大きい非対称デバイスである。一部の用途において、より大きいゲート−ドレインコンタクト距離は、Ｎチャネルパワートランジスタの全体的なＲｏｎ・Ａｒｅａ積（電力密度）を悪化させるので望ましくない。用語“Ｒｏｎ”はトランジスタの直列抵抗を意味し、“Ａｒｅａ”はパワートランジスタの面積を意味する。ゲートとドレインコンタクトとの間の距離が増大するとき、Ｒｏｎ・Ａｒｅａ積は増大する。より多くの電力が長いドリフト領域で消散されるので、ＬＤＭＯＳトランジスタの効率は低下する。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
耐久性が向上され得るＭＯＳトランジスタを提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、第１導電型の半導体層上に形成された金属−酸化物−シリコン（ＭＯＳ）トランジスタは、第１の誘電体層によって前記半導体層から絶縁された導電性ゲートと、導電性ゲートの第１の端部に自己整合されて形成された、第２導電型の第１のライトリー・ドープト拡散領域と、導電性ゲートの第１の端部とは反対側の第２の端部に自己整合されて形成された、第２導電型の第２のライトリー・ドープト拡散領域と、第１のライトリー・ドープト拡散領域に重ねて形成された第２導電型の第１の拡散領域であり、当該第１の拡散領域は、導電性ゲートの第１の端部の側壁に形成された第１のスペーサに自己整合され、第１のライトリー・ドープト拡散領域が、第１のスペーサの下に残存する、第１の拡散領域と、第２のライトリー・ドープト拡散領域に重ねて形成された第２導電型の第２の拡散領域であり、当該第２の拡散領域は、導電性ゲートの第２の端部の側壁に形成された第２のスペーサの端部から第１の距離だけ離して形成され、第２のライトリー・ドープト拡散領域が、第２のスペーサの下に残存し且つ当該第２の拡散領域まで前記第１の距離にわたって延在する、第２の拡散領域と、第１の拡散領域上に形成された第１のコンタクト開口、及び該第１のコンタクト開口内に形成された第１の金属部と、第２の拡散領域上に形成された第２のコンタクト開口、及び該第２のコンタクト開口内に形成された第２の金属部とを含む。斯くして形成されるとき、導電性ゲートの第１の端部と第１のコンタクト開口との間の距離が、導電性ゲートの第２の端部と第２のコンタクト開口との間の距離と同じにされる。
【０００８】
第２のライトリー・ドープト拡散領域は、トランジスタの延長されたＬＤＤ領域を形成する。一実施形態において、第２のライトリー・ドープト拡散領域はドレインのＬＤＤ領域であり、第２の拡散領域はドレイン領域である。他の一実施形態において、第２のライトリー・ドープト拡散領域はソースのＬＤＤ領域であり、第２の拡散領域はソース領域である。
【０００９】
本発明の他の一態様によれば、第１導電型の半導体層上に形成された金属−酸化物−シリコン（ＭＯＳ）トランジスタは、第１の誘電体層によって前記半導体層から絶縁された導電性ゲートと、導電性ゲートの第１の端部に自己整合されて形成された、第２導電型の第１のライトリー・ドープト拡散領域と、導電性ゲートの第１の端部とは反対側の第２の端部に自己整合されて形成された、第２導電型の第２のライトリー・ドープト拡散領域と、第１のライトリー・ドープト拡散領域に重ねて形成された第２導電型の第１の拡散領域であり、当該第１の拡散領域は、導電性ゲートの第１の端部の側壁に形成された第１のスペーサの端部から第１の距離だけ離して形成され、第１のライトリー・ドープト拡散領域が、第１のスペーサの下に残存し且つ当該第１の拡散領域まで第１の距離にわたって延在する、第１の拡散領域と、第２のライトリー・ドープト拡散領域に重ねて形成された第２導電型の第２の拡散領域であり、当該第２の拡散領域は、導電性ゲートの第２の端部の側壁に形成された第２のスペーサの端部から前記第１の距離だけ離して形成され、第２のライトリー・ドープト拡散領域が、第２のスペーサの下に残存し且つ当該第２の拡散領域まで第１の距離にわたって延在する、第２の拡散領域と、第１の拡散領域上に形成された第１のコンタクト開口、及び該第１のコンタクト開口内に形成された第１の金属部と、第２の拡散領域上に形成された第２のコンタクト開口、及び該第２のコンタクト開口内に形成された第２の金属部とを含む。斯くして形成されるとき、導電性ゲートの第１の端部と第１のコンタクト開口との間の距離が、導電性ゲートの第２の端部と第２のコンタクト開口との間の距離と同じにされる。
【００１０】
本発明の更なる他の一態様によれば、第１導電型の半導体層上に金属−酸化物−シリコン（ＭＯＳ）トランジスタを形成する方法は、第１の誘電体層によって前記半導体層から絶縁された導電性ゲートを形成する工程と、第１のマスクを用いて第１のイオン注入工程を実行し、第２導電型の第１のライトリー・ドープト拡散領域及び第２のライトリー・ドープト拡散領域を形成する工程であり、第１のライトリー・ドープト拡散領域及び第２のライトリー・ドープト拡散領域は、それぞれ、導電性ゲートの第１の端部及び第２の端部に自己整合される、工程と、導電性ゲートの側壁にスペーサを形成する工程と、第２のマスクを用いて第２のイオン注入工程を実行し、第２導電型の第１の拡散領域及び第２の拡散領域を形成する工程であり、第２のマスクは、導電性ゲートに重なり且つ導電性ゲートの第２の端部の側壁に形成された第２のスペーサの端部から第１の距離だけ離れるように延在するレジスト部、を形成するためのパターン規定領域を含み、第１の拡散領域は、導電性ゲートの第１の端部の側壁に形成された第１のスペーサに自己整合されて形成され、第２の拡散領域は、レジスト部に自己整合されて形成される、工程と、第１の拡散領域上に第１のコンタクト開口を形成し、該第１のコンタクト開口内に第１の金属部を形成する工程と、第２の拡散領域上に第２のコンタクト開口を形成し、該第２のコンタクト開口内に第２の金属部を形成する工程とを含む。斯くして構築されるとき、第１のライトリー・ドープト拡散領域は第１のスペーサの下に残存し、第２のライトリー・ドープト拡散領域は、第２のスペーサの下に残存し且つ第２の拡散領域まで第１の距離にわたって延在する。導電性ゲートの第１の端部と第１のコンタクト開口との間の距離は、導電性ゲートの第２の端部と第２のコンタクト開口との間の距離と同じにされる。
【００１１】
本発明の他の一態様によれば、第１導電型の半導体層上に金属−酸化物−シリコン（ＭＯＳ）トランジスタを形成する方法は、第１の誘電体層によって前記半導体層から絶縁された導電性ゲートを形成する工程と、第１のマスクを用いて第１のイオン注入工程を実行し、第２導電型の第１のライトリー・ドープト拡散領域及び第２のライトリー・ドープト拡散領域を形成する工程であり、第１のライトリー・ドープト拡散領域及び第２のライトリー・ドープト拡散領域は、それぞれ、導電性ゲートの第１の端部及び第２の端部に自己整合される、工程と、導電性ゲートの側壁にスペーサを形成する工程と、第２のマスクを用いて第２のイオン注入工程を実行し、第２導電型の第１の拡散領域及び第２の拡散領域を形成する工程であり、第２のマスクは、導電性ゲートに重なり且つ導電性ゲートの第１の端部の側壁に形成された第１のスペーサの端部から第１の距離だけ離れるように延在する第１のレジスト部と、導電性ゲートに重なり且つ導電性ゲートの第２の端部の側壁に形成された第２のスペーサの端部から前記第１の距離だけ離れるように延在する第２のレジスト部と、を形成するためのパターン規定領域を含み、第１の拡散領域は第１のレジスト部に自己整合されて形成され、第２の拡散領域は第２のレジスト部に自己整合されて形成される、工程と、第１の拡散領域上に第１のコンタクト開口を形成し、該第１のコンタクト開口内に第１の金属部を形成する工程と、第２の拡散領域上に第２のコンタクト開口を形成し、該第２のコンタクト開口内に第２の金属部を形成する工程とを含む。斯くして構築されるとき、第１のライトリー・ドープト拡散領域は、第１のスペーサの下に残存し且つ第１の拡散領域まで第１の距離にわたって延在し、第２のライトリー・ドープト拡散領域は、第２のスペーサの下に残存し且つ第２の拡散領域まで第１の距離にわたって延在する。導電性ゲートの第１の端部と第１のコンタクト開口との間の距離は、導電性ゲートの第２の端部と第２のコンタクト開口との間の距離と同じにされる。
【００１２】
本発明は、以下の詳細な説明及び添付の図面を参酌して、より十分に理解される。
【図面の簡単な説明】
【００１３】
【図１】従来のＮＭＯＳトランジスタを示す断面図である。
【図２】従来のＬＤＭＯＳトランジスタを示す断面図である。
【図３】製造プロセスの中間段階における本発明の一実施形態に従ったＮＭＯＳトランジスタを示す断面図である。
【図４】本発明の一実施形態に従ったＮＭＯＳトランジスタを示す断面図である。
【図５】本発明の一実施形態に従ったＮ型ＬＤＭＯＳトランジスタを示す断面図である。
【図６】本発明の第２の実施形態に従ったＮＭＯＳトランジスタを示す断面図である。
【図７】本発明の第３の実施形態に従ったＮＭＯＳトランジスタを示す断面図である。
【発明を実施するための形態】
【００１４】
本発明の原理に従って、ＮＭＯＳ（Ｎ型金属−酸化物−シリコン）トランジスタは、同じゲート−ソースコンタクト距離及びゲート−ドレインコンタクト距離を維持しながら、耐久性向上のために、延長されたＮＬＤＤ領域をドレインに含む。斯くして、トランジスタのドレインにおけるインパクトイオン化が抑制され、Ｒｏｎ・Ａｒｅａ積を実質的に悪化させることなくトランジスタの全体的な耐久性が向上される。他の実施形態において、ＰＭＯＳトランジスタの破壊電圧を高めるために、延長されたＰＬＤＤ領域をドレインに含むＰＭＯＳトランジスタが提供される。
【００１５】
本発明に係るＮＭＯＳトランジスタ構造は、とりわけパワートランジスタに適用可能であるが、電力用途以外の用途にも使用され得る。本発明に係るＮＭＯＳトランジスタは、延長されたＮＬＤＤ領域をドレインに含んでおり、故に、ドレイン拡散領域とソース拡散領域とが対称でない点で従来のＮＭＯＳトランジスタとは異なる。従って、本発明に係るＮＭＯＳトランジスタの電気特性は、対称的なドレイン／ソース拡散層を有する従来のＮＭＯＳトランジスタと若干異なったものになる。
【００１６】
本発明の他の一態様によれば、ＭＯＳ（金属−酸化物−シリコン）トランジスタは、通常の延長されていないＬＤＤのデバイスと同じゲート−ソースコンタクト距離及びゲート−ドレインコンタクト距離を維持しながら、耐久性向上のために、延長されたＮＬＤＤ領域をソース及び／又はドレインに含む。斯くして、トランジスタのソース及びドレインにおけるインパクトイオン化が抑制され、Ｒｏｎ・Ａｒｅａ積を実質的に悪化させることなくトランジスタの全体的な耐久性が向上される。
【００１７】
図３は、製造プロセスの中間段階における本発明の一実施形態に従ったＮＭＯＳトランジスタの断面図である。図４は、本発明の一実施形態に従ったＮＭＯＳトランジスタの断面図である。図３及び４を参照するに、この実施形態において、ＮＭＯＳトランジスタ１００はＰ型基板であるＰ型半導体層１１０上に形成されている。他の実施形態において、半導体層１１０は、Ｐ型基板上に形成されたエピタキシャル層や埋め込み層、又は一般的に使用される、あるいは今後開発される、その他の基板構造を含み得る。さらに、他の実施形態において、ＮＭＯＳトランジスタ１００は、Ｐ型基板１１０内に形成されたＰウェル内に形成され得る。半導体層１１０の厳密な性質及び構成は、本発明を実施するにあたって重大な事項ではない。
【００１８】
ＮＭＯＳトランジスタ１００の製造プロセスにおける次の工程は、基板１１０上に、トランジスタが形成されるアクティブ領域を定めるフィールド酸化物層１２６Ａを形成することを含む。図３においては、アイソプレーナプロセスが示されており、フィールド酸化物層１２６Ａは部分的に、シリコン基板表面より上に形成されている。例えばシャロー・トレンチ・アイソレーション（ＳＴＩ）プロセスなど、その他の製造プロセスにおいて、図３の挿入図に示すように、フィールド酸化物層１２６Ｂはシリコン基板表面に対して共平面に形成され得る。その後、ゲート酸化物層１１２が成長され、ポリシリコン層１１４が堆積・パターニングされてゲート電極が形成される。第１のＮ型用マスクを用いて第１のＮ型注入（インプランテーション）が実行されて、ライトリー・ドープト・ドレイン／ソース（ＬＤＤ）領域１１８及び１１９が形成される。第１のＮ型用マスクは、基板１１０上のアクティブ領域を露出させ、故に、ＬＤＤ領域はゲート電極をマスクとして用いて形成される。ＬＤＤ領域１１８及び１１９は、ポリシリコンゲート電極１１４の端部に自己整合される。
【００１９】
ＬＤＤ領域１１８及び１１９が形成された後、誘電体層が共形（コンフォーマル）に堆積され且つ異方性エッチングされて、ゲート電極１１４の側壁に沿ってスペーサ１１６が形成される。例えば図１のＮＭＯＳトランジスタ５０などの従来プロセスにおいては、スペーサ１６は、ゲート電極に対する高濃度ドープされたＮ＋ソース／ドレイン領域の位置を定める。すなわち、Ｎ型注入を受けない基板上のＰ型領域を覆う同一の第１のＮ型用マスクを用いて、第２のＮ型注入が実行される。露出されたＮ型領域内で、ゲート電極及びスペーサが、自己整合されたＮ＋ソース／ドレイン領域２０、２２を形成するためのマスクとして作用する。従来のＮＭＯＳトランジスタ５０におけるＮ＋ソース／ドレイン領域は、フィールド酸化膜２６によって画成されたアクティブ領域内に形成され、且つスペーサ１６の端部に自己整合される。
【００２０】
一方、本発明によれば、第２のＮ型注入工程のために、Ｎ型注入用の第２のＮ型用マスクが用いられる。ここで、第２のＮ型用マスクは、第１のＮ型用マスクと同様であるが、Ｎ型ドレイン領域にレジスト部１５０を形成する更なるパターン規定領域（ここでは“Ｎ＋後退領域”と称する）を含んでいる。レジスト部１５０は、部分的にゲート電極に重なるとともに、ドレイン側でゲート電極に隣接するＮＬＤＤ領域上のエリアを覆うように延在している。第２のＮ型注入工程は、第２のＮ型用マスクによって画成された、レジスト部１５０を含むレジストパターンとスペーサ及びゲート電極とをマスクとして用いて実行される。斯くして形成されるＮ＋ソース領域１２２はスペーサ１１６に自己整合されるが、斯くして形成されるＮ＋ドレイン領域１２０はレジスト部１５０の端部に自己整合される。結果として、Ｎ＋ドレイン領域はゲート電極の端部から後退される。故に、Ｎ＋ドレインをＮＭＯＳトランジスタ１００のチャネル領域に接続するＮＬＤＤ領域１１８によって、長さ“Ｂ”によって規定される小型ドリフト領域が形成される。
【００２１】
Ｎ＋ドレイン／ソース領域１２０、１２２が形成された後、典型的にはＢＰＳＧ層である誘電体層１２８が堆積され、Ｎ＋ドレイン／ソース領域へのコンタクトホール１２９を作り出すようにパターニングされる。本発明によれば、Ｎ＋ドレイン領域１２０へのコンタクトホール１２９は、Ｎ＋ソース領域１２２へのコンタクトホール１２９と同じゲート−コンタクト間隔で形成される。すなわち、Ｎ＋ドレイン領域１２０がゲート電極から後退されているときであっても、ゲート−ドレインコンタクト間隔は増大されるのではなく、ゲート−ソースコンタクト間隔と同じ間隔を維持する。Ｎ＋ドレイン領域１２０は、ゲート電極から距離Ｂだけ後退されるが、適正なオーミックコンタクトを確保するのに十分なＮ＋ドレイン領域がコンタクトホール１２９と重なるように残される。
【００２２】
次に、図４を参照するに、金属層１３０が堆積・パターニングされて、基板１１０上に形成されたデバイス群間の金属相互接続が形成される。金属層１３０は、コンタクトホール１２９内にも形成され、Ｎ＋ソース／ドレイン領域１２２、１２０とオーミックコンタクトを形成する。金属層１３０を絶縁するために、例えば酸化物又は窒化シリコン層など、別の誘電体層１３２が金属層の頂部に堆積される。ＮＭＯＳトランジスタは、例えば、相互接続のための更なる金属層と、絶縁及びパッシベーションのための更なる誘電体層とを形成するため処理工程など、後続の処理工程にかけられてもよい。そのような後続の処理工程は、本発明を実施するにあたって重大な事項ではない。
【００２３】
一実施形態において、ＮＭＯＳトランジスタ１００は、０．４μｍのゲート−コンタクト間隔を規定する０．５ミクロン技術を用いて製造される。０．３μｍのＮ＋後退距離Ｂを用いて、０．１μｍのコンタクト−Ｎ＋重なり（“Ｃ”）が残される。０（ゼロ）又はそれより多量のコンタクト−Ｎ＋重なりが存在する限り、その他のＮ＋後退距離の値を用いることも可能である。一実施形態において、Ｎ＋後退距離は０．１５μｍと０．３５μｍとの間にされる。また、Ｎ＋後退距離を０．４μｍまで大きくして、Ｎ＋ドレイン領域の端部をコンタクトに整列させてもよい。
【００２４】
言及しておくと有益なこととして、全体的なゲート電極−ドレインコンタクト間隔“Ａ”は、Ｎ＋領域がゲート電極から後退された場合であっても増大されていない。ゲート−ドレインコンタクト間隔Ａは０．４μｍのままである。また、ゲート−ドレインコンタクト間隔はゲート−ソースコンタクト間隔と同じ間隔を維持している。Ｎ＋ドレインの０．３μｍ後退を用いたとき、ソース側より大きいＮＬＤＤ領域部分を有するようにドレイン領域が形成されるので、２％のＲｏｎ増大が観測されている。しかしながら、２％のみのＲｏｎの増大で、ＮＭＯＳトランジスタのＩ−Ｖ特性がスナップバックするまでに、０．５Ｖの更なるＳＯＡ電圧が達成され得る。
【００２５】
本発明に係るＮＭＯＳトランジスタの１つの重要な特徴は、Ｎ＋ドレイン領域に後退を実現する上で、更なるマスク工程が必要とされないことである。本発明に係るＮＭＯＳトランジスタは、Ｎ＋後退領域を追加するためのＮ型用マスクへの変更のみを必要とする。第２のＮ型用マスクのＮ＋後退領域は、ドレイン側でゲート電極に隣接するＮ＋注入を阻止して、Ｎ＋ドレイン領域を後退させる。
【００２６】
従来のＣＭＯＳ製造プロセスにおいては、Ｎ型用マスクは通常、ＮＬＤＤ注入工程及びＮ＋ソース／ドレイン注入工程の双方に使用される。ＮＬＤＤ注入工程において、ＮＬＤＤ注入はゲート電極の端部に自己整合される。Ｎ＋ソース／ドレイン注入工程において、Ｎ＋注入はスペーサの端部に自己整合される。しかしながら、本発明によれば、ＮＬＤＤ注入には第１のＮ型用マスクが使用され、Ｎ＋ソース／ドレイン注入には第２のＮ型用マスクが使用される。第２のＮ型用マスクは、ドレイン側のゲート電極近傍のＮ＋注入を阻止するレジスト部の形成を可能にするＮ＋後退領域の規定部を含んでいる。Ｎ＋後退を実現するために別個の第２のマスクが必要とされるものの、製造プロセスは変わらないため、追加のマスク工程は必要でない。第２のＮ型用マスクの追加コストは、ＮＭＯＳトランジスタの耐久性向上を達成する上で取るに足らないものである。
【００２７】
この実施形態において、Ｎ＋後退領域は第２のＮ型用マスク内に、ゲート電極の中央に整列させて描かれている。従って、最も極端なミスアライメントの場合であっても、Ｎ＋後退領域がソース側に交わってソース領域に影響を及ぼすことがないことが保証される。
【００２８】
斯くして形成されるとき、ＮＭＯＳトランジスタ１００は、Ｎ＋ドレイン領域１２０とゲート電極下のチャネルとの間の長めのＮＬＤＤ領域のために、ドレイン−ソース抵抗が増大される。しかしながら、このような直列抵抗の悪化は、トランジスタデバイスの耐久性の増大によって補償される。本発明の一実施形態において、直列抵抗は従来の場合と比較して５％増大されるが、静電放電（ＥＳＤ）耐性が有意に向上される。一実施形態において、人体モデルＥＳＤ性能の２００％の向上が観測されており、また、機械モデルＥＳＤ性能の３３％超の向上が観測されている。
【００２９】
重要なことには、本発明に係るＮＭＯＳトランジスタは、延長されたドリフト領域をドレインに有するＬＤＭＯＳトランジスタとは区別される。ＬＤＭＯＳトランジスタにおいては、延長されたドリフト領域を収容するためにゲート−ドレインコンタクト間隔が増大されている。ＬＤＭＯＳトランジスタにおけるゲート−ドレインコンタクト間隔は、ゲート−ソースコンタクト間隔より遙かに大きい。ＬＤＭＯＳトランジスタデバイスは対称でなく、ひいては、より大きいセルピッチを有する。本発明に係るＮＭＯＳトランジスタにおいては、ＮＭＯＳトランジスタは対称であり、Ｎ＋ドレイン領域は小型ドリフト領域を形成するように後退される。しかしながら、本発明に係るＮＭＯＳトランジスタのセルピッチは、トランジスタセル構造がソース側及びドレイン側の双方で同一のポリ−コンタクト間隔を備えて対称であるため、従来のＮＭＯＳトランジスタから不変である。
【００３０】
以上の記載においては、延長されたＮＬＤＤ領域を備えたＮＭＯＳトランジスタを説明した。他の実施形態において、延長されたＮＬＤＤ領域を形成するための本発明に係る製造方法は、延長されたＰＬＤＤ領域をＰＭＯＳトランジスタのドレインに形成するようにして、ＰＭＯＳトランジスタにも適用することができる。ＰＭＯＳトランジスタは、ＮＭＯＳトランジスタのようなホットエレクトロン／インパクトイオン化の問題を抱えていないが、延長されたＰＬＤＤ領域は、ＰＭＯＳトランジスタの破壊電圧を高め、それにより、ＰＭＯＳトランジスタの耐久性を向上させることができる。
【００３１】
また、延長されたＮＬＤＤ領域を備えたＮＭＯＳトランジスタは、ドリフト領域としてｐ型ボディを含むＮチャネルＬＤＭＯＳトランジスタを形成することにも適用され得る。図５は、本発明の一実施形態に従ったＮ型ＬＤＭＯＳトランジスタの断面図である。図５を参照するに、ＬＤＭＯＳトランジスタ２００は、Ｎ＋ソース２２２とＮＬＤＤ領域２１９とが内部に形成されたＰ型ボディ領域２５０を含んでいる。その他の点では、ＬＤＭＯＳトランジスタ２００は、図４のＮＭＯＳトランジスタ１００と同様の構造を有している。より具体的には、図５のＬＤＭＯＳトランジスタ２００は、図４のＮＭＯＳトランジスタ１００の延長されたＮＬＤＤ領域と同様にして形成された、延長されたＮＬＤＤ領域を含んでいる。ＬＤＭＯＳトランジスタ２００の延長されたＮＬＤＤ領域は、トランジスタのドレインにおけるインパクトイオン化を抑制することによって、ＬＤＭＯＳトランジスタの全体的な耐久性を向上させる。
【００３２】
上述の実施形態においては、延長されたＬＤＤ領域は、ＭＯＳトランジスタのドレイン領域に適用されるものとして説明されている。当業者に理解されるように、ＭＯＳトランジスタのソース／ドレイン領域は動作的に相互に交換可能であり、ソース／ドレイン領域は通常、バイアス電圧条件に従って命名される。本発明の他の一態様によれば、延長されたＬＤＤ領域はＭＯＳトランジスタのソース領域に適用される。図６は、本発明の第２の実施形態に従ったＮＭＯＳトランジスタの断面図である。図６のＮＭＯＳトランジスタ３００は、図４のＮＭＯＳトランジスタ１００と実質的に同じ手法にて構築されており、議論を簡略化するため、同様の要素には同様の参照符号が付されている。図６を参照するに、ＮＭＯＳトランジスタ３００は、延長されたＮＬＤＤ領域３１９をトランジスタのソースに含んでいる。この実施形態においては、ドレインは、ゲート電極の端部から後退されていないＮＬＤＤ領域３１８を有するように形成されている。ゲート−ソースコンタクト間隔“Ａ”は、Ｎ＋ソース拡散領域がゲート電極から後退されているときであっても増大されていない。すなわち、ゲート−ソースコンタクト間隔は、ゲート−ドレインコンタクト間隔と同じであり、通常の延長されていないＬＤＤのデバイスの場合と同じ間隔である。
【００３３】
本発明の更なる他の一実施形態によれば、ソース及びドレインの双方が、延長されたＬＤＤ領域を用いて形成される。図７は、本発明の第３の実施形態に従ったＮＭＯＳトランジスタの断面図である。図７のＮＭＯＳトランジスタ４００は、図４のＮＭＯＳトランジスタ１００と実質的に同じ手法にて構築されており、議論を簡略化するため、同様の要素には同様の参照符号が付されている。図７を参照するに、ＮＭＯＳトランジスタ４００は、延長されたＮＬＤＤ領域４１８をドレインに含み、且つ延長されたＮＬＤＤ領域４１９をソースに含んでいる。ゲート−ソースコンタクト間隔及びゲート−ドレインコンタクト間隔は、Ｎ＋ソース／ドレイン拡散領域がゲート電極から後退されているときであっても増大されていない。斯くして構成されるとき、トランジスタのソース及びドレインにおけるインパクトイオン化が抑制され、Ｒｏｎ・Ａｒｅａ積を悪化させずに耐久性が向上する。より具体的には、ゲート−ソースコンタクト間隔はゲート−ドレインコンタクト間隔と同じであり、これらは何れも通常の延長されていないＬＤＤのデバイスの場合と同じ間隔である。
【００３４】
以上の説明は、本発明の具体的な実施形態を例示するために提供されたものであり、限定的なものではない。本発明の範囲内で数多くの変更及び変形が可能である。本発明は添付の請求項によって定められる。
【符号の説明】
【００３５】
１００、２００、３００、４００  ＭＯＳトランジスタ
１１０、２１０、３１０、４１０  基板（半導体層）
１１２、２１２、３１２、４１２  ゲート誘電体層
１１４、２１４、３１４、４１４  ゲート電極
１１６、２１６、３１６、４１６  スペーサ
１１８、１１９、２１８、２１９、３１８、３１９、４１８、４１９  ライトリー・ドープト・ドレイン／ソース領域（ＬＤＤ領域）
１２０、１２２、２２０、２２２、３２０、３２２、４２０、４２２  ドレイン／ソース領域
１２６、２２６、３２６、４２６  フィールド酸化物層
１２８、１３２、２２８、２３２、３２８、３３２、４２８、４３２  誘電体層
１２９  コンタクトホール
１３０、２３０、３３０、４３０  金属層
１５０  レジスト部
２５０  ボディ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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