(57)【要約】【課題】半導体集積回路の外部端子の試験において、より少ない端子で、ＬＳＩチップのテストを実現させる。【解決手段】本発明に係る半導体集積回路のテスト方法は、内部回路と、内部回路と接続される複数の外部端子と、内部回路と複数の外部端子との間に設けられ、複数の外部端子をテストするためのテスト回路とを有する半導体集積回路のテスト方法であって、外部端子に複数の外部出力端子を含む場合に、複数の外部端子を、テスタに接続された１本の共通配線に接続し、テスト回路により、テスタからの制御信号をデコードして選択信号を生成し、当該選択信号により複数の外部出力端子のいずれか１つを選択し、テスタからテスト信号を入力し、選択された一の外部出力端子から当該テスト信号を共通配線に出力し、共通配線を介して出力されるテスト信号を、テスタにて観測することで外部出力端子の導通をテストする半導体集積回路のテスト方法。【選択図】図１
2011137684.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路と接続される複数の外部端子と、
前記内部回路と前記複数の外部端子との間に設けられ、前記複数の外部端子をテストするためのテスト回路とを有する半導体集積回路のテスト方法であって、
前記外部端子に複数の外部出力端子を含む場合に、前記複数の外部端子を、テスタに接続された１本の共通配線に接続し、
前記テスト回路により、テスタからの制御信号をデコードして選択信号を生成し、当該選択信号により前記複数の外部出力端子のいずれか１つを選択し、
前記テスタからテスト信号を入力し、前記選択された一の外部出力端子から当該テスト信号を前記共通配線に出力し、
前記共通配線を介して出力されるテスト信号を、テスタにて観測することで外部出力端子の導通をテストする半導体集積回路のテスト方法。
【請求項２】
内部回路と、
前記内部回路と接続される複数の外部端子と、
前記内部回路と前記複数の外部端子との間に設けられ、前記複数の外部端子をテストするためのテスト回路とを有する半導体集積回路のテスト方法であって、
前記外部端子に複数の外部入力端子を含む場合に、前記複数の外部入力端子を、テスタに接続された１本の共通配線に接続し、
テスタから出力されたテスト信号を、前記共通配線を介して前記複数の外部入力端子に入力し、
前記複数の外部入力端子を介してテスタから出力されたテスト信号を受け取り、
前記テスト回路により、テスタからの制御信号をデコードして選択信号を生成し、前記選択信号により、前記複数の外部入力端子から入力されるテスト信号のうちいずれか１つを選択し、
当該選択された一のテスト信号を、前記テスタに出力して観測することで外部入力端子の導通をテストする半導体集積回路のテスト方法。
【請求項３】
内部回路と、
前記内部回路と接続される複数の外部端子と、
前記内部回路と前記複数の外部端子との間に設けられ、前記複数の外部端子をテストするためのテスト回路とを有する半導体集積回路のテスト方法であって、
前記外部端子に複数の外部出力端子を含む場合に、前記複数の外部端子を、テスタに接続された１本の共通配線に接続し、
前記テスト回路により、前記テスタからの制御信号をデコードして選択信号を生成し、当該選択信号により前記複数の外部出力端子のいずれか１つを選択し、
前記テスタからテスト信号を入力し、前記選択された一の外部出力端から当該テスト信号を前記共通配線に出力し、
前記共通配線を介して出力されるテスト信号を、テスタにて観測するか、
前記外部端子に複数の外部入力端子を含む場合に、前記複数の外部入力端子を、テスタに接続された１本の前記共通配線に接続し、
前記テスタから出力されたテスト信号を、前記共通配線を介して前記複数の外部入力端子に入力し、
前記複数の外部入力端子を介してテスタから出力されたテスト信号を受け取り、
前記テスト回路により、前記テスタからの制御信号をデコードして選択信号を生成し、前記選択信号により、前記複数の外部入力端子から入力されるテスト信号のうちいずれか１つを選択し、
当該選択された一のテスト信号を、前記テスタに出力して観測することで外部入力端子の導通をテストする半導体集積回路のテスト方法。
【請求項４】
前記半導体集積回路は複数あって、
前記複数の半導体集積回路のそれぞれの前記外部端子を１本の前記共通配線に接続し、一つの外部端子から出力される、又は１つの外部端子に入力されるテスト信号の観測を行うことで外部端子のテストを行う、請求項１乃至３のいずれか１項に記載の半導体集積回路のテスト方法。
【請求項５】
内部回路と、
前記内部回路と接続される複数の外部端子と、
前記内部回路と前記複数の外部端子との間に設けられ、前記複数の外部端子をテストするためのテスト回路とを有し、
前記テスト回路は、前記外部端子に複数の外部出力端子を含む場合に、テスタから制御信号を受け取り、当該制御信号をデコードして前記複数の外部出力端子のいずれか１つを選択する選択信号を生成するデコード回路と、
前記選択信号に基づき、前記複数の外部出力端子のいずれか１つを選択し、当該選択された一の外部出力端子から前記テスタからのテスト信号を出力させる選択回路と、を有する半導体集積回路。
【請求項６】
内部回路と、
前記内部回路と接続される複数の外部端子と、
前記内部回路と前記複数の外部端子との間に設けられ、前記複数の外部端子をテストするためのテスト回路とを有し、
前記テスト回路は、前記外部端子に複数の外部入力端子を含む場合に、テスタから制御信号を受け取り、当該制御信号をデコードして前記複数の外部入力端子から入力されるテスト信号のいずれか１つを選択する選択信号を生成するデコード回路と、
前記複数の外部入力端子から入力されるテスト信号を受け取り、前記選択信号によりいずれか１つを選択してテスタに出力する選択回路と、を有する半導体集積回路。
【請求項７】
内部回路と、
前記内部回路と接続される複数の外部端子と、
前記内部回路と前記複数の外部端子との間に設けられ、前記複数の外部端子をテストするためのテスト回路とを有し、
前記テスト回路は、前記外部端子に複数の外部出力端子を含む場合に、テスタから制御信号を受け取り、当該制御信号をデコードして前記複数の外部出力端子のいずれか１つを選択する選択信号を生成し、前記外部端子に複数の外部入力端子を含む場合に、テスタから制御信号を受け取り、当該制御信号をデコードして前記複数の外部入力端子から入力されるテスト信号のいずれか１つを選択する選択信号を生成するデコード回路と、
前記選択信号に基づき、前記複数の外部出力端子のいずれか１つを選択し、当該選択された一の外部出力端子から前記テスタから入力されるテスト信号を出力させるか、前記複数の外部入力端子からのテスト信号を受け取り、前記選択信号によりいずれか１つを選択してテスタに出力する選択回路と、を有する半導体集積回路。
【請求項８】
前記外部出力端子のそれぞれに設けられる出力回路を有し、
前記選択回路は、前記内部回路からの信号と前記テスト信号とが入力される第１のセレクタと、前記内部回路からの信号と前記選択信号とが入力される第２のセレクタとを有し、
前記第１のセレクタは、テスタから入力されるテストイネーブル信号により、前記テスト信号を選択して出力回路に出力し、
前記第２のセレクタは、前記テストイネーブル信号により、前記選択信号を選択して前記出力回路に出力回路イネーブル信号として出力し、
前記出力回路は、前記出力回路イネーブル信号によりイネーブルにされ、前記テスト信号を出力する請求項１又は３記載の半導体集積回路。
【請求項９】
前記外部入力端子のそれぞれに設けられる入力回路を有し、
前記選択回路は、前記テスタから前記外部入力端子を介して入力される前記テスト信号を受け取る第３のセレクタを有し、
前記第３のセレクタは、前記制御信号により、いずれか１つの外部入力端子からのテスト信号を選択してテスタに出力する請求項２又は３記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路および半導体集積回路の試験方法に関し、特に外部入力端子と外部出力端子と外部入出力端子とそれに付随する外部入出力回路の試験方法に関する。
【背景技術】
【０００２】
半導体集積回路の高集積化にともない、ＬＳＩチップのテストコストは、増加傾向にある。テストコストを削減する手段として、複数のＬＳＩチップを同時に試験する、並列試験を用いる事が一般的となっている。並列試験を実現する上で、最も障害になりうるのは、試験に必要な外部端子数であり、ＬＳＩテスタの持つ端子数よりも少なく抑えなければならない。
【０００３】
ＤＦＴ（design for testability）技術の進歩により、現在では、ＬＳＩチップの内部回路の試験を、少ない外部端子数で実現する事が可能となっている。一方で、ＬＳＩチップの外部端子の試験においては、全ての外部端子を、ＬＳＩテスタに接続する必要があり、並列テストにおける障害となっている。この制約により、ＬＳＩ内部回路と、ＬＳＩ外部端子の試験工程を分けて（ＬＳＩ内部：並列試験、ＬＳＩ外部端子：個別試験）対応するなど、テストコスト削減効果が損ねられている。
【０００４】
半導体集積回路の外部端子のテストを行うものとして、内部回路と外部端子の間にテスト回路とテストボードを配置し、それを制御することによって多ピン構成の外部端子のテストを行う技術が特許文献１に記載されている。
【０００５】
図４は、特許文献１に記載のテスト回路を組み込んだ集積回路を示す図である。図４に示すように、特許文献１に記載の集積回路（ＬＳＩ）２０１は、内部回路２１０と、内部回路２１０からの内部出力信号を受け取り外部出力端子２４０に出力するトライステートバッファ２２０とを有する。トライステートバッファ２２０は、２個ずつｍ組に分類されており、２個ずつまとめられてテスト回路２６０が構成されている。また、ＬＳＩチップ２０１は、ＬＳＩテスタ２０３からの制御信号を入力する２個の外部入力端子２５０と、外部入力端子２５０に接続された２個の入力バッファ２３０を有する。２個の入力バッファ２３０は、ｍ個の各テスト回路２６０に含まれる２個のトライステートバッファ２２０のそれぞれに制御信号を出力し、ｍ個のテスト回路２６０を同時に制御する。
【０００６】
また、ＬＳＩ２０１とＬＳＩテスタ２０３の間にはテストボード２０２が接続され、テストボードは各テスト回路２２０の２個の外部出力端子２４０を短絡して、1つのテスタ端子ｍ１に接続している。２０１はｍ個のテスト回路２６０を有するため、ｍ個のテスタ端子が必要となる。
【０００７】
テスタ２０３は制御信号を出力するための２個のテスタ端子ｋ１及びｋ２を有しており、それぞれのテスタ端子ｋ１及びｋ２はＬＳＩ２０１の２個の入力端子２５０を介して入力バッファ２３０に接続されている。
【０００８】
ここで、ＬＳＩ２０１のテストを行う場合について説明する。テスト回路２６０を構成する各２個のトライステートバッファ２２０には、ＬＳＩテスタ２０３から出力される制御信号が入力端子２５０、入力バッファ２３０を介して入力される。この制御信号により、２つのトライステートバッファ２２０のいずれか一方をハイインピーダンスとして、内部回路２１０からの信号を出力端子２４０を介してテストボード２０２に出力する。
【０００９】
ＬＳＩテスタ２０３は、テスト回路２６０の各組からそれぞれ１つの出力を受け取ることで、各組のテストを実行する。
【００１０】
以上により、各組の出力をテストボード２０２にて１つにまとめることで、各組を構成するトライステートバッファ２２０の数分の回数テストを実行する必要があるものの、テスタ端子を外部端子の合計より少ないものとすることができる。すなわち、トライステートバッファ２２０を制御する制御信号をテスタ２０３から入力する２個のテスタ端子ｋ１及びｋ２と、出力された信号を計測するためのテスタ端子ｍ１〜ｍｍのｍ個の端子の合計２＋ｍ個のテスタ端子を用いることにより、ＬＳＩ２０１外部出力端子を全て試験することが可能となる。
【００１１】
他方、ＬＳＩの内部回路や外部端子のテストを行うものとして、ＪＴＡＧを利用したものが知られている。
【００１２】
図５はＩＥＥＥ１１４９．１にて規定されたバウンダリスキャン回路である。この技術の回路は、ＬＳＩチップ５００と、ＬＳＩチップ５００に配置されたテスト回路としてのＴＡＰコントローラ５５０と、バウンダリスキャンレジスタ５１０と、ＴＡＰコントローラ５５０とバウンダリスキャンレジスタ５１０とを接続するテスト回線５４０とで構成され、各バウンダリスキャンレジスタ５１０は、複数の外部端子５２０とバッファ５６０を介して接続されている。また、外部端子５２０はテスタ端子５３０と接続され、ＬＳＩテスタ５０３はテスタ端子５３０から信号を入出力する。
【００１３】
ＴＡＰコントローラ５５０は、ＬＳＩに用意された５本のテスト信号で動作する。ＴＡＰコントローラ５５０により、各バウンダリスキャンレジスタ５１０に自由に値を設定することができ、設定された値により、外部端子５２０を任意の状態にセットすることが可能となる。外部端子５２０をテストする場合、ＴＡＰコントローラ５５０から出力されたテスト信号は、テスト用配線５４０を介して各バウンダリスキャンレジスタ５１０に入力され、バウンダリスキャンレジスタ５１０からバッファ５６０を介して出力端子５２０へと出力され、外部端子５２０に接続されたＬＳＩテスタによって測定される。ＴＡＰコントローラから入力された信号と、出力端子から出力された信号とをテスタによって測定することでテストが可能になる。
【００１４】
また、外部端子のテストを行うものとして、ＮＡＮＤ Ｔｒｅｅを利用したものが知られている。この技術では、外部端子とＮＡＮＤ Ｔｒｅｅとを接続し、外部端子とＬＳＩテスタのテスタ端子とを接続する。ＮＡＮＤ Ｔｒｅｅのテスト制御信号を入力するための端子とテスト結果を出力するための端子は、直接ＬＳＩテスタに接続する。
【００１５】
ＬＳＩテスタはテスト制御信号及びテスト信号をＮＡＮＤ Ｔｒｅｅに出力し、テスト結果出力端子から出力された１つのテスト結果出力信号を計測することで外部端子のテストを行う。この技術では、テスト制御信号を入力するテスタ端子と、テスト結果を計測するためのテスタ端子と、外部端子にそれぞれ接続するためテスタ端子が必要になる。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平１０−１１５６６６号公報
【非特許文献】
【００１７】
【非特許文献１】Institute of Electrical and Electronics Engineers Inc.「IEEE Standard Test Access Port and Boundary-Scan Architecture」，アメリカ合衆国，１９９０年５月２１日（平成２年５月２１日），ページ（ｐ．７−１３〜７−１５）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献１に記載の技術では、外部出力端子のテストを行う場合にしか適用できず、また、外部出力端子のテストをする場合も、制御信号をテスタ２０３から入力する２個のテスタ端子と、出力された信号を計測するためのｍ個の端子とを合わせて、２＋ｍ個のテスタ端子が必要となり、ＬＳＩをテストする際に使用する端子数をこれ以上減らすことができない。
【００１９】
また、ＪＴＡＧを利用した場合、ＴＡＰコントローラに制御のため５本の端子を要し、外部出力端子はすべてテスタにつながなければならない。
【００２０】
さらに、ＮＡＮＤ Ｔｒｅｅを利用した場合、テスト制御のための端子は２つでよいが、すべての外部端子をテスタに接続しなくてはならない点は同様である。
【００２１】
したがって、同時に試験するＬＳＩチップ数を増やして、より、テストコストを削減しようとした場合には、より少ない端子で、ＬＳＩチップのテストを実現することができるテスト手法が必要となる。
【課題を解決するための手段】
【００２２】
本発明にかかる半導体集積回路および半導体集積回路の試験方法は、内部回路と、内部回路と接続される複数の外部端子と、内部回路と複数の外部端子との間に設けられ、複数の外部端子をテストするためのテスト回路とを有する半導体集積回路のテスト方法であって、外部端子に複数の外部出力端子を含む場合に、複数の外部端子を、テスタに接続された１本の共通配線に接続し、テスト回路により、テスタからの制御信号をデコードして選択信号を生成し、当該選択信号により複数の外部出力端子のいずれか１つを選択し、テスタからテスト信号を入力し、選択された一の外部出力端子から当該テスト信号を共通配線に出力し、共通配線を介して出力されるテスト信号を、テスタにて観測することで外部出力端子の導通をテストする半導体集積回路および半導体集積回路のテスト方法。
【００２３】
本発明においては、選択信号に基づいて複数の外部出力端子のいずれか１つを選択し、当該選択された１の外部出力端子を介してテスタからのテスト信号を出力し、当該出力されたテスト信号を、共通配線を介してテスタで観測する。そのため、テスト結果を観測するために用いるテスタ端子を１つにすることができる。
【００２４】
本発明にかかる半導体集積回路および半導体集積回路の試験方法は、内部回路と、内部回路と接続される複数の外部端子と、内部回路と複数の外部端子との間に設けられ、複数の外部端子をテストするためのテスト回路とを有する半導体集積回路のテスト方法であって、外部端子に複数の外部入力端子を含む場合に、複数の外部入力端子を、テスタに接続された１本の共通配線に接続し、テスタから出力されたテスト信号を、共通配線を介して複数の外部入力端子に入力し、複数の外部入力端子を介してテスタから出力されたテスト信号を受け取り、テスト回路により、テスタからの制御信号をデコードして選択信号を生成し、選択信号により、複数の外部入力端子から入力されるテスト信号のうちいずれか１つを選択し、当該選択された一のテスト信号を、テスタに出力して観測することで外部入力端子の導通をテストする半導体集積回路および半導体集積回路の試験方法である。
【００２５】
本発明においては、選択信号に基づいて複数の外部入力端子のいずれか１つを選択する。また、テスト回路はテスタから共通配線を介して複数の外部入力端子から入力されるテスト信号を受け取り、当該選択信号によりいずれか１つの信号を選択して出力するため、テスト結を観測するために用いるテスタ端子を１つにすることができる。
【発明の効果】
【００２６】
本発明にかかる半導体集積回路および半導体集積回路の試験方法は、外部端子のテストにおいて、出力する外部端子のテストに要するＬＳＩテスタ端子を大幅に削減し、ＬＳＩテストコストを削減する。
【図面の簡単な説明】
【００２７】
【図１】実施の形態１にかかる全体構成の図である。
【図２】実施の形態１にかかるテスト信号選択回路の図である。
【図３】実施の形態１にかかるテスト制御回路の図である。
【図４】従来の特許文献１に記載の外部端子のテストを行う回路図である。
【図５】従来のＩＥＥＥ１１４９．１を利用したテストの回路図である。
【発明を実施するための形態】
【００２８】
実施の形態１
図１は、本発明実施の形態１にかかる半導体集積回路（ＬＳＩチップ）を示す図である。本実施の形態１にかかるＬＳＩチップ１は、内部回路（不図示）と、内部回路と接続される複数の外部出力端子１４ａ及び外部入力端子１４ｂ（以下、特に区別する必要がない場合は、外部出力端子１４ａ及び外部入力端子１４ｂをまとめて外部端子１４という。）と、内部回路と複数の外部端子１４との間に設けられ、複数の外部端子１４をテストするためのテスト回路とを有している。テスト回路は、テスト信号選択回路１０とテスト制御回路１９とから構成される。テスト信号選択回路１０と外部出力端子１４ａとの間には、各外部出力端子１４ａに対応して出力回路としてのトライステートバッファ１２が設けられ、テスト信号選択回路１０と外部入力端子１４ｂとの間には、各外部入力端子１４ｂに対応して入力回路としての入力バッファ１３が設けられている。
【００２９】
テスト信号選択回路１０は、複数の外部出力端子１４ａとそれぞれトライステートバッファ１２を介して接続され、複数の外部入力端子１４ｂとそれぞれ入力バッファ１３を介して接続されている。また、テスト制御回路１９は、外部リセット端子１６、外部テストクロック端子１７、及び外部テスト入出力端子１８と接続され、各端子を介してＬＳＩテスタ２０から入力される信号をテスト信号選択回路１０へ入力する。
【００３０】
ＬＳＩテスタ２０はテスタ端子２２〜２５を有している。外部端子１４はテスト共通配線１１にワイアード接続され、テスト共通配線１１はテスタ端子２２と接続されている。テスト共通配線１１は、テスタと半導体集積回路との間の電気的接続を行うためのテストボード（ＤＵＴボード、不図示）上に形成される。ＬＳＩチップ１は、外部出力端子１４ａを含む出力回路、外部入力端子１４ｂを含む入力回路を複数備え、これらの複数の入力回路、出力回路が、共通配線を介して、テスタ２０の１組のテスタ端子２２〜２５にワイアード接続されている。テストの際には、後述するように、ＬＳＩチップ１のテスト回路により、いずれか一の入力回路又は出力回路が選択され、その外部入力端子又は外部出力端子１つがテストされる。
【００３１】
テスタ端子２３〜２５は、それぞれ外部リセット端子１６と外部テストクロック端子１７と外部テスト入出力端子１８とに接続されている。ＬＳＩテスタ２０は、テスタ端子２２と２５を介してテスト信号を入出力し、テスタ端子２３と２４を介して制御信号を出力する。
【００３２】
ＬＳＩチップ１は複数の外部端子１４を有するが、外部端子１４への入出力を、テスト共通配線１１に接続することにより、１つとしている。したがって、ＬＳＩテスタ２０は、外部端子１４の入出力用の端子２２及び２５、２つの制御信号を入力するための２つの端子２３及び２４の合計４つのテスタ端子のみでこのＬＳＩチップ１の複数の外部端子１４をテストすることができる。また、テスト共通配線１１に接続されるＬＳＩチップが複数の場合にも、テスト共通配線１１の外部端子１４への入出力を１つとすることができるので有効である。以下、その詳細について説明する。
【００３３】
先ず、テスト信号選択回路１０について説明する、図２（ａ）及び図２（ｂ）は、テスト信号選択回路１０を示す図であって、図２（ａ）は、外部出力端子１４ａに対応する側のテスト信号選択回路（以下、出力側テスト信号選択回路１０ａという。）、図２（ｂ）は、外部入力端子１４ｂに対応する側のテスト信号選択回路（以下、入力側テスト信号選択回路１０ｂという。）を示す図である。
【００３４】
図２（ａ）に示すように、出力側テスト信号選択回路１０ａは、第１のセレクタとして選択回路２１ａと、第２のセレクタとして選択回路２１ｂとを有している。
【００３５】
選択回路２１ａは、内部回路からの信号とテスト制御回路１９からのテスト信号１０３とが入力され、そのいずれか一方をトライステートバッファ１２に出力する。
【００３６】
選択回路２１ｂは、内部回路からの信号とテスト制御回路１９からのテスト選択信号１０１とが入力され、そのいずれか一方をトライステートバッファイネーブル信号１０９としてトライステートバッファ１２に出力する。
【００３７】
入力側テスト信号選択回路１０ｂは、ＬＳＩテスタ２０から入力されたテスト出力信号１０４を、入力バッファ１３を介して内部回路及びテスト制御回路１９に出力する。
【００３８】
次に、本実施の形態に係るテスト制御回路１９について示す。図３は、テスト制御回路１９を示す図である。テスト制御回路１９は、第３のセレクタとしてのテスト結果選択回路３１と、デコード信号出力回路３３と、カウンタ回路３４と、双方向バッファ３２を有している。また、外部リセット端子１６、外部テストクロック端子１７、及び外部テスト入出力端子１８を有する。
【００３９】
外部リセット端子１６及び外部テストクロック端子１７はカウンタ回路３４に接続され、それぞれＬＳＩテスタ２０からの外部リセット信号１０７及び外部テストクロック１０８がカウンタ回路３４に入力される。
【００４０】
カウンタ回路３４はデコード信号出力回路３３と接続され、カウンタ回路３４はカウント結果１０６をデコード信号出力回路３３に入力する。デコード信号出力回路３３は、テスト選択信号１０１を生成し、そのテスト選択信号１０１を図２に示すテスト信号選択回路１０に入力する。また、デコード信号出力回路３３は、双方向バッファ３２及びテスト結果選択回路３１に接続され、制御信号１０１及び入出力切り替え信号１０５をそれぞれ双方向バッファ３２及びテスト結果選択回路３１に入力する。双方向バッファ３２は、入出力切り替え信号１０５に応じて、外部テスト入出力端子１８を介して図１のテスタ端子２５から出力されたテスト入力信号１０３を、テスト信号選択回路１０に出力するか、またはテスト結果選択回路３１から出力されたテスト出力信号１０４を、外部テスト入出力端子１８を介してテスタ端子２５に出力する。
【００４１】
双方向バッファ３２は、外部テスト入出力端子１８に接続され、外部テスト入出力端子１８を介してＬＳＩテスタ２０からのテスト入力信号１０３を受け取り、図２に示すテスト信号選択回路１０に入力し、又はテスト信号選択回路１０からのテスト出力信号１０４を、テスト結果選択回路３１を介して外部テスト入出力端子１８へ出力する。外部テスト入出力端子１８を介してテスタ端子２５に出力されたテスト出力信号１０４は、ＬＳＩテスタ２０で観測可能となる。
【００４２】
ここで、テスト回路は、テスト選択信号１０１を生成するデコード回路と、外部端子のいずれかを選択するための選択回路とを有するものとすることができる。すなわち、デコード回路は、ＬＳＩテスタ２０から制御信号を受け取り、当該制御信号をデコードして複数の外部出力端子１４ａのいずれか１つを選択するテスト選択信号１０１を生成し、及び／又はＬＳＩテスタ２０から制御信号を受け取り、当該制御信号をデコードして複数の外部入力端子１４ｂのいずれか１つを選択するテスト選択信号１０１を生成するものであり、図３に示すデコード信号出力回路３３及びカウンタ３４を有する。
【００４３】
また、選択回路は、デコード回路が生成したテスト選択信号１０１に基づき、複数の外部出力端子１４ａのいずれか１つを選択し、その選択された１つの外部出力端子１４ａから、ＬＳＩテスタ２０からのテスト入力信号１０３を出力させ、及び／又は、複数の外部入力端子１４ｂからのテスト出力信号１０４を受け取り、テスト選択信号１１０によりいずれか１つを選択してＬＳＩテスタ２０に出力するものであり、図２に示す出力側テスト信号選択回路１０ａ及び入力側テスト信号選択回路１０ｂ、並びに図３に示すテスト結果選択回路３１を有する。
【００４４】
この選択回路は、内部回路からの信号とテスト入力信号とが入力される選択回路２１ａと、内部回路からの信号と選択信号とが入力される選択回路２１ｂとを有する。選択回路２１ａは、上述したように、ＬＳＩテスタ２０から入力されるテストイネーブル信号１０２により、テスト入力信号１０３を選択してトライステートバッファ１２に出力する。選択回路２１ｂは、テストイネーブル信号１０２により、テスト選択信号１０１を選択してトライステートバッファ１２にトライステートバッファイネーブル信号１０９として出力する。トライステートバッファ１２は、このトライステートバッファイネーブル信号１０９によりイネーブルにされ、テスト入力信号を外部出力端子１４ａを介して出力する。
【００４５】
また、選択回路は、ＬＳＩテスタ２０から外部入力端子１４ｂを介して入力されるテスト出力信号１０４を受け取るテスト結果選択回路３１を有する。テスト結果選択回路３１は、テスト選択信号１１０により、いずれか１つの外部入力端子１４ｂからのテスト出力信号１０４を選択してＬＳＩテスタ２０に出力する。
【００４６】
次に、テストを行う際の各ブロックの動作について詳細に説明する。なお、本実施の形態にかかるＬＳＩチップ１は、外部出力端子１４ａ及び外部入力端子１４ｂのいずれも有するものとして説明するが、いずれか一方のみを有する場合であっても、対応するテスト回路を設けることにより、同様にテストすることができることは言うまでもない。まず、外部出力端子１４ａのテスト方法について説明する。
【００４７】
テストの際、ＬＳＩテスタ２０は、制御信号として外部リセット信号１０７及び外部テストクロック信号１０８を、それぞれテスタ端子２３及び２４を介してテスト制御回路１９に出力する。外部リセット信号１０７及び外部テストクロック信号１０８は、それぞれ外部リセット端子１６及び外部テストクロック端子１７を介してカウンタ回路３４に入力される。
【００４８】
また、ＬＳＩテスタ２０は、テスタ端子２５からテスト入力信号１０３を出力し、出力されたテスト入力信号１０３は、ＬＳＩチップ１の外部入出力端子１８及び双方向バッファ３２を介してテスト信号選択回路１０に入力される。
【００４９】
カウンタ回路３４は、カウンタを有し、外部リセット信号１０７を受け取ると、カウンタをリセットして外部テストクロック信号１０８のカウントを開始する。このとき、この外部リセット信号１０７は、同時にテストイネーブル信号１０２としてテスト信号選択回路１０に供給される。カウンタ回路３４は、外部テストクロック信号１０８のカウント結果１０６をデコード信号出力回路３３に出力する。
【００５０】
デコード信号出力回路３３はカウント結果１０６からテスト選択信号１０１を生成する。テスト選択信号１０１は、外部出力端子１４ａの個数分生成される信号であって、外部出力端子１４ａのいずれか１つのみを選択するための信号である。すなわち、テスト選択信号１０１のうち、いずれか１つのみが１で残りが０などとすればよい。デコード信号出力回路３３は、このテスト選択信号１０１をセレクト回路２１ｂに出力する。
【００５１】
また、デコード信号出力回路３３は、入力切替信号１０５を双方向バッファ３２に出力し、双方向バッファ３２を出力側に切り替える。デコード信号出力回路３３は、外部出力端子１４ａのいずれか１つの選択するテスト選択信号１０１の他に、後述するように、外部入力端子１４ｂの入力のいずれか１つを選択するテスト選択信号１０１を生成するが、テスト選択信号１０１を生成する場合には、双方向バッファ３２を入力バッファとする入力切替信号１０５を生成し、外部入力端子１４ｂのいずれか１つを選択するテスト選択信号１０１を生成する場合には、双方向バッファ３２を出力バッファとする入力切替信号１０５を生成する。
【００５２】
双方向バッファ３２は、入力切替信号１０５によって入力バッファにセットされ、ＬＳＩテスタ２０からのテスト入力信号１０３をセレクト回路２１ａに出力する。
【００５３】
次に、出力側テスト信号選択回路１０ａの動作について説明する。出力側テスト信号選択回路１０ａは、テスト選択信号１０１に基づき、複数の外部出力端子１４ａのいずれか１つを選択し、その選択された１つの外部出力端子１４ａから、ＬＳＩテスタ２０からのテスト入力信号１０３を出力させる。
【００５４】
第１のセレクタであるセレクト回路２１ａは、ＬＳＩテスタ２０から入力されるテストイネーブル信号１０２により、テスト入力信号１０３及び内部回路からの信号のうち、テスト入力信号１０３を選択してトライステートバッファ１２に出力する。
【００５５】
セレクト回路２１ｂは、ＬＳＩテスタ２０から入力されるテストイネーブル信号１０２により、テスト選択信号１０１及び内部回路からの信号のうち、テスト選択信号１０１を選択する。ここで、テスト選択信号１０１は、上述したように、複数の外部出力端子１４ａのいずれか１つのみを選択する信号であり、いずれか１つのみハイ、残りはロウの信号である。このテスト選択信号１０１は、トライステートバッファイネーブル信号１０９としてトライステートバッファ１２に入力され、各外部出力端子１４ａに対応するトライステートバッファ１２のうち、ハイのテスト選択信号１０１がトライステートバッファイネーブル信号１０９として入力されたトライステートバッファ１２のみがテスト入力信号１０３を出力することができる。
【００５６】
なお、テスト選択信号１０１がロウの場合、出力回路はＨｉＺ状態になり、トライステートバッファ１２からテスト入力信号１０３は外部端子１４ａに出力されない。
【００５７】
有効となったトライステートバッファ１２から出力されたテスト入力信号１０３は、外部出力端子１４ａを介してテスト共通配線１１に出力される。このテスト入力信号１０３は、テスト共通配線１１に接続されたテスタ端子２２からＬＳＩテスタ２０に入力され、ＬＳＩテスタ２０でその適否を観測することができる。
【００５８】
このようにして、ＬＳＩテスタ２０からテスタ端子２５を介してＬＳＩチップ１に出力されたテスト入力信号１０３は、テスト共通配線１１を介してＬＳＩテスタ２０で観測することが可能になる。
【００５９】
同様に、複数のＬＳＩチップがテスト共通配線１１に接続する場合、複数のＬＳＩチップの有する複数の外部出力端子１４ａからいずれか１つを選択し、その選択された１つの外部出力端子１４ａから出力されたテスト入力信号１０３を、テスト共通配線１１を介してＬＳＩテスタ２０で観測することが可能になる。
【００６０】
次に、外部入力端子１４ｂのテスト方法について説明する。外部出力端子１４ａのテストの際と同様に、ＬＳＩテスタ２０は、制御信号である外部リセット信号１０７及び外部テストクロック信号１０８を、それぞれテスタ端子２３及び２４とを介してＬＳＩチップ１に入力する。テスト制御回路１９に出力する。外部リセット信号１０７及び外部テストクロック信号１０８は、それぞれ外部リセット端子１６及び外部テストクロック端子１７を介してカウンタ回路３４に入力される。
【００６１】
また、ＬＳＩテスタ２０は、テスタ端子２２からテスト共通配線１１を介して外部入力端子１４ｂにテスト出力信号１０４を入力する。
【００６２】
カウンタ回路３４は、上述と同様な方法により、カウント結果１０６をデコード信号出力回路３３に出力する。デコード信号出力回路３３も、上述と同様な方法により、複数の外部入力端子１４ｂから入力されるテスト入力信号のいずれか１つを選択するためのテスト選択信号１１０を生成し、テスト結果選択回路３１に出力する。
【００６３】
このとき、デコード信号出力回路３３は、入力切替信号１０５を双方向バッファ３２に出力し、双方向バッファ３２を出力側に切り替える。
【００６４】
次に、入力側テスト信号選択回路１０ｂの動作について説明する。ＬＳＩテスタ２０から出力されたテスト出力信号１０４は、テスト共通配線１１を介して全ての外部入力端子１４ｂに入力される。入力側テスト信号選択回路１０ｂは、テスト出力信号１０４を内部回路及びテスト制御回路１９のテスト結果選択セレクタ３１に出力する。
【００６５】
テスト結果選択セレクタ３１は、全ての外部入力端子１４ｂからのテスト出力信号１０４を受け取り、テスト結果選択信号１１０によりいずれか１つを選択して、双方向バッファ３２に出力する。
【００６６】
テスト結果選択信号１１０は、テスト選択信号１０１と同様に、特定のビットのみハイとなり、それ以外のビットは常に０となる信号であり、このテスト結果選択信号１１０により、テスト対象となっている外部入力端子１４ｂのテスト出力信号１０４のみを選択することができる。
【００６７】
双方向バッファ３２は、受け取ったテスト出力信号１０４を、外部テスト入出力端子１８を介してテスタ端子２５に出力する。
【００６８】
このようにして、テスト共通配線１１を介してＬＳＩテスタ２０から出力されたテスト出力信号１０４は、テスタ端子２５を介してＬＳＩテスタ２０で観測することができる。
【００６９】
同様に、複数のＬＳＩチップがテスト共通配線１１に接続された場合、テスタは、テスト共通配線１１を介して全ての外部入力端子１４ｂにテスト出力信号１０４を入力する。複数のＬＳＩチップの有する複数の外部入力端子１４ｂから、１つの外部入力端子１４ｂが選択され、その選択された１つの入力端子１４ｂを介したテスト出力信号１０４のみ外部入出力端子１８に出力され、テスト出力信号１０４は外部テスト入出力端子１８を介してＬＳＩテスタ２０で観測することが可能になる。
【００７０】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、デコード回路であるカウンタ回路とデコード信号出力回路をひとつのブロックにまとめてもよいし、双方向バッファを用いず、入力端子と出力端子を別にしてもよい。
【符号の説明】
【００７１】
１  ＬＳＩチップ
１０  テスト信号選択回路
１０ａ  出力側テスト信号選択回路
１０ｂ  入力側テスト信号選択回路
１１  テスト共通配線
１２  トライステートバッファ
１３  入力バッファ
１４  外部端子
１４ａ  外部出力端子
１４ｂ  外部入力端子
１６  外部リセット端子
１７  外部テストクロック端子
１８  外部テスト入出力端子
１９  テスト制御回路
２０  ＬＳＩテスタ
２１ａ  選択回路
２１ｂ  選択回路
２２  テスタ端子
２３  テスタ端子
２４  テスタ端子
２５  テスタ端子
３１  テスト結果選択回路
３２  双方向バッファ
３３  デコード信号出力回路
３４  カウンタ回路
１０１  テスト選択信号
１０２  テストイネーブル信号
１０３  テスト入力信号
１０４  テスト出力信号
１０５  入力切替信号
１０６  カウント結果
１０７  外部リセット信号
１０８  外部テストクロック信号
１０９  トライステートバッファイネーブル信号
１１０  テスト選択信号
２０１  ＬＳＩチップ
２０２  テストボード
２０３  ＬＳＩテスタ
２１０  内部回路
２２０  トライステートバッファ
２３０  入力バッファ
２４０  外部出力端子
２５０  外部入力端子
２６０  テスト回路
ｍ１、ｍ２、ｍｍ  テスタ端子
ｋ１、ｋ２  テスタ端子
５００  ＬＳＩチップ
５０３  ＬＳＩテスタ
５１０  バウンダリスキャンレジスタ
５２０  外部端子
５３０  テスタ端子
５４０  テスト用配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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