(57)【要約】【課題】回路規模を増大せずに演算処理による制御時間の遅れを改善し過渡応答特性の良好なデジタル制御ＤＣ／ＤＣコンバータを提供する。【解決手段】デジタル制御されるＰＷＭ信号によりスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するＤＣ／ＤＣコンバータであって、出力電圧Ｖｏｕｔの検出値と基準電圧Ｖｒｅｆとの比較差電圧をデジタル誤差信号ｅ［ｎ］に変換するＡＤ変換回路２０と、デジタル誤差信号より前記ＰＷＭ信号のデューティ比を制御する補償回路１０と、デューティ比に応じてＰＷＭ信号を生成するデジタルＰＷＭ回路３０と、を有し、補償回路１０は、誤差選択ブロック１１０と、係数選択ブロック１２０と、演算ブロック１３０と、ステートマシン１４０と、を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
パルス幅変調信号によりスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するＤＣ／ＤＣコンバータであって、
出力電圧の検出値と基準電圧との差電圧をデジタル誤差信号に変換するＡＤ変換回路と、前記デジタル誤差信号からデジタル演算により前記スイッチング素子のオン・オフを定めるＰＷＭ信号のデューティ比を算出する補償回路と、前記デューティ比に応じて前記ＰＷＭ信号を生成するデジタルＰＷＭ回路と、を有し、
前記補償回路は、複数のデジタル誤差信号をデジタル演算の進行に応じて出力する誤差選択ブロックと、複数の制御係数をデジタル演算の進行に応じて出力する係数選択ブロックと、前記選択されたデジタル誤差信号と制御係数とを用いてデジタル演算を行う演算ブロックと、前記デジタル演算を制御するステートマシンと、を備え、
前記デジタル演算の進行に応じて現スイッチング周期のデジタル誤差信号の取り込みを指示することを特徴とするデジタル制御ＤＣ／ＤＣコンバータ。
【請求項２】
前記補償回路は、前記デジタル演算としてＰＩＤ演算を行い、３スイッチング周期分のデジタル誤差信号を前記ＰＩＤ演算の進行に応じて選択して出力する誤差選択ブロックと、複数の制御係数を前記ＰＩＤ演算の進行に応じて選択して出力する係数選択ブロックと、前記誤差選択ブロックの出力および前記係数選択ブロックの出力を用いて前記ＰＩＤ演算を行う演算ブロックと、前記ＰＩＤ演算の実行シーケンスを制御するステートマシンと、を備え、
過去２スイッチング周期分のデジタル誤差信号に基づき前記ＰＩＤ演算を途中まで進行させ、現スイッチング周期の終了タイミングより所定時間前のタイミングで現スイッチング周期のデジタル誤差信号を取り込み、該現スイッチング周期のデジタル誤差信号を用いて前記ＰＩＤ演算を完了させることを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバータ。
【請求項３】
前記ＡＤ変換回路は、常時出力電圧の検出値と基準電圧との差電圧をデジタル誤差信号に変換し、あるいは、スイッチング周期毎に出力電圧の検出値と基準電圧との差電圧の平均値をデジタル誤差信号に変換し、スイッチング周期毎に該デジタル誤差信号を取り込みデジタル演算することを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバータ。
【請求項４】
前記ステートマシンは、スイッチング周期より短い周期のクロックで演算シーケンスを制御し、１つの演算ブロックを用いて１スイッチング周期内で複数回演算処理を実行することを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバータ。
【請求項５】
前記補償回路は、前記デジタル演算としてＰＩ演算を行い、２スイッチング周期分のデジタル誤差信号を前記ＰＩ演算の進行に応じて選択して出力する誤差選択ブロックと、複数の制御係数を前記ＰＩ演算の進行に応じて選択して出力する係数選択ブロックと、前記誤差選択ブロックの出力および前記係数選択ブロックの出力を用いて前記ＰＩ演算を行う演算ブロックと、前記ＰＩ演算の実行シーケンスを制御するステートマシンと、を備え、
前スイッチング周期分のデジタル誤差信号に基づき前記ＰＩ演算を途中まで進行させ、現スイッチング周期の終了タイミングより所定時間前のタイミングで現スイッチング周期のデジタル誤差信号を取り込み、該現スイッチング周期のデジタル誤差信号を用いて前記ＰＩ演算を完了させることを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバータ。
【請求項６】
前記デジタル演算は、前記複数のデジタル誤差信号と前記複数の制御係数の積和を求める演算であることを特徴とする請求項１から５のいずれか１項に記載のデジタル制御ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調信号（以下、ＰＷＭ（Pulse Width Modulation）信号という。）でスイッチングをおこない電圧変換をするＤＣ／ＤＣコンバータに関し、特に、デジタル信号による制御に好適となる補償回路を有したデジタル制御ＤＣ／ＤＣコンバータに関する。
【背景技術】
【０００２】
図１４に、従来の一般的なＤＣ／ＤＣコンバータの構成例を示す。図１４に示したＤＣ／ＤＣコンバータは、スイッチング素子をＰＷＭ信号でオン・オフ制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードの構成例であり、アナログ／デジタル変換回路（以下、ＡＤ変換回路という。）２１と補償回路１１とデジタルＰＷＭ回路３１とからなる制御部５と、デッドタイム回路４と駆動回路ＤＨ、ＤＬ並びに駆動回路ＤＨ、ＤＬによりオン・オフが制御される一対のスイッチング素子ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳという。）ＱＨおよびＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳという。）ＱＬとからなる出力回路２と、インダクタＬとコンデンサＣｏｕｔからなるＬＣ平滑回路３と、から構成されている。また、Ｖｉｎは入力電圧ＶｉｎをＤＣ／ＤＣコンバータに入力する電源（電源とその電圧に同じ符号を付した。）、Ｃｉｎは入力コンデンサ、負荷ＬＤは負荷回路である。
【０００３】
図１４の制御部５において、フィードバックされる出力電圧Ｖｏｕｔの検出値（出力電圧そのもの、出力電圧を分圧したもの、出力電圧をレベルシフトしたものなど）と目標値となる基準電圧Ｖｒｅｆとの比較電圧差（（Ｖｒｅｆ−Ｖｏｕｔ）、（Ｖｒｅｆ−Ｋ１・Ｖｏｕｔ）、（Ｖｒｅｆ−（Ｖｏｕｔ−Ｋ２））など。ここで、Ｋ１、Ｋ２は正定数。）と目標値となる基準電圧Ｖｒｅｆとの差電圧をＡＤ変換回路２１がデジタル誤差信号ｅ［ｎ］に変換し、補償回路１１がデジタル誤差信号ｅ［ｎ］からＰＷＭ信号のデューティ比（スイッチング周期中のオン時間比率）を指示するデューティコマンドｄ［ｎ］を算出し、デジタルＰＷＭ回路３１がデューティコマンドｄ［ｎ］に基づきＰＷＭ信号を生成する。ここで、［ｎ］はｎ番目のスイッチング周期における信号であることを示す。出力回路２は、スイッチング素子ＱＨ、ＱＬをＰＷＭ信号に従いオン・オフし、出力回路２の出力をＬＣ平滑回路３で平滑して出力電圧Ｖｏｕｔを得て、負荷回路ＬＤを駆動する。
【０００４】
ここで、補償回路１１は、デジタルＰＩＤ（Proportional Integral and Differential）制御により制御系のエラーを補償する回路とする。すなわち、デジタル誤差信号ｅ［ｎ］がゼロとなるようにするデューティコマンドｄ［ｎ］を算出する回路である。離散化したデジタルＰＩＤ制御の式は、一般的に次のように表される。
【０００５】
【数１】
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【０００６】
ここで、ｄ［ｎ−１］は１スイッチング周期前のデューティコマンド、ｅ［ｎ−１］，ｅ［ｎ−２］はそれぞれ１スイッチング周期前、２スイッチング周期前のデジタル誤差信号出力、Ａ，Ｂ，Ｃは補償係数である。
【０００７】
図１５は、上記（１）式の関係をブロック図で示したものである。図１５に示す従来の第１の補償回路１１は、レジスタ１５１，１５２，１５７と、乗算回路１５３〜１５５と、累積回路１５６，１５８と、から構成されており、ＡＤ変換回路２１からの３スイッチング周期にわたるデジタル誤差信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］と制御係数Ａ，Ｂ，Ｃとの乗算を行い、３つの乗算結果を加算する。更に、加算結果に前スイッチング周期のデューティコマンドｄ［ｎ−１］を加算することによりデューティコマンドｄ［ｎ］を求めてデジタルＰＷＭ回路３１に出力し、所望のＰＷＭ信号を得る。図１６に、この補償回路１１の演算シーケンスを示すタイミングチャートを示す。
【０００８】
図１５に示す構成の補償回路１１は、３つの乗算処理を並列で行うため、デジタル誤差信号ｅ［ｎ］を取り込んでからの演算処理は短時間で行うことができるが、３つの乗算回路が必要となるため回路規模が増大するという問題点がある。
【０００９】
この回路規模の増大を改善する方法として、１つの乗算回路で３回の乗算処理を行う回路方式が知られている。
図１７は、この回路方式を適用した従来の第２の補償回路１１の構成例であり、誤差選択ブロック１５と、係数選択ブロック１６と、演算ブロック１７と、ステートマシン１８と、から構成されている。誤差選択ブロック１５は、ＡＤ変換回路２１からの３スイッチング周期にわたるデジタル誤差信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］を記憶する誤差レジスタ１６１〜１６３と、ＰＩＤ演算に応じて３つの誤差レジスタ１６１〜１６３から１つのデジタル誤差信号を出力するマルチプレクサ回路（以下、ＭＵＸ回路という。）１６４と、から構成され、係数選択ブロック１６は、３つの制御係数Ａ，Ｂ，Ｃを記憶する係数レジスタ１６５〜１６７と、ＰＩＤ演算に応じて３つの係数レジスタ１６５〜１６７から１つの制御係数を出力するＭＵＸ回路１６８と、から構成される。演算ブロック１７は、ＰＩＤ演算に用いるデジタル誤差信号と制御係数を一時格納しておく誤差レジスタ１６９および係数レジスタ１７０と、デジタル誤差信号と制御係数を乗算する乗算回路１７１と、乗算結果を加算する累積回路１７２と、演算結果を格納する出力レジスタ１７３と、から構成される。ステートマシン１８は、発振回路１・４０で生成されるシステムクロックｃｌｋ（ｓｙｓ）からＰＩＤ演算シーケンスに合わせてＭＵＸ回路１６４，１６５の制御信号ｃｌｋ（ｍｕｘ）、累積回路１７２の制御信号ｃｌｋ（ａｃｃ）、出力レジスタ１７３の制御信号ｃｌｋ（ｏｕｔ）、を生成する。なお、発振回路２・４１は、スイッチング周期を決めるスイッチングクロックｃｌｋ（ｓｗ）を生成し、デジタルＰＷＭ回路３１と誤差選択ブロック１５とを制御する。
【００１０】
図１８に、図１７に示した補償回路１１の演算シーケンスを示すタイミングチャートを示す。１つの演算ブロック１７を用いて１スイッチング周期内で３回乗算と加算を行うため、演算ステップ数が増加する。図１８に示す演算シーケンスは、デジタル誤算信号ｅ［ｎ］の取り込み、３スイッチング周期分のデジタル誤差信号ｅ［ｎ−２］，ｅ［ｎ−１］，ｅ［ｎ］と制御係数Ｃ，Ｂ，Ａとの乗算および乗算結果の加算、演算結果の出力、と８ステップが必要となる。すなわち、図１７に示した補償回路１１は、回路規模は削減されるが、デジタル誤差信号ｅ［ｎ］を取り込んでからデューティコマンドｄ［ｎ］が算出されＰＷＭ信号が確定するまでの時間が長くなるという問題点がある。
【００１１】
例えば、図１９に示したようにＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆより急激に低下した場合、Ａ地点で誤差信号を取り込むと補償回路はＡ地点における誤差ａを補うための制御演算を行い、次のスイッチング周期でＰＷＭ信号としてその演算結果を出力し、出力電圧Ｖｏｕｔの回復を図る。しかしながら、演算処理中も出力電圧Ｖｏｕｔは低下し続けるため、ＰＷＭ信号が出力されるＢ地点では誤差ｂになっており、誤差ａを回復するためのＰＷＭ信号ではオン期間が不足し、出力電圧Ｖｏｕｔの低下を抑えきることができない。
【００１２】
また、図２０に示したようにＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆに向かって制御されているとした場合に、Ａ地点で誤差信号を取り込むと、出力電圧Ｖｏｕｔが不足していると判断するためＰＷＭ信号のオン期間が長くなるように制御するが、実際にＰＷＭ信号がオンするＢ地点では既に出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆを超えているため、オーバーシュートが大きくなる。
【００１３】
このように補償回路におけるＡＤ変換回路の誤差信号の取り込みから演算完了までの時間が長いと出力電圧Ｖｏｕｔの制御が遅れてしまうため、出力電圧Ｖｏｕｔのオーバーシュートやアンダーシュートが大きくなってしまうという問題点がある。
【００１４】
この演算処理時間が長くなるという問題に対しては、各ステップの処理時間を短縮する高速演算も可能であるが、高速演算が可能な微細プロセスが必要となる。また、ＤＣ／ＤＣコンバータは、高耐圧が必要なアナログ回路が含まれており、高耐圧プロセスと微細プロセスが混在したプロセスが必須となり、大幅なコストアップとなる。
【００１５】
この演算時間による遅れを改善するデジタル制御ＤＣ／ＤＣコンバータとして、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの偏差ｅ（ｔ）を求め、この偏差から次周期の偏差ｅ（ｔ＋１）を線形予測により求めて制御するする方式が特許文献１で紹介されている。ここで、（ｔ）は今周期の時間を示し、（ｔ−１）は前周期の時間を示し、（ｔ＋１）は次周期の時間を示す。
【００１６】
図２１に、従来の第３の回路構成例としてこの特許文献に記載されているデジタル制御回路部６の機能ブロック図を示す。図２１において、減算器１２は、基準電圧Ｖｒｅｆとサンプリング部２２からの出力電圧Ｖｏｕｔとの偏差ｅ（ｔ）を算出し、偏差予測値算出部１３は、（２）式に基づいて次周期の偏差ｅ（ｔ＋１）を算出する。
【００１７】
【数２】
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【００１８】
制御量演算部１４は、この次周期の偏差ｅ（ｔ＋１）に基づきＰＷＭ信号の制御幅を算出し、ドライバ回路２を駆動制御する。
このように、過去の周期の偏差を用いず、次周期の偏差を推測して制御するため、先読み制御となり、遅れが補償できるとしている。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００８−１２５２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
上述した従来のＤＣ／ＤＣコンバータにおける演算処理を行う補償回路には、以下のような問題点あった。
まず、図１５に示した第１の回路構成例では、３つの乗算処理を並列で行うため、デジタル誤差信号を取り込んでからのＰＷＭ信号の演算処理は短時間で行うことができるが、３つの乗算回路が必要となるため回路規模が増大するという問題点があった。
【００２１】
また、図１７に示した第２の回路構成例では、１つの演算ブロックで３回演算処理を行うため、回路規模は削減できるが、デジタル誤差信号を取り込んでからＰＷＭ信号の演算処理までの時間が長くなるため、出力電圧のオーバーシュート／アンダーシュートが大きくなるという問題点があった。
【００２２】
また、図２１に示した第３の回路構成例では、次周期の誤差を線形予測により推測する演算式を用いて制御する方式であるが、演算式が異なるだけで回路規模の増大あるいは演算処理時間の長大化という第１あるいは第２の回路構成例と同じ問題点が生じる。
【００２３】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、回路規模を増大せず演算処理による制御時間の遅れを短縮し過渡応答特性が良いデジタル制御ＤＣ／ＤＣコンバータを提供することである。
【課題を解決するための手段】
【００２４】
上述した課題を解決するために、請求項１に係る発明は、パルス幅変調信号によりスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するＤＣ／ＤＣコンバータであって、出力電圧の検出値と基準電圧との差電圧をデジタル誤差信号に変換するＡＤ変換回路と、前記デジタル誤差信号からデジタル演算により前記スイッチング素子のオン・オフを定めるＰＷＭ信号のデューティ比を算出する補償回路と、前記デューティ比に応じて前記ＰＷＭ信号を生成するデジタルＰＷＭ回路と、を有し、前記補償回路は、複数のデジタル誤差信号をデジタル演算の進行に応じて出力する誤差選択ブロックと、複数の制御係数をデジタル演算の進行に応じて出力する係数選択ブロックと、前記選択されたデジタル誤差信号と制御係数とを用いてデジタル演算を行う演算ブロックと、前記デジタル演算を制御するステートマシンと、を備え、前記デジタル演算の進行に応じて現スイッチング周期のデジタル誤差信号の取り込みを指示することを特徴とする。
【００２５】
また、請求項２に係る発明は、前記補償回路は、前記デジタル演算としてＰＩＤ演算を行い、３スイッチング周期分のデジタル誤差信号を前記ＰＩＤ演算の進行に応じて選択して出力する誤差選択ブロックと、複数の制御係数を前記ＰＩＤ演算の進行に応じて選択して出力する係数選択ブロックと、前記誤差選択ブロックの出力および前記係数選択ブロックの出力を用いて前記ＰＩＤ演算を行う演算ブロックと、前記ＰＩＤ演算の実行シーケンスを制御するステートマシンと、を備え、過去２スイッチング周期分のデジタル誤差信号に基づき前記ＰＩＤ演算を途中まで進行させ、現スイッチング周期の終了タイミングより所定時間前のタイミングで現スイッチング周期のデジタル誤差信号を取り込み、該現スイッチング周期のデジタル誤差信号を用いて前記ＰＩＤ演算を完了させることを特徴とする。
【００２６】
また、請求項３に係る発明は、前記ＡＤ変換回路は、常時出力電圧の検出値と基準電圧との差電圧をデジタル誤差信号に変換し、あるいは、スイッチング周期毎に出力電圧の検出値と基準電圧との差電圧の平均値をデジタル誤差信号に変換し、スイッチング周期毎に該デジタル誤差信号を取り込みデジタル演算することを特徴とする。
【００２７】
また、請求項４に係る発明は、前記ステートマシンは、スイッチング周期より短い周期のクロックで演算シーケンスを制御し、１つの演算ブロックを用いて１スイッチング周期内で複数回演算処理を実行することを特徴とする。
【００２８】
また、請求項５に係る発明は、前記補償回路は、前記デジタル演算としてＰＩ演算を行い、２スイッチング周期分のデジタル誤差信号を前記ＰＩ演算の進行に応じて選択して出力する誤差選択ブロックと、複数の制御係数を前記ＰＩ演算の進行に応じて選択して出力する係数選択ブロックと、前記誤差選択ブロックの出力および前記係数選択ブロックの出力を用いて前記ＰＩ演算を行う演算ブロックと、前記ＰＩ演算の実行シーケンスを制御するステートマシンと、を備え、前スイッチング周期分のデジタル誤差信号に基づき前記ＰＩ演算を途中まで進行させ、現スイッチング周期の終了タイミングより所定時間前のタイミングで現スイッチング周期のデジタル誤差信号を取り込み、該現スイッチング周期のデジタル誤差信号を用いて前記ＰＩ演算を完了させることを特徴とする。
【００２９】
また、請求項６に係る発明は、前記デジタル演算は、前記複数のデジタル誤差信号と前記複数の制御係数の積和を求める演算であることを特徴とする。
【発明の効果】
【００３０】
本発明に係るデジタル制御ＤＣ／ＤＣコンバータは、過去のスイッチング周期に係る演算を事前に完了しておくことにより、回路規模も増大せず演算処理による制御時間の遅れを改善し良好な過渡応答特性を実現するという効果を奏する。
【図面の簡単な説明】
【００３１】
【図１】本発明に係るデジタル制御ＤＣ／ＤＣコンバータの構成例を示す図である。
【図２】本発明の実施例に係る補償回路の第１の実施例を示す図である。
【図３】本発明の実施例に係る補償回路の第１の実施例のタイミングチャートを示す図である。
【図４】本発明の実施例に係る補償回路の第１の実施例で、システムクロックがスイッチング周期の７倍の場合のタイミングチャートを示す図である。
【図５】本発明の実施例に係る補償回路の第２の実施例で、システムクロックがスイッチング周期の２０倍の場合のタイミングチャートを示す図である。
【図６】本発明の実施例に係る補償回路の第３の実施例で、ＡＤ変換回路が平均値出力する場合の回路構成例を示す図である。
【図７】本発明の実施例に係る補償回路の第３の実施例のタイミングチャートを示す図である。
【図８】本発明の実施例に係る補償回路の第４の実施例を示す図である。
【図９】本発明の実施例に係る補償回路の第４の実施例のタイミングチャートを示す図である。
【図１０】本発明の実施例に係る補償回路の第５の実施例を示す図である。
【図１１】本発明の実施例に係る補償回路の第５の実施例のタイミングチャートを示す図である。
【図１２】本発明の実施例に係る補償回路の第６の実施例を示す図である。
【図１３】本発明の実施例に係る補償回路の第６の実施例のタイミングチャートを示す図である。
【図１４】従来のデジタル制御ＤＣ／ＤＣコンバータの構成例を示す図である。
【図１５】従来のデジタル制御ＤＣ／ＤＣコンバータに係る補償回路の第１の実施例を示す図である。
【図１６】従来のデジタル制御ＤＣ／ＤＣコンバータに係る補償回路の第１の構成例のタイミングチャートを示す図である。
【図１７】従来のデジタル制御ＤＣ／ＤＣコンバータに係る補償回路の第２の実施例を示す図である。
【図１８】従来のデジタル制御ＤＣ／ＤＣコンバータに係る補償回路の第２の構成例のタイミングチャートを示す図である。
【図１９】従来のデジタル制御ＤＣ／ＤＣコンバータに係る外乱発生時のタイミングチャートを示す図である。
【図２０】従来のデジタル制御ＤＣ／ＤＣコンバータに係る目標値整定時のタイミングチャートを示す図である。
【図２１】従来のデジタル制御ＤＣ／ＤＣコンバータに係る補償回路の第３の実施例を示す図である。
【発明を実施するための形態】
【実施例１】
【００３２】
以下、本発明の実施形態に係るデジタル制御ＤＣ／ＤＣコンバータについて、図面を参照しながら説明する。
図１は、本発明のデジタル制御ＤＣ／ＤＣの構成を示すブロック図である。図１４、図１５、図１７、および、図２１に示す従来のＤＣ／ＤＣコンバータの構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００３３】
図１に示すデジタル制御ＤＣ／ＤＣコンバータは、スイッチング素子をＰＷＭ信号で制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードの構成例であり、ＡＤ変換回路２０と補償回路１０とデジタルＰＷＭ回路３０からなる制御部１と、デッドタイム回路４と駆動回路ＤＨ、ＤＬ並びに駆動回路ＤＨ、ＤＬによりオン・オフが制御される一対のスイッチング素子ＰＭＯＳ・ＱＨおよびＮＭＯＳ・ＱＬとからなる出力回路２と、インダクタＬとコンデンサＣｏｕｔからなるＬＣ平滑回路３と、から構成されている。
【００３４】
図１に示す構成において、ＡＤ変換回路２０は、フィードバックされる出力電圧Ｖｏｕｔの検出値と目標値となる基準電圧Ｖｒｅｆとを比較し、この差電圧をデジタル誤差信号ｅ［ｎ］に変換して出力する。ここで、ＡＤ変換回路２０は，必要な分解能に応じてコンパレータを備え高速演算が可能なフラッシュ型のＡＤ変換回路とし、スイッチング周波数より高速な周波数で常時サンプリングを行いデジタル誤差信号ｅ［ｎ］を出力するものとする。
【００３５】
補償回路１０は、誤差選択ブロック１１０と、係数選択ブロック１２０と、演算ブロック１３０と、ステートマシン１４０と、を備えており、入力されるデジタル誤差信号ｅ［ｎ］からＰＷＭ信号のデューティ比を指示するデューティコマンドｄ［ｎ］をＰＩＤ演算（前述した（１）式と同じ。）にて算出し出力する。
【００３６】
デジタルＰＷＭ回路３０は、算出されたデューティコマンドｄ［ｎ］に基づきＰＷＭ信号を生成し出力する。出力回路２は、ＰＷＭ信号によりスイッチング素子ＰＭＯＳ・ＱＨおよびＮＭＯＳ・ＱＬをオン・オフ制御し、出力回路２の出力をＬＣ平滑回路３で平滑して出力電圧Ｖｏｕｔを得る。
【００３７】
図２に、本発明に係る補償回路１０の第１の実施例を示す。図２に示す第１の実施例は、上述のように、誤差選択ブロック１１０と、係数選択ブロック１２０と、演算ブロック１３０と、ステートマシン１４０と、を備えている。
【００３８】
誤差選択ブロック１１０は、ＡＤ変換回路２０の出力であるデジタル誤差信号ｅ［ｎ］が入力され、３スイッチング周期分のデジタル誤差信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］を格納しておく誤差レジスタ１１１〜１１３と、ＰＩＤ演算の進行に応じて誤差レジスタ１１１〜１１３の中から必要なデジタル誤差信号を選択して出力するＭＵＸ回路１１４と、を備えている。
【００３９】
係数選択ブロック１２０は、ＰＩＤ演算に用いる制御係数Ａ，Ｂ，Ｃを格納しておく係数レジスタ１２１〜１２３と、ＰＩＤ演算の進行に応じて係数レジスタ１２１〜１２３の中から必要な制御係数を選択して出力するＭＵＸ回路１２４と、を備えている。
【００４０】
演算ブロック１３０は、誤差選択ブロック１１０で選択されたデジタル誤差信号を格納する誤差レジスタ１３１と、係数選択ブロック１２０で選択された制御係数を格納する係数レジスタ１３２と、デジタル誤差信号と制御係数とを乗算する乗算回路１３３と、乗算結果を加算する累積回路１３４と、演算結果を格納しデジタルＰＷＭ回路３０へ出力する出力レジスタ１３５と、を備えている。
【００４１】
ステートマシン１４０は、発振回路１・４０で生成されるシステムクロックｃｌｋ（ｓｙｓ）よりＰＩＤ演算の進行を制御するクロックｓｅｌ（ｍｕｘ），ｓｅｌ（ａｃｃ），ｃｌｋ（ｏｕｔ）を生成し出力する。また、発振回路２・４１は、発振回路１・４０と同期してスイッチング周波数となるｃｌｋ（ｓｗ）を生成し、デジタルＰＷＭ回路３０を制御する。
【００４２】
図３に、図２に示した本発明に係る補償回路１０の第１の実施例のタイミングチャートを示す。ここで、システムクロックｃｌｋ（ｓｙｓ）は、スイッチング周波数ｃｌｋ（ｓｗ）の７倍の周波数としている。すなわち、１スイッチング周期内で７ステートの動作を行う。
【００４３】
最初にステート１では、誤差選択ブロック１１０の誤差レジスタ１１２に格納されている２スイッチング周期前のデジタル誤差信号ｅ［ｎ−２］を、誤差レジスタ１１３に移行するとともにＭＵＸ回路１１４で選択出力し、演算ブロック１３０の誤差レジスタ１３１に格納する。また、係数選択ブロック１２０の係数レジスタ１２３に格納されている制御係数ＣをＭＵＸ回路１２４で選択出力し、演算ブロック１３０の係数レジスタ１３２に格納する。そして、演算ブロック１３０の乗算回路１３３でデジタル誤差信号ｅ［ｎ−２］と制御係数Ｃとの乗算を行う。
【００４４】
ステート２では、演算ブロック１３０の累算回路１３４がステート１の乗算結果Ｃ・ｅ［ｎ−２］を取り込み、前スイッチング周期の補償回路の出力であるデューティコマンドｄ［ｎ−１］と加算を行い、累算結果をｄ２［ｎ］として格納する。
【００４５】
ステート３では、誤差選択ブロック１１０の誤差レジスタ１１１に格納されている１スイッチング周期前のデジタル誤差信号ｅ［ｎ−１］を、誤差レジスタ１１２に移行するとともにＭＵＸ回路１１４で選択出力し、演算ブロック１３０の誤差レジスタ１３１に格納する。また、係数選択ブロック１２０の係数レジスタ１２２に格納されている制御係数ＢをＭＵＸ回路１２４で選択出力し、演算ブロック１３０の係数レジスタ１３２に格納する。そして、演算ブロック１３０の乗算回路１３３でデジタル誤差信号ｅ［ｎ−１］と制御係数Ｂとの乗算を行う。
【００４６】
ステート４では、演算ブロック１３０の累算回路１３４がステート３の乗算結果Ｂ・ｅ［ｎ−１］を取り込み、ステート２の演算結果ｄ２［ｎ］と加算を行い、累算結果をｄ１［ｎ］として格納する。このステート４までの演算処理で、（１）式の中でＡ・ｅ［ｎ］以外の演算が完了したことになる。
【００４７】
ステート５では、現在のＡＤ変換回路２０のデジタル誤差信号ｅ［ｎ］を、誤差選択ブロック１１０の誤差レジスタ１１１に格納するとともにＭＵＸ回路１１４で選択出力し、演算ブロック１３０の誤差レジスタ１３１に格納する。また、係数選択ブロック１２０の係数レジスタ１２１に格納されている制御係数ＡをＭＵＸ回路１２４で選択出力し、演算ブロック１３０の係数レジスタ１３２に格納する。そして、演算ブロック１３０の乗算回路１３３でデジタル誤差信号ｅ［ｎ］と制御係数Ａとの乗算を行う。
【００４８】
ステート６では、演算ブロック１３０の累算回路１３４がステート５の乗算結果Ａ・ｅ［ｎ］を取り込み、ステート４の演算結果ｄ１［ｎ］と加算を行い、累積結果をｄ［ｎ］として格納する。このステート６までの演算処理で、（１）式に示す全てのＰＩＤ演算が完了したことになる。
【００４９】
最後にステート７で、演算ブロック１３０の出力レジスタ１３５に累積回路１３４の出力、すなわち、全てのＰＩＤ演算結果であるデューティコマンドｄ［ｎ］を取り込み、デジタルＰＷＭ回路３０に出力する。
【００５０】
以上説明したように、図２に示した本発明に係る補償回路１０の第１の実施例では、過去２スイッチング周期分のデジタル誤差信号に基づき前記ＰＩＤ演算を途中まで進行させておくことにより、現スイッチング周期のデジタル誤差信号ｅ［ｎ］を補償回路１０が取り込みＰＩＤ演算にてデューティコマンドｄ［ｎ］を算出し出力するまでの制御時間の遅れはスイッチング周期の３／７に抑えられ、高速応答を実現している。
【実施例２】
【００５１】
図２に示した本発明に係る補償回路１０の第１の実施例では、ＰＩＤ演算の進行を制御するシステムクロックｃｌｋ（ｓｙｓ）の周波数は、演算に必要な処理ステップ数から決めており、スイッチング周波数ｃｌｋ（ｓｗ）の７倍としている。例えば、スイッチング周波数ｃｌｋ（ｓｗ）が１ＭＨｚの場合、図４に示すようにシステムクロックｃｌｋ（ｓｙｓ）は７ＭＨｚ（１４３ｎｓ）となり、制御遅延時間は４２９ｎｓとなる。
【００５２】
しかし、ＰＩＤ演算の各ステートの処理時間がｃｌｋ（ｓｙｓ）の周期より短い場合は、更に高速なクロックを用いることができる。ここで、ステート７の処理時間が、他のステート１〜６に比べて最も長く、５０ｎｓｅｃ必要であるとする。この場合、システムクロックは２０ＭＨｚ（５０ｎｓｅｃ周期）とすることができる。
【００５３】
図５に、本発明に係る補償回路の第２の実施例として、システムクロックｃｌｋ（ｓｙｓ）を２０ＭＨｚ、スイッチングクロックｃｌｋ（ｓｗ）を１ＭＨｚとした場合のタイミングチャートを示す。ＰＩＤ演算は２０ステートとし、１７ステート目までに過去の２スイッチング周期分のデジタル誤差信号ｅ［ｎ−１］，ｅ［ｎ−２］に関する演算を完了させる。１８ステート目で現在のデジタル誤差信号ｅ［ｎ］を取り込み乗算し、１９ステート目で乗算結果を累積加算して全てのＰＩＤ演算を完了し、２０ステート目で出力レジスタからＰＷＭ信号のデューティコマンドｄ［ｎ］を出力する。
【００５４】
以上説明したように、図５に示した本発明に係る補償回路１０の第２の実施例では、過去２スイッチング周期分のデジタル誤差信号に基づき前記ＰＩＤ演算を途中まで進行させておくことにより、現スイッチング周期のデジタル誤差信号ｅ［ｎ］を補償回路１０が取り込みＰＩＤ演算にてデューティコマンドｄ［ｎ］を算出し出力するまでの制御時間の遅れは１５０ｎｓｅｃとなり、第１の実施例の４２９ｎｓｅｃより更に高速応答を実現している。
【実施例３】
【００５５】
図２に示した本発明に係る補償回路１０の第１の実施例では、ＡＤ変換回路２０としてスイッチング周波数より高速な周波数で常時サンプリングを行うフラッシュ型のＡＤ変換回路を用いていたが、計測期間の平均値を出力する二重積分型のＡＤ変換回路を用いることも可能である。
【００５６】
図６は、本発明に係る補償回路１０の第３の実施例に用いる二重積分型のＡＤ変換回路２０の構成例を示し、スイッチ回路２５、オペアンプＯｐＡｍｐと抵抗Ｒ０およびコンデンサＣ０とからなる積分回路２６、制御回路２７、クロックパルス２８、カウンタ２９、を備えている。制御回路２７はスイッチ回路２５およびカウンタ２９を切り替え制御し、積分回路２６を出力電圧Ｖｏｕｔで充電する期間と基準電圧Ｖｒｅｆで放電する期間のクロックパルス２８のクロックパルスを計数し比較演算することにより、デジタル誤差信号ｅ［ｎ］を出力する。このデジタル誤差信号ｅ［ｎ］は、スイッチング周期の１／２（スイッチング周期ｆｓｗの２倍）の期間毎に、計測期間の平均値として出力される。
【００５７】
図７（Ａ）に、本発明に係る補償回路１０の第１の実施例でのタイミングチャートを示し、図７（Ｂ）に、第３の実施例でのタイミングチャートを示す。図７（Ａ）に示すように、第１の実施例ではＡＤ変換回路２０の出力の取り込み直前のデジタル誤差信号ｅ［ｎ］が入力されているのに対し、図７（Ｂ）に示したように、第３の実施例ではＡＤ変換回路２０の計測期間の平均値が入力されている。
【００５８】
図７（Ｂ）に示すように第３の実施例では、ステート４までに過去２スイッチング周期分のデジタル誤差信号に基づき前記ＰＩＤ演算を途中まで進行させておき、ステート５で現スイッチング周期の平均値となるデジタル誤差信号ｅ［ｎ］を取り込みＰＩＤ演算を完了することにより、図３に示した第１の実施例と同じように演算処理を行うことができる。
【００５９】
図６に示した平均値を出力するＡＤ変換回路２０を用いた場合、図７（Ｂ）にΔＶｓとして示すように、ＡＤ変換回路２０の出力を取り込んだ時の出力電圧ＶｏｕｔとＡＤ変換回路２０から出力される出力電圧Ｖｏｕｔの平均値には乖離が生じるため、第１の実施例のように高速なＡＤ変換回路２０を用いる場合に比べると、補償回路１０の演算処理による制御時間の遅れ以上に制御遅延が生じるデメリットがある。
【００６０】
しかし、このような平均値を出力するＡＤ変換回路２０を用いると、スイッチングノイズ等でＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔがスパイク状のノイズを発生した場合、不要な制御を避けることができるメリットが生じる。このＡＤ変換回路２０の回路方式は、ＤＣ／ＤＣコンバータの用途に応じて選択すれば良く、いずれの回路方式でも本発明に係る補償回路１０に適用することができる。
【実施例４】
【００６１】
図８に、本発明に係る補償回路１０の第４の実施例を示す。図２に示す第１の実施例と同じ部位には同じ符号を付して、詳細な説明は省略する。
第１の実施例から第３の実施例で示した補償回路１０では、ＰＩＤ演算を用いていた。しかし、電流モードのＤＣ／ＤＣコンバータのように１次の補償回路で補償が可能な場合は、ＰＩ制御が用いられる。離散化したデジタルＰＩ制御は、次式のように表される。
【００６２】
【数３】
2011166959.tif 000005
【００６３】
ここで、ｄ［ｎ−１］は１スイッチング周期前のデューティコマンド、ｅ［ｎ−１］は１スイッチング周期前のデジタル誤差信号出力、Ａ，Ｂは補償係数である。
図７は、上記（３）式の関係をブロック図で示したものであり、誤差選択ブロック１１０と、係数選択ブロック１２０と、演算ブロック１３０と、ステートマシン１４０と、を備えている。
【００６４】
誤差選択ブロック１１０は、デジタル誤差信号ｅ［ｎ］が入力され、２スイッチング周期分のデジタル誤差信号ｅ［ｎ］，ｅ［ｎ−１］を格納しておく誤差レジスタ１１１，１１２と、ＰＩ演算の進行に応じて誤差レジスタ１１１，１１２の中から必要なデジタル誤差信号を選択して出力するＭＵＸ回路１１５と、を備えている。
【００６５】
係数選択ブロック１２０は、ＰＩ演算に用いる制御係数Ａ，Ｂを格納しておく係数レジスタ１２１，１２２と、ＰＩ演算の進行に応じて係数レジスタ１２１，１２２の中から必要な制御係数を選択して出力するＭＵＸ回路１２５と、を備えている。
【００６６】
演算ブロック１３０は、誤差選択ブロック１１０で選択されたデジタル誤差信号を格納する誤差レジスタ１３１と、係数選択ブロック１２０で選択された制御係数を格納する係数レジスタ１３２と、デジタル誤差信号と制御係数とを乗算する乗算回路１３３と、乗算結果を加算する累積回路１３４と、演算結果を格納し出力する出力レジスタ１３５と、を備えている。
【００６７】
ステートマシン１４０は、システムクロックｃｌｋ（ｓｙｓ）よりＰＩ演算の進行を制御するクロックｓｅｌ（ｍｕｘ），ｓｅｌ（ａｃｃ），ｃｌｋ（ｏｕｔ）を生成し出力する。
【００６８】
図９に、図８に示した本発明に係る補償回路１０の第４の実施例のタイミングチャートを示す。ここで、システムクロックｃｌｋ（ｓｙｓ）は、第２の実施例と同じようにスイッチング周波数ｃｌｋ（ｓｗ）の２０倍の周波数としている。すなわち、１スイッチング周期内で２０ステートの動作を行う。
【００６９】
図９において、１７ステート目までに１スイッチング周期前までのデジタル誤差信号ｅ［ｎ−１］に関する演算を完了させる。１８ステート目で現在のデジタル誤差信号ｅ［ｎ］を取り込み乗算し、１９ステート目で乗算結果を累積加算して全てのＰＩ演算を完了し、２０ステート目で出力レジスタからＰＷＭ信号のデューティコマンドｄ［ｎ］を出力する。
【００７０】
以上説明したように、図８に示した本発明に係る補償回路１０の第４の実施例では、前スイッチング周期に係る演算を事前に完了することにより、デジタル誤差信号ｅ［ｎ］を補償回路１０に取り込みＰＩ演算にてデューティコマンドｄ［ｎ］を出力するまでの制御時間の遅れを短縮し高速応答を実現している。
【実施例５】
【００７１】
図１０に、本発明に係る補償回路１０の第５の実施例を示す。図２に示す第１の実施例と同じ部位には同じ符号を付して、詳細な説明は省略する。
第１の実施例から第３の実施例で示した補償回路１０では、（１）式に示すＰＩＤ演算を用いていた。しかし、（４）式に示す近似手法が異なるＰＩＤ演算でも適用することができる。
【００７２】
【数４】
2011166959.tif 000006
【００７３】
ここで、ｄ［ｎ−１］は１スイッチング周期前のデューティコマンド、ｅ［ｎ−１］，ｅ［ｎ−２］はそれぞれ１スイッチング周期前、２スイッチング周期前のデジタル誤差信号出力、Ａ，Ｂ，Ｃは補償係数である。
【００７４】
図１０は、上記（４）式の関係をブロック図で示したものであり、誤差選択ブロック１１０と、係数選択ブロック１２０と、演算ブロック１３０と、ステートマシン１４０と、を備えている。
【００７５】
図１０において、誤差ブロック１１０、係数ブロック１２０、ステートマシン１４０、は図２に示す第１の実施例と同じであり、詳細な説明は省略する。演算ブロック１３０は、誤差選択ブロック１１０で選択されたデジタル誤差信号を格納する誤差レジスタ１３１と、係数選択ブロック１２０で選択された制御係数を格納する係数レジスタ１３２と、デジタル誤差信号と制御係数とを乗算する乗算回路１３３と、乗算結果を加算する累積回路１３４と、演算結果を格納しデジタルＰＷＭ回路３０へ出力する出力レジスタ１３５と、前周期の演算結果を格納する出力レジスタ１・１３６と、を備えている。
【００７６】
図１１に、図１０に示した本発明に係る補償回路１０の第５の実施例のタイミングチャートを示す。ここで、システムクロックｃｌｋ（ｓｙｓ）は、第２の実施例と同じようにスイッチング周波数ｃｌｋ（ｓｗ）の２０倍の周波数としている。すなわち、１スイッチング周期内で２０ステートの動作を行う。
【００７７】
ステート１では、誤差レジスタ１３１に格納される２スイッチング周期前のデジタル誤差信号ｅ［ｎ−２］と、係数レジスタ１３２に格納される制御係数Ｃを、乗算回路１３３にて乗算する。また、累積回路１３４に格納されている前周期の演算結果をリセットする。ステート２では、累積回路１３４にて２スイッチング周期前のデューティコマンドｄ［ｎ−２］と乗算結果Ｃ・ｅ［ｎ−２］を加算し、累積結果ｄ２［ｎ］として格納する。
【００７８】
ステート１０では、誤差レジスタ１３１に格納される１スイッチング周期前のデジタル誤差信号ｅ［ｎ−１］と、係数レジスタ１３２に格納される制御係数Ｂを、乗算回路１３３にて乗算する。ステート１１では、累積回路１３４にて累積結果ｄ２［ｎ］に乗算結果Ｂ・ｅ［ｎ−１］を加算し、累積結果ｄ１［ｎ］として格納する。
【００７９】
ステート１８では、現在のデジタル誤差信号ｅ［ｎ］を取り込み誤差レジスタ１３１に格納して、係数レジスタ１３２に格納される制御係数Ａと、乗算回路１３３にて乗算する。
【００８０】
ステート１９では、累積回路１３４にて累積結果ｄ１［ｎ］と乗算結果Ａ・ｅ［ｎ］を加算し、累積結果ｄ［ｎ］として格納する。この累積結果ｄ［ｎ］は、（４）式で示したＰＩＤ演算の結果となる。
【００８１】
ステート２０では、出力レジスタ１３５がＰＩＤ演算結果ｄ［ｎ］を取り込み、ＰＷＭ信号を制御するデューティコマンドｄ［ｎ］として出力する。
以上説明したように、図１０に示した本発明に係る補償回路１０の第５の実施例では、過去２スイッチング周期分のデジタル誤差信号に基づき前記ＰＩＤ演算を途中まで進行させておくことにより、デジタル誤差信号ｅ［ｎ］を補償回路１０に取り込みＰＩＤ演算にてデューティコマンドｄ［ｎ］を出力するまでの制御時間の遅れを短縮し高速応答を実現している。
【実施例６】
【００８２】
図１２に、本発明に係る補償回路１０の第６の実施例を示す。図２に示す第１の実施例と同じ部位には同じ符号を付して、詳細な説明は省略する。
図１２に示す第６の実施例は、下記（５）式に示す改良型のＰＩＤ演算をブロック図で示したものである。
【００８３】
【数５】
2011166959.tif 000007
【００８４】
ここで、ｄ［ｎ−１］は１スイッチング周期前のデューティコマンド、ｅ［ｎ−１］，ｅ［ｎ−２］はそれぞれ１スイッチング周期前、２スイッチング周期前のデジタル誤差信号出力、Ａ，Ｂ，Ｃ，Ｄ，Ｅは補償係数である。
【００８５】
図１２に示す第６の実施例は、誤差選択ブロック１１０と、係数選択ブロック１２０と、演算ブロック１３０と、ステートマシン１４０と、を備えている。
誤差選択ブロック１１０は、ＡＤ変換回路２０の出力であるデジタル誤差信号ｅ［ｎ］が入力され、３スイッチング周期分のデジタル誤差信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］を格納しておく誤差レジスタ１１１〜１１３と、ＰＩＤ演算の進行に応じて誤差レジスタ１１１〜１１３および出力レジスタ１・１３６，出力レジスタ２・１３７の中から必要な信号を選択して出力するＭＵＸ回路１１６と、を備えている。
【００８６】
係数選択ブロック１２０は、ＰＩＤ演算に用いる制御係数Ａ，Ｂ，Ｃ，Ｄ，Ｅを格納しておく係数レジスタ１２１〜１２３，１２６，１２７と、ＰＩＤ演算の進行に応じて係数レジスタ１２１〜１２３，１２６，１２７の中から必要な制御係数を選択して出力するＭＵＸ回路１２８と、を備えている。
【００８７】
演算ブロック１３０は、誤差選択ブロック１１０で選択された信号を格納する誤差レジスタ１３１と、係数選択ブロック１２０で選択された制御係数を格納する係数レジスタ１３２と、誤差レジスタと係数レジスタの信号を乗算する乗算回路１３３と、乗算結果を加算する累積回路１３４と、演算結果を格納しデジタルＰＷＭ回路３０へ出力する出力レジスタ１３５と、１スイッチング周期前の演算結果を格納する出力レジスタ１・１３６と、２スイッチング周期前の演算結果を格納する出力レジスタ２・１３７と、を備えている。
【００８８】
ステートマシン１４０は、システムクロックｃｌｋ（ｓｙｓ）よりＰＩＤ演算の進行を制御するクロックｓｅｌ（ｍｕｘ），ｓｅｌ（ａｃｃ），ｃｌｋ（ｏｕｔ）を生成し出力する。
【００８９】
図１３に、図１２に示した本発明に係る補償回路１０の第６の実施例のタイミングチャートを示す。ここで、システムクロックｃｌｋ（ｓｙｓ）は、第２の実施例と同じようにスイッチング周波数ｃｌｋ（ｓｗ）の２０倍の周波数としている。すなわち、１スイッチング周期内で２０ステートの動作を行う。
【００９０】
ステート１では、誤差レジスタ１３１に格納される２スイッチング周期前のデューティコマンドｄ［ｎ−２］と、係数レジスタ１３２に格納される制御係数Ｅを、乗算回路１３３にて乗算する。また、累積回路１３４に格納されている前周期の演算結果をリセットする。ステート２では、累積回路１３４にて乗算結果Ｅ・ｄ［ｎ−２］を加算し、累積結果ｄ４［ｎ］として格納する。
【００９１】
ステート９では、誤差レジスタ１３１に格納される１スイッチング周期前のデューティコマンドｄ［ｎ−１］と、係数レジスタ１３２に格納される制御係数Ｄを、乗算回路１３３にて乗算する。ステート１０では、累積回路１３４にて累積結果ｄ４［ｎ］に乗算結果Ｄ・ｄ［ｎ−１］を加算し、累積結果ｄ３［ｎ］として格納する。
【００９２】
ステート１２では、誤差レジスタ１３１に格納される２スイッチング周期前のデジタル誤差信号ｅ［ｎ−２］と、係数レジスタ１３２に格納される制御係数Ｃを、乗算回路１３３にて乗算する。ステート１３では、累積回路１３４にて累積結果ｄ３［ｎ］と乗算結果Ｃ・ｅ［ｎ−２］を加算し、累積結果ｄ２［ｎ］として格納する。
【００９３】
ステート１５では、誤差レジスタ１３１に格納される１スイッチング周期前のデジタル誤差信号ｅ［ｎ−１］と、係数レジスタ１３２に格納される制御係数Ｂを、乗算回路１３３にて乗算する。ステート１６では、累積回路１３４にて累積結果ｄ２［ｎ］に乗算結果Ｂ・ｅ［ｎ−１］を加算し、累積結果ｄ１［ｎ］として格納する。
【００９４】
ステート１８では、現在のデジタル誤差信号ｅ［ｎ］を取り込み誤差レジスタ１３１に格納して、係数レジスタ１３２に格納される制御係数Ａと、乗算回路１３３にて乗算する。
【００９５】
ステート１９では、累積回路１３４にて累積結果ｄ１［ｎ］と乗算結果Ａ・ｅ［ｎ］を加算し、累積結果ｄ［ｎ］として格納する。この累積結果ｄ［ｎ］は、（５）式で示したＰＩＤ演算の結果となる。
【００９６】
以上説明したように、図１２に示した本発明に係る補償回路１０の第６の実施例では、ＭＵＸ回路の入力数を変更することで乗算回路を追加せずに、過去２スイッチング周期分のデジタル誤差信号に基づき前記ＰＩＤ演算を途中まで進行させておくことにより、デジタル誤差信号ｅ［ｎ］を補償回路１０に取り込みＰＩＤ演算にてデューティコマンドｄ［ｎ］を出力するまでの制御時間の遅れを短縮し高速応答を実現している。
【００９７】
以上説明したように、出力電圧Ｖｏｕｔの検出値と目標となる基準電圧Ｖｒｅｆとの差電圧から生成されるデジタル誤差信号からＰＷＭ信号のデューティ比を演算制御する補償回路であって、過去のスイッチング周期のデジタル誤差信号に係る演算処理を途中まで進行させておき、スイッチング周期の終了直前に現在のスイッチング周期のデジタル誤差信号を取り込み演算処理することにより、回路規模を増大せず演算処理による制御時間の遅れを短縮し過渡応答特性の良好なデジタル制御ＤＣ／ＤＣコンバータを実現できる。
【００９８】
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。
【符号の説明】
【００９９】
１，５，６制御部
２    出力回路（ドライバ回路）
３    平滑回路
４    デッドタイム回路
１０，１１    補償回路
１２    減算回路
１３    偏差予測回路
１４    制御量演算回路
１５，１１０    誤差ブロック
１６，１２０    係数ブロック
１７，１３０    演算ブロック
１８，１４０    ステートマシン
２０，２１    ＡＤ変換回路
２５    スイッチ回路
２６    積分回路
２７    制御回路
２８    クロックパルス
２９    カウンタ
３０，３１    デジタルＰＷＭ回路
４０，４１    発振回路１，２
１１１〜１１３，１３１，１５１，１５２，１６１〜１６３，１６９    誤差レジスタ
１１４〜１１６，１２４，１２５，１２８，１６４，１６８    マルチプレクサ（ＭＵＸ）回路
１２１〜１２３，１２６，１２７，１３２，１６５〜１６７，１７０    係数レジスタ
１３３，１５３〜１５５，１７１    乗算回路
１３４，１５６，１５８，１７２    累積回路（加算回路）
１３５〜１３７，１５７，１７３    出力レジスタ
Ａ，Ｂ，Ｃ，Ｄ，Ｅ    制御係数
Ｃ０，Ｃｉｎ，Ｃｏｕｔ    コンデンサ素子
ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］    デジタル誤差信号
ｅ（ｔ）    偏差
ｄ［ｎ］，ｄ［ｎ−１］，ｄ［ｎ−２］    デューティコマンド
ｃｌｋ（ｏｕｔ）    出力レジスタ制御クロック
ｃｌｋ（ｓｙｓ）    システムクロック
ｃｌｋ（ｓｗ）    スイッチングクロック
ＣＰ    カウンタクロック
ｓｅｌ（ａｃｃ）    累積回路制御信号
ｓｅｌ（ｍｕｘ）    ＭＵＸ制御信号
ＤＨ，ＤＬ    駆動回路
Ｌ    インダクタ素子およびインダクタンス値
ＬＤ    負荷回路
Ｏｐ  Ａｍｐ    増幅回路
ＱＨ，ＱＬ    スイッチング素子
Ｒ０    抵抗素子
Ｖｉｎ    入力電源端子および入力電圧
Ｖｒｅｆ    基準電圧端子および基準電圧
Ｖｏｕｔ    出力電源端子および出力電圧
【図１】
2011166959.tif 000008
【図２】
2011166959.tif 000009
【図３】
2011166959.tif 000010
【図４】
2011166959.tif 000011
【図５】
2011166959.tif 000012
【図６】
2011166959.tif 000013
【図７】
2011166959.tif 000014
【図８】
2011166959.tif 000015
【図９】
2011166959.tif 000016
【図１０】
2011166959.tif 000017
【図１１】
2011166959.tif 000018
【図１２】
2011166959.tif 000019
【図１３】
2011166959.tif 000020
【図１４】
2011166959.tif 000021
【図１５】
2011166959.tif 000022
【図１６】
2011166959.tif 000023
【図１７】
2011166959.tif 000024
【図１８】
2011166959.tif 000025
【図１９】
2011166959.tif 000026
【図２０】
2011166959.tif 000027
【図２１】
2011166959.tif 000028