(57)【要約】【課題】ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のＭＩＭ容量素子を得る。【解決手段】半導体基板２上に、下部電極４−容量絶縁膜５−上部電極６からなるＭＩＭ容量素子１を有する半導体装置であって、上部電極４を構成する上部電極用金属膜は容量絶縁膜５との界面が、有機金属気相成長法（ＭＯＣＶＤ）によりプラズマを用いないで堆積したアモルファス状のＴｉＮ膜などの金属窒化膜で構成されている。【選択図】図１
2011166032.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、下部電極−容量絶縁膜−上部電極からなるＭＩＭ容量素子が設けられた半導体装置において、
該上部電極を構成する上部電極用金属膜は該容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜で構成されている半導体装置。
【請求項２】
前記アモルファス状の金属窒化膜は有機金属気相成長法（ＭＯＣＶＤ）により堆積されている請求項１に記載の半導体装置。
【請求項３】
前記アモルファス状の金属窒化膜は、ＴｉＮ膜またはＴａＮ膜である請求項１に記載の半導体装置。
【請求項４】
前記上部電極は、金属窒化膜／ＡｌＣｕ膜／ＭＯＣＶＤ−金属窒化膜から構成されている請求項１に記載の半導体装置。
【請求項５】
前記容量絶縁膜はＳｉＯ２膜またはＳｉＯＮ膜である請求項１に記載の半導体装置。
【請求項６】
前記下部電極は、金属窒化膜／ＡｌＣｕ膜／金属窒化膜から構成されている請求項１に記載の半導体装置。
【請求項７】
半導体基板上に、下部電極−容量絶縁膜−上部電極からなるＭＩＭ容量素子を形成する半導体装置の製造方法において、
該半導体基板上に下部電極用金属膜、絶縁膜および上部電極用金属膜をこの順に堆積する工程と、
該上部電極用金属膜、該絶縁膜および該下部電極金属膜を選択的に順次除去して所定形状の該上部電極、該容量絶縁膜および該下部電極を順次形成する工程とを備え、
該上部電極用金属膜を堆積する工程は、該絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する金属窒化膜堆積工程を有する半導体装置の製造方法。
【請求項８】
前記上部電極用金属膜を堆積する工程は、前記金属窒化膜堆積工程の後に、プラズマを用いて前記窒化金属膜の膜抵抗を下げる改質処理を行う改質処理工程を更に有する請求項７に記載の半導体装置の製造方法。
【請求項９】
前記上部電極用金属膜を堆積する工程は、前記改質処理工程の後に、スパッタリング法により金属膜を堆積する工程を更に有する請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記金属膜としてはＡｌＣｕ膜と窒化金属膜である請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜を堆積する工程は、該絶縁膜としてＳｉＯ２膜またはＳｉＯＮ膜を堆積する請求項７に記載の半導体装置の製造方法。
【請求項１２】
前記アモルファス状の金属窒化膜は、ＴｉＮ膜またはＴａＮ膜である請求項７に記載の半導体装置の製造方法。
【請求項１３】
前記下部電極として、金属窒化膜／ＡｌＣｕ膜／金属窒化膜をこの順にそれぞれ形成する請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、下部電極用金属膜−容量絶縁膜−上部電極用金属膜（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のＭＩＭ容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、アナログ集積回路などの半導体装置は、高精度な容量素子を形成するために、基板から離れた多層配線上に容量素子を形成して基板との容量や基板からのノイズを低減する手法が取られている。この容量素子として、多層配線工程とのプロセスの整合性を図った金属膜−絶縁膜−金属膜で構成されたＭＩＭ容量素子を形成することが一般的である。この場合、ＭＩＭ容量素子の金属膜としては、例えばアルミニウム、チタン、タンタル、タングステンなどの金属配線層を構成する材料が用いられている。また、容量絶縁膜としては、例えばＳｉＯ２、ＳｉＯＮ、ＳｉＮなど、多層配線の層間絶縁膜材料が用いられている。
【０００３】
一方、半導体装置は、プロセス微細化の進展により高集積化が進められている。このため、半導体装置に搭載される容量素子は単位面積当たりの容量を増加させることが必要になっている。一般に、ＭＩＭ容量素子の静電容量Ｃは、Ｃ＝ε・Ｓ／ｄで表される。ここで、εは容量絶縁膜の誘電率、ＳはＭＩＭ容量素子の面積、ｄは容量絶縁膜の厚さである。この式から静電容量Ｃを大きくするためには、（１）誘電率が大きい容量絶縁膜にすること、（２）ＭＩＭ容量素子の面積を大きくすること、（３）容量絶縁膜を薄くすることという３つの方法があることが分かる。
【０００４】
（１）の誘電率が大きい容量絶縁膜にすることは、多層配線工程とのプロセスの整合を図ることが困難となる。プロセスの微細化に伴い、配線間の容量を低減する必要があるため、より誘電率の低い材料を使う傾向にあるためである。ＭＩＭ容量素子専用の高誘電率の膜を使うことは、専用設備や材料が必要になるなど製造コストを押し上げる結果になっている。
【０００５】
（２）のＭＩＭ容量素子面積を大きくすることは、チップ面積の増大に繋がり、チップ当たりの製造コスト増加が避けられない。また、チップ面積を大きくすることなくＭＩＭ容量素子の面積を大きくするために、凹凸を形成した表面にＭＩＭ容量素子を形成する方法があるが、これも工程数の増加により製造コストが増加する。
【０００６】
以上のようにコストの増加を抑えて単位面積当たりの容量を増加させる方法としては（３）の容量絶縁膜を薄くすることが有効な方法である。
ここで、一般的な従来のＭＩＭ容量素子の形成方法を図面を用いて説明する。
【０００７】
従来のＭＩＭ容量素子の形成方法は、まず、図７に示すように、半導体基板２００上にＣＶＤ法により第１絶縁膜２０１を堆積し、その上にスパッタリング法により下部電極用金属膜２０２を堆積し、その上にＣＶＤ法により第２絶縁膜２０３を堆積し、さらに、その上にスパッタリング法により上部電極用金属膜２０４を堆積させる。この上部電極用金属膜２０４の堆積の際に、初期段階で、第２絶縁膜２０３上に上部電極用金属膜材料が島状に付着するため、局所的に電荷が蓄積されて第２絶縁膜２０３が絶縁破壊してしまう虞が生じる。これは、スパッタリング法において、ターゲットの近傍にプラズマを生じさせてプラズマ中のイオンをターゲットに当ててターゲット材料を飛ばすことによりターゲット材料の膜を堆積させているためである。
【０００８】
次に、図８に示すように、上部電極用金属膜２０４を選択的に除去して上部電極２０５を所定形状に形成する。
【０００９】
その後、図９に示すように、第２絶縁膜２０３を選択的に除去して、絶縁のため上部電極２０５の下面よりも広い所定形状の容量絶縁膜２０６を形成する。
【００１０】
続いて、図１０に示すように、下部電極用金属膜２０２を選択的に除去して、容量絶縁膜２０６よりも広い所定形状の下部電極２０７を形成する。これによって、第１絶縁膜２０１上に、下部電極２０７、容量絶縁膜２０６および上部電極２０５の３層容量構造２１３を形成することができる。
【００１１】
さらに、図１１に示すように、第１絶縁膜２０１および３層容量構造２１３上に第３絶縁膜２０８を堆積し、必要であれば平坦化処理を行う。その後、第３絶縁膜２０８に、下部電極２０７と上部電極２０５にそれぞれに接続する導電性プラグ２０９、２１０をそれぞれ形成する。さらに、それらの上に上層配線材料を堆積し、所定のパターンニングを行って、導電性プラグ２０９に接続される上層配線２１１を形成すると共に、導電性プラグ２１０に接続される上層配線２１２を形成してＭＩＭ容量素子２１４を完成させる。
しかし、上記従来のＭＩＭ容量素子２１４の形成方法では、スパッタリング法により上部電極２０５の電極材料を堆積する際には、異常放電により容量絶縁膜２０６が絶縁破壊されることがある。特に、容量を増大させるために、容量絶縁膜２０６を薄くしていくとその絶縁破壊が顕著になる。
【００１２】
これを解決する方法として、特許文献１のように半導体製造装置にウェハを押さえるクランプリングを設置してウェハと接触させることにより電荷をアース側に逃がす方法や、特許文献２のようにスパッタリング法によりＴｉ膜を容量絶縁膜上に堆積させる方法がある。
【００１３】
図１２は、特許文献１に開示されている従来の容量素子の要部構成を示す縦断面図である。
【００１４】
図１２に示すように、スパッタ装置のステージ３０１に載置された基板３０２上に下部電極膜としてＡｌＣｕ膜３０３を形成し、このＡｌＣｕ膜３０３上であってＡｌＣｕ膜３０３の周辺領域を除く領域に絶縁膜としてＳｉＯＮ膜３０４を形成する。次に、一端がアース設置されたクランプリング３０５をＡｌＣｕ膜３０３の周辺領域３０３ａ上に接触させ、スパッタリング法によって、ＳｉＯＮ膜３０４上およびＳｉＯＮ膜３０４上とＡｌＣｕ膜３０３とを繋ぐ領域に上部電極膜としてＴｉＮ膜３０６を堆積させ、ＭＩＭキャパシタ構造を製造する。このＴｉＮ膜３０６の堆積時に、ＴｉＮ膜３０６に飛来した電子３０７は、接地経路３０８のように、ＴｉＮ膜３０６からＡｌＣｕ膜３０３さらにクランプリング３０５を通してアース側に流れ込む。これによって、ＴｉＮ膜３０６に蓄積されない。したがって、ＭＩＭキャパシタ構造の容量絶縁膜であるＳｉＯＮ膜３０４が絶縁破壊されることを抑制することができる。
【００１５】
図１３は、特許文献２に開示されている従来の容量素子の要部構成を示す縦断面図である。
【００１６】
図１３に示すように、容量素子４００は、容量絶縁膜４０１を下部電極４０２と上部電極４０３との間に挟み込んだＭＩＭキャパシタ構造を有している。この容量素子４００の上部電極４０３は、チタンからなる下チタン層４０４、アルミニウムと銅との合金からなるアルミニウム銅層４０５、チタンからなる上チタン層４０６および窒化チタンからなる窒化チタン層４０７を、容量絶縁膜６側からこの順に積層して形成されている。また、容量素子４００の下部電極４０２は、下チタン層４０８、アルミニウム銅層４０９、上チタン層４１０および窒化チタン層４１１を、層間絶縁膜４１２側からこの順で積層して形成されている。
【００１７】
このように、容量素子４００の上部電極４０３は、アルミニウム銅からなるアルミニウム銅層４０５を含む。このアルミニウム銅層４０５は、容量絶縁膜４０１上に、チタンからなる下チタン層４０４を介して積層されている。
【００１８】
アルミニウムは、チタンを含む金属材料に対する濡れ性に優れている。このため、チタンを含む金属材料に対しては、アルミニウムを含む金属材料が水玉状態で局所的に付着するといったことはない。したがって、アルミニウム銅層４０５が下チタン層４０４を介して容量絶縁膜４０１上に積層される構造では、スパッタ法によるアルミニウム銅層４０５の形成時における異常放電を防止することができ、その異常放電による容量絶縁膜４０１の絶縁破壊を防止することができる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００４−６４４４号公報
【特許文献２】特開２００８−１４０８５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２０】
特許文献１に開示されているスパッタリング法によって容量絶縁膜３０４上に上部電極膜としてＴｉＮ膜３０６を堆積させてＭＩＭキャパシタ構造を製造する方法では、スパッタリング法により初期段階では飛び散ったＴｉＮ膜材料が小さいアイランドから大きいアイランドに広がり、さらにアイランドが広がって膜を形成するものであるが、アイランド状態で電荷が過度に蓄積されて薄い容量絶縁膜３０４を絶縁破壊してしまう場合には、アイランド状態のＴｉＮ膜材料とクランプリング３０５とは接続されておらず、アイランド状態のＴｉＮ膜材料からクランプリング３０５を通して、蓄積電荷をアース側に逃がすことができない。また、特許文献１のように、クランプリング３０５をウェハ上の半導体装置形成領域（ＡｌＣｕ膜３０３の周辺領域３０３ａ）上に接触させて上部電極膜の蓄積電荷をクランプリング３０５を通してアース側に逃がして容量絶縁膜３０４の絶縁破壊を防止する方法では、クランプリング３０５をウェハ上の半導体装置形成領域に接触させる必要があり、この分、ウェハ上の半導体装置形成領域を狭めることになって好ましくない。
【００２１】
特許文献２に開示されている従来の半導体装置では、半導体装置製造工程の最終段階で水素含有雰囲気でのシンター処理の際に、Ｔｉ膜（下チタン層４０４，４０８）が水素を吸蔵し、ＬＳＩ内のＭＩＭキャパシタ構造で覆われた部分と覆われていない部分とで半導体素子（トランジスタ）の特性が異なるものとなってしまう。
【００２２】
本発明は、上記従来の問題を解決するもので、ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のＭＩＭ容量素子を得ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の半導体装置は、半導体基板上に、下部電極−容量絶縁膜−上部電極からなるＭＩＭ容量素子が設けられた半導体装置において、該上部電極を構成する上部電極用金属膜は該容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜で構成されているものであり、そのことにより上記目的が達成される。
【００２４】
また、好ましくは、本発明の半導体装置におけるアモルファス状の金属窒化膜は有機金属気相成長法（ＭＯＣＶＤ）により堆積されている。
【００２５】
さらに、好ましくは、本発明の半導体装置におけるアモルファス状の金属窒化膜は、ＴｉＮ膜またはＴａＮ膜である。
【００２６】
さらに、好ましくは、本発明の半導体装置における上部電極は、金属窒化膜／ＡｌＣｕ膜／ＭＯＣＶＤ−金属窒化膜から構成されている。
【００２７】
さらに、好ましくは、本発明の半導体装置における容量絶縁膜はＳｉＯ２膜またはＳｉＯＮ膜である。
【００２８】
さらに、好ましくは、本発明の半導体装置における下部電極は、金属窒化膜／ＡｌＣｕ膜／金属窒化膜から構成されている。
【００２９】
本発明の半導体装置の製造方法は、半導体基板上に、下部電極−容量絶縁膜−上部電極からなるＭＩＭ容量素子を形成する半導体装置の製造方法において、該半導体基板上に下部電極用金属膜、絶縁膜および上部電極用金属膜をこの順に堆積する工程と、該上部電極用金属膜、該絶縁膜および該下部電極金属膜を選択的に順次除去して所定形状の該上部電極、該容量絶縁膜および該下部電極を順次形成する工程とを備え、該上部電極用金属膜を堆積する工程は、該絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する金属窒化膜堆積工程を有するものであり、そのことにより上記目的が達成される。
【００３０】
また、好ましくは、本発明の半導体装置の製造方法における上部電極用金属膜を堆積する工程は、前記金属窒化膜堆積工程の後に、プラズマを用いて前記窒化金属膜の膜抵抗を下げる改質処理を行う改質処理工程を更に有する。
【００３１】
さらに、好ましくは、本発明の半導体装置の製造方法における上部電極用金属膜を堆積する工程は、前記改質処理工程の後に、スパッタリング法により金属膜を堆積する工程を更に有する。
【００３２】
さらに、好ましくは、本発明の半導体装置の製造方法における金属膜としてはＡｌＣｕ膜と窒化金属膜である。
【００３３】
さらに、好ましくは、本発明の半導体装置の製造方法における絶縁膜を堆積する工程は、該絶縁膜としてＳｉＯ２膜またはＳｉＯＮ膜を堆積する。
【００３４】
さらに、好ましくは、本発明の半導体装置の製造方法におけるアモルファス状の金属窒化膜は、ＴｉＮ膜またはＴａＮ膜である。
【００３５】
さらに、好ましくは、本発明の半導体装置の製造方法における下部電極として、金属窒化膜／ＡｌＣｕ膜／金属窒化膜をこの順にそれぞれ形成する。
【００３６】
上記構成により、以下、本発明の作用を説明する。
【００３７】
本発明においては、上部電極用金属膜を堆積する工程は、絶縁膜上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する工程と、その上にスパッタリング法により金属膜を堆積する工程とを有している。
【００３８】
このように、上部電極は、容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜であるので、ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の絶縁破壊を抑えることができて、高容量密度のＭＩＭ容量素子が得られる。
【発明の効果】
【００３９】
以上により、本発明によれば、上部電極は、容量絶縁膜との界面が、プラズマを用いないで堆積したアモルファス状の金属窒化膜であるため、ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の破壊を抑えることができて、高容量密度のＭＩＭ容量素子を得ることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態１におけるＭＩＭ容量素子の要部構成例を示す縦断面図である。
【図２】図１のＭＩＭ容量素子の形成方法における下部電極用金属膜、絶縁膜および上部電極用金属膜の堆積工程を説明するための要部縦断面図である。
【図３】図１のＭＩＭ容量素子の形成方法における上部電極形成工程を説明するための要部縦断面図である。
【図４】図１のＭＩＭ容量素子の形成方法における容量絶縁膜形成工程を説明するための要部縦断面図である。
【図５】図１のＭＩＭ容量素子の形成方法における下部電極形成工程を説明するための要部縦断面図である。
【図６】図１のＭＩＭ容量素子の形成方法における導電性プラグおよび上層配線形成工程を説明するための要部縦断面図である。
【図７】従来のＭＩＭ容量素子の形成方法における下部電極用金属膜、絶縁膜および上部電極用金属膜の堆積工程を説明するための要部縦断面図である。
【図８】従来のＭＩＭ容量素子の形成方法における上部電極形成工程を説明するための要部縦断面図である。
【図９】従来のＭＩＭ容量素子の形成方法における容量絶縁膜形成工程を説明するための要部縦断面図である。
【図１０】従来のＭＩＭ容量素子の形成方法における下部電極形成工程を説明するための要部縦断面図である。
【図１１】従来のＭＩＭ容量素子の形成方法における導電性プラグおよび上層配線形成工程を説明するための要部縦断面図である。
【図１２】特許文献１に開示されている従来の容量素子の要部構成を示す縦断面図である。
【図１３】特許文献２に開示されている従来の容量素子の要部構成を示す縦断面図である。
【発明を実施するための形態】
【００４１】
以下に、本発明のＭＩＭ容量素子を有する半導体装置およびその製造方法の実施形態１について図面を参照しながら詳細に説明する。なお、各図における構成部材のそれぞれの厚みや長さなどは図面作成上の観点から、図示する構成に限定されるものではない。
【００４２】
（実施形態１）
図１は、本発明の実施形態１におけるＭＩＭ容量素子の要部構成例を示す縦断面図である。
【００４３】
図１において、半導体基板２上に絶縁膜３が形成され、この絶縁膜３上に下部電極４、容量絶縁膜５および上部電極６がこの順に形成されて３層容量素子構造７が形成されている。さらに、これらの絶縁膜３および３層容量素子構造７上に絶縁膜８が形成され、絶縁膜８上に上層配線９，１０が所定配線形状にパターンニングされている。この下部電極４が導電性プラグ１１により上層配線９に接続され、上部電極６が導電性プラグ１２により上層配線１０に接続されている。これによって、本実施形態１のＭＩＭ容量素子１が構成されている。
【００４４】
このように、本実施形態１のＭＩＭ容量素子１は、下部電極４−容量絶縁膜５−上部電極６からなる３層容量素子構造７を有し、上部電極６は、容量絶縁膜５との界面が、プラズマを用いないで堆積させたアモルファス状の金属窒化膜であることを特徴構成としている。この場合のアモルファス状の金属窒化膜は有機金属気相成長法によりプラズマを用いないで堆積されている。
【００４５】
上記構成によれば、アモルファス状の金属窒化膜は導電性を有しＭＩＭ容量素子形成時の異常放電を防止するため、容量絶縁膜５が破壊されることがない。
【００４６】
また、アモルファス状の金属窒化膜は、ＴｉＮ膜またはＴａＮ膜であってもよい。これらの有機金属ソースは広く半導体装置の製造に用いられており、特別な装置の追加が必要なく、コストの上昇を抑えることができる。
【００４７】
以下、本実施形態１におけるＭＩＭ容量素子１の形成方法について図面を用いて詳細に説明する。
まず、図２に示すように、半導体基板２上に、ＣＶＤ法により第１絶縁膜３を堆積し、第１絶縁膜３上に、スパッタリング法により下部電極用金属膜４ａを堆積し、下部電極用金属膜４ａ上にＣＶＤ法により第２絶縁膜５ａを堆積し、第２絶縁膜５ａ上に上部電極用金属膜６ａとして、ＭＯＣＶＤ法（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；有機金属化学気相成長法）によりウェハを加熱してアモルファス状の窒化金属膜、例えばＴｉＮ膜を堆積させ、さらにその上にスパッタリング法により金属膜として例えばＡｌＣｕ膜とＴｉＮ膜を堆積させる。この場合、アモルファス状の窒化金属膜の堆積時は、プラズマを用いていないため、従来のような局所的な電荷の蓄積は発生せず、従来のＴｉ膜のようにシンター処理時の水素の吸蔵もない。厳密に説明すると、アモルファス状の窒化金属膜の堆積後にプラズマを用いて窒化金属膜の膜抵抗を下げるために改質処理（トリートメント処理）を行うが、このときは既に窒化金属膜は膜状になっているので、従来のように島状で局所的に電荷の蓄積は起こらない。
【００４８】
例えば、第１絶縁膜３としてＳｉＯ２膜を膜厚８００ｎｍで堆積し、下部電極用金属膜４ａとしてＴｉＮ膜／ＡｌＣｕ膜／ＴｉＮ膜（金属窒化膜／ＡｌＣｕ膜／金属窒化膜）の積層膜の膜厚をそれぞれ５０ｎｍ／４００ｎｍ／５０ｎｍで堆積し、第２絶縁膜５ａとしてＳｉＯＮ膜の膜厚を３０ｎｍで堆積し、上部電極用金属膜６ａとして、第２絶縁膜５ａの絶縁破壊を防止するためにＭＯＣＶＤ−ＴｉＮ膜をその膜厚３ｎｍで堆積した後に、金属膜としてＡｌＣｕ膜とＴｉＮ膜の膜厚をそれぞれ５０ｎｍで堆積させる。即ち、上部電極６は、金属窒化膜（例えばＴｉＮ膜）／ＡｌＣｕ膜／ＭＯＣＶＤ−金属窒化膜（例えばＭＯＣＶＤ−ＴｉＮ膜）から構成されている。
【００４９】
上部電極用金属膜６ａとしてのＭＯＣＶＤ−ＴｉＮ膜は、有機金属ソースの熱分解によりＴｉＮ膜が堆積されるので、堆積時に異常放電は発生しない。ＡｌＣｕ膜をスパッタリング法により堆積する際には、導電性を有するＭＯＣＶＤ−ＴｉＮ膜で覆われているので電荷が集中することがなく、異常放電による第２絶縁膜５ａ（容量絶縁膜５）の絶縁破壊は起きない。
【００５０】
次に、図３に示すように、上部電極用金属膜６ａを選択的に除去して所定形状（例えば平面視正方形または矩形状）の上部電極１６を形成する。例えば公知のフォトリソ技術により、パターニングしたフォトレジストをマスクとしてＲＩＥ法により、上部電極用金属膜６ａをエッチングし、フォトレジストをアッシングして除去する。薬液洗浄などにより付着したエッチング残渣を除去する工程を加えてもよい。
【００５１】
その後、図４に示すように、第２絶縁膜５ａを選択的に除去して所定形状の容量絶縁膜５を形成する。例えばフォトリソ技術により、パターニングしたフォトレジストをマスクとしてＲＩＥ法により第２絶縁膜５ａとしてのＳｉＯＮ膜をエッチングし、フォトレジストをアッシングして除去する。上部電極形成時に一括して第２絶縁膜５ａをエッチングすることでフォトリソ工程とマスクを削減することもできる。ここでは、容量絶縁膜５は、上部電極６よりも広く形成されて絶縁距離を稼いでいる。
【００５２】
続いて、図５に示すように、下部電極用金属膜４ａを選択的に除去して所定形状の下部電極４を形成すると共に、このとき同時に下部配線も形成する。例えばフォトリソ技術により、パターニングしたフォトレジストをマスクとしてＲＩＥ法により下部電極用金属膜４ａをエッチングし、フォトレジストをアッシングして除去する。薬液洗浄などにより付着したエッチング残渣を除去する工程を加えてもよい。これによって、第１絶縁膜３上に、下部電極４、容量絶縁膜５および上部電極６の３層容量構造７を形成することができる。
【００５３】
さらに、図６に示すように、第１絶縁膜３および３層容量構造７上に第３絶縁膜８を堆積し、必要であれば平坦化処理をした後、下部電極４および上部電極６のそれぞれに接続する導電性プラグ１１、１２をそれぞれ形成し、下部電極４に接続する導電性プラグ１１に接続する上層配線９および、上部電極６に接続する導電性プラグ１２に接続する上層配線１０を形成してＭＩＭ容量素子１を完成する。
【００５４】
例えば、ＨＤＰ−ＣＶＤ法により第３絶縁膜８としてＳｉＯ２膜を膜厚１０００ｎｍだけ堆積し、ＣＭＰ法によりその表面を平坦化する。その後、フォトリソ技術によりパターニングしたフォトレジストをマスクとしてＲＩＥ法により、第３絶縁膜８としてのＳｉＯ２膜をエッチングして、下部電極４および上部電極６にそれぞれ接続するための各接続孔をそれぞれ形成し、その後、フォトレジストを除去する。続いて、スパッタリング法とＣＶＤ法によりＴｉＮ膜とＷ膜を各接続孔内にそれぞれ埋め込み、ＣＭＰ法により各接続孔外のＴｉＮ膜とＷ膜を除去して導電性プラグ１１、１２を形成する。その上に上層配線材料として金属窒化膜（例えばＴｉＮ膜）／ＡｌＣｕ膜／金属窒化膜（例えばＴｉＮ膜）を積層し、フォト技術によりパターニングしたフォトレジストをマスクとしてＲＩＥ法により上層配線材料をエッチング除去して所定形状の上層配線９，１０をパターン形成し、フォトレジストを除去する。薬液洗浄などにより付着したエッチング残渣を除去し、保護膜を堆積してもよい。
【００５５】
したがって、本実施形態１の半導体装置の製造方法であって、ＭＩＭ容量素子１の形成方法は、半導体基板２上に下部電極用金属膜４ａ、絶縁膜５ａおよび上部電極用金属膜６ａの順にそれぞれ堆積する工程と、上部電極用金属膜６ａ、絶縁膜５ａおよび下部電極用金属膜４ａを順次選択的に除去して所定形状の上部電極６、容量絶縁膜５および下部電極４をそれぞれ形成する工程とを備え、上部電極用金属膜６ａを堆積する工程は、絶縁膜５ａ上に有機金属気相成長法によりアモルファス状の金属窒化膜を堆積する工程と、その上にスパッタリング法により金属膜を堆積する工程とを有している。
【００５６】
以上により、本実施形態１によれば、半導体基板２上に、下部電極４−容量絶縁膜５−上部電極６からなるＭＩＭ容量素子１を有する半導体装置であって、上部電極４を構成する上部電極用金属膜は容量絶縁膜５との界面が、有機金属気相成長法（ＭＯＣＶＤ）によりプラズマを用いないで堆積したアモルファス状のＴｉＮ膜などの金属窒化膜で構成されている。即ち、容量絶縁膜５となる第２絶縁膜５ａ上に、有機金属気相成長法（ＭＯＣＶＤ法）でアモルファス状の金属窒化膜（例えばＴｉＮ膜）を堆積することにより、アモルファス状の金属窒化膜は導電性を有しているため、ＭＩＭ容量素子形成時の異常放電を防止するため、容量絶縁膜５が絶縁破壊されることはない。このように、ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜５の絶縁破壊を抑えることができて、高容量密度のＭＩＭ容量素子１を有する半導体装置を製造することができる。これによって、歩留まりを改善することができる。これによって、ＭＩＭ容量素子１の品質が向上した電子部品が得られる。
【００５７】
なお、本実施形態１では、アモルファス状の金属窒化膜としてＭＯＣＶＤ法によりＴｉＮ膜を形成したが、これに限らず、高価ではあるが、ＡＬＤ（アトミック・レイヤー・デポジション；原子気相成長法）法によってＴａＮ膜を形成してもよい。この場合の膜厚は数オングストローム程度になり多数層を形成する。いずれのＴｉＮ膜やＴａＮ膜などの金属窒化膜においても膜堆積時にプラズマを用いないため、従来のように島状で局所的に電荷の蓄積は起こらない。
【００５８】
なお、本実施形態１では、特に説明しなかったが、本実施形態１のＭＩＭ容量素子１は、アナログ集積回路などの半導体装置に用いられる他、テレビジョンやラジオのチューナや無線ＬＡＮなど高周波信号を扱うＬＳＩ(大規模集積回路)に用いられる。
【００５９】
なお、以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、この実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００６０】
本発明は、半導体装置およびその製造方法に関し、特に、下部電極用金属膜−容量絶縁膜−上部電極用金属膜（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のＭＩＭ容量素子を有する半導体装置およびその製造方法の分野において、上部電極は、容量絶縁膜との界面がアモルファス状の金属窒化膜であるため、ＭＩＭ容量素子形成時に生じる異常放電による容量絶縁膜の破壊を抑えることができて、高容量密度のＭＩＭ容量素子を得ることができる。
【符号の説明】
【００６１】
１  ＭＩＭ容量素子
２  半導体基板
３  第１絶縁膜
４ａ  下部電極用金属膜
４  下部電極
５ａ  第２絶縁膜
５  容量絶縁膜
６ａ  上部電極用金属膜
６  上部電極
７  ３層容量素子構造
８  第３絶縁膜
９  下部電極に接続する導電性プラグ
１０  上部電極に接続する導電性プラグ
１１  下部電極に接続する上層配線
１２  上部電極に接続する上層配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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