(57)【要約】【課題】窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、駆動時のゲート電流を低減する。【解決手段】半導体装置は、基板１０１と、基板１０１の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層１０４Ｓと、第１の窒化物半導体層１０４Ｓの上に形成され、チャネル領域と逆の導電型の第２の半導体層１０５と、第２の半導体層１０５の上に形成され、チャネル領域と同じ導電型の第３の半導体層１０６と、第３の半導体層１０６の上に形成されたゲート電極１０７と、第２の半導体層１０５の両側方に形成されたソース電極１０８及びドレイン電極１０９とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記チャネル領域と逆の導電型の第２の半導体層と、
前記第２の半導体層の上に形成され、前記チャネル領域と同じ導電型の第３の半導体層と、
前記第３の半導体層の上に形成されたゲート電極と、
前記第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする半導体装置。
【請求項２】
前記チャネル領域におけるキャリアは、電子であり、
前記第２の半導体層の導電型は、ｐ型であり、
前記第３の半導体層の導電型は、ｎ型であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の窒化物半導体層の上には、前記第２の半導体層と前記第３の半導体層とが交互に繰り返し形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記チャネル領域におけるキャリアは、電子であり、
前記第２の半導体層の導電型は、ｐ型であり、
前記第３の半導体層の導電型は、ｎ型であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の窒化物半導体層は、キャリア走行層及びキャリア供給層を含み、
前記キャリア走行層は、前記キャリア供給層よりもバンドギャップが小さいことを特徴とする請求項１〜４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記第３の半導体層は、前記第２の半導体層よりもバンドギャップが大きいことを特徴とする請求項１〜５のうちいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能な窒化物半導体を用いたトランジスタを備えた半導体装置に関する。
【背景技術】
【０００２】
III族窒化物半導体は、例えば、窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）の室温での禁止帯幅がそれぞれ、３．４ｅＶ及び６．２ｅＶと大きいワイドギャップ半導体である。III族窒化物半導体は、絶縁破壊電界が大きく、且つ電子飽和速度が砒化ガリウム（ＧａＡｓ）等の砒素系半導体及びシリコン（Ｓｉ）等の半導体に比べて大きいという特徴を有している。そこで、高周波用電子デバイス又は高出力電子デバイスとして、ＧａＮ系の窒化物半導体を用いた電界効果トランジスタ（Ｆield Ｅffect Ｔransistor：ＦＥＴ）の研究開発が活発に行われている。
【０００３】
ＧａＮ系の窒化物半導体は、ＡｌＮ又は窒化インジウム（ＩｎＮ）と種々の混晶が得られるため、従来のＧａＡｓ等の砒素系半導体と同様に、ヘテロ接合を形成することが可能である。ＧａＮ系の窒化物半導体を用いたヘテロ構造、例えばＡｌＧａＮ／ＧａＮヘテロ構造では、不純物がドーピングされていない状態でも、自発分極及びピエゾ分極によって、ヘテロ界面に高濃度のキャリアが発生するという特徴がある。このため、ＧａＮ系の窒化物半導体を用いたＦＥＴの場合、デプレッション型（ノーマリオン型）のＦＥＴになり易く、エンハンスメント型（ノーマリオフ型）のＦＥＴにはなり難い。しかしながら、現在のパワーエレクトロニクス分野で使用されているデバイスの多くは、ノーマリオフ型のデバイスであり、ＧａＮ系の窒化物半導体を用いたデバイスにおいても、ノーマリオフ型のデバイスが強く求められている。
【０００４】
ノーマリオフ型のトランジスタを実現する構造として、次に示す構造が報告されている。第１に例えば、ＡｌＧａＮ／ＧａＮヘテロ構造において、ＡｌＧａＮ層におけるゲート電極の下に位置する部分のみを薄膜化する、所謂、リセス構造とし、２次元電子ガス（２ＤＥＧ）の濃度を減少させて、トランジスタの閾値電圧を正の値にシフトさせる。これにより、ノーマリオフ型のトランジスタの実現を図る。第２に例えば、主面の面方位が｛１０−１２｝面のサファイア基板の主面上に、面方位が｛１１−２０｝面のＧａＮ層を成長し、サファイア基板の主面に対して垂直な方向に分極電界が生じないようにする。これにより、ノーマリオフ型のトランジスタの実現を図る。ここで、面方位のミラー指数に付した負符号は、該負符号に続く一の指数の反転を便宜的に表している。
【０００５】
ノーマリオフ型のＦＥＴを実現する有望な構造として、ゲート電極形成部にｐ型ＡｌＧａＮ層を設けた接合型電界効果トランジスタ（Ｊunction Ｆield Ｅffect Ｔransistor：ＪＦＥＴ）が提案されている。このＪＦＥＴでは、ｐ型ＡｌＧａＮ層を、ＡｌＧａＮからなるバリア層と接続することにより、ＡｌＧａＮバリア層及びＧａＮチャネル層のポテンシャルエネルギーが引き上げられる。これにより、ゲート電極形成部の下に形成される２次元電子ガスの濃度を減少させることができるため、ＪＦＥＴはノーマリオフ動作が可能となる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３３９５６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の窒化物半導体を用いたＪＦＥＴでは、ゲート領域のｐｎ接合に大きな電圧を印加すると、ゲート電流が大きくなるという問題がある。
【０００８】
なお、窒化物半導体を用いたノーマリオフ型のＦＥＴにおいて、十分に大きな電流密度を得ることを目的に、次に示すＦＥＴが提案されている（例えば特許文献１参照）。このＦＥＴでは、基板上に、ＡｌＮバッファ層、アンドープＧａＮ層、アンドープＡｌＧａＮ層、ｐ型ＧａＮ層、及び高濃度ｐ型ＧａＮ層が順次形成されている。ゲート電極は、高濃度ｐ型ＧａＮ層とオーミック接合されている。これにより、アンドープＧａＮ層とアンドープＡｌＧａＮ層との界面に発生する２次元電子ガスとｐ型ＧａＮ層とによって生じるｐｎ接合が、ゲート領域に形成される。このため、大きなゲート電圧を印加しても、ゲートリーク電流が流れ難く、大きなドレイン電流を得ることができる。
【０００９】
前記従来の問題に鑑み、本発明の目的は、窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、駆動時のゲート電流を低減することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は、半導体装置において、積層された複数の半導体層におけるゲート領域に、複数のｐｎ接合を設ける構成とする。
【００１１】
具体的には、前記の目的を達成するため、本発明に係る半導体装置は、基板と、基板の上に積層された複数の窒化物半導体層からなり、且つチャネル領域を含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、チャネル領域と逆の導電型の第２の半導体層と、第２の半導体層の上に形成され、チャネル領域と同じ導電型の第３の半導体層と、第３の半導体層の上に形成されたゲート電極と、第２の半導体層の両側方に形成されたソース電極及びドレイン電極とを備えていることを特徴とする。
【００１２】
本発明に係る半導体装置によると、チャネル領域と逆の導電型の第２の半導体層と、チャネル領域と同じ導電型の第３の半導体層との間に、拡散電位（ビルトインポテンシャル）が形成されるため、ゲート電流を低減することが可能となる。
【００１３】
加えて、第２の半導体層が、チャネル領域と逆の導電型であるため、トランジスタのノーマリオフ動作が可能となる。さらに、第１の窒化物半導体層に含まれるキャリア走行層とキャリア供給層との界面に、高濃度の２次元キャリアガスを発生させることが可能となり、トランジスタの大電流駆動化が可能となる。
【００１４】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００１５】
本発明に係る半導体装置において、チャネル領域におけるキャリアは、電子であり、第２の半導体層の導電型は、ｐ型であり、第３の半導体層の導電型は、ｎ型であることが好ましい。
【００１６】
このようにすると、ｐ型の第２の半導体層とｎ型の第３の半導体層との間に拡散電位が形成されるため、ゲート電流を低減することが可能となる。
【００１７】
本発明に係る半導体装置において、第１の窒化物半導体層の上には、第２の半導体層と第３の半導体層とが交互に繰り返し形成されていることが好ましい。
【００１８】
このようにすると、第２の半導体層と第３の半導体層との間、及び第３の半導体層と第２の半導体層との間に、交互に繰り返し拡散電位が形成されるため、ゲート電流をさらに低減することが可能となる。
【００１９】
本発明に係る半導体装置において、チャネル領域におけるキャリアは、電子であり、第２の半導体層の導電型は、ｐ型であり、第３の半導体層の導電型は、ｎ型であることが好ましい。
【００２０】
このようにすると、ｐ型の第２の半導体層とｎ型の第３の半導体層との間、及びｎ型の第３の半導体層とｐ型の第２の半導体層との間に、交互に繰り返し拡散電位が形成されるため、ゲート電流をさらに低減することが可能となる。
【００２１】
本発明に係る半導体装置において、第１の窒化物半導体層は、キャリア走行層及びキャリア供給層を含み、キャリア走行層は、キャリア供給層よりもバンドギャップが小さいことが好ましい。
【００２２】
このようにすると、キャリア走行層とキャリア供給層との界面に、高濃度の２次元キャリアガスを発生させることが可能となり、トランジスタの大電流駆動化が可能となる。
【００２３】
本発明に係る半導体装置において、第３の半導体層は、第２の半導体層よりもバンドギャップが大きいことが好ましい。
【００２４】
このようにすると、第２の半導体層のエネルギーバンドと、第３の半導体層のエネルギーバンドとが不連続になるため、電子及び正孔の流れを低減することが可能であり、ゲート電流を低減することが可能となる。
【発明の効果】
【００２５】
本発明に係る半導体装置によると、チャネル領域と逆の導電型の第２の半導体層上に、チャネル領域と同じ導電型の第３の半導体層が形成されている。これにより、ゲート電流を低減することが可能となる。さらに、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図ある。
【図２】本発明の第１の実施形態の変形例に係る半導体装置の構成を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図４】本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００２７】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００２８】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【００２９】
図１に示すように、例えば主面の面方位が（０００１）面のサファイアからなる基板１０１の主面上には、例えば膜厚が１００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層１０２と、例えば膜厚が２μｍのアンドープの窒化ガリウム（ＧａＮ）層１０３と、例えば膜厚が２５ｎｍのアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）層１０４と、例えば膜厚が１５０ｎｍのｐ型ＧａＮ層１０５と、例えば膜厚が３０ｎｍのｎ型ＡｌＧａＮ層１０６とが、エピタキシャル成長により順次形成されている。ここで、「アンドープ」とは、不純物が意図的に導入されていないことを意味する。
【００３０】
アンドープＧａＮ層１０３の材料として、ＡｌxＧａ1-xＮ（但し、ｘは、０≦ｘ≦１である）を用い、アンドープＡｌＧａＮ層１０４の材料として、ＡｌyＧａ1-yＮ（但し、ｙは、０＜ｙ≦１，ｙ＞ｘである）を用い、ｐ型ＧａＮ層１０５の材料として、ＡｌzＧａ1-zＮ（但し、ｚは、０≦ｚ≦１である）を用い、ｎ型ＡｌＧａＮ層１０６の材料として、ＩｎwＡｌvＧａ1-w-vＮ（但し、ｗは、０≦ｗ≦１であり、ｖは、０≦ｖ≦１であり、ｗ及びｖは、０≦ｗ＋ｖ≦１である）を用いればよい。本実施形態では、アンドープＧａＮ層１０３の材料として、例えばＧａＮ（即ち、ｘ＝０である）を用い、アンドープＡｌＧａＮ層１０４の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｙ＝０．２である）を用い、ｐ型ＧａＮ層１０５の材料として、例えばＧａＮ（即ち、ｚ＝０である）を用い、ｎ型ＡｌＧａＮ層１０６の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｗ＝０、ｖ＝０．２である）を用いる。
【００３１】
ｐ型ＧａＮ層１０５のキャリア濃度は、ｐ型ＧａＮ層１０５の下に位置するチャネル領域を空乏化できる濃度であればよく、具体的には例えば、１×１０16ｃｍ-3以上であることが好ましい。
【００３２】
ｎ型ＡｌＧａＮ層１０６に接するように、例えばチタン(Ｔｉ)／アルミニウム（Ａｌ）からなるゲート電極１０７が形成されている。ｐ型ＧａＮ層１０５の両側方には、アンドープＡｌＧａＮ層１０４に接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９が形成されている。
【００３３】
アンドープＡｌＧａＮ層１０４上には、ゲート電極１０７、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＧａＮ層１０５及びｎ型ＡｌＧａＮ層１０６を覆うように、例えば膜厚が１００ｎｍの窒化シリコン（ＳｉＮ）からなる絶縁体層１１０が形成されている。
【００３４】
ゲート電極１０７、ソース電極１０８及びドレイン電極１０９を含む領域よりも外側の領域には、例えばアルゴン（Ａｒ）等の非導電型不純物が、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に到達するようにイオン注入され、高抵抗化（つまり、絶縁体化又は非導電化）されたイオン注入領域１１１、言い換えれば、非導電型不純物を含有する非導電型不純物含有領域が形成されている。
【００３５】
このように、基板１０１の上には、ＡｌＮバッファ層１０２と、アンドープＧａＮ層１０３と、アンドープＡｌＧａＮ層１０４とが順次積層された第１の窒化物半導体層１０４Ｓが形成されている。
【００３６】
第１の窒化物半導体層１０４Ｓは、ｐ型ＧａＮ層１０５の下に位置し、且つキャリアとして電子が使われるｎ型のチャネル領域（２次元電子ガス層）を含む。第１の窒化物半導体層１０４Ｓ上には、ｎ型のチャネル領域と逆の導電型のｐ型ＧａＮ層（第２の半導体層）１０５が形成されている。ｐ型ＧａＮ層１０５上には、ｎ型のチャネル領域と同じ導電型のｎ型ＡｌＧａＮ層１０６が形成されている。
【００３７】
ｎ型のチャネル領域を含む第１の窒化物半導体層１０４Ｓと、ｐ型ＧａＮ層１０５と、ｎ型ＡｌＧａＮ層１０６とが順次形成され、本実施形態に係る半導体装置は、ゲート領域に、複数（２コ）ｐｎ接合を含む。
【００３８】
第１の窒化物半導体層１０４Ｓは、キャリア走行層（即ち、アンドープＧａＮ層１０３）及びキャリア供給層（即ち、アンドープＡｌＧａＮ層１０４）を含む。アンドープＧａＮ層１０３は、アンドープＡｌＧａＮ層１０４よりもバンドギャップが小さい。
【００３９】
ｎ型ＡｌＧａＮ層１０６は、ｐ型ＧａＮ層１０５よりもバンドギャップが大きい。
【００４０】
本実施形態によると、ｐ型ＧａＮ層１０５の接続により発生するビルトインポテンシャル（即ち、ｎ型のチャネル領域を含む第１の窒化物半導体層１０４Ｓとｐ型ＧａＮ層１０５との間に形成されるビルトインポテンシャル）により、ゲート電極１０７に向かう電子電流を低減することができる。加えて、ｎ型ＡｌＧａＮ層１０６の接続により発生するビルトインポテンシャル（即ち、ｐ型ＧａＮ層１０５とｎ型ＡｌＧａＮ層１０６との間に形成されるビルトインポテンシャル）により、ゲート電極１０７からアンドープＧａＮ層１０３に向かう正孔電流を低減することができ、ゲート電流を低減することが可能となる。
【００４１】
加えて、ｐ型ＧａＮ層１０５が、チャネル領域と逆の導電型であるため、トランジスタのノーマリオフ動作が可能となる。さらに、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に、高濃度の２次元電子ガスを発生させることが可能となり、トランジスタの大電流駆動化が可能となる。
【００４２】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００４３】
なお、本実施形態では、図１に示すように、ｐ型ＧａＮ層１０５とｎ型ＡｌＧａＮ層１０６とが、互いに直接接する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、ｐ型ＧａＮ層とｎ型ＡｌＧａＮ層との間に、アンドープの半導体層（例えば、アンドープＩｎＧａＮ層又はアンドープＩｎＡｌＧａＮ層）、他のｎ型半導体層（例えば、ｎ型ＩｎＧａＮ層又はｎ型ＩｎＡｌＧａＮ層）又は他のｐ型半導体層（例えば、ｐ型ＩｎＧａＮ層又はｐ型ＩｎＡｌＧａＮ層）が一層以上介在していてもよい。また、本実施形態では、図１に示すように、ｎ型ＡｌＧａＮ層１０６とゲート電極１０７とが、互いに直接接する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば、ｎ型ＡｌＧａＮ層とゲート電極との間に、アンドープの半導体層（例えば、アンドープＩｎＧａＮ層又はアンドープＩｎＡｌＧａＮ層）、他のｎ型半導体層（例えば、ｎ型ＩｎＧａＮ層又はｎ型ＩｎＡｌＧａＮ層）又は他のｐ型半導体層（例えば、ｐ型ＩｎＧａＮ層又はｐ型ＩｎＡｌＧａＮ層）が一層以上介在していてもよい。
【００４４】
（第１の実施形態の変形例）
以下に、本発明の第１の実施形態の変形例に係る半導体装置について、図２を参照しながら説明する。図２は、本発明の第１の実施形態の変形例に係る半導体装置の構成を示す断面図である。図２において、第１の実施形態における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。従って、本変形例では、第１の実施形態と同様の説明を適宜省略する。
【００４５】
本変形例の特徴点は、次に示す点である。本変形例では、図２に示すように、アンドープＡｌＧａＮ層１０４のゲート領域に凹部１１２が形成され、凹部１１２を埋め込むようにｐ型ＧａＮ層２０５が形成されている。
【００４６】
本変形例によると、第１の実施形態と同様の効果を得ることができる。
【００４７】
加えて、アンドープＡｌＧａＮ層１０４のゲート領域に凹部１１２を設けることにより、２次元電子ガスの濃度を減少させて、トランジスタの閾値電圧を正の値にシフトさせることが可能となる。
【００４８】
さらに、アンドープＡｌＧａＮ層１０４のゲート領域に凹部１１２を設けることにより、アンドープＡｌＧａＮ層１０４におけるゲート領域以外の領域の膜厚を大きくすることが可能となる。このため、アンドープＡｌＧａＮ層１０４におけるゲート領域以外の領域の上面と、アンドープＡｌＧａＮ層１０４の下に位置する二次元電子ガス層（言い換えれば、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に発生する二次元電子ガス層）との距離を大きくすることができるので、電流コラプス（ここで、「電流コラプス」とは、ゲート−ソース間又はゲート−ドレイン間の表面準位に電子が捕獲されることに起因して、電流が減少する現象をいう）が起こることを抑制することが可能となる。
【００４９】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について、図３を参照しながら説明する。図３は、本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。図３において、第１の実施形態における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
【００５０】
図３に示すように、例えば主面の面方位が（０００１）面のサファイアからなる基板１０１の主面上には、例えば膜厚が１００ｎｍのＡｌＮバッファ層１０２と、例えば膜厚が２μｍのアンドープＧａＮ層１０３と、例えば膜厚が２５ｎｍのアンドープＡｌＧａＮ層１０４とが、エピタキシャル成長により順次形成されている。ここで、既述の通り、「アンドープ」とは、不純物が意図的に導入されていないことを意味する。
【００５１】
アンドープＧａＮ層１０３の材料として、ＡｌxＧａ1-xＮ（但し、ｘは、０≦ｘ≦１である）を用い、アンドープＡｌＧａＮ層１０４の材料として、ＡｌyＧａ1-yＮ（但し、ｙは、０＜ｙ≦１，ｙ＞ｘである）を用いればよい。本実施形態では、アンドープＧａＮ層１０３の材料として、例えばＧａＮ（即ち、ｘ＝０である）を用い、アンドープＡｌＧａＮ層１０４の材料として、例えばＡｌ0.2Ｇａ0.8Ｎ（即ち、ｙ＝０．２である）を用いる。
【００５２】
アンドープＡｌＧａＮ層１０４上には、例えば膜厚が１５０ｎｍのｐ型ＮｉＯ層３０５と、例えば膜厚が５０ｎｍのｎ型ＺｎＯ層３０６とが順次形成されている。
【００５３】
ｐ型ＮｉＯ層３０５のキャリア濃度は、ｐ型ＮｉＯ層３０５の下に位置するチャネル領域を空乏化できる濃度であればよく、１×１０16ｃｍ-3以上であることが好ましい。
【００５４】
ｎ型ＺｎＯ層３０６に接するように、例えばＴｉ／Ａｌからなるゲート電極１０７が形成されている。ｐ型ＮｉＯ層３０５の両側方には、アンドープＡｌＧａＮ層１０４に接するように、例えばＴｉ／Ａｌからなるソース電極１０８及びドレイン電極１０９が形成されている。
【００５５】
アンドープＡｌＧａＮ層１０４上には、ゲート電極１０７、ソース電極１０８及びドレイン電極１０９の上面を露出する一方、ｐ型ＮｉＯ層３０５及びｎ型ＺｎＯ層３０６を覆うように、例えば膜厚が２００ｎｍのＳｉＮからなる絶縁体層１１０が形成されている。
【００５６】
ゲート電極１０７、ソース電極１０８及びドレイン電極１０９を含む領域よりも外側の領域には、例えばＡｒ等の非導電型不純物が、アンドープＡｌＧａＮ層１０４を突き抜けてアンドープＧａＮ層１０３の上部に到達するようにイオン注入され、高抵抗化されたイオン注入領域１１１が形成されている。
【００５７】
このように、基板１０１上には、ＡｌＮバッファ層１０２と、アンドープＧａＮ層１０３と、アンドープＡｌＧａＮ層１０４とが順次積層された第１の窒化物半導体層１０４Ｓが形成されている。
【００５８】
第１の窒化物半導体層１０４Ｓは、ｐ型ＮｉＯ層３０５の下に位置し、且つキャリアとして電子が使われるｎ型のチャネル領域（２次元電子ガス層）を含む。第１の窒化物半導体層１０４Ｓ上には、ｎ型のチャネル領域と逆の導電型のｐ型ＮｉＯ層３０５が形成されている。ｐ型ＮｉＯ層３０５の上には、ｎ型のチャネル領域と同じ導電型のｎ型ＺｎＯ層３０６が形成されている。
【００５９】
ｎ型のチャネル領域を含む第１の窒化物半導体層１０４Ｓと、ｐ型ＮｉＯ層３０５と、ｎ型ＺｎＯ層３０６とが順次形成され、本実施形態に係る半導体装置は、ゲート領域に、複数（２コ）のｐｎ接合を含む。
【００６０】
本実施形態によると、ｐ型ＮｉＯ層３０５の接続により発生するビルトインポテンシャルにより、ゲート電極１０７に向かう電子電流を低減することができる。加えて、ｎ型ＺｎＯ層３０６の接続により発生するビルトインポテンシャルにより、ゲート電極１０７からアンドープＧａＮ層１０３に向かう正孔電流を低減することができ、ゲート電流を低減することが可能となる。
【００６１】
加えて、ｐ型ＮｉＯ層３０５が、チャネル領域と逆の導電型であるため、トランジスタのノーマリオフ動作が可能となる。さらに、アンドープＧａＮ層１０３とアンドープＡｌＧａＮ層１０４との界面に、高濃度の２次元電子ガスを発生させることが可能となり、トランジスタの大電流駆動化が可能となる。
【００６２】
従って、ゲート電流を低減しつつ、低オン抵抗・大電流駆動・ノーマリオフ動作が可能となる。
【００６３】
なお、本実施形態において、ｐ型ＮｉＯ層の代わりに、例えばｐ型銅アルミニウム酸化物（ＣｕＡｌ2Ｏ2）層、ｐ型ストロンチウム銅酸化物（ＳｒＣｕ2Ｏ2）層、ｐ型ランタン銅酸化物層、ｐ型ランタン銅セレン酸化物（ＬａＣｕＯＳｅ）層又はｐ型ランタン銅硫化物（ＬａＣｕＳ）層等のｐ型半導体層を用いてもよく、ｎ型ＺｎＯ層の代わりに、例えばｎ型ＺｎＣｄＭｇＯ層等のｎ型半導体層を用いてもよい。
【００６４】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置について、図４を参照しながら説明する。図４は、本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。図４において、第１の実施形態における構成要素と同一の構成要素には、図１に示す符号と同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明を適宜省略する。
【００６５】
本実施形態と第１の実施形態との相違点は、以下に示す点である。
【００６６】
第１の実施形態では、図１に示すように、アンドープＡｌＧａＮ層１０４上には、例えば膜厚が１５０ｎｍのｐ型ＧａＮ層１０５と、例えば膜厚が３０ｎｍのｎ型ＡｌＧａＮ層１０６とが順次形成されている。ｎ型ＡｌＧａＮ層１０６に接するように、例えばＴｉ／Ａｌからなるゲート電極１０７が形成されている。
【００６７】
これに対し、本実施形態では、図４に示すように、アンドープＡｌＧａＮ層１０４上には、例えば膜厚が１５０ｎｍのｐ型ＧａＮ層４０５ａと、例えば膜厚が５０ｎｍのｎ型ＡｌＧａＮ層４０６ａと、例えば膜厚が５０ｎｍのｐ型ＧａＮ層４０５ｂと、例えば膜厚が３０ｎｍのｎ型ＡｌＧａＮ層４０６ｂとが順次形成されている。ｎ型ＡｌＧａＮ層４０６ｂに接するように、例えばＴｉ／Ａｌからなるゲート電極１０７が形成されている。
【００６８】
このように、第１の実施形態では、ｐ型ＧａＮ層とｎ型ＡｌＧａＮ層とが交互に形成されているのに対し、本実施形態では、ｐ型ＧａＮ層とｎ型ＡｌＧａＮ層とが交互に２回繰り返して形成されている。
【００６９】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。
【００７０】
さらに、ゲート電極１０７に向かう電子電流に対するエネルギー障壁の数を増やすことができる。加えて、ゲート電極１０７からアンドープＧａＮ層１０３に向かう正孔電流に対するエネルギー障壁の数を増やすことができるため、ゲート電流をさらに低減することが可能となる。即ち、ｐ型ＧａＮ層４０５ａとｎ型ＡｌＧａＮ層４０６ａとの間、ｎ型ＡｌＧａＮ層４０６ａとｐ型ＧａＮ層４０５ｂとの間、及びｐ型ＧａＮ層４０５ｂとｎ型ＡｌＧａＮ層４０６ｂとの間に、ビルトインポテンシャルが形成されるため、ゲート電流をさらに低減することが可能となる。
【００７１】
なお、本実施形態では、ｐ型ＧａＮ層とｎ型ＡｌＧａＮ層との組を、２回繰り返して形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｐ型ＧａＮ層とｎ型ＡｌＧａＮ層との組を、３回以上繰り返して形成してもよい。繰り返し回数を増やすに連れて、電子電流及び正孔電流の各々に対するエネルギー障壁の数を増やすことができるため、ゲート電流をさらに一層低減することが可能となる。
【００７２】
また、本実施形態において、ｐ型ＧａＮ層の代わりに、例えばｐ型ＮｉＯ層、ｐ型銅アルミニウム酸化物（ＣｕＡｌ2Ｏ2）層、ｐ型ストロンチウム銅酸化物（ＳｒＣｕ2Ｏ2）層、ｐ型ランタン銅酸化物層、ｐ型ランタン銅セレン酸化物（ＬａＣｕＯＳｅ）層又はｐ型ランタン銅硫化物（ＬａＣｕＳ）層等のｐ型半導体層を用いてもよく、ｎ型ＡｌＧａＮ層の代わりに、例えばｎ型ＺｎＯ層又はｎ型ＺｎＣｄＭｇＯ層等のｎ型半導体層を用いてもよい。
【００７３】
また、第１の実施形態及びその変形例、第２の実施形態、並びに第３の実施形態において、サファイア基板１０１の代わりに、例えば、Ｓｉ基板、ＳｉＣ基板又はＧａＮ基板等を用いてもよい。
【産業上の利用可能性】
【００７４】
本発明は、窒化物半導体を用いたノーマリオフ型のトランジスタを備えた半導体装置において、ゲート電流を低減することが可能となるので、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能なトランジスタを備えた半導体装置に有用である。
【符号の説明】
【００７５】
１０１    基板
１０２    ＡｌＮバッファ層
１０３    アンドープＧａＮ層
１０４    アンドープＡｌＧａＮ層
１０４Ｓ    第１の窒化物半導体層
１０５，２０５，４０５ａ，４０５ｂ    ｐ型ＧａＮ層
３０５    ｐ型ＮｉＯ層
１０６，３０６，４０６ａ，４０６ｂ    ｎ型ＡｌＧａＮ層
３０６    ｎ型ＺｎＯ層
１０７    ゲート電極
１０８    ソース電極
１０９    ドレイン電極
１１０    絶縁体層
１１０    イオン注入領域
１１２    凹部
【図１】
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【図２】
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【図３】
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【図４】
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