(57)【要約】【課題】微細加工技術の進展に対応可能であって、設計自由度が高く、かつ効率よく容量素子を形成することが可能な半導体装置を提供すること。【解決手段】本発明に係る半導体装置１は、半導体基板２の上方に形成された配線層Ｍ１と、平面視上の形状が粒状に配設され、上方側において配線層Ｍ１と接続されるように当該配線層Ｍ１から下層方向に延在し、かつ第１電極からなるコンタクトプラグ１０（Ａ）と第２電極からなるコンタクトプラグ１０（Ｂ）とを備え、隣接する第１電極からなるコンタクトプラグ１０（Ａ）と、第２電極からなるコンタクトプラグ１０（Ｂ）間において、容量を形成するようにした容量素子領域Ｒｂを具備する。また、容量電極の取り出し口となる配線層を、異なる配線層により構成する。【選択図】図２
2011029249.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に形成された複数の配線層と、
平面視上の形状が粒状に配設され、上方側において前記配線層と接続されるように当該配線層から下層方向に延在し、かつ第１電極からなる第１電極型コンタクトプラグと、
平面視上の形状が粒状に配設され、上方側において前記配線層と接続されるように当該配線層から下層方向に延在し、かつ前記第１電極とは異なる第２電極からなる第２電極型コンタクトプラグと、
を備え、
隣接する前記第１電極型コンタクトプラグと、前記第２電極型コンタクトプラグ間において、容量を形成するようにした容量素子領域を具備し、
前記第１電極型コンタクトプラグ、及び前記第２電極型コンタクトプラグの容量電極の取り出し口となる前記配線層を、異なる層により構成する半導体装置。
【請求項２】
前記容量素子領域において配設された前記コンタクトプラグは、半導体基板に形成された活性領域、素子分離領域のいずれかに接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量素子領域において配設された前記第１電極型コンタクトプラグと、前記第２電極型コンタクトプラグは、
前記第１の方向に交互に配列され、かつ、前記第１の方向とは異なる第２の方向においても交互に配列されるように配置されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記容量素子領域とは別の領域に、ＤＲＡＭ領域を備え、前記容量素子領域に配設されたコンタクトプラグの上方側は、前記ＤＲＡＭ領域に設けられた記憶素子の上層側メタル層、若しくは当該上層側メタル層より１つ上に配設された配線層に接続されていることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記容量素子領域をディレイ回路のディレイ容量として利用する請求項１〜４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。より詳細には、容量素子を備える半導体装置に関する。
【背景技術】
【０００２】
ノイズを防ぐためのデカップリング容量素子は、近年の半導体デバイスの高速化に伴って、より多く挿入することが必要となってきている。その一方で、半導体デバイス自体のサイズは、小型化する方向に進んでいる。このため、容量素子を挿入する領域を確保することが、より困難となってきている。
【０００３】
特許文献１には、面積の増大を抑制しつつ、高い容量値を有する容量素子を備えた半導体装置を得る方法として、配線層間を結ぶプラグビアの製造工程と同時に、並行平板状の容量素子を形成する方法が提案されている。図１１に、特許文献１に記載の半導体装置の模式的平面図を、図１２（ａ）に、図１１のＸＩＩＡ−ＸＩＩＡ切断部断面図を、図１２（ｂ）に、図１１のＸＩＩＢ−ＸＩＩＢ切断部断面図を示す。
【０００４】
図１２（ａ），図１２（ｂ）に示すように、半導体基板１５１の上方に、下側層間絶縁膜１０５と、上側層間絶縁膜１０６とが設けられている。そして、この半導体装置には、ロジックトランジスタが設けられるロジック領域Ｒａと、容量素子が設けられる容量素子領域Ｒｂとが設けられている。
【０００５】
ロジック領域Ｒａには、半導体基板１５１の表面部に形成され活性領域を区画するトレンチ分離１５２と、活性領域に形成されたＭＩＳトランジスタが形成されている。ＭＩＳトランジスタは、ゲート絶縁膜１５３、ゲート電極１５４、サイドウォール１５５、ソース・ドレイン領域１５６ａ，１５６ｂを有している。下側層間絶縁膜１０５を貫通して、ＭＩＳトランジスタのソース・ドレイン領域１５６ａ，１５６ｂに接続されるプラグビア１５７が設けられている。そして、プラグビア１５７上に、第１配線層１５８、プラブビア１５９及び第２配線層１６０が設けられている。
【０００６】
容量素子領域Ｒｂには、第１配線１０１と、第２配線１０２とが設けられている。下側層間絶縁膜１０５の上端部には、ロジック領域Ｒａの第１配線層１５８と共通の工程で形成された第１下側配線部１０１ａと第２下側配線部１０２ａとが埋め込まれ、上側層間絶縁膜１０６の上端部には、ロジック領域Ｒａの第２配線層１６０と共通の工程で形成された第１上側配線部１０１ｂと第２上側配線部１０２ｂとが埋め込まれている。そして、第１下側配線部１０１ａと第１上側配線部１０１ｂとは、ロジック領域Ｒａのプラブビア１５９と共通の工程で形成された壁状の第１縦方向配線部１０１ｃを介して互いに接続され、第２下側配線部１０２ａと第２上側配線部１０２ｂとはロジック領域Ｒａのプラブビア１５９と共通の工程で形成された壁状の第２縦方向配線部１０２ｃを介して互いに接続されている。
【０００７】
第１下側配線部１０１ａ，第１上側配線部１０１ｂ及び第１縦方向配線部１０１ｃにより第１配線１０１が構成され、第２下側配線部１０２ａ，第２上側配線部１０２ｂ及び第２縦方向配線部１０２ｃにより第２配線１０２が構成されている。そして、図１１に示すように、第１上側配線部１０１ｂと第２上側配線部１０２ｂとは、横方向に相対向する櫛状の平面形状をそれぞれ有している。すなわち、第１上側配線部１０１ｂと第２上側配線部１０２ｂとの各々複数の櫛歯部分が交互に配置されており、各櫛歯部分を連結する連結部分が設けられている。
【０００８】
同様に、第１下側配線部１０１ａと第２下側配線部１０２ａとは、横方向に相対向する櫛状の平面形状をそれぞれ有している。すなわち、第１下側配線部１０１ａと第２下側配線部１０２ａとの各々複数の櫛歯部分が交互に配置されており、各櫛歯部分を連結する連結部分が設けられている。同様に、第１縦方向配線部１０１ｃと第２縦方向配線部１０２ｃとは、Ｎ層目の層間絶縁膜である上側層間絶縁膜１０６の一部を挟んで横方向に相対向する櫛状の平面形状をそれぞれ有している。
【０００９】
また、特許文献２には、面積の増大を抑制しつつ、高い容量値を有するキャパシタ（容量素子）を得る方法として、プラグビアを利用する方法が提案されている。図１３に、特許文献２に記載の容量素子のＣＭＯＳプロセスの相互接続層の上平面図を、図１４に、同文献に記載の容量素子の模式的側面図を示す。
【００１０】
特許文献２に記載の容量素子は、図１３に示すように、金属配線２０１が、誘電体材料２０２により分離されて互いに近接して配されている。バス２０３、２０４には、対応する極性の金属配線２０１が接続されている。図１４に示すように、各金属配線２０１は、積層方向に複数配設されている。そして、積層方向に隣接して配置された各金属配線２０１間は、金属バイア２０５によって接続されている。各金属配線２０１の間の間隙は、誘電体材料２０２により充填され、バイア間は、レベル間誘電体材料２０６が配設されている。図１４に示すように、金属バイア２０５を適用することにより、側壁容量を形成する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−１３６３００号公報
【特許文献２】特開２００２−１２４５７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記特許文献１の構成によれば、図１２（ｂ）に示すように、プラグビアを並行平板となるように配設している。これにより、効率的に容量素子を構成することができる。しかしながら、加工性の問題から、上記特許文献１のような並行平板を、微細加工技術の進展に対応して微細化していくことは非常に難しくなっている。
【００１３】
一方、昨今においては、用途やニーズや応じて設計自由度の高い容量素子が望まれている。しかしながら、特許文献２においては、容量素子の設計自由度が高いとは言えなかった。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、半導体基板の上方に形成された複数の配線層と、平面視上の形状が粒状に配設され、上方側において前記配線層と接続されるように当該配線層から下層方向に延在し、かつ第１電極からなる第１電極型コンタクトプラグと、平面視上の形状が粒状に配設され、上方側において前記配線層と接続されるように当該配線層から下層方向に延在し、かつ前記第１電極とは異なる第２電極からなる第２電極型コンタクトプラグと、を備える。隣接する前記第１電極型コンタクトプラグと、前記第２電極型コンタクトプラグ間において、容量を形成するようにした容量素子領域を具備し、前記第１電極型コンタクトプラグ、及び前記第２電極型コンタクトプラグの容量電極の取り出し口となる前記配線層を、異なる層により構成する。
【００１５】
上記特許文献１においては、前述したように、微細加工技術の進展に応じて並行平板の距離を狭小化していくことは、加工性の問題から難しかった。本発明によれば、コンタクトプラグを平面視上、粒状に配設されるように配置しているので、プロセスの微細化に対応可能である。しかも、プロセスの微細化に伴って、大きな容量が得られる。
【００１６】
上記特許文献２においては、最上層の金属配線２０１において、極性の異なる金属配線２０１が入れ子形状を形成している。従って、最上層の金属配線２０１の設計自由度が高いとは言えなかった。本発明によれば、異なる極性の容量電極の取り出しを異なるレイヤの配線層で実現するので、配線層の形状やレイアウト等の設計自由度を高めることができる。
【発明の効果】
【００１７】
本発明によれば、微細加工技術の進展に対応可能であって、設計自由度が高く、かつ効率よく容量素子を形成することが可能な半導体装置を提供することができるという優れた効果を有する。
【図面の簡単な説明】
【００１８】
【図１】実施形態１に係る半導体装置の模式的平面図。
【図２】図１のＩＩ−ＩＩ切断部断面図。
【図３】（ａ）変形例１に係る第１配線層の模式的平面図。（ｂ）変形例１に係る第２配線層の模式的平面図。
【図４】（ａ）変形例２に係る第１配線層の模式的平面図。（ｂ）変形例２に係る第２配線層の模式的平面図。
【図５】実施形態２に係る半導体装置の模式的断面図。
【図６】実施形態３に係る半導体装置の模式的断面図。
【図７】（ａ）実施形態４に係る半導体装置の第１配線層の模式的平面図。（ｂ）実施形態４に係る半導体装置の第２配線層の模式的平面図。
【図８】図７ＡのＶＩＩＩ−ＶＩＩＩ切断部断面図。
【図９】実施形態５に係る半導体装置のディレイ回路の回路図。
【図１０】実施形態５に係る半導体装置のディレイ容量の模式的平面図。
【図１１】特許文献１に記載の半導体装置の模式的平面図。
【図１２】（ａ）図１１のＸＩＩＡ−ＸＩＩＡ切断部断面図。（ｂ）図１１のＸＩＩＢ−ＸＩＩＢ切断部断面図。
【図１３】特許文献２に記載の容量素子の上面図。
【図１４】特許文献２に記載の容量素子の模式的側面図。
【発明を実施するための形態】
【００１９】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、本発明の特徴部以外の構成部材は、適宜、図示及びその説明を省略する。また、以降の実施形態、及び変形例において、同一の要素部材には同一の符号を付し、重複する説明を適宜省略する。
【００２０】
［実施形態１］
図１に、本実施形態１に係る半導体装置の第１配線層の模式的平面図を示す。また、図２に図１のＩＩ−ＩＩ切断部断面図を示す。図１においては、コンタクトプラグの位置を説明する便宜上、点線でコンタクトプラグの位置を図示する。
【００２１】
半導体装置１は、半導体基板２、活性領域６、ゲート絶縁膜４、ゲート電極層７、サイドウォール（不図示）、配線層として機能する第１配線層Ｍ１、第２配線層Ｍ２、後述するコンタクトプラグ、第１層間絶縁膜５１、第２層間絶縁膜５２、第３層間絶縁膜５３、第４層間絶縁膜５４などを備えている。
【００２２】
なお、本明細書において「配線層」とは、半導体基板の上方に配置されたコンタクトプラグと上方側において接続される配線を形成する最下層の導電層、及びこの導電層より上層に配置される配線を形成する導電層を総称するものとする。従って、図２に示すゲート電極層７は、本明細書の「配線層」に該当せず、第１配線層Ｍ１及び第２配線層Ｍ２は、「配線層」に該当する。第１配線層Ｍ１は、通常、金属材料により構成される。また、本明細書において「コンタクトプラグ」とは、前述の「配線層」から下層方向に延在し、平面視上の形状が粒状に配設され、かつ「配線層」間を接続したもの以外を云うものとする。
【００２３】
一方、上記特許文献１のように異なる「配線層」間に配設された接続プラグは、説明の便宜上、「プラグビア」と称する。但し、「配線層」間を接続したものであっても、コンタクトプラグの上層に一体的に重畳するように積層され、かつ容量として機能し得る場合には、例外的に「コンタクトプラグ」と云うものとする。従って、「配線層」の最下層に位置する第１配線層、その上層に絶縁層を介して配設される第２配線層間を結ぶ接続プラグであっても、第１配線層より下層に延在する接続プラグと重畳的に配置されるものであれば、コンタクトプラグという。
【００２４】
本実施形態１に係るコンタクトプラグとしては、第１電極からなる第１電極型コンタクトプラグ１０（Ａ）（以下、「第１電極プラグ１０（Ａ）」とも称する）、第２電極からなる第２電極型コンタクトプラグ１０（Ｂ）（以下、「第２電極プラグ１０（Ｂ）」とも称する）、第２電極からなる第２電極型コンタクトプラグ２０（Ｂ）（以下、「第２電極プラグ２０（Ｂ）」とも称する）を有する。第２電極プラグ１０（Ｂ）と第２電極プラグ２０（Ｂ）とは、第１配線層Ｍ１を介して、平面視上、重畳する位置に配置され、電気的に接続されている。コンタクトプラグのうち、隣接する第１電極プラグ１０（Ａ）と第２電極プラグ１０（Ｂ）により、容量が形成されている。第１電極型コンタクトプラグと第２電極型コンタクトプラグの容量電極の取り出し口は、異なる配線層により形成する。実施形態１においては、第１電極型コンタクトプラグを第１配線層Ｍ１から、第２電極型コンタクトプラグを第２配線層Ｍ２から容量電極を取り出す。
【００２５】
半導体装置１は、ＭＩＳトランジスタが形成されているロジック領域Ｒａと、容量素子３２が設けられている容量素子領域Ｒｂを有する。半導体基板２は、図２に示すように、Ｐ型ウェル５領域を有し、Ｐ型ウェル５内にはＮ＋活性領域からなる活性領域６が配設されている。
【００２６】
第１配線層Ｍ１は、第１ノードＭ１（Ａ）と第２ノードＭ１（Ｂ）を有する。第１ノードＭ１（Ａ）は、図１中のＹ方向に延在する櫛歯部分と、これらを連結する連結部分を備えている。第２ノードＭ１（Ｂ）は、第２電極プラグ１０（Ｂ）上に、平面視上、この第２電極プラグ１０（Ｂ）より一回りサイズの大きいもの、若しくは実質的に同一サイズのものが積層されている。第２配線層Ｍ２は、第２ノードＭ２（Ｂ）を有する。第２ノードＭ２（Ｂ）は、図中のＹ方向に延在する櫛歯部分と、これらを連結する連結部分を備えている。第１ノードＭ１（Ａ）と、第２ノードＭ２（Ｂ）は、形成されている層は異なるが、平面視上、各々複数の櫛歯部分が互いに対向するように交互に配置されている。
【００２７】
ロジック領域Ｒａにおいては、Ｙ方向に延在するゲート電極層７の両端に相当する位置に第１ノードＭ１（Ａ）の櫛歯部分がそれぞれ配設されている。第１ノードＭ１（Ａ）は、例えば電源電位ＶＤＤ、第２ノードＭ２（Ｂ）はＧＮＤに接続されている。なお、第１ノードＭ１（Ａ）、第２ノードＭ２（Ｂ）は、ともに０Ｖ以上の電位であればよく、特に限定されない。
【００２８】
第１電極プラグ１０（Ａ）と、第２電極プラグ１０（Ｂ）は、第１配線層Ｍ１と半導体基板２に形成された活性領域６間に配設されている。換言すると、第１電極プラグ１０（Ａ）と、第２電極プラグ１０（Ｂ）は、第１層間絶縁膜５１内に配設されている。第１電極プラグ１０（Ａ）は、第１ノードＭ１（Ａ）に接続され、第２電極プラグ１０（Ｂ）は、第２ノードＭ１（Ｂ）に接続されている。
【００２９】
第２電極プラグ２０（Ｂ）は、第１配線層Ｍ１と第２配線層Ｍ２間に配設されている。換言すると、第２電極プラグ２０（Ｂ）は、第３層間絶縁膜５３内に配設されており、第２ノードＭ１（Ｂ）と第２ノードＭ２（Ｂ）間に配設されている。
【００３０】
第１電極プラグ１０（Ａ）と、第２電極プラグ１０（Ｂ）及び第２電極プラグ２０（Ｂ）は、図１に示すように、平面視上、粒状に配置されたコンタクトプラグからなる。第１電極プラグ１０（Ａ）と、第２電極プラグ１０（Ｂ）及び第２電極プラグ２０（Ｂ）は、図１中のＸ方向（第１の方向）において交互に配置されている。そして、隣接する第１電極プラグ１０（Ａ）と第２電極プラグ１０（Ｂ）の間で容量を形成する。なお、第１電極プラグ１０（Ａ）、第２電極プラグ１０（Ｂ）及び第２電極プラグ２０（Ｂ）の配置は、図１のレイアウトに限定されるものではなく、第１電極プラグ１０（Ａ）と第２電極プラグ１０（Ｂ）間に容量が形成される構成であればよい。
【００３１】
第１電極プラグ１０（Ａ）と第２電極プラグ１０（Ｂ）は、ロジック領域Ｒａ及び容量素子領域Ｒｂともに、同一サイズのコンタクトプラグとし、本実施形態１においては、形成可能な最小サイズのコンタクトプラグを配設した。
【００３２】
なお、第１電極プラグ１０（Ａ）と、第２電極プラグ１０（Ｂ）のサイズは、容量値を大きくする観点から、サイズを小さくする方が有利であるが、上記サイズに限定されるものではなく、目的、用途に応じて適宜サイズを選定することができる。また、半導体装置１内において、コンタクトプラグのサイズを任意に変更可能である。また、半導体装置１内に配設されるコンタクトプラグは、第１電極プラグ１０（Ａ）と第２電極プラグ１０（Ｂ）の電位に限定されるものではなく、他の電位のコンタクトプラグを配設してもよいことは言うまでもない。
【００３３】
また、第１電極プラグ１０（Ａ）、第２電極プラグ１０（Ｂ）は、第１配線層Ｍ１と活性領域６間に配設する例について述べたが、これに限定されるものではなく、後述する実施形態３のように、素子分離領域や絶縁層と配線層間との間に設けられるものであってもよい。
【００３４】
微細化の影響で配線間の寄生容量は増加の一途をたどっており、最先端プロセスのコンタクトプラグ間に生じる寄生容量も無視できない存在になってきた。近年のプロセスにおいては、配線間の寄生容量低減のために、通常、第１配線層Ｍ１が配設されている絶縁層、及び第１配線層Ｍ１より上層の配線層の絶縁層として、誘電率の低いＬｏｗ−Ｋ材料が用いられる。それに対し、第１配線層Ｍ１より下位層では、強度、放熱の問題から、Ｌｏｗ−Ｋ材よりも誘電率の高い材料を用いるのが一般的である。
【００３５】
特許文献１のように、第１配線層１５８と第２配線層１６０の間に配設されるプラグビアと同一工程で並行平板状に容量素子を構成する場合、通常は、絶縁層としてＬｏｗ−Ｋ材が用いられる。Ｌｏｗ−Ｋ材を用いると、容量絶縁膜として機能するため大きな容量値が得にくい。第２配線層以上の層においても同様である。
【００３６】
一方、本実施形態１においては、配線層より下層側に配設される活性領域６と第１配線層Ｍ１を接続するコンタクトプラグ間で容量素子を形成している。従って、通常の多層配線構造の半導体装置においては、Ｌｏｗ−Ｋ材ではなく誘電率の高い材料が適用される。従って、Ｌｏｗ−Ｋ材を適用する場合に比して大きな容量値を得やすい。また、平面視上の面積において、小さい面積で、かつ追加工程なしで効率の良い容量を配設することができる。しかも、微細化が進めば進むほど、コンタクトプラグコンタクトプラグの間隔は狭くできるので、より大きな容量を得ることができる。
【００３７】
本実施形態１によれば、上記特許文献１に係る図１２（ｂ）に示したような長手プラグビアを使わない。微細化が進んだ現在のプロセスでは、長手コンタクトプラグやプラグビアを形成することが難しく、まして一番容量を稼げる最小ピッチで構成することは難しい。それに対し、本実施形態１によれば、平面視上の形状が粒状パターンのコンタクトプラグで容量素子を構成しているので、プロセス的に無理なことは何もなく、一番容量が稼げる最小ピッチで構成することが可能である。従って、デカップリング容量素子を形成すると、より大きなノイズ低減効果が期待できる。また、必要な容量が決まっている場合には、より小さな面積で同じノイズ低減効果が得られる。
【００３８】
また、本実施形態１によれば、新たなプロセス工程追加を一切必要としないという優れた効果がある。
【００３９】
上記特許文献２においては、上述したように、最上層の金属配線２０１において、極性の異なる金属配線２０１を入れ子形状に形成していた。従って、最上層の金属配線２０１の設計自由度が高いとは言えなかった。本実施形態１によれば、異なる極性の容量電極の取り出しを異なるレイヤの配線層で実現するので、配線層の形状やレイアウト等の設計自由度を高めることができる。より具体的には、第１電極（Ａ）の容量電極の取り出し口を第１配線層Ｍ１，第２電極（Ｂ）の容量電極の取り出し口を第２配線層Ｍ２としている。このため、これらの層の配線自由度を高めることができる。
【００４０】
なお、容量電極の取り出し口として、第１配線層Ｍ１と第２配線層Ｍ２の例を挙げたが、一例であって、他の配線層を適用してもよいことは言うまでもない。また、容量を形成するコンタクトプラグを第１電極プラグ１０（Ａ）と第２電極プラグ１０（Ｂ）とする例について述べたが、第１電極プラグ１０（Ａ）と重畳する上層に、第１配線層Ｍ１を介して、第２配線層Ｍ２まで延在される第１電極プラグをさらに配設し、第１層間絶縁膜５１〜第３層間絶縁膜５３に配設されるコンタクトプラグにより容量を形成することも可能である。その場合には、例えば、どちらか一方の極性のコンタクトプラグの容量電極の取り出し口を、第３配線層（不図示）となるように構成すればよい。
【００４１】
また、第２電極プラグ１０（Ｂ）と第２電極プラグ２０（Ｂ）を第１配線層Ｍ１を介して接続する構成を述べたが、第１配線層Ｍ１を配設せずに、第２電極プラグ１０（Ｂ）と第２電極プラグ２０（Ｂ）を直接、接続させるようにしてもよい。この場合には、第３層間絶縁膜５３の表面から、第２電極プラグ１０（Ｂ）の表面まで延在される第２電極プラグ２０（Ｂ）を形成すればよい。また、第３層間絶縁膜５３の表面から、活性層６の表面まで一体的に貫通孔を形成し、コンタクトプラグを形成することも可能である。
【００４２】
（変形例１）
次に、上記実施形態１の変形例の一例について説明する。変形例１に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態１と同様である。すなわち、上記実施形態１に係る容量素子領域Ｒｂにおいては、第１配線層Ｍ１と第２配線層Ｍ２が、平面視上、櫛歯部分を連結する連結部分が、互いに櫛歯部分を介して反対側に配置されるように構成されていたのに対し、変形例１においては、連結部分が、平面視上重なる位置に配設されている点において相違する。
【００４３】
図３（ａ）に、変形例１に係る容量素子領域Ｒｂの第１配線層Ｍ１０１の模式的平面図を、図３（ｂ）に、変形例１に係る容量素子領域Ｒｂの第２配線層Ｍ１０２の模式的平面図を示す。第１配線層Ｍ１０1の構成は、上記実施形態１と同様である。図３（a），図３（ｂ）に示すように、第１配線層Ｍ１０１の櫛歯部分の連結部分と、第２配線層Ｍ１０２の櫛歯部分の連結部分とが平面視上、概ね同じ位置に配置されている。上記実施形態１と同様に、異なる極性の容量電極の取り出しを異なるレイヤの配線層で実現する。具体的には、第１電極（Ａ）の取り出し口を第１配線層Ｍ１０１，第２電極（Ｂ）の取り出し口を第２配線層Ｍ１０２としている。
【００４４】
変形例１によれば、異なる極性の容量電極の取り出しを異なるレイヤの配線層で実現しているので、配線層の形状やレイアウト等の設計自由度を高めることができる。しかも、第１配線層Ｍ１０１と第２配線層Ｍ１０２の連結部分を概ね重なる位置に配置しているので、実施形態１に比して平面視した場合の容量素子の占有面積を削減することができる。また、第１配線層Ｍ１と第２配線層Ｍ２の離間距離を小さくすれば、これらの連結部分間においても容量を形成することもできる。すなわち、第１ノードＭ１０１（Ａ）と第２ノードＭ１０２（Ｂ）の上下にオーバーラップする連結部分で容量を形成するようにしてもよい。
【００４５】
（変形例２）
変形例２に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態１と同様である。すなわち、上記実施形態１においては、第１配線層Ｍ１と第２配線層Ｍ２が、櫛歯形状であったのに対し、変形例２においては、第２配線層Ｍ２が板状である点において相違する。
【００４６】
図４（a）に、変形例２に係る容量素子領域Ｒｂの第１配線層Ｍ２０１の模式的平面図を、図４（ｂ）に、変形例２に係る容量素子領域Ｒｂの第２配線層Ｍ２０２の模式的平面図を示す。第１配線層Ｍ２０１は、上記実施形態１と同様である。図４（a），図４（ｂ）に示すように、第２配線層Ｍ２０２の板状部分は、第１配線層Ｍ２０１の配線層と平面視上、重畳配置されている。上記実施形態１と同様に、異なる極性の容量電極の取り出しを異なるレイヤの配線層で実現する。具体的には、第１電極（Ａ）の取り出し口を第１配線層Ｍ２０１，第２電極（Ｂ）の取り出し口を第２配線層Ｍ２０２としている。
【００４７】
変形例２によれば、異なる極性の容量電極の取り出しを異なるレイヤの配線層で実現しているので、配線層の形状やレイアウト等の設計自由度を高めることができる。しかも、第２配線層Ｍ２０２の形成領域を、第１配線層Ｍ２０１の形成領域より外側に出ないように形成しているので、実施形態１よりも、平面視した場合の容量素子の占有面積を削減することができる。また、第１配線層Ｍ１と第２配線層Ｍ２の離間距離を小さくすれば、これらの層間においても容量を形成することもできる。すなわち、第１ノードＭ２０１（Ａ）と第２ノードＭ２０２（Ｂ）の上下にオーバーラップする連結部分で容量を形成するようにしてもよい。
【００４８】
［実施形態２］
次に、上記実施形態とは異なる構成の半導体装置の一例について説明する。図５に、本実施形態２に係る半導体装置１ａの模式的断面図を示す。半導体装置１ａは、ロジック領域Ｒａ，容量素子領域Ｒｂ、ＤＲＡＭ（Dynamic Random Access Memory）領域Ｒｃが形成されている。前述したように、微細化の影響で配線間の寄生容量は増加の一途をたどっており、最先端プロセスのコンタクトプラグ間容量も無視できない存在になってきた。特に、スタック型のＤＲＡＭ混載プロセスのような、コンタクトプラグの高さが大きい構造の場合、その影響がより顕著になってきた。本実施形態２に係る半導体装置は、隣接するコンタクトプラグ間につく寄生容量を、積極的に容量素子として利用するものである。
【００４９】
半導体装置１ａは、上記実施形態１の図２に示した構成部材に加え、図５に示すようにビット線−コンタクトプラグ１５、ＭＩＭ（Metal-Insulator-Metal）−コンタクトプラグ１６、第１配線−プラグビア１７、ビット線１９、記憶素子として機能するＭＩＭ容量４０、第１層間絶縁膜５１ａ、第２層間絶縁膜５２ａ、第３層間絶縁膜５３、第４層間絶縁膜５４、第５層間絶縁膜５５等を備えている。ＭＩＭ容量４０は、ＤＲＡＭ領域Ｒｃに形成されており、ＭＩＭ容量４０の下層メタル４１、容量絶縁膜４２、上層メタル４３を備える。また、上層メタル４３と同一の製造工程によって形成される上層メタル配線４５を備える。
【００５０】
第１配線層Ｍ１は、図５に示すように、第４層間絶縁膜５４上に形成されている。また、ＤＲＡＭ領域Ｒｃの第１層間絶縁膜５１ａの直上には、ビット線１９が配設されている。ビット線１９は、ビット線−コンタクトプラグ１５により活性領域６と電気的に接続されている。また、ＤＲＡＭ領域Ｒｃにおいて、第２層間絶縁膜５２ａの表面から活性領域６の表面まで貫通する接続孔が形成され、当該接続孔にＭＩＭ−コンタクトプラグ１６が配設されている。
【００５１】
第３層間絶縁膜５３には、ＭＩＭ容量４０を形成するために、第２層間絶縁膜５２ａの表面まで貫通する開口部８６が形成されている。この開口部８６は、ＭＩＭ−コンタクトプラグ１６が形成されている位置と重なるように形成されている。ＭＩＭ容量４０の下層メタル４１は、開口部８６の底部、及び側壁部を被覆するように形成されている。また、容量絶縁膜４２は、下層メタル４１の上層から開口部８６近傍の第３層間絶縁膜５３の表面まで被覆するように積層されている。さらに、上層メタル４３は、容量絶縁膜４２を被覆するように積層されている。
【００５２】
また、上層メタル配線４５は、容量素子領域Ｒｂにおいて、第２電極プラグ１０（Ｂ）ａと平面視上、重畳する位置に配設されている。換言すると、上層メタル配線４５と活性領域６の間に、第２電極プラグ１０（Ｂ）ａが形成されている。すなわち、第２電極プラグ１０（Ｂ）ａは、第３層間絶縁膜５３〜第１層間絶縁膜５１ａまで貫通するように形成されている。
【００５３】
第４層間絶縁膜５４は、ＭＩＭ容量４０及び上層メタル配線４５を被覆するように形成されている。そして、その上層に第１配線層Ｍ１が形成されている。ＤＲＡＭ領域Ｒｃにおいては、第１配線層Ｍ１とＭＩＭ容量４０の間に、第１配線−プラグビア１７が配設されている。一方、容量素子領域Ｒｂにおいては、第１配線層Ｍ１と活性領域６の間に第１電極プラグ１０（Ａ）ａが容量を形成するように配設されている。第１電極プラグ１０（Ａ）ａは、第４層間絶縁膜５４〜第１層間絶縁膜５１ａまで貫通するように形成されている。第１電極プラグ１０（Ａ）ａと、前述の第２電極プラグ１０（Ｂ）ａは、対向配置される領域において容量を形成している。なお、第１電極プラグ１０（Ａ）ａは、上記構成に変えて、上層メタル配線４５を配設した上で、その上層にコンタクトプラグを配設することにより形成してもよい。
【００５４】
本実施形態２によれば、容量素子領域Ｒｂにおいて、上記実施形態１と同様に平面視上の形状が粒状のコンタクトプラグを配設しているので、上記実施形態１と同様の効果が得られる。また、本実施形態２によれば、スタック型のＤＲＡＭ混載型の半導体装置に適用することにより、第１配線層Ｍ１までのコンタクトプラグの高さが大きい。従って、上記特許文献１のように、配線層間のプラグビアを容量素子として利用する場合に比して、より大きな容量値を得ることができる。
【００５５】
具体的には、通常のロジックプロセスの場合は、コンタクトプラグの高さ：プラグビア高さの比が１：１程度であるのに対し、スタック型セルのＤＲＡＭ混載型の場合、コンタクトプラグの高さ：プラグビア高さの比が６：１から１０：１程度になる。スタック型セルのＤＲＡＭ混載型の場合、コンタクトプラグの高さが高いので、容量を形成するコンタクトプラグ側面の面積をその高さに依存して大きく取ることが可能となる。このため、より効果的に大きな容量を得ることができる。
【００５６】
また、本実施形態２のようなＤＲＡＭ混載型の多層配線構造の半導体装置においては、通常、第５層間絶縁膜５５よりＬｏｗ−Ｋ膜を適用することが一般的である。本実施形態２によれば、通常、Ｌｏｗ−Ｋ膜より誘電率の高い第４層間絶縁膜５４以下の層において、容量素子を形成しているので、Ｌｏｗ−Ｋ膜を適用する場合よりもより大きな容量値を得ることができる。
【００５７】
さらに、本実施形態２によれば、異なる極性の容量電極の取り出しを異なるレイヤの配線層で実現するので、配線層の形状やレイアウト等の設計自由度を高めることができる。より具体的には、第１電極（Ａ）の取り出し口を第１配線層Ｍ１とし，第２電極（Ｂ）の取り出し口を上層メタル配線４５としている。このため、これらの層の配線自由度を高めることができる。
【００５８】
なお、本実施形態２に係る「配線層」の最も半導体基板２に近いものは、ビット線１９となる。従って、容量素子領域Ｒｂにおいて、ビット線１９と同一のレイヤの配線層から、当該配線層の下層に向かって延在するコンタクトプラグを容量素子として利用することも可能である。また、ビット線１９は一例であって、ビット線１９の位置にワード線を配設してもよい。
【００５９】
また、第１電極プラグ１０（Ａ）ａ及び第２電極プラグ１０（Ｂ）ａは、対応する第１配線層Ｍ１から、下層方向に延在していればよく、必ずしも半導体基板２まで接続されていなくてもよい。例えば、第４層間絶縁膜５４〜第２層間絶縁膜５２ａに埋設されたものであってもよい。
【００６０】
［実施形態３］
次に、上記実施形態１とは異なる構成の半導体装置の一例について説明する。本実施形態３に係る半導体装置は、基本的な構成は上記実施形態１と同様である。すなわち、上記実施形態１においては、第１電極プラグ１０（Ａ）、第２電極プラグ１０（Ｂ）は、配線層（第１配線層Ｍ１，第２配線層Ｍ２）と活性領域６が接続されていたのに対し、本実施形態３においては、素子分離領域３と配線層（第１配線層Ｍ１，第２配線層Ｍ２）間に第１電極プラグ及び第２電極プラグが配設されている点において相違する。
【００６１】
図６に、本実施形態３に係る半導体装置の模式的断面図を示す。同図に示すように、第１電極プラグ１０（Ａ）ｂ及び第２電極プラグ１０（Ｂ）ｂは、容量素子領域Ｒｂにおいて半導体基板２上に形成された素子分離領域３の直上から第１配線層Ｍ１まで延在するように第１層間絶縁膜５１内に配設されている。また、第２電極プラグ２０（Ｂ）ｂは、容量素子領域Ｒｂにおいて第１配線層Ｍ１直上から、第２配線層Ｍ２まで延在するように第３層間絶縁膜５３内に配設されている。第２電極プラグ１０（Ｂ）ｂと第２電極プラグ２０Ｂ（ｂ）は、図６に示すように、重畳的に配置されている。なお、第１ノードＭ１（Ａ）又は／及び第２ノードＭ１（Ｂ）の電位は、上記実施形態１と同様に０Ｖ以上の電位としてもよいし、両者、若しくはいずれかを負電位としてもよい。
【００６２】
本実施形態３によれば、上記実施形態１と同様の効果を得ることができる。本実施形態３によれば、活性領域（活性領域）経由でのリークを原理的に防止することができるので、リークが問題となるようなフィルタ容量への利用が特に好適である。
【００６３】
［実施形態４］
次に、上記実施形態１とは異なる構成の半導体装置の一例について説明する。本実施形態４に係る半導体装置は、基本的な構成は上記実施形態１と同様である。すなわち、上記実施形態１においては、第１電極プラグ１０（Ａ）、第２電極プラグ１０（Ｂ）は、Ｘ方向（第１の方向）に交互に配列し、Ｙ方向（第２の方向）には、同一電極のプラグが配列されていたのに対し、本実施形態４においては、第１電極プラグ１０（Ａ）ｃと第２電極プラグ１０（Ｂ）ｃが、Ｘ方向に交互に配列され、かつ、Ｙ方向においても交互に配設されている点において相違する。
【００６４】
図７（ａ）に、本実施形態４に係る半導体装置の容量素子領域Ｒｂにおいて第１電極プラグ１０（Ａ）ｃ及び第２電極プラグ１０（Ｂ）ｃの模式的平面図を、図７（ｂ）に、第２配線層Ｍ２の模式的平面図を示す。図７（ｂ）においては、説明の便宜上、第１電極型Ｍ２−コンタクトプラグ２０（Ａ）（以下、「第１電極プラグ２０（Ａ）」とも称する）の位置を説明する便宜上、これを点線で図示する。また、図８に、図７（ａ）（ｂ）のＶＩＩＩ−ＶＩＩＩ切断部端面図を示す。なお、上記実施形態１においては、第１電極プラグ１０（Ａ）と第２電極プラグ１０（Ｂ）を同一のハッチングで図示していたが、図７及び図８においては、説明の便宜上、第１電極プラグ１０（Ａ）ｃと第２電極プラグ１０（Ｂ）ｃを別のハッチングで図示する。
【００６５】
容量素子領域Ｒｂにおいて、第１電極プラグ１０（Ａ）及び第２電極プラグ１０（Ｂ）は、図７（ａ）に示すように、平面視上の形状が、チェッカー模様となるように配置されている。言い換えると、Ｘ方向（第１の方向）とＹ方向（第２の方向）それぞれに対して交互に第１電極プラグ１０（Ａ）及び第２電極プラグ１０（Ｂ）が配設されている。なお、第１の方向と第２の方向は、必ずしも直交している必要はない。
【００６６】
容量素子領域Ｒｂにおいて、第１配線層Ｍ１ｃは、第１電極プラグ１０（Ａ）ｃ及び第２電極プラグ１０（Ｂ）ｃと実質的に略同一形状のものが、第１電極プラグ１０（Ａ）ｃと、第２電極プラグ１０（Ｂ）ｃと重畳するように配置されている。換言すると、容量素子領域Ｒｂの第１配線層Ｍ１ｃは、第１電極プラグ１０（Ａ）ｃ及び第２電極プラグ１０（Ｂ）ｃと同様に粒状に配置されている。
【００６７】
第２配線層Ｍ２においては、図７（ｂ）に示すように、Ｙ方向に延在する櫛状部分と、図７（ｂ）中の上部側においてＸ方向に延在し、前述の櫛状部分を連結する連結部分が設けられている。第２配線層Ｍ２は、例えば、電源電位ＶＤＤに接続されている。
【００６８】
粒状に形成された第１配線層Ｍ１ｃと第２配線層Ｍ２ｃとは、第１電極プラグ２０（Ａ）によって接続されている。第１電極プラグ２０（Ａ）は、第１配線層Ｍ１ｃを介して第１電極プラグ１０（Ａ）ｃに接続するように配置されている。換言すると、第１電極プラグ１０（Ａ）ｃが配設された箇所の上層に、第１配線層Ｍ１ｃを介して第１電極プラグ２０（Ａ）が配設されている。一方、第２電極プラグ１０（Ｂ）ｃが配設された箇所の上層に第１配線層Ｍ１ｃが積層されているが、その上層には、コンタクトプラグが配設されていない。
【００６９】
第１電極プラグ１０（Ａ）ｃ、第１配線層Ｍ１ｃ、第１電極プラグ２０（Ａ）は、別々の工程において形成されたものであるが、容量素子を形成するための第１電極からなるコンタクトプラグ２５として機能する。また、第２電極プラグ１０（Ｂ）ｃと第１配線層Ｍ１ｃは、第２電極からなるコンタクトプラグとして機能する。
【００７０】
第１電極プラグ１０（Ａ）ｃ及び第２電極プラグ１０（Ｂ）ｃは、活性領域６に接続されている。第１電極プラグ１０（Ａ）ｃは、Ｎ＋活性領域として機能する活性領域６Ｎに接続され、第２電極プラグ１０（Ｂ）ｃは、Ｐ＋活性領域として機能する活性領域６Ｐに接続されている。Ｐウェル５は、ＧＮＤとして機能する。すなわち、ＧＮＤノードは、Ｐウェル５からＰ＋活性領域として機能する活性領域６Ｐを通して第２電極プラグ１０（Ｂ）ｃに電位供給される。一方、ＶＤＤノードは、第２配線層Ｍ２から第１電極プラグ１０（Ａ）ｃに電位供給される。ＶＤＤノードは、Ｎ＋活性領域として機能する活性領域６Ｎに接続されているので、ＧＮＤノードより高い電圧とすれば、Ｐウェル５側にリークすることなく絶縁することができる。従って、フィルタ容量のノードとしても利用することが可能である。
【００７１】
本実施形態４によれば、上記実施形態１と同様の効果を得ることができる。なお、Ｐウェル５をＮウェルに変更し、Ｎ＋活性領域とＰ＋活性領域を入れ替えてもよい。この場合、第２配線層Ｍ２をマイナスノード、Ｎウェルをプラスノードとした容量として機能させることができる。また、Ｎ＋活性領域６Ｎを素子分離としてもよい。
【００７２】
［実施形態５］
次に、本発明に係る容量素子をディレイ回路におけるディレイ容量に適用する例について説明する。図９に、本実施形態５に係るディレイ回路の回路図を示す。また、図１０（ａ）に、ディレイ回路の容量素子において、第１電極プラグ１０（Ａ）ｄ及び第２電極プラグ１０（Ｂ）ｄの配置を説明するための模式的平面図を、図１０（ｂ）に、第１配線層Ｍ１及び第２配線層Ｍ２の模式的平面図を示す。図１０（ｂ）においては、説明の便宜上、第１電極プラグ１０（Ａ）ｄ及び第２電極プラグ２０（Ｂ）ｄの位置を説明する便宜上、これらを点線で図示する。
【００７３】
ディレイ回路３０は、図９に示すように、インバータ３１、ディレイ容量（キャパシタ）３２を備える。ディレイ容量３２は、図１０（ａ）に示すように、第１電極プラグ１０（Ａ）ｄ、第２電極プラグ１０（Ｂ）ｄによって容量が形成されている。第１電極プラグ１０（Ａ）ｄは、第１配線層として機能する第１ノードＭ１（Ａ）に接続されている。一方、第２電極プラグ１０（Ｂ）ｄは、第２ノードＭ１（Ｂ）（不図示）及び第２電極プラグ２０（Ｂ）ｄを介して第２ノードＭ２（Ｂ）に接続されている（図１０（ａ）（ｂ）参照）。第１ノードＭ１（Ａ）は、インバータ３１に接続され、第２ノードＭ２（Ｂ）は、ＧＮＤに接続されている。
【００７４】
第１電極プラグ１０（Ａ）ｄ、第２電極プラグ１０（Ｂ）ｄは、図１０（ａ）中のＸ方向（第１の方向）において交互に配置されている。そして、隣接する第１電極プラグ１０（Ａ）ｄ，第２電極プラグ１０（Ｂ）ｄの間で容量を形成する。なお、第１電極プラグ１０（Ａ）ｄ，第２電極プラグ１０（Ｂ）ｄの配置は、図１０（ａ）、図１０（ｂ）のレイアウトに限定されるものではなく、第１電極プラグ１０（Ａ）ｄ，第２電極プラグ１０（Ｂ）ｄ間に容量が形成される構成であればよい。
【００７５】
通常、ディレイ容量にはゲート容量が用いられる。しかしながら、ゲート容量を適用する場合、平板容量のために大きな面積を必要とし、レイアウト切り替えによる容量値調整も、あまり細かな調整はできない。一方、粒状の複数のコンタクトプラグから構成される容量素子をディレイ容量として適用すれば、図１０（ａ）及び図１０（ｂ）に示すように、コンタクトプラグ１個単位で追加・削除の設計を行うことができる。従って、非常に細やかな容量値を微調整することが可能となる。先端プロセスによる微細加工技術に伴って、より細かな微調整が可能となる。従って、高性能なディレイ値微調整が可能となる。
【００７６】
本実施形態５によれば、上記実施形態１と同様の効果を得ることができる。細かな容量値の調整が可能であるという特徴を生かし、ディレイ回路などに好適に適用することができる。
【符号の説明】
【００７７】
１      半導体装置
２      半導体基板
３      素子分離領域
４      ゲート絶縁膜
５      Ｐウェル
６      活性領域
７      ゲート電極層
１０（Ａ）    第１電極型コンタクトプラグ（第１電極プラグ）
１０（Ｂ）    第２電極型コンタクトプラグ（第２電極プラグ）
１５    ビット線−コンタクトプラグ
１６    ＭＩＭ−コンタクトプラグ
１７    第１配線−プラグビア
１９    ビット線
２０（Ａ）    第１電極型コンタクトプラグ（第１電極プラグ）
２０（Ｂ）    第２電極型コンタクトプラグ（第２電極プラグ）
４０    ＭＩＭ容量
４１    下層メタル
４２    容量絶縁膜
４３    上層メタル
４５    上層配線層
５１    第１層間絶縁膜
５２    第２層間絶縁膜
５３    第３層間絶縁膜
５４    第４層間絶縁膜
５５    第５層間絶縁膜
８６    開口部
Ｍ１    第１配線層
Ｍ２    第２配線層
Ｒａ    ロジック領域
Ｒｂ    容量素子領域
Ｒｃ    ＤＲＡＭ領域
【図１】
2011029249.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2011029249.tif 000012
【図１１】
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【図１２】
2011029249.tif 000014
【図１３】
2011029249.tif 000015
【図１４】
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