(57)【要約】【課題】容量値のばらつきが小さいメタルフリンジ容量を備える半導体装置を実現することのできる技術を提供する。【解決手段】メタルフリンジ容量を、平面方向に層間絶縁膜３を挟んで対向する第１電極ＥＤ１と第２電極ＥＤ２とから構成し、さらに、第１電極ＥＤ１および第２電極ＥＤ２を、１層目の配線Ｍ１（最下層の配線）と５層目の配線Ｍ５（最上層の配線）との間に、上下方向に積層された各配線間を接続するプラグＰ１、プラグＰ２、プラグＰ３、およびプラグＰ４により構成する。【選択図】図２
2011086701.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された複数の半導体素子と、
前記半導体素子と電気的に接続する３層以上の多層配線と、
前記半導体素子と電気的に接続する容量素子とを有する半導体装置であって、
前記容量素子は、平面方向に絶縁膜を挟んで対向する第１電極と第２電極とから構成され、
前記第１電極および前記第２電極は、それぞれ上下に隣接する各層の配線の間を電気的に接続する２つ以上のプラグが、最上層の配線と最下層の配線との間に上下方向に積層されることで構成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上下方向に積層された前記プラグの間には、前記各層の配線は形成されていないことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記プラグは、層間絶縁膜を下層とし、前記層間絶縁膜よりも薄いストッパ絶縁膜を上層とした積層膜を貫通して形成されたビアホールの内部に形成されており、
前記ストッパ絶縁膜は、前記層間絶縁膜に対してエッチング選択比を有することを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記プラグは、ストッパ絶縁膜を下層とし、前記ストッパ絶縁膜よりも厚い層間絶縁膜を上層とした積層膜を貫通して形成されたビアホールの内部に形成されており、
前記ストッパ絶縁膜は、前記層間絶縁膜に対してエッチング選択比を有することを特徴とする半導体装置。
【請求項５】
請求項３または４記載の半導体装置において、
前記層間絶縁膜は酸化シリコンであり、前記ストッパ絶縁膜は窒化シリコン、窒素を含んだ酸化シリコン、またはシリコンを多く含んだ酸化シリコン（ＳｉｘＯｙ（ｘ＞ｙ／２））であることを特徴とする半導体装置。
【請求項６】
請求項１記載の半導体装置において、
前記第１電極および前記第２電極は、それぞれ平面第１方向に沿って延びる複数の櫛歯部分と、前記複数の櫛歯部分を連結して、前記平面第１方向と直交する平面第２方向に沿って延びる連結部分とから構成される櫛状の平面形状を有しており、
前記第１電極の前記複数の櫛歯部分と前記第２電極の前記複数の櫛歯部分とが前記平面第２方向に沿って交互に配置されていることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１電極および前記第２電極のそれぞれの前記複数の櫛歯部分の前記平面第１方向に沿った幅は、前記平面第２方向に沿った幅よりも大きいことを特徴とする半導体装置。
【請求項８】
請求項１記載の半導体装置において、
前記多層配線を構成する上下に隣接する各層の配線の間には、多層配線用プラグが形成されており、前記容量素子を構成する上下方向に積層された前記プラグと、前記多層配線用プラグとは同じ製造工程において形成されていることを特徴とする半導体装置。
【請求項９】
請求項１記載の半導体装置において、
前記第１電極および前記第２電極の最下層には、それぞれ前記最下層の配線と同じ層からなる下層電極部分が形成されており、
前記第１電極および前記第２電極の最上層には、それぞれ前記最上層の配線と同じ層からなる上層電極部分が形成されていることを特徴とする半導体装置。
【請求項１０】
請求項１記載の半導体装置において、
前記第１電極は、
２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる上層電極櫛歯部分が上下方向に積層されて、平面第１方向に沿って延びる複数の第１櫛歯部分と、
前記複数の第１櫛歯部分を連結して、２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる上層電極連結部分が上下方向に積層されて、前記平面第１方向と直交する平面第２方向に沿って延びる第１連結部分とから構成される櫛状の平面形状を有しており、
前記第２電極は、
２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる上層電極櫛歯部分が上下方向に積層されて、前記平面第１方向に沿って延びる複数の第２櫛歯部分と、
前記複数の第２櫛歯部分を連結して、前記最上層の配線と同じ層からなる上層電極連結部分が、前記第２方向に沿って延びる第２連結部分とから構成される櫛状の平面形状を有しており、
前記第１電極の前記複数の第１櫛歯部分と前記第２電極の前記複数の第２櫛歯部分とが前記平面第２方向に沿って交互に配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置において、
前記容量素子が形成される領域では、ビアホールが前記上下に隣接する各層の配線の間に形成された絶縁膜を貫通して形成されており、
前記多層配線が形成される領域では、配線溝と、前記配線溝に繋がる多層配線用ビアホールとが前記絶縁膜を貫通して形成されており、
前記ビアホールと前記多層配線用ビアホールとは同じ製造工程で形成され、
前記ビアホールの内部に埋め込まれる導電膜と、前記配線溝および前記多層配線用ビアホールの内部に埋め込まれる導電膜とが同じ製造工程で形成されていることを特徴とする半導体装置。
【請求項１２】
多層配線と、平面方向に絶縁膜を挟んで対向する第１電極と第２電極とから構成される容量素子とを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面上に下層層間絶縁膜および下層ストッパ絶縁膜を順次形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面上に第１導電膜を形成する工程と、
（ｃ）前記多層配線を形成する領域では、前記第１導電膜を加工して前記多層配線の一つの層を構成する配線を形成し、前記容量素子を形成する領域では、前記第１導電膜を除去する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に上層層間絶縁膜および上層ストッパ絶縁膜を順次形成する工程と、
（ｅ）前記上層ストッパ絶縁膜および前記上層層間絶縁膜を順次エッチングして、前記多層配線を形成する領域では、前記上層ストッパ絶縁膜および前記上層層間絶縁膜を貫通して前記多層配線の一つの層を構成する前記配線に達する多層配線用ビアホールを形成し、前記容量素子を形成する領域では、前記上層ストッパ絶縁膜および前記上層層間絶縁膜を貫通するビアホールを形成する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板の主面上に第２導電膜を堆積する工程と、
（ｇ）前記多層配線用ビアホールの内部および前記ビアホールの内部以外の前記第２導電膜を除去することにより、前記多層配線用ビアホールの内部および前記ビアホールの内部にそれぞれプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
多層配線と、平面方向に絶縁膜を挟んで対向する第１電極と第２電極とから構成される容量素子とを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面上に下層層間絶縁膜を形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の主面上に第１導電膜を形成する工程と、
（ｃ）前記多層配線を形成する領域では、前記第１導電膜を加工して前記多層配線の一つの層を構成する配線を形成し、前記容量素子を形成する領域では、前記第１導電膜を除去する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板の主面上に上層ストッパ絶縁膜および上層層間絶縁膜を順次形成する工程と、
（ｅ）前記上層ストッパ絶縁膜をエッチングストッパとして前記上層層間絶縁膜をエッチングして、前記多層配線を形成する領域では、前記上層層間絶縁膜を貫通する多層配線用ビアホールを形成し、前記容量素子を形成する領域では、前記上層層間絶縁膜を貫通するビアホールを形成する工程と、
（ｆ）前記上層層間絶縁膜に形成した前記多層配線用ビアホールおよび前記ビアホールのそれぞれの底部に露出する前記上層ストッパ絶縁膜を除去する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面上に第２導電膜を堆積する工程と、
（ｈ）前記多層配線用ビアホールの内部および前記ビアホールの内部以外の前記第２導電膜を除去することにより、前記多層配線用ビアホールの内部および前記ビアホールの内部にそれぞれプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１４】
多層配線と、平面方向に絶縁膜を挟んで対向する第１電極と第２電極とから構成される容量素子とを形成する半導体装置の製造方法であって、
（ａ）半導体基板の主面上にストッパ絶縁膜および層間絶縁膜を順次形成する工程と、
（ｂ）前記層間絶縁膜をエッチングして、前記多層配線を形成する領域では、前記層間絶縁膜を貫通する多層配線用ビアホールを形成し、前記容量素子を形成する領域では、前記層間絶縁膜を貫通するビアホールを形成する工程と、
（ｃ）前記多層配線を形成する領域において、前記層間絶縁膜の上部に前記多層配線用ビアホールに繋がる配線溝を形成する工程と、
（ｄ）前記層間絶縁膜に形成した前記多層配線用ビアホールおよび前記ビアホールのそれぞれの底部に露出する前記ストッパ絶縁膜を除去する工程と、
（ｅ）前記（ｄ）工程の後、前記半導体基板の主面上に導電膜を堆積する工程と、
（ｆ）前記多層配線を形成する領域では、前記配線溝の内部および前記多層配線用ビアホールの内部以外の前記導電膜を除去することにより、前記配線溝の内部および前記多層配線用ビアホールの内部に、それぞれ前記多層配線の一つの層を構成する配線および前記多層配線用プラグを形成し、前記容量素子を形成する領域では、前記ビアホールの内部以外の前記導電膜を除去することにより、前記ビアホールの内部にプラグを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２、１３または１４記載の半導体装置の製造方法において、さらに、
前記容量素子を構成する前記第１電極および前記第２電極の最下層に、それぞれ前記多層配線を形成する領域に形成される最下層の配線と同じ層からなる下層電極部分を形成する工程と、
前記容量素子を構成する前記第１電極および前記第２電極の最上層に、それぞれ前記多層配線を形成する領域に形成される最上層の配線と同じ層からなる上層電極部分を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２、１３または１４記載の半導体装置の製造方法において、
前記第１電極は、２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる第１上層電極櫛歯部分が上下方向に積層されて、平面第１方向に沿って延びる複数の第１櫛歯部分と、前記複数の第１櫛歯部分を連結して、２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる第１上層電極連結部分が上下方向に積層されて、前記平面第１方向と直交する平面第２方向に沿って延びる第１連結部分とから構成され、平面形状が櫛状となるように形成され、
前記第２電極は、２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる第２上層電極櫛歯部分が上下方向に積層されて、前記平面第１方向に沿って延びる複数の第２櫛歯部分と、前記複数の第２櫛歯部分を連結して、前記最上層の配線と同じ層からなる第２上層電極連結部分が、前記平面第２方向に沿って延びる第２連結部分とから構成され、平面形状が櫛状となるように形成され、
前記第１電極の前記複数の第１櫛歯部分と前記第２電極の前記複数の第２櫛歯部分とが前記平面第２方向に沿って交互に配置するように形成され、
前記第２電極の最上層に形成された前記第２上層電極櫛歯部分と前記第２上層電極連結部分との間をメタルフューズ溶接で切断して、一部の前記第２櫛歯部分を前記第２連結部分から切り離すことにより、前記容量素子の容量値を変更することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２、１３または１４記載の半導体装置の製造方法において、
前記第１電極は、２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる第１上層電極櫛歯部分が上下方向に積層されて、平面第１方向に沿って延びる複数の第１櫛歯部分と、前記複数の第１櫛歯部分を連結して、２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる第１上層電極連結部分が上下方向に積層されて、前記平面第１方向と直交する平面第２方向に沿って延びる第１連結部分とから構成され、平面形状が櫛状となるように形成され、
前記第２電極は、２つ以上の前記プラグおよび前記最上層の配線と同じ層からなる第２上層電極櫛歯部分が上下方向に積層されて、前記平面第１方向に沿って延びる複数の第２櫛歯部分と、前記複数の第２櫛歯部分を連結して、前記最上層の配線と同じ層からなる第２上層電極連結部分が、前記第２方向に沿って延びる第２連結部分とから構成され、平面形状が櫛状となるように形成され、
前記第１電極の前記複数の第１櫛歯部分と前記第２電極の前記複数の第２櫛歯部分とが前記平面第２方向に沿って交互に配置するように形成され、
前記第２電極の最上層に形成された前記第２上層電極連結部分の形状を変更して、一部の前記第２櫛歯部分を前記第２連結部分から切り離すことにより、前記容量素子の容量値を変更することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、配線とビアとからなる一対の電極で絶縁膜を挟んだ容量素子を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば特開２００５−１３６３００号公報（特許文献１）には、多層配線を形成する工程を利用して形成される容量素子を備えた半導体装置が開示されており、その容量素子は、プラグ（またはビア）に相当する接続部材と共通の工程で形成された第１、第２縦方向配線部を有する第１、第２の配線を有し、第１、第２の縦方向配線部をＮ層目の層間絶縁膜の一部を挟んで横方向に相対向させる構造であり、また、第１、第２の配線は、Ｎ層目の層間絶縁膜を挟む櫛状の第１、第２下側配線部と櫛状の第１、第２上側配線部とを有していることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００５−１３６３００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
小面積で大容量が得られる容量素子として、配線およびこの配線と上下方向（縦方向、厚さ方向）に接続されたプラグからなる一対の電極で絶縁膜を挟み込んだ容量素子（以下、メタルフリンジ容量と記す）がある。このメタルフリンジ容量の容量値の増加を図るには、１対の電極の対向する有効面積を大きくする必要がある。そのため、積層される配線およびプラグの数を増加させて、例えば３層以上の多層配線を用いたメタルフリンジ容量が形成されている。
【０００５】
しかしながら、このメタルフリンジ容量では、製造過程における配線およびプラグの寸法ばらつきまたは合わせずれに起因した容量値のばらつきが生じ易く、これが原因となってメタルフリンジ容量を備える半導体装置の動作特性が不安定となるという問題がある。このメタルフリンジ容量の容量値のばらつきは、積層される配線およびプラグの数が増加するに従って、配線およびプラグを形成する工程数が増加するため、大きくなる傾向がある。そのため、容量値のばらつきが小さく、かつ、大容量のメタルフリンジ容量を形成することが困難となっている。
【０００６】
図４１に、例えば５層配線を備える半導体装置において、本発明者が検討したメタルフリンジ容量の要部断面の概略図を示す。１層目の配線Ｍ１から５層目の配線Ｍ５まで、各配線と各プラグとを上下方向にそれぞれ交互に配置して電極を構成している。例えば、１層目の配線Ｍ１と２層目の配線Ｍ２とをプラグＰ１で接続し、２層目の配線Ｍ２と３層目の配線Ｍ３とをプラグＰ２で接続し、３層目の配線Ｍ３と４層目の配線Ｍ４とをプラグＰ３で接続し、４層目の配線Ｍ４と５層目の配線Ｍ５とをプラグＰ４で接続し、これらを上下方向に積層することにより第１電極ＥＤ１が構成されている。そして、第１電極ＥＤ１と同様に構成された第２電極ＥＤ２が、絶縁膜３を挟んで第１電極ＥＤ１と対向するように配置されており、第１電極ＥＤ１と第２電極ＥＤ２との間でメタルフリンジ容量を形成している。
【０００７】
１層目の配線Ｍ１から５層目の配線Ｍ５を用いて第１電極ＥＤ１および第２電極ＥＤ２をそれぞれ構成しているので、第１電極ＥＤ１と第２電極ＥＤ２とが対向する有効面積は大きくなり、大容量のメタルフリンジ容量を得ることができる。しかし、図中に示すように、各配線や各プラグの寸法ばらつきまたは配線とプラグとの合わせずれが生じると、第１電極ＥＤ１と第２電極ＥＤ２との距離が変動するため、メタルフリンジ容量の容量値がばらついてしまう。
【０００８】
本発明の目的は、容量値のばらつきが小さいメタルフリンジ容量を備える半導体装置を実現することのできる技術を提供することにある。これにより、半導体装置の信頼性を向上させることにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１１】
この実施の形態は、半導体基板の主面に形成された複数の半導体素子と、半導体素子と電気的に接続する３層以上の多層配線と、半導体素子と電気的に接続する容量素子とを有する半導体装置である。容量素子は、平面方向に絶縁膜を挟んで対向する第１電極と第２電極とから構成され、第１電極および前記第２電極は、それぞれ上下に隣接する各層の配線の間を電気的に接続する２つ以上のプラグが、最上層の配線と最下層の配線との間に上下方向に積層されている。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１によるメタルフリンジ容量の要部平面図である。
【図２】図１のＡ−Ａ′線に沿った要部断面図である。
【図３】図１のＢ−Ｂ′線に沿った要部断面図である。
【図４】本発明の実施の形態１によるメタルフリンジ容量の製造工程を示す要部断面図である。（ａ）はメタルフリンジ容量の要部断面図、（ｂ）は多層配線が形成された領域の要部断面図である。
【図５】図４に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図６】図５に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図７】図６に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図８】図７に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図９】図８に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図１０】図９に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図１１】図１０に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図１２】図１１に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図１３】図１２に続く、メタルフリンジ容量の製造工程中の図４と同じ箇所の要部断面図である。
【図１４】本発明の実施の形態２によるメタルフリンジ容量の製造工程を示す要部断面図である。（ａ）はメタルフリンジ容量の要部断面図、（ｂ）は多層配線が形成された領域の要部断面図である。
【図１５】図１４に続く、メタルフリンジ容量の製造工程中の図１４と同じ箇所の要部断面図である。
【図１６】図１５に続く、メタルフリンジ容量の製造工程中の図１４と同じ箇所の要部断面図である。
【図１７】図１６に続く、メタルフリンジ容量の製造工程中の図１４と同じ箇所の要部断面図である。
【図１８】図１７に続く、メタルフリンジ容量の製造工程中の図１４と同じ箇所の要部断面図である。
【図１９】図１８に続く、メタルフリンジ容量の製造工程中の図１４と同じ箇所の要部断面図である。
【図２０】図１９に続く、メタルフリンジ容量の製造工程中の図１４と同じ箇所の要部断面図である。
【図２１】図２０に続く、メタルフリンジ容量の製造工程中の図１４と同じ箇所の要部断面図である。
【図２２】図２１に続く、メタルフリンジ容量の製造工程中の図１４と同じ箇所の要部断面図である。
【図２３】本発明の実施の形態３によるメタルフリンジ容量の製造工程を示す要部断面図である。（ａ）はメタルフリンジ容量の要部断面図、（ｂ）は多層配線が形成された領域の要部断面図である。
【図２４】図２３に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図２５】図２４に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図２６】図２５に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図２７】図２６に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図２８】図２７に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図２９】図２８に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図３０】図２９に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図３１】図３０に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図３２】図３１に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図３３】図３２に続く、メタルフリンジ容量の製造工程中の図２３と同じ箇所の要部断面図である。
【図３４】本発明の実施の形態４によるメタルフリンジ容量の容量値を変更する第１の方法を説明するメタルフリンジ容量の要部平面図である。
【図３５】図３４のＣ−Ｃ′線に沿った要部断面図である。
【図３６】図３４のＤ−Ｄ′線に沿った要部断面図である。
【図３７】本発明の実施の形態４によるメタルフリンジ容量の容量値を変更する第１の方法を説明するメタルフリンジ容量の要部平面図である。
【図３８】本発明の実施の形態４によるメタルフリンジ容量の容量値を変更する第２の方法を説明するメタルフリンジ容量の要部平面図である。
【図３９】本発明の実施の形態５によるメタルフリンジ容量の要部断面図である。
【図４０】本発明の実施の形態５の変形例によるメタルフリンジ容量の要部断面図である。
【図４１】本発明者が検討した５層配線を用いたメタルフリンジ容量の要部断面の概略図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態において、ウエハと言うときは、Ｓｉ（Silicon）単結晶ウエハを主とするが、それのみではなく、ＳＯＩ（Silicon On Insulator）ウエハ、集積回路をその上に形成するための絶縁膜基板等を指すものとする。その形も円形またはほぼ円形のみでなく、正方形、長方形等も含むものとする。
【００１８】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
本願発明は、多層配線を有する半導体装置において最も効果が得られることから、例えば３層以上の多層配線を有する半導体装置を例示する。本発明の実施の形態では、５層配線を有する半導体装置に備わるメタルフリンジ容量について説明するが、配線層はこれに限定されるものではない。例えば７層以上の多層配線を有する半導体装置にも適用可能であることは勿論である。
【００２０】
（実施の形態１）
本実施の形態１によるメタルフリンジ容量の構造を図１〜図３を用いて説明する。図１はメタルフリンジ容量の要部平面図、図２は図１のＡ−Ａ′線に沿った要部断面図、図３は図１のＢ−Ｂ′線に沿った要部断面図である。
【００２１】
半導体基板１の主面には、種々の半導体素子が形成されている。半導体素子は、例えばＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、バイポーラトランジスタ、ＧａＡｓトランジスタなどのトランジスタが例示される。ＭＩＳＦＥＴは、例えば半導体基板１の主面に形成されたソース・ドレインとして作用する一対の半導体領域と、ゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを有する。そして、その種々の半導体素子を覆う第１層間絶縁膜２が形成されており、この第１層間絶縁膜２上に第１導電膜からなる１層目の配線Ｍ１が形成されている。第１層間絶縁膜２には、図示は省略するが、第１層間絶縁膜２を貫通してコンタクトホールが形成されており、コンタクトホールの内部にはプラグが埋め込まれている。１層目の配線Ｍ１はこのコンタクトホールの内部に埋め込まれたプラグを介して、半導体基板１の主面に形成された種々の半導体素子と電気的に接続されている。種々の半導体素子間は、後述する多層配線Ｍ１〜Ｍ５により電気的に接続される。
【００２２】
図１に示すように、メタルフリンジ容量は、第１電極ＥＤ１と第２電極ＥＤ２とから構成され、第１電極ＥＤ１と第２電極ＥＤ２とは、層間絶縁膜３を挟んで対向するように配置されている。そして、第１電極ＥＤ１と第２電極ＥＤ２とは、相対向する櫛状の平面形状をそれぞれ有している。すなわち、平面第１方向（図中のＸ方向）に沿って複数の第１電極ＥＤ１の櫛歯部分が延びており、第１電極ＥＤ１の櫛歯部分の平面第１方向に沿った幅は、平面第１方向と直交する平面第２方向（図中のＹ方向）に沿った幅よりも大きい。同様に、平面第１方向に沿って複数の第２電極ＥＤ２の櫛歯部分が延びており、第２電極ＥＤ２の櫛歯部分の平面第１方向に沿った幅は、平面第２方向に沿った幅よりも大きい。さらに、平面第１方向に延びる第１電極ＥＤ１の複数（図１では３本）の櫛歯部分と第２電極ＥＤ２の複数（図１では３本）の櫛歯部分とが交互に配置されており、第１電極ＥＤ１の複数の櫛歯部分は平面第２方向に延びる連結部分によって連結され、同様に、第２電極ＥＤ２の複数の櫛歯部分は平面第２方向に延びる連結部分によって連結されている。
【００２３】
図２および図３に示すように、第１電極ＥＤ１は、１層目の配線Ｍ１、１層目の配線Ｍ１と２層目の配線とを接続するプラグＰ１、２層目の配線と３層目の配線とを接続するプラグＰ２、３層目の配線と４層目の配線とを接続するプラグＰ３、４層目の配線と５層目の配線Ｍ５とを接続するプラグＰ４、および５層目の配線Ｍ５が上下方向（縦方向、厚さ方向）に積層されて構成されている。同様に、第２電極ＥＤ２は、１層目の配線Ｍ１、１層目の配線Ｍ１と２層目の配線とを接続するプラグＰ１、２層目の配線と３層目の配線とを接続するプラグＰ２、３層目の配線と４層目の配線とを接続するプラグＰ３、４層目の配線と５層目の配線Ｍ５とを接続するプラグＰ４、および５層目の配線Ｍ５が上下方向（縦方向、厚さ方向）に積層されて構成されている。
【００２４】
従って、第１電極ＥＤ１および第２電極ＥＤ２は、メタルフリンジ容量を構成する１層目の配線Ｍ１（最下層の配線）からなる下層電極部分と５層目の配線Ｍ５（最上層の配線）からなる上層電極部分との間には、各配線間を接続するプラグＰ１、プラグＰ２、プラグＰ３、およびプラグＰ４は設けられているが、１層目の配線Ｍ１と５層目の配線Ｍ５以外の配線は設けられていない。
【００２５】
例えば前述の図４１に示したように、本発明者が検討した従来のメタルフリンジ容量では、１層目の配線Ｍ１から５層目の配線Ｍ５まで、各配線と各プラグとを上下方向にそれぞれ交互に配置して第１電極ＥＤ１および第２電極ＥＤ２を形成している。そのため、１層目の配線Ｍ１から５層目の配線Ｍ５の間に配置されたプラグＰ１、２層目の配線Ｍ２、プラグＰ２、３層目の配線Ｍ３、プラグＰ３、４層目の配線Ｍ４、およびプラグＰ４を形成する７工程における寸法ばらつきおよび合わせずれが生じる。
【００２６】
これに対して、本実施の形態１によるメタルフリンジ容量では、１層目の配線Ｍ１から５層目の配線Ｍ５の間に２層目の配線Ｍ２、３層目の配線Ｍ３、および４層目の配線Ｍ４を形成していない。この場合であっても、１層目の配線Ｍ１から５層目の配線Ｍ５の間に配置されたプラグＰ１、プラグＰ２、プラグＰ３、およびプラグＰ４を形成する４工程において寸法ばらつきおよび合わせずれが生じる。しかしながら、本実施の形態１によるメタルフリンジ容量では、各プラグの寸法ばらつきおよび合わせずれのみを考慮すればよいので、各配線と各プラグとを上下方向にそれぞれ交互に配置して第１電極ＥＤ１および第２電極ＥＤ２を形成する上記従来のメタルフリンジ容量（図４１参照）と比較して、製造過程における寸法ばらつきおよび合わせずれに起因する容量値のばらつきを低減することができる。
【００２７】
次に、本実施の形態１によるメタルフリンジ容量の製造方法を図４〜図１３を用いて工程順に説明する。図４〜図１３の各図（ａ）はメタルフリンジ容量の要部断面図、図４〜図１３の各図（ｂ）は多層配線が形成される領域（多層配線領域）の要部断面図である。
【００２８】
まず、半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１の主面に、半導体装置を構成する種々の半導体素子を形成する。次に、図４に示すように、半導体基板１の主面上に第１層間絶縁膜２を堆積し、第１層間絶縁膜２の表面をＣＭＰ（Chemical Mechanical Polishing）法により研磨する。下地段差に起因して第１層間絶縁膜２の表面に凹凸形状が形成されていても、第１層間絶縁膜２の表面をＣＭＰ法により研磨することによって、ほぼ平坦な表面を有する第１層間絶縁膜２が得られる。続いて、図示は省略するが、リソグラフィ技術およびドライエッチング技術を用いて第１層間絶縁膜２を加工して、所定の箇所にコンタクトホールを形成し、続いて、コンタクトホールの内部にプラグを埋め込む。プラグは、コンタクトホールの内部にチタンおよび窒化チタンの積層膜を形成した後に、タングステン膜を埋め込むことで形成される。
【００２９】
次に、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばスパッタリング法により形成されるアルミニウム合金からなる。この場合、図示はしないが、アルミニウム合金膜の上下にはバリアメタル膜としてチタンおよび窒化チタンの積層膜が形成されている。また、アルミニウム合金膜に代えて、タングステンなどからなる金属膜を形成してもよい。続いて、リソグラフィ技術およびドライエッチング技術を用いて上記金属膜を加工して、１層目の配線Ｍ１を形成する。１層目の配線Ｍ１は、半導体基板１の主面に形成された種々の半導体素子と電気的に接続される。このとき、メタルフリンジ容量の第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各下層電極部分を１層目の配線Ｍ１によって構成する。
【００３０】
次に、図５に示すように、半導体基板１の主面上に第２層間絶縁膜４および第１ストッパ絶縁膜５を順次堆積する。第２層間絶縁膜４は、例えば酸化シリコンであり、プラズマＣＶＤ（Chemical Vapor Deposition）法により形成されたＴＥＯＳ（Tetra Ethyl Ortho Silicate）を例示することができる。第１ストッパ絶縁膜５は、例えば窒化シリコン、窒素を含んだ酸化シリコン、またはシリコンを多く含んだ酸化シリコン（ＳｉｘＯｙ（ｘ＞ｙ／２））などである。第１ストッパ絶縁膜５は、後の工程で第１ストッパ絶縁膜５上に堆積される第３層間絶縁膜６に対してエッチング選択比を有する材料である。
【００３１】
次に、図６に示すように、リソグラフィ技術およびドライエッチング技術を用いて第１ストッパ絶縁膜５および第２層間絶縁膜４を順次加工して、１層目の配線Ｍ１に達するビアホールＢ１を形成する。メタルフリンジ容量では、ビアホールＢ１は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各下層電極部分を構成する１層目の配線Ｍ１上に、１層目の配線Ｍ１の平面形状に倣って櫛状に形成される。
【００３２】
次に、図７に示すように、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばＣＶＤ法により形成されるタングステンである。続いて、この金属膜の表面をＣＭＰ法により研磨して、ビアホールＢ１の内部にこの金属膜を埋め込むことにより、プラグＰ１を形成する。メタルフリンジ容量では、プラグＰ１は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各下層電極部分を構成する１層目の配線Ｍ１上に、１層目の配線Ｍ１と電気的に接続して形成される。
【００３３】
次に、図８に示すように、半導体基板１の主面上に金属膜ＭＬを堆積する。この金属膜ＭＬは、例えばスパッタリング法により形成されるアルミニウム合金、タングステンなどからなる。続いて、リソグラフィ技術およびドライエッチング技術を用いて上記金属膜ＭＬを加工して、２層目の配線Ｍ２を形成するが、メタルフリンジ容量が形成される領域からは２層目の配線Ｍ２を除去する。
【００３４】
次に、図９に示すように、半導体基板１の主面上に第３層間絶縁膜６および第２ストッパ絶縁膜７を順次堆積する。第３層間絶縁膜６は、例えば酸化シリコンであり、プラズマＣＶＤ法により形成されたＴＥＯＳを例示することができる。第２ストッパ絶縁膜７は、例えば窒化シリコン、窒素を含んだ酸化シリコン、またはシリコンを多く含んだ酸化シリコン（ＳｉｘＯｙ（ｘ＞ｙ／２））などである。続いて、リソグラフィ技術およびドライエッチング技術を用いて第２ストッパ絶縁膜７および第３層間絶縁膜６を順次加工して、２層目の配線Ｍ２に達するビアホールＢ２を形成する。メタルフリンジ容量では、ビアホールＢ２は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各ビアホールＢ１の内部に埋め込まれたプラグＰ１上に、プラグＰ１の平面形状に倣って櫛状に形成される。
【００３５】
ビアホールＢ２を形成する際に、プラグＰ１とビアホールＢ１との合わせずれが生じても、第３層間絶縁膜６のエッチングストッパとなる第１ストッパ絶縁膜５が第３層間絶縁膜６下に形成されているので、ビアホールＢ２が第１ストッパ絶縁膜５下の第２層間絶縁膜４にまで形成されることはない。
【００３６】
続いて、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばＣＶＤ法により形成されるタングステンである。続いて、この金属膜の表面をＣＭＰ法により研磨して、ビアホールＢ２の内部にこの金属膜を埋め込むことにより、プラグＰ２を形成する。メタルフリンジ容量では、プラグＰ２は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各プラグＰ１上に、プラグＰ１と電気的に接続して形成される。
【００３７】
続いて、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばスパッタリング法により形成されるアルミニウム合金、タングステンなどからなる。続いて、リソグラフィ技術およびドライエッチング技術を用いて上記金属膜を加工して、３層目の配線Ｍ３を形成するが、メタルフリンジ容量が形成される領域からは３層目の配線Ｍ３を除去する。
【００３８】
次に、前述の図９を用いて説明した工程を繰り返すことにより、図１０に示すように、第４層間絶縁膜８および第３ストッパ絶縁膜９にビアホールＢ３を形成し、このビアホールＢ３の内部にプラグＰ３を形成する。続いて４層目の配線Ｍ４が形成されるが、メタルフリンジ容量が形成される領域からは４層目の配線Ｍ４を除去する。
【００３９】
次に、図１１に示すように、半導体基板１の主面上に第５層間絶縁膜１０を堆積する。第５層間絶縁膜１０は、例えば酸化シリコンであり、プラズマＣＶＤ法により形成されたＴＥＯＳを例示することができる。続いて、リソグラフィ技術およびドライエッチング技術を用いて第５層間絶縁膜１０を加工して、４層目の配線Ｍ４に達するビアホールＢ４を形成する。メタルフリンジ容量では、ビアホールＢ４は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各ビアホールＢ３の内部に埋め込まれたプラグＰ３上に、プラグＰ３の平面形状に倣って櫛状に形成される。
【００４０】
ビアホールＢ４を形成する際に、プラグＰ３とビアホールＢ４との合わせずれが生じても、第５層間絶縁膜１０のエッチングストッパとなる第３ストッパ絶縁膜９が第５層間絶縁膜１０下に形成されているので、ビアホールＢ４が第３ストッパ絶縁膜９下の第４層間絶縁膜８にまで形成されることはない。
【００４１】
次に、図１２に示すように、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばＣＶＤ法により形成されるタングステンである。続いて、この金属膜の表面をＣＭＰ法により研磨して、ビアホールＢ４の内部にこの金属膜を埋め込むことにより、プラグＰ４を形成する。メタルフリンジ容量では、プラグＰ４は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各プラグＰ３上に、プラグＰ３と電気的に接続して形成される。
【００４２】
次に、図１３に示すように、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばスパッタリング法により形成されるアルミニウム合金、タングステンなどからなる。続いて、リソグラフィ技術およびドライエッチング技術を用いて上記金属膜を加工して、５層目の配線Ｍ５を形成する。このとき、メタルフリンジ容量の第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各上層電極部分を５層目の配線Ｍ５によって構成する。
【００４３】
その後、半導体基板１の主面上をパッシベーション膜で覆うことにより、半導体基板１の主面に半導体装置が略完成するが、その図示および説明は省略する。
【００４４】
（実施の形態２）
本実施の形態２は、前述の実施の形態１に示したメタルフリンジ容量の変形例であり、前述の実施の形態１と相違する点は、プラグＰ１〜Ｐ４を埋め込むビアホールＢ１〜Ｂ４が形成される層間絶縁膜およびストッパ絶縁膜である。すなわち、前述した実施の形態１では、プラグＰ１を埋め込むビアホールＢ１は下から順次堆積された第２層間絶縁膜４および第１ストッパ絶縁膜５に形成し、プラグＰ２を埋め込むビアホールＢ２は下から順次堆積された第３層間絶縁膜６および第２ストッパ絶縁膜７に形成し、プラグＰ３を埋め込むビアホールＢ３は下から順次堆積された第４層間絶縁膜８および第３ストッパ絶縁膜９に形成し、プラグＰ４を埋め込むビアホールＢ４は第５層間絶縁膜１０に形成した。しかしながら、本実施の形態２では、プラグＰ１を埋め込むビアホールＢ１は第２層間絶縁膜４に形成し、プラグＰ２を埋め込むビアホールＢ２は下から順次堆積された第１ストッパ絶縁膜５および第３層間絶縁膜６に形成し、プラグＰ３を埋め込むビアホールＢ３は下から順次堆積された第２ストッパ絶縁膜７および第４層間絶縁膜８に形成し、プラグＰ４を埋め込むビアホールＢ４は第３ストッパ絶縁膜９および第５層間絶縁膜１０に形成している。
【００４５】
本実施の形態２によるメタルフリンジ容量の製造方法を図１４〜図２２を用いて工程順に説明する。図１４〜図２２の各図（ａ）はメタルフリンジ容量の要部断面図、図１４〜図２２の各図（ｂ）は多層配線が形成される領域（多層配線領域）の要部断面図である。
【００４６】
まず、前述した実施の形態１と同様にして、図１４に示すように、半導体基板１の主面に形成された種々の半導体素子と電気的に接続する１層目の配線Ｍ１を形成する。このとき、メタルフリンジ容量の第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各下層電極部分を１層目の配線Ｍ１によって構成する。
【００４７】
次に、図１５に示すように、半導体基板１の主面上に第２層間絶縁膜４を堆積する。第２層間絶縁膜４は、例えば酸化シリコンであり、プラズマＣＶＤ法により形成されたＴＥＯＳを例示することができる。続いて、リソグラフィ技術およびドライエッチング技術を用いて第２層間絶縁膜４を加工して、１層目の配線Ｍ１に達するビアホールＢ１を形成する。メタルフリンジ容量では、ビアホールＢ１は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各下層電極部分を構成する１層目の配線Ｍ１上に、１層目の配線Ｍ１の平面形状に倣って櫛状に形成される。
【００４８】
次に、図１６に示すように、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばＣＶＤ法により形成されるタングステンである。続いて、この金属膜の表面をＣＭＰ法により研磨して、ビアホールＢ１の内部にこの金属膜を埋め込むことにより、プラグＰ１を形成する。メタルフリンジ容量では、プラグＰ１は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各下層電極部分を構成する１層目の配線Ｍ１上に、１層目の配線Ｍ１と電気的に接続して形成される。
【００４９】
次に、図１７に示すように、半導体基板１の主面上に金属膜ＭＬを堆積する。この金属膜ＭＬは、例えばスパッタリング法により形成されるアルミニウム合金、タングステンなどからなる。続いて、リソグラフィ技術およびドライエッチング技術を用いて上記金属膜ＭＬを加工して、２層目の配線Ｍ２を形成するが、メタルフリンジ容量が形成される領域からは２層目の配線Ｍ２を除去する。
【００５０】
次に、図１８に示すように、半導体基板１の主面上に第１ストッパ絶縁膜５および第３層間絶縁膜６を順次堆積する。第１ストッパ絶縁膜５は、例えば窒化シリコン、窒素を含んだ酸化シリコン、またはシリコンを多く含んだ酸化シリコン（ＳｉｘＯｙ（ｘ＞ｙ／２））などであり、第２層間絶縁膜４および第３層間絶縁膜６に対してエッチング選択比を有する材料である。第３層間絶縁膜６は、例えば酸化シリコンであり、プラズマＣＶＤ法により形成されたＴＥＯＳを例示することができる。
【００５１】
次に、リソグラフィ技術およびドライエッチング技術を用いて第３層間絶縁膜６を加工して、第３層間絶縁膜６にビアホールＢ２を形成する。メタルフリンジ容量では、ビアホールＢ２は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各ビアホールＢ１の内部に埋め込まれたプラグＰ１上に、プラグＰ１の平面形状に倣って櫛状に形成されるが、ここでは、まだ、第１ストッパ絶縁膜５が除去されていないので、ビアホールＢ２とプラグＰ１とは接続されていない。同様に、多層配線領域では、ビアホールＢ２は２層目の配線Ｍ２上に形成されるが、ここでは、まだ、第１ストッパ絶縁膜５が除去されていないので、ビアホールＢ２と２層目の配線Ｍ２とは接続されていない。
【００５２】
第３層間絶縁膜６にビアホールＢ２を形成する際、第３層間絶縁膜６下に形成した第１ストッパ絶縁膜５を、第３層間絶縁膜６のエッチングストッパとして用いているので、ビアホールＢ２とプラグＰ１またはビアホールＢ２と２層目の配線Ｍ２との合わせずれが生じても、ビアホールＢ２が第１ストッパ絶縁膜５下の第２層間絶縁膜４にまで形成されることはない。
【００５３】
次に、図１９に示すように、ドライエッチング技術を用いてビアホールＢ２の底部に露出した第１ストッパ絶縁膜５を除去する。ビアホールＢ２とプラグＰ１またはビアホールＢ２と２層目の配線Ｍ２との合わせずれが生じても、第１ストッパ絶縁膜５は、第２層間絶縁膜４に対してエッチング選択比を有する材料であるので、ビアホールＢ２が第２層間絶縁膜４にまで形成されることはない。
【００５４】
次に、図２０に示すように、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばＣＶＤ法により形成されるタングステンである。続いて、この金属膜の表面をＣＭＰ法により研磨して、ビアホールＢ２の内部にこの金属膜を埋め込むことにより、プラグＰ２を形成する。メタルフリンジ容量では、プラグＰ２は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各プラグＰ１上に、プラグＰ１と電気的に接続して形成される。
【００５５】
続いて、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばスパッタリング法により形成されるアルミニウム合金、タングステンなどからなる。続いて、リソグラフィ技術およびドライエッチング技術を用いて上記金属膜を加工して、３層目の配線Ｍ３を形成するが、メタルフリンジ容量が形成される領域からは３層目の配線Ｍ３を除去する。
【００５６】
次に、前述の図１８〜図２０を用いて説明した工程を繰り返すことにより、図２１に示すように、第５層間絶縁膜１０および第３ストッパ絶縁膜９にビアホールＢ４を形成し、このビアホールＢ４の内部にプラグＰ４を形成する。
【００５７】
次に、図２２に示すように、半導体基板１の主面上に金属膜を堆積する。この金属膜は、例えばスパッタリング法により形成されるアルミニウム合金、タングステンなどからなる。続いて、リソグラフィ技術およびドライエッチング技術を用いて上記金属膜を加工して、５層目の配線Ｍ５を形成する。このとき、メタルフリンジ容量の第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各上層電極部分を５層目の配線Ｍ５によって構成する。
【００５８】
その後、半導体基板１の主面上をパッシベーション膜で覆うことにより、半導体基板１の主面に半導体装置が略完成するが、その図示および説明は省略する。
【００５９】
（実施の形態３）
本実施の形態３は、前述の実施の形態１に示したメタルフリンジ容量の第２変形例であり、前述の実施の形態１と相違する点は、配線Ｍ１〜Ｍ５およびプラグＰ１〜Ｐ４の形成方法である。すなわち、本実施の形態３では、配線Ｍ１〜Ｍ５およびプラグＰ１〜Ｐ４をシングルダマシンまたはデュアルダマシンにより形成している。
【００６０】
本実施の形態３によるメタルフリンジ容量の製造方法を図２３〜図３３を用いて工程順に説明する。図２３〜図３３の各図（ａ）はメタルフリンジ容量の要部断面図、図２３〜図３３の各図（ｂ）は多層配線が形成される領域（多層配線領域）の要部断面図である。
【００６１】
まず、図２３に示すように、半導体基板１１の主面に、半導体装置を構成する種々の半導体素子（図示せず）を形成する。次に、半導体基板１１の主面上に第１層間絶縁膜１２を堆積し、第１層間絶縁膜１２の表面をＣＭＰ法により研磨する。次に、図示は省略するが、リソグラフィ技術およびドライエッチング技術を用いて第１層間絶縁膜１２を加工することによって、所定の箇所にコンタクトホールを形成した後、コンタクトホールの内部にプラグを埋め込む。
【００６２】
次に、半導体基板１１の主面上に絶縁膜１２ａを堆積した後、リソグラフィ技術およびドライエッチング技術を用いて絶縁膜１２ａを加工して、所定の箇所に第１配線溝１３を形成する。
【００６３】
次に、半導体基板１１の主面上に金属膜を堆積する。この金属膜は、例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）の単層または積層膜により形成されるバリア膜と、例えば電解メッキ法により形成される銅膜とで構成される。続いて、この金属膜の表面をＣＭＰ法により研磨して、第１配線溝１３の内部にこの金属膜を埋め込むことにより、１層目の配線Ｍ１を形成する。１層目の配線Ｍ１は、半導体基板１１の主面に形成された種々の半導体素子と電気的に接続される。このとき、メタルフリンジ容量の第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各下層電極部分を１層目の配線Ｍ１によって構成する。
【００６４】
次に、図２４に示すように、半導体基板１１の主面上に第１ストッパ絶縁膜１４および第２層間絶縁膜１５を順次堆積する。第１ストッパ絶縁膜１４は、絶縁膜１２ａおよび第２層間絶縁膜１５に対してエッチング選択比を有する材料で構成され、例えば炭素を含む酸化シリコン（ＳｉＣＯ）、または炭素を含む窒化シリコン（ＳｉＣＮ）などである。第２層間絶縁膜１５は、酸化シリコンよりも誘電率の低い絶縁材料からなり、例えば炭素を多く含む酸化シリコン（ＳｉＯＣ）などである。また、第１ストッパ絶縁膜１４にＳｉＣＯを使用する場合は、第２層間絶縁膜１５にＳｉＯＣよりも炭素の含有量が多い絶縁膜を使用する。以降に説明する第３層間絶縁膜１８、第４層間絶縁膜２０、および第５層間絶縁膜２２においても同様である。
【００６５】
次に、図２５に示すように、リソグラフィ技術およびドライエッチング技術を用いて第２層間絶縁膜１５を加工して、第２層間絶縁膜１５にビアホールＢ１を形成する。メタルフリンジ容量では、ビアホールＢ１は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の下層電極部分を構成する１層目の配線Ｍ１上に、１層目の配線Ｍ１の平面形状に倣って櫛状に形成されるが、ここでは、まだ、第１ストッパ絶縁膜１４が除去されていないので、ビアホールＢ１と１層目の配線Ｍ１とは接続されていない。同様に、多層配線領域では、ビアホールＢ１は１層目の配線Ｍ１上に形成されるが、ここでは、まだ、第１ストッパ絶縁膜１４が除去されていないので、ビアホールＢ１と１層目の配線Ｍ１とは接続されていない。
【００６６】
第２層間絶縁膜１５にビアホールＢ１を形成する際、第２層間絶縁膜１５下に形成した第１ストッパ絶縁膜１４を、第２層間絶縁膜１５のエッチングストッパとして用いているので、ビアホールＢ１と１層目の配線Ｍ１との合わせずれが生じても、ビアホールＢ１が第１ストッパ絶縁膜１４下の絶縁膜１２ａにまで形成されることはない。
【００６７】
次に、図２６に示すように、リソグラフィ技術およびドライエッチング技術を用いて第２層間絶縁膜１５を加工して、第２層間絶縁膜１５に第２配線溝ＭＵ２を形成する。メタルフリンジ容量が形成される領域には、上記第２配線溝ＭＵ２は形成しない。
【００６８】
次に、図２７に示すように、ドライエッチング技術を用いてビアホールＢ１の底部に露出した第１ストッパ絶縁膜１４を除去する。ビアホールＢ１と１層目の配線Ｍ１との合わせずれが生じても、第１ストッパ絶縁膜１４は絶縁膜１２ａに対してエッチング選択比を有する材料であるので、ビアホールＢ１が絶縁膜１２ａにまで形成されることはない。
【００６９】
次に、半導体基板１１の主面上に金属膜を堆積する。この金属膜は、例えば電解メッキ法により形成される銅である。続いて、図２８に示すように、この金属膜の表面をＣＭＰ法により研磨して、ビアホールＢ１および第２配線溝ＭＵ２の内部にこの金属膜を埋め込むことにより、ビアホールＢ１の内部にプラグＰ１を形成し、第２配線溝ＭＵ２の内部に２層目の配線Ｍ２を形成する。２層目の配線Ｍ２は、プラグＰ１を介して１層目の配線Ｍ１と電気的に接続される。このとき、メタルフリンジ容量では、第２配線溝ＭＵ２は形成されていないので、２層目の配線Ｍ２は形成されず、プラグＰ１のみが第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各下層電極部分を構成する１層目の配線Ｍ１と電気的に接続して形成される。
【００７０】
次に、前述の図２４〜図２８を用いて説明した工程を繰り返すことにより、図２９に示すように、半導体基板１１の主面上に順次堆積した第２ストッパ絶縁膜１７および第３層間絶縁膜１８にビアホールＢ２および第３配線溝ＭＵ３を形成し、ビアホールＢ２の内部にプラグＰ２を形成し、第３配線溝ＭＵ３の内部に３層目の配線Ｍ３を形成する。メタルフリンジ容量では、第３配線溝ＭＵ３は形成されないので、３層目の配線Ｍ３は形成されず、プラグＰ２のみが第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各プラグＰ１と電気的に接続して形成される。
【００７１】
同様に、半導体基板１１の主面上に順次堆積した第３ストッパ絶縁膜１９および第４層間絶縁膜２０にビアホールＢ３および第４配線溝ＭＵ４を形成し、ビアホールＢ３の内部にプラグＰ３を形成し、第４配線溝ＭＵ４の内部に４層目の配線Ｍ４を形成する。メタルフリンジ容量では、第４配線溝ＭＵ４は形成されないので、４層目の配線Ｍ４は形成されず、プラグＰ３のみが第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各プラグＰ２と電気的に接続して形成される。
【００７２】
次に、図３０に示すように、半導体基板１１の主面上に第４ストッパ絶縁膜２１および第５層間絶縁膜２２を順次堆積する。第４ストッパ絶縁膜２１は、第４層間絶縁膜２０および第５層間絶縁膜２２に対してエッチング選択比を有する材料で構成され、例えば炭素を含んだ酸化シリコン（ＳｉＣＯ）、または炭素を含んだ窒化シリコン（ＳｉＣＮ）などである。第５層間絶縁膜２２は、誘電率の低い絶縁材料からなり、例えば炭素を多く含む酸化シリコン（ＳｉＯＣ）などである。
【００７３】
次に、リソグラフィ技術およびドライエッチング技術を用いて第５層間絶縁膜２２を加工して、第５層間絶縁膜２２にビアホールＢ４を形成する。メタルフリンジ容量では、ビアホールＢ４は第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各プラグＰ３上に、プラグＰ３の平面形状に倣って櫛状に形成されるが、ここでは、まだ、第４ストッパ絶縁膜２１が除去されていないので、ビアホールＢ４とプラグＰ３とは接続されていない。同様に、多層配線領域では、ビアホールＢ４は４層目の配線Ｍ４上に形成されるが、ここでは、まだ、第４ストッパ絶縁膜２１が除去されていないので、ビアホールＢ４と４層目の配線Ｍ４とは接続されていない。
【００７４】
第５層間絶縁膜２２にビアホールＢ４を形成する際、第５層間絶縁膜２２下に形成した第４ストッパ絶縁膜２１を、第５層間絶縁膜２２のエッチングストッパとして用いているので、ビアホールＢ４と４層目の配線Ｍ４との合わせずれまたはビアホールＢ４とプラグＰ３との合わせずれが生じても、ビアホールＢ４が第４ストッパ絶縁膜２１下の第４層間絶縁膜２０にまで形成されることはない。
【００７５】
次に、図３１に示すように、リソグラフィ技術およびドライエッチング技術を用いて第５層間絶縁膜２２を加工して、第５層間絶縁膜２２に第５配線溝２４を形成する。
【００７６】
次に、図３２に示すように、ドライエッチング技術を用いてビアホールＢ４の底部に露出した第４ストッパ絶縁膜２１を除去する。ビアホールＢ４と４層目の配線Ｍ４との合わせずれまたはビアホールＢ４とプラグＰ３との合わせずれが生じても、第４ストッパ絶縁膜２１は、第４層間絶縁膜２０に対してエッチング選択比を有する材料であるので、ビアホールＢ４が第４層間絶縁膜２０にまで形成されることはない。
【００７７】
次に、半導体基板１１の主面上に金属膜を堆積する。この金属膜は、例えば電解メッキ法により形成される銅である。続いて、図３３に示すように、この金属膜の表面をＣＭＰ法により研磨して、ビアホールＢ４および第５配線溝２４の内部にこの金属膜を埋め込むことにより、ビアホールＢ４の内部にプラグＰ４を形成し、第５配線溝２４の内部に５層目の配線Ｍ５を形成する。多層配線領域では、５層目の配線Ｍ５は、プラグＰ４を介して４層目の配線Ｍ４と電気的に接続される。メタルフリンジ容量では、第１電極ＥＤ１および第２電極ＥＤ２の櫛状の各上層電極部分を５層目の配線Ｍ５によって構成し、５層目の配線Ｍ５は、プラグＰ４を介してプラグＰ３と電気的に接続される。
【００７８】
その後、半導体基板１１の主面上をパッシベーション膜で覆うことにより、半導体基板１１の主面に半導体装置が略完成するが、その図示および説明は省略する。
【００７９】
このように、本実施の形態３では、ダマシンプロセスで形成する場合であっても、多層配線領域におけるビアホールの形成と、メタルフリンジ容量領域におけるビアホールの形成を同時に行なうことができるので、製造工程が増加することがない。
【００８０】
また、前述の実施の形態１、２と同様に、メタルフリンジ容量の寸法ばらつきおよび合わせずれに起因する容量値のばらつきを低減することができる。
【００８１】
（実施の形態４）
本実施の形態４によるメタルフリンジ容量の容量値を変更する方法を図３４〜図３８を用いて説明する。図３４はメタルフリンジ容量の容量値を変更する第１の方法を説明するためのメタルフリンジ容量の最上層配線（上層電極部分）の要部平面図、図３５は図３４のＣ−Ｃ′線に沿った要部断面図、図３６は図３４のＤ−Ｄ′線に沿った要部断面図、図３７はメタルフリンジ容量の容量値を変更する第１の方法を説明するためのメタルフリンジ容量の最上層配線（上層電極部分）の要部平面図である。また、図３８はメタルフリンジ容量の容量値を変更する第２の方法を説明するためのメタルフリンジ容量の最上層配線（上層電極部分）の要部平面図である。
【００８２】
まず、図３４〜図３７を用いてメタルフリンジ容量の容量値を変更する第１の方法を説明する。
【００８３】
図３４〜図３６に示すように、メタルフリンジ容量は、例えば前述の実施の形態１において説明したように、第１電極ＥＤ１と第２電極ＥＤ２とから構成され、第１電極ＥＤ１と第２電極ＥＤ２とは、層間絶縁膜３を挟んで対向するように配置されている。また、第１電極ＥＤ１は、１層目の配線Ｍ１（第１下層電極部分）、プラグＰ１、プラグＰ２、プラグＰ３、プラグＰ４、および５層目の配線Ｍ５（第１上層電極部分）を積層した複数（３本）の櫛歯部分と、これらを繋ぐ１層目の配線Ｍ１、プラグＰ１、プラグＰ２、プラグＰ３、プラグＰ４、および５層目の配線Ｍ５を積層した連結部分とから構成されている。
【００８４】
しかし、これに対して、第２電極ＥＤ２では、複数（３本）の櫛歯部分は、１層目の配線Ｍ１（第２下層電極部分）、プラグＰ１、プラグＰ２、プラグＰ３、プラグＰ４、および５層目の配線Ｍ５（第２上層電極部分）を積層することにより形成されているが、連結部分は、５層目の配線Ｍ５（第２上層電極部分）のみで形成されている。
【００８５】
従って、フォトリソグラフィ技術およびドライエッチング技術を用いて５層目の配線Ｍ５を加工する際のレジストパターンのレイアウトを変更することによって、連結部分に繋がる櫛歯部分の数を増減させることができる。これにより、メタルフリンジ容量の容量値を容易に変更することができる。
【００８６】
例えば図３７（ａ）に示すように、第２電極ＥＤ２の全ての複数（３本）の櫛歯部分を連結部分に接続することにより、最も大きい容量値を得ることができる。しかし、図３７（ｂ）に示すように、５層目の配線Ｍ５を加工する際のレジストパターンのレイアウトを変更することによって、１本の櫛歯部分を接続しない連結部分を有する第２電極ＥＤ２を形成することができる。同様に、図３７（ｃ）に示すように、５層目の配線Ｍ５を加工する際のレジストパターンのレイアウトを変更することによって、２本の櫛歯部分を接続しない連結部分を有する第２電極ＥＤ２を形成することができる。これにより、容量値の異なるメタルフリンジ容量を容易に形成することができる。
【００８７】
次に、図３８を用いてメタルフリンジ容量の容量値を変更する第２の方法を説明する。
【００８８】
前述の第１の方法と同様に、第１電極ＥＤ１は、１層目の配線Ｍ１（第１下層電極部分）、プラグＰ１、プラグＰ２、プラグＰ３、プラグＰ４、および５層目の配線Ｍ５（第１上層電極部分）を積層した複数（３本）の櫛歯部分と、これらを繋ぐ１層目の配線Ｍ１、プラグＰ１、プラグＰ２、プラグＰ３、プラグＰ４、および５層目の配線Ｍ５を積層した連結部分とから構成されている。また、第２電極ＥＤ２は、１層目の配線Ｍ１（第２下層電極部分）、プラグＰ１、プラグＰ２、プラグＰ３、プラグＰ４、および５層目の配線Ｍ５（第２上層電極部分）を積層した複数（３本）の櫛歯部分と、５層目の配線Ｍ５（第２上層電極部分）からなる連結部分とから構成されている。
【００８９】
前述した第１の方法と異なる点は、第２電極ＥＤ２の５層目の配線Ｍ５からなる上層電極部分の櫛歯部分と連結部分との間をメタルフューズ溶断により切断して、一部の櫛歯部分を連結部分から切り離すことにより、メタルフリンジ容量の容量値を変更することである。例えば図３８に示すように、まず、第２電極ＥＤ２の連結部分に全ての複数（３本）の櫛歯部分が繋がった５層目の配線からなる第２上層電極部分を形成する。次に、必要に応じて、その連結部分から１本または２本の櫛歯部分をメタルフューズ溶断により切断して、メタルフリンジ容量の容量値を変更する。
【００９０】
（実施の形態５）
本実施の形態５によるメタルフリンジ容量の要部断面図を図３９に示す。本実施の形態５によるメタルフリンジ容量の平面図は、前述した実施の形態１の図１と同様であり、本実施の形態５による図１のＡ−Ａ′線に沿った要部断面図は図２と同様である。図３９は、図１のＢ−Ｂ′線に沿った要部断面図である。
【００９１】
前述した実施の形態１によるメタルフリンジ容量では、プラグＰ１、プラグＰ２、プラグＰ３、およびプラグＰ４の平面第１方向（Ｘ方向）の幅を平面第２方向（Ｙ方向）の幅よりも大きく形成していた。これに対し、本実施の形態５によるメタルフリンジ容量では、プラグＰ１、プラグＰ２、プラグＰ３、およびプラグＰ４の口径を、多層配線領域のプラグの口径と同様としている。これによって、前述した実施の形態１と比較して、全体の容量値は低下するものの、異なる平面形状のコンタクトホールを用意する必要が無いため、メタルフリンジ容量のレイアウト設計を容易にすることができる。また、前述した実施の形態１〜４と同様に、メタルフリンジ容量の寸法ばらつきおよび合わせずれに起因する容量値のばらつきを低減することができる。
【００９２】
図４０に、本実施の形態５によるメタルフリンジ容量の変形例を示す。図４０も図３９と同様に、図１のＢ−Ｂ′線に沿った要部断面図である。この変形例では、一部の配線層において、プラグＰ１、プラグＰ２、プラグＰ３、およびプラグＰ４の口径を、多層配線領域のプラグの口径と同様としている（図４０では、プラグＰ３およびプラグＰ４に適用）。この場合も図３９に示したメタルフリンジ容量と同様の効果を得ることができる。
【００９３】
また、図４０に示したメタルフリンジ容量の思想では、配線層毎にプラグＰ１、プラグＰ２、プラグＰ３、およびプラグＰ４の口径が設定できるので、必要とされる容量値に応じたメタルフリンジ容量のレイアウト設計を容易にすることができる。例えば多層配線領域の各配線層を形成する際に、下層はプラグの口径が小さく、上層はプラグの口径が大きい設計ルールであった場合を考える。この場合、メタルフリンジ容量領域では、下層のプラグの対向面積を大きくするため、下層のプラグには平面第１方向（Ｘ方向）の幅を大きくしたものを使用する。そして、上層のプラグは元々対向面積が比較的大きく、特別にその平面第１方向（Ｘ方向）の幅を大きくする必要がないので、上層のプラグには多層配線領域のプラグと同様のものを使用する。このように、図４０に示したメタルフリンジ容量では、図３９に示したメタルフリンジ容量と比較して、メタルフリンジ容量のレイアウト設計の自由度を向上させることができる。
【００９４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００９５】
例えば、本発明の実施の形態では、本発明を半導体装置に適用した場合について説明しているが、配線基板に適用できることは勿論である。
【産業上の利用可能性】
【００９６】
本発明は、容量素子を内蔵する半導体装置に適用することができる。
【符号の説明】
【００９７】
１  半導体基板
２  第１層間絶縁膜
３  絶縁膜
４  第２層間絶縁膜
５  第１ストッパ絶縁膜
６  第３層間絶縁膜
７  第２ストッパ絶縁膜
８  第４層間絶縁膜
９  第３ストッパ絶縁膜
１０  第５層間絶縁膜
１１  半導体基板
１２  第１層間絶縁膜
１２ａ  絶縁膜
１３  第１配線溝
１４  第１ストッパ絶縁膜
１５  第２層間絶縁膜
１７  第２ストッパ絶縁膜
１８  第３層間絶縁膜
１９  第３ストッパ絶縁膜
２０  第４層間絶縁膜
２１  第４ストッパ絶縁膜
２２  第５層間絶縁膜
２４  第５配線溝
Ｂ１，Ｂ２，Ｂ３，Ｂ４  ビアホール
ＥＤ１  第１電極
ＥＤ２  第２電極
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５  配線
ＭＬ  金属膜
ＭＵ２  第２配線溝
ＭＵ３  第３配線溝
ＭＵ４  第４配線溝
Ｐ１，Ｐ２，Ｐ３，Ｐ４  プラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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