(57)【要約】【課題】同一半導体チップ内に形成されたＮチャネルパワーＴＤＭＯＳトランジスタとＰチャネルパワーＴＤＭＯＳトランジスタの双方のオン電流に対するオン抵抗の低減を図る。【解決手段】ＮチャネルパワーＴＤＭＯＳトランジスタ用トレンチ４の長辺側とＰチャネルＴＤＭＯＳトランジスタ用トレンチ４の長辺側を４５°傾けて形成する。これによりＮチャネル側のトレンチ４の長辺側の側壁を（１００）面とし、Ｐチャネル側のトレンチ４の長辺側の側壁を（１１０）面として、Ｎチャネル側の電流担体である電子及びＰチャネル側の電流担体である正孔の移動度を高くする。移動度を高くすることによりチャネル部分の導電率を高める。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板を準備して、
前記半導体基板の表面から所定の領域に、Ｎ型ウエル層とＰ型ウエル層を形成する工程と、
前記Ｎ型ウエル層内にＰ型ボディ層を、前記Ｐ型ウエル層内にＮ型ボディ層をそれぞれ形成する工程と、
前記Ｐ型ボディ層の表面から前記Ｎ型ウエル層内まで、及び前記Ｎ型ボディ層の表面からから前記Ｐ型ウエル層内まで延在するトレンチを形成する工程と、
前記トレンチの底部のＮ型ウエル層内にＮ型埋め込みドリフト層を、該トレンチの底部のＰ型ウエル層内にＰ型埋め込みドリフト層を形成する工程と、
前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記Ｎ型埋め込みドリフト層内にＮ＋型ドレイン層を、前記Ｐ型埋め込みドリフト層内にＰ＋型ドレイン層を形成する工程と、を有し、前記Ｐ型ボディ層に形成されたトレンチ側壁の結晶面が（１００）面からなり、前記Ｎ型ボディ層に形成されたトレンチ側壁の結晶面が（１１０）面からなることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜をシリコン熱酸化膜を介してＣＶＤ法により形成することにより、（１００）面上と（１１０）面上の該ゲート絶縁膜の膜厚差を小さくすることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ゲート絶縁膜の形成が２段階で行われ、第１段階は前記Ｎ型ボディ層に形成されたトレンチ内をシリコン窒化膜で被覆して前記Ｐ型ボディ層に形成されたトレンチ内にのみシリコン酸化膜を形成し、第２段階はシリコン窒化膜を除去して半導体基板全面にシリコン酸化膜を形成することにより、該Ｐ型ボディ層に形成されたトレンチ側壁と該Ｎ型ボディ層に形成されたトレンチ側壁の前記ゲート絶縁膜が同程度の膜厚となることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
半導体基板の表面から所定の領域に形成されたＮ型ウエル層及びＰ型ウエル層と、
前記Ｎ型ウエル層内に形成されたＰ型ボディ層及び前記Ｐ型ウエル層内に形成されたＮ型ボディ層と、
前記Ｐ型ボディ層から前記Ｎ型ウエル層まで、及び前記Ｎ型ボディ層から前記Ｐ型ウエル層まで延在して形成されたトレンチと、
前記トレンチの底部のＮ型ウエル層内に形成されたＮ型埋め込みドリフト層及び該トレンチの底部のＰ型ウエル層内に形成されたＰ型埋め込みドリフト層と、
前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
前記Ｎ型埋め込みドリフト層内に形成されたＮ＋型ドレイン層及び前記Ｐ型埋め込みドリフト層内に形成されたＰ＋型ドレイン層と、を有するＮチャネルパワートレンチＤＭＯＳ及びＰチャネルパワートレンチＤＭＯＳを有し、前記ＮチャネルパワートレンチＤＭＯＳのトレンチ側壁の結晶面が（１００）面からなり、前記ＰチャネルパワートレンチＤＭＯＳのトレンチ側壁の結晶面が（１１０）面からなることを特徴とする半導体装置。
【請求項５】
前記ゲート絶縁膜の膜厚が前記ＮチャネルパワートレンチＤＭＯＳのトレンチ側壁並びに前記ＰチャネルパワートレンチＤＭＯＳのトレンチ側壁において同程度の膜厚である事を特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ＮチャネルパワートレンチＤＭＯＳ用トレンチの長辺と前記ＰチャネルパワートレンチＤＭＯＳ用トレンチの長辺の内のいずれかが、半導体チップの端面と平行または垂直に形成され、他方がそれに対して４５°の角度を有して形成されていることを特徴とする請求項４または請求項５に記載の半導体装置。
【請求項７】
前記４５°の角度からなるトレンチを有するパワートレンチＤＭＯＳのソース電極及びドレイン電極と層間絶縁膜に形成されたビアホールを介して接続されたソース配線及びドレイン配線が、前記半導体チップの端面に対して平行または垂直方向に形成されていることを特徴とする請求項４乃至請求項６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に低オン抵抗化されたＮチャネルパワートレンチＤＭＯＳトランジスタとＰチャネルパワートレンチＤＭＯＳトランジスタを混載する半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、ＴＤＭＯＳトランジスタが含まれる。ＤＭＯＳとはＤｏｕｂｌｅ―Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＴＤＭＯＳとは、ＤＭＯＳの内、電流がトレンチ内のゲート電極直下の半導体層（チャネル）を半導体基板の表面側から下側に向かい、縦方向に流れるものである。ＴＤＭＯＳトランジスタは、ドライバー回路等に広く採用されている。
【０００３】
ＴＤＭＯＳトランジスタは、半導体基板内にトレンチを形成しトレンチ内にチャネルを形成しているので、半導体基板の表面にチャネルを形成する横型のＭＯＳトランジスタに比し、同じ面積の半導体基板を利用して、大きな電流を流す事ができる。従って、今後、ＴＤＭＯＳトランジスタのパワー系トランジスタへの採用は、益々増加していくものと予想される。
【０００４】
パワーＴＤＭＯＳトランジスタにおいては、高いドレイン−ソース間絶縁破壊電圧が要求されるが同時に低オン抵抗が要求される。一般に、ゲートチャネル近傍に高濃度ドレイン層を配置した場合、高電位のドレインが薄いゲート絶縁膜を介してゲート電極と対峙していることからチャネル側に空乏層が拡がりにくく、ドレイン−ソース間の絶縁破壊が、半導体基板の比抵抗と無関係に、空乏層の拡がりにくいドレイン近傍のチャネル領域で起こり、ドレイン−ソース間の絶縁破壊電圧は低いものになる。
【０００５】
この対策として、いわゆるオフセットゲート構造が採用されている。即ち、高濃度ドレイン層とチャネルの間に低濃度ドレイン層であるドリフト層を挟み込み空乏層を拡げ高い絶縁破壊電圧を確保している。
【０００６】
このようにドレイン−ソース間の絶縁破壊電圧改善を図る一方で、低オン抵抗化を図る方法については多数の先行技術文献が存在するが、以下の特許文献１や特許文献２にも記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平９−２２３７９３号公報
【特許文献２】特開２００９−１３５３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
パワーＴＤＭＯＳトランジスタのオン抵抗は、配線電極の抵抗も含め種々の抵抗から構成されるが、その中でもオフセットゲート構造の低濃度ドリフト層の抵抗が大きく、前記特許文献１等のように、オン抵抗低減の為の種々の対策が採られている。しかし、ゲート電極に電圧を印加してトランジスタにオン電流を流す場合、ゲート電極直下のボディ層に形成されるチャネル部分も抵抗成分を構成する事から、係るチャネル部分の抵抗を下げる事ができれば、更にオン抵抗を低減する事ができる。チャネル部分の抵抗を如何にして低減するかが課題となる。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体基板を準備して、前記半導体基板の表面から所定の領域に、Ｎ型ウエル層とＰ型ウエル層を形成する工程と、前記Ｎ型ウエル層内にＰ型ボディ層を、前記Ｐ型ウエル層内にＮ型ボディ層をそれぞれ形成する工程と、前記Ｐ型ボディ層の表面から前記Ｎ型ウエル層内まで、及び前記Ｎ型ボディ層の表面からから前記Ｐ型ウエル層内まで延在するトレンチを形成する工程と、前記トレンチの底部のＮ型ウエル層内にＮ型埋め込みドリフト層を、該トレンチの底部のＰ型ウエル層内にＰ型埋め込みドリフト層を形成する工程と、前記トレンチ内にゲート絶縁膜を介してゲート電極を形成する工程と、前記Ｎ型埋め込みドリフト層内にＮ＋型ドレイン層を、前記Ｐ型埋め込みドリフト層内にＰ＋型ドレイン層を形成する工程と、を有する半導体装置の製造方法であって、前記Ｐ型ボディ層に形成されたトレンチ側壁の結晶面が（１００）面からなり、前記Ｎ型ボディ層に形成されたトレンチ側壁の結晶面が（１１０）面からなることを特徴とする。
【００１０】
また、本発明の半導体装置の製造方法は、前記ゲート絶縁膜をシリコン熱酸化膜を介してＣＶＤ法により形成することにより、（１００）面上と（１１０）面上の該ゲート絶縁膜の膜厚差を小さくすることを特徴とする。
【００１１】
また、本発明の半導体装置の製造方法は、前記ゲート絶縁膜の形成が２段階で行われ、第１段階は前記Ｎ型ボディ層に形成されたトレンチ内をシリコン窒化膜で被覆して前記Ｐ型ボディ層に形成されたトレンチ内にのみシリコン酸化膜を形成し、第２段階はシリコン窒化膜を除去して半導体基板全面にシリコン酸化膜を形成することにより、該Ｐ型ボディ層に形成されたトレンチ側壁と該Ｎ型ボディ層に形成されたトレンチ側壁の前記ゲート絶縁膜が同程度の膜厚となることを特徴とする。
【００１２】
また、本発明の半導体装置は、半導体基板の表面から所定の領域に形成されたＮ型ウエル層及びＰ型ウエル層と、前記Ｎ型ウエル層内に形成されたＰ型ボディ層及び前記Ｐ型ウエル層内に形成されたＮ型ボディ層と、前記Ｐ型ボディ層から前記Ｎ型ウエル層まで、及び前記Ｎ型ボディ層から前記Ｐ型ウエル層まで延在して形成されたトレンチと、前記トレンチの底部の前記Ｎ型ウエル層内に形成されたＮ型埋め込みドリフト層及び該トレンチの底部の前記Ｐ型ウエル層内に形成されたＰ型埋め込みドリフト層と、前記トレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記Ｎ型埋め込みドリフト層内に形成されたＮ＋型ドレイン層及び前記Ｐ型埋め込みドリフト層内に形成されたＰ＋型ドレイン層と、を有するＮチャネル及びＰチャネルパワートレンチＤＭＯＳを含む半導体装置であって、前記ＮチャネルパワートレンチＤＭＯＳのトレンチ側壁の結晶面が（１００）面からなり、前記ＰチャネルパワートレンチＤＭＯＳのトレンチ側壁の結晶面が（１１０）面からなることを特徴とする。
【００１３】
また、本発明の半導体装置は、前記ゲート絶縁膜の膜厚が前記ＰチャネルパワートレンチＤＭＯＳのトレンチ側壁並びに前記ＮチャネルパワートレンチＤＭＯＳのトレンチ側壁において同等の厚みであることを特徴とする。
【００１４】
また、本発明の半導体装置は、前記ＮチャネルパワートレンチＤＭＯＳ用トレンチの長辺と前記ＰチャネルパワートレンチＤＭＯＳ用トレンチの長辺の内のいずれかが、半導体チップの端面と平行または垂直に形成され、他方がそれに対して４５°の角度を有して形成されていることを特徴とする。
【００１５】
また、本発明の半導体装置は、前記４５°の角度からなるトレンチを有するパワートレンチＤＭＯＳのソース電極及びドレイン電極と層間絶縁膜に形成されたビアホールを介して接続されたソース配線及びドレイン配線が、前記半導体チップの端面に対して水平または垂直方向に形成されていることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、同一半導体基板に形成されたＮチャネルパワートレンチＤＭＯＳトランジスタとＰチャネルパワートレンチＤＭＯＳトランジスタのそれぞれのチャネル抵抗を低減する事により、それぞれのトランジスタのオン抵抗の低減を図る事ができる。
【図面の簡単な説明】
【００１７】
【図１】トレンチＤＭＯＳトランジスタの平面図である。
【図２】Ｎチャネル型トレンチＤＭＯＳトランジスタの断面図である。
【図３】Ｐチャネル型トレンチＤＭＯＳトランジスタの断面図である。
【図４】シリコン単結晶の面方位を示す概略図である。
【図５】本発明の実施形態における半導体装置の製造方法を示す概略図である。
【図６】本発明の実施形態における半導体装置の製造方法を示す平面図である。
【図７】本発明の実施形態における半導体装置の製造方法を示す平面図である。
【図８】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図９】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【図１１】本発明の実施形態における半導体装置の製造方法を示す断面図である。
【発明を実施するための形態】
【００１８】
本発明の実施形態について、以下に、図１〜図７を参酌して説明する。
図１は第１層配線電極であるソース電極１２及びドレイン電極１３が形成された状態でのパワートレンチＤＭＯＳトランジスタの概略の平面図を示している。トレンチ４の側壁にはゲート電極７が形成されている。また、トレンチ４の中心線に沿ってドレイン電極１３が、トレンチ４の両側にソース電極１２が形成されている。
【００１９】
図２及び図３は図１のＸ−Ｘ線での断面図を示している。図２はＮチャネルパワーＴＤＭＯＳトランジスタ、図３はＰチャネルパワーＴＤＭＯＳトランジスタの場合の断面図である。両者は各構成の不純物の導電型が逆になっているだけなので、図２に基づいてオン電流の経路とそれに対する抵抗について考察する。
【００２０】
トレンチ４の両側壁に形成されたゲート電極７に正電位が与えられると、ゲート電極７の直下のＰ型ボディ層３ａのゲート絶縁膜５との界面にＮ型反転層が形成されチャネルができる。この状態でソース電極１２からＮ＋型ソース層９ａを通り、チャネルを経由してＮ型埋め込みドリフト層６ａに電子電流が流れ込む。Ｎ型埋め込みドリフト層６ａに流れ込んだ電子電流はＮ＋型ドレイン層８ａに流れドレイン電極１３に達する。即ちドレイン電極１３から逆のルートを経由してソース電極１２にオン電流が流れる。
【００２１】
この場合、オン電流に対する１番大きな抵抗は、ドレイン−ソース間絶縁破壊電圧を確保するために、低濃度で形成されたＮ型埋め込みドリフト層６ａの抵抗である。オン抵抗を高くしないためには、所望のドレイン−ソース間絶縁破壊電圧が確保できるのならＮ型埋め込みドリフト層６ａの不純物濃度をできるだけ高めておく事が重要である。例えば、Ｐ型ボディ層３ａ底部からのＮ＋型ドレイン層８ａまでのＮ型埋め込みドリフト層６ａの距離が１μｍの時、ドレイン−ソース間の絶縁破壊電圧１０Ｖを確保できるＮ型埋め込みドリフト層６ａの不純物濃度ＮＢは概略以下の計算で求められる。
【００２２】
空乏層の幅をＷ、シリコン基板の誘電率をε、電子の電荷量をｑとするとＷ≒√（２ε×５／ｑＮＢ）となる。Ｗ＝１×１０−６ｍ、ε＝８．８５４×１０−１２Ｃ２／Ｎ・ｍ２、ｑ＝１．６×１０−１９Ｃを代入して計算するとＮＢ≒２．７×１０２０／ｍ３になる。即ち、Ｎ型埋め込みドリフト層６ａの不純物濃度をこの程度にしておけば、印加電圧１０Ｖのとき、空乏層が１μｍまで拡がりドレイン−ソース間絶縁破壊電圧１０Ｖを確保できる。一方で通常動作状態では、Ｎ型埋め込みドリフト層６ａの不純物濃度をドレイン−ソース間絶縁破壊電圧との関係でぎりぎりの値まで高めているのでオン抵抗も最適にする事ができ、ドレイン−ソース間絶縁破壊電圧とオン抵抗のバランスを取る事ができる。
【００２３】
Ｎ+型ドレイン層８ａ及びＮ＋型ソース層９ａは高濃度層であり、ソース電極１２及びドレイン電極１３は低抵抗なので、オン電流に対する次に大きな抵抗は、Ｐ型ボディ層３ａのゲート絶縁膜５との界面に形成されたチャネルとなるＮ型反転層の抵抗である。Ｎ型反転層の電子濃度をｎ、Ｎ型反転層中での電子の移動度をμ、電子の電荷をｑとすればＮ型反転層であるチャネルの導電率σ＝ｑｎμで表す事ができる。即ち、チャネル部分のオン電流に対する抵抗を下げようとした場合、チャネル内の電子濃度ｎを高くするか、チャネル内の電子の移動度μを高くする必要がある。
【００２４】
チャネルであるＮ型反転層を構成するのは、Ｐ型ボディ層３ａ内の少数キャリアである電子である。Ｐ型ボディ層３ａ内では多数キャリアはアクセプタ濃度ＮＡで決まる正孔である。また、Ｐ型ボディ層３ａ内では少数キャリアの電子濃度ｎと多数キャリアである正孔濃度ｐの積は半導体の種類と温度により決まる一定値になる。そうすると、チャネルとなるＮ型反転層の電子濃度ｎを高くしてチャネルの導電率を高くしようとすればアクセプタ濃度ＮＡで決まる多数キャリアである正孔濃度ｐを低くしなければならない。しかし、チャネルとなるＰ型ボディ層３ａの不純物濃度はＴＤＭＯＳトランジスタの閾値電圧値等を決定するものであり、必要以上に低下させる事ができず限度がある。
【００２５】
次に、導電率σを高める事ができる移動度μについて検討する。シリコン基板中の電子の移動度μは、その有効質量が正孔の有効質量に比べ小さいこと等から正孔の移動度μの数倍あるということは言われているが、シリコン基板の面方位によっても大きく異なる。電子は（１１０）面より（１００）面の方で移動度が高い傾向がある。逆に正孔は（１００）面より（１１０）面での移動度が高い。この性質を利用して同一シリコン基板にＮチャネルパワーＴＤＭＯＳトランジスタとＰチャネルパワーＴＤＭＯＳトランジスタを混載し、それぞれのトランジスタのオン抵抗の低減を図ったのが本発明の特徴である。
【００２６】
半導体シリコン結晶はダイヤモンド形の結晶構造を有しており、図４にその立方体形状を有する単位胞を示している。ｘｙｚ座標で各座標軸に立方体の1辺を配置した場合、図４の左側の図に示すｘ軸を垂直に切り、ｙ軸及びｚ軸に平行な斜線を施した面が（１００）面になる。ｙ軸を垂直に切り、ｘ軸及びｚ軸に平行な面や、ｚ軸を垂直に切り、ｘ軸、ｙ軸に平行な面も（１００）面に準じる面となる。また、図４の右側の図に示す立方体の対角線を含む面でｘ軸及びｙ軸を垂直に切り、ｚ軸と平行な斜線を施した面が（１１０）面になる。立方体のもう1つの対角線を含む面でｚ軸がその1辺となり、ｘ軸及びｙ軸を垂直に切る面も（１１０）面に準じる面となる。（１００）面と（１１０）面とは図４から分かるように４５°の角度を有している。
【００２７】
図５（Ａ）は本発明の実施形態を示すトレンチ４を、半導体ウエハの表面から見た平面図で示している。図５（Ａ）の左側の図は、一般に広く採用されているオリフラ（オリエンテーション  フラット）が（１１０）面からなる（１００）面を持つ半導体ウエハにトレンチ４を形成している様子を示している。図の左側のオリフラに対して４５°の角度をもって形成されたトレンチ４の長辺方向の側壁が（１００）面となる。また、図の右側のオリフラと垂直方向の長辺を持つトレンチ４の側壁は（１１０）面となる。
【００２８】
そうすると、図の左側のオリフラに対して４５°の角度をもち、側壁が（１００）面からなるトレンチ４にＮチャネルパワーＴＤＭＯＳトランジスタを形成することにより、（１１０）面に形成する場合に比し、オン電流に対するチャネル部分の抵抗を低くする事ができる。同様にして、図の右側のオリフラに対して垂直な長辺を有し、側壁が（１１０）面を持つトレンチ４にＰチャネルパワーＴＤＭＯＳトランジスタを形成することにより、（１００）面に形成する場合に比し、オン電流に対するチャネル部分の抵抗を低くする事ができる。
【００２９】
図５（Ａ）の右側の図はオリフラが（１００）面からなる（１００）面を持つ半導体ウエハの場合を示している。この場合は、図５（Ａ）の左側の図の場合と異なり、図の左側にオリフラと４５°の角度をもち、その側壁が（１１０）面からなるトレンチ４が形成され、図の右側にオリフラと長辺が垂直となる、その側壁が（１００）面からなるトレンチ４が形成されている。この場合は図の左側のオリフラと４５°の角度をもち、その側壁が（１１０）面になるトレンチ４にＰチャネルパワーＴＤＭＯＳトランジスタを形成し、図の右側のオリフラに垂直な、側壁が（１００）面を有するトレンチ４にＮチャネルパワーＴＤＭＯＳトランジスタを形成することにより、両トランジスタのチャネル抵抗を低くする事ができる。
【００３０】
図５（Ｂ）に図５（Ａ）に示すトレンチ４部分の断面図を示す。図５（Ｂ）の左側の図はトレンチ４の側壁が（１００）面からなり、ＮチャネルパワーＴＤＭＯＳトランジスタが形成されている。図５（Ｂ）の右側の図はトレンチ４の側壁が（１１０）面からなり、ＰチャネルパワーＴＤＭＯＳトランジスタが形成されている。ゲート電極７に適切な電位を与えることにより、（１００）面のＰ型ボディ層３ａのゲート絶縁膜５との界面にはＮ型反転層からなる低抵抗のチャネルが形成され、（１１０）面のＮ型ボディ層３ｂにはＰ型反転層からなる低抵抗のチャネルが形成される。
【００３１】
図６、図７に、ソース層と接続されている複数のソース電極１２、ドレイン層と接続されている複数のドレイン電極１３、ソース電極１２と層間絶縁膜に形成されたビアホール１４を介して接続されるソース電極１２の本数より少ない本数の複数のソース配線１６及びドレイン電極１３と層間絶縁膜に形成されたビアホール１４を介して接続されるドレイン電極１３の本数より少ない本数の複数のドレイン配線１５を示している。
【００３２】
図６はトレンチ４がオリフラと平行に形成されているパワーＴＤＭＯＳトランジスタの例を示している。ソース電極１２及びドレイン電極１３はトレンチ４に平行に形成される。複数のソース電極１２、ドレイン電極１３は配線のオン抵抗低減のため層間絶縁膜に形成されたビアホール１４を介して、より太いソース配線１６、ドレイン配線１５に接続される。この場合、配列のやり易さの点から、図６に示されるように、ソース電極１２等とソース配線１６等は直角となるように配列される。
【００３３】
図７は、図５に示すトレンチ４がオリフラと４５°の角度をもって形成されているパワーＴＤＭＯＳトランジスタの例を示している。この場合も、配列のやり易さの点から言えば、図６の場合と同様に、ソース電極１２等とソース配線１６等は直角になるように配列すべきことになる。しかし、ソース電極１２等より太いソース配線１６等で均等な電流経路を確保しようとした場合、同一の長さからなる太いソース配線１６や太いドレイン配線１５を、ソース電極１２等と４５°の角度に形成して、オリフラに垂直または平行な配置とした方が有利である。また、半導体ウエハの面積利用率も高くなる。このように、ソース配線１６等を配列したのが本発明のもう１つの特徴である。
【００３４】
それでは本発明の実施形態の半導体装置の製造方法について、以下に図８〜図１１を参酌して説明する。トレンチ４の形成パターン及びオリフラと４５°の角度からなるトレンチ４を有するソース配線１６等の配列パターンが異なる点を除いて、通常のパワーＴＤＭＯＳトランジスタを含む半導体装置の製造方法とほぼ同じである。
【００３５】
先ず、図８に示すように、Ｐ半導体基板１の所定の領域に、所定の工程を経て、窒化膜等をマスクとして素子分離酸化膜ＬＯを形成する。次に、その表面の所定の領域にＮ型ウエル層２ａ及びＰ型ウエル層２ｂを、それぞれリン等やボロン等をイオン注入し高温炉でドライブインすることにより形成する。次に、Ｎ型ウエル層２ａ内にボロン等をイオン注入し、またＰ型ウエル層２ｂ内にリン等をイオン注入してから高温炉でドライブインして、それぞれＰ型ボディ層３ａ、Ｎ型ボディ層３ｂを形成する。
【００３６】
次に、レジストマスク等によりＰ半導体基板１を異方性ドライエッチングして、Ｐ型ボディ層３ａからＮ型ウエル層２ａ内まで延在するトレンチ４を形成する。同時にＮ型ボディ層３ｂからＰ型ウエル層２ｂ内まで延在するトレンチ４も形成する。この場合のトレンチ４のＰ半導体基板１の表面から見たパターンが、図５（Ａ）に示すように、いずれかのトレンチ４がオリフラに対して４５°傾斜し、他方がオリフラに垂直または平行に形成されるのが本実施形態の特徴である。なお、トレンチ４の幅及び深さは所望のドレイン−ソース間絶縁破壊電圧に応じた幅で形成する。本実施形態では、トレンチ４は深さ１μｍ、幅１．５μｍ程度に形成した。
【００３７】
次に、所定の膜厚からなるゲート絶縁膜５を形成する。この場合、Ｐ半導体基板１を熱酸化のみで形成した場合（１００）面に比し（１１０）面では酸化膜厚が厚くなる。そこで、熱酸化膜の膜厚を数ｎｍ程度として大半はＣＶＤ法によりシリコン酸化膜等を形成し、両面方位による膜厚差の低減を図る。本実施形態ではトータル２０ｎｍ程度のゲート絶縁膜を形成した。
【００３８】
または、２段階熱酸化法を採用して両面方位の膜厚差の改善を図る。即ち、第１段階ではＰチャネルパワーＴＤＭＯＳ用トレンチ内をシリコン窒化膜で被覆し、ＮチャネルパワーＴＤＭＯＳ用トレンチ内にのみにシリコン酸化膜を成長させる。次に、シリコン窒化膜を除去し、ＮチャネルパワーＴＤＭＯＳ用トレンチ内とＰチャネルパワーＴＤＭＯＳ用トレンチ内の双方に熱酸化膜を生成し、結果的に両トレンチ内のゲート絶縁膜５を同等の膜厚にする。このように、ＮチャネルパワーＴＤＭＯＳ用トレンチ側壁の（１００）面とＰチャネルパワーＴＤＭＯＳ用トレンチ側壁の（１１０）面のゲート絶縁膜５の膜厚を同等にするのが本発明のもう１つの特徴である。
【００３９】
次に、図９に示すように、トレンチ４の底面下部のＮ型ウエル層２ａ内に、リン等をイオン注入してＮ型埋め込みドリフト層６ａを、またトレンチ４底面下部のＰ型ウエル層２ｂ内に、ボロン等をイオン注入してＰ型埋め込みドリフト層６ｂを形成する。次に、ゲート電極７を形成するためポリシリコン膜をトレンチ４内を含むＰ型半導体基板１上の全面に堆積する。その後、異方性ドライエッチングによりポリシリコン膜を全面エッチングする。その結果、トレンチ４の両側壁には、断面が略三角形のゲート電極７が形成される。
【００４０】
次に、スペーサーＳＰを形成するためトレンチ４内を含むＰ型半導体基板１上の全面にＣＶＤ法によるシリコン酸化膜等を堆積する。その後異方性ドライエッチングにより該シリコン酸化膜等を全面エッチングする。その結果、トレンチ４の両側壁には、ゲート電極７を被覆する断面が略三角形のスペーサーＳＰが形成される。
【００４１】
次に、図１０に示すように、ゲート電極７及びスペーサーＳＰをマスクとしてリン等をイオン注入することによりＮ型埋め込みドリフト層６ａ内にＮ+型ドレイン層８ａを、またボロン等をイオン注入することによりＰ型埋め込みドリフト層６ｂ内にＰ＋型ドレイン層８ｂを形成する。この際、Ｎ＋型ドレイン層８ａと同時にＮ＋型ソース層９ａ及びＮ＋型コンタクト層１０ｂが形成される。同様にＰ＋型ドレイン層８ｂと同時にＰ＋型ソース層９ｂ及びＰ＋型コンタクト層１０ａが形成される。当然Ｎ＋型ドレイン層８ａ等が形成されるときはＰ＋型ドレイン層８ｂ等のＰ＋型層が形成される領域はレジスト膜等で被覆される。
【００４２】
次に、図１１に示すように、ＣＶＤ法等により、トレンチ４内を含むＰ型半導体基板１上の全面を被覆する層間絶縁膜１１を形成する。その後、Ｎ＋型ソース層９ａ及びＰ＋型コンタクト層１０ａ、Ｐ＋型ソース層９ｂ及びＮ＋型コンタクト層１０ｂ、Ｎ＋型ドレイン層８ａ、Ｐ＋型ドレイン層８ｂ等を露出するため所定のフォトエッチング工程を経て層間絶縁膜１１にコンタクトホールを形成する。次にアルミニューム等をスパッタ法等によりコンタクトホール内を含むＰ型半導体基板１上の全面に堆積する。次に、所定のフォトエッチング工程を経て、ソース電極１２、ドレイン電極１３等を形成する。
【００４３】
この後、ＣＶＤ法により、不図示の層間絶縁膜をソース電極１２等を含むＰ型半導体基板１上の全面に堆積する。次に、ソース電極１２及びドレイン電極１３の一部を露出するため図６等に示すビアホール１４を所定のフォトエッチング工程を経て、該層間絶縁膜に形成する。その後、アルミニューム等をビアホール１４内を含むＰ型半導体基板１上の全面に堆積してから、所定のフォトエッチング工程を経て図６等に示すソース配線１６及びドレイン配線１５を形成する。この場合、オリフラに対して４５°の角度を為すトレンチ４のソース電極１２及びドレイン電極１３と、それらに接続されるソース配線１６及びドレイン配線１５の配置が直交せず、図７に示すように、オリフラに対して垂直または平行に形成されるのが特徴となる。
【符号の説明】
【００４４】
１  Ｐ型半導体基板    ２ａ  Ｎ型ウエル層    ２ｂ  Ｐ型ウエル層    
３ａ  Ｐ型ボディ層    ３ｂ  Ｎ型ボディ層    ４  トレンチ    ５  ゲート絶縁膜
６ａ  Ｎ型埋め込みドリフト層    ６ｂ  Ｐ型埋め込みドリフト層    ７  ゲート電極
ＳＰ  スペーサー型    ８ａ  Ｎ＋ドレイン層    ８ｂ  Ｐ＋型ドレイン層
９ａ  Ｎ＋型ソース層    ９ｂ  Ｐ＋型ソース層    １０ａ  Ｐ＋型コンタクト層
１０ｂ  Ｎ＋型コンタクト層    １１  層間絶縁膜    １２  ソース電極    
１３  ドレイン電極    １４  ビアホール    １５  ドレイン配線    １６  ソース配線
ＬＯ  素子分離酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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