(57)【要約】【課題】低入力容量を維持しながら、誤判定の発生を低減したＡＤ変換回路の実現。【解決手段】入力信号の電圧Vinp,Vinnと、電圧値が順番に異なる複数の基準電圧VrpN,VrnNとのそれぞれの差電圧を増幅し、複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、複数の初段増幅器の隣接する２個の初段増幅器54N,54(N+2)の出力の差電圧を増幅する１個以上の２段目増幅器56(N+1)と、複数の初段増幅器および１個以上の２段目増幅器の出力から、入力信号の電圧の複数の基準電圧に対するレベルを示す値を演算するエンコーダ53と、を備える。【選択図】図５
2011029983.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、前記複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、
前記複数の初段増幅器の隣接する２個の初段増幅器の出力の差電圧を増幅する１個以上の２段目増幅器と、
前記複数の初段増幅器および前記１個以上の２段目増幅器の出力から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備えることを特徴とするＡＤ変換回路。
【請求項２】
前記複数の初段増幅器および前記１個以上の２段目増幅器の出力の値をそれぞれラッチして、ラッチした値を出力する複数のラッチを、さらに備え、
前記エンコーダは、前記複数のラッチの出力値から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算する請求項１に記載のＡＤ変換回路。
【請求項３】
前記複数の基準電圧を発生する基準電圧発生回路をさらに備える請求項２に記載のＡＤ変換回路。
【請求項４】
前記１個以上の２段目増幅器は、ゲイン調整可能である請求項２または３に記載のＡＤ変換回路。
【請求項５】
前記複数の初段増幅器、前記１個以上の２段目増幅器および前記複数のラッチは、クロック信号に同期して動作し、
前記複数の初段増幅器および前記１個以上の２段目増幅器は、前記クロック信号が一方の論理値の時に増幅動作を行い、
前記複数のラッチは、前記クロック信号が前記一方の論理値から他方の論理値に変化する時に、前記複数の初段増幅器および前記１個以上の２段目増幅器の出力の値をそれぞれラッチする請求項２から４のいずれか１項に記載のＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換回路に関し、特にフラッシュ型ＡＤ変換回路に関する。
【背景技術】
【０００２】
近年、高速で信号を伝送することが求められている。例えば、チップ内の複数の回路ブロック間での信号伝送、あるいはＬＳＩチップ間の信号伝送、ボード間や筐体間の信号伝送が行われるが、動作速度の高速化や、処理データ量の増大に応じて、信号伝送速度の広帯域化が望まれている。
【０００３】
図１は、高速な信号伝送システムの概略構成を示す図である。図１に示すように、信号伝送システムは、送信回路１と、伝送線路２と、受信回路３と、を備える。送信回路１では、低速のパラレルデータをマルチプレクサ（ＭＵＸ）１１にてシリアルデータに変換し、伝送線路２の特性インピーダンスと同じ出力インピーダンスを有するドライバ（Ｄｒｉｖｅｒ）１２により、シリアルデータを伝送線路２に出力する。シリアルデータは、伝送線路２を介して受信回路３に入力される。受信回路３で受信される入力受信波形は、伝送線路２の特性により劣化する。具体的には、高周波数成分が損失して波形に鈍りが生じる。
【０００４】
送信されるデータは、”０”と”１”の２値データであり、伝送線路２での劣化が小さい場合には、所定の閾値レベルを設定したコンパレータで判定することにより、受信したデータを正しく再生することができる。しかし、伝送線路２が長い場合や送信データの周波数が非常に高くなった場合には、伝送線路２での劣化が大きくなり、１個のコンパレータで判定したのでは、受信したデータを正しく再生することはできない。そこで、受信データのクロックに応じて信号レベルを検出して、それから受信したデータを正しく再生することが行われる。
【０００５】
そのため、図１に示すように、受信回路３は、入力部分に配置したアナログ・デジタル変換回路（ＡＤＣ）３１により、受信信号（アナログ波形）をサンプリングし、デジタル化を行う。等化回路（ＥＱ）３２は、ＡＤＣ３１の出力を、伝送線路による波形劣化を補償するように波形整形（等化処理）を行う。整形された受信データは０／１判定されて、その判定結果がラッチ(Decision Latch)およびデマルチプレクサ(Demultiplexer)（Ｄ／Ｌ  ＤＭＵＸ）３３により、シリアルデータからパラレルデータに変換される。ＡＤＣ３１でのサンプリングおよび等化回路３２での処理のためにクロック信号が必要である。クロック再生(Clock Recovery)回路（ＣＲＵ）３４は、等化回路３２の出力する受信データからデータクロックを再生する。
【０００６】
ＳＡＴＡ(Serial Advanced Technology Attachment)、ＰＣＩｅ(Peripheral Component Interconnect express)などの各アプリケーションでは、データレートが定義されており、これまではアプリケーションごとに最適化した受信機（回路）を開発していた。しかし、アプリケーションごとに受信機を開発したのでは、開発費が増大するという問題がある。そこで、対応可能なデータレートが広い範囲に渡っている受信機を、多くのアプリケーションで共通に使用して、開発費を低減することが考えられる。このため、対応可能なデータレートが広い範囲に渡っている受信機、すなわち広帯域の受信機が要望されている。
【０００７】
また、ＨＤＭＩ(High Definition Multimedia Interface)のように、数百Ｍｂｐｓから数Ｇｂｐｓといった広いデータレートを要求するアプリケーションも策定されており、今後ますます信号伝送速度の広帯域化が求められると予測される。
【０００８】
図１に示すように、広帯域の受信回路では、ＡＤＣ３１を使用する。上記のような要求を満たせるＡＤＣ３１は、現在のところフラッシュ型ＡＤＣのみである。
【０００９】
図２は、一般的なフラッシュ型ＡＤＣの構成を示す図である。図１の信号伝送システムでは、信号は差動信号として送信されることが多いので、以下の説明では、差動信号を変換するＡＤＣを例として説明を行う。しかし、以下の説明は、差動信号を変換するＡＤＣだけでなく、非差動信号（単極性信号）を処理するＡＤＣにも適用可能である。
【００１０】
図２に示すように、一般的なフラッシュ型ＡＤＣは、基準電圧発生回路４１と、比較回路部４２と、エンコーダ４３と、を備える。基準電圧発生回路４１は、高基準電圧ＶＨと、低基準電圧ＶＬの電圧差ＶＨ−ＶＬを、ラダー抵抗により分割して、電圧値が順番に異なる複数の基準電圧を発生する。例えば、ＡＤＣの出力データがｍビットの場合、電圧差ＶＨ−ＶＬを２ｍ（＝Ｍ）個に分割する。分割した電圧差は等間隔であることが望ましい。以下、電圧差ＶＨ−ＶＬを２ｍ（＝Ｍ）個に分割する場合を例として説明する。
【００１１】
分割により、ＶＬ＋（ＶＨ−ＶＬ）／ＭからＶＬ＋（ＶＨ−ＶＬ）（Ｍ−１）／Ｍまで、（Ｍ−１）個の基準電圧が発生される。例えば、Ｎ番目の基準電圧ＶｒＮ＝ＶＬ＋（ＶＨ−ＶＬ）Ｎ／Ｍである。上記のように、ここではＡＤＣは差動信号を変換するので、ＶＬ＋（ＶＨ−ＶＬ）／２を中心基準電圧として、中心基準電圧に対して対称な差動基準電圧を発生する。例えば、最小基準電圧ＶＬ＋（ＶＨ−ＶＬ）／Ｍは、１番目の正基準電圧Ｖｒｐ１であるとともに、（Ｍ−１）番目の負基準電圧Ｖｒｎ（Ｍ−１）である。同様に、最大基準電圧ＶＬ＋（ＶＨ−ＶＬ）（Ｍ−１）／Ｍは、（Ｍ−１）番目の正基準電圧Ｖｒｐ（Ｍ−１）であるとともに、１番目の負基準電圧Ｖｒｎ１である。より一般的に表すと、Ｎ番目の正基準電圧はＶｒｐＮ＝ＶＬ＋（ＶＨ−ＶＬ）Ｎ／Ｍであり、これは（Ｍ−Ｎ）番目の負基準電圧Ｖｒｎ（Ｍ−Ｎ）である。同様に、Ｎ番目の負基準電圧はＶｒｎＮ＝ＶＬ＋（ＶＨ−ＶＬ）（Ｍ−Ｎ）／Ｍであり、これは（Ｍ−Ｎ）番目の正基準電圧Ｖｒｐ（Ｍ−Ｎ）である。
【００１２】
比較回路部４２は、（Ｍ−１）個の増幅回路（アンプ）と、（Ｍ−１）個のラッチと、を備える。図２に示すように、（Ｍ−１）個の増幅回路（アンプ）には、正入力信号Ｖｉｎｐおよび負入力信号Ｖｉｎｎが共通に入力される。Ｎ番目のアンプ４４Ｎは、ＶｉｎｐおよびＶｉｎｎとＮ番目の基準電圧ＶｒｐＮおよびＶｒｎＮとの差電圧を増幅して、正負出力ＯｐＮおよびＯｎＮを出力する。アンプの出力が飽和するように設定すると、アンプはコンパレータとして動作する。同様に、（Ｎ＋１）番目のアンプ４４（Ｎ＋１）は、ＶｉｎｐおよびＶｉｎｎと（Ｎ＋１）番目の基準電圧Ｖｒｐ（Ｎ＋１）およびＶｒｎ（Ｎ＋１）との差電圧を増幅して、正負出力Ｏｐ（Ｎ＋１）およびＯｎ（Ｎ＋１）を出力する。（Ｎ＋２）番目のアンプ４４（Ｎ＋２）は、ＶｉｎｐおよびＶｉｎｎと（Ｎ＋２）番目の基準電圧Ｖｒｐ（Ｎ＋２）およびＶｒｎ（Ｎ＋２）との差電圧を増幅して、正負出力Ｏｐ（Ｎ＋２）およびＯｎ（Ｎ＋２）を出力する。アンプの正負の出力は、十分な時間が経過すれば、正負の飽和レベルに到達する。（Ｍ−１）個のアンプは、クロック信号ＣＫに同期して動作し、例えば、クロック信号ＣＫの論理値が「高（Ｈ）」である時に増幅動作を行い、「低（Ｌ）」である時にリセット動作を行う。
【００１３】
（Ｍ−１）個のラッチは、（Ｍ−１）個のアンプに対応して接続され、クロック信号の変化に同期して、対応するアンプの正負の出力をラッチする。例えば、Ｎ番目のラッチ４５Ｎは、Ｎ番目のアンプ４４Ｎの正負出力ＯｐＮおよびＯｎＮを、クロック信号ＣＫがＨからＬに変化する時にラッチする。同様に、（Ｎ＋１）番目のラッチ４５（Ｎ＋１）は、（Ｎ＋１）番目のアンプ４４（Ｎ＋１）の正負出力Ｏｐ（Ｎ＋１）およびＯｎ（Ｎ＋１）を、クロック信号ＣＫがＨからＬに変化する時にラッチする。（Ｎ＋２）番目のラッチ４５（Ｎ＋２）は、（Ｎ＋２）番目のアンプ４４（Ｎ＋２）の正負出力Ｏｐ（Ｎ＋２）およびＯｎ（Ｎ＋２）を、クロック信号ＣＫがＨからＬに変化する時にラッチする。（Ｍ−１）個のラッチの出力は、正常であれば、順番に並んだラッチのある位置までのラッチの出力はＬ、それ以降のラッチの出力はＨになる。入力信号の電圧は、出力が変化するラッチに対応する２個のアンプに入力される基準電圧の間である。
【００１４】
エンコーダ４３は、（Ｍ−１）個のラッチの出力に基づいて、ラッチの出力が変化する位置を求め、位置を示すサーモメータコードをバイナリコードに変換して出力する。これがＡＤ変換値である。
【００１５】
なお、ＡＤ変換できる範囲は、ＶＬからＶＨまでの範囲であり、入力信号の電圧がＶＬ以下の場合には、最小値を示すＡＤ変換値が出力され、入力信号の電圧がＶＨ以上の場合には、最大値を示すＡＤ変換値が出力される。通常は、入力信号がＶＬからＶＨまでの範囲に入るように制限される。
【００１６】
図２のＡＤＣでは、分解能をｍビットとした場合、２ｍ−１（＝Ｍ−１）個のアンプが必要となるため、回路規模および入力容量が大きくなるという問題がある。そこで、補間処理を行うことにより、回路規模および入力容量を低減したＡＤＣが提案されている。
【００１７】
図３は、補間処理を行うＡＤＣの構成を示す図である。図３のＡＤＣは、図２のＡＤＣにおいて、（Ｍ−１）個のアンプを１個置きに削除し、削除したアンプに対応するラッチには、削除したアンプに隣接する２個のアンプの正負出力を入力する。図３では、（Ｎ＋１）番目のアンプを削除し、Ｎ番目のアンプ４４Ｎの負出力ＯｎＮおよび（Ｎ＋２）番目のアンプ４４（Ｎ＋２）の正出力Ｏｐ（Ｎ＋２）を、（Ｎ＋１）番目のラッチ４５（Ｎ＋１）に入力する。
【００１８】
図４は、図３のＡＤＣにおける信号変化を説明する図である。図４において、曲線Ｘは、入力信号ＶｉｎｐおよびＶｉｎｎが基準電圧より十分に大きなアンプの正出力または入力信号ＶｉｎｐおよびＶｉｎｎが基準電圧より十分に小さなアンプの負出力を示す。また、図４において、曲線Ｙは、入力信号ＶｉｎｐおよびＶｉｎｎが基準電圧より十分に大きなアンプの負出力または入力信号ＶｉｎｐおよびＶｉｎｎが基準電圧より十分に小さなアンプの正出力を示す。図４において、矢印は、クロック信号ＣＫがＨからＬに変化してラッチが、アンプの出力をラッチするタイミングを示す。
【００１９】
削除したアンプに隣接する２個のアンプに、基準電圧より十分に大きなまたは小さな入力信号ＶｉｎｐおよびＶｉｎｎが入力される場合には、削除したアンプに対応するラッチは、曲線ＸおよびＹで示す正負出力をラッチする。従って、ラッチしたこのような結果は特に問題を生じない。
【００２０】
これに対して、削除したアンプに隣接する２個のアンプに、基準電圧に近い入力信号ＶｉｎｐおよびＶｉｎｎが入力される場合には、２個のアンプの一方の正出力と他方の負出力および一方の負出力と他方の正出力は同じ極性を示す。そのため、これらをラッチすると誤った判定が発生する場合がある。図４において、曲線ＡおよびＢは、入力信号ＶｉｎｐおよびＶｉｎｎの電圧が、隣接する２個のアンプの基準電圧の間にある場合の、２個のアンプの正出力および負出力の一方の組を示す。具体的には、入力信号Ｖｉｎｐの電圧が、Ｎ番目のアンプ４４Ｎに入力される基準電圧ＶｒｐＮと（Ｎ＋２）番目のアンプ４４（Ｎ＋２）に入力される基準電圧Ｖｒｐ（Ｎ＋２）の中間電圧より若干大きいとする。従って、入力信号Ｖｉｎｎの電圧は、Ｎ番目のアンプ４４Ｎに入力される基準電圧ＶｒｎＮと（Ｎ＋２）番目のアンプ４４（Ｎ＋２）に入力される基準電圧Ｖｒｎ（Ｎ＋２）の中間電圧より若干小さい。この場合、（Ｎ＋２）番目のアンプ４４（Ｎ＋２）の正出力Ｏｐ（Ｎ＋２）は曲線Ａになり、Ｎ番目のアンプ４４Ｎの負出力ＯｎＮは曲線Ｂになる。（Ｎ＋１）番目のラッチ４５（Ｎ＋１）は、曲線ＡおよびＢで変化する信号を矢印のタイミングでラッチする。ラッチは、ＲＳフリップフロップと同様に、２入力の高低に応じた値をラッチする。この場合、曲線Ｂの方が曲線Ａより先に遷移するため、ラッチは正常な値をラッチする。
【００２１】
しかし、図４に示すように、曲線ＡおよびＢはいずれ同じ電圧に飽和する。そのため、アンプのゲインが大きく、曲線ＡおよびＢが急激に遷移した場合には、ラッチするタイミングで、２個のアンプの正出力および負出力が飽和して同じ電圧になる場合を生じる。この場合、ラッチの値が不安定になり、誤判定が発生する場合がある。また、アンプのゲインが小さく、曲線ＡおよびＢの遷移が緩やかな場合には、ラッチするタイミングで、２個のアンプの正出力および負出力の差電圧が小さい場合を生じる。この場合も、ラッチの値が不安定になり、誤判定が発生する場合がある。
【００２２】
以上のように、図３のアンプを１個置きに削除したＡＤＣでは、入力信号の電圧が正しいデジタルデータへ変換されない場合が起こり、変換誤差を生じるという問題があった。
【先行技術文献】
【非特許文献】
【００２３】
【非特許文献１】”Principles of Data Conversion System Design”Behzad Razavi,Willey-IEEE Press, December 1994.
【発明の概要】
【発明が解決しようとする課題】
【００２４】
実施形態によれば、低入力容量を維持しながら、誤判定の発生を低減したＡＤ変換回路（ＡＤＣ）が記載される。
【課題を解決するための手段】
【００２５】
実施形態の第１の態様のＡＤ変換回路は、入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、複数の初段増幅器の隣接する２個の初段増幅器の出力の差電圧を増幅する１個以上の２段目増幅器と、複数の初段増幅器および１個以上の２段目増幅器の出力から、入力信号の電圧の複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備える。
【発明の効果】
【００２６】
実施形態によれば、入力容量を低減したＡＤ変換回路において、誤判定の発生を低減する。
【図面の簡単な説明】
【００２７】
【図１】図１は、高速な信号伝送システムの概略構成を示す図である。
【図２】図２は、一般的なフラッシュ型ＡＤＣの構成を示す図である。
【図３】図３は、補間処理を行うＡＤＣの構成を示す図である。
【図４】図４は、図３のＡＤＣにおける信号変化を説明する図である。
【図５】図５は、第１実施形態のＡＤ変換回路の構成を示す図である。
【図６】図６は、第１実施形態のＡＤＣの初段アンプおよび２段目アンプの回路構成を示す図である。
【図７】図７は、第１実施形態のＡＤＣにおける信号変化を説明する図である。
【図８】図８は、第１実施形態における２段目アンプのゲインによる信号変化を説明する図である。
【図９】図９は、第２実施形態のＡＤ変換回路の構成を示す図である。
【図１０】図１０は、第２実施形態のＡＤＣの２段目アンプの回路構成を示す図である。
【図１１】図１１は、第２実施形態のＡＤＣの２段目アンプの回路構成を示す図である。
【図１２】図１２は、第２実施形態のＡＤＣの２段目アンプの回路構成を示す図である。
【図１３】図１３は、第２実施形態のＡＤＣの２段目アンプの回路構成を示す図である。
【図１４】図１４は、図１３の２段目アンプにおけるカレントミラー回路の構成を示す図である。
【発明を実施するための形態】
【００２８】
図５は、第１実施形態のＡＤ変換(Analog-to-Digital Conversion)回路の構成を示す図である。
【００２９】
図５に示すように、第１実施形態のＡＤ変換回路は、基準電圧発生回路５１と、比較回路部５２と、エンコーダ５３と、を備える。基準電圧発生回路５１は、高基準電圧ＶＨと、低基準電圧ＶＬの電圧差ＶＨ−ＶＬを、ラダー抵抗により分割して、電圧値が順番に異なる複数の基準電圧を発生する。例えば、ＡＤＣの出力データがｍビットの場合、電圧差ＶＨ−ＶＬを２ｍ（＝Ｍ）個に分割する。分割した電圧差は等間隔であることが望ましい。以下、ＡＤＣの出力データがｍビットの場合を例として説明する。
【００３０】
ＶＬからＶＨまでの電圧範囲をＭ個に分割すると、ＶＬ＋（ＶＨ−ＶＬ）／ＭからＶＬ＋（ＶＨ−ＶＬ）（Ｍ−１）／Ｍまで、（Ｍ−１）個の基準電圧が存在する。例えば、Ｎ番目の基準電圧ＶｒＮ＝ＶＬ＋（ＶＨ−ＶＬ）Ｎ／Ｍである。上記のように、ここではＡＤＣは差動信号を変換するので、ＶＬ＋（ＶＨ−ＶＬ）／２を中心基準電圧として、中心基準電圧に対して対称な差動基準電圧が存在する。例えば、最小基準電圧ＶＬ＋（ＶＨ−ＶＬ）／Ｍは、１番目の正基準電圧Ｖｒｐ１であるとともに、（Ｍ−１）番目の負基準電圧Ｖｒｎ（Ｍ−１）である。同様に、最大基準電圧ＶＬ＋（ＶＨ−ＶＬ）（Ｍ−１）／Ｍは、（Ｍ−１）番目の正基準電圧Ｖｒｐ（Ｍ−１）であるとともに、１番目の負基準電圧Ｖｒｎ１である。より一般的に表すと、Ｎ番目の正基準電圧はＶｒｐＮ＝ＶＬ＋（ＶＨ−ＶＬ）Ｎ／Ｍであり、これは（Ｍ−Ｎ）番目の負基準電圧Ｖｒｎ（Ｍ−Ｎ）である。同様に、Ｎ番目の負基準電圧はＶｒｎＮ＝ＶＬ＋（ＶＨ−ＶＬ）（Ｍ−Ｎ）／Ｍであり、これは（Ｍ−Ｎ）番目の正基準電圧Ｖｒｐ（Ｍ−Ｎ）である。
【００３１】
第１実施形態では、基準電圧発生回路５１は、ＶＬ＋（ＶＨ−ＶＬ）／ＭからＶＬ＋（ＶＨ−ＶＬ）（Ｍ−１）／Ｍまで、１つ置きに基準電圧を発生する。言い換えれば、基準電圧発生回路５１は、基準電圧ＶＬ＋（ＶＨ−ＶＬ）Ｉ／Ｍ（Ｉは１から（Ｍ−１）までの奇数）を発生させるが、電圧ＶＬ＋（ＶＨ−ＶＬ）Ｉ／Ｍ（Ｉは２から（Ｍ−２）までの偶数）は発生しない。このような基準電圧を発生するには、例えば、ＶＬとＶＨの間にＭ個の同じ抵抗値の抵抗を接続し、両端の抵抗以外の（Ｍ−２）個の抵抗を、隣接する２個の抵抗を合わせて１個の抵抗となるように、ラダー抵抗を作成する。具体的には、ラダー抵抗において、両端の２個の抵抗の抵抗値を１、（Ｍ−２）個の抵抗の抵抗値を２、とするようにラダー抵抗を作る。
【００３２】
比較回路部５２は、Ｍ／２個の初段増幅回路（アンプ）５４Ｎ（Ｎは１から（Ｍ−１）までの奇数）と、（Ｍ−２）／２個の２段目増幅回路（アンプ）５６（Ｎ＋１）（Ｎは２から（Ｍ−２）までの偶数）と、（Ｍ−１）個のラッチ５５Ｎ（Ｎは１から（Ｍ−１）までの整数）と、を備える。図５では、２個の初段アンプ５４Ｎ、５４（Ｎ＋２）と、１個の２段目アンプ５６（Ｎ＋１）と、３個のラッチ５５Ｎ、５５（Ｎ＋１）、５５（Ｎ＋２）と、が示される。
【００３３】
図５に示すように、Ｍ／２個の初段アンプには、正入力信号Ｖｉｎｐおよび負入力信号Ｖｉｎｎが共通に入力される。初段アンプ５４Ｎは、ＶｉｎｐおよびＶｉｎｎと基準電圧ＶｒｐＮおよびＶｒｎＮとの差電圧を増幅して、正負出力ＯｐＮおよびＯｎＮを出力する。同様に、初段アンプ５４（Ｎ＋２）は、ＶｉｎｐおよびＶｉｎｎと基準電圧Ｖｒｐ（Ｎ＋２）およびＶｒｎ（Ｎ＋２）との差電圧を増幅して、正負出力Ｏｐ（Ｎ＋２）およびＯｎ（Ｎ＋２）を出力する。Ｍ／２個の初段アンプは、クロック信号ＣＫに同期して動作し、例えば、クロック信号ＣＫの論理値が「高（Ｈ）」である時に増幅動作を行い、「低（Ｌ）」である時にリセット動作を行う。
【００３４】
（Ｍ−２）／２個の２段目アンプには、隣接する初段アンプの正負出力が入力される。図５に示すように、２段目アンプ５６（Ｎ＋１）は、初段アンプ５４（Ｎ＋２）の正出力Ｏｐ（Ｎ＋２）と初段アンプ５４Ｎの負出力ＯｎＮとの差電圧、および初段アンプ５４（Ｎ＋２）の負出力Ｏｎ（Ｎ＋２）と初段アンプ５４Ｎの正出力ＯｐＮとの差電圧を増幅して、増幅正負出力ＡＯｐ（Ｎ＋１）およびＡＯｎ（Ｎ＋１）を出力する。（Ｍ−２）／２個の２段目アンプは、初段アンプと同様に、クロック信号ＣＫに同期して動作し、例えば、クロック信号ＣＫの論理値が「高（Ｈ）」である時に増幅動作を行い、「低（Ｌ）」である時にリセット動作を行う。
【００３５】
（Ｍ−１）個のラッチは、奇数番目のラッチ５５Ｎ（Ｎは１から（Ｍ−１）までの奇数）と、偶数番目のラッチ５５Ｎ（Ｎは２から（Ｍ−２）までの偶数）と、分けられる。奇数番目のラッチ５５Ｎは、対応する初段アンプの正負出力を、クロック信号ＣＫの変化に同期してラッチする。例えば、ラッチ５５Ｎは、アンプ５４Ｎの正負出力ＯｐＮおよびＯｎＮを、クロック信号ＣＫがＨからＬに変化する時にラッチする。同様に、ラッチ５５（Ｎ＋２）は、アンプ５４（Ｎ＋２）の正負出力Ｏｐ（Ｎ＋２）およびＯｎ（Ｎ＋２）を、クロック信号ＣＫがＨからＬに変化する時にラッチする。
【００３６】
ラッチ５５（Ｎ＋１）は、２段目アンプ５４（Ｎ＋１）の増幅正負出力ＡＯｐ（Ｎ＋１）およびＡＯｎ（Ｎ＋１）を、クロック信号ＣＫがＨからＬに変化する時にラッチする。
【００３７】
エンコーダ５３は、（Ｍ−１）個のラッチの出力に基づいて、ラッチの出力が変化する位置を求め、位置を示すバイナリコードをＡＤ変換値として出力する。
【００３８】
第１実施形態において、（Ｍ−１）個のラッチおよびエンコーダ５３の構成および動作は、図２および図３に示したＡＤＣにおける動作と同じである。また、Ｍ／２個の初段アンプの動作も、１個置きに削除されていることを除けば、図２および図３に示したＡＤＣにおける動作と同じである。
【００３９】
図６は、第１実施形態のＡＤＣの初段アンプおよび２段目アンプの回路構成を示す図である。図６のアンプは、差動増幅部を形成するＰチャネルトランジスタＴＰ１、ＴＰ２およびＮチャネルトランジスタＴＮ１、ＴＮ２と、差入力部を形成するＮチャネルトランジスタＴＮ３とＴＮ４およびＴＮ５とＴＮ６と、を備える。さらに、このアンプは、クロック信号ＣＫがＨの時に差動増幅部を動作状態にし、クロック信号ＣＫがＬの時に差動増幅部をリセットするＰチャネルトランジスタＴＰ０、ＴＰ３およびＴＰ４と、クロック信号ＣＫがＨの時に差入力部を動作状態にし、クロック信号ＣＫがＬの時に差入力部を非動作状態にするＮチャネルトランジスタＴＮ７およびＴＮ８を備える。
【００４０】
図６のアンプを初段アンプとして利用する時には、図６の端子ＶｉｎｐおよびＶｉｎｎに入力信号を入力し、端子ＶｒｐおよびＶｒｎに基準電圧を入力する。また、図６のアンプを２段目アンプとして利用する時には、図６の端子ＶｉｎｐおよびＶｉｎｎに上側に隣接する初段アンプの正出力および負出力をそれぞれ入力し、端子ＶｒｐおよびＶｒｎに下側に隣接する初段アンプの正出力および負出力をそれぞれ入力する。例えば、図５の２段目アンプ５６（Ｎ＋１）の場合には、端子Ｖｉｎｐに初段アンプ５４（Ｎ＋２）の正出力Ｏｐ（Ｎ＋２）を、端子Ｖｉｎｎに初段アンプ５４（Ｎ＋２）の負出力Ｏｎ（Ｎ＋２）を、端子Ｖｒｐに初段アンプ５４Ｎの負出力ＯnＮを、端子ｒｎに初段アンプ５４Ｎの正出力ＯpＮを、入力する。
【００４１】
図６のアンプの構成および動作は、広く知られているので詳しい説明は省略するが、ＶｉｎｐとＶｒｐの差電圧と、ＶｒｎとＶｉｎｎの差電圧との和に比例した電流差が、ＴＮ１とＴＮ２に流れる電流差として出現する。この電流差に応じた電圧差が、出力ＶｏｐとＶｏｎの差電圧として出現する。
【００４２】
図７は、第１実施形態における２段目アンプの動作を説明する図である。図７の（Ａ）で、図４で説明したように、入力信号ＶｉｎｐおよびＶｉｎｎの電圧が、隣接する２個の初段アンプの基準電圧の間にある場合、２個の初段アンプの正出力および負出力の一方の組は、曲線ＡおよびＢのようになる。曲線Ｃは、曲線Ａと曲線Ｂの差を示す。なお、他方の組は、中心電圧に対して対称な逆極性の曲線になる。
【００４３】
２段目アンプは、上記の２個の初段アンプの正出力および負出力の差電圧、すなわち曲線Ｃで示す差電圧を増幅し、図７の（Ｂ）で曲線Ｄで示すような増幅出力を出力する。従って、曲線ＡとＢが近似している場合、すなわち差電圧が小さい場合でも、２段目アンプにより短時間のうちに差電圧が増幅されて、偶数番目のラッチに入力される。そのため、図３の例に比べて誤判定の発生が低減される。
【００４４】
なお、図７の（Ａ）に示すように、曲線ＡおよびＢは、いずれ同じ極性の飽和値になるため、曲線Ｃはゼロ（中心電圧）になる。従って、図７の（Ｂ）に示すように、曲線Ｄもいずれゼロ（中心電圧）になる。そのため、図７において矢印で示したラッチのタイミングで、曲線Ｄが最大値付近になることが望ましい。しかし、クロック信号ＣＫの周期はあらかじめ決められているので、２段目アンプのゲインを適切に設定して、ラッチのタイミングで、曲線Ｄが最大値付近になるように設定する。
【００４５】
図８は、２段目アンプのゲインによる、増幅出力の変化を説明する図である。
【００４６】
図８の（Ａ）は、２段目アンプのゲインが大きい場合の増幅出力の変化を示す。図８の（Ａ）に示すように、２段目アンプのゲインが大きすぎる場合、差電圧は急激に増幅されるが、２個の初段アンプの出力が大きくなると飽和し、ラッチのタイミングでは、逆に増幅出力が小さくなる。図８の（Ｃ）に示すように、２段目アンプのゲインが小さすぎる場合、差電圧の増幅速度が不十分で、ラッチのタイミングでも増幅出力が小さいままである。これに対して、図８の（Ｂ）に示すように、２段目アンプのゲインを適切に設定すると、ラッチのタイミングで、差電圧が適切な大きさに増幅されて、正しい値をラッチすることができる。
【００４７】
以上説明したように、２段目アンプのゲインを適切に設定することが重要であり、２段目アンプのゲインは、ＡＤＣの使用される条件に応じて、製造段階で設定する。
【００４８】
しかし、ＡＤＣの製造段階では、ＡＤＣの使用される条件が確定しておらず、２段目アンプのゲインを決定できない場合があり得る。次に説明する第２実施形態のＡＤ変換回路（ＡＤＣ）は、このような場合に適したＡＤＣである。
【００４９】
図９は、第２実施形態のＡＤ変換回路（ＡＤＣ）の構成を示す図である。第２実施形態のＡＤＣは、２段目アンプがゲイン調整可能なアンプであり、外部から調整コードを入力することにより、２段目アンプのゲインを調整できることが第１実施例のＡＤＣと異なり、他の部分は第１実施例と同じである。
【００５０】
図９に示すように、２段目アンプ５７（Ｎ＋１）は、外部から入力される調整コードゲインに応じてゲインが調整可能である。他の２段目アンプも、同様に外部から入力される調整コードゲインに応じてゲインが調整可能である。ＡＤＣを使用する状態で、２段目アンプのゲインを、２段目アンプの増幅出力（差電圧）が図８の（Ｂ）で示すような特性になるように、調整する。
【００５１】
図１０から図１４は、ゲイン調整可能なアンプの構成例を示す図である。アンプでは、差動増幅部および差入力部に流れる電流量に比例してゲインが変化する。差動増幅部および差入力部に流れる電流量は、差動増幅部および差入力部に流れる電流量を形成するトランジスタのサイズに比例して変化する。
【００５２】
図１０の例では、図６の差入力部の定電流源として動作するＴＮ７およびＴＮ８を、それぞれ並列に接続した４組のトランジスタで形成し、動作させるトランジスタの組を変更してトランジスタのサイズを変化させる。具体的には、ＴＮ７を、ＴＮ７１とＴＳ７１、ＴＮ７２とＴＳ７２、ＴＮ７３とＴＳ７３、ＴＮ７４とＴＳ７４の２個のトランジスタを直列に接続した４組の列で形成する。また、ＴＮ８を、ＴＮ８１とＴＳ８１、ＴＮ８２とＴＳ８２、ＴＮ８３とＴＳ８３、ＴＮ８４とＴＳ８４の２個のトランジスタを直列に接続した４組の列で形成する。ＴＮ７１、ＴＮ７２、ＴＮ７３およびＴＮ７４は同一のサイズであり、ＴＳ７１、ＴＳ７２、ＴＳ７３およびＴＳ７４は同一のサイズである。同様に、ＴＮ８１、ＴＮ８２、ＴＮ８３およびＴＮ８４は同一のサイズであり、ＴＳ８１、ＴＳ８２、ＴＳ８３およびＴＳ８４は同一のサイズである。
【００５３】
デコーダ６０は、２ビットの調整コードをデコードして、ＴＳ７１、ＴＳ７２、ＴＳ７３およびＴＳ７４のゲートに印加する選択信号を発生する。この選択信号は、ＴＳ８１、ＴＳ８２、ＴＳ８３およびＴＳ８４のゲートにも印加される。選択信号は、ＴＳ７１、ＴＳ７２、ＴＳ７３およびＴＳ７４のうち動作状態にする個数を１個から４個の間で設定し、ＴＳ８１、ＴＳ８２、ＴＳ８３およびＴＳ８４のうち動作状態にする個数を１個から４個の間で設定する。これにより、この部分（定電流源）に流れる電流量を、１：２：３：４に変更可能であり、ほかの動作は図６と同じである。
【００５４】
図１１の例では、図６の差入力部のＴＮ３、ＴＮ４、ＴＮ５およびＴＮ６を、図１０で説明したのと同様の構成で、電流量を変更可能にする。また、図１２の例では、図６の差動増幅部のＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２を、図１０で説明したのと同様の構成で、電流量を変更可能にする。図１３の例では、図６の差入力部の定電流源として動作するＴＮ７およびＴＮ８にＴＮ９およびＴＮ１０をそれぞれ直列に接続する。そして、ＴＮ９およびＴＮ１０に流れる電流を、カレントミラー回路７０で制御可能にし、カレントミラー回路７０で発生する電流量を調整コードに従って変更する。
【００５５】
図１４は、カレントミラー回路７０の構成例を示す図である。図１４に示すように、デコーダ６０が、調整コードをデコードして、トランジスタＴＳ１からＴＳ４のうちオン状態にするトランジスタを選択する。オン状態になるトランジスタの個数に応じて、ＴＣ３とＴＣ４ からＴＣ７とで形成されるカレントミラー部に流れる電流が変化し、出力の電流が変化する。出力は、図１３のＴＮ９およびＴＮ１０に印加される。
【００５６】
ゲイン調整可能なアンプは、他にも各種実現可能である。また、ここでは、調整コードを２ビットとしたが、３ビット以上でもよい。
【００５７】
以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。
【００５８】
以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
入力信号の電圧と、電圧値が順番に異なる複数の基準電圧とのそれぞれの差電圧を増幅し、前記複数の基準電圧の電圧値の順番に対応した順番を有する複数の初段増幅器と、
前記複数の初段増幅器の隣接する２個の初段増幅器の出力の差電圧を増幅する１個以上の２段目増幅器と、
前記複数の初段増幅器および前記１個以上の２段目増幅器の出力から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算するエンコーダと、を備えることを特徴とするＡＤ変換回路。
（付記２）
前記複数の初段増幅器および前記１個以上の２段目増幅器の出力の値をそれぞれラッチして、ラッチした値を出力する複数のラッチを、さらに備え、
前記エンコーダは、前記複数のラッチの出力値から、前記入力信号の電圧の前記複数の基準電圧に対するレベルを示す値を演算する付記１に記載のＡＤ変換回路。
（付記３）
前記複数の基準電圧を発生する基準電圧発生回路をさらに備える付記２に記載のＡＤ変換回路。
（付記４）
前記１個以上の２段目増幅器は、ゲイン調整可能である付記２または３に記載のＡＤ変換回路。
（付記５）
前記複数の初段増幅器、前記１個以上の２段目増幅器および前記複数のラッチは、クロック信号に同期して動作し、
前記複数の初段増幅器および前記１個以上の２段目増幅器は、前記クロック信号が一方の論理値の時に増幅動作を行い、
前記複数のラッチは、前記クロック信号が前記一方の論理値から他方の論理値に変化する時に、前記複数の初段増幅器および前記１個以上の２段目増幅器の出力の値をそれぞれラッチする付記２から４のいずれかに記載のＡＤ変換回路。
（付記６）
前記１個以上の２段目増幅器のゲイン調整は、前記２段目増幅器を形成するトランジスタのサイズを調整することにより行われる付記４に記載のＡＤ変換回路。
（付記７）
サイズ調整される前記トランジスタは、並列に接続された複数個の子トランジスタを備え、動作する子トランジスタの個数を調整することにより行われる付記６に記載のＡＤ変換回路。
（付記８）
前記１個以上の２段目増幅器のゲイン調整は、前記２段目増幅器の電流源の電流量を調整することにより行われる付記４に記載のＡＤ変換回路。
【符号の説明】
【００５９】
３１    ＡＤ変換回路（ＡＤＣ）
５１    基準電圧発生回路
５２    比較回路部
５３    エンコーダ
５４Ｎ、５４（Ｎ＋２）    初段増幅回路（アンプ）
５５Ｎ、５５（Ｎ＋１）、５５（Ｎ＋２）    ラッチ
５６（Ｎ＋１）    ２段目アンプ
５７（Ｎ＋１）    ゲイン調整可能な２段目アンプ
６０    デコーダ
７０    カレントミラー回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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