(57)【要約】【課題】アンチヒューズ素子が導通状態の際に形成される導電パスの電気抵抗を低くし、また、抵抗値のばらつきを抑制することができる半導体装置を提供する。【解決手段】アンチヒューズ素子４を備えた半導体装置１であって、前記アンチヒューズ素子４は、半導体基板５に設けられたウェル４１と、前記ウェル４１上に設けられた絶縁膜４２と、前記絶縁膜４２上に設けられ、前記ウェル４１と同じ導電型のポリシリコン膜４３と、前記ウェル４１内の一面４１ａ側に設けられた、前記ウェル４１と同じ導電型の不純物導入領域４６とを備え、前記不純物導入領域４６の不純物濃度が、前記ウェルの不純物濃度よりも高く、前記不純物導入領域４６は、前記ポリシリコン膜４３の前記ウェル４１上に位置する端部と前記絶縁膜４２を介して対向する部分を備えていることを特徴とする。【選択図】図１２
2011029276.tif 000002
【特許請求の範囲】
【請求項１】
アンチヒューズ素子を備えた半導体装置であって、
前記アンチヒューズ素子は、
半導体基板に設けられたウェルと、
前記ウェル上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記ウェルと同じ導電型のポリシリコン膜と、
前記ウェル内の一面側に設けられた、前記ウェルと同じ導電型の不純物導入領域とを備え、
前記不純物導入領域の不純物濃度が、前記ウェルの不純物濃度よりも高く、
前記不純物導入領域は、前記ポリシリコン膜の前記ウェル上に位置する端部と前記絶縁膜を介して対向する部分を備えていることを特徴とする半導体装置。
【請求項２】
第１導電型ＭＯＳトランジスタと、第２導電型ＭＯＳトランジスタと、アンチヒューズ素子とを具備する半導体装置であって、
前記第１導電型ＭＯＳトランジスタは、半導体基板に設けられ、第１チャネルが形成される領域を含む第２導電型の第１ウェルと、前記第１ウェル上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１導電型の第１ポリシリコン膜を含む第１ゲート電極と、前記第１チャネルが形成される領域を挟んで設けられた第１導電型の第１ソース領域及び第１ドレイン領域と、前記第１チャネルが形成される領域と前記第１ソース領域及び第１ドレイン領域の各々との間に設けられた第１導電型の第１ＬＤＤ領域とを備え、
前記第２導電型ＭＯＳトランジスタは、前記半導体基板に設けられ、第２チャネルが形成される領域を含む第１導電型の第２ウェルと、前記第２ウェル上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に設けられた第２導電型の第２ポリシリコン膜を含む第２ゲート電極と、前記第２チャネルが形成される領域を挟んで設けられた第２導電型の第２ソース領域及び第２ドレイン領域と、前記第２チャネルが形成される領域と前記第２ソース領域及び第２ドレイン領域の各々との間に設けられた第２導電型の第２ＬＤＤ領域とを備え、
前記アンチヒューズ素子は、前記半導体基板に設けられた第１導電型の第３ウェルと、前記第３ウェル上に設けられた絶縁膜と、前記絶縁膜上に設けられた第１導電型の第３ポリシリコン膜と、前記第３ウェル内において、前記第３ポリシリコン膜に対して自己整合となる位置に設けられた第１導電型の不純物導入領域とを備え、
前記不純物導入領域の不純物濃度が、前記第３ウェルの不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
前記第３ポリシリコン膜の一部が、前記絶縁膜を介して前記不純物導入領域の一部と対向して配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３ウェルにゲートトレンチが設けられ、該ゲートトレンチ内に前記絶縁膜が設けられ、前記絶縁膜上に前記第３ポリシリコン膜が設けられていることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項５】
半導体基板に、第１導電型ＭＯＳトランジスタの形成領域と、第２導電型ＭＯＳトランジスタの形成領域と、前記アンチヒューズ素子の形成領域とを分離する、素子分離領域を形成する工程と、
前記第１導電型ＭＯＳトランジスタの形成領域に、第２導電型の不純物を導入して、第１ウェルを形成する工程と、
前記第１ウェル上に第１ゲート絶縁膜と、第１ポリシリコン膜とを形成し、該第１ポリシリコン膜に第１導電型の不純物を導入する工程と、
前記第１ウェル内の一面側に、第１導電型の不純物を導入し、前記第１ポリシリコン膜に対して自己整合的に第１導電型の第１ＬＤＤ領域を形成する工程と、
前記第２導電型ＭＯＳトランジスタの形成領域に、第１導電型の不純物を導入して、第２ウェルを形成する工程と、
前記第２ウェル上に第２ゲート絶縁膜と、第２ポリシリコン膜とを形成し、該第２ポリシリコン膜に第２導電型の不純物を導入する工程と、
前記第２ウェル内の一面側に、第２導電型の不純物を導入し、前記第１ポリシリコン膜に対して自己整合的に第２導電型の第２ＬＤＤ領域を形成する工程と
前記アンチヒューズ素子の形成領域に、第１導電型の不純物を導入して、第３ウェルを形成する工程と、
前記第３ウェル上に絶縁膜と、第３ポリシリコン膜とを形成し、該第３ポリシリコン膜に第１導電型の不純物を導入する工程と、
前記第３ウェル内の一面側に、第１導電型の不純物を導入し、前記第３ポリシリコン膜に対して自己整合的に不純物導入領域を形成する工程と、を有し、
前記不純物導入領域の不純物濃度が、前記第３ウェルの不純物濃度よりも高いことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１ウェルを形成する工程と、前記第３ウェルを形成する工程を、同時に行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２ポリシリコン膜に第１導電型の不純物を導入する工程と、前記第３ポリシリコン膜に第１導電型の不純物を導入する工程を、同時に行うことを特徴とする請求項５または請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１ＬＤＤ領域を形成する工程と、前記不純物導入領域を形成する工程を、同時に行うことを特徴とする請求項５ないし請求項７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第３ウェルにゲートトレンチを設け、該ゲートトレンチ内に前記絶縁膜を形成し、前記絶縁膜上に前記第３ポリシリコン膜を形成することを特徴とする請求項５ないし請求項８の何れか１項に記載の半導体装置の製造方法。
【請求項１０】
前記アンチヒューズ素子において、前記第３ポリシリコン膜と前記不純物導入領域の間に電圧を印加して前記第３ウェル上の前記絶縁膜を破壊し、前記第３ポリシリコンと前記不純物導入領域の間に導電パスを形成することを特徴とする請求項５ないし請求項９の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体製品では、製造工程での不具合に起因した動作不良の救済や、回路機能の切替等の目的で、製造の最終工程において、回路結線情報を更新し、所望の回路動作を起こすことが行われている。
【０００３】
このような回路結線変更の実施手段の一つとして、あらかじめ半導体製品内にヒューズ（Ｆｕｓｅ）を設けておき、外部から特定の信号を入力することで、ヒューズの導通状態を変更し、所望の回路動作を起こすことが知られている。
【０００４】
このような機能を有するヒューズは、アンチヒューズ（または、電気ヒューズとも呼ばれる）として知られており、初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることができる。
【０００５】
このようなアンチヒューズを、ＭＯＳ型トランジスタを備えた半導体装置において形成する場合、ＭＯＳ型トランジスタと概略同じ構造のヒューズ素子を形成し、ゲート絶縁膜の破壊の有無によって、導通状態を変更する技術が知られている（特許文献１）。
【０００６】
そして、このＭＯＳ型トランジスタと組み合わせてアンチヒューズを形成する場合には、アンチヒューズ素子の形成に必要な製造工程数の増加をできるだけ抑えることが重要である。このような観点から、ＭＯＳ型トランジスタの製造工程と共通の工程だけでアンチヒューズ素子を形成する方法が提案されている（特許文献２）。
【０００７】
この特許文献２には、ゲート電極の導電型と、ゲート絶縁膜を介して対向する領域の導電型を共に同じ導電型（Ｐ型）とすることで、接続後の抵抗値に影響を与えないアンチヒューズ素子が開示されている。これは、ゲート電極と下方の領域の導電型が異なる場合には、接続時にＰＮ接合が形成されてしまい、接続抵抗が非常に高くなることに鑑みてなされたものである。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２６０２１７号公報
【特許文献２】特開２００７−１９４４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献２に開示されたアンチヒューズ素子では、以下に説明する問題点が発生することを本願発明者は明らかにした。
すなわち、特許文献２に記載されたアンチヒューズ素子は、ゲート絶縁膜の下方領域に、ＭＯＳ型トランジスタのチャネル領域と同じ不純物濃度のＰ型領域が形成されている。このチャネル領域の不純物濃度は、トランジスタの閾値電圧の調整のため、一般にＭＯＳ型トランジスタのソース・ドレイン領域に使用される不純物濃度の、１／１００〜１／１０００倍程度と、かなり低く設定されている。
【００１０】
その結果、アンチヒューズ素子の導通状態において、ゲート電極を同じＰ型の導電型とした場合でも、不純物濃度が不足した結果、ゲート電極と半導体基板のＰ型領域間に形成される導電パスの抵抗値は、かなり高い値となり、低抵抗の導電パスを形成することは困難であった。
また、複数のアンチヒューズ素子を設ける場合には、導電パスの抵抗値のばらつきが大きく安定させるのが困難であった。
【００１１】
そして、アンチヒューズ素子の導通状態における抵抗値が高い場合、もしくは、抵抗値のばらつきが大きい場合には、次のような問題があった。以下、図２７を参照して説明する。
なお、図２７は、アンチヒューズ素子を用いた判定回路の一例を示したものであり、図２７中、Ｆは、アンチヒューズ素子を示しており、導通状態を変更させるためにアンチヒューズ素子Ｆに高電圧を印加するための回路は、記載を省略している。また、アンチヒューズ素子Ｆは、導通状態もしくは非導通状態（絶縁状態）のいずれかの状態に設定される。
【００１２】
まず、導通状態の判定時には、パルス信号を入力して、ノードＡを所定の電位状態（Ｈｉｇｈ状態）に設定する。その結果、アンチヒューズ素子Ｆが導通状態の場合には、ノードＡの電位は低下しＬｏｗ状態となり、アンチヒューズ素子Ｆが非導通状態の場合には、ノードＡの電位はＨｉｇｈ状態のまま保たれる。
したがって、所定時間経過後に、トランジスタＴ１をオン状態にし、端子Ｂの電位状態（ＨｉｇｈまたはＬｏｗ）によって、次段に接続されている回路に、所定の動作を起こすことができる。
【００１３】
しかしながら、アンチヒューズ素子Ｆの導通状態における抵抗値が非常に高い場合には、アンチヒューズ素子Ｆが導通状態であっても、所定の時間内にノードＡの電位がＬｏｗ状態まで低下せず、誤動作を起こす可能性が高いという問題があった。
また、同様の回路構成で複数のアンチヒューズ素子を設ける場合には、抵抗値のばらつきが大きいため、最適な回路動作のタイミング設定が困難になるという問題があった。
【課題を解決するための手段】
【００１４】
そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、アンチヒューズ素子を備えた半導体装置であって、前記アンチヒューズ素子は、半導体基板に設けられたウェルと、前記ウェル上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記ウェルと同じ導電型のポリシリコン膜と、前記ウェル内の一面側に設けられた、前記ウェルと同じ導電型の不純物導入領域とを備え、前記不純物導入領域の不純物濃度が、前記ウェルの不純物濃度よりも高く、前記不純物導入領域は、前記ポリシリコン膜の前記ウェル上に位置する端部と前記絶縁膜を介して対向する部分を備えていることを特徴とする。
【発明の効果】
【００１５】
本発明では、ウェル内の不純物導入領域の不純物濃度が、ウェルの不純物濃度よりも高く設計されている。これにより、アンチヒューズ素子が導通状態の際、不純物導入領域とポリシリコン膜との間で導電パスが形成され、電気抵抗を低くすることができる。また、導電パスを安定して形成することができるので、抵抗値のばらつきを抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図２】図２は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図３】図３は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図４】図４は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図５】図５は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図６】図６は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図７】図７は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図８】図８は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図９】図９は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１０】図１０は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１１】図１１は、本発明の第１の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１２】図１２は、本発明の第１の実施形態である半導体装置を示す断面図である。
【図１３】図１３は、本発明の第１の実施形態である半導体装置の変形例を示す断面図である。
【図１４】図１４は、本発明の第１の実施形態である半導体装置の変形例を示す断面図である。
【図１５】図１５は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１６】図１６は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１７】図１７は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１８】図１８は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図１９】図１９は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図２０】図２０は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図２１】図２１は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図２２】図２２は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図２３】図２３は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図２４】図２４は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図２５】図２５は、本発明の第２の実施形態である半導体装置の製造方法を示す断面工程図である。
【図２６】図２６は、本発明の第２の実施形態である半導体装置を示す断面図である。
【図２７】図２７は、アンチヒューズ素子を用いた判定回路の一例を示した図である。
【図２８】図２８は、本発明の第１の実施形態であるアンチヒューズ素子を模式的に示した断面図である。
【発明を実施するための形態】
【００１７】
［第１の実施形態］
＜半導体装置＞
以下、本発明の第１の実施形態であるアンチヒューズ素子を有する半導体装置について、図面を参照して説明する。
図１２に示すように、本実施形態の半導体装置１は、第１導電型であるＮ型のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ２の形成領域（ＮＭＯＳ領域）と、第２導電型であるＰ型のＭＯＳトランジスタ３の形成領域（ＰＭＯＳ領域）と、アンチヒューズ素子４の形成領域（アンチヒューズ領域）が、この順に形成されたＣＭＯＳ構成のトランジスタを備えた半導体装置である。なお、図１〜図２６は、並行に設けられたゲートパターンに直交する方向で切った断面図である。
【００１８】
本実施形態の半導体装置１に用いられる半導体基板５は、Ｐ型の半導体基板であり、例えばシリコン基板などが用いられ、所定の深さ、例えば２００ｎｍの図示略のトレンチ溝が複数設けられている。そして、トレンチ溝には、例えばシリコン酸化膜などの絶縁膜が埋め込められることで分離領域６が形成され、活性領域が区画されている。
Ｎ型ＭＯＳトランジスタ２とＰ型ＭＯＳトランジスタ３とアンチヒューズ素子４とは、この素子分離領域６によって区画されている。
【００１９】
［Ｎ型ＭＯＳトランジスタ］
Ｎ型ＭＯＳトランジスタ２は、半導体基板５に設けられ、チャネル領域１１（第１チャネルが形成される領域）を含むＰ型のウェル７（第１ウェル）と、ウェル７上に設けられたゲート絶縁膜８（第１ゲート絶縁膜）と、ゲート絶縁膜８上に設けられたＮ型のポリシリコン膜９（第１ポリシリコン膜）と、ポリシリコン膜９上に設けられた金属膜１０と、を有した構成となっている。
また、チャネル領域１１は、ウェル７内の一面７ａ側の中央部分に形成されており、ウェル７内の一面７ａ側で、チャネル領域１１の両端外側には、Ｎ型のＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１２（第１ＬＤＤ領域）が形成されている。
【００２０】
Ｐ型のウェル７は、Ｐ型の不純物を半導体基板５に注入することにより形成される。Ｐ型の不純物としては、ボロン（Ｂ）などを用いるのが好ましい。
また、ウェル７内の一面７ａ側で、Ｎ型のＬＤＤ領域１２の外側部分には、Ｎ型の拡散領域１３が形成されている。すなわち、拡散領域１３は、チャネル領域１１を挟むように設けられており、ＬＤＤ領域１２は、チャネル領域１１と各拡散領域１３とのそれぞれの間に設けられている。
なお、この拡散領域１３は、Ｎ型ＭＯＳトランジスタ２のソース領域及びドレイン領域として機能する。
【００２１】
Ｎ型のＬＤＤ領域１２は、Ｎ型の不純物をウェル７に注入することにより形成される。Ｎ型の不純物としては、砒素（Ａｓ）や、リン（Ｐ）などを用いるのが好ましい。
また、Ｎ型の拡散領域１３は、Ｎ型の不純物をウェル７に注入することにより形成される。Ｎ型の不純物としては、砒素（Ａｓ）などを用いるのが好ましい。このＮ型の拡散領域１３は、Ｎ型ＭＯＳトランジスタ２のソース・ドレイン領域として機能する。
【００２２】
なお、Ｎ型の拡散領域１３は、注入される不純物の量が、Ｎ型のＬＤＤ領域１２に注入される不純物の量よりも多くなるようにして形成されている。すなわち、Ｎ型の拡散領域１３は、高濃度の不純物を含有し、Ｎ型のＬＤＤ領域１２は、低濃度の不純物を含有するように形成されている。但し、Ｎ型のＬＤＤ領域１２の不純物濃度は、チャネル領域１１の不純物濃度よりも高くなるように形成されている。
【００２３】
チャネル領域１１上には、ゲート絶縁膜８と、Ｎ型のポリシリコン膜９と、金属膜１０と、シリコン窒化膜１４とが積層されることで、ゲートパターン１５が形成されている。また、ゲートパターン１５の側面を覆うように、例えばシリコン窒化膜からなるサイドウォール１６が形成されている。
【００２４】
ゲート絶縁膜８としては、例えばシリコン酸化膜を用いてもよく、また、単層のシリコン酸化膜以外にハフニウム（Ｈｆ）等を含有した高誘電体膜（Ｈｉｇｈ−Ｋ膜）や、シリコン窒化膜とシリコン酸化膜の積層膜などを用いてもよい。
【００２５】
Ｎ型のポリシリコン膜９は、例えば６０〜１００ｎｍ厚のポリシリコン膜に、Ｎ型の不純物を注入することで形成される。Ｎ型の不純物としては、リン（Ｐ）を用いるのが好ましい。
また、金属膜１０は、高融点金属膜であることが好ましく、例えば５ｎｍ厚のタングステンシリサイド（ＷＳｉ）と４５ｎｍ厚のタングステン（Ｗ）を順次成膜したものを用いるのが好ましい。
【００２６】
また、ポリシリコン膜９と金属膜１０とでゲート電極１７（第１ゲート電極）が構成されている。すなわち、ゲート電極１７の下層部にはポリシリコン膜９が配置された構成となっている。また、ゲート電極１７は、ゲート絶縁膜８を介して、ＬＤＤ領域１２及びチャネル領域１１と対向して配置されている。
【００２７】
［Ｐ型ＭＯＳトランジスタ］
Ｐ型ＭＯＳトランジスタ３は、Ｎ型ＭＯＳトランジスタ２のＮ型とＰ型が入れ替わった構造をしている。すなわち、Ｐ型ＭＯＳトランジスタ３は、半導体基板５に設けられ、チャネル領域２５（第２チャネルが形成される領域）を含むＮ型のウェル２１（第２ウェル）と、ウェル２１上に設けられたゲート絶縁膜２２（第２ゲート絶縁膜）と、ゲート絶縁膜２２上に設けられたＰ型のポリシリコン膜２３（第２ポリシリコン膜）と、ポリシリコン膜２３上に設けられた金属膜２４と、を有した構成となっている。
また、チャネル領域２５は、ウェル２１内の一面２１ａ側の中央部分に形成されており、ウェル２１内の一面２１ａ側で、チャネル領域２５の両端外側には、Ｐ型のＬＤＤ領域２６（第２ＬＤＤ領域）が形成されている。
【００２８】
Ｎ型のウェル２１は、Ｎ型の不純物を半導体基板５に注入することにより形成される。Ｎ型の不純物としては、リン（Ｐ）などを用いるのが好ましい。
また、ウェル２１内の一面２１ａ側で、Ｐ型のＬＤＤ領域２６の外側部分には、Ｐ型の拡散領域２７が形成されている。すなわち、拡散領域２７は、チャネル領域２５を挟むように設けられており、ＬＤＤ領域２６は、チャネル領域２５と各拡散領域２７とのそれぞれの間に設けられている。
なお、この拡散領域２７は、Ｐ型ＭＯＳトランジスタ３のソース領域及びドレイン領域として機能する。
【００２９】
Ｐ型のＬＤＤ領域２６は、Ｐ型の不純物をウェル２１に注入することにより形成される。Ｐ型の不純物としては、フッ化ボロン（ＢＦ２）や、ボロン（Ｂ）などを用いるのが好ましい。
また、Ｐ型の拡散領域２７は、Ｐ型の不純物をウェル２１に注入することにより形成される。Ｐ型の不純物としては、フッ化ボロン（ＢＦ２）などを用いるのが好ましい。このＰ型の拡散領域２７は、Ｐ型ＭＯＳトランジスタ３のソース・ドレイン領域として機能する。
【００３０】
なお、Ｐ型の拡散領域２７は、注入される不純物の量が、Ｐ型のＬＤＤ領域２６に注入される不純物の量よりも多くなるようにして形成されている。すなわち、Ｐ型の拡散領域２７は、高濃度の不純物を含有し、Ｐ型のＬＤＤ領域２６は、低濃度の不純物を含有するように形成されている。但し、Ｐ型のＬＤＤ領域２６の不純物濃度は、チャネル領域２５の不純物濃度よりも高くなるように形成されている。
【００３１】
チャネル領域２５上には、ゲート絶縁膜２２と、Ｐ型のポリシリコン膜２３と、金属膜２４と、シリコン窒化膜２８とが積層されることで、ゲートパターン２９が形成されている。また、ゲートパターン２９の側面を覆うように、例えばシリコン窒化膜からなるサイドウォール３０が形成されている。
【００３２】
ゲート絶縁膜２２としては、例えばシリコン酸化膜を用いてもよく、また、単層のシリコン酸化膜以外にハフニウム（Ｈｆ）等を含有した高誘電体膜（Ｈｉｇｈ−Ｋ膜）や、シリコン窒化膜とシリコン酸化膜の積層膜などを用いてもよい。
【００３３】
Ｐ型のポリシリコン膜２３は、例えば６０〜１００ｎｍ厚のポリシリコン膜に、Ｐ型の不純物を注入することで形成される。Ｐ型の不純物としては、ボロン（Ｂ）を用いるのが好ましい。
また、金属膜２４は、高融点金属膜であることが好ましく、例えば５ｎｍ厚のタングステンシリサイド（ＷＳｉ）と４５ｎｍ厚のタングステン（Ｗ）を順次成膜したものを用いるのが好ましい。
【００３４】
また、ポリシリコン膜２３と金属膜２４とでゲート電極３１（第２ゲート電極）が構成されている。すなわち、ゲート電極３１の下層部にはポリシリコン膜２３が配置された構成となっている。また、ゲート電極３１は、ゲート絶縁膜２２を介して、ＬＤＤ領域２６及びチャネル領域２５と対向して配置されている。
【００３５】
［アンチヒューズ素子］
アンチヒューズ素子４は、略Ｎ型ＭＯＳトランジスタ２と同様な構造となっており、Ｎ型ＭＯＳトランジスタ２とは、ポリシリコン膜の導電型とＬＤＤ領域の導電型が異なるだけであり、同様の部分いついては説明を省略する。なお、アンチヒューズ素子４においては、トランジスタ動作を行わないので、ゲート電極やＬＤＤ領域の名称を用いるのは必ずしも適切ではないが、後述するようにＭＯＳトランジスタと同時に形成する部分であることから、ＭＯＳトランジスタと同じ名称を用いる。
【００３６】
アンチヒューズ素子４は、半導体基板５に設けられたＰ型のウェル４１（第３ウェル）と、ウェル４１上に設けられたゲート絶縁膜４２（絶縁膜）と、ゲート絶縁膜４２上に設けられたＰ型のポリシリコン膜４３（第３ポリシリコン膜）と、ポリシリコン膜４３上に設けられた金属膜４４と、を有した構成となっている。
また、ウェル４１内の一面４１ａ側の中央部分には、チャネル領域４５が形成されており、ウェル４１内の一面４１ａ側で、チャネル領域４５の両端外側には、Ｐ型のＬＤＤ領域４６（不純物導入領域）が形成されている。
すなわち、ＬＤＤ領域４６は、ポリシリコン膜４３に対して自己整合的にウェル４１に接するように設けられている。ここでいう自己整合的とは、ポリシリコン膜４３が形成されている領域がマスクとなって、Ｐ型の不純物が導入されて形成されることを意味する。
【００３７】
Ｐ型のウェル４１は、Ｎ型の不純物を半導体基板５に注入することにより形成される。Ｎ型の不純物としては、ボロン（Ｂ）などを用いるのが好ましい。
また、ウェル４１内の一面４１ａ側で、Ｐ型のＬＤＤ領域４６の外側部分には、Ｎ型の拡散領域４７が形成されている。すなわち、拡散領域４７は、チャネル領域４５を挟むように設けられており、ＬＤＤ領域４６は、チャネル領域４５と各拡散領域４７とのそれぞれの間に設けられている。
なお、Ｐ型のＬＤＤ領域４６は、Ｐ型の不純物をウェル４１に注入することにより形成される。Ｐ型の不純物としては、フッ化ボロン（ＢＦ２）や、ボロン（Ｂ）などを用いるのが好ましい。
【００３８】
なお、Ｎ型の拡散領域４７は、注入される不純物の量が、Ｐ型のＬＤＤ領域４６に注入される不純物の量よりも多くなるようにして形成されている。すなわち、Ｎ型の拡散領域４７は、高濃度の不純物を含有し、Ｐ型のＬＤＤ領域４６は、低濃度の不純物を含有するように形成されている。但し、Ｐ型のＬＤＤ領域４６の不純物濃度は、チャネル領域４５の不純物濃度（すなわち、ウェル４１の不純物濃度）よりも高くなるように形成されている。
【００３９】
チャネル領域４５上には、ゲート絶縁膜４２と、Ｐ型のポリシリコン膜４３と、金属膜４４と、シリコン窒化膜４８とが積層されることで、ゲートパターン４９が形成されている。また、ゲートパターン４９の側面を覆うように、例えばシリコン窒化膜からなるサイドウォール５０が形成されている。
また、Ｐ型のポリシリコン膜４３は、例えば６０〜１００ｎｍ厚のポリシリコン膜に、Ｐ型の不純物を注入することで形成される。Ｐ型の不純物としては、ボロン（Ｂ）を用いるのが好ましい。
【００４０】
また、ポリシリコン膜４３と金属膜４４とでゲート電極５１が構成されている。また、ゲート電極４１は、ゲート絶縁膜４２を介して、ＬＤＤ領域４６及びチャネル領域４５と対向して配置されている。
【００４１】
また、半導体基板５には、ゲートパターン１５，２９，４９を埋め込むように、例えばシリコン酸化膜からなる層間絶縁膜６１が形成されており、これによりゲートパターン１５，２９，４９間が絶縁分離される。また、層間絶縁膜６１上には、例えば１５０〜２００ｎｍ厚のシリコン酸化膜からなる層間絶縁膜６２が形成されている。
また、半導体装置１には、層間絶縁膜６１と層間絶縁膜６２とを貫通する図示略のコンタクトホールが設けられており、このコンタクトホールには、例えばタングステン（Ｗ）等の導電膜が埋め込まれることで、コンタクトプラグ６３が形成されている。
【００４２】
また、半導体装置１には、配線６４が、コンタクトプラグ６３に接続するように設けられている。配線６３には、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いるのが好ましい。
また、配線６３を覆うように保護膜６５が設けられている。保護膜６５には、例えば酸窒化シリコン（ＳｉＯＮ）等を用いるのが好ましい。
【００４３】
次に、本実施形態の半導体装置１に搭載されたアンチヒューズ素子４の動作について説明する。
なお、図２８は、本実施形態の半導体装置１のアンチヒューズ素子４の主要部分のみを記載した断面模式図である。また、Ｐ型のウェル４１には、Ｐ型の半導体基板５を介して電位を固定するための給電が行われている。
【００４４】
アンチヒューズ素子４の導通状態を判定するには、Ｐ型ウェル４１およびＮ型の拡散領域４７を共に接地電位（−１Ｖ等の固定負電位でも構わない）とし、ゲート電極５１にはゲート絶縁膜４２を破壊しない程度の小電圧を印加する。そして、この状態で流れる電流の有無を利用して、アンチヒューズ素子４の導通状態を判定することができる。初期状態においては、アンチヒューズ素子４は非導通状態となっており、ゲート電極５１を介した電流は流れない。
【００４５】
導通状態を変更するには、Ｐ型ウェル４１およびＮ型の拡散領域４７を接地電位（または固定負電位）に保持した状態で、ゲート電極５１にゲート絶縁膜４２の耐圧以上の正電圧を印加して、ゲート絶縁膜４２を破壊する。この際に、ゲート絶縁膜４２にはピンホール状の空洞部が生じ、その空洞部にゲート電極５１またはＰ型のウェル４１を構成しているＰ型シリコンが充填された導電パスが形成される。
【００４６】
アンチヒューズ素子４では、Ｐ型のＬＤＤ領域４６およびＰ型のチャネル領域４５の電位は共に、Ｐ型のウェル４１と同じ電位に固定されている。ここで、ＬＤＤ領域４６の不純物濃度がチャネル領域４５の濃度よりも高く設定されているので、ゲート電極５１に正電圧を印加した場合に、ＬＤＤ領域４６生じる空乏層の幅は、チャネル領域４５に生じる空乏層の幅よりも小さくなる。
【００４７】
また、ゲート電極５１の底面５１ａにおけるコーナー部Ｃでは、ゲート電極５１の側面からの電界（電気力線）が加わるため、ゲート電極５１とＬＤＤ領域４６間の電界強度は、ゲート電極５１とチャネル領域４５間の電界強度よりも大きくなる。さらに、ゲート電極５１のコーナー部Ｃの直下に位置するゲート絶縁膜４２は、ゲート電極５１のパターニングの際のドライエッチングの影響等によって、破壊耐圧が低下し易い傾向がある。
これらの相乗効果によって、アンチヒューズ素子４では、ゲート絶縁膜４２の破壊によって形成される導電パスの終端部を、ＬＤＤ領域４６上に選択的に形成することが可能となる。
【００４８】
そして、ＬＤＤ領域４６の不純物濃度が、チャネル領域４５の不純物濃度よりも１０〜１００倍程度高くなるように設定されているため、ＬＤＤ領域４６とポリシリコン膜４３との間で導電パスが形成されると、従来よりも電気抵抗を低くすることができる。また、導電パスを安定して形成することができるので、抵抗値のばらつきを抑制することができる。
【００４９】
したがって、図２７に示すような、ＣＭＯＳ構成のトランジスタを用いた判定回路に組み込んだ場合においても、ノードＡの電位がすみやかに変更されるため、誤動作を防止することが可能となる。また、１つの半導体装置上に複数のヒューズを備える場合にも、各ヒューズの抵抗値のばらつきが抑制できるので、判定回路の誤動作を防止できる。
【００５０】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置１の製造方法について説明する。
図１は、素子分離領域６の形成を示す断面図である。なお、図１では、Ｎ型ＭＯＳトランジスタ２の形成領域（ＮＭＯＳ領域）と、Ｐ型ＭＯＳトランジスタ３の形成領域（ＰＭＯＳ領域）と、アンチヒューズ素子４の形成領域（アンチヒューズ領域）とが、この順で設けられており、図２〜２６でも同様である。
【００５１】
まず、Ｐ型の半導体基板５を準備し、リソグラフィとドライエッチングによって、半導体基板５に深さ２００ｎｍの図示略のトレンチ溝を形成する。なお、半導体基板５としては、例えばＰ型のシリコン基板を用いるのが好ましい。
次に、トレンチ溝内を埋め込むように、ＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｓｔｉｎｙ  Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって、絶縁膜を成膜する。絶縁膜としては、例えばシリコン酸化膜（ＳｉＯ２）を用いる。
その後、半導体基板上の絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａｌ  ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）によって除去する。
以上の工程により、半導体基板の活性領域を区画する素子分離領域６が形成される。
【００５２】
次に、図２に示すように、Ｐ型のウェル７，４１を形成する。
具体的には、フォトレジスト７１を半導体基板５上に塗布し、ＮＭＯＳ領域およびアンチヒューズ領域の半導体基板５の表面が露出するようにパターニングする。
その後、フォトレジスト７１をマスクにしてＰ型の不純物を半導体基板５に注入し、Ｐ型のウェル７，４１を形成する。不純物としては、例えばボロン（Ｂ）を用いるのが好ましい。イオン注入のドーズ量は、８×１０１１〜８×１０１３ａｔｏｍｓ／ｃｍ２の範囲とするのが好ましい。注入エネルギーは、例えば６５〜１００ＫｅＶの範囲で設定すればよい。
さらに追加で、注入エネルギーを２００〜２５０ＫｅＶと高く設定したボロンの追加注入を行い、Ｐ型のウェル７，４１が深くなるようにしてもよい。
また、Ｐ型のウェル７，４１の底面の位置が、素子分離領域６の底面の位置よりも下方に位置するように形成してもよい。
イオン注入後は、フォトレジスト７１を、有機溶剤またはプラズマアッシング等を用いて除去する。
【００５３】
次に、図３に示すように、Ｎ型のウェル２１を形成する。
具体的には、フォトレジスト７２を半導体基板５上に塗布し、ＰＭＯＳ領域の半導体基板５の表面が露出するようにパターニングする。
その後、フォトレジスト７２をマスクにしてＮ型の不純物を半導体基板５に注入し、Ｎ型のウェル２１を形成する。不純物としては、例えばリン（Ｐ）を用いるのが好ましい。イオン注入のドーズ量は、２．５×１０１２〜２．５×１０１４ａｔｏｍｓ／ｃｍ２の範囲とするのが好ましい。注入エネルギーは、例えば４００〜５００ＫｅＶの範囲で設定すればよい。さらに追加で、注入エネルギーを高くしたリンの追加注入を行い、Ｎ型のウェル２１が深くなるようにしてもよい。
また、Ｎ型のウェル２１の底面の位置が、素子分離領域６の底面の位置よりも下方に位置するように形成してもよい。
イオン注入後は、フォトレジスト７２を、有機溶剤またはプラズマアッシング等を用いて除去する。
【００５４】
以上の工程により、ＮＭＯＳ領域とアンチヒューズ領域には、Ｐ型のウェル７，４１が形成され、ＰＭＯＳ領域にはＮ型のウェル２１が形成される。
なお、本実施形態では、Ｐ型のウェル７，４１を形成した後に、Ｎ型のウェル２１を形成したが、Ｎ型のウェル２１を先に形成しても構わない。
【００５５】
次に、図４に示すように、半導体基板５上に、所定の厚さの、例えば５ｎｍ厚のゲート絶縁膜７３と、所定の厚さの、例えば６０〜１００ｎｍ厚のポリシリコン膜７４（多結晶シリコン）を順次成膜する。但し、成膜時には、ポリシリコン膜７４には不純物を導入しない。
ゲート絶縁膜７３としては、例えばシリコン酸化膜を用いてもよく、また、単層のシリコン酸化膜以外に、ハフニウム（Ｈｆ）等を含有した高誘電体膜（Ｈｉｇｈ−Ｋ膜）や、シリコン窒化膜とシリコン酸化膜の積層膜等でもよい。
【００５６】
次に、フォトレジスト７５をポリシリコン膜７４上に塗布し、ＰＭＯＳ領域とアンチヒューズ領域のポリシリコン膜７４の表面が露出するようにパターニングする。
その後、フォトレジスト７５をマスクにしてＰ型の不純物をポリシリコン膜７４に注入する。不純物としては、ボロン（Ｂ）を用いるのが好ましい。また、イオン注入条件は、注入エネルギーを３〜５ＫｅＶの範囲とし、ドーズ量を５×１０１４〜５×１０１６ａｔｏｍｓ／ｃｍ２の範囲とするのが好ましい。
これにより、ポリシリコン膜内にボロンがドープされたＰ型ドープポリシリコン膜７４ａが形成される。
【００５７】
次に、図５に示すように、フォトレジスト７６をポリシリコン膜７４上に塗布し、ＮＭＯＳ領域のポリシリコン膜７４の表面が露出するようにパターニングする。
その後、フォトレジスト７６をマスクにしてＮ型の不純物をポリシリコン膜７４に注入する。不純物としては、リン（Ｐ）を用いるのが好ましい。また、イオン注入条件は、注入エネルギーを５〜８ＫｅＶの範囲とし、ドーズ量を３．６×１０１４〜３．６×１０１６ａｔｏｍｓ／ｃｍ２の範囲とするのが好ましい。
これにより、ポリシリコン膜７４内にリンがドープされたＮ型ドープポリシリコン膜７４ｂが形成される。
【００５８】
以上の工程により、ＮＭＯＳ領域のポリシリコン膜７４ｂはＮ型となり、ＰＭＯＳ領域とアンチヒューズ領域のポリシリコン膜７４ａはＰ型となる。
なお、本実施形態では、Ｐ型ドープポリシリコン膜７４ａを形成した後に、Ｎ型ドープポリシリコン膜７４ｂを形成したが、先にＮ型ドープポリシリコン膜７４ｂを形成しても構わない。
【００５９】
次に、図６に示すように、ポリシリコン膜７４上に、金属膜７７を形成する。金属膜７７は、高融点金属膜であることが好ましく、具体的には、例えば５ｎｍ厚のタングステンシリサイド（ＷＳｉ）と４５ｎｍ厚のタングステン（Ｗ）を順次成膜して形成するのが好ましい。
その後、金属膜７７上に、例えば２００ｎｍ厚のシリコン窒化膜７８（ＳｉＮ）を成膜する。
その後、リソグラフィとドライエッチングによって不要な部分を除去することで、ゲート絶縁膜８，２２，４２と、ポリシリコン膜９，２３，４３と、金属膜１０，２４，４４と、シリコン窒化膜１４，２８，４８とが積層されてなるゲートパターン１５，２９，４９が形成される。
【００６０】
次に、図７に示すように、ゲートパターン１５を含む半導体基板５上にフォトレジスト８１を塗布し、ＰＭＯＳ領域およびアンチヒューズ領域が露出するようにパターニングする。
その後、フォトレジスト８１をマスクにしてＰ型の不純物を半導体基板５に注入する。不純物としては、フッ化ボロン（ＢＦ２）またはボロン（Ｂ）を用いるのが好ましい。また、イオン注入条件は、注入エネルギーを２〜４ＫｅＶの範囲とし、ドーズ量を１．０×１０１３〜８．０×１０１４ａｔｏｍｓ／ｃｍ２の範囲とするのが好ましい。
これにより、ウェル２１，４１内の一面２１ａ，４１ａ側で、中央部分であるチャネル領域２５，４５の両端外側にＬＤＤ領域２６，４６が形成される。すなわち、ゲートパターン２９，４９に対して自己整合的にＰ型のＬＤＤ領域２６，４６が形成される。
【００６１】
次に、図８に示すように、ゲートパターン２９，４９を含む半導体基板５上にフォトレジスト８２を塗布し、ＮＭＯＳ領域が露出するようにパターニングする。
その後、フォトレジスト８２をマスクにしてＮ型の不純物を半導体基板５に注入する。不純物としては、砒素（Ａｓ）またはリン（Ｐ）を用いるのが好ましい。また、イオン注入条件は、注入エネルギーを２〜４ＫｅＶの範囲とし、ドーズ量を１．０×１０１３〜８．０×１０１４ａｔｏｍｓ／ｃｍ２の範囲とするのが好ましい。
ここれにより、ウェル７内の一面７ａ側で、中央部分であるチャネル領域１１の両端外側にＬＤＤ領域１２が形成される。すなわち、ゲートパターン１５に対して自己整合的にＮ型のＬＤＤ領域１２が形成される。
【００６２】
以上の工程により、ＮＭＯＳ領域にはＮ型のＬＤＤ領域１２が形成され、ＰＭＯＳ領域とアンチヒューズ領域には、Ｐ型のＬＤＤ領域２６，４６が形成される。
なお、本実施形態では、Ｐ型のＬＤＤ領域２６，４６を形成した後に、Ｎ型のＬＤＤ領域１２を形成したが、先にＮ型のＬＤＤ領域１２を形成しても構わない。
【００６３】
次に、ゲートパターン１５，２９，４９上に所定の厚さの、例えば２０ｎｍ厚の図示略のシリコン窒化膜を成膜する。その後、エッチバックして、図９に示すように、ゲートパターン１５，２９，４９の側面を被覆するサイドウォール１６，３０，５０を形成する。
【００６４】
次に、ゲートパターン１５，４９を含む半導体基板５上にフォトレジスト８３を塗布し、半導体基板５の表面のＰＭＯＳ領域が露出するようにパターニングする。
その後、フォトレジスト８３をマスクにしてＰ型の不純物を半導体基板５に注入する。不純物としては、フッ化ボロン（ＢＦ２）を用いるのが好ましい。また、イオン注入条件は、注入エネルギーを１０〜１５ＫｅＶの範囲とし、ドーズ量を２．０×１０１４〜２．０×１０１６ａｔｏｍｓ／ｃｍ２の範囲とするのが好ましい。この際、注入するドーズ量は、先に形成したＰ型のＬＤＤ領域２６に導入したドーズ量よりも多くなるように設定する。
以上のイオン注入で、高濃度のＰ型の拡散領域２７が、ウェル２１内の一面２１ａ側で、ＬＤＤ領域２６の外側に形成される。このＰ型の拡散領域２７はＰ型ＭＯＳトランジスタ３のソース・ドレイン電極として機能する。
【００６５】
次に、図１０に示すように、ゲートパターン２９を含む半導体基板５上にフォトレジスト８４を塗布し、半導体基板５の表面のＮＭＯＳ領域およびアンチヒューズ領域が露出するようにパターニングする。
その後、フォトレジスト８４をマスクにしてＮ型の不純物を半導体基板５に注入する。不純物としては、砒素（Ａｓ）を用いるのが好ましい。また、イオン注入条件は、注入エネルギーを１２〜２０ＫｅＶの範囲とし、ドーズ量を３．０×１０１４〜３．０×１０１６ａｔｏｍｓ／ｃｍ２の範囲とするのが好ましい。この際、注入するドーズ量は、先に形成したＬＤＤ領域１２，４６に注入したドーズ量よりも多くなるように設定する。
以上のイオン注入で、高濃度のＮ型の拡散領域１３，４７が、ウェル７，４１内の一面７ａ，４１ａ側で、ＬＤＤ領域１２，４６の外側に形成される。
なお、このＮ型の拡散領域１３はＮ型ＭＯＳトランジスタ２のソース・ドレイン電極として機能する。
【００６６】
以上の工程により、ＮＭＯＳ領域とアンチヒューズ領域にはＮ型の拡散領域１３，４７が形成され、ＰＭＯＳ領域にはＰ型の拡散領域２７が形成される。なお、本実施形態では、Ｐ型の拡散領域２７を形成した後に、Ｎ型の拡散領域１３，４７を形成したが、先にＮ型の拡散領域１３，４７を形成しても構わない。
【００６７】
次に、図１１に示すように、ゲートパターン１５，２９，４９を埋め込むように、例えばシリコン酸化膜からなる層間絶縁膜６１を形成し、ＣＭＰ法によって層間絶縁膜６１の表面が露出するまで平坦化する。続いて、例えば１５０ｎｍ〜２００ｎｍ厚のシリコン酸化膜からなる層間絶縁膜６２を成膜する。
【００６８】
その後、リソグラフィとドライエッチングにより、Ｎ型の拡散領域１３，４７とＰ型の拡散領域２７の上面の一部が露出するように、層間絶縁膜６１と層間絶縁膜６２を貫通する図示略のコンタクトホールを形成する。
その後、コンタクトホールを埋め込むようにタングステン等の導電膜を形成し、コンタクトプラグ６３を形成する。また、ゲート電極１７，３１，５１に接続する図示略のコンタクトプラグも同様にして形成する。
【００６９】
次に、図１２に示すように、コンタクトプラグ６３に接続する配線６４を形成する。配線６４には、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）等の金属を用いるのが好ましい。
その後、配線６４を覆う保護膜６５を形成する。保護膜６５には、例えば酸窒化シリコン（ＳｉＯＮ）等を用いるのが好ましい。
なお、保護膜６５を形成する前に、さらに別の配線層を形成した多層配線構造としてもよい。また、ＤＲＡＭ等の記憶装置を形成するために、メモリセル領域を構成するトランジスタや記憶素子を有するようにしてもよい。
以上の工程により、本実施形態の半導体装置１が製造される。
【００７０】
本実施形態の半導体装置１の製造方法においては、通常のＰ型ＭＯＳトランジスタ３のＰ型のＬＤＤ領域２６を形成するのと同時に、アンチヒューズ素４子のＰ型のＬＤＤ領域４６を形成することが可能である。また、アンチヒューズ素子４のＬＤＤ領域４６以外の構成部分も、通常のＭＯＳトランジスタの製造工程と共通に形成することができる。
このため、ＣＭＯＳ構成のトランジスタを備えた半導体装置であれば、別の工程を追加する必要が無く、本実施形態のアンチヒューズ素子４を製造することができ、製造コストを抑制することができる。
【００７１】
なお、本実施形態のアンチヒューズ素子４は、Ｐ型のチャネル領域４５とＰ型のＬＤＤ領域４６が、ゲート絶縁膜４２を介して、Ｐ型のポリシリコン膜４３を下層に設けたゲート電極５１と対向していればよく、Ｐ型のＬＤＤ領域４６と接続している高濃度の拡散領域４７は、Ｎ型またはＰ型のいずれでもよい。例えば、図１３に示すように、アンチヒューズ素子４に設けた高濃度の拡散領域９１をＰ型の拡散領域としても構わない。
【００７２】
この場合には、図９で示したＰＭＯＳ領域のＰ型の拡散領域を形成する際に、フォトレジスト８３のパターンをアンチヒューズ領域も開口したものとし、ＰＭＯＳ領域とアンチヒューズ領域にイオン注入で同時にＰ型の不純物を導入するのが好ましい。
また、図１０で示したＮＭＯＳ領域のＮ型の拡散領域を形成する際には、フォトレジストのパターン８４をアンチヒューズ領域に開口を設けないものとし、アンチヒューズ領域には、Ｎ型の拡散領域を形成するＮ型の不純物が導入されないようにするのが好ましい。
このようにすることで、工程数を増やすことなくアンチヒューズ素子４を形成できる。
【００７３】
また、アンチヒューズ領域にＰ型の拡散領域９１を設ける場合には、Ｐ型のＬＤＤ領域４６の電位を固定するための給電は、Ｐ型の拡散領域９１に接続するコンタクトプラグ６３を介して行ってもよい。
【００７４】
また、本実施形態のアンチヒューズ素子４においては、高濃度の拡散領域４７を設けなくてもよい。
例えば、図１４に示すように、アンチヒューズ素子４には、Ｐ型のＬＤＤ領域４６のみを設け、ＮＭＯＳ領域に設けたＮ型の拡散領域１３ないしＰＭＯＳ領域に設けたＰ型の拡散領域２７に対応した拡散領域を設けなくても構わない。
【００７５】
この場合には、Ｎ型およびＰ型の拡散領域を形成する際のフォトレジストのパターンを変更して、アンチヒューズ領域にはイオン注入されないようにするのが好ましい。これにより、工程数を増やすことなく、アンチヒューズ素子４を形成できる。
また、アンチヒューズ領域にＰ型のＬＤＤ領域４６のみを設けた場合には、Ｐ型のＬＤＤ領域４６の電位を固定するための給電は、Ｐ型のＬＤＤ領域４６に接続するコンタクトプラグ６３を介して行ってもよい。
【００７６】
また、本実施形態では、Ｐ型ＭＯＳトランジスタ３にはＰ型のポリシリコン膜２３を下層に備えたゲート電極３１を、Ｎ型ＭＯＳトランジスタ２にはＮ型のポリシリコン膜９を下層に備えたゲート電極１７を形成したが、すべてＰ型のポリシリコン膜を下層に備えたゲート電極で形成してもよい。
【００７７】
［第２の実施形態］
＜半導体装置＞
次に、本発明の第２の実施形態であるアンチヒューズ素子４を備えた半導体装置１Ａについて説明する。本実施形態の半導体装置１Ａは、図２６に示すように、ＭＯＳトランジスタがプレーナ型ではなく、溝型に形成されている点で第１の実施形態と異なっており、第１の実施形態と同様な部分については、適宜説明を省略する。
【００７８】
本実施形態のＮ型ＭＯＳトランジスタ２ａは、半導体基板５に設けられたＰ型のウェル７と、ウェル７に設けられた溝であるゲートトレンチ９２内に設けられたゲート絶縁膜９３と、ゲート絶縁膜９３上に設けられたＮ型のポリシリコン膜９４と、ポリシリコン膜９４上に設けられた金属膜１０とを有した構成となっている。なお、ポリシリコン膜９４は、ゲートトレンチ９２内を充填する膜圧に設計されている。
また、ウェル７内の一面７ａ側で、ゲートトレンチ９２の両端外側には、Ｎ型のＬＤＤ領域１２が設けられ、そのＬＤＤ領域１２の外側には、Ｎ型の拡散領域１３が形成されている。すなわち、ポリシリコン膜９４は、ゲート絶縁膜９３を介して、ＬＤＤ領域１２の側方及び上方に配置されている。
【００７９】
また、Ｐ型ＭＯＳトランジスタ３ａは、半導体基板５に設けられたＮ型のウェル２１と、ウェル２１に設けられた溝であるゲートトレンチ９５内に設けられたゲート絶縁膜９６と、ゲート絶縁膜９６上に設けられたＮ型のポリシリコン膜９７と、ポリシリコン膜９７上に設けられた金属膜２４とを有した構成となっている。なお、ポリシリコン膜９７は、ゲートトレンチ９５内を充填する膜圧に設計されている。
また、ウェル２１内の一面２１ａ側で、ゲートトレンチ９５の両端外側には、Ｐ型のＬＤＤ領域２６が設けられ、そのＬＤＤ領域２６の外側には、Ｐ型の拡散領域２７が形成されている。すなわち、ポリシリコン膜９７は、ゲート絶縁膜９６を介して、ＬＤＤ領域２６の側方及び上方に配置されている。
【００８０】
また、アンチヒューズ素子４ａは、半導体基板５に設けられたＰ型のウェル４１と、ウェル４１に設けられた溝であるゲートトレンチ９８内に設けられたゲート絶縁膜９９と、ゲート絶縁膜９９上に設けられたＰ型のポリシリコン膜１００と、ポリシリコン膜１００上に設けられた金属膜とを有した構成となっている。なお、ポリシリコン膜１００は、ゲートトレンチ９８内を充填する膜圧に設計されている。
また、ウェル４１内の一面４１ａ側で、ゲートトレンチ９８の両端外側には、Ｐ型のＬＤＤ領域４６が設けられ、そのＬＤＤ領域４６の外側には、Ｎ型の拡散領域４７が形成されている。すなわち、ポリシリコン膜１００は、ゲート絶縁膜９９を介して、ＬＤＤ領域４６の側方及び上方に配置されている。
【００８１】
本実施形態の半導体装置１Ａも、第１の実施形態と同様に、ウェル４１内のＬＤＤ領域４６の不純物濃度が、ウェル４１の不純物濃度よりも高く設計されている。これにより、アンチヒューズ素子４ａが導通状態の際、ＬＤＤ領域４６とポリシリコン膜１００との間で導電パスが形成され、電気抵抗を低くすることができる。また、導電パスを安定して形成することができるので、抵抗値のばらつきを抑制することができる。
また、ポリシリコン膜１００が、ゲート絶縁膜９９を介して、ＬＤＤ領域４６の側方及び上方に配置されているので、より、ポリシリコン膜１００とＬＤＤ領域４６との間に導電パスが形成されやすくなっている。これにより、電気抵抗値をより低くすることができ、また、抵抗値のばらつきをより抑制することができる。
【００８２】
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。なお、イオン注入のドーズ量等は、第１の実施形態と同様であり、同様の部分については、適宜説明を省略する。
まず、図１５に示すように、素子分離領域６を設けたＰ型の半導体基板５に、レジストパターン１０１をマスクとしてＰ型のウェル７，４１を形成する。その後、図１６に示すように、レジストパターン１０２をマスクとしてＮ型のウェル２１を形成する。
【００８３】
次に、図１７に示すように、フォトリソグラフィとドライエッチングによって、ウェル７，２１，４１領域内にゲートトレンチ９２，９５，９８（溝パターン）を形成する。
その後、図１８に示すように、ゲート絶縁膜１０３と、不純物を含まないポリシリコン膜１０４を順次形成する。なお、ポリシリコン膜１０４はゲートトレンチ９２，９５，９８の内部を完全に充填する膜厚となるように設定する。
その後、フォトレジスト１０５をマスクとして用い、ＰＭＯＳ領域とアンチヒューズ領域のポリシリコン１０４にＰ型の不純物をイオン注入する。
【００８４】
次に、図１９に示すように、フォトレジスト１０６をマスクとして用い、ＮＭＯＳ領域のポリシリコン膜１０４にＮ型の不純物をイオン注入する。その後、図２０に示すように、金属膜１１３とシリコン窒化膜１０７を順次成膜し、ゲート電極１５，２９，４９のパターニングを行う。
【００８５】
次に、図２１に示すように、フォトレジスト１０８をマスクとして用い、ＰＭＯＳ領域とアンチヒューズ領域にＰ型の不純物のイオン注入を行い、Ｐ型のＬＤＤ領域２６，４６を形成する。また、図２２に示すように、フォトレジスト１０９をマスクとして用い、ＮＭＯＳ領域にＮ型の不純物のイオン注入を行い、Ｎ型のＬＤＤ領域１２を形成する。
【００８６】
次に、図２３に示すように、例えばシリコン窒化膜を用いて、ゲート電極１５，２９，４９の側面部分にサイドウォール１６，３０，５０を形成する。その後、フォトレジスト１１０をマスクとして用い、ＰＭＯＳ領域にＰ型不純物のイオン注入を行い、Ｐ型の拡散領域２７を形成する。Ｐ型の拡散領域２７はＰ型ＭＯＳトランジスタ３ａのソース・ドレイン電極として機能する。
また、図２４に示すように、フォトレジスト１１１をマスクとして用い、ＮＭＯＳ領域とアンチヒューズ領域にＮ型の不純物のイオン注入を行い、Ｎ型の拡散領域１３，４７を形成する。Ｎ型の拡散領域１３はＮ型ＭＯＳトランジスタ２ａのソース・ドレイン電極として機能する。
【００８７】
次に、図２５に示すように、層間絶縁膜６１，６２を形成し、拡散領域１３，２７，４７に接続するコンタクトプラグ６３、およびゲート電極１７，３１，５１に接続する図示略のコンタクトプラグを形成する。
その後、図２６に示すように、コンタクトプラグ６３に接続する配線６４および保護膜６５を形成する。
以上の工程によって、溝型ゲート電極１７，３１，５１を備えたＭＯＳトランジスタを有する半導体装置１Ａが形成される。なお、本実施形態では、アンチヒューズ素子４ａも溝型ゲート電極５１を備えた構造となる。
【００８８】
本実施形態の半導体装置１Ａの製造方法も、第１の実施形態と同様に、ＬＤＤ領域を備えたＣＭＯＳ構成のトランジスタの製造工程と共通の製造工程で、同時にアンチヒューズ素子４ａを形成することができるので、製造コストが増加しない。
なお、本実施形態においても、アンチヒューズ素子４ａに設けたＰ型の拡散領域４７をＮ型に変更することや、高濃度の拡散領域４７を設けずにＰ型のＬＤＤ領域４６のみとすることが可能である。
【００８９】
以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、上記実施形態では、アンチヒューズ素子のＬＤＤ領域がＰ型の場合について説明したが、Ｎ型とする場合も可能である。その場合には、Ｎ型ウェル領域内にＮ型ＬＤＤ領域を形成し、ゲート絶縁膜を介して対向するゲート電極をＮ型のポリシリコン膜で形成すればよい。また、ゲート電極は最下層がＮ型ポリシリコン膜であればよく、その上に金属層や金属シリサイド層を積層したゲート電極としてもよい。更に、ゲート電極の導電型（最下層のポリシリコン膜の導電型）は、アンチヒューズ素子の部分に形成するゲート電極の導電型にすべて揃えて、１種類だけとしてもよい。
【産業上の利用可能性】
【００９０】
本発明は、半導体装置の製造方法に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。
【符号の説明】
【００９１】
１，１Ａ・・・半導体装置、２，２ａ，３，３ａ・・・ＭＯＳトランジスタ、４，４ａ・・・アンチヒューズ素子、５・・・半導体基板、７，２１，４１・・・ウェル、７ａ，２１ａ，４１ａ・・・ウェルの一面、８，２２，４２・・・絶縁膜、９，２３，４３・・・ポリシリコン膜、４５・・・所定領域、１１，２５・・・チャネル領域、１２，２６・・・ＬＤＤ領域、４６・・・不純物導入領域、９２，９５，９８・・・ゲートトレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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