(57)【要約】【課題】フレキシブル基板の配線設計の自由度が向上するとともに、製造コストを削減する表示装置を提供する。【解決手段】表示パネルＰＮＬに電気的に接続されたフレキシブル基板３０と、を備え、フレキシブル基板３０は、表示パネルＰＮＬに接続された出力側端辺と、複数の信号線を駆動する駆動手段ＳＤと、接続部と駆動手段ＳＤとの間に延びる出力配線Ｗｏｕｔと、を備え、駆動手段ＳＤは、フレキシブル基板３０の入力側端辺に対向する第１端辺Ｅ１と、出力側端辺に対向する第２端辺Ｅ２と、第１端辺Ｅ１と第２端辺Ｅ２に沿って配置された複数の出力端子Ｓ１〜Ｓ６００と、を備え、複数の出力端子Ｓ１〜Ｓ６００は、選択的に複数の信号線ＳＬへの信号を出力する複数の有効出力端子と、複数の信号線ＳＬへの信号出力に用いられない複数の無効出力端子とに区分可能な状態に設定され、複数の無効出力端子は、少なくとも第１端辺に沿って配置された出力端子を含む表示装置。【選択図】図３
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【特許請求の範囲】
【請求項１】
マトリクス状に配置された複数の表示画素からなる表示部と、前記複数の表示画素が配列する列に沿って延びる複数の信号線と、を備えた表示パネルと、
前記表示パネルに電気的に接続されたフレキシブル基板と、を備え、
前記フレキシブル基板には、前記表示パネルに接続された接続部と、前記複数の信号線を駆動する駆動手段と、前記接続部と前記駆動手段との間に延びる出力配線と、を備え、
前記駆動手段は、前記フレキシブル基板の入力側端辺に対向する第１端辺と、前記フレキシブル基板の出力側端辺に対向する第２端辺と、前記第１端辺と前記第２端辺に沿って配置された複数の出力端子と、を備え、
前記複数の出力端子は、選択的に前記複数の信号線への信号を出力する複数の有効出力端子と、前記複数の信号線への信号出力に用いられない複数の無効出力端子とに区分可能な状態に設定され、
前記複数の無効出力端子は、少なくとも前記第１端辺に沿って配置された表示装置。
【請求項２】
前記駆動手段には、前記有効出力端子数を切り替える出力数切り替え信号により、前記出力端子のうちの有効出力端子を選択する選択手段を備える請求項１記載の表示装置。
【請求項３】
前記選択手段は、直列に接続された複数のシフトレジスタを備え、
前記複数のシフトレジスタは、前記複数の有効出力端子からなる有効出力端子群を選択する選択信号を出力する第１シフトレジスタ群と、前記複数の無効出力端子からなる無効出力端子群を選択する選択信号を出力する複数の第２シフトレジスタ群と、を備え、
前記第１シフトレジスタ群は前記複数の第２シフトレジスタ群の間に配置され、
前記第２シフトレジスタ群の前段には、前記出力数切り替え信号と、スタートパルスとが入力される第１演算回路が配置され、
前記第１シフトレジスタ群の前段には、前記出力数切り替え信号と、前記スタートパルスと、前記第１シフトレジスタ群の前段に配置された前記第２シフトレジスタ群の出力信号とが入力される第２演算回路が配置され、
前記選択信号により前記駆動手段の出力数が前記有効出力端子数に切り替えられた場合に、前記第１演算回路は前記無効出力端子群を非選択とする信号を前記第２シフトレジスタ群に出力するとともに、前記第２演算回路は前記有効出力端子群を選択させる信号を前記第１シフトレジスタ群に出力するように構成された請求項２記載の表示装置。
【請求項４】
前記複数の出力端子のそれぞれにはアドレスが割り当てられ、
前記選択手段は、前記複数の有効出力端子となる出力端子のアドレスを選択するアドレスデコーダを備えている請求項２記載の表示装置。
【請求項５】
前記表示パネルには、前記複数の信号線及び前記有効出力端子と電気的に接続されたスイッチ手段を備え、
前記スイッチ手段により、各前記有効出力端子から夫々出力された信号を夫々２以上の前記信号線に振り分けるようにした請求項１乃至請求項４のいずれか１項記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、特にアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
表示装置として、例えば液晶表示装置は、一対の基板と、この一対の基板間に挟持された液晶層とを備えた液晶表示パネルを備えている。一方の基板は、マトリクス状に配置された複数の画素電極と、画素電極が配列する行に沿って延びて配置された複数の走査線と、画素電極の配列する列に沿って延びて配置された複数の信号線と、を備えている。他方の基板は、複数の画素電極と対向する対向電極を備えている。
【０００３】
一方の基板は、複数の走査線を駆動するゲートドライバを更に備えている。一方の基板の端部には、フレキシブル基板を介して回路基板が電気的に接続されている。フレキシブル基板には、複数の信号線に映像信号を供給するソースドライバ（ＩＣ）が搭載されている。
【０００４】
ソースドライバから並列的に出力される信号数は、信号線の数に応じて変わる。近年、表示装置の高精細化の要求に伴い、ソースドライバから出力される信号数が多くなり、出力端子がソースドライバの出力側の端辺だけでなく、入力側の端辺にも設けられている。全ての出力端子を使用する場合には、ソースドライバの入力側と出力側との端辺（長辺）に沿って並ぶ複数の出力端子の一端側を開始位置とし、他端側を終了位置としている。
【０００５】
ここで、ソースドライバの入力側の端辺に設けられた出力端子と、フレキシブル基板の出力端子との間に延びる配線は、ソースドライバの短辺側を迂回して引き回される。ソースドライバの短辺領域を迂回して配線が配置されると、ソースドライバの短辺側からフレキシブル基板の端部までの領域における設計に制約が生じる。
【０００６】
従来、ソースドライバの入力側の端辺に設けられた出力端子から延びる配線を、ソースドライバが配置されるフレキシブル基板の領域を介して、ソースドライバの出力側に引き回して、ソースドライバの短辺側とフレキシブル基板の端辺までの領域の設計自由度を向上させる駆動装置および表示装置が提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−２３４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、上記のように、ソースドライバの入力側の端辺に設けられた出力端子から延びる配線を、ソースドライバが配置されるフレキシブル基板の領域を介して、ソースドライバの出力側に引き回すと、ソースドライバの出力側から延びる配線と、入力側からソースドライバが配置されるフレキシブル基板の領域を介して延びる配線とのピッチが細かくなり、配線を配置することが困難になる場合があった。
【０００９】
また、信号線へ信号を出力する出力端子の数が、ソースドライバの総出力端子数よりも少ない場合にも、ソースドライバの端辺に沿って並ぶ複数の出力端子の一端側を使用する端子の開始位置とし、他端側を終了位置としていた。
【００１０】
そのため、この場合でもソースドライバの短辺側とフレキシブル基板の端部との間の領域に配線が引き回され、フレキシブル基板の設計自由度が低下するとともに、フレキシブル基板が大きくなり、製造コストを削減することが難しくなることがあった。
【００１１】
本発明は、上記事情に鑑みて成されたものであって、フレキシブル基板の設計の自由度が向上するとともに、製造コストを削減する表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の態様による表示装置は、マトリクス状に配置された複数の表示画素からなる表示部と、前記複数の表示画素が配列する列に沿って延びる複数の信号線と、を備えた液晶表示パネルと、前記液晶表示パネルに電気的に接続されたフレキシブル基板と、を備え、前記フレキシブル基板には、前記液晶表示パネルに接続された接続部と、前記複数の信号線を駆動する駆動手段と、前記接続部と前記駆動手段との間に延びる出力配線と、を備え、前記駆動手段は、前記フレキシブル基板の入力側端辺に対向する第１端辺と、前記フレキシブル基板の出力側端辺に対向する第２端辺と、前記第１端辺と前記第２端辺に沿って配置された複数の出力端子と、を備え、前記複数の出力端子は、選択的に前記複数の信号線への信号を出力する複数の有効出力端子からなる有効出力端子群と、前記複数の信号線への信号出力に用いられない複数の無効出力端子からなる無効出力端子群とに区分可能な状態に設定され、前記複数の無効出力端子群は少なくとも前記第１端辺に沿って配置された表示装置である。
【発明の効果】
【００１３】
本発明によれば、フレキシブル基板の設計の自由度が向上するとともに、製造コストを削減する表示装置を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施の形態に係る表示装置の一構成例を概略的に示す図である。
【図２】図１に示す表示装置のフレキシブル基板の一構成例を概略的に示す図である。
【図３】図２に示すフレキシブル基板に搭載されたソースドライバの一構成例を概略的に示す図である。
【図４】図３に示すソースドライバの一構成例を説明するための図である。
【図５】図４に示すソースドライバの選択回路の一構成例を説明するための図である。
【図６】図３に示すソースドライバの有効出力端子を選択する信号を供給するアドレスデコーダの一構成例を説明するための図である。
【図７】図６に示すアドレスデコーダに供給される信号の一例について説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について、詳細に説明する。図１に示すように、本実施の形態に係る表示装置は、液晶表示装置であって、マトリクス状に配置された表示画素ＰＸからなる表示部ＤＹＰを含む液晶表示パネルＰＮＬを備えている。
【００１６】
液晶表示パネルＰＮＬは、表示部ＤＹＰにおいて対向するように配置されたアレイ基板１０と対向基板２０と、アレイ基板１０と対向基板２０とに挟持された液晶層ＬＱとを備えている。
【００１７】
アレイ基板１０は、夫々の表示画素ＰＸに配置された複数の画素電極ＰＥと、画素電極ＰＥが配列する行に沿って配置された複数の走査線ＧＬと、画素電極ＰＥが配列する列に沿って配置された複数の信号線ＳＬと、走査線ＧＬと信号線ＳＬとが交差する位置近傍に配置された画素スイッチＳＷとを備えている。
【００１８】
アレイ基板１０は、表示部ＤＹＰの周囲に配置されたゲートドライバＧＤと、スイッチ回路１０Ｃと、をさらに備えている。ゲートドライバＧＤは、表示部ＤＹＰの対向する２つの端辺に沿って配置されたゲートドライバＧＤＲとゲートドライバＧＤＬとを備えている。本実施の形態に係る液晶表示装置では、複数の走査線ＧＬのそれぞれは、一端がゲートドライバＧＤＬに接続され、他端がゲートドライバＧＤＲに接続されている。信号線ＳＬの一端は、スイッチ回路１０Ｃに接続されている。
【００１９】
対向基板２０は、複数の画素電極ＰＥと対向するように配置された対向電極ＣＥを備えている。対向電極ＣＥには、図示しない対向電極駆動回路により対向電圧が供給される。
【００２０】
アレイ基板１０の一端には、フレキシブル基板３０を介して回路基板４０が電気的に接続されている。回路基板４０には、タイミングコントローラ４２と、レベルシフト回路４４とが搭載されている。
【００２１】
タイミングコントローラ４２には、図示しない外部信号源から外部映像信号や同期信号、クロック信号などが供給される。タイミングコントローラ４２は、供給された外部映像信号や同期信号、クロック信号などから外部映像信号に基づく階調信号である映像信号、走査線ＧＬを順次駆動するようにゲートドライバＧＤを制御する制御信号、対向電極駆動回路に供給される制御信号、スイッチ回路１０Ｃの制御信号等を出力する。
【００２２】
タイミングコントローラ４２から出力されたゲートドライバＧＤおよびスイッチ回路１０Ｃの制御信号はレベルシフト回路４４に供給され、レベルシフト回路４４により適切な電圧値に変換されてゲートドライバＧＤＬ、ＧＤＲおよびスイッチ回路１０Ｃに供給される。
【００２３】
タイミングコントローラ４２から出力された映像信号は、フレキシブル基板３０に搭載されたソースドライバ（ＩＣ）ＳＤに供給される。図２に示すように、フレキシブル基板３０には、ソースドライバＳＤが搭載されている。
【００２４】
ソースドライバＳＤの入力には、回路基板４０と接続されたフレキシブル基板３０の入力側端子（図示せず）からの入力配線Ｗｉｎが接続されるとともに、ソースドライバＳＤの出力には、液晶表示パネルＰＮＬと接続されたフレキシブル基板３０の出力側端子（図示せず）に出力配線Ｗｏｕｔを介して接続されている。
【００２５】
ソースドライバＳＤの短辺とフレキシブル基板３０の端部との間の領域には、フレキシブル基板３０の入力側端子と出力側端子との間に延びる配線ＷＲ、ＷＬが配置されている。この配線ＷＬ、ＷＲには、ゲートドライバＧＤＬ、ＧＤＲおよびスイッチ回路１０Ｃの制御信号が供給される。すなわち、これらの信号は、フレキシブル基板３０の配線ＷＬ、ＷＲを介して回路基板４０から液晶表示パネルＰＮＬに供給される。この配線ＷＬ，ＷＲに電源やクロック信号などを供給するための配線を含めても差支えない。
【００２６】
本実施の形態に係る液晶表示装置では、図３に示すように、総出力端子数が例えば６００本のソースドライバＳＤを用いている。６００本の出力端子（Ｓ１〜Ｓ６００）の内の４８０本の出力端子（Ｓ６１〜Ｓ５４０）が信号線ＳＬへの信号出力に使用されている。すなわち、ソースドライバＳＤの出力端子は、４８０本の有効出力端子と１２０本の無効（ダミー）出力端子とを備えている。この出力端子は、使用される液晶表示パネルＰＮＬの仕様形態によって、無効出力端子を設けずに６００本の出力端子全てを有効出力端子として活用する場合もあり、これらの有効出力端子の設定は、後述する出力数切り替え信号によって切り替えることが可能である。
【００２７】
ソースドライバＳＤの出力端子は、フレキシブル基板３０の入力端子側のソースドライバＳＤの端辺Ｅ１と、フレキシブル基板３０の出力端子側のソースドライバＳＤの端辺Ｅ２とに沿って設けられている。
【００２８】
ソースドライバＳＤの出力端子は、端辺Ｅ１に配置された始端端子Ｓ１（１番目の出力端子）から、端辺Ｅ１に配置された終端端子Ｓ６００（６００番目の出力端子）まで、ソースドライバＳＤの端辺Ｅ１および端辺Ｅ２に沿って時計回り方向Ｄ１に昇順で並ぶように、アドレス（０〜５９９）が割り当てられている。
【００２９】
ここで、上記のように端辺Ｅ１および端辺Ｅ２に沿って出力端子が並ぶ方向Ｄ１において、複数の有効出力端子からなる有効出力端子群Ｔ１は、複数の無効出力端子からなる無効出力端子群Ｔ２の間に配置されている。図３に示す場合では、例えば、ソースドライバＳＤの出力端子の始端端子Ｓ１から６０番目の出力端子Ｓ６０まで、および、５４１番目の出力端子Ｓ５４１から終端端子Ｓ６００までは無効出力端子である。
【００３０】
これら複数の無効出力端子からなる無効出力端子群Ｔ２間の出力端子Ｓ６１〜Ｓ５４０（６１番目〜５４０番目の出力端子）は有効出力端子である。本実施の形態に係る液晶表示装置では、図３に示すように、有効出力端子群Ｔ１は、ソースドライバＳＤの端辺Ｅ２側にのみ配置され、且つ、有効出力端子群Ｔ１は、ソースドライバＳＤの端辺Ｅ２側の中央部に配置されることとなる。
【００３１】
このように有効出力端子群Ｔ１をソースドライバＳＤの端辺Ｅ２側のみで、その中央部に配置することによって、有効出力端子群Ｔ１からフレキシブル基板３０の出力側端子に延びる出力配線Ｗｏｕｔが、ソースドライバＳＤの短辺とフレキシブル基板３０の端部との間の領域に引き回されることがなくなる。換言すれば、有効出力端子をソースドライバＳＤに配置された出力端子の始端端子Ｓ１から順番通りに設定することなく、ソースドライバＳＤの端辺Ｅ２側の中央部に配置し、この中央部に配置された有効出力端子群Ｔ１を用いて、その有効出力端子群Ｔ１の最初の出力端子を有効出力端子群Ｔ１の始端端子Ｓ６１に設定している。この有効出力端子群Ｔ１の位置設定は、ソースドライバＳＤの端辺Ｅ２の中央部ではなく短辺方向に偏らせて配置することも可能であるが、有効出力端子群Ｔ１の両側に均等に無効出力端子群Ｔ２を配置する場合の方が設計上有利である。したがって、ソースドライバＳＤの短辺とフレキシブル基板３０の端部との間の領域は出力配線領域に用いられることがなく、設計自由度が向上するとともに、フレキシブル基板３０を小さくすることが可能となり、製造コストを削減することができる。
【００３２】
なお、図３に示す場合では、有効出力端子群Ｔ１は、ソースドライバＳＤの端辺Ｅ２側にのみ配置されていたが、有効出力端子群Ｔ１がソースドライバＳＤの端辺Ｅ２側の総出力端子数よりも多い場合には、端辺Ｅ１側の出力端子を有効出力端子に割り当てても良い。この場合であっても、端辺Ｅ１側に配置される有効出力端子の数を少なくするほど、ソースドライバＳＤの短辺とフレキシブル基板３０の端部との間の領域に引き回される配線が少なくなり、フレキシブル基板３０の設計自由度を向上させるとともに、製造コストを削減することができる。
【００３３】
すなわち、端辺Ｅ２側に配置されるソースドライバＳＤの有効及び無効の出力端子の総数が、ソースドライバＳＤから出力される信号の数よりも少ない場合に、端辺Ｅ１側の複数の無効出力端子のうち、少なくとも１つの無効出力端子を有効出力端子に含ませることにより、ソースドライバＳＤの短辺とフレキシブル基板３０の端部との間の領域に引き回される配線を少なくすることができる。
【００３４】
ソースドライバＳＤは、図４に示すように、タイミングコントローラ４２からの信号（Input）を受信する受信回路（Receiver）３１と、受信回路３１から出力された信号を選択する選択回路（Selector）３２と、選択回路３２から出力された選択信号が供給されるとともに、受信回路３１から映像信号などのデジタルデータが供給されるラッチ（Latch）回路３３と、このラッチ回路３３によってラッチされた信号をレベル変換するレベルシフタ（Ｌ／Ｓ）３４と、このレベル変換されたデジタル信号をアナログ信号に変換するＤ／Ａ変換回路３５と、出力回路（Output Circuit）３６とを備えている。
【００３５】
タイミングコントローラ４２からの信号は受信回路３１で受信され、受信回路３１から選択回路３２およびラッチ回路３３に供給される。選択回路３２は、図５に示すように、直列に接続された複数のシフトレジスタ３２Ｃを備えている。複数のシフトレジスタ３２Ｃは、直列に接続されて有効出力端子群Ｔ１を選択する選択信号を出力する第１シフトレジスタ群ＳＲ１と、この第１シフトレジスタ群ＳＲ１の前後（入出力側）に配置した２つの第２シフトレジスタ群ＳＲ２と、を構成している。第１シフトレジスタ群ＳＲ１は２つの第２シフトレジスタ群ＳＲ２の間に配置されている。
【００３６】
第２シフトレジスタ群ＳＲ２の前段には、出力数切り替え信号と、スタートパルスあるいは第１シフトレジスタ群ＳＲ１の出力とが夫々入力される第１演算回路３２Ａが配置されている。第１シフトレジスタ群ＳＲ１の前段には、出力数切り替え信号と、スタートパルスと、第２シフトレジスタ群ＳＲ２の出力信号とが夫々入力される第２演算回路３２Ｂが配置されている。
【００３７】
出力数切り替え信号は、信号線ＳＬに映像信号を供給するために用いられるソースドライバＳＤの有効出力端子数を切り替えるための信号であって、この出力数切り替え信号は、例えばソースドライバＳＤに設けられたつまみ、スイッチ等の機械的切換手段を操作する、あるいはメモリなどに記憶されたテーブルや演算処理などによって電気的に切り替え可能である。本実施の形態に係る表示装置では、出力数切り替え信号により、ソースドライバＳＤの有効出力端子数は６００本あるいは４８０本のいずれかに切り替えられる。つまり、液晶表示パネルＰＮＬの大きさ、即ち、信号線ＳＬの本数に関わりなく同じソースドライバＳＤを共通的に使用することを可能としている。
【００３８】
選択回路３２にスタートパルスが入力されると、選択回路３２は、スタートパルスを起点として複数のシフトレジスタ３２Ｃを用いて、直列に接続されている各シフトレジスタ３２Ｃを順次選択してラッチ回路３３に選択信号Ｓ１，Ｓ２…Ｓ６００を転送する。
【００３９】
スタートパルスと出力数切り替え信号とは第１演算回路３２Ａにより論理積演算されて、一方の前段の第２シフトレジスタ群ＳＲ２に供給される。第１演算回路３２Ａから出力される信号は、出力数切り替え信号に応じて変化する。例えば、スタートパルスと出力数切り替え信号とが第１演算回路３２Ａの両入力端子に供給された場合には、第１演算回路３２Ａからスタートパルスに同期したパルス信号が出力されてシフトレジスタ３２Ｃを駆動する。この結果、シフトレジスタ３２Ｃからはクロック信号ＣＬＫに同期して１クロック分だけシフトされたパルス信号が出力され、このパルス信号がＳ１選択信号としてラッチ回路３３に供給される。以降同様にして各シフトレジスタ３２ＣからＳ２…Ｓ６０の選択信号として取り出される。一方、出力数切り替え信号が供給されない場合（選択無効信号の場合）には、第１演算回路３２Ａの出力端にはパルス信号が発生しないので、シフトレジスタ３２ＣからはＳ１選択信号は得られず、Ｓ６０選択信号も発生しない。
【００４０】
この様にして、例えば出力数切り替え信号により出力端子Ｓ１から出力端子Ｓ６００を有効出力端子として選択する場合には、出力数切り替え信号を供給することにより、第１演算回路３２Ａは出力端子Ｓ１から出力端子Ｓ６０まで、及び出力端子Ｓ５４１から出力端子Ｓ６００までを選択するための信号を出力する。
【００４１】
また、第２演算回路３２Ｂには、スタートパルスとシフトレジスタ３２ＣのＳ６０選択信号及び出力数切り替え信号が供給され、第２演算回路３２Ｂに接続されている各シフトレジスタ３２Ｃからは順次シフトされたＳ６１からＳ５４０選択信号までの選択信号が得られる。従って、出力端子Ｓ１からＳ６００までを有効出力端子として利用することができる。
【００４２】
一方、出力数切り替え信号により出力端子Ｓ６１から出力端子Ｓ５４０のみを有効出力端子として選択する場合には、第１演算回路３２Ａには出力数切り替え信号が供給されないために、シフトレジスタ３２Ｃからはシフトパルス信号が発生しない。このため出力端子Ｓ１から出力端子Ｓ６０、及び出力端子Ｓ５４１から出力端子Ｓ６００が選択されないための信号（非選択とする信号）を出力すればよい。
【００４３】
即ち、この前段の第２シフトレジスタ群ＳＲ２を構成するシフトレジスタ３２Ｃは、クロック信号ＣＬＫにしたがって、順次、論理積演算後の信号を選択信号として出力する。各シフトレジスタ３２Ｃから出力された信号は、隣接するシフトレジスタ３２Ｃに供給されるとともに、ラッチ回路３３に供給される。
【００４４】
これとは別に第２シフトレジスタ群ＳＲ２から出力された信号と、スタートパルスと出力数切り替え信号とは第２演算回路３２Ｂにより演算されて、第１シフトレジスタ群ＳＲ１に供給される。第２演算回路３２Ｂから出力される信号は出力数出力切り替え信号に関わらず、常に出力端子Ｓ６１から出力端子Ｓ５４０を選択するように第２演算回路３２Ｂに接続されているシフトレジスタ３２Ｃを駆動する信号である。
【００４５】
第１シフトレジスタ群ＳＲ１を構成するシフトレジスタ３２Ｃは、クロック信号ＣＬＫにしたがって、順次、第２演算回路３２Ｂで演算された後の信号を選択信号として出力する。各シフトレジスタ３２Ｃから出力された信号は、隣接するシフトレジスタ３２Ｃに供給されるとともに、ラッチ回路３３に供給される。
【００４６】
第１シフトレジスタ群ＳＲ１から出力された信号と、出力数切り替え信号とは、後段の第１演算回路３２Ａにより論理積演算されて、他方の後段の第２シフトレジスタ群ＳＲ２に供給される。この第２シフトレジスタ群ＳＲ２を構成するシフトレジスタ３２Ｃは、クロック信号ＣＬＫに従って、順次、第１演算回路３２Ａの論理積演算後の信号を選択信号として出力する。各シフトレジスタ３２Ｃから出力された信号は、隣接するシフトレジスタ３２Ｃに供給されるとともに、ラッチ回路３３に供給される。
【００４７】
ソースドライバＳＤの全ての出力端子Ｓ１からＳ６００が、信号線ＳＬに映像信号を供給するために用いられるように切り替えられた場合、選択回路３２からラッチ回路３３に、出力端子Ｓ１から出力端子Ｓ６００を選択する選択信号が出力される。
【００４８】
ソースドライバＳＤの端辺Ｅ２の中央部分に配置された出力端子の一部（Ｓ６１〜Ｓ５４０）が、信号線ＳＬに映像信号を供給するために用いられるように切り替えられた場合には、選択回路３２からラッチ回路３３に、出力端子Ｓ６１から出力端子Ｓ５４０を選択する選択信号が出力されるとともに、出力端子Ｓ１から出力端子Ｓ６０および出力端子Ｓ５４１から出力端子Ｓ６００を非選択とする選択信号が出力される。
【００４９】
有効出力端子として選択するための選択信号が供給されたラッチ回路３３を構成する各ラッチ素子３３Ａには、受信回路３１から出力された映像信号が供給される。表示タイミングに同期して、ラッチ回路３３から出力された映像信号は、全出力一斉にレベルシフタ３４を介してＤ／Ａ変換回路３５により電圧変換され出力回路３６に供給される。
【００５０】
出力回路３６にアナログ変換された映像信号が供給されると、出力回路３６内のアンプ（Ａｍｐ）により安定化された電位の出力信号が出力端子より出力される。出力回路３６から出力された出力信号は、アレイ基板１０のスイッチ回路１０Ｃに供給される。スイッチ回路１０Ｃは例えばマルチプレクサ回路を備え、供給された信号を対応する信号線ＳＬに振り分ける。信号線ＳＬに供給された信号は、画素スイッチＳＷを介して画素電極ＰＥに印加される。
【００５１】
上記ように、ソースドライバＳＤの出力端子総数がソースドライバＳＤから出力される信号数よりも多い場合に、有効出力端子群Ｔ１をソースドライバＳＤの端辺Ｅ２の中央部となるように無効出力端子と有効出力端子とを配置すると、出力配線ＷｏｕｔがソースドライバＳＤの短辺とフレキシブル基板３０の短辺との間の領域に配置されることが抑制される。そのため、フレキシブル基板３０のパターン領域を有効に活用することが可能となり、フレキシブル基板３０を小さくすることが可能であるとともに、フレキシブル基板３０のパターン設計の自由度を向上させることができる。
【００５２】
すなわち、本実施の形態に係る表示装置によれば、フレキシブル基板の配線設計の自由度が向上するとともに、製造コストを削減する表示装置を提供することができる。
【００５３】
また、上記の実施の形態に係る表示装置では、スイッチ回路１０Ｃを用いることにより、信号線ＳＬへの信号出力に用いられるソースドライバＳＤの出力端子数を少なくしている。すなわち、スイッチ回路１０Ｃを用いることにより、１つの出力端子から複数の信号線ＳＬに信号を供給することが可能となる。したがって、スイッチ回路１０Ｃを用いることにより有効出力端子数が少なくなり、有効出力端子群Ｔ１をソースドライバＳＤの端辺Ｅ２側にのみ配置し、フレキシブル基板３０の設計自由度を向上させることができる。上記のように、スイッチ回路１０Ｃと組合わせることにより、より効果的にフレキシブル基板３０の設計自由度を向上させることができる。
【００５４】
なお、この発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、上記の実施の形態に係る液晶表示装置は、選択回路３２が複数のシフトレジスタ３２Ｃを備えていたが、図６に示すようなアドレスデコーダＡＤによって、ソースドライバＳＤの出力端子から有効出力端子を選択しても構わない。
【００５５】
アドレスデコーダＡＤは、回路基板４０に搭載されている。アドレスデコーダＡＤは、図６に示すように、タイミングコントローラ４２から出力された１０ビットのアドレス信号（Ａｄｄ［０］〜Ａｄｄ［９］）が入力される複数のＡＮＤ回路を備えている。
【００５６】
アドレス信号（Ａｄｄ［０］〜Ａｄｄ［９］）は、例えば図７に示すように、６００本の出力端子を使用して信号を並列的に出力する場合、スタートアドレスは０（ゼロ）となりエンドアドレスは５９９となる。このアドレス番号は、始端端子Ｓ１のアドレスを０（ゼロ）とし終端端子Ｓ６００のアドレスを５９９としたときの番号である。したがって、始端端子Ｓ１から終端端子Ｓ６００までの全ての出力端子が選択される。
【００５７】
同じソースドライバＳＤを用いて４８０本の信号を並列的に出力する場合、スタートアドレスは６０となりエンドアドレスは５３９となる。したがって、６１番目から５４０番目までの出力端子（Ｓ６１〜Ｓ５４０）が選択される。
【００５８】
アドレス信号が供給された各ＡＮＤ回路からは、選択信号がラッチ回路３３に供給される。選択信号が供給されたラッチ回路３３には、タイミングコントローラ４２から出力された映像信号が供給される。
【００５９】
上記のように、選択回路３２ではなくアドレスデコーダＡＤを用いた場合であっても、出力端子の有効出力端子を上記のように指定することにより、選択回路３２を用いた場合と同様の効果を得ることができる。
【００６０】
さらに、上記実施の形態に係る表示装置は液晶表示装置であったが、アクティブマトリクス型の表示装置であって、表示部を備える表示パネルの端部にフレキシブル基板が接続され、このフレキシブル基板にソースドライバが搭載された表示装置であれば本発明を適用することができる。例えば、有機エレクトロルミネッセンス（ＥＬ）表示装置やプラズマ表示装置に適用した場合であっても、上記実施の形態に係る表示装置と同様の効果を得ることができる。
【００６１】
また、上記実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施の形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施の形態に亘る構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６２】
ＰＸ…表示画素、ＤＹＰ…表示部、ＰＮＬ…液晶表示パネル、ＬＱ…液晶層、ＰＥ…画素電極、ＳＬ…信号線、ＳＤ…ソースドライバ、１０…アレイ基板、２０…対向基板、３０…フレキシブル基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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