(57)【要約】【課題】書換え可能な集積回路の大規模化によって初期化時間が増大しても、その初期化後に短時間で被制御体の制御を開始することができる監視回路、監視方法および当該監視回路を搭載した画像形成装置を提供する。【解決手段】ＦＰＧＡ初期化回路１３４から出力されるＨｉレベルのＦＰＧＡ初期化完了信号をＣＰＵ１２１に与える一方、ＬｏｗレベルのＦＰＧＡ初期化完了信号をウオッチドッグ無効信号としてリセット部１２６に与える。そして、ＦＰＧＡ１２４の初期化が完了するまでは、リセット部１２６のウオッチドッグ機能を無効にする。このとき、ＦＰＧＡ１２４が制御するフューザランプ１０１にはＡＣ電流が供給されないようにする。【選択図】図２
2011061335.tif 000002
【特許請求の範囲】
【請求項１】
電源の投入時に情報を書き込む初期化を行い、この書き込んだ情報を基に被制御体を制御する書換え可能な集積回路と、
前記集積回路の初期化が完了すると当該集積回路を動作可能な状態にする制御部と、
前記制御部の動作の状態を監視する機能を持ち、前記集積回路の初期化が完了するまでは前記監視する機能を無効にする無効部と
を備える監視回路。
【請求項２】
前記集積回路は、初期化の完了／未完了の旨を通知する信号を前記制御部に対して出力し、
前記無効部は、前記集積回路から出力される前記未完了の旨を通知する信号を受けて前記監視する機能を無効にする
請求項１記載の監視回路。
【請求項３】
前記集積回路の初期化が完了するまでは前記被制御体が動作状態になるのを禁止する禁止部を有する
請求項１記載の監視回路。
【請求項４】
前記禁止部は、前記被制御体を制御する信号を出力する前記集積回路の出力端と基準電位点との間に接続され、当該出力端の電位を強制的に前記基準電位点の電位にする抵抗素子である
請求項３記載の監視回路。
【請求項５】
電源の投入時に情報を書き込む初期化を行い、この書き込んだ情報を基に被制御体を制御する書換え可能な集積回路を、当該集積回路の初期化が完了すると制御部によって動作可能な状態にするとともに、
前記集積回路の初期化が完了するまでは前記制御部の動作の状態を監視する機能を無効にする
監視方法。
【請求項６】
記録媒体に転写された被定着物を定着させる定着器と、
電源の投入時に情報を書き込む初期化を行い、この書き込んだ情報を基に前記定着器の熱源を制御する書換え可能な集積回路と、
前記集積回路の初期化が完了すると当該集積回路を動作可能な状態にする制御部と、
前記制御部の動作の状態を監視する機能を持ち、前記集積回路の初期化が完了するまでは前記監視する機能を無効にする無効部と
を備える画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、監視回路、監視方法および画像形成装置に関する。
【背景技術】
【０００２】
システムが正常に動作しているか否かを監視する、いわゆるウオッチドッグ回路と呼ばれる監視回路がある。この監視回路では、近年、高いＦＰＧＡ(Field Programmable Gate Array)と呼ばれる回路設計の自由度が書換え可能な集積回路が使用されるようになってきている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１２２６００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、書換え可能な集積回路の大規模化に伴って初期化の時間が増大しても、その初期化後に短時間で被制御体の制御を開始することができる監視回路、監視方法および当該監視回路を搭載した画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１記載の監視回路は、
電源の投入時に情報を書き込む初期化を行い、この書き込んだ情報を基に被制御体を制御する書換え可能な集積回路と、
前記集積回路の初期化が完了すると当該集積回路を動作可能な状態にする制御部と、
前記制御部の動作の状態を監視する機能を持ち、前記集積回路の初期化が完了するまでは前記監視する機能を無効にする無効部と
を備える。
【０００６】
請求項２記載の監視回路は、請求項１記載の監視回路において、
前記集積回路は、初期化の完了／未完了の旨を通知する信号を前記制御部に対して出力し、
前記無効部は、前記集積回路から出力される前記未完了の旨を通知する信号を受けて前記監視する機能を無効にする。
【０００７】
請求項３記載の監視回路は、請求項１記載の監視回路において、
前記集積回路の初期化が完了するまでは前記被制御体が動作状態になるのを禁止する禁止部を有する。
【０００８】
請求項４記載の監視回路は、請求項３記載の監視回路において、
前記禁止部は、前記被制御体を制御する信号を出力する前記集積回路の出力端と基準電位点との間に接続され、当該出力端の電位を強制的に前記基準電位点の電位にする抵抗素子である。
【０００９】
請求項５記載の監視方法は、
電源の投入時に情報を書き込む初期化を行い、この書き込んだ情報を基に被制御体を制御する書換え可能な集積回路を、当該集積回路の初期化が完了すると制御部によって動作可能な状態にするとともに、
前記集積回路の初期化が完了するまでは前記制御部の動作の状態を監視する機能を無効にする。
【００１０】
請求項６記載の画像形成装置は、
記録媒体に転写された被定着物を定着させる定着器と、
電源の投入時に情報を書き込む初期化を行い、この書き込んだ情報を基に前記定着器の熱源を制御する書換え可能な集積回路と、
前記集積回路の初期化が完了すると当該集積回路を動作可能な状態にする制御部と、
前記制御部の動作の状態を監視する機能を持ち、前記集積回路の初期化が完了するまでは前記監視する機能を無効にする無効部と
を備える。
【発明の効果】
【００１１】
請求項１記載の監視回路によれば、書換え可能な集積回路の大規模化に伴って初期化の時間が増大しても、その初期化後に監視機能を無効にしない場合に比べて短時間で被制御体の制御を開始することができる。
【００１２】
請求項２記載の監視回路によれば、制御部に対して初期化の未完了の旨を通知する信号を用いることで、監視機能を無効にするための信号を生成しなくて済む。
【００１３】
請求項３記載の監視回路によれば、集積回路の初期化中は被制御体が非動作状態にあるため、制御部上で動作するソフトウェアが暴走して監視機能が動作しなくても、被制御体が異常な動作状態に陥ることがない。
【００１４】
請求項４記載の監視回路によれば、抵抗素子を接続するだけの簡単に構成で集積回路の初期化が完了するまでは被制御体を非動作状態にすることができる。
【００１５】
請求項５記載の監視方法によれば、書換え可能な集積回路の大規模化に伴って初期化の時間が増大しても、その初期化後に監視機能を無効にしない場合に比べて短時間で被制御体の制御を開始することができる。
【００１６】
請求項６記載の画像形成装置によれば、書換え可能な集積回路の大規模化に伴って初期化の時間が増大しても、その初期化後に監視機能を無効にしない場合に比べて短時間で定着器の熱源の制御を開始することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明が適用される画像形成装置の構成の一例を示す概略構成図である。
【図２】本発明による暴走監視回路を含む画像形成装置の制御系の一部の構成を示すブロック図である。
【図３】暴走監視回路の正常時の回路動作を説明するためのタイミングチャートである。
【図４】暴走監視回路の暴走時の回路動作を説明するためのタイミングチャートである。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
［画像形成装置］
図１は、本発明が適用される画像形成装置の構成の一例を示す概略構成図である。ここでは、画像形成装置として、例えばタンデム方式のデジタルカラー複写機を例に挙げて示している。
【００２０】
図１に示すように、本適用例に係る画像形成装置（デジタルカラー複写機）１は、画像読取部１０、画像形成部２０および給紙部３０などを備え、装置本体の例えば上面側には表示機能を持つ操作パネル部（ユーザＩ／Ｆ（インターフェース）表示部）４０を有する構成となっている。
【００２１】
画像読取部１０において、プラテンガラス１１上に載置された原稿５０の画像は、露光用ランプ１２からの照射光に基づく原稿面からの反射光である像光として、ミラー系１３を経由した後レンズ１４によって光学センサ、例えばＣＣＤ(Charge Coupled Device)イメージセンサ１５の撮像面上に結像される。ＣＣＤイメージセンサ１５は、原稿画像が例えばカラー画像の場合には、原稿５０の反射率情報をＲ（レッド），Ｇ（グリーン），Ｂ（ブルー）の信号として読取、Ｒ，Ｇ，Ｂの各信号を出力する。
【００２２】
画像形成部２０は、画像出力装置として、Ｙ（イエロー），Ｍ（マゼンタ），Ｃ（シアン），Ｋ（ブラック）の各色材ごとに画像形成エンジン２１Ｙ，２１Ｍ，２１Ｃ，２１Ｋを有している。これら画像形成エンジン２１Ｙ，２１Ｍ，２１Ｃ，２１Ｋは、例えば、図の右側から、即ち用紙搬送方向の上流側からＹ，Ｍ，Ｃ，Ｋの順に水平にかつ直列に配置されている。
【００２３】
画像形成エンジン２１Ｙにおいて、像担持体である感光ドラム２２Ｙの周囲には、Ｙの信号に応じて画素ごとにレーザビームのオンデューティ時間を決めるとともに、感光ドラム２２Ｙ上を露光して静電潜像を形成する露光源（画像書込装置）２３Ｙ、感光ドラム２２Ｙの表面を一様に帯電させるための帯電器２４Ｙ、感光ドラム２２Ｙ上の静電潜像を電子写真プロセスによってトナー像に現像するための現像器２５Ｙ、トナー像を用紙（記録紙）に転写させるための転写器２６Ｙ、転写後の残留トナーを回収するためのクリーナー２７Ｙなどが配置されている。現像器２５Ｙには、トナーを格納したカートリッジ（図示せず）が収納されている。
【００２４】
画像形成エンジン２１Ｙと同様に、画像形成エンジン２１Ｍの感光ドラム２２Ｍの周囲には、露光源２３Ｍ、帯電器２４Ｍ、現像器２５Ｍ、転写器２６Ｍ、クリーナー２７Ｍなどが配置され、画像形成エンジン２１Ｃの感光ドラム２２Ｃの周囲には、露光源２３Ｃ、帯電器２４Ｃ、現像器２５Ｃ、転写器２６Ｃ、クリーナー２７Ｃなどが配置され、画像形成エンジン２１Ｋの感光ドラム２２Ｋの周囲には、露光源２３Ｋ、帯電器２４Ｋ、現像器２５Ｋ、転写器２６Ｋ、クリーナー２７Ｋなどが配置されている。
【００２５】
上記構成の画像読取部１０および画素形成部２０を具備するタンデム方式のデジタルカラー複写機では、先ず、露光源２３ＹでＹ（イエロー）の信号が光信号に変換され、レーザビームの照射により感光ドラム２２Ｙ上に原稿画像に対応した静電潜像が形成される。このＹの潜像は、現像器２５Ｙによりトナー像に現像される。そして、給紙部３０の用紙トレイ３１から送り込まれ、用紙搬送ベルト６０によって搬送されてくる用紙に対して、転写機２６ＹがＹの静電潜像にトナー像を転写する。
【００２６】
続いて、露光源２３ＭがＭ（マゼンタ）の光信号を出力し、Ｍの静電潜像の形成、現像の各工程を経て、搬送ベルト６０によって搬送されてくる用紙に対してＭのトナー像を転写機２６Ｍによって転写する。以下同様にして、Ｃ（シアン）、Ｋ（ブラック）の潜像形成、現像、転写が行われる。このようにして、搬送ベルト６０によって搬送されてくる用紙に対して４色の転写が順次行われる。そして、４色目の転写が終了すると、用紙は定着器２８に送られてトナー像の溶融定着が行われ、一連の画像形成処理が完了する。
【００２７】
このデジタルカラー複写機には、その装置本体内部、好ましくは画像形成エンジン２１Ｙ，２１Ｍ，２１Ｃ，２１Ｋの近傍に、装置本体の内部温度を検知する温度センサ７０が設けられている。図1では、便宜上、温度センサ７０の配設位置を示したものであり、この位置に限られるものではない。温度センサ７０で検知された温度情報は、装置全体の制御を司る制御系（図示を省略）に供給される。
【００２８】
［暴走監視回路を含む制御系］
図２は、本発明による監視回路を含む画像形成装置１の制御系の一部の構成を示すブロック図である。
【００２９】
図２において、本例に係る制御系１００は、フューザランプ（ヒータ）１０１を制御するためのフューザ制御基板１１０と、定着器２８や給紙部３０の紙送り用ローラ等を駆動するモータ１０２，１０３やフューザランプ１０１を制御するための制御基板１２０とを備える。フューザランプ１０１は、図１の定着器２８の熱源であり、当該定着器２８のフューザロールに熱を供給するためのものである。
【００３０】
フューザ制御基板１１０は、フォトカプラ１１１と、スイッチ素子であるトライアック１１２とを有する。フォトカプラ１１１は、制御基板１２０側から定着器２８を制御するためのフューザ制御信号が与えられると、当該フューザ制御信号をトライアック１１２に中継する。トライアック１１２は、フューザランプ１０１とＡＣ電源１０４との間に接続されており、制御基板１２０側からフォトカプラ１１１を介して与えられるフューザ制御信号に応答してフューザランプ１０１にＡＣ電流を供給する。
【００３１】
制御基板１２０は、画像形成装置１全体の制御を行うための回路系を搭載した基板である。この制御基板１２０は、制御部としてのＣＰＵ１２１、メモリ部としてのＲＯＭ１２２およびＲＡＭ１２３、書換え可能な集積回路としてのＦＰＧＡ１２４、ＦＰＧＡデータＲＯＭ１２５、無効部としてのリセット部（リセットＩＣ）１２６、モータドライバ１２７，１２８、バッファ１２９およびプルダウン抵抗Ｒを有している。
【００３２】
ＣＰＵ１２１は、ソフトウェアによって動作し、ＲＯＭ１２２、ＲＡＭ１２３およびＦＰＧＡ１２４に対しＣＰＵバス１４０を介してデータのリード／ライトを行うとともに、制御基板１２０に搭載されている回路系全体の制御を行う。ＲＯＭ１２２は、ＣＰＵ１２１上で動作するソフトウェアや、制御基板１２０に搭載されている回路系を制御する際に用いられる各種パラメータを格納する。ＲＡＭ１２３は、ＣＰＵ１２１上で動作するソフトウェアに必要なワーク領域として使用される。
【００３３】
ＦＰＧＡ１２４は、書換え可能領域１３０を有し、当該書換え可能領域１３０にＦＰＧＡデータＲＯＭ１２５に格納されている情報（以下、「ＦＰＧＡプログラムデータ」と記述する）を書き込むことにより、様々な回路を構築（実現）できる書換え可能な大規模集積回路である。様々な回路としては、例えば、ウオッチドッグクリアパルス生成回路１３１、モータ制御回路１３２、フューザ制御回路１３３等が挙げられる。ＦＰＧＡデータＲＯＭ１２５は、ＦＰＧＡ１２４のプログラムデータを格納する。
【００３４】
ウオッチドッグクリアパルス生成回路１３１の詳細については後述する。モータ制御回路１３２は、モータドライバ１２７，１２８に対してＯＮ信号、クロック信号、回転方向指示信号等の駆動信号を出力し、当該モータドライバ１２７，１２８を制御する。モータドライバ１２７，１２８は、モータ制御回路１３２から与えられるＯＮ信号、クロック信号、回転方向指示信号等の駆動信号に基づいて、モータ１０２，１０３に電流を供給することによって回転動作させる。
【００３５】
フューザ制御回路１３３は、バッファ１２９を通してフューザ制御信号を与えることによってフューザ制御基板１１０上の回路素子、即ちフォトカプラ１１１およびトライアック１１２の制御を行う。ＦＰＧＡ１２４はさらに、ＦＰＧＡ初期化回路１３４を備えている。このＦＰＧＡ初期化回路１３４の詳細についても後述する。
【００３６】
（暴走監視回路の回路構成）
ＦＰＧＡ１２４のウオッチドッグクリアパルス生成回路１３１およびＦＰＧＡ初期化回路１３４は、ＣＰＵ１２１、ＲＯＭ１２２、ＲＡＭ１２３およびリセット部１２６と共に、システムが正常に動作しているか否かを監視するウオッチドッグ回路と呼ばれる監視回路（以下、「暴走監視回路」と記述する）を構成している。
【００３７】
ウオッチドッグクリアパルス生成回路１３１は、リセット部１２６に与えるウオッチドッグクリアパルスを生成するための回路である。このウオッチドッグクリアパルス生成回路１３１は、回路内部のレジスタに制御ソフトが特定のデータ（例え、０ｘＡＡＡＡ）を書き込むことにより、特定のパルス幅（例えば８μｓ）のウオッチドッグクリアパルスを出力する。
【００３８】
ＦＰＧＡ初期化回路１３４は、ＦＰＧＡデータＲＯＭ１２５からＦＰＧＡプログラムデータを読み出して書換え可能領域１３０に書き込む初期化を行うための回路である。すなわち、ＦＰＧＡ１２４の初期化とは、ＦＰＧＡデータＲＯＭ１２５から回路を構築するためのＦＰＧＡプログラムデータを読み込んで書換え可能領域１３０に書き込む（セットする）ことを言う。
【００３９】
ＦＰＧＡ初期化回路１３４は、ＦＰＧＡプログラムデータの書き込みが完了（終了）してＦＰＧＡ１２４が動作可能になると、ＦＰＧＡ初期化完了信号を第１の論理レベル、例えば低レベル（以下、「Ｌｏｗレベル」と記述する）から第２の論理レベル、例えば高レベル（以下、「Ｈｉレベル」と記述する）へと遷移させる。このＦＰＧＡ初期化完了信号は、ＣＰＵ１２１およびリセット部１２６に与えられる。
【００４０】
ＣＰＵ１２１は、ＦＰＧＡ初期化完了信号がＬｏｗレベルからＨｉレベルへ遷移することで、ＦＰＧＡ１２４の初期化が完了したことを知る。すなわち、ＨｉレベルのＦＰＧＡ初期化完了信号は、ＣＰＵ１２１に対してＦＰＧＡ１２４の初期化の完了の旨を通知する信号として与えられる。また、ＬｏｗレベルのＦＰＧＡ初期化完了信号は、ＣＰＵ１２１に対してＦＰＧＡ１２４の初期化の未完了の旨を通知する信号として与えられる。
【００４１】
リセット部１２６は、システムが正常に動作しているか否かの監視機能、即ちウオッチドッグ機能、具体的には制御基板１２０の電源電圧の監視と、ＣＰＵ１２１上で動作するソフトウェアの暴走の監視等の機能を持つ。電源電圧の監視の際には、リセット部１２６は、制御基板１２０の電源電圧があらかじめ定められた電圧未満の場合は、ＣＰＵ１２１に与えるＣＰＵリセット信号をＬｏｗレベル状態（リセット状態）に保持し、あらかじめ定められた電圧以上になった場合は、その時点から一定時間が経過した後にＣＰＵリセット信号をＬｏｗレベルからＨｉレベルに遷移させる（リセット解除にする）。
【００４２】
また、リセット部１２６は、ＦＰＧＡ初期化回路１３４から与えられるＦＰＧＡ初期化完了信号がＬｏｗレベルのときはウオッチドッグ機能を無効にする。すなわち、ＬｏｗレベルのＦＰＧＡ初期化完了信号は、リセット部１２６に対してウオッチドッグ無効信号として与えられる。これにより、ウオッチドッグ無効信号がＬｏｗレベルの間、即ちＦＰＧＡ１２４の初期化が完了するまでは、リセット部１２６のウオッチドッグ機能が無効となる。
【００４３】
また、リセット部１２６は、ウオッチドッグ無効信号がＨｉレベルのとき、即ちウオッチドッグ機能が有効のときには次のような動作を行う。すなわち、リセット部１２６は、ウオッチドッグクリアパルス生成回路１３１からウオッチドッグクリアパルスが、あらかじめ定められた時間以下の間隔で入力されない場合は、電源電圧の状態に関わらず、ＣＰＵリセット信号をＨｉレベル状態（リセット状態）に一定時間保持する。
【００４４】
上記構成の暴走監視回路において、ＣＰＵ１２１上で動作するソフトウェアが正常に動作しているときは、ウオッチドッグクリアパルス生成回路１３１に一定の周期で特定のデータが書き込まれるため、当該特定のデータに基づくウオッチドッグクリアパルスがウオッチドッグクリアパルス生成回路１３１から出力される。そして、電源電圧があらかじめ定められた電圧以上であれば、リセット部１２６は、ＣＰＵリセット信号をＨｉレベル状態（リセット解除状態）に保持する。これにより、ＣＰＵ１２１上で動作するソフトウェアは動作を継続可能となる。
【００４５】
しかし、ＣＰＵ１２１上で動作するソフトウェアが暴走状態になった場合は、ウオッチドッグクリアパルス生成回路１３１に特定のデータが書き込まれなくなるため、当該特定のデータに基づくウオッチドッグクリアパルスがウオッチドッグクリアパルス生成回路１３１から出力されなくなる。これにより、リセット部１２６からＣＰＵ１２１に与えられるＣＰＵリセット信号がＬｏｗレベルになり、これを受けてＣＰＵ１２１はリセット状態になり、ソフトウェアの暴走状態を強制的に停止する。
【００４６】
ＣＰＵ１２１はＦＰＧＡ１２４に対して、当該ＣＰＵ１２１がリセット状態のときにＬｏｗレベルになるＦＰＧＡリセット信号を与える。ＦＰＧＡ１２４は、ＦＰＧＡリセット信号がＬｏｗレベルのときにリセット状態になる。ＣＰＵ１２１のリセット状態が解除され、ＦＰＧＡ１２４から与えられるＦＰＧＡ初期化完了信号がＨｉレベル（初期化完了）であることをソフトウェアが検知すると、ＣＰＵ１２１はＦＰＧＡリセット信号をＨｉレベルに設定する。ＦＰＧＡリセット信号がＨｉレベルになることで、ＦＰＧＡ１２４は動作可能状態になる。
【００４７】
一方、ＦＰＧＡ１２４は、当該ＦＰＧＡ１２４の初期化が完了していないときは、フューザ制御信号を出力する出力端を含む全ての出力端がハイインピーダンス状態になるように構成されている。フューザ制御信号を出力する出力端は、プルダウン抵抗Ｒを介して接地されている。これにより、ＦＰＧＡ１２４の初期化が完了していないときは、フューザ制御回路１３３の出力端の電位、即ちフューザ制御信号が必ずＬｏｗレベル（接地レベル）になるため、フューザランプ１０１は非動作状態になる。すなわち、フューザランプ１０１に対してＡＣ電源１０４からトライアック１１２を通してＡＣ電流が供給されない。
【００４８】
また、フューザ制御回路１３３は、ＣＰＵ１２１からＦＰＧＡ１２４に与えられるＦＰＧＡリセット信号が低レベルのときは、フューザ制御信号は必ずＬｏｗレベルになるように構成されているため、フューザランプ１０１にＡＣ電流が供給されない。したがって、制御基板１２０は、ＦＰＧＡ１２４の初期化が完了していないときは、ソフトウェアが暴走してもフューザランプ１０１にＡＣ電流を供給させることはない。
【００４９】
また、ＦＰＧＡ１２４の初期化が完了した後は、リセット部１２６のウオッチドッグ機能が働くため、ソフトウェアが暴走してもある一定時間が経過するとＣＰＵリセット信号がＬｏｗレベルになり、これを受けてＣＰＵ１２１がリセット状態になる。ＣＰＵ１２１がリセット状態になると、ＦＰＧＡリセット信号もＬｏｗレベルになるので、やはりフューザ制御信号は必ずＬｏｗレベルになる。したがって、フューザランプ１０１にＡＣ電流を供給させることはない。
【００５０】
なお、ＦＰＧＡ１２４の初期化が完了するまでは、ＣＰＵ１２１上で動作するソフトウェアは可能な限り、メモリの初期化、ＯＳのブート等の処理や、マスター基板との通信等のイニシャライズを行う。
【００５１】
（暴走監視回路の回路動作）
続いて、上記構成の暴走監視回路の回路動作について、図３および図４のタイミングチャートを用いて説明する。
【００５２】
＜正常時＞
先ず、正常時の回路動作について、図３のタイミングチャートを用いて説明する。時刻ｔ１１で電源を投入（ＯＮ）すると、ＦＰＧＡ１２４がＦＰＧＡデータＲＯＭ１２５からＦＰＧＡプログラムデータを読み出して書換え可能領域１３０に書き込む初期化を開始する。ＦＰＧＡ１２４の初期化が行われているときは、ＦＰＧＡ初期化完了信号はＬｏｗレベルの状態にある。
【００５３】
このＬｏｗレベルのＦＰＧＡ初期化完了信号は、リセット部１２６に対してウオッチドッグ無効信号として与えられる。ウオッチドッグ無効信号が与えられることで、リセット部１２６は、ＦＰＧＡ初期化完了信号がＬｏｗレベルの間、即ちＦＰＧＡ１２４の初期化が完了するまでウオッチドッグ機能を無効にする。
【００５４】
ここで、ＦＰＧＡ１２４の初期化が完了していないときは、フューザ制御回路１３３の出力端がハイインピーダンス状態になり、しかも当該出力端がプルダウン抵抗Ｒを介して接地されている。また、ＣＰＵ１２１からＦＰＧＡ１２４に与えられるＦＰＧＡリセット信号が低レベルのときもフューザ制御信号は必ずＬｏｗレベルになる。したがって、フューザ制御基板１１０に対してＨｉレベルのフューザ制御信号が供給されることはないため、ウオッチドッグ機能が無効にあっても、フューザランプ１０１にＡＣ電流が供給されることはなく、当該フューザランプ１０１は非動作状態を維持する。
【００５５】
また、電源投入時は、制御基板１２０の電源電圧があらかじめ定められた電圧よりも低いために、リセット部１２６はＣＰＵリセット信号を所定期間Ｌｏｗレベル状態に保持している。したがって、ＣＰＵ１２１はリセット状態にある。そして、制御基板１２０の電源電圧があらかじめ定められた電圧以上になってから所定時間が経過した時刻ｔ１２でＣＰＵリセット信号がＬｏｗレベルからＨｉレベルに遷移すると、ＣＰＵ１２１においてＯＳ(Operating System)のブート等の処理がＦＰＧＡ１２４の初期化と並行して行われる。
【００５６】
時刻ｔ１３でＦＰＧＡ１２４の初期化が完了すると、ＦＰＧＡ初期化完了信号がＬｏｗレベルからＨｉレベルに遷移する。ここで、ＦＰＧＡ１２４の初期化は、ＦＰＧＡ１２４が書換え可能領域１３０に構築する回路規模、即ちＦＰＧＡデータＲＯＭ１２５から読み込むデータ量によって決まる。
【００５７】
ＦＰＧＡ初期化完了信号がＨｉレベルになると、これを受けてリセット部１２６はウオッチドッグ機能を有効にする。また、ＦＰＧＡ初期化完了信号がＬｏｗレベルからＨｉレベルに遷移したのを受けて、ＣＰＵ１２１は時刻ｔ１４でＦＰＧＡリセット信号をＬｏｗレベルからＨｉレベルに遷移させる。また、時刻ｔ１４でフューザ制御回路１３３からＨｉレベルのフューザ制御信号がフューザ制御基板１１０に与えられるため、フューザランプ１０１が動作状態（ＯＮ）となる。
【００５８】
ＦＰＧＡリセット信号がＨｉレベルになることで、ＦＰＧＡ１２４が動作可能状態になる。そして、書換え可能領域１３０に構築されたウオッチドッグクリアパルス生成回路１３１に一定の周期で特定のデータが書き込まれるため、特定のデータに基づいて時刻ｔ１５から一定の間隔でウオッチドッグクリアパルスがウオッチドッグクリアパルス生成回路１３１からリセット部１２６に対して出力される。
【００５９】
ウオッチドッグクリアパルス生成回路１３１からウオッチドッグクリアパルスが一定の間隔で入力されると、リセット部１２６は、ＣＰＵ１２１に与えるＣＰＵリセット信号をＨｉレベルの状態に保持し続ける。これにより、ＣＰＵ１２１上で動作するソフトウェアは通常状態にて動作を継続する。
【００６０】
＜暴走時＞
次に、暴走時の回路動作について、図４のタイミングチャートを用いて説明する。正常時の場合と同様に、時刻ｔ２１で電源を投入（ＯＮ）すると、ＦＰＧＡ１２４が初期化を開始すると同時に、ＬｏｗレベルのＦＰＧＡ初期化完了信号、即ちウオッチドッグ無効信号を受けて、リセット部１２６はウオッチドッグ機能を無効にする。また、電源投入時、ＣＰＵ１２１はリセット状態にある。そして、時刻ｔ２２でＣＰＵリセット信号がＬｏｗレベルからＨｉレベルに遷移すると、ＣＰＵ１２１においてＯＳのブート等の処理がＦＰＧＡ１２４の初期化と並行して行われる。
【００６１】
ここで、ＦＰＧＡ１２４の初期化中にＣＰＵ１２１上で動作するソフトウェアが暴走したとする。ＦＰＧＡ１２４の初期化中にソフトウェアが暴走したときは、ウオッチドッグ機能が無効になっているためにウオッチドッグのリセットは掛からない。しかし、先述したように、ＦＰＧＡ１２４の初期化が完了していないときは、フューザ制御基板１１０に対してＨｉレベルのフューザ制御信号が供給されないため、ソフトウェアの暴走によって例えば時刻ｔ２３でＦＰＧＡリセット信号がＬｏｗレベルからＨｉレベルに遷移したとしても、フューザランプ１０１が動作状態になることはない。
【００６２】
時刻ｔ２４でＦＰＧＡ１２４の初期化が完了し、ＦＰＧＡ初期化完了信号がＬｏｗレベルからＨｉレベルに遷移する。このとき既にＦＰＧＡリセット信号がＨｉレベルの状態にあり、ＦＰＧＡ１２４が動作可能状態になっている。このため、ソフトウェアが暴走状態にあれば、ＦＰＧＡ１２４の初期化の完了後にフューザランプ１０１が動作状態になる場合がある。
【００６３】
しかし、ＦＰＧＡ１２４の初期化が完了した時刻ｔ２４でウオッチドッグ機能の無効が解除されているため、リセット部１２６のウオッチドッグ機能が働く。具体的には、ソフトウェアが暴走状態にあるときは、ウオッチドッグクリアパルス生成回路１３１に特定のデータが書き込まれなくなるため、当該特定のデータに基づくウオッチドッグクリアパルスがウオッチドッグクリアパルス生成回路１３１から出力されなくなる。
【００６４】
ウオッチドッグクリアパルス生成回路１３１から一定の間隔でウオッチドッグクリアパルスが入力されないと、リセット部１２６は、ＣＰＵ１２１に与えるＣＰＵリセット信号をＬｏｗレベルにする（時刻ｔ２５）。そして、ＣＰＵリセット信号がＨｉレベルからＬｏｗレベルに遷移することで、ＣＰＵ１２１はリセット状態になり、ソフトウェアの暴走状態を強制的に停止する。また、ＣＰＵ１２１がリセット状態になると、ＦＰＧＡリセットがＬｏｗレベルになるためＦＰＧＡ１２４がリセット状態になり、フューザＯＮ信号がＬｏｗレベルになり、フューザランプ１０１が非動作状態になる。
【００６５】
その後、時刻ｔ２６でＣＰＵリセット信号がＬｏｗレベルからＨｉレベルに遷移する。これを受けてＣＰＵ１２１はＯＳのブート等の処理を開始し、時刻ｔ２７でＦＰＧＡリセット信号をＬｏｗレベルからＨｉレベルに遷移させる。ＦＰＧＡリセット信号がＨｉレベルになることで、ＦＰＧＡ１２４が再び動作可能状態になる。
【００６６】
ＦＰＧＡ１２４が動作可能状態になることで、書換え可能領域１３０に構築されたウオッチドッグクリアパルス生成回路１３１に一定の周期で特定のデータが書き込まれる。これにより、特定のデータに基づいて時刻ｔ２８から一定の間隔でウオッチドッグクリアパルスがウオッチドッグクリアパルス生成回路１３１からリセット部１２６に対して出力される。
【００６７】
そして、ＯＳのブート等の処理が終了した時刻ｔ２９でフューザ制御回路１３３からＨｉレベルのフューザ制御信号がフューザ制御基板１１０に与えられるため、フューザランプ１０１が動作状態となる。また、リセット部１２６は、ウオッチドッグクリアパルス生成回路１３１からウオッチドッグクリアパルスが一定の間隔で入力されることで、ＣＰＵ１２１に与えるＣＰＵリセット信号をＨｉレベルの状態に保持し続ける。これにより、ＣＰＵ１２１上で動作するソフトウェアは通常状態にて動作を継続する。
【００６８】
［他の実施形態］
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されるものではなく、発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【００６９】
例えば、上記実施形態では、画像形成装置１に備えられる定着器２８を被制御体とし、当該定着器２８のフューザランプ１０１を制御する制御系のソフトウェアの暴走を監視する暴走監視回路に適用した場合を例に挙げて説明したが、被制御体としては定着器２８のフューザランプ１０１に限られるものではない。
【００７０】
また、上記実施形態では、ＦＰＧＡ１２４の初期化が完了するまではフューザランプ１０１が動作状態になるのを禁止する禁止部として、フューザ制御回路１３３の出力端と基準電位点（例えば、接地ノード）との間に接続された抵抗素子、例えば出力端の電位を強制的にＬｏｗレベルにするプルダウン抵抗Ｒを用いる構成を採っているが、プルダウン抵抗Ｒを用いる構成に限られるものではない。
【００７１】
具体的には、ＦＰＧＡ１２４の初期化が完了していないときは、Ｌｏｗレベルのフューザ制御信号を出力する構成のフューザ制御回路１３３を用いることによっても、ＦＰＧＡ１２４の初期化が完了するまではフューザランプ１０１が動作状態になるのを禁止することができる。
【００７２】
さらに、フューザ制御回路１３３がＦＰＧＡ１２４の初期化が完了していないときはＨｉレベルのフューザ制御信号を出力する構成の場合であっても、当該フューザ制御回路１３３の出力段にインバータを設けることによって、ＦＰＧＡ１２４の初期化が完了するまではフューザランプ１０１が動作状態になるのを禁止することができる。
【００７３】
また、制御基板１２０上にＦＰＧＡ１２４以外の集積回路、例えばＡＳＩＣ(Application Specific Integrated Circuit)を設ける構成とすることも可能である。制御基板１２０上にＦＰＧＡ１２４以外のＡＳＩＣがある場合は、ＦＰＧＡ１２４の初期化が完了するまではＡＳＩＣがリセットされるようにする。
【００７４】
また、上記実施形態では、本発明が適用される画像形成装置として、タンデム方式のデジタルカラー複写機を例に挙げたが、本発明はタンデム方式のデジタルカラー複写機への適用に限られるものではなく、少なくとも定着器を備える画像形成装置全般に対して適用可能である。
【符号の説明】
【００７５】
１…画像形成装置、２０…画像形成部、２８…定着器、１００…制御系、１０１…フューザランプ、１１０…フューザ制御基板、１２０…制御基板、１２１…ＣＰＵ、１２４…ＦＰＧＡ、１２５…ＦＰＧＡデータＲＯＭ、１２６…リセット部、１３０…書換え可能領域、１３１…ウオッチドッグクリアパルス生成回路、１３３…フューザ制御回路、１３４…ＦＰＧＡ初期化回路
【図１】
2011061335.tif 000003
【図２】
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【図３】
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【図４】
2011061335.tif 000006