(57)【要約】【課題】半導体装置の大きさを大きくすることなく、増幅率の向上と、高耐圧化を図ることを課題とする。【解決手段】基板上にドレイン部，ゲート部およびソース部が形成され、ゲート部は、基板上に形成されたゲート絶縁膜と、その上に形成されたゲート電極とからなり、ドレイン部は、ゲート電極の一方の端部に隣接した位置に設け、基板内部の表面近傍に形成された低濃度ドレイン領域と、より表面近傍に形成された中間濃度ドレイン領域と、基板の上の高濃度ドレイン領域とからなり、ソース部は、ゲート電極の他方の端部に隣接した位置に設け、基板内部の表面近傍に形成された低濃度ソース領域と、より表面近傍に形成された中間濃度ソース領域と、基板上の高濃度ソース領域とからなり、高濃度ソース領域は、ゲート電極の上方であって基板表面に平行な方向に延長されたアーム部を備え、アーム部の端部近傍の位置にコンタクト部を有する電極配線部を備える。【選択図】図１
2011254060.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ドレイン部，ゲート部およびソース部が形成された半導体装置であり、
前記ゲート部は、前記半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とからなり、
前記ゲート電極の一方の端部に隣接した位置に前記ドレイン部を設け、かつ他方の端部に隣接した位置に前記ソース部を設け、
前記ドレイン部は、前記半導体基板内部の表面近傍に形成された低濃度ドレイン領域と、
前記半導体基板の内部であって前記低濃度ドレイン領域よりも表面に近い部分に形成された中間濃度ドレイン領域と、半導体基板の上であって、前記中間濃度ドレイン領域に接触するように形成された高濃度ドレイン領域とからなり、
前記ソース部は、前記半導体基板内部の表面近傍に形成された低濃度ソース領域と、前記半導体基板の内部であって前記低濃度ソース領域よりも表面に近い部分に形成された中間濃度ソース領域と、半導体基板上であって、前記中間濃度ソース領域に接触するように形成された高濃度ソース領域とからなり、
前記高濃度ソース領域は、前記ゲート電極の上方であって基板表面に平行な方向に延長されたアーム部を備え、
前記アーム部の端部近傍の位置に高濃度ソース領域に接触するコンタクト部を有する電極配線部を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板上に、ドレイン部，ゲート部およびソース部が形成された半導体装置であり、
前記ゲート部は、前記半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とからなり、
前記ゲート電極の一方の端部に隣接した位置に前記ドレイン部を設け、かつ他方の端部に隣接した位置に前記ソース部を設け、
前記ドレイン部は、前記半導体基板内部の表面近傍に形成された低濃度ドレイン領域と、前記半導体基板の内部であって前記低濃度ドレイン領域よりも表面に近い部分に形成された高濃度ドレイン領域とからなり、
前記ソース部は、前記半導体基板内部の表面近傍に形成された低濃度ソース領域と、前記半導体基板の内部であって前記低濃度ソース領域よりも表面に近い部分に形成された中間濃度ソース領域と、半導体基板上であって、前記中間濃度ソース領域に接触するように形成された高濃度ソース領域とからなり、
前記高濃度ソース領域は、前記ゲート電極の上方であって基板表面に平行な方向に延長されたアーム部を備え、
前記アーム部の端部近傍の位置に高濃度ソース領域に接触するコンタクト部を有する電極配線部を備えたことを特徴とする半導体装置。
【請求項３】
前記高濃度ドレイン領域および前記高濃度ソース領域は、ポリシリコンで形成されることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記アーム部に、前記高濃度ソース領域よりも低い濃度の不純物が含まれた領域が形成されたことを特徴とする請求項１または２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、高耐圧のアンプを有する半導体装置に関する。
【背景技術】
【０００２】
増幅回路（以下、アンプとも呼ぶ）としては、主として、半導体基板上にMOS型のトランジスタを形成したものが利用されている。
図６に、一般的なアンプの基本構成の説明図を示す。
図６に示すものでは、アンプは、NMOSトランジスタに、負荷抵抗Ｒを接続したものから構成される。
入力電圧Vg，出力電圧Vout，負荷抵抗の両端の電圧Vr，ドレイン電流Idとする。
ここで、NMOSの特性により、ドレイン電流Idは、ゲート電圧（入力電圧Vg）のGm倍流れるものとすると、Id＝Gm・Vgと表される。
抵抗Ｒにかかる電圧Vrは、Vr＝R・Id＝R・（Gm・Vg）である。
出力電圧Voutは、Vout＝VDD−Vrであるので、Vout＝VDD−R・（Gm・Vg）となる。
また、出力電圧Voutの交流成分のみを見ると、Vout＝R・Gm・Vgであるので、入出力間の増幅率は、R・Gm＝Vout／Vgとなる。
【０００３】
この増幅率は、Gmが大きい程大きくなり、あるいはRが大きい程大きくなる。
しかし、通常のオーミック抵抗では、抵抗値Rを大きくすると、流れる電流（Id）が小さくなるので、負荷（スピーカ・モーター・液晶パネル）を駆動する能力の観点で問題がある。また、大きな抵抗値を得るためには、半導体装置の中に、抵抗体パターンを細くかつ長く引き回さなければならないので、半導体装置そのもののサイズが大きくなり、かつコストアップになるという問題点があった。
【０００４】
また、従来のアンプとして、図７に示すように、NMOSとPMOSとを組み合わせたものがある。
これは、PMOSトランジスタのゲートに、適度なバイアス電圧を加えて、PMOSを負荷抵抗として使用するものである。
この場合、NMOSのゲインをGmnとし、PMOSの負荷抵抗値をRoutpとすると、増幅率は、Routp・Gmnとなる。
この構成のみならず、PMOSとNMOSの役割を反転して、NMOSトランジスタを負荷抵抗として用いることも可能である。
この図７のような構成では、一般的なPMOSトランジスタの５極管領域（図８参照）を利用することにより、抵抗値Rout（＝出力電圧Vd／ドレイン電流Id）を、図６のオーミックな抵抗Ｒよりも大きな値とすることができるので、高電圧を必要とするデバイスに利用される。
【０００５】
また、特許文献１には、高耐圧を維持したまま、全ドレイン領域を小さくした構造のMIS型高耐圧トランジスタが示されている。
図９に、この特許文献１に示された高耐圧トランジスタの断面図を示す。
図９において、１はＮ型半導体基板、２は素子分離領域であるLOCOS領域、３は高耐圧トランジスタを搭載するＮ型基板領域、４は高耐圧トランジスタのゲート酸化膜、５は高耐圧トランジスタのポリシリコンゲート電極、１６は低濃度ドレイン領域、７はＰ+型高濃度ポリシリコンドレイン領域、８はＰ+型高濃度ソース領域、１０は高濃度ポリシリコンドレイン領域と基板表面との接合部、１３は中間濃度ドレイン領域である。
【０００６】
ここで、２つのゲート電極５の間にドレイン領域（7,13,16）が設けられ、２つのゲート電極５の間の距離である全ドレイン領域の長さは７μｍとしている。
また、低濃度ドレイン領域１６は、Ｐ+型高濃度ポリシリコンドレイン領域７と中間濃度ドレイン領域１３の下に配置されている。
このように、３つのドレイン領域（7,13,16）を階層的な構造にすることにより、全ドレイン領域の長さを小さくし、かつトランジスタの耐圧を向上させている。
【０００７】
また、図１０に、図９の構造で抵抗を大きくする為にLを大きくした時の断面図を示す。
Lを大きくすることで5極管特性のRoutを大きくできる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第２６９０２４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、図９に示すようなMOS型トランジスタは、高耐圧化が可能であるが、十分な耐圧を確保するためには、ゲート酸化膜４の膜厚を厚くする必要がある。この膜厚を厚くすると、短チャネル効果を起こしやすいという問題があった。
さらに、安定した５極管特性を確保してより高い抵抗値Routを得て高い増幅率を得るためには、全ドレイン領域の長さを長くする必要があり、したがってMOSトランジスタ全体の大きさが大きくなり、かつコストも高くなるという問題があった。
【００１０】
そこで、この発明は、以上のような問題を解決するためになされたものであり、ドレイン領域の構造だけでなく、ソース領域の構造を工夫することにより、MOS型トランジスタである半導体装置の高耐圧化と小型化を図ることを課題とする。
【課題を解決するための手段】
【００１１】
この発明は、半導体基板上に、ドレイン部，ゲート部およびソース部が形成された半導体装置であり、前記ゲート部は、前記半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とからなり、前記ゲート電極の一方の端部に隣接した位置にドレイン部を設け、かつ他方の端部に隣接した位置にソース部を設け、前記ドレイン部は、前記半導体基板内部の表面近傍に形成された低濃度ドレイン領域と、前記半導体基板の内部であって前記低濃度ドレイン領域よりも表面に近い部分に形成された中間濃度ドレイン領域と、半導体基板の上であって、前記中間濃度ドレイン領域に接触するように形成された高濃度ドレイン領域とからなり、前記ソース部は、前記半導体基板内部の表面近傍に形成された低濃度ソース領域と、前記半導体基板の内部であって前記低濃度ソース領域よりも表面に近い部分に形成された中間濃度ソース領域と、半導体基板上であって、前記中間濃度ソース領域に接触するように形成された高濃度ソース領域とからなり、前記高濃度ソース領域は、前記ゲート電極の上方であって基板表面に平行な方向に延長されたアーム部を備え、前記アーム部の端部近傍の位置に高濃度ソース領域に接触するコンタクト部を有する電極配線部を備えたことを特徴とする半導体装置を提供するものである。
【００１２】
また、半導体基板上に、ドレイン部，ゲート部およびソース部が形成された半導体装置であり、前記ゲート部は、前記半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とからなり、前記ゲート電極の一方の端部に隣接した位置にドレイン部を設け、かつ他方の端部に隣接した位置にソース部を設け、前記ドレイン部は、前記半導体基板内部の表面近傍に形成された低濃度ドレイン領域を備え、前記ソース部は、前記半導体基板内部の表面近傍に形成された低濃度ソース領域と、前記半導体基板の内部であって前記低濃度ソース領域よりも表面に近い部分に形成された中間濃度ソース領域と、半導体基板上であって、前記中間濃度ソース領域に接触するように形成された高濃度ソース領域とからなり、前記高濃度ソース領域は、前記ゲート電極の上方であって基板表面に平行な方向に延長されたアーム部を備え、前記アーム部の端部近傍の位置に高濃度ソース領域に接触するコンタクト部を有する電極配線部を備えたことを特徴とする。
【００１３】
ここで、前記高濃度ドレイン領域および高濃度ソース領域は、ポリシリコンで形成されることを特徴とする。
また、前記アーム部に、前記高濃度ソース領域よりも低い濃度の不純物が含まれた領域が形成されたことを特徴とする。
【発明の効果】
【００１４】
この発明によれば、ゲート電極の上方に、ソース部の一部となるアーム部を備えているので、半導体装置の大きさを大きくすることなく、大きな負荷抵抗を内蔵した半導体装置を提供することができ、MOSトランジスタとしての増幅率を向上させることができ、同等の大きさを持つ従来のMOSトランジスタよりも、高耐圧のトランジスタを提供することができる。
【図面の簡単な説明】
【００１５】
【図１】この発明の半導体装置の一実施例の構成を示す断面図である。
【図２】この発明の半導体装置の他の実施例の構成を示す断面図である。
【図３ａ】この発明の半導体装置の製造方法の一実施例における工程１の説明図である。
【図３ｂ】この発明の半導体装置の製造方法の一実施例における工程２の説明図である。
【図３ｃ】この発明の半導体装置の製造方法の一実施例における工程３の説明図である。
【図３ｄ】この発明の半導体装置の製造方法の一実施例における工程４の説明図である。
【図３ｅ】この発明の半導体装置の製造方法の一実施例における工程５の説明図である。
【図３ｆ】この発明の半導体装置の製造方法の一実施例における工程６の説明図である。
【図３ｇ】この発明の半導体装置の製造方法の一実施例における工程７の説明図である。
【図３ｈ】この発明の半導体装置の製造方法の一実施例における工程８の説明図である。
【図４】この発明の半導体装置を用いたアンプの一実施例の説明図である。
【図５】この発明の半導体装置の他の実施例の構成を示す断面図である。
【図６】従来の一般的なアンプの基本構成の説明図である。
【図７】従来の一般的なアンプの基本構成の説明図である。
【図８】従来のMOSトランジスタの５極管特性の説明図である。
【図９】従来の高耐圧トランジスタの構成を示す断面図である。
【図１０】従来の高耐圧トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を使用して本発明の実施の形態を説明する。なお、以下の実施例の記載によって、この発明が限定されるものではない。
＜この発明の半導体装置の構成＞
図１に、この発明の半導体装置の一実施例の構成の断面図を示す。
この半導体装置は、半導体基板上に、ドレイン部，ゲート部およびソース部が形成されたものである。図１では、PMOSタイプのトランジスタの構成を示している。
図１において、半導体基板１は、SiにリンをドーピングしたＮ型半導体基板１（以下、Ｎ型基板とも呼ぶ）を用いる。
Ｎ型基板１の表面上に、各トランジスタ素子を分離するための素子分離領域２（LOCOS領域）が形成され、２つの素子分離領域２の間に１つのMOSトランジスタが形成される。
MOSトランジスタは、一般的に、ゲート部，ドレイン部およびソース部とから構成される。
図１では、中央部分にゲート部，ゲート部の左側にドレイン部，ゲート部の右側にソース部を配置したものを示している。
【００１７】
MOSトランジスタのゲート部は、ゲート絶縁膜４とゲート電極５とから構成される。
Ｎ型基板１の表面上に、ゲート絶縁膜４を介して、ゲート電極５が形成されている。
ゲート絶縁膜４は、たとえばSiO2により形成され、その膜厚は、３０〜５０ｎｍ程度である。
ゲート電極５は、ポリシリコンや高融点金属（タングステン等）を貼り付けたポリサイドにより形成され、その高さは、１５０〜３００ｎｍ程度である。
また、図１１に示すように、このゲート部は、ドレイン部とソース部の間に配置され、ドレイン部とソース部間の距離に相当するゲート電極５の幅Ｌ（紙面の左右方向の長さ）は、２〜２０μｍ程度である。
【００１８】
ドレイン部は、ゲート電極の一方の端部（図１では左端）に隣接した位置に形成されている。
図１において、ゲート部の左側のドレイン部は、Ｎ+型高濃度ポリシリコンドレイン領域７ｄ（以下、高ドレイン領域または高濃度ドレイン領域とも呼ぶ）と、中間濃度ドレイン領域１３ｄ（以下、中間ドレイン領域とも呼ぶ）と、低濃度ドレイン領域１６（以下、低ドレイン領域とも呼ぶ）と、絶縁膜９とから構成される。
高濃度ドレイン領域７ｄは、Ｐ型基板１上であって中間ドレイン領域１３ｄに接触するように形成され、絶縁膜９ｄを介して、ゲート電極５と直接接しないように形成される。
高濃度ドレイン領域７ｄの一部（右端）は、絶縁膜９ｄを介して、ゲート電極５の上方に形成してもよい。
絶縁膜９ｄの膜厚はたとえば１００〜２００ｎｍ程度であり、高濃度ドレイン領域７ｄの膜厚は５０〜１５０ｎｍ程度とすればよい。
【００１９】
中間ドレイン領域１３ｄと、低ドレイン領域１６とは、Ｎ型基板１の内部の表面近傍に、不純物を注入することにより形成される。
中間ドレイン領域１３ｄは基板表面近傍にボロンを注入することにより形成され、高ドレイン領域７ｄと接触している。中間ドレイン領域１３ｄは、低ドレイン領域１６よりも表面に近い部分に形成される。
中間ドレイン領域１３ｄの基板内方向への深さは１０〜１００ｎｍ程度であり、基板表面に平行な左右方向の幅は２０００〜４０００ｎｍ程度である。
【００２０】
低ドレイン領域１６は、ゲート部を形成した後、中間ドレイン領域１３ｄを形成する前に、低濃度のボロンを基板表面内部の表面近傍に注入することにより形成される。
低ドレイン領域１６の基板内方向への深さは３００〜５００ｎｍ程度である。
また、ドレイン部には、高ドレイン領域７ｄに接触して、高融点金属材料で作られたコンタクト部２０ｄを形成し、さらに、コンタクト部２０ｄの上に、アルミニウム等の材料で作られたメタル配線層２１ｄが形成される。コンタクト部２０ｄとメタル配線層２１ｄとが、電極配線部に相当する。
【００２１】
図１において、ゲート部の右側のソース部は、Ｐ+型高濃度ポリシリコン領域７ｓ（以下、高濃度ソース領域または高濃度領域とも呼ぶ）と、中間濃度ソース領域１３ｓ（以下、中間濃度領域とも呼ぶ）と、低濃度ソース領域１７（以下、低濃度領域とも呼ぶ）と、絶縁膜９ｓとから構成される。
このソース部を構成する低濃度ソース領域１７と、中間濃度ソース領域１３ｓと、高濃度ソース領域７ｓの不純物濃度の比は、たとえば、１００：１０：１程度とすればよい。ただし、濃度の比は、これに限るものではなく、設計仕様により異なるものである。
【００２２】
高濃度領域７ｓは、ドレイン部に形成される高濃度ドレイン領域７ｄと同一材料で形成されるが、絶縁膜９ｓを介して、広くゲート電極５の上方にまで形成されている点が異なる。
図１に示すように、高濃度領域７ｓは、半導体基板表面上であって、中間濃度領域１３ｓに接触するように形成される。また、その左側のゲート電極５の上方にも形成され、基板表面に平行な方向に延長されている。このように、高濃度領域７ｓのうち、ゲート電極５の上方であって、基板表面に平行な方向に延長された部分を、アーム部と呼ぶ。
ここで、ソース部の絶縁膜９ｓの膜厚は１００〜２００ｎｍ程度であり、高濃度領域７ｓの高さは５０〜１５０ｎｍ程度である。
また、ゲート電極５の上方に形成される高濃度領域７ｓ（アーム部）の長さは、１〜５μｍ程度である。
【００２３】
さらに、ゲート電極５の上方に形成されたアーム部の端部（図１では、アーム部の左端）近傍の位置に、高濃度領域７ｓに接触するように、コンタクト部２０ｓが形成される。また、このコンタクト部２０ｓの上に、ソース部のメタル配線層２１ｓが形成される。このコンタクト部２０ｓとメタル配線層２１ｓとが、電極配線部に相当する。
ここで、図１のゲート電極５の右端上方から、コンタクト部２０ｓまでのアーム部の部分が、負荷抵抗の一部として機能する。
【００２４】
したがって、抵抗値の大きな負荷抵抗を、このアーム部に内蔵させるためには、コンタクト部２０ｓの位置は、できるだけ高濃度領域７ｓの左端に近い方がよい。
言いかえれば、コンタクト部２０ｓの位置は、高濃度領域７ｓと中間濃度領域１３ｓとの接続面からできるだけ離れた位置の方がよい。
また、このコンタクト部２０ｓと高濃度領域７ｓとの接続位置を変更することにより、負荷抵抗の抵抗値を異ならせることができる。
また、ソース部として形成される中間濃度領域１３ｓと、低濃度ソース領域１７とは、ドレイン部に形成されたものと同様に、Ｎ型基板１の中に、不純物を注入することにより形成される。
【００２５】
まず、低濃度ソース領域１７が基板内部の表面近傍に形成され、その後、基板内部で低濃度ソース領域１７よりも表面に近い部分であって、高濃度領域７ｓと接触するべき位置に、中間濃度領域１３ｓが形成される。
低濃度ソース領域１７の基板内方向への深さは、３００〜５００ｎｍ程度である。中間濃度領域１３ｓの基板内方向への深さは１０〜１００ｎｍ程度であり、基板表面に平行な方向の幅は２０００〜４０００ｎｍ程度である。
この発明では、ソース部を形成する高濃度領域７ｓの構造に特徴を有し、ゲート電極５の上方の一部を覆うようにアーム部を形成し、所定の負荷抵抗を持つように、高濃度領域７ｓをゲート電極５の上方に延長していることを特徴とする。
【００２６】
このように、高濃度領域７ｓの長さを延長した場合、アーム部に抵抗成分があるため、MOSトランジスタのソース部に負荷抵抗を付加したのと同様な回路構成となる。たとえば、図４に示すアンプの構成において、PMOSトランジスタのソース部と、VDDとの間に、負荷抵抗R0を設けた回路と等価な構成を形成することができる。
したがって、PMOSトランジスタを含めた点線内の負荷抵抗Routは、等価的に、Rout＝Gm・Rp・Roと表すことができる。
ここで、Gmは、相互コンダクタンスであり、Rpは、PMOSトランジスタの持つ負荷抵抗値であり、Roが、ゲート電極５の上方にまで延長された高濃度領域７ｓ（アーム部）の部分に相当する抵抗値（Ro＞１）である。
【００２７】
高濃度領域７ｓを延長せずに、中間濃度領域１３ｓの上方のみに高濃度領域７ｓを形成しその上にコンタクト部２０ｓを形成した場合は、抵抗Roがないため、負荷抵抗全体の抵抗値はRout＝Gm・Rpとなるのに対し、図１の構造では、抵抗Roが存在するため、負荷抵抗全体の抵抗値Routは、（Gm・Rp）のRo倍となる。
したがって、ソース部の高濃度領域７ｓの長さを長くすることにより、負荷抵抗を大きくすることができるので、MOSトランジスタの増幅率を大きくすることができ、より高耐圧のトランジスタを提供することができる。
【００２８】
また、負荷抵抗として機能する高濃度領域７ｓのアーム部は、ゲート電極５の上方の空間に形成するので、MOSトランジスタ全体の図１の紙面の左右方向の長さを大きくする必要がない。
すなわち、より大きな負荷抵抗を設けるために、MOSトランジスタのサイズを大きくする必要がない。
高濃度領域７ｓのアーム部は、図１のゲート電極５の長さ（紙面の左右方向の長さ）に相当する長さ程度まで延長することが可能なので、原則的には、MOSトランジスタのサイズを大きくすることなく、最大このゲート電極５の長さに相当する抵抗値までの負荷抵抗を設けることができる。
言いかえれば、MOSトランジスタのサイズを大きくすることなく、より大きな負荷抵抗をソース部に内蔵することができ、これによりMOSトランジスタの増幅率の向上および高耐圧化を図ることが可能となる。
【００２９】
図２に、この発明の半導体装置の他の実施例の構成の断面図を示す。
図２において、ゲート部およびソース部の構成は、図１の実施例と同じである。ただし、ドレイン部の構成が図１と異なる。
ドレイン部は、基板３の表面近傍に、低濃度ドレイン領域１６と、高濃度ドレイン領域２３とを備えるが、Ｐ+型高濃度ポリシリコンドレイン領域７ｄを備えていない。
図２の場合、ドレイン部に、高濃度ドレイン領域７ｄがないので、図１と異なり、ドレイン部分の構造が簡単になりサイズが縮小されるという特徴がある。
また、図２においても、ソース部の高濃度領域７ｓが、ゲート電極５の上方の一部分を覆うように延長されているので、その延長された部分（アーム部）が負荷抵抗となり、より大きな増幅率を得ることができ、半導体装置の大きさを大きくすることなく、高耐圧化を図ることができる。
【００３０】
＜この発明の半導体装置の製造方法＞
図３ａから図３ｈに、この発明の半導体装置の製造方法の一実施例の説明図を示す。
以下の説明では、使用する半導体基板は、Ｎ型基板１とする。ただし、Ｐ型基板を用いてもよい。
Ｎ型基板１としては、たとえば、シリコンにリンをドーピングした材料を用いることができる。
また、基板の厚さは、たとえば500μｍ程度である。
【００３１】
［工程１：ゲート電極の形成、図３ａ］
図３ａでは、素子分離領域２（LOCOS領域とも呼ぶ）と、ゲート絶縁膜４と、ゲート電極５とを形成した後の断面図を示している。
ここで、まず、Ｎ型基板１の中の表面近傍に、形成しようとする多数のMOSトランジスタを分離するために、素子分離領域２を形成する。
素子分離領域２の形成は、従来から用いられている方法を用いればよく、たとえば、LOCOS法や、STI法を用いることができる。
隣接するLOCOS領域２の間の素子形成領域に、目的のMOSトランジスタが形成される。
【００３２】
次に、ゲート絶縁膜４を、LOCOS領域２の間の素子形成領域に、形成する。
ゲート絶縁膜４は、LOCOS領域が形成された基板１を、熱拡散炉に入れて、ドライ酸化法・塩酸酸化法等で，酸化することにより形成される。
ここでは、ゲート絶縁膜４となるべきSiO2が、基板表面全体に形成される。
形成条件は、たとえば、950℃〜1000℃の塩酸酸化である。
形成するゲート絶縁膜４の膜厚は、要求される耐圧の設計仕様により異なる。
たとえば、16V〜20V程度の高耐圧が要求される場合は、13nmから500nmの膜厚のゲート絶縁膜４を形成する。
【００３３】
さらに、ゲート電極５となるポリシリコンを、ゲート絶縁膜４の上に形成する。
ポリシリコンは、たとえばLPCVD法で，SiH4ガスを熱分解することにより、ゲート絶縁膜４の上に堆積させる。
ポリシリコンの膜厚は、たとえば、250nmから400nm程度とすればよい。
その後、隣接するLOCOS領域２の間の素子形成領域の所定の位置（たとえば、ほぼ中央部）に、ゲート電極５を形成するために、フォトリソグラフィーと、ドライエッチング処理を行う。
これにより不要な部分のゲート絶縁膜４とポリシリコンとが除去され、所望の位置に、ゲート電極５が形成される。
ここで、ゲート電極５の基板表面に平行な方向（紙面の左右方向）の長さは、たとえば、1〜5μm程度とする。
ゲート電極５は、上記のようにポリシリコンの単層で形成してもよいが、この他に、ポリシリコンと高融点金属（たとえばWSiなど）とを重ねた２層構造で形成してもよい。
この２層構造の場合は、単層の場合よりも、ゲート電極５を低抵抗化することができる。
【００３４】
［工程２：低濃度ドレイン領域と低濃度ソース領域の形成、図３ｂ］
図３ｂにおいて、低濃度ドレイン領域１６と、低濃度ソース領域１７とを、基板１の表面近傍であって、ゲート電極５の両側に形成する。
図３ｂでは、左側のLOCOS領域２とゲート電極５の左端との間に、低濃度ドレイン領域１６を形成し、右側のLOCOS領域２とゲート電極５の右端との間に、低濃度ソース領域１７を形成している。
この工程では、ゲート電極５をマスクとして用い、たとえばボロンを基板１内部の表面近傍の所定の領域に注入することにより、これらの領域（16,17）を形成する。
形成条件としては、たとえば、40keVから60keV程度のエネルギーで、1E13[cm-2]から2E13[cm-2]程度のドーズ量のボロンを注入すればよい。
ここで、低濃度ドレイン領域１６の基板内方向の深さは200〜400ｎｍ程度であり、低濃度ソース領域１７の基板内方向の深さは、200〜400ｎｍ程度である。
【００３５】
[工程３：絶縁膜の形成、図３ｃ]
図３ｃにおいて、図３ｂの状態の基板表面全体に、絶縁膜９を、CVD法を用いて堆積させる。形成条件としては、たとえば、SiH4ガス・N2Oガスを使い750℃〜850℃である。
絶縁膜９としては、たとえば、SiO2あるいはSi3N4を形成すればよい。
また、絶縁膜９の膜厚は、100nmから200nm程度とする。
【００３６】
[工程４：開口部の形成、図３ｄ]
図３ｄに示すように、低濃度ドレイン領域１６と、低濃度ソース領域１７の上に形成された絶縁膜９の一部分を除去して、開口部（k1,k2）を形成する。
この開口部（k1,k2）は、２つの低濃度領域（16,17）と後の工程５で形成されるポリシリコン２５とを、接触させるための領域となる。
開口部の形成は、たとえば、フォトレジストをマスクとし、ドライエッチング処理を行うことにより、開口部に相当する領域の絶縁膜９を除去することにより行えばよい。
たとえば、開口部（k1,k2）の幅（基板表面に平行な方向で紙面の左右方向の長さ）は、いずれも、0.1〜0.3μｍ程度とすればよい。
【００３７】
[工程５：ポリシリコンの形成、図３ｅ]
図３ｅにおいて、後にＰ+型高濃度ポリシリコンドレイン領域７ｄや高濃度領域７ｓとなるべきポリシリコン２５を、図３ｄの構造の上に、堆積させる。
ポリシリコン２５は、CVD法を用いて形成すればよい。形成条件は、たとえば、SiH4ガスを使い580℃〜630℃である。
ポリシリコン２５の膜厚は、150nmから200nm程度とすればよい。
これにより、絶縁膜９の上と、２つの開口部（k1,k2）に、ポリシリコン２５が形成される。また、開口部（k1,k2）を介して、ポリシリコン２５と、２つの低濃度領域（16,17）とが接触する。
【００３８】
[工程６：ポリシリコンの加工、図３ｆ]
図３ｆにおいて、ポリシリコン２５を２つの領域に分離するように加工する。
ここでは、フォトリソグラフィーとドライエッチング処理をすることにより、ゲート電極５上に形成された絶縁膜９およびポリシリコン２５の一部分を除去する。
このとき、ゲート電極５の右側のソース部となるポリシリコンの一部分（２５ｓ）が、ゲート電極５の上方まで覆うような形状となるように、所定の位置の絶縁膜９とポリシリコン２５をエッチングする。ドライエッチングは、たとえば、ICP（Inductive Coupling Plasma)型RIEを用いて、Hbr/Cl2/O2, Hbr/O2, Cl2/O2などのガスで行えばよい。これにより、図３ｆに示すように、開口部ｋ３が形成され、ポリシリコン２５が分離される。
低濃度ドレイン領域１６の上方に形成されたポリシリコンの部分（２５ｄ）が、ドレイン部の高ドレイン領域７ｄとなる部分である。低濃度ソース領域１７の上方とゲート電極５の一部分を覆うようにゲート電極５の上方まで延長された形状のポリシリコンの部分（２５ｓ）が、ソース部の高濃度領域７ｓとなる部分である。また、ゲート電極の上方であって基板に平行な方向に延長されたポリシリコンの部分がアーム部に相当する。
【００３９】
このような加工をした後、ゲート電極５の基板表面に平行な方向の長さ（紙面の左右方向の長さ）が2〜10μｍであるのに対して、ゲート電極５の上方に形成されるアーム部の基板表面に平行な方向の長さ（紙面の左右方向の長さ）は、たとえば1〜8μｍ程度とする。
すなわち、除去するポリシリコン２５の開口部ｋ３の幅は、１〜２μｍ程度とすればよい。
このように、ゲート電極上のポリシリコンの部分２５ｓ（アーム部）の長さを5μｍ程度とすれば、１ＫΩ程度の負荷抵抗を挿入したことになる。ただし、アーム部の長さは、この数値に限定されるものではない。
一方、図３ｆにおいて、ゲート電極５の左側のドレイン部として形成されるポリシリコン２５ｄと絶縁膜９ｄは、その一部分（たとえば、0.2μｍ程度の長さ）がわずかにゲート電極５上に残るように形成すればよい。
【００４０】
[工程７：不純物のポリシリコンへの注入、図３ｇ]
図３ｇにおいて、形成されたポリシリコン（25d,25s）の上方から、不純物を注入する。
たとえば、不純物としてBF2をポリシリコン（25d,25s）に注入し、不純物の高濃度の層（Ｐ+型高濃度ポリシリコンドレイン領域７ｄと高濃度領域７ｓ）を形成する。
形成条件としては、たとえば、20keVから30keV程度のエネルギーで、3E15[cm-2]から、4E15[cm-2]程度のドーズ量のBF2を、ポリシリコン（25d,25s）に注入する。
これにより、ポリシリコンの全体が、Ｐ+型の高濃度ポリシリコン（7d,7s）となる。
【００４１】
その後、基板全体を、熱処理（たとえば、800℃、30分〜60分程度放置）をすることにより、ボロンを活性化させる。
これにより、工程４で形成した絶縁膜９の２つの開口部（k1,k2）を介して、ボロンが基板内部へ拡散する。
すなわち、図３ｇに示すように、開口部（k1,k2）の下方の基板内部と、開口部に隣接する絶縁膜（9d,9s）の下方の基板内部に、中間濃度の領域（中間濃度ドレイン領域１３ｄと中間濃度領域１３ｓ）が形成される。
低濃度ドレイン領域１６の部分にボロンが拡散して形成された中間濃度ドレイン領域１３ｄは、たとえば、基板内方向の深さが  100〜200ｎｍ程度で、基板表面に平行な方向の長さは0.1〜0.4μｍ程度である。
また、低濃度ソース領域１７の部分にボロンが拡散して形成された中間濃度領域１３ｓは、基板内方向の深さが100〜200ｎｍ程度で、基板表面に平行な方向の長さは0.1〜0.4μｍ程度である。
この工程により、ドレイン部およびソース部において、高濃度の領域（7d,7s）と、中間濃度の領域（13d,13s）とが形成される。
【００４２】
[工程８：配線パターンの形成、図３ｈ]
図３ｈにおいて、ドレイン部およびソース部におけるコンタクト部（20d,20s）とメタル配線層（21d,21s）とを形成する。
まず、SiO2やSiONなどの絶縁膜２２を、CVD法等を用いて、図３ｇの基板構造の上に、堆積させる。絶縁膜２２の膜厚は、たとえば、６００ｎｍ程度とすればよい。
次に、ドレイン部とソース部となるべき位置の絶縁膜２２を除去して、コンタクト部２０に相当する開口を形成する。この開口は、たとえば、マグネトロン型のRIEを用いてC4F8/Ar/O2, C4F8/Ar/CO/O2,C5F8/Ar/CO/O2などのガス系でドライエッチングすることにより形成すればよい。
その後、開口された空間に、Ti、TiNやWなどの材料を導入して、コンタクト部（20d,20d）を形成する。
さらにこの後、コンタクト部（20d,20s）に直接接続されるように、絶縁膜２２の上に所定の配線パターンを形成し、メタル配線層（21d,21s）を形成する。
このメタル配線層（21d,21s）は、たとえば、AlやCuなどの材料を用いればよい。
【００４３】
以上の工程（1-8）により、図３ｈに示すような、１つのMOSトランジスタが形成される。
ただし、実際には、１つのＮ型基板１の上に、LOCOS領域２で分離された複数のMOSトランジスタが形成される。
【００４４】
図３ｈに示したMOSトランジスタは、ゲート電極５の上方の空間で、ソース部側に、負荷抵抗として機能する高濃度領域７ｓが形成されているので、MOSトランジスタのサイズを大きくすることなく、高耐圧で、より増幅率の大きなMOSトランジスタを形成することができる。
たとえば、図４に示すアンプにおいて、上部のPMOSの部分に、この発明の半導体装置（MOSトランジスタ）を採用すれば、VDDとソース電極との間に、従来のPMOSトランジスタに、負荷抵抗（R0）を付加したのと実質的に同じ回路構成となる。
したがって、前記したように、従来のPMOSトランジスタ自身の抵抗値をRpとした場合に、図４の点線で囲んだ部分の負荷抵抗Routは、等価的に、Rout＝Gm・Rp・Roとなる。
すなわち、PMOSトランジスタのサイズは従来と同じままで、PMOSトランジスタの負荷抵抗（Rp）が実質的にGm・Ro倍となったのと同等である。
【００４５】
＜この発明の半導体装置のその他の実施例＞
図５に、この発明の半導体装置の完成後の他の実施例の断面図を示す。
図５では、ゲート電極５上に形成されたソース側の高濃度領域７ｓの中に、低濃度ポリシリコン領域２４を形成する点が、図３ｈと異なる。
すなわち、ゲート電極５の上方に延長した高濃度領域７ｓのアーム部の一部分に、高濃度とならない領域２４を作る。
この低濃度ポリシリコン領域２４は、高濃度領域７ｓの場合よりも高い抵抗成分となる。
【００４６】
低濃度のポリシリコン領域２４を形成するためには、図３ｇの工程のときに、その領域２４に相当する部分にマスクを形成し、上方からその領域２４に不純物（BF2）が注入しないようにすればよい。
この低濃度ポリシリコン領域２４の紙面の左右方向の長さは設計仕様により決定されるべきものであるので、特に限定されるものではない。たとえば、より高い負荷抵抗値を得るためには、領域２４の長さは、できるだけ長い方がよい。
このように、ゲート電極上に形成されたソース部の高濃度領域７ｓの長さや、図5の低濃度ポリシリコン領域２４の長さを、所望の長さに設定することにより、MOSトランジスタのソース部側に、所望の負荷抵抗を付加することができる。
なお、基板としてＮ型基板ではなくＰ型基板を用いることもでき、同様の製造方法を実施することにより、この発明の半導体装置としては、PMOSトランジスタの構成も形成することができる。
【符号の説明】
【００４７】
１  Ｎ型半導体基板
２  素子分離領域（LOCOS領域）
４  ゲート絶縁膜
５  ゲート電極
７  Ｐ+型高濃度ポリシリコンドレイン領域
７ｄ  Ｐ+型高濃度ポリシリコンドレイン領域（高濃度ドレイン領域）
７ｓ  高濃度領域
９  絶縁膜
９ｄ  絶縁膜
９ｓ  絶縁膜
１３  中間濃度ドレイン領域
１３ｄ  中間濃度ドレイン領域
１３ｓ  中間濃度領域
１６  低濃度ドレイン領域
１７  低濃度ソース領域
２０ｄ  コンタクト部
２０ｓ  コンタクト部
２１ｄ  メタル配線層
２１ｓ  メタル配線層
２２  絶縁膜
２４  低濃度ポリシリコン領域
２５  ポリシリコン
２５ｄ  ポリシリコン
２５ｓ  ポリシリコン
【図１】
2011254060.tif 000003
【図２】
2011254060.tif 000004
【図３ａ】
2011254060.tif 000005
【図３ｂ】
2011254060.tif 000006
【図３ｃ】
2011254060.tif 000007
【図３ｄ】
2011254060.tif 000008
【図３ｅ】
2011254060.tif 000009
【図３ｆ】
2011254060.tif 000010
【図３ｇ】
2011254060.tif 000011
【図３ｈ】
2011254060.tif 000012
【図４】
2011254060.tif 000013
【図５】
2011254060.tif 000014
【図６】
2011254060.tif 000015
【図７】
2011254060.tif 000016
【図８】
2011254060.tif 000017
【図９】
2011254060.tif 000018
【図１０】
2011254060.tif 000019