(57)【要約】【課題】ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる。【解決手段】シリコン基板１上のメモリ領域ＲＭに形成された、ｎ型導電型である第１トランジスタＱ１は、ホウ素を含むメモリ用チャネル領域ＣＨ１と、メモリ用ゲート電極ＧＥ１の両側壁側下に形成された、ｎ型のメモリ用エクステンション領域ＥＴ１および酸素を含む拡散防止領域ＰＡ１とを有している。ここで、拡散防止領域ＰＡ１はメモリ用エクステンション領域ＥＴ１を内包するようにして形成されている。また、拡散防止領域ＰＡ１は、少なくともその一部が、メモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に配置されている。【選択図】図１
2011082440.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にｎ型導電型の第１電界効果トランジスタを有する半導体装置であって、
前記第１電界効果トランジスタは、
前記半導体基板上に第１ゲート絶縁膜を隔てて形成された第１ゲート電極と、
前記第１ゲート電極に平面的に重なる部分の前記第１ゲート絶縁膜直下の前記半導体基板に形成された、ホウ素を含むｐ型半導体領域である第１チャネル領域と、
前記第１ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型半導体領域である第１エクステンション領域と、
前記第１ゲート電極の両側壁側下の前記半導体基板に形成された、酸素を含む拡散防止領域とを有し、
前記拡散防止領域は、前記半導体基板内において、前記第１エクステンション領域を内包するようにして形成され、
前記拡散防止領域は、少なくともその一部が、前記半導体基板のうち、前記第１エクステンション領域と前記第１チャネル領域との間に配置されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、更に、
前記半導体基板上に、ｎ型導電型の第２電界効果トランジスタを有し、
前記第２電界効果トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を隔てて形成された第２ゲート電極と、
前記第２ゲート電極に平面的に重なる部分の前記第２ゲート絶縁膜直下の前記半導体基板に形成された、ホウ素を含むｐ型半導体領域である第２チャネル領域と、
前記第２ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型半導体領域である第２エクステンション領域とを有し、
前記第２電界効果トランジスタにおいては、前記半導体基板のうち、前記第２エクステンション領域と前記第２チャネル領域との間には、酸素を含む領域は配置されておらず、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記第２電界効果トランジスタの前記第２チャネル領域のうち、前記第２ゲート電極に平面的に重なる領域の面積よりも小さいことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１電界効果トランジスタは、更に、
前記第１ゲート電極の両側壁側下の前記半導体基板に形成された、ｐ型半導体領域である第１ハロー領域を有し、
前記第１ハロー領域は、前記半導体基板内において、前記第１エクステンション領域を内包するようにして形成され、
前記拡散防止領域は、前記半導体基板内において、前記第１エクステンション領域および前記第１ハロー領域を内包するようにして形成され、
前記拡散防止領域は、少なくともその一部が、前記半導体基板のうち、前記第１ハロー領域と前記第１チャネル領域との間に配置されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記拡散防止領域に含まれる酸素の濃度は、１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第１電界効果トランジスタは、更に、
前記第１ゲート電極の両側壁側下の前記半導体基板において、前記第１エクステンション領域と電気的に接続するようにして形成された、ｎ型半導体領域である第１高濃度拡散領域を有し、
前記第１エクステンション領域のｎ型不純物濃度は、前記第１高濃度拡散領域よりも低く、
前記第１エクステンション領域は、前記第１ゲート電極から見て、前記第１高濃度拡散領域よりも近い位置に配置され、
前記第１エクステンション領域と前記第１高濃度拡散領域とで、前記第１電界効果トランジスタのソース・ドレインを構成し、
前記第２電界効果トランジスタは、更に、
前記第２ゲート電極の両側壁側下の前記半導体基板において、前記第２エクステンション領域と電気的に接続するようにして形成された、ｎ型半導体領域である第２高濃度拡散領域を有し、
前記第２エクステンション領域のｎ型不純物濃度は、前記第２高濃度拡散領域よりも低く、
前記第２エクステンション領域は、前記第２ゲート電極から見て、前記第２高濃度拡散領域よりも近い位置に配置され、
前記第２エクステンション領域と前記第２高濃度拡散領域とで、前記第２電界効果トランジスタのソース・ドレインを構成することを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第１電界効果トランジスタは、ＳＲＡＭを構成するトランジスタであり、
前記第２電界効果トランジスタは、アナログ回路またはロジック回路を構成するトランジスタであることを特徴とする半導体装置。
【請求項７】
請求項５記載の半導体装置において、
前記第１電界効果トランジスタは、ＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタであり、
前記第２電界効果トランジスタは、ロジック回路、デジタル信号処理回路、または、入出力回路を構成するトランジスタであることを特徴とする半導体装置。
【請求項８】
請求項５記載の半導体装置において、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記半導体装置が有する電界効果トランジスタのチャネル面積なかで最も小さいことを特徴とする半導体装置。
【請求項９】
半導体基板上にｎ型導電型の第１電界効果トランジスタを有する半導体装置であって、
前記第１電界効果トランジスタは、
前記半導体基板上に第１ゲート絶縁膜を隔てて形成された第１ゲート電極と、
前記第１ゲート電極に平面的に重なる部分の前記第１ゲート絶縁膜直下の前記半導体基板に形成された、ホウ素を含むｐ型半導体領域である第１チャネル領域と、
前記第１ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型半導体領域である第１エクステンション領域と、
前記半導体基板内において、少なくとも、前記第１チャネル領域の下部に一体的に広がって配置された、酸素を含む拡散防止層とを有し、
前記拡散防止層は、前記半導体基板のうち、前記第１エクステンション領域よりも深い位置に配置されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、更に、
前記半導体基板上にｎ型導電型の第２電界効果トランジスタを有し、
前記第２電界効果トランジスタは、
前記半導体基板上に第２ゲート絶縁膜を隔てて形成された第２ゲート電極と、
前記第２ゲート電極に平面的に重なる部分の前記第２ゲート絶縁膜直下の前記半導体基板に形成された、ホウ素を含むｐ型半導体領域である第２チャネル領域と、
前記第２ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型半導体領域である第２エクステンション領域とを有し、
前記第２電界効果トランジスタにおいては、前記半導体基板のうち、前記第２チャネル領域の下部であって、前記第２エクステンション領域よりも深い位置には、酸素を含む層は配置されておらず、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記第２電界効果トランジスタの前記第２チャネル領域のうち、前記第２ゲート電極に平面的に重なる領域の面積よりも小さいことを特徴とする半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記第１電界効果トランジスタは、更に、
前記第１ゲート電極の両側壁側下の前記半導体基板に形成された、ｐ型半導体領域である第１ハロー領域を有し、
前記第１ハロー領域は、前記半導体基板内において、前記第１エクステンション領域を内包するようにして形成され、
前記拡散防止層は、前記半導体基板のうち、前記第１エクステンション領域および前記第１ハロー領域よりも深い位置に配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置において、
前記拡散防止層に含まれる酸素の濃度は、１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下であることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記拡散防止層は、その上面が、前記半導体基板の主面から見た深さが、３０ｎｍ以上、５０ｎｍ以下の位置に配置されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１電界効果トランジスタは、更に、
前記第１ゲート電極の両側壁側下の前記半導体基板において、前記第１エクステンション領域と電気的に接続するようにして形成された、ｎ型半導体領域である第１高濃度拡散領域を有し、
前記第１エクステンション領域のｎ型不純物濃度は、前記第１高濃度拡散領域よりも低く、
前記第１エクステンション領域は、前記第１ゲート電極から見て、前記第１高濃度拡散領域よりも近い位置に配置され、
前記第１エクステンション領域と前記第１高濃度拡散領域とで、前記第１電界効果トランジスタのソース・ドレインを構成し、
前記拡散防止層は、前記半導体基板のうち、前記第１高濃度拡散領域よりも深い位置に配置され、
前記第２電界効果トランジスタは、更に、
前記第２ゲート電極の両側壁側下の前記半導体基板において、前記第２エクステンション領域と電気的に接続するようにして形成された、ｎ型半導体領域である第２高濃度拡散領域を有し、
前記第２エクステンション領域のｎ型不純物濃度は、前記第２高濃度拡散領域よりも低く、
前記第２エクステンション領域は、前記第２ゲート電極から見て、前記第２高濃度拡散領域よりも近い位置に配置され、
前記第２エクステンション領域と前記第２高濃度拡散領域とで、前記第２電界効果トランジスタのソース・ドレインを構成することを特徴とする半導体装置。
【請求項１５】
請求項１４記載の半導体装置において、
前記第１電界効果トランジスタは、ＳＲＡＭを構成するトランジスタであり、
前記第２電界効果トランジスタは、アナログ回路またはロジック回路を構成するトランジスタであることを特徴とする半導体装置。
【請求項１６】
請求項１４記載の半導体装置において、
前記第１電界効果トランジスタは、ＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタであり、
前記第２電界効果トランジスタは、ロジック回路、デジタル信号処理回路、または、入出力回路を構成するトランジスタであることを特徴とする半導体装置。
【請求項１７】
請求項１４記載の半導体装置において、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記半導体装置が有する電界効果トランジスタのチャネル面積なかで最も小さいことを特徴とする半導体装置。
【請求項１８】
半導体基板上にｎ型導電型の第１電界効果トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１電界効果トランジスタを形成する工程は、
（ａ）前記半導体基板にホウ素をイオン注入することで、前記ホウ素を含むｐ型半導体領域である第１チャネル領域を形成する工程と、
（ｂ）前記第１チャネル領域を含む前記半導体基板を覆うようにして、第１ゲート絶縁膜を隔てて第１ゲート電極を形成する工程と、
（ｃ）前記第１ゲート電極をイオン注入マスクとして前記半導体基板に酸素をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板に、前記酸素を含む拡散防止領域を形成する工程と、
（ｄ）前記第１ゲート電極をイオン注入マスクとして前記半導体基板にドナー不純物をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板に、ｎ型半導体領域である第１エクステンション領域を形成する工程とを有し、
前記（ｃ）工程および前記（ｄ）工程では、前記拡散防止領域を、前記半導体基板内において、前記第１エクステンション領域を内包するようにして形成し、
前記（ｃ）工程および前記（ｄ）工程では、前記拡散防止領域を、少なくともその一部が、前記半導体基板のうち、前記第１エクステンション領域と前記第１チャネル領域との間に配置されるようにして形成することを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８記載の半導体装置の製造方法において、更に、
前記半導体基板上にｎ型導電型の第２電界効果トランジスタを形成する工程を有し、
前記第２電界効果トランジスタを形成する工程は、
（ｅ）前記半導体基板にホウ素をイオン注入することで、前記ホウ素を含むｐ型半導体領域である第２チャネル領域を形成する工程と、
（ｆ）前記第２チャネル領域を含む前記半導体基板を覆うようにして、第２ゲート絶縁膜を隔てて第２ゲート電極を形成する工程と、
（ｇ）前記第２ゲート電極をイオン注入マスクとして前記半導体基板にドナー不純物をイオン注入することで、前記第２ゲート電極の両側壁側下の前記半導体基板に、ｎ型半導体領域である第２エクステンション領域を形成する工程とを有し、
前記第２電界効果トランジスタを形成する工程は、前記半導体基板に酸素をイオン注入する工程は有さず、
前記（ｂ）および前記（ｆ）工程では、前記第１チャネル領域のうち、前記第１ゲート電極と平面的に重なる領域の面積が、前記第２チャネル領域のうち、前記第２ゲート電極と平面的に重なる領域の面積よりも小さくなるように加工することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１９の半導体装置の製造方法において、
前記第１電界効果トランジスタを形成する工程は、更に、
（ｈ）前記第１ゲート電極をイオン注入マスクとして前記半導体基板にアクセプタ不純物をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板に、ｐ型半導体領域である第１ハロー領域を形成する工程を有し、
前記（ｄ）工程および前記（ｈ）工程では、前記第１ハロー領域を、前記半導体基板内において、前記第１エクステンション領域を内包するようにして形成し、
前記（ｃ）工程、前記（ｄ）工程および前記（ｈ）工程では、前記拡散防止領域を、前記半導体基板内において、前記第１エクステンション領域および前記第１ハロー領域を内包するようにして形成し、
前記（ｃ）工程および前記（ｈ）工程では、前記拡散防止領域を、少なくともその一部が、前記半導体基板のうち、前記第１ハロー領域と前記第１チャネル領域との間に配置されるようにして形成することを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０記載の半導体装置の製造方法において、
前記（ｃ）工程における前記酸素のイオン注入は、前記（ｄ）工程における前記ドナー不純物のイオン注入、または、前記（ｈ）工程における前記アクセプタ不純物のイオン注入のいずれか一方の工程よりも前に施すことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法において、
前記（ｃ）工程における前記酸素のイオン注入は、前記（ｄ）工程における前記ドナー不純物のイオン注入、および、前記（ｈ）工程における前記アクセプタ不純物のイオン注入の両工程よりも前に施すことを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法において、
前記（ｃ）工程では、１×１０１２ｃｍ−２以上、５×１０１４ｃｍ−２以下のドーズ量で前記酸素をイオン注入することで、前記第１電界効果トランジスタの前記拡散防止領域を形成することを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２３記載の半導体装置の製造方法において、
前記第１電界効果トランジスタを形成する工程は、更に、
（ｉ）前記半導体基板にドナー不純物をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板において、前記第１エクステンション領域と電気的に接続するようにして、ｎ型半導体領域である第１高濃度拡散領域を形成する工程を有し、
前記（ｄ）工程および前記（ｉ）工程では、前記第１エクステンション領域を、そのｎ型不純物濃度が前記第１高濃度拡散領域よりも低くなるようにして形成し、
前記（ｄ）工程および前記（ｉ）工程では、前記第１エクステンション領域を、前記第１ゲート電極から見て、前記第１高濃度拡散領域よりも近い位置に配置するようにして形成し、
前記（ｄ）工程で形成する前記第１エクステンション領域と、前記（ｉ）工程で形成する前記第１高濃度拡散領域とは、前記第１電界効果トランジスタのソース・ドレインを構成し、
前記第２電界効果トランジスタを形成する工程は、更に、
（ｊ）前記半導体基板にドナー不純物をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板において、前記第２エクステンション領域と電気的に接続するようにして、ｎ型半導体領域である第２高濃度拡散領域を形成する工程を有し、
前記（ｇ）工程および前記（ｊ）工程では、前記第２エクステンション領域を、そのｎ型不純物濃度が前記第２高濃度拡散領域よりも低くなるようにして形成し、
前記（ｇ）工程および前記（ｊ）工程では、前記第２エクステンション領域を、前記第２ゲート電極から見て、前記第２高濃度拡散領域よりも近い位置に配置するようにして形成し、
前記（ｇ）工程で形成する前記第２エクステンション領域と、前記（ｊ）工程で形成する前記第２高濃度拡散領域とは、前記第２電界効果トランジスタのソース・ドレインを構成することを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４記載の半導体装置の製造方法において、
前記第１電界効果トランジスタは、ＳＲＡＭを構成するトランジスタとして形成し、
前記第２電界効果トランジスタは、アナログ回路またはロジック回路を構成するトランジスタとして形成することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２４記載の半導体装置の製造方法において、
前記第１電界効果トランジスタは、ＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタとして形成し、
前記第２電界効果トランジスタは、ロジック回路、デジタル信号処理回路、または、入出力回路を構成するトランジスタとして形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２４記載の半導体装置の製造方法において、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記半導体装置が有する電界効果トランジスタのなかで最も小さくなるようにして、前記第１電界効果トランジスタを形成することを特徴とする半導体装置の製造方法。
【請求項２８】
半導体基板上にｎ型導電型の第１電界効果トランジスタを形成する工程を有する半導体装置の製造方法であって、
前記第１電界効果トランジスタを形成する工程は、
（ａ）前記半導体基板に酸素をイオン注入することで、前記酸素を含む拡散防止層を形成する工程と、
（ｂ）前記半導体基板にホウ素をイオン注入することで、前記ホウ素を含むｐ型半導体領域である第１チャネル領域を形成する工程と、
（ｃ）前記第１チャネル領域を含む前記半導体基板を覆うようにして、第１ゲート絶縁膜を隔てて第１ゲート電極を形成する工程と、
（ｄ）前記第１ゲート電極をイオン注入マスクとして前記半導体基板にドナー不純物をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板に、ｎ型半導体領域である第１エクステンション領域を形成する工程とを有し、
前記（ａ）工程および前記（ｂ）工程では、前記拡散防止層を、前記半導体基板内において、少なくとも、前記第１チャネル領域の下部に一体的に広がって配置するようにして形成し、
前記（ａ）工程および前記（ｄ）工程では、前記拡散防止層を、前記半導体基板のうち、前記第１エクステンション領域よりも深い位置に配置するようにして形成することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法において、更に、
前記半導体基板上にｎ型導電型の第２電界効果トランジスタを形成する工程を有し、
前記第２電界効果トランジスタを形成する工程は、
（ｅ）前記半導体基板にホウ素をイオン注入することで、前記ホウ素を含むｐ型半導体領域である第２チャネル領域を形成する工程と、
（ｆ）前記第２チャネル領域を含む前記半導体基板を覆うようにして、第２ゲート絶縁膜を隔てて第２ゲート電極を形成する工程と、
（ｇ）前記第２ゲート電極をイオン注入マスクとして前記半導体基板にドナー不純物をイオン注入することで、前記第２ゲート電極の両側壁側下の前記半導体基板に、ｎ型半導体領域である第２エクステンション領域を形成する工程とを有し、
前記第２電界効果トランジスタを形成する工程は、前記半導体基板に酸素をイオン注入する工程は有さず、
前記（ｃ）および前記（ｆ）工程では、前記第１チャネル領域のうち、前記第１ゲート電極と平面的に重なる領域の面積が、前記第２チャネル領域のうち、前記第２ゲート電極と平面的に重なる領域の面積よりも小さくなるように加工することを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、
前記第１電界効果トランジスタを形成する工程は、更に、
（ｈ）前記第１ゲート電極をイオン注入マスクとして前記半導体基板にアクセプタ不純物をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板に、ｐ型半導体領域である第１ハロー領域を形成する工程を有し、
前記（ｄ）工程および前記（ｈ）工程では、前記第１ハロー領域を、前記半導体基板内において、前記第１エクステンション領域を内包するようにして形成し、
前記（ａ）工程、前記（ｄ）工程および前記（ｈ）工程では、前記拡散防止層を、前記半導体基板のうち、前記第１エクステンション領域および前記第１ハロー領域よりも深い位置に配置されるようにして形成することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項３０記載の半導体装置の製造方法において、
前記（ａ）工程における前記酸素のイオン注入は、前記（ｄ）工程における前記ドナー不純物のイオン注入、および、前記（ｈ）工程における前記アクセプタ不純物のイオン注入の両工程よりも前に施すことを特徴とする半導体装置の製造方法。
【請求項３２】
請求項３１記載の半導体装置の製造方法において、
前記（ａ）工程における前記酸素のイオン注入は、前記（ｂ）工程における前記ホウ素のイオン注入工程の直前または直後に施すことを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２記載の半導体装置の製造方法において、
前記（ａ）工程における前記酸素のイオン注入は、前記（ｂ）工程における前記ホウ素のイオン注入工程の直前に施すことを特徴とする半導体装置の製造方法。
【請求項３４】
請求項３３記載の半導体装置の製造方法において、
前記（ａ）工程では、５×１０１３ｃｍ−２以上、５×１０１４ｃｍ−２以下のドーズ量で前記酸素をイオン注入することで、前記第１電界効果トランジスタの前記拡散防止層を形成することを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３４記載の半導体装置の製造方法において、
前記（ａ）工程では、前記拡散防止層の上面が、前記半導体基板の主面から見た深さが、３０ｎｍ以上、５０ｎｍ以下の位置に配置されるように、前記酸素をイオン注入することを特徴とする半導体装置の製造方法。
【請求項３６】
請求項３５記載の半導体装置の製造方法において、
前記第１電界効果トランジスタを形成する工程は、更に、
（ｉ）前記半導体基板にドナー不純物をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板において、前記第１エクステンション領域と電気的に接続するようにして、ｎ型半導体領域である第１高濃度拡散領域を形成する工程を有し、
前記（ｄ）工程および前記（ｉ）工程では、前記第１エクステンション領域を、そのｎ型不純物濃度が前記第１高濃度拡散領域よりも低くなるようにして形成し、
前記（ｄ）工程および前記（ｉ）工程では、前記第１エクステンション領域を、前記第１ゲート電極から見て、前記第１高濃度拡散領域よりも近い位置に配置するようにして形成し、
前記（ｄ）工程で形成する前記第１エクステンション領域と、前記（ｉ）工程で形成する前記第１高濃度拡散領域とは、前記第１電界効果トランジスタのソース・ドレインを構成し、
前記（ａ）工程および前記（ｉ）工程では、前記拡散防止層は、前記半導体基板のうち、前記第１高濃度拡散領域よりも深い位置に配置されるようにして形成し、
前記第２電界効果トランジスタを形成する工程は、更に、
（ｊ）前記半導体基板にドナー不純物をイオン注入することで、前記第１ゲート電極の両側壁側下の前記半導体基板において、前記第２エクステンション領域と電気的に接続するようにして、ｎ型半導体領域である第２高濃度拡散領域を形成する工程を有し、
前記（ｇ）工程および前記（ｊ）工程では、前記第２エクステンション領域を、そのｎ型不純物濃度が前記第２高濃度拡散領域よりも低くなるようにして形成し、
前記（ｇ）工程および前記（ｊ）工程では、前記第２エクステンション領域を、前記第２ゲート電極から見て、前記第２高濃度拡散領域よりも近い位置に配置するようにして形成し、
前記（ｇ）工程で形成する前記第２エクステンション領域と、前記（ｊ）工程で形成する前記第２高濃度拡散領域とは、前記第２電界効果トランジスタのソース・ドレインを構成することを特徴とする半導体装置の製造方法。
【請求項３７】
請求項３６記載の半導体装置の製造方法において、
前記第１電界効果トランジスタは、ＳＲＡＭを構成するトランジスタとして形成し、
前記第２電界効果トランジスタは、アナログ回路またはロジック回路を構成するトランジスタとして形成することを特徴とする半導体装置の製造方法。
【請求項３８】
請求項３６記載の半導体装置の製造方法において、
前記第１電界効果トランジスタは、ＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタとして形成し、
前記第２電界効果トランジスタは、ロジック回路、デジタル信号処理回路、または、入出力回路を構成するトランジスタとして形成することを特徴とする半導体装置の製造方法。
【請求項３９】
請求項３６記載の半導体装置の製造方法において、
前記第１電界効果トランジスタの前記第１チャネル領域のうち、前記第１ゲート電極に平面的に重なる領域の面積は、前記半導体装置が有する電界効果トランジスタのなかで最も小さくなるようにして、前記第１電界効果トランジスタを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＭＩＳ型電界効果トランジスタを有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体装置は、ＭＩＳ（Metal Insulator Semiconductor）構造（またはMetal Oxide Semiconductor：ＭＯＳ構造ともいう）を有する電界効果トランジスタ（Field Effect Transistor：ＦＥＴとも言う）などの半導体素子や、それらを結線する多層配線を半導体基板上に形成することで構成される。このようなＭＩＳ型電界効果トランジスタ（以下、単にＭＩＳトランジスタと記す）は、その基本構造として、半導体基板上にゲート絶縁膜を隔てて配置されたゲート電極と、その側方下部の半導体基板に形成されたソース・ドレイン領域を有する。このようなＭＩＳトランジスタは、半導体基板のウェル内に形成される。また、ソース・ドレイン領域においては、そのゲート電極側の端部に、不純物濃度が低く、かつ、基板表面からの深さが浅いエクステンション領域を有するような、所謂ＬＤＤ（Lightly Doped Drain）構造などがある。また、ＭＩＳトランジスタのパンチスルーを抑制するために、半導体基板内においてエクステンション領域を囲むようにして配置された、エクステンション領域とは逆導電型（ウェルと同じ導電型）のハロー領域を有する構造もある。
【０００３】
例えば、特開２００４−３５６４５６号公報（特許文献１）には、シリコンウェーハの裏面から酸素イオンをイオン注入し、その後熱処理を施すことで、不純物のゲッタリングサイトとなる析出核を形成する技術が開示されている。
【０００４】
また、例えば、非特許文献１には、ＭＯＳＦＥＴにおけるソース／ドレイン領域やＬＤＤ構造を形成する際に、ＲＴＡ（Rapid Thermal Annealing）法によって不純物を活性化および拡散させることで、閾値電圧のばらつきを低減する技術が開示されている。
【０００５】
また、例えば、非特許文献２では、ＭＯＳＦＥＴにおけるソース端子側とドレイン端子側から見たチャネル不純物分布の非対称性が、閾値電圧のばらつきに影響を及ぼすことに言及している。
【０００６】
また、例えば、非特許文献３では、ＭＩＳ型トランジスタを形成する場合に、ソース・ドレインエクステンション注入により導入された欠陥が、チャネル不純物分布を変調し得ることに言及している。
【０００７】
また、例えば、非特許文献４では、ゲート長、ゲート幅が小さいデバイスにおいて、離散不純物の影響で特性ばらつきが拡大することに言及している。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−３５６４５６号公報
【非特許文献】
【０００９】
【非特許文献１】「アイ・イー・イー・イー・インターナショナル・エレクトロン・デバイシズ・ミーティング（IEEE International Electron Devices Meeting）」，１９９６年，ｐｐ．７５５−７５８
【非特許文献２】「アイ・イー・イー・イー・インターナショナル・エレクトロン・デバイシズ・ミーティング（IEEE International Electron Devices Meeting）」，２０００年，ｐｐ．２７１−２７４
【非特許文献３】「ジャパニーズ・ジャーナル・オブ・アプライド・フィジクス・パート１（Japanese Journal of Applied Physics Part1）」，２０００年，第３９巻，ｐｐ．２１３６−２１４０
【非特許文献４】「アイ・イー・イー・イー・トランザクションズ・オン・エレクトロン・デバイシーズ（IEEE TRANSACTIONS ON ELECTRON DEVICES）」，１９９８年，第４５巻，ｐｐ．２９０５−２９１３
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明者らの検討によれば、次のことが分かった。
【００１１】
ＭＩＳトランジスタを有する半導体装置は、次のようにして製造することができる。即ち、半導体基板に素子分離領域を形成し、素子分離領域で規定された活性領域に、ＭＩＳトランジスタの閾値を調整するためのチャネルドープイオン注入を行ってから、ゲート絶縁膜およびゲート電極を形成する。それから、ゲート電極をマスクにしてイオン注入によりＬＤＤ用のエクステンション領域とハロー領域とを形成してから、ゲート電極の側壁上に側壁絶縁膜を形成し、ゲート電極および側壁絶縁膜をマスクにしてイオン注入により、エクステンション領域よりも高不純物濃度の拡散層を形成する。このように、エクステンション領域と高濃度領域とからなるソース・ドレイン領域を形成する。その後、ソース・ドレイン領域およびゲート電極の上部にサリサイドプロセスにより金属シリサイド層を形成する。
【００１２】
一般に、電子をキャリアとして用いるｎチャネル型ＭＩＳトランジスタ（以下、単にｎ型ＭＩＳトランジスタ）では、閾値電圧を調整するためのチャネルドープイオン種としてホウ素（Ｂ）を用いる。しかしながら、このようにホウ素をイオン注入した場合、実際に形成したｎ型ＭＩＳトランジスタの閾値電圧のばらつきが、チャネル中の離散不純物で説明される閾値電圧のばらつきよりも大きな値を示すことが分かっている。更に、ｎ型ＭＩＳトランジスタにおけるチャネル長またはチャネル幅が短くなるほど、換言すればチャネル面積が小さくなるほど（ｎ型ＭＩＳトランジスタが微細化されるほど）、上記のような閾値電圧のばらつきが大きくなることが、本発明者らの検討により明らかになった。
【００１３】
そこで本発明者らは、一般的な手法で形成したｎ型ＭＩＳトランジスタの閾値電圧のばらつきが、チャネルドープ不純物の分布の離散性で計算される閾値電圧のばらつきよりも大きな値を示す理由について更に検討したところ、以下のことが分かった。
【００１４】
上述のようなＬＤＤ構造のソース・ドレイン領域におけるエクステンション領域や、ハロー領域は、チャネル領域に近い箇所に配置される。従って、エクステンション領域やハロー領域を形成する際には、チャネル領域に近い箇所にイオン注入を施すことになる。ここで、ｎ型ＭＩＳトランジスタのエクステンション領域はｎ型導電型であり、ドナー不純物として、通常ヒ素（Ａｓ）イオンを注入する。ドナーとなる不純物はＶ族元素やＶＩ族元素など多々あるが、プロセスの特性上、抵抗値を最も低減し易いヒ素イオンを用いる。
【００１５】
この時、ヒ素イオンをシリコンからなる半導体基板に打ち込むと、そのヒ素イオンがシリコンの結晶サイトに入り、シリコン原子を弾き出す。弾き出されたシリコン原子が余剰なエネルギーを有していれば、更に、他の格子シリコンを結晶サイトから弾き出す。このように、半導体基板にイオン注入を施すと、ドーパントによって弾き出された格子間シリコンを生じさせ得る。これは、ヒ素イオンの注入に限らず、イオン注入工程によって起こり得る現象である。
【００１６】
特に、チャネル領域に近いエクステンション領域を形成する際には、イオン注入によって生じた格子間シリコンはチャネル領域に拡散し、チャネル領域に導入した不純物プロファイルを変動させ易いことが分かった。即ち、上記のような本発明者らの検討により、チャネル領域近傍へのイオン注入による格子間シリコンの発生によって不純物プロファイルを変動させることが、閾値電圧のばらつきの原因になっていることが明らかになった。この現象は、チャネル面積が小さいＭＩＳトランジスタほど、ばらつきが大きくなるという本発明者らの検証結果を説明することができる。なぜなら、チャネル面積が小さいＭＩＳトランジスタほど、チャネル領域近傍のエクステンション領域から拡散してくる格子間シリコンの影響を受け易いからである。
【００１７】
また、本発明者らの更なる検討では、チャネル領域にホウ素を導入したｎ型ＭＩＳトランジスタにおいて閾値電圧のばらつきがより顕著に見られるという現象も、上述の格子間シリコンの影響によって説明することができる。即ち、ヒ素やリンなどのドナー不純物は原子空孔を介して拡散するのに対して、ｎ型ＭＩＳトランジスタの閾値電圧調整用にチャネル領域に導入したアクセプタ不純物であるホウ素は、格子間シリコンを介して拡散することが分かっている。従って、注入不純物の活性化工程などで要する熱処理の際に拡散する格子間シリコンと共に、閾値調整用に導入したホウ素も拡散してしまうことが考えられる。このような理由から、チャネル不純物プロファイルの変動による閾値電圧のばらつきは、ｎ型ＭＩＳトランジスタにおいて、より顕著に発生し得ることが分かった。
【００１８】
以上のように、エクステンション領域やハロー領域へのイオン注入によって格子間シリコンが生じた場合、その格子間シリコンは近傍のチャネル領域に拡散する。そして、このような格子間シリコンがチャネル不純物プロファイルを変動させ、これが閾値電圧のばらつきの一原因となっていることが本発明者らの検討により明らかになった。更に、この閾値電圧のばらつきの課題は、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいて顕著に現れることが、本発明者らの更なる検討により明らかになった。
【００１９】
そこで、本発明の目的は、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させる技術を提供することにある。
【００２０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願においては、複数の発明が開示されるが、そのうちの一実施例の概要を簡単に説明すれば以下の通りである。
【００２２】
半導体基板上にｎ型導電型の第１電界効果トランジスタを有する半導体装置である。第１電界効果トランジスタは、半導体基板上に第１ゲート絶縁膜を隔てて形成された第１ゲート電極と、第１ゲート電極に平面的に重なる部分の第１ゲート絶縁膜直下の半導体基板に形成された、ホウ素を含むｐ型の第１チャネル領域と、第１ゲート電極の両側壁側下の前記半導体基板に形成された、ｎ型の第１エクステンション領域と、第１ゲート電極の両側壁側下の半導体基板に形成された、酸素を含む拡散防止領域とを有する。拡散防止領域は、半導体基板内において、第１エクステンション領域を内包するようにして形成されている。更に、拡散防止領域は、少なくともその一部が、半導体基板のうち、第１エクステンション領域と第１チャネル領域との間に配置されている。
【発明の効果】
【００２３】
本願において開示される複数の発明のうち、上記一実施例により得られる効果を代表して簡単に説明すれば以下の通りである。
【００２４】
即ち、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させることができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】図１に示す要部断面図の一部を拡大した要部拡大断面図である。
【図３】本発明の実施の形態１である半導体装置の要部平面図である。
【図４】本発明の実施の形態１である半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中における要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中における要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】本発明の実施の形態２である半導体装置の要部断面図である。
【図１７】図１６に示す要部断面図の一部を拡大した要部拡大断面図である。
【図１８】本発明の実施の形態２である半導体装置の製造工程中における要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中における要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中における要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中における要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】本発明の実施の形態３である半導体装置の要部平面図である。
【図２７】本発明の実施の形態３である他の半導体装置の要部平面図である。
【図２８】本発明の実施の形態３である更に他の半導体装置の要部平面図である。
【発明を実施するための形態】
【００２６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２７】
（実施の形態１）
本実施の形態１の半導体装置について、図１および図２を参照して説明する。本実施の形態１の半導体装置は、単結晶シリコンからなるシリコン基板（半導体基板）１上に形成された複数のＭＩＳトランジスタ（電界効果トランジスタ）を有する。そのうち、図１には、メモリ領域ＲＭ、ロジック領域ＲＬ、および、入出力領域ＲＰの要部断面図を示している。シリコン基板１のメモリ領域ＲＭには、第１トランジスタ（第１電界効果トランジスタ）Ｑ１が形成されている。第１トランジスタＱ１は、ｎチャネル型のＭＩＳトランジスタであり、例えば、ＳＲＡＭ（Static Random Access Memory）などのメモリセルを構成するトランジスタである。図２には、第１トランジスタＱ１の主要構成部を説明するために、図１の要部Ｐ０１を拡大した要部拡大断面図を示している。また、シリコン基板１のロジック領域ＲＬには、第２トランジスタ（第２電界効果トランジスタ）Ｑ２が形成されている。第２トランジスタＱ２は、ｎチャネル型のＭＩＳトランジスタであり、例えば、周辺回路のうちのロジック回路などを構成するトランジスタである。また、シリコン基板１の入出力領域ＲＰには、第３トランジスタ（第２電界効果トランジスタ）Ｑ３が形成されている。第３トランジスタＱ３は、ｎチャネル型のＭＩＳトランジスタであり、例えば、周辺回路のうちの入出力回路などを構成するトランジスタである。
【００２８】
シリコン基板１は、浅溝の中に酸化シリコン膜を埋め込んだ構造（ＳＴＩ：Shallow Trench Isolation構造）の分離部２によって活性領域が規定され、その活性領域に各トランジスタが形成されている。より具体的には、メモリ領域ＲＭの活性領域にはｐ型の半導体領域であるｐウェルＰＷ１が形成され、そこに第１トランジスタＱ１が形成されている。同様に、ロジック領域ＲＬの活性領域にはｐウェルＰＷ２が形成され、そこに第２トランジスタＱ２が形成されている。また、入出力領域ＲＰの活性領域にはｐウェルＰＷ３が形成され、そこに第３トランジスタＱ３が形成されている。
【００２９】
シリコン基板１のメモリ領域ＲＭに配置された第１トランジスタＱ１は、以下のような構成要素を有している。即ち、第１トランジスタＱ１は、メモリ用ゲート絶縁膜（第１ゲート絶縁膜）ＧＩ１、メモリ用ゲート電極（第１ゲート電極）ＧＥ１、メモリ用チャネル領域（第１チャネル領域）ＣＨ１、メモリ用エクステンション領域（第１エクステンション領域）ＥＴ１、メモリ用高濃度拡散領域（第１高濃度拡散領域）ＨＤ１、拡散防止領域ＰＡ１、および、メモリ用ハロー領域（第１ハロー領域）ＨＬ１を有している。上記の各構成要素は、以下で説明するような構造で配置されている。
【００３０】
メモリ用ゲート電極ＧＥ１は、メモリ用ゲート絶縁膜ＧＩ１を隔てて、シリコン基板１上に形成されている。メモリ用ゲート絶縁膜ＧＩ１は、例えば酸化シリコンを主体とする絶縁膜などからなる。また、メモリ用ゲート電極ＧＥ１は、例えば不純物をドーピングした、抵抗値の低い多結晶シリコンを主体とする導体膜などからなる。
【００３１】
メモリ領域ＲＭのシリコン基板１におけるｐウェルＰＷ１であって、メモリ用ゲート電極ＧＥ１の下部に位置する領域を、メモリ用チャネル領域ＣＨ１と称する。言い換えれば、メモリ用ゲート電極ＧＥ１に平面的に重なる部分のメモリ用ゲート絶縁膜ＧＩ１直下のシリコン基板１にメモリ用チャネル領域ＣＨ１が配置されている。メモリ用チャネル領域ＣＨ１は、第１トランジスタＱ１の閾値電圧を調整することを目的としてドーピングされたアクセプタとしてのホウ素（Ｂ）を含むような、ｐ型導電型の半導体領域である。メモリ用チャネル領域ＣＨ１に含まれるアクセプタ不純物は、例えばインジウム（Ｉｎ）であっても良い。
【００３２】
メモリ用ゲート電極ＥＧ１の両側壁側下のシリコン基板１におけるｐウェルＰＷ１には、メモリ用エクステンション領域ＥＴ１およびメモリ用高濃度拡散領域ＨＤ１からなるソース・ドレイン構造が形成されている。これらメモリ用エクステンション領域ＥＴ１およびメモリ用高濃度拡散領域ＨＤ１は、当該ｐウェルＰＷ１に形成された、ドナー不純物を含むｎ型導電型の半導体領域である。これらメモリ用エクステンション領域ＥＴ１およびメモリ用高濃度拡散領域ＨＤ１に含まれるドナー不純物としては、例えば、ヒ素（Ａｓ）やリン（Ｐ）などがある。ただし、そのｎ型不純物濃度は、メモリ用高濃度拡散領域ＨＤ１よりも、メモリ用エクステンション領域ＥＴ１の方が低い。また、シリコン基板１の表面を平面的に見ると、メモリ用エクステンション領域ＥＴ１は、メモリ用高濃度拡散領域ＨＤ１よりも、メモリ用ゲート電極ＥＧ１により近い領域に配置されている。言い換えれば、メモリ用エクステンション領域ＥＴ１は、メモリ用ゲート電極ＥＧ１の両側壁直下の位置に配置され、両側壁から離れた位置に、メモリ用高濃度拡散領域ＨＤ１が形成されている。また、メモリ用高濃度拡散領域ＨＤ１とメモリ用エクステンション領域ＥＴ１とは接触した状態で配置されており、同じｎ型導電型であるから、両者は電気的に接続された状態である。また、シリコン基板１の表面から見た各領域の深さは、メモリ用エクステンション領域ＥＴ１の深さ方が、メモリ用高濃度拡散領域ＨＤ１の深さよりも浅い。
【００３３】
メモリ用ハロー領域ＨＬ１は、メモリ用ゲート電極ＧＥ１の両側壁側下のシリコン基板１におけるｐウェルＰＷ１において、メモリ用エクステンション領域ＥＴ１を内包するようにして配置されている。このメモリ用ハロー領域ＨＬ１は、当該ｐウェルＰＷ１に形成された、アクセプタ不純物を含むｐ型導電型の半導体領域である。このメモリ用ハロー領域ＨＬ１に含まれるアクセプタ不純物としては、例えば、ホウ素などがある。このメモリ用ハロー領域ＨＬ１は、ｎ型導電型である第１トランジスタＱ１のパンチスルーを抑制するために形成されている。
【００３４】
以上は、一般的なｎ型導電型のＭＩＳトランジスタと同様の構造である。これに対し、本実施の形態１の第１トランジスタＱ１は、酸素（Ｏ）を含む領域である拡散防止領域ＰＡ１を有する。拡散防止領域ＰＡ１は、メモリ用ゲート電極ＧＥ１の両側壁側下のシリコン基板１におけるｐウェルＰＷ１において、メモリ用ハロー領域ＨＬ１を内包するようにして形成されている。ここで、上述のようにメモリ用ハロー領域ＨＬ１はメモリ用エクステンション領域ＥＴ１を内包するように形成されているから、メモリ用ハロー領域ＨＬ１を内包するような拡散防止領域ＰＡ１は、メモリ用エクステンション領域ＥＴ１をも内包していることを意味する。言い換えれば、拡散防止領域ＰＡ１は、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１を内包するようにして、メモリ用ゲート電極ＧＥ１の両側壁側下に配置されている。このような構造によって、拡散防止領域ＰＡ１は、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との間に配置されていることになる。また、拡散防止領域ＰＡ１に含まれる酸素の濃度は、体積濃度が１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下である。本実施の形態１の第１トランジスタＱ１が、このような拡散防止領域ＰＡ１を有することの効果に関しては、後に詳しく説明する。
【００３５】
シリコン基板１のロジック領域ＲＬに配置された第２トランジスタＱ２は、以下のような構成要素を有している。即ち、第２トランジスタＱ２は、ロジック用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩ２、ロジック用ゲート電極（第２ゲート電極）ＧＥ２、ロジック用チャネル領域（第２チャネル領域）ＣＨ２、ロジック用エクステンション領域（第２エクステンション領域）ＥＴ２、ロジック用高濃度拡散領域（第２高濃度拡散領域）ＨＤ２、および、ロジック用ハロー領域（第２ハロー領域）ＨＬ２を有している。上記の各構成要素は、以下で説明するような構造で配置されている。
【００３６】
ロジック用ゲート電極ＧＥ２は、ロジック用ゲート絶縁膜ＧＩ２を隔てて、シリコン基板１上に形成されている。ロジック用ゲート絶縁膜ＧＩ２は、例えば酸化シリコンを主体とする絶縁膜などからなる。また、ロジック用ゲート電極ＧＥ２は、例えば不純物をドーピングした、抵抗値の低い多結晶シリコンを主体とする導体膜などからなる。
【００３７】
ロジック領域ＲＬのシリコン基板１におけるｐウェルＰＷ２であって、ロジック用ゲート電極ＧＥ２の下部に位置する領域を、ロジック用チャネル領域ＣＨ２と称する。言い換えれば、ロジック用ゲート電極ＧＥ２に平面的に重なる部分のロジック用ゲート絶縁膜ＧＩ２直下のシリコン基板１にロジック用チャネル領域ＣＨ２が配置されている。ロジック用チャネル領域ＣＨ２は、第２トランジスタＱ２の閾値電圧を調整することを目的としてドーピングされたホウ素を含むような、ｐ型導電型の半導体領域である。
【００３８】
ロジック用ゲート電極ＧＥ２の両側壁側下のシリコン基板１におけるｐウェルＰＷ２には、ロジック用エクステンション領域ＥＴ２およびロジック用高濃度拡散領域ＨＤ２からなるソース・ドレイン構造が形成されている。これらロジック用エクステンション領域ＥＴ２およびロジック用高濃度拡散領域ＨＤ２は、当該ｐウェルＰＷ２に形成された、ドナー不純物を含むｎ型導電型の半導体領域である。これらロジック用エクステンション領域ＥＴ２およびロジック用高濃度拡散領域ＨＤ２に含まれるドナー不純物としては、例えば、ヒ素やリンなどがある。ただし、そのｎ型不純物濃度は、ロジック用高濃度拡散領域ＨＤ２よりも、ロジック用エクステンション領域ＥＴ２の方が低い。また、シリコン基板１の表面を平面的に見ると、ロジック用エクステンション領域ＥＴ２は、ロジック用高濃度拡散領域ＨＤ２よりも、ロジック用ゲート電極ＥＧ２により近い領域に配置されている。言い換えれば、ロジック用エクステンション領域ＥＴ２は、ロジック用ゲート電極ＥＧ２の両側壁直下の位置に配置され、両側壁から離れた位置に、ロジック用高濃度拡散領域ＨＤ２が形成されている。また、ロジック用高濃度拡散領域ＨＤ２とロジック用エクステンション領域ＥＴ２とは接触した状態で配置されており、同じｎ型導電型であるから、両者は電気的に接続された状態である。また、シリコン基板１の表面から見た各領域の深さは、ロジック用エクステンション領域ＥＴ２の深さの方が、ロジック用高濃度拡散領域ＨＤ２の深さよりも浅い。
【００３９】
ロジック用ハロー領域ＨＬ２は、ロジック用ゲート電極ＧＥ２の両側壁側下のシリコン基板１におけるｐウェルＰＷ２において、ロジック用エクステンション領域ＥＴ２を内包するようにして配置されている。このロジック用ハロー領域ＨＬ２は、当該ｐウェルＰＷ２に形成された、アクセプタ不純物を含むｐ型導電型の半導体領域である。このロジック用ハロー領域ＨＬ２に含まれるアクセプタ不純物としては、例えば、ホウ素などがある。このロジック用ハロー領域ＨＬ２は、ｎ型導電型である第２トランジスタＱ２のパンチスルーを抑制するために形成されている。
【００４０】
以上が、本実施の形態１の半導体装置が有する第２トランジスタＱ２の基本構造である。特に、第２トランジスタＱ２は、シリコン基板１におけるロジック領域ＲＬのｐウェルＰＷ２のうち、ロジック用エクステンション領域ＥＴ２とロジック用チャネル領域ＣＨ２との間には、酸素を含む領域は配置されていない。ここで、ロジック用エクステンション領域ＥＴ２はロジック用ハロー領域ＨＬ２に内包されるようにして配置されているから、上記と同様に、ロジック用ハロー領域ＨＬ２とロジック用チャネル領域ＣＨ２との間にも、酸素を含む領域は配置されていない。このような構造とすることの効果に関しては、後に詳しく説明する。
【００４１】
シリコン基板１の入出力領域ＲＰに配置された第３トランジスタＱ３は、以下のような構成要素を有している。即ち、第３トランジスタＱ３は、入出力用ゲート絶縁膜（第２ゲート絶縁膜）ＧＩ３、入出力用ゲート電極（第２ゲート電極）ＧＥ３、入出力用チャネル領域（第２チャネル領域）ＣＨ３、入出力用エクステンション領域（第２エクステンション領域）ＥＴ３、入出力用高濃度拡散領域（第２高濃度拡散領域）ＨＤ３、および、入出力用ハロー領域（第２ハロー領域）ＨＬ３を有している。上記の各構成要素は、以下で説明するような構造で配置されている。
【００４２】
入出力用ゲート電極ＧＥ３は、入出力用ゲート絶縁膜ＧＩ３を隔てて、シリコン基板１上に形成されている。入出力用ゲート絶縁膜ＧＩ３は、例えば酸化シリコンを主体とする絶縁膜などからなる。また、入出力用ゲート電極ＧＥ３は、例えば不純物をドーピングした、抵抗値の低い多結晶シリコンを主体とする導体膜などからなる。
【００４３】
入出力領域ＲＰのシリコン基板１におけるｐウェルＰＷ３であって、入出力用ゲート電極ＧＥ３の下部に位置する領域を、入出力用チャネル領域ＣＨ３と称する。言い換えれば、入出力用ゲート電極ＧＥ３に平面的に重なる部分の入出力用ゲート絶縁膜ＧＩ３直下のシリコン基板１に入出力用チャネル領域ＣＨ３が配置されている。入出力用チャネル領域ＣＨ３は、第３トランジスタＱ３の閾値電圧を調整することを目的としてドーピングされたホウ素を含むような、ｐ型導電型の半導体領域である。
【００４４】
入出力用ゲート電極ＧＥ３の両側壁側下のシリコン基板１におけるｐウェルＰＷ３には、入出力用エクステンション領域ＥＴ３および入出力用高濃度拡散領域ＨＤ３からなるソース・ドレイン構造が形成されている。これら入出力用エクステンション領域ＥＴ３および入出力用高濃度拡散領域ＨＤ３は、当該ｐウェルＰＷ３に形成された、ドナー不純物を含むｎ型導電型の半導体領域である。これら入出力用エクステンション領域ＥＴ３および入出力用高濃度拡散領域ＨＤ３に含まれるドナー不純物としては、例えば、ヒ素やリンなどがある。ただし、そのｎ型不純物濃度は、入出力用高濃度拡散領域ＨＤ３よりも、入出力用エクステンション領域ＥＴ３の方が低い。また、シリコン基板１の表面を平面的に見ると、入出力用エクステンション領域ＥＴ３は、入出力用高濃度拡散領域ＨＤ３よりも、入出力用ゲート電極ＥＧ３により近い領域に配置されている。言い換えれば、入出力用エクステンション領域ＥＴ３は、入出力用ゲート電極ＥＧ３の両側壁直下の位置に配置され、両側壁から離れた位置に、入出力用高濃度拡散領域ＨＤ３が形成されている。また、入出力用高濃度拡散領域ＨＤ３と入出力用エクステンション領域ＥＴ３とは接触した状態で配置されており、同じｎ型導電型であるから、両者は電気的に接続された状態である。また、シリコン基板１の表面から見た各領域の深さは、入出力用エクステンション領域ＥＴ３の深さの方が、入出力用高濃度拡散領域ＨＤ３の深さよりも浅い。
【００４５】
入出力用ハロー領域ＨＬ３は、入出力用ゲート電極ＧＥ３の両側壁側下のシリコン基板１におけるｐウェルＰＷ３において、入出力用エクステンション領域ＥＴ３を内包するようにして配置されている。この入出力用ハロー領域ＨＬ３は、当該ｐウェルＰＷ３に形成された、アクセプタ不純物を含むｐ型導電型の半導体領域である。この入出力用ハロー領域ＨＬ３に含まれるアクセプタ不純物としては、例えば、ホウ素などがある。この入出力用ハロー領域ＨＬ３は、ｎ型導電型である第３トランジスタＱ３のパンチスルーを抑制するために形成されている。
【００４６】
以上が、本実施の形態１の半導体装置が有する第３トランジスタＱ３の基本構造である。特に、第３トランジスタＱ３は、シリコン基板１における入出力領域ＲＰのｐウェルＰＷ３のうち、入出力用エクステンション領域ＥＴ３と入出力用チャネル領域ＣＨ３との間には、酸素を含む領域は配置されていない。ここで、入出力用エクステンション領域ＥＴ３は入出力用ハロー領域ＨＬ３に内包されるようにして配置されているから、上記と同様に、入出力用ハロー領域ＨＬ３と入出力用チャネル領域ＣＨ３との間にも、酸素を含む領域は配置されていない。このような構造とすることの効果に関しては、後に詳しく説明する。
【００４７】
上記の他に、本実施の形態１の半導体装置は、以下の構成要素を有している。各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁は酸化シリコンを主体とする絶縁膜からなるサイドウォールスペーサ３が形成されている。サイドウォールスペーサ３は、酸化シリコンと窒化シリコンとの積層膜であっても良い。また、各高濃度拡散領域ＨＤ１，ＨＤ２，ＨＤ３の表面、および、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の表面には、金属シリサイド膜４が形成されている。金属シリサイド膜４は、例えば、コバルトシリサイド、チタンシリサイド、ニッケルシリサイド、または、タングステンシリサイドなどからなり、コンタクト金属との接触抵抗を緩和するために形成する。以上で説明した構造を覆うようにして、エッチングストップ膜５が形成されている。エッチングストップ膜５は窒化シリコンを主体とする絶縁膜である。また、エッチングストップ膜５を覆い、上記で説明した構造を十分埋め込むようにして、層間絶縁膜６が形成されている。層間絶縁膜６は酸化シリコンを主体とする絶縁膜である。
【００４８】
層間絶縁膜６およびエッチングストップ膜５を貫くようにして、金属シリサイド膜４に達するように、コンタクトプラグ７が形成されている。コンタクトプラグ７は、例えばタングステン、アルミニウム、または、銅を主体とする導体膜からなる。コンタクトプラグ７の側壁および底部には、バリア導体膜８が形成されている。バリア導体膜８は、チタン、タンタル、窒化チタン、または、窒化タンタルを主体とする導体膜からなる。このように、エッチングストップ膜５、層間絶縁膜６、コンタクトプラグ７、バリア導体膜８から構成されるコンタクト層ＣＬが配置されている。
【００４９】
コンタクト層ＣＬの上層には、それぞれコンタクト層ＣＬと同様の構成の第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２、および、第３配線層Ｍ３が、順に形成されている。
【００５０】
上述のように、本実施の形態１の半導体装置が有する第１トランジスタＱ１は、メモリ用チャネル領域ＣＨ１内において、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１を取り囲むような、酸素を含む拡散防止領域ＰＡ１を有している。本実施の形態１の第１トランジスタＱ１が、このような拡散防止領域ＰＡ１を有することの効果は、以下の通りである。
【００５１】
拡散防止領域ＰＡ１に含まれる酸素は、格子間シリコンを捕獲する機能を有し、例えば、メモリ用エクステンション領域ＥＴ１やメモリ用ハロー領域ＨＬ１などで生成した格子間シリコンを、メモリ用チャネル領域ＣＨ１に拡散する前に捕獲することができる。言い換えれば、拡散防止領域ＰＡ１は、格子間シリコンを捕獲するゲッタリング層のような役割を有する。このように、本実施の形態１の第１トランジスタＱ１は、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１とメモリ用チャネル領域ＣＨ１との間に、酸素を含む拡散防止領域ＰＡ１を有することで、メモリ用チャネル領域ＣＨ１への格子間シリコンなどの拡散を起こり難くすることができる。上述のように、メモリ用チャネル領域ＣＨ１に格子間シリコンが拡散することは、閾値電圧調整用に導入したホウ素をも拡散させてしまい、閾値電圧のばらつきを増加させる原因となっている。従って、本実施の形態１の第１トランジスタＱ１のように、拡散防止領域ＰＡ１を適用することで、閾値電圧のばらつきを低減することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させることができる。
【００５２】
後に詳しく説明するように、メモリ用エクステンション領域ＥＴ１や、メモリ用ハロー領域ＨＬ１を形成する際には、メモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１直下の領域の近傍にイオン注入を施すことになる。メモリ用ゲート電極ＧＥ１直下のメモリ用チャネル領域ＣＨ１は、第１トランジスタＱ１の動作中に反転層が形成される領域であるから、トランジスタの電気特性に影響を与え易い領域である。従って、その近傍にイオン注入を施すことで副次的に生成した格子間シリコンは、容易にメモリ用ゲート電極ＧＥ１直下のメモリ用チャネル領域ＣＨ１に拡散し、第１トランジスタＱ１の閾値電圧をばらつかせる一原因となる。そこで、このようなメモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との間に、格子間シリコンのゲッタリング層となる酸素を含む拡散防止領域ＰＡ１を配置することは効果的である。
【００５３】
上記では、拡散防止領域ＰＡ１は、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との間の全ての領域に配置するようにして説明したが、少なくともその一部に配置されていることで、十分効果的である。
【００５４】
また、上記では、拡散防止領域ＰＡ１は、メモリ用ハロー領域ＨＬ１を内包するように配置されることで、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１の両者と、メモリ用チャネル領域ＣＨ１との間に配置された構造であるとして説明した。しかしながら、拡散防止領域ＰＡ１は、メモリ用エクステンション領域ＥＴ１を内包するように配置され、メモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に配置されていれば、上述の効果は発現し得る。なぜなら、メモリ用エクステンション領域ＥＴ１を内包するように（メモリ用エクステンション領域ＥＴ１の外側に）拡散防止領域ＰＡ１を配置することで、メモリ用エクステンション領域ＥＴ１を形成する際のイオン注入で生じる格子間シリコンを捕獲することができるからである。これにより、第１トランジスタＱ１の閾値電圧のばらつきを低減できる。
【００５５】
ただし、本実施の形態１の半導体装置においては、上述のように、拡散防止領域ＰＡ１は、メモリ用ハロー領域ＨＬ１を内包するようにして形成され、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域と、メモリ用チャネル領域ＣＨ１との間に配置された構造である方が、より好ましい。なぜなら、メモリ用ハロー領域ＨＬ１を内包するように（メモリ用ハロー領域ＨＬ１の外側に）拡散防止領域ＰＡ１を配置することで、メモリ用ハロー領域ＨＬ１を形成する際のイオン注入で生じる格子間シリコンをも捕獲することができるからである。これにより、メモリ用チャネル領域ＣＨ１に拡散する格子間シリコンを更に低減できる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【００５６】
また、本発明者らの更なる検討によれば、メモリ用エクステンション領域ＥＴ１やメモリ用ハロー領域ＨＬ１を形成するためのイオン注入の際には、格子間シリコンの他に点欠陥も生じることが分かっている。このような点欠陥は、ホウ素を拡散させ易くする。ここで、メモリ用ハロー領域ＨＬ１にはアクセプタ不純物としてホウ素を導入しており、上記の点欠陥は、このメモリ用ハロー領域ＨＬ１のホウ素をメモリ用チャネル領域ＣＨ１に拡散させ易くする。メモリ用チャネル領域ＣＨ１は、閾値電圧の調整のために設定されたｐ型不純物濃度を有しているから、メモリ用チャネル領域ＣＨ１外からのホウ素の拡散は、閾値電圧をばらつかせる一原因となる。この観点からも、上述のように、メモリ用ハロー領域ＨＬ１を内包するように（メモリ用ハロー領域ＨＬ１の外側に）拡散防止領域ＰＡ１を配置することは、より効果的である。なぜなら、メモリ用ハロー領域ＨＬ１を内包するように（メモリ用ハロー領域ＨＬ１の外側に）拡散防止領域ＰＡ１を配置することで、上述のような点欠陥を介したホウ素の拡散を防ぐことができるからである。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【００５７】
一方、別の観点から、酸素を含む拡散防止領域ＰＡ１を適用することで、抵抗値の増加が懸念される。より具体的には、例えばメモリ用エクステンション領域ＥＴ１とメモリ用チャネル領域ＣＨ１との間に、酸素を含む拡散防止領域ＰＡ１を配置することは、第１トランジスタＱ１の動作時に形成される反転層（チャネル）とメモリ用エクステンション領域ＥＴ１との間に、抵抗層となる拡散防止領域ＰＡ１が導入されることを意味する。トランジスタ動作時の抵抗が増加することは、駆動能力が低下することを意味する。そこで、本実施の形態１の半導体装置では、高い駆動能力は要求されず、閾値電圧のばらつきが問題となるトランジスタ（例えば、第１トランジスタＱ１）に上述の拡散防止領域ＰＡ１を適用する構造とし、閾値電圧のばらつきは低く、高い駆動能力が要求されるトランジスタ（例えば、第２、第３トランジスタＱ２，Ｑ３）には上述の拡散防止領域ＰＡ１を適用しないような構造とする方が、より好ましい。本発明者らの更なる検証によれば、拡散防止領域ＰＡ１を適用するトランジスタと適用しないトランジスタとは、チャネル面積の大小によって作り分けるのが好ましいことが分かった。以下で詳しく説明する。
【００５８】
ここで、図３には、各トランジスタＱ１，Ｑ２，Ｑ３において、シリコン基板１の表面を平面的に見た場合の、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の周辺を示した要部平面図を示している。各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３に対して交差する方向に、各エクステンション領域ＥＴ１，ＥＴ２，ＥＴ３が配置されている。各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３と各チャネル領域ＣＨ１，ＣＨ２，ＣＨ３とが平面的に重なる領域の面積のことを、チャネル面積と記す。他の言い方をすれば、チャネル面積とは、チャネル長Ｌ１とチャネル幅Ｌ２との積からなる平面積である。ここで、ゲート電極とチャネル領域とが平面的に重なる箇所の長さのうち、チャネル領域中を輸送するキャリアの輸送方向に沿った部分の長さをチャネル長Ｌ１と称し、同キャリアの輸送方向に交差する部分の長さをチャネル幅Ｌ２と称する。従って、例えばチャネル面積が小さいというときは、チャネル長Ｌ１およびチャネル幅Ｌ２の両方、または、いずれか一方が小さいことを意味する。
【００５９】
例えば、上記では、第１トランジスタＱ１はＳＲＡＭなどを構成するｎチャネル型のＭＩＳトランジスタであるとして説明した。ＳＲＡＭセルは、一般的に、大規模な情報を記憶するために大容量であることが望まれる。即ち、ＳＲＡＭセルを構成するトランジスタは高密度に配置されることが好ましい。従って、ＳＲＡＭセルを構成するトランジスタのチャネル面積は、半導体装置が有するトランジスタの中でも、より小さい。本実施の形態１の半導体装置においても、ＳＲＡＭを構成する第１トランジスタＱ１のメモリ用チャネル領域ＣＨ１は、第２トランジスタＱ２のロジック用チャネル領域ＣＨ２や、第３トランジスタＱ３の入出力用チャネル領域ＣＨ３をはじめ、当該半導体装置が有するＭＩＳトランジスタ（電界効果トランジスタ）の中で最も小さい。言い換えれば、本実施の形態１の半導体装置では、第１トランジスタＱ１のメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１に平面的に重なる領域の面積は、第２トランジスタＱ２のロジック用チャネル領域ＣＨ２のうち、ロジック用ゲート電極ＧＥ２に平面的に重なる領域の面積よりも小さい。また、第１トランジスタＱ１のメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１に平面的に重なる領域の面積は、第３トランジスタＱ３の入出力用チャネル領域ＣＨ３のうち、入出力用ゲート電極ＧＥ３に平面的に重なる領域の面積よりも小さい。以下、ゲート電極とチャネル領域とが平面的に重なる領域の面積のことを、チャネル面積と記す。
【００６０】
以上をまとめると、ＳＲＡＭを構成する第１トランジスタＱ１は高密度での配置が望まれ、チャネル面積が小さい。一方、高い駆動能力が望まれる第２および第３トランジスタＱ２，Ｑ３はチャネル面積が大きい。ここで、上述したような格子間シリコンの拡散を原因とする閾値電圧のばらつきの上昇は、チャネル面積が小さいトランジスタで顕著になる。従って、上述のように、第１トランジスタＱ１には格子間シリコンを捕獲し得る、酸素を含む拡散防止領域ＰＡ１を適用する。このとき、酸素を含む拡散防止領域ＰＡ１は抵抗層となるが、高い駆動能力が要求されない第１トランジスタＱ１において、酸素濃度が１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下であるような拡散防止領域ＰＡ１とすることで、問題とならない抵抗値とすることができる。このように、高い駆動能力が要求されない第１トランジスタＱ１であれば、酸素濃度を最適化することで、抵抗値の増加は解決できる。一方、上述のように、高い駆動能力が望まれる第２および第３トランジスタＱ２，Ｑ３においては、抵抗層となる拡散防止領域ＰＡ１は配置しない。ここで、第２および第３トランジスタＱ２，Ｑ３はチャネル面積が大きいから、格子間シリコンによる閾値電圧のばらつきは大きな問題とはならない。従って、第２および第３トランジスタＱ２，Ｑ３においては、閾値電圧のばらつきよりも駆動能力の向上を優先し、拡散防止領域ＰＡ１のような酸素を含む領域を適用しない構造とする方が、より好ましい。
【００６１】
以上のように、本実施の形態１の半導体装置では、チャネル面積の小さい第１トランジスタＱ１には拡散防止領域ＰＡ１を適用し、チャネル面積の大きい第２および第３トランジスタＱ２，Ｑ３には拡散防止領域ＰＡ１のような酸素を含む領域を適用しない構造とした。このように、チャネル面積の大小に反映されるトランジスタの用途によって、拡散防止領域ＰＡ１を配置する構造と配置しない構造とを作り分けることで、より高性能な半導体装置を実現できる。
【００６２】
以下では、上記のような構造の、本実施の形態１の半導体装置の製造方法について、図４〜図１５を用いて詳しく説明する。
【００６３】
まず、図４に示すように、シリコン基板１の表面に保護酸化膜９を形成し、続いて、ＳＴＩ構造の分離部２を形成する。保護酸化膜９はシリコン基板１の表面に熱酸化を施すことで形成した酸化シリコンを主体とする絶縁膜である。また、分離部２は、フォトリソグラフィ法およびエッチング法によりシリコン基板１の表面に浅い溝を形成し、熱酸化法や化学気相成長（Chemical Vapor Deposition：ＣＶＤ）法などにより酸化シリコンを堆積し、化学的機械的研磨（Chemical and Mechanical Polishing：ＣＭＰ）法を施すことで浅い溝に酸化シリコンを埋め込むことで形成する。分離部２は、シリコン基板１上において、メモリ領域ＲＭ、ロジック領域ＲＬ、入出力領域ＲＰをはじめ、各領域を規定するようにして形成する。このように、分離部２によって規定されたシリコン基板１上の領域を活性領域（またはアクティブ領域）などと言う。
【００６４】
続いて、メモリ領域ＲＭにおけるシリコン基板１の表面に、ｐウェルＰＷ１およびメモリ用チャネル領域ＣＨ１を形成する。そのためには、まず、フォトリソグラフィ法によって、シリコン基板１上のメモリ領域ＲＭのみが露出するようにパターニングされたフォトレジスト膜を形成する（図示しない）。その後、フォトレジスト膜をイオン注入マスクとして、例えばｐ型不純物であるホウ素をイオン注入することで、フォトレジスト膜から露出しているメモリ領域ＲＭにおけるシリコン基板１の部分に、ｐウェルＰＷ１を形成する。続けて、同じフォトレジスト膜をイオン注入マスクとして、例えばｐ型不純物（アクセプタ）であるホウ素を、先の工程より浅くなるようにイオン注入することで、同じメモリ領域ＲＭにおけるシリコン基板１のより浅い部分に、メモリ用チャネル領域ＣＨ１を形成する。注入するアクセプタ不純物は、例えばインジウムであっても良い。
【００６５】
ここでのメモリ用チャネル領域ＣＨ１を形成するためのホウ素のイオン注入は、メモリ領域ＲＭに形成するＭＩＳトランジスタ（上記図１の第１トランジスタＱ１）の閾値電圧を調整するための不純物導入である。チャネル領域の不純物濃度が高ければ（イオン注入量が多ければ）閾値電圧は低くなり、待機時の電力を低減することが可能となるが、駆動力は低下する。そのため、本工程のようなチャネル領域を形成するためのイオン注入によって、必要に応じて閾値電圧を制御する。ここでは、メモリ用チャネル領域ＣＨ１に導入するホウ素のドーズ量（または不純物濃度）は、第１トランジスタＱ１に要求される閾値電圧によって決まる。例えば、ホウ素イオンを１×１０１２〜３×１０１３ｃｍ−２程度のドーズ量で注入する。
【００６６】
同様に、ロジック領域ＲＬにおけるシリコン基板１の表面に、ｐウェルＰＷ２およびロジック用チャネル領域ＣＨ２を形成する。同様に、入出力領域ＲＰにおけるシリコン基板１の表面に、ｐウェルＰＷ３および入出力用チャネル領域ＣＨ３を形成する。上記では、メモリ領域ＲＭ、ロジック領域ＲＬ、または、入出力領域ＲＰへのウェル形成およびチャネル領域形成のうち、どの領域への形成工程を先に施しても良い。以上の工程の後、保護酸化膜９をエッチング法などによって除去する。
【００６７】
次に、図５に示すように、メモリ領域ＲＭにおけるシリコン基板１の表面に酸化シリコン膜１０、ロジック領域ＲＬにおけるシリコン基板１の表面に酸化シリコン膜１１、入出力領域ＲＰにおけるシリコン基板１の表面に酸化シリコン膜１２を形成する。ここでは、シリコン基板１に熱酸化を施して酸化シリコンを主体とする絶縁膜を形成することで、酸化シリコン膜１０，１１，１２を形成する。これらの酸化シリコン膜１０，１１，１２は、各領域に形成するＭＩＳトランジスタのゲート絶縁膜になるものであり、その膜厚は、各ＭＩＳトランジスタに要求される特性によって決まる。従って、ここでは、各領域の酸化シリコン膜１０，１１，１２の厚さを変えて形成しても良い。例えば、入出力領域ＲＰの酸化シリコン膜１２よりも、メモリ領域ＲＭの酸化シリコン膜１０の膜厚を薄く形成しても良い。
【００６８】
その後、各領域の酸化シリコン膜１０，１１，１２上に、多結晶シリコン膜１３を形成する。多結晶シリコン膜１３は、ＣＶＤ法などにより、メモリ領域ＲＭ、ロジック領域ＲＬ、入出力領域ＲＰのシリコン基板１上に一様に堆積する。また、この多結晶シリコン膜１３は各領域に形成するＭＩＳトランジスタのゲート電極になるものであり、所望の導電性を有するように、多結晶シリコン膜１３の堆積後にイオン注入を施すことで不純物を導入しても良く、また、不純物を導入した状態の多結晶シリコン膜１３を堆積しても良い。イオン注入によって導入する場合には、例えば、ヒ素またはリンイオンを、３〜５×１０１５ｃｍ−２程度以上のドーズ量で注入する。
【００６９】
次に、図６に示すように、各領域ＲＭ，ＲＬ，ＲＰの多結晶シリコン膜１３を加工することで、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成する。より具体的には、フォトリソグラフィ法やエッチング法などにより、メモリ領域ＲＭの多結晶シリコン膜１３を加工してメモリ用ゲート電極ＧＥ１を形成し、ロジック領域ＲＬの多結晶シリコン膜１３を加工してロジック用ゲート電極ＧＥ２を形成し、入出力領域ＲＰの多結晶シリコン膜１３を加工して、入出力用ゲート電極ＧＥ３を形成する。このとき、例えば異方性エッチングなどで多結晶シリコン膜１３を加工する際には、酸化シリコン膜１０，１１，１２をエッチングストッパとして適用し、当該エッチングが各チャネル領域ＣＨ１，ＣＨ２，ＣＨ３に至らないようにする。これにより、各チャネル領域ＣＨ１，ＣＨ２，ＣＨ３にエッチングダメージを生じ難くすることができる。
【００７０】
この工程では、メモリ用ゲート電極ＧＥ１においては、メモリ用ゲート電極ＧＥ１とメモリ用チャネル領域ＣＨ１とが平面的に重なる領域の面積が、ロジック用ゲート電極ＧＥ２とロジック用チャネル領域ＣＨ２とが平面的に重なる領域の面積、および、入出力用ゲート電極ＧＥ３と入出力用チャネル領域ＣＨ３とが平面的に重なる領域の面積よりも小さくなるようにして、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を加工する。以下、ゲート電極とチャネル領域とが平面的に重なる領域の面積のことを、チャネル面積と記す。
【００７１】
ここで、本実施の形態１の半導体装置の製造方法では、メモリ領域ＲＭには、ＳＲＡＭを構成するｎチャネル型のＭＩＳトランジスタを形成する。上記図１を用いて説明したように、大容量が望まれるＳＲＡＭセルを構成するＭＩＳトランジスタは、当該半導体装置が有するＭＩＳトランジスタ（電界効果トランジスタ）の中で、チャネル面積が最も小さい。従って、本実施の形態１の半導体装置の製造方法においても、メモリ用ゲート電極ＧＥ１とメモリ用チャネル領域ＣＨ１とが平面的に重なる領域の面積は、他のゲート電極とチャネル領域とが平面的に重なる領域の面積よりも小さくなるようにして、各ゲート電極を加工する。
【００７２】
次に、図７に示すように、シリコン基板１におけるメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１の両側壁側下に、酸素を含む拡散防止領域ＰＡ１を形成する。ここでは、まず、シリコン基板１におけるメモリ領域ＲＭ以外の領域をフォトリソグラフィ法などによって形成したフォトレジスト膜１４によって覆う。その後、イオン注入法によって、酸素原子をイオン注入することで、酸素を含む拡散防止領域ＰＡ１を形成する。このとき、メモリ領域ＲＭではメモリ用ゲート電極ＧＥ１がイオン注入マスクとなり、メモリ用ゲート電極ＧＥ１の直下のシリコン基板１にはイオン注入が施されない。また、メモリ領域ＲＭ以外の領域では、フォトレジスト膜１４がイオン注入マスクとなり、これらの領域のシリコン基板１にはイオン注入が施されない。本工程では、１×１０１２ｃｍ−２以上、５×１０１４ｃｍ−２以下のドーズ量で酸素をイオン注入することで、１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下の酸素濃度を有するような拡散防止領域ＰＡ１を形成する。このようにして、本実施の形態１の半導体装置の製造方法において、酸素を含む拡散防止領域ＰＡ１を形成することの効果に関しては、後に詳しく説明する。
【００７３】
次に、図８に示すように、シリコン基板１におけるメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１の両側壁側下に、ｎ型半導体領域であるメモリ用エクステンション領域ＥＴ１を形成する。ここでは、上記の拡散防止領域ＰＡ１を形成した工程のようにフォトレジスト膜１４をイオン注入マスクとして、例えばヒ素のようなドナー不純物を、１×１０１５ｃｍ−２程度のドーズ量でイオン注入することで、メモリ用エクステンション領域ＥＴ１を形成する。このとき、メモリ領域ＲＭでは、メモリ用ゲート電極ＧＥ１がイオン注入マスクとなり、メモリ用ゲート電極ＧＥ１の直下のシリコン基板１にはイオン注入が施されない。また、メモリ用エクステンション領域ＥＴ１は、先に形成した拡散防止領域ＰＡ１の外側に達しないような注入エネルギーでヒ素をイオン注入することで形成する。言い換えれば、前工程と本工程とによって、シリコン基板１におけるメモリ用チャネル領域ＣＨ１内において、メモリ用エクステンション領域ＥＴ１を内包するようにして、拡散防止領域ＰＡ１を形成する。また、メモリ用エクステンション領域ＥＴ１は、後に形成するメモリ用高濃度拡散領域ＨＤ１よりも浅く、かつ、不純物濃度が低くなるようにして形成する。
【００７４】
続く工程では、シリコン基板１におけるメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１の両側壁側下に、ｐ型半導体領域であるメモリ用ハロー領域ＨＬ１を形成する。ここでは、上記の拡散防止領域ＰＡ１およびメモリ用エクステンション領域ＥＴ１を形成した工程のようにフォトレジスト膜１４をイオン注入マスクとして、例えばホウ素のようなアクセプタ不純物を、３×１０１３ｃｍ−２程度のドーズ量でイオン注入することで、メモリ用ハロー領域ＨＬ１を形成する。ここでは、ホウ素イオンの代わりに二フッ化ホウ素（ＢＦ２）やインジウムを同程度のドーズ量でイオン注入しても良い。このとき、メモリ領域ＲＭでは、メモリ用ゲート電極ＧＥ１がイオン注入マスクとなり、メモリ用ゲート電極ＧＥ１の直下のシリコン基板１にはイオン注入が施されない。また、メモリ用ハロー領域ＨＬ１は、先に形成した拡散防止領域ＰＡ１の外側に達しないような注入エネルギーでホウ素をイオン注入することで形成する。また、メモリ用ハロー領域ＨＬ１は、先に形成したメモリ用エクステンション領域ＥＴ１を越す範囲に渡って拡散するようにして形成する。言い換えれば、前工程と本工程とによって、シリコン基板１におけるメモリ用チャネル領域ＣＨ１内において、メモリ用エクステンション領域ＥＴ１を内包するようにしてメモリ用ハロー領域ＨＬ１を形成し、かつ、メモリ用ハロー領域ＨＬ１を内包するようにして拡散防止領域ＰＡ１を形成する。また、メモリ用ハロー領域ＨＬ１は、ｐウェルＰＷ１よりも不純物濃度が高くなるようにして形成する。
【００７５】
以上のような工程によって、本実施の形態１の半導体装置の製造方法では、拡散防止領域ＰＡ１を、少なくともその一部が、シリコン基板１におけるメモリ用チャネル領域ＣＨ１のうち、メモリ用エクステンション領域ＥＴ１と、メモリ用チャネル領域ＣＨ１との間に配置されるようにして形成できる。同様に、拡散防止領域ＰＡ１を、少なくともその一部が、シリコン基板１におけるメモリ用チャネル領域ＣＨ１のうち、メモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との間に配置されるようにして形成できる。本実施の形態１の半導体装置の製造方法において、上記のような位置関係で、拡散防止領域ＰＡ１、メモリ用エクステンション領域ＥＴ１、および、メモリ用ハロー領域ＨＬ１を形成することの効果に関しては、後に詳しく説明する。
【００７６】
次に、図９に示すように、シリコン基板１におけるロジック用チャネル領域ＣＨ２のうち、ロジック用ゲート電極ＧＥ２の両側壁側下に、ｎ型半導体領域であるロジック用エクステンション領域ＥＴ２を形成する。また、シリコン基板１におけるロジック用チャネル領域ＣＨ２のうち、ロジック用ゲート電極ＧＥ２の両側壁側下において、ロジック用エクステンション領域ＥＴ２を内包するようにして、ｐ型半導体領域であるロジック用ハロー領域ＨＬ２を形成する。
【００７７】
ここでは、まず、シリコン基板１におけるロジック領域ＲＬ以外の領域を、フォトリソグラフィ法などによって形成したフォトレジスト膜１５によって覆う。その後、例えばヒ素のようなドナー不純物をイオン注入することで、ロジック用エクステンション領域ＥＴ２を形成する。このとき、ロジック領域ＲＬでは、ロジック用ゲート電極ＧＥ２がイオン注入マスクとなり、ロジック用ゲート電極ＧＥ２の直下のシリコン基板１にはイオン注入が施されない。また、ロジック用エクステンション領域ＥＴ２は、後に形成するロジック用高濃度拡散領域ＨＤ２よりも浅く、かつ、不純物濃度が低くなるようにして形成する。
【００７８】
続いて、同様にフォトレジスト膜１５をイオン注入マスクとして、例えばホウ素のようなアクセプタ不純物をイオン注入することで、ロジック用ハロー領域ＨＬ２を形成する。その他に、二フッ化ホウ素やインジウムを同程度のドーズ量でイオン注入しても良い。このとき、ロジック領域ＲＬでは、ロジック用ゲート電極ＧＥ２がイオン注入マスクとなり、ロジック用ゲート電極ＧＥ２の直下のシリコン基板１にはイオン注入が施されない。また、ロジック用ハロー領域ＨＬ２は、先に形成したロジック用エクステンション領域ＥＴ２を越す範囲に渡って拡散するようにして形成する。言い換えれば、前工程と本工程とによって、シリコン基板１におけるロジック用チャネル領域ＣＨ２内において、ロジック用エクステンション領域ＥＴ２を内包するようにしてロジック用ハロー領域ＨＬ２を形成する。また、ロジック用ハロー領域ＨＬ２は、ｐウェルＰＷ２よりも不純物濃度が高くなるようにして形成する。
【００７９】
また、ロジック用エクステンション領域ＥＴ２およびロジック用ハロー領域ＨＬ２を形成する上記の工程と同様にして、シリコン基板１における入出力用チャネル領域ＣＨ３のうち、入出力用ゲート電極ＧＥ３の両側壁側下において、入出力用エクステンション領域ＥＴ３および入出力用ハロー領域ＨＬ３を形成する。
【００８０】
以上の工程において、ロジック用エクステンション領域ＥＴ２およびロジック用ハロー領域ＨＬ２を形成する工程と、入出力用エクステンション領域ＥＴ３および入出力用ハロー領域ＨＬ３を形成する工程とは、どちらを先に施しても良い。
【００８１】
次に、図１０に示すように、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の両側壁を覆うようにして、サイドウォールスペーサ３を形成する。ここでは、まず、シリコン基板１の全面に、例えばＣＶＤ法などによって酸化シリコン膜を堆積する。その後、酸化シリコン膜に対して、シリコン基板１の主面に垂直な方向に異方性を有するようなエッチングを施す（エッチバックする）。このとき、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３の側壁段差部では、見かけ上、酸化シリコン膜が厚く堆積されており、上記の異方性エッチングによって、この部分に酸化シリコン膜を残すことができる。このとき、サイドウォールスペーサ３として残さない部分の酸化シリコン膜に覆われた酸化シリコン膜１０，１１，１２を、この異方性エッチングにより除去する。これにより、メモリ領域ＲＭには酸化シリコン膜１０からなるメモリ用ゲート絶縁膜ＧＩ１を形成し、ロジック領域ＲＬには酸化シリコン膜１１からなるロジック用ゲート絶縁膜ＧＩ２を形成し、入出力領域ＲＰには酸化シリコン膜１２からなる入出力用ゲート絶縁膜ＧＩ３を形成する。以上のようにして、酸化シリコンを主体とする絶縁膜からなるサイドウォールスペーサ３を形成する。なお、サイドウォールスペーサ３は、酸化シリコン膜のほかに、窒化シリコン膜、またはこれらの積層膜などを適用しても良い。
【００８２】
以上の工程により、メモリ領域ＲＭにおいて、メモリ用チャネル領域ＣＨ１を含むシリコン基板１を覆うようにして、メモリ用ゲート絶縁膜ＧＩ１を隔ててメモリ用ゲート電極ＧＥ１を形成したことになる。また、ロジック領域ＲＬにおいて、ロジック用チャネル領域ＣＨ２を含むシリコン基板１を覆うようにして、ロジック用ゲート絶縁膜ＧＩ２を隔ててロジック用ゲート電極ＧＥ２を形成したことになる。また、入出力領域ＲＰにおいて、入出力用チャネル領域ＣＨ３を含むシリコン基板１を覆うようにして、入出力用ゲート絶縁膜ＧＩ３を隔てて入出力用ゲート電極ＧＥ３を形成したことになる。
【００８３】
次に、図１１に示すように、メモリ領域ＲＭにおけるシリコン基板１のうち、メモリ用ゲート電極ＧＥ１の両側壁側下であって、サイドウォールスペーサ３の側下に、ｎ型半導体領域であるメモリ用高濃度拡散領域ＨＤ１を形成する。また、ロジック領域ＲＬにおけるシリコン基板１のうち、ロジック用ゲート電極ＧＥ２の両側壁側下であって、サイドウォールスペーサ３の側下に、ｎ型半導体領域であるロジック用高濃度拡散領域ＨＤ２を形成する。また、入出力領域ＲＰにおけるシリコン基板１のうち、入出力用ゲート電極ＧＥ３の両側壁側下であって、サイドウォールスペーサ３の側下に、ｎ型半導体領域である入出力用高濃度拡散領域ＨＤ３を形成する。
【００８４】
ここでは、ｎ型トランジスタを形成するメモリ領域ＲＭ、ロジック領域ＲＬ、および、入出力領域ＲＰに対して、例えばヒ素のようなドナー不純物を、３×１０１５ｃｍ−２程度のドーズ量でイオン注入する。このイオン注入工程では、ヒ素に加えてリンを注入しても良い。このとき、各領域では、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびサイドウォールスペーサ３がイオン注入マスクとなり、各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３およびサイドウォールスペーサ３の直下のシリコン基板１にはイオン注入が施されない。このようにして、メモリ領域ＲＭにおいては、メモリ用ゲート電極ＧＥ１の両側壁側下であって、サイドウォールスペーサ３の側下に当該イオン注入が施され、メモリ用高濃度拡散領域ＨＤ１が形成される。同様に、ロジック領域ＲＬにおいては、ロジック用ゲート電極ＧＥ２の両側壁側下であって、サイドウォールスペーサ３の側下に当該イオン注入が施され、ロジック用高濃度拡散領域ＨＤ２が形成される。また同様に、入出力領域ＲＰにおいては、入出力用ゲート電極ＧＥ３の両側壁側下であって、サイドウォールスペーサ３の側下に当該イオン注入が施され、入出力用高濃度拡散領域ＨＤ３が形成される。
【００８５】
本工程では、メモリ用高濃度拡散領域ＨＤ１は、同じメモリ領域ＲＭに形成されたｎ型半導体領域であるメモリ用エクステンション領域ＥＴ１と比較して、基板表面からの深さは深く、かつ、不純物濃度は高くなるようにして形成する。また、シリコン基板１の表面を平面的に見ると、メモリ用高濃度拡散領域ＨＤ１は、メモリ用エクステンション領域ＥＴ１よりも、メモリ用ゲート電極ＥＧ１により遠い領域に形成したことになる。言い換えれば、メモリ用エクステンション領域ＥＴ１は、メモリ用ゲート電極ＥＧ１の両側壁直下の位置に配置され、サイドウォールスペーサ３の分だけ両側壁から離れた位置に、メモリ用高濃度拡散領域ＨＤ１を形成したことになる。また、メモリ用高濃度拡散領域ＨＤ１とメモリ用エクステンション領域ＥＴ１とは接触した状態で配置し、同じｎ型導電型であるから、両者は電気的に接続されるようにして形成したことになる。上記の関係は、ロジック領域ＲＬにおける、ロジック用エクステンション領域ＥＴ２と、ロジック用高濃度拡散領域ＨＤ２との間においても同様である。同じく、上記の関係は、入出力領域ＲＰにおける、入出力用エクステンション領域ＥＴ３と、入出力用高濃度拡散領域ＨＤ３との間においても同様である。
【００８６】
なお、本工程において、イオン注入を施さない領域には、フォトリソグラフィ法などによって形成したフォトレジスト膜（図示しない）を形成し、これをイオン注入マスクとしても良い。また、不純物濃度の異なる各高濃度拡散領域ＨＤ１，ＨＤ２，ＨＤ３を形成する際には、各領域ＲＭ，ＲＬ，ＲＰにもフォトレジスト膜を形成し分けて、条件の異なるイオン注入を施すことで、濃度の異なる高濃度拡散領域を形成することができる。
【００８７】
以上の工程によって、シリコン基板１上のメモリ領域ＲＭに、メモリ用ゲート絶縁膜ＧＩ１、メモリ用ゲート電極ＧＥ１、メモリ用チャネル領域ＣＨ１、メモリ用高濃度拡散領域ＨＤ１、メモリ用エクステンション領域ＥＴ１、メモリ用ハロー領域ＨＬ１、および、拡散防止領域ＰＡ１を有する第１トランジスタＱ１を形成したことになる。また、シリコン基板１上のロジック領域ＲＬに、ロジック用ゲート絶縁膜ＧＩ２、ロジック用ゲート電極ＧＥ２、ロジック用チャネル領域ＣＨ２、ロジック用高濃度拡散領域ＨＤ２、ロジック用エクステンション領域ＬＤ２、および、ロジック用ハロー領域ＨＬ２を有する第２トランジスタＱ２を形成したことになる。また、シリコン基板１上の入出力領域ＲＰに、入出力用ゲート絶縁膜ＧＩ３、入出力用ゲート電極ＧＥ３、入出力用チャネル領域ＣＨ３、入出力用高濃度拡散領域ＨＤ３、入出力用エクステンション領域ＬＤ３、および、入出力用ハロー領域ＨＬ３を有する第３トランジスタＱ３を形成したことになる。
【００８８】
以上のように、本実施の形態１の半導体装置の製造方法においては、ロジック領域ＲＬにおいて、ロジック用エクステンション領域ＥＴ２とロジック用チャネル領域ＣＨ２との間には、酸素を含む領域を形成しない。また、ロジック用ハロー領域ＨＬ２とロジック用チャネル領域ＣＨ２との間にも、酸素を含む領域を形成しない。即ち、シリコン基板１のロジック領域ＲＬに第２トランジスタＱ２を形成する工程は、シリコン基板１に酸素をイオン注入する工程は有さない。このような工程とする効果に関しては、後に詳しく説明する。
【００８９】
また、以上のように、本実施の形態１の半導体装置の製造方法においては、入出力領域ＲＰにおいて、入出力用エクステンション領域ＥＴ３と入出力用チャネル領域ＣＨ３との間には、酸素を含む領域を形成しない。また、入出力用ハロー領域ＨＬ３と入出力用チャネル領域ＣＨ３との間にも、酸素を含む領域を形成しない。即ち、シリコン基板１の入出力領域ＲＰに第３トランジスタＱ３を形成する工程は、シリコン基板１に酸素をイオン注入する工程は有さない。このような工程とする効果に関しては、後に詳しく説明する。
【００９０】
続く工程では、図１２に示すように、各領域ＲＭ，ＲＬ，ＲＰの各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３および各高濃度領域ＨＤ１，ＨＤ２，ＨＤ３の表面に、金属シリサイド膜４を形成する。ここでは、金属膜の堆積と熱処理による所謂サリサイドプロセスによって、例えば、ニッケルシリサイドやコバルトシリサイドなどを主体とする導体膜からなる金属シリサイド膜４を、上記の箇所に形成する。
【００９１】
次に、図１３に示すように、シリコン基板１上に、エッチングストップ膜５および層間絶縁膜６を形成する。エッチングストップ膜５は、シリコン基板１上の各トランジスタＱ１，Ｑ２，Ｑ３を覆うようにして、例えばＣＶＤ法などによって窒化シリコン膜を堆積することで形成する。層間絶縁膜６は、シリコン基板１上の各トランジスタＱ１，Ｑ２，Ｑ３を埋め込むようにして、例えばＣＶＤ法などによって酸化シリコン膜を堆積することで形成する。その後、層間絶縁膜６に対しては、例えばＣＭＰ法などによって表面研磨を施しても良い。
【００９２】
次に、図１４に示すように、上述の層間絶縁膜６およびエッチングストップ膜５を貫通して金属シリサイド膜４に達するような、コンタクトプラグ７およびバリア導体膜８を形成する。これには、まず、フォトリソグラフィ法やエッチング法などによって、所望の領域にコンタクトホール（接続孔）を形成する。続いて、コンタクトホールの内壁および底面を覆うようにして、スパッタリング法などにより、例えばチタン、タンタル、窒化チタン、または、窒化タンタルを主体とする導体膜（後のバリア導体膜８）を形成する。その後、コンタクトホールを埋め込むようにして、ＣＶＤ法やスパッタリング法、または、めっき法などによって、例えばタングステン、アルミニウム、または、銅を主体とする導体膜（後のコンタクトプラグ７）を形成する。続いて、ＣＭＰ法やエッチング法などにより、コンタクトホール以外の部分の導体膜を除去することで、上記のようなコンタクトプラグ７およびバリア導体膜８を形成する。以上のようにして、エッチングストップ膜５、層間絶縁膜６、コンタクトプラグ７、バリア導体膜８からなるコンタクト層ＣＬが形成される。
【００９３】
次に、図１５に示すようにして、コンタクト層ＣＬの上層に、上記図１４の工程と同様にして、それぞれコンタクト層ＣＬと同様の構成の第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２、および、第３配線層Ｍ３を、順に形成する。
【００９４】
以上のようにして、上記図１および上記図２を用いて説明した本実施の形態１の半導体装置を形成することができる。
【００９５】
上述のように、本実施の形態１の半導体装置の製造方法では、第１トランジスタＱ１を形成する工程において、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１を取り囲むような、酸素を含む拡散防止領域ＰＡ１を形成するために、シリコン基板１に酸素をイオン注入する工程を有する。本実施の形態１の半導体装置の製造方法において、このような拡散防止領域ＰＡ１を形成するための酸素注入工程を有することの効果は、以下の通りである。
【００９６】
本実施の形態１の半導体装置の製造方法において、拡散防止領域ＰＡ１を備えた構造の第１トランジスタＱ１を形成することの効果は、上記図１および上記図２を用いて説明した通りである。即ち、メモリ用エクステンション領域ＥＴ１またはメモリ用ハロー領域ＨＬ１から生じる格子間シリコンや点欠陥を捕獲し、メモリ用チャネル領域ＣＨ１に拡散するのを防ぐことができる。これにより、ｎ型トランジスタの閾値電圧のばらつきを低減させることができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを低減させることができる。
【００９７】
また、上記の製造工程の説明では、上記図７の工程でメモリ用ゲート電極ＧＥ１をイオン注入マスクとして酸素をイオン注入することで拡散防止領域ＰＡ１を形成した後に、上記図８の工程でメモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１を形成するとして説明した。上述の通り、本実施の形態１の半導体装置では、第１トランジスタＱ１が拡散防止領域ＰＡ１を有する構造であること自体が効果的であって、その効果の有無は、拡散防止領域ＰＡ１を形成するための酸素のイオン注入を施す工程の順番に依らない。従って、酸素のイオン注入を、メモリ用エクステンション領域ＥＴ１やメモリ用ハロー領域ＨＬ１を形成するためのイオン注入工程の後に施したとしても、上述の効果を発現し得る。
【００９８】
ただし、本実施の形態１の半導体装置の製造方法では、拡散防止領域ＰＡ１を形成するための酸素のイオン注入は、メモリ用エクステンション領域ＥＴ１を形成するためのドナー不純物のイオン注入、または、メモリ用ハロー領域ＨＬ１を形成するためのアクセプタ不純物のイオン注入のいずれか一方の工程よりも前に施す方が、より好ましい。なぜなら、格子間シリコンや点欠陥は、これらドナー不純物やアクセプタ不純物をイオン注入する際に生成されるからである。即ち、不純物イオンの注入により格子間シリコンや点欠陥が生成される前に、これら不純物イオンが注入される領域とメモリ用チャネル領域ＣＨ１との間に酸素をイオン注入し、拡散防止領域ＰＡ１を設けておけば、より効果的に、格子間シリコンや点欠陥がメモリ用チャネル領域ＣＨ１に拡散するのを防ぐことができる。
【００９９】
ここで、上述のように、メモリ用エクステンション領域ＥＴ１を形成するためのドナー不純物のイオン注入工程、および、メモリ用ハロー領域ＨＤ１を形成するためのアクセプタ不純物のイオン注入工程の両工程で格子間シリコンは生成し得る。従って、当該ドナーイオン注入、または、当該アクセプタイオン注入のいずれか一方の工程の前に酸素をイオン注入することは、それぞれ効果を発現し得るが、両イオン注入工程の前に酸素をイオン注入する方が、より好ましい。これにより、メモリ用エクステンション領域ＥＴ１を形成するためのドナー不純物のイオン注入、および、メモリ用ハロー領域ＨＬ１を形成するためのアクセプタ不純物のイオン注入の、両イオン注入によって生じ得る格子間シリコンを捕獲することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【０１００】
特に、上述のように、メモリ用エクステンション領域ＥＴ１やメモリ用ハロー領域ＨＬ１を形成するためには、メモリ用ゲート電極ＧＥ１直下のメモリ用チャネル領域ＣＨ１にイオン注入を施す必要があり、イオン注入によって生じた格子間シリコンが閾値電圧をばらつかせる影響は大きい。この観点から、これらメモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１から生じる格子間シリコンや点欠陥を捕獲することができる本実施の形態１の手法は、効果が大きい。
【０１０１】
なお、上記図７および上記図８を用いて説明したように、拡散防止領域ＰＡ１、メモリ用エクステンション領域ＥＴ１、および、メモリ用ハロー領域ＨＬ１は、同じフォトレジスト膜１４をイオン注入マスクとして、それぞれ、酸素、ドナー不純物、および、アクセプタ不純物をイオン注入することができる。従って、上述のようにイオン注入工程の順番を前後させる場合においても、このフォトレジスト膜１４を形成してから除去する間の工程の範囲内とする方が、より好ましい。これにより、同一のフォトレジスト膜１４をイオン注入マスクとして各イオン注入を施すことができるから、フォトレジスト膜を形成するためのフォトリソグラフィ工程数を減らすことができる。
【０１０２】
また、上述のように、本実施の形態１の半導体装置の製造方法では、第１トランジスタＱ１は酸素を含む拡散防止領域ＰＡ１を有する構造として形成し、第２および第３トランジスタＱ２，Ｑ３はこのように酸素を含む領域を持たない構造として形成した。言い換えれば、本実施の形態１の半導体装置の製造方法では、第１トランジスタＱ１を形成する工程は、拡散防止領域ＰＡ１を形成するために酸素をイオン注入する工程を有し、第２および第３トランジスタＱ２，Ｑ３を形成する工程は、シリコン基板１に酸素をイオン注入する工程は有さない。
【０１０３】
本実施の形態１の半導体装置の製造方法において、拡散防止領域ＰＡ１を適用する第１トランジスタＱ１の構造と、このように酸素を含む領域を設けない第２および第３トランジスタＱ２，Ｑ３の構造とを作り分けることの効果は、上記図１〜上記図３を用いて説明した通りである。即ち、高い駆動能力は求められないものの、チャネル面積が小さいことから、格子間シリコンの影響による閾値電圧のばらつきが顕著であるような第１トランジスタＱ１においては、格子間シリコンがメモリ用チャネル領域ＣＨ１に拡散するのを防止し得る、酸素を含む拡散防止領域ＰＡ１を形成する。一方、チャネル面積が大きく、格子間シリコンの影響による閾値電圧のばらつきが顕著ではないものの、高い駆動能力が求められるような第２および第３トランジスタＱ２，Ｑ３においては、抵抗層となり得る、酸素を含む領域を形成しない。このように、トランジスタの用途によって、拡散防止領域ＰＡ１を配置する構造と配置しない構造とを作り分けることで、より高性能な半導体装置を実現できる。
【０１０４】
（実施の形態２）
本実施の形態２の半導体装置について、図１６および図１７を参照して説明する。本実施の形態２の半導体装置は、上記実施の形態１の半導体装置と同様に単結晶シリコンからなるシリコン基板１上に形成された複数のＭＩＳトランジスタ（電界効果トランジスタ）を有する。そのうち、図１６には、メモリ領域ＲＭ、ロジック領域ＲＬ、および、入出力領域ＲＰの要部断面図を示している。シリコン基板１のメモリ領域ＲＭには、第１トランジスタ（第１電界効果トランジスタ）Ｑ４が形成されている。第１トランジスタＱ４は、ｎチャネル型のＭＩＳトランジスタであり、例えば、ＳＲＡＭなどのメモリセルを構成するトランジスタである。図１７には、第１トランジスタＱ４の主要構成部を説明するために、図１６の要部Ｐ０２を拡大した要部拡大断面図を示している。また、シリコン基板１のロジック領域ＲＬには、第２トランジスタ（第２電界効果トランジスタ）Ｑ５が形成されている。第２トランジスタＱ５は、ｎチャネル型のＭＩＳトランジスタであり、例えば、周辺回路のうちのロジック回路などを構成するトランジスタである。また、シリコン基板１の入出力領域ＲＰには、第３トランジスタ（第２電界効果トランジスタ）Ｑ６が形成されている。第３トランジスタＱ６は、ｎチャネル型のＭＩＳトランジスタであり、例えば、周辺回路のうちの入出力回路などを構成するトランジスタである。
【０１０５】
本実施の形態２の半導体装置が有する第１トランジスタＱ４、第２トランジスタＱ５、および、第３トランジスタＱ６は、下記で特筆する構造を除いて、それぞれ、上記実施の形態１の半導体装置が有する第１トランジスタＱ１、第２トランジスタＱ２、および、第３トランジスタＱ６と同様の構造を有する。そして、本実施の形態２の半導体装置の構造上の特徴から発現され得る作用および効果に関しても、上記実施の形態１の半導体装置と同様の構造であるものに関しては同様であるとし、ここでの重複した説明は省略する。
【０１０６】
本実施の形態２の半導体装置が有する第１トランジスタＱ４は、その構造において、上記実施の形態１の半導体装置が有する第１トランジスタＱ１の構造と比較して、以下の点で異なる構造を有する。なお、以下で説明を省略した構造については、上記実施の形態１において上記図１および上記図２を用いて説明した構造と同様である。
【０１０７】
シリコン基板１のメモリ領域ＲＭに配置された第１トランジスタＱ４は、メモリ用ゲート絶縁膜ＧＩ１、メモリ用ゲート電極ＧＥ１、メモリ用チャネル領域ＣＨ１、メモリ用エクステンション領域ＥＴ１、メモリ用高濃度拡散領域ＨＤ１、および、メモリ用ハロー領域ＨＬ１を有している。これらは、一般的なｎ型導電型のＭＩＳトランジスタと同様の構成要素であり、上記実施の形態１で説明した第１トランジスタＱ１の構造と同様である。
【０１０８】
本実施の形態２の半導体装置が有する第１トランジスタＱ４は、上記の構成要素に加えて、酸素を含む領域である拡散防止層ＰＬ１を有する。拡散防止層ＰＬ１は、シリコン基板１において、少なくとも、メモリ用チャネル領域ＣＨ１の下部に一体的に広がるようにして配置されている。この拡散防止層ＰＬ１は、シリコン基板１の表面から見て、メモリ用ハロー領域ＨＬ１よりも深い位置に配置されている。ここで、上述のように、メモリ用エクステンション領域ＥＴ１は、メモリ用ハロー領域ＨＬ１よりも浅い位置に形成されている。従って、メモリ用ハロー領域ＨＬ１よりも深い位置に配置された拡散防止層ＰＬ１は、メモリ用エクステンション領域ＥＴ１よりも深い位置に配置されていることになる。即ち、拡散防止層ＰＬ１は、シリコン基板１のうち、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１よりも深い位置に配置されていることになる。
【０１０９】
拡散防止層ＰＬ１の配置位置としてより具体的には、拡散防止層ＰＬ１の上面が、メモリ用エクステンション領域ＥＴ１には接触せず、メモリ用ハロー領域ＨＬ１の底部に接触する程度の位置に配置されるように形成されている。メモリ用高濃度拡散領域ＨＤ１は、その底部が全面的に拡散防止層ＰＬ１と接触している。より定量的には、拡散防止層ＰＬ１は、その上面が、シリコン基板１の主面から見た深さが、３０ｎｍ以上、５０ｎｍ以下の位置に配置されるように形成されている。また、拡散防止層ＰＬ１自体の厚さは、シリコン基板１の主面に垂直な深さ方向に見て、３０ｎｍ以上、５０ｎｍ以下程度である。また、拡散防止層ＰＬ１に含まれる酸素の濃度は、体積濃度が１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下である。本実施の形態２の半導体装置が有する第１トランジスタＱ１において、拡散防止層ＰＬ１が上記のような位置に、上記のような酸素濃度で配置されることの効果に関しては、後に詳しく説明する。
【０１１０】
一方、本実施の形態２の半導体装置において、第２トランジスタＱ５は、第１トランジスタＱ４の拡散防止層ＰＬ１のような酸素を含む層を持たない。言い換えれば、第２トランジスタＱ５においては、シリコン基板１のうち、ロジック用チャネル領域ＣＨ２の下部であって、ロジック用エクステンション領域ＥＴ２およびロジック用ハロー領域ＨＬ２よりも深い位置には、酸素を含む層は配置されていない。同様に、第３トランジスタＱ６は、第１トランジスタＱ４の拡散防止層ＰＬ１のような酸素を含む層を持たない。言い換えれば、第３トランジスタＱ６においては、シリコン基板１のうち、入出力用チャネル領域ＣＨ３の下部であって、入出力用エクステンション領域ＥＴ３および入出力用ハロー領域ＨＬ３よりも深い位置には、酸素を含む層は配置されていない。
【０１１１】
上述のように、本実施の形態２の半導体装置が有する第１トランジスタＱ４は、シリコン基板１におけるチャネル領域ＣＨ１の下部において、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１よりも深い位置に、酸素を含む拡散防止層ＰＬ１を有している。本実施の形態２の第１トランジスタＱ４が、このような拡散防止層ＰＬ１を有することの効果は、以下の通りである。
【０１１２】
拡散防止層ＰＬ１に含まれる酸素は、格子間シリコンを捕獲する機能を有し、例えば、メモリ用エクステンション領域ＥＴ１やメモリ用ハロー領域ＨＬ１などで生成し、チャネル領域ＣＨ１に拡散する格子間シリコンを捕獲することができる。言い換えれば、拡散防止層ＰＬ１は、格子間シリコンを捕獲するゲッタリング層のような役割を有する。このように、本実施の形態２の第１トランジスタＱ４は、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との近傍に、酸素を含む拡散防止層ＰＬ１を有することで、メモリ用チャネル領域ＣＨ１への格子間シリコンなどの拡散を起こり難くすることができる。上述のように、メモリ用チャネル領域ＣＨ１に格子間シリコンが拡散することは、閾値電圧調整用に導入したホウ素をも拡散させてしまい、閾値電圧のばらつきを増加させる原因となっている。従って、本実施の形態２の第１トランジスタＱ４のように、拡散防止層ＰＬ１を適用することで、閾値電圧のばらつきを低減させることができる。
【０１１３】
上述のように、メモリ用エクステンション領域ＥＴ１や、メモリ用ハロー領域ＨＬ１を形成する際には、メモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１直下の領域の近傍にイオン注入を施すことになる。メモリ用ゲート電極ＧＥ１直下のメモリ用チャネル領域ＣＨ１は、第１トランジスタＱ４の動作中に反転層が形成される領域であるから、トランジスタの電気特性に影響を与えやすい領域である。従って、その近傍にイオン注入を施すことで副次的に生成した格子間シリコンは、容易にメモリ用ゲート電極ＧＥ１直下のメモリ用チャネル領域ＣＨ１に拡散し、第１トランジスタＱ４の閾値電圧をばらつかせる一原因となる。そこで、このようなメモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との近傍に、格子間シリコンのゲッタリング層となる酸素を含む拡散防止層ＰＬ１を配置することは効果的である。
【０１１４】
また、上記実施の形態１の半導体装置が有する第１トランジスタＱ１では、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との間に、酸素を含む拡散防止領域ＰＡ１を配置していた。上述のように、酸素を含む領域は電気特性上抵抗として寄与し、ソース・ドレイン機構とメモリ用チャネル領域ＣＨ１との間にこのような抵抗領域を配置することは、駆動能力の低下が懸念される。ただし、上記実施の形態１では、拡散防止領域ＰＡ１を適用するトランジスタと適用しないトランジスタを作り分けることや、拡散防止領域ＰＡ１を適用するトランジスタにおいて、その酸素濃度を最適化することで、この問題を解消できることを説明している。
【０１１５】
これに対し、本実施の形態２の半導体装置が有する第１トランジスタＱ４では、同様に格子間シリコンを捕獲する効果を有する、酸素を含む拡散防止層ＰＬ１を、メモリ用チャネル領域ＣＨ１の下部に一体的に広がるように、かつ、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１よりも深い位置に配置している。即ち、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との間の領域において、少なくとも、反転層とメモリ用エクステンション領域ＥＴ１との間でキャリアが授受される位置には、酸素を含む領域を配置していない。従って、第１トランジスタＱ４の動作時におけるオン抵抗の増加は懸念されない。このように、本実施の形態２の第１トランジスタＱ４は、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１から、メモリ用チャネル領域ＣＨ１への格子間シリコンの拡散を抑制する効果を有し、かつ、トランジスタの電気特性に影響を及ぼし難い（オン抵抗が増加し難い）構造である。従って、本実施の形態２の第１トランジスタＱ４のような拡散防止層ＰＬ１を有する構造は、高い駆動能力が求められるトランジスタ（例えば第２または第３トランジスタＱ５，Ｑ６など）に適用することは同様に効果的である。即ち、駆動能力の低下をもたらすことなく、閾値電圧のばらつきを低減することができる。
【０１１６】
ただし、本実施の形態２の第１トランジスタＱ４では、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１と、メモリ用チャネル領域ＣＨ１との間に、ゲッタリング作用を有する酸素を含む領域を配置していない。従って、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１から、メモリ用チャネル領域ＣＨ１に拡散する格子間シリコンを捕獲する効果は、両者の間に拡散防止領域ＰＡ１を配置している上記実施の形態１の第１トランジスタＱ１の方が、より大きい。
【０１１７】
一方、別の観点から、基板裏面からも電気的な導通を取る構造のＭＩＳトランジスタの場合、チャネル領域の下部に配置した酸素を含む層は抵抗層となり、駆動能力の低下が懸念される。より具体的には、例えば、第１トランジスタＱ４においてシリコン基板１の裏面から電気的な導通を取る構造とする場合、メモリ用チャネル領域ＣＨ１の下部に一体的に配置された酸素を含む拡散防止層ＰＬ１が抵抗層となる。トランジスタの動作時の抵抗が増加することは、駆動能力が低下することを意味する。そこで、本実施の形態２の半導体装置では、高い駆動能力は要求されず、閾値電圧のばらつきが問題となるトランジスタ（例えば、第１トランジスタＱ４）に上述の拡散防止層ＰＬ１を適用し、閾値電圧のばらつきは低く、高い駆動能力が要求されるトランジスタ（例えば、第２、第３トランジスタＱ５，Ｑ６）には上述の拡散防止層ＰＬ１を適用しないような構造を適用する方が、より好ましい。本発明者らの更なる検証によれば、拡散防止層ＰＬ１を適用するトランジスタと適用しないトランジスタとは、チャネル面積の大小によって作り分けるのが好ましいことが分かった。以下で詳しく説明する。
【０１１８】
例えば、上記実施の形態１の第１トランジスタＱ１と同様に、本実施の形態２の第１トランジスタＱ４はＳＲＡＭなどを構成するｎチャネル型のＭＩＳトランジスタである。ＳＲＡＭセルは、一般的に、大規模な情報を記憶するために大容量であることが望まれる。即ち、ＳＲＡＭセルを構成するトランジスタは高密度に配置されることが好ましい。従って、ＳＲＡＭセルを構成するトランジスタのチャネル面積は、半導体装置が有するトランジスタの中でも、より小さい。本実施の形態２の半導体装置においても、ＳＲＡＭを構成する第１トランジスタＱ４のメモリ用チャネル領域ＣＨ１は、第２トランジスタＱ５のロジック用チャネル領域ＣＨ２や、第３トランジスタＱ６の入出力用チャネル領域ＣＨ３をはじめ、当該半導体装置が有するＭＩＳトランジスタ（電界効果トランジスタ）の中で最も小さい。言い換えれば、本実施の形態２の半導体装置では、第１トランジスタＱ４のメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１に平面的に重なる領域の面積は、第２トランジスタＱ５のロジック用チャネル領域ＣＨ２のうち、ロジック用ゲート電極ＧＥ２に平面的に重なる領域の面積よりも小さい。また、第１トランジスタＱ４のメモリ用チャネル領域ＣＨ１のうち、メモリ用ゲート電極ＧＥ１に平面的に重なる領域の面積は、第３トランジスタＱ６の入出力用チャネル領域ＣＨ３のうち、入出力用ゲート電極ＧＥ３に平面的に重なる領域の面積よりも小さい。
【０１１９】
以上をまとめると、ＳＲＡＭを構成する第１トランジスタＱ４は高密度での配置が望まれ、チャネル面積が小さい。一方、高い駆動能力が望まれる第２および第３トランジスタＱ５，Ｑ６はチャネル面積が大きい。ここで、上述したような格子間シリコンの拡散を原因とする閾値電圧のばらつきの上昇は、チャネル面積が小さいトランジスタで顕著になる。従って、上述のように、第１トランジスタＱ４には格子間シリコンを捕獲し得る、酸素を含む拡散防止層ＰＬ１を適用する。基板裏面からバイアスを取る場合、この酸素を含む拡散防止層ＰＬ１は抵抗層となるが、高い駆動能力が要求されない第１トランジスタＱ４において、酸素濃度が１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下であるような拡散防止層ＰＬ１とすることで、問題とならない抵抗値とすることができる。このように、高い駆動能力が要求されない第１トランジスタＱ４であれば、酸素濃度を最適化することで、抵抗値の増加は解決できる。なお、同様の観点から、本実施の形態２の拡散防止層ＰＬ１は薄ければ薄いほど抵抗値は減少し、より好ましい構造と言える。この点は、拡散防止層ＰＬ１を形成するための酸素のイオン注入条件によって決まる。酸素をイオン注入して拡散防止層ＰＬ１を形成する場合、拡散防止層ＰＬ１の厚さは３０ｎｍ以上、５０ｎｍ以下程度となる。いずれにしても、本実施の形態２の第１トランジスタＱ４において、拡散防止層ＰＬ１の酸素濃度が１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下であって、その厚さが３０ｎｍ以上、５０ｎｍ以下程度であれば、閾値電圧のばらつきを低減する効果は十分であり、裏面からのバイアスに対する抵抗値も問題とならない。
【０１２０】
一方、上述のように、高い駆動能力が望まれる第２および第３トランジスタＱ５，Ｑ６においては、抵抗層となる拡散防止層ＰＬ１は配置しない。ここで、第２および第３トランジスタＱ５，Ｑ６はチャネル面積が大きいから、格子間シリコンによる閾値電圧のばらつきは大きな問題とはならない。従って、第２および第３トランジスタＱ５，Ｑ６においては、閾値電圧のばらつきよりも駆動能力の向上を優先し、拡散防止層ＰＬ１のような酸素を含む領域を適用しない構造とする方が、より好ましい。
【０１２１】
以上のように、本実施の形態２の半導体装置では、チャネル面積の小さい第１トランジスタＱ４には拡散防止層ＰＬ１を適用し、チャネル面積の大きい第２および第３トランジスタＱ５，Ｑ６には拡散防止層ＰＬ１のような酸素を含む領域を適用しない構造とした。このように、チャネル面積の大小に反映されるトランジスタの用途によって、拡散防止層ＰＬ１を配置する構造と配置しない構造とを作り分けることで、より高性能な半導体装置を実現できる。
【０１２２】
以下では、上記のような構造の、本実施の形態２の半導体装置の製造方法について、図１８〜図２５を用いて詳しく説明する。ここでも、上記実施の形態１で説明した工程と同様と記す工程は、その製法上の特徴およびそれがもたらす作用、効果に関して同様である。
【０１２３】
本実施の形態２の半導体装置の製造方法では、はじめに、上記図４を用いて説明した工程と同様の工程を施す。これにより、図１８に示すように、シリコン基板１上に分離部２によって規定されたメモリ領域ＲＭ、ロジック領域ＲＬ、および、入出力領域ＲＰを形成する。そして、シリコン基板１におけるメモリ領域ＲＭにｐウェルＰＷ１、ロジック領域ＲＬにｐウェルＰＷ２、入出力領域ＲＰにｐウェルＰＷ３を形成する。
【０１２４】
次に、図１９に示すように、メモリ領域ＲＭにおけるシリコン基板１（ｐウェルＰＷ１）に対して酸素をイオン注入することで、酸素を含む拡散防止層ＰＬ１を形成する。このとき、ロジック領域ＲＬおよび入出力領域ＲＰにおけるシリコン基板１の表面には、フォトリソグラフィ法などによって形成したフォトレジスト膜１６を形成し、これをイオン注入マスクとする。即ち、本工程では、ロジック領域ＲＬおよび入出力領域ＲＰにおけるシリコン基板１（ｐウェルＰＷ２およびｐウェルＰＷ３）には、酸素のイオン注入は施されない。その他、酸素を含む拡散防止層ＰＬ１を形成しない領域には同様のフォトレジスト膜１６を形成し、本工程における酸素のイオン注入が施されないようにする。
【０１２５】
本工程では、注入エネルギー１００ＫｅＶ程度で酸素のイオン注入を施す。これにより、シリコン基板１の表面から離れた位置に拡散防止層ＰＬ１が形成される。言い換えれば、シリコン基板１にｐウェルＰＷ１であるシリコン層を残して、その下に拡散防止層ＰＬ１が形成される。例えば、上記の注入エネルギーによって酸素をイオン注入することで、拡散防止層ＰＬ１の上面が、シリコン基板１の主面から見て、深さ３０ｎｍ以上、５０ｎｍ以下の位置に配置されるようにして拡散防止層ＰＬ１が形成される。また、本工程では、５×１０１３ｃｍ−２以上、５×１０１４ｃｍ−２以下のドーズ量で酸素をイオン注入することで、１×１０１６ｃｍ−３以上、１×１０１８ｃｍ−３以下の酸素濃度を有するような拡散防止層ＰＬ１を形成する。本実施の形態２の半導体装置の製造方法において、このようにして酸素を含む拡散防止層ＰＬ１を形成することの効果に関しては、後に詳しく説明する。
【０１２６】
次に、図２０に示すように、メモリ領域におけるシリコン基板１（ｐウェルＰＷ１）に対してアクセプタ不純物としてのホウ素をイオン注入することで、ｐ型半導体領域であるメモリ用チャネル領域ＣＨ１を形成する。ここでは、前工程で形成したフォトレジスト膜１６を同様に用いて、シリコン基板１にアクセプタ不純物をイオン注入する。これにより、本工程では、ロジック領域ＲＬおよび入出力領域ＲＰにはアクセプタ不純物は注入されない。
【０１２７】
以上の工程によって、メモリ領域ＲＭのシリコン基板１内において、少なくとも、メモリ用チャネル領域ＣＨ１の下部に一体的に広がって配置するようにして、拡散防止層ＰＬ１を形成する。
【０１２８】
次に、図２１に示すように、上記図５を用いて説明した工程と同様の工程を施すことで、酸化シリコン膜１０，１１，１２を形成する。その後、上記図５を用いて説明した工程と同様の工程を施すことで、多結晶シリコン膜１３を形成する。
【０１２９】
次に、図２２に示すように、上記図６を用いて説明した工程と同様の工程によって多結晶シリコン膜１３を加工することで、メモリ領域ＲＭ、ロジック領域ＲＬおよび入出力領域ＲＰのシリコン基板１上に、それぞれ、メモリ用ゲート電極ＧＥ１、ロジック用ゲート電極ＧＥ２および入出力用ゲート電極ＧＥ３を形成する。
【０１３０】
ここでは、上記実施の形態１と同様にして各ゲート電極ＧＥ１，ＧＥ２，ＧＥ３を形成しているため、それらの寸法の大小関係も同様である。即ち、本実施の形態２においても、メモリ用ゲート電極ＧＥ１の平面的な寸法は、ロジック用ゲート電極ＧＥ２および入出力用ゲート電極ＧＥ３の平面的な寸法よりも小さくなるように形成する。言い換えれば、メモリ用ゲート電極ＧＥ１下のチャネル面積が、他のゲート電極下のチャネル面積よりも小さくなるように加工する。
【０１３１】
次に、図２３に示すように、上記図８を用いて説明した工程と同様の工程を施すことで、メモリ領域ＲＭにおけるシリコン基板１にメモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１を形成する。続いて、上記図９を用いて説明した工程と同様の工程を施すことで、ロジック領域ＲＬにおけるシリコン基板１にロジック用エクステンション領域ＥＴ２およびロジック用ハロー領域ＨＬ２を形成する。同様に、入出力領域ＲＰにおけるシリコン基板１に入出力用エクステンション領域ＥＴ３および入出力用ハロー領域ＨＬ３を形成する。
【０１３２】
以上の工程によって、メモリ領域ＲＭのシリコン基板１内において、メモリ用エクステンション領域ＥＴ１よりも深い位置に配置するようにして、拡散防止層ＰＬ１を形成する。また、以上の工程によって、メモリ領域ＲＭのシリコン基板１内において、メモリ用ハロー領域ＨＬ１よりも深い位置に配置するようにして、拡散防止層ＰＬ１を形成する。
【０１３３】
次に、図２４に示すように、上記図１０を用いて説明した工程と同様の工程を施すことで、サイドウォールスペーサ３を形成する。このとき、上記図１０の工程と同様に、各領域にゲート絶縁膜が形成される。即ち、シリコン基板１の主面のうち、メモリ領域ＲＭには酸化シリコン膜１０からなるメモリ用ゲート絶縁膜ＧＩ１を形成し、ロジック領域ＲＬには酸化シリコン膜１１からなるロジック用ゲート絶縁膜ＧＩ２を形成し、入出力領域ＲＰには酸化シリコン膜１２からなる入出力用ゲート絶縁膜ＧＩ３を形成する。
【０１３４】
続いて、上記図１１を用いて説明した工程と同様の工程を施すことで、メモリ領域ＲＭにおけるシリコン基板１にメモリ用高濃度拡散領域ＨＤ１を形成し、ロジック領域ＲＬにおけるシリコン基板１にロジック用高濃度拡散領域ＨＤ２を形成し、入出力領域ＲＰにおけるシリコン基板１に入出力用高濃度拡散領域ＨＤ３を形成する。
【０１３５】
ここで、上記図１１を用いて説明したように、各高濃度拡散領域ＨＤ１，ＨＤ２，ＨＤ３は、シリコン基板１の表面から見た深さが、各エクステンション領域ＥＴ１，ＥＴ２，ＥＴ３よりも深くなるようにドナー不純物をイオン注入することで形成する。ただし、本実施の形態２の半導体装置の製造方法では、メモリ領域ＲＭのシリコン基板１において、メモリ用エクステンション領域ＥＴ１を含むメモリ用チャネル領域ＣＨ１の下部に、酸素を含む拡散防止領域が配置されている。従って、本実施の形態２におけるメモリ用高濃度拡散領域ＨＤ１の底部の深さは、この拡散防止層ＰＬ１の上面の位置までということになる。
【０１３６】
以上の工程によって、本実施の形態２の半導体装置が有する第１トランジスタＱ４、第２トランジスタＱ５、および、第３トランジスタＱ６が形成された。
【０１３７】
続く工程では、図２５に示すように、上記図１２〜上記図１５を用いて説明した工程と同様の工程を施すことで、金属シリサイド膜４、エッチングストップ膜５、層間絶縁膜６、コンタクトプラグ７、バリア導体膜８、コンタクト層ＣＬ、第１配線層Ｍ１、第１ビア層Ｖ１、第２配線層Ｍ２、第２ビア層Ｖ２、および、第３配線層Ｍ３を形成する。
【０１３８】
以上のようにして、上記図１６および上記図１７を用いて説明した本実施の形態２の半導体装置を形成することができる。
【０１３９】
上述のように、本実施の形態２の半導体装置の製造方法では、第１トランジスタＱ４を形成する工程において、メモリ用チャネル領域ＣＨ１の下部に、酸素を含む拡散防止層ＰＬ１を形成するために、シリコン基板１に酸素をイオン注入する工程を有する。本実施の形態２の半導体装置の製造方法において、このような拡散防止層ＰＬ１を形成するための酸素注入工程を有することの効果は、以下の通りである。
【０１４０】
本実施の形態２の半導体装置の製造方法において、拡散防止層ＰＬ１を備えた構造の第１トランジスタＱ４を形成することの効果は、上記図１６および上記図１７を用いて説明した通りである。即ち、メモリ用エクステンション領域ＥＴ１またはメモリ用ハロー領域ＨＬ１から生じる格子間シリコンや点欠陥を捕獲し、メモリ用チャネル領域ＣＨ１に拡散するのを防ぐことができる。これにより、ｎ型トランジスタの閾値電圧のばらつきを低減させることができる。
【０１４１】
また、上記の製造工程の説明では、上記図１９の工程でメモリ領域ＲＭのシリコン基板１に酸素をイオン注入することで拡散防止層ＰＬ１を形成した後に、メモリ用チャネル領域ＣＨ１を形成（上記図２０の工程）し、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１を形成（上記図２３の工程）するとして説明した。上述の通り、本実施の形態２の半導体装置では、第１トランジスタＱ４が拡散防止層ＰＬ１を有する構造であること自体が効果的であって、その効果の有無は、拡散防止層ＰＬ１を形成するための酸素のイオン注入を施す工程の順番に依らない。従って、拡散防止層ＰＬ１を形成するための酸素のイオン注入を、メモリ用チャネル領域ＣＨ１や、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１などを形成するためのイオン注入工程の後に施したとしても、上述の効果を発現し得る。
【０１４２】
ただし、本実施の形態２の半導体装置の製造方法では、拡散防止層ＰＬ１を形成するための酸素のイオン注入は、メモリ用エクステンション領域ＥＴ１を形成するためのドナー不純物のイオン注入、および、メモリ用ハロー領域ＨＬ１を形成するためのアクセプタ不純物のイオン注入よりも前に施す方が、より好ましい。なぜなら、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１を形成するためのイオン注入を施すときに、多くの格子間シリコンが生成されるからである。従って、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１を形成するためのイオン注入を施す前に、格子間シリコンを捕獲し得る酸素を含む拡散防止層ＰＬ１を形成しておくことは、より効果的である。これにより、メモリ用エクステンション領域ＥＴ１およびメモリ用ハロー領域ＨＬ１からメモリ用チャネル領域ＣＨ１に拡散する格子間シリコンを、より効果的に捕獲できる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【０１４３】
更に、本実施の形態２の半導体装置の製造方法では、拡散防止層ＰＬ１を形成するための酸素のイオン注入は、メモリ用チャネル領域ＣＨ１を形成するためのホウ素のイオン注入工程の、直前または直後に施す方が、より好ましい。なぜなら、上記図１９および上記図２０の工程で説明したように、拡散防止層ＰＬ１は、メモリ用チャネル領域ＣＨ１を形成するためのイオン注入とイオン種および注入エネルギーが異なるだけで、平面的に見て同じ領域にイオン注入を施すことで形成するからである。従って、メモリ用チャネル領域ＣＨ１を形成するためにホウ素をイオン注入する直前または直後に、拡散防止層ＰＬ１を形成するために酸素をイオン注入すれば、同じ平面パターンのイオン注入マスク（フォトレジスト膜１６）を適用できる。これにより、フォトレジスト膜を形成するためのフォトリソグラフィ工程数を減らすことができる。
【０１４４】
更に、本実施の形態２の半導体装置の製造方法では、拡散防止層ＰＬ１を形成するための酸素のイオン注入は、メモリ用チャネル領域ＣＨ１を形成するためのホウ素のイオン注入工程の直前に施す方が、より好ましい。なぜなら、メモリ用エクステンション領域ＥＴ１を形成するためのドナー不純物のイオン注入などと同様に、メモリ用チャネル領域ＣＨ１を形成するためのホウ素のイオン注入においても、格子間シリコンが生成されるからである。従って、メモリ用チャネル領域ＣＨ１を形成するためのイオン注入を施す前に、格子間シリコンを捕獲し得る酸素を含む拡散防止層ＰＬ１を形成しておくことは、より効果的である。これにより、メモリ用チャネル領域ＣＨ１において生じる格子間シリコンを捕獲することができる。結果として、ｎ型ＭＩＳトランジスタを有する半導体装置の特性ばらつきを、更に低減させることができる。
【０１４５】
また、本実施の形態２の半導体装置では、メモリ用チャネル領域ＣＨ１に拡散する格子間シリコンや点欠陥を捕獲するために、メモリ用チャネル領域ＣＨ１の下部に、酸素を含む拡散防止層ＰＬ１を配置している。従って、拡散防止層ＰＬ１は、メモリ用チャネル領域ＣＨ１の近くに配置するほど、より効果的に格子間シリコンや点欠陥を捕獲できる。拡散防止層ＰＬ１をメモリ用チャネル領域ＣＨ１の近くに配置するとは、シリコン基板１の厚さ方向に見て、浅い位置に配置することを意味する。
【０１４６】
ここで、上記図２４では、メモリ領域ＲＭにおいては、メモリ用高濃度拡散領域ＨＤ１の底部の深さは、先に下部に形成された拡散防止層ＰＬ１の上面の深さに規定されることを説明した。即ち、上述のように、浅い位置に拡散防止層ＰＬ１を配置することは、メモリ用高濃度拡散領域ＨＤ１が底上げされることを意味する。メモリ用高濃度拡散領域ＨＤ１の底部が浅くなると、例えばコンタクトプラグ７をメモリ用高濃度拡散領域ＨＤ１に接触させるためのコンタクトホールを形成する際に、オーバーエッチングによりメモリ用高濃度拡散領域ＨＤ１の底部を突き抜けてしまう可能性がある。従って、メモリ用高濃度拡散領域ＨＤ１の底部は際限なく浅くして良いとは限らない。
【０１４７】
また、別の観点から、第１トランジスタＱ１の動作時に、メモリ用ゲート電極ＧＥ１の直下のメモリ用チャネル領域ＣＨ１には反転層（チャネル）が形成される。そして、この反転層をキャリアが輸送することで、電気伝導に寄与する。従って、拡散防止層ＰＬ１をメモリ用チャネル領域ＣＨ１に近付けて配置することが、特性バラツキの低減に効果的であっても、反転層が形成される範囲にまで侵食しないような深さにとどめることが、より効果的である。
【０１４８】
以上をまとめると、拡散防止層ＰＬ１をシリコン基板１のより浅い位置に形成するほど、特性ばらつきの低減にはより効果的である。ただし、コンタクトホールを形成する際のメモリ用高濃度拡散領域ＨＤ１のオーバーエッチング、または、メモリ用チャネル領域ＣＨ１に形成される反転層への浸入が起こらない程度に浅い位置に、拡散防止層ＰＬ１を配置することが、より好ましい。この観点から本発明者らが検証したところ、本実施の形態２の半導体装置が有する第１トランジスタＱ１においては、シリコン基板１の表面から見て、拡散防止層ＰＬ１の上面が３０ｎｍ以上、５０ｎｍ以下の位置に配置されるように形成することが、より好ましい。
【０１４９】
また、上述のように、本実施の形態２の半導体装置の製造方法では、第１トランジスタＱ４は酸素を含む拡散防止層ＰＬ１を有する構造として形成し、第２および第３トランジスタＱ５，Ｑ６はこのように酸素を含む領域を持たない構造として形成した。言い換えれば、本実施の形態２の半導体装置の製造方法では、第１トランジスタＱ４を形成する工程は、拡散防止層ＰＬ１を形成するために酸素をイオン注入する工程を有し、第２および第３トランジスタＱ５，Ｑ６を形成する工程は、シリコン基板１に酸素をイオン注入する工程は有さない。
【０１５０】
本実施の形態２の半導体装置の製造方法において、拡散防止層ＰＬ１を適用する第１トランジスタＱ４の構造と、このように酸素を含む領域を設けない第２および第３トランジスタＱ５，Ｑ６の構造とを作り分けることの効果は、上記図１６および上記図１７を用いて説明した通りである。即ち、高い駆動能力は求められないものの、チャネル面積が小さいことから、格子間シリコンの影響による閾値電圧のばらつきが顕著であるような第１トランジスタＱ４においては、格子間シリコンがメモリ用チャネル領域ＣＨ１に拡散するのを防止し得る、酸素を含む拡散防止層ＰＬ１を形成する。一方、チャネル面積が大きく、格子間シリコンの影響による閾値電圧のばらつきが顕著ではないものの、高い駆動能力が求められるような第２および第３トランジスタＱ５，Ｑ６においては、抵抗層となり得る、酸素を含む領域を形成しない。このように、トランジスタの用途によって、拡散防止層ＰＬ１を配置する構造と配置しない構造とを作り分けることで、より高性能な半導体装置を実現できる。
【０１５１】
（実施の形態３）
本実施の形態３の半導体装置について、図２６〜図２８を参照して説明する。本実施の形態３では、上記実施の形態１，２において説明した拡散防止領域ＰＡ１または拡散防止層ＰＬ１を有するトランジスタ構造を適用することで、閾値電圧のばらつきの低減を実現したｎ型ＭＩＳトランジスタ（例えば、第１トランジスタＱ１，Ｑ４）を、代表して第１トランジスタ（第１電界効果トランジスタ）ＱＡと記す。また、本実施の形態３では、上記実施の形態１，２において説明した拡散防止領域ＰＡ１または拡散防止層ＰＬ１を有するトランジスタ構造を適用せずに、駆動能力の向上を実現したｎ型ＭＩＳトランジスタ（例えば、第２トランジスタＱ２，Ｑ５や第３トランジスタＱ３，Ｑ６）を、代表して第２トランジスタ（第２電界効果トランジスタ）ＱＢと記す。言い換えれば、本実施の形態３の第１トランジスタＱＡは、上記実施の形態１，２の第１トランジスタＱ１，Ｑ４と同じ構成および作用、効果を有しており、また、本実施の形態３の第２トランジスタＱＢは、上記実施の形態１，２の第２トランジスタＱ２，Ｑ５または第３トランジスタＱ３，Ｑ６と同じ構成および作用、効果を有している。
【０１５２】
図２６には、本実施の形態３の半導体装置が有するＳＯＣ（System On Chip）構造の半導体チップＣＰ１の要部平面図を示している。半導体チップＣＰ１は、メモリ領域Ｒ１と周辺回路領域Ｒ２とを有している。メモリ領域Ｒ１にはＳＲＡＭが配置されている。周辺回路領域Ｒ２は、例えば、アナログ回路領域Ｒ２Ａやロジック回路領域Ｒ２Ｂなどを有している。アナログ回路領域Ｒ２Ａにはアナログ回路が配置されている。また、ロジック回路領域Ｒ２Ｂには、中央処理装置（Central Processing Unit：ＣＰＵ）などのロジック回路が配置されている。また、半導体チップＣＰ１上には、メモリ領域Ｒ１や周辺回路領域Ｒ２を電気的に接続する配線領域Ｗ１が配置されている。また、半導体チップＣＰ１上におけるメモリ領域Ｒ１、周辺回路領域Ｒ２および配線領域Ｗ１の周囲には、外部からの電気的な接続を取るためのパッドＰＤが配置されている。
【０１５３】
ここで、本実施の形態３の半導体装置が有する半導体チップＣＰ１では、第１トランジスタＱＡは、メモリ領域Ｒ１に配置されている。即ち、第１トランジスタＱＡは、ＳＲＡＭを構成するトランジスタである。また、第２トランジスタＱＢは、周辺回路領域Ｒ２のうちのアナログ回路領域Ｒ２Ａ、または、ロジック回路領域Ｒ２Ｂに配置されている。即ち、第２トランジスタＱＢは、アナログ回路またはロジック回路を構成するトランジスタである。
【０１５４】
また、本実施の形態３の半導体装置が有する、上記のような半導体チップＣＰ１の製造方法としては、上記実施の形態１，２の半導体装置の製造方法においてメモリ領域ＲＭに施した工程を、本実施の形態３の半導体装置の製造方法においてメモリ領域Ｒ１に施して第１トランジスタＱＡを形成する。また、上記実施の形態１，２の半導体装置の製造方法においてロジック領域ＲＬまたは入出力領域ＲＰに施した工程を、本実施の形態３の半導体装置の製造方法において、アナログ回路領域Ｒ２Ａおよびロジック回路領域Ｒ２Ｂに施して第２トランジスタＱＢを形成する。このようにして、本実施の形態３の半導体装置が有する半導体チップＣＰ１を形成できる。
【０１５５】
ここで、ＳＯＣ構造の半導体チップＣＰ１のメモリ領域Ｒ１に配置されたＳＲＡＭには、大容量の情報記憶能力が望まれる。従って、一つ一つのＳＲＡＭセルは高密度に配置され、そのＳＲＡＭを構成する第１トランジスタＱＡは微細な構造となっている。特に、本実施の形態３の半導体装置において、メモリ領域Ｒ１に配置され、ＳＲＡＭを構成する第１トランジスタＱＡは、当該半導体装置が有する電界効果トランジスタの中でも最も微細な平面寸法である。言い換えれば、第１トランジスタＱＡのチャネル領域（例えば、上記図１または上記図１６におけるメモリ用チャネル領域ＣＨ１）の平面的な面積は、本実施の形態３の半導体チップＣＰ１が有する電界効果トランジスタのなかで最も小さい。
【０１５６】
上述のように、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいては、製造工程中にチャネル近傍の箇所から生じる格子間シリコンがチャネル領域に拡散し、閾値電圧のばらつきを増加させる現象が顕著であった。従って、本実施の形態３の半導体チップＣＰ１において、メモリ領域Ｒ１に配置されるＳＲＡＭを構成するトランジスタとして、チャネル領域近傍の格子間シリコンの生成を抑制し得る方法で形成し、閾値電圧のばらつきを低減した第１トランジスタＱＡを適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ１においては、メモリ領域Ｒ１に配置するＳＲＡＭを構成するトランジスタとして、上記実施の形態１，２で説明した拡散防止領域ＰＡ１または拡散防止層ＰＬ１を有するトランジスタ構造を適用した第１トランジスタＱＡを適用することは効果的である。
【０１５７】
また、アナログ回路やロジック回路を構成するトランジスタのように、チャネル面積が第１トランジスタＱＡほど小さくないトランジスタにおいては、格子間シリコンのチャネル領域への拡散による閾値電圧のばらつきは問題にならない程度である。一方、アナログ回路やロジック回路を構成するトランジスタでは高い駆動能力が要求される。そこで、本実施の形態３の半導体チップＣＰ１において、アナログ回路領域Ｒ２Ａに配置するアナログ回路やロジック回路領域Ｒ２Ｂに配置するロジック回路を構成するトランジスタとして、駆動能力の向上を実現した第２トランジスタＱＢを適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ１においては、アナログ回路領域Ｒ２Ａまたはロジック回路領域Ｒ２Ｂに配置する、アナログ回路またはロジック回路を構成するトランジスタとして、上記実施の形態１，２で説明した拡散防止領域ＰＡ１または拡散防止層ＰＬ１を有するトランジスタ構造を適用しない第２トランジスタＱＢを適用することは効果的である。
【０１５８】
図２７には、本実施の形態３の他の半導体装置が有する半導体チップＣＰ２の要部平面図を示している。半導体チップＣＰ２は、メモリ領域Ｒ３と周辺回路領域Ｒ４とを有している。メモリ領域Ｒ３にはＳＲＡＭが配置され、周辺回路領域Ｒ４には周辺回路が配置されている。また、半導体チップＣＰ１上におけるメモリ領域Ｒ３および周辺回路領域Ｒ４の周囲には、外部からの電気的な接続を取るためのパッドＰＤが配置されている。
【０１５９】
ここで、本実施の形態３の半導体装置が有する半導体チップＣＰ２では、第１トランジスタＱＡは、メモリ領域Ｒ３に配置されている。即ち、第１トランジスタＱＡは、ＳＲＡＭを構成するトランジスタである。また、第２トランジスタＱＢは、周辺回路領域Ｒ４に配置されている。即ち、第２トランジスタＱＢは、周辺回路を構成するトランジスタである。
【０１６０】
また、本実施の形態３の半導体装置が有する、上記のような半導体チップＣＰ２の製造方法としては、上記実施の形態１，２の半導体装置の製造方法においてメモリ領域ＲＭに施した工程を、本実施の形態３の半導体装置の製造方法においてメモリ領域Ｒ３に施して第１トランジスタＱＡを形成する。また、上記実施の形態１，２の半導体装置の製造方法においてロジック領域ＲＬまたは入出力領域ＲＰに施した工程を、本実施の形態３の半導体装置の製造方法において、周辺回路領域Ｒ４に施して第２トランジスタＱＢを形成する。このようにして、本実施の形態３の半導体装置が有する半導体チップＣＰ２を形成できる。
【０１６１】
ここで、半導体チップＣＰ２のメモリ領域Ｒ３に配置されたＳＲＡＭには、大容量の情報記憶能力が望まれる。従って、一つ一つのＳＲＡＭセルは高密度に配置され、そのＳＲＡＭを構成する第１トランジスタＱＡは微細な構造となっている。特に、本実施の形態３の半導体装置において、メモリ領域Ｒ３に配置され、ＳＲＡＭを構成する第１トランジスタＱＡは、当該半導体装置が有する電界効果トランジスタの中でも最も微細な平面寸法である。言い換えれば、第１トランジスタＱＡのチャネル領域（例えば、上記図１または上記図１６におけるメモリ用チャネル領域ＣＨ１）の平面的な面積は、本実施の形態３の半導体チップＣＰ２が有する電界効果トランジスタのなかで最も小さい。
【０１６２】
上述のように、チャネル面積の小さいｎ型ＭＩＳトランジスタにおいては、製造工程中にチャネル近傍の箇所から生じる格子間シリコンがチャネル領域に拡散し、閾値電圧のばらつきを増加させる現象が顕著であった。従って、本実施の形態３の半導体チップＣＰ２において、メモリ領域Ｒ３に配置されるＳＲＡＭを構成するトランジスタとして、チャネル領域近傍の格子間シリコンの生成を抑制し得る方法で形成し、閾値電圧のばらつきを低減した第１トランジスタＱＡを適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ２においては、メモリ領域Ｒ３に配置するＳＲＡＭを構成するトランジスタとして、上記実施の形態１，２で説明した拡散防止領域ＰＡ１または拡散防止層ＰＬ１を有するトランジスタ構造を適用した第１トランジスタＱＡを適用することは効果的である。
【０１６３】
また、周辺回路を構成するトランジスタのように、チャネル面積が第１トランジスタＱＡほど小さくないトランジスタにおいては、格子間シリコンのチャネル領域への拡散による閾値電圧のばらつきは問題にならない程度である。一方、周辺回路を構成するトランジスタでは高い駆動能力が要求される。そこで、本実施の形態３の半導体チップＣＰ２において、アナログ回路領域Ｒ４に配置する周辺回路を構成するトランジスタとして、駆動能力の向上を実現した第２トランジスタＱＢを適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ２においては、アナログ回路領域Ｒ４に配置する周辺回路を構成するトランジスタとして、上記実施の形態１，２で説明した拡散防止領域ＰＡ１または拡散防止層ＰＬ１を有するトランジスタ構造を適用しない第２トランジスタＱＢを適用することが効果的である。
【０１６４】
図２８には、本実施の形態３の更に他の半導体装置が有する、デジタル・アナログ混載型の半導体チップＣＰ３の要部平面図を示している。半導体チップＣＰ３は、メモリ領域Ｒ５、アナログ処理領域Ｒ６、位相同期回路（Phase-locked loop：ＰＬＬ）領域Ｒ７、外部入出力回路領域Ｒ８、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０、および、入出力回路領域Ｒ１１を有する。ここで、メモリ領域Ｒ５にはＳＲＡＭが配置されている。また、アナログ処理領域Ｒ６にはＡ／ＤコンバータやＤ／Ａコンバータなどのアナログ信号処理回路が配置されている。また、位相同期回路領域Ｒ７には位相同期回路が配置されている。また、外部入出力回路領域Ｒ８には外部入出力インターフェイスなどの外部入出力回路が配置されている。また、デジタル処理領域Ｒ９には論理演算や比較等の回路などのデジタル信号処理回路が配置されている。また、ロジック回路領域Ｒ１０には中央処理装置などのロジック回路が配置されている。また、入出力回路領域Ｒ１１には入出力インターフェイスなどの入出力回路が配置されている。本実施の形態３の半導体チップＣＰ３は、これらの構成により、デジタル信号とアナログ信号のやり取りが可能となる。
【０１６５】
ここで、本実施の形態３の半導体装置が有する半導体チップＣＰ３では、第１トランジスタＱＡは、メモリ領域Ｒ５またはアナログ処理領域Ｒ６に配置されている。即ち、第１トランジスタＱＡは、ＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタである。また、第２トランジスタＱＢは、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０または入出力回路領域Ｒ１１に配置されている。即ち、第２トランジスタＱＢは、デジタル信号処理回路、ロジック回路または入出力回路を構成するトランジスタである。
【０１６６】
また、本実施の形態３の半導体装置が有する、上記のような半導体チップＣＰ３の製造方法としては、上記実施の形態１，２の半導体装置の製造方法においてメモリ領域ＲＭに施した工程を、本実施の形態３の半導体装置の製造方法においてメモリ領域Ｒ５およびアナログ処理領域Ｒ６に施して第１トランジスタＱＡを形成する。また、上記実施の形態１，２の半導体装置の製造方法においてロジック領域ＲＬまたは入出力領域ＲＰに施した工程を、本実施の形態３の半導体装置の製造方法において、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０または入出力回路領域Ｒ１１に施して第２トランジスタＱＢを形成する。このようにして、本実施の形態３の半導体装置が有する半導体チップＣＰ３を形成できる。
【０１６７】
ここで、デジタル・アナログ混載型の半導体チップＣＰ３のメモリ領域Ｒ５またはアナログ処理領域Ｒ５に配置されたＳＲＡＭまたはアナログ信号処理回路は、チャネル面積の小さいトランジスタが配置されており、閾値電圧のばらつきの影響を受け易い。従って、本実施の形態３の半導体チップＣＰ３において、メモリ領域Ｒ５またはアナログ処理領域Ｒ６に配置されるＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタとして、閾値電圧のばらつきを低減した第１トランジスタＱＡを適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ３においては、メモリ領域Ｒ５またはアナログ処理領域Ｒ６に配置するＳＲＡＭまたはアナログ信号処理回路を構成するトランジスタとして、上記実施の形態１，２で説明した拡散防止領域ＰＡ１または拡散防止層ＰＬ１を有するトランジスタ構造を適用した第１トランジスタＱＡを適用することは効果的である。
【０１６８】
また、デジタル信号処理回路、ロジック回路または入出力回路を構成するトランジスタに対しては高速動作が要求される。そこで、本実施の形態３の半導体チップＣＰ３において、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０または入出力回路領域Ｒ１１に配置されたデジタル信号処理回路、ロジック回路または入出力回路を構成するトランジスタとして、駆動能力の向上を実現した第２トランジスタＱＢを適用することは効果的である。言い換えれば、本実施の形態３の半導体チップＣＰ３においては、デジタル処理領域Ｒ９、ロジック回路領域Ｒ１０または入出力回路領域Ｒ１１に配置する、デジタル信号処理回路、ロジック回路または入出力回路を構成するトランジスタとして、上記実施の形態１，２で説明した拡散防止領域ＰＡ１または拡散防止層ＰＬ１を有するトランジスタ構造を適用しない第２トランジスタＱＢを適用することは効果的である。
【０１６９】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１７０】
本発明は、チャネル面積の異なる電界効果トランジスタを一つの半導体基板上に形成した半導体チップを有する半導体装置に適用することができる。
【符号の説明】
【０１７１】
１  シリコン基板（半導体基板）
２  分離部
３  サイドウォールスペーサ
４  金属シリサイド膜
５  エッチングストップ膜
６  層間絶縁膜
７  コンタクトプラグ
８  バリア導体膜
９  保護酸化膜
１０〜１２  酸化シリコン膜
１３  多結晶シリコン膜
１４〜１６  フォトレジスト膜
ＣＨ１  メモリ用チャネル領域（第１チャネル領域）
ＣＨ２  ロジック用チャネル領域（第２チャネル領域）
ＣＨ３  入出力用チャネル領域（第２チャネル領域）
ＣＬ  コンタクト層
ＣＰ１，ＣＰ２，ＣＰ３  半導体チップ
ＥＴ１  メモリ用エクステンション領域（第１エクステンション領域）
ＥＴ２  ロジック用エクステンション領域（第２エクステンション領域）
ＥＴ３  入出力用エクステンション領域（第２エクステンション領域）
ＧＥ１  メモリ用ゲート電極（第１ゲート電極）
ＧＥ２  ロジック用ゲート電極（第２ゲート電極）
ＧＥ３  入出力用ゲート電極（第２ゲート電極）
ＧＩ１  メモリ用ゲート絶縁膜（第１ゲート絶縁膜）
ＧＩ２  ロジック用ゲート絶縁膜（第２ゲート絶縁膜）
ＧＩ３  入出力用ゲート絶縁膜（第２ゲート絶縁膜）
ＨＤ１  メモリ用高濃度拡散領域
ＨＤ２  ロジック用高濃度拡散領域
ＨＤ３  入出力用高濃度拡散領域
ＨＬ１  メモリ用ハロー領域（第１ハロー領域）
ＨＬ２  ロジック用ハロー領域（第２ハロー領域）
ＨＬ３  入出力用ハロー領域（第２ハロー領域）
Ｌ１  チャネル長
Ｌ２  チャネル幅
Ｍ１  第１配線層
Ｍ２  第２配線層
Ｍ３  第３配線層
ＰＤ  パッド
ＰＡ１  拡散防止領域
ＰＬ１  拡散防止層
ＰＷ１，ＰＷ２，ＰＷ３  ｐウェル
Ｑ１，Ｑ４，ＱＡ  第１トランジスタ（第１電界効果トランジスタ）
Ｑ２，Ｑ５，ＱＢ  第２トランジスタ（第２電界効果トランジスタ）
Ｑ３，Ｑ６  第３トランジスタ（第２電界効果トランジスタ）
Ｒ１，Ｒ３，Ｒ５，ＲＭ  メモリ領域
Ｒ２，Ｒ４  周辺回路領域
Ｒ２Ａ  アナログ回路領域
Ｒ２Ｂ，Ｒ１０  ロジック回路領域
Ｒ６  アナログ処理領域
Ｒ７  位相同期回路領域
Ｒ８  外部入出力回路領域
Ｒ９  デジタル処理領域
Ｒ１１  入出力回路領域
ＲＬ  ロジック領域
ＲＰ  入出力領域
Ｖ１  第１ビア層
Ｖ２  第２ビア層
Ｗ１  配線領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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