(57)【要約】【課題】金属シリサイド層を含む半導体素子及びその半導体素子の製造方法を提供する。【解決手段】基板ドーピングに係わりなく均一厚を有する微細金属シリサイド層を製造する方法から形成された素子を開示し、絶縁層からシリコン基板の非晶質化された（ａｍｏｒｐｈｏｕｓｉｚｅｄ）表面層の分離によって、平面ベーカンシ（ｐｌａｎａｒ  ｖａｃａｎｃｙ）が形成される。金属ソースは、絶縁層を貫通してベーカンシと連結されたコンタクトホールを介して、ベーカンシに入っていく。熱処理を介して、ベーカンシ内の金属を金属シリサイドに変換させる。該分離は、非晶質（ａｍｏｒｐｏｕｓ）シリコンを結晶質（ｃｒｙｓｔａｌｌｉｎｅ）シリコンに変換させることによって誘導されうる。【選択図】図３Ｊ
2011086934.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の第１領域上と、前記第１領域に隣接した前記シリコン基板の第２領域の上とに、直接絶縁層を形成する段階と、
前記絶縁層及びシリコン基板間の前記第１領域内に、第１ベーカンシを形成する段階と、
前記第１ベーカンシに連結され、前記絶縁層を貫通する第１ホールを形成する段階と、
前記第１ホールを介して、前記第１ベーカンシ内に金属を蒸着する段階と、
前記第１ベーカンシ内に蒸着された金属に第２熱処理を適用する段階と、を含む半導体素子の製造方法。
【請求項２】
前記第２熱処理の間、前記シリコン基板の第１領域内のシリコンが、前記蒸着された金属と反応し、前記第１領域内の前記シリコン基板上に金属シリサイド層を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記蒸着された金属は、チタン（Ｔｉ）、タングステン（Ｗ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）、プラチナ（Ｐｔ）及びタンタル（Ｔａ）からなるグループの金属のうち、少なくとも一つを含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項４】
前記蒸着された金属はチタン（Ｔｉ）を含み、前記金属シリサイド層は、チタンシリサイド（ＴｉＳｉ２）を含むことを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記第１ベーカンシ内に金属を蒸着する段階は、
一般的なＰＶＤ（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を利用し、第１ベーカンシにＴｉを流し込む段階と、
一般的なＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を利用し、第１ベーカンシ内に金属を含むガスを流し込む段階と、
一般的なＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）工程を利用し、第１ベーカンシ内に金属の原子を流し込む段階とのうち、少なくとも一つを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記蒸着された金属はＴｉであり、
前記第１ベーカンシ内に金属を蒸着する段階は、一般的なＣＶＤ工程を利用し、第１ベーカンシ内に金属を含有するＴｉＣｌ４ガスを流し込む段階を含むことを特徴とする請求項５に記載の半導体素子の製造方法。
【請求項７】
前記第１ベーカンシ内に金属を蒸着する段階は、ＰＶＤ工程を利用し、前記第１ベーカンシ内にＴｉパーティクルを流し込むことを含み、
前記第１ベーカンシに蒸着される前記Ｔｉパーティクルは、約４００℃から８００℃までの温度で、前記第２熱処理の間結晶化されたシリコン基板と反応することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記第１ホールに、導電性プラグの障壁金属層を形成する段階をさらに含み、
前記障壁金属は、前記ベーカンシに蒸着された金属と同一金属であり、
前記障壁金属層を形成する段階は、第２熱処理を適用することを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記第１ホールに導電性プラグの障壁金属層を形成した後、前記第１ホールに導電性金属層を形成する段階をさらに含み、
それによって、前記ベーカンシに形成された金属シリサイド層に電気的に連結された導電性プラグを、前記第１ホールに形成することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記第１ホールに導電性プラグを形成する前に、イオン注入工程によって、前記第１ホールによって露出された前記第１領域内の前記シリコン基板の部分に、コンタクト・プラグ・イオン注入領域を形成する段階をさらに含み、
前記導電性プラグが、前記ベーカンシに形成された金属シリサイド層に、物理的及び電気的に連結されることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１１】
前記絶縁層は、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＳＯＧ（ｓｐｉｎ−ｏｎ  ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）及びＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）からなるグループのうち、いずれか一つを含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１２】
前記第１ベーカンシを形成する段階は、
前記第１領域内の前記シリコン基板の表面層を非晶質化させる段階と、
前記第１領域内と、前記第１領域に隣接する基板の第２領域上部との前記非晶質化されたシリコン基板上に直接絶縁層を形成する段階と、
前記絶縁層と前記シリコン基板との間の前記第１領域内に、前記第１ベーカンシを形成するために、前記第１領域内の前記非晶質シリコン基板を結晶化する段階と、を含み、
前記第１領域内の前記シリコン基板の前記非晶質化されたシリコン基板は、第１深さを有することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１３】
前記絶縁層を形成する段階は、
前記絶縁層をキュアリングする第１熱処理を適用する段階を含み、
前記第１領域内の前記非晶質シリコン基板を結晶化する段階は、前記第１熱処理を適用することを含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１４】
前記第１絶縁層をキュアリングする間、前記第１領域内の前記非晶質シリコン基板は、６００℃から８００℃までの温度で、前記第１熱処理を適用することによって結晶化されることを特徴とする請求項１２に記載の半導体素子の製造方法。
【請求項１５】
前記シリコン基板の表面層を非晶質化する段階は、
ＣｘＦｙのプラズマ及び／またはＯ２及び／またはＡｒに、前記基板を露出させることを含み、
ここで、ｘ及びｙは、１から１０までの整数であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１６】
前記ＣｘＦｙは、Ｃ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８及びＣ５Ｆ８からなるグループのうち、いずれか１つであることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記シリコン基板の表面層を非晶質化させる段階は、
約１，０００ｗａｔｔのバイアスパワーを有するプラズマ装置の反応チャンバに、シリコン基板を配する段階と、
前記チャンバに、ＣｘＦｙのプラズマ及び／またはＯ２及び／またはＡｒのプラズマを適用する段階と、を含むことを特徴とする請求項１３に記載の半導体素子の製造方法。
【請求項１８】
前記第１ベーカンシは、平面（ｐｌａｎａｒ）であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１９】
前記金属シリサイド層は、平面であることを特徴とする請求項１６に記載の半導体素子の製造方法。
【請求項２０】
前記金属シリサイド層は、２段金属シリサイド層であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項２１】
前記第１領域上の前記絶縁層を形成する前に、前記シリコン基板の前記第１領域内の前記非晶質化されたシリコン基板下部に、第１導電型の第１ドーパント不純物を注入する段階をさらに含み、
前記注入する段階後に、前記第１領域上に、前記絶縁層を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項２２】
前記シリコン基板は、単結晶シリコン基板であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項２３】
前記シリコン基板は、ｐ型単結晶シリコン基板であることを特徴とする請求項２０に記載の半導体素子の製造方法。
【請求項２４】
第１領域内のシリコン基板の表面層を非晶質化させる段階と、
前記第１領域内と、前記第１領域に隣接する前記基板の第２領域上部との前記非晶質化されたシリコン基板上に、直接絶縁層を形成する段階と、
前記絶縁層と前記シリコン基板との間の前記第１領域上に、第１高さを有する第１ベーカンシを形成するために、前記第１領域内の非晶質シリコン基板を結晶化する段階と、
前記第１ベーカンシに連結され、前記絶縁層を貫通する第１ホールを形成する段階と、
前記第１ホールを介して、前記第１ベーカンシ内に金属を蒸着する段階と、
前記第１ベーカンシに蒸着された前記金属に第２熱処理を適用する段階と、を含み、
前記第１領域内の前記シリコン基板の前記非晶質化されたシリコン基板は、第１高さを有することを特徴とする金属シリサイド層を製造する方法。
【請求項２５】
シリコン基板上に形成され、前記シリコン基板上に直接形成された平面金属シリサイド層を有し、前記金属シリサイド層が、約１Åから１００Åまでの均一厚を有する電界効果トランジスタ（ＦＥＴ）を含む装置。
【請求項２６】
不揮発性メモリ素子を制御するメモリ・コントローラをさらに含み、
前記メモリ・コントローラは、ＵＳＢ（ｕｎｉｖｅｒｓａｌ  ｓｅｒｉａｌ  ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ−Ｅ（ＰＣＩ−Ｅｘｐｒｅｓｓ）、ＡＴＡ（ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）、Ｐａｒａｌｌｅｌ−ＡＴＡ、ｐＡＴＡ、Ｓｅｒｉａｌ−ＡＴＡ（ＳＡＴＡ）、ｅｘｔｅｒｎａｌ  ＳＡＴＡ（ｅＳＡＴＡ）、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）及びＩＤＥ（ｉｎｔｅｇｒａｔｅｄ  ｄｒｉｖｅｒ  ｅｌｅｃｔｒｏｎｉｃｓ）から選択された標準化されたインターフェース・プロトコルを具現するホスト・インターフェースを含むことを特徴とする請求項２５に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、均一厚の金属シリサイド層を含んだ半導体素子、及びその半導体素子を製造する方法に関する。
【背景技術】
【０００２】
半導体物質から形成された集積回路は、マイクロプロセッサのようなデジタルロジック回路に幅広く使われるマイクロ電子素子、及び衛星から消費者電子製品に至る製品のためのメモリ素子を具現するものである。高速及び高集積度のためのスケーリングを介して獲得された技術発展とプロセス向上とを含む半導体チップ製造技術の発展は、デジタルロジック・システムの性能を向上させた。
【０００３】
形成されたシリサイド層を含んだ半導体素子は、ソース領域及びドレイン領域を有する電界効果トランジスタ（ＦＥＴ：ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）でありうる。電界効果トランジスタ（ＦＥＴ）と、他の関連する絶縁されたゲート電子素子とが、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路の主要要素である。ＭＯＳＦＥＴは、一般的に半導体基板に形成され、近接して離隔された２つのドーピングされた領域（「ソース」及び「ドレイン」）を含む。前記２つの領域間の領域がチャネルである。薄い絶縁層がチャネル上にじかに形成される。ゲート電極と呼ばれる導電層物質は、前記チャネルのすぐ上のゲート絶縁層を、真上で完全に覆うように配される。ゲート電極に印加される電圧が、チャネル領域の導電性特性に影響を及ぼし、それによって、ＦＥＴがオン（ＯＮ）またはオフ（ＯＦＦ）に変わる。コンタクトホールを介して通過できる電気的コンタクト（電極）を提供するために、導電性物質が「ソース」及び「ドレイン」領域の各上面に適用されうる。集積回路の製造において、典型的には、金属シリサイド・コンタクト、電極、そして回路素子間のインターコネクタが形成される（特許文献１参照）。
【０００４】
特許文献２及び特許文献３に記述された半導体素子を形成する一般的な方法によれば、層間誘電膜（ＩＬＤ：ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）がシリコン層のドーピングされたソース及びドレイン（Ｓ／Ｄ）領域に形成され、その後、シリコン層の各ソース及びドレイン領域の所定部分を露出させるために、垂直孔が層間誘電膜を貫通して形成される。その後、コンタクトホールを介して露出されたＳ／Ｄ領域は、イオンドーピングによって非晶質化されうる。その後、露出されたＳ／Ｄ領域の上部及びコンタクトホールの側壁に沿って障壁金属層が形成されうる。その後、シリサイド層が、さらなる熱処理によって、コンタクトホールの底のＳ／Ｄ領域に形成される。次に、導電性プラグが各垂直孔に形成される。
【０００５】
半導体素子を形成する他の一般的な方法によれば、シリサイド層がＳ／Ｄ領域にまず形成され、その後、層間誘電膜がシリサイド層に形成される。その後、垂直孔がシリサイド層を露出させるために、層間誘電膜を貫通して形成され、次に、導電性プラグが垂直孔に形成される。
【０００６】
コンタクトホール内の半導体（基板）を有する低抵抗コンタクトを形成するために、耐火（ｒｅｆｒａｃｔｏｒｙ）金属フィルムが、半導体基板の「ソース」及び「ドレイン」領域のコンタクト領域を覆うように蒸着される。次の段階は、熱処理であり、熱処理の間、耐熱金属シリサイド層を生成するために、耐火金属が半導体物質と反応する。チタンは、結果として得られるチタンシリサイド（ＴｉＳｉ２）がｐ型半導体及びｎ型半導体のうちいずれか一つと、低いショットキー障壁を形成するため魅力的である。さらに、チタンは、コンタクト領域を不回避に覆う自然酸化膜を容易に減らす。
【０００７】
コンタクトホールのアスペクト比（高さ／幅）は、集積度が増大するにつれて、だんだんと大きくなる。金属スパッタリング技術を介して高アスペクト比を有する微小コンタクトホールの底面に耐火金属を適切に蒸着することは、不可能ではないが、困難である。
【０００８】
半導体素子メーカーは、露出された半導体表面上に、特に高いアスペクト比を有する微小コンタクトホール内に、耐火金属層、または耐熱金属シリサイド層を成長させるために化学気相蒸着（ＣＶＤ）を使用することを試みている。しかし、耐火金属は、コンタクト領域の導電（ドーパント）型に依存して、半導体表面で異なる成長を見せる。耐火金属が高濃度ドーピングされたｐ型コンタクト領域と、高濃度ドーピングされたｎ型コンタクト領域とに同時に蒸着されるとき、高濃度ドーピングされたｐ型コンタクト領域の耐火金属層は、高濃度ドーピングされたｎ型コンタクト領域の耐火金属層と、厚みが異なってしまう。耐火金属層の１層が最適化されれば、他の耐火金属層は、さらに薄くなってしまう。一方、前記他の耐火金属層が最適化されれば、前記耐火金属層がさらに薄くなり、物質が浪費され、かつ漏れ電流が増加しうる。
【０００９】
現在、シリサイドコンタクトを含む数百万のＦＥＴが、マイクロプロセッサ（ＣＰＵｓ）を構成する各半導体チップ、及び静的ＲＡＭ（ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）（ＳＲＡＭ）及び動的ＲＡＭ（ＤＲＡＭ）のような揮発性メモリ回路に形成されて互いに連結される。特別なＦＥＴは、ＮＡＮＤフラッシュメモリ素子及びＮＯＲフラッシュメモリ素子のような非活性メモリ素子にデータを保存するために、メモリセル・トランジスタとして使われる。メモリセル・トランジスタのそれぞれは、１ビットデータまたは２つ以上のビットを保存する。１ビットを保存することができる不揮発性メモリＦＥＴは、単一レベルセル（ＳＬＣ：ｓｉｎｇｌｅ  ｌｅｖｅｌ  ｃｅｌｌ）と呼ばれる。２つ以上のビットを保存することができる不揮発性メモリＦＥＴは、多重レベルセル（ＭＬＣ：ｍｕｌｔｉ  ｌｅｖｅｌ  ｃｅｌｌ）と呼ばれる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】米国特許第４，３３７，４７６号明細書
【特許文献２】米国特許第６，４４０，８２８号明細書
【特許文献３】米国特許出願第２００５−０１２４１２８号
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、高度にスケーリングされて微細なサイズに縮小された超高集積半導体素子に適用するのに適した構造を有する金属シリサイド層を含む半導体素子を提供することである。
【００１２】
本発明の他の目的は、金属シリサイド層の形成工程時の熱負担を最小化することによって、超高集積半導体素子の製造工程での全体的な熱負担を減らすことができ、単位素子のピッチ（ｐｉｔｃｈ）が縮小したとしても、単位素子間の設計マージンを確保することができ、それによって、製品サイズをさらに小型化することができる半導体素子の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の思想の一側面は、基板ドーピングと係わりなく均一厚を有する微細金属シリサイド層を製造する方法を提供する。本発明の思想の他の側面は、少ない工程段階を利用することによって、工程効率を上昇させ、製造工程時間とコストとを減らすことができる、金属シリサイド層を含む半導体素子（例えば、電界効果トランジスタ）を製造する方法を提供する。本願発明の思想のさらに他の側面は、シリコン基板に形成された微細金属シリサイド層を含むメモリチップ、メモリモジュール、ＣＭＯＳイメージングチップ、不揮発性メモリカード、ソリッドステート・ドライブ（ＳＳＤ）、及びコンピュータ・システムを提供する。
【００１４】
本発明の思想の多様な実施形態は、少ない材料、少ない工程ステップを利用し、微細金属シリサイド層（例えば、約１Å〜１００Åの均一厚を有する）を含んだ半導体素子を提供する方法を提供する。
【００１５】
本発明の思想の一側面は、基盤になるシリコン基板のドーピング型に係わりなく、素子のサイズに基づいて、選択的に調節された均一厚を有する微細シリサイド層を形成する方法を提供する。本発明の思想の多様な実施形態による方法は、金属シリサイド層を形成するために金属を反応させ、導電性プラグの障壁金属層を形成するために一般的に使われる熱処理を多目的に使用することによって、金属シリサイド層を形成する少なくとも１つの一般的な工程段階（例えば、少なくとも１つの熱処理工程）を排除する。本発明の思想の多様な実施形態によって、金属シリサイドの均一厚の精密な制御が、金属シリサイド層が形成される基板のドーピング型と係わりなく提供される。
【００１６】
シリコン基板に半導体素子を形成する方法は、シリコン基板の第１領域と、前記第１領域に近接したシリコン基板の第２領域上とに、直接絶縁層を形成する段階と、（第１熱処理を介して）絶縁層とシリコン基板との間に、ＴＨ１の高さを有する第１ベーカンシ（ｖａｃａｎｃｙ）を形成する段階と、前記絶縁層を貫通して前記第１ベーカンシに連結される第１ホールを形成する段階と、前記第１ホールを介して前記第１ベーカンシ内部に金属を蒸着する段階と、前記第１ベーカンシに蒸着された金属に第２熱処理を適用する段階と、を含む。前記ベーカンシ空間内で、前記第１領域のシリコン基板上に、微細金属シリサイド層を形成するために、前記第２熱処理の間、シリコン基板の第１領域のシリコンと蒸着された金属とを反応させる。前記ベーカンシと前記結果として得られる金属シリサイドは、典型的には平面であり、均一厚を有する。
【００１７】
本発明の思想の他の側面は、第１領域内でシリコン基板の表面を非晶質化させる段階と、前記第１領域と、前記第１領域に近接した基板の第２領域上部とに、直接絶縁層を形成する段階と、絶縁層とシリコン基板との間の前記第１領域に、第１ベーカンシを形成するために、前記第１領域の非晶質シリコン層を結晶化させる段階と、前記絶縁層を貫通して前記第１ベーカンシに連結される第１ホールを形成する段階と、前記第１ホールを介して前記第１ベーカンシ内に金属を蒸着する段階と、前記第１ベーカンシに蒸着された金属に熱処理を適用する段階と、を含むシリコン基板に金属シリサイド層を形成する方法を提供する。
【００１８】
本発明の思想のさらに他の側面は、微細金属シリサイド層を含む半導体素子（例えば、電界効果トランジスタ（ＦＥＴ））を提供する方法を提供する。
【００１９】
本発明の思想のさらに他の側面は約１Å〜１００Åの均一厚を有する微細金属シリサイド層を含む電界効果トランジスタ（ＦＥＴ）を含んだ装置を提供する。
【００２０】
本発明の思想の多様な他の側面は、シリコン基板に形成された微細金属シリサイド層を含むマイクロプロセッサ、電界効果トランジスタ、揮発性メモリ素子、不揮発性メモリ（ＮＶＭ）素子、またはＣＭＯＳイメージング回路を提供する。
【００２１】
本発明の思想のさらに他の側面は、シリコン基板上に形成された約１Å〜１００Åの均一厚を有する微細金属シリサイド層を含む装置を提供する。該装置は、システムバスに連結された中央プロセシング部（ＣＰＵ）と、前記システムバスに連結され、不揮発性メモリ（ＮＶＭ）素子及びメモリ・コントローラを具備したデータ保存素子と、を含むコンピュータ・システムでありうる。前記コンピュータ・システムは、パソコン、ネットワーク・ファイル・サーバ、携帯電話、パーソナル・デジタル・アシスタント（ＰＤＡ）、デジタルカメラ、カムコーダ、ポータブル・オーディオプレーヤ、またはポータブル・メディアプレーヤ（ＰＭＰ）でありうる。
【００２２】
以下の説明で、ある層が他の層の上に存在すると記述されるとき、それは、他の層の真上に存在することもあり、その間に第３の層が介在することもある。また図面で、各層の厚みや大きさは、説明の便宜及び明確性のために誇張され、図面上での同一符号は、同じ要素を指す。本明細書で使われているように、用語「及び／または」は、当該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組み合わせを含む。
【００２３】
本明細書で使われた用語は、特定実施形態を説明するために使われ、本発明を制限するためのものでない。本明細書で使われているように、単数形態は、文脈上それ以外の場合を明確に指すものではないならば、複数の形態を含むことができる。また、本明細書で使われる場合、「含む（ｃｏｍｐｒｉｓｅ）」及び／または「含むところの（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した形状、数字、段階、動作、部材、要素及び／またはそれらグループの存在を特定するものであり、一つ以上の他の形状、数字、動作、部材、要素及び／またはグループの存在または付加を排除するものではない。
【００２４】
本明細書で、第１，第２のような用語が多様な部材、部品、領域、層及び／または部分を説明するために使われるが、それらの部材、部品、領域、層及び／または部分は、それら用語によって限定されるものではないことは自明である。それらの用語は、１つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するためだけに使われる。従って、以下で述べる第１部材、部品、領域、層または部分は、本発明の開示から外れることがなければ、第２部材、部品、領域、層または部分を指すことができる。
【発明の効果】
【００２５】
本発明によれば、半導体素子の電気的特性を向上させるために必要な金属シリサイド層の形成時に、前記金属シリサイド層の形成のための別途の工程を行わずとも、所望の位置で隣接した導電層の形成時に付随的に形成されうる。本発明による半導体素子の製造方法において、金属シリサイド層は、非晶質シリコンの結晶化による収縮現象の結果として形成されるベーカンシ（ｖａｃａｎｃｙ）内に形成されるので、前記金属シリサイド層の厚みは、前記ベーカンシの幅によって制限され、高度にスケーリングされた超高集積半導体素子に適用するのに適した超薄膜状の非常に微細な金属シリサイド層を形成することが可能である。また、本発明による半導体素子の製造方法では、前記金属シリサイド層を形成するための別途の工程が不要である。すなわち、半導体素子の製造工程に必要な必須工程に伴う熱を利用し、また半導体素子を具現するのに必須的に形成せねばならない導電層の形成時に使われる金属ソースまたは金属前駆体を、前記金属シリサイド層の形成に必要な金属ソースとして利用し、半導体素子の製造工程に必要な必須工程と同時に、付随的に前記金属シリサイド層を形成することになる。
【００２６】
また、本発明による半導体素子の製造方法によれば、単位素子のピッチ（ｐｉｔｃｈ）が微細な寸法に縮小しても、それらの間に金属シリサイド層を形成することが可能である。従って、半導体素子の製造時に、単位素子間の設計マージンを確保しつつ、半導体素子の電気的特性を向上させることによって、製品サイズをさらに小型化することができ、製品のコスト競争力を向上させることができる。
【図面の簡単な説明】
【００２７】
【図１Ａ】本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。
【図１Ｂ】本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。
【図１Ｃ】本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。
【図１Ｄ】本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。
【図１Ｅ】本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。
【図１Ｆ】本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。
【図２Ａ】本発明の思想の典型的な実施形態による、図２Ｅに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。
【図２Ｂ】本発明の思想の典型的な実施形態による、図２Ｅに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。
【図２Ｃ】本発明の思想の典型的な実施形態による、図２Ｅに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。
【図２Ｄ】本発明の思想の典型的な実施形態による、図２Ｅに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。
【図２Ｅ】本発明の思想の典型的な実施形態による、図２Ｅに図示された伝導性プラグを含む半導体素子の製造方法を示す断面図である。
【図３Ａ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｂ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｃ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｄ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｅ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｆ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｇ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｈ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｉ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図３Ｊ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図４Ａ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図４Ｆに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図４Ｂ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図４Ｆに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図４Ｃ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図４Ｆに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図４Ｄ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図４Ｆに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図４Ｅ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図４Ｆに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図４Ｆ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図４Ｆに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図５Ａ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図５Ｃに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図５Ｂ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図５Ｃに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図５Ｃ】本発明の思想の典型的な実施形態による、金属シリサイド層を含む図５Ｃに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図６Ａ】本発明の思想の典型的な実施形態による２段（ｂｉ−ｌｅｖｅｌ）金属シリサイド層を含む図６Ｃに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図６Ｂ】本発明の思想の典型的な実施形態による２段（ｂｉ−ｌｅｖｅｌ）金属シリサイド層を含む図６Ｃに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図６Ｃ】本発明の思想の典型的な実施形態による２段（ｂｉ−ｌｅｖｅｌ）金属シリサイド層を含む図６Ｃに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【図７Ａ】本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。
【図７Ｂ】本発明の思想の典型的な実施形態による半導体素子の製造方法を示す断面図である。
【図８Ａ】本発明の思想の典型的な実施形態による図８Ｆに図示された電界効果トランジスタ（ＦＥＴ）を含む半導体素子の製造方法を示す断面図である。
【図８Ｂ】本発明の思想の典型的な実施形態による図８Ｆに図示された電界効果トランジスタ（ＦＥＴ）を含む半導体素子の製造方法を示す断面図である。
【図８Ｃ】本発明の思想の典型的な実施形態による図８Ｆに図示された電界効果トランジスタ（ＦＥＴ）を含む半導体素子の製造方法を示す断面図である。
【図８Ｄ】本発明の思想の典型的な実施形態による図８Ｆに図示された電界効果トランジスタ（ＦＥＴ）を含む半導体素子の製造方法を示す断面図である。
【図８Ｅ】本発明の思想の典型的な実施形態による図８Ｆに図示された電界効果トランジスタ（ＦＥＴ）を含む半導体素子の製造方法を示す断面図である。
【図８Ｆ】本発明の思想の典型的な実施形態による図８Ｆに図示された電界効果トランジスタ（ＦＥＴ）を含む半導体素子の製造方法を示す断面図である。
【図９】本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ（ＦＥＴ）である。
【図１０】本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ（ＦＥＴ）である。
【図１１】本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ（ＦＥＴ）である。
【図１２】本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ（ＦＥＴ）である。
【図１３】本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ（ＦＥＴ）である。
【図１４】本発明の思想の典型的な実施形態によって製造された電界効果トランジスタ（ＦＥＴ）である。
【図１５Ａ】本発明の思想の典型的な実施形態によるＤＲＡＭメモリ素子のセル領域に係わる平面図である。
【図１５Ｂ】本発明の思想の典型的な実施形態によるＤＲＡＭメモリ素子のコア／周辺領域に係わる平面図である。
【図１５Ｃ】図１５Ａでの１５Ｃ１−１５Ｃ１’切断線及び図１５Ｂでの１５Ｃ２−１５Ｃ２’切断線に沿って切断した断面図である。
【図１６】本発明の思想の典型的な実施形態による、図１５Ａでの１５Ｃ１−１５Ｃ１’切断線及び図１５Ｂでの１５Ｃ２−１５Ｃ２’切断線に沿って切断したＤＲＡＭ素子の断面図である。
【図１７Ａ】本発明の思想の一実施形態によって製造された金属シリサイド層を有するＣＭＯＳイメージセンサに係わるブロック・ダイアグラムである。
【図１７Ｂ】図１７ＡのＣＭＯＳイメージセンサの周辺ロジック領域に形成された、本発明の思想によって製造された金属シリサイド層を含む電界効果トランジスタ（ＦＥＴ）の断面図である。
【図１８】本発明の思想の一実施形態によって製造された金属シリサイドを具備した電界効果トランジスタ（ＦＥＴ）を含むメモリ・モジュールに係わる平面図である。
【図１９】本発明の思想の１つの典型的な実施形態によって製造された金属シリサイド層を具備した電界効果トランジスタ（ＦＥＴ）を含むメモリカード内の不揮発性メモリ素子に係わるブロック・ダイアグラムである。
【図２０】本発明の思想の１つの典型的な実施形態によって製造された金属シリサイド層を具備した半導体素子を含むコンピュータ・システムに係わるブロック・ダイアグラムである。
【発明を実施するための形態】
【００２８】
以下、本発明の技術的思想による実施形態について、添付図面を参照しつつ詳細に説明する。しかし、本発明の技術的思想による実施形態は、さまざまな他の形態に変形され、本発明の範囲が以下で述べる実施形態によって限定されるものであると解釈されることがあってはならない。本発明の技術的思想による実施形態は、当業界で平均的な知識を有した者に、本発明をさらに完全に説明するために提供されるものである。添付図面で、同じ符号は、終始同じ要素を意味する。さらに、添付図面での多様な要素と領域は、概略的に示されている。従って、本発明は、添付図面に図示された相対的な大きさや間隔によって制限されるものではない。
【００２９】
図１Ａないし図１Ｆは、本発明の思想の第１の典型的な実施形態による金属シリサイド層１８０及び導電性プラグ１７０Ａを含む半導体素子の製造方法を示す断面図である。
【００３０】
図１Ａを参照すれば、シリコン基板１００、例えば、一般的な第１導電型の単結晶シリコン基板が提供される。代替実施形態で、半導体基板１００は、非半導体基板（例えば、ＳＯＩ：ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）上に形成されたエピタキシャル成長シリコン層でありうる。第１導電型は、ｐ型またはｎ型でありうる。説明の便宜のために、本開示は、ｐ型半導体基板１００を使用して、例示プロセスを説明する。素子分離膜（トレンチ分離膜、例えば、薄いトレンチ分離膜（ＳＴＩ）、図１５Ｃに図示された１０１０など）が半導体基板１００に、少なくとも１つの活性領域を定義するために、シリコン基板１００に埋め込まれて形成される。本発明の思想の多様な実施形態で、図１Ａないし図１Ｆの断面図に示されたシリコン基板の部分は、シリコン基板１００の活性領域内にある。
【００３１】
図１Ｂを参照すれば、シリコン基板１００の露出された表面の層は、基板１００をプラズマガス１３０、例えば、ＣｘＹｙ（ここで、ｘ及びｙは、１から１０までの整数であり、望ましくは、Ｃ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８及びＣ５Ｆ８）及び／またはＯ２及び／またはＡｒに露出させることによって、非晶質シリコン層１３２に変換される。非晶質シリコン層１３２を形成するために、シリコン層１００が約１，０００ｗａｔｔのバイアスパワーを有するプラズマ装置の反応チャンバ内に配され、プラズマガス１３０がチャンバに供給される。
【００３２】
図１Ｃを参照すれば、第１絶縁層１５０がシリコン基板に形成される。第１絶縁層物質１５０が、図１Ｃに図示された活性領域を覆い、また図１Ｃに図示された活性領域の外部まで拡張する。第１絶縁層１５０は、隣接する分離領域（例えば、トレンチ分離膜（ＳＴＩ）、図１Ｃには図示されていないが、図１５Ｃには図示されている）を覆うように拡張され、このようなオーバーラップが、シリコン基板１００上部の第１絶縁層１５０を支持する基盤を提供する。結晶化されたシリコン層１３２Ａと第１絶縁層１５０とのインターフェースは、隣接した分離領域（図１Ｃには図示されていないが、図１５Ｃに図示されている）と第１絶縁層１５０とのインターフェースとは異なる特性（例えば、異なる接合特性）を有することができる。
【００３３】
第１絶縁層１５０は、複数の層間誘電層（例えば、１５０−１，１５０−２，１５０−３，１５０−４，１５０−５など）及び複数のストレス制御層１５０−６を含むことができる。
【００３４】
第１絶縁層１５０が形成され、ＴＯＳＺ（ｔｏｎｅｎ  ｓｉｌａｚｅｎｅ）のようなポリシラザン（ｐｏｌｙｓｉａｚａｎｅ）型無機ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）、またはフォトレジスト層、またはＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＤＰ−ＣＶＤ（ｈｉｇｈ−ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）酸化膜のような酸化物、または酸化物と窒化物との化合物を含むことができる。
【００３５】
第１絶縁層１５０は、スピンコーティング法によって、非晶質シリコン層１３２に形成されうる。第１絶縁層１５０は、ＢＰＳＧ、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＵＳＧ、ＳＯＧ、ＦＯＸ、ＴＥＯＳ、ＰＥ−ＴＥＯＳ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）、ＨＤＰ−ＣＶＤ酸化膜のようなシリコン酸化膜からなる絶縁層を含むことができる。第１絶縁層１５０は、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程、ＬＰＣＶＤ（ｌｏｗ−ｐｒｅｓｓｕｒｅ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程、ＰＥＣＶＤ（ｐｌａｓｍａ−ｅｎｈａｎｃｅｄ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程、ＨＤＰ−ＣＶＤ（ｈｉｇｈ−ｄｅｎｓｉｔｙ  ｐｌａｓｍａ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）工程などによって形成されうる。第１絶縁層１５０は、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）工程で平坦化されうる。
【００３６】
第１熱処理は、第１絶縁層１５０を形成するために、第１絶縁層物質を処理するべく、一般的に必要である。第１熱処理は、約６００℃ないし８００℃の高温で適用されうる。第１絶縁層１５０を形成するために、約６００℃ないし８００℃の高温で、熱処理が適用される間、非晶質シリコン層１３２が、結晶化されたシリコン層１３２Ａを形成するために結晶化されうる。
【００３７】
非晶質シリコン層１３２の結晶化の間、近接分離領域は収縮しない一方、結晶化されたシリコン層１３２Ａが体積収縮するために、第１絶縁層１５０の分離及び宙浮き（ｓｕｓｐｅｎｓｉｏｎ）に起因し、水平（ｐｌａｎａｒ）ベーカンシ１６０が、図１Ｃに図示された活性領域の上部に形成される。結晶化されたシリコン層１３２Ａ及び第１絶縁層１５０間のインターフェースに沿って形成されたベーカンシ１６０は、約１Åから１００Åまでの均一高さＨＶ１を有する。
【００３８】
図１Ｄを参照すれば、第１絶縁層１５０の一部を除去し、ベーカンシ１６０と連結される垂直孔、すなわち、図１Ｃに図示された活性領域上部の第１絶縁層１５０を貫通するコンタクトホール１５０Ｈを形成するために、エッチング工程が行われる。コンタクトホール１５０Ｈは、基板１００を露出させる。コンタクトホール１５０Ｈの底の、基板１００の結晶化されたシリコン層１３２Ａの部分は、コンタクトホール１５０Ｈを形成するために第１絶縁層１５０を除去する間、除去されてよく除去されなくてもよい。
【００３９】
図１Ｅを参照すれば、金属含有層１７０は、ＰＶＥ、ＣＶＤまたはＡＬＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）を利用し、コンタクトホール１５０Ｈ内と、第１絶縁層１５０上とに形成される。金属含有層１７０は、コンタクトホール１５０Ｈ内にコンタクト・プラグ１７０Ａ（図１Ｆ）を形成する。また、金属含有層１７０を形成する物質は、ベーカンシ１６０を満たす。金属含有層１７０は、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、チタン／窒化チタン、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ハフニウム（Ｈｆ）、プラチナ（Ｐｔ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、チタン／窒化チタン、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）など及びそれらの組合せのような障壁金属層１７２と、タングステン（Ｗ）のような導電性金属層１７４とを含むことができる。本実施形態で、障壁金属層１７２と金属シリサイド層１８０とがほぼ同一時に形成され、金属シリサイド層１８０は、障壁金属層と同じ成分物質、例えば、Ｔｉを有する。
【００４０】
Ｔｉ／ＴｉＮからなる障壁金属層１７２を形成するために、ＡＬＤまたはＣＶＤを利用するとき、チタンソースガスとして、ＴｉＣｌ４ガスが垂直孔（１５０Ｈ）に供給され、ＴｉＣｌ４の一部が障壁金属層を形成し、ＴｉＣｌ４の他の一部は水平（ｐｌａｎａｒ）ベーカンシ１６０内に流れる。ＴｉＣｌ４ガスは、障壁金属層１７２を形成するための同一工程温度である約４００℃ないし６００℃の温度で、結晶化されたシリコン層１３２Ａと反応する。結晶化されたシリコン層１３２ＡとＴｉＣｌ４ガスとの反応は、金属シリサイド層１８０、例えば、ＴｉＳｉ２を形成する。
【００４１】
ＰＶＤ法を利用してＴｉ／ＴｉＮを形成するために、ＴｉターゲットがＴｉ／ＴｉＮ障壁金属層１７２を形成するために使われうる。ＰＶＤの間、スパッタリングによってＴｉターゲットから分離されたＴｉパーティクルの一部が金属障壁層１７２を形成し、Ｔｉパーティクルの他の一部が平面（ｐｌａｎａｒ）ベーカンシ１６０の内部に流れる。平面（ｐｌａｎａｒ）ベーカンシ１６０内のＴｉパーティクルは、金属シリサイド層（ＴｉＳｉ２）１８０を形成するために、障壁金属層１７２形成のための同一工程温度である約４００℃ないし８００℃の温度で、結晶化されたシリコン層１３２Ａと反応する。
【００４２】
従って、平面（ｐｌａｎａｒ）ベーカンシ１６０内部に流れた金属含有層１７０の障壁金属層１７２を形成する物質は、約５Åないし１００Åまでの厚みを有する金属シリサイド層１８０を形成するために、第１絶縁層１５０の下部で結晶化されたシリコン層１３２Ａの表面と結合する。例えば、金属障壁層１７２としてＴｉ／ＴｉＮを利用する場合に、結果として得られる金属シリサイド層１８０は、チタンシリサイド（ＴｉＳｉ２）を含む。結果として得られる金属シリサイド層１８０の厚みは、平面（ｐｌａｎａｒ）ベーカンシ１６０の１Åから１００Åまでの高さＨＶ１によって制限されて調節される。
【００４３】
本発明の思想の多様な代替実施形態で、金属含有層１７０は、Ｔｉ、ＴｉＮ、Ｃｏ、Ｎｉ、Ｈｆ、Ｐｔ、またはＷのうち一つなど、ただ一つの単一金属からなってもよい。このような場合に、単一金属層は、金属シリサイド層１８０を形成するために、第１絶縁層１５０下部の結晶化されたシリコン層１３２Ａと反応する。従って、金属シリサイド層は、垂直孔（１５０Ｈ）の底部分に隣接し、下部の結晶化されたシリコン層１３２Ａから形成される。
【００４４】
図１Ｆを参照すれば、コンタクトホール１５０Ｈ外部の第１絶縁層１５０上に形成された金属含有層１７０の平面の残りを除去することによる除去工程が金属層上で行われ、導電型プラグ１７０Ａが形成される。金属含有層１７０の平面の残りは、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）、または第１絶縁層１５０の上面がさらに露出されるまでエッチバック（ｅｔｃｈ  ｂａｃｋ）するなどの平坦化工程を利用して除去されうる。
【００４５】
次に、ポリシリコン層が絶縁層上に蒸着される。絶縁層及びポリシリコンの一部は、半導体基板１００の活性領域上にポリシリコンのゲート電極とゲート絶縁層とを形成するために、フォトリソグラフィ工程によって除去される。
【００４６】
図１５Ｃは、本発明の思想の実施形態によって（例えば、図１Ａから図１Ｆまでの方法によって）形成された金属シリサイド層１８０を含んだＤＲＡＭのメモリセル領域とコア／周辺領域との断面図を示している。図１５Ｃを参照すれば、切断線１５Ｃ１−１５Ｃ１’は、図１５Ａに図示されたＤＲＡＭ素子のメモリセル領域の断面図であり、切断線１５Ｃ２−１５Ｃ２’は、図１５ＢのＤＲＡＭ素子のコア／周辺領域の断面図である。
【００４７】
メモリセル領域で、コンタクト・プラグ１７０Ａ及び金属シリサイド層１８０は、メモリセル・トランジスタ１０２０のＳ／Ｄ領域１０３２と、電気的コンタクトを作る。周辺／コア領域で、コンタクト・プラグ１７０Ａ及び金属−シリサイド層１８０は、低電圧（ＬＶ）トランジスタ１０５０及び／または高電圧（ＨＶ）トランジスタ１０５０のゲート電極のＳ／Ｄ領域に形成される。金属シリサイド層１８０は、各トランジスタのＳ／Ｄ領域上に、コンタクト・プラグ１７０Ａを覆い包みつつ形成される。図１Ａから１Ｆまでで図示された第１絶縁層１５０は、層間誘電層１５０−１，１５０−２，１５０−３に対応し、セル領域では、単に図１５Ｃに図示されたストレス制御層１５０−６に対応する。図１５Ｃに図示されているように、第１絶縁層１５０，１５０−１，１５０−２，１５０−３及び１５０−６は、トランジスタのＳ／Ｄ領域１０３２，１０３４の上部、及びトランジスタのＳ／Ｄ領域１０３２，１０３４の外部に形成される。図１５Ｃに図示されているように、第１絶縁層１５０，１５０−１，１５０−２，１５０−３及び１５０−６は、トランジスタのゲート領域１０３２，１０３４の上部、及びシリコン基板１００の活性領域３０２Ａ、３０２Ｂを取り囲むトレンチ分離膜１００の上部に拡張する。
【００４８】
図２Ａないし図２Ｅは、本発明の思想の他の典型的な実施形態による、図２Ｅに図示された金属シリサイド層１８０を含む半導体素子の製造方法を示す断面図である。本典型的な実施形態で、図１Ａないし図１Ｄに説明される段階は、垂直孔（コンタクトホール）及び図１Ｄ及び図２Ａで図示された平面ベーカンシを獲得するためにまず行われる。
【００４９】
図２Ａを参照すれば、コンタクトホール１５０Ｈとベーカンシ１６０とを形成した後、ベーカンシ１６０が空き状態に維持される間、金属ライナ２５２及びキャッピング層２５４が、垂直孔（１５０Ｈ）内と第１絶縁層１５０上とにコンフォーマルに形成される。金属ライナ２５２は、Ｃｏ、Ｎｉ、Ｈｆ、Ｐｔ、ＷまたはＴｉのうち、一つまたはそれ以上を含むことができる。キャッピング層２５４はＴｉＮを含むことができ、金属ライナ２５２が、シリサイデーション（ｓｉｌｉｃｉｄａｔｉｏｎ）反応のための熱処理の間に酸化されることを防止するために形成される。
【００５０】
ＰＶＤ、ＣＶＤ、ＭＯＣＶＤ、ＡＬＤまたは無電解メッキ法を使用し、金属ライナ２５２を形成する間、コンタクトホール１５０Ｈに供給された金属ソースの一部が、金属ライナ２５２を形成するために使われ、金属ソースの他の一部が、平面ベーカンシ１６０の内部に流れる。
【００５１】
図２Ｂを参照すれば、第１金属シリサイド層２６０が、金属ライナ２５２と結晶化されたシリコン層１３２Ａとが反応することによって、垂直孔（１５０Ｈ）の底部分近くに形成され、第２金属シリサイド層１８０は、平面ベーカンシ内に入った同一金属ソースが、結晶化されたシリコン層１３２Ａと反応することによって形成される。第１金属シリサイド層２６０及び第２金属シリサイド層１８０は、ＲＴＡ（ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌｉｎｇ）によって形成される。Ｃｏが金属ライナとして使われた場合に、ＲＴＡ工程は、約４００℃から６００℃の温度で行われる。Ｎｉが金属ライナとして使われた場合に、ＲＴＡ工程は、約２５０℃から３５０℃の温度で行われる。
【００５２】
図２Ｃを参照すれば、金属ライナ２５２及びキャッピング層２５４の未反応部分が除去される。さらなる熱処理が、約７００℃から１，１００℃の温度で、結果として得られる構造物に依存してさらに行われる。
【００５３】
図２Ｄを参照すれば、前述の実施形態のように、障壁金属層１７２及び導電性金属層１７４を含む金属含有層１７０が、第１絶縁層上１５０と、垂直孔（コンタクトホール）１５０Ｈ内とに形成される。
【００５４】
図２Ｅを参照すれば、図１Ｆでのように、第１絶縁層１５０の上面が露出されるまで、ＣＭＰまたはエッチバックを利用して金属含有層１７０を除去することによって、導電性プラグ１７０Ａが、垂直孔（コンタクトホール）１５０Ｈ内に残りつつ形成される。
【００５５】
本実施形態で、第１金属シリサイド層２６０は、第１金属シリサイド層１８０の一部として形成されうる。また、金属シリサイド層１８０，２６０のソース金属は、障壁金属層１７２と異なる成分物質でありうる。
【００５６】
図３Ａないし図３Ｊは、本発明の思想のさらに他の典型的な実施形態による、金属シリサイド層１８０を含む図３Ｊに図示された電界効果トランジスタ（ＦＥＴ）を製造する方法を示す断面図である。
【００５７】
図３Ａを参照すれば、第１導電型のシリコン基板１００、例えば、一般的な単結晶シリコン基板、またはエピタキシャル成長シリコン基板が提供される。ゲート誘電層３１２、第１ゲート導電層３１４、第２ゲート導電層３１６及びキャッピング絶縁層３１８が、順次に基板１００の活性領域上に蒸着され、それによって、ゲートスタック構造３１０が形成される。活性領域３０２は、メモリ素子のメモリセル・アレイ領域または周辺回路領域に存在しうる。
【００５８】
第１ゲート導電層３１４及び第２ゲート導電層３１６は、ＦＥＴのゲート電極を構成する。第１ゲート導電層３１４は、ドーピングされたポリシリコンから形成されうる。第２ゲート導電層３１６は、金属シリサイド（例えば、ＷＳｉ２）または金属から形成されうる。キャッピング絶縁層３１８は、シリコン窒化物から形成されうる。
【００５９】
図３Ｂを参照すれば、ゲートスタック３１０上に、絶縁層をコンフォーマルに形成し、絶縁層をエッチングし、ＦＥＴのゲートスタック３１０の側壁にだけ絶縁層を残すことによって、オフセット絶縁層３２０が、ゲートスタック３１０の側壁に形成される。オフセット絶縁層３２０は、非導電性物質、例えば、シリコン窒化物（ＳｉＮ）から形成されうる。
【００６０】
低濃度ドーピング・ドレイン（ＬＤＤ：ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）ジャンクション領域３２２が、ゲートスタック３１０とオフセット絶縁層３２０とをイオン注入マスクとして利用し、ＦＥＴのゲートスタック３１０の両側面に隣接する活性領域３０２に形成される。
【００６１】
図３Ｃを参照すれば、スペーサ絶縁層３３０が、ＦＥＴのゲートスタック３１０及び活性領域３０２上にコンフォーマルに形成される。スペーサ絶縁層３３０は、ＳｉＯ２またはＳｉＮまたはそれらの組合せによって形成されうる。例えば、スペーサ絶縁層は、ＳｉＮから形成された第１絶縁層３３２、及びＳｉＯ２から形成された第２絶縁層３３４を含むことができる。ＬＤＤジャンクション領域３２２は、ＦＥＴのゲートスタック３１０に形成されたスペーサ絶縁層３３０の下に拡張する。
【００６２】
図３Ｄを参照すれば、絶縁スペーサ３３０Ａは、基板１００，３０２の上面が露出されるまで、プラズマガス３３５を利用して、スペーサ絶縁層３３０をエッチングすることによって、オフセット絶縁層３２０を覆う形態に設けられる。
【００６３】
図３Ｄを参照すれば、次に、プラズマガス３３５によって、約１０Åから１５０Åまでの深さＤＡの、基板１００，３０２内に、非晶質シリコン層３３６が形成される。プラズマガス３３５は、例えば、ＣｘＦｙ（ここで、１から１０までの整数であり、望ましくは、Ｃ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８またはＣ５Ｆ８）及び／またはＯ２及び／またはＡｒでありうる。
【００６４】
ＦＥＴのゲートスタック３１０の絶縁スペーサ３３０Ａ下のＬＤＤジャンクション領域３２２の一部は、非晶質シリコンに変換されない。
【００６５】
図３Ｅを参照すれば、ＦＥＴのゲートスタック３１０及び絶縁スペーサ３３０Ａをマスクとして利用し、不純物イオン３４５、例えばｐ型またはｎ型不純物が、基板１００のソース／ドレイン領域の非晶質シリコン層３３６の下部に注入される。
【００６６】
図３Ｆを参照すれば、５０ｎｍないし１５０ｎｍ厚を有するストレス制御層１５０−６（望ましくは、ＳｉＮを含む）が、ＦＥＴのゲートスタック３１０及び活性領域３０２上に、６００℃以下（望ましくは、２００℃ないし４００℃）の低温ＰＥＣＶＤを介して、コンフォーマルに形成される。ストレス制御層１５０−６は、以下の工程で、層間絶縁層（例えば、１５０−４）をエッチングする間に、エッチング阻止層として使われうる。
【００６７】
ＦＥＴがｎ型ドーピングされた活性領域３０２に形成されたＮＭＯＳトランジスタである実施形態で、引っ張りストレスにより電子移動度を上昇させて電流特性を向上させるために、ストレス制御層１５０−６は、チャネル領域（Ｃ）に引っ張りストレスを加える層を含む（このような引っ張り力を誘導する層は、ＳｉＮで水素成分を除去するＵＶ処理によって形成されうる）。
【００６８】
ＦＥＴがｐ型ドーピングされた活性領域３０２に形成されたＰＭＯＳトランジスタである実施形態で、圧縮ストレスによりホール移動度を上昇させて電流特性を向上させるために、ストレス制御層１５０−６は、チャネル領域（Ｃ）に圧縮ストレスを加える層を含む。
【００６９】
ストレス制御層１５０−６は、次の工程での非晶質シリコン層３３６の結晶化の間に、非晶質シリコン層３３６とストレス制御層１５０−６との間でのインターフェース反応を防止する（接合を減らす）。ストレス制御層１５０−６は、非晶質シリコン層３３６の結晶化の間、結晶化されたシリコン層３３６Ａをストレス制御層１５０−６から容易に分離させ、水平（ｐｌａｎａｒ）ベーカンシ１６０の形成を容易にする。
【００７０】
図３Ｇを参照すれば、層間誘電層１５０−４が、６００℃から８００℃までの高温で、ストレス制御層１５０−６上に形成される。層間誘電層１５０−４は、第１実施形態の第１絶縁層１５０と同一に形成されうる。
【００７１】
６００℃から８００℃までの高温は、非晶質シリコン層３３６を、結晶化されたシリコン層３３６Ａに変換させ、同時に、約１Åから１００Åまでの厚みＨＶ２を有するベーカンシ１６０を形成する。熱またはさらなる熱処理工程により注入された不純物イオン３４５が活性化（ｄｉｓｔｒｉｂｕｔｉｎｇ）することによって、ゲートスタック３１０の両側面に隣接する基板１００内にソース／ドレイン領域３６２が形成される。
【００７２】
図３Ｈを参照すれば、図１Ｄでのように、垂直孔（コンタクトホール）１５０Ｈが、層間誘電層１５０−４及びストレス制御層１５０−６をエッチングすることによって、水平（ｐｌａｎａｒ）ベーカンシ１６０に連結するように形成される。垂直孔（１５０Ｈ）は、ホール型またはライン型の形態を有することができる。結晶化されたシリコン層３３６Ａの一部は、層間誘電層１５０−４のエッチングによって、除去されてよく除去されなくてもよい。
【００７３】
コンタクト・プラグ・イオン注入領域３６４が、ソース／ドレイン領域３６２のために使われた不純物イオン３４５と同じ導電型の不純物イオンのイオン注入によって、孔（１５０Ｈ）の露出された基板１００の一部に形成される。注入された不純物イオンは、約１，１００℃の高温で、例えば、ＲＴＡを利用して活性化され（ｄｉｓｔｒｉｂｕｔｅｄ）うる。
【００７４】
図３Ｉを参照すれば、図１Ｅでのように、障壁金属層１７２及び導電層１７４を含む金属含有層１７０が、コンタクトホール１５０Ｈ内に形成され、同時に、約５Åから１００Åまで、望ましくは、５０Åから７０Åまでの厚みＴＨ２を有する、ベーカンシ内の金属シリサイド層１８０を形成する。金属含有層１７０は、Ｔｉ、ＴｉＮ、Ｃｏ、Ｎｉ、Ｈｆ、Ｐｔ、Ｗのような単一金属を含む。このような場合に、単一金属は、金属シリサイド層１８０を形成するために、結晶化されたシリコン層１３２Ａと反応する。
【００７５】
図３Ｊを参照すれば、図１Ｆでのように、導電性プラグ１７０が、層間誘電層１５０−４の上面が露出されるまで、ＣＭＰまたはエッチバックを利用し、金属含有層１７０を除去することによって形成されうる。それによって、ＦＥＴが完成され、層間絶縁層１５０−４の上面上に、または上部に形成されたパターニングされた金属化層を介して、他の素子要素と互いに連結されるように準備される。
【００７６】
図４Ａないし図４Ｆは本発明の思想の典型的な実施形態による金属シリサイド層１８０を含む、図４Ｆに図示されたＦＥＴを製造する方法を示す断面図である。
【００７７】
図４Ａを参照すれば、図３Ａ及び図３Ｂでのように、ゲートスタック３１０及びオフセット絶縁層３２０が、基板１００上の第１導電型または第２導電型を有する活性領域３０２上に形成される。
【００７８】
図４Ａを参照すれば、図３Ａに図示された実施形態と異なり、オフセット絶縁層３２０が基板上のＦＥＴゲートスタック３１０の側壁上に形成された後、ただしスペーサ絶縁層３３０及び絶縁スペーサ３３０Ａが形成される前に、第１非晶質シリコン層４２２が形成される。第１非晶質シリコン層４２２は、図３Ｄでのように、プラズマガス４２０を利用することによって形成されうる。
【００７９】
図４Ｂを参照すれば、ＬＤＤジャンクション領域３２２が、イオン注入マスクとしてゲートスタック３１０及びオフセット絶縁層３２０を利用して、イオン注入によって、ＦＥＴゲートスタック構造３１０の両側面に隣接して基板内に形成される。
【００８０】
図４Ｃを参照すれば、図３Ｆでのように、第１ストレス制御層３３２が、ＦＥＴゲートスタック構造体３１０上に、そしてＦＥＴゲートスタック構造体３１０の両側面に隣接して、第１非晶質シリコン層４２２の一部上部に形成される。スペーサ絶縁層３３４、例えば、ＳｉＯ２が第１ストレス制御層３３２上に形成される。
【００８１】
図４Ｄを参照すれば、第１制御層３３２の一部及びスペーサ絶縁層３３４の水平部分は、スペーサ絶縁層３３４及び第１ストレス制御層３３２をエッチングすることによって、除去される。第１非晶質シリコン層４２２上に形成され、スペーサ絶縁層３３４の垂直部分と重なる、第１ストレス制御層３３２の水平部分はそのまま残る。
【００８２】
図４Ｄを参照すれば、約１０Åから１５０Åまでの厚みＤＡを有する第２非晶質シリコン層４３６が、スペーサ絶縁層３３４をマスクとして使用し、図３Ｄのプラズマガス３３５と同じであってよいプラズマガス３５５を使用して形成される。第２非晶質シリコン層４３６は、第１非晶質シリコン層４２２より深い深さを有する。
【００８３】
図４Ｅを参照すれば、図３Ｅないし図３Ｇでのように、注入イオン３５５を介したＳ／Ｄ領域３６２、（第２）ストレス制御層１５０−６及び層間誘電層１５０−４が順次に形成される。それによって、結晶化されたシリコン層４３６Ａ、ＨＶ３の厚みを有する水平（ｐｌａｎａｒ）ベーカンシ１６０及びソース／ドレイン領域３６２が形成される。水平（ｐｌａｎａｒ）ベーカンシ１６０は、第１ストレス制御層３３２及びスペーサ絶縁層３３４の残った部分下に残っている、ＬＤＤジャンクション領域３２２からの拡張部分（ｅｘｔｅｎｓｉｏｎ）上部に拡張する。
【００８４】
図４Ｆを参照すれば、図３Ｈないし図３Ｊでのように、層間絶縁層１５０−４、コンタクト・プラグ・イオン注入領域３６４、水平（ｐｌａｎａｒ）ベーカンシ内に充填された金属シリサイド層１８０、導電性プラグ１７０Ａが形成される。金属シリサイド層１８０は、第１ストレス制御層３３２及びスペーサ絶縁層３３４の残った部分下に残っている、ＬＤＤジャンクション領域３２２からの拡張部分（ｅｘｔｅｎｓｉｏｎ）内に拡張する。金属シリサイド層１８０は、結晶化されたシリコン層４３６Ａと第１ストレス制御層及び第２ストレス制御層３３２，１５０−６とに挟まれる。それによって、ＦＥＴが完成され、層間絶縁層１５０−４の上面上に、または上部に形成されたパターニングされた金属化層を介して他の素子要素と互いに連結されるように準備される。
【００８５】
図５Ａないし図５Ｃは、本発明の思想の典型的な実施形態による、図５Ｃに図示されたＦＥＴを製造する方法を示す断面図である。図５ＣのＦＥＴで、金属シリサイド層１８０は、ＬＤＤジャンクション領域３２２の残った拡張領域の上面より低い位置（ｌｅｖｅｌ）に形成される。
【００８６】
図５Ａを参照すれば、図３Ａないし図３Ｄでのように、ＦＥＴゲートスタック３１０には、オフセット絶縁層３２０、ＬＤＤジャンクション領域３２２及びスペーサ絶縁層３３０（ＳｉＮ（３３２）及びＳｉＯ２（３３４）を含む）及び絶縁スペーサ３３０Ａが形成される。絶縁スペーサ３３０Ａは、スペーサ絶縁層３３０に対してエッチバックを行うことによって形成される。次に、（例えば、同じ）エッチバック工程を利用し、基板１００を本来の表面下の所定深さＤＳまでエッチングすることによって、リセス表面３００Ｒが形成される。非晶質シリコン層３３６は、望ましくは１０Åから１５０Åまでの厚みにリセスされた表面３００Ｒから、所定深さＤＢ（望ましくは、１０Åないし１５０Å）に形成される。
【００８７】
図５Ｂを参照すれば、図３Ｅないし図３Ｆでのように、不純物イオン３４５がドーピングされたＳ／Ｄ領域を形成するために注入され、ストレス制御層１５０−６が形成される。
【００８８】
図５Ｂでのチャネル領域Ｃとストレス制御層１５０−６との間の距離は、図３Ｆでのチャネル領域Ｃとストレス制御層１５０−６との間の距離よりさらに短い。それによって、図５ＣのＦＥＴで、チャネル領域Ｃのキャリア（電子またはホール）移動度は上昇する。非晶質シリコン層３３６のリセス表面に起因し、Ｓ／Ｄ領域３６２及びＦＥＴのゲートスタック３１０間の距離は増大し、それによって、トランジスタのショート・チャネル効果を減少させることができる。
【００８９】
図５Ｃを参照すれば、層間誘電層１５０−４、コンタクト・プラグ・イオン注入領域３６４、ベーカンシ内に充填される金属シリサイド層１８０及び導電性プラグ１７０Ａが、図３Ｇないし図３Ｊでのように形成される。金属シリサイド層１８０は、ＬＤＤジャンクション領域３２２の残った拡張部分の上面よりさらに低い位置に形成される。
【００９０】
図６Ａないし図６Ｃは、本発明の思想のさらに他の典型的な実施形態による２段（ｂｉ−ｌｅｖｅｌ）金属シリサイド層４８０を含む、図６Ｃに図示されたＦＥＴを製造する方法を示す断面図である。図６ＣのＦＥＴで、金属シリサイド層４８０の第１（下部）部分１８０は、ＬＤＤジャンクション領域３２２の残った拡張部分の上面よりさらに低い位置に形成され、金属シリサイド層４８０の第２（上部）部分１８０は、拡張部分の上部部分の内部に拡張する。
【００９１】
図６Ａを参照すれば、図４Ａないし図４Ｄでのように、ゲートスタック３１０、オフセット絶縁層３２０、第１非晶質シリコン層４２２、ＬＤＤジャンクション領域３２２、第１ストレス制御回路３３２及びスペーサ絶縁層３３４が形成される。次に、絶縁スペーサ３３０Ａが、スペーサ絶縁層３３４と第１ストレス制御層３３２とをエッチバックすることによって形成される。次に、リセスされた表面３００Ｒがエッチバック・プロセスを利用して、基板１００の表面から所定深さＤＳ２までエッチングして形成され、第２非晶質シリコン層４３６が、リセスされた表面３００Ｒから、所定深さＤＢ２、望ましくは１０Åから１５０Å、まで形成される。
【００９２】
図６Ｂを参照すれば、図４Ｅでのように、不純物イオン３４５が、Ｓ／Ｄ領域３６２を形成するために注入され、（第２）ストレス制御層１５０−６が形成される。
【００９３】
図６Ｃで、チャネル領域Ｃとストレス制御層１５０−６との間の距離は、図４Ｅでのチャネル領域Ｃとストレス制御層１５０−６との間の距離よりさらに短く、それによって、チャネル領域Ｃで、キャリア移動度を上昇させることができる。リセスされた表面３００Ｒにより、Ｓ／Ｄ領域３６２とＦＥＴのゲートスタック３１０との間の距離が増大し、従って、図６Ｃのトランジスタでのショート・チャネル効果を減少させることができる。
【００９４】
図６Ｃを参照すれば、層間誘電層１５０−４、コンタクト・プラグ・イオン注入領域３６４及び導電性プラグ１７０Ａが、図３Ｇないし図３Ｊそして図４Ｅないし図４Ｆでのように形成される。金属シリサイド層４８０は、第１ストレス制御層及び第２ストレス制御層３３２，１５０−６の下部面に一致するベーカンシに充填される。
【００９５】
図７Ａ及び図７Ｂは、本発明の思想の典型的な実施形態による２段金属シリサイド層４８０を含む、図７Ｂに図示されたＦＥＴを製造する方法を示す断面図である。
【００９６】
図７Ａを参照すれば、図７Ａでの中間構造体は、第１ストレス制御層４３２及びスペーサ絶縁層４３４を含む絶縁層スペーサ３３０Ａを形成した後、そして第２非晶質シリコン層４３６を形成した後、スペーサ絶縁層４３４が第１ストレス制御層４３２の側壁を露出するために、完全に除去されるという点を除いては、第６実施形態の図６Ｂのそれと類似している。次に、（第２）ストレス制御層１５０−６は、結果として得られる構造に形成される。
【００９７】
図７Ａを参照すれば、図６Ｃと同一に、層間誘電層１５０−４、コンタクト・プラグ・イオン注入領域３６４及び導電性プラグ１７０Ａが、図３Ｇないし図３Ｊそして図４Ｅないし図４Ｆでのように形成される。２段金属シリサイド層４８０，１８０が、第１ストレス制御層及び第２ストレス制御層４３２，１５０−６の下部表面に一致するベーカンシに充填される。
【００９８】
金属シリサイド層４８０は、拡張部分３２２の上面より低い位置に形成され、拡張部分３２２の上部一部内部に拡張する。
【００９９】
図７ＢのＦＥＴのチャネル領域Ｃでのキャリア移動度は、第１ストレス制御層及び第２ストレス制御層４３２，１５０−６間にいかなる層も存在しないことによって、さらに上昇する。
【０１００】
図８Ａないし図８Ｆは、本発明の思想の典型的な実施形態による２段金属シリサイド層（金属シリサイド層４８０を含む図８Ｆに図示されたＦＥＴ）を製造する方法を示す断面図である。
【０１０１】
図８Ａを参照すれば、図８Ａに図示された中間構造体は、図６Ａの中間構造体と同一であり、同一方法で製造される。ＦＥＴのゲートスタック３１０、オフセット絶縁層３２０、第１非晶質シリコン層４２２が、図４Ａに例示されたように形成され、その後、ＬＤＤジャンクション領域３２２が、図４Ｂに例示されたように形成され、次に、スペーサ絶縁層３３０（ＳｉＮ（３３２）及びＳｉＯ２（３３４）を含む）が、図３Ｃに例示されたように形成される。
【０１０２】
図８Ｂを参照すれば、図８Ｂに図示された中間構造体は、図６Ａに図示された中間構造体と同一である。絶縁スペーサ３３０Ａは、図３Ｄで例示されたように形成され、リセスされた表面３００Ｒは、図５Ａと同じように、ＤＳ３の深さに形成され、第２非晶質シリコン層４３６が、図６Ａと同じように、約１０Åで１５０Åまでの深さＤＢ３に形成される。
【０１０３】
図８Ｃを参照すれば、図３Ｅでのように、不純物イオン３４５が、ゲートスタック３１０、オフセット絶縁層３２０及び絶縁スペーサ３３０Ａをイオン注入マスクとして利用し、基板１００内のＳ／Ｄ領域を形成するために注入される。
【０１０４】
図８Ｄを参照すれば、絶縁スペーサ３３０Ａが、オフセット絶縁層３２０の側壁及び第１非晶質シリコン層４２２の上面を露出させるために、完全に除去される。
【０１０５】
図８Ｅを参照すれば、第１ストレス制御層１５０−６Ａ及び第２ストレス制御層１５０−６Ｂを含む複数のストレス制御層８５０、が第１非晶質シリコン層４２２及び第２非晶質シリコン層４３６を覆うように形成される。第１ストレス制御層１５０−６Ａ及び第２ストレス制御層１５０−６Ｂは、互いに同じ物質または異なる物質を有することができる。例えば、二つとも図６Ｂの第２ストレス制御層１５０−６と同じＳｉＮから形成されうる。
【０１０６】
図８Ｆを参照すれば、金属シリサイド層４８０の第１（下部）部分は、ＬＤＤジャンクション領域３２２の残った拡張部分の上面より低い位置に形成され、金属シリサイド層４８０の第２（上部）部分は、拡張部分の上部部分の内部に拡張する。２段金属シリサイド層４８０は、図６Ｃでのように、第１ストレス制御層１５０−６Ａの下部表面に一致するベーカンシ内部に充填される。
【０１０７】
図８ＦのＦＥＴのチャネル領域Ｃでのキャリア移動度は、第１ストレス制御層１５０−６Ａ及び第２ストレス制御層１５０−６Ｂ間にいかなる層も存在しないことによって、さらに上昇する。
【０１０８】
図９は、本発明の思想の典型的な実施形態によって製造されたＦＥＴである。図９のＦＥＴで、第１導電シリサイド層２６０は、図２Ｅでのように、垂直導電性プラグ１７０Ａの底の下部に形成され、（第２）水平（ｐｌａｎａｒ）金属シリサイド層１８０は、図３Ｊでのように、ＦＥＴのゲートスタック３１０に形成された絶縁スペーサ３３０Ａのすぐ下に拡張し、ＬＤＤジャンクション領域３２２と隣接する。
【０１０９】
図１０は、本発明の思想の典型的な実施形態によって製造されたＦＥＴである。図１０のＦＥＴで、第１金属シリサイド層２６０は、図２Ｅでのように、垂直導電性プラグ１７０Ａの底に形成され、（第２）水平（ｐｌａｎａｒ）金属シリサイド層１８０は、図４Ｆでのように、ＦＥＴのゲートスタック３１０に形成された絶縁スペーサ３３０Ａのすぐ下に拡張し、ＬＤＤジャンクション領域３２２内部に拡張する。
【０１１０】
図１１は、本発明の思想の典型的な実施形態によって製造されたＦＥＴである。図１１のＦＥＴで、第１金属シリサイド層２６０は、図２Ｅでのように、垂直導電性プラグ１７０Ａの底に形成され、（第２）水平（ｐｌａｎａｒ）金属シリサイド層１８０は、図５Ｃでのように、ＦＥＴのゲートスタック３１０下部に拡張しない。
【０１１１】
図１２は、本発明の思想の典型的な実施形態によって製造されたＦＥＴである。図１２のＦＥＴで、第１金属シリサイド層２６０は、図２Ｅでのように、垂直導電性プラグ１７０Ａの底に形成され、２段金属シリサイド層４８０は、図６Ｃでのように形成される。
【０１１２】
図１３は、本発明の思想の典型的な実施形態によって製造されたＦＥＴである。図１３のＦＥＴで、第１金属シリサイド層２６０は、２段金属シリサイド層４８０を含む図７Ｂの構造内で、図２Ｅでのように垂直導電性プラグ１７０Ａの底に形成される。
【０１１３】
図１４は、本発明の思想の典型的な実施形態によって製造されたＦＥＴである。図１４のＦＥＴで、第１金属シリサイド層２６０は、２段金属シリサイド層４８０を含む図８Ｆの構造内に形成された、図２Ｅでのような垂直導電性プラグ１７０Ａの底に形成される。
【０１１４】
図１５Ａは、本発明の思想の典型的な実施形態によるＤＲＡＭメモリ素子のセル領域に係わる平面図である。図１５Ｂは、図１５ＡのＤＲＡＭ素子のコア／周辺領域に係わる平面図である。図１５Ｃは、図１５Ａでの切断線１５Ｃ１−１５Ｃ１’及び図１５Ｂでの切断線１５Ｃ２−１５Ｃ２’に沿って切断した断面図である。
【０１１５】
ＤＲＡＭ素子はそれぞれ水平（ｐｌａｎａｒ）金属シリサイド層１８０を具備した複数のＦＥＴを含む。ＦＥＴのそれぞれは、図１ないし図１４で図示されたようなスタック型トランジスタであるか、または代替的な実施形態におけるＲＣＡＴ（ｒｅｃｅｓｓ  ｃｈａｎｎｅｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）でありうる。メモリセル領域で、ＤＲＡＭ素子は、図１５Ｃで図示されているように、ＤＲＡＭメモリで使われるＦＥＴのゲート電極として機能するワードライン１０２０と、誘電層１５０−３，１５０−２，１５０−１内に形成された直接コンタクト（ＤＣ：ｄｉｒｅｃｔ  ｃｏｎｔａｃｔｓ）１０２６を介して、自己整列コンタクト（ＳＡＣ：ｓｅｌｆ  ａｌｉｇｎ  ｃｏｎｔａｃｔｓ）１０２４に電気的に連結されるビットライン１０３０とを含む。
【０１１６】
各ＦＥＴは、前述の第１実施形態ないし第１４実施形態で説明した通り、少なくとも１つのコンタクト・プラグ１７０Ａ及び金属シリサイド層１８０を含む。メモリセル領域で、コンタクト・プラグ１７０Ａは、ＦＥＴのＳ／Ｄ領域１０３２をストレージ・キャパシタ（図示せず）に電気的に連結する。
【０１１７】
コア／周辺領域で、前述のように、ＦＥＴは、それぞれゲート電極１０５０と、コンタクト・プラグ１７０Ａと、ゲート電極１０５０のＳ／Ｄ領域１０３４に形成された水平（ｐｌａｎａｒ）金属シリサイド層１８０とを含む、低電圧（ＬＶ：ｌｏｗ  ｖｏｌｔａｇｅ）トランジスタ及び／または高電圧（ＨＶ：ｈｉｇｈ  ｖｏｌｔａｇｅ）トランジスタを含む。金属シリサイド層１８０は、図１５Ａ及び図１５Ｂで、コンタクト・プラグ１７０Ａの下部に、そしてコンタクト・プラグ１７０Ａを覆い包むように形成される。絶縁層１５０が、いずれか１つの側面で、薄いトレンチ分離膜（ＳＴＩ）１０１０によって構造的に支持され、他の側面が、ＦＥＴのゲートスタック１０５０（３１０）によって構造的に支持される間、金属シリサイド層１８０は、絶縁層１５０，１５０−１，１５０−２，１５０−３，１５０−６のストレス制御層１５０−６の底面に一致する平面ベーカンシを充填することによって形成されうる。自己整列コンタクト（ＳＡＣ）１０２４を形成し難いために、絶縁層１５０のストレス制御層１５０−６は、ＤＲＡＭ素子のセル領域に形成されないこともある。コア／周辺領域でコンタクトパッド１０５２は、ＤＲＡＭ素子を外部の回路とインターフェースさせる。
【０１１８】
図１６は、本発明の思想の典型的な実施形態による、図１５Ａでの切断線１５Ｃ１−１５Ｃ１’及び図１５Ｂでの切断線１５Ｃ２−１５Ｃ２’に沿って切断したＤＲＡＭ素子の断面図である。図１６のＤＲＡＭ素子は、セル領域３０２Ａのワードライン２０２０が、ＢＣＡＴ（ｂｕｒｉｅｄ  ｃｈａｎｎｅｌ  ａｒｒａｙ  ｔｒａｎｓｉｓｔｏｒ）型の埋め込まれたワードラインであるという点を除いては、図１５ＣのＤＲＡＭ素子と類似している。ＢＣＡＴトランジスタのゲートは、半導体基板に形成されたトレンチに埋め込まれる。従って、絶縁層１５０がいずれか１つの側面で、薄いトレンチ分離膜（ＳＴＩ）１０１０によって構造的に支持され、他の側面が、ＦＥＴのゲートスタック１０５０（３１０）によって構造的に支持される間、金属シリサイド層１８０は、絶縁層１５０，１５０−１，１５０−２，１５０−３，１５０−６のストレス制御層１５０−６の底面に一致する平面ベーカンシを充填することによって形成される。
【０１１９】
図１７Ａは、ＣＭＯＳイメージセンサ３１００に係わる概略的なブロック・ダイアグラムである。該センサ３１００は、回路基板３１１０に形成された、ピクセルアレイ領域３１２０と、周辺ＣＭＯＳロジック領域３１５０とを含む。本発明の思想の実施形態によって、ピクセルアレイ領域３１２０は、それぞれがフォト・ダイオード、トランスファ・ゲート（ＦＥＴ）、フリーティング・ディフュージョン領域、リセットゲート及びソース・フォロワ・トランジスタ（増幅器）を含む複数のピクセル３１２５を含む。ここで、少なくとも１つのトランスファ・ゲート（ＦＥＴ）は、本発明の思想の実施形態によって製造された金属シリサイド層１８０を含む。周辺ロジック領域３１５０は、本発明の思想の実施形態によって製造された金属シリサイド層１８０を具備した複数の電界効果トランジスタ（ＦＥＴ）を含む。
【０１２０】
図１７Ｂは図１７ＡのＣＭＯＳイメージセンサ３１００の周辺ロジック領域３１５０に形成された、ｎ型ＦＥＴ  ３２１２及びｐ型ＦＥＴ  ３２１４に係わる断面図である。Ｎ型ＦＥＴ  ３２１２のチャネルは、２つのＳ／Ｄ領域３２３２間のＰウェル３２００ａに形成され、ｐ型ＦＥＴ  ３２１４のチャネルは、２つのＳ／Ｄ領域３２３４間のＮウェル３２００ｂに形成され、半導体基板上に２チャネルが形成される。ＮＭＯＳ  ＦＥＴのゲート  ３２１２は、ゲート誘電層３２０５によって、そのチャネル（３２１２）から分離されており、ＰＭＯＳ  ＦＥＴのゲート３１４は、ゲート誘電層３２０５によって、そのチャネル（３２１４）から分離されている。
【０１２１】
コンタクト・プラグ１７０Ａと金属シリサイド層１８０は、先に第１実施形態及び第１４実施形態で説明した通り、Ｓ／Ｄ領域３２３２，３２３４のそれぞれに形成される。各コンタクト・プラグ１７０Ａは、層間誘電層１５０−１（第１絶縁層１５０）を貫通して形成されたコンタクトホールに形成される。ＦＥＴは、ＣＭＯＳイメージセンサの他の要素、例えば、コンタクト・プラグを介して外部パッド３１７０（図１７Ａ）及び金属インターコネクション（ワイヤ）３２７０に電気的に連結されうる。
【０１２２】
図１８は、本発明の思想の一実施形態によって製造された金属シリサイドを具備した電界効果トランジスタ（ＦＥＴ）を含むメモリ・モジュール４０００に係わる平面図である。モジュール４０００は、印刷回路基板４１００と、複数のチップ・パッケージ４２００を含む。各チップ・パッケージ４２００は、前述の実施形態のうちいずれか一つによって製造された金属シリサイド層１８０を具備した半導体素子（例えば、ＦＥＴ）を含む。本発明の思想の実施形態による金属シリサイド層１８０を具備したメモリシステムのチップ・パッケージ４２００の例としては、ＰｏＰ（ｐａｃｋａｇｅ  ｏｎ  ｐａｃｋａｇｅ）、ＢＧＡｓ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ）、ＣＳＰｓ（ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ）、ＰＬＣＣ（ｐｌａｓｔｉｃ  ｌｅａｄｅｄ  ｃｈｉｐ  ｃａｒｒｉｅｒ）、ＰＤＩＰ（ｐｌａｓｔｉｃ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、ＣＯＢ（ｃｈｉｐ  ｏｎ  ｂｏａｒｄ）、ＣＥＲＤＩＰ（ｃｅｒａｍｉｃ  ｄｕａｌ  ｉｎ−ｌｉｎｅ  ｐａｃｋａｇｅ）、ＭＱＦＰ（ｐｌａｓｔｉｃ  ｍｅｔｒｉｃ  ｑｕａｄ  ｆｌａｔ  ｐａｃｋ）、ＴＱＦＰ（ｔｈｉｎ  ｑｕａｄ  ｆｌａｔ  ｐａｃｋ）、ＳＯＩＣ（ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）、ＳＳＯＰ（ｓｈｒｉｎｋ  ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ）、ＴＳＯＰ（ｔｈｉｎ  ｓｍａｌｌ  ｏｕｔｌｉｎｅ  ｐａｃｋａｇｅ）、ＳＩＰ（ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）、ＭＣＰ（ｍｕｌｔｉ  ｃｈｉｐ  ｐａｃｋａｇｅ）、ＷＦＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｆａｂｒｉｃａｔｅｄ  ｐａｃｋａｇｅ）及びＷＳＰ（ｗａｆｅｒ−ｌｅｖｅｌ  ｐｒｏｃｅｓｓｅｄ  ｓｔａｃｋ  ｐａｃｋａｇｅ）を含むことができる。
【０１２３】
図１９は、本発明の思想の典型的な実施形態によって製造された金属シリサイド層を具備した電界効果トランジスタ（ＦＥＴ）を含む不揮発性メモリ素子５２００に係わるブロック・ダイアグラムである。
【０１２４】
図１９を参照すれば、不揮発性（例えば、ＮＡＮＤフラッシュ）メモリカード５０００は、複数のワードライン並びに複数のビットラインと交差する領域に配された複数の不揮発性メモリセルを具備したメモリ素子５２００内のメモリセル・アレイ（図示せず）を含む。不揮発性メモリセルそれぞれは、データ保存に適用されるＦＥＴを含み、また、本発明の思想の典型的な実施形態によって製造された金属シリサイド層１８０を含む。不揮発性メモリ素子は、周辺領域に制御ロジック部（図示せず）をさらに含む。制御ロジック部は、メモリセル・アレイで、メモリ・コントローラ５１００から受けた制御信号（ＣＴＲＬ）によって、消去／プログラム／読み取り／確認−読み取り（ｅｒａｓｅ／ｐｒｏｇｒａｍ／ｒｅａｄ／ｖｅｒｉｆｙ−ｒｅａｄ）動作を行う。
【０１２５】
メモリ・コントローラ５１００は、ホストとＮＡＮＤフラッシュメモリ素子５２００との間に連結される。メモリ・コントローラ５１００は、ホストの要求に応答して、ＮＡＮＤフラッシュメモリ素子５２００にアクセスするように構成される。
【０１２６】
メモリ・コントローラ５１００は、ＲＡＭ（ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、プロセシング部（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、ホストインターフェース及びＮＡＮＤフラッシュ・インターフェースを含み、このような素子は、いずれも本発明の思想の１つの典型的な実施形態によって製造された金属シリサイド層１８０を含むＦＥＴを含むことができる。メモリ・コントローラ５１００のプロセシング部は、ＮＡＮＤフラッシュメモリ素子５２００を制御するためのウォームウェア・コードを実行するように構成される。ホスト・インターフェースは、ホストとメモリ・コントローラ５１００との間でデータ交換をするために、標準カード（例えば、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ））プロトコルを介して、ホストとインターフェースするように構成される。
【０１２７】
メモリカード５０００はＭＭＣ、ＳＤ（ｓｅｃｕｒｅ  ｄｉｇｉｔａｌ）、ミニＳＤ、マイクロＳＤ、メモリスティック（ｓｔｉｃｋ）、スマート・メディア（ｓｍａｒｔ  ｍｅｄｉａ）及びトランスフラッシュ（ＴｒａｎｓＦｌａｓｈ）として具現されうる。メモリ・コントローラ／ホスト・インターフェース回路は、ＵＳＢ（ｕｎｉｖｅｒｓａｌ  ｓｅｒｉａｌ  ｂｕｓ）、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）、ＰＣＩ−Ｅ（ＰＣＩ−Ｅｘｐｒｅｓｓ）、ＡＴＡ（ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）、Ｐａｒａｌｌｅｌ−ＡＴＡ、ｐＡＴＡ、Ｓｅｒｉａｌ−ＡＴＡ（ＳＡＴＡ）、ｅｘｔｅｒｎａｌ  ＳＡＴＡ（ｅＳＡＴＡ）、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）及びＩＤＥ（ｉｎｔｅｇｒａｔｅｄ  ｄｒｉｖｅｒ  ｅｌｅｃｔｒｏｎｉｃｓ）から選択された標準化されたインターフェース・プロトコルを具現できる。図１９のメモリカード５０００は、本発明の思想のほとんどの実施形態で、ＳＳＤ（ｓｏｌｉｄ  ｓｔａｔｅ  ｄｒｉｖｅ）でありうる。ＳＳＤは、複数のフラッシュメモリ素子（例えば、図１８でのようにパッケージされて実装される）及びＳＳＤメモリ・コントローラ５１００を含む。ＳＳＤの標準化されたインターフェース・プロトコルは、ＳＡＴＡ（ｓｅｒｉａｌ  ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）インターフェース、ＰＡＴＡ（ｐａｒａｌｌｅｌ  ａｄｖａｎｃｅｄ  ｔｅｃｈｎｏｌｏｇｙ  ａｔｔａｃｈｍｅｎｔ）インターフェース及びｅＳＡＴＡ（Ｅｘｔｅｒｎａｌ  ＳＡＴＡ）インターフェースのうち一つでありうる。
【０１２８】
図２０は、本発明の思想の１つの典型的な実施形態によるコンピュータ・システム６０００に係わるブロック・ダイアグラムである。
【０１２９】
図２０を参照すれば、コンピュータ・システム６０００は、システムバス６４００に連結された中央プロセシング部（ＣＰＵ）６１００、ＲＯＭ（ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ）（図示せず）、ＲＡＭ  ６２００（例えば、ＤＲＡＭ）、入出力（Ｉ／Ｏ）素子６５００及びＳＳＤ  ６３００を含む。Ｉ／Ｏ素子６５００は、Ｉ／Ｏ素子インターフェースを介して、システムバスに連結される。Ｉ／Ｏ素子６５００の例としては、キーボード、ポインティング素子（マウス）、モニタ及びモデムを含み、大容量保存素子のためのインターフェース（例えば、ＵＳＢ、Ｆｉｒｅｗｉｒｅ、ＳＡＴＡ、ＰＡＴＡ、ｅＳＡＴＡ）をさらに含むことができる。ＲＡＭ  ６２００は、図１８のモジュール４０００を含むことができる。
【０１３０】
ＲＯＭは、データ及びコンピュータ・システム６０００を動作させるために使われる実行コードを保存する。ここで、実行コードは、開始コマンド・シーケンスまたは基本Ｉ／Ｏシステム（ＢＩＯＳ）シーケンスを含むことができる。ＲＡＭ  ６２００は、ＣＰＵ  ６１００の動作によって生成される実行コード及び任意のデータを臨時的に保存する。ＳＳＤ  ６３００は、読み取り可能な保存素子であり、図１９のＳＳＤ  ５０００と同一でありうる。中央プロセシング部（ＣＰＵ）６１００、ＲＯＭ、ＲＡＭ  ６２００、入出力（Ｉ／Ｏ）素子６５００及びＳＳＤ  ６３００の少なくとも一つは、本発明の思想のいずれかの実施形態によって製造された金属シリサイド層１８０を含む。
【０１３１】
コンピュータ・システム６０００の例としては、パソコン、メインフレーム・コンピュータ、ラップトップ・コンピュータ、携帯電話、パーソナル・デジタル・アシスタント（ＰＤＡ）、デジタルカメラ、ＧＰＳユニット、デジタルＴＶ、カムコーダ、ポータブル・オーディオプレーヤ（例えば、ＭＰ３）及びポータブル・メディアプレーヤ（ＰＭＰ）を含む。
【０１３２】
前記で開示された対象（ｓｕｂｊｅｃｔ  ｍａｔｔｅｒ）は、例示的に考慮されるものであり、制限的に考慮されるものではなく、特許請求の範囲は、本発明の思想の真の精神及び範囲内に属するあらゆる変更（ｍｏｄｉｆｉｃａｔｉｏｎ）、変形（ｖａｒｉａｔｉｏｎ）、改善（ｅｎｈａｎｃｅｍｅｎｔ）及び他の実施形態をカバーするように意図される。従って、法で許容される最大限度内に、本発明の思想の範囲は、特許請求の範囲及びそれらの均等物についても、最も広く許容される解釈によって決定されるものであり、前述の詳細な説明によって、制限されたり限定されることがあってはならない。
【符号の説明】
【０１３３】
１００        シリコン基板
１３０，３５５，４２０        プラズマガス
１３２，３３６        非晶質シリコン層
１３２Ａ        結晶化されたシリコン層
１５０        第１絶縁層
１５０Ｈ        コンタクトホール
１５０−４        層間誘電層
１５０−６，８５０        ストレス制御層
１５０−６Ａ，４３２        第１ストレス制御層
１５０−６Ｂ        第２ストレス制御層
１６０        ベーカンシ
１７０        金属含有層
１７０Ａ        コンタクト・プラグ
１７２        障壁金属層
１７４        導電性金属層
１８０，４８０        金属シリサイド層
２５２        金属ライナ
２５４        キャッピング層
２６０        第１金属シリサイド層
３００Ｒ        リセス表面
３０２        活性領域
３１０        ゲートスタック構造
３１２        ゲート誘電膜
３１４        第１ゲート導電層
３１６        第２ゲート導電層
３１８        キャッピング絶縁層
３２０        オフセット絶縁層
３２２        ＬＤＤジャンクション領域
３３０        スペーサ絶縁層
３３０Ａ        絶縁スペーサ
３３２        第１絶縁層
３３４        第２絶縁層
３３５        ガスプラズマ
３３６Ａ，４３６Ａ        結晶化されたシリコン層
３４５        不純物イオン
３６２        ソース／ドレイン領域
３６４        イオン注入領域
４２２        第１非晶質シリコン層
４３６        第２非晶質シリコン層
【図１Ａ】
2011086934.tif 000003
【図１Ｂ】
2011086934.tif 000004
【図１Ｃ】
2011086934.tif 000005
【図１Ｄ】
2011086934.tif 000006
【図１Ｅ】
2011086934.tif 000007
【図１Ｆ】
2011086934.tif 000008
【図２Ａ】
2011086934.tif 000009
【図２Ｂ】
2011086934.tif 000010
【図２Ｃ】
2011086934.tif 000011
【図２Ｄ】
2011086934.tif 000012
【図２Ｅ】
2011086934.tif 000013
【図３Ａ】
2011086934.tif 000014
【図３Ｂ】
2011086934.tif 000015
【図３Ｃ】
2011086934.tif 000016
【図３Ｄ】
2011086934.tif 000017
【図３Ｅ】
2011086934.tif 000018
【図３Ｆ】
2011086934.tif 000019
【図３Ｇ】
2011086934.tif 000020
【図３Ｈ】
2011086934.tif 000021
【図３Ｉ】
2011086934.tif 000022
【図３Ｊ】
2011086934.tif 000023
【図４Ａ】
2011086934.tif 000024
【図４Ｂ】
2011086934.tif 000025
【図４Ｃ】
2011086934.tif 000026
【図４Ｄ】
2011086934.tif 000027
【図４Ｅ】
2011086934.tif 000028
【図４Ｆ】
2011086934.tif 000029
【図５Ａ】
2011086934.tif 000030
【図５Ｂ】
2011086934.tif 000031
【図５Ｃ】
2011086934.tif 000032
【図６Ａ】
2011086934.tif 000033
【図６Ｂ】
2011086934.tif 000034
【図６Ｃ】
2011086934.tif 000035
【図７Ａ】
2011086934.tif 000036
【図７Ｂ】
2011086934.tif 000037
【図８Ａ】
2011086934.tif 000038
【図８Ｂ】
2011086934.tif 000039
【図８Ｃ】
2011086934.tif 000040
【図８Ｄ】
2011086934.tif 000041
【図８Ｅ】
2011086934.tif 000042
【図８Ｆ】
2011086934.tif 000043
【図９】
2011086934.tif 000044
【図１０】
2011086934.tif 000045
【図１１】
2011086934.tif 000046
【図１２】
2011086934.tif 000047
【図１３】
2011086934.tif 000048
【図１４】
2011086934.tif 000049
【図１５Ａ】
2011086934.tif 000050
【図１５Ｂ】
2011086934.tif 000051
【図１５Ｃ】
2011086934.tif 000052
【図１６】
2011086934.tif 000053
【図１７Ａ】
2011086934.tif 000054
【図１７Ｂ】
2011086934.tif 000055
【図１８】
2011086934.tif 000056
【図１９】
2011086934.tif 000057
【図２０】
2011086934.tif 000058