(57)【要約】【課題】視覚的に認識しやすい横線ノイズを、チップ面積の増加を抑えつつ低減することができる固体撮像装置およびカメラを提供する。【解決手段】固体撮像装置１は、増幅トランジスタを有する複数の単位画素３と、単位画素３の列毎に設けられ増幅された信号を伝達する第１列信号線１９と、第１列信号線１９に接続された第１負荷トランジスタ２９と、第１負荷トランジスタ２９のそれぞれのゲートにバイアス信号線を介してバイアス電圧を供給するバイアス回路５０と、第１信号線１９から伝達される信号から画素信号を検出するカラムＡＤ回路２５と、バイアス電圧の変動に起因する第１列信号線１９に現れる行毎のノイズ成分を検出する基準電圧発生部６０、第２負荷トランジスタ６１、カラムＡＤ回路６５と、検出されたノイズ成分を用いて検出された画素信号を行毎に補正するノイズ補正回路７０とを備える。【選択図】図１
2011029793.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置され、信号を増幅する増幅トランジスタを有する複数の画素と、
前記複数の画素の列毎に設けられ、前記増幅トランジスタにより増幅された信号を伝達する複数の第１列信号線と、
前記複数の第１列信号線のそれぞれに設けられ、前記第１列信号線に接続された複数の第１負荷トランジスタと、
前記複数の第１負荷トランジスタのそれぞれのゲートにバイアス信号線を介してバイアス電圧を供給するバイアス回路と、
前記複数の第１列信号線のそれぞれに設けられ、前記第１列信号線から伝達される信号から画素信号を検出する第１検出部と、
前記バイアス電圧の変動に起因する前記第１列信号線に現れる行毎のノイズ成分を検出する第２検出部と、
前記第２検出部により検出された前記ノイズ成分を用いて各前記第１検出部により検出された画素信号を行毎に補正する補正部と
を備える固体撮像装置。
【請求項２】
前記第２検出部は、
行状に配置され、基準電圧発生用トランジスタを有し基準電圧信号を発生する少なくとも１つの基準電圧発生部と、
前記基準電圧発生部毎に設けられ、前記基準電圧発生部により発生された基準電圧信号を伝達する第２列信号線と、
前記第２列信号線のそれぞれに設けられ、前記バイアス信号線に接続されたゲートを有し、前記第２列信号線に接続された第２負荷トランジスタと、
前記第２列信号線のそれぞれに設けられ、前記第２列信号線から伝達される前記基準電圧信号に現れる前記ノイズ成分を検出する変動検出部とを備え、
前記補正部は、
前記第２検出部の前記変動検出部により検出された前記ノイズ成分を用いて、各前記第１検出部により検出された前記画素信号を補正する
請求項１に記載の固体撮像装置。
【請求項３】
前記第１検出部は、前記第１列信号線から伝達される信号を相関二重検出することにより前記画素信号を検出し、
前記変動検出部は、前記基準電圧信号を前記第１検出部と同じタイミングで相関二重検出することにより前記ノイズ成分を検出する
請求項２に記載の固体撮像装置。
【請求項４】
前記第２検出部は、複数の前記基準電圧発生部を備え、
前記補正部は、
検出された複数の前記ノイズ成分を平均化してノイズ平均信号を算出する平均化回路と、
前記行毎に検出された各列の前記画素信号から前記ノイズ平均信号をそれぞれ減算することにより前記画素信号を補正する減算回路とを備える
請求項１〜３のいずれかに記載の固体撮像装置。
【請求項５】
前記補正部は、前記行毎の前記画素信号が検出される間、対応する行の前記ノイズ平均信号を保持し、
前記減算回路は、前記行毎に検出された各列の前記画素信号から、保持された前記ノイズ平均信号を減算することにより前記画素信号を補正する
請求項４に記載の固体撮像装置。
【請求項６】
前記第１検出部は、前記第１列信号線から伝達された信号を第１ディジタル信号に変換し相関二重検出することにより前記画素信号を検出する第１ＡＤ変換回路を備え、
前記変動検出部は、前記第２列信号線から伝達された基準電圧信号を第２ディジタル信号に変換し相関二重検出することにより前記ノイズ成分を検出する第２ＡＤ変換回路とを備える
請求項３に記載の固体撮像装置。
【請求項７】
前記補正部は、
前記平均化回路により行毎の前記ノイズ平均信号を算出する前に、前記ノイズ成分から第１の閾値以上または第２の閾値以下の成分を除去する信号レベル制限回路をさらに備え、
前記平均化回路は、
前記第１の閾値以上または前記第２の閾値以下の成分が除去された前記ノイズ成分により行毎の前記ノイズ平均信号を算出する
請求項３〜５のいずれかに記載の固体撮像装置。
【請求項８】
前記基準電圧発生用トランジスタのゲート幅とゲート長の積は、前記増幅トランジスタのゲート幅とゲート長の積よりも大きい
請求項１〜７のいずれかに記載の固体撮像装置。
【請求項９】
前記補正部は、
算出された前記ノイズ平均信号に、前記基準電圧発生用トランジスタの相互コンダクタンス値に対する前記増幅トランジスタの相互コンダクタンス値の比に応じて定められる所定の係数を乗算し、
前記減算回路は、前記行毎に検出された各列の前記画素信号から、前記所定の係数を乗じた前記ノイズ平均信号を減算することにより前記画素信号を補正する
請求項８に記載の固体撮像装置。
【請求項１０】
前記基準電圧発生用トランジスタのゲート長に対するゲート幅の比は、前記増幅トランジスタのゲート長に対するゲート幅の比と等しい
請求項１〜９のいずれかに記載の固体撮像装置。
【請求項１１】
前記基準電圧発生用トランジスタの相互コンダクタンス値は、前記増幅トランジスタの相互コンダクタンス値と等しい
請求項１〜１０のいずれかに記載の固体撮像装置。
【請求項１２】
前記画素、前記第１列信号線、前記第１負荷トランジスタ、前記バイアス回路、前記第１検出部、前記第２検出部は、同一のＬＳＩチップに内蔵され、
前記補正部は、前記ＬＳＩチップに外付けされる
請求項１〜１１のいずれかに記載の固体撮像装置。
【請求項１３】
請求項１〜１２のいずれかに記載の固体撮像装置を備えるカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にビデオカメラ、ディジタルスチルカメラ用のイメージ入力装置に広範に用いられている固体撮像装置、および、カメラに関する。
【背景技術】
【０００２】
固体撮像装置は、光電変換素子のセルサイズ縮小が行われ、１０００万画素以上の高解像度の固体撮像装置が市場で主に使用されている。
【０００３】
また、このような高解像度の固体撮像装置を実現するために、ＣＭＯＳイメージセンサの信号読み出し方式について、様々なものが提案されている（例えば、特許文献１〜３）。
【０００４】
すなわち、従来技術の固体撮像装置として、撮像領域中のある一行の画素を選択し、選択された画素でそれぞれ生じた画素信号を並列に列信号線を介して読み出す列並列出力型のＣＭＯＳイメージセンサを開示し、各列信号線にＡＤ変換回路を設け、ＣＭＯＳイメージセンサの内部で画素信号をアナログ形式からディジタル形式に変換するカラムＡＤ型のイメージセンサが提案されている。
【０００５】
さらに、図９は、特許文献３に示された従来技術であり、画像に現れるノイズを低減するためにＯＢ（Ｏｐｔｉｃａｌ  Ｂｌａｃｋ）レベルを補正する補正部を備えたものである。この補正部は、受光部から得られる映像信号のＯＢレベル算出手段１９１と係数演算手段１９２と減算回路１９３を備えている。これは、ＯＢレベル算出手段１９１の出力に係数演算手段１９２で係数を掛け、ＯＢ段差補正信号を生成し、減算回路１９３を用いて受光部から出力線１１８を介して得られる映像信号からＯＢ段差補正信号を減算して出力線１１７に出力するというものである。そして、ＯＢレベル算出手段１９１は、水平走査線１本毎に水平ＯＢを検出して１水平走査期間の周期でＯＢレベル算出を行なうことによって、ＯＢレベルを改善する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−３２３３３１号公報
【特許文献２】特開２００６−１２８７０４号公報
【特許文献３】特開２０００−１５２０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
固体撮像装置は高解像度になってきたことから、今まで以上に低ノイズ化が望まれるようになってきている。一般に、固体撮像装置から発生するノイズは、その種類により横線ノイズ（Ｈｏｒｉｚｏｎｔａｌ  Ｎｏｉｓｅ）と縦線ノイズ（Ｖｅｒｔｉｃａｌ  Ｎｏｉｓｅ）とに大別できる。
【０００８】
縦線ノイズは大部分がＦＰＮ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ）に起因したもので、ノイズが発生している列はデバイス毎に固定していることから固体撮像装置の後段に接続されたＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などの補正技術により、デバイス毎に最適化されて大部分を除去できる。
【０００９】
これに対して、横線ノイズは、ノイズが発生する行とレベルが不規則（ランダム）であることから、デバイス毎に補正することはできない。このため、解決手段としては、その絶対量の低減化、あるいは、補正方法などが望まれている。
【００１０】
一般的には、ランダムノイズは正規分布にしたがい、画面全体にランダムに現れるノイズのために視覚的に認識しづらいものである。一方、横線ノイズは、そのレベルが大きい行については視覚的に認識しやすい特徴をもつ。このため、経験的には、横線ノイズはランダムノイズよりも１／１０倍程度の低ノイズのレベルが望まれている。
【００１１】
しかし、図９で示された従来技術は、ＯＢレベルを補正するものであり、横線ノイズを１水平走査線毎に検出し、補正するための技術として転用して、近年の目標とする横線ノイズの規格を満足することは困難であった。
【００１２】
具体的には、近年のＯＢレベルの算出は１６列程度で実施され、数１００μＶ〜数ｍＶのＯＢ段差を補正するものである。一方、目標とする横線ノイズは、その１／１０倍〜１／１００倍の数１０μＶ程度の微小レベルである。この目標レベルの横線ノイズを実現するためには、ＯＢ領域の単位画素を構成するデバイス（増幅トランジスタなど）のバラツキやランダムノイズを平均化する列数を従来以上に増やして、１水平走査線毎に横線ノイズを精度よく抽出する必要がある。より具体的には、画素を有するＯＢ領域の列数は、近年は１６列程度であったが、目標を達成するためには、上記計算より、その約１０倍以上は必要となり、チップ面積が増加してしまう。
【００１３】
そこで、本発明は、上述した従来の問題を解決するためになされたものであって、視覚的に認識しやすい横線ノイズを、チップ面積の増加を抑えつつ低減することができる固体撮像装置、および、カメラを提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために本発明の一形態における撮像装置は、行列状に配置され、信号を増幅する増幅トランジスタを有する複数の画素と、前記複数の画素の列毎に設けられ、前記増幅トランジスタにより増幅された信号を伝達する複数の第１列信号線と、前記複数の第１列信号線のそれぞれに設けられ、前記第１列信号線に接続された複数の第１負荷トランジスタと、前記複数の第１負荷トランジスタのそれぞれのゲートにバイアス信号線を介してバイアス電圧を供給するバイアス回路と、前記複数の第１列信号線のそれぞれに設けられ、前記第１列信号線から伝達される信号から画素信号を検出する第１検出部と、前記バイアス電圧の変動に起因する前記第１列信号線に現れる行毎のノイズ成分を検出する第２検出部と、前記第２検出部により検出された前記ノイズ成分を用いて各前記第１検出部により検出された画素信号を行毎に補正する補正部とを備える。
【００１５】
この構成によれば、バイアス電圧の変動に起因する行毎のノイズ成分を検出して、画素信号を行毎に補正するので、効率よく横線ノイズを低減することができる。また、大きな面積を占める光電変換素子を有するＯＢ領域を必要とせず、チップ面積の増加を抑えることができる。
【００１６】
また、前記第２検出部は、行状に配置され、基準電圧発生用トランジスタを有し基準電圧信号を発生する少なくとも１つの基準電圧発生部と、前記基準電圧発生部毎に設けられ、前記基準電圧発生部により発生された基準電圧信号を伝達する第２列信号線と、前記第２列信号のそれぞれに設けられ、前記バイアス信号線に接続されたゲートを有し、前記第２列信号線に接続された第２負荷トランジスタと、前記第２列信号線のそれぞれに設けられ、前記第２列信号線から伝達される前記基準電圧信号に現れる前記ノイズ成分を検出する変動検出部とを備え、前記補正部は、前記第２検出部の前記変動検出部により検出された前記ノイズ成分を用いて、各前記第１検出部により検出された前記画素信号を補正するようにしてもよい。
【００１７】
この構成によれば、基準電圧発生部６０を備えることにより大きな面積を占める光電変換素子を有するＯＢ領域を備える必要がなく、チップ面積の増加を抑えた状態で横線ノイズを低減することができる。また、第１負荷トランジスタと第２負荷トランジスタが共通のバイアス信号線に接続されているので、横線ノイズを精度よく検出することができる。
【００１８】
また、前記第１検出部は、前記第１列信号線から伝達される信号を相関二重検出することにより前記画素信号を検出し、前記変動検出部は、前記基準電圧信号を前記第１検出部と同じタイミングで相関二重検出することにより前記ノイズ成分を検出するようにしてもよい。
【００１９】
この構成によれば、第１検出部と変動検出部を同じタイミングで相関二重検出するので、バイアス電圧の変動に起因する行毎のノイズ成分をより精度よく検出することができる。
【００２０】
また、前記第２検出部は、複数の前記基準電圧発生部を備え、前記補正部は、検出された複数の前記ノイズ成分を平均化してノイズ平均信号を算出する平均化回路と、前記行毎に検出された各列の前記画素信号から前記ノイズ平均信号をそれぞれ減算することにより前記画素信号を補正する減算回路とを備えるようにしてもよい。
【００２１】
また、前記補正部は、前記行毎の前記画素信号が検出される間、対応する行の前記ノイズ平均信号を保持し、前記減算回路は、前記行毎に検出された各列の前記画素信号から保持された前記ノイズ平均信号を減算することにより前記画素信号を補正するようにしてもよい。
【００２２】
また、前記第１検出部は、前記第１列信号線から伝達された信号を第１ディジタル信号に変換し相関二重検出することにより前記画素信号を検出する第１ＡＤ変換回路を備え、前記変動検出部は、前記第２列信号線から伝達された基準電圧信号を第２ディジタル信号に変換し相関二重検出することにより前記ノイズ成分を検出する第２ＡＤ変換回路とを備えるようにしてもよい。
【００２３】
また、前記補正部は、前記平均化回路により行毎の前記ノイズ平均信号を算出する前に、前記ノイズ成分から第１の閾値以上または第２の閾値以下の成分を除去する信号レベル制限回路をさらに備え、前記平均化回路は、前記第１の閾値以上または前記第２閾値以下の成分が除去された前記ノイズ成分により行毎の前記ノイズ平均信号を算出するようにしてもよい。
【００２４】
この構成によれば、簡単な回路構成で精度よく横線ノイズを低減することができる。
また、前記基準電圧発生用トランジスタのゲート幅とゲート長の積は、前記増幅トランジスタのゲート幅とゲート長の積よりも大きい構成としてもよい。
【００２５】
また、前記補正部は、算出された前記ノイズ平均信号に、前記基準電圧発生用トランジスタのゲート幅とゲート長の積に対する前記増幅トランジスタのゲート幅とゲート長の積の比に応じて定められる所定の係数を乗算し、前記減算回路は、前記行毎に検出された各列の前記画素信号から前記所定の係数を乗じた前記ノイズ平均信号を減算することにより前記画素信号を補正するようにしてもよい。
【００２６】
また、前記基準電圧発生用トランジスタのゲート長に対するゲート幅の比は、前記増幅トランジスタのゲート長に対するゲート幅の比と等しい構成としてもよい。
【００２７】
また、前記基準電圧発生用トランジスタの相互コンダクタンス値は、前記増幅トランジスタの相互コンダクタンス値と等しい構成としてもよい。
【００２８】
この構成によれば、周波数に依存した１／ｆノイズを低減して、バイアス電圧の変動に起因する行毎のノイズ成分を感度よく検出することが可能になる。したがって、チップ面積の増加を抑えつつ、横線ノイズを低減することができる。
【００２９】
また、前記画素、前記第１列信号線、前記第１負荷トランジスタ、前記バイアス回路、前記第１検出部、前記第２検出部は、同一のＬＳＩチップに内蔵され、前記補正部は、前記ＬＳＩチップに外付けされる構成としてもよい。
【００３０】
この構成によれば、簡易な回路構成で横線ノイズを低減することができる。
また、本発明は、固体撮像装置として実現できるだけでなく、上記した構成を備えるカメラとして実現することもできる。
【発明の効果】
【００３１】
本発明に係る固体撮像装置によれば、視覚的に認識しやすい横線ノイズを、チップ面積の増加を抑えつつ低減することができる固体撮像装置、および、カメラを提供することができるという効果を奏する。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態に係る固体撮像装置の概略構成図
【図２Ａ】本発明の実施の形態の画素の構成図
【図２Ｂ】本発明の実施の形態の画素の駆動タイミングチャート
【図３】本発明の実施の形態に係る第１検出部の動作を示す任意の行Ｖｘの読み出し時のタイミングチャート
【図４】本発明の実施の形態に係る第２検出部の動作を示すタイミングチャート
【図５】本発明の実施の形態に係る第１検出部の１フレーム動作を示す図
【図６】本発明の実施の形態に係る補正部の動作を示すフローチャート
【図７】本発明の変形例に係る補正部に関する回路図
【図８】本発明の他の変形例に係る補正部に関する回路図
【図９】従来技術の実施の形態に関するＯＢレベル補正回路に関する回路図
【発明を実施するための形態】
【００３３】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、本発明について、以下の実施の形態及び添付の図面を用いて説明を行うが、これは例示を目的としており、本発明がこれらに限定されることを意図しない。
【００３４】
（装置構成）
まず、本発明の実施の形態に係る固体撮像装置の構成について説明する。本実施の形態では、バイアス電圧の変動に起因する行毎のノイズ成分を検出する第２検出部として基準電圧発生部６０、第２列信号線６９、第２負荷トランジスタ６１、カラムＡＤ回路６５を備え、第２検出部により検出されたノイズ成分を用いて画素信号を行毎に補正する補正部としてノイズ補正回路７０を備える固体撮像装置について説明する。これにより、視覚的に認識しやすい横線ノイズを、チップ面積の増加を抑えつつ低減することができる。
【００３５】
図１は、本発明の実施形態に係る固体撮像装置１の概略構成図である。
図１より、複数の単位画素３が行方向および列方向に配置されてなる撮像領域１０と、行走査回路１４と、カラム処理部２６と、基準電圧発生部６０と、バイアス回路５０と、ＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）を用いて所定変化率で時間的に変化する参照信号ＲＡＭＰを生成する参照信号生成部２７と、各種タイミングを制御するタイミング制御部２０と、出力信号線１７および１８と、ノイズ補正回路７０と、出力回路３０とを備えている。タイミング制御部２０は、マスタクロックＣＬＫ０に基づいて種々の内部クロックを生成するとともに、各ブロックの動作タイミング制御信号を生成する。
【００３６】
また、単位画素３の各列（カラム）には第１列信号線１９が設けられ、基準電圧発生部６０の各列には第２列信号線６９が設けられている。
【００３７】
図２Ａに、単位画素３の構成例を示す。図２Ａに示すように、単位画素３は、電圧源１０２と、光電変換素子１０３と、光電変換素子１０３からの電荷をフローティングディフュージョン部（以下、「ＦＤ部」と称する）に転送する転送トランジスタ１０４と、ＦＤ部の電位を出力する増幅トランジスタ１０６と、ＦＤ部の電位をリセットするリセットトランジスタ１０５と、行を選択する選択トランジスタ１０７とで構成される。
【００３８】
まず、リセットトランジスタ１０５は、リセット制御信号ＲＳＴに応じてＦＤ部をリセット状態とする。次に、光電変換素子１０３に光が入力されるとそれに応じた電荷が発生する。転送トランジスタ１０４は、転送制御信号ＴＲに応じてＦＤ部に光電変換素子１０３で発生した電荷の転送を行う。そして、選択トランジスタ１０７を制御する選択制御信号ＳＥＬに応じて、増幅トランジスタ１０６は、ＦＤ部の電荷に応じた電位を第１列信号線１９（Ｈ０〜Ｈｍ）に出力する。なお、転送制御信号ＴＲおよびリセット制御信号ＲＳＴおよび選択制御信号ＳＥＬは、タイミング制御部２０からの制御信号ＣＮ４に応じて、行走査回路１４によって、最適な電圧に変換され、行制御線１５を介して単位画素３に入力される。
【００３９】
画素の読み出し動作は、図２Ｂに示すように、まず選択制御信号ＳＥＬにより列が選択され、リセット制御信号ＲＳＴにより単位画素３がリセットされ、その後、転送制御信号ＴＲにより光電変換素子１０３で発生した電荷に応じた信号が出力される。
【００４０】
基準電圧発生部６０は、行方向に配置され、各基準電圧発生部６０に定電圧を供給するダミーの画素である基準電圧発生用トランジスタ（ＭＳＣ０〜ＭＳＣｎ）を有している。各基準電圧発生用トランジスタのドレイン各列共通に定電圧源Ｖ１に接続され、各基準電圧発生用トランジスタのゲートは、各列共通に定電圧源Ｖ２に接続され、定電圧Ｖ１、Ｖ２がそれぞれ供給される。
【００４１】
カラム処理部２６は、第１列信号線１９毎に設けられた第１負荷トランジスタ２９とカラムＡＤ回路２５と、第２列信号線６９毎に設けられた第２負荷トランジスタ６１とカラムＡＤ回路６５とを備えている。ここで、基準電圧発生部６０、第２列信号線６９、第２負荷トランジスタ６１、カラムＡＤ回路６５が本発明における第２検出部に相当する。
【００４２】
第１負荷トランジスタ２９（トランジスタＭＨ０〜ＭＨｍ）は、定電流源として第１列信号線１９にそれぞれ接続され、第２負荷トランジスタ６１（トランジスタＭＣ０〜ＭＣｎ）は、定電流源として第２列信号線６９にそれぞれ接続され、第１負荷トランジスタ２９および第２負荷トランジスタ６１のゲートは、共通のバイアス信号線を介してバイアス回路５０に接続され、バイアス回路５０からバイアス電圧Ｖｂｉａｓが供給される。
【００４３】
バイアス回路５０は、電流源５１と、基準電流源トランジスタＭＦから構成されている。基準電流源トランジスタＭＦは、第１負荷トランジスタ２９および第２負荷トランジスタ６１と電流ミラー回路を成すように構成されている。
【００４４】
カラムＡＤ回路２５は、参照信号生成部２７から得られた参照信号ＲＡＭＰと第１列信号線１９および第１負荷トランジスタ２９を介して単位画素３から得られた画素信号とを比較するコンパレータ２５２と、入力されたクロックをカウントするカウンタ２５４と、参照信号生成部２７が参照信号の変化を開始させてからコンパレータ２５２が画素信号と参照信号との一致を示すまでにカウンタ２５４によりカウントされて得られたカウント値を保持するメモリ２５６とを備える。カウント値は、スイッチ２５８のＯＮ、ＯＦＦにより順次行毎にカウンタ２５４から伝達され、メモリ２５６に保持される。メモリ２５６に保持されたカウンタ値は、出力信号線１８に伝達され、ノイズ補正回路７０および出力回路３０を介して外部に出力される。
【００４５】
ここで、コンパレータ２５２は、画素のノイズキャンセル用に入力容量が付随しており、画素信号読み出し時にコンパレータリセット信号によりアナログ領域のＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）（以下「アナログＣＤＳ」と称する）を実行する。
【００４６】
また、カウンタ２５４はアップダウンカウンタ構成であり、タイミング制御部２０からの制御信号ＣＮ２によりアップカウントモードとダウンカウントモードを切り替えてカウント動作を行う。これにより、カラムＡＤ回路２５で誤差となる各列のクロックスキューばらつきやカウンタディレイばらつき等のばらつきに対して、ディジタル領域でのＣＤＳ（以下「ディジタルＣＤＳ」と称する）が可能となる。
【００４７】
以上より、カラムＡＤ回路２５は全ての行Ｖｘの画素読み出し時に対してアナログＣＤＳおよびディジタルＣＤＳを実行している。
【００４８】
なお、カラムＡＤ回路６５は、カラムＡＤ回路２５と同様の構成であるため、説明を省略する。また、カラムＡＤ回路２５、カラムＡＤ回路６５の各カウンタ２５４が、それぞれ本発明における第１ＡＤ変換回路、第２ＡＤ変換回路に相当し、カラムＡＤ回路２５、カラムＡＤ回路６５の各カウンタ２５４から出力される画素信号、ノイズ成分が、それぞれ第１ディジタル信号、第２ディジタル信号に相当する。
【００４９】
ノイズ補正回路７０は、行毎に検出された複数のノイズ成分を行毎に平均化してノイズ平均信号を算出する平均化回路７２と、行毎に検出された画素信号からノイズ平均信号をそれぞれ減算する減算回路７１から構成されている。また、平均化回路７２は、行毎に検出された複数のノイズ成分を累積する累積加算器７３と、累積されたノイズ成分を第２列信号線６９の本数で除算する除算器７４で構成されている。なお、カラムＡＤ回路２５、カラムＡＤ回路６５、ノイズ補正回路７０が、それぞれ本発明における第１検出部、変動検出部、補正部に相当する。
【００５０】
ここで、本発明の実施形態に係る固体撮像装置の動作、特にカラムＡＤ回路２５により画素信号が相関二重検出（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：以下「ＣＤＳ」と称する）される場面の動作について説明する。
【００５１】
図３は、単位画素３からの画素信号を検出する第１検出部の動作を示すタイミングチャートである。
【００５２】
タイミング制御部２０は、カウンタ２５４のカウント値を初期値“０”にリセットし、カウンタ２５４をダウンカウントモードに設定する。またタイミング制御部２０は、任意の行Ｖｘ（ｘ＝０、１、２、・・・、ｍ）の単位画素３にリセット成分ΔＶをもつ画素信号を読み出させる。画素信号は第１列信号線１９にそれぞれ現れる。タイミング制御部２０は、コンパレータ２５２をリセット状態とし（時刻ｔ８〜時刻ｔ１０）、第１列信号線１９の画素信号が安定した頃に（時刻ｔ１０）、参照信号生成部２７に制御データＣＮ１を供給する。これを受けて参照信号生成部２７は参照信号ＲＡＭＰの時間的変化を開始させる。同時にタイミング制御部２０は、カウンタ２５４にクロックＣＫ０の入力を開始する（時刻ｔ１０）。これを受けてカウンタ２５４は初期値“０”からダウンカウントを開始する。
【００５３】
参照信号ＲＡＭＰは、時間的に変化していき、ある時刻にリセット成分ΔＶと一致する（時刻ｔ１２）。このときコンパレータ２５２の出力信号が反転し、これを受けてカウンタ２５４はダウンカウントを停止する。このときのカウント値がリセット成分ΔＶに相当する。
【００５４】
タイミング制御部２０は、ダウンカウント期間を経過すると（時刻ｔ１４）、参照信号生成部２７への制御データＣＮ１の供給を停止し、同時にカウンタ２５４へのクロックＣＫ０の入力を停止する。
【００５５】
続いて、タイミング制御部２０は、カウンタ２５４をアップカウントモードに設定し、行Ｖｘの単位画素３に信号成分Ｖｓｉｇをもつ画素信号を読み出させる。読み出しの方法は、カウンタ２５４をアップカウントモードに設定する以外は、リセット成分ΔＶの読み出しと同様である。このように、カウンタ２５４の設定を、リセット成分ΔＶを読み出すときにはダウンカウント、信号成分Ｖｓｉｇを読み出すときにはアップカウントとすることにより、カウンタ２５４内で自動的に減算が行われ、信号成分Ｖｓｉｇに相当するカウント値を得ることができる。
【００５６】
また、図４は、ノイズを検出するカラムＡＤ回路６５の動作を示すタイミングチャートである。カラムＡＤ回路６５の基本的な動作は、上記した第１検出部と同様であり、タイミング制御部２０により、カラムＡＤ回路２５の制御と同時に行われる。
【００５７】
図４に示すように、単位画素３の画素信号が検出される前は、基準電圧発生部６０からは定電圧が出力され、定電圧が出力されている状態でリセットされる（時刻ｔ８〜時刻ｔ１０）。カラムＡＤ回路２５で画素信号が検出されると、上記した定電圧にノイズ成分が重畳するので、このノイズ成分をカラムＡＤ回路６５により検出することにより、ノイズ成分に対応するカウント値を得ることができる。
【００５８】
また、図５はカラムＡＤ回路２５およびカラムＡＤ回路６５の１フレーム動作を示す。第ｋフレームにおいて、１行目読み出しからｎ行目読み出しまで、各行の画素信号およびノイズ成分の読み出しには、リセット成分を読み出すためのダウンカウント期間と、画素信号およびノイズ成分を読み出すためのアップカウント期間が必要となる。
【００５９】
各カラムＡＤ回路２５およびカラムＡＤ回路６５では、１行目の画素信号およびノイズ成分が読み出されてメモリ２５６に保持され、１行目水平走査期間が終了すると、続いて２行目の画素信号およびノイズ成分が読み出される。ここで、２行目の画素信号およびノイズ成分が読み出される２行目水平走査期間に、メモリ２５６に保持されていた１行目の各列の画素信号およびノイズ成分が、メモリ２５６から出力信号線１８へ伝達される。
【００６０】
このように、画素信号およびノイズ成分読み出しは、ｎ行目の読み出しが行われている水平走査期間に、メモリ２５６に保持されていたｎ−１行目の画素信号およびノイズ成分が出力信号線１８へ伝達される構成となっている。
【００６１】
ここで、画素信号およびノイズ成分の読出し順序は、まず、基準電圧発生部６０からのノイズ成分が検出されてから、撮像領域１０の最初の列Ｈ０から最終列Ｈｍの信号が出力される。これは、この順序が逆になってしまうと、ノイズの補正が各行の最後尾で行われてしまい、信号処理が困難になり、また、出力回路３０からの出力が１行分遅延してしまうためである。なお、チップのレイアウトに関しては、出力側より、ノイズ補正回路７０、基準電圧発生部６０、撮像領域１０の順番に配置されるのが好ましい。
【００６２】
（横線ノイズ発生のメカニズム）
次に、本発明の解決する課題の横線ノイズの発生メカニズムについて説明する。
【００６３】
各光電変換素子１０３の電圧は、周囲の光の明るさに応じて決定される。例えば、明るい光を受けた光電変換素子１０３は、低い電圧を生じ、一方、暗い光を受けた光電変換素子１０３は、相対的に高い電圧を生じる。
【００６４】
また、選択された行の画素の増幅トランジスタ１０６は、第１負荷トランジスタ２９（トランジスタＭＨ０〜ＭＨｍ）によってソースフォロア構造をなし、第１列信号線１９の各々のアナログ出力電圧は、選択された行のＦＤ部の電圧と第１負荷トランジスタ２９に流れる各電流ＩＨ０〜ＩＨｍとによって決定される。
【００６５】
このとき、バイアス電圧Ｖｂｉａｓは、バイアス回路５０を構成する基準電流源トランジスタＭＦに流れる電流Ｉｂによって決定される。
【００６６】
まず、電流源５１の電流Ｉｂは、一般的に、電源電圧変動や温度変動の影響を受けにくくするために、バンドギャップレファレンス回路（ＢＧＲ）と呼ばれる定電圧回路・定電流回路から生成している。このため、各トランジスタ素子や抵抗素子などからはデバイスノイズが発生している。
【００６７】
さらに、バンドギャップレファレンス回路（ＢＧＲ）から基準電流源トランジスタＭＦへの距離は、レイアウト的に離れていることが多く、この電流Ｉｂが流れる配線と他のディジタル信号の配線が併走もしくはクロスする箇所があれば、電流Ｉｂにはこれらのディジタルノイズが重畳してしまう。
【００６８】
また、基準電流源トランジスタＭＦのデバイスのサーマルノイズや周波数に依存した１／ｆノイズなどのデバイスノイズも加算されることになる。
【００６９】
この結果、基準電流源トランジスタＭＦの電流Ｉｂに重畳された電流ノイズや基準電流源トランジスタＭＦのデバイスノイズは、基準電流源トランジスタＭＦのバイアス電圧Ｖｂｉａｓに重畳されることになる。
【００７０】
続いて、第１負荷トランジスタ２９のバイアス電圧Ｖｂｉａｓに重畳された電圧ノイズは、電流ＩＨ０〜ＩＨｍに重畳する電流ノイズに変換され、そして、最終的には、選択された行の増幅トランジスタ１０６によって電圧ノイズに変換されて、列信号線１９（Ｈ０〜Ｈｍ）の出力電圧に重畳することになる。この結果、選択された行の全列に対して周波数と大きさがほぼ等しいノイズが重畳してしまい、これが横線ノイズとなる。
【００７１】
なお、回路ノイズに関しては、各トランジスタ素子や抵抗素子などの各デバイスから、ホワイトノイズであるサーマルノイズ、周波数に依存した１／ｆノイズなどのデバイスノイズが発生している。
【００７２】
次に、ディジタルＣＤＳの効果を説明する。ディジタルＣＤＳの目的は、基準電流源トランジスタＭＦのバイアス電圧Ｖｂｉａｓに重畳された電圧成分の中で、ＤＣ成分を含む比較的低い周波領域の電圧成分を取り除くものである。
【００７３】
第１列信号線１９に接続された第１負荷トランジスタ２９は、選択された行の画素全体の信号を同一クロックで同時に、リセット成分ΔＶ及びデータ成分（＝リセット成分ΔＶ＋信号成分Ｖｓｉｇ）として読み出す機能を果たし、次にカラムＡＤ回路２５が、先に格納されたリセット成分ΔＶと後に格納されたデータ成分（＝リセット成分ΔＶ＋信号成分Ｖｓｉｇ）との電圧差を利用し、単位画素３の信号成分Ｖｓｉｇを算出する。
【００７４】
このため、ディジタルＣＤＳの周波数（リセット成分とデータ成分を読み出す時間差（図３における時刻ｔ２２−時刻ｔ１２））に比べて低い周波数のノイズについては、リセット成分ΔＶと後に格納されたデータ成分（＝リセット成分ΔＶ＋信号成分Ｖｓｉｇ）に含まれるノイズ電圧が等しくなり、ノイズの電圧差がゼロになるためにディジタルＣＤＳによって除去することができる。
【００７５】
一方、比較的高い周波数のノイズについては、時刻ｔ２２と時刻ｔ１２でレベルが異なり、ノイズの電圧差がゼロにならないためにディジタルＣＤＳによって除去することができずに、選択された行の全列に対して周波数と大きさがほぼ等しいノイズが重畳してしまう。この結果、横線ノイズとして視覚的に見えやすいものとなってしまう。
【００７６】
詳細には、ディジタルＣＤＳの伝達関数Ｈ（ｆ）は（式１）で表すことができる。ここで、τは時刻ｔ２２と時刻ｔ１２の時間差を表す。そして、このＨ（ｆ）の絶対値の２乗│Ｈ（ｆ）│＾２は、（式２）で表すことができる。この式によると、ディジタルＣＤＳの周波数（＝１／τ）よりも低い周波数ｆの信号またはノイズは、│Ｈ（ｆ）│＾２≒０となり、減衰されることを示している。
【００７７】
Ｈ（ｆ）＝１−ｅｘｐ（−２πｆτ）    （式１）
│Ｈ（ｆ）│＾２＝２・（１−ｃｏｓ（２πｆτ））    （式２）
【００７８】
このように、比較的低い周波数領域の１／ｆノイズに対する対策としては、ディジタルＣＤＳが有効である。しかしながら、その絶対量を低減するためには、回路内のトランジスタのサイズを大きくする必要があり、チップ面積の増加にもつながるため、現実的には、ある程度の限界がある。
【００７９】
一方、比較的高い周波領域をも有するホワイトノイズに対する対策としては、ノイズレベルがノイズ密度と信号通過帯域の積できまるため、信号通過帯域を狭める手段が考えられる。しかしながら、信号通過帯域を狭くしすぎると、過渡応答が遅くなったり、また、外付けの容量を新たに追加する必要が生じたりするなどのデメリットが発生してしまう。このため、本発明のような他の解決手段が望まれる。
【００８０】
（横線ノイズの補正手順）
本実施の形態に係る固体撮像装置１では、新たに、基準電圧発生部６０、第２列信号線６９、第２負荷トランジスタ６１、カラムＡＤ回路６５、ノイズ補正回路７０を備えていることを特徴としており、ディジタルＣＤＳによって取り除けない比較的高い周波数の横線ノイズを補正により低減することができる。以下に、横線ノイズの補正手順の説明をする。
【００８１】
まず、第２負荷トランジスタ６１を構成するトランジスタＭＣ０〜ＭＣｎのバイアス電圧Ｖｂｉａｓに重畳された電圧ノイズは、第１負荷トランジスタ２９のバイアス電圧Ｖｂｉａｓに重畳された電圧ノイズと同様に、電流ＩＣ０〜ＩＣｎに重畳する電流ノイズに変換され、続いて、基準電圧発生部６０の基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎによって電圧ノイズに変換されて、最終的に、基準電圧発生部６０の出力信号線６９（Ｃ０〜Ｃｎ）にアナログ電圧として現れる。
【００８２】
そして、図３に示したように、第１負荷トランジスタ２９では、選択された行の画素全体の信号を、リセット成分ΔＶ及びデータ成分（＝リセット成分ΔＶ＋信号成分Ｖｓｉｇ）として読み出す機能を果たし、カラムＡＤ回路２５が、リセット成分ΔＶとデータ成分（＝リセット成分ΔＶ＋信号成分Ｖｓｉｇ）との電圧差を利用し、画素信号を検出する。
【００８３】
また同時に、図４に示したように、第２負荷トランジスタ６１では、選択された行のノイズ成分を検出する。ここで、基準電圧発生部６０を構成する基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのゲートには、定電圧源Ｖ２より常に一定電圧が印加され、定電圧が出力されている状態でリセットされるため、出力される信号にはノイズ成分のみが含まれることを特徴とする。ここで、ノイズ成分とは、主には、撮像領域１０の選択された行の横線ノイズと等しいレベルの横線ノイズ（または相関のある横線ノイズ）と、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎ自身のそれぞれで発生するランダムノイズを意味している。
【００８４】
このため、（式２）で示すように、リセット成分とデータ成分を読み出す時間差をτ（時刻ｔ２２−時刻ｔ１２）とすれば、ディジタルＣＤＳの周波数（＝１／τ）に比べて低い周波数のノイズについては、リセット成分と後に格納されたデータ成分に含まれるノイズ電圧が等しくなるため、ノイズの電圧差がゼロになるためディジタルＣＤＳによって除去できる。
【００８５】
一方、本発明のポイントとして、比較的周波数の高いノイズについては、時刻ｔ２２と時刻ｔ１２で大きさが異なり、ノイズの電圧差がゼロにならないためにディジタルＣＤＳによって除去することができないために、対応するカラムＡＤ回路２５、６５によって抽出することができるようになる。
【００８６】
また、ここで考慮すべきことは、先述した通り、基準電圧発生部６０では、選択された行の全列に対して周波数と大きさがほぼ等しい横線ノイズと、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎ自身のそれぞれで発生するランダムノイズを検出してしまうことである。
【００８７】
このため、水平ライン毎の横線ノイズを算出するためには、基準電圧発生部６０から検出された、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎの出力のアナログ信号を、ディジタル信号に変換し、平均化回路７２によって、水平ライン毎に、選択された行の列毎に異なるランダムノイズをキャンセルして平均化する必要がある。
【００８８】
そして、この平均化回路７２の算出結果を、減算回路７１を用いて、撮像領域１０の出力信号線１８を介して出力されてきた各信号から減ずれば、ディジタルＣＤＳによって取り除くことができなかった比較的高い周波数の横線ノイズを補正して低減することができる。
【００８９】
つまり、本発明のノイズ補正によって、横線ノイズは低減、理論的にはゼロにすることができる。
【００９０】
図６に、横線ノイズを除去する具体的な手順を示す。
はじめに、タイミング制御部２０からの制御信号ＣＮ５によって平均化回路７２と減算回路７１はリセットされる。その後、行毎にノイズ成分の平均化処理が行われる（ステップＳ１）。
【００９１】
まず、撮像領域１０の１行分について、基準電圧発生部６０の各列のノイズ成分が各カラムＡＤ回路６５から出力信号線１８に順に伝達され（ステップＳ１０）、累積加算器７３により累積加算される（ステップＳ１１）。累積加算されたノイズ成分は、除算器７４により累積加算が行われたカラムＡＤ回路６５の列数で除算され（ステップＳ１２）、当該行におけるノイズ平均信号が算出される。算出されたノイズ平均信号は、当該行の最初の列Ｈ０から最終列Ｈｍまでの画素信号が伝達される間保持される（ステップＳ１３）。
【００９２】
次に、ノイズ平均信号を用いて、画素信号の補正処理が行われる（ステップＳ２）。１行分の全ての列のノイズ成分が出力信号線１８に伝達された後、当該行の各列の画素信号が各カラムＡＤ回路２５から出力信号線１８に順に伝達されて補正される。まず、当該行の最初の列Ｈ０の画像信号が出力信号線１８に伝達され（ステップＳ２０）、減算回路７１により出力された画素信号からノイズ平均信号が減算され（ステップＳ２１）、出力信号線１７に出力される（Ｓ２２）。続いて、列Ｈ１〜列Ｈｍについても同様に、画素信号の伝達および減算が行われ、１行分の画像信号が全て補正されて映像データＤ１が得られる。その後、各行についても同様に、画素信号の補正が行われる。
【００９３】
なお、基準電圧発生部６０の列数が２のｎ乗（２、４、８、１６、・・・）の場合は、平均化回路７２をビットシフトで代用することもできる。
【００９４】
（基準電圧発生用トランジスタのゲート長とゲート幅）
次に、本発明の実施形態に係る固体撮像装置における基準電圧発生部６０を構成する基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのゲート長とゲート幅のサイズについての具体的な説明を述べる。
【００９５】
最初に、以下の説明に必要な相互コンダクタンスＧｍは、（式３）で表すことができる。ここで、Ｌはゲート長、Ｗはゲート幅、μは移動度、Ｃｏｘはゲート酸化膜容量、Ｉｄはトランジスタに流れる電流である。
【００９６】
Ｇｍ＝√（２・μ・Ｃｏｘ・Ｗ／Ｌ・Ｉｄ）    （式３）
【００９７】
また、トランジスタ素子で発生するノイズには、サーマルノイズと１／ｆノイズがある。一般的に、トランジスタ素子で発生するゲート入力に換算した１／ｆノイズは、（式４）で表すことができる。ここで、２乗平均ノイズ電圧Ｖｎ＾２は、周波数ｆ、ゲート幅Ｗ、ゲート長Ｌ、ゲート酸化膜容量Ｃｏｘ、定数Ｋとして、１／ｆの関数となる。つまり低周波側でのノイズの影響が特に大きくなる。式から分かるように、１／ｆノイズはトランジスタ素子のゲート面積Ｌ・Ｗに反比例するため、特に単位画素３に用いられる微細なトランジスタ素子では、１／ｆノイズが支配的となり、その影響が顕著となる。１／ｆノイズを低減するためには、ゲート面積Ｌ・Ｗを大きくすればよいことがわかる。例えば、ゲート面積Ｌ・Ｗを１００倍にすれば、２乗平均ノイズ電圧Ｖｎ＾２は（式４）より、１／１０倍に低減できることがわかる。
【００９８】
Ｖｎ＾２＝Ｋ／（Ｃｏｘ・Ｌ・Ｗ・ｆ）    （式４）
【００９９】
次に、まず、単位画素３の増幅トランジスタ１０６の出力信号に現れる横線ノイズを算出する。第１負荷トランジスタ２９（トランジスタＭＨ０〜ＭＨｍ）のバイアス電圧Ｖｂｉａｓに重畳するノイズレベルをＶｇ、第１負荷トランジスタ２９の相互コンダクタンスをＧｍｌ、増幅トランジスタ１０６の相互コンダクタンスをＧｍｇとすると、増幅トランジスタ１０６で発生する横線ノイズは（式５）で表すことができる。
【０１００】
増幅トランジスタ１０６で発生する横線ノイズ＝Ｖｇ・Ｇｍｌ／Ｇｍｇ    （式５）
【０１０１】
一方、基準電圧発生部６０の出力信号に現れる横線ノイズを算出する。第２負荷トランジスタ６１（トランジスタＭＣ０〜ＭＣｎ）のバイアス電圧Ｖｂｉａｓに重畳するノイズレベルをＶｇ、第２負荷トランジスタ６１の相互コンダクタンスをＧｍｌ、基準電圧発生部６０を構成する基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎの相互コンダクタンスをＧｍｃとすると、基準電圧発生部６０で発生する横線ノイズは（式６）で表すことができる。
【０１０２】
基準電圧発生部６０で発生する横線ノイズ＝Ｖｇ・Ｇｍｌ／Ｇｍｃ    （式６）
【０１０３】
つまり、増幅トランジスタ１０６で発生する横線ノイズと基準電圧発生部６０で発生する横線ノイズを等しくするためには、（式５）と（式６）より、増幅トランジスタ１０６の相互コンダクタンスＧｍｇと基準電圧発生部６０を構成する基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎの相互コンダクタンスＧｍｃを等しくすればよい。相互コンダクタンスＧｍは（式３）の各定数で表すことができるので、最も簡単な実現方法としては、例えば、移動度μ、ゲート酸化膜容量Ｃｏｘ、トランジスタに流れる電流Ｉｄを、等しく設定しておけば、単位画素３の増幅トランジスタ１０６のＷ／Ｌ比と基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのＷ／Ｌ比を等しくするだけでよいことがわかる。
【０１０４】
ここで、仮に、基準電圧発生部６０を構成する基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのサイズと、単位画素３を構成する増幅トランジスタ１０６のサイズを等しくする場合を考える。このとき、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのゲート長Ｌとゲート幅Ｗは微細なので、それぞれのトランジスタで発生するランダムノイズは（式４）で示す１／ｆノイズが支配的となり、数１００μＶの大きなノイズレベルを発生してしまう。一方、目標とする横線ノイズは、数１０μＶ程度であり、ランダムノイズの１／１０倍程度の特性が必要である。
【０１０５】
次に、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎで検出された列毎のランダムノイズを平均化して、横線ノイズを抽出するための列数を算出してみる。例えば、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎを１００列配置することができれば、トランジスタのゲート面積Ｌ・Ｗは１００倍になるので、ランダムノイズの支配的な１／ｆノイズのノイズ電圧Ｖｎは（式４）より、１／１０倍に低減できる。この結果、ランダムノイズの平均値は、横線ノイズと同レベルになるので、精度よく横線ノイズを抽出し、補正することができることがわかる。なお、このようにして補正する場合、ノイズ補正回路７０では、ノイズ平均信号に所定の係数を乗算することとしてもよい。この所定の係数は、（式５）と（式６）より、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎの相互コンダクタンスＧｍｃに対する増幅トランジスタ１０６の相互コンダクタンスＧｍｇの比より定められる。
【０１０６】
すなわち、本発明では、大きな面積を占める光電変換素子１０３を有するＯＢ領域を必要とせず、基準電圧発生部６０のみで構成できるため、チップ面積の増加を抑えた状態で横線ノイズを低減することができることがわかる。
【０１０７】
次に、本発明の実施形態に係る固体撮像装置１において、チップ面積の増加をさらに抑えた状態で横線ノイズを低減することができる方法について説明する。
【０１０８】
まず、増幅トランジスタ１０６で発生するランダムノイズは、上述したように、（式４）で示す１／ｆノイズが支配的である。理由としては、１／ｆノイズはトランジスタのゲート面積Ｌ・Ｗに反比例するため、特に画素に用いられる微細なトランジスタではその影響が顕著となるからである。式より、１／ｆノイズを低減するためには、ゲート面積Ｌ・Ｗを大きくすればよいことがわかる。
【０１０９】
このため、本発明のポイントとなる基準電圧発生部６０を構成する基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのサイズとしては、以下のようになる。
【０１１０】
まずは、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎの相互コンダクタンスＧｍｃは、増幅トランジスタ１０６の相互コンダクタンスＧｍｇと等しくすることによって横線ノイズを抽出できるようになる。簡単には、ＧｍｃとＧｍｇを等しくするためには、Ｗ／Ｌ比を等しくすればよい。
【０１１１】
同時に、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎの各トランジスタ素子のゲート面積Ｌ・Ｗを大きくすれば、１／ｆノイズを低減することができ、基準電圧発生部６０の列数を大幅に減らすことができる。
【０１１２】
ここで、基準電圧発生部６０では、単位画素３とは異なり、大きな面積を占める光電変換素子１０３を有する必要がない。このため、この光電変換素子１０３の面積を利用することができる。
【０１１３】
例えば、単位画素３の増幅トランジスタ１０６に比較して、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのゲート長Ｌを４倍、ゲート幅Ｗを４倍にすれば、相互コンダクタンスＧｍｃとＧｍｇは等しくなり、さらに、面積を１６倍にすることができる。このため、１／ｆノイズのＶｎは、（式４）より、１／√１６＝１／４倍となる。
【０１１４】
上記の通り、単位画素３の増幅トランジスタ１０６のサイズと基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのサイズが等しい場合は、基準電圧発生部６０が１００列必要であったが、本発明に係る構成にすることによって、１００列×１／４倍＝２５列であれば、ランダムノイズの平均値は、横線ノイズと同レベルになるので、横線ノイズを精度よく抽出して、補正することができる。
【０１１５】
また、上述したように、単位画素３を構成する増幅トランジスタ１０６の相互コンダクタンスＧｍｇと基準電圧発生部６０を構成する基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎの相互コンダクタンスＧｍｃを等しくすれば、同じレベルの横線ノイズが検出できる。最も簡単な方法は、画素の増幅トランジスタ１０６のＷ／Ｌ比とノイズ検出回路の基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのＷ／Ｌ比を等しくすればよい。ここで、仮に、ＧｍｇとＧｍｃが異なる値である場合には、平均化回路７２から出力される補正値に、ある係数を乗ずれば、横線ノイズを補正することができる。
【０１１６】
具体的には、例えば、Ｇｍｇ／Ｇｍｃ＝２と設定すれば、（式５）と（式６）より、基準電圧発生部６０の横線ノイズの検出値は、単位画素３を構成する増幅トランジスタ１０６の横線ノイズの検出値の２倍になる。この場合には、平均化回路７２から出力される補正値に係数（１／２倍）を乗ずれば、横線ノイズを補正することができる。
【０１１７】
このように、基準電圧発生部６０によって、チップ面積と消費電力の大幅な増加をすることなく、横線ノイズを改善することができる。
【０１１８】
（変形例１）
本実施の形態に係る固体撮像装置１では、図７に示すように、ノイズ補正回路７０の構成は、平均化回路７２の前にある一定値（第１の閾値）以上またはある一定値（第２の閾値）以下の信号を除去する信号レベル制限回路７９が配置された構成としてもよい。これは、基準電圧発生部６０の基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎが小さい面積であるときには、それぞれのトランジスタに欠陥がある場合や、または、ディジタル的なノイズであるＲＴＳノイズ（ランダム・テレグラフ・シグナル・ノイズ）が発生する頻度が高くなり、バイアス電圧の変動に起因するノイズ成分を精度よく平均化できない可能性があるためである。
【０１１９】
このような構成とすることにより、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎが小さい面積である場合などでも、ノイズ平均信号を精度よく平均化できる。
【０１２０】
（変形例２）
また、本実施の形態に係る固体撮像装置１は、撮像領域１０にＯＢレベルを検出するＯＢ領域と、ＯＢレベルを用いて画素信号の補正を行うＯＢ補正回路９０をさらに備える構成としてもよい。
【０１２１】
図８に示すように、ＯＢ補正回路９０は、ＯＢレベル算出手段９１と、減算回路９３とを備えている。そして、ＯＢレベル算出手段９１によって行毎にＯＢレベルを算出し、減算回路９３によって出力信号線１８に出力された画素信号からＯＢレベルを減算して補正を行う。
【０１２２】
このようにＯＢ補正回路９０をさらに備えることで、画素信号に含まれる横線ノイズをより低減することができる。
【０１２３】
なお、ＯＢ補正回路９０は、ノイズ補正回路７０の後でなくても、ノイズ補正回路７０の前に配置される構成であってもよい。
【０１２４】
（まとめ）
以上のように、本発明に係る固体撮像装置１では、新たに、基準電圧発生部６０、第２列信号線６９、第２負荷トランジスタ６１、カラムＡＤ回路６５、ノイズ補正回路７０を備えており、ディジタルＣＤＳでは取り除くことができない高周波領域の横線ノイズを取り除くことができる。
【０１２５】
したがって、本発明の実施形態に係る固体撮像装置１は、大きな面積を占める光電変換素子１０３を有するＯＢ領域を備える必要がなく、チップ面積の増加を抑えつつ横線ノイズの低減化を実現することが出来る。
【０１２６】
なお、本発明は、前記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。
【０１２７】
例えば、単位画素３、第１列信号線１９、第１負荷トランジスタ２９、バイアス回路５０、カラムＡＤ回路２５、基準電圧発生部６０、第２列信号線６９、第２負荷トランジスタ６１、カラムＡＤ回路６５、同一のＬＳＩチップに形成される構成であってもよい。
【０１２８】
また、ノイズ補正回路７０は、撮像領域１０、カラム処理部２６、基準電圧発生部６０が同一基板上に集積されたＬＳＩチップに内蔵されるものであってもよく、または、ＬＳＩチップに外付けされる構成であってもよい。
【０１２９】
また、基準電圧発生部６０のゲート長およびゲート幅は、例えば、増幅トランジスタ１０６に比較して、基準電圧発生用トランジスタＭＳＣ０〜ＭＳＣｎのゲート長Ｌを８倍、ゲート幅Ｗを８倍にすれば、１／ｆノイズのＶｎは、１／√６４＝１／８倍となり、１００列×１／８倍≒１２列の基準電圧発生部６０を備えるとよいので、チップ面積の増加を抑えつつ横線ノイズを精度よく抽出して、補正することができる。
【０１３０】
また、チップのレイアウトに関しては、撮像領域１０を構成する単位画素３に対応したカラムＡＤ変換回路２５を、偶数列か奇数列かに応じて、撮像領域１０の上下に配置する構成であってもよい。また、このような構成においては、上下独立にノイズ補正回路７０を設けてもよい。このような構成とすれば、より横線ノイズ低減の効果が発揮できる。これは、撮像領域１０の上下では、ＧＮＤ配線、電源配線、信号配線が完全にはチップの中心に対して線対称にはなっておらず、ノイズの補正値が異なってくる可能性があるからである。
【０１３１】
また、例えば基準電圧発生部６０に供給される定電圧源Ｖ２の電圧を０Ｖにする構成であってもよい。このような構成によれば、ノイズ補正回路７０の出力信号線６９（Ｃ０〜Ｃｎ）の電圧は０Ｖになり、第１負荷トランジスタ２９の１次側の電流源Ｉｂに重畳したノイズに起因した横線ノイズは抽出されずゼロになる。このため、参照信号生成部２７の参照信号ＲＡＭＰに重畳したノイズに起因した横線ノイズのみが抽出されて、全体の横線ノイズが補正されることになる。これは、全体の横線ノイズのうち、参照信号ＲＡＭＰに重畳したノイズに起因した横線ノイズが支配的なシステムにおいては、効果的である。
【０１３２】
また、本発明では撮像領域１０が１画素１セルで構成しているとしたが、多画素１セルの構成としてもよいことは言うまでもない。
【０１３３】
また、本発明では、ノイズ補正回路７０では、ノイズ補正値の算出方法として平均化回路７２で構成されているが、ＦＩＲフィルタやＩＩＲフィルタなどのディジタルフィルタで構成されていてもよいことは言うまでもない。
【０１３４】
また、本発明の各実施形態の固体撮像装置１では、ＡＤ変換構成としてカラム処理部２６にカウンタ２５４を設ける構成であるが、リセット成分と信号成分をそれぞれ読み出し、ＡＤ変換する構成であれば、本発明の効果を同様に得ることができるため、この構成にとらわれない。
【０１３５】
また、本発明に係る固体撮像装置には、上記実施の形態における任意の構成要素を組み合わせて実現される別の実施形態や、実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。たとえば、本発明に係る固体撮像装置を内蔵するカメラも本発明に含まれる。
【産業上の利用可能性】
【０１３６】
以上説明したように、本発明によれば、視覚的に認識しやすい横線ノイズを、チップ面積の増加を抑えつつ低減することができ、例えば、ディジタルスチルカメラ、ビデオカメラ、監視カメラなど種々の撮像機器の固体撮像装置及びカメラとして有用である。
【符号の説明】
【０１３７】
１  固体撮像装置
３  単位画素
１９  第１列信号線
２５  カラムＡＤ回路（第１検出部）
２９  第１負荷トランジスタ
５０  バイアス回路
６０  基準電圧発生部、基準電圧発生用トランジスタ（第２検出部）
６１  第２負荷トランジスタ（第２検出部）
６５  カラムＡＤ回路（変動検出部、第２検出部）
６９  第２列信号線（第２検出部）
７０  ノイズ補正回路（補正部）
７１  減算回路
７２  平均化回路
７９  信号レベル制限回路
１０３  光電変換素子
１０６  増幅トランジスタ
２５４  カウンタ（第１ＡＤ変換回路、第２ＡＤ変換回路）
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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