(57)【要約】【課題】貫通電流の量を低減し、応答速度の低下を抑制する。【解決手段】差動入力回路と、電源ＶＤＤと差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＰＭＯＳトランジスタ２０と、ＰＭＯＳトランジスタ２０に並列に接続され、ゲートに差動入力回路の出力信号を入力するＰＭＯＳトランジスタ１４と、を備える。ＰＭＯＳトランジスタ２０のサイズは、ＰＭＯＳトランジスタ１４のサイズよりも小さい。接地と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とするＮＭＯＳトランジスタ１９と、ＮＭＯＳトランジスタ１９に並列に接続され、ゲートに差動入力回路の出力信号を入力するＮＭＯＳトランジスタ１３と、をさらに備える。ＮＭＯＳトランジスタ１９のサイズは、ＮＭＯＳトランジスタ１３のサイズよりも小さい。【選択図】図１
2011061289.tif 000002
【特許請求の範囲】
【請求項１】
差動入力回路と、
第１の電源と前記差動入力回路の一方の電源との間を接続し、前記差動入力回路の動作状態と非動作状態とを切り替え可能とする第１の第１導電型トランジスタと、
前記第１の第１導電型トランジスタに並列に接続され、制御端子に前記差動入力回路の出力信号を入力する第２の第１導電型トランジスタと、
を備えることを特徴とする入力バッファ回路。
【請求項２】
前記第１の第１導電型トランジスタのサイズは、前記第２の第１導電型トランジスタのサイズよりも小さいことを特徴とする請求項１記載の入力バッファ回路。
【請求項３】
第２の電源と前記差動入力回路の他方の電源との間を接続し、前記差動入力回路の動作状態と非動作状態とを切り替え可能とする第１の第２導電型トランジスタと、
前記第１の第２導電型トランジスタに並列に接続され、制御端子に前記差動入力回路の出力信号を入力する第２の第２導電型トランジスタと、
をさらに備えることを特徴とする請求項１記載の入力バッファ回路。
【請求項４】
前記第１の第２導電型トランジスタのサイズは、前記第２の第２導電型トランジスタのサイズよりも小さいことを特徴とする請求項３記載の入力バッファ回路。
【請求項５】
前記差動入力回路は、入力信号を反転して前記出力信号として出力することを特徴とする請求項１または３記載の入力バッファ回路。
【請求項６】
請求項１乃至５のいずれか一に記載の入力バッファ回路を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力バッファ回路に関し、特に、外部から入力される信号を内部に伝達するための入力回路を備えた入力バッファ回路に関する。
【背景技術】
【０００２】
ＳＤＲＡＭ等の半導体記憶装置において、クロック信号、アドレス信号、データ信号などは、それぞれ入力バッファ回路によって一端受けられて、それぞれ内部クロック信号、内部アドレス信号、内部データ信号として内部に伝達される。半導体記憶装置の高速化の進展に伴い、このような入力バッファ回路には、高速動作する差動回路が用いられることが多い（特許文献１、２参照）。
【０００３】
図５は、特許文献１に記載されている入力バッファ回路に相当する回路図である。図５において、入力バッファ回路（入力初段回路）は、ＮチャネルＭＯＳトランジスタ５１及び５２からなる差動回路と、ＰチャネルＭＯＳトランジスタ５３及び５４からなる差動回路と、ＮチャネルＭＯＳトランジスタ５５及び５６からなる差動回路と、ＰチャネルＭＯＳトランジスタ５７及び５８とからなる差動回路とを備える。
【０００４】
ＮチャネルＭＯＳトランジスタ５１、５２のそれぞれのソースが接続され、この接続点（ノードＮ１）がＮチャネルＭＯＳトランジスタ５９のドレインに接続される。ＮチャネルＭＯＳトランジスタ５９のソースが接地（ＶＳＳ）される。ＰチャネルＭＯＳトランジスタ５３、５４のそれぞれのソースが接続され、この接続点（ノードＮ２）がＰチャネルＭＯＳトランジスタ６０のドレインに接続される。ＰチャネルＭＯＳトランジスタ６０のソースが電源ＶＤＤに接続される。ＮチャネルＭＯＳトランジスタ５１、５２のそれぞれのドレインと、ＰチャネルＭＯＳトランジスタ５３、５４のそれぞれのドレインとが接続される。
【０００５】
ＮチャネルＭＯＳトランジスタ５５、５６のそれぞれのソースが接続され、この接続点（ノードＮ１）がＮチャネルＭＯＳトランジスタ５９のドレインに接続される。ＰチャネルＭＯＳトランジスタ５７、５８のそれぞれのソースが接続され、この接続点（ノードＮ２）がＰチャネルＭＯＳトランジスタ６０のドレインに接続される。ＮチャネルＭＯＳトランジスタ５５、５６のそれぞれのドレインと、ＰチャネルＭＯＳトランジスタ５７、５８のそれぞれのドレインとが接続される。
【０００６】
ＮチャネルＭＯＳトランジスタ５１、ＰチャネルＭＯＳトランジスタ５３のそれぞれのゲートが接続され、リファレンス電圧（リファレンスレベル信号）ＶＲＥＦが印加される。
【０００７】
ＮチャネルＭＯＳトランジスタ５２、ＰチャネルＭＯＳトランジスタ５４のそれぞれのゲートが、ＮチャネルＭＯＳトランジスタ５１、５２、ＰチャネルＭＯＳトランジスタ５３、５４のそれぞれのドレインに共通接続される。また、ＮチャネルＭＯＳトランジスタ５６及びＰチャネルＭＯＳトランジスタ５８のゲートが、ＮチャネルＭＯＳトランジスタ５１、５２、ＰチャネルＭＯＳトランジスタ５３、５４のそれぞれのドレインに共通接続される。
【０００８】
ＮチャネルＭＯＳトランジスタ５５のゲートとＰチャネルＭＯＳトランジスタ５７のゲートとが接続され、外部入力信号ＩＮとして、コマンド／アドレス信号等が印加される。
【０００９】
ＮチャネルＭＯＳトランジスタ５５及びＮチャネルＭＯＳトランジスタ５６のドレインと、ＰチャネルＭＯＳトランジスタ５７及びＰチャネルＭＯＳトランジスタ５８のドレインとの接続点から、インバータ回路１１を介して出力信号ＯＵＴが出力される。
【００１０】
以上のように、入力バッファ回路は、差動回路として構成されているため、スタンバイモードでも直流電流（電源電流である貫通電流）が流れる。そこで、パワー制御信号ＰＷＤＮおよびパワー制御信号ＰＷＤＮの反転信号ＰＷＤＮ＿Ｂにより、外部入力信号ＩＮを取り込むときには入力バッファ回路を活性化し、スタンバイ期間では、入力バッファ回路への電源の供給をカットする。
【００１１】
パワー制御信号ＰＷＤＮは、ＮチャネルＭＯＳトランジスタ５９のゲートに供給されると共に、パワー制御信号ＰＷＤＮの反転信号ＰＷＤＮ＿ＢがＰチャネルＭＯＳトランジスタ６０のゲートに供給される。パワー制御信号ＰＷＤＮがＨレベルであるときには、ＮチャネルＭＯＳトランジスタ５９及びＰチャネルＭＯＳトランジスタ６０は導通し、入力バッファ回路が活性化する。これに対し、パワー制御信号ＰＷＤＮがＬレベルになると、ＮチャネルＭＯＳトランジスタ５９及びＰチャネルＭＯＳトランジスタ６０が非導通となり、入力バッファ回路への電源供給がカットされる。
【００１２】
また、特許文献３には、外部からの入力信号、及び該入力信号のレベルを判定するための基準電圧が入力される差動増幅回路と、所定の一定電圧がゲートに供給されることで常にＯＮ状態にある、前記差動増幅回路へ所定の第１の動作電流を供給する第１の動作電流路用トランジスタと、外部からの制御信号にしたがってＯＮ／ＯＦＦが制御される、該ＯＮ時に前記差動増幅回路へ前記第１の動作電流よりも大きい第２の動作電流を供給する少なくとも１つの第２の動作電流路用トランジスタと、を有する入力バッファ回路が開示されている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−１０４６９４号公報
【特許文献２】特開平１１−２６６１５２号公報
【特許文献３】特開２００３−２５８６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
以下の分析は本発明において与えられる。
【００１５】
様々な電子デバイスにおいて差動型の入力回路が使用されているが、差動回路は定常的に直流電流（電源電流である貫通電流）を流すため、消費電流の点で問題がある。この場合、差動回路における消費電流と応答速度とはトレードオフの関係にある。すなわち、消費電流を抑えると応答速度が遅くなるため、ある程度の電流消費は許容せざるをえない。
【００１６】
例えば、特許文献１、２に記載の回路では、入力レシーバ回路を動作させる場合には、常に貫通電流を流し続けるため、消費電力が大きくなるという問題があった。同様に、特許文献３に記載の回路では、通常動作時には第１の動作電流路用トランジスタが常にオンしており第１および第２の動作電流路用トランジスタの両方のトランジスタを介して貫通電流が流れ続けるため、通常動作時の消費電流が大きくなるという問題があった。これらの場合、入力回路と電源ノードとの間に配置されたトランジスタのサイズを小さく（電流駆動能力を低くする）することで、貫通電流の量を減らすことはできる。しかしながら、この場合には、特許文献１に記載の回路を例とすれば、図５におけるノードＮ１、Ｎ２の充放電速度が低下してしまい、外部入力信号ＩＮの論理レベルの遷移に対する入力回路の応答速度が低下してしまう。
【課題を解決するための手段】
【００１７】
本発明の１つのアスペクト（側面）に係る入力バッファ回路は、差動入力回路と、第１の電源と差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とする第１の第１導電型トランジスタと、第１の第１導電型トランジスタに並列に接続され、制御端子に差動入力回路の出力信号を入力する第２の第１導電型トランジスタと、を備える。
【発明の効果】
【００１８】
本発明によれば、第１の第１導電型トランジスタにより、差動入力回路が動作している際に流れる貫通電流の量を低減すると共に、第２の第１導電型トランジスタの制御端子に差動入力回路の出力信号を供給して、第２の第１導電型トランジスタのオン／オフを出力信号の論理レベルで制御することで、入力信号の論理レベルの遷移に対する差動入力回路の応答速度の低下を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施例に係る入力バッファ回路の回路図である。
【図２】本発明の第１の実施例に係る入力バッファ回路における各部のタイミングチャートである。
【図３】本発明の第２の実施例に係る入力バッファ回路の回路図である。
【図４】本発明の第３の実施例に係る入力バッファ回路の回路図である。
【図５】従来の入力バッファ回路の回路図である。
【発明を実施するための形態】
【００２０】
本発明の実施形態に係る入力バッファ回路は、差動入力回路と、第１の電源と差動入力回路の一方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とする第１の第１導電型トランジスタと、第１の第１導電型トランジスタに並列に接続され、制御端子に差動入力回路の出力信号を入力する第２の第１導電型トランジスタと、を備える。
【００２１】
入力バッファ回路において、第１の第１導電型トランジスタのサイズは、第２の第１導電型トランジスタのサイズよりも小さいことが好ましい。
【００２２】
入力バッファ回路において、第２の電源と差動入力回路の他方の電源との間を接続し、差動入力回路の動作状態と非動作状態とを切り替え可能とする第１の第２導電型トランジスタと、第１の第２導電型トランジスタに並列に接続され、制御端子に差動入力回路の出力信号を入力する第２の第２導電型トランジスタと、をさらに備えることが好ましい。
【００２３】
入力バッファ回路において、第１の第２導電型トランジスタのサイズは、第２の第２導電型トランジスタのサイズよりも小さいことが好ましい。
【００２４】
入力バッファ回路において、差動入力回路は、入力信号を反転して出力信号として出力することが好ましい。
【００２５】
半導体記憶装置は、上記の入力バッファ回路を備えるようにしてもよい。
【００２６】
以上のような入力バッファ回路において、電流源となる第１の第１導電型トランジスタおよび第１の第２導電型トランジスタのサイズのゲート幅を小さく（例えば１／４）し、貫通電流を抑える。次に、新たにゲート幅が大きな電流源である第２の第１導電型トランジスタおよび／または第２の第２導電型トランジスタを加える。ただし第２の第１導電型トランジスタおよび／または第２の第２導電型トランジスタの制御端子には、出力信号を帰還させる。このような構成によれば、追加した電流源である第２の第１導電型トランジスタおよび／または第２の第２導電型トランジスタは、どちらか一方のみがオンとなるために貫通電流の増大は比較的小さい。
【００２７】
出力信号の帰還信号により、入力信号の第１のレベルの入力後は第２の第１導電型トランジスタおよび第２の第２導電型トランジスタの一方の電流源をオンさせ入力信号の第２のレベルへの遷移に対する応答を向上させる。逆に入力信号の第２のレベル（の入力後は第２の第１導電型トランジスタおよび第２の第２導電型トランジスタの他方の電流源をオンさせ入力信号の第１のレベルへの遷移に対する応答を向上させる。
【００２８】
以上のような入力バッファ回路によれば、入力信号に対する応答速度を犠牲にせず、消費電流を抑えることができる。
【００２９】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００３０】
図１は、本発明の第１の実施例に係る入力バッファ回路の回路図である。図１において、図５と同一の符号は、同一物を表し、その説明を省略する。図１の入力バッファ回路は、図５に対し、インバータ回路１２、ＮＭＯＳトランジスタ１３、ＰＭＯＳトランジスタ１４をさらに備える。なお、ＮＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとは同義であり、ＰＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとは同義である。
【００３１】
インバータ回路１２は、入力信号ＩＮと同相となる出力信号ＯＵＴを反転し、信号ＯＵＴ＿ＢとしてＮＭＯＳトランジスタ１３、ＰＭＯＳトランジスタ１４のそれぞれのゲートに供給する。ＮＭＯＳトランジスタ１３は、ソースを接地し、ドレインをノードＮ１に接続する。なお、ＮＭＯＳトランジスタ１３のサイズ（ゲート幅）は、ＮＭＯＳトランジスタ５５と同等とする。また、ＰＭＯＳトランジスタ１４は、ソースを電源ＶＤＤに接続し、ドレインをノードＮ２に接続する。なお、ＰＭＯＳトランジスタ１４のサイズ（ゲート幅）は、ＰＭＯＳトランジスタ５７と同等とする。
【００３２】
さらに、ＮＭＯＳトランジスタ１９、ＰＭＯＳトランジスタ２０は、それぞれ図５のＮＭＯＳトランジスタ５９、ＰＭＯＳトランジスタ６０と同様に接続されるが、それぞれのサイズ（ゲート幅）は、ＮＭＯＳトランジスタ５５、ＰＭＯＳトランジスタ５７のそれぞれに対して、例えば１／４と小さいものとする。
【００３３】
以上のような構成の入力バッファ回路において、入力信号ＩＮがＨレベルである場合、信号ＯＵＴ＿ＢがＬレベルとなってＰＭＯＳトランジスタ１４がオンする。したがって、ノードＮ２がＰＭＯＳトランジスタ１４、２０の両方を介して電源ノード（ＶＤＤ）に接続される。このため、ノードＮ２の電位が、ＰＭＯＳトランジスタ２０のみを用いた際よりも高い電位に保たれる。この状態で、入力信号ＩＮがＬレベルに遷移すると、入力信号ＩＮをゲートに受けソースがノードＮ２に接続されたＰＭＯＳトランジスタ５７のゲート・ソース間電圧Ｖｇｓが、ＰＭＯＳトランジスタ２０のみを用いた際よりも大きくなる。したがって、入力信号ＩＮのＬレベルへの遷移に対する入力バッファ回路の応答性の低下を抑制することができる。
【００３４】
また、入力信号ＩＮがＬレベルからＨレベルに遷移する場合も、上記に対応する動作が行われる。すなわち、入力信号ＩＮがＬレベルである場合、信号ＯＵＴ＿ＢがＨレベルとなってＮＭＯＳトランジスタ１３がオンする。したがって、ノードＮ１がＮＭＯＳトランジスタ１３、１９の両方を介して接地（ＶＳＳ）に接続される。このため、ノードＮ１の電位が、ＮＭＯＳトランジスタ１９のみを用いた際よりも低い電位に保たれる。この状態で、入力信号ＩＮがＨレベルに遷移すると、入力信号ＩＮをゲートに受けソースがノードＮ１に接続されたＮＭＯＳトランジスタ５５のゲート・ソース間電圧Ｖｇｓが、ＮＭＯＳトランジスタ１９のみを用いた際よりも大きくなる。したがって、入力信号ＩＮのＨレベルへの遷移に対する入力バッファ回路の応答性の低下を抑制することができる。
【００３５】
次に、各部の波形について説明する。図２は、本発明の第１の実施例に係る入力バッファ回路における各部のタイミングチャートである。入力信号ＩＮがＨレベルである時、信号ＯＵＴ＿ＢのＬレベルがＰＭＯＳトランジスタ１４のゲートおよびＮＭＯＳトランジスタ１３のゲートに帰還され、ＰＭＯＳトランジスタ１４がオンとなり、ＮＭＯＳトランジスタ１３がオフとなる。したがって、ノードＮ２の電位がＶＤＤにより近いレベルになり、入力信号ＩＮのＬレベルへの遷移に対する応答速度が速い状態を保つ。
【００３６】
また、入力信号ＩＮがＬレベルである時、信号ＯＵＴ＿ＢのＨレベルがＰＭＯＳトランジスタ１４のゲートおよびＮＭＯＳトランジスタ１３のゲートに帰還され、ＮＭＯＳトランジスタ１３がオンとなり、ＰＭＯＳトランジスタ１４がオフとなる。したがって、ノードＮ１の電位が接地電位により近いレベルになり、入力信号ＩＮのＨレベルへの遷移に対する応答速度が速い状態を保つ。
【００３７】
図２を参照すると、本発明における信号ＯＵＴ＿Ｂの波形は、従来回路とほぼ同等である。一方、本発明の入力バッファ回路における消費電流は、従来の回路に対し、オンとなっているＮＭＯＳトランジスタ１９およびＰＭＯＳトランジスタ２０のサイズが小さいので、３〜４割削減していることが示される。
【実施例２】
【００３８】
図３は、本発明の第２の実施例に係る入力バッファ回路の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３の入力バッファ回路は、図１に対し、ＮＭＯＳトランジスタ１３を省く。すなわち、電源ＶＤＤ側にＰＭＯＳトランジスタ１４、２０の両方を配置し、接地側には、ＮＭＯＳトランジスタ１９のみを配置する構成とされる。
【００３９】
このような構成の入力バッファ回路では、図１のＮＭＯＳトランジスタ１３を欠くため、入力信号ＩＮの立ち上がりに対する応答速度は低下する。これに対し、入力信号ＩＮの立ち下がりに対する応答速度は、オンとなっているＰＭＯＳトランジスタ１４によって維持される。
【実施例３】
【００４０】
図４は、本発明の第３の実施例に係る入力バッファ回路の回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４の入力バッファ回路は、図１に対し、ＰＭＯＳトランジスタ１４を省く。すなわち、電源ＶＤＤ側にＰＭＯＳトランジスタ２０のみを配置し、接地側には、ＮＭＯＳトランジスタ１３、１９の両方を配置する構成とされる。
【００４１】
このような構成の入力バッファ回路では、図１のＰＭＯＳトランジスタ１４を欠くため、入力信号ＩＮの立ち下がりに対する応答速度は低下する。これに対し、入力信号ＩＮの立ち上がりに対する応答速度は、オンとなっているＮＭＯＳトランジスタ１３によって維持される。
【００４２】
なお、ＮＭＯＳトランジスタ５１、５２、５５、５６、ＰＭＯＳトランジスタ５３、５４、５７、５８で構成される差動入力回路は、上記の各実施例に記載した回路に限定されるものではない。上記の各実施例に記載した差動入力回路に代えて、その他の形式の入力回路、例えば、特許文献３の図２、４に記載されるような回路等を用いるようにしてもよいことはいうまでもない。
【００４３】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４４】
１１、１２  インバータ回路
１３、１９、５１、５２、５５、５６  ＮＭＯＳトランジスタ
１４、２０、５３、５４、５７、５８  ＰＭＯＳトランジスタ
【図１】
2011061289.tif 000003
【図２】
2011061289.tif 000004
【図３】
2011061289.tif 000005
【図４】
2011061289.tif 000006
【図５】
2011061289.tif 000007