(57)【要約】【課題】内部回路を静電破壊から保護するための静電気保護素子を備えた半導体装置を提供する。【解決手段】第１の電源系統で駆動される第１の回路（内部回路１）と、第１の電源系統とは異なる第２の電源系統で駆動される第２の回路（内部回路２）と、第１の回路に含まれる降圧回路（降圧回路４）により生成される第３の電源系統で駆動される第３の回路（内部回路３）と、を含む半導体装置において、第２の回路の電源配線ＶＤＤ２と、第３の回路の電源配線ＶＤＤ３との間に、第１の静電保護素子（ダイオードＤ３）を備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１の電源系統で駆動される第１の回路と、前記第１の電源系統とは異なる第２の電源系統で駆動される第２の回路と、前記第１の回路に含まれる降圧回路により生成される第３の電源系統で駆動される第３の回路と、を含む半導体装置であって、
前記第２の回路の電源電圧レベルは、前記第３の回路の電源電圧レベルより高く、
前記第２の回路の電源配線と、前記第３の回路の電源配線との間に、第１の静電保護素子を備えることを特徴とする半導体装置。
【請求項２】
前記第３の回路を構成するトランジスタのゲート酸化膜は、前記第１の回路を構成するトランジスタのゲート酸化膜より薄膜であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の静電保護素子はダイオードであることを特徴とする請求項１または請求項２いずれか一項に記載の半導体装置。
【請求項４】
前記第１の静電保護素子は、前記降圧回路に隣接して配置されることを特徴とする請求項１乃至請求項３いずれか一項に記載の半導体装置。
【請求項５】
前記第２の回路の電源配線と接地配線の間に、第２の静電保護素子が設けられ、前記第１の静電保護素子は、前記第２の静電保護素子よりブレイクダウン電圧が高いことを特徴とする請求項１または請求項４いずれか一項に記載の半導体装置。
【請求項６】
前記第２の回路の電源配線と接地配線の間に、容量素子が設けられていることを特徴とする請求項１乃至請求項５いずれか一項に記載の半導体装置。
【請求項７】
前記第１の電源系の接地配線と前記第２の電源系の接地配線との間に第３の静電気保護素子が設けられていることを特徴とする請求項１乃至請求項６いずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に内部回路を静電破壊から保護するための静電気保護素子を備えた半導体装置に関する。
【背景技術】
【０００２】
静電気放電（ＥＳＤ）から半導体装置を保護するためにダイオードやトランジスタなどがＥＳＤ保護素子として用いられている。
【０００３】
ＥＳＤ保護素子は、半導体装置を構成するトランジスタのゲート耐圧よりも保護素子が動作を開始するブレイクダウン電圧を低くする必要がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２２８１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１は、ＭＯＳトランジスタのブレイクダウン電圧とゲート酸化膜耐圧に関して、ゲート酸化膜厚依存を示した図である。図１は、ゲート酸化膜厚が、ある値以下になると、ＭＯＳトランジスタのブレイクダウン電圧とゲート酸化膜耐圧は逆転することを示している。この逆転する際のゲート酸化膜厚は、ＭＯＳトランジスタの構造や酸化膜の膜質などの影響を受けるものである。
【０００６】
今後半導体の微細化が進むにつれ、ゲート酸化膜の薄膜化も進むので、内部回路を静電破壊から保護する手法として、保護素子の動作開始電圧を下げる必要がある。例えば、上記特許文献１においては、保護素子の動作開始電圧を下げるため、トリガーとなる素子を追加する技術が開示されている。
しかし、この手法では、トリガー用に複数の素子を必要とし、また、トリガーのための信号線や、該信号線を駆動する回路も必要となり、保護素子の構造を複雑にする。そのため、保護素子の半導体チップに占める割合を増大させてしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明は、第１の電源系統で駆動される第１の回路と、第１の電源系統とは異なる第２の電源系統で駆動される第２の回路と、第１の回路に含まれる降圧回路により生成される第３の電源系統で駆動される第３の回路と、を含む半導体装置であって、第２の回路の電源電圧レベルは、第３の回路の電源電圧レベルより高く、第２の回路の電源配線と、第３の回路の電源配線との間に、第１の静電保護素子を備えることを特徴とする半導体装置である。
【発明の効果】
【０００８】
本発明の半導体装置によれば、第２の回路の電源配線と、第３の回路の電源配線との間に、第１の静電保護素子を備えるだけで、第３の回路が接続される電源配線ＶＤＤ３に伝わってきた静電気ストレスを速やかに電源配線ＶＤＤ２に逃がすことができ、第３の回路を静電破壊から保護できる。また、第１の静電保護素子、あるいは、第３の回路に元々静電保護素子が設けられている場合は該静電保護素子も含めて、それらの保護素子を制御するために、信号線や回路を必要としない構成である。従って、保護素子の構造を複雑にすることなく、保護素子の半導体チップに占める割合を、従来に比べ小さくする効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】ＭＯＳトランジスタの特性図である。
【図２】本発明の関連技術の半導体装置が備える静電保護素子の回路図である。
【図３】本発明の半導体装置が備える静電保護素子の回路図である。
【図４】図３におけるダイオードＤ３のレイアウト図である。
【図５】図３におけるダイオードＤ３の断面図である。
【図６】本発明の半導体装置が備える静電保護素子の回路図である。
【図７】本発明の半導体装置が備える静電保護素子の回路図である。
【図８】本発明の半導体装置におけるダイオードの他の構成例を示すレイアウト図である。
【図９】図８におけるダイオードの断面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
まず、本発明の説明をする前に本発明の関連技術について説明する。
図２は、本発明を適用する前の構成である。図２における半導体装置１００は、第１の電源系統（電源配線ＶＤＤ１、接地配線ＶＳＳ１で電源を供給する電源系統）で駆動される内部回路１（第１の回路）と、第２の電源系統（電源配線ＶＤＤ２、接地配線ＶＳＳ２で電源を供給する電源系統）で駆動される内部回路２（第２の回路）と、第３の電源系統（電源配線ＶＤＤ３、接地配線ＶＳＳ１で電源を供給する電源系統）で駆動される内部回路３（第３の回路）を備えている。ここで、電源配線ＶＤＤ３には、第１の電源系統で駆動される降圧回路４により、電源配線ＶＤＤ１の電圧レベルを降圧した電源電圧レベルが供給される。
【００１１】
また、各電源系統の電源配線と接地配線の間には、内部回路１、内部回路２、内部回路３各々を、静電気破壊から保護するための保護素子として、保護素子ａ（トランジスタＱｎ１）、保護素子ｂ（トランジスタＱｎ２）、保護素子ｃ（トランジスタＱｎ３）が、それぞれ設けられている。
【００１２】
内部回路１を構成するトランジスタ及びトランジスタＱｎ１は、ゲート酸化膜の厚いＭＯＳトランジスタで構成されている。また、内部回路３を構成するトランジスタ及びトランジスタＱｎ３は、内部回路１を構成するトランジスタ等に比べゲート酸化膜が薄いＭＯＳトランジスタで構成されている。また、第２の電源系統に接続された内部回路２及びトランジスタＱｎ２については、内部回路３を構成するトランジスタ等に比べゲート酸化膜が厚いＭＯＳトランジスタで構成されている。内部回路２及びトランジスタＱｎ２のゲート酸化膜厚は、例えば、第２の電源配線ＶＤＤ２の電圧レベルが電源配線ＶＤＤ１の電圧レベルと同じ場合、内部回路１及びトランジスタＱｎ１と同じゲート酸化膜厚になる。
【００１３】
また、半導体装置１００が半導体メモリの場合、例えば、第１の電源系統は、外部電源がそのまま印加される通常の回路を駆動する電源系統であり、第２の電源系統は、出力トランジスタを駆動する電源系統であり、第３の電源系統は、降圧電圧で動作する周辺回路の電源系統である。
【００１４】
ここで、図２に示す半導体装置の電源配線ＶＤＤ１と接地配線ＶＳＳ１の間に正の静電気ストレスが印加された場合、ＭＯＳトランジスタＱｎ１を導通してストレスを接地配線ＶＳＳ１に放電することで、内部回路１を静電破壊から防ぐ。しかし、印加された静電気ストレスの一部が、降圧回路４を介して、電源配線ＶＤＤ３に伝わっていく場合がある。このような場合、電源配線ＶＤＤ３に接続された内部回路３を保護する目的で、降圧回路４に保護素子ｃ（ＭＯＳトランジスタＱｎ３）を接続する場合がある。
しかしながら、半導体装置の微細化が進むにつれ、このトランジスタＱｎ３のブレイクダウン電圧が、ゲート酸化膜厚の耐圧より高くなってしまう。
【００１５】
（第１実施形態）
図３は、本発明の半導体装置における、保護素子の接続を示す回路図である。図３において、図２と同一の部分には同一の符号を付している。
図３における半導体装置２００は、第１の電源系統（電源配線ＶＤＤ１、接地配線ＶＳＳ１で電源を供給する電源系統）で駆動される内部回路１（第１の回路）と、第２の電源系統（電源配線ＶＤＤ２、接地配線ＶＳＳ２で電源を供給する電源系統）で駆動される内部回路２（第２の回路）と、第３の電源系統（電源配線ＶＤＤ３、接地配線ＶＳＳ１で電源を供給する電源系統）で駆動される内部回路３（第３の回路）を備えている。
【００１６】
ここで、電源配線ＶＤＤ３には、第１の電源系統で駆動される降圧回路４により、電源配線ＶＤＤ１の電圧レベルを降圧した電源電圧レベルが供給される。また、電源配線ＶＤＤ２には、第１の電源系統とは異なる第２の電源系統から、電源配線ＶＤＤ３の電圧レベルより高い電源電圧レベルが供給される。すなわち、電源配線ＶＤＤ１、電源配線ＶＤＤ２及び電源配線ＶＤＤ３の電圧レベルのうち、電源配線ＶＤＤ３の電圧レベルが一番低い。
また、各電源系統の電源配線と接地配線の間には、内部回路１、内部回路２各々を、静電気破壊から保護するための保護素子として、それぞれ保護素子ａ（トランジスタＱｎ１）、保護素子ｂ（トランジスタＱｎ２）が設けられている。なお、図２における内部回路３に設けられた保護素子ｃ（トランジスタＱｎ３）は、本実施形態における半導体装置２００において必ずしも必要でないので、図示していない。
【００１７】
また、複数の電源系を有する半導体装置において一般的に行われている静電破壊対策として、第１の接地配線ＶＳＳ１と第２の接地配線ＶＳＳ２との間に、静電気保護素子（ダイオードＤ１、ダイオードＤ２）を接続しているが、これらのダイオードは必ずしも接続しなくてもよい。
【００１８】
内部回路１を構成するトランジスタ及びトランジスタＱｎ１は、ゲート酸化膜の厚いＭＯＳトランジスタで構成されている。また、内部回路３を構成するトランジスタ及びトランジスタＱｎ３は、内部回路１を構成するトランジスタ等に比べゲート酸化膜が薄いＭＯＳトランジスタで構成されている。また、第２の電源系統に接続された内部回路２及びトランジスタＱｎ２については、内部回路３を構成するトランジスタ等に比べゲート酸化膜が厚いＭＯＳトランジスタで構成されている。内部回路２及びトランジスタＱｎ２のゲート酸化膜厚は、例えば、第２の電源配線ＶＤＤ２の電圧レベルが電源配線ＶＤＤ１の電圧レベルと同じ場合、内部回路１及びトランジスタＱｎ１と同じゲート酸化膜厚になる。
【００１９】
また、半導体装置２００が半導体メモリの場合、例えば、第１の電源系統は、外部電源がそのまま印加される通常の回路を駆動する電源系統であり、第２の電源系統は、出力トランジスタを駆動する電源系統であり、第３の電源系統は、降圧電圧で動作する周辺回路の電源系統である。
【００２０】
半導体装置２００においては、図２における半導体装置１００と相違して、電源配線ＶＤＤ３と電源配線ＶＤＤ２との間に、第３の電源系統に加わる静電気ストレスを、第２の電源系統へと逃がす保護素子（ダイオードＤ３）が接続される。
ダイオードＤ３は、電源配線ＶＤＤ１から降圧回路４を介して、電源配線ＶＤＤ３に印加された静電気ストレスを、電源配線ＶＤＤ２へ放電する保護素子である。
ここで、電源配線ＶＤＤ３に印加される静電気ストレスは、電源配線ＶＤＤ１に接続される第１の保護素子（トランジスタＱｎ１）によって放電しきれなかった静電気ストレスであり、かつ降圧回路４を介して伝わった静電気ストレスであるため、外部から印加された静電気ストレスに比較すると、その強度は弱い静電気ストレスである。
【００２１】
このため、放電先である電源配線ＶＤＤ２に静電気ストレスを放電した後、静電気ストレスの放電先が十分形成されていなくとも、電源配線ＶＤＤ２に接続される自体の持つ負荷容量、例えば電源配線の対半導体基板に対する寄生容量が大きければ、静電気ストレスを吸収することができる。また、ダイオードＤ３の放電能力は、同じく放電すべき静電気ストレスが弱いという理由により、必ずしも放電能力を大きくする必要はない。従って、ダイオードＤ３のレイアウト寸法は、保護素子ａ（トランジスタＱｎ１）の静電気ストレスの放電能力と、電源配線ＶＤＤ２に印加される静電気ストレスとの関係を考慮して決定すればよい。
また、通常の動作状態において、第２の回路の電源電圧レベルは、第３の回路の電源電圧レベルより高いので、ダイオードＤ３に順方向電流が流れることはない。
【００２２】
図４及び図５に、ダイオードＤ３の平面図と断面図を示す。
図４に示すように、ダイオードＤ３は、不図示のＰ型半導体基板Ｐｓｕｂ上に形成したＮウエル層ＮＷ内に形成される。Ｎウエル層ＮＷ内の中央に矩形状に設けられたＰ型拡散層ＰＤを取り囲むように、半導体基板の表面に素子分離領域が設けられ、その周囲にＮ型拡散層ＮＤが設けられる。
【００２３】
図５は、図４のＡ−Ａ’間に相当する断面図である。Ｐ型半導体基板Ｐｓｕｂ上にＮウエル層ＮＷが形成され、その内側に、Ｎ型拡散層ＮＤ及びＰ型拡散層ＰＤが形成されている。Ｎ型拡散層ＮＤは、不図示のコンタクトホール及び実線で示すメタル配線を介して、電源配線ＶＤＤ２へと接続されている。また、Ｎ型拡散層ＮＤは、不図示のコンタクトホール及び実線で示すメタル配線を介して、電源配線ＶＤＤ３へと接続されている。
このように構成されるダイオードＤ３は、アノード電極を電源配線ＶＤＤ３、カソード電極を電源配線ＶＤＤ２とするダイオードであり、その放電能力は、Ｐ型拡散層ＰＤの面積を変えることで調整できる。
【００２４】
このように、本実施形態による半導体装置は、第１の電源系統で駆動される第１の回路（内部回路１）と、第１の電源系統とは異なる第２の電源系統で駆動される第２の回路（内部回路２）と、第１の回路に含まれる降圧回路（降圧回路４）により生成される第３の電源系統で駆動される第３の回路（内部回路３）と、を含む半導体装置（半導体装置２００）であって、第２の回路の電源電圧レベルは、第３の回路の電源電圧レベルより高く、第２の回路の電源配線（電源配線ＶＤＤ２）と、第３の回路の電源配線（電源配線ＶＤＤ３）との間に、第１の静電保護素子（ダイオードＤ３）を備えることを特徴とする半導体装置である。
【００２５】
本発明の半導体装置によれば、第２の回路（内部回路２）の電源配線（電源配線ＶＤＤ２）と、第３の回路（内部回路３）の電源配線（電源配線ＶＤＤ３）との間に、第１の静電保護素子（ダイオードＤ３）を備えるだけで、第３の回路（内部回路３）が接続される電源配線ＶＤＤ３に伝わってきた静電気ストレスを速やかに電源配線ＶＤＤ２に逃がすことができ、第３の回路（内部回路３）を静電破壊から保護できる。
【００２６】
また、第１の静電保護素子（ダイオードＤ３）、あるいは、第３の回路に元々静電保護素子が設けられている場合は該静電保護素子も含めて、それらの保護素子を制御するために、信号線や回路を必要としない構成である。従って、保護素子の構造を複雑にすることなく、保護素子の半導体チップに占める割合を、従来に比べ小さくする効果を奏する。
【００２７】
（第２実施形態）
次に、添付図面（図６）を参照しながら、本発明の他の実施形態について説明する。
図６は、本発明の半導体装置における、保護素子の接続を示す回路図である。図６において、図２及び図３と同一の部分には同一の符号を付し、その説明を省略する。
図３における半導体装置３００においては、図２に示した内部回路３に設けられた保護素子ｃ（トランジスタＱｎ３）を、接続している。
本実施形態における半導体装置３００は、保護素子ｃ（トランジスタＱｎ３）が動作するまでの間に、電源配線ＶＤＤ３に入ってくる静電気ストレスを、ダイオードＤ３による放電で電源配線ＶＤＤ２へ逃がす。
【００２８】
すなわち、発明が解決しようとする課題において説明したように、今後半導体の微細化につれ、トランジスタＱｎ３のブレイクダウン電圧が、ゲート酸化膜厚の耐圧より高くなってしまう可能性が高い。そのため、内部回路３を静電破壊から保護する手法として、保護素子ｃ（トランジスタＱｎ３）のブレイクダウン電圧を下げるのではなく、ブレイクダウン電圧に到達するまでの期間において、内部回路３に印加される静電気ストレスを、ダイオードＤ３で速やかに電源配線ＶＤＤ２に逃がすものである。
【００２９】
（第３実施形態）
次に、添付図面（図７）を参照しながら、本発明の他の実施形態について説明する。
図７は、本発明の半導体装置における、保護素子の接続を示す回路図である。図７において、図３及び図６と同一の部分には同一の符号を付し、その説明を省略する。
図７における半導体装置４００においては、ダイオードＤ３の電源配線ＶＤＤ３との接続位置を、降圧回路４の近くに配置した状態を示している。また、電源配線ＶＤＤ３には、接続される回路が動作した場合の電圧降下を防ぐ目的で、容量Ｃ１が接続される。
【００３０】
内部回路３に印加される静電気ストレスが小さい場合、容量Ｃ１だけでも静電気ストレスを吸収できる場合があるが、接続される容量Ｃ１の位置によっては、容量Ｃ１で静電気ストレスを吸収される前に、内部回路３が破壊する可能性がある。これを防ぐためは、ダイオードＤ３を降圧回路４の近くに配置するのが望ましい。
【００３１】
なお、この際、電源配線ＶＤＤ３と電源配線ＶＤＤ２との間にダイオードＤ３を接続することで、電源配線ＶＤＤ２に印加された静電気ストレスが、ダイオードＤ３を逆方向ブレイクダウンさせて電源配線ＶＤＤ３に入ってくるという問題がある。
これに対しては、電源配線ＶＤＤ２に接続された保護素子ｂ（トランジスタＱｎ２）のブレイクダウン電圧を、ダイオードＤ３のブレイクダウン電圧より低くなるように設定すればよい。
【００３２】
具体的には、トランジスタＱｎ２のゲート酸化膜厚を調整し、例えば、ゲート酸化膜厚を薄くして、トランジスタＱｎ２のブレイクダウン電圧を、ダイオードＤ３のブレイクダウン電圧より低くなるようにする。或いは、ダイオードＤ３の不純物濃度を調整し、例えば、Ｐ型拡散層ＰＤを形成する不純物濃度を薄くして、ブレイクダウン電圧を高くする方法がある。
【００３３】
あるいは、ダイオードＤ３のブレイクダウン電圧を高くするため、ダイオードＤ３の構造を変える手法もある。図８、図９は、上記半導体装置２００、３００，４００に共通に用いられているダイオードＤ３に代えて、利用可能なダイオードＤ３ａの構造を示す平面図と断面図である。
図８に示すように、ダイオードＤ３ａは、不図示のＰ型半導体基板Ｐｓｕｂ上に形成したＮウエル層ＮＷ内に形成される。Ｎウエル層ＮＷ内の中央に矩形状に設けられたＰ型拡散層ＰＤを取り囲むように、半導体基板の表面に素子分離領域が設けられ、その周囲にＮ型拡散層ＮＤが設けられる。ダイオードＤ３ａが、図４に示したダイオードＤ３と相違する点は、以下の通りである。
【００３４】
Ｐ型拡散層ＰＤは、不図示の矩形状のＰウエル層ＰＷ内に設けられる。また、Ｎウエル層ＮＷは、ダイオードＤ３の場合と相違し、Ｐウエル層ＰＷに接し、かつ、Ｐウエル層ＰＷを取り囲むように設けられる。また、新たに、矩形状のディープＮウエル層（以下、ＤＮウエル層ＤＮＷ）が、Ｐウエル層ＰＷを取り囲み、かつ、Ｎウエル層ＮＷの外周よりも内側に設けられる。
【００３５】
図９は、図８のＡ−Ａ’間に相当する断面図である。上述の様にＰ型拡散層ＰＤは、Ｐウエル層ＰＷ内に設けられ、Ｐウエル層ＰＷは、ＤＮウエル層ＤＮＷによりＰ型半導体基板Ｐｓｕｂと電気的に分離される。また、ＤＮウエル層ＤＮＷは、Ｎウエル層ＮＷと電気的に接続される。Ｎ型拡散層ＮＤ、Ｐ型拡散層ＰＤ各々は、それぞれ不図示のコンタクトホール及び実線で示すメタル配線を介して、電源配線ＶＤＤ２、電源配線ＶＤＤ３へとそれぞれ接続されている。
【００３６】
以上の様に構成されるダイオードＤ３ａは、アノード電極を電源配線ＶＤＤ３、カソード電極を電源配線ＶＤＤ２とするダイオードであり、その放電能力は、Ｐ型拡散層ＰＤの面積を変えることで調整できる。また、ＤＮウエル層ＤＮＷを設けたことで、ダイオードＤ３ａのブレイクダウン電圧を、Ｎウエル層ＮＷまたはＤＮウエル層ＤＮＷのＰウエル層ＰＷに対する耐圧まで、高くすることができる。
【００３７】
このように、本実施形態による半導体装置は、第１の電源系統で駆動される第１の回路（内部回路１）と、第１の電源系統とは異なる第２の電源系統で駆動される第２の回路（内部回路２）と、第１の回路に含まれる降圧回路（降圧回路４）により生成される第３の電源系統で駆動される第３の回路（内部回路３）と、を含む半導体装置（半導体装置２００，３００，４００）であって、第２の回路の電源電圧レベルは、第３の回路の電源電圧レベルより高く、第２の回路の電源配線（電源配線ＶＤＤ２）と、第３の回路の電源配線（電源配線ＶＤＤ３）との間に、第１の静電保護素子（ダイオードＤ３ａ）を備えることを特徴とする半導体装置である。
【００３８】
また、上記半導体装置において、第２の回路（内部回路２）の電源配線（電源配線ＶＤＤ２）と接地配線の間に、第２の静電保護素子（トランジスタＱｎ２）が設けられ、第１の静電保護素子（ダイオードＤ３ａ）は、第２の静電保護素子（トランジスタＱｎ２）よりブレイクダウン電圧が高いことを特徴とする。
【００３９】
これにより、第１の実施形態における効果を維持しつつ、更に、電源配線ＶＤＤ２に接続された保護素子ｂ（トランジスタＱｎ２）のブレイクダウン電圧に対して、ダイオードＤ３ａのブレイクダウン電圧を高くできるので、電源配線ＶＤＤ２に印加された静電気ストレスが、ダイオードＤ３ａをブレイクダウンさせて電源配線ＶＤＤ３に入ってくるという問題を解決できる。
【００４０】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施形態においては、ＭＯＳトランジスタを保護素子に用いた半導体装置について説明したが、保護素子としてＭｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ（ＭＩＳ）トランジスタを適用することができる。また、保護素子としてバイポーラトランジスタを使用した半導体装置に対しても、本願発明を適用することができる。その場合、ダイオードの構成としては、ＮＰＮバイポーラトランジスタの場合、ベースをアノード、コレクタをカソードとしてもよいし、或いは、ベースをアノード、エミッタをカソードとしてもよい。
【符号の説明】
【００４１】
１００，２００，３００，４００…半導体装置、１，２，３…内部回路、ａ，ｂ，ｃ…保護素子、ＶＤＤ１，ＶＤＤ２，ＶＤＤ３…電源配線、ＶＳＳ１，ＶＳＳ２…接地配線、４…降圧回路、Ｑｎ１，Ｑｎ２，Ｑｎ３…トランジスタ、Ｄ１，Ｄ２，Ｄ３，Ｄ３ａ…ダイオード、Ｃ１…容量、ＮＤ…Ｎ型拡散層、ＰＤ…Ｐ型拡散層、ＮＷ…Ｎウエル層、ＰＷ…Ｐウエル層、ＤＮＷ…ＤＮウエル層、Ｐｓｕｂ…Ｐ型半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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