(57)【要約】【課題】本発明は小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成することを課題とする。【解決手段】デバイス形成層１８と電極パッド２０を有する半導体素子１４の電極パッド２０と半導体素子１４の他面側に形成された再配線パターン５２とを接続する貫通電極５６を有する半導体装置５０であって、半導体素子１４の上面側にデバイス形成層１８及び電極パッド２０を形成し、電極パッド２０及びデバイス形成層１８の表面に第１レジスト層６２を形成し、電極パッド２０にエッチングにより開口６４を形成し、開口６４に連通する位置に貫通孔５４をエッチングにより半導体素子１４に形成する。第１レジスト層６２によりデバイス形成層１８を保護すると共に、貫通電極５６を設けてフリップチップ接続を可能にして小型化を図る。【選択図】図２
2011166168.tif 000002
【特許請求の範囲】
【請求項１】
デバイス形成層が形成された半導体素子の一面側と前記半導体素子の他面側とを接続するよう構成された半導体装置であって、
前記デバイス形成層が形成された前記半導体素子の一面側に第１絶縁層を介して形成された電極パッドと、
前記半導体素子の一面側にレジストを被覆した状態でエッチングにより、前記電極パッドの開口より内側に位置し、前記半導体素子を貫通するように形成された貫通孔と、
前記貫通孔の内周に沿うように筒状に形成され、当該筒状の端部が前記貫通孔から前記半導体素子の一面側の前記電極パッドの開口の内側に突出するように前記半導体素子の他面側から形成された第２絶縁層と、
前記貫通孔の延在方向に沿うように前記第２絶縁層の筒状の内部に充填され、端部が前記電極パッドの内周を貫通して前記第２絶縁層の筒状の端部より露出するように形成された貫通電極と、
前記第２絶縁層の筒状の端部外周とその外側に形成された前記電極パッドの開口内周との間に形成された凹部と、
前記凹部に充填されると共に、前記凹部に露出する前記電極パッドの表面及び前記第２絶縁層の筒状の端部より露出する前記貫通電極の端部を覆うように形成され、前記貫通電極の端部と前記電極パッドとを接続する導電層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記デバイス形成層は、光を受光または発光する光機能素子であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一面側にデバイス形成層と電極パッドを有する半導体素子の電極パッドに接続される電極を形成するように構成された半導体装置に関する。
【背景技術】
【０００２】
例えば、受光素子または発光素子などからなる光変換素子に代表されるデバイス形成層を基板上に形成した半導体素子の電極を基板に形成した配線パターンと接続した半導体装置としては、図１に示されるような構成とされたものがある。この半導体装置１０では、配線基板１２上に半導体素子１４を接着剤１６により固着し、半導体素子１４の上面にデバイス形成層１８及び電極パッド２０が作り込まれている。デバイス形成層１８の周囲に設けられた複数のＡｌ電極パッド２０は、ワイヤボンディングにより装架されたＡｕワイヤ２２を介して配線基板１２上の配線パターン２４に接続される。また、デバイス形成層１８の表面（デバイス面）は、パッシベーション層（保護膜）２６が積層されている。
【０００３】
このように構成された半導体装置１０では、半導体素子１４の周囲にＡｕワイヤ２０を引き出すためのスペースを設けることにより装置全体が大きくなり、小型化を図ることが難しい。
【０００４】
また、複数のＡｌ電極パッド２０をはんだバンプを用いて配線パターン２４にフリップチップ接続する方法も考えられるが、デバイス形成層１８が配線基板１２と対向することになり、配線基板１２により光が遮断されてしまうので、デバイス形成層１８が受光または発光を行なう光変換素子の場合には採用することができない。
【０００５】
このような問題を解消する方法として、基板に貫通電極を設ける構成とすることにより上記のようなワイヤボンディングを無くして装置の小型化を図ることが検討されている。貫通電極の製造方法としては、基板にレーザ光を照射して貫通孔を形成し、当該貫通孔の内周面に配線パターンを形成する方法がある（例えば、特許文献１、２参照）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−３７３８９５号公報
【特許文献２】特開２００２−３７３９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１、２に記載された製造方法では、貫通孔の内周面形状がテーパ状（上面側開口が大径で下面側開口が小径となる）に形成されるため、デバイス形成層１８が形成された半導体素子１４の上面側に大きく開口する貫通孔を形成することになり、その分デバイス形成層１８から離れた位置に貫通孔を加工しなければならず、半導体装置の小型化を図ることが妨げられるという問題がある。
【０００８】
また、アスペクト比の高い微細な貫通孔を形成することが要望されている場合には、レーザ加工に代えてドライエッチングを用いる方法も考えられるが、ドライエッチングの際のプラズマによってデバイス形成層１８が損傷するといった問題が生じる。
【０００９】
そこで、本発明は装置の小型化を図ると共に、デバイス形成層を保護した状態で貫通孔及び貫通電極を形成する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は以下のような手段を有する。
【００１１】
（１）本発明は、デバイス形成層が形成された半導体素子の一面側と前記半導体素子の他面側とを接続するよう構成された半導体装置であって、
前記デバイス形成層が形成された前記半導体素子の一面側に第１絶縁層を介して形成された電極パッドと、
前記半導体素子の一面側にレジストを被覆した状態でエッチングにより、前記電極パッドの開口より内側に位置し、前記半導体素子を貫通するように形成された貫通孔と、
前記貫通孔の内周に沿うように筒状に形成され、当該筒状の端部が前記貫通孔から前記半導体素子の一面側の前記電極パッドの開口の内側に突出するように前記半導体素子の他面側から形成された第２絶縁層と、
前記貫通孔の延在方向に沿うように前記第２絶縁層の筒状の内部に充填され、端部が前記電極パッドの内周を貫通して前記第２絶縁層の筒状の端部より露出するように形成された貫通電極と、
前記第２絶縁層の筒状の端部外周とその外側に形成された前記電極パッドの開口内周との間に形成された凹部と、
前記凹部に充填されると共に、前記凹部に露出する前記電極パッドの表面及び前記第２絶縁層の筒状の端部より露出する前記貫通電極の端部を覆うように形成され、前記貫通電極の端部と前記電極パッドとを接続する導電層と、
を備えたことを特徴とする。
【００１２】
（２）本発明は、前記デバイス形成層が、光を受光または発光する光機能素子であることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、半導体素子の他面側から形成された第２絶縁層の筒状の端部外周とその外側に形成された電極パッドの開口内周との間に凹部を形成し、凹部に露出する電極パッドの表面及び第２絶縁層の筒状の端部より露出する貫通電極の端部を導電層による覆うように形成したため、貫通孔を加工する際に凹部を形成するためのレジスト層により電極パッドの外側に形成されたデバイス形成層がダメージを受けないようにできる。これにより、デバイス形成層の近傍に微細な貫通孔を形成して小型化を実現できると共に、デバイス形成層が搭載されている一側から貫通孔を形成することが可能であるので、貫通孔を加工する際のアライメントが容易に行なえる。
【００１４】
また、デバイス形成層がイメージセンサを含む光機能素子からなる場合は、半導体素子の上面側に光機能素子からなるデバイス形成層を形成した状態で貫通電極を形成することが可能になり、半導体素子の下面側の再配線を介したフリップチップ接続で配線基板に取り付けることが可能になり、光機能素子からなるデバイス形成層の受光または発光の妨げにならないように構成することが可能になる。
【図面の簡単な説明】
【００１５】
【図１】従来の半導体装置の一例を示す図である。
【図２】本発明による半導体装置の一実施例を示す縦断面図である。
【図３Ａ】本発明による半導体装置の製造方法の開口形成工程（その１）を説明するための図である。
【図３Ｂ】本発明による半導体装置の製造方法の開口形成工程（その２）を説明するための図である。
【図３Ｃ】本発明による半導体装置の製造方法の開口形成工程（その３）を説明するための図である。
【図３Ｄ】本発明による半導体装置の製造方法の開口形成工程（その４）を説明するための図である。
【図３Ｅ】本発明による半導体装置の製造方法の開口形成工程（その５）を説明するための図である。
【図３Ｆ】本発明による半導体装置の製造方法の開口形成工程（その６）を説明するための図である。
【図４Ａ】本発明による半導体装置の製造方法の絶縁層形成工程（その１）を説明するための図である。
【図４Ｂ】本発明による半導体装置の製造方法の絶縁層形成工程（その２）を説明するための図である。
【図４Ｃ】本発明による半導体装置の製造方法の絶縁層形成工程（その３）を説明するための図である。
【図５Ａ】本発明による半導体装置の製造方法の貫通電極形成工程（その１）を説明するための図である。
【図５Ｂ】本発明による半導体装置の製造方法の貫通電極形成工程（その２）を説明するための図である。
【図５Ｃ】本発明による半導体装置の製造方法の貫通電極形成工程（その３）を説明するための図である。
【図６Ａ】本発明による半導体装置の製造方法のパッドと貫通電極の導通確保工程（その１）を説明するための図である。
【図６Ｂ】本発明による半導体装置の製造方法のパッドと貫通電極の導通確保工程（その２）を説明するための図である。
【図６Ｃ】本発明による半導体装置の製造方法のパッドと貫通電極の導通確保工程（その３）を説明するための図である。
【図６Ｄ】本発明による半導体装置の製造方法のパッドと貫通電極の導通確保工程（その４）を説明するための図である。
【図７Ａ】本発明による半導体装置の製造方法の再配線及びレジスト除去工程（その１）を説明するための図である。
【図７Ｂ】本発明による半導体装置の製造方法の再配線及びレジスト除去工程（その２）を説明するための図である。
【図７Ｃ】本発明による半導体装置の製造方法の再配線及びレジスト除去工程（その３）を説明するための図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明を実施するための形態について説明する。
【実施例１】
【００１７】
図２は本発明による半導体装置の一実施例を示す縦断面図である。尚、図２において、前述した図１と同一部分には同一符号を付す。図２に示されるように、半導体装置５０は、半導体素子１４（光機能素子からなるデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０（第１絶縁層）を含む）に電極パッド２０と再配線パターン５２とを導通する貫通電極５６を形成した構成である。また、デバイス形成層１８としては、例えば、光を受光する受光素子、あるいは光を発光する発光素子、あるいは光を検知して画像信号を出力するイメージセンサなどが挙げられる。
【００１８】
デバイス形成層１８の周囲には、デバイス形成層１８と電気的に接続された複数のＡｌ電極パッド２０が設けられ、半導体素子１４の下面には、再配線パターン５２が設けられている。Ａｌ電極パッド２０と再配線パターン５２との間には、半導体素子１４を貫通する貫通孔５４がドライエッチングにより設けられ、貫通孔５４の内部には、Ｃｕめっきにより貫通電極５６が形成されている。
【００１９】
さらに、半導体素子１４の下面に設けられた再配線パターン５２は、はんだバンプ５８を介して配線基板１２上の配線パターン２４に接続される。
【００２０】
このように、半導体装置５０は、貫通電極５６を介してＡｌ電極パッド２０と再配線パターン５２とを接続し、半導体素子１４の再配線パターン５２とパッケージ基板１２上の配線パターン２４とをはんだバンプ５８を介してフリップチップで接続する構成となっているため、従来のようにワイヤボンディング（図１を参照）を用いた構成のものよりも大幅な小型化を実現することができる。しかも、半導体装置５０は、デバイス形成層１８を半導体素子１４の上面に配置できるので、デバイス形成層１８の受光または発光を妨げないように構成されている。
【００２１】
半導体装置５０の製造方法としては、例えば、以下のような製造方法（ａ）〜（ｃ）がある。（ａ）第１の製造方法では、複数の半導体素子１４が形成されるＳｉウエハ上に各半導体素子１４を構成する複数のデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成した後、貫通電極５６を形成し、その後再配線工程及びはんだバンプ形成工程を行ない、最後にダイシング工程により各半導体装置５０を切り出す。
【００２２】
（ｂ）第２の製造方法では、複数の半導体素子１４が形成されるＳｉウエハ上に各半導体素子１４を構成する複数のデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成した後、ダイシング工程により各半導体素子１４を切り出し、その後各半導体素子１４毎に貫通電極５６を形成し、最後に再配線工程及びはんだバンプ形成工程を行う。
【００２３】
（ｃ）第３の製造方法では、Ｓｉウエハからダイシングにより半導体素子１４を構成する各Ｓｉ小片を切り出し、このＳｉ小片上にデバイス形成層１８、電極パッド２０、パッシベーション層２６、絶縁膜６０を形成して半導体素子１４を得た後、各半導体素子１４毎に貫通電極５６を形成し、最後に再配線及びはんだバンプ形成工程を行う。
【００２４】
本実施例では、上記（ａ）の製造方法を用いた場合を例に挙げて以下説明する。この製造方法では、多数の半導体素子１４を有するシリコン基板に対して貫通電極５６を一括して形成することができるので、量産性をより高めることができる。
【００２５】
ここで、上記半導体装置５０の貫通電極５６の製造工程について詳細に説明する。貫通電極５６の製造工程は、大きく分けて(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程、(4)電極パッドと貫通電極の導通確保工程、(5)再配線及びレジスト除去工程からなる。尚、以下に示す図３〜図７では、説明の便宜上、デバイス形成層１８に接続されたＡｌ電極パッド２０及び貫通電極５６周辺を拡大して示してあり、デバイス形成層１８については図示を省略している。
【００２６】
(1)開口形成工程
図３Ａ〜図３Ｆは本発明による半導体装置の製造方法の開口形成工程（その１〜６）を説明するための図である。図３Ａに示す工程において、半導体素子１４を形成するための平板状のシリコン材料（シリコン基板）を用意する。そして、シリコン基板（図３〜図７では、便宜上、半導体素子１４として示す）の上面（表面）に絶縁膜（ＳｉＯ２）６０を形成し、絶縁膜６０の上面にデバイス形成層１８を形成する。
【００２７】
さらに、デバイス形成層１８の周辺にはＡｌ電極パッド２０を蒸着などの薄膜形成方法により形成する。また、絶縁膜６０の表面及びＡｌ電極パッド２０の上面中央部を除く周縁部表面にＳｉＮやポリイミド等のパッシベーション２６を形成する。
【００２８】
図３Ｂに示す工程において、パッシベーション２６の表面にフォトレジストを塗布して第１レジスト層６２を形成する。そして、フォトレジストがポジ形レジストの場合には、Ａｌ電極パッド２０の上面中央部に光を照射してＡｌ電極パッド２０の上面中央部に塗布されたフォトレジストを可溶させてＡｌ電極パッド２０の上面中央部に対向する開口６４を形成する。
【００２９】
また、フォトレジストがネガ形レジストの場合には、Ａｌ電極パッド２０の上面中央部を除く周辺部分に光を照射してＡｌ電極パッド２０の上面中央部に塗布されたフォトレジストを可溶して開口６４を形成する。尚、この工程では、半導体素子１４の上面側から光を照射して第１レジスト層６２に開口６４を形成させるため、半導体素子１４の下面（裏面）でのアライメントが不要になっている。
【００３０】
図３Ｃに示す工程において、Ａｌ電極パッド２０の中心部分にドライエッチングにより開口６４を設ける。リアクティブイオンエッチングなどのドライエッチングでは、プラズマ中の正イオンが第１レジスト層６２で覆われていないＡｌ電極パッド２０の上面中央部に突入してエッチングを行なうため、Ａｌ電極パッド２０の中央部が上方から垂下方向に削除される。これにより、Ａｌ電極パッド２０は、中心部に開口６４を有する中空形状となる。また、開口６４をドライエッチングする際は、デバイス形成層１８が第１レジスト層６２で覆われているので、デバイス形成層１８が損傷するおそれがない。
【００３１】
図３Ｄに示す工程において、第１レジスト層６２の表面及び開口６４の内周面にフォトレジストを塗布しパターニングして第２レジスト層６６を形成する。第２レジスト層６６は、開口６４の内周面を保護することを目的としている。そのため、第２レジスト層６６の厚さは、第１レジスト層６２よりも薄くても良い。また、ドライエッチングにより半導体素子１４に貫通孔５４を形成する際、開口６４の内周面がプラズマによるダメージを受けないのであれば、第２レジスト層６６を省略することも可能である。
【００３２】
図３Ｅに示す工程において、Ａｌ電極パッド２０の下側に形成された絶縁膜６０の開口６４に対向する部分を上方からドライエッチングにより削除する。その際、Ａｌ電極パッド２０の内周面は、第２レジスト層６６によりプラズマから保護されると共に、デバイス形成層１８は第１レジスト層６２により保護される。
【００３３】
図３Ｆに示す工程において、半導体素子１４に対して開口６４に連通する部分を上方からドライエッチングにより削除して貫通孔５４を半導体素子１４の下面側まで貫通させる。その際、Ａｌ電極パッド２０の内周面は、第２レジスト層６６によりプラズマから保護されると共に、デバイス形成層１８は第１レジスト層６２により保護される。
【００３４】
このように、デバイス形成層１８が形成された半導体素子１４の上方からドライエッチングにより貫通孔５４を設けることができるので、アスペクト比の高い微細な貫通孔５４を形成できると共に、第１レジスト層６２及び第２レジスト層６６によりデバイス形成層１８及びＡｌ電極パッド２０の内周面がプラズマによって損傷することも防止できる。しかも、開口６４及び貫通孔５４を上面側から加工することができるので、裏面側からのアライメントが不要になり、開口形成工程が容易に行なえる。
【００３５】
(2)絶縁層形成工程
図４Ａ〜図４Ｃは本発明による半導体装置の製造方法の絶縁層形成工程（その１〜３）を説明するための図である。図４Ａに示す工程において、第２レジスト層６６の上面に樹脂からなる保護フィルム７０を貼着する。この保護フィルム７０は、デバイス形成層１８を保護すると共に、貫通孔５４に連通された開口６４を上面側から閉塞する。
【００３６】
図４Ｂに示す工程において、ＣＶＤ（chemical  vaper  deposition）などの薄膜形成方法により半導体素子１４の下面側からＳｉＯ２やＳｉＮ等の絶縁層７２（第２絶縁層）を形成する。絶縁層７２は、半導体素子１４の下面側及び貫通孔５４の内周面及び開口６４の内周面にも被覆形成される。また、開口６４の上面側は、保護フィルム７０によって閉塞されているので、開口６４に接する保護フィルム７０の下面にも絶縁層７２が形成される。
【００３７】
図４Ｃに示す工程において、保護フィルム７０を剥離させる。この保護フィルム７０は、下面に開口６４を閉塞する部分の絶縁層７２が付着したまま剥がされることで、貫通孔５４及び開口６４の内周面を覆う円筒状の絶縁層７２が上面側から下面側へ貫通した状態となる。前述した貫通孔５４及び開口６４をドライエッチングしてから絶縁層７２を形成するまでの工程では、ドライ工程であるので、貫通孔５４及び開口６４の内周面は清浄な状態に維持されている。そのため、貫通孔５４及び開口６４の洗浄工程を省略することができる。
【００３８】
(3)貫通電極形成工程
図５Ａ〜図５Ｃは本発明による半導体装置の製造方法の貫通電極形成工程（その１〜３）を説明するための図である。図５Ａに示す工程において、絶縁層７２の下面に導電材を貼着し、給電層８０を形成する。従って、貫通孔５４の下面側はこの給電層８０により閉塞される。
【００３９】
図５Ｂに示す工程において、めっきにより貫通電極５６を貫通孔５４内に形成する。例えば、貫通孔５４に対向する給電層８０の表面に電解めっきにより金属（Ｃｕ,Ａｕなど）を析出させ、成長させることで貫通孔５４及び開口６４に貫通電極５６を形成する。また、貫通電極５６の上端部は、開口６４より上方に突出した状態となる。
【００４０】
図５Ｃに示す工程において、ＣＭＰ（chemical  mechanical  polishing）により上面側を研磨して平坦化する。これにより、第２レジスト層６６及び貫通電極５６の上端部が研磨により削除される。従って、ＣＭＰにより平坦化された後もデバイス形成層１８は、第１レジスト層６２により保護されたままである。
【００４１】
このように、給電層８０をベースとして貫通孔５４及び開口６４の内周面を覆う円筒状の絶縁層７２の内部に貫通電極５６を充填することができる。この際、貫通電極５６の上端部が平坦化されれば、第２レジスト層６６が残存しても良い。
【００４２】
(4)電極パッドと貫通電極の導通確保工程
図６Ａ〜図６Ｄは本発明による半導体装置の製造方法のパッドと貫通電極の導通確保工程（その１〜４）を説明するための図である。図６Ａに示す工程において、平坦化された上面にフォトレジストを塗布して第３レジスト層８２を形成する。そして、第３レジスト層８２のうちＡｌ電極パッド２０の上方を覆う部分を削除して開口８４を形成する。この第３レジスト層８２は、前述した第１レジスト層６２及び第２レジスト層６６よりも厚く塗布されている。
【００４３】
図６Ｂに示す工程において、上面側からアッシングを行い貫通電極５６の上端部周辺に残存する第１レジスト層６２及び第２レジスト層６６を除去する。これにより、Ａｌ電極パッド２０の内周及び絶縁層７２に覆われた貫通電極５６の上端部が露出した状態となり、第３レジスト層８２よりも低い位置に貫通電極５６の上部が突出する凹部８６が露出する。
【００４４】
また、スパッタにより第３レジスト層８２の表面部分が除去されてしまう。しかしながら、第３レジスト層８２が厚く塗布されているため、アッシングにより貫通電極５６の上端部周辺に残存する第１レジスト層６２及び第２レジスト層６６を除去する際も第３レジスト層８２がデバイス形成層１８を保護している。
【００４５】
図６Ｃに示す工程において、スパッタなどの薄膜形成法を用いて上面側から金属層（導電部材）８８を形成する。金属層８８は、銅等の導電材からなる薄膜であり、アッシングにより第３レジスト層８２よりも低い位置で凹形状とされた凹部８６の内部にも積層される。そのため、電極パッド２０の内周及び貫通電極５６の上部は、金属層８８を介して導通される。
【００４６】
図６Ｄに示す工程において、電極パッド２０と貫通電極５６との間を導通する部分を除いて、第３レジスト層８２に積層された金属層８６をエッチングまたはＣＭＰ等により除去して平坦化する。この工程で金属層８８の余分な部分を除去して平坦化された後もデバイス形成層１８は、第１レジスト層６２により保護されたままである。
【００４７】
従って、金属層８８は、絶縁層７２の外部に形成された電極パッド２０と絶縁層７２の内部に形成された貫通電極５６の端部とを接続する導電層として機能する。また、金属層８８は、上面側に突出する円筒形状の絶縁層７２の外周と電極パッド２０の段差、パッシベーション２６の段差によって結合面積が大きくなり、剥離しにくい状態に設けられている。
【００４８】
(5)再配線及びレジスト除去工程
図７Ａ〜図７Ｃは本発明による半導体装置の製造方法の再配線及びレジスト除去工程（その１〜３）を説明するための図である。図７Ａに示す工程において、半導体素子１４の下面側（裏面側）に形成された給電層８０をエッチングにより除去して絶縁層７２を露出させる。
【００４９】
図７Ｂに示す工程において、半導体素子１４の下面側（裏面側）に銅等のスパッタ法で金属層を形成し、エッチングすることで再配線パターン５２を形成する。また、必要に応じて半導体素子１４の上面側（表面側）に再配線パターンを形成しても良い。
【００５０】
図７Ｃに示す工程において、半導体素子１４の上面側（表面側）に残っている第１レジスト層６２及び第３レジスト層８２を除去する。このように、デバイス形成層１８を保護する第１レジスト層６２は、最初に形成され、最後の工程で除去されるため、上記(1)開口形成工程、(2)絶縁層形成工程、(3)貫通電極形成工程、(4)電極パッドと貫通電極の導通確保工程、(5)再配線及びレジスト除去工程の各工程が終了するまでデバイス形成層１８が損傷することを防止できる。
【００５１】
この後、上記デバイス形成層１８、Ａｌ電極パッド２０、パッシベーション２６、貫通電極５６、再配線パターン５２が形成されたシリコン基板からダイシング工程により、所定寸法の半導体装置５０を切り出す。また、図７Ｃに示す工程において、再配線パターン５２にはんだバンプ５８を設けた後にシリコン基板からダイシング工程により、所定寸法の半導体装置５０を切り出すようにしても良い。
【産業上の利用可能性】
【００５２】
上記実施例では、半導体素子１４に形成されるデバイス形成層１８として光機能素子に限らず、他のデバイスでも良いのは勿論である。
【００５３】
上記実施例では、シリコン基板にデバイス形成層１８、Ａｌ電極パッド２０、パッシベーション２６、貫通電極５６、再配線パターン５２を形成する構成を一例として挙げたが、これに限らず、シリコン基板の代わりにガリ砒素等の半導体基板を用いても良いのは勿論である。
【００５４】
上記実施例では、シリコン基板の下面（裏面）側に再配線パターン５２を形成する場合について説明したが、これに限らず、再配線パターン５２の形成を省略し、貫通電極５６の下端に直接はんだバンプ５８を接合する構成としても良い。
【符号の説明】
【００５５】
１４  半導体素子
１８  デバイス形成層
２０  Ａｌ電極パッド
５０  半導体装置
５４  貫通孔
５２  再配線パターン
５６  貫通電極
６２  第１レジスト層
６４  開口
６６  第２レジスト層
７０  保護フィルム
７２  絶縁層
８０  給電層
８２  第３レジスト層
８４  開口
８６  凹部
８８  金属層
【図１】
2011166168.tif 000003
【図２】
2011166168.tif 000004
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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