(57)【要約】【課題】ソース領域およびドレイン領域とゲート電極との位置制御性を向上させ、製造バラツキを低減する。【解決手段】窒化物半導体を用いた半導体装置１０は、窒化物半導体層２に所定間隔を隔てて形成されたソース領域３およびドレイン領域４の間のチャネル領域上に形成され、少なくとも一部がシリサイド合金から形成されたゲート電極６を備え、ソース領域３上にあるゲート電極６の端からゲート電極６と上下に重なるソース領域３の端までの距離Ｌ１と、ドレイン領域４上にあるゲート電極６の端からゲート電極６と上下に重なるドレイン領域４の端までの距離Ｌ２と、が等しい。【選択図】図１
2011166005.tif 000002
【特許請求の範囲】
【請求項１】
窒化物半導体層または窒化物半導体基板に所定間隔を隔てて形成されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間のチャネル領域を覆うように形成された絶縁膜と、
上記絶縁膜上に形成されたゲート電極と、を備え、
前記ゲート電極は少なくとも一部がシリサイド合金から形成され、
前記ゲート電極の端部は前記ソース領域上および前記ドレイン領域上にあり、
前記ソース領域上にある前記ゲート電極の端から前記ゲート電極と上下に重なる前記ソース領域の端までの距離と、前記ドレイン領域上にある前記ゲート電極の端から前記ゲート電極と上下に重なる前記ドレイン領域の端までの距離と、が等しい
ことを特徴とする窒化物半導体を用いた半導体装置。
【請求項２】
請求項１に記載の窒化物半導体を用いた半導体装置において、
前記ソース領域を第１のソース領域、前記ドレイン領域を第１のドレイン領域としたときに、
前記第１のソース領域および前記第１のドレイン領域を含む前記第１のソース領域および前記第１のドレイン領域の外側に、それぞれ形成された第２のソース領域および第２のドレイン領域を備え、
前記第２のソース領域および前記第２のドレイン領域は前記第１のソース領域および前記第１のドレイン領域よりも低抵抗であり、
前記第１のソース領域上および前記第１のドレイン領域上にある前記ゲート電極のそれぞれの端から前記第２のソース領域および前記第２のドレイン領域の前記ゲート電極側のそれぞれの端までの距離が等しい
ことを特徴とする窒化物半導体を用いた半導体装置。
【請求項３】
請求項１または請求項２に記載の窒化物半導体を用いた半導体装置において、
前記第１のソース領域および前記第１のドレイン領域と、前記第２のソース領域および前記第２のドレイン領域と、の少なくともいずれか一方が自己整合的に形成される
ことを特徴とする窒化物半導体を用いた半導体装置。
【請求項４】
基板上に窒化物半導体層を形成する工程と、
前記窒化物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記窒化物半導体層に前記ゲート電極部をマスクとしてイオンを注入し、所定の間隔を隔ててソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域が形成された前記窒化物半導体層に熱処理を施し、前記ソース領域および前記ドレイン領域を活性化させる工程と、を備える
ことを特徴とする窒化物半導体を用いた半導体装置の製造方法。
【請求項５】
請求項４に記載の窒化物半導体を用いた半導体装置の製造方法において、
前記熱処理が施された前記窒化物半導体層上に金属膜を形成する工程と、
前記金属膜が形成された前記窒化物半導体層に熱処理を施し、前記ゲート電極の少なくとも一部を合金化する工程と、を備える
ことを特徴とする窒化物半導体を用いた半導体装置の製造方法。
【請求項６】
請求項５に記載の窒化物半導体を用いた半導体装置の製造方法において、
前記絶縁膜は窒化シリコン膜であり、前記ゲート電極は多結晶シリコンから形成され、
前記ゲート電極を合金化する工程では、
前記ゲート電極の少なくとも一部をシリサイド合金とする
ことを特徴とする窒化物半導体を用いた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体を用いた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウムインジウム（ＧａＩｎＮ）などのワイドバンドギャップ窒化物半導体は、高耐圧・高出力の高周波電子素子や、赤色から紫外線の発光が可能な発光素子の材料として注目を集めている。
【０００３】
窒化物半導体を用いた電子素子では、例えば基板の縦方向を構成する材料を組み合わせて、エピタキシャル層をヘテロ接合することにより二次元電子ガスを形成することができるため、電界効果を用いた高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）を製造することができる。ＨＥＭＴでは、一般にゲート電圧を印加しな
いとき（電圧が０Ｖ）でも、ドレイン電流が流れる性質（すなわち、デプレッション型）がある。このため、ＨＥＭＴを電子回路に適用する場合、入力電圧と出力電圧との振幅や絶対値を等しくするには、複雑な回路が必要であった。また、ゲート電圧をソース電圧やドレイン電圧よりも高くすると、ゲート電極からソース領域またはドレイン領域に電流が流れてしまうという欠点があった。このためＨＥＭＴでは、ドレイン電流を高くする必要がある場合でも、ゲート電圧を高くすることができなかった。
【０００４】
上記問題点を解決するため、図６に示すように、例えばサファイア（Ａｌ２Ｏ３）等の基板３１上に形成した窒化物半導体層３２上に絶縁膜３５を形成し、さらに絶縁膜３５上にゲート電極３６を形成した、金属／絶縁体／半導体型電界効果トランジスタ（ＭＩＳＦＥＴ：Metal-Insulator-Semiconductor Field Effect Transistor）３０が用いられる場
合がある。このようなＭＩＳＦＥＴを製造する場合、予め窒化物半導体層３２に所定間隔を隔ててソース領域３３およびドレイン領域３４を形成しておき、ソース領域３３およびドレイン領域３４間のチャネル領域上に、絶縁膜３５を介してゲート電極３６を形成する（例えば、非特許文献１、２参照）。
【０００５】
例えば非特許文献１のように、窒化物半導体層３２としてｐ型伝導を有する窒化ガリウム層を用いた場合、ゲート電極３６に例えば正電圧を印加すると、ゲート電極３６直下の窒化物半導体層３２の表層にｎ型伝導のチャネル領域が形成され、ドレイン領域３４からチャネル領域を介してソース領域３３へと電流が流れる。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】W.Huang,T.Khan, and T.P.Chow,“Enhancement-mode n-channel GaN MOSFETs on p and n-GaN/Sapphire substrates,”IEEE Electron Device Lett.,vol.27,no.10,pp.796-798,Oct.2006
【非特許文献２】H.Kambayashi,Y.Niiyama,S.Ootomo,T.Nomura,M.Iwami, Y.Satoh,S.Kato, and S.Yoshida,“Normally Off n-Channel GaN MOSFETs on Si Substrates Using an SAG Technique and Ion Implantation,” IEEE Electron Device Lett.,vol.28,no.12,pp.1077-1079,Dec.2007
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のように、チャネル領域が形成されるのは、ソース領域３３およびドレイン領域３
４の間の、ゲート電極３６直下の領域のみであり、チャネル領域とソース領域３３およびドレイン領域３４とが互いに接していないと電流は流れない。このため、ソース領域３３およびドレイン領域３４とゲート電極３６とを形成する際、チャネル領域とソース領域３３およびドレイン領域３４とが互いに接するように、ゲート電極３６はソース領域３３およびドレイン領域３４と上下で一部重なり合うように形成される。つまり図６に示すように、ゲート電極３６のゲート長方向のそれぞれの端部が、ソース領域３３およびドレイン領域３４上に位置するよう、リソグラフィ技術を用いてゲート電極３６の位置決めを行なっていた。しかし、ソース領域３３およびドレイン領域３４とゲート電極３６とはそれぞれ別々のリソグラフィ工程にて形成されるため、位置制御が困難であり、個々のトランジスタごとに位置のバラツキが生じていた。このため、図６に示すように、ソース領域３３上に位置するゲート電極３６の端からゲート電極３６直下のソース領域３３の端までの距離Ｌ５と、ドレイン領域３４上に位置するゲート電極３６の端からゲート電極３６直下のドレイン領域３４の端までの距離Ｌ６とが異なってしまう。このことは、トランジスタの電気特性に影響を与える結果となっていた。例えば図６のように、ドレイン領域３４側の距離Ｌ６がソース領域３３側の距離Ｌ５よりも長い場合、ゲートードレイン間容量が増加し、動作速度が低下してしまう。このようにソース領域３３およびドレイン領域３４とゲート電極３６との位置のバラツキにより、個々のトランジスタごとに電気特性が異なることとなり、結果、均一な動作特性を持つトランジスタを安定的に得ることが困難であった。ゲート長を微細化して性能を向上させようとすると、位置制御はさらに困難になり、トランジスタの電気特性や製造バラツキに与える影響もより顕著なものとなる。
【０００８】
そこで、本発明の目的は、ソース領域およびドレイン領域とゲート電極との位置制御性を向上させ、製造バラツキの少ない、窒化物半導体を用いた半導体装置の製造方法を提供することである。また、本発明の他の目的は、ソース領域およびドレイン領域とゲート電極との重なる距離が一定しており、安定した電気特性を持つ、窒化物半導体を用いた半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の第１の態様は、
窒化物半導体層または窒化物半導体基板に所定間隔を隔てて形成されたソース領域およびドレイン領域と、
前記ソース領域および前記ドレイン領域の間のチャネル領域を覆うように形成された絶縁膜と、
上記絶縁膜上に形成されたゲート電極と、を備え、
前記ゲート電極は少なくとも一部がシリサイド合金から形成され、
前記ゲート電極の端部は前記ソース領域上および前記ドレイン領域上にあり、
前記ソース領域上にある前記ゲート電極の端から前記ゲート電極と上下に重なる前記ソース領域の端までの距離と、前記ドレイン領域上にある前記ゲート電極の端から前記ゲート電極と上下に重なる前記ドレイン領域の端までの距離と、が等しい
窒化物半導体を用いた半導体装置である。
【００１０】
本発明の第２の態様は、第１の態様の窒化物半導体を用いた半導体装置において、
前記ソース領域を第１のソース領域、前記ドレイン領域を第１のドレイン領域としたときに、
前記第１のソース領域および前記第１のドレイン領域を含む前記第１のソース領域および前記第１のドレイン領域の外側に、それぞれ形成された第２のソース領域および第２のドレイン領域を備え、
前記第２のソース領域および前記第２のドレイン領域は前記第１のソース領域および前記第１のドレイン領域よりも低抵抗であり、
前記第１のソース領域上および前記第１のドレイン領域上にある前記ゲート電極のそれ
ぞれの端から前記第２のソース領域および前記第２のドレイン領域の前記ゲート電極側のそれぞれの端までの距離が等しい
窒化物半導体を用いた半導体装置である。
【００１１】
本発明の第３の態様は、第１の態様または第２の態様の窒化物半導体を用いた半導体装置において、
前記第１のソース領域および前記第１のドレイン領域と、前記第２のソース領域および前記第２のドレイン領域と、の少なくともいずれか一方が自己整合的に形成される
窒化物半導体を用いた半導体装置である。
【００１２】
本発明の第４の態様は、
基板上に窒化物半導体層を形成する工程と、
前記窒化物半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記窒化物半導体層に前記ゲート電極部をマスクとしてイオンを注入し、所定の間隔を隔ててソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域が形成された前記窒化物半導体層に熱処理を施し、前記ソース領域および前記ドレイン領域を活性化させる工程と、を備える
窒化物半導体を用いた半導体装置の製造方法である。
【００１３】
本発明の第５の態様は、第４の態様に記載の窒化物半導体を用いた半導体装置の製造方法において、
前記熱処理が施された前記窒化物半導体層上に金属膜を形成する工程と、
前記金属膜が形成された前記窒化物半導体層に熱処理を施し、前記ゲート電極の少なくとも一部を合金化する工程と、を備える
窒化物半導体を用いた半導体装置の製造方法である。
【００１４】
本発明の第６の態様は、第５の態様に記載の窒化物半導体を用いた半導体装置の製造方法において、
前記絶縁膜は窒化シリコン膜であり、前記ゲート電極は多結晶シリコンから形成され、
前記ゲート電極を合金化する工程では、
前記ゲート電極の少なくとも一部をシリサイド合金とする
窒化物半導体を用いた半導体装置の製造方法である。
【発明の効果】
【００１５】
本発明の、窒化物半導体を用いた半導体装置の製造方法によれば、ソース領域およびドレイン領域とゲート電極との位置制御性を向上させ、製造バラツキを低減することができる。また、ソース領域およびドレイン領域とゲート電極との重なる距離が一定しており、安定した電気特性を持つ、窒化物半導体を用いた半導体装置が得られる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施形態にかかる半導体装置の断面図である。
【図２】本発明の第１の実施形態にかかる半導体装置の製造工程を示す断面図である。
【図３】本発明の第１の実施形態にかかる半導体装置の製造工程を示す断面図である。
【図４】本発明の第２の実施形態にかかる半導体装置の断面図である。
【図５】本発明の第２の実施形態にかかる半導体装置の製造工程を示す断面図である。
【図６】従来技術にかかる半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
次に、本発明の実施の形態を図面に基づいて説明する。
【００１８】
［第１の実施の形態］
（１）窒化物半導体を用いた半導体装置の構造
本発明の第１の実施の形態にかかる、窒化物半導体を用いた半導体装置の構造について、図１を用いて説明する。
【００１９】
図１は、第１の実施形態にかかる半導体装置１０の断面図である。半導体装置１０は、例えばサファイア（Ａｌ２Ｏ３）や半絶縁性シリコンカーバイド（ＳｉＣ）から成る基板１上に窒化物半導体層２を形成し、窒化物半導体層２上に絶縁膜５を形成し、さらに絶縁膜５上にゲート電極６を形成したＭＩＳＦＥＴである。
【００２０】
窒化物半導体層２は、例えば層厚が２０００ｎｍのアンドープあるいはｐ型の、窒化ガリウム（ＧａＮ）や窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化ガリウムインジウム（ＧａＩｎＮ）により形成されている。また、基板１として窒化ガリウム等の窒化物半導体基板を用いてもよく、その場合は窒化物半導体層２を形成する必要はない。窒化物半導体層２には所定間隔を隔てて、例えばｎ型のソース領域３およびドレイン領域４が形成されている。このソース／ドレイン領域３、４の間の領域がチャネル領域となる。窒化物半導体層２上に形成された絶縁膜５は、例えば窒化シリコン（ＳｉＮ）膜である。ソース領域３およびドレイン領域４上の絶縁膜５は一部が除去され、ソース領域３およびドレイン領域４の露出部分には、それぞれソース電極７およびドレイン電極８が形成されている。
【００２１】
絶縁膜５上のゲート電極６は、例えば多結晶シリコン（Ｐｏｌｙ−Ｓｉ）のようなシリコン系材料で形成されており、例えばニッケルシリサイド（ＮｉＳｉ）のようにシリサイド化されていることが好ましい。シリサイドを用いることで、低抵抗のゲート電極６を得ることができる。ゲート電極６は例えば矩形形状をしており、ソース／ドレイン領域３、４と上下で一部重なり合うように形成される。つまり図１に示すように、ゲート電極６のゲート長方向のそれぞれの端部が、ソース領域３およびドレイン領域４上に位置するよう形成されている。このとき、図１に示すソース領域３、チャネル領域、ドレイン領域４を横切る断面方向のゲート電極６の長さ、すなわちゲート長は、例えば０．５μｍ以下、好ましくは０．１μｍ程度である。
【００２２】
ここで、ソース領域３上に位置するゲート電極６の端からゲート電極６直下のソース領域３の端までの距離をＬ１、ドレイン領域４上に位置するゲート電極６の端からゲート電極６直下のドレイン領域４の端までの距離をＬ２とすると、Ｌ１とＬ２とは等しい。
【００２３】
（２）窒化物半導体を用いた半導体装置の製造方法
次に、半導体装置１０の製造方法について、図２および図３を用いて説明する。図２および図３は、半導体装置１０の製造工程を示す概略的な断面図である。
【００２４】
まず、サファイアや半絶縁性シリコンカーバイド等から成る基板１上に、例えば有機金属気相成長（ＭＯＣＶＤ：Metal-Organic Chemical Vapor Deposition）法により、例え
ば層厚が２０００ｎｍの窒化物半導体層２を形成する。窒化物半導体層２は、例えばアンドープあるいはｐ型の窒化ガリウム層である。窒化ガリウム等の窒化物半導体の原料ガスとしては、トリメチルガリウム（ＴＭＧａ：Ｇａ（ＣＨ3）3）、トリメチルインジウム（ＴＭＩｎ：Ｉｎ（Ｃ2Ｈ6）3）、トリメチルアルミニウム（ＴＭＡｌ：Ａｌ（ＣＨ3）3）
、アンモニア（ＮＨ３）、ジシラン（Ｓｉ２Ｈ６）、ビスシクロペンタジエニルマグネシウム（Ｃｐ２Ｍｇ）等を用いることができる。窒化ガリウム層を成長させる場合、成長時
の温度と圧力は、例えば１１００℃で常圧とする。このようにアンドープ窒化ガリウム層が形成されたエピタキシャルウエハでは、例えば１００ｋΩ以上のシート抵抗値が得られる。また、窒化ガリウム層形成中に、例えばマグネシウム（Ｍｇ）等のｐ型不純物を添加して窒化ガリウム層中のｎ型不純物を補償することにより、低濃度の正孔によるｐ型伝導を有する窒化ガリウム層が得られる。このｐ型の窒化ガリウム層の場合、アンドープの場合よりさらに低いシート抵抗値、例えば１０００Ω以上が得られる。
【００２５】
なお、窒化物半導体層２の成長に用いた基板１は、この段階で研磨等により除去してもよく、あるいは以後の工程においてそのまま残しておいてもよい。また、ここではＭＯＣＶＤ方式による成長方法について説明したが、窒化物半導体層２は、他の成長方法、例えばハイドライド気相成長法（ＨＶＰＥ：Hydride Vapor Phase Epitaxy）等を用いて形成
してもよい。
【００２６】
次に、図２（ａ）に示すように、絶縁膜５として例えば窒化シリコン膜を堆積させる。そして、絶縁膜５上にゲート電極材として例えば多結晶シリコン膜を堆積させ、リソグラフィ工程にて例えば矩形形状に成形して、ゲート電極６を形成する。
【００２７】
続いて図２（ｂ）に示すように、窒化物半導体層２の上方から、例えばイオン注入法を用いてシリコン（Ｓｉ）イオンを注入し、ソース領域３およびドレイン領域４を形成する。イオン注入時の加速エネルギーは例えば８０ｋｅＶ、ドーズ量は例えば１×１０１５ｃｍ−２などとすることができる。このとき、ゲート電極６がマスクとなるため、ゲート電極６直下には、ゲート電極６の端からわずかにシリコンイオンが入り込むに止まり、ソース領域３およびドレイン領域４はゲート電極６を挟んで、所定間隔を隔てて形成される。また、ゲート電極６をマスクとしてイオン注入を行なうため、上述のソース領域３における距離Ｌ１と、ドレイン領域４における距離Ｌ２とが等しくなる。つまり、ゲート電極６に対してソース領域３およびドレイン領域４が自己整合的に形成されることになる。その後、この窒化物半導体層２を、例えば窒素（Ｎ２）雰囲気中にて１２００℃で３分加熱し、ｎ型伝導を有するよう、ソース領域３およびドレイン領域４を活性化させる。このように窒素雰囲気中で加熱を行なうことにより、熱処理中に窒化物半導体層２が酸化されてしまうのを抑制することができる。以後に説明する各工程での熱処理においても同様である。
【００２８】
次に、図３（ａ）に示すように、例えばニッケル（Ｎｉ）等の金属膜９を窒化物半導体層２上の全面に堆積させる。これを例えば窒素雰囲気中にて７００℃で加熱することで、図３（ｂ）に示すようにゲート電極６を構成する多結晶シリコンが合金化され、ゲート電極６の全部または少なくとも一部（ニッケルの金属膜９と接する多結晶シリコンのゲート電極６の部分）が、例えばニッケルシリサイド合金となる。その後、ニッケルを堆積した窒化物半導体層２を、フッ化水素酸と硝酸の混合液に浸して、合金化されていないニッケルの金属膜９をエッチング除去する。これにより、矩形に形成されたゲート電極６の材料がシリサイド合金に置き換わる。例えばニッケルシリサイド合金は、多結晶シリコンよりも抵抗値の低い材料であるから、これによりゲート電極６を低抵抗化することができる。
【００２９】
なお、特別に低抵抗が求められていないときは、図３（ａ）〜（ｃ）に示す工程を省略し、多結晶シリコンよりなるゲート電極６のままとしてもよい。
【００３０】
その後、リソグラフィ工程により絶縁膜５のソース領域３およびドレイン領域４上の所定の位置に開口を設け、ソース領域３およびドレイン領域４の露出部分に、それぞれソース電極７およびドレイン電極８を形成する。以上により、図１に示す半導体装置１０が得られる。
【００３１】
（３）第１の実施形態にかかる効果
本実施形態によれば、以下に示す効果の少なくともひとつ以上が得られる。
【００３２】
本実施形態によれば、ソース領域３上にあるゲート電極６の端からゲート電極６と上下に重なるソース領域３の端までの距離Ｌ１と、ドレイン領域４上にあるゲート電極６の端からゲート電極６と上下に重なるドレイン領域４の端までの距離Ｌ２と、が等しい構成となっている。これにより、安定した電気特性を持つ半導体装置１０とすることができる。
【００３３】
例えばＭＩＳＦＥＴの場合、ゲート電極６と、ソース領域３およびドレイン領域４とが上下に重なり合う距離、すなわち前述のＬ１とＬ２とが異なっていると、トランジスタの電気特性に影響を与える。本実施形態においてはこれらの距離Ｌ１、Ｌ２を等しくしたので、トランジスタの電気特性に影響を与えることがなく、安定した電気特性を持つ半導体装置１０が得られる。
【００３４】
また本実施形態によれば、ゲート電極６をマスクとしてイオンを注入し、所定の間隔を隔ててソース領域３およびドレイン領域４を形成している。これにより、自己整合的にソース領域３およびドレイン領域４を形成することができ、Ｌ１とＬ２とが等しい半導体装置１０が安定的に得られる。
【００３５】
従来、ソース領域およびドレイン領域とゲート電極とはそれぞれ別々のリソグラフィ工程にて形成されていたため、それぞれの位置制御が困難であった。そのため、個々のトランジスタごとに位置のバラツキが生じ、製造バラツキを生じていた。トランジスタの性能向上のためにゲート長を微細化すると、この問題はさらに顕著になっていた。本実施形態では、ソース領域３およびドレイン領域４とゲート電極６との位置制御性を向上させ、製造バラツキを低減することができる。
【００３６】
また本実施形態によれば、ゲート電極６を形成する工程と、窒化物半導体層２にイオン注入により形成したソース領域３およびドレイン領域４を熱処理により活性化させる工程と、ゲート電極６の少なくとも一部を合金化する工程と、を備える。これにより、ゲート電極６に対する熱処理の影響を回避することができる。
【００３７】
シリコン半導体においては、これまでにもゲート電極をマスクとしてイオン注入を行なってソース／ドレイン領域を形成する自己整合法が行なわれる場合があった。この場合、イオン注入後の熱処理によって注入不純物原子を活性化させる際に、ゲート電極が高温に曝されることとなるが、シリコン半導体においては、比較的低い温度、例えば１０００℃前後での処理が可能であるため、ゲート電極への熱処理の影響はそれほど問題になることはなかった。しかし窒化ガリウムをはじめとする窒化物半導体では、イオン注入後に行なう熱処理には、シリコン半導体の場合よりも高い温度、例えば１２００℃以上の温度が必要とされる。このため、ほとんどのゲート電極材が融解したり蒸発したりしてしまうので、シリコン半導体における自己整合法をそのまま適用することができなかった。
【００３８】
しかし本実施形態においては、イオン注入時のマスクに、例えば多結晶シリコンのようなイオン注入後の高温熱処理に充分耐える材料を用いたので、ゲート電極６をマスクとして、自己整合的にソース領域３およびドレイン領域４を形成することができる。これにより、ソース領域３およびドレイン領域４とゲート電極６との位置制御が容易となって、トランジスタの製造バラツキを抑えることができる。
【００３９】
そしてその後、ゲート電極６を熱耐性のある材料から低抵抗の材料、例えばシリサイド合金に置き換えることにより、ゲート電極６に対する熱処理の影響を回避しつつ、低抵抗のゲート電極６が得られる。
【００４０】
本実施形態にかかるＭＩＳＦＥＴのさらに具体的な例として、図１に示す構造と同様、ｐ型の窒化ガリウム層からなる窒化物半導体層２に、イオン注入によりシリコンをドープし、自己整合的に形成されたｎ型のソース領域３およびドレイン領域４と、窒化シリコン膜からなる絶縁膜５と、ニッケルシリサイドからなるゲート長が０．１μｍのゲート電極６と、を形成した。ゲート電極６下部に絶縁膜５が配された本構成は、ゲート電圧を印加しないときにドレイン電流が流れないエンハンスメント型構造となっている。
【００４１】
また、比較例として、ゲート長が０．１μｍのエンハンスメント型ＨＥＭＴを製造した。すなわち、エピタキシャル成長によりサファイア基板上に、アンドープの窒化ガリウム（ＧａＮ）層を１μｍ形成し、窒化ガリウム層上にｎ型のＡｌ０．２Ｇａ０．８Ｎ層を２５ｎｍ形成した。次に、Ａｌ０．２Ｇａ０．８Ｎ層に対してリセスエッチを施し、１５ｎｍ深さのリセス溝を形成してその溝部にゲート長が０．１μｍのゲートを形成した。本構成は、ｎ型Ａｌ０．２Ｇａ０．８Ｎ層とアンドープ窒化ガリウム層との界面に生成される二次元電子ガスをチャネル層としている。そして、ゲートをリセス溝内に形成することにより二次元電子ガスの濃度を低下させ、Ａｌ０．２Ｇａ０．８Ｎ層／窒化ガリウム層の一部を空乏化させる構造となっている。
【００４２】
両者の閾値電圧のバラツキを比較すると、本実施形態にかかるＭＩＳＦＥＴでは０．１Ｖ以下であったのに対し、比較例にかかるＨＥＭＴでは０．５Ｖものバラツキがあった。また、ゲート電極６の低抵抗化により、ＭＩＳＦＥＴの遮断周波数は、ＨＥＭＴの４倍に向上した。
【００４３】
［第２の実施の形態］
（１）窒化物半導体を用いた半導体装置の構造
本発明の第２の実施の形態に係る半導体装置の構造について、図４を用いて説明する。本実施形態においては、第１の実施形態で述べたソース領域（第１のソース領域とする）３およびドレイン領域（第１のドレイン領域とする）４に加えて、第２のソース領域１３および第２のドレイン領域１４をさらに備える構成となっている。以下に本実施形態の構成について詳述するが、第１の実施形態と同様の構成要素については、図４中、同様の符号を付して説明を省略する。
【００４４】
図４は、第２の実施形態にかかる半導体装置２０の断面図である。図４に示すように、本実施形態においては、第１のソース領域３および第１のドレイン領域４の外側に、第１のソース領域３と第１のドレイン領域４との間より広い間隔を隔てて、第２のソース領域１３および第２のドレイン領域１４が形成されている。第２のソース領域１３および第２のドレイン領域１４は、第１のソース領域３および第１のドレイン領域４を一部含んで形成される。また、第２のソース領域１３および第２のドレイン領域１４は、第１のソース領域３と第１のドレイン領域４よりも低抵抗である。
【００４５】
ここで、第１のソース領域３上および第１のドレイン領域４上に位置するゲート電極６のそれぞれの端から第２のソース領域１３および第２のドレイン領域１４のゲート電極６側のそれぞれの端までの距離Ｌ３、Ｌ４とは等しい。
【００４６】
ゲート電極６の両側には、後述するように第２のソース領域１３および第２のドレイン領域１４を形成する際に必要となる絶縁膜からなるスペーサ１２が形成されている。
【００４７】
（２）窒化物半導体を用いた半導体装置の製造方法
次に、半導体装置２０の製造方法について、図５を用いて説明する。図５は、半導体装置２０の製造工程を示す概略的な断面図である。
【００４８】
本実施形態においては、シリサイド化されたゲート電極６が形成されるところまで（図３（ｃ）に相当）は、第１の実施形態と同様の方法が採られる。以後、図５（ａ）に示すように、絶縁膜１１を、ゲート電極６が形成された窒化物半導体層２上の全面に堆積させる。そして、異方性ドライエッチングを用いて窒化物半導体層２を全面エッチバックすることにより、ゲート電極６の側面にのみスペーサ１２となる絶縁膜１１を残すことができる。
【００４９】
その後、図５（ｂ）に示すように、窒化物半導体層２の上方から、例えばイオン注入法を用いてシリコンイオンを注入し、第２のソース領域１３および第２のドレイン領域１４を形成する。このとき第２のソース領域１３および第２のドレイン領域１４は、第１のソース領域３および第１のドレイン領域４を含む第１のソース領域３および第１のドレイン領域４の外側にそれぞれ形成される。イオン注入時の条件は、第１の実施形態と同様の条件、すなわち、加速エネルギーが例えば８０ｋｅＶ、ドーズ量が例えば１×１０１５ｃｍ−２などとすることができるほか、これとは異なる条件を用いてもよい。またこのとき、ゲート電極６およびスペーサ１２がマスクとなるため、スペーサ１２の端からスペーサ１２の下側にわずかにシリコンイオンが入り込むに止まり、第１のソース領域３と第１のドレイン領域４との間より広い間隔を隔てて、第２のソース領域１３および第２のドレイン領域１４が形成される。また、ゲート電極６およびスペーサ１２をマスクとしてイオン注入を行なうため、上述の第２のソース領域１３における距離Ｌ３と、第２のドレイン領域１４における距離Ｌ４とが等しくなる。つまり、ゲート電極６に対して第２のソース領域１３および第２のドレイン領域１４が自己整合的に形成されることになる。
【００５０】
そして、この窒化物半導体層２を、例えば窒素雰囲気中にて１２００℃で３分加熱し、ｎ型伝導を有するように第２のソース領域１３および第２のドレイン領域１４を活性化させる。これにより、第１のソース領域３および第１のドレイン領域４よりも低抵抗の第２のソース領域１３および第２のドレイン領域１４が形成される。
【００５１】
最後に、リソグラフィ工程により第２のソース領域１３および第２のドレイン領域１４上に、それぞれソース電極７およびドレイン電極８を形成する。以上により、図４に示す半導体装置２０が得られる。
【００５２】
（３）第２の実施形態にかかる効果
本実施形態によれば、以下に示す効果の少なくともひとつ以上が得られる。
【００５３】
本実施形態によれば、第１のソース領域３および第１のドレイン領域４を含む第１のソース領域３および第１のドレイン領域４の外側にそれぞれ形成された第２のソース領域１３および第２のドレイン領域１４を備え、第２のソース領域１３および第２のドレイン領域１４は、第１のソース領域３および第１のドレイン領域４よりも低抵抗の構成としている。これにより、ソース／ドレイン領域間を通過する抵抗が減少してオン抵抗が下がり、さらに高性能のトランジスタを得ることができる。
【００５４】
微細ゲート構造、特にゲート長が０．５μｍ以下のゲート構造では、ドレイン電圧を増加させるとドレイン電流が増加するというショートチャネル効果が発生しやすくなる。本実施形態においては、異なる不純物濃度のソース／ドレイン領域を形成することが可能となるので、例えば第１のソース領域３および第１のドレイン領域４を低濃度とし、第２のソース領域１３および第２のドレイン領域１４を高濃度化して低抵抗化することで、ショートチャネル効果を抑えることができる。
【００５５】
さらに本実施形態によれば、第１のソース領域３上および第１のドレイン領域４上にあ
るゲート電極６のそれぞれの端から第２のソース領域１３および第２のドレイン領域１４のゲート電極６側のそれぞれの端までの距離Ｌ３、Ｌ４が等しい構成としている。これにより、安定した電気特性を持つ半導体装置２０とすることができる。
【符号の説明】
【００５６】
１  基板
２  窒化物半導体層
３  ソース領域（第１のソース領域）
４  ドレイン領域（第１のドレイン領域）
５  絶縁膜
６  ゲート電極
７  ソース電極
８  ドレイン電極
１３  第２のソース領域
１４  第２のドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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