(57)【要約】      （修正有）【課題】ターボ符号の符号器と通信する復号器で、遅延時間を減らし、ゲート規模を縮小する。【解決手段】システマティックビット列の先頭からシステマティックビット列の終端に向かって出力されるシステマティックビット列と、システマティックビット列の終端からシステマティックビット列の先頭に向かって出力されるシステマティックビット列と、パリティビット列の先頭からパリティビット列の終端に向かって出力されるパリティビット列と、パリティビット列の終端からパリティビット列の先頭に向かって出力されるパリティビット列と、事前情報ビット列の先頭から事前情報ビット列の終端に向かって出力される事前情報ビット列と、事前情報ビット列の終端から事前情報ビット列の先頭に向かって出力される事前情報ビット列と、の内のいずれか１又は複数を用いるように構成されている。【選択図】図９Ｂ
2011029929.tif 000002
【特許請求の範囲】
【請求項１】
ターボ符号の符号器と通信するターボ符号の復号器であって、
システマティックビット列の先頭からシステマティックビット列の終端に向かって、順にシステマティックビットが出力されるシステマティックビット列と、システマティックビット列の終端からシステマティックビット列の先頭に向かって、順にシステマティックビットが出力されるシステマティックビット列と、パリティビット列の先頭からパリティビット列の終端に向かって、順にパリティビットが出力されるパリティビット列と、パリティビット列の終端からパリティビット列の先頭に向かって、順にパリティビットが出力されるパリティビット列と、事前情報ビット列の先頭から事前情報ビット列の終端に向かって、順に事前情報ビット列が出力される事前情報ビット列と、事前情報ビット列の終端から事前情報ビット列の先頭に向かって、順に事前情報ビット列が出力される事前情報ビット列と、のうちのいずれか１又は複数のビット列を用い復号を行うことを特徴とするターボ符号の復号器。
【請求項２】
前記システマティックビット列と前記パリティビット列とを時間多重したシリアル信号を前記システマティックビット列と前記パリティビット列とに分離する分離部と、
パンクチャリングされている前記パリティビット列を補間する補間部と、
前記システマティックビット列又は前記事前情報ビット列にデインターリーブを適用するデインターリーブ部と、
前記事前情報ビット列にインターリーブを適用するインターリーブ部と、
前記システマティックビット列と前記パリティビット列と前記事前情報ビット列とに基づいて、又は、前記パリティビット列と前記事前情報ビット列とに基づいて、前記システマティックビット列と前記パリティビット列とを生成する復号部と、
前記パリティビット列をパンクチャリングするパンクチャリング部と、
前記システマティックビット列と前記パリティビット列とを時間多重し、シリアル信号を生成する多重部と、を備えることを特徴とする請求項１に記載のターボ符号の復号器。
【請求項３】
請求項１に記載の復号器と通信する前記符号器は、
前記システマティックビット列にインターリーブを適用するインターリーブ部と、
前記システマティックビット列に基づいて、前記パリティビット列を生成するパリティビット生成部と、
前記パリティビット列をパンクチャリングするパンクチャリング部と、
前記システマティックビット列と前記パリティビット列とを時間多重し、前記シリアル信号を生成する多重部と、を備えることを特徴とするターボ符号の符号器。
【請求項４】
前記分離部は、
前記システマティックビット列の先頭から前記システマティックビット列の終端に向かって、順にシステマティックビットが出力される前記システマティックビット列と、前記システマティックビット列の終端から前記システマティックビット列の先頭に向かって、順にシステマティックビットが出力される前記システマティックビット列と、前記パリティビット列の先頭から前記パリティビット列の終端に向かって、順にパリティビットが出力される前記パリティビット列と、前記パリティビット列の終端から前記パリティビット列の先頭に向かって、順にパリティビットが出力される前記パリティビット列と、のうちのいずれか１又は複数を生成することを特徴とする請求項２に記載のターボ符号の復号器。
【請求項５】
前記デインターリーブ部は、
前記事前情報ビット列の先頭から前記事前情報ビット列の終端に向かって、順に事前情報ビットが出力される前記事前情報ビット列と、前記事前情報ビット列の終端から前記事前情報ビット列の先頭に向かって、順に事前情報ビットが出力される前記事前情報ビット列と、前記システマティックビット列の先頭から前記システマティックビット列の終端に向かって、順にシステマティックビットが出力される前記システマティックビット列と、前記システマティックビット列の終端から前記システマティックビット列の先頭に向かって、順にシステマティックビットが出力される前記システマティックビット列と、のうちのいずれか１又は複数のビット列を生成することを特徴とする請求項２に記載のターボ符号の復号器。
【請求項６】
前記復号部は、
前記システマティックビット列と前記パリティビット列と前記事前情報ビット列とに基づいて、後方確率と遷移確率とを生成し、後方確率と遷移確率とが生成された後に、前方確率と前記システマティックビット列と前記パリティビット列とを生成する手法と、前方確率と遷移確率とを生成し、前方確率と遷移確率とが生成された後に、後方確率と前記システマティックビット列と前記パリティビット列とを生成する手法と、前方確率と遷移確率と後方確率とを生成し、遷移確率と前方確率と後方確率とが生成された後に、前記システマティックビット列と前記パリティビット列とを生成する手法と、のうちのいずれかの手法によって前記システマティックビット列と前記パリティビット列とを生成することを特徴とする請求項２に記載のターボ符号の復号器。
【請求項７】
前記事前情報ビット列と前記システマティックビット列との差を前記事前情報ビット列とすることを特徴とする請求項２に記載のターボ符号の復号器。
【請求項８】
前記インターリーブ部は、
メモリに対する書き込みアドレスに関する情報からなるアドレスパターンに基づいて、前記事前情報ビット列をメモリに書き込み、メモリからの読み込みアドレスに関する情報からなる前記アドレスパターンに基づいて、メモリから読み出すことによって、前記事前情報ビット列を生成することを特徴とする請求項２に記載のターボ符号の復号器又は請求項３に記載のターボ符号の符号器。
【請求項９】
前記インターリーブ部は、
前記事前情報ビット列の先頭から前記事前情報ビット列の終端に向かって、順に事前情報ビットが出力される前記事前情報ビット列と、前記事前情報ビット列の終端から前記事前情報ビット列の先頭に向かって、順に事前情報ビットが出力される前記事前情報ビット列と、のうちのいずれか１又は複数のビット列を生成することを特徴とする請求項２又は８のいずれか１項に記載のターボ符号の復号器。
【請求項１０】
前記復号部は、
前記パリティビット列と前記事前情報ビット列とに基づいて、後方確率と遷移確率とを生成し、後方確率と遷移確率とが生成された後に、前方確率と前記システマティックビット列と前記パリティビット列とを生成する手法と、前方確率と遷移確率とを生成し、前方確率と遷移確率とが生成された後に、後方確率と前記システマティックビット列と前記パリティビット列とを生成する手法と、前方確率と遷移確率と後方確率とを生成し、遷移確率と前方確率と後方確率とが生成された後に、前記システマティックビット列と前記パリティビット列とを生成する手法と、のうちのいずれかの手法によって前記システマティックビット列と前記パリティビット列とを生成することを特徴とする請求項２に記載のターボ符号の復号器。
【請求項１１】
前記デインターリーブ部は、
メモリに対する書き込みアドレスに関する情報からなるアドレスパターンに基づいて、前記システマティックビット列又は前記事前情報ビット列をメモリに書き込み、メモリからの読み込みアドレスに関する情報からなるアドレスパターンに基づいて、メモリから読み出すことによって、前記システマティックビット列又は前記事前情報ビット列を生成することを特徴とする請求項２又は５に記載のターボ符号の復号器。
【請求項１２】
前記デインターリーブ部と前記インターリーブ部と前記復号部とを同時に複数用いることを特徴とする請求項２に記載のターボ符号の復号器。
【請求項１３】
前記デインターリーブ部と前記インターリーブ部と前記復号部とを繰り返し用いることを特徴とする請求項２に記載のターボ符号の復号器。
【請求項１４】
ターボ符号の符号器における符号方法であって、
前記システマティックビット列にインターリーブを適用する第１のステップと、
前記システマティックビット列に基づいて、前記パリティビット列を生成する第２のステップと、
前記パリティビット列をパンクチャリングする第３のステップと、
前記システマティックビット列と前記パリティビット列とを時間多重し、前記シリアル信号を生成する第４のステップと、からなるターボ符号の符号器における符号方法。
【請求項１５】
ターボ符号の復号器における復号方法であって、
前記システマティックビット列と前記パリティビット列とを時間多重した前記シリアル信号を前記システマティックビット列と前記パリティビット列とに分離する第１のステップと、
パンクチャリングされている前記パリティビット列を補間する第２のステップと、
前記システマティックビット列と前記パリティビット列と前記事前情報ビット列とに基づいて、前記システマティックビット列と前記パリティビット列とを再生する第３のステップと、
前記事前情報ビット列にインターリーブを適用する第４のステップと、
前記パリティビット列と前記事前情報ビット列とに基づいて、前記システマティックビット列と前記パリティビット列とを再生する第５のステップと、
前記事前情報ビット列にデインターリーブを適用する第６のステップと、
前記システマティックビット列にデインターリーブを適用する第７のステップと、
前記パリティビット列をパンクチャリングする第８のステップと、
前記システマティックビット列と前記パリティビット列とを時間多重し、前記シリアル信号を生成する第９のステップと、からなるターボ符号の復号器における復号方法。
【請求項１６】
請求項１４又は１５に記載の方法をコンピュータに実行させるためのプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基地局装置と移動局装置とに備えられる、ターボ符号の復号器に関し、特にその実装技術に関する。
【背景技術】
【０００２】
ターボ符号は、情報理論で存在のみが示されている通信路符号化の限界に近い誤り率特性を、現実的な符号化と復号処理量とで実現するものとして、注目を浴びている。さらに近年、移動体通信の誤り訂正としてターボ符号が規格化され、一層の注目を浴びるようになった。
【０００３】
ターボ符号は、符号器でシステマティックビット列とそれを並び替えた系列とをそれぞれ符号化し、復号器で、これらと他方の復号器からもたらされる事前情報ビット列とを適用しながら、交互に繰り返し復号をおこなう、連接符号化と繰り返し復号とによって実現される。
【０００４】
下記非特許文献１では、移動体通信においてすでに規格化されているターボ符号の符号器（１００ａ）について示されている。図１はその概略構成例を示す機能ブロック図である。図１に示す符号器（１００ａ）は、インターリーブ部（１０１ａ）と第１のパリティビット生成部（１１０ａ）と第２のパリティビット生成部（１１１ａ）と第１のパンクチャリング部（１２０ａ）と第２のパンクチャリング部（１２１ａ）と多重部（１３０ａ）とを有している。符号器（１００ａ）に対し、外部から第１のシステマティックビット列（１００ａ−１）が入力されている。
【０００５】
第１のシステマティックビット列（１００ａ−１）は、インターリーブ部（１０１ａ）に入力され、インターリーブ部（１０１ａ）においてインターリーブが適用され、第２のシステマティックビット列（１０１ａ−１）が生成される。
【０００６】
第１のシステマティックビット列（１００ａ−１）は、第１のパリティビット生成部（１１０ａ）に入力され、第２のシステマティックビット列（１０１ａ−１）は、第２のパリティビット生成部（１１１ａ）に入力される。第１のパリティビット生成部（１１０ａ）では、第１のシステマティックビット列（１００ａ−１）に基づいて、第３のシステマティックビット列（１１０ａ−１）と第１のパリティビット列（１１０ａ−２）とが生成される。同様に、第２のパリティビット生成部（１１１ａ）では、入力された第２のシステマティックビット列（１０１ａ−１）に基づいて、第２のパリティビット列（１１１ａ−３）が生成される。
【０００７】
第１のパリティビット列（１１０ａ−２）は第１のパンクチャリング部（１２０ａ）に入力され、第２のパリティビット列（１１１ａ−３）は第２のパンクチャリング部（１２１ａ）に入力される。第１のパンクチャリング部（１２０ａ）では、外部から与えられた符号化率に基づいて、第１のパンクチャリング部（１２０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第１のパリティビット列（１１０ａ−２）がパンクチャリングされる。同様に、第２のパンクチャリング部（１２１ａ）では、外部から与えられる符号化率に基づいて、第２のパンクチャリング部（１２１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第２のパリティビット列（１１１ａ−３）がパンクチャリングされる。ここでは、第１のパリティビット列（１１０ａ−２）がパンクチャリングされたものを第３のパリティビット列（１２０ａ−２）とし、第２のパリティビット列（１１１ａ−３）がパンクチャリングされたものを第４のパリティビット列（１２１ａ−３）としている。
【０００８】
第３のシステマティックビット列（１１０ａ−１）と第３のパリティビット列（１２０ａ−２）と第４のパリティビット列（１２１ａ−３）とが多重部（１３０ａ）に入力される。多重部（１３０ａ）では、第３のシステマティックビット列（１１０ａ−１）と第３のパリティビット列（１２０ａ−２）と第４のパリティビット列（１２１ａ−３）とが外部から与えられる符号化率に基づいて時間多重され、シリアル信号（１３０ａ−１）が生成される。
【０００９】
下記非特許文献２では、一般的なターボ符号の復号器（２００ａ）の概略が示されている。図２は、復号器（２００ａ）の概略構成例を示す機能ブロック図である。図２に示すように、復号器（２００ａ）は、分離部（２１０ａ）と第１の補間部（２２０ａ）と第２の補間部（２２１ａ）と第１の復号部（２３０ａ）と第１のインターリーブ部（２４０ａ）と第２のインターリーブ部（２４１ａ）と第２の復号部（２５０ａ）と第１のデインターリーブ部（２６０ａ）と第２のデインターリーブ部（２６１ａ）と第１のパンクチャリング部（２７０ａ）と第２のパンクチャリング部（２７１ａ）と多重部（２８０ａ）とを有している。また、復号器（２００ａ）に対し、外部からシリアル信号（２００ａ−１）が入力されている。
【００１０】
シリアル信号（２００ａ−１）は、分離部（２１０ａ）に入力され、分離部（２１０ａ）において、外部から与えられた符号化率に基づいて、第１のシステマティックビット列（２１０ａ−１）と第１のパリティビット列（２１０ａ−２）と第２のパリティビット列（２１０ａ−３）とに分離される。
【００１１】
第１のパリティビット列（２１０ａ−２）は第１の補間部（２２０ａ）に入力され、第２のパリティビット列（２１０ａ−３）は第２の補間部（２２１ａ）に入力される。第１の補間部（２２０ａ）では、外部から与えられる符号化率に基づいて、第１の補間部（２２０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第１のパリティビット列（２１０ａ−２）の欠落している部分が適切な値（“０”が推奨される）で補間される。同様に、第２の補間部（２２１ａ）では、外部から与えられる符号化率に基づいて、第２の補間部（２２１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第２のパリティビット列（２１０ａ−３）の欠落している部分が適切な値（“０”が推奨される）で補間される。ここでは、第１のパリティビット列（２１０ａ−２）が補間されたものを第３のパリティビット列（２２０ａ−２）とし、第２のパリティビット列（２１０ａ−３）が補間されたものを第４のパリティビット列（２２１ａ−３）としている。
【００１２】
第１のシステマティックビット列（２１０ａ−１）と第３のパリティビット列（２２０ａ−２）と第１の事前情報ビット列（２６０ａ−４）とが第１の復号部（２３０ａ）に入力される。第１の復号部（２３０ａ）では、第１のシステマティックビット列（２１０ａ−１）と第３のパリティビット列（２２０ａ−２）と第１の事前情報ビット列（２６０ａ−４）とに基づいて、前方確率と遷移確率と後方確率とが算出され、これに基づいて第２のシステマティックビット列（２３０ａ−１）と第５のパリティビット列（２３０ａ−２）とが生成される。
【００１３】
第１のシステマティックビット列（２１０ａ−１）は、第２のインターリーブ部（２４１ａ）に入力され、第２のインターリーブ部（２４１ａ）においてインターリーブが適用され、第３のシステマティックビット列（２４１ａ−１）が生成される。
【００１４】
第２のシステマティックビット列（２３０ａ−１）と第１のシステマティックビット列（２１０ａ−１）と第１の事前情報ビット列（２６０ａ−４）との差から、第２の事前情報ビット列（２３１ａ−４）が生成される。
【００１５】
第２の事前情報ビット列（２３１ａ−４）は、第１のインターリーブ部（２４０ａ）に入力され、第１のインターリーブ部（２４０ａ）においてインターリーブが適用され、第３の事前情報ビット列（２４０ａ−４）が生成される。
【００１６】
第３のシステマティックビット列（２４１ａ−１）と第４のパリティビット列（２２１ａ−３）と第３の事前情報ビット列（２４０ａ−４）とが第２の復号部（２５０ａ）に入力される。第２の復号部（２５０ａ）では、第３のシステマティックビット列（２４１ａ−１）と第４のパリティビット列（２２１ａ−３）と第３の事前情報ビット列（２４０ａ−４）とに基づいて、前方確率と遷移確率と後方確率とが算出され、これに基づいて第４のシステマティックビット列（２５０ａ−１）と第６のパリティビット列（２５０ａ−３）とが生成される。
【００１７】
第４のシステマティックビット列（２５０ａ−１）と第３のシステマティックビット列（２４１ａ−１）と第３の事前情報ビット列（２４０ａ−４）との差から、第４の事前情報ビット列（２５１ａ−４）が生成される。
【００１８】
第４の事前情報ビット列（２５１ａ−４）は、第１のデインターリーブ部（２６０ａ）に入力され、第１のデインターリーブ部（２６０ａ）においてデインターリーブが適用され、第１の事前情報ビット列（２６０ａ−４）が生成される。
【００１９】
第５のパリティビット列（２３０ａ−２）は第１のパンクチャリング部（２７０ａ）に入力され、第６のパリティビット列（２５０ａ−３）は第２のパンクチャリング部（２７１ａ）に入力される。第１のパンクチャリング部（２７０ａ）では、外部から与えられる符号化率に基づいて、第１のパンクチャリング部（２７０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第５のパリティビット列（２３０ａ−２）がパンクチャリングされる。同様に、第２のパンクチャリング部（２７１ａ）では、外部から与えられる符号化率に基づいて、第２のパンクチャリング部（２７１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第６のパリティビット列（２５０ａ−３）がパンクチャリングされる。ここでは、第５のパリティビット列（２３０ａ−２）がパンクチャリングされたものを第７のパリティビット列（２７０ａ−２）とし、第６のパリティビット列（２５０ａ−３）がパンクチャリングされたものを第８のパリティビット列（２７１ａ−３）としている。
【００２０】
第４のシステマティックビット列（２５０ａ−１）は、第２のデインターリーブ部（２６１ａ）に入力され、第２のデインターリーブ部（２６１ａ）においてデインターリーブが適用され、第５のシステマティックビット列（２６１ａ−１）が生成される。
【００２１】
第５のシステマティックビット列（２６１ａ−１）と第７のパリティビット列（２７０ａ−２）と第８のパリティビット列（２７１ａ−３）とが多重部（２８０ａ）に入力される。多重部（２８０ａ）では、第５のシステマティックビット列（２６１ａ−１）と第７のパリティビット列（２７０ａ−２）と第８のパリティビット列（２７１ａ−３）とが外部から与えられる符号化率に基づいて時間多重され、シリアル信号（２８０ａ−１）が生成される。
【００２２】
非特許文献３では、非特許文献２で示されるターボ符号の復号器（２００ａ）よりゲート規模を縮小させる提案がなされている。図３はターボ符号の復号器（３００ａ）の概略構成例を示す機能ブロック図である。図３に示すように、復号器（３００ａ）は、分離部（３１０ａ）と第１の補間部（３２０ａ）と第２の補間部（３２１ａ）と第１の復号部（３３０ａ）と第１のインターリーブ部（３４０ａ）と第２の復号部（３５０ａ）と第１のデインターリーブ部（３６０ａ）と第２のデインターリーブ部（３６１ａ）と第１のパンクチャリング部（３７０ａ）と第２のパンクチャリング部（３７１ａ）と多重部（３８０ａ）とで構成されている。また、復号器（３００ａ）に対し、外部からシリアル信号（３００ａ−１）が入力されている。
【００２３】
シリアル信号（３００ａ−１）は、分離部（３１０ａ）に入力され、分離部（３１０ａ）において、外部から与えられた符号化率に基づいて、第１のシステマティックビット列（３１０ａ−１）と第１のパリティビット列（３１０ａ−２）と第２のパリティビット列（３１０ａ−３）とに分離される。
【００２４】
第１のパリティビット列（３１０ａ−２）は第１の補間部（３２０ａ）に入力され、第２のパリティビット列（３１０ａ−３）は第２の補間部（３２１ａ）に入力される。第１の補間部（３２０ａ）では、外部から与えられる符号化率に基づいて、第１の補間部（３２０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第１のパリティビット列（３１０ａ−２）の欠落している部分が適切な値（“０”が推奨される）で補間される。同様に、第２の補間部（３２１ａ）では、外部から与えられる符号化率に基づいて、第２の補間部（３２１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第２のパリティビット列（３１０ａ−３）の欠落している部分が適切な値（“０”が推奨される）で補間される。ここでは、第１のパリティビット列（３１０ａ−２）が補間されたものを第３のパリティビット列（３２０ａ−２）とし、第２パリティビット列（３１０ａ−３）が補間されたものを第４のパリティビット列（３２１ａ−３）としている。
【００２５】
第１のシステマティックビット列（３１０ａ−１）と第３のパリティビット列（３２０ａ−２）と第１の事前情報ビット列（３６０ａ−４）とが第１の復号部（３３０ａ）に入力される。第１の復号部（３３０ａ）では、第１のシステマティックビット列（３１０ａ−１）と第３のパリティビット列（３２０ａ−２）と第１の事前情報ビット列（３６０ａ−４）とに基づいて、前方確率と遷移確率と後方確率とが算出され、これに基づいて、第２のシステマティックビット列（３３０ａ−１）と第５のパリティビット列（３３０ａ−２）とが生成される。
【００２６】
第２のシステマティックビット列（３３０ａ−１）と第１の事前情報ビット列（３６０ａ−４）との差から、第２の事前情報ビット列（３３１ａ−４）が生成される。
【００２７】
第２の事前情報ビット列（３３１ａ−４）は、第１のインターリーブ部（３４０ａ）に入力され、第１のインターリーブ部（３４０ａ）においてインターリーブが適用され、第３の事前情報ビット列（３４０ａ−４）が生成される。
【００２８】
第４のパリティビット列（３２１ａ−３）と第３の事前情報ビット列（３４０ａ−４）とが第２の復号部（３５０ａ）に入力される。第２の復号部（３５０ａ）では、第４のパリティビット列（３２１ａ−３）と第３の事前情報ビット列（３４０ａ−４）とに基づいて、前方確率と遷移確率と後方確率とが算出され、これに基づいて、第３のシステマティックビット列（３５０ａ−１）と第６のパリティビット列（３５０ａ−３）とが生成される。
【００２９】
第３のシステマティックビット列（３５０ａ−１）と第３の事前情報ビット列（３４０ａ−４）との差から、第４の事前情報ビット列（３５１ａ−４）が生成される。
【００３０】
第４の事前情報ビット列（３５１ａ−４）は、第１のデインターリーブ部（３６０ａ）に入力され、第１のデインターリーブ部（３６０ａ）においてデインターリーブが適用され、第１の事前情報ビット列（３６０ａ−４）が生成される。
【００３１】
第５のパリティビット列（３３０ａ−２）は第１のパンクチャリング部（３７０ａ）に入力され、第６のパリティビット列（３５０ａ−３）は第２のパンクチャリング部（３７１ａ）に入力される。第１のパンクチャリング部（３７０ａ）では、外部から与えられる符号化率に基づいて、第１のパンクチャリング部（３７０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第５のパリティビット列（３３０ａ−２）がパンクチャリングされる。同様に、第２のパンクチャリング部（３７１ａ）では、外部から与えられる符号化率に基づいて、第２のパンクチャリング部（３７１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第６のパリティビット列（３５０ａ−３）がパンクチャリングされる。ここでは、第５のパリティビット列（３３０ａ−２）がパンクチャリングされたものを第７のパリティビット列（３７０ａ−２）とし、第６のパリティビット列（３５０ａ−３）がパンクチャリングされたものを第８のパリティビット列（３７１ａ−３）としている。
【００３２】
第３のシステマティックビット列（３５０ａ−１）は、第２のデインターリーブ部（３６１ａ）に入力され、第２のデインターリーブ部（３６１ａ）においてデインターリーブが適用され、第４のシステマティックビット列（３６１ａ−１）が生成される。
【００３３】
第４のシステマティックビット列（３６１ａ−１）と第７のパリティビット列（３７０ａ−２）と第８のパリティビット列（３７１ａ−３）とが多重部（３８０ａ）に入力される。多重部（３８０ａ）では、第４のシステマティックビット列（３６１ａ−１）と第７のパリティビット列（３７０ａ−２）と第８のパリティビット列（３７１ａ−３）とが外部から与えられる符号化率に基づいて、時間多重され、シリアル信号（３８０ａ−１）が生成される。
【先行技術文献】
【特許文献】
【００３４】
【非特許文献１】“３ＧＰＰ  ＴＳ  ３６．２１２  ｖｅｒ．８．４．０”、３ＧＰＰ
【非特許文献２】“ターボ符号器の基礎”、河内  健、トリケップス
【非特許文献３】“Ｉｔｅｒａｔｉｖｅ  Ｓｏｌｕｔｉｏｎｓ  Ｃｏｄｅｄ  ＭｏｄｕｌａｔｉｏｎＬｉｂｒａｒｙ”、Ｍａｔｔｈｅｗ  Ｃ．Ｖａｌｅｎｔｉ
【発明の概要】
【発明が解決しようとする課題】
【００３５】
非特許文献２では、一般的なターボ符号の復号器が示されている。非特許文献２で示される復号器を忠実に実装した場合、ゲート規模と遅延時間とから、現実に使用することが難しいものとなることが予測される。
【００３６】
非特許文献３では、ターボ符号の復号器を非特許文献２で示される復号器と比較し、簡単化する提案がなされている。非特許文献３で示される復号器を忠実に実装した場合、ゲート規模は縮小されるが遅延時間は変わらないため、依然として現実に使用することが難しいものとなることが予測される。
【００３７】
本発明では、非特許文献１で示されるターボ符号の符号器と通信する復号器で、非特許文献２と非特許文献３とに示される復号器より、遅延時間を減らすことと、ゲート規模を縮小することとを目的とする。
【課題を解決するための手段】
【００３８】
上記課題は本発明の以下の手段によって解決することができる。
１）ターボ符号の符号器と通信するターボ符号の復号器であって、システマティックビット列の先頭からシステマティックビット列の終端に向かって、順にシステマティックビットが出力されるシステマティックビット列と、システマティックビット列の終端からシステマティックビット列の先頭に向かって、順にシステマティックビットが出力されるシステマティックビット列と、パリティビット列の先頭からパリティビット列の終端に向かって、順にパリティビットが出力されるパリティビット列と、パリティビット列の終端からパリティビット列の先頭に向かって、順にパリティビットが出力されるパリティビット列と、事前情報ビット列の先頭から事前情報ビット列の終端に向かって、順に事前情報ビット列が出力される事前情報ビット列と、事前情報ビット列の終端から事前情報ビット列の先頭に向かって、順に事前情報ビット列が出力される事前情報ビット列と、のうちのいずれか１又は複数のビット列を用いて復号を行うことを特徴とするターボ符号の復号器が提供される。
２）上記１）に記載のターボ符号の復号器は、前記システマティックビット列と前記パリティビット列とを時間多重したシリアル信号を前記システマティックビット列と前記パリティビット列とに分離する分離部と、パンクチャリングされている前記パリティビット列を補間する補間部と、前記システマティックビット列又は前記事前情報ビット列にデインターリーブを適用するデインターリーブ部と、前記事前情報ビット列にインターリーブを適用するインターリーブ部と、前記システマティックビット列と前記パリティビット列と前記事前情報ビット列とに基づいて、又は、前記パリティビット列と前記事前情報ビット列とに基づいて、前記システマティックビット列と前記パリティビット列とを生成する復号部と、前記パリティビット列をパンクチャリングするパンクチャリング部と、前記システマティックビット列と前記パリティビット列とを時間多重し、シリアル信号を生成する多重部と、を備えることが好ましい。
３）上記１）に記載の復号器と通信する前記符号器は、前記システマティックビット列にインターリーブを適用するインターリーブ部と、前記システマティックビット列に基づいて、前記パリティビット列を生成するパリティビット生成部と、前記パリティビット列をパンクチャリングするパンクチャリング部と、前記システマティックビット列と前記パリティビット列とを時間多重し、前記シリアル信号を生成する多重部と、を備えることが好ましい。
４）上記２）において、前記分離部は、前記システマティックビット列の先頭から前記システマティックビット列の終端に向かって、順にシステマティックビットが出力される前記システマティックビット列と、前記システマティックビット列の終端から前記システマティックビット列の先頭に向かって、順にシステマティックビットが出力される前記システマティックビット列と、前記パリティビット列の先頭から前記パリティビット列の終端に向かって、順にパリティビットが出力される前記パリティビット列と、前記パリティビット列の終端から前記パリティビット列の先頭に向かって、順にパリティビットが出力される前記パリティビット列と、の内のいずれか１又は複数を生成することが好ましい。
５）上記２）において、前記デインターリーブ部は、前記事前情報ビット列の先頭から前記事前情報ビット列の終端に向かって、順に事前情報ビットが出力される前記事前情報ビット列と、前記事前情報ビット列の終端から前記事前情報ビット列の先頭に向かって、順に事前情報ビットが出力される前記事前情報ビット列と、前記システマティックビット列の先頭から前記システマティックビット列の終端に向かって、順にシステマティックビットが出力される前記システマティックビット列と、前記システマティックビット列の終端から前記システマティックビット列の先頭に向かって、順にシステマティックビットが出力される前記システマティックビット列と、のうちのいずれか１又は複数のビット列を生成することが好ましい。
６）上記２）において、前記復号部は、前記システマティックビット列と前記パリティビット列と前記事前情報ビット列とに基づいて、後方確率と遷移確率とを生成し、後方確率と遷移確率とが生成された後に、前方確率と前記システマティックビット列と前記パリティビット列とを生成する手法と、前方確率と遷移確率とを生成し、前方確率と遷移確率とが生成された後に、後方確率と前記システマティックビット列と前記パリティビット列とを生成する手法と、前方確率と遷移確率と後方確率とを生成し、遷移確率と前方確率と後方確率とが生成された後に、前記システマティックビット列と前記パリティビット列とを生成する手法と、のうちのいずれかの手法によって前記システマティックビット列と前記パリティビット列とを生成することが好ましい。
７）上記２）において、前記事前情報ビット列と前記システマティックビット列との差を前記事前情報ビット列とすることが好ましい。
８）また、前記インターリーブ部は、メモリに対する書き込みアドレスに関する情報からなるアドレスパターンに基づいて、前記事前情報ビット列をメモリに書き込み、メモリからの読み込みアドレスに関する情報からなる前記アドレスパターンに基づいて、メモリから読み出すことによって、前記事前情報ビット列を生成することを特徴とする上記２）に記載のターボ符号の復号器又は上記３）に記載のターボ符号の符号器である。
９）前記インターリーブ部は、前記事前情報ビット列の先頭から前記事前情報ビット列の終端に向かって、順に事前情報ビットが出力される事前情報ビット列と、前記事前情報ビット列の終端から前記事前情報ビット列の先頭に向かって、順に事前情報ビットが出力される前記事前情報ビット列と、のうちのいずれか１又は複数のビット列を生成することを特徴とする上記２）又は８）のいずれかに記載のターボ符号の復号器である。
１０）上記２）において、前記復号部は、前記パリティビット列と前記事前情報ビット列とに基づいて、前記後方確率と前記遷移確率とを生成し、前記後方確率と前記遷移確率とが生成された後に、前記前方確率と前記システマティックビット列と前記パリティビット列とを生成する手法と、前記前方確率と前記遷移確率とを生成し、前記前方確率と前記遷移確率とが生成された後に、前記後方確率と前記システマティックビット列と前記パリティビット列とを生成する手法と、前記前方確率と前記遷移確率と前記後方確率とを生成し、前記遷移確率と前記前方確率と前記後方確率とが生成された後に、前記システマティックビット列と前記パリティビット列とを生成する手法と、のうちのいずれかの手法によって前記システマティックビット列と前記パリティビット列とを生成しても良い。
１１）前記デインターリーブ部は、メモリに対する書き込みアドレスに関する情報からなるアドレスパターンに基づいて、前記システマティックビット列又は前記事前情報ビット列をメモリに書き込み、メモリからの読み込みアドレスに関する情報からなるアドレスパターンに基づいて、メモリから読み出すことによって、前記システマティックビット列又は前記事前情報ビット列を生成することを特徴とする上記２又は５）のいずれかに記載のターボ符号の復号器である。
１２）上記２）において、前記デインターリーブ部と前記インターリーブ部と前記復号部とを同時に複数用いても良い。
１３）上記２）において、前記デインターリーブ部と前記インターリーブ部と前記復号部とを繰り返し用いても良い。
１４）本発明は、ターボ符号の符号器における符号方法であって、前記システマティックビット列にインターリーブを適用する第１のステップと、前記システマティックビット列に基づいて、前記パリティビット列を生成する第２のステップと、前記パリティビット列をパンクチャリングする第３のステップと、前記システマティックビット列と前記パリティビット列とを時間多重し、前記シリアル信号を生成する第４のステップと、からなるターボ符号の符号器における符号方法である。
１５）また、ターボ符号の復号器における復号方法であって、前記システマティックビット列と前記パリティビット列とを時間多重した前記シリアル信号を前記システマティックビット列と前記パリティビット列とに分離する第１のステップと、パンクチャリングされている前記パリティビット列を補間する第２のステップと、前記システマティックビット列と前記パリティビット列と前記事前情報ビット列とに基づいて、前記システマティックビット列と前記パリティビット列とを再生する第３のステップと、前記事前情報ビット列にインターリーブを適用する第４のステップと、前記パリティビット列と前記事前情報ビット列とに基づいて、前記システマティックビット列と前記パリティビット列とを再生する第５のステップと、前記事前情報ビット列にデインターリーブを適用する第６のステップと、前記システマティックビット列にデインターリーブを適用する第７のステップと、前記パリティビット列をパンクチャリングする第８のステップと、前記システマティックビット列と前記パリティビット列とを時間多重し、シリアル信号を生成する第９のステップと、からなるターボ符号の復号器における復号方法である。
１６）本発明は、上記１４）又は１５）に記載の方法をコンピュータに実行させるためのプログラムであっても良い。また、該プログラムを記録するコンピュータ読み取り可能な記録媒体であっても良く、プログラムがインターネットなどの伝送媒体によって取得する物であっても良い。
【発明の効果】
【００３９】
本発明では、分離部と、インターリーブ部とデインターリーブ部との手法を変更し、復号部に入力されるシステマティックビット列とパリティビット列と事前情報ビット列とを、非特許文献２と非特許文献３に記載されるものとは異なるものとすることで、復号部がはじめに、前方確率と遷移確率と後方確率とを同時に算出し、次に、システマティックビット列とパリティビット列とを算出するか、はじめに遷移確率と後方確率とを同時に算出し、次に、前方確率とシステマティックビット列とパリティビット列とを同時に算出するか、はじめに、前方確率と遷移確率とを同時に算出し、次に、後方確率とシステマティックビット列とパリティビット列とを同時に算出するか、のいずれかが可能となるため、遅延時間を減らすことと、ゲート規模を縮小することとが可能となる。
【００４０】
本発明では、ターボ符号の復号器を構成する、デインターリーブ部とパンクチャリング部とインターリーブ部と分離部と補間部と復号部と多重部との、接続方法と数とを、非特許文献２と非特許文献３とは異なるものとすることで、前述に示されているものよりも、さらに遅延時間を減らすことか、ゲート規模を縮小するか、のいずれかが可能となる。
【００４１】
本発明では、非特許文献１に示されるターボ符号の符号器を変更することなく、復号器のみの変更で、非特許文献２と非特許文献３とに示される復号器よりも遅延時間を減らすことと、ゲート規模を縮小することとが可能となる。
【図面の簡単な説明】
【００４２】
【図１】移動体通信においてすでに規格化されているターボ符号の符号器の概略構成例を示す機能ブロック図である。
【図２】ターボ符号の復号器の概略構成例を示す機能ブロック図である。
【図３】ゲート規模を縮小したターボ符号の復号器の概略構成例を示す機能ブロック図である。
【図４】インターリーブ手法の一例を示す図である。
【図５】パリティビット生成部の概略構成例を示す機能ブロック図である。
【図６】パンクチャリング部が備えるパンクチャリングパターン例を示す図である。
【図７】多重部が備える多重パターン例を示す図である。
【図８】分離手法の一例を示す図である。
【図９Ａ】復号部の概略構成例を示す機能ブロック図である。
【図９Ｂ】ターボ符号の復号器の概略構成例を示す機能ブロック図である。
【図１０】デインターリーブ手法の一例を示す図である。
【図１１】ターボ符号の復号器の概略構成例を示す機能ブロック図である。
【図１２】ターボ符号の復号器の概略構成例を示す機能ブロック図である。
【図１３】デインターリーブ手法の一例を示す図である。
【図１４】インターリーブ手法の一例を示す図である。
【発明を実施するための形態】
【００４３】
以下、図面を参照しながら本発明の実施形態について説明する。実施形態では、ターボ符号の符号器と通信する復号器の実装について示す。
【００４４】
（第１の実施形態）
本実施形態におけるターボ符号の符号器は、非特許文献１で示される符号器（１００ａ）と同一であることを想定している。図１によれば、符号器（１００ａ）は、インターリーブ部（１０１ａ）と第１のパリティビット生成部（１１０ａ）と第２のパリティビット生成部（１１１ａ）と第１のパンクチャリング部（１２０ａ）と第２のパンクチャリング部（１２１ａ）と多重部（１３０ａ）とで構成されている。また、符号器（１００ａ）に対し、外部から第１のシステマティックビット列（１００ａ−１）が入力されている。
【００４５】
第１のシステマティックビット列（１００ａ−１）は、インターリーブ部（１０１ａ）に入力され、インターリーブ部（１０１ａ）においてインターリーブが適用され、第２のシステマティックビット列（１０１ａ−１）が生成される。
【００４６】
インターリーブ部（１０１ａ）では、図４に示すとおり、行と列とからなる２次元のメモリ（図では簡略化して記載している。）に対し、入力方向と記される矢印にしたがって、第１のシステマティックビット列（１００ａ−１）が順にメモリに書き込まれる。第１のシステマティックビット列（１００ａ−１）がメモリに書き込まれた後、第１の出力方向と記される矢印にしたがって、順にメモリからビットが読み出される。この読み出されたビットの集合を第２のシステマティックビット列（１０１ａ−１）としている。
【００４７】
第１のシステマティックビット列（１００ａ−１）は、第１のパリティビット生成部（１１０ａ）に入力され、第２のシステマティックビット列（１０１ａ−１）は、第２のパリティビット生成部（１１１ａ）に入力される。第１のパリティビット生成部（１１０ａ）では、第１のシステマティックビット列（１００ａ−１）に基づいて、第３のシステマティックビット列（１１０ａ−１）と第１のパリティビット列（１１０ａ−２）とが生成される。同様に、第２のパリティビット生成部（１１１ａ）では、第２のシステマティックビット列（１０１ａ−１）に基づいて、第２のパリティビット列（１１１ａ−３）が生成される。
【００４８】
第１のパリティビット生成部（１１０ａ）は図５に示されるとおり、入力された信号を１クロック分遅延させるレジスタ回路１１０Ａ−１〜３と排他的論理和回路１１０Ａ−４−７とを備えている。はじめに、スイッチ（７１０ａ）を状態１と記される方に切り替える。図５によれば、入力方向と記される矢印から第１のシステマティックビット列（１００ａ−１）が順に入力されると同時に、システマティックビット出力方向と記される矢印から第３のシステマティックビット列（１１０ａ−１）の一部が出力され、パリティビット出力方向と記される矢印から第１のパリティビット列（１１０ａ−２）の一部が出力される。
【００４９】
次に、第１のシステマティックビット列（１００ａ−１）がすべて入力された後、スイッチ（７１０ａ）を状態２と記される方に切り替えることによって、システマティックビット出力方向と記される矢印から第３のシステマティックビット列（１１０ａ−１）の残りが出力され、パリティビット出力方向と記される矢印から第１のパリティビット列（１１０ａ−２）の残りが出力される。
【００５０】
同様に、第２のパリティビット生成部（１１１ａ）も図５に示される構成となっている。はじめに、スイッチ（７１０ａ）を状態１と記される方に切り替える。図５によれば、入力方向と記される矢印から第２のシステマティックビット列（１０１ａ−１）が順に入力されると同時に、パリティビット出力方向と記される矢印から第２のパリティビット列（１１１ａ−３）の一部が出力される。
【００５１】
次に、第２のシステマティックビット列（１０１ａ−１）がすべて入力された後、スイッチ（７１０ａ）を状態２と記される方に切り替えることによって、パリティビット出力方向と記される矢印から第２のパリティビット列（１１１ａ−３）の残りが出力される。
【００５２】
第１のパリティビット列（１１０ａ−２）は第１のパンクチャリング部（１２０ａ）に入力され、第２のパリティビット列（１１１ａ−３）は第２のパンクチャリング部（１２１ａ）に入力される。第１のパンクチャリング部（１２０ａ）では、外部から与えられた符号化率に基づいて、第１のパンクチャリング部（１２０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第１のパリティビット列（１１０ａ−２）がパンクチャリングされる。同様に、第２のパンクチャリング部（１２１ａ）では、外部から与えられる符号化率に基づいて、第２のパンクチャリング部（１２１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第２のパリティビット列（１１１ａ−３）がパンクチャリングされる。ここでは、第１のパリティビット列（１１０ａ−２）がパンクチャリングされたものを第３のパリティビット列（１２０ａ−２）とし、第２のパリティビット列（１１１ａ−３）がパンクチャリングされたものを第４のパリティビット列（１２１ａ−３）としている。
【００５３】
第１のパンクチャリング部（１２０ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から２ビット目をパンクチャリングするパンクチャリングパターン１（図６（ａ））と、６ビット単位で、先頭から２ビット目と３ビット目と４ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン２（図６（ｂ））との２種類がある。第１のパンクチャリング部（１２０ａ）では、符号化率が１／２である場合、パンクチャリングパターン１が選択され、符号化率が３／４である場合、パンクチャリングパターン２が選択される。第２のパンクチャリング部（１２１ａ）が備えるパンクチャリングパターンとしては、図６に示すとおり、２ビット単位で、先頭から１ビット目をパンクチャリングするパンクチャリングパターン３（図６（ｃ））と、６ビット単位で、先頭から１ビット目と２ビット目と３ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン４（図６（ｄ））との２種類がある。第２のパンクチャリング部（１２１ａ）では、符号化率が１／２である場合、パンクチャリングパターン３が選択され、符号化率が３／４である場合、パンクチャリングパターン４が選択される。
【００５４】
第３のシステマティックビット列（１１０ａ−１）と第３のパリティビット列（１２０ａ−２）と第４のパリティビット列（１２１ａ−３）とは、多重部（１３０ａ）に入力される。多重部（１３０ａ）では、第３のシステマティックビット列（１１０ａ−１）と第３のパリティビット列（１２０ａ−２）と第４のパリティビット列（１２１ａ−３）とが外部から与えられる符号化率に基づいて時間多重され、シリアル信号（１３０ａ−１）が生成される。
【００５５】
多重部（１３０ａ）では、図７に示すとおり、符号化率が１／２である場合（図７（ａ））、４ビット単位で、先頭から第３のシステマティックビット列（１１０ａ−１）の１ビット（Ｓ）、第３のパリティビット列（１２０ａ−２）の１ビット（Ｐ１）、第３のシステマティックビット列（１１０ａ−１）の１ビット（Ｓ）、第４のパリティビット列（１２１ａ−３）の１ビット（Ｐ２）の順となるシリアル信号１が用いられ、符号化率が３／４である場合（図７（ｂ））、８ビット単位で、先頭から第３のシステマティックビット列（１１０ａ−１）の１ビット（Ｓ）、第３のパリティビット列（１２０ａ−２）の１ビット（Ｐ１）、第３のシステマティックビット列（１１０ａ−１）の１ビット（Ｓ）、第３のシステマティックビット列（１１０ａ−１）の１ビット（Ｓ）、第３のシステマティックビット列（１１０ａ−１）の１ビット（Ｓ）、第４のパリティビット列（１２１ａ−３）の１ビット（Ｐ２）、第３のシステマティックビット列（１００ａ−１）の１ビット（Ｓ）、第３のシステマティックビット列（１００ａ−１）の１ビット（Ｓ）の順となるシリアル信号２が用いられる。
【００５６】
本実施形態におけるターボ符号の復号器（４００ａ）の概略を次に示す。図９Ａ・９Ｂは、復号器（４００ａ）の概略構成例を示す機能ブロック図である。図９Ｂによれば、復号器（４００ａ）は、分離部（４１０ａ）と第１の補間部（４２０ａ）と第２の補間部（４２１ａ）と第１のパンクチャリング部（４７０ａ）と第２のパンクチャリング部（４７１ａ）と多重部（４８０ａ）と復号核部（４０１ａ）とを有している。また、復号器（４００ａ）に対しては、外部から対数尤度比表現のシリアル信号（４００ｓ−１）が入力されているものとしている。ここで、対数尤度比表現とは、ビットが１である場合の確率を０である場合の確率で除したものの自然対数値とする。
【００５７】
また、復号核部（４０１ａ）は、図９Ａに示すように、第１の復号部（４３０ａ）とインターリーブ部（４４０ａ）と第２の復号部（４５０ａ）と第１のデインターリーブ部（４６０ａ）と第２のデインターリーブ部（４６１ａ）とを有している。
【００５８】
シリアル信号（４００ｓ−１）は、分離部（４１０ａ）に入力され、分離部（４１０ａ）において、外部から与えられた符号化率に基づいて、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列とに分離される。
【００５９】
分離部（４１０ａ）では、図７に示すとおり、符号化率が１／２である場合、４ビット単位で、先頭から第１のシステマティックビット列の１ビット（Ｓ）、第１のパリティビット列の１ビット（Ｐ１）、第１のシステマティックビット列の１ビット（Ｓ）、第２のパリティビット列の１ビット（Ｐ２）の順となるシリアル信号１が用いられ、符号化率が３／４である場合、８ビット単位で、先頭から第１のシステマティックビット列の１ビット（Ｓ）、第１のパリティビット列の１ビット（Ｐ１）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）、第２のパリティビット列の１ビット（Ｐ２）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）の順となるシリアル信号２が用いられる。
【００６０】
分離部（４１０ａ）では、第１のシステマティックビット列の先頭から第１のシステマティックビット列の終端に向かって順にシステマティックビットが出力される第１の前方システマティックビット列（４１０ａ−１）と、第１のシステマティックビット列の終端から第１のシステマティックビット列の先頭に向かって順にシステマティックビットが出力される第１の後方システマティックビット列（４１０ｂ−１）と、第１のパリティビット列の先頭から第１のパリティビット列の終端に向かって順にパリティビットが出力される第１の前方パリティビット列（４１０ａ−２）と、第１のパリティビット列の終端から第１のパリティビット列の先頭に向かって順にパリティビットが出力される第１の後方パリティビット列（４１０ｂ−２）と、第２のパリティビット列の先頭から第２のパリティビット列の終端に向かって順にパリティビットが出力される第２の前方パリティビット列（４１０ａ−３）と、第２のパリティビット列の終端から第２のパリティビット列の先頭に向かって順にパリティビットが出力される第２の後方パリティビット列（４１０ｂ−３）と、が生成される。
【００６１】
図８では、図７（ａ）のシリアル信号１を例とした分離の手法について示した。分離部（４１０ａ）でははじめに、図８のステップ１に示すとおり、シリアル信号を順にメモリに記憶させる。次に、図８のステップ２の（ａ）に示すとおり、メモリから、第１の前方システマティックビット列（４１０ａ−１）の１ビット（Ｓ）［ｎ］、第１の前方パリティビット列（４１０ａ−２）の１ビット（Ｐ１）［ｎ］、第１の前方システマティックビット列（４１０ａ−１）の１ビット（Ｓ）［ｎ＋１］、第２の前方パリティビット列（４１０ａ−３）の１ビット（Ｐ２）［ｎ］の順に読み出す。これを順次繰り返すことにより、第１の前方システマティックビット列（４１０ａ−１）と第１の前方パリティビット列（４１０ａ−２）と第２の前方パリティビット列（４１０ａ−３）とを生成する。ここで、第１の前方システマティックビット列（４１０ａ−１）と第１のシステマティックビット列とは同一であり、第１の前方パリティビット列（４１０ａ−２）と第１のパリティビット列とは同一であり、第２の前方パリティビット列（４１０ａ−３）と第２のパリティビット列とは同一である。またこれと同時に、図８のステップ２の（ｂ）に示すとおり、メモリから、第２の後方パリティビット列の１ビット（Ｐ２）［ｋ−１］、第１の後方システマティックビット列の１ビット（Ｓ）［ｋ］、第１の後方パリティビット列の１ビット（Ｐ１）［ｋ−１］、第１の後方システマティックビット列の１ビット（Ｓ）［ｋ−１］の順に読み出す。これを順次繰り返すことにより、第１の後方システマティックビット列（４１０ｂ−１）と第１の後方パリティビット列（４１０ｂ−２）と第２の後方パリティビット列（４１０ｂ−３）とを生成する。したがって、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列と第１の前方システマティックビット列（４１０ａ−１）と第１の前方パリティビット列（４１０ａ−２）と第２の前方パリティビット列（４１０ａ−３）と第１の後方システマティックビット列（４１０ｂ−１）と第１の後方パリティビット列（４１０ｂ−２）と第２の後方パリティビット列（４１０ｂ−３）とは同時に生成されることとなる。
【００６２】
また、シリアル信号２の場合も上述と同様の手法を適用することにより、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列と第１の前方システマティックビット列（４１０ａ−１）と第１の後方システマティック列（４１０ｂ−１）と第１の前方パリティビット列（４１０ａ−２）と第１の後方パリティビット列（４１０ｂ−２）と第２の前方パリティビット列（４１０ａ−３）と第２の後方パリティビット列（４１０ｂ−３）とが同時に生成されることとなる。
【００６３】
第１の前方パリティビット列（４１０ａ−２）と第１の後方パリティビット列（４１０ｂ−２）とは第１の補間部（４２０ａ）に入力され、第２の前方パリティビット列（４１０ａ−３）と第２の後方パリティビット列（４１０ｂ−３）とは第２の補間部（４２１ａ）に入力される。第１の補間部（４２０ａ）では、外部から与えられる符号化率に基づいて、第１の補間部（４２０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第１の前方パリティビット列（４１０ａ−２）の欠落している部分が適切な値（“０”が推奨される）で補間され、また、第１の後方パリティビット列（４１０ｂ−２）の欠落している部分が適切な値（“０”が推奨される）で補間される。同様に、第２の補間部（４２１ａ）では、外部から与えられる符号化率に基づいて、第２の補間部（４２１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第２の前方パリティビット列（４１０ａ−３）の欠落している部分が適切な値（“０”が推奨される）で補間され、また、第２の後方パリティビット列（４１０ｂ−３）の欠落している部分が適切な値（０が推奨される）で補間される。ここでは、第１の前方パリティビット列（４１０ａ−２）が補間されたものを第３の前方パリティビット列（４２０ａ−２）とし、第１の後方パリティビット列（４１０ｂ−２）が補間されたものを第３の後方パリティビット列（４２０ｂ−２）とし、第２の前方パリティビット列（４１０ａ−３）が補間されたものを第４の前方パリティビット列（４２１ａ−３）とし、第２の後方パリティビット（４１０ｂ−３）が補間されたものを第４の後方パリティビット列（４２１ｂ−３）としている。
【００６４】
第１の補間部（４２０ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から２ビット目をパンクチャリングするパンクチャリングパターン１と、６ビット単位で、先頭から２ビット目と３ビット目と４ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン２と、の２種類がある。第１の補間部（４２０ａ）では、符号化率が１／２である場合、パンクチャリングパターン１が選択され、符号化率が３／４である場合、パンクチャリングパターン２が選択される。また、第２の補間部（４２１ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から１ビット目をパンクチャリングするパンクチャリングパターン３と、６ビット単位で、先頭から１ビット目と２ビット目と３ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン４との２種類がある。第２の補間部（４２１ａ）では、符号化率が１／２である場合、パンクチャリングパターン３が選択され、符号化率が３／４である場合、パンクチャリングパターン４が選択される。
【００６５】
第１の前方システマティックビット列（４１０ａ−１）と第１の後方システマティックビット列（４１０ｂ−１）と第３の前方パリティビット列（４２０ａ−２）と第３の後方パリティビット列（４２０ｂ−２）と第１の事前情報ビット列（４０１ｓ−４）と第１の前方事前情報ビット列（４０１ａ−４）と第１の後方事前情報ビット列（４０１ｂ−４）とは、第１の復号部（４３０ａ）に入力される。但し、反復が初回の場合に限り、第１の事前情報ビット列（４０１ｓ−４）と第１の前方事前情報ビット列（４０１ａ−４）と第１の後方事前情報ビット列（４０１ｂ−４）とは適切なビット列（“０”の連続が推奨される）とする。第１の復号部（４３０ａ）では、はじめに、第１の前方システマティックビット列（４１０ａ−１）と第３の前方パリティビット列（４２０ａ−２）と第１の前方事前情報ビット列（４０１ａ−４）とに基づいて、前方確率と遷移確率とが算出され、同時に、第１の後方システマティックビット列（４１０ｂ−１）と第３の後方パリティビット列（４２０ｂ−２）と第１の後方事前情報ビット（４０１ｂ−４）とに基づいて、後方確率と遷移確率とが算出される。次に、この算出された前方確率と遷移確率と後方確率とに基づいて、第２のシステマティックビット列（４３０ｓ−１）と第５のパリティビット列（４３０ｓ−２）とが生成される。
【００６６】
2011029929.tif 000003
【００６７】
2011029929.tif 000004
【００６８】
2011029929.tif 000005
【００６９】
2011029929.tif 000006
【００７０】
2011029929.tif 000007
【００７１】
第２のシステマティックビット列（４３０ｓ−１）と第１の事前情報ビット列（４０１ｓ−４）との差から、第２の事前情報ビット列（４３１ｓ−４）が生成される。
【００７２】
第２の事前情報ビット列（４３１ｓ−４）は、インターリーブ部（４４０ａ）に入力され、インターリーブ部（４４０ａ）においてインターリーブが適用され、第３の事前情報ビット列（４４０ｓ−４）が生成される。
【００７３】
インターリーブ部（４４０ａ）では、図４に示すとおり、行と列とからなる２次元のメモリに対し、入力方向と記される矢印にしたがって、第２の事前情報ビット列（４３１ｓ−４）が順にメモリに書き込まれる。第２の事前情報ビット列（４３１ｓ−４）がメモリに書き込まれた後、第１の出力方向と記される矢印にしたがって、順にメモリからビットが読み出される。この読み出されたビットの集合を第３の事前情報ビット列（４４０ｓ−４）としている。
【００７４】
インターリーブ部（４４０ａ）では、さらに、第３の事前情報ビット列（４４０ｓ−４）の先頭から第３の事前情報ビット列（４４０ｓ−４）の終端に向かって順に事前情報ビットが出力される第３の前方事前情報ビット列（４４０ａ−４）と、第３の事前情報ビット列（４４０ｓ−４）の終端から第３の事前情報ビット列（４４０ｓ−４）の先頭に向かって順に事前情報ビットが出力される第３の後方事前情報ビット列（４４０ｂ−４）と、が生成される。
【００７５】
ここで、第３の前方事前情報ビット列（４４０ａ−４）は第３の事前情報ビット列（４４０ｓ−４）と同一である。また、第３の後方事前情報ビット列（４４０ｂ−４）は、図４の第２の出力方向と記される矢印にしたがって、順にメモリから読み出されたビットの集合と同一である。したがって、第３の事前情報ビット列（４４０ｓ−４）と第３の前方事前情報ビット列（４４０ａ−４）と第３の後方事前情報ビット列（４４０ｂ−４）とは同時に生成される。
【００７６】
第４の前方パリティビット列（４２１ａ−３）と第４の後方パリティビット列（４２１ｂ−３）と第３の前方事前情報ビット列（４４０ａ−４）と第３の後方事前情報ビット列（４４０ｂ−４）とは、第２の復号部（４５０ａ）に入力される。第２の復号部（４５０ａ）では、はじめに、第３の前方事前情報ビット列（４４０ａ−４）と第４の前方パリティビット列（４２１ａ−３）とに基づいて、前方確率と遷移確率とが算出され、同時に、第３の後方事前情報ビット列（４４０ｂ−４）と第４の後方パリティビット列（４２１ｂ−３）とに基づいて、後方確率と遷移確率とが算出される。次に、この算出された前方確率と遷移確率と後方確率とに基づいて、第３のシステマティックビット列（４５０ｓ−１）と第６のパリティビット列（４５０ｓ−３）とが生成される。
【００７７】
2011029929.tif 000008
【００７８】
2011029929.tif 000009
【００７９】
2011029929.tif 000010
【００８０】
第３のシステマティックビット列（４５０ｓ−１）と第３の事前情報ビット列（４４０ｓ−４）との差から、第４の事前情報ビット列（４５１ｓ−４）が生成される。
【００８１】
第４の事前情報ビット列（４５１ｓ−４）は、第１のデインターリーブ部（４６０ａ）に入力され、第１のデインターリーブ部（４６０ａ）においてデインターリーブが適用され、第１の事前情報ビット列（４０１ｓ−４）が生成される。
【００８２】
第１のデインターリーブ部（４６０ａ）では、図１０に示すとおり、行と列とからなる２次元のメモリに対し、入力方向と記される矢印にしたがって、第４の事前情報ビット列（４５１ｓ−４）が順にメモリに書き込まれる。第４の事前情報ビット列（４５１ｓ−４）がメモリに書き込まれた後、第１の出力方向と記される矢印にしたがって、順にメモリからビットが読み出される。この読み出されたビットの集合を第１の事前情報ビット列（４０１ｓ−４）としている。
【００８３】
第１のデインターリーブ部（４６０ａ）では、さらに、第１の事前情報ビット列（４０１ｓ−４）の先頭から第１の事前情報ビット列（４０１ｓ−４）の終端に向かって順に事前情報ビットが出力される第１の前方事前情報ビット列（４０１ａ−４）と、第１の事前情報ビット列（４０１ｓ−４）の終端から第１の事前情報ビット列（４０１ｓ−４）の先頭に向かって順に事前情報ビットが出力される第１の後方事前情報ビット列（４０１ｂ−４）と、が生成される。
【００８４】
ここで、第１の前方事前情報ビット列（４０１ａ−４）は第１の事前情報ビット列（４０１ｓ−４）と同一である。また、第１の後方事前情報ビット列（４０１ｂ−４）は、図１０の第２の出力方向と記される矢印にしたがって、順にメモリから読み出されたビットの集合と同一である。したがって、第１の事前情報ビット列（４０１ｓ−４）と第１の前方事前情報ビット列（４０１ａ−４）と第１の後方事前情報ビット列（４０１ｂ−４）とは同時に生成される。
【００８５】
第５のパリティビット列（４３０ｓ−２）は第１のパンクチャリング部（４７０ａ）に入力され、第６のパリティビット列（４５０ｓ−３）は第２のパンクチャリング部（４７１ａ）に入力される。第１のパンクチャリング部（４７０ａ）では、外部から与えられる符号化率に基づいて、第１のパンクチャリング部（４７０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第５のパリティビット列（４３０ｓ−２）がパンクチャリングされる。同様に、第２のパンクチャリング部（４７１ａ）では、外部から与えられる符号化率に基づいて、第２のパンクチャリング部（４７１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第６のパリティビット列（４５０ｓ−３）がパンクチャリングされる。ここでは、第５のパリティビット列（４３０ｓ−２）がパンクチャリングされたものを第７のパリティビット列（４７０ｓ−２）とし、第６のパリティビット列（４５０ｓ−３）がパンクチャリングされたものを第８のパリティビット列（４７１ｓ−３）としている。
【００８６】
第１のパンクチャリング部（４７０ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から２ビット目をパンクチャリングするパンクチャリングパターン１と、６ビット単位で、先頭から２ビット目と３ビット目と４ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン２との２種類がある。第１のパンクチャリング部（４７０ａ）では、符号化率が１／２である場合、パンクチャリングパターン１が選択され、符号化率が３／４である場合、パンクチャリングパターン２が選択される。第２のパンクチャリング部（４７１ａ）が備えるパンクチャリングパターンとしては、図６に示すとおり、２ビット単位で、先頭から１ビット目をパンクチャリングするパンクチャリングパターン３と、６ビット単位で、先頭から１ビット目と２ビット目と３ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン４との２種類がある。第２のパンクチャリング部（４７１ａ）では、符号化率が１／２である場合、パンクチャリングパターン３が選択され、符号化率が３／４である場合、パンクチャリングパターン４が選択される。
【００８７】
第３のシステマティックビット列（４５０ｓ−１）は、第２のデインターリーブ部（４６１ａ）に入力され、第２のデインターリーブ部（４６１ａ）にてデインターリーブが適用され、第４のシステマティックビット列（４６１ｓ−１）が生成される。但し、第１のデインターリーブ部（４６０ａ）と第２のデインターリーブ部（４６１ａ）との構成は同じで良い。
【００８８】
第４のシステマティックビット列（４６１ｓ−１）と第７のパリティビット列（４７０ｓ−２）と第８のパリティビット列（４７１ｓ−３）とが多重部（４８０ａ）に入力される。多重部（４８０ａ）では、第４のシステマティックビット列（４６１ｓ−１）と第７のパリティビット列（４７０ｓ−２）と第８のパリティビット列（４７１ｓ−３）とが、外部から与えられる符号化率に基づいて時間多重され、シリアル信号（４８０ｓ−１）が生成される。
【００８９】
多重部（４８０ａ）では、図７に示すとおり、符号化率が１／２である場合、４ビット単位で、先頭から第４のシステマティックビット列（４６１ｓ−１）の１ビット（Ｓ）、第７のパリティビット列（４７０ｓ−２）の１ビット（Ｐ１）、第４のシステマティックビット列（４６１ｓ−１）の１ビット（Ｓ）、第８のパリティビット列（４７１ｓ−３）の１ビット（Ｐ２）の順となるシリアル信号１が用いられ、符号化率が３／４である場合、８ビット単位で、先頭から第４のシステマティックビット列（４６１ｓ−１）の１ビット（Ｓ）、第７のパリティビット列（４７０ｓ−２）の１ビット（Ｐ１）、第４のシステマティックビット列（４６１ｓ−１）の１ビット（Ｓ）、第４のシステマティックビット列（４６１ｓ−１）の１ビット（Ｓ）、第４のシステマティックビット列（４６１ｓ−１）の１ビット（Ｓ）、第８のパリティビット列（４７１ｓ−３）の１ビット（Ｐ２）、第４のシステマティックビット列（４６１ｓ−１）の１ビット（Ｓ）、第４のシステマティックビット列（４６１ｓ−１）の１ビット（Ｓ）の順となるシリアル信号２が用いられる。
【００９０】
本実施形態では、後方システマティックビット列と後方パリティビット列と後方事前情報ビット列とのみを用いることによって、はじめに、遷移確率と後方確率とを同時に算出し、次に、前方確率とシステマティックビット列とパリティビット列とを同時に算出することが可能となる。これにより、復号器（４００ａ）の遅延時間を減らすことができる。
【００９１】
本実施形態では、前方システマティックビット列と後方システマティックビット列と前方パリティビット列と後方パリティビット列と前方事前情報ビット列と後方事前情報ビット列とをすべて用いることによって、はじめに、前方確率と遷移確率と後方確率とを同時に算出し、次にシステマティックビット列とパリティビット列を同時に算出することが可能となる。これにより、復号器（４００ａ）の遅延時間を減らすことができる。
【００９２】
本実施形態では、復号核部（４０１ａ）が備える、第１のデインターリーブ部（４６０ａ）と第２のデインターリーブ部（４６１ａ）とインターリーブ部（４４０ａ）とを次に示すように変更し、第５のパリティビット列（４３０ｓ−２）の終端から第５のパリティビット列（４３０ｓ−２）の先頭に向かって順にパリティビットが出力されるパリティビット列を新たに第５のパリティビット列（４３０ｓ−２）とし、第６のパリティビット列（４５０ｓ−３）の終端から第６のパリティビット列（４５０ｓ−３）の先頭に向かって順にパリティビットが出力されるパリティビット列を新たに第６のパリティビット列（４５０ｓ−３）とすることで、前方システマティックビット列と前方パリティビット列と前方事前情報ビット列とのみを用いることによって、はじめに、遷移確率と前方確率とを同時に算出し、次に、後方確率とシステマティックビット列とパリティビット列とを同時に算出することが可能となる。これにより、復号器（４００ａ）の遅延時間を減らすことができる。
【００９３】
第１のデインターリーブ部（４６０ａ）では、図１３に示すとおり、行と列とからなる２次元のメモリに対し、入力方向と記される矢印にしたがって、第４の事前情報ビット列（４５１ｓ−４）が順にメモリに書き込まれる。第４の事前情報ビット列（４５１ｓ−４）がメモリに書き込まれた後、出力方向と記される矢印にしたがって、順にメモリからビットが読み出される。この読み出されたビットの集合を第１の事前情報ビット列（４０１ｓ−４）と第１の前方事前情報ビット列（４０１ａ−４）としている。
【００９４】
第２のデインターリーブ部（４６１ａ）でも、図１３に示すとおり、第３のシステマティックビット列（４５０ｓ−１）がデインターリーブされ、第４のシステマティックビット列（４６１ｓ−１）が生成される。
【００９５】
インターリーブ部（４４０ａ）では、図１４に示すとおり、行と列とからなる２次元のメモリに対し、入力方向と記される矢印にしたがって、第２の事前情報ビット列（４３１ｓ−４）が順にメモリに書き込まれる。第２の事前情報ビット列（４３１ｓ−４）がメモリに書き込まれた後、出力方向と記される矢印にしたがって、順にメモリからビットが読み出される。この読み出されたビットの集合を第３の事前情報ビット列（４４０ｓ−４）と第３の前方事前情報ビット列（４４０ａ−４）としている。
【００９６】
また、前方システマティックビット列と後方システマティックビット列と前方パリティビット列と後方パリティビット列と前方事前情報ビット列と後方事前情報ビット列との全長を、システマティックビット列の全長の半分とし、復号部において、前方システマティックビット列の半分を後方システマティックビット列で補間し、後方システマティックビット列の半分を前方システマティックビットで補間し、前方パリティビット列の半分を後方パリティビット列で補間し、後方パリティビット列の半分を前方パリティビット列で補間し、前方事前情報ビット列の半分を後方事前情報ビット列で補間し、後方事前情報ビット列の半分を前方事前情報ビット列で補間することにより、前方システマティックビット列と後方システマティックビット列と前方パリティビット列と後方パリティビット列と前方事前情報ビット列と後方事前情報ビット列とが復号部に入力されきるまでの時間を減らすことができるため、復号器（４００ａ）の遅延時間を減らすことが可能となる。
【００９７】
遅延時間を減らすことによって、タイミング調整が必要とされる部分のゲート規模を縮小することが可能となる。例えば、復号部から出力されるシステマティックビット列と事前情報ビット列との差をとる場合、システマティックビット列の先頭と事前情報ビット列の先頭とが一致していなければならないが、このタイミングを合わせる部分のゲート規模が縮小される。
【００９８】
また、復号部とインターリーブ部とを１セットとし、復号部とデインターリーブ部とを１セットとすることで、１セットでシリアル信号を処理すると同時に、別の１セットで別のシリアル信号を処理することができるため、同時に２つのシリアル信号を処理することが可能となる。
【００９９】
（第２の実施形態）
本実施形態におけるターボ符号の符号器は、第１の実施形態で示される符号器（１００ａ）と同一である。
本実施形態におけるターボ符号の復号器（５００ａ）の概略を次に示す。図１１はこの復号器（５００ａ）の概略構成例を示す機能ブロック図である。図１１（ｂ）によれば、復号器（５００ａ）は、分離部（５１０ａ）と第１の補間部（５２０ａ）と第２の補間部（５２１ａ）と第１のパンクチャリング部（５７０ａ）と第２のパンクチャリング部（５７１ａ）と多重部（５８０ａ）と復号核部（５０１ａ）とを有している。また、復号器（５００ａ）に対しては、外部から対数尤度比表現のシリアル信号（５００ｓ−１）が入力されているものとしている。ここで、対数尤度比表現とは、ビットが１である場合の確率を０である場合の確率で除したものの自然対数値とする。
【０１００】
また、復号核部（５０１ａ）は、図１１（ａ）に示すように、復号部（５４５ａ）とインターリーブ部（５３５ａ）と第１のデインターリーブ部（５５５ａ）と第２のデインターリーブ部（５５６ａ）とを有している。
【０１０１】
シリアル信号（５００ｓ−１）は、分離部（５１０ａ）に入力され、分離部（５１０ａ）において、外部から与えられた符号化率に基づいて、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列とに分離される。
【０１０２】
分離部（５１０ａ）では、図７に示すとおり、符号化率が１／２である場合、４ビット単位で、先頭から第１のシステマティックビット列の１ビット（Ｓ）、第１のパリティビット列の１ビット（Ｐ１）、第１のシステマティックビット列の１ビット（Ｓ）、第２のパリティビット列の１ビット（Ｐ２）の順となるシリアル信号１が用いられ、符号化率が３／４である場合、８ビット単位で、先頭から第１のシステマティックビット列の１ビット（Ｓ）、第１のパリティビット列の１ビット（Ｐ１）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）、第２のパリティビット列の１ビット（Ｐ２）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）の順となるシリアル信号２が用いられる。
【０１０３】
分離部（５１０ａ）では、第１のシステマティックビット列の先頭から第１のシステマティックビット列の終端に向かって順にシステマティックビットが出力される第１の前方システマティックビット列（５１０ａ−１）と、第１のシステマティックビット列の終端から第１のシステマティックビット列の先頭に向かって順にシステマティックビットが出力される第１の後方システマティックビット列（５１０ｂ−１）と、第１のパリティビット列の先頭から第１のパリティビット列の終端に向かって順にパリティビットが出力される第１の前方パリティビット列（５１０ａ−２）と、第１のパリティビット列の終端から第１のパリティビット列の先頭に向かって順にパリティビットが出力される第１の後方パリティビット列（５１０ｂ−２）と、第２のパリティビット列の先頭から第２のパリティビット列の終端に向かって順にパリティビットが出力される第２の前方パリティビット列（５１０ａ−３）と、第２のパリティビット列の終端から第２のパリティビット列の先頭に向かって順にパリティビットが出力される第２の後方パリティビット列（５１０ｂ−３）と、が生成される。
【０１０４】
図８では、図７（ａ）のシリアル信号１を例とした分離の手法について示した。分離部（５１０ａ）でははじめに、図８のステップ１に示すとおり、シリアル信号を順にメモリに記憶させる。次に、図８のステップ２の（ａ）に示すとおり、メモリから、第１の前方システマティックビット列（５１０ａ−１）の１ビット（Ｓ）［ｎ］、第１の前方パリティビット列（５１０ａ−２）の１ビット（Ｐ１）［ｎ］、第１の前方システマティックビット列（５１０ａ−１）の１ビット（Ｓ）［ｎ＋１］、第２の前方パリティビット列（５１０ａ−３）の１ビット（Ｐ２）［ｎ］の順に読み出す。これを順次繰り返すことにより、第１の前方システマティックビット列（５１０ａ−１）と第１の前方パリティビット列（５１０ａ−２）と第２の前方パリティビット列（５１０ａ−３）とを生成する。ここで、第１の前方システマティックビット列（５１０ａ−１）と第１のシステマティックビット列とは同一であり、第１の前方パリティビット列（５１０ａ−２）と第１のパリティビット列とは同一であり、第２の前方パリティビット列（５１０ａ−３）と第２のパリティビット列とは同一である。またこれと同時に、図８のステップ２の（ｂ）に示すとおり、メモリから、第２の後方パリティビット列の１ビット（Ｐ２）［ｋ−１］、第１の後方システマティックビット列の１ビット（Ｓ）［ｋ］、第１の後方パリティビット列の１ビット（Ｐ１）［ｋ−１］、第１の後方システマティックビット列の１ビット（Ｓ）［ｋ−１］の順に読み出す。これを順次繰り返すことにより、第１の後方システマティックビット列（５１０ｂ−１）と第１の後方パリティビット列（５１０ｂ−２）と第２の後方パリティビット列（５１０ｂ−３）とを生成する。したがって、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列と第１の前方システマティックビット列（５１０ａ−１）と第１の前方パリティビット列（５１０ａ−２）と第２の前方パリティビット列（５１０ａ−３）と第１の後方システマティックビット列（５１０ｂ−１）と第１の後方パリティビット列（５１０ｂ−２）と第２の後方パリティビット列（５１０ｂ−３）とは同時に生成されることとなる。
【０１０５】
また、シリアル信号２の場合も上述と同様の手法を適用することにより、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列と第１の前方システマティックビット列（５１０ａ−１）と第１の後方システマティック列（５１０ｂ−１）と第１の前方パリティビット列（５１０ａ−２）と第１の後方パリティビット列（５１０ｂ−２）と第２の前方パリティビット列（５１０ａ−３）と第２の後方パリティビット列（５１０ｂ−３）とが同時に生成されることとなる。
【０１０６】
第１の前方パリティビット列（５１０ａ−２）と第１の後方パリティビット列（５１０ｂ−２）とは第１の補間部（５２０ａ）に入力され、第２の前方パリティビット列（５１０ａ−３）と第２の後方パリティビット列（５１０ｂ−３）とは第２の補間部（５２１ａ）に入力される。第１の補間部（５２０ａ）では、外部から与えられる符号化率に基づいて、第１の補間部（５２０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第１の前方パリティビット列（５１０ａ−２）の欠落している部分が適切な値（“０”が推奨される）で補間され、また、第１の後方パリティビット列（５１０ｂ−２）の欠落している部分が適切な値（“０”が推奨される）で補間される。同様に、第２の補間部（５２１ａ）では、外部から与えられる符号化率に基づいて、第２の補間部（５２１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第２の前方パリティビット列（５１０ａ−３）の欠落している部分が適切な値（“０”が推奨される）で補間され、また、第２の後方パリティビット列（５１０ｂ−３）の欠落している部分が適切な値（０が推奨される）で補間される。ここでは、第１の前方パリティビット列（５１０ａ−２）が補間されたものを第３の前方パリティビット列（５２０ａ−２）とし、第１の後方パリティビット列（５１０ｂ−２）が補間されたものを第３の後方パリティビット列（５２０ｂ−２）とし、第２の前方パリティビット列（５１０ａ−３）が補間されたものを第４の前方パリティビット列（５２１ａ−３）とし、第２の後方パリティビット（５１０ｂ−３）が補間されたものを第４の後方パリティビット列（５２１ｂ−３）としている。
【０１０７】
第１の補間部（５２０ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から２ビット目をパンクチャリングするパンクチャリングパターン１と、６ビット単位で、先頭から２ビット目と３ビット目と４ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン２との２種類がある。第１の補間部（５２０ａ）では、符号化率が１／２である場合、パンクチャリングパターン１が選択され、符号化率が３／４である場合、パンクチャリングパターン２が選択される。また、第２の補間部（５２１ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から１ビット目をパンクチャリングするパンクチャリングパターン３と、６ビット単位で、先頭から１ビット目と２ビット目と３ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン４との２種類がある。第２の補間部（５２１ａ）では、符号化率が１／２である場合、パンクチャリングパターン３が選択され、符号化率が３／４である場合、パンクチャリングパターン４が選択される。
【０１０８】
第１の前方システマティックビット列（５１０ａ−１）を第２の前方システマティックビット列（５４０ａ−１）とし、第１の後方システマティックビット列（５１０ｂ−１）を第２の後方システマティックビット列（５４０ｂ−１）とし、第３の前方パリティビット列（５２０ａ−２）を第５の前方パリティビット列（５４０ａ−２）とし、第３の後方パリティビット列（５２０ｂ−２）を第５の後方パリティビット列（５４０ｂ−２）とし、第１の前方事前情報ビット列（５０１ａ−４）を第２の前方事前情報ビット列（５４０ａ−４）とし、第１の後方事前情報ビット列（５０１ｂ−４）を第２の後方事前情報ビット列（５４０ｂ−４）とする。
【０１０９】
第２の前方システマティックビット列（５４０ａ−１）と第２の後方システマティックビット列（５４０ｂ−１）と第５の前方パリティビット列（５４０ａ−２）と第５の後方パリティビット列（５４０ｂ−２）と第２の事前情報ビット列（５４０ｓ−４）と第２の前方事前情報ビット列（５４０ａ−４）と第２の後方事前情報ビット列（５４０ｂ−４）とは、復号部（５４５ａ）に入力される。但し、反復が初回の場合に限り、第２の事前情報ビット列（５４０ｓ−４）と第２の前方事前情報ビット列（５４０ａ−４）と第２の後方事前情報ビット列（５４０ｂ−４）とは適切なビット列（“０”の連続が推奨される）とする。復号部（５４５ａ）では、はじめに、第２の前方システマティックビット列（５４０ａ−１）と第５の前方パリティビット列（５４０ａ−２）と第２の前方事前情報ビット列（５４０ａ−４）とに基づいて、前方確率と遷移確率とが算出され、同時に、第２の後方システマティックビット列（５４０ｂ−１）と第５の後方パリティビット列（５４０ｂ−２）と第２の後方事前情報ビット（５４０ｂ−４）とに基づいて、後方確率と遷移確率とが算出される。次に、この算出された前方確率と遷移確率と後方確率とに基づいて、第３のシステマティックビット列（５４５ｓ−１）と第６のパリティビット列（５４５ｓ−２）とが生成される。
【０１１０】
2011029929.tif 000011
【０１１１】
2011029929.tif 000012
【０１１２】
2011029929.tif 000013
【０１１３】
第３のシステマティックビット列（５４５ｓ−１）と第２の事前情報ビット列（５４０ｓ−４）との差から、第３の事前情報ビット列（５４６ｓ−４）が生成される。
【０１１４】
ここで、第３の事前情報ビット列（５４６ｓ−４）を第４の事前情報ビット列（５３０ａ−４）とし、第６のパリティビット列（５４５ｓ−２）を第７のパリティビット列（５０１ｓ−２）とする。
【０１１５】
第４の事前情報ビット列（５３０ｓ−４）は、インターリーブ部（５３５ａ）に入力され、インターリーブ部（５３５ａ）にてインターリーブが適用され、第５の事前情報ビット列（５３５ｓ−４）が生成される。
【０１１６】
インターリーブ部（５３５ａ）では、図４に示すとおり、行と列とからなる２次元のメモリに対し、入力方向と記される矢印にしたがって、第４の事前情報ビット列（５３０ａ−４）が順にメモリに書き込まれる。第４の事前情報ビット列（５３０ｓ−４）がメモリに書き込まれた後、出力方向と記される矢印にしたがって、順にメモリからビットが読み出される。この読み出されたビットの集合を第５の事前情報ビット列（５３５ｓ−４）としている。
【０１１７】
インターリーブ部（５３５ａ）では、さらに、第５の事前情報ビット列（５３５ｓ−４）の先頭から第５の事前情報ビット列（５３５ｓ−４）の終端に向かって順に事前情報ビットが出力される第５の前方事前情報ビット列（５３５ａ−４）と、第５の事前情報ビット列（５３５ｓ−４）の終端から第５の事前情報ビット列（５３５ｓ−４）の先頭に向かって順に第５の事前情報ビットが出力される第５の後方事前情報ビット列（５３５ｂ−４）と、が生成される。
【０１１８】
ここで、第５の前方事前情報ビット列（５３５ａ−４）は第５の事前情報ビット列（５３５ｓ−４）と同一である。また、第５の後方事前情報ビット列（５３５ｂ−４）は、図４の第２の出力方向と記される矢印にしたがって、順にメモリから読み出されたビットの集合と同一である。したがって、第５の事前情報ビット列（５３５ｓ−４）と第５の前方事前情報ビット列（５３５ａ−４）と第５の後方事前情報ビット列（５３５ｂ−４）とは同時に生成される。
【０１１９】
ここで、第４の前方パリティビット列（５２１ａ−３）を第５の前方パリティビット列（５４０ａ−２）とし、第４の後方パリティビット列（５２１ｂ−３）を第５の後方パリティビット列（５４０ｂ−２）とし、第５の事前情報ビット列（５３５ｓ−４）を第２の事前情報ビット列（５４０ｓ−４）とし、第５の前方事前情報ビット列（５３５ａ−４）を第２の前方事前情報ビット列（５４０ａ−４）とし、第５の後方事前情報ビット列（５３５ｂ−４）を第２の後方事前情報ビット列（５４０ｂ−４）とする。
【０１２０】
第５の前方パリティビット列（５４０ａ−２）と第５の後方パリティビット列（５４０ｂ−２）と第２の前方事前情報ビット列（５４０ａ−４）と第２の後方事前情報ビット列（５４０ｂ−４）とは、復号部（５４５ａ）に入力される。但し、第２の前方システマティックビット列（５４０ｓ−１）と第２の後方システマティックビット列とは適切なビット列（“０”の連続が推奨される）とする。復号部（５４５ａ）では、はじめに、第２の前方事前情報ビット列（５４０ａ−４）と第５の前方パリティビット列（５４０ａ−２）とに基づいて、前方確率と遷移確率とが算出され、同時に、第２の後方事前情報ビット列（５４０ｂ−４）と第５の後方パリティビット列（５４０ｂ−２）とに基づいて、後方確率と遷移確率とが算出される。次に、この算出された前方確率と遷移確率と後方確率とに基づいて、第３のシステマティックビット列（５４５ｓ−１）と第６のパリティビット列（５４５ｓ−２）とが生成される。
【０１２１】
2011029929.tif 000014
【０１２２】
2011029929.tif 000015
【０１２３】
第３のシステマティックビット列（５４５ｓ−１）と第２の事前情報ビット列（５４０ｓ−４）との差から、第３の事前情報ビット列（５４６ｓ−４）が生成される。
【０１２４】
ここで、第３のシステマティックビット列（５４５ｓ−１）を第４のシステマティックビット（５５０ｓ−１）とし、第３の事前情報ビット列（５４６ｓ−４）を第６の事前情報ビット列（５５０ｓ−４）とし、第６のパリティビット列（５４５ｓ−２）を第８のパリティビット列（５０１ｓ−３）とする。
【０１２５】
第６の事前情報ビット列（５５０ｓ−４）は、第２のデインターリーブ部（５５５ａ）に入力され、第２のデインターリーブ部（５５５ａ）においてデインターリーブが適用され、第７の事前情報ビット列（５５５ｓ−４）が生成される。
【０１２６】
第２のデインターリーブ部（５５５ａ）では、図１０に示すとおり、行と列とからなる２次元のメモリに対し、入力方向と記される矢印にしたがって、第６の事前情報ビット列（５５０ｓ−４）が順にメモリに書き込まれる。第６の事前情報ビット列（５５０ｓ−４）がメモリに書き込まれた後、第１の出力方向と記される矢印にしたがって、順にメモリからビットが読み出される。この読み出されたビットの集合を第７の事前情報ビット列（５５５ｓ−４）としている。
【０１２７】
第２のデインターリーブ部（５５５ａ）では、さらに、第７の事前情報ビット列（５５５ｓ−４）の先頭から第７の事前情報ビット列（５５５ｓ−４）の終端に向かって順に事前情報ビットが出力される第７の前方事前情報ビット列（５５５ａ−４）と、第７の事前情報ビット列（５５５ｓ−４）の終端から第７の事前情報ビット列（５５５ｓ−４）の先頭に向かって順に第７の事前情報ビットが出力される第７の後方事前情報ビット列（５５５ｂ−４）と、が生成される。
【０１２８】
ここで、第７の前方事前情報ビット列（５５５ａ−４）は第７の事前情報ビット列（５５５ｓ−４）と同一である。また、第７の後方事前情報ビット列（５５５ｂ−４）は、図１０の第２の出力方向と記される矢印にしたがって、順にメモリから読み出されたビットの集合と同一である。したがって、第７の事前情報ビット列（５５５ｓ−４）と第７の前方事前情報ビット列（５５５ａ−４）と第７の後方事前情報ビット列（５５５ｂ−４）とは同時に生成される。
【０１２９】
ここで、第７の事前情報ビット列（５５５ｓ−４）を第１の事前情報ビット列（５０１ｓ−４）とし、第７の前方事前情報ビット列（５５５ａ−４）を第１の前方事前情報ビット列（５０１ａ−４）とし、第７の後方事前情報ビット列（５５５ｂ−４）を第１の後方事前情報ビット列（５０１ｂ−４）とする。
【０１３０】
第７のパリティビット列（５０１ｓ−２）は第１のパンクチャリング部（５７０ａ）に入力され、第８のパリティビット列（５０１ｓ−３）は第２のパンクチャリング部（５７１ａ）に入力される。第２のパンクチャリング部（５７０ａ）では、外部から与えられる符号化率に基づいて、第２のパンクチャリング部（５７０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第７のパリティビット列（５０１ｓ−２）がパンクチャリングされる。同様に、パンクチャリング部（５７１ａ）では、外部から与えられる符号化率に基づいて、第２のパンクチャリング部（５７１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第８のパリティビット列（５０１ｓ−３）がパンクチャリングされる。ここでは、第７のパリティビット列（５０１ｓ−２）がパンクチャリングされたものを第９のパリティビット列（５７０ｓ−２）とし、第８のパリティビット列（５０１ｓ−３）がパンクチャリングされたものを第１０のパリティビット列（５７１ｓ−３）としている。
【０１３１】
第１のパンクチャリング部（５７０ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から２ビット目をパンクチャリングするパンクチャリングパターン１と、６ビット単位で、先頭から２ビット目と３ビット目と４ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン２との２種類がある。第１のパンクチャリング部（５７０ａ）では、符号化率が１／２である場合、パンクチャリングパターン１が選択され、符号化率が３／４である場合、パンクチャリングパターン２が選択される。第２のパンクチャリング部（５７１ａ）が備えるパンクチャリングパターンとしては、図６に示すとおり、２ビット単位で、先頭から１ビット目をパンクチャリングするパンクチャリングパターン３と、６ビット単位で、先頭から１ビット目と２ビット目と３ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン４との２種類がある。第２のパンクチャリング部（５７１ａ）では、符号化率が１／２である場合、パンクチャリングパターン３が選択され、符号化率が３／４である場合、パンクチャリングパターン４が選択される。
【０１３２】
第４のシステマティックビット列（５５０ｓ−１）は、第１のデインターリーブ部（５５６ａ）に入力され、第１のデインターリーブ部（５５６ａ）にてデインターリーブが適用され、第５のシステマティックビット列（５５６ｓ−１）が生成される。但し、第１のデインターリーブ部（５５５ａ）と第２のデインターリーブ部（５５６ａ）との構成は同じで良い。
【０１３３】
ここで、第５のシステマティックビット列（５５６ｓ−１）は第６のシステマティックビット列（５０１ｓ−１）とする。
【０１３４】
第６のシステマティックビット列（５０１ｓ−１）と第９のパリティビット列（５７０ｓ−２）と第１０のパリティビット列（５７１ｓ−３）とが多重部（５８０ａ）に入力される。多重部（５８０ａ）では、第６のシステマティックビット列（５０１ｓ−１）と第９のパリティビット列（５７０ｓ−２）と第１０のパリティビット列（５７１ｓ−３）とが外部から与えられる符号化率に基づいて時間多重され、シリアル信号（５８０ｓ−１）が生成される。
【０１３５】
多重部（５８０ａ）では、図７に示すとおり、符号化率が１／２である場合、４ビット単位で、先頭から第６のシステマティックビット列（５０１ｓ−１）の１ビット（Ｓ）、第９のパリティビット列（５７０ｓ−２）の１ビット（Ｐ１）、第６のシステマティックビット列（５０１ｓ−１）の１ビット（Ｓ）、第１０のパリティビット列（５７１ｓ−３）の１ビット（Ｐ２）の順となるシリアル信号１が用いられ、符号化率が３／４である場合、８ビット単位で、先頭から第６のシステマティックビット列（５０１ｓ−１）の１ビット（Ｓ）、第９のパリティビット列（５７０ｓ−２）の１ビット（Ｐ１）、第６のシステマティックビット列（５０１ｓ−１）の１ビット（Ｓ）、第６のシステマティックビット列（５０１ｓ−１）の１ビット（Ｓ）、第６のシステマティックビット列（５０１ｓ−１）の１ビット（Ｓ）、第１０のパリティビット列（５７１ｓ−３）の１ビット（Ｐ２）、第６のシステマティックビット列（５０１ｓ−１）の１ビット（Ｓ）、第６のシステマティックビット列（５０１ｓ−１）の１ビット（Ｓ）の順となるシリアル信号２が用いられる。
【０１３６】
本実施形態では、復号核部（５０１ａ）が１つの復号部（５４５ａ）を備え、この復号部（５４５ａ）を２度使用することによって、第１の実施形態と同一の機能を実現している。そのため、第１の実施形態の特徴を備えると共に、第１の実施形態と比較して、ゲート規模（回路規模）を小さくすることが可能である。
【０１３７】
また、上述に倣い、パンクチャリング部の構成が同一であることと、補間部の構成が同一であることと、デインターリーブ部とインターリーブ部との構成が類似していること、などより、パンクチャリング部を１つとし、補間部を１つとし、デインターリーブ部とインターリーブ部とを１つとし、これらを繰り返し用いることで、ゲート規模をさらに縮小させることも可能となる。
【０１３８】
本実施形態では、第１の実施形態と同様、前方システマティックビット列と前方パリティビット列と前方事前情報ビット列と後方システマティックビット列と後方パリティビット列と後方事前情報ビット列とシステマティックビット列とパリティビット列と事前情報ビット列とのうちのいずれを使用するかによって、システマティックビット列とパリティビット列とを生成する手法が変更される。
【０１３９】
（第３の実施形態）
本実施形態におけるターボ符号の符号器は、第１の実施形態で示される符号器（１００ａ）と同一である。
本実施形態におけるターボ符号の復号器（６００ａ）の概略を次に示す。図１２は、復号器（６００ａ）の概略構成例を示す機能ブロック図である。図１２によれば、復号器（６００ａ）は、分離部（６１０ａ）と第１の補間部（６２０ａ）と第２の補間部（６２１ａ）と第１のパンクチャリング部（６７０ａ）と第２のパンクチャリング部（６７１ａ）と多重部（６８０ａ）と第１の復号核部（６０１ａ）と第２の復号核部（６０２ａ）と第３の復号核部（６０３ａ）とを有している。また、復号器（６００ａ）に対しては、外部から対数尤度比表現のシリアル信号（６００ｓ−１）が入力されているものとしている。ここで、対数尤度比表現とは、ビットが１である場合の確率を０である場合の確率で除したものの自然対数値とする。
【０１４０】
シリアル信号（６００ｓ−１）は、分離部（６１０ａ）に入力され、分離部（６１０ａ）において、外部から与えられた符号化率に基づいて、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列とに分離される。
【０１４１】
分離部（６１０ａ）では、図７に示すとおり、符号化率が１／２である場合（図７（ａ））、４ビット単位で、先頭から第１のシステマティックビット列の１ビット（Ｓ）、第１のパリティビット列の１ビット（Ｐ１）、第１のシステマティックビット列の１ビット（Ｓ）、第２のパリティビット列の１ビット（Ｐ２）の順となるシリアル信号１が用いられ、符号化率が３／４である場合（図７（ｂ））、８ビット単位で、先頭から第１のシステマティックビット列の１ビット（Ｓ）、第１のパリティビット列の１ビット（Ｐ１）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）、第２のパリティビット列の１ビット（Ｐ２）、第１のシステマティックビット列の１ビット（Ｓ）、第１のシステマティックビット列の１ビット（Ｓ）の順となるシリアル信号２が用いられる。
【０１４２】
分離部（６１０ａ）では、第１のシステマティックビット列の先頭から第１のシステマティックビット列の終端に向かって順にシステマティックビットが出力される第１の前方システマティックビット列（６１０ａ−１）と、第１のシステマティックビット列の終端から第１のシステマティックビット列の先頭に向かって順にシステマティックビットが出力される第１の後方システマティックビット列（６１０ｂ−１）と、第１のパリティビット列の先頭から第１のパリティビット列の終端に向かって順にパリティビットが出力される第１の前方パリティビット列（６１０ａ−２）と、第１のパリティビット列の終端から第１のパリティビット列の先頭に向かって順にパリティビットが出力される第１の後方パリティビット列（６１０ｂ−２）と、第２のパリティビット列の先頭から第２のパリティビット列の終端に向かって順にパリティビットが出力される第２の前方パリティビット列（６１０ａ−３）と、第２のパリティビット列の終端から第２のパリティビット列の先頭に向かって順にパリティビットが出力される第２の後方パリティビット列（６１０ｂ−３）と、が生成される。
【０１４３】
図８では、図７（ａ）のシリアル信号１を例とした分離の手法について示した。分離部（６１０ａ）でははじめに、図８のステップ１に示すとおり、シリアル信号を順にメモリに記憶させる。次に、図８のステップ２の（ａ）に示すとおり、メモリから、第１の前方システマティックビット列（６１０ａ−１）の１ビット（Ｓ）［ｎ］、第１の前方パリティビット列（６１０ａ−２）の１ビット（Ｐ１）［ｎ］、第１の前方システマティックビット列（６１０ａ−１）の１ビット（Ｓ）［ｎ＋１］、第２の前方パリティビット列（６１０ａ−３）の１ビット（Ｐ２）［ｎ］の順に読み出す。これを順次繰り返すことにより、第１の前方システマティックビット列（６１０ａ−１）と第１の前方パリティビット列（６１０ａ−２）と第２の前方パリティビット列（６１０ａ−３）とを生成する。ここで、第１の前方システマティックビット列（６１０ａ−１）と第１のシステマティックビット列とは同一であり、第１の前方パリティビット列（６１０ａ−２）と第１のパリティビット列とは同一であり、第２の前方パリティビット列（６１０ａ−３）と第２のパリティビット列とは同一である。またこれと同時に、図８のステップ２の（ｂ）に示すとおり、メモリから、第２の後方パリティビット列の１ビット（Ｐ２）［ｋ−１］、第１の後方システマティックビット列の１ビット（Ｓ）［ｋ］、第１の後方パリティビット列の１ビット（Ｐ１）［ｋ−１］、第１の後方システマティックビット列の１ビット（Ｓ）［ｋ−１］の順に読み出す。これを順次繰り返すことにより、第１の後方システマティックビット列（６１０ｂ−１）と第１の後方パリティビット列（６１０ｂ−２）と第２の後方パリティビット列（６１０ｂ−３）とを生成する。したがって、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列と第１の前方システマティックビット列（６１０ａ−１）と第１の前方パリティビット列（６１０ａ−２）と第２の前方パリティビット列（６１０ａ−３）と第１の後方システマティックビット列（６１０ｂ−１）と第１の後方パリティビット列（６１０ｂ−２）と第２の後方パリティビット列（６１０ｂ−３）とは同時に生成されることとなる。
【０１４４】
また、シリアル信号２の場合も上述と同様の手法を適用することにより、第１のシステマティックビット列と第１のパリティビット列と第２のパリティビット列と第１の前方システマティックビット列（６１０ａ−１）と第１の後方システマティック列（６１０ｂ−１）と第１の前方パリティビット列（６１０ａ−２）と第１の後方パリティビット列（６１０ｂ−２）と第２の前方パリティビット列（６１０ａ−３）と第２の後方パリティビット列（６１０ｂ−３）とが同時に生成されることとなる。
【０１４５】
第１の前方パリティビット列（６１０ａ−２）と第１の後方パリティビット列（６１０ｂ−２）とは第１の補間部（６２０ａ）に入力され、第２の前方パリティビット列（６１０ａ−３）と第２の後方パリティビット列（６１０ｂ−３）とは第２の補間部（６２１ａ）に入力される。第１の補間部（６２０ａ）では、外部から与えられる符号化率に基づいて、第１の補間部（６２０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第１の前方パリティビット列（６１０ａ−２）の欠落している部分が適切な値（“０”が推奨される）で補間され、また、第１の後方パリティビット列（６１０ｂ−２）の欠落している部分が適切な値（“０”が推奨される）で補間される。同様に、第２の補間部（６２１ａ）では、外部から与えられる符号化率に基づいて、第２の補間部（６２１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第２の前方パリティビット列（６１０ａ−３）の欠落している部分が適切な値（“０”が推奨される）で補間され、また、第２の後方パリティビット列（６１０ｂ−３）の欠落している部分が適切な値（“０”が推奨される）で補間される。ここでは、第１の前方パリティビット列（６１０ａ−２）が補間されたものを第３の前方パリティビット列（６２０ａ−２）とし、第１の後方パリティビット列（６１０ｂ−２）が補間されたものを第３の後方パリティビット列（６２０ｂ−２）とし、第２の前方パリティビット列（６１０ａ−３）が補間されたものを第４の前方パリティビット列（６２１ａ−３）とし、第２の後方パリティビット（６１０ｂ−３）が補間されたものを第４の後方パリティビット列（６２１ｂ−３）としている。
【０１４６】
第１の補間部（６２０ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から２ビット目をパンクチャリングするパンクチャリングパターン１と、６ビット単位で、先頭から２ビット目と３ビット目と４ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン２との２種類がある。第１の補間部（６２０ａ）では、符号化率が１／２である場合、パンクチャリングパターン１が選択され、符号化率が３／４である場合、パンクチャリングパターン２が選択される。また、第２の補間部（６２１ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から１ビット目をパンクチャリングするパンクチャリングパターン３と、６ビット単位で、先頭から１ビット目と２ビット目と３ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン４との２種類がある。第２の補間部（６２１ａ）では、符号化率が１／２である場合、パンクチャリングパターン３が選択され、符号化率が３／４である場合、パンクチャリングパターン４が選択される。
【０１４７】
第１の前方システマティックビット列（６１０ａ−１）と第１の後方システマティックビット列（６１０ｂ−１）と第３の前方パリティビット列（６２０ａ−２）と第３の後方パリティビット列（６２０ｂ−２）と第４の前方パリティビット列（６２１ａ−３）と第４の後方パリティビット列（６２１ｂ−３）と第１の事前情報ビット列（６００ｓ−４）と第１の前方事前情報ビット列（６００ａ−４）と第１の後方事前情報ビット列（６００ｂ−４）とは、復号核部（６０１ａ）に入力される。ただし、第１の事前情報ビット列（６００ｓ−４）と第１の前方事前情報ビット列（６００ａ−４）と第１の後方事前情報ビット列（６００ｂ−４）とは適切なビット列（“０”の連続が推奨される）とする。復号核部（６０１ａ）では、第１の実施形態で示される復号核部（４０１ａ）と第２の実施形態で示される復号核部（５０１ａ）とのうちのいずれかの処理がなされ、第２の前方システマティックビット列（６０１ａ−１）と第２の後方システマティックビット列（６０１ｂ−１）と第５の前方パリティビット列（６０１ａ−２）と第５の後方パリティビット列（６０１ｂ−２）と第６の前方パリティビット列（６０１ａ−３）と第６の後方パリティビット列（６０１ｂ−３）と第２の事前情報ビット列（６０１ｓ−４）と第２の前方事前情報ビット列（６０１ａ−４）と第２の後方事前情報ビット列（６０１ａ−４）とが出力される。次に、第２の前方システマティックビット列（６０１ａ−１）と第２の後方システマティックビット列（６０１ｂ−１）と第５の前方パリティビット列（６０１ａ−２）と第５の後方パリティビット列（６０１ｂ−２）と第６の前方パリティビット列（６０１ａ−３）と第６の後方パリティビット列（６０１ｂ−３）と第２の事前情報ビット列（６０１ｓ−４）と第２の前方事前情報ビット列（６０１ａ−４）と第２の後方事前情報ビット列（６０１ｂ−４）とは、第２の復号核部（６０２ａ）に入力される。第２の復号核部（６０２ａ）では、第１の実施形態で示される復号核部（４０１ａ）と第２の実施形態で示される復号核部（５０１ａ）とのうちのいずれかの処理がなされ、第３の前方システマティックビット列（６０２ａ−１）と第３の後方システマティックビット列（６０２ｂ−１）と第７の前方パリティビット列（６０２ａ−２）と第７の後方パリティビット列（６０２ｂ−２）と第８の前方パリティビット列（６０２ａ−３）と第８の後方パリティビット列（６０２ｂ−３）と第３の事前情報ビット列（６０２ｓ−４）と第３の前方事前情報ビット列（６０２ａ−４）と第３の後方事前情報ビット列（６０２ｂ−４）とが出力される。次に、第３の前方システマティックビット列（６０２ａ−１）と第３の後方システマティックビット列（６０２ｂ−１）と第７の前方パリティビット列（６０２ａ−２）と第７の後方パリティビット列（６０２ｂ−２）と第８の前方パリティビット列（６０２ａ−３）と第８の後方パリティビット列（６０２ｂ−３）と第３の事前情報ビット列（６０２ｂ−４）と第３の前方事前情報ビット列（６０２ａ−４）と第３の後方事前情報ビット列（６０２ｂ−４）とは、第３の復号核部（６０３ａ）に入力される。第３の復号核部（６０３ａ）では、第１の実施形態で示される復号核部（４０１ａ）と第２の実施形態で示される復号核部（５０１ａ）とのうちのいずれかの処理がなされ、第４のシステマティックビット列（６０３ｓ−１）と第９のパリティビット列（６０３ｓ−２）と第１０のパリティビット列（６０３ｓ−３）とが出力される。
【０１４８】
第９のパリティビット列（６０３ｓ−２）は第１のパンクチャリング部（６７０ａ）に入力され、第１０のパリティビット列（６０３ｓ−３）は第２のパンクチャリング部（６７１ａ）に入力される。第１のパンクチャリング部（６７０ａ）では、外部から与えられる符号化率に基づいて、第１のパンクチャリング部（６７０ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第９のパリティビット列（６０３ｓ−２）がパンクチャリングされる。同様に、第２のパンクチャリング部（６７１ａ）では、外部から与えられる符号化率に基づいて、第２のパンクチャリング部（６７１ａ）が備える複数のパンクチャリングパターンのうちの１つが選択され、選択されたパンクチャリングパターンに基づいて、第１０のパリティビット列（６０３ｓ−３）がパンクチャリングされる。ここでは、第９のパリティビット列（６０３ｓ−２）がパンクチャリングされたものを第１１のパリティビット列（６７０ｓ−２）とし、第１０のパリティビット列（６０３ｓ−３）がパンクチャリングされたものを第１２のパリティビット列（６７１ｓ−３）としている。
【０１４９】
第１のパンクチャリング部（６７０ａ）が備えるパンクチャリングパターンは、図６に示すとおり、２ビット単位で、先頭から２ビット目をパンクチャリングするパンクチャリングパターン１と、６ビット単位で、先頭から２ビット目と３ビット目と４ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン２との２種類がある。第１のパンクチャリング部（６７０ａ）では、符号化率が１／２である場合、パンクチャリングパターン１が選択され、符号化率が３／４である場合、パンクチャリングパターン２が選択される。第２のパンクチャリング部（６７１ａ）が備えるパンクチャリングパターンとしては、図６に示すとおり、２ビット単位で、先頭から１ビット目をパンクチャリングするパンクチャリングパターン３と、６ビット単位で、先頭から１ビット目と２ビット目と３ビット目と５ビット目と６ビット目とをパンクチャリングするパンクチャリングパターン４との２種類がある。第２のパンクチャリング部（６７１ａ）では、符号化率が１／２である場合、パンクチャリングパターン３が選択され、符号化率が３／４である場合、パンクチャリングパターン４が選択される。
【０１５０】
第４のシステマティックビット列（６０３ｓ−１）と第１１のパリティビット列（６７０ｓ−２）と第１２のパリティビット列（６７１ｓ−３）とが多重部（６８０ａ）に入力される。多重部（６８０ａ）では、第４のシステマティックビット列（６０３ｓ−１）と第１１のパリティビット列（６７０ｓ−２）と第１２のパリティビット列（６７１ｓ−３）とが外部から与えられる符号化率に基づいて時間多重され、シリアル信号（６８０ｓ−１）が生成される。
【０１５１】
多重部（６８０ａ）では、図７に示すとおり、符号化率が１／２である場合（（ａ））、４ビット単位で、先頭から第４のシステマティックビット列（６０３ｓ−１）の１ビット（Ｓ）、第１１のパリティビット列（６７０ｓ−２）の１ビット（Ｐ１）、第４のシステマティックビット列（６０３ｓ−１）の１ビット（Ｓ）、第１２のパリティビット列（６７１ｓ−３）の１ビット（Ｐ２）の順となるシリアル信号１が用いられ、符号化率が３／４である場合（（ｂ））、８ビット単位で、先頭から第４のシステマティックビット列（６０３ｓ−１）の１ビット（Ｓ）、第１１のパリティビット列（６７０ｓ−２）の１ビット（Ｐ１）、第４のシステマティックビット列（６０３ｓ−１）の１ビット（Ｓ）、第４のシステマティックビット列（６０３ｓ−１）の１ビット（Ｓ）、第４のシステマティックビット列（６０３ｓ−１）の１ビット（Ｓ）、第１２のパリティビット列（６７１ｓ−３）の１ビット（Ｐ２）、第４のシステマティックビット列（６０３ｓ−１）の１ビット（Ｓ）、第４のシステマティックビット列（６０３ｓ−１）の１ビット（Ｓ）の順となるシリアル信号２が用いられる。
【０１５２】
本実施形態では、復号核部を直列に接続することによって、連続したシリアル信号を処理することが可能となる。
【０１５３】
第１の実施形態から第３の実施形態までに示したインターリーブ部とデインターリーブ部とで適用される手法は一例であり、他の手法を用いた場合においても同様に、システマティックビット列とパリティビット列と事前情報ビット列と前方システマティックビット列と後方システマティックビット列と前方パリティビット列と後方パリティビット列と前方事前情報ビット列と後方事前情報ビット列とは同時に生成されるものとする。
【０１５４】
第１の実施形態から第３の実施形態までにおいて、添付図面に図示されている構成等については、これらに限定されるものではなく、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。
【０１５５】
第１の実施形態から第３の実施形態までで説明した機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することにより各部の処理を行ってもよい。尚、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また前記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。
【産業上の利用可能性】
【０１５６】
本発明は、通信装置、基地局装置、移動局装置に利用可能である。
【符号の説明】
【０１５７】
１００ａ…符号器、１０１ａ…インターリーブ部、１１０ａ…第１のパリティビット生成部、１１１ａ…第２のパリティビット生成部、１２０ａ…第１のパンクチャリング部、１２１ａ…第２のパンクチャリング部、１３０ａ…多重部、１００ａ−１…第１のシステマティックビット列、１０１ａ−１…第２のシステマティックビット列、１１０ａ−１…第３のシステマティックビット列、１１０ａ−２…第１のパリティビット列、１１１ａ−３…第２のパリティビット列、１２０ａ−２…第３のパリティビット列、１２１ａ−３…第４のパリティビット列、１３０ａ−１…シリアル信号、２００ａ…復号器、２１０ａ…分離部、２２０ａ…第１の補間部、２２１ａ…第２の補間部、２３０ａ…第１の復号部、２４０ａ…第１のインターリーブ部、２４１ａ…第２のインターリーブ部、２５０ａ…第２の復号部、２６０ａ…第１のデインターリーブ部、２６１ａ…第２のデインターリーブ部、２７０ａ…第１のパンクチャリング部、２７１ａ…第２のパンクチャリング部、２８０ａ…多重部、２００ａ−１…シリアル信号、２１０ａ−１…第１のシステマティックビット列、２１０ａ−２…第１のパリティビット列、２１０ａ−３…第２のパリティビット列。２２０ａ−２…第３のパリティビット列、２２１ａ−３…第４のパリティビット列、２３０ａ−１…第２のシステマティックビット列、２６０ａ−４…第１の事前情報ビット列、２３１ａ−４…第２の事前情報ビット列、２４０ａ−４…第３の事前情報ビット列、２４１ａ−１…第３のシステマティックビット列、２５０ａ−１…第４のシステマティックビット列、２５１ａ−４…第４の事前情報ビット列、２３０ａ−２…第５のパリティビット列、２５０ａ−３…第６のパリティビット列、２６１ａ−１…第５のシステマティックビット列、２７０ａ−２…第７のパリティビット列、２７１ａ−３…第８のパリティビット列、２８０ａ−１…シリアル信号、３００ａ…復号器、３１０ａ…分離部、３２０ａ…第１の補間部、３２１ａ…第２の補間部、３３０ａ…第１の復号部、３４０ａ…第１のインターリーブ部、３５０ａ…第２の復号部、３６０ａ…第１のデインターリーブ部、３６１ａ…第２のデインターリーブ部、３７０ａ…第１のパンクチャリング部、３７１ａ…第２のパンクチャリング部、３８０ａ…多重部、３００ａ−１…シリアル信号、３１０ａ−１…第１のシステマティックビット列、３１０ａ−２…第１のパリティビット列、３１０ａ−３…第２のパリティビット列。３２０ａ−２…第３のパリティビット列、３２１ａ−３…第４のパリティビット列、３３０ａ−１…第２のシステマティックビット列、３６０ａ−４…第１の事前情報ビット列、３３１ａ−４…第２の事前情報ビット列、３４０ａ−４…第３の事前情報ビット列、３５０ａ−１…第３のシステマティックビット列、３５１ａ−４…第４の事前情報ビット列、３３０ａ−２…第５のパリティビット列、３５０ａ−３…第６のパリティビット列、３６１ａ−１…第４のシステマティックビット列、３７０ａ−２…第７のパリティビット列、３７１ａ−３…第８のパリティビット列、３８０ａ−１…シリアル信号、１１０Ａ−１〜３…レジスタ回路、１１０Ａ−４−７…排他的論理和回路、７１０ａ…スイッチ、４００ａ…復号器、４０１ａ…復号核部、４１０ａ…分離部、４２０ａ…第１の補間部、４２１ａ…第２の補間部、４３０ａ…第１の復号部、４４０ａ…インターリーブ部、４５０ａ…第２の復号部、４６０ａ…第１のデインターリーブ部、４６１ａ…第２のデインターリーブ部、４７０ａ…第１のパンクチャリング部、４７１ａ…第２のパンクチャリング部、４８０ａ…多重部、４００ｓ−１…シリアル信号、４１０ａ−１…第１の前方システマティックビット列、４１０ｂ−１…第１の後方システマティックビット列、４１０ａ−２…第１の前方パリティビット列、４１０ｂ−２…第１の後方パリティビット列、４１０ａ−３…第２の前方パリティビット列、４１０ｂ−３…第２の後方パリティビット列、４２０ａ−２…第３の前方パリティビット列、４２０ｂ−２…第３の後方パリティビット列、４２１ａ−３…第４の前方パリティビット列、４２１ｂ−３…第４の後方パリティビット列、４０１ｓ−４…第１の事前情報ビット列、４０１ａ−４…第１の前方事前情報ビット列、４０１ｂ−４…第１の後方事前情報ビット列、４６１ｓ−１…第４のシステマティックビット列、４３０ｓ−２…第５のパリティビット列、４５０ｓ−３…第６のパリティビット列、４７０ｓ−２…第７のパリティビット列、４７１ｓ−３…第８のパリティビット列、４８０ｓ−１…シリアル信号、４３０ｓ−１…第２のシステマティックビット列、４３１ｓ−４…第２の事前情報ビット列、４４０ｓ−４…第３の事前情報ビット列、４４０ａ−４…第３の前方事前情報ビット列、４４０ｂ−４…第３の後方事前情報ビット列、４５０ｓ−１…第３のシステマティックビット列、４５１ｓ−４…第４の事前情報ビット列、５００ａ…復号器、５１０ａ…分離部、５２０ａ…第１の補間部、５２１ａ…第２の補間部、５０１ａ…復号核部、５７０ａ…第１のパンクチャリング部、５７１ａ…第２のパンクチャリング部、５８０ａ…多重部、５３５ａ…インターリーブ部、５４５ａ…復号部、５５６ａ…第１のデインターリーブ部、５５５ａ…第２のデインターリーブ部、５００ｓ−１…シリアル信号、５１０ａ−１…第１の前方システマティックビット列、５１０ｂ−１…第１の後方システマティックビット列、５１０ａ−２…第１の前方パリティビット列、５１０ｂ−２…第１の後方パリティビット列、５１０ａ−３…第２の前方パリティビット列、５１０ｂ−３…第２の後方パリティビット列、５２０ａ−２…第３の前方パリティビット列、５２０ｂ−２…第３の後方パリティビット列、５２１ａ−３…第４の前方パリティビット列、５２１ｂ−３…第４の後方パリティビット列、５０１ｓ−４…第１の事前情報ビット列、５０１ａ−４…第１の前方事前情報ビット列、５０１ｂ−４…第１の後方事前情報ビット列、５０１ｓ−１…第６のシステマティックビット列、５０１ｓ−２…第７のパリティビット列、５０１ｓ−３…第８のパリティビット列、５７０ｓ−２…第９のパリティビット列、５７１ｓ−３…第１０のパリティビット列、５８０ｓ−１…シリアル信号、５３０ｓ−４…第４の事前情報ビット列、５４０ｓ−４…第２の事前情報ビット列、５４０ａ−４…第２の前方事前情報ビット列、５４０ｂ−４…第２の後方事前情報ビット列、５４０ａ−１…第２の前方システマティックビット列、５４０ｂ−１…第２の後方システマティックビット列、５４０ａ−２…第５の前方パリティビット列、５４０ｂ−２…第５の後方パリティビット列、５５０ｓ−４…第６の事前情報ビット列、５５０ｓ−１…第４のシステマティックビット列、５３５ｓ−４…第５の事前情報ビット列、５３５ａ−４…第５の前方事前情報ビット列、５３５ｂ−４…第５の後方事前情報ビット列、５４５ｓ−２…第６のパリティビット列、５４６ｓ−４…第３の事前情報ビット列、５５５ｓ−４…第７の事前情報ビット列、５５５ａ−４…第７の前方事前情報ビット列、５５５ｂ−４…第７の後方事前情報ビット列、５５６ｓ−１…第５のシステマティックビット列、６００ａ…復号器、６０１ａ…第１の復号核部、６０２ａ…第２の復号核部、６０３ａ…第３の復号核部、６１０ａ…分離部、６２０ａ…第１の補間部、６２１ａ…第２の補間部、６７０ａ…第１のパンクチャリング部、６７１ａ…第２のパンクチャリング部、６８０ａ…多重部、６００ｓ−１…シリアル信号、６１０ａ−１…第１の前方システマティックビット列、６１０ｂ−１…第１の後方システマティックビット列、６１０ａ−２…第１の前方パリティビット列、６１０ｂ−２…第１の後方パリティビット列、６１０ａ−３…第２の前方パリティビット列、６１０ｂ−３…第２の後方パリティビット列、６００ｓ−４…第１の事前情報ビット列、６００ａ−４…第１の前方事前情報ビット列、６００ｂ−４…第１の後方事前情報ビット列、６０１ａ−１…第２の前方システマティックビット列、６０１ｂ−１…第２の後方システマティックビット列、６０１ａ−２…第５の前方パリティビット列、６０１ｂ−２…第５の後方パリティビット列、６０１ａ−３…第６の前方パリティビット列、６０１ｂ−３…第６の後方パリティビット列、６０１ｓ−４…第２の事前情報ビット列、６０１ａ−４…第２の前方事前情報ビット列、６０１ｂ−４…第２の後方事前情報ビット列、６０２ａ−１…第３の前方システマティックビット列、６０２ｂ−１…第３の後方システマティックビット列、６０２ａ−２…第７の前方パリティビット列、６０２ｂ−２…第７の後方パリティビット列、６０２ａ−３…第８の前方パリティビット列、６０２ｂ−３…第８の後方パリティビット列、６０２ｓ−４…第３の事前情報ビット列、６０２ａ−４…第３の前方事前情報ビット列、６０２ｂ−４…第３の後方事前情報ビット列、６０３ｓ−１…第４のシステマティックビット列、６０３ｓ−２…第９のパリティビット列、６０３ｓ−３…第１０のパリティビット列、６７０ｓ−２…第１１のパリティビット列、６７１ｓ−３…第１２のパリティビット列、６８０ｓ−１…シリアル信号、６２０ａ−２…第３の前方パリティビット列、６２０ｂ−２…第３の後方パリティビット列、６２１ａ−３…第４の前方パリティビット列、６２１ｂ−３…第４の後方パリティビット列。
【図１】
2011029929.tif 000016
【図２】
2011029929.tif 000017
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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