(57)【要約】【課題】従来の多相クロック生成回路は、補間信号の位相を精度良く制御することができないという問題がった。【解決手段】本発明にかかる多相クロック生成回路は、クロック信号１，２に基づいて、クロック信号１，２に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路１０２と、補間信号の位相を調整する第１の制御信号を生成し、位相補間回路１０２に対して出力する制御回路１０３ａと、を備えた多相クロック生成回路であって、制御回路１０３ａは、補間信号の論理値変化のタイミングを検出するためのタイミング検出回路１０４と、タイミング検出回路１０４の検出結果に応じた第１の制御信号を生成する制御信号生成回路１０５と、を備える。このような回路構成により、補間信号の位相を精度良く自動で制御することができる。【選択図】図１
2011055048.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２のクロック信号に基づいて、当該第１及び当該第２のクロック信号に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路と、
前記補間信号の位相を調整する第１の制御信号を生成し、前記位相補間回路に対して出力する制御回路と、を備えた多相クロック生成回路であって、
前記制御回路は、
前記補間信号の論理値変化のタイミングを検出するためのタイミング検出回路と、
前記タイミング検出回路の検出結果に応じた前記第１の制御信号を生成する制御信号生成回路と、を備えた多相クロック生成回路。
【請求項２】
前記制御回路は、
一方の論理値に向けて変化する前記第１のクロック信号の論理値変化のタイミングと、当該第１のクロック信号に遅れて変化する前記第２のクロック信号の論理値変化のタイミングと、の間に前記補間信号が論理値変化する場合には、前記補間信号の信号変化の傾きを小さくするように前記第１の制御信号を生成することを特徴とする請求項１に記載の多相クロック生成回路。
【請求項３】
前記制御回路は、
一方の論理値に向けて変化する前記第２のクロック信号の論理値変化のタイミングと、当該第２のクロック信号に遅れて変化する前記第１のクロック信号の論理値変化のタイミングと、の間に前記補間信号が論理値変化しない場合には、前記補間信号の信号変化の傾きを大きくするように前記第１の制御信号を生成することを特徴とする請求項１又は２に記載の多相クロック生成回路。
【請求項４】
前記制御回路は、
前記第１のクロック信号を遅延させて、前記位相補間回路において前記第１のクロック信号に与えられる遅延量に対応する遅延量を有するサンプリング信号を生成する遅延情報生成回路をさらに備え、
前記タイミング検出回路は、
当該サンプリング信号の論理値変化のタイミングを検出することにより、前記補間信号の論理値変化のタイミングを検出することを特徴とする請求項１〜３のいずれか一項に記載の多相クロック生成回路。
【請求項５】
前記遅延情報生成回路は、
前記第１のクロック信号に加え、さらに前記第２のクロック信号に基づいて、前記補間信号に対応する前記サンプリング信号を生成することを特徴とする請求項４に記載の多相クロック生成回路。
【請求項６】
前記制御信号生成回路は、
前記サンプリング信号の遅延を制御するための第２の制御信号をさらに生成し、前記遅延情報生成回路に対して出力することを特徴とする請求項４又は５に記載の多相クロック生成回路。
【請求項７】
前記タイミング検出回路は、
それぞれ異なるタイミングで前記補間信号を同期検出する複数のフリップフロップ回路を備えたことを特徴とする請求項１〜３のいずれか一項に記載の多相クロック生成回路。
【請求項８】
前記タイミング検出回路は、
それぞれ異なるタイミングで前記サンプリング信号を同期検出する複数のフリップフロップ回路を備えたことを特徴とする請求項４〜６のいずれか一項に記載の多相クロック生成回路。
【請求項９】
前記第１及び第２のクロック信号を生成するフェーズロックドループ回路をさらに備えた請求項１〜８のいずれか一項に記載の多相クロック生成回路。
【請求項１０】
前記タイミング検出回路は、
前記フェーズロックドループ回路から生成された前記第１及び前記第２のクロック信号を含むクロック信号によってタイミング検出を行うことを特徴とする請求項９に記載の多相クロック生成回路。
【請求項１１】
前記位相補間回路は、
前記第１及び前記第２のクロック信号に応じた前記補間信号を生成する補間信号生成回路と、
前記第１の制御信号に基づいて前記補間信号の位相を調整する補間信号調整回路と、を備えた請求項１〜１０のいずれか一項に記載の多相クロック生成回路。
【請求項１２】
前記補間信号生成回路は、
第１の電源及び第２の電源との間に設けられ、前記第１及び前記第２のクロック信号に基づいてオンオフが制御される第１のトランジスタと、
前記第１のトランジスタに直列に接続され、前記第１のクロック信号に基づいてオンオフが制御される前記第２のトランジスタと、
前記第２のトランジスタに並列に接続され、前記第２のクロック信号に基づいてオンオフが制御される第３のトランジスタと、を備え、
当該第１〜３のトランジスタの共通ノードから前記補間信号を生成することを特徴とする請求項１１に記載の多相クロック生成回路。
【請求項１３】
前記補間信号調整回路は、
前記第２のトランジスタに直列に接続され、前記第２の制御信号に基づいて電流が制御される第１の定電流源と、
前記第３のトランジスタに直列に接続され、前記第２の制御信号に基づいて電流が制御される第２の定電流源と、を備えた請求項１２に記載の多相クロック生成回路。
【請求項１４】
前記制御回路は、
前記位相補間回路の次段に設けられた任意のトランジスタのしきい値電圧Ｖｔｈと、
前記位相補間回路と当該任意のトランジスタとの間に負荷された容量値Ｃｔｈと、
前記第２及び前記第３のトランジスタにそれぞれ流れる電流Ｉと、
前記第１及び前記第２のクロック信号の位相差Ｔｄｉｆｆと、
前記第１のクロック信号の１周期あたりに前記第２及び前記第３のトランジスタが同時にオンする時間Ｔｏｖｅｒと、に基づき、下記式
０＜（Ｃｔｈ・Ｖｔｈ−Ｉ・Ｔｄｉｆｆ）／２Ｉ＜Ｔｏｖｅｒ
を満たす電流Ｉを決定することを特徴とする請求項１２又は１３に記載の多相クロック生成回路。
【請求項１５】
前記補間信号調整回路は、
前記第共通ノードと前記第２の電源との間に、並列に設けられた複数の容量素子と、
対応する前記容量素子にそれぞれ直列に接続され、前記第２の制御信号に基づいてオンオフが制御される複数のスイッチと、を備えた請求項１２に記載の多相クロック生成回路。
【請求項１６】
前記制御回路は、
前記位相補間回路の次段に設けられた任意のトランジスタのしきい値電圧Ｖｔｈと、
前記位相補間回路と当該任意のトランジスタとの間に負荷された容量値Ｃｔｈと、
前記第２及び前記第３のトランジスタにそれぞれ流れる電流Ｉと、
前記第１及び前記第２のクロック信号の位相差Ｔｄｉｆｆと、
前記第１のクロック信号の１周期あたりに前記第２及び前記第３のトランジスタが同時にオンする時間Ｔｏｖｅｒと、に基づき、下記式
０＜（Ｃｔｈ・Ｖｔｈ−Ｉ・Ｔｄｉｆｆ）／２Ｉ＜Ｔｏｖｅｒ
を満たす容量値Ｃｔｈを決定することを特徴とする請求項１２又は１５に記載の多相クロック生成回路。
【請求項１７】
前記遅延情報生成回路は、
前記位相補間回路と同一の回路構成であることを特徴とする請求項４〜１６のいずれか一項に記載の多相クロック生成回路。
【請求項１８】
前記遅延情報生成回路は、
前記第２の制御信号に代えて、所定の固定信号によって制御されることを特徴とする請求項１７に記載の多相クロック生成回路。
【請求項１９】
前記タイミング検出回路は、
前記制御回路が、下記式
（Ｃｔｈ・Ｖｔｈ−Ｉ・Ｔｄｉｆｆ）／２Ｉ＜Ｔｏｖｅｒ
を満たす容量値Ｃｔｈ及び電流Ｉを決定する場合には、
前記位相補間回路から出力される前記補間信号の論理値変化のタイミングよりも遅い論理値変化のタイミングを前記検出結果として出力することを特徴とする請求項１８に記載の多相クロック生成回路。
【請求項２０】
前記検出結果は、
前記第１のクロック信号の１周期あたりに前記第２及び前記第３のトランジスタが同時にオンする時間Ｔｏｖｅｒに対応する時間が、略２倍であることを特徴とする請求項１９に記載の多相クロック生成回路。
【請求項２１】
前記位相補間回路は、
前記第１の制御信号に基づいて前記第１及び前記第２のクロック信号の信号変化の傾きを調整する補間信号調整回路と、
前記補間信号調整回路によって調整された当該第１及び当該第２のクロック信号に応じた前記補間信号を生成する補間信号生成回路と、を備え、
前記タイミング検出回路は、
前記補間信号に代えて、当該第１及び当該第２のクロック信号の論理値変化のタイミングを検出することを特徴とする請求項１〜３のいずれか一項に記載の多相クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多相クロック生成回路に関し、特に位相補間の制御に関する。
【背景技術】
【０００２】
一般的に、クロック制御システムは、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、ＤＬＬ（Ｄｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路、ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路等のクロック信号生成回路を備える。これらのクロック信号生成回路は、精度の高い安定したクロック信号を生成する。ここで、クロック信号生成回路は、多相クロック信号を用いることにより高速な同期動作を実現している。
【０００３】
従来、多相クロック信号として、リングオシレータを構成する複数の遅延回路からの出力信号が用いられていた。なお、リングオシレータはＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）等に備えられる。しかし、従来回路では、より多くの相を必要とする多相クロック信号に対応できないという問題があった。
【０００４】
このような問題を解決するために、近年では、位相補間回路が用いられている。例えば、特許文献１〜４に開示されている多相クロック生成回路は、位相の異なるクロック信号の位相を補間する補間信号を生成するインターポレータ（位相補間回路）を備える。また、これらのインターポレータは、温度等の外部環境によって変動する補間信号の位相を制御する機能を備えている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−２７３０４８号公報
【特許文献２】特開２００２−１９０７２４号公報
【特許文献３】特開２００３−８７１１３号公報
【特許文献４】特開２００３−３３３０２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上述の回路の場合、外部からの制御信号を用いて補間信号の位相を制御する必要があった。したがって、位相補間の対象となるクロック信号の周波数を特定できない場合、従来回路では、補間信号の位相を精度良く制御することができなかった。また、従来回路では、位相補間の対象となるクロック信号の周波数を測定しようとした場合、周波数測定用の回路をさらに備える必要があった。そのため、回路規模が増大するという問題があった。また、外部からの制御信号では、製造プロセスや、使用環境における電源電圧及び温度等による位相補間回路への影響をキャンセルできないという問題もあった。
【課題を解決するための手段】
【０００７】
本発明にかかる多相クロック生成回路は、第１及び第２のクロック信号に基づいて、当該第１及び当該第２のクロック信号に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路と、前記補間信号の位相を調整する第１の制御信号を生成し、前記位相補間回路に対して出力する制御回路と、を備えた多相クロック生成回路であって、前記制御回路は、前記補間信号の論理値変化のタイミングを検出するためのタイミング検出回路と、前記タイミング検出回路の検出結果に応じた前記第１の制御信号を生成する制御信号生成回路と、を備える。
【０００８】
上述のような回路構成により、補間信号の位相を精度良く自動で制御することができる。
【発明の効果】
【０００９】
本発明により、補間信号の位相を精度良く自動で制御することが可能な多相クロック生成回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１にかかる多相クロック生成回路を示す図である。
【図２】本発明の実施の形態１にかかる制御回路を示す図である。
【図３】本発明の実施の形態１にかかる制御回路を示す図である。
【図４】本発明の実施の形態２にかかる多相クロック生成回路を示す図である。
【図５】本発明の実施の形態２にかかる制御回路を示す図である。
【図６】本発明の実施の形態２にかかる制御回路を示す図である。
【図７】本発明の実施の形態２にかかる制御回路を示す図である。
【図８】本発明の実施の形態３にかかる多相クロック生成回路を示す図である。
【図９】本発明の実施の形態３にかかる制御回路を示す図である。
【図１０】本発明の実施の形態３にかかる制御回路を示す図である。
【図１１】位相補間回路を示す図である。
【図１２】位相補間回路を示す図である。
【図１３】位相補間回路から出力される補間信号の波形を示す図である。
【図１４】位相補間回路から出力される補間信号の波形を示す図である。
【図１５】本発明の実施の形態１，２にかかる位相補間回路の入出力信号の波形を示す図である。
【図１６】本発明の実施の形態３にかかる遅延情報生成回路の入出力信号の波形を示す図である。
【図１７】その他の位相補間回路を示す図である。
【図１８】その他の位相補間回路を示す図である。
【図１９】その他の位相補間回路を示す図である。
【図２０】その他の位相補間回路を示す図である。
【図２１】その他の位相補間回路を示す図である。
【発明を実施するための形態】
【００１１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略される。
【００１２】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は、本発明の実施の形態１にかかる多相クロック生成回路１００ａを示す図である。この多相クロック生成回路１００ａは、複数のクロック信号を生成するＰＬＬ回路（フェーズロックドループ回路）１０１と、複数のクロック信号のうち２つのクロック信号を選択する選択回路１０７と、２つのクロック信号に基づいて補間信号を生成する位相補間回路１０２と、その補間信号に基づいて補間信号の位相を制御する第１の制御信号を出力する制御回路１０３ａと、を備える。なお、本実施の形態において「補間信号の位相を制御する」第１の制御信号とは、「位相補間回路１０２が所望の位相を有する補間信号を生成するように制御する」第１の制御信号という意味である。例えば、２つの出力クロック信号間を１対１の比率で位相補間する場合、制御回路１０３ａは、位相補間回路がそのような補間信号を生成するように第１の制御信号を出力する。
【００１３】
また、図示していないが、多相クロック生成回路１００ａは、位相補間回路１０２を複数備える。例えば、多相クロック生成回路１００ａが３つの位相補間回路Ａ，Ｂ，Ｃを備えた場合について説明する。このとき、例えば、位相補間回路Ａの入力端子ＩＮＡ，ＩＮＢにはクロック信号１が供給される。位相補間回路Ｂの入力端子ＩＮＡにはクロック信号１が供給され、入力端子ＩＮＢにはクロック信号２が供給される。位相補間回路Ｃの入力端子ＩＮＡ，ＩＮＢにはクロック信号２が供給される。それにより、位相補間回路Ａは、クロック信号１に応じた出力クロック信号Ａを出力する。位相補間回路Ｃは、クロック信号２に応じた出力クロック信号Ｃを出力する。そして、位相補間回路Ｂは、出力クロック信号Ａ，Ｃの位相を補間する補間信号を出力クロック信号Ｂとして出力する。このようにして、多相クロック生成回路１００ａは複数の出力クロック信号からなる多相クロック信号を生成する。
【００１４】
図１に示す回路の回路構成について説明する。ＰＬＬ回路１０１の各クロック信号出力端子は、選択回路１０７の各入力端子にそれぞれ接続される。さらに、ＰＬＬ回路１０１の各クロック信号出力端子は、制御回路１０３ａの各クロック信号入力端子にそれぞれ接続される。選択回路１０７の２つの出力端子は、位相補間回路１０２の各クロック入力端子にそれぞれ接続される。位相補間回路１０２の出力端子は、多相クロック生成回路１００ａの外部出力端子ＯＵＴと、制御回路１０３ａの補間信号入力端子と、に接続される。制御回路１０３ａの制御信号出力端子は、位相補間回路１０２の制御信号入力端子に接続される。なお、図１に示す回路は、立ち下がりエッジ検出用の多相クロック生成回路である。
【００１５】
図１に示す回路の動作について説明する。ＰＬＬ回路１０１は、位相の異なる６つのクロック信号１〜６を出力する。クロック信号１〜６は、それぞれ６０度間隔で位相が異なる。ここでは、クロック信号１の位相は０度（基準）である。クロック信号１とクロック信号２との位相差は６０度である。クロック信号１とクロック信号３との位相差は１２０度である。クロック信号１とクロック信号４との位相差は１８０度である。クロック信号１とクロック信号５との位相差は２４０度である。クロック信号１とクロック信号６との位相差は３００度である。なお、実際には、ＰＬＬ回路１０１から出力されるクロック信号は６つに限られない。また、これらのクロック信号の位相差は６０度に限られない。
【００１６】
クロック信号１〜６は、選択回路１０７の各入力端子にそれぞれ入力される。さらに、クロック信号１〜６は、制御回路１０３ａの各クロック信号入力端子にそれぞれ入力される。選択回路１０７は、クロック信号１〜６のうち６０度の位相差を有する２つのクロック信号を選択し、位相補間回路１０２に対して出力する。位相補間回路１０２は、入力された２つのクロック信号に基づいて補間信号を出力する。位相補間回路１０２から出力された補間信号は、多相クロック生成回路１００ａの外部出力端子ＯＵＴに供給される。さらに、この補間信号は、制御回路１０３ａの補間信号入力端子に入力される。
【００１７】
制御回路１０３ａは、位相補間回路１０２から出力された補間信号の論理値変化のタイミングを検出する。そして、制御回路１０３ａは、この補間信号の位相を制御するための第１の制御信号を位相補間回路１０２に対して出力する。
【００１８】
図１１，１２は、それぞれ位相補間回路１０２の例を示す図である。まず、図１１の位相補間回路１０２について説明する。図１１に示す回路は、ＮＡＮＤ２０１と、インバータ２０２と、インバータ２０３と、トランジスタ（第１のトランジスタ）２０４と、トランジスタ（第２のトランジスタ）２０５と、トランジスタ（第３のトランジスタ）２０６と、定電流源（第１の定電流源）２０７と、定電流源（第２の定電流源）２０８と、を備える。ここで、ＮＡＮＤ２０１と、インバータ２０２，２０３と、トランジスタ２０４，２０５，２０６と、により補間信号生成回路３０１を構成する。また、定電流源２０７，２０８により補間信号調整回路３０２を構成する。なお、トランジスタ２０４はＰチャネルＭＯＳトランジスタである。また、トランジスタ２０５，２０６はＮチャネルＭＯＳトランジスタである。
【００１９】
位相補間回路１０２のクロック入力端子ＩＮＡは、ＮＡＮＤ２０１の一方の入力端子と、インバータ２０２の入力端子と、に接続される。位相補間回路１０２のクロック入力端子ＩＮＢは、ＮＡＮＤ２０１の他方の入力端子と、インバータ２０３の入力端子と、に接続される。ＮＡＮＤ２０１の出力端子は、トランジスタ２０４のゲートに接続される。インバータ２０２の出力端子は、トランジスタ２０５のゲートに接続される。インバータ２０３の出力端子は、トランジスタ２０６のゲートに接続される。位相補間回路１０２の制御信号入力端子は、定電流源２０７，２０８の制御端子に接続される。
【００２０】
トランジスタ２０４のソースは、電源電圧ＶＤＤに接続される。トランジスタ２０４のドレインは、トランジスタ２０５のドレインと、トランジスタ２０６のドレインと、位相補間回路１０２の外部出力端子ＯＵＴと、に接続される。トランジスタ２０５のソースは、定電流源２０７の入力端子に接続される。トランジスタ２０６のソースは、定電流源２０８の入力端子に接続される。定電流源２０７の出力端子は、定電流源２０８の出力端子と共に接地電圧ＧＮＤに接続される。
【００２１】
図１１に示す回路には、前述のように選択回路１０７からの２つのクロック信号が入力される。ここでは、クロック入力端子ＩＮＡにクロック信号１が供給され、クロック入力端子ＩＮＢにクロック信号２が供給された場合を例に説明する。トランジスタ２０４は、クロック信号１，２に基づいてソース−ドレイン間に流れる電流が制御される。トランジスタ２０５は、クロック信号１に基づいてソース−ドレイン間に流れる電流が制御される。トランジスタ２０６は、クロック信号２に基づいてソース−ドレイン間に流れる電流が制御される。
【００２２】
ここで、トランジスタ２０４のドレインと、トランジスタ２０５のドレインと、トランジスタ２０６のドレインと、を接続するノードの電圧レベルが補間信号として出力される。
【００２３】
補間信号の信号波形を図１３，１４に示す。図１１に示す回路において、クロック信号１，２が共にＨレベルの場合、トランジスタ２０４はオンに制御される。一方、トランジスタ２０５，２０６はオフに制御される。それにより、補間信号はＨレベルを示す。
【００２４】
クロック信号１がＬレベル、クロック信号２がＨレベルの場合、トランジスタ２０４，２０６はオフに制御される。一方、トランジスタ２０５はオンに制御される。それにより、補間信号はＨレベルからＬレベルに向けて信号変化する。ここで、トランジスタ２０５がオンした場合に流れる電流をＩとする。また、トランジスタ２０６がオンした場合に流れる電流をＩとする。つまり、トランジスタ２０５，２０６は、オンした場合に流れる電流が同じ値を示すように制御される。この場合、トランジスタ２０５に流れる電流Ｉによって、位相補間回路１０２と次段のセルとの間に蓄積された電荷が放電される。図１３に示すように、クロック信号１が立ち下がる時点（位相０度の時点）からクロック信号２が立ち下がる時点（位相６０度の時点）までの間、電流Ｉによって電荷が放電される。
【００２５】
クロック信号１，２が共にＬレベルの場合、トランジスタ２０４はオフに制御される。一方、トランジスタ２０５，２０６はオンに制御される。それにより、補間信号はＬレベルを示す。この場合、トランジスタ２０５，２０６に流れる電流２Ｉによって、位相補間回路１０２と次段のセルとの間に蓄積された電荷が放電される。この場合は、クロック信号１がＬレベル、クロック信号２がＨレベルの場合よりも、補間信号のＨレベルからＬレベルへの信号変化の傾きが大きくなる。言い換えると、この場合は、補間信号のＨレベルからＬレベルへの信号変化が速い。図１３に示すように、クロック信号２が立ち下がる時点（位相６０度の時点）から次にクロック信号１が立ち上がる時点（不図示）までの間、電流２Ｉによって電荷が放電される。
【００２６】
ここで図１１に示す回路は、さらに定電流源２０７，２０８を備える。図１１に示す回路は、制御回路１０３ａからの第１の制御信号に基づいて定電流源２０７，２０８にそれぞれ流れる電流Ｉを制御する。言い換えると、図１１に示す回路は、制御回路１０３ａからの第１の制御信号に基づいてトランジスタ２０５，２０６にそれぞれ流れる電流Ｉを制御する。このように図１１に示す回路は、図１４のように電流Ｉの値を制御することにより当該補間信号の信号変化の傾きを制御する。それにより、図１１に示す回路は、補間信号を精度良く生成することができる。
【００２７】
次に、図１２の位相補間回路１０２について説明する。図１２に示す回路は、図１１に示す回路と比較して、定電流源２０７，２０８を備えない。つまり、トランジスタ２０５のソースは、トランジスタ２０６のソースと共に直接に接地電圧ＧＮＤに接続される。また、図１２に示す回路は、図１１に示す回路と比較して、Ｎ（Ｎは自然数）個のトランジスタ２１１−１〜２１１−Ｎと、Ｎ個の容量素子２１２−１〜２１２−Ｎと、をさらに備える。ここでトランジスタ２１１−１〜２１１−Ｎと、Ｎ個の容量素子２１２−１〜２１２−Ｎと、によりにより補間信号調整回路３０３を構成する。
【００２８】
容量素子２１２−１〜２１２−Ｎは、トランジスタ２０４，２０５，２０６のドレイン同士を接続するノードと接地電圧ＧＮＤとの間に並列に接続される。トランジスタ２１１−１〜２１１−Ｎは、対応する容量素子２１２−１〜２１２−Ｎにそれぞれ直列に接続される。そして、トランジスタ２１１−１〜２１１−Ｎは、制御回路１０３ａからの第１の制御信号によってオンオフが制御される。その他の回路構成は図１１の場合と同じであるため、説明を省略する。
【００２９】
なお、トランジスタ２１１−１〜２１１−Ｎは、ＮチャネルＭＯＳトランジスタである。また、容量素子２１２−１〜２１２−Ｎは、それぞれ容量値が同じである。第１の制御信号はＮビット幅を有する。そして、各ビット線の電圧がそれぞれトランジスタ２１１−１〜２１１−Ｎのゲートに印加される。ここで図１２に示す回路は、トランジスタ２１１−１〜２１１−Ｎのオンオフを制御することにより、位相補間回路１０２と次段のセルとの間に負荷される容量値を制御する。それにより図１２に示す回路は、トランジスタ２０５，２０６にそれぞれ流れる電流Ｉを制御する。このように図１２に示す回路は、図１４のように電流Ｉの値を制御することにより当該補間信号の信号変化の傾きを制御する。それにより、図１１に示す回路は、補間信号を精度良く生成することができる。
【００３０】
図２は、制御回路１０３ａを示す図である。図２に示す回路は、タイミング検出回路１０４と、制御信号生成回路１０５と、を備える。ＰＬＬ回路１０１からのクロック信号１〜６がタイミング検出回路１０４のクロック入力端子にそれぞれ入力される。また、位相補間回路１０２からの補間信号がタイミング検出回路１０４の補間信号入力端子に入力される。タイミング検出回路１０４の出力信号は、制御信号生成回路１０５に入力される。制御信号生成回路１０５は、第１の制御信号を位相補間回路１０２に対して出力する。
【００３１】
図２に示すタイミング検出回路１０４の具体例を、図３を用いて説明する。タイミング検出回路１０４は、例えば、６段のフリップフロップ（以下、単にＦＦと称す）１０６−１〜１０６−６により構成される。クロック信号１はＦＦ１０６−１のクロック入力端子に入力される。クロック信号２はＦＦ１０６−２のクロック入力端子に入力される。クロック信号３はＦＦ１０６−３のクロック入力端子に入力される。クロック信号４はＦＦ１０６−４のクロック入力端子に入力される。クロック信号５はＦＦ１０６−５のクロック入力端子に入力される。クロック信号６はＦＦ１０６−６のクロック入力端子に入力される。位相補間回路１０２からの補間信号は、ＦＦ１０６−１〜１０６−６のデータ入力端子にそれぞれ入力される。ＦＦ１０６−１〜１０６−６のデータ出力端子から出力された信号は、制御信号生成回路１０５に入力される。
【００３２】
ここで、タイミング検出回路１０４は、位相の異なる６つのクロック信号で補間信号を同期検出する。それにより、タイミング検出回路１０４は、補間信号の論理値変化のタイミングを検出することができる。そして、制御信号生成回路１０５は、タイミング検出回路１０４の検出結果に基づいて第１の制御信号を生成し、位相補間回路１０２に対して出力する。つまり、位相補間回路１０２から出力される補間信号は、タイミング検出回路１０４の検出結果によって論理値変化のタイミング（信号変化の傾き）が制御される。言い換えると、補間信号は、タイミング検出回路１０４の検出結果によって位相が制御される。なお、ＦＦ１０６−１〜１０６−６のしきい値電圧と、位相補間回路１０２の次段のセルのしきい値電圧と、は互いに同じであることが望ましい。
【００３３】
このように、本発明の実施の形態１にかかる多相クロック生成回路１００ａは、制御回路１０３ａを備えることにより、補間信号の信号変化の傾きを自動で制御し、補間信号を精度良く生成することが可能である。つまり、多相クロック生成回路１００ａは、外部からの制御信号によって補間信号を制御する必要がない。さらに、多相クロック生成回路１００ａは、位相補間の対象となるクロック信号の周波数に関わらず補間信号を制御することができる。つまり、多相クロック生成回路１００ａは、クロック信号の周波数を測定するための回路等が不要である。それにより、多相クロック生成回路１００ａは、回路規模の増大を抑制することができる。加えて、制御回路１０３ａは出力される補間信号を直接判定することができる。つまり、製造プロセス、電源電圧、及び温度の影響を含んだ補間信号を直接判定することで、それらの影響を考慮した最適な第１の制御信号を生成することが可能である。
【００３４】
補間信号の制御方法についてさらに具体的に説明する。ここでは、多相クロック生成回路１００ａが図１１に示す位相補間回路１０２を備えた場合を例に説明する。
【００３５】
まず、図１１に示す回路において、位相差の無い２つのクロック信号が入力された場合について説明する。このとき、位相補間回路１０２がクロック信号を入力して補間信号を出力するまでの遅延時間をＴｈｏｍｏとする。また、位相補間回路１０２の次段のセル（例えば、バッファ）のしきい値電圧をＶｔｈとする。また、位相補間回路１０２と次段のセルとの間に負荷された容量をＣｔｈとする。また、前述のように、トランジスタ２０５がオンした場合に流れる電流をＩとする。同様に、トランジスタ２０６がオンした場合に流れる電流をＩとする。この場合、以下の式が成り立つ。
Ｔｈｏｍｏ＝Ｃｔｈ・Ｖｔｈ／２Ｉ  ・・・（１）
【００３６】
次に、図１１に示す回路において、位相の異なる２つのクロック信号が入力された場合について説明する。なお、クロック入力端子ＩＮＡにはクロック信号１が供給され、クロック入力端子ＩＮＢにはクロック信号２が供給される。２つのクロック信号の位相差をＴｄｉｆｆとする。また、このときの補間信号の遅延時間をＴｈｅｔｅｒｏとする。
【００３７】
最初、クロック信号１のみが論理値変化する（立ち下がる）ことにより、トランジスタ２０５がオンする。それにより、位相補間回路１０２と次段のセルとの間に蓄積された電荷が電流Ｉで放電される。その後、クロック信号２が論理値変化する（立ち下がる）ことにより、トランジスタ２０６もオンする。それにより、位相補間回路１０２と次段のセルとの間に蓄積された残りの電荷が電流２Ｉで放電される。
【００３８】
したがって、補間信号の遅延時間Ｔｈｅｔｅｒｏは、電流Ｉで放電する時間Ｔｄｉｆｆと、その残りの電荷を電流２Ｉで放電する時間と、により表すことができる。つまり、以下の式が成り立つ。
Ｔｈｅｔｅｒｏ＝Ｔｄｉｆｆ＋（Ｃｔｈ・Ｖｔｈ−Ｉ・Ｔｄｉｆｆ）／２Ｉ
＝Ｔｈｏｍｏ＋Ｔｄｉｆｆ／２  ・・・（２）
【００３９】
これは、位相補間回路１０２が、同じ位相の信号を入力した場合に出力する信号の遅延Ｔｈｏｍｏに、位相差Ｔｄｉｆｆの半分の遅延を加えた補間信号、つまり５０％の補間信号を生成することを示す。
【００４０】
ここで、位相補間回路１０２は、補間信号の位相を以下の２つの条件を満たすように制御する必要がある。ひとつ目の条件（以下、単に条件１と称す）は、
０＜Ｃｔｈ・Ｖｔｈ−Ｉ・Ｔｄｉｆｆ
である。つまり、位相補間回路１０２は、クロック信号１のみがＬレベルを示している間（電流Ｉのみで電荷を放電している間）に、補間信号の電位をしきい値電圧Ｖｔｈ以下に降下させない必要がある。この条件を満たさない場合、位相補間回路１０２は、クロック信号２によって補間信号の位相を制御することができない。
【００４１】
ふたつ目の条件（以下、単に条件２と称す）は、
（Ｃｔｈ・Ｖｔｈ−Ｉ・Ｔｄｉｆｆ）／２Ｉ＜Ｔｏｖｅｒ
である。ここで、クロック信号１，２が共にＬレベルを示している時間をＴｏｖｅｒとする。つまり、位相補間回路１０２は、クロック信号１，２が共にＬレベルを示している間（電流２Ｉで電荷を放電している間）に、補間信号の電位をしきい値電圧Ｖｔｈ以下に降下させる必要がある。この条件を満たさない場合、位相補間回路１０２は、次にクロック信号１が立ち上がる前に、補間信号を論理値変化させることができない。
【００４２】
図１５を用いて、タイミング検出回路１０４の検出方法についてさらに具体的に説明する。なお、クロック入力端子ＩＮＡにはクロック信号１が供給され、クロック入力端子ＩＮＢにはクロック信号２が供給される。また、クロック信号１とクロック信号２との位相差は６０度である。
【００４３】
まず、補間信号が条件１を満たしているか否かは、クロック信号２が立ち下がる時点（位相６０度の時点）における補間信号の電位により判定することができる。つまり、補間信号の電位がしきい値電圧Ｖｔｈより大きい場合、補間信号は条件１を満たしている。一方、補間信号の電位がしきい値電圧Ｖｔｈ以下の場合、補間信号は条件１を満たしていない。具体的には、図３に示すタイミング検出回路１０４に設けられたＦＦ１０６−２の検出結果がＨレベルの場合、補間信号は条件１を満たしている。一方、ＦＦ１０６−２の検出結果がＬレベルの場合、補間信号は条件１を満たしていない。ここで、補間信号が条件１を満たしていない場合、制御信号生成回路１０５は、電流Ｉを小さくするように第１の制御信号を出力する。それにより、補間信号の信号変化の傾きが小さくなる。
【００４４】
次に、補間信号が条件２を満たしているか否かは、クロック信号１の立ち上がる時点（位相１８０度の時点）における補間信号の電位により判定することができる。つまり、補間信号の電位がしきい値電圧Ｖｔｈより小さい場合、補間信号は条件２を満たしている。一方、補間信号の電位がしきい値電圧Ｖｔｈ以上の場合、補間信号は条件２を満たしていない。具体的には、図３に示すタイミング検出回路１０４に設けられたＦＦ１０６−４の検出結果がＬレベルの場合、補間信号は条件２を満たしている。一方、ＦＦ１０６−４の検出結果がＨレベルの場合、補間信号は条件２を満たしていない。ここで、補間信号が条件２を満たしてない場合、制御信号生成回路１０５は、電流Ｉを大きくするように第１の制御信号を出力する。それにより、補間信号の信号変化の傾きが大きくなる。
【００４５】
つまり、条件１，２を共に満たす場合、図３に示すＦＦ１０６−２の出力はＨレベル、ＦＦ１０６−４の出力はＬレベルを示す。なお、図３に示すＦＦ１０６−３の出力がＬレベルの場合、補間信号は当然に条件２を満たしている。制御回路１０３ａは、補間信号が条件１，２を共に満たすように第１の制御信号を位相補間回路１０２に対して出力する。
【００４６】
このように、本発明の実施の形態１にかかる多相クロック生成回路１００ａは、制御回路１０３ａを備えることにより、補間信号の信号変化の傾きを自動で制御し、補間信号を精度良く生成することが可能である。つまり、多相クロック生成回路１００ａは、外部からの制御信号によって補間信号を制御する必要がない。さらに、多相クロック生成回路１００ａは、位相補間の対象となるクロック信号の周波数に関わらず補間信号を制御することができる。つまり、多相クロック生成回路１００ａは、クロック信号の周波数を測定するための回路等が不要である。それにより、多相クロック生成回路１００ａは、回路規模の増大を抑制することができる。また、製造プロセス、電源電圧、及び温度の影響を含んだ補間信号の傾きを自動制御することで、これらの影響をキャンセルすることが可能となる。
【００４７】
実施の形態２
図４は、本発明の実施の形態２にかかる多相クロック生成回路１００ｂを示す図である。図４に示す多相クロック生成回路１００ｂは、図１に示す多相クロック生成回路１００ａと比較して、制御回路１０３ａの代わりに制御回路１０３ｂを備える。ここで、制御回路１０３ｂは、位相補間回路１０２からの補間信号を入力としない。その他の回路構成及び動作は実施の形態１の場合と同様であるため、説明を省略する。
【００４８】
図５は、制御回路１０３ｂを示す図である。図５に示す制御回路１０３ｂは、図２に示す制御回路１０３ａと比較して、遅延情報生成回路１０８をさらに備える。制御信号生成回路１０５は、第２の制御信号を遅延情報生成回路１０８に対して出力する。なお、制御信号生成回路１０５が、第２の制御信号の代わりに第１の制御信号を遅延情報生成回路１０８に対して出力する回路構成にも適宜変更可能である。
【００４９】
遅延情報生成回路１０８は、入力された２つのクロック信号の位相差に応じたサンプリング信号を生成する。ここで、タイミング検出回路１０４は、遅延情報生成回路１０８が生成したサンプリング信号の論理値変化のタイミングを検出する。制御信号生成回路１０５は、タイミング検出回路１０４の検出結果に基づいて第１及び第２の制御信号を出力する。ここで、遅延情報生成回路１０８は、例えば、図６に示すように図１１の位相補間回路１０２と同じ回路構成であっても良い。また、遅延情報生成回路１０８は、例えば、図７に示すように図１２の位相補間回路１０２と同じ回路構成であっても良い。つまり、遅延情報生成回路１０８は、補間信号に対応するサンプリング信号を出力可能な回路構成に適宜変更可能である。
【００５０】
このように、本発明の実施の形態２にかかる多相クロック生成回路１００ｂは、位相補間回路１０２から出力される補間信号の代わりに、遅延情報生成回路１０８から出力されるサンプリング信号に基づいて、補間信号の信号変化の傾きを制御する。このような回路構成により、本発明の実施の形態１にかかる多相クロック生成回路１００ａと同様の効果を得ることができる。
【００５１】
実施の形態３
図８は、本発明の実施の形態３にかかる多相クロック生成回路１００ｃを示す図である。実施の形態２で説明した多相クロック生成回路１００ｂでは、遅延情報生成回路１０８に２つのクロック信号が入力されていた。それに対し、実施の形態３にかかる多相クロック生成回路１００ｃは、遅延情報生成回路１０８に１つのクロック信号と所定の固定信号とが入力される。つまり、多相クロック生成回路１００ｃは、１つのクロック信号に基づいて補間信号の制御を行うことを特徴とする。
【００５２】
遅延情報生成回路１０８は、入力された１つのクロック信号を遅延させてサンプリング信号を生成する。そして、タイミング検出回路１０４は、遅延情報生成回路１０８が生成したサンプリング信号の論理値変化のタイミングを検出する。その他の回路構成については実施の形態２の場合と同様であるため、説明を省略する。
【００５３】
ここで、遅延情報生成回路１０８は、例えば、図９に示すように図１１の位相補間回路１０２と同じ回路構成であっても良い。また、遅延情報生成回路１０８は、例えば、図１０に示すように図１２の位相補間回路１０２と同じ回路構成であっても良い。つまり、遅延情報生成回路１０８は、補間信号に対応するサンプリング信号を出力可能な回路構成に適宜変更可能である。
【００５４】
タイミング検出回路１０４の検出方法について図１６を用いて説明する。ここでは、図９に示す制御回路１０３ｃの場合を例に説明する。また、位相補間回路１０２のクロック入力端子ＩＮＡにはクロック信号１が供給され、位相補間回路１０２のクロック入力端子ＩＮＢにはクロック信号２が供給される。クロック信号１とクロック信号２との位相差は６０度である。また、遅延情報生成回路１０８のクロック入力端子ＩＮＡにはクロック信号１が供給され、遅延情報生成回路１０８のクロック入力端子ＩＮＢにはＨレベルの固定信号が供給される。
【００５５】
まず、補間信号が条件１を満たしているか否かは、クロック信号２が立ち下がる時点（位相６０度の時点）におけるサンプリング信号の電位により判定することができる。つまり、サンプリング信号の電位がしきい値電圧Ｖｔｈより大きい場合、補間信号は条件１を満たしている。一方、サンプリング信号の電位がしきい値電圧Ｖｔｈ以下の場合、補間信号は条件１を満たしていない。具体的には、図９に示すタイミング検出回路１０４に設けられたＦＦ１０６−２の検出結果がＨレベルの場合、補間信号は条件１を満たしている。一方、ＦＦ１０６−２の検出結果がＬレベルの場合、補間信号は条件１を満たしていない。ここで、補間信号が条件１を満たしていない場合、制御信号生成回路１０５は、電流Ｉを小さくするように第２の制御信号を出力する。それにより、サンプリング信号の信号変化の傾きが小さくなる。
【００５６】
次に、補間信号が条件２を満たしているか否かの判定方法について説明する。ここで、遅延情報生成回路１０８の入力端子ＩＮＢにはＨレベルの固定信号が入力されている。したがって、クロック信号１がＬレベルの場合には、遅延情報生成回路１０８の出力側に蓄積された電荷は常に電流Ｉで放電される。つまり、サンプリング信号のＨレベルからＬベルへの信号変化の傾きは常に一定である。
【００５７】
ここで、電流Ｉによる信号変化の傾きは、電流２Ｉによる信号変化の傾きの１／２である。したがって、図１６に示すように、位相６０度の時点からＴｏｖｅｒ×２の時間経過後の時点におけるサンプリング信号の電位により、補間信号が条件２を満たしているか否かを判定することができる。つまり、位相３００度の時点におけるサンプリング信号の電位により、補間信号が条件２を満たしているか否かを判定することができる。なお、前述のように、クロック信号１，２が共にＬレベルを示す時間をＴｏｖｅｒとする。
【００５８】
なお、位相１２０，１８０度の時点におけるサンプリング信号の電位がしきい値電圧Ｖｔｈ以下の場合、補間信号は当然に条件２を満たしている。したがって、通常は、位相１２０，１８０度の時点におけるサンプリング信号の電位により、補間信号が条件２を満たしているか否かを判定する。
【００５９】
一方、位相３００度の時点におけるサンプリング信号の電位を検出する場合、そのままでは位相１８０度の時点でクロック信号１が立ち上がってしまう。したがって、この例の場合、遅延情報生成回路１０８に供給されるクロック信号１の立ち上がりを制御する必要がある。以下の説明では、このような制御が行われているものとして説明する。
【００６０】
位相３００度の時点において、サンプリング信号の電位がしきい値電圧Ｖｔｈより小さい場合、補間信号は条件２を満たしている。一方、サンプリング信号の電位がしきい値電圧Ｖｔｈ以上の場合、補間信号は条件２を満たしていない。具体的には、図９に示すタイミング検出回路１０４に設けられたＦＦ１０６−６の検出結果がＬレベルの場合、補間信号は条件２を満たしている。一方、ＦＦ１０６−６の検出結果がＨレベルの場合、補間信号は条件２を満たしていない。ここで、補間信号が条件２を満たしていない場合、制御信号生成回路１０５は、電流Ｉを大きくするように第２の制御信号を出力する。それにより、サンプリング信号の信号変化の傾きが大きくなる。
【００６１】
つまり、条件１，２を共に満たす場合、図９に示すＦＦ１０６−２の出力はＨレベル、ＦＦ１０６−６の出力はＬレベルを示す。制御回路１０３ｃは、補間信号が条件１，２を共に満たすように第１の制御信号を位相補間回路１０２に対して出力する。
【００６２】
このように、本発明の実施の形態３にかかる多相クロック生成回路１００ｃは、１つのクロック信号のみに基づいてサンプリング信号を生成する遅延情報生成回路１０８を備える。このような回路構成により、本発明の実施の形態１にかかる多相クロック生成回路１００ａと同様の効果を得ることができる。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上記実施の形態では、多相クロック生成回路が図１１の位相補間回路１０２を備えた場合の動作について説明したが、これに限られない。多相クロック生成回路が図１２の位相補間回路１０２を備えた場合の回路構成にも適宜変更可能である。この場合、補間信号及びサンプリング信号の信号変化の傾きは、位相補間回路１０２の出力側に負荷される容量値２１２−１〜２１２−Ｎを制御することにより制御される。
【００６４】
また、位相補間回路１０２は、図１１，１２に示す回路に限られない。２つの入力信号に基づいて補間信号を生成する補間信号生成回路と、制御信号によって補間信号の信号変化の傾きを調整する補間信号調整回路と、を備えた回路構成であれば適宜変更可能である。例えば、位相補間回路として図１７〜１９に示す回路を用いてもよい。図１７〜１９に示す回路は、インバータショートタイプの位相補間回路である。
【００６５】
図１７に示す回路は、入力されるクロック信号の信号変化の傾きを第１の制御信号に基づいて調整する補間信号調整回路３０５と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路３０８と、を備える。具体的には、補間信号生成回路３０８は、インバータ２３１を有する。補間信号調整回路３０５は、トランジスタ２１３〜２１６と、定電流源２１７〜２２０と、を有する。なお、トランジスタ２１３，２１４によりインバータを構成する。トランジスタ２１３を流れる電流は、定電流源２１７によって制御される。トランジスタ２１４を流れる電流は、定電流源２１８によって制御される。一方のクロック信号は入力端子ＩＮＡを介してトランジスタ２１３，２１４のゲートに印加される。そして、トランジスタ２１３のドレインとトランジスタ２１４のドレインとを接続するノードの電位（トランジスタ２１３,２１４からなるインバータの出力）がインバータ２３１に入力される。
【００６６】
同様に、トランジスタ２１５，２１６によりインバータを構成する。トランジスタ２１５を流れる電流は、定電流源２１９によって制御される。トランジスタ２１６を流れる電流は、定電流源２２０によって制御される。他方のクロック信号は入力端子ＩＮＢを介してトランジスタ２１５，２１６のゲートに印加される。トランジスタ２１５のドレインとトランジスタ２１６のドレインとを接続するノードの電位（トランジスタ２１５，２１６からなるインバータの出力）がインバータ２３１に入力される。つまり、トランジスタ２１３，２１４からなるインバータの出力信号と、トランジスタ２１５，２１６からなるインバータの出力信号と、がショートしてインバータ２３１に入力される。インバータ２３１は入力信号に応じた補間信号を生成する。なお、定電流源２１７〜２２０の出力電流は、制御信号生成回路１０５が生成する第１の制御信号によって制御される。
【００６７】
このように図１７に示す回路は、入力されるクロック信号の信号変化の傾きを補間信号調整回路３０５によって調整することにより、補間信号を精度良く生成することができる。このような回路構成でも本実施の形態に適用可能である。
【００６８】
次に図１８に示す回路は、入力されるクロック信号の信号変化の傾きを第１の制御信号に基づいて調整する補間信号調整回路３０５と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路３０４と、を備える。具体的には、補間信号生成回路３０４は、インバータ２２１，２２２と、バッファ２２３と、を有する。補間信号調整回路３０５の回路構成は、図１７に示す回路の場合と同様であるため、説明を省略する。トランジスタ２１３のドレインとトランジスタ２１４のドレインとを接続するノードの電位（トランジスタ２１３，２１４からなるインバータの出力）がインバータ２２１に入力される。同様に、トランジスタ２１５のドレインとトランジスタ２１６のドレインとを接続するノードの電位（トランジスタ２１５，２１６からなるインバータの出力）がインバータ２２２に入力される。インバータ２２１の出力信号とインバータ２２２の出力信号とがショートしてバッファ２２３に入力される。バッファ２２３はインバータ２２１，２２２の出力信号に応じた補間信号を生成する。
【００６９】
このように図１８に示す回路は、図１７に示す回路と同様に、入力されるクロック信号の信号変化の傾きを補間信号調整回路３０５によって制御することにより、補間信号を精度良く生成することができる。このように、上記実施の形態にかかる多相クロック生成回路は、インバータショートタイプの位相補間回路を備えた回路構成にも適宜変更可能である。なお、多相クロック生成回路が図１７、１８の回路を位相補間回路として採用している場合、タイミング検出回路１０４を、補間信号調整回路３０５の出力信号の論理値変化のタイミングを検出する回路として用いることも可能である。
【００７０】
図１９に示す回路は、入力されるクロック信号の信号変化の傾きを第１の制御信号に基づいて調整する補間信号調整回路３０７と、調整された当該クロック信号に応じた補間信号を生成する補間信号生成回路３０６と、を備える。具体的には、補間信号生成回路３０６は、インバータ２２１，２２２，２２４と、を有する。補間信号調整回路３０７は、インバータ２２５，２２６と、トランジスタ２２７−１〜２２７−Ｎと、容量素子２２８−１〜２２８−Ｎと、トランジスタ２２９−１〜２２９−Ｎと、容量素子２３０−１〜２３０−Ｎと、を有する。図１９に示す回路は、図１８に示す回路と比較して、入力されるクロック信号の信号変化の傾きを定電流源２１７〜２２０によって制御する代わりに、当該クロック信号に与える負荷容量によって制御する。
【００７１】
一方のクロック信号は、クロック入力端子ＩＮＡ、インバータ２２５を介して、インバータ２２１に入力される。他方のクロック信号は、クロック入力端子ＩＮＢ、インバータ２２６を介して、インバータ２２２に入力される。インバータ２２５とインバータ２２１とを接続するノードと接地電圧端子との間に、トランジスタ２２７−１〜２２７−Ｎが並列に設けられる。また、容量素子２２８−１〜２２８−Ｎがそれぞれ対応するトランジスタ２２７−１〜２２７−Ｎに直列に接続される。同様に、インバータ２２６とインバータ２２２とを接続するノードと接地電圧端子との間に、トランジスタ２２９−１〜２２９−Ｎが並列に設けられる。また、容量素子２３０−１〜２３０−Ｎがそれぞれ対応するトランジスタ２２９−１〜２２９−Ｎに直列に接続される。ここで、補間信号調整回路３０７は、制御信号に基づいてトランジスタ２２７−１〜２２７−Ｎ，２３０−１〜２３０−Ｎのオンオフを制御する。つまり、入力されたクロック信号に与える負荷容量を制御する。それにより、補間信号調整回路３０７は当該クロック信号の信号変化の傾きを調整する。
【００７２】
そして、インバータ２２１の出力信号とインバータ２２２の出力信号とがショートしてインバータ２２４に入力される。インバータ２２４はインバータ２２１，２２２の出力信号に応じた補間信号を生成する。このような回路構成でも、図１８に示す回路と同様に本実施の形態に適用可能である。
【００７３】
また、上記実施の形態では、タイミング検出回路１０４がＰＬＬ回路１０１からのクロック信号１〜６を用いた場合を例に説明したが、これに限られない。例えば、タイミング検出回路１０４が他のクロック生成回路からのクロック信号を用いた場合の回路構成にも適宜変更可能である。
【００７４】
また、上記実施の形態では、位相補間回路１０２及び遅延情報生成回路１０８がクロック信号１，２を用いた場合を例に説明したが、これに限られない。位相補間回路１０２及び遅延情報生成回路１０８が、クロック信号１，２以外のクロック信号を用いた場合の回路構成にも適宜変更可能である。
【００７５】
また、上記実施の形態では、多相クロック生成回路が立ち下がりエッジ検出用である場合を例に説明したが、これに限られない。多相クロック生成回路が立ち上がりエッジ検出用である場合の回路構成にも適宜変更可能である。この場合、位相補間回路は、補間信号の立ち上がりの信号変化が制御される回路構成である必要がある。
【００７６】
また、上記実施の形態では、補間信号が出力クロック信号間の位相を１対１の割合で位相補間する場合（５０％の補間信号を生成する場合）を例に説明したが、これに限られない。出力クロック信号間の位相を異なる割合で位相補間する回路構成にも適宜変更可能である。図２０，２１に具体例を示す。図２０は、図１１に示す位相補間回路の変形例である。図２０は、図１１と比較して、トランジスタ２０５と定電流源２０７とからなる電流経路がＭ（Ｍは自然数）ビット幅を有する。また、トランジスタ２０６と定電流源２０８とからなる電流経路がＭビット幅を有する。具体的には、クロック入力端子ＩＮＡに供給されるクロック信号によってオンオフが制御されるトランジスタ（スイッチ）をＭ個有するトランジスタ群２０５と、トランジスタ群２０５の各トランジスタに対応する定電流源をＭ個有する定電流源群２０７と、を有する。また、クロック入力端子ＩＮＢに供給されるクロック信号よってオンオフが制御されるトランジスタ（スイッチ）をＭ個有するトランジスタ群２０６と、トランジスタ群２０６の各トランジスタに対応する定電流源をＭ個有する定電流源群２０８と、を有する。
【００７７】
定電流源群２０７，２０８の各定電流源には、対応するスイッチがオンの場合、それぞれ２Ｉ／Ｍの電流が流れる。また、定電流源群２０７，２０８には、トランジスタ群２０５，２０６がいずれもオンの場合、合計で２Ｉの電流が流れる。つまり、トランジスタ群２０５，２０６に含まれる２Ｍ個のトランジスタのうち、選択されたＭ個のトランジスタが同時にオンする。このような回路構成により、トランジスタ群２０５のみがオンした場合に流れる電流と、トランジスタ群２０５，２０６のいずれもがオンした場合に流れる電流と、の電流比を調整することができる。それにより、出力クロック信号間の位相を所望の割合で位相補間することが可能な補間信号を生成することができる。
【００７８】
図２１は、図１２に示す位相補間回路の変形例である。図２１は、図１２と比較して、外部出力端子ＯＵＴと接地電圧端子ＧＮＤとの間のオンオフを制御するトランジスタ２０５をＭ個有する。また、外部出力端子ＯＵＴと接地電圧端子ＧＮＤとの間のオンオフを制御するトランジスタ２０６をＭ個有する。これらのトランジスタは、外部出力端子ＯＵＴと接地電圧端子ＧＮＤとの間に並列に接続されている。ここでは、Ｍ個のトランジスタ２０５をトランジスタ群２０５と称す。Ｍ個のトランジスタ２０６をトランジスタ群２０６と称す。図２１は、トランジスタ群２０５，２０６がいずれもオンの場合、合計で２Ｉの電流が流れる。つまり、トランジスタ群２０５，２０６に含まれる２Ｍ個のトランジスタのうち、選択されたＭ個のトランジスタが同時にオンする。なお電流Ｉの値は、図１２の場合と同様に補間信号調整回路３０３で制御される。このような回路構成により、トランジスタ群２０５のみがオンした場合に流れる電流と、トランジスタ群２０５，２０６のいずれもがオンした場合に流れる電流と、の電流比を調整することができる。それにより、出力クロック信号間の位相を所望の割合で位相補間することが可能な補間信号を生成することができる。なお図２０，２１の場合、トランジスタ群２０５，２０６に含まれる２Ｍ個のトランジスタのうち、いずれのＭ個のトランジスタをオンにするかは、第１の制御信号とは異なる別の制御信号（不図示）によって制御される。また、このような電流比の調整は、図１９に示す回路にも適用可能である。
【符号の説明】
【００７９】
１  クロック信号
２  クロック信号
３  クロック信号
４  クロック信号
５  クロック信号
６  クロック信号
１００ａ  多相クロック生成回路
１００ｂ  多相クロック生成回路
１００ｃ  多相クロック生成回路
１０１  ＰＬＬ回路
１０２  位相補間回路
１０３ａ  制御回路
１０３ｂ  制御回路
１０３ｃ  制御回路
１０４  タイミング検出回路
１０５  制御信号生成回路
１０６−１〜１０６−６  フリップフロップ
１０７  選択回路
１０８  遅延情報生成回路
２０１  ＮＡＮＤ
２０２，２０３  インバータ
２０４〜２０６トランジスタ
２０７，２０８  定電流源
２１１−１〜２１１−Ｎ  トランジスタ
２１２−１〜２１２−Ｎ  容量素子
２１３〜２１６  トランジスタ
２１７〜２２０  定電流源
２２１，２２２  インバータ
２２３  バッファ
２２４，２２５，２２６  インバータ
２２７−１〜２２７−Ｎ  トランジスタ
２２８−１〜２２８−Ｎ  容量素子
２２９−１〜２２９−Ｎ  トランジスタ
２３０−１〜２３０−Ｎ  容量素子
３０１，３０４，３０６，３０８  補間信号生成回路
３０２，３０３，３０５，３０７  補間信号調整回路
ＶＤＤ  電源電圧（電源電圧端子）
ＧＮＤ  接地電圧（接地電圧端子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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