(57)【要約】【課題】平坦面に対してデバイス形成できる絶縁分離構造を有し、かつ、高周波でのノイズ伝播や高温時でのリーク電流の発生を抑制できるＣＪＦＥＴを備えたＳｉＣ半導体装置を提供する。【解決手段】絶縁分離層３にてｎ-型ＳｉＣ層２やｐ-型ＳｉＣ層４を絶縁分離する。これにより、平坦面に対してデバイス形成を行うことができる。このため、製造工程の簡略化を図ることが可能となる。また、ＰＮ分離ではなく、半絶縁性のイントリンシック層にて構成された絶縁分離層３によって絶縁分離構造を構成しているため、絶縁分離層３によって高周波ノイズを吸収することによる高周波でのノイズ伝播の抑制を行えると共に、高温時でのリーク電流の発生の抑制を行うことが可能となる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型チャネルのＪＦＥＴと第２導電型チャネルのＪＦＥＴとが同一基板内に形成されてなるコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置であって、
主表面を有し、半絶縁性であるイントリンシック炭化珪素にて構成された炭化珪素基板（１）と、
前記炭化珪素基板（１）の前記主表面側に形成された第２導電型炭化珪素層（４）と、
前記炭化珪素基板（１）の前記主表面側に形成された第１導電型炭化珪素層（２）と、
前記炭化珪素基板（１）の表面から垂直方向に延設され、前記第１導電型炭化珪素層（２）と前記第２導電型炭化珪素層（４）とを絶縁するイントリンシック炭化珪素で構成された絶縁分離層（３）とを有し、
前記絶縁分離層（３）にて絶縁分離された前記第１導電型炭化珪素層（２）や前記第２導電型炭化珪素層（４）に対して、前記第１導電型チャネルのＪＦＥＴと前記第２導電型チャネルのＪＦＥＴを形成していることを特徴とするコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項２】
前記第１導電型チャネルのＪＦＥＴは、
前記第２導電型炭化珪素層（４）内における該第２導電型炭化珪素層（４）の表層部に形成された第１導電型チャネル層（５ａ）と、
前記第１導電型チャネル層（５ａ）の少なくとも一部を挟んで互いに離間して配置され、該第１導電型チャネル層（５ａ）よりも高不純物濃度とされた第１導電型ソース領域（６ａ）および第１導電型ドレイン領域（７ａ）と、
前記第１導電型チャネル層（５ａ）の表層部において、前記第１導電型ソース領域（６ａ）および第１導電型ドレイン領域（７ａ）の間に形成された第２導電型ゲート領域（８ａ）と、
前記第２導電型炭化珪素層（４）の表層部に形成され、該第２導電型炭化珪素層（４）よりも高不純物濃度とされた第２導電型コンタクト領域（９ａ）と、
前記第２導電型ゲート領域（８ａ）に電気的に接続された第１ゲート電極（Ｇ１）と、
前記第１導電型ソース領域（６ａ）に電気的に接続された第１ソース電極（Ｓ１）と、
前記第１導電型ドレイン領域（７ａ）に電気的に接続された第１ドレイン電極（Ｄ１）と、
前記第２導電型コンタクト領域（９ａ）に電気的に接続された第１バックゲート電極（ＧＢ１）とを有して構成され、
前記第２導電型チャネルのＪＦＥＴは、
前記第１導電型炭化珪素層（２）内における該第１導電型炭化珪素層（２）の表層部に形成された第２導電型チャネル層（５ｂ）と、
前記第２導電型チャネル層（５ｂ）の少なくとも一部を挟んで互いに離間して配置され、該第２導電型チャネル層（５ｂ）よりも高不純物濃度とされた第２導電型ソース領域（６ｂ）および第２導電型ドレイン領域（７ｂ）と、
前記第２導電型チャネル層（５ｂ）の表層部において、前記第２導電型ソース領域（６ｂ）および第２導電型ドレイン領域（７ｂ）の間に形成された第１導電型ゲート領域（８ｂ）と、
前記第１導電型炭化珪素層（２）の表層部に形成され、該第１導電型炭化珪素層（２）よりも高不純物濃度とされた第１導電型コンタクト領域（９ｂ）と、
前記第１導電型ゲート領域（８ｂ）に電気的に接続された第２ゲート電極（Ｇ２）と、
前記第２導電型ソース領域（６ｂ）に電気的に接続された第２ソース電極（Ｓ２）と、
前記第２導電型ドレイン領域（７ｂ）に電気的に接続された第２ドレイン電極（Ｄ２）と、
前記第１導電型コンタクト領域（９ｂ）に電気的に接続された第２バックゲート電極（ＧＢ２）とを有して構成されていることを特徴とする請求項１に記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項３】
前記第１ソース電極（Ｓ１）と前記第１バックゲート電極（ＧＢ１）は共通電極とされ、
前記第２ソース電極（Ｓ２）と前記第２バックゲート電極（ＧＢ２）は共通電極とされていることを特徴とする請求項２に記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項４】
前記第１導電型チャネルのＪＦＥＴでは、
前記第１導電型ソース領域（６ａ）と前記第１導電型ドレイン領域（７ａ）がストライプ状に並べられて配置され、前記第１導電型ゲート領域（８ａ）は、前記第１導電型ソース領域（６ａ）と前記第１導電型ドレイン領域（７ａ）が並べられた方向と垂直方向において二つに分割されており、該二つに分割された前記第１導電型ゲート領域（８ａ）に挟まれた前記第１導電型炭化珪素層（４）にチャネル領域が形成され、
前記第２導電型チャネルのＪＦＥＴでは、
前記第２導電型ソース領域（６ｂ）と前記第２導電型ドレイン領域（７ｂ）がストライプ状に並べられて配置され、前記第２導電型ゲート領域（８ｂ）は、前記第２導電型ソース領域（６ｂ）と前記第２導電型ドレイン領域（７ｂ）が並べられた方向と垂直方向において二つに分割されており、該二つに分割された前記第２導電型ゲート領域（８ｂ）に挟まれた前記第２導電型炭化珪素層（２）にチャネル領域が形成されるように構成されていることを特徴とする請求項２または３に記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項５】
前記第１導電型チャネルのＪＦＥＴは、
前記第１導電型炭化珪素層（２）内における該第１導電型炭化珪素層（２）の表層部に、互いに離間して配置された二つの第２導電型ゲート領域（８ａ）と、
前記第１導電型炭化珪素層（２）内における該第１導電型炭化珪素層（２）の表層部において、前記二つの第２導電型ゲート領域（８ａ）の間に配置され、前記第１導電型炭化珪素層（２）よりも高不純物濃度とされた第１導電型ソース領域（６ａ）と、
前記第１導電型炭化珪素層（２）内における該第１導電型炭化珪素層（２）の表層部において、前記二つの第２導電型ゲート領域（８ａ）のうちの一方を挟んで前記第１導電型ソース領域（６ａ）と反対側に配置され、前記第１導電型炭化珪素層（２）よりも高不純物濃度とされた第１導電型ドレイン領域（７ａ）と、
前記第２導電型ゲート領域（８ａ）に電気的に接続された第１ゲート電極（Ｇ１）と、
前記第１導電型ソース領域（６ａ）に電気的に接続された第１ソース電極（Ｓ１）と、
前記第１導電型ドレイン領域（７ａ）に電気的に接続された第１ドレイン電極（Ｄ１）とを有して構成され、
前記第２導電型チャネルのＪＦＥＴは、
前記第２導電型炭化珪素層（４）内における該第２導電型炭化珪素層（４）の表層部に、互いに離間して配置された二つの第１導電型ゲート領域（８ｂ）と、
前記第２導電型炭化珪素層（４）内における該第２導電型炭化珪素層（４）の表層部において、前記二つの第１導電型ゲート領域（８ｂ）の間に配置され、前記第２導電型炭化珪素層（４）よりも高不純物濃度とされた第２導電型ソース領域（６ｂ）と、
前記第２導電型炭化珪素層（４）内における該第２導電型炭化珪素層（４）の表層部において、前記二つの第１導電型ゲート領域（８ｂ）のうちの一方を挟んで前記第２導電型ソース領域（６ｂ）と反対側に配置され、前記第２導電型炭化珪素層（４）よりも高不純物濃度とされた第２導電型ドレイン領域（７ｂ）と、
前記第１導電型ゲート領域（８ｂ）に電気的に接続された第２ゲート電極（Ｇ２）と、
前記第２導電型ソース領域（６ｂ）に電気的に接続された第２ソース電極（Ｓ２）と、
前記第２導電型ドレイン領域（７ｂ）に電気的に接続された第２ドレイン電極（Ｄ２）とを有して構成されていることを特徴とする請求項１に記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項６】
前記第１導電型チャネルのＪＦＥＴおよび前記第２導電型チャネルのＪＦＥＴは、共にエンハンスメント型とされており、
前記第１導電型チャネルのＪＦＥＴの前記第１導電型ドレイン領域（７ａ）と前記第２導電型チャネルのＪＦＥＴの前記第２導電型ドレイン領域（７ｂ）とが接続され、
前記第１導電型チャネルのＪＦＥＴの前記第２導電型ゲート領域（８ａ）と前記第２導電型チャネルのＪＦＥＴの前記第１導電型ゲート領域（８ｂ）とが接続されていることを特徴とする請求項２ないし５のいずれか１つに記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項７】
前記絶縁分離層（３）は不純物濃度が１×１０11〜１×１０14ｃｍ-3であることを特徴とする請求項１ないし６のいずれか１つに記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項８】
前記絶縁分離層（３）は、前記炭化珪素基板（１）と前記第１導電型炭化珪素層（２）の間にも配置されることで前記第１導電型炭化珪素層（２）を囲んだ構造、もしくは、前記炭化珪素基板（１）と前記第２導電型炭化珪素層（４）の間にも配置されることで前記第２導電型炭化珪素層（４）を囲んだ構造とされていることを特徴とする請求項１ないし７のいずれか１つに記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項９】
前記絶縁分離層（３）は、前記炭化珪素基板（１）の一部によって構成されていることを特徴とする請求項１ないし７のいずれか１つに記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置。
【請求項１０】
請求項１ないし８のいずれか１つに記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置の製造方法であって、
前記炭化珪素基板（１）の主表面側に、前記絶縁分離層（３）によって前記第１導電型炭化珪素層（２）と前記第２導電型炭化珪素層（４）とが絶縁された構造を形成する工程として、
前記炭化珪素基板（１）の表面に前記第１導電型炭化珪素層（２）を形成する工程と、
前記第１導電型炭化珪素層（２）のうち前記絶縁分離層（３）および前記第２導電型炭化珪素層（４）の形成予定領域をエッチングしてトレンチを形成する工程と、
前記トレンチ内を含めた前記第２導電型炭化珪素層（２）の表面に絶縁分離層（３）を成膜する工程と、
前記絶縁分離層（３）の表面に前記第２導電型炭化珪素層（４）を形成する工程と、
前記第１導電型炭化珪素層（２）が露出するまで前記第２導電型炭化珪素層（４）および前記絶縁分離層（３）を平坦化することで、前記絶縁分離層（３）によって前記第１導電型炭化珪素層（２）と前記第２導電型炭化珪素層（４）とが絶縁された構造とする工程と、を含んでいることを特徴とするコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置の製造方法。
【請求項１１】
請求項１ないし７および９のいずれか１つに記載のコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置の製造方法であって、
前記炭化珪素基板（１）の主表面側に、前記絶縁分離層（３）によって前記第１導電型炭化珪素層（２）と前記第２導電型炭化珪素層（４）とが絶縁された構造を形成する工程として、
前記炭化珪素基板（１）から前記第１導電型炭化珪素層（２）を形成する領域にトレンチを形成する工程と、
前記トレンチ内を含めて前記炭化珪素基板（１）の主表面に前記第１導電型炭化珪素層（２）を形成したのち、該第１導電型炭化珪素層（２）を平坦化して前記トレンチ内にのみ残す工程と、
前記炭化珪素基板（１）の主表面に第２導電型不純物をイオン注入することで前記第２導電型炭化珪素層（４）を形成すると共に、前記第１導電型炭化珪素層（２）と前記第２導電型炭化珪素層（４）との間に前記炭化珪素基板（１）を部分的に残し、前記絶縁分離層（３）を形成する工程と、を含んでいることを特徴とするコンプリメンタリー接合電界効果トランジスタを備えた炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半絶縁性（Semi-insulating）の炭化珪素（以下、ＳｉＣという）基板を用いてｎチャネルとｐチャネルの接合型電界効果トランジスタ（以下、ＪＦＥＴという）を構成するコンプリメンタリー接合電界効果トランジスタ（以下、ＣＪＦＥＴという）を備えたＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＳｉＣ基板を用いた縦型のＣＪＦＥＴとして、特許文献１、２に開示された構造がある。これらのＣＪＦＥＴでは、ＳｉＣ基板上に形成した不純物層をトレンチエッチングによって分断し、ｎチャネルのＪＦＥＴ形成領域とｐチャネルのＪＦＥＴ形成領域とを分断することで、ｎチャネルのＪＦＥＴとｐチャネルのＪＦＥＴとが絶縁分離されるようにしている。
【０００３】
また、ＳｉＣ基板を用いた縦型のＣＭＯＳとして、特許文献３に示される構造が提案されている。このＣＭＯＳでは、ＰＮ分離を使用することで、ｎチャネルのＭＯＳトランジスタとｐチャネルのＭＯＳトランジスタが絶縁分離されるようにしている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６５０３７８２号明細書
【特許文献２】米国特許出願公開第２００７／００１２９４６号明細書
【特許文献３】米国特許第６３４４６６３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１、２に記載したようにトレンチエッチングによってｎチャネルのＪＦＥＴとｐチャネルのＪＦＥＴとを絶縁分離する場合、エッチングされた箇所をトレンチのまま残しているため、その段差によって製造工程が複雑になるという問題がある。例えば、不純物層をイオン注入などによって形成する際には、段差の為にマスク形成が難しくなるし、配線形成時には、段差が形成された状態で配線をパターニングしなければならないなど、平坦面に配線を形成する場合と比較して、製造が難しくなる。このため、段差がない平坦面に対してデバイスを形成できるような構造が望まれる。
【０００６】
一方、特許文献３に示される構造は、ＰＮ分離にてｎチャネルのＭＯＳトランジスタとｐチャネルのＭＯＳトランジスタとを絶縁分離するものであるため、平坦面にデバイスを形成できるが、高周波で使用される場合にはノイズ伝播の問題が発生するし、高温時のリーク電流発生の問題もある。
【０００７】
また、シリコンデバイスにおいては、ＳＯＩ（Silicon on insulator）基板を用いたトレンチ分離構造のように、シリコン層に対して埋込酸化膜まで繋がるトレンチを形成しておき、このトレンチ内に絶縁膜を埋め込むことで、素子分離する構造がある。しかしながら、ＳｉＣデバイスでは、不純物の活性化工程などの高温プロセスが必要で、酸化膜等の絶縁膜が変形してしまうために使用することができない。
【０００８】
本発明は上記点に鑑みて、平坦面に対してデバイス形成できる絶縁分離構造を有し、かつ、高周波でのノイズ伝播や高温時でのリーク電流の発生を抑制できるＣＪＦＥＴを備えたＳｉＣ半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１ないし７に記載の発明では、半絶縁性であるイントリンシックＳｉＣにて構成されたＳｉＣ基板（１）の主表面側に形成された第２導電型ＳｉＣ層（４）と、ＳｉＣ基板（１）の主表面側に形成された第１導電型ＳｉＣ層（２）と、ＳｉＣ基板（１）の表面から垂直方向に延設され、第１導電型ＳｉＣ層（２）と第２導電型ＳｉＣ層（４）とを絶縁するイントリンシックＳｉＣで構成された絶縁分離層（３）とを有し、絶縁分離層（３）にて絶縁分離された第１導電型ＳｉＣ層（２）や第２導電型ＳｉＣ層（４）に対して第１導電型チャネルのＪＦＥＴや第２導電型チャネルのＪＦＥＴを形成している。
【００１０】
このように、絶縁分離層（３）にて第１導電型ＳｉＣ層（２）や第２導電型ＳｉＣ層（４）を絶縁分離することにより、平坦面に対してデバイス形成を行うことができる。このため、製造工程の簡略化を図ることが可能となる。また、ＰＮ分離ではなく、半絶縁性のイントリンシック層にて構成された絶縁分離層（３）によって絶縁分離構造を構成しているため、絶縁分離層（３）によって高周波ノイズを吸収することによる高周波でのノイズ伝播の抑制を行えると共に、高温時でのリーク電流の発生の抑制を行うことが可能となる。したがって、平坦面に対してデバイス形成できる絶縁分離構造を有し、かつ、高周波でのノイズ伝播や高温時でのリーク電流の発生を抑制できるＣＪＦＥＴを備えたＳｉＣ半導体装置にできる。
【００１１】
例えば、請求項２に記載したように、第１導電型チャネルのＪＦＥＴは、第２導電型ＳｉＣ層（４）内における該第２導電型ＳｉＣ層（４）の表層部に形成された第１導電型チャネル層（５ａ）と、第１導電型チャネル層（５ａ）の少なくとも一部を挟んで互いに離間して配置され、該第１導電型チャネル層（５ａ）よりも高不純物濃度とされた第１導電型ソース領域（６ａ）および第１導電型ドレイン領域（７ａ）と、第１導電型チャネル層（５ａ）の表層部において、第１導電型ソース領域（６ａ）および第１導電型ドレイン領域（７ａ）の間に形成された第２導電型ゲート領域（８ａ）と、第２導電型ＳｉＣ層（４）の表層部に形成され、該第２導電型ＳｉＣ層（４）よりも高不純物濃度とされた第２導電型コンタクト領域（９ａ）と、第２導電型ゲート領域（８ａ）に電気的に接続された第１ゲート電極（Ｇ１）と、第１導電型ソース領域（６ａ）に電気的に接続された第１ソース電極（Ｓ１）と、第１導電型ドレイン領域（７ａ）に電気的に接続された第１ドレイン電極（Ｄ１）と、第２導電型コンタクト領域（９ａ）に電気的に接続された第１バックゲート電極（ＧＢ１）とを有した構成とされる。
【００１２】
また、第２導電型チャネルのＪＦＥＴは、第１導電型ＳｉＣ層（２）内における該第１導電型ＳｉＣ層（２）の表層部に形成された第２導電型チャネル層（５ｂ）と、第２導電型チャネル層（５ｂ）の少なくとも一部を挟んで互いに離間して配置され、該第２導電型チャネル層（５ｂ）よりも高不純物濃度とされた第２導電型ソース領域（６ｂ）および第２導電型ドレイン領域（７ｂ）と、第２導電型チャネル層（５ｂ）の表層部において、第２導電型ソース領域（６ｂ）および第２導電型ドレイン領域（７ｂ）の間に形成された第１導電型ゲート領域（８ｂ）と、第１導電型ＳｉＣ層（２）の表層部に形成され、該第１導電型ＳｉＣ層（２）よりも高不純物濃度とされた第１導電型コンタクト領域（９ｂ）と、第１導電型ゲート領域（８ｂ）に電気的に接続された第２ゲート電極（Ｇ２）と、第２導電型ソース領域（６ｂ）に電気的に接続された第２ソース電極（Ｓ２）と、第２導電型ドレイン領域（７ｂ）に電気的に接続された第２ドレイン電極（Ｄ２）と、第１導電型コンタクト領域（９ｂ）に電気的に接続された第２バックゲート電極（ＧＢ２）とを有した構成とされる。
【００１３】
請求項３に記載の発明では、第１ソース電極（Ｓ１）と第１バックゲート電極（ＧＢ１）は共通電極とされ、第２ソース電極（Ｓ２）と第２バックゲート電極（ＧＢ２）は共通電極とされていることを特徴としている。
【００１４】
このように、第１バックゲート電極（ＧＢ１）を第１ソース電極（Ｓ１）と共通化すると共に、第２バックゲート電極（ＧＢ２）を第２ソース電極（Ｓ２）と共通化することで、第１、第２バックゲート電極（ＧＢ１、ＧＢ２）をソース電位に固定することが可能となる。
【００１５】
請求項４に記載の発明では、第１導電型チャネルのＪＦＥＴでは、第１導電型ソース領域（６ａ）と第１導電型ドレイン領域（７ａ）がストライプ状に並べられて配置され、第１導電型ゲート領域（８ａ）は、第１導電型ソース領域（６ａ）と第１導電型ドレイン領域（７ａ）が並べられた方向と垂直方向において二つに分割されており、該二つに分割された第１導電型ゲート領域（８ａ）に挟まれた第１導電型ＳｉＣ層（４）にチャネル領域を形成する。そして、第２導電型チャネルのＪＦＥＴでは、第２導電型ソース領域（６ｂ）と第２導電型ドレイン領域（７ｂ）がストライプ状に並べられて配置され、第２導電型ゲート領域（８ｂ）は、第２導電型ソース領域（６ｂ）と第２導電型ドレイン領域（７ｂ）が並べられた方向と垂直方向において二つに分割されており、該二つに分割された第２導電型ゲート領域（８ｂ）に挟まれた第２導電型ＳｉＣ層（２）にチャネル領域を形成することを特徴としている。
【００１６】
このように、第２導電型ゲート領域（８ａ）や第１導電型ゲート領域（８ｂ）をソース−ドレインが並べられた方向、つまり電流の流れる方向に対して垂直方向に二つに分割し、二つの第２導電型ゲート領域（８ａ）や二つの第１導電型ゲート領域（８ｂ）から伸びる空乏層と第２導電型ＳｉＣ層（４）や第１導電型ＳｉＣ層（２）から伸びる空乏層によって、チャネル領域が制御されるようにすることもできる。
【００１７】
また、請求項５に記載したように、第１導電型チャネルのＪＦＥＴは、第１導電型ＳｉＣ層（２）内における該第１導電型ＳｉＣ層（２）の表層部に、互いに離間して配置された二つの第２導電型ゲート領域（８ａ）と、第１導電型ＳｉＣ層（２）内における該第１導電型ＳｉＣ層（２）の表層部において、二つの第２導電型ゲート領域（８ａ）の間に配置され、第１導電型ＳｉＣ層（２）よりも高不純物濃度とされた第１導電型ソース領域（６ａ）と、第１導電型ＳｉＣ層（２）内における該第１導電型ＳｉＣ層（２）の表層部において、二つの第２導電型ゲート領域（８ａ）のうちの一方を挟んで第１導電型ソース領域（６ａ）と反対側に配置され、第１導電型ＳｉＣ層（２）よりも高不純物濃度とされた第１導電型ドレイン領域（７ａ）と、第２導電型ゲート領域（８ａ）に電気的に接続された第１ゲート電極（Ｇ１）と、第１導電型ソース領域（６ａ）に電気的に接続された第１ソース電極（Ｓ１）と、第１導電型ドレイン領域（７ａ）に電気的に接続された第１ドレイン電極（Ｄ１）とを有した構成とされても良い。
【００１８】
同様に、第２導電型チャネルのＪＦＥＴは、第２導電型ＳｉＣ層（４）内における該第２導電型ＳｉＣ層（４）の表層部に、互いに離間して配置された二つの第１導電型ゲート領域（８ｂ）と、第２導電型ＳｉＣ層（４）内における該第２導電型ＳｉＣ層（４）の表層部において、二つの第１導電型ゲート領域（８ｂ）の間に配置され、第２導電型ＳｉＣ層（４）よりも高不純物濃度とされた第２導電型ソース領域（６ｂ）と、第２導電型ＳｉＣ層（４）内における該第２導電型ＳｉＣ層（４）の表層部において、二つの第１導電型ゲート領域（８ｂ）のうちの一方を挟んで第２導電型ソース領域（６ｂ）と反対側に配置され、第２導電型ＳｉＣ層（４）よりも高不純物濃度とされた第２導電型ドレイン領域（７ｂ）と、第１導電型ゲート領域（８ｂ）に電気的に接続された第２ゲート電極（Ｇ２）と、第２導電型ソース領域（６ｂ）に電気的に接続された第２ソース電極（Ｓ２）と、第２導電型ドレイン領域（７ｂ）に電気的に接続された第２ドレイン電極（Ｄ２）とを有した構成とされても良い。
【００１９】
以上のようなＳｉＣ半導体装置は、例えば、請求項６に記載したように、第１導電型チャネルのＪＦＥＴおよび第２導電型チャネルのＪＦＥＴを共にエンハンスメント型とし、第１導電型チャネルのＪＦＥＴの第１導電型ドレイン領域（７ａ）と第２導電型チャネルのＪＦＥＴの第２導電型ドレイン領域（７ｂ）とを接続し、第１導電型チャネルのＪＦＥＴの第２導電型ゲート領域（８ａ）と第２導電型チャネルのＪＦＥＴの第１導電型ゲート領域（８ｂ）とを接続した回路構成に適用することができる。
【００２０】
請求項８に記載の発明では、絶縁分離層（３）は、ＳｉＣ基板（１）と第１導電型ＳｉＣ層（２）の間にも配置されることで第１導電型ＳｉＣ層（２）を囲んだ構造、もしくは、ＳｉＣ基板（１）と第２導電型ＳｉＣ層（４）の間にも配置されることで第２導電型ＳｉＣ層（４）を囲んだ構造とされていることを特徴としている。
【００２１】
このように、第２導電型ＳｉＣ層（４）もしくは第１導電型ＳｉＣ層（２）が絶縁分離層（３）によって覆われた構造とすることで、第２導電型ＳｉＣ層（４）と第１導電型ＳｉＣ層（２）との電気的分離をより確実に行うことが可能となる。
【００２２】
また、請求項９に記載したいように、ＳｉＣ基板（１）の一部によって絶縁分離層（３）を構成しても良い。
【００２３】
請求項１０および１１に記載の発明は、請求項１ないし９に記載のコンプリメンタリー接合電界効果トランジスタを備えたＳｉＣ半導体装置の製造方法に関する発明である。
【００２４】
例えば、請求項１０に記載したように、ＳｉＣ基板（１）の主表面側に、絶縁分離層（３）によって第１導電型ＳｉＣ層（２）と第２導電型ＳｉＣ層（４）とが絶縁された構造を形成する工程として、様々な手法を採用することができるが、例えば、請求項８に記載したように、ＳｉＣ基板（１）の表面に第１導電型ＳｉＣ層（２）を形成する工程と、第１導電型ＳｉＣ層（２）のうち絶縁分離層（３）および第２導電型ＳｉＣ層（４）の形成予定領域をエッチングしてトレンチを形成する工程と、トレンチ内を含めた第２導電型ＳｉＣ層（２）の表面に絶縁分離層（３）を成膜する工程と、絶縁分離層（３）の表面に第２導電型ＳｉＣ層（４）を形成する工程と、第１導電型ＳｉＣ層（２）が露出するまで第２導電型ＳｉＣ層（４）および絶縁分離層（３）を平坦化することで、絶縁分離層（３）によって第１導電型ＳｉＣ層（２）と第２導電型ＳｉＣ層（４）とが絶縁された構造とする工程と、を含む工程を採用することができる。
【００２５】
また、請求項１１に記載したように、ＳｉＣ基板（１）から第１導電型ＳｉＣ層（２）を形成する領域にトレンチを形成する工程と、トレンチ内を含めてＳｉＣ基板（１）の主表面に第１導電型ＳｉＣ層（２）を形成したのち、該第１導電型ＳｉＣ層（２）を平坦化してトレンチ内にのみ残す工程と、ＳｉＣ基板（１）の主表面に第２導電型不純物をイオン注入することで第２導電型ＳｉＣ層（４）を形成すると共に、第１導電型ＳｉＣ層（２）と第２導電型ＳｉＣ層（４）との間にＳｉＣ基板（１）を部分的に残し、絶縁分離層（３）を形成する工程と、を含む工程を採用することもできる。
【００２６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図２】図１に示すＣＪＦＥＴを備えたＳｉＣのレイアウト図である。
【図３】図１に示すｎチャネルのＪＦＥＴとｐチャネルのＪＦＥＴとを有するＣＪＦＥＴが適用される回路構成例を示した回路図である。
【図４】図１に示すＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図５】図４に続くＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図６】図５に続くＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図７】図６に続くＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図８】図７に続くＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図９】図８に続くＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図１０】図９に続くＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図１１】図１０に続くＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図１２】図１１に続くＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。
【図１３】本発明の第２実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図１４】本発明の第３実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図１５】本発明の第４実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図１６】本発明の第５実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図１７】本発明の第６実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【図１８】本発明の第７実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２９】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。また、図２は、図１に示すＣＪＦＥＴを備えたＳｉＣのレイアウト図である。以下、これらの図を参照して、ＳｉＣ半導体装置に備えられたＣＪＦＥＴの構造について説明する。なお、図１中、紙面左右方向をｘ方向、紙面上下方向をｙ方向、それらｘ方向およびｙ方向に垂直な奥行き方向をｚ方向として、以下の説明を行う。
【００３０】
図１に示されるＣＪＦＥＴを備えたＳｉＣ半導体装置は、半絶縁性のＳｉＣ基板１を用いて形成されている。半絶縁性とは、ノンドープの半導体材料などにより構成され、半導体材料で構成されているものの絶縁材料に近い抵抗率（もしくは導電率）を有するものを意味する。例えば、本実施形態では、半絶縁性のＳｉＣ基板１として、主表面が（０００１）Ｓｉ面もしくは（０００−１）Ｃ面に対してオフ角を有した４Ｈ−ＳｉＣ等からなるオフ基板であって、抵抗率が１×１０10〜１×１０11Ω・ｃｍ、厚さ（ｘ方向の寸法）５０〜４００μｍ（例えば３５０μｍ）のものを用いている。
【００３１】
ＳｉＣ基板１は、ｎチャネルのＪＦＥＴ形成領域とｐチャネルのＪＦＥＴ形成領域とに分けられており、ｐチャネルのＪＦＥＴ形成領域において、ＳｉＣ基板１の主表面には、ｎ-型ＳｉＣ層２が形成されている。このｎ-型ＳｉＣ層２は、例えばｎ型不純物濃度が１×１０15〜１×１０17ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ（ｘ方向の寸法）１．０〜４．０μｍ（例えば１．０μｍ）とされている。
【００３２】
また、ｎチャネルのＪＦＥＴ形成領域とｐチャネルのＪＦＥＴ形成領域の間において、ＳｉＣ基板１の主表面から垂直方向に延設されると共に、ＳｉＣ基板１の主表面のうちｎチャネルのＪＦＥＴ形成領域の上に形成されるように、ｉ型（イントリンシック）層で構成された絶縁分離層３が形成されている。つまり、ｎ-型ＳｉＣ層２の側壁表面上およびＳｉＣ基板１の主表面のうちｎ-型ＳｉＣ層２が形成されていない部分に絶縁分離層３が形成されている。そして、この絶縁分離層３に囲まれてｐ-型ＳｉＣ層４が形成されている。絶縁分離層３は、半絶縁性であるｉ型ＳｉＣにて構成されており、不純物濃度が１×１０11〜１×１０14ｃｍ-3（例えば１×１０12ｃｍ-3）、厚さ（ｘ方向およびｙ方向の膜厚）０．１〜２．０μｍ（例えば０．５μｍ）とされている。ｐ-型ＳｉＣ層４は、例えばｐ型不純物濃度が１×１０15〜１×１０17ｃｍ-3（例えば２×１０15ｃｍ-3）、厚さがｎ-型層２と絶縁分離層３との膜厚の差分とされている。
【００３３】
ｐ-型ＳｉＣ層４内におけるｐ-型ＳｉＣ層４の表層部には、ｐ-型ＳｉＣ層４の表面から所定深さの位置まで形成されたｎ-型チャネル層５ａが備えられている。このｎ-型チャネル層５ａは、例えばｎ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ（ｙ方向の寸法）０．２〜１．０μｍ（例えば、０．６μｍ）とされている。
【００３４】
また、ｐ-型ＳｉＣ層４内におけるｎ-型チャネル層５ａが形成された領域において、互いに離間するようにｎ+型ソース領域６ａおよびｎ+型ドレイン領域７ａが形成されている。ｎ+型ソース領域６ａおよびｎ+型ドレイン領域７ａは、ｎ-型チャネル層５ａ内で終端していても良いが、本実施形態ではｙ方向においてｎ-型チャネル層５ａよりも深くまで形成され、かつ、ｚ方向においてｎ-型チャネル層５ａよりも長く形成された構造とされている。これらｎ+型ソース領域６ａとｎ+型ドレイン領域７ａは、例えばｎ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ（ｙ方向の寸法）０．１〜１．０μｍ（例えば、０．７μｍ）とされている。
【００３５】
また、ｐ-型ＳｉＣ層４内におけるｎ-型チャネル層５ａが形成された領域のうち、ｎ+型ソース領域６ａおよびｎ+型ドレイン領域７ａの間の位置に、ｐ+型ゲート領域８ａが形成されている。ｐ+型ゲート領域８ａは、ｎ+型ソース領域６ａおよびｎ+型ドレイン領域７ａから離間し、かつ、ｎ-型チャネル層５ａよりも浅く形成されている。ｐ+型ゲート領域８ａは、例えばｐ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば、１×１０19ｃｍ-3）、厚さ（ｙ方向の寸法）０．１〜０．５μｍ（例えば、０．４μｍ）とされている。このｐ+型ゲート領域８ａの下方に位置するｎ-型チャネル層５ａの厚みによってＪＦＥＴのしきい値電圧が決定されることになるため、ｐ+型ゲート領域８ａの深さもしくはｎ-型チャネル層５ａの深さを調整することにより、しきい値電圧が所望値となるようにしている。
【００３６】
さらに、ｐ-型ＳｉＣ層４内におけるｎ-型チャネル層５ａから離間した位置に、ｐ+型コンタクト領域９ａが形成されている。このｐ+型コンタクト領域９ａは、ｐ-型ＳｉＣ層４内の電位を固定するためのものであり、バックゲート領域として機能する。ｐ+型コンタクト領域９ａもｐ+型ゲート領域８ａと同じｐ型不純物濃度および同じ深さとされている。このｐ+型コンタクト領域９ａと、上述したｎ+型ソース領域６ａ、ｎ+型ドレイン領域７ａおよびｐ+型ゲート領域８ａは、ストライプ状に並べられて配置されている。
【００３７】
そして、ｐ-型ＳｉＣ層４の表面には、図示しない層間絶縁膜が例えば０．１〜１．０μｍ（例えば０．２５μｍ）の膜厚のＯＮＯ膜などによって形成されており、この層間絶縁膜に形成されたコンタクトホールを通じて、ｐ+型ゲート領域８ａに第１ゲート電極Ｇ１が接続され、ｎ+型ソース領域６ａに第１ソース電極Ｓ１が接続され、ｎ+型ドレイン領域７ａに第１ドレイン電極Ｄ１が接続され、ｐ+型コンタクト領域９ａに第１バックゲート電極ＧＢ１が接続されている。これら第１ゲート電極Ｇ１、第１ソース電極Ｓ１、第１ドレイン電極Ｄ１および第１バックゲート電極ＧＢ１は、図２に示されるようにそれぞれｚ方向に引き出されており、ｚ方向の先端位置に形成された各パッド部１０ａ〜１３ａを通じて外部との電気的接続が行われている。このような構造により、ｎチャネルのＪＦＥＴが構成されている。
【００３８】
一方、ｎ-型ＳｉＣ層２内におけるｎ-型ＳｉＣ層２の表層部には、ｎ-型ＳｉＣ層２の表面から所定深さの位置まで形成されたｐ-型チャネル層５ｂが備えられている。このｐ-型チャネル層５ｂは、例えばｐ型不純物濃度が１×１０16〜１×１０18ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ（ｙ方向の寸法）０．２〜１．０μｍ（例えば、０．６μｍ）とされている。
【００３９】
また、ｎ-型ＳｉＣ層２内におけるｐ-型チャネル層５ｂが形成された領域において、互いに離間するようにｐ+型ソース領域６ｂおよびｐ+型ドレイン領域７ｂが形成されている。ｐ+型ソース領域６ｂおよびｐ+型ドレイン領域７ｂは、ｐ-型チャネル層５ｂ内で終端していても良いが、本実施形態ではｙ方向においてｐ-型チャネル層５ｂよりも深くまで形成され、かつ、ｚ方向においてｐ-型チャネル層５ｂよりも長く形成された構造とされている。これらｐ+型ソース領域６ｂとｐ+型ドレイン領域７ｂは、例えばｐ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば２×１０19ｃｍ-3）、厚さ（ｙ方向の寸法）０．１〜１．０μｍ（例えば、０．７μｍ）とされている。
【００４０】
また、ｎ-型ＳｉＣ層２内におけるｐ-型チャネル層５ｂが形成された領域のうち、ｐ+型ソース領域６ｂおよびｐ+型ドレイン領域７ｂの間の位置に、ｎ+型ゲート領域８ｂが形成されている。ｎ+型ゲート領域８ｂは、ｐ+型ソース領域６ｂおよびｐ+型ドレイン領域７ｂから離間し、かつ、ｐ-型チャネル層５ｂよりも浅く形成されている。ｎ+型ゲート領域８ｂは、例えばｎ型不純物濃度が１×１０18〜１×１０20ｃｍ-3（例えば、１×１０19ｃｍ-3）、厚さ（ｙ方向の寸法）０．１〜０．５μｍ（例えば、０．４μｍ）とされている。このｎ+型ゲート領域８ｂの下方に位置するｐ-型チャネル層５ｂの厚みによってＪＦＥＴのしきい値電圧が決定されることになるため、ｎ+型ゲート領域８ｂの深さもしくはｐ-型チャネル層５ｂの深さを調整することにより、しきい値電圧が所望値となるようにしている。
【００４１】
さらに、ｎ-型ＳｉＣ層２内におけるｐ-型チャネル層５ｂから離間した位置に、ｎ+型コンタクト領域９ｂが形成されている。このｎ+型コンタクト領域９ｂは、ｎ-型ＳｉＣ層２内の電位を固定するためのものであり、バックゲート領域として機能する。ｎ+型コンタクト領域９ｂもｎ+型ゲート領域８ｂと同じｎ型不純物濃度および同じ深さとされている。このｎ+型コンタクト領域９ｂと、上述したｐ+型ソース領域６ｂ、ｐ+型ドレイン領域７ｂおよびｎ+型ゲート領域８ｂは、ストライプ状に並べられて配置されている。
【００４２】
そして、ｎ-型ＳｉＣ層２の表面には、図示しない層間絶縁膜が形成されており、この層間絶縁膜に形成されたコンタクトホールを通じて、ｎ+型ゲート領域８ｂにゲート電極Ｇ２が形成され、ｐ+型ソース領域６ｂに第２ソース電極Ｓ２が接続され、ｐ+型ドレイン領域７ｂに第２ドレイン電極Ｄ２が接続され、ｎ+型コンタクト領域９ｂに第２バックゲート電極ＧＢ２が接続されている。これら第２ゲート電極Ｇ２、第２ソース電極Ｓ２、第２ドレイン電極Ｄ２および第２バックゲート電極ＧＢ２は、図２に示されるようにそれぞれｚ方向に引き出されており、ｚ方向の先端位置に形成されたパッド部１０ｂ〜１３ｂを通じて外部との電気的接続が行われている。このような構造により、ｐチャネルのＪＦＥＴが構成されている。
【００４３】
このように構成されたｎチャネルのＪＦＥＴとｐチャネルのＪＦＥＴとを有するＣＪＦＥＴは、例えば、図３に示すような回路に適用される。
【００４４】
このＣＪＦＥＴの回路では、ｎチャネルのＪＦＥＴの第１ソース電極Ｓ１および第１バックゲート電極ＧＢ１がグランド接続されている。また、ｎチャネルのＪＦＥＴの第１ドレイン電極Ｄ１およびｐチャネルのＪＦＥＴの第２ドレイン電極Ｄ２が接続され、ｐチャネルのＪＦＥＴの第２ソース電極Ｓ２および第２バックゲート電極ＧＢ２が電源に接続されている。そして、第１、第２ゲート電極Ｇ１、Ｇ２に対して入力電圧となるゲート電圧ＶINが入力されることで、出力電圧ＶOUTが出力されるようになっている。
【００４５】
このような回路では、第１、第２ゲート電極Ｇ１、Ｇ２に対して印加されるゲート電圧ＶINに基づき、ｐ+型ゲート領域８ａおよびｐ-型ＳｉＣ層４からｎ-型チャネル層５ａ内に伸びる空乏層やｎ+型ゲート領域８ｂおよびｎ-型ＳｉＣ層２からｐ-型チャネル層５ｂ内に伸びる空乏層の伸び量が制御される。そして、空乏層が広がって完全にピンチオフされたときにはソース−ドレイン間に電流を流さず、空乏層が縮んでチャネル領域が形成されたときにはソース−ドレイン間に電流を流す。このため、例えば、ｎチャネルのＪＦＥＴとｐチャネルのＪＦＥＴを共にエンハンスメント型で構成しておき、ゲート電圧ＶINの正負を入れ替えることにより、ｎチャネルのＪＦＥＴとｐチャネルのＪＦＥＴのいずれか一方をオンさせ、他方をオフさせることで、出力ＶOUTがハイレベルとローレベルのいずれかとなるように制御することができる。
【００４６】
次に、このように構成されたＣＪＦＥＴを備えたＳｉＣ半導体装置の製造方法について説明する。図４〜図１２は、図１に示すＣＪＦＥＴを備えたＳｉＣ半導体装置の製造工程を示した断面斜視図である。これらの図を参照して、ＳｉＣ半導体装置の製造方法について説明する。
【００４７】
〔図４に示す工程〕
まず、主表面が（０００１）Ｓｉ面もしくは（０００−１）Ｃ面に対してオフ角を有した４Ｈ−ＳｉＣ等からなるオフ基板であって、抵抗率が１×１０10〜１×１０11Ω・ｃｍ、厚さ（ｙ方向の寸法）５０〜４００μｍ（例えば３５０μｍ）とされた半絶縁性のＳｉＣ基板１を用意する。そして、このＳｉＣ基板１の主表面に対して、例えばｎ型不純物濃度が１×１０15〜１×１０17ｃｍ-3（例えば１×１０17ｃｍ-3）、厚さ１．０〜４．０μｍ（例えば１．０μｍ）のｎ-型ＳｉＣ層２をエピタキシャル成長させる。
【００４８】
〔図５に示す工程〕
ｎ-型ＳｉＣ層２の表面に、ＬＴＯ等で構成される図示しないマスクを配置した後、マスクのうち絶縁分離層３およびｐ-型ＳｉＣ層４の形成予定領域を開口させる。そして、ｎ-型ＳｉＣ層２をマスクで覆ったままの状態でエッチングを行い、ｎ-型ＳｉＣ層２をパターニングし、ｐチャネルのＪＦＥＴ形成領域にのみｎ-型ＳｉＣ層２を残し、その他の部分にトレンチを形成する。その後、エッチングの際に用いたマスクを除去する。
【００４９】
〔図６に示す工程〕
トレンチ内を含め、ｎ-型ＳｉＣ層２の表面上に、不純物濃度が１×１０11〜１×１０14ｃｍ-3（例えば１×１０12ｃｍ-3）、厚さ（ｙ方向およびｙ方向の膜厚）０．１〜２．０μｍ（例えば０．５μｍ）のｉ型層で構成された絶縁分離層３を形成する。例えば、ホットウォールＣＶＤ法等によって絶縁分離層３を形成している。
【００５０】
〔図７に示す工程〕
絶縁分離層３の表面に、例えばｐ型不純物濃度が１×１０15〜１×１０17ｃｍ-3（例えば２×１０15ｃｍ-3）、厚さが１．０〜４．０μｍ（例えば１．０μｍ）のｐ-型ＳｉＣ層４をホットウォールＣＶＤ法等によって形成する。
【００５１】
〔図８に示す工程〕
基板表面側からｐ-型ＳｉＣ層４および絶縁分離層３を研磨し、ｎ-型ＳｉＣ層２を露出させる。これにより、絶縁分離層３によってｎ-型ＳｉＣ層２とｐ-型ＳｉＣ層４とが絶縁分離された構造が構成される。
【００５２】
〔図９に示す工程〕
基板表面に図示しないマスクを配置した後、マスクのうちｎ-型チャネル層５ａの形成予定領域を開口させる。そして、マスク上からｎ型不純物（例えば窒素）をイオン注入することで、ｎ-型チャネル層５ａを形成する。その後、イオン注入時に用いたマスクを除去する。
【００５３】
〔図１０に示す工程〕
基板表面に図示しないマスクを配置した後、マスクのうちｐ-型チャネル層５ｂの形成予定領域を開口させる。そして、マスク上からｐ型不純物（例えばアルミニウム）をイオン注入することで、ｐ-型チャネル層５ｂを形成する。その後、イオン注入時に用いたマスクを除去する。
【００５４】
〔図１１に示す工程〕
基板表面に図示しないマスクを配置した後、マスクのうちｎ+型ゲート領域８ｂおよびｎ+型コンタクト領域９ｂの形成予定領域を開口させる。そして、マスク上からｎ型不純物（例えば窒素）をイオン注入することで、ｎ+型ゲート領域８ｂおよびｎ+型コンタクト領域９ｂを形成する。その後、マスクを除去したのち、再びマスクを配置し、ｎ+型ソース領域６ａおよびｎ+型ドレイン領域７ａの形成予定領域を開口させる。そして、マスク上からｎ型不純物（例えば窒素）をイオン注入することで、ｎ+型ソース領域６ａおよびｎ+型ドレイン領域７ａを形成する。その後、イオン注入時に用いたマスクを除去する。
【００５５】
〔図１２に示す工程〕
基板表面に図示しないマスクを配置した後、マスクのうちｐ+型ゲート領域８ａおよびｐ+型コンタクト領域９ａの形成予定領域を開口させる。そして、マスク上からｐ型不純物（例えばアルミニウム）をイオン注入することで、ｐ+型ゲート領域８ａおよびｐ+型コンタクト領域９ａを形成する。その後、マスクを除去したのち、再びマスクを配置し、ｐ+型ソース領域６ｂおよびｐ+型ドレイン領域７ｂの形成予定領域を開口させる。そして、マスク上からｐ型不純物（例えばアルミニウム）をイオン注入することで、ｐ+型ソース領域６ｂおよびｐ+型ドレイン領域７ｂを形成する。その後、イオン注入時に用いたマスクを除去する。
【００５６】
この後の工程については図示していないが、基板表面に図示しないＯＮＯ膜などによって構成される層間絶縁膜を形成したのち、層間絶縁膜をパターニングしてコンタクトホールを形成する。そして、Ｎｉ系金属層、Ｔｉ系金属およびＡｌまたはＡｕなどの金属層の積層膜などを成膜したのち、それをパターニングする。これにより、コンタクトホールを通じて、ｐ+型ゲート領域８ａに接続された第１ゲート電極Ｇ１、ｎ+型ソース領域６ａに接続された第１ソース電極Ｓ１、ｎ+型ドレイン領域７ａに接続された第１ドレイン電極Ｄ１、ｐ+型コンタクト領域９ａに接続された第１バックゲート電極ＧＢ１が形成される。また、ｎ+型ゲート領域８ｂに接続された第２ゲート電極Ｇ２、ｐ+型ソース領域６ｂに接続された第２ソース電極Ｓ２、ｐ+型ドレイン領域７ｂに接続された第２ドレイン電極Ｄ２、ｎ+型コンタクト領域９ｂに接続された第２バックゲート電極ＧＢ２が形成される。
このようにして、図１に示すＣＪＦＥＴを備えたＳｉＣ半導体装置が完成する。
【００５７】
以上説明したＣＪＦＥＴを備えたＳｉＣ半導体装置では、平坦面に対してデバイス形成を行うことができる。このため、不純物層を形成する際のイオン注入などを容易に行えるし、層間絶縁膜を形成した後に行うコンタクトホールの焦点ずれの発生の問題も発生しないし、電極形成時のパターニングも容易に行うことが可能となる。したがって、製造工程の簡略化を図ることが可能となる。
【００５８】
また、ＰＮ分離ではなく、半絶縁性のｉ型層にて構成された絶縁分離層３によって絶縁分離構造を構成しているため、絶縁分離層３によって高周波ノイズを吸収することによって高周波でのノイズ伝播の抑制が行えると共に、高温時でのリーク電流の発生の抑制が行える。
【００５９】
したがって、平坦面に対してデバイス形成できる絶縁分離構造を有し、かつ、高周波でのノイズ伝播や高温時でのリーク電流の発生を抑制できるＣＪＦＥＴを備えたＳｉＣ半導体装置にできる。
【００６０】
さらに、本実施形態では、ｐ-型ＳｉＣ層４が絶縁分離層３によって覆われた構造とされているため、ｎ-型ＳｉＣ層４とｐ-型ＳｉＣ層４との電気的分離をより確実に行うことが可能となる。
【００６１】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して第１バックゲート電極ＧＢ１および第１ソース電極Ｓ１の構造と第２バックゲート電極ＧＢ２および第２ソース電極Ｓ２の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６２】
図１３は、本実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。この図に示されるように、本実施形態では、第１バックゲート電極ＧＢ１および第１ソース電極Ｓ１を共通化することで、第１バックゲート電極ＧＢ１を第１ソース電極Ｓ１の電位に固定している。また、第２バックゲート電極ＧＢ２および第２ソース電極Ｓ２を共通化することで、第２バックゲート電極ＧＢ２を第２ソース電極Ｓ２の電位に固定している。
【００６３】
このように、第１バックゲート電極ＧＢ１を第１ソース電極Ｓ１と共通化すると共に、第２バックゲート電極ＧＢ２を第２ソース電極Ｓ２と共通化することで、第１、第２バックゲート電極ＧＢ１、ＧＢ２をソース電位に固定することが可能となる。なお、このような構造のＳｉＣ半導体装置に関しては、第１実施形態に対して電極形成時のパターンを変更するだけで製造することができる。
【００６４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対して絶縁分離層３の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００６５】
図１４は、本実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。この図に示されるように、本実施形態では、ＳｉＣ基板１の表面のうちｐチャネルのＪＦＥＴ形成領域にｎ-型ＳｉＣ層２が形成されているだけでなく、ｎチャネルのＪＦＥＴ形成領域にｐ-型ＳｉＣ層４が直接形成されている。そして、ｐチャネルのＪＦＥＴ形成領域とｎチャネルのＪＦＥＴ形成領域の間がＳｉＣ基板１の垂直方向に延設された絶縁分離層３によって絶縁分離された構造となっている。つまり、本実施形態では、絶縁分離層３は、第１実施形態のようにｐ-型ＳｉＣ層４の側面と底面を囲むように配置されているのではなく、ｐ-型ＳｉＣ層４の側面のみに配置、換言すればｐチャネルのＪＦＥＴ形成領域とｎチャネルのＪＦＥＴ形成領域の間のみを仕切るように配置してある。この絶縁分離層３は、第１実施形態のように別途ＣＶＤ法等によって形成されたものであっても良いが、ＳｉＣ基板１の一部を用いて形成されたものであっても良い。
【００６６】
このように、絶縁分離層３をｐチャネルのＪＦＥＴ形成領域とｎチャネルのＪＦＥＴ形成領域の間のみを仕切るように配置することもできる。
【００６７】
なお、このような構造のＳｉＣ半導体装置では、例えば絶縁分離層３をＳｉＣ基板１の一部によって構成する場合、以下のようにしてｎ-型ＳｉＣ層２とｐ-型ＳｉＣ層４の間に絶縁分離層３が配置される構造を形成することができる。
【００６８】
例えば、ＳｉＣ基板１のうちｎ-型ＳｉＣ層２の形成予定位置にトレンチを形成したのち、トレンチを埋め込むようにｎ-型ＳｉＣ層２をエピタキシャル成長させる。そして、トレンチ内のみにｎ-型ＳｉＣ層２が残るように平坦化工程を行った後、ＳｉＣ基板１のうちのｐ-型ＳｉＣ層４の形成予定位置にｐ型不純物をイオン注入することで、ｐ-型ＳｉＣ層４を形成し、ｎ-型ＳｉＣ層２とｐ-型ＳｉＣ層４の間に絶縁分離層３が配置されるようにする。このようにして、ｎ-型ＳｉＣ層２とｐ-型ＳｉＣ層４の間に絶縁分離層３が配置された構造を形成することができる。
【００６９】
また、上記ではｎ-型ＳｉＣ層２をトレンチ内に形成し、ｐ-型ＳｉＣ層４をイオン注入によって形成したが、ｐ-型ＳｉＣ層４をトレンチ内に形成し、ｎ-型ＳｉＣ層２をイオン注入によって形成しても良いし、これらを共にトレンチ内に形成したり、イオン注入によって形成しても良い。勿論、トレンチ形成工程とイオン注入工程の順番は問わず、いずれが先に行われても良い。
【００７０】
さらに、第１実施形態と同様の製造方法を用いてｎ-型ＳｉＣ層２とｐ-型ＳｉＣ層４の間に絶縁分離層３が配置される構造を形成することもできる。例えば、図６に示す絶縁分離層３の形成工程を終えたのち、絶縁分離層３をエッチバックすることでｎ-型ＳｉＣ層２の側面にのみ絶縁分離層３が残るようにし、その後、ｐ-型ＳｉＣ層４の形成工程および平坦化工程を行うようにする。このようにしても、ｎ-型ＳｉＣ層２とｐ-型ＳｉＣ層４の間に絶縁分離層３が配置される構造を形成できる。
【００７１】
また、ｎ-型ＳｉＣ層２の形成およびｎ-型ＳｉＣ層２のパターニング後に、ｐ-型ＳｉＣ層４の成膜および平坦化工程を行い、その後、絶縁分離層３の形成予定領域をトレンチエッチングしたのち、絶縁分離層３の埋込みおよび平坦化を行うようにしても良い。
【００７２】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第３実施形態に対して第１バックゲート電極ＧＢ１および第１ソース電極Ｓ１の構造と第２バックゲート電極ＧＢ２および第２ソース電極Ｓ２の構造を変更したものであり、その他に関しては第３実施形態と同様であるため、第３実施形態と異なる部分についてのみ説明する。
【００７３】
図１５は、本実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。この図に示されるように、本実施形態でも、第３実施形態の構造のＳｉＣ半導体装置に対して、第２実施形態と同様に、第１バックゲート電極ＧＢ１および第１ソース電極Ｓ１を共通化することで、第１バックゲート電極ＧＢ１を第１ソース電極Ｓ１の電位に固定している。また、第２バックゲート電極ＧＢ２および第２ソース電極Ｓ２を共通化することで、第２バックゲート電極ＧＢ２を第２ソース電極Ｓ２の電位に固定している。
【００７４】
このように、第１バックゲート電極ＧＢ１を第１ソース電極Ｓ１と共通化すると共に、第２バックゲート電極ＧＢ２を第２ソース電極Ｓ２と共通化することで、第１、第２バックゲート電極ＧＢ１、ＧＢ２をソース電位に固定することが可能となる。
【００７５】
なお、このような構造のＳｉＣ半導体装置に関しては、第３実施形態に対して電極形成時のパターンを変更するだけで製造することができる。
【００７６】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態のＳｉＣ半導体装置は、ｐ-型ＳｉＣ層４にｐチャネルのＪＦＥＴを構成すると共に、ｎ-型ＳｉＣ層２にｎチャネルのＪＦＥＴを構成している点、および、ＪＦＥＴの構造が変更している点が第１実施形態に対して異なっている部分であり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００７７】
図１６は、本実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。この図に示されるように、ｎ-型ＳｉＣ層２内におけるｎ-型ＳｉＣ層２の表層部には、二つのｐ+型ゲート領域８ａが互いに離間して配置されている。また、二つのｐ+型ゲート領域８ａの間には、ｐ+型ゲート領域８ａよりも浅いｎ+型ソース領域６ａが形成されており、二つのｐ+型ゲート領域８ａのうちの一方を挟んでｎ+型ソース領域６ａの反対側にはｎ+型ドレイン領域７ａが形成されている。これらｐ+型ゲート領域８ａ、ｎ+型ソース領域６ａおよびｎ+型ドレイン領域７ａは、ストライプ状に並べられて配置されており、それぞれ、第１ゲート電極Ｇ１や第１ソース電極Ｓ１もしくは第１ドレイン電極Ｄ１に電気的に接続されている。
【００７８】
また、ｐ-型ＳｉＣ層４内におけるｐ-型ＳｉＣ層４の表層部には、二つのｎ+型ゲート領域８ｂが互いに離間して配置されている。また、二つのｎ+型ゲート領域８ｂの間には、ｎ+型ゲート領域８ｂよりも浅いｐ+型ソース領域６ｂが形成されており、二つのｎ+型ゲート領域８ｂのうちの一方を挟んでｐ+型ソース領域６ｂの反対側にはｐ+型ドレイン領域７ｂが形成されている。これらｎ+型ゲート領域８ｂ、ｐ+型ソース領域６ｂおよびｐ+型ドレイン領域７ｂは、ストライプ状に並べられて配置されており、それぞれ、第２ゲート電極Ｇ２や第２ソース電極Ｓ２もしくは第２ドレイン電極Ｄ２に電気的に接続されている。
【００７９】
このように構成されたＳｉＣ半導体装置では、ｎ-型ＳｉＣ層２がｎ型チャネル層となってｎチャネルのＪＦＥＴとして機能し、ｐ-型ＳｉＣ層４がｐ型チャネル層となってｐチャネルのＪＦＥＴとして機能する。すなわち、二つの第１ゲート電極Ｇ１や二つの第２ゲート電極Ｇ２に対して印加するゲート電圧を制御することにより、ｐ+型ゲート領域８ａの間におけるｎ-型ＳｉＣ層２内に伸びる空乏層やｎ+型ゲート領域８ｂの間におけるｐ-型ＳｉＣ層４内に伸びる空乏層の伸び量が制御される。そして、空乏層が広がって完全にピンチオフされたときにはソース−ドレイン間に電流を流さず、空乏層が縮んでチャネル領域が形成されたときにはソース−ドレイン間に電流を流す。これにより、例えば、本実施形態のＳｉＣ半導体装置が図３に示したような回路構成で適用された場合に、出力ＶOUTがハイレベルとローレベルのいずれかとなるように制御されるというＣＪＦＥＴの作動を行う。
【００８０】
このように、二つのｐ+型ゲート領域８ａの間におけるｎ-型ＳｉＣ層２をｎチャネルとし、ｎ+型ゲート領域８ｂの間におけるｐ-型ＳｉＣ層４をｐチャネルとするＣＪＦＥＴを構成しても、第１実施形態と同様の効果を得ることができる。
【００８１】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ+型ゲート領域８ａやｎ+型ゲート領域８ｂを二つに分割したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【００８２】
図１７は、本実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。この図に示されるように、ｎチャネルのＪＦＥＴにおいては、ｐ+型ゲート領域８ａをｎ+型ソース領域６ａとｎ+型ドレイン領域７ａの配列方向と垂直方向（ｚ方向）において二つに分割した構造としている。また、ｐチャネルのＪＦＥＴにおいては、ｎ+型ゲート領域８ｂをｐ+型ソース領域６ｂとｐ+型ドレイン領域７ｂの配列方向と垂直方向（ｚ方向）において二つに分割した構造としている。つまり、ｐ+型ゲート領域８ａやｎ+型ゲート領域８ｂを電流が流れる方向と垂直方向に二つに分割してある。そして、二つに分割した各ｐ+型ゲート領域８ａは、共に、第１ゲート電極Ｇ１に電気的に接続され、二つに分割した各ｎ+型ゲート領域８ｂは、共に、第２ゲート電極Ｇ２に電気的に接続されている。
【００８３】
このように構成されるＣＪＦＥＴを備えたＳｉＣ半導体装置も、基本的には第１実施形態と同様の作動を行う。ただし、ｎチャネルのＪＦＥＴにおいては、ｎ-型チャネル層５ａのうち二つに分割されたｐ+型ゲート領域８ａの間に挟まれた部分をチャネル領域として、このチャネル領域が二つに分割されたｐ+型ゲート領域８ａとｐ-型ＳｉＣ層４から伸びる空乏層によって制御されることになる。また、ｐチャネルのＪＦＥＴにおいては、ｐ-型チャネル層５ｂのうち二つに分割されたｎ+型ゲート領域８ｂの間に挟まれた部分をチャネル領域として、このチャネル領域が二つに分割されたｎ+型ゲート領域８ｂとｎ-型ＳｉＣ層２から伸びる空乏層によって制御されることになる。
【００８４】
このように、ｐ+型ゲート領域８ａやｎ+型ゲート領域８ｂを電流の流れる方向に対して垂直方向に二つに分割し、二つのｐ+型ゲート領域８ａや二つのｎ+型ゲート領域８ｂから伸びる空乏層とｐ-型ＳｉＣ層４やｎ-型ＳｉＣ層２から伸びる空乏層によって、チャネル領域が制御されるようにすることもできる。なお、このような構造のＳｉＣ半導体装置に関しては、第１実施形態に対して、ｐ+型ゲート領域８ａやｎ+型ゲート領域８ｂを形成する際に用いるマスクのパターンを変更したり、イオン注入エネルギーを変更するだけで製造することができる。
【００８５】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態のＳｉＣ半導体装置は、第６実施形態に対して第１バックゲート電極ＧＢ１および第１ソース電極Ｓ１の構造と第２バックゲート電極ＧＢ２および第２ソース電極Ｓ２の構造を変更したものであり、その他に関しては第６実施形態と同様であるため、第６実施形態と異なる部分についてのみ説明する。
【００８６】
図１８は、本実施形態にかかるＣＪＦＥＴを備えたＳｉＣ半導体装置の斜視断面図である。この図に示されるように、本実施形態でも、第６実施形態の構造のＳｉＣ半導体装置に対して、第２実施形態と同様に、第１バックゲート電極ＧＢ１および第１ソース電極Ｓ１を共通化することで、第１バックゲート電極ＧＢ１を第１ソース電極Ｓ１の電位に固定している。また、第２バックゲート電極ＧＢ２および第２ソース電極Ｓ２を共通化することで、第２バックゲート電極ＧＢ２を第２ソース電極Ｓ２の電位に固定している。
【００８７】
このように、第１バックゲート電極ＧＢ１を第１ソース電極Ｓ１と共通化すると共に、第２バックゲート電極ＧＢ２を第２ソース電極Ｓ２と共通化することで、第１、第２バックゲート電極ＧＢ１、ＧＢ２をソース電位に固定することが可能となる。なお、このような構造のＳｉＣ半導体装置に関しては、第６実施形態に対して電極形成時のパターンを変更するだけで製造することができる。
【００８８】
（他の実施形態）
上記各実施形態では、ｎ-型ＳｉＣ層２をＳｉＣ基板１の表面に形成しておいた後で、ｐ-型ＳｉＣ層４を形成するという構造について説明した。しかしながら、これらは単なる一例を示したに過ぎず、ｐ-型ＳｉＣ層４をＳｉＣ基板１の表面に形成しておいた後で、ｎ-型ＳｉＣ層２を形成するという構造としても構わない。この場合、例えば、第１実施形態などで説明したｐ-型ＳｉＣ層４が絶縁分離層３によって囲まれた構造は、ｎ-型ＳｉＣ層２が絶縁分離層３によって囲まれた構造に変わることになる。
【００８９】
また、第１実施形態に示すＣＪＦＥＴを備えたＳｉＣ半導体装置の適用される回路構成例として図３に示す回路構成を挙げたが、第１実施形態に限らず、第２〜第７実施形態のＣＪＦＥＴを備えたＳｉＣ半導体装置に対しても適用できる。
【００９０】
なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。
【符号の説明】
【００９１】
１              ＳｉＣ基板
２              ｎ-型ＳｉＣ層
３              絶縁分離層
４              ｐ-型ＳｉＣ層
５ａ            ｎ-型チャネル層
５ｂ            ｐ-型チャネル層
６ａ            ｎ+型ソース領域
６ｂ            ｐ+型ソース領域
７ａ            ｎ+型ドレイン領域
７ｂ            ｐ+型ドレイン領域
８ａ            ｐ+型ゲート領域
８ｂ            ｎ+型ゲート領域
９ａ            ｐ+型コンタクト領域
９ｂ            ｎ+型コンタクト領域
Ｄ１、Ｄ２      第１、第２ドレイン電極
Ｇ１、Ｇ２      第１、第２ゲート電極
ＧＢ１、ＧＢ２  第１、第２バックゲート電極
Ｓ１、Ｓ２      第１、第２ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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