(57)【要約】【課題】２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供すること。【解決手段】位相検出回路は、位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えている。【選択図】        図２
2011166232.tif 000002
【特許請求の範囲】
【請求項１】
位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路
を備えていることを特徴とする位相検出回路。
【請求項２】
前記２つクロック信号の論理和信号を前記ラッチ回路の一方の入力端子に出力する第１の入力回路と、
前記２つのクロック信号の論理積信号を前記ラッチ回路の他方の入力端子に出力する第２の入力回路と、
前記ラッチ回路の前記一方の出力と前記２つのクロック信号とに基づき前記２つのパルス信号をそれぞれ出力する出力回路と
を備えていることを特徴とする請求項１に記載の位相検出回路。
【請求項３】
位相比較を行う基準クロック信号とシステムクロック信号を分周した分周クロック信号との論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備える位相検出回路と、
前記２つのパルス信号の各パルス幅に応じた電流を供給するチャージポンプ回路と、
前記チャージポンプ回路からの電流を制御電圧信号に変換するループフィルタと、
前記制御電圧信号の電位に応じた周波数を有する前記システムクロック信号を発生する電圧制御発振回路と
を備えていることを特徴とするＰＬＬ回路。
【請求項４】
前記位相検出回路は、
前記基準クロック信号と前記システムクロック信号との論理和信号を前記ラッチ回路の一方の入力端子に出力する第１の入力回路と、
前記基準クロック信号と前記システムクロック信号との論理積信号を前記ラッチ回路の他方の入力端子に出力する第２の入力回路と、
前記ラッチ回路の前記一方の出力と前記基準クロック信号および前記システムクロック信号とに基づき前記２つのパルス信号をそれぞれ出力する出力回路と
を備えていることを特徴とする請求項３に記載のＰＬＬ回路。
【請求項５】
基準クロック信号を分周する第１の分周回路と、
システムクロック信号を分周した分周クロック信号を分周する第２の分周回路と、
位相比較を行う前記第１の分周回路の出力と前記第２の分周回路の出力との論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備える位相検出回路と、
前記２つのパルス信号の各パルス幅に応じた電流を供給するチャージポンプ回路と、
前記チャージポンプ回路からの電流を制御電圧信号に変換するループフィルタと、
前記制御電圧信号の電位に応じた周波数を有する前記システムクロック信号を発生する電圧制御発振回路と
を備えていることを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相検出回路およびＰＬＬ回路に関するものである。
【背景技術】
【０００２】
基準クロック信号に同期させたシステムクロック信号を生成するＰＬＬ回路では、位相検出回路が、チャージポンプ回路に与える２つの制御パルス信号（ＵＰ信号、ＤＯＷＮ信号）を、基準クロック信号に対するシステムクロック信号（分周クロック信号）の位相差に基づきそれぞれ生成している。
【０００３】
位相検出回路は、データ入力が電源電圧で、クロック入力が分周クロック信号である第１のフリップフロップ回路と、データ入力が電源電圧で、クロック入力が基準クロック信号である第２のフリップフロップ回路と、第１および第２のフリップフロップ回路のリセット端子に同時に印加するリセット信号を両フリップフロップ回路の各データ出力の論理積が成立したタイミングに基づき発生するＡＮＤ回路とで構成される（例えば、特許文献１、特許文献２）。
【０００４】
これによって、リセット信号の消滅タイミングを終端として、第１のフリップフロップ回路のデータ出力端子からＵＰ信号および第２のフリップフロップ回路のデータ出力端子からＤＯＷＮ信号が出力される。ここでのリセット信号は、論理積が成立したタイミングからＡＮＤ回路内の遅延時間が経過するまでの時間をパルス幅として発生している。
【０００５】
つまり、２つのフリップフロップ回路から出力されるＵＰ信号とＤＯＷＮ信号は、一方が進相側の制御パルス信号となり、進相側のパルス幅は両クロック信号の位相差に対応する時間幅にリセット信号のパルス幅を加えた時間幅を有し、他方が遅相側の制御パルス信号となり、遅相側のパルス幅はリセット信号のパルス幅を有している。
【０００６】
ところで、位相検出回路の位相検出機能としては、生成する２つの制御パルス信号のパルス幅は、進相側では両クロック信号の位相差に応じたパルス幅であることが望ましく、遅相側ではできるだけ狭いパルス幅であることが望ましい。そのためには、リセット信号のパルス幅を短くする必要がある。
【０００７】
しかし、フリップフロップ回路の動作特性上、リセット信号に必要とされる最小のパルス幅があり、それ以上に短くすることはできない。一方、その最小のパルス幅にすると、長時間の使用による閾値変動などにより、出力されるリセット信号が潰れてしまい、２つのフリップフロップ回路をリセットできない場合が起こる。また、ＡＮＤ回路内の遅延時間は、動作条件や環境温度、製造プロセスの影響を受けてバラツキがある。上記した位相検出回路の構成では、ＡＮＤ回路内の遅延時間を、各種のバラツキに耐えて、かつフリップフロップ回路が動作するのに十分なパルス幅が得られるように、ある程度長く設計する必要があり、位相検出回路の機能向上を図ることが困難である。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−５１６９３号公報
【特許文献２】特開２００３−２０９４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、上記に鑑みてなされたものであり、２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本願発明の一態様によれば、位相比較を行う２つのクロック信号の論理和信号と論理積信号とに基づき、進相側と遅相側の２つのパルス信号の生成に用いる一方の出力を、前記位相比較を行う準備動作状態と、前記位相比較を行った回路動作状態とに切り替えて保持するラッチ回路を備えていることを特徴とする位相検出回路が提供される。
【発明の効果】
【００１１】
本発明によれば、２つのクロック信号の位相比較に基づき生成する２つのパルス信号の遅延時間を極力短くすることができ、かつ確実にリセットできる位相検出回路および該位相検出回路を備えたＰＬＬ回路を提供できるという効果を奏する。
【図面の簡単な説明】
【００１２】
【図１】図１は、本発明の第１の実施の形態に係る位相検出回路を備えたＰＬＬ回路のブロック図である。
【図２】図２は、本発明の位相検出回路の回路図である。
【図３】図３は、位相検出回路の動作を説明するタイミングチャートである。
【図４】図４は、位相検出回路の位相検出機能を説明する特性図である。
【図５】図５は、本発明の第２の実施の形態に係る位相検出回路を備えたＰＬＬ回路の構成を示すブロック図である。
【図６】図６は、図２の位相検出回路の位相検出機能とデューティーとの関係を説明する波形図である。
【図７】図７は、図５の位相検出回路の回路図である。
【図８】図８は、図７のデューティー調整回路の動作を説明する波形図である。
【発明を実施するための形態】
【００１３】
以下に添付図面を参照して、本発明の実施の形態に係る位相検出回路およびＰＬＬ回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１４】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る位相検出回路を備えたＰＬＬ回路のブロック図である。図２は、本発明の位相検出回路の回路図である。図３は、位相検出回路の動作を説明するタイミングチャートである。図４は、位相検出回路の位相検出機能を説明する特性図である。
【００１５】
図１のＰＬＬ回路１は、位相検出回路２、チャージポンプ回路３、ループフィルタ４、電圧制御発振器（ＶＣＯ）５、および分周回路６を備えている。
【００１６】
ＰＬＬ回路１の動作を簡単に説明する。以上の構成において、ＶＣＯ５は、ループフィルタ４から入力される制御電圧に応じた周波数のシステムクロック信号Ｆｓｙｓを出力する。このシステムクロック信号Ｆｓｙｓは、分周回路６にて分周され、分周クロック信号ＶＣＬＫとして位相検出回路２に入力さる。位相検出回路２は、分周クロック信号ＶＣＬＫと外部から入力される基準クロック信号ＦＣＬＫとの位相を比較し、その比較結果（位相差）に基づき２つの制御パルス信号（ＵＰ信号、ＤＯＷＮ信号）を発生する。チャージポンプ回路３は、２つの制御パルス信号に基づき、ループフィルタ４が備える容量素子を充電或いは放電させ、ループフィルタ４からＶＣＯ５へ所定の制御電圧を出力させる。以上の動作により、ＶＣＯ５から基準クロック信号ＦＣＬＫに同期した所定周波数のシステムクロック信号Ｆｓｙｓが安定的に出力される。
【００１７】
図２の位相検出回路２は、セット・リセット型のラッチ回路１０と、第１の入力回路を構成するインバータ１１，１２およびＮＡＮＤ回路１３と、第２の入力回路を構成するＮＡＮＤ回路１４と、出力回路を構成するンバータ回路１５およびＡＮＤ回路１６，１７と、バッファ１８，１９とを備えている。
【００１８】
ラッチ回路１０は、互いの一方の入力端子と出力端子とを交差接続したＮＡＮＤ回路１０ａ，１０ｂで構成されている。基準クロック信号ＦＣＬＫはバッファ１８を介して、インバータ１１と、ＮＡＮＤ回路１４の一方の入力端子と、ＡＮＤ回路１７の一方の入力端子とに入力されている。分周クロック信号ＶＣＬＫはバッファ１９を介して、インバータ１２と、ＮＡＮＤ回路１４の他方の入力端子と、ＡＮＤ回路１６の一方の入力端子とに入力されている。
【００１９】
第１の入力回路は、インバータ１１を介して基準クロック信号ＦＣＬＫと、インバータ１２を介して分周クロック信号ＶＣＬＫが、ＮＡＮＤ回路１３に入力され、否定論理積信号としてＮＡＮＤ回路１０ａの他方の入力端子に出力する。すなわち、第１の入力回路はＯＲ回路を構成し、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫの論理和信号を出力する。
【００２０】
第２の入力回路は、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫがＮＡＮＤ回路１４に入力され、否定論理積信号としてＮＡＮＤ回路１０ｂの他方の入力端子に出力する。
【００２１】
出力回路は、ＮＡＮＤ回路１０ｂの出力がインバータ１５を介してＡＮＤ回路１６，１７の各他方の入力端子に入力される。ＡＮＤ回路１６は、インバータ１５の出力と分周クロック信号ＶＣＬＫが入力され、制御パルス信号の一つであるＵＰ信号を出力する。また、ＡＮＤ回路１７は、インバータ１５の出力と基準クロック信号ＦＣＬＫが入力され、もう一つの制御パルス信号であるＤＯＷＮ信号を出力する。
【００２２】
なお、図２では、ＮＡＮＤ回路１０ａの他方の入力端子をラッチ回路１０のセット端子として用い、ＮＡＮＤ回路１０ｂの他方の入力端子をラッチ回路１０のリセット端子として用いている。また、ＮＡＮＤ回路１０ｂの出力は、ラッチ回路１０の出力に対応している。セット・リセットの関係を逆にする場合は、ＮＡＮＤ回路１０ａの出力がラッチ回路１０の出力となる。
【００２３】
次に、図３を参照して、位相検出回路２の動作について説明する。図３では、基準クロックＦＣＬＫの位相が分周クロック信号ＶＣＬＫの位相よりも進んでいる場合（ＦＣＬＫ＞ＶＣＬＫ）と、基準クロックＦＣＬＫの位相が分周クロック信号ＶＣＬＫの位相よりも遅れている場合（ＦＣＬＫ＜ＶＣＬＫ）とにおける動作が示されている。
【００２４】
ＦＣＬＫ＞ＶＣＬＫの場合、基準クロック信号ＦＣＬＫが立ち上がるまでの期間では、分周クロック信号ＶＣＬＫも低レベルであるので、ＮＡＮＤ回路１３の出力は低レベル、ＮＡＮＤ回路１４の出力は高レベルとなる。よって、ラッチ回路１０は初期状態（リセット状態）となり、ラッチ回路１０の出力は低レベルになる。この場合、インバータ１５の出力は高レベルになるが、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫは共に低レベルであるので、ＡＮＤ回路１６，１７の出力は低レベルのままである。
【００２５】
基準クロック信号ＦＣＬＫが立ち上がると、ＮＡＮＤ回路１３の出力が高レベルになる。一方、ＮＡＮＤ回路１４の出力は高レベルを維持するので、ラッチ回路１０の出力は先にラッチした低レベルを維持し、インバータ１５の出力は高レベルのままとなる。したがって、ＡＮＤ回路１７の出力であるＤＯＷＮ信号が立ち上がる。
【００２６】
その後、或る時間を置いて分周クロック信号ＶＣＬＫが立ち上がると、ＮＡＮＤ回路１３の出力は高レベルを維持するが、ＮＡＮＤ回路１４の出力は低レベルになる。よって、ラッチ回路１０の出力は高レベルになる。このとき、図３では、ＮＡＮＤ回路１４の出力が低レベルになるタイミングとＮＡＮＤ回路１０ｂの出力が高レベルになるタイミングとがほぼ同じであるとして示してあるが、回路を伝達する遅延時間があるので、ＮＡＮＤ回路１４の出力が低レベルになったタイミングでは、ＮＡＮＤ回路１０ｂの出力は低レベルで、インバータ１５の出力は高レベルである。したがって、分周クロック信号ＶＣＬＫが立ち上がるタイミングで、ＡＮＤ回路１６の出力であるＵＰ信号が立ち上がる。そして、或る遅延時間後にインバータ１５の出力が低レベルになり、ＤＯＷＮ信号とＵＰ信号とが同時に立ち下がることになる。
【００２７】
つまり、ＦＣＬＫ＞ＶＣＬＫの場合は、ＵＰ信号のパルス幅は、ＮＡＮＤ回路１４〜ＮＡＮＤ回路１０ｂ〜インバータ１５の経路で生ずる「遅延時間」によるものとなる。ＤＯＷＮ信号のパルス幅は、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫとの位相差に相当する時間幅に、上記した「遅延時間」を加算したものになる。
【００２８】
その後、基準クロック信号ＦＣＬＫが立ち下がり、分周クロック信号ＶＣＬＫが立ち下がると、ＮＡＮＤ回路１３の出力が低レベルになる。ラッチ回路１０は、初期状態に戻る。つまり、ラッチ回路１０の出力は低レベルになり、位相検出回路は次の比較動作へ移行する。
【００２９】
また、ＦＣＬＫ＜ＶＣＬＫの場合は、位相関係がＦＣＬＫ＞ＶＣＬＫの場合と逆になる。同様にＵＰ信号とＤＯＷＮ信号とが、ＮＡＮＤ回路１４〜ＮＡＮＤ回路１０ｂ〜インバータ１５の経路で生ずる遅延時間を加算する形で生成される。
【００３０】
以上のように、位相検出回路２は、ラッチ回路を用いた回路構成により、２つのクロック信号の入力からラッチ回路の出力までの遅延時間を加算する形で２つの制御パルス信号（ＵＰ信号、ＤＯＷＮ信号）を生成する。「遅延時間」は、２つのフリップフロップ回路を同時にリセットする信号のパルス幅に対応している。
【００３１】
次に、図４を参照して、位相検出回路２の位相検出機能について説明する。図４では、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫとの位相関係を示している。横軸は、右側がＦＣＬＫ＞ＶＣＬＫの場合の位相差を示し、左側がＦＣＬＫ＜ＶＣＬＫの場合の位相差を示している。縦軸は、上側がＤＯＷＮ信号のパルス幅を示し、下側がＵＰ信号のパルス幅を示している。
【００３２】
ＤＯＷＮ信号のパルス幅は、ＦＣＬＫ＞ＶＣＬＫの場合の位相差に応じて直線２１に沿って変化し、ＵＰ信号のパルス幅は、ＦＣＬＫ＜ＶＣＬＫの場合の位相差に応じて直線２２に沿って変化する。理想的な状態は、直線２１と直線２２が原点を通る連続した直線である。
【００３３】
しかし、位相検出回路２は、遅延時間が直線２１，２２に対するバイアス２３，２４となって現れ、直線２１，２２は不連続となる。この点は、先に説明した２つのフリップフロップ回路を用いた位相検出回路においても同様であり、リセット信号のパルス幅がバイアス２３，２４となって現れる。
【００３４】
本発明の第１の課題は、バイアス２３，２４をできるだけ小さくすること、つまり加算する遅延時間をできるだけ短くすることである。第２の課題は、ＰＬＬ回路のロック状態において、確実にリセットできるようにすることである。本発明の位相検出回路２は、これらの課題を解決できる構成になっている。
【００３５】
すなわち、２つのフリップフロップ回路を用いる位相検出回路でのリセット信号のパルス幅は、２つのフリップフロップの回路動作の制約やリセット信号を発生するＡＮＤ回路のトランジスタ特性などからある程度の幅が必要であり、短くすることが困難であった。それに対し、位相検出回路２での「遅延時間」は、ＮＡＮＤ回路１４〜ＮＡＮＤ回路１０ｂ〜インバータ１５の経路で決まるものであり、容易に、リセット信号のパルス幅よりも短くすることができ、位相検出機能の向上が図れる。その結果、位相検出回路２を用いるＰＬＬ回路１では、ロック状態での周波数安定化が図れ、ロック状態を外れ難くすることがきる。
【００３６】
また、２つのフリップフロップを用いた位相検出回路では、２つのフリップフロップを同時に初期状態にするために、２つのフリップフロップの出力から生成したリセット信号を用いているが、リセット信号のパルス幅が短いと、リセット信号を発生するＡＮＤ回路にて長時間の使用過程で閾値変動等によりパルス幅が潰れる可能性がある。そのため、ＰＬＬ回路のロック状態においては、リセットできない場合が起こる。それに対し、本発明の位相検出回路２では、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫが共に低レベルであるとき、ラッチ回路１０は初期状態になるので、両クロック信号が同相の状態でＰＬＬ回路がロックしている限り、リセット機能を確保できる。
【００３７】
ここで、以上説明した２つの位相比較の動作過程でのラッチ回路１０の動作状態は、次のようになっている。まず、進相側の第１のクロック信号が立ち上がっても、遅相側の第２のクロック信号が立ち上がるまでの期間、ラッチ回路１０は、初期状態（リセット状態）にあり、出力を低レベルにしている。この期間では、一方の制御パルス信号が立ち上がっただけであり、位相差の検出が行われている状態である。そして、第２のクロック信号が立ち上がると、ラッチ回路１０は、ある遅延時間後に出力を高レベルにし、それを第２のクロック信号が立ち下がるまで維持し、その後初期状態に移行する。
【００３８】
要するに、ラッチ回路１０の出力が、低レベルにラッチされている状態は、位相比較を行う「準備動作状態」であると言うことができ、一方、高レベルにラッチされている状態は、位相比較を行った「回路動作状態」であると言うことができる。
【００３９】
そして、以上説明した２つのクロック信号の位相比較における動作過程から、ラッチ回路１０は、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫとの論理和信号と論理積信号と用いて準備動作状態と回路動作状態とになるようにしている。
【００４０】
換言すれば、位相検出回路２は、図２に示す構成に限定されるものではなく、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫとの論理和信号と論理積信号とを用いて準備動作状態と回路動作状態とになるものであればよい。また、第１の入力回路と第２の入力回路も、図２に示す構成に限定されるものではなく、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫとの論理和信号と論理積信号とをラッチ回路１０に供給できる構成であればよい。
【００４１】
以上のように、第１の実施の形態によれば、２つのクロック信号の位相差に基づき生成する２つのパルス信号の各終端を規定する遅延時間は、ラッチ回路の出力の遷移によるものであるから極力短くすることができ、位相検出機能の向上が図れる。その結果、組み込まれるＰＬＬ回路では、ロック状態での周波数安定化が図れ、ロック状態を外れ難くすることがきる。
【００４２】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る位相検知回路を備えたＰＬＬ回路のブロック図である。図６は、図２の位相検出回路の位相検出機能とデューティーとの関係を説明する波形図である。図７は、図５の位相検出回路の回路図である。図８は、図７のデューティー調整回路の動作を説明する波形図である。
【００４３】
第２の実施の形態に係るＰＬＬ回路２６は、図１に示した構成において、位相検出回路２に代えて位相検出回路２７が設けられ、分周回路２８，２９が追加されている。その他の構成は、図１に示した構成と同様である。分周回路２８は、基準クロック信号ＦＣＬＫを分周した分周基準クロック信号ＦＣＬＫｘを位相検出回路２７に与える。分周回路２９は、分周クロック信号ＶＣＬＫを更に分周した再分周クロック信号ＶＣＬＫｘを位相検出回路２７に与える。
【００４４】
図６では、ロック状態近傍において位相検出回路２に入力される基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫとの位相関係が示されている。その中に、位相が１８０度ずれた逆相ロック状態３０が示されている。
【００４５】
位相検出回路２は、基準クロック信号ＦＣＬＫと分周クロック信号ＶＣＬＫとが共に低レベルである場合にラッチ回路１０を初期状態にする方式である。そうすると、図６に示すような逆相ロック状態３０があると、位相検出回路２では、ラッチ回路１０を初期状態にすることができず、ＰＬＬ回路は逆相の状態でロックしてしまう。
【００４６】
そこで、図７の位相検出回路２７は、クロック信号の立ち上がりエッジのタイミングを遅らせ、立ち下がりエッジのタイミングを早める機構を有するデューティー調整回路３２，３３を備えている。基準クロック信号ＦＣＬＫのデューティーをコントロールできる場合は、図１のＰＬＬ回路１において、位相検出回路２に代えて位相検出回路２７を設けることで対処することがきる。一方、基準クロック信号ＦＣＬＫのデューティーをコントロールできない場合は、２つの分周回路２８，２９を追加したＰＬＬ回路２６（図５）に、位相検出回路２７を設けることで対処することがきる。
【００４７】
図７では、分周基準クロック信号ＦＣＬＫｘが入力されるバッファ１８からインバータ１１に至る経路に、デューティー調整回路３２が介挿されている。また、再分周クロック信号ＶＣＬＫｘが入力されるバッファ１９からインバータ１２に至る経路に、デューティー調整回路３３が介挿されている。
【００４８】
デューティー調整回路３２は、最小構成として、直列のインバータ３２ａ，３２ｂを備えている。デューティー調整回路３３も、最小構成として、直列のインバータ３３ａ，３３ｂを備えている。
【００４９】
デューティー調整に用いるインバータ（３２ａ，３２ｂ）（３３ａ，３３ｂ）は、ＣＭＯＳ構成のインバータである。ＣＭＯＳ構成のインバータでは、ＰＭＯＳトランジスタの負荷駆動能力は、ＮＭＯＳトランジスタよりも劣るので、通常、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅の比は、２：１程度で設計し、立ち上がりエッジと立ち下がりエッジのタイミングがほぼ同程度となるようにしている。そして、立ち上がりエッジのタイミングを遅らせたり、立ち下がりエッジのタイミングを早めたりする場合は、ＮＭＯＳトランジスタのチャネル幅を１として、ＰＭＯＳトランジスタのチャネル幅を増減する。本実施の形態のデューティー調整回路３２，３３では、初段のインバータ３２ａ，３３ａのＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅の比は４：１程度で設計し、次段のインバータ３２ｂ，３３ｂのＰＭＯＳトランジスタとＮＭＯＳトランジスタのチャネル幅の比は１：１程度で設計してある。
【００５０】
次に、図８を参照して、デューティー調整回路３２，３３の動作について説明する。図８では、分周基準クロック信号ＦＣＬＫｘと再分周クロック信号ＶＣＬＫｘの、デューティー調整前後の波形が示されている。デューティー調整前の両クロック信号は、互い逆相でロックしている状態にある。
【００５１】
デューティー調整期間３５では、デューティー調整回路３２にてバッファ１８から入力された分周基準クロック信号ＦＣＬＫｘの立ち上がりエッジのタイミングを遅らせ、デューティー調整回路３３にてバッファ１９から入力された再分周クロック信号ＶＣＬＫｘの立ち下がりエッジのタイミングを早める。
【００５２】
また、デューティー調整期間３６では、デューティー調整回路３２にてバッファ１８から入力された分周基準クロック信号ＦＣＬＫｘの立ち下がりエッジのタイミングを早め、デューティー調整回路３３にてバッファ１９から入力された再分周クロック信号ＶＣＬＫｘの立ち下がりエッジのタイミングを遅らせる。
【００５３】
これによって、分周基準クロック信号ＦＣＬＫｘと再分周クロック信号ＶＣＬＫｘが逆相ロック状態にあっても、インバータ１１，１２に入力される際は、共に低レベルとなるタイミングが形成される。したがって、ＮＡＮＤ回路１３からラッチ回路１０に両クロック信号が低レベルになった情報を与え、ラッチ回路１０を初期状態にすることができ、確実に逆相ロック状態になるのを防止することができる。
【００５４】
以上のように、第２の実施の形態によれば、２つのクロック信号の位相が互いに逆相の状態になっても確実にリセットできる位相検出回路が得られる。その結果、組み込んだＰＬＬ回路においては、基準クロック信号とＶＣＯが生成するシステムクロック信号との位相が互いに逆相でロック状態になるのを防止することができる。
【符号の説明】
【００５５】
１，２６  ＰＬＬ回路、２，２７  位相検出回路、３  チャージポンプ回路、４  ループフィルタ、５  電圧制御発振器（ＶＣＯ）、６，２８，２９  分周回路、１０  ラッチ回路、１０ａ，１０ｂ，１３，１４  ＮＡＮＤ回路、１１，１２，１５，３２ａ，３２ｂ，３３ａ，３３ｂ  インバータ、１８，１９  バッファ、３２，３３  デューティー調整回路。
【図１】
2011166232.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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