(57)【要約】【課題】デジタル信号の誤差を低減するとともに、回路規模の増加を抑制する。【解決手段】本発明に係る固体撮像装置１００は、行列に配置され、光を信号電圧に変換する複数の画素回路１１１と、列毎に１つ配置され、対応する列に配置された複数の画素回路１１１により変換された信号電圧をデジタル信号に変換する複数のＡＤ変換部１０２とを備える。各ＡＤ変換部１０２は、信号電圧を第１保持電圧として保持する第１メモリ１１３と、基準電圧を保持する第２メモリ１１４と、第１保持電圧と基準電圧とを比較し、比較結果を示す比較結果信号１４１を生成する比較器１１６と、第１メモリ１１３及び第２メモリ１１４の一方に定電流を供給することにより、第１保持電圧又は基準電圧を変化させる定電流回路１１５と、第１時刻から比較結果信号１４１の論理が反転するまでの時間をデジタル信号として保持するカウンタ保持部１１７とを備える。【選択図】図１
2011029843.tif 000002
【特許請求の範囲】
【請求項１】
固体撮像装置であって、
行列状に配置され、光を信号電圧に変換する複数の画素回路と、
列毎に１つ配置され、対応する列に配置された複数の画素回路により変換された信号電圧をデジタル信号に変換する複数のＡＤ変換部とを備え、
前記各ＡＤ変換部は、
前記信号電圧を第１保持電圧として保持する第１保持部と、
基準電圧を保持する第２保持部と、
前記第１保持電圧と前記基準電圧とを比較し、比較結果を示す比較結果信号を生成する比較器と、
前記第１保持部及び前記第２保持部の一方に定電流を供給することにより、前記第１保持電圧又は前記基準電圧を変化させる定電流回路と、
第１時刻から前記比較結果信号の論理が反転するまでの時間を前記デジタル信号として保持する第３保持部とを備える
固体撮像装置。
【請求項２】
前記定電流回路は、前記第１保持部に定電流を供給することにより、前記第１保持電圧を変化させる
請求項１記載の固体撮像装置。
【請求項３】
前記各画素回路は、さらに、リセット状態においてリセット信号を出力し、
前記第２保持部は、前記リセット信号を前記基準電圧として保持する
請求項１又は２記載の固体撮像装置。
【請求項４】
前記固体撮像装置は、さらに、
前記第１時刻からカウント値のカウントを開始するカウンタ回路を備え、
各列に設けられた複数の前記第３保持部は、対応する列の前記比較結果信号の論理が反転した時刻における、前記カウント値を前記デジタル信号として保持する
請求項１〜３のいずれか１項に記載の固体撮像装置。
【請求項５】
前記固体撮像装置は、さらに、
列毎に設けられた複数の前記定電流回路により出力される前記定電流の特性誤差により生じる前記デジタル信号の誤差を補正する信号処理部を備える
請求項１〜４のいずれか１項に記載の固体撮像装置。
【請求項６】
前記定電流回路は、前記第１時刻と異なる第２時刻から、前記第１保持部及び前記第２保持部の一方に対する前記定電流の供給を開始し、
前記信号処理部は、さらに、前記第１時刻と前記第２時刻とが異なることにより前記デジタル信号に生じるオフセット値を補正する
請求項５記載の固体撮像装置。
【請求項７】
前記信号処理部は、複数の前記デジタル信号を含む撮影画像に対して、前記誤差及び前記オフセット値を補正し、
前記信号処理部は、
前記複数の画素回路が飽和した状態における、複数の前記デジタル信号を含む飽和レベル画像を保持する第１画像メモリと、
前記複数の画素回路に光が入射しない状態における、複数の前記デジタル信号を含む黒レベル画像を保持する第２画像メモリと、
前記撮影画像に含まれる各画素のデジタル信号を、前記飽和レベル画像に含まれる対応する画素のデジタル信号の値が最大値となり、前記黒レベル画像に含まれる対応する画素のデジタル信号の値が最小値となるように補正することにより、当該撮影画像の前記誤差及び前記オフセット値を補正する補正部とを備える
請求項６記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、特に、画素回路により生成されたアナログ信号をデジタル信号に変換する固体撮像装置に関する。
【背景技術】
【０００２】
近年、固体撮像装置における画素数の飛躍的な増加に伴い、固体撮像素子から信号を高速に読み出す要求が高まっている。
【０００３】
しかしながら、画素回路において光電変換の結果得られるアナログ信号を固体撮像装置から外部へ読み出し、固体撮像装置の外部のＡＤ（アナログデジタル）変換器により、このアナログ信号をデジタル信号に変換する構成では、固体撮像装置の内部的な浮遊容量などの原因で読み出し速度の向上に限界がある。
【０００４】
この対策として、画素回路から得られるアナログ信号を固体撮像装置内でデジタル信号に変換する技術が周知となっている（例えば、特許文献１を参照）。この技術は、固体撮像装置の内部的な浮遊容量などの影響を抑えることができるので、信号出力の高速化を達成できる。
【０００５】
図１１は、特許文献１に開示される固体撮像装置５００の主要部分の構成を示すブロック図である。この固体撮像装置５００は、単位画素５１１により出力される信号電圧（画素信号５２０）を、シングルスロープ型のＡＤ変換によってデジタル信号に変換する。
【０００６】
以下、固体撮像装置５００の大まかな動作について説明する。
撮像部５０１に含まれる単位画素５１１は、光電変換によって得られた画素信号５２０を電圧比較部５０３の入力端子の一方に印加する。参照信号生成部５０２は、制御部５０５から与えられるクロック信号ＣＬＫに同期して上昇する階段状のランプ信号ＲＡＭＰを、例えばＤＡ（デジタルアナログ）変換器を用いて生成し、電圧比較部５０３の入力端子の他方に印加する。
【０００７】
カウンタ部５０４は、ランプ信号ＲＡＭＰの上昇開始と同期してクロック信号ＣＬＫをカウントし始める。そして、カウンタ部５０４は、電圧比較部５０３からランプ信号ＲＡＭＰのレベルと単位画素５１１からの信号電圧のレベルとが一致したことを示す比較結果信号５２１が出力された時点で、そのときのカウント値を、単位画素５１１からの信号電圧を表すデジタル信号（カウンタ出力信号５２２）として出力する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−３２３３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の技術によれば、チップの全列回路にわたってランプ信号を掃引しなければならない。これにより、ランプ信号発生器であるＤＡ変換器のそばに配置された電圧比較部と、離れたところに配置された電圧比較部とで、チップレイアウト上の配線抵抗及び寄生容量の影響による遅延が生じる。よって、等しいランプ信号がこれらの電圧比較部に入力されない場合がある。すなわち、単位画素から得られる信号電圧が同じレベルであったとしても、同じカウント値が得られず、デジタル信号に誤差が生じる。
【００１０】
これを改善するには、ランプ信号発生器であるＤＡ変換器の駆動能力を上げる必要があるが、この駆動能力を上げると、回路規模が大きくなるとともに消費電流が増加してしまう。
【００１１】
また、ランプ信号が均一に入力されないことを前提に回路構成することで、上記デジタル信号の誤差を低減できる。具体的には、カウンタを各列に設けたうえで、各カウンタのカウント速度を調整することにより、上記デジタル信号の誤差を低減できる。しかしながら、この場合も、回路規模が大きくなるとともに消費電流が増加してしまう。
【００１２】
この様子を図１２〜図１４を用いて説明する。
図１２に示す時刻ｔ２１からｔ２５の期間で、画素回路は、画素信号のリセットレベルを出力する。また、時刻ｔ２２〜時刻２４の期間で、従来の固体撮像装置は、ランプ信号とカウンタとを同期させて動作させる。このときカウンタはダウンカウントする。また、画素信号のリセットレベルとランプ信号のレベルとが一致した時点（時刻ｔ２３）でカウンタは停止する。
【００１３】
次に時刻ｔ２５からｔ２９の期間で、画素回路は、画素信号のデータレベルを出力する。また、時刻ｔ２７から時刻ｔ２９の期間で、従来の固体撮像装置は、再びランプ信号とカウンタとを同期させて動作させる。また、時刻ｔ２６において、従来の固体撮像装置は、アップ／ダウン切替え信号を切替える。これにより、カウンタはアップカウントし、先に行ったダウンカウントの続きからカウントを開始する。
【００１４】
そして画素信号のデータレベルとランプ信号のレベルとが一致した時点（時刻ｔ２８）でカウンタは停止する。このときのカウント値は、ダウンカウントした値を引いた値になるので、結果的には画素信号のデータレベルからリセットレベルを引いた値、すなわち画素信号のノイズ信号を除去したデータ信号を得ることができる。この動作を行うことは、列毎に相関二重サンプリングを行うのと同意になるため、先のランプ信号が全列回路に均一に入力されなくても、その影響を目立たなくすることが可能になる。
【００１５】
一方、この方法は図１３及び図１４に示すように、各列でカウンタが必要になるため、回路規模が大きくなる。
【００１６】
本発明はこのような事情に鑑みてなされたものであり、デジタル信号の誤差を低減するとともに、回路規模の増加を抑制できる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明に係る固体撮像装置は、行列状に配置され、光を信号電圧に変換する複数の画素回路と、列毎に１つ配置され、対応する列に配置された複数の画素回路により変換された信号電圧をデジタル信号に変換する複数のＡＤ変換部とを備え、前記各ＡＤ変換部は、前記信号電圧を第１保持電圧として保持する第１保持部と、基準電圧を保持する第２保持部と、前記第１保持電圧と前記基準電圧とを比較し、比較結果を示す比較結果信号を生成する比較器と、前記第１保持部及び前記第２保持部の一方に定電流を供給することにより、前記第１保持電圧又は前記基準電圧を変化させる定電流回路と、第１時刻から前記比較結果信号の論理が反転するまでの時間を前記デジタル信号として保持する第３保持部とを備える。
【００１８】
この構成によれば、本発明に係る固体撮像装置は、列毎に定電流回路を設け、当該定電流回路を用いて比較器の入力電圧の一方を変動させることができる。これにより、本発明に係る固体撮像装置は、チップレイアウトに起因する配線抵抗及び寄生容量の影響を受けやすいランプ信号を使わないため、チップレイアウトに依存するランプ信号の遅延により生じるデジタル信号の誤差を低減できる。
【００１９】
さらに、本発明に係る固体撮像装置では、ランプ信号発生源であるデジタルアナログ変換器が不要となるので、回路規模の増加を抑制できるとともに、低消費電力化を実現できる。
【００２０】
また、前記定電流回路は、前記第１保持部に定電流を供給することにより、前記第１保持電圧を変化させてもよい。
【００２１】
また、前記各画素回路は、さらに、リセット状態においてリセット信号を出力し、前記第２保持部は、前記リセット信号を前記基準電圧として保持してもよい。
【００２２】
この構成によれば、本発明に係る固体撮像装置では、列毎に、リセット信号と信号電圧とを比較器により直接に比較しているため、この動作自体で相関二重サンプリング処理を実現できる。よって、本発明に係る固体撮像装置は、従来の技術のように、列毎のカウンタ回路を２回動作させる必要がないので回路規模を縮小できる。このように、本発明に係る固体撮像装置は、リセット信号と信号電圧との双方をデジタル信号化した後で、デジタル化したリセット信号と信号電圧との差分をとる必要がなく、一度の比較動作で相関二重サンプリングを行える。よって、本発明に係る固体撮像装置は、高速にかつ簡単な回路で画素のノイズ成分を除去したデジタル信号を出力することができる。
【００２３】
また、前記固体撮像装置は、さらに、前記第１時刻からカウント値のカウントを開始するカウンタ回路を備え、各列に設けられた複数の前記第３保持部は、対応する列の前記比較結果信号の論理が反転した時刻における、前記カウント値を前記デジタル信号として保持してもよい。
【００２４】
この構成によれば、本発明に係る固体撮像装置は、一つのカウンタ回路を全列で共通に用いることができるので、回路規模を縮小できる。
【００２５】
また、前記固体撮像装置は、さらに、列毎に設けられた複数の前記定電流回路により出力される前記定電流の特性誤差により生じる前記デジタル信号の誤差を補正する信号処理部を備えてもよい。
【００２６】
この構成によれば、本発明に係る固体撮像装置は、定電流回路の特性誤差により生じるデジタル信号の誤差を補正できる。さらに、本発明に係る固体撮像装置では、画素回路及びＡＤ変換部等を含む固体撮像素子内に複雑な信号処理回路を搭載する必要がないため、固体撮像素子を先端微細プロセスを採用しなくても製造することができる。
【００２７】
また、前記定電流回路は、前記第１時刻と異なる第２時刻から、前記第１保持部及び前記第２保持部の一方に対する前記定電流の供給を開始し、前記信号処理部は、さらに、前記第１時刻と前記第２時刻とが異なることにより前記デジタル信号に生じるオフセット値を補正してもよい。
【００２８】
この構成によれば、複雑な同期設計の手法を用いる必要がないので、ＡＤ変換部の設計自由度を拡大できる。
【００２９】
また、前記信号処理部は、複数の前記デジタル信号を含む撮影画像に対して、前記誤差及び前記オフセット値を補正し、前記信号処理部は、前記複数の画素回路が飽和した状態における、複数の前記デジタル信号を含む飽和レベル画像を保持する第１画像メモリと、前記複数の画素回路に光が入射しない状態における、複数の前記デジタル信号を含む黒レベル画像を保持する第２画像メモリと、前記撮影画像に含まれる各画素のデジタル信号を、前記飽和レベル画像に含まれる対応する画素のデジタル信号の値が最大値となり、前記黒レベル画像に含まれる対応する画素のデジタル信号の値が最小値となるように補正することにより、当該撮影画像の前記誤差及び前記オフセット値を補正する補正部とを備えてもよい。
【００３０】
なお、本発明は、このような固体撮像装置として実現できるだけでなく、固体撮像装置に含まれる特徴的な手段の一部又は全てをステップとする固体撮像装置の制御方法として実現したりできる。
【００３１】
また、本発明は、このような固体撮像装置に含まれるＡＤ変換部であるＡＤ変換器として実現したり、ＡＤ変換器に含まれる特徴的な手段の一部又は全てをステップとするＡＤ変換方法として実現したりできる。
【００３２】
さらに、固体撮像装置の制御方法又はＡＤ変換方法に含まれる特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体及びインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【００３３】
さらに、本発明は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備えるカメラとして実現したりできる。
【発明の効果】
【００３４】
以上より、本発明は、デジタル信号の誤差を低減するとともに、回路規模の増加を抑制できる固体撮像装置を提供できる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態１に係る固体撮像装置のブロック図である。
【図２】本発明の実施の形態１に係る画素回路の構成を示す図である。
【図３】本発明の実施の形態１に係るＡＤ変換部の構成を示す回路図である。
【図４】本発明の実施の形態１に係る固体撮像装置のタイミングチャートである。
【図５】本発明の実施の形態１に係る固体撮像装置のＡＤ変換部の構成を模式的に示す図である。
【図６】本発明の実施の形態１に係る固体撮像装置によるＡＤ変換処理を模式的に示す図である。
【図７】本発明の実施の形態２に係る固体撮像装置のブロック図である。
【図８】本発明の実施の形態２に係る固体撮像装置によるＦＰＮ補正処理を模式的に示す図である。
【図９】本発明の実施の形態２に係る、比較例におけるＦＰＮ補正処理を模式的に示す図である。
【図１０】本発明の実施の形態２に係る固体撮像装置による処理の流れを示すフローチャートである。
【図１１】従来の固体撮像装置のブロック図である。
【図１２】従来の固体撮像装置のタイミングチャートである。
【図１３】従来のＡＤ変換部の構成を模式的に示す図である。
【図１４】従来の固体撮像装置によるＡＤ変換処理を模式的に示す図である。
【発明を実施するための形態】
【００３６】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００３７】
（実施の形態１）
本発明の実施の形態１に係る固体撮像装置１００について、図１〜図６を参照しながら説明する。
【００３８】
本発明の実施の形態１に係る固体撮像装置１００は、列毎に設けられた定電流回路１１５を備え、この定電流回路１１５を用いて比較器１１６の入力端子のうち一方の電圧をスイープさせる。これにより、本発明の実施の形態１に係る固体撮像装置１００は、デジタル信号の誤差を低減するとともに、回路規模の増加を抑制できる。
【００３９】
まず、本発明の実施の形態１に係る固体撮像装置１００の構成を説明する。
図１は、実施の形態１に係る固体撮像装置１００の構成の一例を示すブロック図である。
【００４０】
図１に示す固体撮像装置１００は、受光素子による光電変換の結果であるアナログ信号をＡＤ変換することによりデジタル信号（カウンタ出力信号１４３）を生成し、生成したデジタル信号を出力する。この固体撮像装置１００は、撮像部１０１と、複数のＡＤ変換部１０２と、行走査回路１０３と、列走査回路１０４と、制御部１０５と、外部出力線１０６と、複数の垂直信号線１１２とを備える。
【００４１】
撮像部１０１は、ｎ行×ｍ列の行列状に配置された複数の画素回路１１１（単位画素）を備える。各画素回路１１１は、入射光をアナログの信号電圧（データ信号）に光電変換する。
【００４２】
各垂直信号線１１２は、列毎に設けられ、一列の画素回路１１１に共通に接続される。
各画素回路１１１は、対応する垂直信号線１１２に、リセット状態においてリセット信号Ｖｒｓｔを出力し、データ出力状態において、入射光の光量に応じたデータ信号Ｖｓｉｇを出力する。
【００４３】
行走査回路１０３は、行毎に複数の画素回路１１１を選択する。
各ＡＤ変換部１０２は、列毎に配置され、対応する列に配置された複数の画素回路１１１により変換されたデータ信号Ｖｓｉｇをデジタル信号に変換し、変換したデジタル信号を保持する。また、各ＡＤ変換部１０２は、保持するデジタル信号をカウンタ出力信号１４３として外部出力線１０６へ順次出力する。
【００４４】
列走査回路１０４は、複数のＡＤ変換部１０２から外部出力線１０６へのカウンタ出力信号１４３の出力を制御する。
【００４５】
制御部１０５は、行走査回路１０３と、列走査回路１０４と、ＡＤ変換部１０２とを制御する。また、制御部１０５は、カウンタクロック信号ＣＫを生成する。このカウンタクロック信号ＣＫは、複数ビットの信号であり、制御部１０５が備えるカウンタ回路１１８によりカウントされたカウント値を示す。
【００４６】
次に、画素回路１１１の構成を説明する。図２は、画素回路１１１の回路図である。
図２に示すように、画素回路１１１は、リセットトランジスタ２０１と、フォトダイオード（ＰＤ）２０２と、転送トランジスタ２０３と、フローティングディフュージョン（ＦＤ）２０４と、増幅トランジスタ２０５と、画素選択トランジスタ２０６とを備える。
【００４７】
リセットトランジスタ２０１は、ＦＤ２０４と電源線ＶＤＤとの間に接続されている。このリセットトランジスタ２０１のゲート端子はリセット信号線ＲＳＣＥＬＬに接続されている。
【００４８】
ＰＤ２０２は、受光した光の強度に応じた信号電荷を発生し、当該信号電荷を蓄積する。
【００４９】
転送トランジスタ２０３は、ＰＤ２０２とＦＤ２０４との間に接続されている。この転送トランジスタ２０３のゲート端子は転送信号線ＴＲＡＮＳに接続されている。
【００５０】
ＦＤ２０４は、ＰＤ２０２から転送された信号電荷を蓄積する。このＦＤ２０４は、増幅トランジスタ２０５のゲート端子に接続されている。
【００５１】
増幅トランジスタ２０５は、垂直信号線１１２と電源線ＶＤＤとの間に接続される。
画素選択トランジスタ２０６は、垂直信号線１１２と電源線ＶＤＤとの間に、増幅トランジスタ２０５と直列に接続されている。この画素選択トランジスタ２０６のゲート端子は選択信号線ＳＥＬＥＣＴに接続されている。
【００５２】
以上の構成により、画素回路１１１は、画素選択トランジスタ２０６が選択された時（オン状態の時）、ＦＤ２０４の電位に応じた信号を垂直信号線１１２に出力する。具体的には、画素回路１１１は、リセットトランジスタ２０１がオンされた状態においてリセット信号Ｖｒｓｔを垂直信号線１１２に出力する。また、画素回路１１１は、ＰＤ２０２に蓄積された信号電荷が、転送トランジスタ２０３を介してＦＤ２０４に転送された状態においてデータ信号Ｖｓｉｇを垂直信号線１１２に出力する。
【００５３】
なお、増幅トランジスタ２０５は、垂直信号線１１２に接続された負荷トランジスタ（図示せず）と共にソースフォロア回路２１１を形成する。
【００５４】
再度、図１を参照して、ＡＤ変換部１０２の構成を説明する。
各ＡＤ変換部１０２は、第１メモリ１１３と、第２メモリ１１４と、定電流回路１１５と、比較器１１６と、カウンタ保持部１１７とを備える。
【００５５】
第１メモリ１１３は、本発明の第１保持部に相当し、データ信号Ｖｓｉｇを第１保持電圧として保持する。
【００５６】
第２メモリ１１４は、本発明の第２保持部に相当し、リセット信号Ｖｒｓｔを基準電圧として保持する。
【００５７】
比較器１１６は、第１メモリ１１３に保持される第１保持電圧と、第２メモリ１１４に保持されるリセット信号Ｖｒｓｔ（基準電圧）とを比較し、比較結果を示す比較結果信号１４１を生成する。例えば、比較器１１６は、第１保持電圧がリセット信号Ｖｒｓｔ以上の場合に比較結果信号１４１をハイレベルにし、第１保持電圧がリセット信号Ｖｒｓｔ未満の場合に比較結果信号１４１をローレベルにする。
【００５８】
定電流回路１１５は、第１保持部に定電流を供給することにより、第１保持電圧を変化させる。具体的には、定電流回路１１５は、第１保持部に定電流を供給することにより、第１保持電圧を一定の速さで単調減少させる。
【００５９】
カウンタ保持部１１７は、本発明の第３保持部に相当し、予め定められた時刻（定電流回路１１５による定電流の供給が開始される時刻の前後）から、比較結果信号１４１の論理が反転する（ハイレベルからローレベルに変化する）までの時間をデジタル信号として保持する。また、カウンタ保持部１１７は、保持するデジタル信号をカウンタ出力信号１４３として外部出力線１０６へ出力する。
【００６０】
次に、固体撮像装置１００の動作の概略を説明する。
まず、画素回路１１１は、画素の初期化時に発生するリセット信号Ｖｒｓｔを垂直信号線１１２に出力する。第２メモリ１１４は、このリセット信号Ｖｒｓｔを保持する。
【００６１】
次に、画素回路１１１は、光の強度に応じて発生するデータ信号Ｖｓｉｇを垂直信号線１１２に出力する。第１メモリ１１３は、このデータ信号Ｖｓｉｇを保持する。
【００６２】
定電流回路１１５は、第１メモリ１１３に保持される第１保持電圧（データ信号Ｖｓｉｇ）の電圧レベルを、直線性を保ちながら徐々に降下させる。
【００６３】
このとき、比較器１１６は、第１保持電圧とリセット信号Ｖｒｓｔとを比較し、第１保持電圧とリセット信号Ｖｒｓｔと大小関係が反対になる時点で、比較結果信号１４１の極性を反転する。
【００６４】
カウンタ保持部１１７は、比較結果信号１４１の極性を反転したタイミングで、制御部１０５に含まれるカウンタ回路１１８により生成されたカウンタクロック信号ＣＫをラッチする。このラッチデータは、データ信号のデジタル値として、列走査回路１０４により、順番に外部出力線１０６に読み出される。
【００６５】
また、以上の動作は、同じ画素回路１１１により出力されたリセット信号Ｖｒｓｔとデータ信号Ｖｓｉｇとを電圧比較しているため、相関二重サンプリングしていることと同じである。つまり、固体撮像装置１００は、個々の画素回路１１１が持つノイズデータを削除したデジタル信号を出力できる。
【００６６】
以下、図３〜図６を用いて、ＡＤ変換部１０２の構成及びその動作を詳しく説明する。
図３は、ＡＤ変換部１０２の一部及びその周辺回路の構成を示す回路図である。
【００６７】
図３に示すように、固体撮像装置１００は、さらに、それぞれ列毎に設けられたカラムアンプ２１２及びアンプリセットトランジスタ２１３を備える。カラムアンプ２１２は、垂直信号線１１２の信号を反転増幅することにより、画素信号１４２を生成する。アンプリセットトランジスタ２１３は、カラムアンプ２１２の入力端子と出力端子との間に接続される。このアンプリセットトランジスタ２１３のゲート端子にはアンプリセット信号ＡＭＰＲＳＴが入力される。
【００６８】
各ＡＤ変換部１０２は、さらに、スイッチ１３１〜１３６と、直流カットコンデンサＣ１及びＣ２とを備える。
【００６９】
スイッチ１３１は、比較器１１６の入力端子ＣＭＰＩＮ１と、基準電圧ＶＲＥＦが印加される基準電圧端子との間に接続される。スイッチ１３２は、比較器１１６の入力端子ＣＭＰＩＮ２と、基準電圧ＶＲＥＦが印加される基準電圧端子との間に接続される。これらスイッチ１３１及びスイッチ１３２は、初期化信号ＰＲＥＳＥＴによりオン及びオフが制御される。
【００７０】
スイッチ１３３は、カラムアンプ２１２の出力端子と、ノードＲＳＴＩＮとの間に接続され、リセットレベル印加信号ＲＳＴＳＷによりオン及びオフが制御される。スイッチ１３４は、カラムアンプ２１２の出力端子と、ノードＳＩＧＩＮとの間に接続され、リセットレベル印加信号ＲＳＴＳＷによりオン及びオフが制御される。スイッチ１３５は、カラムアンプ２１２の出力端子と、ノードＳＩＧＩＮとの間に接続され、データレベル印加信号ＳＩＧＳＷによりオン及びオフが制御される。
【００７１】
スイッチ１３６は、定電流回路１１５の出力端子と、ノードＳＩＧＩＮとの間に接続され、ランプ制御信号ＲＡＭＰＳＷによりオン及びオフが制御される。
【００７２】
また、スイッチ１３１〜１３６は、対応する制御信号（初期化信号ＰＲＥＳＥＴ、リセットレベル印加信号ＲＳＴＳＷ、データレベル印加信号ＳＩＧＳＷ及びランプ制御信号ＲＡＭＰＳＷ）がハイレベルの場合にオンし、ローレベルの場合にオフする。
【００７３】
また、制御部１０５は、初期化信号ＰＲＥＳＥＴ、リセットレベル印加信号ＲＳＴＳＷ、データレベル印加信号ＳＩＧＳＷ及びランプ制御信号ＲＡＭＰＳＷを生成し、これらの初期化信号ＰＲＥＳＥＴ、リセットレベル印加信号ＲＳＴＳＷ、データレベル印加信号ＳＩＧＳＷ及びランプ制御信号ＲＡＭＰＳＷを用いて、ＡＤ変換部１０２を制御する。
【００７４】
第１メモリ１１３は、ノードＳＩＧＩＮと、接地電位が印加されている接地電位線との間に接続された容量ＣＤＡＴＡを含む。第２メモリ１１４は、ノードＲＳＴＩＮと、接地電位線との間に接続された容量ＣＲＳＴを含む。
【００７５】
図４は、固体撮像装置１００によるＡＤ変換処理のタイミングチャートである。
まず、時刻ｔ１以前の初期状態では、制御部１０５は、初期化信号ＰＲＥＳＥＴをハイレベルにすることにより、スイッチ１３１及び１３２をオンする。これにより比較器１１６の両入力端子ＣＭＰＩＮ１及びＣＭＰＩＮ２に基準電圧ＶＲＥＦが印加される。
【００７６】
次に、時刻ｔ１から時刻ｔ２の期間において、制御部１０５は、アンプリセット信号ＡＭＰＲＳＴをハイレベルにすることによりカラムアンプ２１２をリセットする。
【００７７】
また、時刻ｔ１から時刻ｔ５の期間において、制御部１０５の制御により、画素回路１１１はリセット信号Ｖｒｓｔを垂直信号線１１２に出力している。これにより、画素信号１４２の電位は、リセット信号Ｖｒｓｔを増幅したリセットレベルになる。
【００７８】
次に、画素信号１４２の電圧が落ち着いた時刻ｔ３から時刻ｔ４の期間において、制御部１０５は、リセットレベル印加信号ＲＳＴＳＷをハイレベルにすることにより、画素回路１１１により出力されたリセット信号Ｖｒｓｔに相当するリセットレベルを第１メモリ１１３と第２メモリ１１４とにそれぞれ保持する。
【００７９】
この時、ノードＲＳＴＩＮ及びノードＳＩＧＩＮの電圧はリセットレベルになる。同時に、比較器１１６の両入力端子ＣＭＰＩＮ１及びＣＭＰＩＮ２の電圧は、直流カットコンデンサＣ１及びＣ２によって、リセットレベルに準じた電圧になる。
【００８０】
具体的には、直流カットコンデンサＣ１及びＣ２と、容量ＣＲＳＴ及びＣＤＡＴＡとの容量値をそれぞれ、ｃ１、ｃ２、ｃｒｓｔ及びｃｄａｔａとすると、入力端子ＣＭＰＩＮ１の電圧はリセットレベル×ｃｒｓｔ／（ｃｒｓｔ＋ｃ１）になり、入力端子ＣＭＰＩＮ２の電圧はリセットレベル×ｃｄａｔａ／（ｃｄａｔａ＋ｃ２）となり、リセットレベルより若干降下する。また、例えば、ｃｒｓｔ＝ｃｄａｔａ、ｃ１＝ｃ２、ｃｒｓｔ＞＞ｃ１、ｃｄａｔａ＞＞ｃ２である。
【００８１】
次に、時刻ｔ５から時刻ｔ９の期間において、制御部１０５の制御により、画素回路１１１はデータ信号Ｖｓｉｇを垂直信号線１１２に出力する。これにより、画素信号１４２の電位は、データ信号Ｖｓｉｇを増幅したデータレベルになる。
【００８２】
また、画素信号１４２の電圧が落ち着いた時刻ｔ６から時刻ｔ７の期間において、制御部１０５は、データレベル印加信号ＳＩＧＳＷをハイレベルにすることにより、画素回路１１１により出力されるデータ信号に相当するデータレベルを第１メモリ１１３に保持する。
【００８３】
この時、ノードＳＩＧＩＮの電圧は、リセットレベルからデータレベルに変化する。また、直流カットコンデンサＣ２を介してノードＳＩＧＩＮと接続されている入力端子ＣＭＰＩＮ２の電圧は、データレベルに準じた電圧になる。具体的には、入力端子ＣＭＰＩＮ２の電圧は、データレベル×ｃｄａｔａ／（ｃｄａｔａ＋ｃ２）となり、データレベルより若干降下する。
【００８４】
次に、時刻ｔ８において、制御部１０５は、ランプ制御信号ＲＡＭＰＳＷをハイレベルにする。これにより、定電流回路１１５は、第１メモリ１１３に蓄えられた電荷（電圧）を引き抜き始める。また、時刻ｔ８において、制御部１０５が備えるカウンタ回路１１８は、アップカウントを開始し、当該アップカウントのカウント値を示すカウンタクロック信号ＣＫを生成する。
【００８５】
次に、時刻ｔ９において、入力端子ＣＭＰＩＮ２の電圧が入力端子ＣＭＰＩＮ１の電圧より低くなる。これにより、比較器１１６は、比較結果信号１４１の極性を反転する（図４の例では正極性から負極性に変更する）。カウンタ保持部１１７は、比較結果信号１４１の極性が反転するタイミングで、カウンタクロック信号ＣＫをラッチする。このラッチデータ（カウンタ出力信号１４３）は、画素回路１１１のリセット信号に相当するリセットレベルと、データ信号に相当するデータレベルとの電圧差に相当する。よって、カウンタ保持部１１７が保持するカウンタ出力信号１４３は、画素回路１１１が持つ画素ノイズを削除したデジタルデータとなる。
【００８６】
図５は、ＡＤ変換部１０２の構成を模式的に示す図である。また、図６は、ＡＤ変換部１０２によるＡＤ変換処理を模式的に示す図である。
【００８７】
ここで、従来の固体撮像装置５００では、チップの全列回路にわたってランプ信号ＲＡＭＰを掃引しなければならないため、参照信号生成部５０２のそばに配置された電圧比較部５０３と、離れたところに配置された電圧比較部５０３とで、チップレイアウト上の配線抵抗及び寄生容量の影響による遅延が生じることにより、等しいランプ信号ＲＡＭＰがこれらの電圧比較部５０３に入力されない場合がある。
【００８８】
例えば、図１４に示すように、参照信号生成部５０２のそばに配置された電圧比較部５０３に入力されるランプ信号５５０と、参照信号生成部５０２から離れたところに配置された電圧比較部５０３に入力されたランプ信号５５１とが異なってしまう。これにより、同じ画素データ５５４を出力すべき場合であっても、カウンタ部５０４がダウンカウントを停止する時刻が時刻ｔ３２と時刻ｔ３３とで異なり、また、カウンタ部５０４がアップカウントを停止する時刻が時刻ｔ３５と時刻ｔ３６とで異なってしまう。結果として、デジタル信号（カウンタ出力信号５２２）の値が異なってしまう。つまり、デジタル信号に誤差が生じる。
【００８９】
一方、本発明の実施の形態１に係る固体撮像装置１００では、図５に示すように、列毎に定電流回路１１５を設け、当該定電流回路１１５を用いて比較器１１６に入力される一方の電圧を変化させる。これにより、本発明の実施の形態１に係る固体撮像装置１００では、配線抵抗及び寄生容量の影響による遅延の影響を受けないので、デジタル信号の誤差を低減できる。
【００９０】
なお、図１３に示すように、各カウンタ部５０４がカウンタ回路を備え、ランプ信号の遅延に相当する分だけ各カウンタ回路のカウント速度を調整することにより、デジタル信号の誤差を低減できる。
【００９１】
例えば、図１４に示すように、ランプ信号５５０が入力される列のカウンタ部５０４がカウント値５５２をカウントし、ランプ信号５５１が入力される列のカウンタ部５０４がカウント値５５３をカウントすることで、ランプ信号ＲＡＭＰが異なる場合でも、画素データ５５４に相当するカウント値５５５を同じにすることができる。
【００９２】
しかしながら、この場合、各カウンタ部５０４がカウンタ回路を備える必要があるので、回路規模が大きくなるとともに、消費電流が増加してしまう。
【００９３】
一方で、本発明の実施の形態１に係る固体撮像装置１００では、ランプ信号を用いないことにより、このランプ信号の遅延の影響を受けないので、制御部１０５が全列で共通に用いるカウンタ回路１１８を備え、各列には、当該カウンタ回路１１８により生成されるカウンタクロック信号ＣＫをラッチするラッチ回路（カウンタ保持部１１７）のみを設ければよい。このように、本発明の実施の形態１に係る固体撮像装置１００は、従来の固体撮像装置５００に比べて、回路規模の増加を抑制できる。
【００９４】
また、従来の固体撮像装置５００では、ローパスフィルタ５０２Ａ（ＬＰＦ）と、デジタルアナログ変換器５０２Ｂ（ＤＡＣ）とを備える参照信号生成部５０２を用いる必要があるが、本発明の実施の形態１に係る固体撮像装置１００では、回路面積の大きいＤＡＣ５０２Ｂを用いる必要がないので、回路面積を縮小できる。
【００９５】
また、ＤＡＣ５０２Ｂの駆動能力を上げることで、上記出力信号のバラツキを低減できるが、この場合も、回路規模が大きくなるとともに、消費電流が増加してしまう。
【００９６】
このように、本発明の実施の形態１に係る固体撮像装置１００は、同じ画素データに対して、出力されるデジタル信号の値が異なることを防止できるとともに、回路規模の増加を抑制できる。
【００９７】
また、図１４に示すように、従来の固体撮像装置５００では、２回カウンタを動作させることにより、リセット信号Ｖｒｓｔとデータ信号Ｖｓｉｇとの電圧差をカウントしている。具体的には、従来の固体撮像装置５００では、リセット信号Ｖｒｓｔを検出するために時刻ｔ３１〜時刻ｔ３４の期間でダウンカウントを行い、データ信号Ｖｓｉｇを検出するために時刻ｔ３４以降にアップカウントを行っている。
【００９８】
一方、図６に示すように、本発明の実施の形態１に係る固体撮像装置１００では、１回のカウント（アップカウント）のみで、リセット信号Ｖｒｓｔとデータ信号Ｖｓｉｇとの電圧差をカウントできる。これにより、本発明の実施の形態１に係る固体撮像装置１００は、高速にＡＤ変換処理を行えるとともに、カウンタ回路の構成を簡略化できる。
【００９９】
（実施の形態２）
本発明の実施の形態２では、上記実施の形態１に係る固体撮像装置１００の構成に加え、さらに、ＦＰＮ（固定パターンノイズ）を除去する信号処理部３１０を備える固体撮像装置３００について説明する。
【０１００】
ここで、一般的に固体撮像装置のカラムＡＤ変換器は、各列に設けられた比較器の特性誤差及びランプ信号のチップレイアウト位置での直線性誤差が原因で、ＦＰＮ（固定パターンノイズ）が発生することが多い。このため固体撮像装置内で可能な限りの補正を行っている。
【０１０１】
例えば、図１３及び図１４に示すように、各列にカウンタ部５０４を設けるとともに、ランプ信号ＲＡＭＰのスイープの開始とカウンタ動作の開始とを同時に行い（同期設計）、単位画素５１１のリセット信号とデータ信号とを２回のカウントにより差し引くことはその代表例である。
【０１０２】
本発明に係る固体撮像装置においても、比較器１１６及び定電流回路１１５の特性誤差で生じるＦＰＮを補正することが好ましい。
【０１０３】
例えば、図６に示すように、定電流回路１１５の定電流ｉの特性誤差により、異なる列の第１保持電圧１５０と第１保持電圧１５１との変化の速度が異なる可能性がある。この場合、同じ画素データを出力する場合であっても、カウンタ保持部１１７がカウンタクロック信号ＣＫをラッチする時刻が時刻ｔ１３と時刻ｔ１４とで異なってしまう。これにより、デジタル信号（カウンタ出力信号１４３）の値がデジタル値１５３とデジタル値１５４とで異なってしまう。
【０１０４】
本発明の実施の形態２に係る固体撮像装置３００では、このＦＰＮの補正を、イメージセンサ３２０（固体撮像素子）内で行うのではなく、イメージセンサ３２０の外部の信号処理部３１０が補正する。
【０１０５】
図７は、本発明の実施の形態２に係る固体撮像装置３００の構成を示すブロック図である。図７に示す固体撮像装置３００は、イメージセンサ３２０と、信号処理部３１０と、制御部３３０とを備える。例えば、イメージセンサ３２０と信号処理部３１０とは個別の半導体集積回路（ＬＳＩ）として形成される。なお、イメージセンサ３２０と信号処理部３１０とを１つの半導体集積回路に形成してもよい。
【０１０６】
イメージセンサ３２０は、上述した実施の形態１に係る固体撮像装置１００である。このイメージセンサ３２０は、被写体等を撮影した撮影画像３２３を生成する。この撮影画像３２３は、全画素分のデジタル信号（カウンタ出力信号１４３）を含む１枚の画像に相当する信号である。なお、撮影画像３２３は、撮像部１０１に含まれる一部の画素のデジタル信号のみを含んでもよい。
【０１０７】
また、イメージセンサ３２０は、撮像部１０１と、行走査回路１０３と、アナログ処理回路３０１と、デジタル処理回路３０２とを備える。ここで、アナログ処理回路３０１及びデジタル処理回路３０２は、図１に示す複数のＡＤ変換部１０２等に相当する。
【０１０８】
信号処理部３１０は、イメージセンサ３２０により出力される撮影画像３２３にＦＰＮ補正処理を行うことにより、ＦＰＮ除去画像３２５を生成する。
【０１０９】
制御部３３０は、イメージセンサ３２０及び信号処理部３１０を制御する。なお、制御部３３０は、イメージセンサ３２０内、又は信号処理部３１０内に含まれてもよい。
【０１１０】
ここで、イメージセンサ３２０では、定電流回路１１５による電流供給の開始と、カウンタ動作の開始とは、必ずしも同時に行う必要はない（非同期設計）。具体的には、図６に示すように、カウンタ回路１１８は、カウント動作を時刻ｔ１１から開始する。その後、定電流回路１１５は、電流供給を時刻ｔ１２から開始する。なお、定電流回路１１５が電流供給を開始した後に、カウンタ回路１１８がカウント動作を開始してもよい。
【０１１１】
図８は、信号処理部３１０によるＦＰＮ補正処理を模式的に示す図である。
定電流回路１１５による電流供給の開始と、カウンタ動作の開始とを非同期で行った場合、図８に示すように、ＡＤ変換部１０２でＡＤ変換される前のアナログ信号と、ＡＤ変換後のデジタル信号との間にオフセットが生じる。
【０１１２】
例えば、図６に示す時刻ｔ１２におけるカウント値１５２と、時刻ｔ１４におけるカウント値１５２との差分が画素データに相当するデジタル値１５３である。一方、カウンタ保持部１１７が保持するカウンタ出力信号１４３は、時刻ｔ１４におけるカウント値１５２である。よって、時刻ｔ１２のカウント値１５２がカウンタ出力信号１４３のオフセット値となる。
【０１１３】
これに対して、信号処理部３１０は、撮影画像３２３（デジタル信号）に対してＦＰＮ補正処理を行うとともに、このオフセット値を補正する処理を行うことにより、リサンプリング画像３２４（ＦＰＮ除去画像３２５）を生成する。
【０１１４】
また、図９は、比較のための図であり、定電流回路１１５による電流供給の開始と、カウンタ動作の開始とを同時に（同期して）行った場合、ＦＰＮ補正処理を模式的に示す図である。図９に示すように、定電流回路１１５による電流供給の開始と、カウンタ動作の開始とを同期して行った場合、ＡＤ変換部１０２でＡＤ変換される前のアナログ信号と、ＡＤ変換後のデジタル信号との間にオフセットは生じない。よって、信号処理部３１０は、撮影画像３２３（デジタル信号）に対してＦＰＮ補正処理のみを行うことにより、リサンプリング画像３２４（ＦＰＮ除去画像３２５）を生成する。
【０１１５】
信号処理部３１０は、明画像メモリ３１１と、暗画像メモリ３１２と、変換係数算出部３１３と、係数変換部３１４と、補正後デジタル値メモリ３１５とを備える。
【０１１６】
明画像メモリ３１１は、本発明の第１画像メモリに相当し、イメージセンサ３２０により出力される飽和レベル画像３２１を保持する。この飽和レベル画像３２１は、各画素回路１１１が飽和した状態における、全画素分のデジタル信号（カウンタ出力信号１４３）を含む１枚の画像に相当する信号である。なお、飽和レベル画像３２１は、撮像部１０１に含まれる一部の画素のデジタル信号のみを含んでもよい。
【０１１７】
暗画像メモリ３１２は、本発明の第２画像メモリに相当し、イメージセンサ３２０により出力される黒レベル画像３２２を保持する。この黒レベル画像３２２は、各画素回路１１１に光が入射しない状態における、全画素分のデジタル信号（カウンタ出力信号１４３）を含む１枚の画像に相当する信号である。なお、黒レベル画像３２２は、撮像部１０１に含まれる一部の画素のデジタル信号のみを含んでもよい。
【０１１８】
変換係数算出部３１３は、明画像メモリ３１１に保持される飽和レベル画像３２１と、暗画像メモリ３１２に保持される黒レベル画像３２２とを用いて、変換係数を算出する。
【０１１９】
係数変換部３１４は、本発明の補正部に相当し、変換係数算出部３１３により算出された変換係数を用いて、撮影画像３２３を係数変換することにより、リサンプリング画像３２４を生成する。
【０１２０】
具体的には、係数変換部３１４は、撮影画像３２３に含まれる各画素のデジタル信号を、飽和レベル画像３２１に含まれる対応する画素のデジタル信号の値が最大値となり、黒レベル画像３２２に含まれる対応する画素のデジタル信号の値が最小値となるように補正する。これにより、係数変換部３１４は、撮影画像３２３にＦＰＮ及びオフセット値を補正したリサンプリング画像３２４を生成する。
【０１２１】
補正後デジタル値メモリ３１５は、リサンプリング画像３２４を保持するとともに、保持するリサンプリング画像３２４をＦＰＮ除去画像３２５として外部に出力する。
【０１２２】
次に、固体撮像装置３００の動作を説明する。
図１０は、固体撮像装置３００による動作の流れを示すフローチャートである。
【０１２３】
まず、イメージセンサ３２０は、画素回路１１１により出力されるデータ信号が飽和するような条件で撮影を行うことにより飽和レベル画像３２１を生成する（Ｓ１０１）。例えば、ストロボ等により強い光をイメージセンサ３２０に照射することにより、イメージセンサ３２０は飽和レベル画像３２１を生成できる。または、ＰＤ２０２が信号電荷を蓄積する露光時間を長くする、又は、追加回路を設けることなどにより、ＦＤ２０４の電圧が飽和時の電圧になるように制御してもよい。また、この飽和レベル画像３２１は、明画像メモリ３１１に保持される。
【０１２４】
次に画素回路１１１によりデータ信号が発生しない条件、すなわち黒を撮影することにより、黒レベル画像３２２を生成する（Ｓ１０２）。例えば、機械シャッタを閉じてイメージセンサ３２０に光が入射しないようすることにより、イメージセンサ３２０は黒レベル画像３２２を生成できる。または、画素回路１１１が、リセット状態の信号をデータ信号として出力するように制御してもよい。また、この黒レベル画像３２２は、暗画像メモリ３１２に保持される。
【０１２５】
なお、これらステップＳ１０１及びＳ１０２の制御は、制御部３３０により行われる。
次に、変換係数算出部３１３は、明画像メモリ３１１に保持される飽和レベル画像３２１と、暗画像メモリ３１２に保持される黒レベル画像３２２とを用いて、変換係数を算出する（Ｓ１０３）。
【０１２６】
具体的には、変換係数算出部３１３は、飽和レベル画像３２１のデジタル値が最大値を示すように、全画素に対応した第１の変換係数を算出する。また、変換係数算出部３１３は、黒レベル画像３２２のデジタル値が最小値を示すように、全画素に対応した第２の変換係数を算出する。なお、中間輝度による中間データ発生領域における変換係数については、簡単化のために、例えば、変換係数算出部３１３は、それぞれの単位画素における第１の変換と第２の変換係数との平均値を算出することにより、単位画素毎の第３の変換係数を算出する。
【０１２７】
次に、イメージセンサ３２０は、被写体等を撮影することにより撮影画像３２３を生成する（Ｓ１０４）。
【０１２８】
次に、係数変換部３１４は、変換係数算出部３１３により算出された変換係数（第１〜第３の変換係数）を用いて、撮影画像３２３に含まれる各画素のデジタル信号を係数変換することにより、ＦＰＮを低減するとともに、オフセットを補正したリサンプリング画像３２４を生成する（Ｓ１０５）。
【０１２９】
次に、補正後デジタル値メモリ３１５は、係数変換部３１４により生成されたリサンプリング画像３２４を保持するとともに、保持するリサンプリング画像３２４をＦＰＮ除去画像３２５として外部に出力する。
【０１３０】
以上により、本発明の実施の形態２に係る固体撮像装置３００は、ＦＰＮを低減するとともに、オフセットを補正したＦＰＮ除去画像３２５を生成できる。
【０１３１】
なお、上記ステップＳ１０１（飽和レベル画像３２１の生成）と、ステップＳ１０２（黒レベル画像３２２の生成）と、ステップＳ１０４（撮影画像３２３の生成）とは、任意の順序で行ってよい。ステップＳ１０３（変換係数の算出）は、ステップＳ１０１及びＳ１０２の後、かつ、ステップＳ１０５の前であれば任意のタイミングで行ってよい。
【０１３２】
また、ステップＳ１０１（飽和レベル画像３２１の生成）、ステップＳ１０２（黒レベル画像３２２の生成）、及びステップＳ１０３（変換係数の算出）は、撮影を行う（撮影画像３２３を生成する）毎に行ってもよいし、当該撮影の前に予め変換係数を算出しておき、当該変換係数を用いて、複数の撮影画像３２３の係数変換を行ってもよい。
【０１３３】
ここで、信号処理部３１０の機能は、典型的には、微細先端プロセスを用いて製造できるＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などのプロセッサがプログラムを実行することにより実現される。
【０１３４】
このように、本発明の実施の形態２に係る固体撮像装置３００では、アナログのイメージセンサ３２０とデジタルのＤＳＰ（信号処理部３１０）とで補間しあいながら、特性向上を図っている。
【０１３５】
また、複雑な信号処理回路をイメージセンサ３２０に搭載する必要がないため、先端微細プロセスでなくてもＡＤＣ回路内蔵のイメージセンサ３２０を製造することができる。
【０１３６】
なお、信号処理部３１０の機能を専用の回路（ハードウェア）で実現してもよい。
また、イメージセンサ３２０に対して複雑な同期設計の手法を用いる必要がないので、イメージセンサ３２０の設計自由度は大幅に広がる。
【０１３７】
さらに、非同期設計を行った場合でも、信号処理部３１０において、定電流回路１１５等の特性誤差の補正と同時に、非同期設計により生じるオフセット値も補正できるので、本発明に係る固体撮像装置３００は、処理量の増加を抑制しつつ、イメージセンサ３２０の設計自由度を拡大できる。
【０１３８】
以上、本発明の実施の形態１及び２に係る固体撮像装置１００及び３００について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１３９】
例えば、上記で用いた数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。さらに、上で示した論理回路の構成は本発明を具体的に説明するために例示するものであり、異なる構成の論理回路により同等の入出力関係を実現することも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０１４０】
例えば、画素回路１１１の構成は、図２に示す構成に限定されない。例えば、画素選択トランジスタ２０６を備えず、電源線ＶＤＤを変更することで、画素を選択する構成であってもよい。また、所謂多画素１セル構成であってもよい。
【０１４１】
また、図３に示す定電流回路１１５及び比較器１１６の構成は一例であり、これ以外の回路構成であってもよい。また、図３では、スイッチ１３１〜１３６が、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタで構成されるアナログスイッチである例を示しているが、スイッチ１３１〜１３６は、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのうち一方のみで構成されてもよい。
【０１４２】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、バイポーラトランジスタ等の他のトランジスタを用いてもよい。
【０１４３】
また、上記固体撮像装置１００及び３００の構成は、本発明を具体的に説明するために例示するためのものであり、本発明に係る固体撮像装置は、上記構成の全てを必ずしも備える必要はない。
【０１４４】
例えば、図３に示す例では、固体撮像装置１００は、カラムアンプ２１２を備えるが、当該カラムアンプ２１２を備えず、垂直信号線１１２がスイッチ１３３〜１３５に接続されていてもよい。
【０１４５】
また、図５に示す例では、固体撮像装置１００が、全列で共通に用いるカウンタ回路１１８を備える例を述べたが、各列のカウンタ保持部１１７がカウンタ回路１１８をそれぞれ備えてもよい。
【０１４６】
また、図６に示す例では、定電流回路１１５による電流供給の開始と、カウンタ動作の開始とを非同期で行う例を述べたが、同期させてもよい。
【０１４７】
また、上記説明では、定電流回路１１５が第１メモリ１１３に保持される第１保持電圧を放電する例を述べたが、充電してもよい。さらに、定電流回路１１５は、第１メモリ１１３に保持される第１保持電圧ではなく、第２メモリ１１４に保持される基準電圧を放電又は充電してもよい。
【０１４８】
また、上記説明では、ＡＤ変換部１０２がリセット信号とデータ信号との差分を算出する所謂相関二重サンプリング処理を行う例を述べたが、相関二重サンプリング処理を行わなくてもよい。つまり、ＡＤ変換部１０２に含まれる比較器１１６は、予め定められた一定の基準電圧とデータ信号とを比較してもよい。この場合、ＡＤ変換部１０２は、第２メモリ１１４を備えず、比較器１１６の入力端子ＣＭＰＩＮ１には、上記基準電圧が印加されればよい。
【０１４９】
また、上記実施の形態１〜２に係る固体撮像装置１００及び３００に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又はすべてを含むように１チップ化されてもよい。
【０１５０】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１５１】
また、本発明の実施の形態１及び２に係る、固体撮像装置１００及び３００の機能の一部又は全てを、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
【０１５２】
さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【０１５３】
また、上記実施の形態１又は２に係る、固体撮像装置１００及び３００、及びその変形例の機能のうち少なくとも一部を組み合わせてもよい。
【０１５４】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０１５５】
本発明は固体撮像装置に適用できる。また、本発明は、固体撮像装置を備える、デジタルスチルカメラ、デジタルビデオカメラ、携帯端末用カメラ、車載用カメラ、街頭カメラ、防犯用カメラ及び医療用カメラなどに適用できる。
【符号の説明】
【０１５６】
１００、３００、５００  固体撮像装置
１０１、５０１  撮像部
１０２  ＡＤ変換部
１０３  行走査回路
１０４  列走査回路
１０５、３３０、５０５  制御部
１０６  外部出力線
１１１  画素回路
１１２  垂直信号線
１１３  第１メモリ
１１４  第２メモリ
１１５  定電流回路
１１６  比較器
１１７  カウンタ保持部
１１８  カウンタ回路
１３１、１３２、１３３、１３４、１３５、１３６  スイッチ
１４１、５２１  比較結果信号
１４２、５２０  画素信号
１４３、５２２  カウンタ出力信号
１５０、１５１  第１保持電圧
１５２、５５２、５５３、５５５  カウント値
１５３、１５４  デジタル値
２０１  リセットトランジスタ
２０２  フォトダイオード（ＰＤ）
２０３  転送トランジスタ
２０４  フローティングディフュージョン（ＦＤ）
２０５  増幅トランジスタ
２０６  画素選択トランジスタ
２１１  ソースフォロア回路
２１２  カラムアンプ
２１３  アンプリセットトランジスタ
３００、５００  固体撮像装置
３０１  アナログ処理回路
３０２  デジタル処理回路
３１０  信号処理部
３１１  明画像メモリ
３１２  暗画像メモリ
３１３  変換係数算出部
３１４  係数変換部
３１５  補正後デジタル値メモリ
３２０  イメージセンサ
３２１  飽和レベル画像
３２２  黒レベル画像
３２３  撮影画像
３２４  リサンプリング画像
３２５  ＦＰＮ除去画像
５０２  参照信号生成部
５０２Ａ  ローパスフィルタ（ＬＰＦ）
５０２Ｂ  デジタルアナログ変換器（ＤＡＣ）
５０３  電圧比較部
５０４  カウンタ部
５１１  単位画素
５５０、５５１  ランプ信号
５５４  画素データ
ＡＭＰＲＳＴ  アンプリセット信号
Ｃ１、Ｃ２  直流カットコンデンサ
ＣＤＡＴＡ、ＣＲＳＴ  容量
ＣＫ  カウンタクロック信号
ＣＬＫ  クロック信号
ＣＭＰＩＮ１、ＣＭＰＩＮ２  入力端子
ＰＲＥＳＥＴ  初期化信号
ＲＡＭＰ  ランプ信号
ＲＡＭＰＳＷ  ランプ制御信号
ＲＳＣＥＬＬ  リセット信号線
ＲＳＴＩＮ、ＳＩＧＩＮ  ノード
ＲＳＴＳＷ  リセットレベル印加信号
ＳＥＬＥＣＴ  選択信号線
ＳＩＧＳＷ  データレベル印加信号
ＴＲＡＮＳ  転送信号線
ＶＤＤ  電源線
ＶＲＥＦ  基準電圧
Ｖｒｓｔ  リセット信号
Ｖｓｉｇ  データ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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