(57)【要約】【課題】信号系の貫通電極を伝送する信号品質の向上と、電源系の貫通電極から供給される電源電位の安定性の両立を図る。【解決手段】半導体装置１０は、複数のコアチップＣＣ０〜ＣＣ７と、コアチップＣＣ０〜ＣＣ７を制御するインターフェースチップＩＦとを備えており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＣＣ０〜ＣＣ７の各々は、半導体基板を貫通する複数の貫通電極ＴＳＶと、貫通電極ＴＳＶとそれぞれ接続される複数のパッドＰ０〜Ｐ３とを備えている。複数の貫通電極ＴＳＶは、電源電位又は接地電位が供給される電源系の貫通電極と、各種信号が供給される信号系の貫通電極を含んでいる。パッドＰ０〜Ｐ３のうち、電源系の貫通電極に接続された少なくともパッドＰ０の表面積は、信号系の貫通電極に接続されたパッドＰ０の表面積よりも大きいので、より大きな寄生容量を確保することができる。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板を貫通する複数の貫通電極と、前記複数の貫通電極と其々接続される複数の配線パッドとを備え、
前記複数の配線パッドのうち、電源電位が供給される配線パッドの表面積は信号が供給される配線パッドの表面積よりも大きいことを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面に形成された素子形成層をさらに備え、
前記素子形成層は、層間絶縁膜と、前記層間絶縁膜を貫通するスルーホール電極を含み、
前記複数の貫通電極は、前記半導体基板及び前記素子形成層を貫通していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電源電位が供給される配線パッドのいずれかと同一の配線層に設けられた信号配線をさらに備え、前記信号配線は、異なる配線層に設けられた配線パッドと平面視にて重なる部分を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１の半導体基板を貫通する複数の第１の貫通電極と、前記複数の第１の貫通電極と其々接続される複数の第１の配線パッドとを備え、前記複数の第１の配線パッドのうち、電源電位が供給される前記第１の配線パッドの表面積は第１の制御信号が供給される前記第１の配線パッドの表面積よりも大きい第１のチップと、
第２の半導体基板を貫通する複数の第２の貫通電極と、前記複数の第２の貫通電極と其々接続される複数の第２の配線パッドとを備え、前記複数の第２の配線パッドの内、前記電源電位が供給される前記第２の配線パッドの表面積は第２の制御信号が供給される前記第２の配線パッドの表面積よりも大きい第２のチップと、を備え、
前記第１のチップ及び前記第２のチップは互いに積層されていることを特徴とする半導体装置。
【請求項５】
前記第１のチップは、前記第１の貫通電極の一端側に接続された第１の裏面バンプと、前記第１の配線パッドの上方に設けられ且つ前記第２の貫通電極の他端側に接続された第１の表面バンプをさらに備え、
前記第２のチップは、前記第２の貫通電極の一端側に接続された第２の裏面バンプと、前記第２の配線パッドの上方に設けられ且つ前記第２の貫通電極の他端側に接続された第２の表面バンプとをさらに備え、
前記第１の裏面バンプと前記第２の表面バンプとが接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２のチップは共にメモリコアを含むことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１のチップはメモリコアを含み、前記第２のチップは前記メモリコアを制御するコントローラを含むことを特徴とする請求項４又は５に記載の半導体装置。
【請求項８】
半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、
前記第１の貫通電極に接続された複数の第１のパッドと、
前記第２の貫通電極に接続された複数の第２のパッドと、を備え、
前記半導体基板に最も近い前記第２のパッドの表面積は、前記半導体基板に最も近い前記第１のパッドの表面積よりも大きいことを特徴とする半導体装置。
【請求項９】
前記半導体基板の表面側に設けられた複数の配線層をさらに備え、
前記複数の第１のパッド及び前記複数の第２のパッドは、前記複数の配線層の各々に設けられており、
前記複数の配線層のうち、前記半導体基板に最も近い第１配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１配線層よりも上層に位置する第２配線層をさらに備え、
前記第２配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第２のパッドの表面積よりも小さいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２配線層内に設けられた信号配線をさらに備え、
前記信号配線は、前記第１配線層内に設けられた前記第１のパッドと平面視にて重なる部分を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２配線層よりも上層に位置する第３配線層をさらに備え、
前記第３配線層内に設けられた前記第１のパッドの表面積は、前記第１配線層に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記半導体基板と前記第１配線層との間に設けられた素子形成層をさらに備え、
前記第１及び第２の貫通電極は、前記半導体基板及び前記素子形成層を構成する層間絶縁膜を貫通して、前記第１及び第２のパッドにそれぞれ直接接続されていることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
異なる配線層内の第１のパッド同士を短絡させる第１のスルーホール電極と、
異なる配線層内の第２のパッド同士を短絡させる第２のスルーホール電極をさらに備え、
前記第２のスルーホール電極の数は前記第１のスルーホール電極の数よりも多いことを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記半導体基板の表面側に設けられ、少なくとも前記第１及び第２のパッド及び前記第１及び第２のスルーホール電極を介して前記第１及び第２の貫通電極の一端に接続された表面バンプと、
前記半導体基板の裏面側に設けられ、前記第１及び第２の貫通電極の他端に接続された裏面バンプとをさらに備え、
前記表面バンプ及び前記面バンプの平面形状が共に円形であり、前記表面バンプの直径は裏面バンプの直径よりも大きいことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１及び第２の貫通電極の各々を取り囲むように設けられ、前記半導体基板と前記第１及び第２の貫通電極とを絶縁分離する絶縁リングをさらに備え、
前記表面バンプの直径は、前記絶縁リングの内径よりも小さいことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１の貫通電極は信号が供給される信号系の貫通電極であり、前記第２の貫通電極は電源電位又は接地電位が供給される電源系の貫通電極であることを特徴とする請求項８乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
複数の第１のチップと、前記複数の第１のチップを制御する第２のチップと、を備え、
少なくとも前記複数の第１のチップの各々は、
半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、
前記半導体基板の表面側に設けられた複数の配線層と、
前記複数の配線層の各々に設けられ、前記第１の貫通電極に接続された複数の第１のパッドと、
前記複数の配線層の各々に設けられ、前記第２の貫通電極に接続された複数の第２のパッドと、を備え、
前記複数の配線層のうち、前記半導体基板に最も近い第１配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする半導体装置。
【請求項１９】
前記複数の第１のチップ及び前記第２のチップは互いに積層されていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記積層方向に隣接する前記第１のチップに設けられた前記第１の貫通電極の少なくとも一部は短絡されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記積層方向に隣接する前記第１のチップに設けられた前記第２の貫通電極は短絡されていることを特徴とする請求項１９又は２０に記載の半導体装置。
【請求項２２】
前記複数の第１のチップの各々はメモリセルアレイを含むことを特徴とする請求項１８乃至２１のいずれか一項に記載の半導体装置。
【請求項２３】
前記第２のチップはプロセッサを含み、前記複数の第１のチップの各々は前記プロセッサのキャッシュメモリを含むことを特徴とする請求項１８乃至２２のいずれか一項に記載の半導体装置。
【請求項２４】
それぞれ対応するメモリセルアレイを有する複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体装置と、
前記半導体記憶装置を制御するコントローラと、を備える情報処理システムであって、
少なくとも前記複数のコアチップの各々は、
半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、
前記半導体基板の表面側に設けられた複数の配線層と、
前記複数の配線層の各々に設けられ、前記第１の貫通電極に接続された複数の第１のパッドと、
前記複数の配線層の各々に設けられ、前記第２の貫通電極に接続された複数の第２のパッドと、を備え、
前記複数の配線層のうち、前記半導体基板に最も近い第１配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びこれを備える情報処理システムに関し、特に、複数の半導体チップの積層構造を有する半導体装置及びこれを備える情報処理システムに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。
【０００３】
しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。
【０００４】
このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体記憶装置を構成する方法が提案されている（特許文献１参照）。この方法によれば、それぞれバックエンド部が集積された複数のコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積され、複数のコアチップに共通なインターフェースチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェースチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体記憶装置を提供することが可能となる。
【０００５】
特許文献１には、コアチップ（ＤＲＡＭチップ）が５層に積層され、その上部にインターフェースチップが積層され、各チップが貫通電極を介して接続された構造が開示されている。また、特許文献２には、チップ積層型半導体装置における貫通電極の構造が詳細に開示されている。特許文献２に記載の半導体装置は、半導体基板を貫通する貫通電極と、貫通電極を取り囲むようにシリコン基板を貫通して設けられたリング状の分離溝とを備えており、貫通電極の一端は、接続電極を介して配線に接続されている。接続電極は、素子形成層の層間絶縁膜を貫通する開口内に電極材料を埋め込むことにより形成され、配線はこの接続電極を介して貫通電極に接続されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−１５７２６６号公報
【特許文献２】特開２００８−２５１９６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献２において、貫通電極は半導体基板を貫通しており、半導体基板（接地電位）と貫通電極（信号、電源）の間には寄生容量が発生している。寄生容量は信号系の貫通電極に対して信号品質の劣化等の悪影響を与えるため、できるだけ小さくする必要があるが、信号系の貫通電極と一緒に電源系の貫通電極の寄生容量まで小さくした場合、電源電位の安定性が低下するという問題がある。
【０００８】
また、貫通電極の一端に接続される接続電極は、素子形成層の層間絶縁膜に形成された大きな開口内に電極材料を埋め込むことにより形成されている。しかし、素子形成のために非常に小さなスルーホールを形成する工程と、接続電極のための非常に大きな開口を形成する工程とを同一工程で実現することは非常に難しい。そのため、別々の加工工程が必要となるという問題がある。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明による半導体装置は、半導体基板を貫通する複数の貫通電極と、前記複数の貫通電極と其々接続される複数の配線パッドとを備え、前記複数の配線パッドのうち、電源電位が供給される配線パッドの表面積は信号が供給される配線パッドの表面積よりも大きいことを特徴とする。
【００１０】
また、本発明による半導体装置は、第１の半導体基板を貫通する複数の第１の貫通電極と、前記複数の第１の貫通電極と其々接続される複数の第１の配線パッドとを備え、前記複数の第１の配線パッドのうち、電源電位が供給される前記第１の配線パッドの表面積は第１の制御信号が供給される前記第１の配線パッドの表面積よりも大きい第１のチップと、第２の半導体基板を貫通する複数の第２の貫通電極と、前記複数の第２の貫通電極と其々接続される複数の第２の配線パッドとを備え、前記複数の第２の配線パッドの内、前記電源電位が供給される前記第２の配線パッドの表面積は第２の制御信号が供給される前記第２の配線パッドの表面積よりも大きい第２のチップと、を備え、前記第１のチップ及び前記第２のチップは互いに積層されていることを特徴とする。
【００１１】
本発明において、前記第１のチップは、前記第１の貫通電極の一端側に接続された第１の裏面バンプと、前記第１の配線パッドの上方に設けられ且つ前記第２の貫通電極の他端側に接続された第１の表面バンプをさらに備え、前記第２のチップは、前記第２の貫通電極の一端側に接続された第２の裏面バンプと、前記第２の配線パッドの上方に設けられ且つ前記第２の貫通電極の他端側に接続された第２の表面バンプとをさらに備え、前記第１の裏面バンプと前記第２の表面バンプとが接続されていることが好ましい。
【００１２】
また、本発明による半導体装置は、半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、前記第１の貫通電極に接続された複数の第１のパッドと、前記第２の貫通電極に接続された複数の第２のパッドと、を備え、前記半導体基板に最も近い前記第２のパッドの表面積は、前記半導体基板に最も近い前記第１のパッドの表面積よりも大きいことを特徴とする。
【００１３】
また、本発明による半導体装置は、複数の第１のチップと、前記複数の第１のチップを制御する第２のチップと、を備え、少なくとも前記複数の第１のチップの各々は、半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、前記半導体基板の表面側に設けられた複数の配線層と、前記複数の配線層の各々に設けられ、前記第１の貫通電極に接続された複数の第１のパッドと、前記複数の配線層の各々に設けられ、前記第２の貫通電極に接続された複数の第２のパッドと、を備え、前記複数の配線層のうち、前記半導体基板に最も近い第１配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする。
【００１４】
さらに、本発明による情報処理システムは、それぞれ対応するメモリセルアレイを有し、互いに異なるチップ識別情報が割り当てられた複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体記憶装置と、前記半導体記憶装置を制御するコントローラとを備え、少なくとも前記複数のコアチップの各々は、半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、前記半導体基板の表面側に設けられた複数の配線層と、前記複数の配線層の各々に設けられ、前記第１の貫通電極に接続された複数の第１のパッドと、前記複数の配線層の各々に設けられ、前記第２の貫通電極に接続された複数の第２のパッドとを備え、前記複数の配線層のうち、前記半導体基板に最も近い第１配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、電源系である第２の貫通電極に接続されたパッドの表面積が相対的に大きいため、信号系に比べて電源系の貫通電極の容量成分を稼ぐことができ、電源電位の安定化を図ることができる。また、電源系のパッドの表面積が大きいことから、パッド間に設けられるスルーホール電極の数を信号系よりも多くすることができ、電源系の貫通電極の寄生抵抗を小さくすることができる。一方、信号系である第１の貫通電極に接続されたパッドの表面積が相対的に小さいため、電源系に比べて信号系の貫通電極の容量成分を相対的に小さくすることができる。したがって、寄生容量の増大による信号品質の低下を防止することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【図２】コアチップに設けられたＴＳＶの種類を説明するための図である。
【図３】図２（ａ）に示すタイプのＴＳＶ１の構造を示す断面図である。
【図４】半導体装置１０のＴＳＶの構造を示す断面図である。
【図５】信号系及び電源系のＴＳＶ及びパッドの形状を示す略平面図であって、（ａ）は信号系、（ｂ）は電源系をそれぞれ示している。
【図６】表面バンプ８５、裏面バンプ８４及び絶縁リング８２の位置関係を示す平面図である。
【図７】電源系ＴＳＶ１ｂに接続されるパッドＰ０〜Ｐ２の変形例を示す断面図である。
【図８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０１及びマスク層１０２の形成）を示す部分断面図である。
【図９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（分離溝１０３の形成）を示す部分断面図である。
【図１０】本発明の好ましい実施形態による半導体装置の製造方法の一工程（多結晶シリコン膜１０４の形成）を示す部分断面図である。
【図１１】本発明の好ましい実施形態による半導体装置の製造方法の一工程（シリコン熱酸化膜８２ａの形成）を示す部分断面図である。
【図１２】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＣＶＤシリコン酸化膜８２ｂの形成）を示す部分断面図である。
【図１３】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＣＶＤシリコン酸化膜８２ｂ、シリコン熱酸化膜８２ａ、多結晶シリコン膜１０４及びシリコン窒化膜１０１の平坦化除去）を示す部分断面図である。
【図１４】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＳＴＩ８０ａ、拡散層８０ｂ、層間絶縁膜８１、ゲート電極８１ａ、スルーホール電極８１ｂの形成）を示す部分断面図である。
【図１５】本発明の好ましい実施形態による半導体装置の製造方法の一工程（配線層Ｌ０〜Ｌ３及びパッドＰ０〜Ｐ３の形成）を示す部分断面図である。
【図１６】本発明の好ましい実施形態による半導体装置の製造方法の一工程（表面バンプ８５及びカバー層８７の形成）を示す部分断面図である。
【図１７】本発明の好ましい実施形態による半導体装置の製造方法の一工程（裏面研削）を示す部分断面図である。
【図１８】本発明の好ましい実施形態による半導体装置の製造方法の一工程（裏面絶縁膜１１４の形成）を示す部分断面図である。
【図１９】本発明の好ましい実施形態による半導体装置の製造方法の一工程（開口１１５の形成）を示す部分断面図である。
【図２０】本発明の好ましい実施形態による半導体装置の製造方法の一工程（ＴＳＶ１の形成）を示す部分断面図である。
【図２１】半導体装置１０の回路構成の一例を示すブロック図である。
【図２２】半導体装置１０を用いたデータ処理システムの構成を示す図である。
【発明を実施するための形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１８】
図１は、本発明の好ましい実施形態による半導体装置１０の構造を説明するための模式的な断面図である。
【００１９】
図１に示すように、本実施形態による半導体装置１０は、互いに同一の機能、構造を持ち、夫々同一の製造マスクで製作されたつ８枚のコアチップＣＣ０〜ＣＣ７、コアチップとは異なる製造マスクで製作された１枚のインターフェースチップＩＦ及び１枚のインターポーザＩＰが積層された構造を有している。コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦはシリコン基板を用いた半導体チップであり、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ（Through Silicon Via）によって上下に隣接するチップと電気的に接続されている。一方、インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。
【００２０】
コアチップＣＣ０〜ＣＣ７は、「外部端子を介して外部とのインターフェースを行ういわゆるフロントエンド部と複数の記憶セルとそれら記憶セルへアクセスするいわゆるバックエンド部の両者を含む周知で一般的なそれ自身が単体チップでも動作し、メモリコントローラと直接通信できる通常のメモリチップである１ＧｂのＤＤＲ３（Double Data Rate 3）型ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）」に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部（フロントエンド機能）が削除された半導体チップである。言い換えれば、原則として、バックエンド部に属する回路ブロックのみが集積された半導体チップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路（データラッチ回路）や、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路などが挙げられる。詳細は後述する。インターフェースチップＩＦは、フロントエンド部のみが集積された半導体チップである。よって、インターフェースチップの動作周波数は、コアチップの動作周波数よりも高い。コアチップＣＣ０〜ＣＣ７にはフロントエンド部に属するこれらの回路は含まれていないため、コアチップの製造過程において、そのコアチップがウェハ状態で実施されるテスト動作時を除きコアチップＣＣ０〜ＣＣ７を単体で動作させることはできない。コアチップＣＣ０〜ＣＣ７を動作させるためには、インターフェースチップＩＦが必要である。よって、コアチップは、一般的な単体チップの記憶集積度よりも集積度が高い。本実施形態による半導体装置１０は、インターフェースチップは、外部と第１の動作周波数で通信するフロントエンド機能を有し、複数のコアチップは、インターフェースチップとのみ通信し、且つ第１の動作周波数よりも低い第２の動作周波数で通信するバックエンド機能を有する。よって、複数のコアチップのそれぞれは、複数の情報を記憶するメモリセルアレイを備え、複数のコアチップからインターフェースチップへパラレルに供給される一つのＩ／Ｏ（ＤＱ）当たりの複数のリードデータは、インターフェースチップからコアチップへ与える一回のリードコマンドに関連する複数のビット数である。所謂、複数のビット数は、周知のプリフェッチデータ数に対応する。
【００２１】
インターフェースチップＩＦは、８枚のコアチップＣＣ０〜ＣＣ７に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェースチップＩＦを介して行われ、データの入出力もインターフェースチップＩＦを介して行われる。本実施形態では、インターポーザＩＰとコアチップＣＣ０〜ＣＣ７との間にインターフェースチップＩＦが配置されているが、インターフェースチップＩＦの位置については特に限定されず、コアチップＣＣ０〜ＣＣ７よりも上部に配置しても構わないし、インターポーザＩＰの裏面ＩＰｂに配置しても構わない。インターフェースチップＩＦをコアチップＣＣ０〜ＣＣ７の上部にフェースダウンで又はインターポーザＩＰの裏面ＩＰｂにフェースアップで配置する場合には、インターフェースチップＩＦにＴＳＶを設ける必要はない。また、インターフェースチップＩＦは、２つのインターポーザＩＰに挟まれるように配置しても良い。
【００２２】
インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。図１には、２個の外部端子ＳＢのみを図示しているが、実際には多数の外部端子が設けられている。外部端子ＳＢのレイアウトは、規格により定められたＤＤＲ３型のＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラからは１個のＤＤＲ３型のＳＤＲＡＭとして取り扱うことができる。
【００２３】
図１に示すように、最上部のコアチップＣＣ０の上面はＮＣＦ（Non-Conductive Film）９４及びリードフレーム９５によって覆われており、コアチップＣＣ０〜ＣＣ７及びインターフェースチップＩＦの各チップ間のギャップはアンダーフィル９６で充填され、またその周囲は封止樹脂９７によって覆われている。これにより、各チップが物理的に保護される。
【００２４】
コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶの大部分は、積層方向から見た平面視で、すなわち図１に示す矢印Ａから見た場合に、同じ位置に設けられた他層のＴＳＶと短絡されている。つまり、図２（ａ）に示すように、平面視で同じ位置に設けられた上下のＴＳＶ１が短絡され、これらＴＳＶ１によって１本の配線が構成されている。各コアチップＣＣ０〜ＣＣ７に設けられたこれらのＴＳＶ１は、当該コアチップ内の内部回路５にそれぞれ接続されている。したがって、インターフェースチップＩＦから図２（ａ）に示すＴＳＶ１に供給される入力信号（コマンド信号、アドレス信号など）は、コアチップＣＣ０〜ＣＣ７の内部回路５に共通に入力される。また、コアチップＣＣ０〜ＣＣ７からＴＳＶ１に供給される出力信号（データなど）は、ワイヤードオアされてインターフェースチップＩＦに入力される。
【００２５】
これに対し、一部のＴＳＶについては、図２（ｂ）に示すように、平面視で同じ位置に設けられた他層のＴＳＶ２と直接接続されるのではなく、当該コアチップＣＣ０〜ＣＣ７に設けられた内部回路５を介して接続されている。つまり、各コアチップＣＣ０〜ＣＣ７に設けられたこれら内部回路５がＴＳＶ２を介してカスケード接続されている。この種のＴＳＶ２は、各コアチップＣＣ０〜ＣＣ７に設けられた内部回路５に所定の情報を順次転送するために用いられる。このような情報としては、後述する層アドレス情報が挙げられる。
【００２６】
さらに他の一部のＴＳＶ群については、図２（ｃ）に示すように、平面視で異なる位置に設けられた他層のＴＳＶと短絡されている。この種のＴＳＶ群３に対しては、平面視で所定の位置Ｐに設けられたＴＳＶ３ａに各コアチップＣＣ０〜ＣＣ７の内部回路６が接続されている。これにより、各コアチップに設けられた内部回路６に対して選択的に情報を入力することが可能となる。このような情報としては、後述する不良チップ情報が挙げられる。
【００２７】
このように、コアチップＣＣ０〜ＣＣ７に設けられたＴＳＶは、図２（ａ）〜（ｃ）に示す３タイプ（ＴＳＶ１〜ＴＳＶ３）が存在する。上述の通り、大部分のＴＳＶは図２（ａ）に示すタイプであり、アドレス信号、コマンド信号、クロック信号などは図２（ａ）に示すタイプのＴＳＶ１を介して、インターフェースチップＩＦからコアチップＣＣ０〜ＣＣ７に供給される。また、リードデータ及びライトデータについても、図２（ａ）に示すタイプのＴＳＶ１を介してインターフェースチップＩＦに入出力される。これに対し、図２（ｂ），（ｃ）に示すタイプのＴＳＶ２，ＴＳＶ３は、互いに同一の構造を有するコアチップＣＣ０〜ＣＣ７に対して、個別の情報を与えるために用いられる。
【００２８】
図３は、図２（ａ）に示すタイプのＴＳＶ１の基本構造を示す断面図である。
【００２９】
図３に示すように、ＴＳＶ１はシリコン基板８０及びその表面の層間絶縁膜８１を貫通して設けられている。ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。
【００３０】
シリコン基板８０の裏面側におけるＴＳＶ１の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。表面バンプ８５は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、ＴＳＶ１の端部８６に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、短絡された状態となる。尚、図示しない内部回路との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。
【００３１】
次に、図３に示したＴＳＶの構造についてさらに詳細に説明する。本実施形態による半導体装置１０は、信号系ＴＳＶと電源系ＴＳＶのパッドのサイズが異なることを特徴としている。
【００３２】
図４は、ＴＳＶの構造を詳細に説明するための略断面図である。
【００３３】
図４に示すように、半導体装置１０は、シリコン基板８０を貫通する信号系ＴＳＶ１ａ及び電源系ＴＳＶ１ｂを備えている。以下、単にＴＳＶ１というときは、ＴＳＶ１ａとＴＳＶ１ｂの両方を示すものとする。ＴＳＶ１はシリコン基板８０及びその表面に形成された層間絶縁膜８１を貫通して設けられている。また、ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、ＴＳＶ１とトランジスタ領域との絶縁が確保される。
【００３４】
シリコン基板８０の表面付近にはＳＴＩ（Shallow Trench Isolation）８０ａや拡散層８０ｂが形成され、層間絶縁膜８１が形成された素子形成層にはゲート電極８１ａやスルーホール電極８１ｂが形成される。これにより、シリコン基板８０上にはトランジスタ素子が形成される。
【００３５】
シリコン基板８０の裏面側に露出するＴＳＶ１の一方の端部８３は、裏面バンプ８４で覆われている。裏面バンプ８４は、下層のコアチップに設けられた表面バンプ８５と接する電極である。ＴＳＶ１の他方の端部８６は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及び上下のパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、表面側に設けられた表面バンプ８５に接続されている。これにより、平面視で同じ位置に設けられた表面バンプ８５と裏面バンプ８４は、ＴＳＶ１、パッドＰ０〜Ｐ３及びスルーホール電極ＴＨ１〜ＴＨ３を通じて短絡されている。
【００３６】
パッドＰ０〜Ｐ３の総数は、コアチップ又はインターフェースチップ内に設けられる配線層の層数と一致している。例えば、本実施形態によるコアチップＣＣ０〜ＣＣ７は、タングステン配線層Ｌ０、第１アルミ配線層Ｌ１、第２アルミ配線層Ｌ２、第３アルミ配線層Ｌ３を有しており、これらの各層にパッドＰ０〜Ｐ３がそれぞれ設けられている。なお、配線層は４層に限定されず何層であってもよい。また、配線はタングステン配線やアルミ配線に限定されるものではなく、銅配線等の他の金属配線を用いてもよく、ＤＯＰＯＳ（Doped Poly-silicon）等のシリコン材料を用いてもよい。
【００３７】
図５（ａ）及び（ｂ）は、信号系及び電源系のＴＳＶ及びパッドの形状を示す略平面図であって、（ａ）は信号系、（ｂ）は電源系をそれぞれ示している。
【００３８】
図５（ａ）及び（ｂ）に示すように、本実施形態においては、電源系ＴＳＶ１ｂに接続されるパッドＰ０〜Ｐ２の表面積が信号系ＴＳＶ１ａに接続されるパッドＰ０〜Ｐ２よりも大きく設定されている。信号系及び電源系のパッドＰ０〜Ｐ３の平面形状はともに正方形であるが、正方形に限定されるものではなく、長方形（矩形）や円形であってもよい。また、パッドＰ０〜Ｐ３の平面形状はともに正方形であるが、例えば信号系のパッドＰ０〜Ｐ３の平面形状を円形とし、電源系のパッドパッドＰ０〜Ｐ３の平面形状を正方形としてもよい。
【００３９】
パッドＰ０〜Ｐ３とシリコン基板８０との間には寄生容量が発生しているが、パッドの寄生容量は信号系ＴＳＶ１ａを流れる高周波信号の品質を低下させる要因となる。パッドの表面積が大きいほど寄生容量も大きくなることから、信号系のパッドＰ０〜Ｐ３の表面積はできるだけ小さい方が好ましい。しかしながら、電源系ＴＳＶ１ｂではそのような問題はなく、電源電位の安定性を考慮すればむしろ大きな容量をもっていたほうがよい。
【００４０】
ＴＳＶ１ａ，１ｂに接続された複数のパッドＰ０〜Ｐ３のうち、シリコン基板８０との間の寄生容量に最も影響があるパッドは配線層Ｌ０内のパッドＰ０である。このパッドＰ０はＴＳＶ１の端部８６に直接接続されており、シリコン基板８０に最も近いことから、他のパッドＰ１〜Ｐ３よりも寄生容量が大きい。他のパッドＰ１〜Ｐ３とシリコン基板８０との間にも寄生容量は発生するが、パッドＰ０ほど大きな影響はない。よって、少なくともパッドＰ０については、信号系よりも電源系のパッドを大きくする必要がある。パッドＰ１〜Ｐ３についても、電源系のパッドを信号系よりも大きくすれば寄生容量がさらに大きくなるのでより好ましい。
【００４１】
また、裏面バンプ８４に対する目合わせマージンを考慮すると、表面バンプ８５の大きさを裏面バンプ８４よりも少し大きい方がよく、表面バンプ８５をより大きなものとするためには、その下地面である４層目のパッドＰ３の大きさを表面バンプ８５よりも大きくすることが好ましい。パッドＰ３を大きくするとパッドＰ３の寄生容量が増加するが、パッドＰ３はシリコン基板８０から十分に離れているので、パッドＰ３の寄生容量は１層目のパッドＰ１に比べて十分に小さい。したがって、信号系ＴＳＶ１ａにおいてパッドＰ３の表面積をパッドＰ０〜Ｐ２よりも大きくしても特に問題はない。
【００４２】
このような理由から、本実施形態においては、信号系ＴＳＶ１ａに接続されるパッドＰ０〜Ｐ３のうち、１〜３層目のパッドＰ０〜Ｐ２の表面積のみを相対的に小さくしている。信号系ＴＳＶ１ａと電源系ＴＳＶ１ｂとを比較すると、１〜３層目のパッドＰ０〜Ｐ２の表面積については、信号系よりも電源系のパッドのほうが大きく、４層目のパッドＰ３の表面積については、信号系は電源系と同等か電源系の表面積のほうが僅かに大きい。
【００４３】
このように、本実施形態においては、１〜３層目の配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ２の表面積を信号系と電源系とで異ならせているが、各パッドが与える寄生容量の影響を考慮すれば、少なくとも１層目のパッドＰ０の表面積を信号系と電源系とで異ならせれば足りる。このような構成により、信号系ＴＳＶ１ａの信号品質の低下を防止することができると共に、電源系ＴＳＶ１ｂに供給される電源電位の安定化を図ることができる。
【００４４】
パッドＰ０〜Ｐ３間にはスルーホール電極ＴＨ１〜ＴＨ３が設けられている。スルーホール電極ＴＨ１〜ＴＨ３はパッド間に一定のピッチで設けられている。パッドＰ０〜Ｐ２の表面積は電源系のほうが大きいため、電源系パッド間にはより多くのスルーホール電極を設けることができる。したがって、電源系ＴＳＶの寄生抵抗を信号系よりも小さくすることができ、消費電力の低減を図ることができる。
【００４５】
パッドＰ０〜Ｐ３、表面バンプ８５、裏面バンプ８４等の大きさはＴＳＶの大きさに合わせて設定すればよい。例えば信号系の場合、ＴＳＶが円形であり、その最大直径が２０μｍ程度であるとき、ＴＳＶとの目あわせマージンを考慮して、裏面バンプ８４は直径２２μｍ程度の円形とし、１層目のパッドＰ０は一辺が２２μｍ程度の正方形とする。２、３層目のパッドＰ１，Ｐ２も１層目のパッドＰ０と同一サイズとし、４層目のパッドＰ３は一辺が３７μｍ程度の正方形とする。最上層のカバー層８７（ＳｉＯＮ膜）に一辺２２μｍ程度の正方形の開口を形成し、表面バンプ８５は直径２８μｍ程度の円形とする。
【００４６】
また電源系の場合、ＴＳＶの形状及びサイズは信号系と同一とするとき、ＴＳＶとの目あわせマージンを考慮して、裏面バンプ８４は直径２２μｍ程度の円形とするが、１層目のパッドＰ０は一辺が３７μｍ程度の正方形とし、２〜４層目のパッドＰ１〜Ｐ３も１層目のパッドＰ０と同一サイズとする。最上層のカバー層８７（ＳｉＯＮ膜）に一辺２２μｍ程度の正方形の開口を形成し、表面バンプ８５は直径２８μｍ程度の円形とする。
【００４７】
図６は、表面バンプ８５、裏面バンプ８４及び絶縁リング８２の位置関係を示す平面図である。
【００４８】
図６に示すように、表面バンプ８５はＴＳＶを囲う絶縁リングの内側に設けられ、裏面バンプ８４はさらにその内側に設けられていることが好ましい。また、表面バンプ８５と裏面バンプ８４とが目ずれを起こした場合でも両者の接触面積できるだけ広く確保するため、表面バンプ８５及び裏面バンプ８４の平面形状はともに円形であることが望ましい。表面バンプ８５及び裏面バンプ８４のそのような形状は、絶縁リング８２に対しても同様に好ましいものである。絶縁リング８２の円形に対して表面バンプ８５が仮に矩形であったならば、矩形の角部が目ずれによって絶縁リング８２の外部に飛び出る可能性があり、飛び出た部分によってＴＳＶの寄生容量が大きくなるからである。
【００４９】
図７は、電源系ＴＳＶ１ｂに接続されるパッドＰ０〜Ｐ２の変形例を示す断面図である。
【００５０】
図７に示すように、本実施形態による電源系ＴＳＶ１ｂでは、配線層Ｌ０，Ｌ３のパッドＰ０，Ｐ３のみが相対的に大きく、中間の配線層Ｌ１，Ｌ２のパッドＰ１，Ｐ２はＰ１，Ｐ３よりも小さい。パッドＰ１，Ｐ２が小さくなったことで余った領域には、信号配線８８が形成されている。そのため、信号配線８８はパッドＬ０，Ｌ３と平面視にて重なる部分を有している。
【００５１】
上記のように、ＴＳＶ１ｂに接続された複数のパッドＰ０〜Ｐ３のうち、シリコン基板８０との間の寄生容量が最も大きいパッドは、シリコン基板８０に最も近いパッドＰ０である。他のパッドＰ１〜Ｐ３もシリコン基板８０との間でも寄生容量は発生しており、ＴＳＶの寄生容量を増加させる原因となるが、パッドＰ０ほど大きな影響はない。よって、パッドＰ１の表面積を大きくしさえすれば、それよりも上層のパッドＰ２，Ｐ３の表面積を多少小さくしてもある程度大きな寄生容量を確保することができる。
【００５２】
このような観点から、本実施形態においては、中間の配線層Ｌ１，Ｌ２のパッドＰ１，Ｐ２の面積を小さくし、これによって出来た空きスペースを他の配線のスペースとして利用している。そのため、本実施形態によれば、電源系ＴＳＶ１ｂの容量成分を十分に確保しつつ、効率的な配線レイアウトを実現することができる。
【００５３】
図８乃至図２１は、本発明の第１の実施の形態による半導体装置１０の製造工程を概略的に示す工程図である。
【００５４】
半導体装置１０の製造では、まず図８に示すように、シリコン基板８０上に、後の熱酸化工程における耐酸化保護膜として、シリコン窒化膜１０１を形成する。続いて、シリコン窒化膜１０１の上に、フォトレジストによりマスク層１０２を形成する。マスク層１０２は、リング状の分離溝を形成するための開口を備えている。
【００５５】
次に、図９に示すように、マスク層１０２を用いて、シリコン窒化膜１０１及びシリコン基板８０のエッチングを行う。これにより、幅Ｗａが約５０００ｎｍのリング状の分離溝１０３が形成される。
【００５６】
次に、図１０に示すように、ＣＶＤ法により分離溝１０３内を含む全面に多結晶シリコン膜１０４を厚さ約２０００ｎｍ形成する。これにより、分離溝１０３内においては、内周側面１０３ｉｓ及び外周側面１０３ｏｓ上にそれぞれ約２０００ｎｍの多結晶シリコン膜１０４が形成される。従って、分離溝１０３内には、幅がおよそ１０００ｎｍの隙間１０３ｏｐ１が残る。
【００５７】
続いて、図１１に示すように、多結晶シリコン膜１０４の表面を熱酸化する。これにより、厚さ約８００ｎｍのシリコン熱酸化膜８２ａが形成される。熱酸化においては、多結晶シリコン膜１０４の表面が酸化されるとともに体積膨張することにより、シリコン熱酸化膜８２ａは図示のような形態となる。すなわち、図１１に示すように、分離溝１０３には、多結晶シリコン膜１０４とシリコン熱酸化膜８２ａとで埋まりきらなかった隙間１０３ｏｐ２が残る。なお、このとき、シリコン基板８０の表面上にはシリコン窒化膜１０１が形成されていることにより、シリコン基板８０の表面が酸化されることを防止できる。
【００５８】
次に、図１２に示すように、上述の隙間１０３ｏｐ２を埋め込むように全面にＣＶＤ法によりＣＶＤシリコン酸化膜８２ｂを形成する。
【００５９】
その後、シリコン基板８０表面上のＣＶＤシリコン酸化膜８２ｂ、シリコン熱酸化膜８２ａ、多結晶シリコン膜１０４及びシリコン窒化膜１０１を平坦化除去することにより、図１３に示すように、分離溝１０３に、多結晶シリコン膜１０４、シリコン熱酸化膜８２ａ及びＣＶＤシリコン酸化膜８２ｂが埋め込まれた構造を得る。これにより、シリコン熱酸化膜８２ａ及びＣＶＤシリコン酸化膜８２ｂからなるリング状の分離壁（絶縁リング）８２が形成される。
【００６０】
このように、図１３までの工程を終了した後、通常の半導体装置の素子形成工程を行う。素子形成工程では、図１４に示すように、素子分離領域となるＳＴＩ８０ａ、ゲート電極８１ａ、拡散層８０ｂ、層間絶縁膜８１、スルーホール電極８１ｂ等を形成する。
【００６１】
続いて、図１５に示すように、配線層Ｌ０〜Ｌ３を順に形成する。第１配線層Ｌ０の形成では、層間絶縁膜８１の表面にパッドＰ０及び配線１０６ａを形成した後、それらを覆う層間絶縁膜１０７ａを形成し、さらに層間絶縁膜１０７ａを貫通するスルーホール電極ＴＨ０を形成する。
【００６２】
第２配線層Ｌ１の形成では、層間絶縁膜１０７ａの表面にパッドＰ１及び配線１０６ｂを形成した後、それらを覆う層間絶縁膜１０７ｂを形成し、さらに層間絶縁膜１０７ｂを貫通するスルーホール電極ＴＨ１を形成する。
【００６３】
第３配線層Ｌ２の形成では、層間絶縁膜１０７ｂの表面にパッドＰ２及び配線１０６ｃを形成した後、それらを覆う層間絶縁膜１０７ｃを形成し、さらに層間絶縁膜１０７ｃを貫通するスルーホール電極ＴＨ２を形成する。
【００６４】
第４配線層Ｌ３の形成では、層間絶縁膜１０７ｃの表面にパッドＰ３及び配線１０６ｄを形成した後、それらを覆う層間絶縁膜１０７ｄを形成する。なお、層間絶縁膜１０７ｄを貫通するスルーホール電極は形成されない。
【００６５】
本実施形態においては、配線層Ｌ０がタングステン配線層であり、配線層Ｌ１〜Ｌ３がアルミ配線層であることから、配線層Ｌ０の配線材料にはタングステンが用いられ、配線層Ｌ１〜Ｌ３の配線材料にはアルミニウムが用いられる。こうして、各配線層Ｌ０〜Ｌ３に形成されたパッドＰ０〜Ｐ３は、スルーホール電極ＴＨ１〜ＴＨ３を介して電気的に接続される。また上述したように、配線層Ｌ０〜Ｌ２に形成されるパッドＰ０〜Ｐ２のうち、信号系のパッドについては表面積が相対的に小さく形成され、電源系のパッドについては表面積が相対的に大きく形成される。またスルーホール電極ＴＨ０〜ＴＨ２の本数もパッドのサイズに合わせて設定される。
【００６６】
次に、図１６に示すように、配線層Ｌ０〜Ｌ３の形成後、配線層Ｌ３を構成する層間絶縁膜１０７ｄの全面にＳｉＯＮ膜からなるカバー層８７を形成した後、カバー層８７を選択的に除去し、パッドＰ３の上方に矩形状の開口を形成する。さらに、開口内の配線層Ｌ３の層間絶縁膜を選択的に除去してパッドＰ３の一部を露出させ、パッドＰ３の表面に表面バンプ８５をスパッタリングにより形成する。以上により、シリコン基板８０の表面側の製造プロセスが終了する。
【００６７】
その後、以下に説明するように、シリコン基板８０の裏面側の処理に移る。
【００６８】
まず、図１７に示すように、シリコン基板８０の裏面研削を行う。この裏面研削は、分離溝１０３底部の多結晶シリコン膜１０４が除去され、分離壁（シリコン酸化膜）８２が露出するまで行う。これにより、図１７に示すように、分離溝１０３内において、多結晶シリコン膜１０４が分割され、分離溝１０３の内周側面１０３ｉｓ上に多結晶シリコン膜１０４ｉｓが、分離溝１０３の外周側面１０３ｏｓ上に多結晶シリコン膜１０４ｏｓがそれぞれ残存する。
【００６９】
こうして、リング状の分離壁８２で囲まれたＴＳＶ形成領域１００ｐが形成される。
【００７０】
次に、図１８に示すように、シリコン基板８０（ＴＳＶ形成領域１００ｐを含む）の裏面を覆う裏面絶縁膜１１４を形成する。
【００７１】
続いて、図１９に示すように、ＴＳＶ形成領域１００ｐに、シリコン基板８０の裏面から裏面絶縁膜１１４、シリコン基板８０及び層間絶縁膜８１を貫通し、配線層Ｌ０のパッドＰ０の下面を露出する開口１１５を形成する。
【００７２】
次に、図２０に示すように、開口１１５を埋めるように裏面全面に電極膜を形成し、これをパターニングして、ＴＳＶ１ａ，１ｂを形成する。このようにして、分離壁８２で囲まれたＴＳＶ１ａ，１ｂが完成する。
【００７３】
その後、ＴＳＶ１ａ，１ｂの一方の端部の露出面に裏面バンプ８４をスパッタリングにより形成して、図８に示した半導体装置１０が完成する。
【００７４】
以上説明したように、本実施形態による半導体装置１０は、電源系ＴＳＶ１ｂに接続されたパッドＰ０〜Ｐ２の表面積が相対的に大きいため、信号系ＴＳＶ１ａに比べて電源系ＴＳＶ１ｂの容量成分を稼ぐことができ、電源電位の安定化を図ることができる。また、電源系のパッドＰ０〜Ｐ２の表面積が大きいことから、パッド間に設けるスルーホール電極ＴＨ０〜ＴＨ２の数を信号系よりも多くすることができ、電源系ＴＳＶの寄生抵抗を信号系よりも小さくすることができる。一方、信号系ＴＳＶ１ａに接続されたパッドＰ０〜Ｐ２の表面積は相対的に小さいため、電源系ＴＳＶ１ｂに比べて信号系ＴＳＶ１ａの容量成分を相対的に小さくすることができる。したがって、寄生容量の増大による信号品質の低下を防止することができる。
【００７５】
また、本実施形態による半導体装置１０は、半導体基板のみならず素子形成層を貫通するＴＳＶ１ａ，１ｂを有し、ＴＳＶ１ａ，１ｂの端部は配線層Ｌ０内のパッドＰ０に直接接続されているので、従来のような接続電極を形成する工程は不要である。すなわち、素子形成のための小さなスルーホールの形成とは別の工程によって素子形成層の層間絶縁膜に開口を形成する工程や、開口内に電極材料を埋め込む工程が不要であるため、工数削減による低コスト化を図ることができる。
【００７６】
以下、上記半導体装置１０の具体的な回路構成について説明する。
【００７７】
図２１は、半導体装置１０の回路構成の一例を示すブロック図である。
【００７８】
図２１に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１ａ，１１ｂ、クロックイネーブル端子１１ｃ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、データストローブ端子１５ａ，１５ｂ、キャリブレーション端子１６、及び電源端子１７ａ，１７ｂが含まれている。これら外部端子は、全てインターフェースチップＩＦに接続されており、電源端子１７ａ，１７ｂを除きコアチップＣＣ０〜ＣＣ７には直接接続されない。
【００７９】
まず、これら外部端子とフロントエンド機能であるインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成について説明する。
【００８０】
クロック端子１１ａ，１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、クロックイネーブル端子１１ｃはクロックイネーブル信号ＣＫＥが入力される端子である。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、インターフェースチップＩＦに設けられたクロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００８１】
また、インターフェースチップＩＦにはＤＬＬ回路２２が含まれており、ＤＬＬ回路２２によって入出力用クロック信号ＬＣＬＫが生成される。入出力用クロック信号ＬＣＬＫは、インターフェースチップＩＦに含まれる入出力バッファ回路２３に供給される。ＤＬＬ機能は、半導体装置１０が外部と通信するに当たり、外部との同期がマッチングされた信号ＬＣＬＫでフロントエンドを制御するからである。故に、バックエンドであるコアチップＣＣ０〜ＣＣ７には、ＤＬＬ機能は不要である。
【００８２】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号は、インターフェースチップＩＦに設けられたコマンド入力バッファ３１に供給される。コマンド入力バッファ３１に供給されたこれらコマンド信号は、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、内部クロックＩＣＬＫに同期して、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、インターフェースチップＩＦ内の各種回路ブロックに供給される他、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも共通に供給される。
【００８３】
アドレス端子１３は、アドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２が供給される端子であり、供給されたアドレス信号Ａ０〜Ａ１５，ＢＡ０〜ＢＡ２は、インターフェースチップＩＦに設けられたアドレス入力バッファ４１に供給される。アドレス入力バッファ４１の出力は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に共通に供給される。また、モードレジスタセットにエントリーしている場合には、アドレス信号Ａ０〜Ａ１５はインターフェースチップＩＦに設けられたモードレジスタ４２に供給される。また、アドレス信号ＢＡ０〜ＢＡ２（バンクアドレス）については、インターフェースチップＩＦに設けられた図示しないアドレスデコーダによってデコードされ、これにより得られるバンク選択信号Ｂがデータラッチ回路２５に供給される。これは、ライトデータのバンク選択がインターフェースチップＩＦ内で行われるためである。
【００８４】
データ入出力端子１４は、リードデータ又はライトデータＤＱ０〜ＤＱ１５の入出力を行うための端子である。また、データストローブ端子１５ａ，１５ｂは、ストローブ信号ＤＱＳ，／ＤＱＳの入出力を行うための端子である。これらデータ入出力端子１４及びデータストローブ端子１５ａ，１５ｂは、インターフェースチップＩＦに設けられた入出力バッファ回路２３に接続されている。入出力バッファ回路２３には、入力バッファＩＢ及び出力バッファＯＢが含まれており、ＤＬＬ回路２２より供給される入出力用クロック信号ＬＣＬＫに同期して、リードデータ又はライトデータＤＱ０〜ＤＱ１５及びストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。また、入出力バッファ回路２３は、コマンドデコーダ３２から内部オンダイターミネーション信号ＩＯＤＴが供給されると、出力バッファＯＢを終端抵抗として機能させる。さらに、入出力バッファ回路２３には、キャリブレーション回路２４からインピーダンスコードＤＲＺＱが供給されており、これによって出力バッファＯＢのインピーダンスが指定される。入出力バッファ回路２３は、周知のＦＩＦＯ回路を含む。
【００８５】
キャリブレーション回路２４には、出力バッファＯＢと同じ回路構成を有するレプリカバッファＲＢが含まれており、コマンドデコーダ３２よりキャリブレーション信号ＺＱが供給されると、キャリブレーション端子１６に接続された外部抵抗（図示せず）の抵抗値を参照することによってキャリブレーション動作を行う。キャリブレーション動作とは、レプリカバッファＲＢのインピーダンスを外部抵抗の抵抗値と一致させる動作であり、得られたインピーダンスコードＤＲＺＱが入出力バッファ回路２３に供給される。これにより、出力バッファＯＢのインピーダンスが所望の値に調整される。
【００８６】
入出力バッファ回路２３は、データラッチ回路２５に接続されている。データラッチ回路２５は、周知なＤＤＲ機能を実現するレイテンシ制御によって動作するＦＩＦＯ機能を実現するＦＩＦＯ回路（不図示）とマルチプレクサＭＵＸ（不図示）とを含み、コアチップＣＣ０〜ＣＣ７から供給されるパラレルなリードデータをシリアル変換するとともに、入出力バッファから供給されるシリアルなライトデータをパラレル変換する回路である。したがって、データラッチ回路２５と入出力バッファ回路２３との間はシリアル接続であり、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間はパラレル接続である。本実施形態では、コアチップＣＣ０〜ＣＣ７がＤＤＲ３型のＳＤＲＡＭのバックエンド部であり、プリフェッチ数が８ビットである。また、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７はバンクごとに接続されており、各コアチップＣＣ０〜ＣＣ７に含まれるバンク数は８バンクである。したがって、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との接続は１ＤＱ当たり６４ビット（８ビット×８バンク）となる。
【００８７】
このように、データラッチ回路２５とコアチップＣＣ０〜ＣＣ７との間においては、基本的に、シリアル変換されていないパラレルデータが入出力される。つまり、通常のＳＤＲＡＭ（それは、フロントエンドとバックエンドが１つのチップで構成される）では、チップ外部との間でのデータの入出力がシリアルに行われる（つまり、データ入出力端子は１ＤＱ当たり１個である）のに対し、コアチップＣＣ０〜ＣＣ７では、インターフェースチップＩＦとの間でのデータの入出力がパラレルに行われる。この点は、通常のＳＤＲＡＭとコアチップＣＣ０〜ＣＣ７との重要な相違点である。但し、プリフェッチしたパラレルデータを全て異なるＴＳＶを用いて入出力することは必須でなく、コアチップＣＣ０〜ＣＣ７側にて部分的なパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を削減しても構わない。例えば、１ＤＱ当たり６４ビットのデータを全て異なるＴＳＶを用いて入出力するのではなく、コアチップＣＣ０〜ＣＣ７側にて２ビットのパラレル／シリアル変換を行うことによって、１ＤＱ当たり必要なＴＳＶの数を半分（３２個）に削減しても構わない。
【００８８】
更に、データラッチ回路２５は、インターフェースチップ単位で試験ができる機能が付加されている。インターフェースチップには、バックエンド部が存在しない。このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのインターフェースチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、インターフェースチップを試験することを意味する。インターフェースチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、データラッチ回路２５には、試験用に擬似的なバックエンド部の一部が設けられており、試験時に簡素な記憶機能が可能とされている。
【００８９】
電源端子１７ａ，１７ｂは、それぞれ電源電位ＶＤＤ，ＶＳＳが供給される端子であり、インターフェースチップＩＦに設けられたパワーオン検出回路４３に接続されるとともに、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７にも接続されている。パワーオン検出回路４３は、電源の投入を検出する回路であり、電源の投入を検出するとインターフェースチップＩＦに設けられた層アドレスコントロール回路４５を活性化させる。
【００９０】
層アドレスコントロール回路４５は、本実施形態による半導体装置１０のＩ／Ｏ構成に応じて層アドレスを変更するための回路である。上述の通り、本実施形態による半導体装置１０は１６個のデータ入出力端子１４を備えており、これにより最大でＩ／Ｏ数を１６ビット（ＤＱ０〜ＤＱ１５）に設定することができるが、Ｉ／Ｏ数がこれに固定されるわけではなく、８ビット（ＤＱ０〜ＤＱ７）又は４ビット（ＤＱ０〜ＤＱ３）に設定することも可能である。これらＩ／Ｏ数に応じてアドレス割り付けが変更され、層アドレスも変更される。層アドレスコントロール回路４５は、Ｉ／Ｏ数に応じたアドレス割り付けの変更を制御する回路であり、ＴＳＶを介して各コアチップＣＣ０〜ＣＣ７に共通に接続されている。
【００９１】
また、インターフェースチップＩＦには層アドレス設定回路４４も設けられている。層アドレス設定回路４４は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。層アドレス設定回路４４は、図２（ｂ）に示すタイプのＴＳＶ２を用いて、コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６にカスケード接続されており、テスト時においてコアチップＣＣ０〜ＣＣ７に設定された層アドレスを読み出す役割を果たす。
【００９２】
さらに、インターフェースチップＩＦには不良チップ情報保持回路３３が設けられている。不良チップ情報保持回路３３は、正常に動作しない不良コアチップがアセンブリ後に発見された場合に、そのチップ番号を保持する回路である。不良チップ情報保持回路３３は、ＴＳＶを介してコアチップＣＣ０〜ＣＣ７に接続されている。不良チップ情報保持回路３３は、図２（ｃ）に示すタイプのＴＳＶ３を用いて、シフトされながらコアチップＣＣ０〜ＣＣ７に接続されている。
【００９３】
以上が外部端子とインターフェースチップＩＦとの接続関係、並びに、インターフェースチップＩＦの回路構成の概要である。次に、コアチップＣＣ０〜ＣＣ７の回路構成について説明する。
【００９４】
図２１に示すように、バックエンド機能であるコアチップＣＣ０〜ＣＣ７に含まれるメモリセルアレイ５０は、いずれも８バンクに分割されている。尚、バンクとは、個別にコマンドを受け付け可能な単位である。言い換えれば、夫々のバンクは、互いに排他制御で独立に動作することができる。半導体装置１０外部からは、独立に夫々のバンクをアクセスできる。例えば、バンク１のメモリセルアレイ５０とバンク２のメモリセルアレイ５０は、異なるコマンドにより夫々対応するワード線ＷＬ、ビット線ＢＬ等を、時間軸的に同一の期間に個別にアクセス制御できる非排他制御の関係である。例えば、バンク１をアクティブ（ワード線とビット線をアクティブ）に維持しつつ、更にバンク２をアクティブに制御することができる。リード但し、半導体装置の外部端子（例えば、複数の制御端子、複数のＩ／Ｏ端子）は、共有している。メモリセルアレイ５０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図２２においては、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択はロウデコーダ５１によって行われる。また、ビット線ＢＬはセンス回路５３内の対応するセンスアンプＳＡに接続されている。センスアンプＳＡの選択はカラムデコーダ５２によって行われる。
【００９５】
ロウデコーダ５１は、ロウ制御回路６１より供給されるロウアドレスによって制御される。ロウ制御回路６１には、ＴＳＶを介してインターフェースチップＩＦより供給されるロウアドレスを受けるアドレスバッファ６１ａが含まれており、アドレスバッファ６１ａによってバッファリングされたロウアドレスがロウデコーダ５１に供給される。ＴＳＶを介して供給されるアドレス信号は、入力バッファＢ１を介して、ロウ制御回路６１などに供給される。また、ロウ制御回路６１にはリフレッシュカウンタ６１ｂも含まれており、コントロールロジック回路６３からリフレッシュ信号が発行された場合には、リフレッシュカウンタ６１ｂが示すロウアドレスがロウデコーダ５１に供給される。
【００９６】
カラムデコーダ５２は、カラム制御回路６２より供給されるカラムアドレスによって制御される。カラム制御回路６２には、ＴＳＶを介してインターフェースチップＩＦより供給されるカラムアドレスを受けるアドレスバッファ６２ａが含まれており、アドレスバッファ６２ａによってバッファリングされたカラムアドレスがカラムデコーダ５２に供給される。また、カラム制御回路６２にはバースト長をカウントするバーストカウンタ６２ｂも含まれている。
【００９７】
カラムデコーダ５２によって選択されたセンスアンプＳＡは、さらに、図示しないいくつかのアンプ（サブアンプやデータアンプなど）を介して、データコントロール回路５４に接続される。これにより、リード動作時においては、一つのＩ／Ｏ（ＤＱ）あたり８ビット（＝プリフェッチ数）のリードデータがデータコントロール回路５４から出力され、ライト動作時においては、８ビットのライトデータがデータコントロール回路５４に入力される。データコントロール回路５４とインターフェースチップＩＦとの間はＴＳＶを介してパラレルに接続される。
【００９８】
コントロールロジック回路６３は、ＴＳＶを介してインターフェースチップＩＦから供給される内部コマンドＩＣＭＤを受け、これに基づいてロウ制御回路６１及びカラム制御回路６２の動作を制御する回路である。コントロールロジック回路６３には、層アドレス比較回路（チップ情報比較回路）４７が接続されている。層アドレス比較回路４７は、当該コアチップがアクセス対象であるか否かを検出する回路であり、その検出は、ＴＳＶを介してインターフェースチップＩＦより供給されるアドレス信号の一部ＳＥＬ（チップ選択情報）と、層アドレス発生回路４６に設定された層アドレスＬＩＤ（チップ識別情報）とを比較することにより行われる。
【００９９】
層アドレス発生回路４６には、初期化時において各コアチップＣＣ０〜ＣＣ７に固有の層アドレスが設定される。層アドレスの設定方法は次の通りである。まず、半導体装置１０が初期化されると、各コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６に初期値として最小値（０，０，０）が設定される。コアチップＣＣ０〜ＣＣ７の層アドレス発生回路４６は、図２（ｂ）に示すタイプのＴＳＶを用いてカスケード接続されているとともに、内部にインクリメント回路を有している。そして、最上層のコアチップＣＣ０の層アドレス発生回路４６に設定された層アドレス（０，０，０）がＴＳＶを介して２番目のコアチップＣＣ１の層アドレス発生回路４６に送られ、インクリメントされることにより異なる層アドレス（０，０，１）が生成される。以下同様にして、生成された層アドレスを下層のコアチップに転送し、転送されたコアチップ内の層アドレス発生回路４６は、これをインクリメントする。最下層のコアチップＣＣ７の層アドレス発生回路４６には、層アドレスとして最大値（１，１，１）が設定されることになる。これにより、各コアチップＣＣ０〜ＣＣ７には固有の層アドレスが設定される。
【０１００】
層アドレス発生回路４６には、ＴＳＶを介してインターフェースチップＩＦの不良チップ情報保持回路３３から不良チップ信号ＤＥＦが供給される。不良チップ信号ＤＥＦは、図２（ｃ）に示すタイプのＴＳＶ３を用いて各コアチップＣＣ０〜ＣＣ７に供給されるため、各コアチップＣＣ０〜ＣＣ７に個別の不良チップ信号ＤＥＦを供給することができる。不良チップ信号ＤＥＦは、当該コアチップが不良チップである場合に活性化される信号であり、これが活性化している場合、層アドレス発生回路４６はインクリメントした層アドレスではなく、インクリメントされていない層アドレスを下層のコアチップに転送する。また、不良チップ信号ＤＥＦはコントロールロジック回路６３にも供給されており、不良チップ信号ＤＥＦが活性化している場合にはコントロールロジック回路６３の動作が完全に停止する。これにより、不良のあるコアチップは、インターフェースチップＩＦからアドレス信号やコマンド信号が入力されても、リード動作やライト動作を行うことはない。
【０１０１】
また、コントロールロジック回路６３の出力は、モードレジスタ６４にも供給されている。これにより、コントロールロジック回路６３の出力がモードレジスタセットを示している場合、アドレス信号によってモードレジスタ６４の設定値が上書きされる。これにより、コアチップＣＣ０〜ＣＣ７の動作モードが設定される。
【０１０２】
さらに、コアチップＣＣ０〜ＣＣ７には、内部電圧発生回路７０が設けられている。内部電圧発生回路には電源電位ＶＤＤ，ＶＳＳが供給されており、内部電圧発生回路７０はこれを受けて各種内部電圧を生成する。内部電圧発生回路７０により生成される内部電圧としては、各種周辺回路の動作電源として用いる内部電圧ＶＰＥＲＩ（≒ＶＤＤ）、メモリセルアレイ５０のアレイ電圧として用いる内部電圧ＶＡＲＹ（＜ＶＤＤ）、ワード線ＷＬの活性化電位である内部電圧ＶＰＰ（＞ＶＤＤ）などが含まれる。また、コアチップＣＣ０〜ＣＣ７には、パワーオン検出回路７１も設けられており、電源の投入を検出すると各種内部回路のリセットを行う。
【０１０３】
コアチップＣＣ０〜ＣＣ７に含まれる上記の周辺回路は、ＴＳＶを介してインターフェースチップＩＦから供給される内部クロック信号ＩＣＬＫに同期して動作する。ＴＳＶを介して供給される内部クロック信号ＩＣＬＫは、入力バッファＢ２を介して各種周辺回路に供給される。
【０１０４】
以上がコアチップＣＣ０〜ＣＣ７の基本的な回路構成である。コアチップＣＣ０〜ＣＣ７には外部とのインターフェースを行うフロントエンド部が設けられておらず、このため、原則として単体で動作させることはできない。しかしながら、単体での動作が一切不可能であると、ウェハ状態でのコアチップの動作試験を行うことができなくなってしまう。これは、インターフェースチップと複数のコアチップの組み立て工程を経た後でなければ、半導体装置１０を試験することができないことを示し、半導体装置１０を試験することによって、各コアチップをそれぞれ試験することを意味する。コアチップに回復できない欠陥がある場合、半導体装置１０全体の損失を招くことになる。この点を考慮して、本実施形態では、コアチップＣＣ０〜ＣＣ７にはいくつかのテストパッドＴＰとテスト用のコマンドデコーダ６５のテスト用フロントエンド部で構成される試験用に擬似的なフロントエンド部の一部が設けられており、テストパッドＴＰからアドレス信号、テストデータやコマンド信号の入力が可能とされている。試験用のフロントエンド部は、あくまでウェハ試験において簡素な試験を実現する機能の回路であり、インターフェースチップ内のフロントエンド機能をすべて備えるわけではない、ことに注意が必要である。例えば、コアチップの動作周波数は、フロントエンドの動作周波数よりも低いことから、低周波で試験するテスト用のフロントエンド部の回路で簡素に実現することができる。
【０１０５】
テストパッドＴＰの種類は、インターポーザＩＰに設けられた外部端子とほぼ同様である。具体的には、クロック信号が入力されるテストパッドＴＰ１、アドレス信号が入力されるテストパッドＴＰ２、コマンド信号が入力されるテストパッドＴＰ３、テストデータの入出力を行うためのテストパッドＴＰ４、データストローブ信号の入出力を行うためのテストパッドＴＰ５、電源電位を供給するためのテストパッドＴＰ６などが含まれている。
【０１０６】
テスト時においては、デコードされていない通常の外部コマンドが入力されるため、コアチップＣＣ０〜ＣＣ７にはテスト用のコマンドデコーダ６５も設けられている。また、テスト時においては、シリアルなテストデータが入出力されることから、コアチップＣＣ０〜ＣＣ７にはテスト用の入出力回路５５も設けられている。
【０１０７】
以上が本実施形態による半導体装置１０の全体構成である。このように、本実施形態による半導体装置１０は、１Ｇｂのコアチップが８枚積層された構成を有していることから、合計で８Ｇｂのメモリ容量となる。また、チップ選択信号／ＣＳが入力される端子（チップ選択端子）は１つであることから、コントローラからはメモリ容量が８Ｇｂである単一のＤＲＡＭとして認識される。
【０１０８】
図２２は、本実施形態による半導体装置１０を用いたデータ処理システムの構成を示す図である。
【０１０９】
図２２に示すデータ処理システムは、メモリモジュール２００とこれに接続されたコントローラ３００によって構成されている。メモリモジュール２００は、モジュール基板２０１上に複数の半導体装置１０が搭載された構成を有している。モジュール基板２０１上には、コントローラ３００から供給されるアドレス信号やコマンド信号を受けるレジスタ２０２が搭載されており、各半導体装置１０にはレジスタ２０２を介してアドレス信号やコマンド信号が供給される。
【０１１０】
このような構成を有するデータ処理システムにおいて、コントローラ３００はアドレス信号やコマンド信号など、通常のＤＲＡＭのアクセスに必要な各種信号を供給すれば足り、チップ選択アドレスなど、通常のＤＲＡＭでは用いられない特別な信号を供給する必要はない。
【０１１１】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１１２】
例えば、上記実施形態においては、信号系ＴＳＶと電源系ＴＳＶの大きさ（直径）が同一であるが、電源系ＴＳＶを信号系ＴＳＶよりも太くしてもよい。この場合、電源系ＴＳＶの寄生容量が大きくなり、また寄生抵抗が小さくなることがから、電源電位の安定性と消費電力の低減を図ることができる。
【０１１３】
また、上記実施形態においては、コアチップとしてＤＤＲ３型のＳＤＲＡＭを用いているが、本発明がこれに限定されるものではない。したがって、ＤＤＲ３型以外のＤＲＡＭであっても構わないし、ＤＲＡＭ以外の半導体メモリ（ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、フラッシュメモリなど）であっても構わない。また、全てのコアチップが積層されていることも必須でなく、一部又は全部のコアチップが平面的に配置されていても構わない。さらに、コアチップ数についても８個に限定されるものではない。
【０１１４】
さらに本発明は、半導体メモリ以外の半導体装置に適用することも可能である。例えばインターフェースチップにＣＰＵ（Central Processing Unit）を搭載し、コアチップにＣＰＵのキャッシュメモリを搭載し、インターフェースチップと複数のコアチップを組み合わせることにより、高性能なＣＰＵを構成することも可能である。さらには、ＣＰＵ（Central Processing Unit）、ＧＰＵ（Graphics Processing Unit）ＳＤＲＡＭ、フラッシュメモリ等をコアチップとして用意し、またそれらのチップセットをインターフェースチップとして用意し、これらをチップ積層型半導体装置として構成することにより、ワンチップコンピュータの実現も可能である。
【符号の説明】
【０１１５】
１〜３    貫通電極（ＴＳＶ）
１ａ    信号系ＴＳＶ
１ｂ    電源系ＴＳＶ
４〜６    内部回路
１０    半導体装置
１１ａ，１１ｂ    クロック端子
１１ｃ    クロックイネーブル端子
１２ａ〜１２ｅ    コマンド端子
１３    アドレス端子
１４    データ入出力端子
１５ａ，１５ｂ    データストローブ端子
１６    キャリブレーション端子
１７ａ，１７ｂ    電源端子
２１    クロック発生回路
２２    ＤＬＬ回路
２３    入出力バッファ回路
２４    キャリブレーション回路
２５    データラッチ回路
３１    コマンド入力バッファ
３２    コマンドデコーダ
３３    不良チップ情報保持回路
４１    アドレス入力バッファ
４２    モードレジスタ
４３    パワーオン検出回路
４４    層アドレス設定回路
４５    層アドレスコントロール回路
４６    層アドレス発生回路
４７    層アドレス比較回路
５０    メモリセルアレイ
５１    ロウデコーダ
５２    カラムデコーダ
５３    センス回路
５４    データコントロール回路
５５    入出力回路
６１    ロウ制御回路
６１ａ    アドレスバッファ
６１ｂ    リフレッシュカウンタ
６２    カラム制御回路
６２ａ    アドレスバッファ
６２ｂ    バーストカウンタ
６３    コントロールロジック回路
６４    モードレジスタ
６５    コマンドデコーダ
７０    内部電圧発生回路
７１    パワーオン検出回路
８０    シリコン基板
８０ｂ    拡散層
８１    層間絶縁膜
８１ａ    ゲート電極
８１ｂ    スルーホール電極
８２    絶縁リング（分離壁）
８２ａ    シリコン熱酸化膜
８２ｂ    シリコン酸化膜
８３，８６    ＴＳＶの端部
８４    裏面バンプ
８５    表面バンプ
８７    カバー層
８８    信号配線
９１    電極
９２    スルーホール電極
９３    再配線層
９４      ＮＣＦ
９５    リードフレーム
９６    アンダーフィル
９７    封止樹脂
１００ｐ    形成領域
１０１    シリコン窒化膜
１０２    マスク層
１０３    分離溝
１０３ｉｓ    分離溝の内周側面
１０３ｏｐ１    隙間
１０３ｏｐ２    隙間
１０３ｏｓ    分離溝の外周側面
１０４    多結晶シリコン膜
１０４ｉｓ    多結晶シリコン膜
１０４ｏｓ    多結晶シリコン膜
１０６ａ〜１０６ｄ    配線
１０７    層間絶縁膜
１１４    裏面絶縁膜
１１５    開口
１１６    ＴＳＶ
２００    メモリモジュール
２０１    モジュール基板
２０２    レジスタ
３００    コントローラ
ＣＣ０〜ＣＣ７    インターフェースチップ
ＩＦ    インターフェースチップ
ＩＰ    インターポーザ
Ｌ０〜Ｌ３    配線層
Ｐ０〜Ｐ３    パッド
ＴＨ１〜ＴＨ３    スルーホール電極
【図１】
2011082450.tif 000003
【図２】
2011082450.tif 000004
【図３】
2011082450.tif 000005
【図４】
2011082450.tif 000006
【図５】
2011082450.tif 000007
【図６】
2011082450.tif 000008
【図７】
2011082450.tif 000009
【図８】
2011082450.tif 000010
【図９】
2011082450.tif 000011
【図１０】
2011082450.tif 000012
【図１１】
2011082450.tif 000013
【図１２】
2011082450.tif 000014
【図１３】
2011082450.tif 000015
【図１４】
2011082450.tif 000016
【図１５】
2011082450.tif 000017
【図１６】
2011082450.tif 000018
【図１７】
2011082450.tif 000019
【図１８】
2011082450.tif 000020
【図１９】
2011082450.tif 000021
【図２０】
2011082450.tif 000022
【図２１】
2011082450.tif 000023
【図２２】
2011082450.tif 000024
【手続補正書】
【提出日】平成22年12月20日(2010.12.20)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】変更
【補正の内容】
【００６９】
こうして、リング状の分離壁８２で囲まれたＴＳＶ形成領域８０ｐが形成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正の内容】
【００７０】
次に、図１８に示すように、シリコン基板８０（ＴＳＶ形成領域８０ｐを含む）の裏面を覆う裏面絶縁膜１１４を形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
続いて、図１９に示すように、ＴＳＶ形成領域８０ｐに、シリコン基板８０の裏面から裏面絶縁膜１１４、シリコン基板８０及び層間絶縁膜８１を貫通し、配線層Ｌ０のパッドＰ０の下面を露出する開口１１５を形成する。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板を貫通する複数の貫通電極と、前記複数の貫通電極と其々接続される複数の配線パッドとを備え、
前記複数の配線パッドのうち、電源電位が供給される配線パッドの表面積は信号が供給される配線パッドの表面積よりも大きいことを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面に形成された素子形成層をさらに備え、
前記素子形成層は、層間絶縁膜と、前記層間絶縁膜を貫通するスルーホール電極を含み、
前記複数の貫通電極は、前記半導体基板及び前記素子形成層を貫通していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電源電位が供給される配線パッドのいずれかと同一の配線層に設けられた信号配線をさらに備え、前記信号配線は、異なる配線層に設けられた配線パッドと平面視にて重なる部分を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
第１の半導体基板を貫通する複数の第１の貫通電極と、前記複数の第１の貫通電極と其々接続される複数の第１の配線パッドとを備え、前記複数の第１の配線パッドのうち、電源電位が供給される前記第１の配線パッドの表面積は第１の制御信号が供給される前記第１の配線パッドの表面積よりも大きい第１のチップと、
第２の半導体基板を貫通する複数の第２の貫通電極と、前記複数の第２の貫通電極と其々接続される複数の第２の配線パッドとを備え、前記複数の第２の配線パッドの内、前記電源電位が供給される前記第２の配線パッドの表面積は第２の制御信号が供給される前記第２の配線パッドの表面積よりも大きい第２のチップと、を備え、
前記第１のチップ及び前記第２のチップは互いに積層されていることを特徴とする半導体装置。
【請求項５】
前記第１のチップは、前記第１の貫通電極の一端側に接続された第１の裏面バンプと、前記第１の配線パッドの上方に設けられ且つ前記第２の貫通電極の他端側に接続された第１の表面バンプをさらに備え、
前記第２のチップは、前記第２の貫通電極の一端側に接続された第２の裏面バンプと、前記第２の配線パッドの上方に設けられ且つ前記第２の貫通電極の他端側に接続された第２の表面バンプとをさらに備え、
前記第１の裏面バンプと前記第２の表面バンプとが接続されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１及び第２のチップは共にメモリコアを含むことを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記第１のチップはメモリコアを含み、前記第２のチップは前記メモリコアを制御するコントローラを含むことを特徴とする請求項４又は５に記載の半導体装置。
【請求項８】
半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、
前記第１の貫通電極に接続された複数の第１のパッドと、
前記第２の貫通電極に接続された複数の第２のパッドと、を備え、
前記半導体基板に最も近い前記第２のパッドの表面積は、前記半導体基板に最も近い前記第１のパッドの表面積よりも大きいことを特徴とする半導体装置。
【請求項９】
前記半導体基板の表面側に設けられた複数の配線層をさらに備え、
前記複数の第１のパッド及び前記複数の第２のパッドは、前記複数の配線層の各々に設けられており、
前記複数の配線層のうち、前記半導体基板に最も近い第１配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１配線層よりも上層に位置する第２配線層をさらに備え、
前記第２配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第２のパッドの表面積よりも小さいことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第２配線層内に設けられた信号配線をさらに備え、
前記信号配線は、前記第１配線層内に設けられた前記第１のパッドと平面視にて重なる部分を有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１及び第２配線層よりも上層に位置する第３配線層をさらに備え、
前記第３配線層内に設けられた前記第１のパッドの表面積は、前記第１配線層に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記半導体基板と前記第１配線層との間に設けられた素子形成層をさらに備え、
前記第１及び第２の貫通電極は、前記半導体基板及び前記素子形成層を構成する層間絶縁膜を貫通して、前記第１及び第２のパッドにそれぞれ直接接続されていることを特徴とする請求項９乃至１２のいずれか一項に記載の半導体装置。
【請求項１４】
異なる配線層内の第１のパッド同士を短絡させる第１のスルーホール電極と、
異なる配線層内の第２のパッド同士を短絡させる第２のスルーホール電極をさらに備え、
前記第２のスルーホール電極の数は前記第１のスルーホール電極の数よりも多いことを特徴とする請求項９乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記半導体基板の表面側に設けられ、少なくとも前記第１及び第２のパッド及び前記第１及び第２のスルーホール電極を介して前記第１及び第２の貫通電極の一端に接続された表面バンプと、
前記半導体基板の裏面側に設けられ、前記第１及び第２の貫通電極の他端に接続された裏面バンプとをさらに備え、
前記表面バンプ及び前記裏面バンプの平面形状が共に円形であり、前記表面バンプの直径は裏面バンプの直径よりも大きいことを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１及び第２の貫通電極の各々を取り囲むように設けられ、前記半導体基板と前記第１及び第２の貫通電極とを絶縁分離する絶縁リングをさらに備え、
前記表面バンプの直径は、前記絶縁リングの内径よりも小さいことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１の貫通電極は信号が供給される信号系の貫通電極であり、前記第２の貫通電極は電源電位又は接地電位が供給される電源系の貫通電極であることを特徴とする請求項８乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
複数の第１のチップと、前記複数の第１のチップを制御する第２のチップと、を備え、
少なくとも前記複数の第１のチップの各々は、
半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、
前記半導体基板の表面側に設けられた複数の配線層と、
前記複数の配線層の各々に設けられ、前記第１の貫通電極に接続された複数の第１のパッドと、
前記複数の配線層の各々に設けられ、前記第２の貫通電極に接続された複数の第２のパッドと、を備え、
前記複数の配線層のうち、前記半導体基板に最も近い第１配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする半導体装置。
【請求項１９】
前記複数の第１のチップ及び前記第２のチップは互いに積層されていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記積層方向に隣接する前記第１のチップに設けられた前記第１の貫通電極の少なくとも一部は短絡されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記積層方向に隣接する前記第１のチップに設けられた前記第２の貫通電極は短絡されていることを特徴とする請求項１９又は２０に記載の半導体装置。
【請求項２２】
前記複数の第１のチップの各々はメモリセルアレイを含むことを特徴とする請求項１８乃至２１のいずれか一項に記載の半導体装置。
【請求項２３】
前記第２のチップはプロセッサを含み、前記複数の第１のチップの各々は前記プロセッサのキャッシュメモリを含むことを特徴とする請求項１８乃至２２のいずれか一項に記載の半導体装置。
【請求項２４】
それぞれ対応するメモリセルアレイを有する複数のコアチップと、前記複数のコアチップを制御するインターフェースチップとを有する半導体装置と、
前記半導体装置を制御するコントローラと、を備える情報処理システムであって、
少なくとも前記複数のコアチップの各々は、
半導体基板と、前記半導体基板を貫通する第１及び第２の貫通電極と、
前記半導体基板の表面側に設けられた複数の配線層と、
前記複数の配線層の各々に設けられ、前記第１の貫通電極に接続された複数の第１のパッドと、
前記複数の配線層の各々に設けられ、前記第２の貫通電極に接続された複数の第２のパッドと、を備え、
前記複数の配線層のうち、前記半導体基板に最も近い第１配線層内に設けられた前記第２のパッドの表面積は、前記第１配線層内に設けられた前記第１のパッドの表面積よりも大きいことを特徴とする情報処理システム。
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2011082450.tif 000025
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正の内容】
【図２１】
2011082450.tif 000026