(57)【要約】【課題】消費電流の低減及び回路の省スペース化を実現する不揮発性半導体記憶装置を提供することを目的とする。【解決手段】書き込み電圧の印加によって状態が変化するメモリ素子及び第１配線からメモリ素子を介して第２配線に流れる電流を順方向として流す整流素子を含む直列回路により形成された複数のメモリセルを有するメモリセルアレイと、外部電源電圧を昇圧又は降圧して、第１電圧、第１電圧よりも低い第２電圧、第２電圧よりも低い第３電圧、及び第３電圧よりも低く、第１電圧との電位差が書き込み電圧となる第４電圧を、それぞれ生成する電源電圧と、データ書き込み時に、選択第１配線に第１電圧を印加し、非選択第２配線に第２電圧を印加し、非選択第１配線に第３電圧を印加し、選択第２配線に第４電圧を印加するドライバ回路とを有し、第２電圧は、外部電源電圧よりも低いことを特徴とする。【選択図】図６
2011118970.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数の第１配線及び第２配線、並びに前記第１配線及び第２配線の各交差部において前記第１配線及び第２配線間に接続され、書き込み電圧の印加によって状態が変化するメモリ素子及び前記第１配線から前記メモリ素子を介して前記第２配線に流れる電流を順方向として流す整流素子を含む直列回路により形成された複数のメモリセルを有するメモリセルアレイと、
外部電源電圧を昇圧又は降圧して、第１電圧、この第１電圧よりも低い第２電圧、この第２電圧よりも低い第３電圧、及び前記第３電圧よりも低く、前記第１電圧との電位差が前記書き込み電圧となる第４電圧を、それぞれ生成する電源電圧と、
データ書き込み時に、前記複数のメモリセルのうち、データの書き込みのために選択された選択メモリセルに接続された選択第１配線に前記第１電圧を印加し、前記選択メモリセルに接続されない非選択第２配線に前記第２電圧を印加し、前記選択メモリセルに接続されない非選択第１配線に前記第３電圧を印加し、前記選択メモリセルに接続された選択第２配線に前記第４電圧を印加するドライバ回路と
を有し、
前記第２電圧は、前記外部電源電圧よりも低い
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第４電圧は、負の電圧である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記電源回路は、前記外部電源電圧を昇圧して前記第１電圧を生成する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置。
【請求項４】
前記第３電圧は、接地電圧である
ことを特徴とする請求項１〜３のいずれか１項記載の不揮発性半導体記憶装置。
【請求項５】
前記ドライバ回路は、第１導電型基板、この第１導電型基板上に形成された第２導電型ウェル、及びこの第２導電型ウェル上に形成された第１導電型ウェルからなるトリプル・ウェル構造を有する
ことを特徴とする請求項１〜４のいずれか１項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、可変抵抗素子を用いた不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ＲｅＲＡＭ：Resistance RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（ＰＣＲＡＭ：Phase Change RAM）も含むものとする。
【０００３】
ＲｅＲＡＭの可変抵抗素子には、２種の動作モードがあることが知られている。一つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはパイポーラ型といわれる。もう一つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる（例えば、非特許文献１参照）。
【０００４】
高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線とワード線のクロスポイントに可変抵抗素子とダイオード等の整流素子を重ねることにより、セルアレイが構成できるからである。更にこの様なセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（例えば、特許文献１参照）。
【０００５】
ユニポーラ型のＲｅＲＡＭの場合、可変抵抗メモリに対するデータの書き込みは、可変抵抗素子に、例えば４Ｖ程度（電流値は数１０ｎＡ程度）のプログラム電圧を１０ｎｓ〜１μｓ印加することでなされる。これによって、可変抵抗素子が高抵抗状態から低抵抗状態へ変化する。この状態変化を、「プログラム」又は「セット」と呼ぶ。また、データがセットされた可変抵抗素子に３Ｖ程度の消去電圧を印加し、１μＡ〜１０μＡの電流を数μｓだけ流すと、可変抵抗素子は低抵抗状態から高抵抗状態へと変化する。この状態変化を、「消去」又は「リセット」と呼ぶ。
【０００６】
これらのセット動作及びリセット動作では、選択されたワード線及びビット線に接続される可変抵抗素子に、必要なプログラム電圧や消去電圧を印加する。一方、非選択のワード線又はビット線には、ダイオードがオンしないように、例えば逆バイアスとなる制御電圧を印加する必要がある。このとき個々のダイオードに流れる逆バイアスリーク電流は、わずかであるが、非選択のワード線又はビット線は、選択ワード線又はビット線よりもはるかに本数が多いため、結果的にダイオード逆バイアスリークに起因する電流消費が無視できないほど大きくなってしまう。また、非選択のワード線又はビット線に印加される電圧は、選択ワード線又はビット線に印加されるプログラム電圧又は消去電圧と同様、外部電源電圧をチャージポンプで昇圧させた電圧を利用している。このため、逆バイアスリークに起因する消費電流が大きいと、チャージポンプの負荷も増大し、必要とされるポンプ面積も増大するという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００６−５１４３９２
【非特許文献１】Y. Hosoi et al, "High Speed Unipolar Switching Resistance RAM(RRAM) Technology" IEEE International Electron Devices Meeting 2006 Technical Digest p.793-796
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、以上の点に鑑み、消費電流の低減及び回路の省スペース化を実現する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、並びに前記第１配線及び第２配線の各交差部において前記第１配線及び第２配線間に接続され、書き込み電圧の印加によって状態が変化するメモリ素子及び前記第１配線から前記メモリ素子を介して前記第２配線に流れる電流を順方向として流す整流素子を含む直列回路により形成された複数のメモリセルを有するメモリセルアレイと、外部電源電圧を昇圧又は降圧して、第１電圧、この第１電圧よりも低い第２電圧、この第２電圧よりも低い第３電圧、及び前記第３電圧よりも低く、前記第１電圧との電位差が前記書き込み電圧となる第４電圧を、それぞれ生成する電源電圧と、データ書き込み時に、前記複数のメモリセルのうち、データの書き込みのために選択された選択メモリセルに接続された選択第１配線に前記第１電圧を印加し、前記選択メモリセルに接続されない非選択第２配線に前記第２電圧を印加し、前記選択メモリセルに接続されない非選択第１配線に前記第３電圧を印加し、前記選択メモリセルに接続された選択第２配線に前記第４電圧を印加するドライバ回路とを有し、前記第２電圧は、前記外部電源電圧よりも低いことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、消費電流の低減及び回路の省スペース化を実現する不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る不揮発性メモリのブロック図である。
【図２】同実施形態に係る不揮発性メモリのメモリセルアレイの一部の斜視図である。
【図３】図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【図４】同実施形態における可変抵抗素子の一例を示す模式的な断面図である。
【図５】同実施形態におけるメモリセルアレイのバイアス状態を示す図である。
【図６】同実施形態におけるメモリセルアレイのバイアス状態を示す図である。
【図７】同実施形態に係る不揮発性メモリの電源回路の系統図である。
【図８】同実施形態におけるメモリセルアレイのバイアス状態を示す図である。
【図９】同実施形態に係る不揮発性メモリのメインロウデコーダの回路図である。
【図１０】同実施形態に係る不揮発性メモリのロウドライバの回路図である。
【図１１】同実施形態に係る不揮発性メモリのロウドライバ及びその周辺回路のウェル構造を示す図である。
【図１２】同実施形態に係る不揮発性メモリの書き込み駆動線ドライバの回路図である。
【図１３】同実施形態に係る不揮発性メモリのカラムデコーダの回路図である。
【図１４】同実施形態に係る不揮発性メモリのカラムドライバの回路図である。
【図１５】同実施形態に係る不揮発性メモリのセンスアンプ／書き込みバッファの回路図である。
【図１６】同実施形態に係る不揮発性メモリの選択ビット線電圧発生回路の回路図である。
【図１７】同実施形態に係る不揮発性メモリの非選択ワード線電圧発生回路の回路図である。
【図１８】同実施形態に係る不揮発性メモリの選択ワード線電圧発生回路の回路図である。
【発明を実施するための形態】
【００１２】
以下、図面を参照しながら、本発明に係る不揮発性半導体記憶装置の実施の形態について詳細に説明する。
【００１３】
［全体構成］
図１は、本発明の実施形態に係る不揮発性メモリのブロック図である。
【００１４】
この不揮発性メモリは、図１中の点線で囲まれたメモリセルアレイコア部１００と、このメモリセルアレイコア部１００に用いる電圧を生成し、供給する電源回路２００を含む。
【００１５】
メモリセルアレイコア部１００は、メモリセルアレイ１１０とロウ系制御回路及びカラム系制御回路とを備える。このメモリセルアレイ１１０は、ロウ方向に延びる複数の第２配線であるワード線ＷＬと、これらワード線ＷＬに交差するカラム方向に延びる複数の第１配線であるビット線ＢＬと、これらワード線ＷＬ及びビット線ＢＬの各交差部に設けられた複数のメモリセルＭＣからなる。ワード線ＷＬは、メインワード線によって所定数ずつの複数のグループに分かれる。同様に、ビット線ＢＬも、カラム選択線によって所定数ずつの複数のグループに分かれる。
【００１６】
また、メモリセルアレイコア部１００は、外部から供給されるアドレス信号（Address）及び制御信号（Control）に基づいてメモリセルアレイ１１０内の所定のメモリセルを選択し、セット／リセット／リードの各動作を実行するロウ系制御回路及びカラム系制御回路を備える。
【００１７】
ロウ系制御回路は、メインロウデコーダ１２０、ロウドライバ１３０、書き込み駆動線（ＷＤＲＶ）ドライバ１４０、及びロウ系周辺回路１５０を含む。メインロウデコーダ１２０は、アドレス信号に基づいて所定のメインワード線を選択する。ロウドライバ１３０は、メインワード線毎に設けられており、メインワード線の選択／非選択の状態に応じて、このメインワード線に対応する所定数のワード線に対してセット動作等に必要な電圧を供給する。書き込み駆動線ドライバ１４０は、アドレス信号に基づいてワード線ドライバ１３０がワード線に供給する電圧を準備する。ロウ系周辺回路１５０は、その他の必要なロウ系の回路を有する。
【００１８】
一方、カラム系制御回路は、カラムデコーダ１６０、カラムドライバ１７０、センスアンプ／書き込みバッファ１８０、及びカラム系周辺回路１９０を備える。カラムデコーダ１６０は、アドレス信号に基づいて所定のカラム選択線を選択する。カラムドライバ１７０は、カラム選択線毎の設けられており、カラム選択線の選択／非選択の状態に応じて、このカラム選択線に対応する所定数のビット線に対するデータ入出力を行う。センスアンプ／書き込みバッファ１８０は、データ入出力信号（I/O）を介して入力されたデータをカラムドライバ１７０に出力したり、カラムドライバ１７０から受信したビット線に現れたデータをデータ入出力信号として外部に送信したりする。カラム系周辺回路１９０は、その他の必要なカラム系の回路を有する。
【００１９】
［メモリセルアレイ］
図２は、メモリセルアレイ１１０の一部の斜視図、図３は、図２におけるI-I´線で切断して矢印方向に見たメモリセル１つ分の断面図である。
【００２０】
複数本の第２配線であるワード線ＷＬ０〜ＷＬ２が平行に配設され、これと交差して複数本の第１の配線であるビット線ＢＬ０〜ＢＬ２が平行に配設され、これらの各交差部に両配線に挟まれるようにメモリセルＭＣが配置される。第１及び第２の配線は、熱に強く、且つ抵抗値の低い材料が望ましく、例えばW、WSi、NiSi、CoSi等を用いることができる。
【００２１】
メモリセルＭＣは、図３に示すように、可変抵抗素子ＶＲと非オーミック素子ＮＯの直列接続回路からなる。
【００２２】
可変抵抗素子ＶＲとしては、電圧印加によって、電流、熱、化学エネルギー等を介して抵抗値を変化させることができるもので、上下にバリアメタル及び接着層として機能する電極ＥＬ１、ＥＬ２が配置される。電極材としては、Pt、Au、Ag、TiAlN、SrRuO、Ru、RuN、Ir、Co、Ti、TiN、TaN、LaNiO、Al、PtIrOx、 PtRhOx、Rh/TaAlN等が用いられる。また、配向性を一様にするようなメタル膜の挿入も可能である。また、別途バッファ層、バリアメタル層、接着層等を挿入することも可能である。
【００２３】
可変抵抗素子ＶＲは、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（ＰＣＲＡＭ）、金属陽イオンを析出させて電極間に架橋（コンダクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊することで抵抗値を変化させるもの（ＣＢＲＡＭ）、電圧あるいは電流印加により抵抗値が変化するもの（ＲｅＲＡＭ）(電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。
【００２４】
図４は、ＲｅＲＡＭの例を示す図である。図４に示す可変抵抗素子ＶＲは、電極層１１、１３の間に記録層１２を配置してなる。記録層１２は、少なくとも２種類の陽イオン元素を有する複合化合物から構成される。陽イオン元素の少なくとも１種類は電子が不完全に満たされたｄ軌道を有する遷移元素とし、且つ隣接する陽イオン元素間の最短距離は、０．３２ｎｍ以下とする。具体的には、化学式AxMyXz（AとMは互いに異なる元素）で表され、例えばスピネル構造（AM2O4）、イルメナイト構造（AMO3）、デラフォサイト構造（AMO2）、LiMoN2構造（AMN2）、ウルフラマイト構造（AMO4）、オリビン構造（A2MO4）、ホランダイト構造（AxMO2）、ラムスデライト構造（AxMO2）、ペロブスカイト構造（AMO3）等の結晶構造を持つ材料により構成される。
【００２５】
図４の例では、AがZn、MがMn、XがOである。記録層１２内の小さな白丸は拡散イオン（Zn）、大きな白丸は陰イオン（O）、小さな黒丸は遷移元素イオン（Mn）をそれぞれ表している。記録層１２の初期状態は高抵抗状態であるが、電極層１１を固定電位、電極層１３側に負の電圧を印加すると、記録層１２中の拡散イオンの一部が電極層１３側に移動し、記録層１２内の拡散イオンが陰イオンに対して相対的に減少する。電極層１３側に移動した拡散イオンは、電極層１３から電子を受け取り、メタルとして析出するため、メタル層１４を形成する。記録層１２の内部では、陰イオンが過剰となり、結果的に記録層１２内の遷移元素イオンの下層を上昇させる。これにより、記録層１２はキャリアの注入により電子伝導性を有するようになってセット動作が完了する。再生に関しては、記録層１２を構成する材料が抵抗変化を起こさない程度の微小な電流値を流せば良い。プログラム状態（低抵抗状態）を初期状態（高抵抗状態）にリセットするには、例えば記録層１２に大電流を充分な時間流してジュール加熱して、記録層１２の酸化還元反応を促進すれば良い。また、セット時と逆向きの電場を印加することによってもリセット動作が可能である。以下において、セット動作に必要な電圧及びリセット動作に必要な電圧を「書き込み電圧」と呼ぶ。
【００２６】
図５及び図６は、本実施形態におけるセット／リセット動作時のメモリセルアレイのバイアス状態を示す図である。ここでは、図５中の点線で囲まれたメモリセルＭＣ´に対してセット／リセットする場合を例に説明する。
【００２７】
図５に示す通り、選択メモリセルＭＣ´に接続されたビット線ＢＬ´（以下、「選択ビット線」と呼ぶ）、選択メモリセルＭＣ´に接続されていないワード線ＷＬ（以下、「非選択ワード線」と呼ぶ）、選択メモリセルＭＣ´に接続されていないビット線ＢＬ（以下、「非選択ビット線」と呼ぶ）、及び選択メモリセルＭＣ´に接続されたワード線ＷＬ´（以下、「選択ワード線」と呼ぶ）にそれぞれ、第１電圧である選択ビット線電圧ＶＷＲ、第２電圧である非選択ワード線電圧ＶＵＸ、第３電圧である非選択ビット線電圧ＶＵＢ、及び第４電圧である選択ワード線電圧ＶＳＳＲＯＷを印加する。
【００２８】
ここで、選択ビット線電圧ＶＷＲは、選択ワード線電圧ＶＳＳＲＯＷに対して書き込み電圧分（例えば、４．０Ｖ）だけ高い電圧となる。これによって選択メモリセルＭＣ´には、ダイオードＤｉの順方向に書き込み電圧が印加されるためセット／リセットされる。非選択ワード線電圧ＶＵＸは、非選択ビット線電圧ＶＵＢよりも高い電圧である。これによって、非選択ワード線ＷＬ及び非選択ビット線ＢＬに接続されたメモリセルＭＣ（以下、「非選択メモリセル」と呼ぶ）には、ダイオードＤｉの逆方向に電圧「ＶＵＸ−ＶＵＢ」が印加されるため、セット／リセットは生じない。また、非選択ワード線電圧ＶＵＸは、選択ビット線電圧ＶＷＲよりもメモリセルＭＣのダイオードＤｉのＶＦ（例えば、０．８Ｖ）以下の電圧だけ低い電圧となる。同様に、非選択ビット線ＢＬは、選択ワード線電圧ＶＳＳＲＯＷよりもメモリセルＭＣのダイオードＤｉのＶＦ以下の電圧だけ高い電圧となる。これによって、非選択ワード線ＷＬ及び選択ビット線ＢＬ´に接続されたメモリセルＭＣ或いは選択ワード線ＷＬ´及び非選択ビット線ＢＬに接続されたメモリセルＭＣ（以下、「半選択メモリセル」と呼ぶ）には、ダイオードＤｉの順方向にＶＦを超えるバイアスが掛からないため、セット／リセットは生じない。選択ワード線電圧ＶＳＳＲＯＷは、接地電圧ＶＳＳを降圧させたもので、負の電圧（例えば、−０．８Ｖ）となる。
【００２９】
次に、図５及び図６に示すバイアス状態における消費電流について説明する。図５からも分かるように、複数あるメモリセルＭＣのうち、ほとんどが非選択メモリセルとなる。したがって、不揮発性メモリ全体に占める消費電流の多くは、非選択メモリセルによって生じる逆方向のオフリーク電流と言える。
【００３０】
ここで、書き込み電圧を４．０Ｖ、ダイオードＤｉのＶＦを０．８Ｖとすると、従来の場合、選択ワード線電圧である接地電圧ＶＳＳ（０Ｖ）を基準に、選択ビット線電圧ＶＷＲが４．０Ｖ、非選択ワード線電圧ＶＵＸが３．２Ｖ、非選択ビット線電圧ＶＵＢが０．８Ｖとなる。
【００３１】
この場合、一般的な外部電圧ＶＣＣが２．７Ｖ〜３．３Ｖであることを考えると、選択ビット線電圧ＶＷＲを得るためには、外部電圧ＶＣＣを昇圧させる必要がある。また、電圧降下の影響等を考慮した場合、確実に非選択ワード線電圧ＶＵＸを得るためには、チャージポンプによって生成された選択ビット線電圧ＶＷＲをレギュレータで降圧させることによって非選択ワード線電圧ＶＵＸを生成する必要がある。つまり、非選択ワード線電圧ＶＵＸの供給を受ける非選択メモリセルＭＣのオフリーク電流については、チャージポンプのポンプ効率を考慮する必要がある。つまり、ポンプ効率が５０％であった場合、非選択メモリセルＭＣのオフリーク電流で生じる消費電流が２倍、つまり、不揮発性メモリ全体の消費電流も２倍程度膨れ上がることになる。さらに、消費電流の増大によって、同時アクセス可能なメモリセル数も制限を受けるため、データスループットの低下も問題となる。更に、チャージポンプの負荷が増える分、回路面積も増大する。
【００３２】
そこで、本実施形態では、従来の選択ビット線電圧ＶＷＲ、非選択ワード線電圧ＶＵＸ、非選択ビット線電圧ＶＵＢ、及び選択ワード線電圧ＶＳＳＲＯＷ相互のバイアス関係を維持しつつ、非選択ビット線電圧ＶＵＢが外部電源電圧ＶＣＣ以下になるように、全体的に負の方向にシフトさせている。
【００３３】
この場合、図７に示すように、非選択ワード線電圧ＶＵＸは、外部電源電圧ＶＣＣから直接レギュレータで変換することができる。つまり、消費電流の大半を占める非選択メモリセルＭＣのオフリーク電流をチャージポンプで駆動する必要がないため、チャージポンプの負荷電流を抑制することができる。
【００３４】
なお、本実施形態の場合、選択ワード線電圧ＶＳＳＲＯＷについては、従来にはない、チャージポンプによる接地電圧ＶＳＳからの降圧が必要となるため、消費電流算定の際に考慮する必要があるとも考えられる。しかし、チャージポンプによって非選択ワード線電圧ＶＵＸを生成する場合の非選択ワード線電圧ＶＵＸの負荷がｍＡオーダーであるのに対し、チャージポンプによって選択ワード線電圧ＶＳＳＲＯＷを生成する場合の選択ワード線電圧ＶＳＳＲＯＷの負荷がμＡオーダーであるため、消費電流への影響は極めて小さいと考えることができる。
【００３５】
さらに、チャージポンプの負荷電流が減るため、チャージポンプも小規模化することができ、これに伴って回路面積を縮小することができる。
【００３６】
ここで、さらに具体的なメモリセルアレイとして図８に示すメモリセルアレイの消費電流について考える。図８に示すメモリセルアレイは、３６．２Ｍビット毎の単位メモリセルアレイ（以下、「ＭＡＴ」と呼ぶ）に分割されており、隣接するＭＡＴ間でワード線ＷＬ及びビット線ＢＬが共有されている。つまり、ワード線ＷＬは、図中左隣と右隣のＭＡＴ間で交互に共有され、ビット線ＢＬは、図中上隣と下隣のＭＡＴ間で交互に共有されている。なお、図８には、ＭＡＴ＜４＞にある２つのメモリセルＭＣ´、ＭＣ´´を選択した場合のバイアス状態についても併せて示している。ＭＡＴ＜４＞と共有していないビット線ＢＬとワード線ＷＬはフローティング状態（Ｆ）とされている。
【００３７】
このような、構造のメモリセルアレイの場合、消費電流は、「選択ＭＡＴの逆バイアス状態のダイオードのオフリーク電流×選択ＭＡＴ数×隣接ＭＡＴの共有係数」として表すことができる。
【００３８】
１個のＭＡＴ＜４＞を選択した場合、選択メモリセルＭＣ´、ＭＣ´´に接続される選択ワード線ＷＬ´を共有するＭＡＴ＜５＞、選択メモリセルＭＣ´、ＭＣ´´に接続される選択ビット線ＢＬ´、ＢＬ´´を共有するＭＡＴ＜１＞、ＭＡＴ＜７＞については、３６．２Ｍビットの１／２にあたる非選択メモリセルＭＣが存在する。さらに、ＭＡＴ＜５＞とビット線ＢＬを共有するＭＡＴ＜２＞、ＭＡＴ＜８＞についても、３６．２Ｍビットの１／４にあたる非選択メモリセルＭＣが存在する。したがって、ＭＡＴ＜４＞の２つのメモリセルＭＣ´、ＭＣ´´を選択したことによって、約３６．２Ｍビット×３の非選択メモリセルが存在する。
【００３９】
従って、逆バイアス状態の１個のダイオードＤｉで生じるオフリーク電流を１０ｐＡとすると、約１．１ｍＡのオフリーク電流が生じることになる。
【００４０】
この場合、従来のように、非選択ワード線電圧ＶＵＸをチャージポンプで昇圧した場合、この１．１ｍＡに、このチャージポンプのポンプ効率を考慮する必要がある。例えば、ポンプ効率が５０％の場合、約２．２ｍＡとなってしまう。一方、本実施形態の場合、ポンプ効率を考慮する必要がないため、約１．１ｍＡと半減させることができる。
【００４１】
以下において、図５及び図６に示すようなバイアス関係を実現するロウ系制御回路、カラム系制御回路、及び電源回路について説明する。なお、メモリセルアレイ１１０が、ワード線方向に２Ｋビット（＝２０４８ビット）、ビット線方向に５１２ビットのメモリセルＭＣからなる場合を例として説明する。
【００４２】
［ロウ系制御回路］
先ず、メインロウデコーダ１２０について説明する。
【００４３】
図９は、メインロウデコーダ１２０の回路図である。メインロウデコーダ１２０はプリデコーダであり、ロウアドレスを入力し、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）の１つを選択する。なお、メインロウデコーダ１２０は、図９に示す回路を、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘのそれぞれについて有している。図９に示すように、１つのメインロウデコーダ１２０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１２１、このＮＡＮＤゲートＧ１２１の出力をレベルシフトするレベルシフタＬ／Ｓ、レベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１２１、及びこのインバータＩＶ１２１の出力を入力とするインバータＩＶ１２２によって構成される。ここで、インバータＩＶ１２１、ＩＶ１２２の出力は、それぞれメインワード線ＭＷＬｘ、ＭＷＬｂｘとなっている。
【００４４】
このメインロウデコーダ１２０は、アドレス信号（Address）に基づいて所定のｘを選択し、選択したメインワード線ＭＷＬｘ、ＭＷＬｂｘにそれぞれ電圧ＶＳＳＲＯＷ（“Ｈ”）、ＶＷＲ（“Ｌ”）を供給し、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘにそれぞれ電圧ＶＷＲ、ＶＳＳＲＯＷを供給する。
【００４５】
続いて、ロウドライバ１３０について説明をする。
【００４６】
図１０は、ロウドライバ１３０の回路図である。ロウドライバ１３０には２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか１対を入力とする。ロウドライバ１３０は、１つのメインロウデコーダ１２０に対して８つ設けられている。図１０に示すように、ロウドライバ１３０は、書き込み駆動線ＷＤＲＶ＜７：０＞及びワード線ＷＬｘ＜７：０＞間に設けられ、それぞれメインワード線ＭＷＬｂｘ、ＭＷＬｘで制御される２つのトランジスタＱＰ１３１、ＱＮ１３１と、非選択ワード線電圧ＶＵＸの電源線及びワード線ＷＬｘ＜７：０＞間に設けられメインワード線ＭＷＬｘで制御されるトランジスタＱＰ１３２とを備える。
【００４７】
このロウドライバ１３０は、メインワード線ＭＷＬｘの選択／非選択の状態に応じて、書き込み駆動線ＷＤＲＶ＜７：０＞又は非選択ワード線電圧ＶＵＸの電源線のいずれか一方とワード線ＷＬｘ＜７：０＞とを接続する。これによって、ワード線ＷＬｘ＜７：０＞には、選択ワード線電圧ＶＳＳＲＯＷ、非選択ワード線電圧ＶＵＸのいずれかが供給される。
【００４８】
なお、ロウドライバ１３０は、その他の周辺回路と同じ第１導電型であるＰ型の基板上に共通に形成されるが、負の電圧となる選択ワード線電圧ＶＳＳＲＯＷ（例えば、−０．８Ｖ）を得るために、図１１に示すトリプル・ウェル構造を持つ。具体的には、接地電圧ＶＳＳをウェル電圧とするＰ型基板があり、このＰ型基板上に非選択ワード線電圧ＶＵＸをウェル電圧とする第２導電型であるＮ型のウェル、このＮ型ウェル上に選択ワード線電圧ＶＳＳＲＯＷをウェル電圧とするＰ型ウェルが順次形成された構造となっており、このＰ型ウェル上にＮＭＯＳトランジスタが形成されている。
【００４９】
続いて、書き込み駆動線ドライバ１４０について説明する。
【００５０】
図１２は、書き込み駆動線ドライバ１４０の回路図である。書き込み駆動線ドライバ１４０はプリデコーダである。この書き込み駆動線回路１４０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１４１、このＮＡＮＤゲートＧ１４１の出力をレベルシフトするレベルシフタＬ／Ｓ、このレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１４１によって構成される。このインバータＩＶ１４１は非選択ワード線電圧ＶＵＸ及び選択ワード線電圧ＶＳＳＲＯＷ間に設けられ、出力が書き込み駆動線ＷＤＲＶに接続されている。
【００５１】
この書き込み駆動線回路１４０は、入力されたアドレス信号に対応する書き込み駆動線ＷＤＲＶ＜１２７：０＞に選択ワード線電圧ＶＳＳＲＯＷを供給し、その他の書き込み駆動線ＷＤＲＶ＜１２７：０＞に非選択ワード線電圧ＶＵＸを供給する。この書き込み駆動線ＷＤＲＶの電圧は、ロウドライバ１３０を介して、ワード線ＷＬｘに供給される。
【００５２】
以上の構成によるメインロウデコーダ１２０、ロウドライバ１３０、及び書き込み駆動線ドライバ１４０によって、アドレス信号で選択されたワード線ＷＬｘにのみ選択ワード線電圧ＶＳＳＲＯＷが供給され、その他のワード線ＷＬには非選択ワード線電圧ＶＵＸが供給されることになる。
【００５３】
［カラム系制御回路］
先ず、カラムデコーダ１６０について説明する。
【００５４】
図１３は、カラムデコーダ１６０の回路図である。カラムデコーダ１６０は、カラムアドレスを入力し、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）の１つを選択する。なお、カラムデコーダ１６０は、図１３に示すような回路を、１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙのそれぞれについて有している。図１３に示すように、１つのカラムデコーダ１６０は、アドレス信号（Address）を入力とするＮＡＮＤゲートＧ１６１、このＮＡＮＤゲートＧ１６１の出力をレベルシフトするレベルシフタＬ／Ｓ、このレベルシフタＬ／Ｓの出力を入力とするインバータＩＶ１６１、及びこのインバータＩＶ１６１の出力を入力とするインバータＩＶ１６２によって構成される。ここで、インバータＩＶ１６１、ＩＶ１６２の出力は、それぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙとなっている。
【００５５】
このカラム選択線１６０は、アドレス信号（Address）に基づいて所定のｙを選択し、選択したカラム選択線ＣＳＬｙ、ＣＬＬｂｙにそれぞれ電圧ＶＷＲ（“Ｈ”）、ＶＳＳ（“Ｌ”）を供給し、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙにそれぞれ電圧ＶＳＳ、ＶＷＲを供給する。
【００５６】
続いて、カラムドライバ１７０について説明する。
【００５７】
図１４は、カラムドライバ１７０の回路図である。カラムドライバ１７０には１２８対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜１２７：０＞）のいずれか１対が入力される。カラムドライバ１７０は、１つのカラムデコーダ１６０に対して８つ設けられている。図１４に示すように、カラムドライバ１７０は、ローカルデータ線ＬＤＱ＜７：０＞及びビット線ＢＬｙ＜７：０＞間に設けられ、それぞれカラム選択線ＣＳＬｙ、ＣＳＬｂｙで制御される２つのトランジスタＱＰ１７１、ＱＮ１７１と、非選択ビット線電圧ＶＵＢの電源線及びビット線ＢＬｙ＜７：０＞間に設けられ、カラム選択線ＣＳＬｂｙで制御されるトランジスタＱＮ１７２とを備える。
【００５８】
このカラムドライバ１７０は、カラム選択線ＣＳＣｙの選択／非選択の状態に応じて、ローカルデータ線ＬＤＱ＜７：０＞／非選択ビット線電圧ＶＵＢの電源線とビット線ＢＬｙとを接続する。ここで、ローカルデータ線ＬＤＱ＜７：０＞の電圧は、センスアンプ／書き込みバッファ１８０から供給される選択ビット線電圧ＶＷＲ或いは非選択ビット線電圧ＶＵＢに相当する電圧ＶＳＳである。これによって、ビット線ＢＬｙ＜７：０＞には、選択ビット線電圧ＶＷＲ、非選択ビット線電圧ＶＵＢのいずれかが供給される。
【００５９】
続いて、センスアンプ／書き込みバッファ１８０について説明する。
【００６０】
図１５は、センスアンプ／書き込みバッファ１８０の回路図である。センスアンプ／書き込みバッファ１８０は、大別して、センスアンプ１８１と、書き込みバッファ１８２とからなる。
【００６１】
センスアンプ１８１は、ローカルデータ線ＬＤＱ＜７：０＞に現れるメモリセルＭＣのデータをラッチ回路ＬＡＴ及びデータ入出力線Ｉ／Ｏ＜７：０＞を介して外部に送信するために検知・増幅する回路である。このセンスアンプ１８２は、図示しないリードイネーブル信号１８１で活性化される。なお、センスアンプ１８１には、シングルエンド型、参照セルを用いた差動型など種々のタイプを用いるとこができる。
【００６２】
書き込みバッファ１８２は、データ入出力線Ｉ／Ｏ＜７：０＞及びラッチ回路ＬＡＴ＜７：０＞を介して入力されてきたデータをレベルシフトするレベルシフタＬ／Ｓと、このレベルシフタＬ／Ｓの出力を入力とし、ローカルデータ線ＬＤＱ＜７：０＞を出力とするインバータＩＶ１８１とからなる。このインバータＩＶ１８１は、ライトイネーブル信号ＷＥ、ＷＥｂによって活性化される。この書き込みバッファ１８２は、データ入出力線Ｉ／Ｏ＜７：０＞及びラッチ回路ＬＡＴを介して入力された書き込みデータに応じて、データが“１”の場合には、ローカルデータ線ＬＤＱ＜７：０＞に接地電圧ＶＳＳを供給し、データが“０”の場合には、ローカルデータ線ＬＤＱ＜７：０＞に書き込み電圧ＶＷＲを供給する。この書き込みバッファ１８２は、ライトイネーブル信号ＷＥによって活性化される。
【００６３】
以上の構成によるカラムデコーダ１６０、カラムドライバ１７０、及びセンスアンプ／書き込みバッファ１８０によって、セット動作時にはアドレス信号で選択された１本のビット線ＢＬｙにのみ選択ビット線電圧ＶＷＲが供給され、その他のビット線ＢＬｙには非選択ビット線電圧ＶＵＢが供給されることになる。
【００６４】
［電源回路］
電源回路２００は、外部電源電圧ＶＣＣを昇圧し、選択ビット線電圧ＶＷＲを生成する選択ワード線電圧発生回路２１０、外部電源電圧ＶＣＣを調整し、非選択ワード線電圧ＶＵＸを生成する非選択ワード線電圧発生回路２２０、及び接地電圧ＶＳＳを降圧し、選択ワード線電圧ＶＳＳＲＯＷを生成する選択ワード線電圧発生回路２４０からなる。
【００６５】
先ず、書き込み電圧発生回路２１０について説明する。
【００６６】
図１６は、選択ビット線電圧発生回路（チャージポンプ）２１０の回路図である。選択ビット線電圧発生回路２１０は、入力（外部電源電圧ＶＣＣ）及び出力端子（選択ビット線電圧ＶＷＲ）間に直列接続された３つのトランジスタＱＮ２１１〜ＱＮ２１３を備える。これら３つのトランジスタＱＮ２１１〜ＱＮ２１３は、それぞれ入力側をアノード、出力側をカソードとするダイオード接続となっている。また、選択ビット線電圧発生回路２１０は、一端が、トランジスタＱＮ２１１、ＱＮ２１２、及びＱＮ２１３のドレイン側に接続され、他端が共通に接続されたキャパシタＣ２１１、Ｃ２１２、及びリミッタ回路（Limiter）を有する。
【００６７】
この選択ビット線電圧発生回路２１０は、外部電源電圧ＶＣＣから供給される電荷をキャパシタＣ２１１に蓄積し、さらに、この電荷と外部電源電圧ＶＣＣから供給される電荷とを重畳的にキャパシタＣ２４１に蓄積する。このキャパシタＣ２１２に蓄積された電荷を放電することで、外部電源電圧ＶＣＣよりも高い選択ビット線電圧ＶＷＲを得ることができる。なお、この選択ビット線電圧発生回路２１０の出力は、リミッタ回路によって選択ビット線電圧ＶＷＲ以上にならないように制限される。
【００６８】
続いて、非選択ワード線電圧発生回路２２０について説明する。
【００６９】
図１７は、非選択ワード線電圧発生回路２２０の回路図である。非選択ワード線電圧発生回路２２０は、外部電源電圧ＶＣＣと接地線との間に直列接続されたＰＭＯＳトランジスタＱＰ２２１、可変抵抗Ｒ２２１及び固定抵抗Ｒ２２２を備える。また、抵抗Ｒ２２１及びＲ２２２の接続点の電圧が非反転入力端子に入力され、非選択ワード線電圧ＶＵＸを生成するための所定の基準電圧ＶＲＥＦが反転入力端子に入力されるオペアンプＯＰ２２１を備える。このオペアンプＯＰ２２１の出力がトランジスタＱＰ２２１のゲートに入力される。非選択ワード線電圧発生回路２２０には、以上によって定電圧回路が構成されており、この回路のトランジスタＱＰ２２１及び抵抗２２１の接続点に非選択ワード線電圧ＶＵＸが生成される。
【００７０】
続いて、選択ワード線電圧発生回路２４０について説明する。
【００７１】
図１８は、選択ワード線電圧発生回路（チャージポンプ）２４０の回路図である。選択ワード線電圧発生回路２４０は、入力（接地電圧ＶＳＳ）及び出力（選択ワード線電圧ＶＳＳＲＯＷ）間に直列接続された３つのトランジスタＱＮ２４１〜ＱＮ２４３を備える。これら３つのトランジスタＱＮ２４１〜ＱＮ２４３は、それぞれ、入力側をカソード、出力側をアノードとするダイオード接続となっている。また、選択ワード線電圧発生回路２４０は、一端が、トランジスタＱＮ２４１、ＱＮ２４２、及びＱＮ２４３のソース側に接続され、他端が共通に接続されたキャパシタＣ２４１、Ｃ２４２、及びリミッタ回路（Limiter）とからなる。
【００７２】
この選択ワード線電圧発生回路２４０は、選択ワード線電圧ＶＳＳＲＯＷから供給される電荷をキャパシタＣ２４２に蓄積し、さらに、この電荷と接地電圧ＶＳＳＲＯＷから供給される電荷とを重畳的にキャパシタＣ２４１に蓄積する。このキャパシタＣ２４１に蓄積された電荷を接地電圧ＶＳＳ側に放電することで、負の電圧である選択ワード線電圧ＶＳＳＲＯＷを得ることができる。
【００７３】
以上、本実施形態によれば、非選択ワード線電圧の生成にチャージポンプを用いないためポンプ効率の影響による消費電流の増大を抑制することができる。また、チャージポンプの負荷を小さくすることができるため、チャージポンプを小さく形成することができ、チップ面積の縮小も図ることができる。
【符号の説明】
【００７４】
１１、１３・・・電極層、１２・・・記録層、１４・・・メタル層、１００・・・メモリセルアレイコア部、１１０・・・メモリセルアレイ、１２０・・・メインロウデコーダ、１３０・・・ロウドライバ、１４０・・・書き込み駆動線ドライバ、１５０・・・ロウ系周辺回路、１６０・・・カラムデコーダ、１７０・・・カラムドライバ、１８０・・・センスアンプ／書き込みバッファ、１８１・・・センスアンプ、１８２・・・書き込みバッファ、１９０・・・カラム系周辺回路、２００・・・電源回路、２１０・・・選択ビット線電圧発生回路、２２０・・・非選択ワード線電圧発生回路、２４０・・・選択ワード線電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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