(57)【要約】【課題】製造プロセスにおけるメタル電極を構成する金属膜の消失を防止できる構造を備えた半導体装置を提供する。【解決手段】半導体装置は、高誘電率絶縁膜からなる高誘電率ゲート絶縁膜２と、高誘電率ゲート絶縁膜２の上に形成された金属膜３と、金属膜３の上に形成されたポリシリコン膜４とを備えている。金属膜３の側壁部の領域１２に含有されるカーボン量は、金属膜３の内部に含まれるカーボン量よりも多い。【選択図】図１
2011086861.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、第１の金属膜を少なくとも含むゲート電極とを備えており、
前記第１の金属膜の側壁部に含有されるカーボン量は、前記第１の金属膜の内部に含まれるカーボン量よりも多い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記ゲート絶縁膜は、高誘電率絶縁膜からなり、
前記ゲート電極は、
前記高誘電率絶縁膜の上に形成された前記第１の金属膜と、
前記第１の金属膜の上に形成されたポリシリコン膜とからなり、
前記ポリシリコン膜の側壁部に含有されるカーボン量は、前記ポリシリコン膜の内部に含まれるカーボン量よりも多い、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記ゲート絶縁膜は、高誘電率絶縁膜からなり、
前記ゲート電極は、
前記高誘電率絶縁膜の上に形成された前記第１の金属膜と、
前記第１の金属膜の上に形成された第２の金属膜とからなり、
前記第２の金属膜の側壁部に含有されるカーボン量は、前記第２の金属膜の内部に含まれるカーボン量よりも多い、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記第２の金属膜は、タングステン膜からなる、半導体装置。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置において、
前記半導体基板における前記ゲート電極の側方下の領域に形成されたエクステンション領域及びソース・ドレイン領域をさらに備えており、
前記エクステンション領域及び前記ソース・ドレイン領域には、カーボンが存在している、半導体装置。
【請求項６】
半導体基板上に高誘電率絶縁膜を堆積する工程（ａ）と、
前記高誘電率絶縁膜の上に、第１の金属膜を堆積する工程（ｂ）と、
前記第１の金属膜の上に、ポリシリコン膜又はアモルファスシリコン膜を堆積する工程（ｃ）と、
前記高誘電率絶縁膜、前記第１の金属膜、及び、前記ポリシリコン膜又はアモルファスシリコン膜をエッチングすることにより、パターン化された前記高誘電率絶縁膜の上に、パターン化された前記第１の金属膜、及び、前記ポリシリコン膜又はアモルファスシリコン膜からなるゲート電極を形成する工程（ｄ）と、
前記ゲート電極の側壁部にカーボンを導入する工程（ｅ）と、
前記工程（ｅ）の後に、前記ゲート電極の側壁部及び上部に絶縁膜を堆積する工程（ｆ）とを備える、半導体装置の製造方法。
【請求項７】
半導体基板上に高誘電率絶縁膜を堆積する工程（ａ）と、
前記高誘電率絶縁膜の上に、第１の金属膜を堆積する工程（ｂ）と、
前記第１の金属膜の上に、第２の金属膜を堆積する工程（ｃ）と、
前記高誘電率絶縁膜、前記第１の金属膜、及び、前記第２の金属膜をエッチングすることにより、パターン化された前記高誘電率絶縁膜の上に、パターン化された前記第１の金属膜、及び、前記第２の金属膜からなるゲート電極を形成する工程（ｄ）と、
前記ゲート電極の側壁部にカーボンを導入する工程（ｅ）と、
前記（ｅ）の後に、前記ゲート電極の側壁部及び上部に絶縁膜を堆積する工程（ｆ）とを備える、半導体装置の製造方法。
【請求項８】
請求項６又は７に記載の半導体装置の製造方法において、
前記工程（ｅ）は、イオン注入法を用いて行われる、半導体装置の製造方法。
【請求項９】
請求項６〜８のうちのいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｆ）の後に、洗浄工程をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に関して、低消費電力化と動作の高速化とが要求されている。半導体装置の高速化を実現するために、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート容量を増加させることにより、駆動電流を増加させる方法が採用されている。ここで、駆動電流を増加させるためには、ゲート絶縁膜を薄膜化して電極間（基板とゲート電極間）の距離を短くする必要がある。この要求に応えるため、現在、ＭＩＳＦＥＴのゲート絶縁膜の物理膜厚は、ＳｉＯＮ（シリコン酸窒化物）を用いた場合、約２ｎｍ程度にまで薄膜化されている。しかしながら、ゲート絶縁膜の薄膜化に伴い、ゲートリークの増大が課題となってきている。この課題に対して、従来から使用されてきたシリコン酸化物（ＳｉＯ２）系の材料の代わりに、Ｈｆを含む酸化物などの誘電率の高い材料を高誘電率ゲート絶縁膜として使用することが検討されている。
【０００３】
また、ゲート絶縁膜の薄膜化に伴い、これまで用いられてきた多結晶シリコンからなるゲート電極では、ゲート電極の空乏化によりゲート容量が低下することも問題になっている。この場合のゲート容量の低下量は、例えばシリコン酸化物（ＳｉＯ２）からなるゲート絶縁膜の膜厚に換算すると、膜厚を約０．５ｎｍ分増加させることに相当する。ゲート絶縁膜の薄膜化は必然的にゲートリークの増大を伴うが、空乏化を抑えることができれば、ゲートリークを増大させることなく、ゲート絶縁膜の実効的な膜厚を薄くすることができる。ゲート絶縁膜としてＳｉＯ２膜を用い、その膜厚を０．１ｎｍ薄くした場合、薄膜化する前に比べて１０倍以上リーク電流が増大してしまうため、ゲート電極の空乏化を抑制する効果は非常に大きいと言える。
【０００４】
そこで、ゲート電極の空乏化を回避するため、ゲート電極の材料を多結晶シリコンから空乏化の生じない金属に置き換える検討が行われている。
【０００５】
このような背景をもとに、現在、ゲート電極として使用できる金属材料の探索が盛んに行われている。ゲート電極として最近使用されつつある有効な材料として、ＴａＮ系材料、ＴｉＮ系材料、又はその他の金属系材料を用いるメタルゲート電極と高誘電率ゲート絶縁膜との組合せが上げられる。これらのメタル材料を実際のトランジスタに適用する際には、従来プロセスとの整合性及び微細加工の見地から、２０ｎｍ以下程度の金属材料上に１００ｎｍ以下程度のポリシリコンを堆積してなる複層構造の電極構造が、近年盛んに作製されている。この構造を一般的にＭＩＰＳ（ｍｅｔａｌ  ｉｎｓｅｒｔｅｄ  ｐｏｌｙ−Ｓｉ）構造と呼ぶ。
【０００６】
最近では、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）化を行う場合、ｐ型ＦＥＴとｎ型ＦＥＴとで同一材料のメタル電極を用い、高誘電率ゲート絶縁膜と電極金属との間に、ｐ型又はｎ型の一方に１ｎｍ程度のキャップ膜を挟む、又は、ｐ型及びｎ型の双方に互いに異なる材料の１ｎｍ程度のキャップ膜を挟むことにより、ｎ型ＦＥＴ及びｐ型ＦＥＴに要求される最適のｅＷＦ（実効仕事関数）を得る試みもなされている（例えば、非特許文献１参照）。
【０００７】
この構造の場合、ｐ型及びｎ型の双方の電極材料は同一であるため、ゲートエッチングなどの加工は大幅に簡略化される。
【０００８】
具体的には、同一のメタル電極として窒化チタン（ＴｉＮ）又は窒化タンタル（ＴａＮ）を材料として用い、ｎ型ＦＥＴ用のキャップ材料として酸化ランタン（ＬａＯ）などのランタノイド系材料を用い、ｐ型ＦＥＴ用のキャップ材料として酸化アルミニウム（ＡｌＯ）などを用いることにより、最適なｅＷＦ（実効仕事関数）を得たＣＭＯＳトランジスタを形成している。
【０００９】
以下に、従来のメタルゲート電極と高誘電率絶縁膜と用いたＭＩＰＳ構造を有する半導体装置について、図８を参照しながら説明する。
【００１０】
図８に示すように、例えばシリコンからなる半導体基板１０１上には、高誘電率ゲート絶縁膜１０２が形成されている。高誘電率ゲート絶縁膜１０２は、例えば膜厚が物理膜厚として１．０ｎｍ〜２．０ｎｍであるＨｆＳｉＯ膜、ＨｆＯｘ膜、又はＺｒ若しくはＴａ等が導入された高誘電率絶縁膜からなる。なお、一般的には、高誘電率ゲート絶縁膜１０２とシリコン基板１０１との間には、インターレイヤー層と呼ばれるシリコン酸化（ＳｉＯ２）膜又はシリコン酸窒化（ＳｉＯＮ）膜が形成され、その上に高誘電率ゲート絶縁膜１０２が形成されることが多い。このようにするのは、高誘電率ゲート絶縁膜１０２をシリコン基板１０１に直接堆積すると、界面で界面準位等が発生して移動度が低下することにより駆動電流が低減するからである。
【００１１】
高誘電率ゲート絶縁膜１０２の上には、メタルゲート電極としての金属膜１０３が形成されている。金属膜１０３は、一般的に、ＴｉＮ膜又はＴａＮ膜その他の金属膜が用いられ、膜厚は１０〜２０ｎｍ程度である。金属膜１０３の上には、膜厚が１００ｎｍ程度であるポリシリコン膜１０４が形成されている。金属膜１０３上にポリシリコン膜１０４を堆積する構造により、従来の半導体装置と同様に、製造工程におけるゲート電極のパターニングを容易にすることができる。半導体基板１０１における高誘電率ゲート絶縁膜１０２、金属膜１０３及びポリシリコン膜１０４の側方下の領域には、接合深さが比較的浅いエクステンション領域１０７が形成されている。
【００１２】
高誘電率ゲート絶縁膜１０２、金属膜１０３及びポリシリコン膜１０４の側面には、絶縁膜からなるオフセットサイドウォール１０５が形成されており、該オフセットサイドウォール１０５の側面及び半導体基板１０１上には、絶縁膜からなる断面Ｌ字状の内側サイドウォール１０６が形成されている。半導体基板１０１における内側サイドウォール１０６の側方下の領域には、接合深さが比較的深いソース・ドレイン領域１０８が形成されている。ポリシリコン膜１０４及びソース・ドレイン領域１０８上には、サリサイドプロセスを用いて形成されたシリサイド層１０９が形成されている。このようにすると、ゲートポリシリコン及びソース・ドレイン領域１０８の低抵抗化が実現される。
【先行技術文献】
【非特許文献】
【００１３】
【非特許文献１】Ｎ．Ｍｉｓｅ  ｅｔ  ａｌ  ＩＥＤＭ  ２００７  ｐｐ．５２７−５３０
【発明の概要】
【発明が解決しようとする課題】
【００１４】
我々が実験したところによると、上記ＭＩＰＳ構造を有する半導体装置を製造する場合、メタル電極として上記ＴａＮ膜又はＴｉＮ膜を使用することにより、下記の課題が発生することが分かった。当該課題は、メタル電極の使用そのものに起因するものである。
【００１５】
具体的には、上記半導体装置を製造する過程において、ＨｆＳｉＯ膜、ＨｆＯｘ膜、又はＺｒ若しくはＴａ等が導入された高誘電率絶縁膜からなる高誘電率ゲート絶縁膜１０２、ＴａＮ膜又はＴｉＮ膜からなるメタル電極として金属膜１０３、及び、ポリシリコン膜１０４をパターニングしてなるゲート電極の側面に、半導体基板１０１の全面に堆積した絶縁膜をエッチングしてなるオフセットサイドウォール１０５を形成した後に、洗浄工程を行うが、当該洗浄工程の後に、金属膜（ＴａＮ膜又はＴｉＮ膜）１０３が消失している箇所が発見された。この金属膜１０３の消失は、オフセットサイドウォール１０５に形成されたピンホールに起因して発生しており、当該ピンホールは、オフセットサイドウォール１０５を構成する絶縁膜における金属膜１０３の側面に形成されている部分に形成されていることが分かった。
【００１６】
すなわち、図９（ａ）に示すように、上記洗浄工程前の状態において、上述したように、オフセットサイドウォール１０５を構成する絶縁膜における金属膜１０３の側面に形成されている部分にピンホールが発生していた。このようなピンホールは、金属膜１０３の側面上に絶縁膜が堆積されることから、その部分において絶縁膜の一部が弱くなることによって発生する場合や、オフセットサイドウォール１０５を構成する絶縁膜にパーティクルが発生し、当該パーティクルの発生箇所において膜自体が弱くなることによって発生する場合などがある。なお、当該ピンホールは、パーティクルのように全ての箇所で発生するものではなく、歩留まり的にごく一部で発生する。
【００１７】
そして、上記ピンホールが発生した状態で洗浄工程を行うと、図９（ｂ）に示すように、洗浄工程後では、金属膜１０３が消失していることが分かる。シリコン半導体プロセスの洗浄工程に用いる洗浄液は、一般的には、酸系の洗浄液として、例えばＳＰＭ洗浄（Ｈ２ＳＯ４＋Ｈ２Ｏ２）又はＨＰＭ洗浄（ＨＣｌ＋Ｈ２Ｏ２＋Ｈ２Ｏ）などが用いられ、アルカリ系の洗浄液として、ＡＰＭ洗浄（ＮＨ４ＯＨ＋Ｈ２Ｏ２＋Ｈ２Ｏ）などが用いられる。このため、同図に示すように、当該洗浄液がピンホールを介して内部に浸み込んで、メタル電極としての金属膜（ＴａＮ膜又はＴｉＮ膜）１０３が溶出し、半導体装置から消失してしまう。その結果、ゲート電極としての電位を高誘電率ゲート絶縁膜１０２に伝えることが不可能となり、トランジスタの機能を失ってしまう。したがって、１つのトランジスタであっても、ゲート電極を構成する金属膜が消失してしまうと、ＬＳＩとして動作しなくなる。
【００１８】
前記の課題の鑑み、本発明の目的は、製造プロセスにおけるメタル電極を構成する金属膜の消失を防止できる構造を備えた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１９】
上記の目的を達成するために、本発明の一側面の半導体装置は、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成され、第１の金属膜を少なくとも含むゲート電極とを備えており、第１の金属膜の側壁部に含有されるカーボン量は、第１の金属膜の内部に含まれるカーボン量よりも多い。
【００２０】
本発明の一側面の半導体装置において、ゲート絶縁膜は、高誘電率絶縁膜からなり、ゲート電極は、高誘電率絶縁膜の上に形成された第１の金属膜と、第１の金属膜の上に形成されたポリシリコン膜とからなる場合でもよく、ポリシリコン膜の側壁部に含有されるカーボン量は、ポリシリコン膜の内部に含まれるカーボン量よりも多いことが好ましい。
【００２１】
本発明の一側面の半導体装置において、ゲート絶縁膜は、高誘電率絶縁膜からなり、ゲート電極は、高誘電率絶縁膜の上に形成された第１の金属膜と、第１の金属膜の上に形成された第２の金属膜とからなってもよく、第２の金属膜の側壁部に含有されるカーボン量は、第２の金属膜の内部に含まれるカーボン量よりも多いことが好ましい。
【００２２】
本発明の一側面の半導体装置において、第２の金属膜は、タングステン膜からなることが好ましい。
【００２３】
本発明の一側面の半導体装置において、半導体基板におけるゲート電極の側方下の領域に形成されたエクステンション領域及びソース・ドレイン領域をさらに備えており、エクステンション領域及びソース・ドレイン領域には、カーボンが存在していることが好ましい。
【００２４】
本発明の第１の側面の半導体装置の製造方法は、半導体基板上に高誘電率絶縁膜を堆積する工程（ａ）と、高誘電率絶縁膜の上に、第１の金属膜を堆積する工程（ｂ）と、第１の金属膜の上に、ポリシリコン膜又はアモルファスシリコン膜を堆積する工程（ｃ）と、高誘電率絶縁膜、第１の金属膜、及び、ポリシリコン膜又はアモルファスシリコン膜をエッチングすることにより、パターン化された高誘電率絶縁膜の上に、パターン化された第１の金属膜、及び、ポリシリコン膜又はアモルファスシリコン膜からなるゲート電極を形成する工程（ｄ）と、ゲート電極の側壁部にカーボンを導入する工程（ｅ）と、（ｅ）の後に、ゲート電極の側壁部及び上部に絶縁膜を堆積する工程（ｆ）とを備える。
【００２５】
本発明の第２の側面の半導体装置の製造方法は、半導体基板上に高誘電率絶縁膜を堆積する工程（ａ）と、高誘電率絶縁膜の上に、第１の金属膜を堆積する工程（ｂ）と、第１の金属膜の上に、第２の金属膜を堆積する工程（ｃ）と、高誘電率絶縁膜、第１の金属膜、及び、第２の金属膜をエッチングすることにより、パターン化された高誘電率絶縁膜の上に、パターン化された第１の金属膜、及び、第２の金属膜からなるゲート電極を形成する工程（ｄ）と、ゲート電極の側壁部にカーボンを導入する工程（ｅ）と、工程（ｅ）の後に、ゲート電極の側壁部及び上部に絶縁膜を堆積する工程（ｆ）とを備える。
【００２６】
本発明の第１又は第２の側面の半導体装置の製造方法において、工程（ｅ）は、イオン注入法を用いて行われることが好ましい。
【００２７】
本発明の第１又は第２の側面の半導体装置の製造方法において、工程（ｆ）の後に、洗浄工程をさらに備えることが好ましい。
【発明の効果】
【００２８】
本発明の一側面によると、ゲート電極を構成する金属膜の側壁部にカーボンが注入された領域が形成されていることにより、製造プロセスにおける金属膜の消失を防止できる。その結果、金属膜の溶出によるトランジスタが動作しない故障を引き起こすことがなく、非常に歩留まりが高いＬＳＩの製造が可能となる。
【図面の簡単な説明】
【００２９】
【図１】図１（ａ）は、本発明の一実施形態の半導体装置の構造を示す断面図であり、図１（ｂ）は、そのイオン注入部の拡大図であり、図１（ｃ）は、そのゲート電極の側面の拡大図である。
【図２】図２（ａ）及び（ｂ）は、本発明の一実施形態の半導体装置の製造工程における洗浄工程前後の状態を示す断面図である。
【図３】図３（ａ）〜（ｃ）は、本発明の一実施形態の半導体装置の製造工程を順に示す断面図である。
【図４】図４（ａ）〜（ｃ）は、本発明の一実施形態の半導体装置の製造工程を順に示す断面図である。
【図５】図５（ａ）〜（ｃ）は、本発明の一実施形態の半導体装置の製造工程を順に示す断面図である。
【図６】図６（ａ）及び（ｂ）は、本発明の一実施形態の半導体装置の製造工程を順に示す断面図である。
【図７】図７は、本発明の一実施形態の半導体装置の構造の変形例を示す断面図である。
【図８】図８は、従来の半導体装置の構造を示す断面図である。
【図９】図９（ａ）及び（ｂ）は、従来の半導体装置の製造工程における課題を説明するための断面図であって、図９（ａ）は洗浄工程前の状態を示す断面図であり、図９（ｂ）は洗浄工程後の状態を示す断面図である。
【発明を実施するための形態】
【００３０】
（一実施形態）
以下、本発明の一実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００３１】
＜半導体装置の構造＞
図１（ａ）は、本発明の一実施形態の半導体装置の構造を示す断面図である。
【００３２】
図１（ａ）に示すように、例えばシリコンからなる半導体基板１上には、高誘電率ゲート絶縁膜２が形成されている。高誘電率ゲート絶縁膜２は、例えば膜厚が物理膜厚として１．０ｎｍ〜２．０ｎｍであるＨｆＳｉＯ膜、ＨｆＯｘ膜、又はＺｒ若しくはＴａ等が導入された高誘電率絶縁膜からなる。なお、一般的には、高誘電率ゲート絶縁膜２とシリコン基板１との間には、インターレイヤー層と呼ばれるシリコン酸化（ＳｉＯ２）膜又はシリコン酸窒化（ＳｉＯＮ）膜が形成され、その上に高誘電率ゲート絶縁膜２が形成されることが多い。このようにするのは、高誘電率ゲート絶縁膜２を半導体基板１に直接堆積すると、界面で界面準位等が発生して移動度が低下することにより駆動電流が低減するからである。
【００３３】
高誘電率ゲート絶縁膜２の上には、金属又は金属化合物からなる金属膜３が形成されている。金属膜３は、一般的に、ＴｉＮ膜又はＴａＮ膜その他の金属膜が用いられ、膜厚は１０〜２０ｎｍ程度である。金属膜３の上には、膜厚が１００ｎｍ程度であるポリシリコン膜４が形成されている。このように、金属膜３及びポリシリコン膜からなるＭＩＰＳ構造のゲート電極が形成されている。なお、ポリシリコン膜の代わりにアモルファスシリコン膜を用いることもできる。また、金属膜３上にポリシリコン膜４を堆積する構造により、従来の半導体装置と同様に、製造工程におけるゲート電極のパターニングを容易にすることができる。半導体基板１における高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の側方下の領域には、接合深さが比較的浅いエクステンション領域７が形成されている。
【００３４】
高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の側面には、例えばシリコン酸化膜又はシリコン窒化膜などの絶縁膜からなるオフセットサイドウォール５が形成されており、該オフセットサイドウォール５の側面及び半導体基板１上には、例えばシリコン酸化膜などの絶縁膜からなる断面Ｌ字状の内側サイドウォール６が形成されている。半導体基板１における内側サイドウォール６の側方下の領域には、接合深さが比較的深いソース・ドレイン領域８が形成されている。ポリシリコン膜４及びソース・ドレイン領域８上には、サリサイドプロセスを用いて形成されたシリサイド層９が形成されている。このようにすると、ゲートポリシリコン及びソース・ドレイン領域８の低抵抗化が実現される。なお、シリサイド層９として、ＮｉＰｔＳｉ膜、ＮｉＳｉ膜、ＣｏＳｉ２膜、又はＴｉＳｉ２  膜を用いることができる。
【００３５】
さらに、本実施形態に係る半導体装置では、高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の各々には、その側壁部（側壁周辺領域）にカーボン（Ｃ）が導入された領域１１、１２、１３が形成されている。例えば、金属膜３がＴｉＮ膜からなる場合には、その領域１２はＴｉＣｘＮｙ膜となり、ＴａＮ膜からなる場合には、その領域１２はＴａＣｘＮｙ膜となる。また、ポリシリコン膜４における領域１３は、ＳｉｘＣｙ膜となる。さらに、半導体基板１における高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の側方下にもカーボンが導入された領域１０が形成されている。すなわち、高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の各々は、カーボンが導入された領域１０〜１３を有すると共に、カーボンが導入されていない、つまり、領域１０〜１３に導入されたカーボンの量よりも少ない量のカーボンを有するその内側の領域を有している。
【００３６】
ここで、カーボンが導入された領域１０〜１３の形成は、イオン注入法を用いて行われ、具体的には、図１（ｂ）に示すように、例えば、注入角度５°、注入エネルギー２ＫｅＶ、及び注入ドーズ量１×１０１５ｃｍ２の条件下にて、カーボンのイオン注入を行った。このようにすると、高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の各々の側壁部にもカーボンが注入される。半導体基板１における表面部分において、基板表面からの深さｔ＝１０ｎｍの領域がカーボンが導入された領域１０となる場合には、高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の各々の側壁部に形成されるカーボンが導入された領域１１〜１３の深さａは、図１（ｃ）から明らかなようにａ＝ｔ×ｓｉｎθの関係が得られるから、ｔ＝１０、θ＝５°を用いると、深さａ＝約０．８７ｎｍとなる。また、カーボンの導入量は、半導体基板１の表面（深さｔ＝１０ｎｍ）では１×１０２１／ｃｍ３であるのに対し、ゲート電極の側壁部分（深さａ＝０．８７ｎｍ）では、１×１０１５ｃｍ２／８．７×１０−８ｃｍ（０．８７ｎｍ）＝１．２×１０２２／ｃｍ３となる。このことは、言い換えると、ゲート電極の側壁部分には、半導体基板１における表面部分の約２０％の量のカーボンが導入されていることになる。なお、当該ゲート電極の側壁部にカーボンを導入する深さは、イオン注入における注入エネルギー及び注入角度によって適宜変更することができる。具体的には、カーボンのイオン注入において、注入ドーズ量は５×１０１４ｃｍ２〜１×１０１６ｃｍ２の条件下で行うことが好ましく、例えば、注入ドーズ量が５×１０１４ｃｍ２の場合には、ゲート電極の側壁部分には、半導体基板１における表面部分の約１０％の量のカーボンが導入されることになり、注入ドーズ量が１×１０１６ｃｍ２の場合には、ゲート電極の側壁部分には、半導体基板１における表面部分の約２００％の量のカーボンが導入されることになる（但し、１００％が上限であるため、膜厚が少し厚くなる）。また、注入角度は、θ＝５°に限定されず、１°〜１０°程度の範囲であることが好ましく、例えば角度が大きくなるとカーボン量が低下して２００％以下になる。
【００３７】
このように、高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の各々は、カーボンが導入されることで、内側の領域に含まれるカーボンの量よりも多いカーボンを含んだ領域１１、１２、１３をその側壁部に有することになる。これにより、アルカリ系洗浄液として例えばＡＰＭ（ＮＨ４ＯＨ＋Ｈ２Ｏ２＋Ｈ２Ｏ）を用いた洗浄工程、又は、酸系洗浄液として例えばＳＰＭ（Ｈ２ＳＯ４＋Ｈ２Ｏ）若しくはＨＰＭ（ＨＣｌ＋Ｈ２Ｏ２＋Ｈ２Ｏ）を用いた洗浄工程の前に、図２（ａ）に示すように、金属膜上に形成される絶縁膜の性質上又は絶縁膜のパーティクル等で絶縁膜のカバレッジが悪化することなどによりピンホールが存在する場合に、当該ピンホールから洗浄液が浸み込んだとしても、図２（ｂ）に示すように、ゲート電極を構成する金属膜３（ＴａＮ膜又はＴｉＮ膜）の溶出を防止し、洗浄工程の前後において金属膜の消失が防止されることが分かる。
【００３８】
具体的に、例えば、ゲート電極を構成する金属膜３の材料としてＴａＮ膜を採用し、ゲート電極を構成する金属膜の側壁部の領域１２として、カーボンを導入してなるＴａＣ膜からなる領域１２を形成する場合、ＴａＮ膜及びＴａＣ膜それぞれの洗浄液によるエッチングレートは、アルカリ系の洗浄液、例えばＡＰＭ（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）を使用すると、ＡＰＭ（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）＝１：５：５０の関係のとき、ＴａＮ＝〜６ｎｍ／ｍｉｎとなり、ＴａＣ＜０．５ｎｍ／ｍｉｎとなる。このため、カーボンが導入されたＴａＣ膜からなる領域１２の方が、その内部の金属膜３の領域よりも、１０倍以上エッチングレートが低下する。
【００３９】
また、金属膜３の材料としてＴｉＮ膜を採用した場合においても、ゲート電極を構成する金属膜の側壁部の領域１２として、カーボンを導入してなるＴｉＣ膜からなる領域１２を形成する場合、同様に、アルカリ系の洗浄液として例えばＡＰＭ（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）を使用すると、ＡＰＭ（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）＝１：５：５０の関係のとき、ＴｉＮ＝〜８ｎｍ／ｍｉｎとなり、ＴｉＣ＜０．４ｎｍ／ｍｉｎとなる。このため、カーボンを導入することによってエッチングレートを低減する大きな効果が生まれる。
【００４０】
また、金属膜３の材料としてＴａＮ膜又はＴｉＮ膜を採用し、ゲート電極を構成する金属膜の側壁部の領域１２として、ＴａＮ膜又はＴｉＮ膜にカーボンを導入してなるＴａＣＮ膜又はＴｉＣＮ膜からなる領域１２を形成する場合においても、カーボンが導入されていないＴａＮ膜又はＴｉＮ膜に比べてエッチングレートを低減することができる。このエッチングレートの低減率は、カーボンの導入量に依存するため、より多くのカーボンを導入することでエッチングレートを低減することが可能となる。よって、カーボンの導入方法にもよるが、ＴａＣＮ膜又はＴｉＣＮ膜のＣ／Ｎ比上昇に伴ってエッチングレートが低減することが分かっており、また、金属膜１３の側壁部における表面層（領域１２）のみを微視的に捉えると、イオン注入法を用いてカーボン注入を実施することによってエッチングレートを一桁以上低減することが可能である。
【００４１】
以上から分かるように、オフセットサイドウォール５にピンホールが存在しても、当該ピンホールから洗浄液が内部に浸み込んだとしても、カーボンが注入された領域の存在により、ゲート電極を構成する金属膜（ＴａＮ膜又はＴｉＮ膜）の溶出を防止し、洗浄工程後における金属膜の消失を防止するという優れた効果が得られる。その結果、金属膜３の溶出によるトランジスタが動作しない故障を引き起こすことがなく、非常に歩留まりが高いＬＳＩの製造が可能となる。
【００４２】
また、上述では、アルカリ系の洗浄液として例えばＡＰＭ（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ）＝１：５：５０を使用した場合について説明したが、ＮＨ４ＯＨ濃度の比率によりエッチングレートが変化することが分かっており、ＮＨ４ＯＨ濃度が濃くなれば、洗浄工程の本来の目的である洗浄効率（パーティクル除去等）が高くなる一方で、金属膜３のエッチングレートも高くなる。反対に、ＮＨ４ＯＨ濃度が薄くなれば、洗浄効率（パーティクル除去等）が低くなる一方で、金属膜３のエッチングレートも低下する。このことは、酸系の洗浄液である例えばＳＰＭ洗浄（Ｈ２ＳＯ４＋Ｈ２Ｏ２）又はＨＰＭ洗浄（ＨＣｌ＋Ｈ２Ｏ２＋Ｈ２Ｏ）などを用いた場合も同様である。したがって、上述したように、アルカリ系の洗浄液として例えばＡＰＭを使用した場合、ＮＨ４ＯＨ濃度の増減により金属膜３のエッチングレートも増減するが、カーボンが導入された金属膜３の領域１２のエッチングレートも増減することになる。しかしながら、洗浄液の濃度が増減された条件下においても、カーボンが導入された金属膜３の領域１２のエッチングレートは、内部の金属膜１３の部分に比較して非常に低いため、たとえ洗浄液の濃度の増減があっても、金属膜１３の側壁部にカーボンが導入された領域１２を形成することにより、エッチングによる金属膜１３の溶出を防止する効果が得られる。
【００４３】
＜半導体装置の製造方法＞
図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５（ａ）〜（ｃ）、並びに図６（ａ）及び（ｂ）は、上述した本実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４４】
まず、図３（ａ）に示すように、例えばシリコンからなる半導体基板１上に、例えばＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法又は、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、高誘電率ゲート絶縁膜２ａを形成する。高誘電率ゲート絶縁膜２ａは、例えば膜厚が物理膜厚として１．０ｎｍ〜２．０ｎｍであるＨｆＳｉＯ膜、ＨｆＯｘ膜、又はＺｒ若しくはＴａ等が導入された高誘電率絶縁膜からなる。なお、ここでは、高誘電率ゲート絶縁膜２ａとして、例えば物理膜厚１．５ｎｍのＨｆＳｉＯ膜を用いた。また、上述の理由の通り、高誘電率ゲート絶縁膜２ａと半導体基板１との間には、インターレイヤー層と呼ばれるシリコン酸化膜又はシリコン酸窒化膜を形成してもよい。
【００４５】
続いて、高誘電率ゲート絶縁膜２ａの上に、例えばＡＬＤ法、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、又はＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて、ゲート電極を構成する金属又は金属化合物からなる金属膜３ａを形成する。金属膜３ａとしては、一般的に、ＴｉＮ膜又はＴａＮ膜その他の金属膜を用い、膜厚は１０〜２０ｎｍ程度である。なお、ここでは、金属膜３ａとして、ＴｉＮ膜を１５ｎｍ堆積した。続いて、金属膜３ａの上に、ＬＰ−ＣＶＤ法を用いて、膜厚が１００ｎｍ程度であるポリシリコン膜４ａを形成する。
【００４６】
次に、図３（ｂ）に示すように、フォトリソグラフィ及びエッチング法を用いて、レジストパターンをマスクとするドライエッチングをポリシリコン膜４ａ、金属膜３ａ及び高誘電率ゲート絶縁膜２ａに対して行う。これにより、パターニングされたポリシリコン膜４及び金属膜３からなるゲート電極、及びパターニングされた高誘電率ゲート絶縁膜２が形成される。
【００４７】
次に、図３（ｃ）に示すように、イオン注入法を用いて、ゲート電極の側壁部及び半導体基板１の表面に、カーボンのイオン注入Ａ１を行う。具体的には、上述したように、注入角度５°、注入エネルギー２ＫｅＶ、及び注入ドーズ量１×１０１５ｃｍ２の条件下にて、カーボンのイオン注入Ａ１を行う。これにより、金属膜３及びポリシリコン膜４の側壁部並びに高誘電率ゲート絶縁膜２の側壁部に、カーボンが注入されてなる領域（ＴｉＣｘＮｙ膜）１１、領域（ＳｉｘＣｙ膜）１２、及び領域（カーボンが導入された高誘電率絶縁膜）１３が形成されると共に、半導体基板１の表面にカーボンが注入されてなる領域１０が形成される。すなわち、高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の各々には、その側壁部にカーボンが導入された領域１０〜１３が形成される一方で、その内部にはカーボンが導入されていない領域、つまり、領域１０〜１３に導入されたカーボンの量よりも少ない量のカーボンを有するその内側の領域を有している。なお、このとき、ゲート電極の上面部分にも、カーボンが導入された領域が形成されている。また、この工程により、上述の通り、半導体基板１表面からの深さｔ＝１０ｎｍの領域がカーボンが導入された領域１０となり、高誘電率膜２、金属膜３及びポリシリコン膜４におけるカーボンが導入される領域１１〜１３の深さａ（図１（ｃ）参照）は、約０．８７ｎｍとなる。また、上述の通り、カーボンの導入量は、半導体基板１の表面（深さｔ＝１０ｎｍ）では１×１０２１／ｃｍ３であるのに対し、ゲート電極の側壁部分（深さａ＝０．８７ｎｍ）では１．２×１０２２／ｃｍ３となるため、ゲート電極の側壁部分には、半導体基板１における表面部分の約２０％の量のカーボンが導入されていることになる。なお、当該ゲート電極の側壁部にカーボンを導入する深さは、イオン注入の注入エネルギー及び注入角度によって適宜変更することができる。具体的には、カーボンのイオン注入において、注入ドーズ量は５×１０１４ｃｍ２〜１×１０１６ｃｍ２の条件下で行うことが好ましく、例えば、注入ドーズ量が５×１０１４ｃｍ２の場合には、ゲート電極の側壁部分には、半導体基板１における表面部分の約１０％の量のカーボンが導入されることになり、注入ドーズ量が１×１０１６ｃｍ２の場合には、ゲート電極の側壁部分には、半導体基板１における表面部分の約２００％の量のカーボンが導入されることになる（但し、１００％が上限であるため、膜厚が少し厚くなる）。また、注入角度は、θ＝５°に限定されず、１°〜１０°程度の範囲であることが好ましく、例えば角度が大きくなるとカーボン量が低下して２００％以下になる。
【００４８】
さらに、ゲート電極が同一方向（例えばＸ方向のみ）で形成されている場合は、ゲート電極の側壁に対して２回のイオン注入を実施すればよい。また、ゲート電極がＸ及びＹ方向の２方向で形成されている場合は、４回転イオン注入を実施する場合もある。
【００４９】
次に、図４（ａ）に示すように、半導体基板１の全面に、ゲート電極を覆うように、例えばＣＶＤ法を用いて、例えば膜厚７ｎｍのＳｉＯ２膜又はＳｉＮ膜などからなる絶縁膜５ａを堆積する。
【００５０】
次に、図４（ｂ）に示すように、異方性ドライエッチングを行うことにより、ゲート電極の側面に、オフセットサイドウォール５を形成する。
【００５１】
次に、図４（ｃ）に示すように、所定の不純物を用いたイオン注入Ａ２を行うことにより、半導体基板１における高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の側方下の領域に、接合深さが比較的浅いエクステンション領域７を形成する。
【００５２】
次に、図５（ａ）に示すように、例えばＣＶＤ法を用いて、半導体基板１の全面に、ゲート電極を覆うように、例えば膜厚１０ｎｍの絶縁膜６ａ及び例えば膜厚２０ｎｍの絶縁膜１４ａをこの順で堆積する。ここで、絶縁膜６ａ及び絶縁膜１４ａは、オフセットサイドウォール５がＳｉＯ２膜からなる場合には、絶縁膜６ａとしてＳｉＮ膜、絶縁膜１４ａとしてＳｉＯ２膜を用いればよく、オフセットサイドウォール５がＳｉＮ膜からなる場合には、絶縁膜６ａとしてＳｉＯ２膜、絶縁膜１４ａとしてＳｉＮ膜を用いるとよい。
【００５３】
次に、図５（ｂ）に示すように、異方性エッチングを行うことにより、ゲート電極の側面上に、オフセットサイドウォール５を介して、断面形状がＬ字状の絶縁膜６ａからなる内側サイドウォール６と該内側サイドウォール６上に形成された絶縁膜１４ａからなる外側サイドウォール１４とを形成する。
【００５４】
次に、図５（ｃ）に示すように、ゲート電極、オフセットサイドウォール５、内側サイドウォール６、及び該外側サイドウォール１４をマスクにして、所望の不純物を用いたイオン注入Ａ３を行うことにより、半導体基板１における外側サイドウォール７の側方下に、エクステンション領域７よりも深い接合深さを有するソース・ドレイン領域８を形成する。
【００５５】
次に、図６（ａ）に示すように、外側サイドウォール１４を選択的に除去する。
【００５６】
次に、図６（ｂ）に示すように、例えばＰＶＤ法などを用いて、半導体基板１の全面に、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、及びチタン（Ｔｉ）などのうちの少なくとも１つを含んでなる高融点金属膜を堆積した後、適当な熱処理を加えることにより、メタルゲート電極上（ポリシリコン膜４上）及びソース・ドレイン領域８上の高融点金属膜をシリサイド化してシリサイド層９をそれぞれ形成する。なお、一般的に、シリサイド層９としては、ＮｉＰｔＳｉ膜、ＮｉＳｉ膜、ＣｏＳｉ２膜、又はＴｉＳｉ２膜などが用いられる。
【００５７】
以上のようにして、上述の図１（ｃ）に示した半導体装置を製造することができる。
【００５８】
このように、図３（ｃ）の工程において、高誘電率ゲート絶縁膜２、金属膜３及びポリシリコン膜４の各々における側壁部に、カーボンが導入されることで、内側の領域に含まれるカーボンの量よりも多いカーボンを含んだ領域１１、１２、１３が形成される。これにより、金属膜１３における領域１１〜１３は、後の洗浄工程に用いる上述した洗浄液（例えば上述したＡＰＭ、ＳＰＭ、又はＨＰＭ）に対するエッチングレートが、その内部の金属膜１３の部分に比べて非常に小さくなる。したがって、図４（ａ）に示す絶縁膜５ａを堆積する工程の後や、図４（ｂ）に示す該絶縁膜５ａを用いてオフセットサイドウォール５を形成する工程の後においても、金属膜３上に形成される絶縁膜５ａの性質上又は絶縁膜５ａのパーティクル等で絶縁膜５ａのカバレッジが悪化することなどによりピンホールが存在する場合に、後の洗浄工程において当該ピンホールから洗浄液が金属膜３へ浸み込んだとしても、ゲート電極を構成する金属膜（ＴａＮ膜又はＴｉＮ膜）の溶出を防止できる。その結果、金属膜３の溶出によりトランジスタが動作しない故障を引き起こすことがなく、非常に歩留まりが高いＬＳＩを形成することが可能となる。
【００５９】
なお、以上の本実施形態では、ゲート電極の側壁部と共に、半導体基板１の表面にカーボンのイオン注入を行ったが、半導体基板１の表面に注入されたカーボンは、例えば上述の図４（ｃ）に示したエクステンション領域７を形成する工程においてイオン注入されるボロン（Ｂ）又はリン（Ｐ）の拡散防止材としても有効である。これは、一般的に、半導体基板１から見ると、Ｃｏ−Ｉｍｐｌａｎｔａｔｉｏｎと呼ばれる方法に相当し、カーボンなどを注入した後、ボロン（Ｂ）又はリン（Ｐ）を注入し、アニール処理（熱処理）を行う際に、カーボンが拡散防止材となることにより浅い接合が形成され、その結果、トランジスタ性能を向上させるものである。一般的に、Ｃｏ−Ｉｍｐｌａｎｔａｔｉｏｎと呼ばれる方法は、本発明のようにゲート電極の側壁部にカーボンを導入することが目的ではなく、半導体基板にカーボンを導入することでボロン（Ｂ）又はリン（Ｐ）の拡散を防止することが目的である。したがって、Ｃｏ−Ｉｍｐｌａｔａｔｉｏｎでは、イオン注入において角度注入を実施することはなく、ほぼ０°で注入される。したがって、ゲート電極の側壁部にはカーボンが導入されていない。すなわち、本実施形態におけるメタルゲート電極の側壁部にカーボンを導入する方法と、Ｃｏ−Ｉｍｐｌａｔａｔｉｏｎとは大きく異なっている。本実施形態は、ゲート電極の側壁部にカーボンを高濃度で角度注入することにより、ゲート電極の側壁部からの金属膜の溶出を防止することが主目的であるが、半導体基板１から見れば、カーボンのイオン注入は、Ｃｏ−Ｉｍｐｌａｔａｔｉｏｎとなるため、ボロン（Ｂ）又はリン（Ｐ）の拡散を防止することも同時に実現できる。
【００６０】
また、最近、トランジスタの性能向上（移動度向上）を目的として、ソース・ドレイン領域８をＳｉＧｅ化又はＳｉＣ化する歪技術が開発されている。特に、Ｐチャネル型トランジスタでは、ＳｉＧｅ化されたソース・ドレイン領域が採用され、Ｎチャネル型トランジスタでは、ＳｉＣ化されたソース・ドレイン領域が採用されることにより、トランジスタの性能向上を実現するものである。この点、本実施形態は、ゲート電極の側壁にカーボン（Ｃ）を導入することを特徴するものであり、ゲート電極の側壁にカーボン（Ｃ）を導入することはない、ソース・ドレイン領域８を単にＳｉＧｅ化又はＳｉＣ化する歪技術とは、その目的及び方法において大きく異なっている。
【００６１】
−半導体装置の構造の変形例−
図７は、本実施形態の半導体装置の構造の変形例を示している。
【００６２】
図７に示す半導体装置の構造は、上述した図１（ａ）に示す半導体装置の構造と比較すると、図７におけるゲート電極は、金属膜３及び金属膜１５からなるの対し、図１におけるゲート電極が、金属膜３及びポリシリコン膜４からなっている点で異なっている。それに伴い、図７におけるゲート電極を構成する金属膜１５の側壁部には、カーボンが導入された領域１７が形成されている。さらに、図７におけるゲート電極の上部には、シリサイド防止膜１６が形成されているのに対し、図１におけるゲート電極の上部には、シリサイド層９が形成されている点で異なっている。なお、図７に示す半導体装置におけるその他の構造は、図１に示す半導体装置の構造と同様である。
【００６３】
このように、図７に示す半導体装置では、金属膜３及び金属膜１５からなる純粋のメタルゲート電極が採用されており、図１に示す半導体装置のようにＭＩＰＳ構造のゲート電極は採用されていない。
【００６４】
ここで、図７におけるゲート電極を構成する金属膜１５は、例えばタングステン（Ｗ）膜からなり、上述で詳述した条件と同様の条件によるカーボンのイオン注入により、金属膜１５の側壁部には、ＷｘＣｙ膜からなる領域１７が形成されている。また、ゲート電極の上部に形成されたシリサイド防止膜１６は、ゲート電極を形成するパターニング時のハードマスクとして機能すると共に、半導体基板１の表面にシリサイド層９を形成するサリサイドプロセスにおけるゲート電極上部のシリサイド層形成を防止する膜として機能し、例えば膜厚３０ｎｍの窒化膜からなる。
【００６５】
本変形例に係る半導体装置によると、図１に示した半導体装置と同様に、ゲート電極を構成する金属膜３及び金属膜１５の側壁部に、カーボンが導入された領域（ＴｉＣｘＮｙ膜又はＴａＣｘＮｙ膜）１２及び領域（ＷｘＣｙ膜）１７が形成されており、当該ＴｉＣｘＮｙ膜又はＴａＣｘＮｙ膜、及びＷｘＣｙ膜は、それぞれ、ＴｉＮ膜又はＴａＮ膜、及びタングステン膜に比べて、後の洗浄工程に用いる上述した洗浄液（例えば上述したＡＰＭ、ＳＰＭ、又はＨＰＭ）に対するエッチングレートが、その内部の金属膜（例えばＴｉＮ膜）３及び金属膜（Ｗ膜）１５の部分に比べて非常に小さくなる。したがって、オフセットサイドウォール５を形成する工程の後においても、上述と同様の理由によりオフセットサイドウォール５にピンホールが存在する場合に、後の洗浄工程において当該ピンホールから洗浄液が浸み込んだとしても、ゲート電極を構成する金属膜（ＴｉＮ膜又はＴａＮ膜、及びＷ膜）の溶出を防止できる。その結果、金属膜３及び金属膜１５の溶出によりトランジスタが動作しない故障を引き起こすことがなく、非常に歩留まりが高いＬＳＩを形成することが可能となる。
【００６６】
なお、以上の実施形態では、オフセットサイドウオール５を形成した後に洗浄工程を実施する場合を例にして説明したが、ゲート電極に使用している金属膜（ＴｉＮ膜、ＴａＮ膜、又はＷ膜）の洗浄による溶出防止は、例えば、ゲート電極をパターンニングした後の洗浄、オフセットサイドウオール形成後の洗浄、内側及び外側サイドウオール形成後の洗浄、ソース・ドレイン領域形成後の洗浄、又は、シリサイド層を形成する工程における選択的エッチング工程などにおいても、本発明は同様に有効である。これは、ゲート電極を形成した後、各工程を実施するが、オフセットサイドウォール形成後の洗浄工程よりも後においても、パーティクルに起因するピンホールが発生したり、膜のクラックなどによりゲート電極を構成する金属膜の側壁位置にピンホールが発生したりすることで、上記列挙した洗浄工程による金属膜の溶出が発生する可能性があるからである。本件発明者が、個々の工程において、ゲート電極に使用している金属膜（ＴｉＮ膜又はＴａＮ膜）の溶出を観察したところによると、オフセットサイドウォール形成後の洗浄工程の他にも、内側及び外側サイドウオール形成後の洗浄工程、ソース・ドレイン領域形成後の洗浄工程、及び、シリサイド層形成工程における選択的エッチング工程などにおいても、金属膜（ＴｉＮ膜又はＴａＮ膜）の溶出が発見された。このため、本発明は、上述したオフセットサイドウォール形成後の洗浄工程の他にも、上記列挙した各洗浄工程において非常に効果を有するものである。
【産業上の利用可能性】
【００６７】
本発明は、メタルゲート電極を有する半導体装置及びその製造方法にとって有用である。
【符号の説明】
【００６８】
１  半導体基板
２  高誘電率ゲート絶縁膜
３、３ａ  金属膜
４、４ａ  ポリシリコン膜
５  オフセットサイドウォール
５ａ  絶縁膜
６  内側サイドウォール
６ａ  絶縁膜
７  エクステンション領域
８  ソース・ドレイン領域
９  シリサイド層
１０  半導体基板にカーボンが導入された領域
１１  高誘電率ゲート絶縁膜にカーボンが導入された領域
１２  金属膜にカーボンが導入された領域
１３  ポリシリコン膜にカーボンが導入された領域
１４ａ  絶縁膜
１５  金属膜
１６  シリサイド防止膜
Ａ１〜Ａ３  イオン注入
【図１】
2011086861.tif 000003
【図２】
2011086861.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011086861.tif 000009
【図８】
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【図９】
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