(57)【要約】【課題】ＲＯＭチップの物理的な観察からＲＯＭデータが解読されるのを困難化する。【解決手段】データの記憶に使用される接続経路の接続箇所を異ならせることにより、同一のデータを記憶する複数のメモリセルを構成するとともに、異なるデータを記憶するメモリセルを構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
データの記憶に使用される接続経路が構成された第１のメモリセルと、
前記第１のメモリセルで構成された接続経路の接続箇所を異ならせることにより、前記第１のメモリセルに記憶されるデータと異なるデータを記憶する第２のメモリセルと、
前記第１のメモリセルで構成された接続経路の接続箇所を異ならせることにより、前記第２のメモリセルに記憶されるデータと同一のデータを記憶する第３のメモリセルとを備えることを特徴とする半導体記憶装置。
【請求項２】
前記接続経路の接続箇所は、互いに層の異なるコンタクトを含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記接続経路の接続箇所は、拡散層、シリサイド層またはウェルを含むことを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記接続経路の接続箇所は、隣接するメモリセル間で共有されるコンタクトを含むことを特徴とする請求項１から３のいずれか１項記載の半導体記憶装置。
【請求項５】
ＲＯＭデータを取得するＲＯＭデータ取得部と、
同一のＲＯＭデータに対して接続経路の接続箇所が互いに異なる複数のセルデータを記憶するセルデータ記憶部と、
前記ＲＯＭデータ取得部にて取得された同一のＲＯＭデータに対して、前記セルデータ記憶部に記憶された複数のセルデータを選択するセルデータ選択部と、
前記セルデータ選択部にて選択されたセルデータをセル領域に対応させて配置するセルデータ配置部とを備えることを特徴とするＲＯＭジェネレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置およびＲＯＭジェネレータに関し、特に、ＲＯＭチップの物理的な観察からＲＯＭデータが解読されるのを困難化する方法に適用して好適なものである。
【背景技術】
【０００２】
従来のＲＯＭでは製造上の作り易さの観点などから、単一層のコンタクトの有無によりＲＯＭデータが実現されている。ここで、ＲＯＭデータの変更の容易性から、できるだけ上層の金属配線層のコンタクトを使用し、金属層間のコンタクトの有無により、ＲＯＭデータの‘０’と‘１’が表現される。
また、例えば、特許文献１には、ＲＯＭデータ読出プロテクトの確実性を高めるために、ＲＯＭにおける入力されたアドレスで始まり入力された情報長を有する領域から被記憶情報を読み出し、被記憶情報を入力情報と比較し、両者が一致した場合にＲＯＭのデータ読出プロテクトを解除する方法が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−６７２５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＲＯＭでは、単一層のコンタクトの有無によりＲＯＭデータが実現されるため、単一層のコンタクトの並び方を物理的に解析することにより、比較的容易にＲＯＭデータが解読され、ＲＯＭチップのセキュリティに対して脆弱であるという問題があった。
【０００５】
本発明の目的は、ＲＯＭチップの物理的な観察からＲＯＭデータが解読されるのを困難化することが可能な半導体記憶装置およびＲＯＭジェネレータを提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、データの記憶に使用される接続経路が構成された第１のメモリセルと、前記第１のメモリセルで構成された接続経路の接続箇所を異ならせることにより、前記第１のメモリセルに記憶されるデータと異なるデータを記憶する第２のメモリセルと、前記第１のメモリセルで構成された接続経路の接続箇所を異ならせることにより、前記第２のメモリセルに記憶されるデータと同一のデータを記憶する第３のメモリセルとを備えることを特徴とする半導体記憶装置を提供する。
【発明の効果】
【０００７】
本発明によれば、ＲＯＭチップの物理的な観察からＲＯＭデータが解読されるのを困難化することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】図１は、本発明の第１実施形態に係る半導体記憶装置の構成方法を示す平面図。
【図２】図２は、本発明の第１実施形態に係る半導体記憶装置に適用されるメモリセルの構成方法を示す断面図。
【図３】図３は、本発明の第１実施形態に係る半導体記憶装置に適用されるメモリセルの回路構成を示す図。
【図４】図４は、本発明の第１実施形態に係る半導体記憶装置に適用されるメモリセルの構成方法のその他の例を示す断面図。
【図５】図５は、本発明の第２実施形態に係る半導体記憶装置の構成方法を示す平面図。
【図６】図６は、本発明の第２実施形態に係る半導体記憶装置に適用されるメモリセルの構成方法を示す断面図。
【図７】図７は、本発明の第３実施形態に係るＲＯＭジェネレータの概略構成を示すブロック図。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態に係る半導体記憶装置について図面を参照しながら説明する。
【００１０】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体記憶装置の構成方法を示す平面図である。なお、図１（ａ）は、この半導体記憶装置に記憶されるＲＯＭデータの一例を示す図、図１（ｂ）は、２層目のコンタクト電極Ｖ２の配置例を示す図、図１（ｃ）は、１層目のコンタクト電極ＣＳ２の配置例を示す図である。
図１において、例えば、メモリセルがロウ方向に４行、カラム方向に６列分だけマトリックス状に配置されているものとする。ここで、各メモリセルは、ロウレベル電位ＶＳＳに個別に接続されているものとする。
【００１１】
そして、ＲＯＭデータが‘０’の場合、各メモリセルにコンタクト電極ＣＳ２、Ｖ２が両方とも配置されている。また、ＲＯＭデータが‘１’の場合、コンタクト電極ＣＳ２、Ｖ２のうちのコンタクト電極ＣＳ２のみが配置されたメモリセルと、コンタクト電極ＣＳ２、Ｖ２のうちのコンタクト電極Ｖ２のみが配置されたメモリセルと、コンタクト電極ＣＳ２、Ｖ２のいずれも配置されていないメモリセルとが混在されている。
【００１２】
図２は、本発明の第１実施形態に係る半導体記憶装置に適用されるメモリセルの構成方法を示す断面図である。
図２（ａ）において、半導体基板ＳＢ１には素子分離絶縁膜ＦＯ１が形成され、メモリセルごとに素子分離されている。なお、半導体基板ＳＢ１の材料は、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣ、ＧａＩｎＡｓＰなどの中から選択することができる。また、素子分離絶縁膜ＦＯ１の材料は、例えば、シリコン酸化膜などを用いることができる。
【００１３】
そして、素子分離絶縁膜ＦＯ１にて素子分離された素子形成領域において、ＮウェルＮＷ１が半導体基板ＳＢ１に形成され、ＮウェルＮＷ１上には、ゲート絶縁膜ＧＺ１を介してゲート電極ＧＣ１が形成されている。なお、ゲート絶縁膜ＧＺ１の材料は、例えば、シリコン酸化膜であってもよいし、ＰＺＴなどの高誘電体膜であってもよい。また、ゲート電極ＧＣ１の材料は、例えば、多結晶シリコン膜を用いることができる。
【００１４】
また、ゲート電極ＧＣ１の側壁にはサイドウォールＳＤ１が形成されている。また、半導体基板ＳＢ１には、ゲート電極ＧＣ１の両側に配置された拡散層ＤＦ１、ＤＦ２が形成され、拡散層ＤＦ１、ＤＦ２上には、シリサイド層ＳＬ１、ＳＬ２がそれぞれ形成されている。なお、サイドウォールＳＤ１の材料は、例えば、シリコン酸化膜またはシリコン窒化膜などを用いることができる。また、シリサイド層ＳＬ１、ＳＬ２は、例えば、チタン、コバルト、ニッケル等の金属シリサイドにより構成することができる。
【００１５】
そして、ゲート電極ＧＣ１上には層間絶縁膜Ｚ１が積層され、層間絶縁膜Ｚ１上には、配線Ｈ１、Ｈ２が形成されている。そして、層間絶縁膜Ｚ１には、配線Ｈ１、Ｈ２をシリサイド層ＳＬ１、ＳＬ２にそれぞれ接続するコンタクト電極ＣＳ１、ＣＳ２が埋め込まれている。
【００１６】
また、配線Ｈ１、Ｈ２上には層間絶縁膜Ｚ２が積層され、層間絶縁膜Ｚ２上には、配線Ｈ３が形成されている。そして、層間絶縁膜Ｚ２には、配線Ｈ３を配線Ｈ２に接続するコンタクト電極Ｖ２が埋め込まれている。そして、配線Ｈ３上には層間絶縁膜Ｚ３が積層されている。なお、層間絶縁膜Ｚ１〜Ｚ３の材料は、例えば、シリコン酸化膜を用いることができる。配線Ｈ１〜Ｈ３の材料は、例えば、ＡｌやＣｕなどの金属膜を用いることができる。コンタクト電極ＣＳ１、ＣＳ２、Ｖ２の材料は、例えば、Ａｌ、ＣｕまたはＷなどの金属を用いることができる。
【００１７】
なお、配線Ｈ３はビット線ＢＬに接続し、ゲート電極ＧＣ１はワード線ＷＬに接続し、配線Ｈ１はロウレベル電位ＶＳＳに接続することができる。また、図２（ａ）の構成は、ＲＯＭデータとして‘０’を記憶することができる。
【００１８】
また、図２（ｂ）〜図２（ｄ）の構成はいずれにおいても、ＲＯＭデータとして‘１’を記憶することができる。すなわち、図２（ｂ）の構成では、図２（ａ）のコンタクト電極Ｖ２が省略されている。図２（ｃ）の構成では、図２（ａ）のコンタクト電極ＣＳ２が省略されている。図２（ｄ）の構成では、図２（ａ）のコンタクト電極ＣＳ２、Ｖ２が省略されている。
図３は、本発明の第１実施形態に係る半導体記憶装置に適用されるメモリセルの回路構成を示す図である。
図３において、各メモリセルにはトランジスタＭ１が設けられている。なお、このトランジスタＭ１のゲートは図２のゲート電極ＧＣ１で構成し、トランジスタＭ１のドレインは図２の拡散層ＤＦ２で構成し、トランジスタＭ１のソースは図２の拡散層ＤＦ１で構成することができる。
【００１９】
そして、図３（ａ）に示すように、図２（ａ）の構成では、トランジスタＭ１のドレインは、コンタクト電極ＣＳ２、Ｖ２を介してビット線ＢＬに接続される。また、図３（ｂ）に示すように、図２（ｂ）〜図２（ｄ）の構成では、トランジスタＭ１のドレインは、コンタクト電極ＣＳ２、Ｖ２のうちのいずれか少なくとも１つが省略されているため、ビット線ＢＬと切り離されている。
【００２０】
そして、メモリセルからデータを読み出す場合、ビット線ＢＬはハイレベル電位にプリチャージされる。そして、ワード線ＷＬを介してゲート電極ＧＣ１にハイレベル電位が印加され、トランジスタＭ１がオンする。そして、図２（ａ）の構成では、トランジスタＭ１がオンすると、ビット線ＢＬがロウレベル電位ＶＳＳに接続され、ビット線ＢＬの電位がロウレベル電位ＶＳＳに移行することから、ＲＯＭデータとして‘０’が読み出される。一方、図２（ｂ）〜図２（ｄ）の構成では、トランジスタＭ１がオンすると、ビット線ＢＬがロウレベル電位ＶＳＳに接続されることなく、ビット線ＢＬの電位がハイレベル電位を維持することから、ＲＯＭデータとして‘１’が読み出される。
【００２１】
ここで、図２（ｂ）〜図２（ｄ）のいずれかの構成でＲＯＭデータの‘１’を表現することにより、ＲＯＭデータを解読するために、コンタクト電極ＣＳ２、Ｖ２の有無を複数層に渡って観察する必要がある。このため、ＲＯＭチップの物理的な観察からＲＯＭデータが解読されるのを困難化することが可能となり、ＲＯＭチップのセキュリティに対する脆弱性を解消することができる。
【００２２】
図４は、本発明の第１実施形態に係る半導体記憶装置に適用されるメモリセルの構成方法のその他の例を示す断面図である。
図４（ａ）の構成では、図２（ａ）のシリサイド層ＳＬ１、ＳＬ２が省略されている。図４（ｂ）の構成では、図２（ａ）の拡散層ＤＦ１、ＤＦ２が省略されている。図４（ｃ）の構成では、図２（ａ）のＮウェルＮＷ１が省略されている。
【００２３】
ここで、シリサイド層ＳＬ１、ＳＬ２、拡散層ＤＦ１、ＤＦ２またはＮウェルＮＷ１を省略することにより、ビット線ＢＬとロウレベル電位ＶＳＳとを完全に切り離すことはできないが、ビット線ＢＬとロウレベル電位ＶＳＳとの間の接続経路を高抵抗化することができる。
このため、図４（ａ）〜図４（ｃ）の構成では、図３（ａ）のトランジスタＭ１がオンした場合においても、ビット線ＢＬの電位を一定期間に渡ってハイレベル電位を維持させることができ、ＲＯＭデータとして‘１’を読み出させることができる。
【００２４】
ここで、図２（ｂ）〜図２（ｄ）のいずれかの構成だけでなく、図４（ａ）〜図４（ｃ）のいずれかの構成でＲＯＭデータの‘１’を表現することにより、ＲＯＭデータを解読するために、コンタクト電極ＣＳ２、Ｖ２の有無を複数層に渡って観察する必要があるだけでなく、シリサイド層ＳＬ１、ＳＬ２、拡散層ＤＦ１、ＤＦ２またはＮウェルＮＷ１の有無を観察する必要が発生する。このため、ＲＯＭチップの物理的な観察からＲＯＭデータが解読されるのをより一層困難化することが可能となり、ＲＯＭチップのセキュリティに対する脆弱性を解消することができる。
【００２５】
（第２実施形態）
図５は、本発明の第２実施形態に係る半導体記憶装置の構成方法を示す平面図である。なお、図５（ａ）は、この半導体記憶装置に記憶されるＲＯＭデータの一例を示す図、図５（ｂ）は、２層目のコンタクト電極Ｖの配置例を示す図、図５（ｃ）は、１層目のコンタクト電極ＣＳ、ＣＳ１２の配置例を示す図である。
図５において、例えば、メモリセルがロウ方向に４行、カラム方向に６列分だけマトリックス状に配置されているものとする。ここで、各メモリセルは、ロウレベル電位ＶＳＳに接続され、カラム方向に隣接するメモリセルは、ロウレベル電位ＶＳＳに接続されるコンタクト電極ＣＳ１２を共有しているものとする。
【００２６】
そして、ＲＯＭデータが‘０’の場合のメモリセルには、コンタクト電極ＣＳ、ＣＳ２、Ｖが全て配置されている。また、ＲＯＭデータが‘１’の場合のメモリセルには、コンタクト電極ＣＳ、ＣＳ２、Ｖのうちの少なくともいずれか１つが省略されている。
【００２７】
図６は、本発明の第２実施形態に係る半導体記憶装置に適用されるメモリセルの構成方法を示す断面図である。
図６において、半導体基板ＳＢ２には素子分離絶縁膜ＦＯ２が形成され、カラム方向に隣接する２個のメモリセルごとに素子分離されている。そして、素子分離絶縁膜ＦＯ２にて素子分離された素子形成領域において、ＮウェルＮＷ２が半導体基板ＳＢ２に形成され、ＮウェルＮＷ２上には、ゲート絶縁膜ＧＺ１１、ＧＺ１２をそれぞれ介してゲート電極ＧＣ１１、ＧＣ１２が形成されている。
【００２８】
また、ゲート電極ＧＣ１１、ＧＣ１２の側壁にはサイドウォールＳＤ１１、ＳＤ１２がそれぞれ形成されている。また、半導体基板ＳＢ２には、ゲート電極ＧＣ１１、ＧＣ１２の片側にそれぞれ配置された拡散層ＤＦ１１、ＤＦ１２が形成されるとともに、ゲート電極ＧＣ１１、ＧＣ１２間に配置された拡散層ＤＦ１３が形成され、拡散層ＤＦ１１〜ＤＦ１３上には、シリサイド層ＳＬ１１〜ＳＬ１３がそれぞれ形成されている。
【００２９】
そして、ゲート電極ＧＣ１１、ＧＣ１２上には層間絶縁膜Ｚ１１が積層され、層間絶縁膜Ｚ１１上には、配線Ｈ１１〜Ｈ１３が形成されている。そして、層間絶縁膜Ｚ１１には、配線Ｈ１１〜Ｈ１３をシリサイド層ＳＬ１１〜ＳＬ１３にそれぞれ接続するコンタクト電極ＣＳ１１〜ＣＳ１３が埋め込まれている。
【００３０】
また、配線Ｈ１１〜Ｈ１３上には層間絶縁膜Ｚ１２が積層され、層間絶縁膜Ｚ１２上には、配線Ｈ１４が形成されている。そして、層間絶縁膜Ｚ１２には、配線Ｈ１４を配線Ｈ１１、Ｈ１２にそれぞれ接続するコンタクト電極Ｖ１１、Ｖ１２が埋め込まれている。そして、配線Ｈ１４上には層間絶縁膜Ｚ１３が積層されている。
【００３１】
なお、配線Ｈ１４はビット線ＢＬに接続し、ゲート電極ＧＣ１１、ＣＧ１２はワード線ＷＬ１、ＷＬにそれぞれ接続し、配線Ｈ１３はロウレベル電位ＶＳＳに接続することができる。また、図６（ａ）の構成は、ＲＯＭデータとして‘００’（隣接する‘０’を表す。以下同様の表記方法を用いる。）を記憶することができる。
【００３２】
また、図６（ｂ）の構成は、ＲＯＭデータとして‘１１’を記憶することができる。すなわち、図６（ｂ）の構成では、図６（ａ）のコンタクト電極ＣＳ１３が省略されている。なお、ＲＯＭデータとして‘１１’を記憶する方法としては、図６（ｂ）の構成に限定されることなく、例えば、コンタクト電極ＣＳ１３を省略した上で、コンタクト電極ＣＳ１１、ＣＳ１２、コンタクト電極Ｖ１１、Ｖ１２、ＮウェルＮＷ２、拡散層ＤＦ１１〜ＤＦ１３およびシリサイド層ＳＬ１１〜ＳＬ１３のいずれか少なくとも１つを省略するようにしてもよい。
【００３３】
あるいは、ＲＯＭデータとして‘１１’を記憶する方法として、コンタクト電極ＣＳ１３を省略することなく、コンタクト電極ＣＳ１１、ＣＳ１２を省略するようにしてもよいし、コンタクト電極Ｖ１１、Ｖ１２を省略するようにしてもよいし、コンタクト電極ＣＳ１１、ＣＳ１２、Ｖ１１、Ｖ１２を省略するようにしてもよいし、ＮウェルＮＷ２を省略するようにしてもよいし、拡散層ＤＦ１３を省略するようにしてもよいし、シリサイド層ＳＬ１３を省略するようにしてもよいし、拡散層ＤＦ１１、ＤＦ１２を省略するようにしてもよいし、シリサイド層ＳＬ１１、ＳＬ１２を省略するようにしてもよい。
【００３４】
また、ＲＯＭデータとして‘１０’を記憶する方法としては、コンタクト電極ＣＳ１３を省略することなく、コンタクト電極ＣＳ１１、Ｖ１１、拡散層ＤＦ１１およびシリサイド層ＳＬ１１のいずれか少なくとも１つを省略すればよい。
【００３５】
また、ＲＯＭデータとして‘０１’を記憶する方法としては、コンタクト電極ＣＳ１３を省略することなく、コンタクト電極ＣＳ１２、Ｖ１２、拡散層ＤＦ１２およびシリサイド層ＳＬ１２のいずれか少なくとも１つを省略すればよい。
【００３６】
ここで、ＲＯＭデータとして‘１１’を記憶する方法としてコンタクト電極ＣＳ１３を省略する方法を加えることにより、ＲＯＭデータを表現するバリエーションを増大することができ、ＲＯＭチップの物理的な観察からＲＯＭデータが解読されるのをより一層困難化することが可能となる。
【００３７】
（第３実施形態）
図７は、本発明の第３実施形態に係るＲＯＭジェネレータの概略構成を示すブロック図である。
図７において、ＲＯＭジェネレータには、ＲＯＭデータ取得部１１、セルデータ記憶部１２、セルデータ選択部１３およびセルデータ配置部１４が設けられている。ここで、ＲＯＭデータ取得部１１は、‘０’または‘１’のＲＯＭデータを取得することができる。セルデータ記憶部１２は、同一のＲＯＭデータに対して接続経路の接続箇所が互いに異なる複数のセルデータを記憶することができる。すなわち‘０’というＲＯＭデータに対して、複数のセルデータＡ０、Ｂ０・・・が記憶され、‘１’というＲＯＭデータに対して、複数のセルデータＡ１、Ｂ１・・・が記憶されている。例えば、‘０’というＲＯＭデータに対しては、図２（ａ）のメモリセルのセルデータを記憶することができる。また、‘１’というＲＯＭデータに対しては、図２（ｂ）〜図２（ｄ）および図４（ａ）〜図４（ｃ）のメモリセルのセルデータを記憶することができる。セルデータ選択部１３は、ＲＯＭデータ取得部１１にて取得された同一のＲＯＭデータに対して、セルデータ記憶部１２に記憶された複数のセルデータを選択することができる。セルデータ配置部１４は、セルデータ選択部１３にて選択されたセルデータをセル領域に対応させて配置することができる。
【００３８】
そして、ＲＯＭデータ取得部１１にてＲＯＭデータが取得されると、そのＲＯＭデータに対応したセルデータがセルデータ選択部１３にて選択される。そして、セルデータ配置部１４において、セルデータ選択部１３にて選択されたセルデータがセル領域に対応させて配置されることで、レイアウト設計データ（ＧＤＳデータ）またはマスクデータが生成される。
【００３９】
なお、同一のＲＯＭデータに対してセルデータを選択する方法としては、複数のセルデータの中からランダムに選択するようにしてもよいし、セルデータ記憶部１２に記憶されているセルデータを順々に選択するようにしてもよい。
【００４０】
また、言うまでも無く、‘００’というＲＯＭデータに対して、複数のセルデータＡ００、Ｂ００・・・が記憶され、‘０１’というＲＯＭデータに対して、複数のセルデータＡ０１、Ｂ０１・・・が記憶され、‘１０’というＲＯＭデータに対して、複数のセルデータＡ１０、Ｂ１０・・・が記憶され、‘１１’というＲＯＭデータに対して、複数のセルデータＡ１１、Ｂ１１・・・が記憶されるセルデータ記憶部１２を持ち、隣接するＲＯＭデータを参照し、セルデータを選択するようなセルデータ選択部１３を持つＲＯＭジェネレータも容易に実現可能である。
【００４１】
また、ＲＯＭデータ取得部１１、セルデータ記憶部１２およびセルデータ配置部１４は、これらの機能を実現する命令が記述されたコンピュータプログラムをコンピュータに実行させることで実現するようにしてもよい。また、ＲＯＭデータ取得部１１、セルデータ記憶部１２、セルデータ選択部１３およびセルデータ配置部１４は、半導体集積回路の各レイヤのレイアウトパターンに対応する設計レイアウトデータを作成するＣＡＤシステムなどに組み込むようにしてもよい。
【符号の説明】
【００４２】
ＳＢ１、ＳＢ２  半導体基板、ＦＯ１、ＦＯ２  素子分離絶縁膜、ＮＷ１、ＮＷ２  Ｎウェル、ＧＺ１、ＧＺ１１、ＧＺ１２  ゲート絶縁膜、ＧＣ１、ＧＣ１１、ＧＣ１２  ゲート電極、ＤＦ１、ＤＦ２、ＤＦ１１〜ＤＦ１３  拡散層、ＳＤ１、ＳＤ１１、ＳＤ１２  サイドウォール、ＳＬ１、ＳＬ２、ＳＬ１１〜ＳＬ１３  シリサイド層、Ｚ１〜Ｚ３、Ｚ１１〜Ｚ１３  層間絶縁膜、ＣＳ１、ＣＳ２、Ｖ２、ＣＳ１１、ＣＳ１２、Ｖ１１、Ｖ１２  コンタクト電極、Ｈ１〜Ｈ３、Ｈ１１〜Ｈ１４  配線、Ｍ１  トランジスタ、ＷＬ  ワード線、ＢＬ  ビット線、１１  ＲＯＭデータ取得部、１２  セルデータ記憶部、１３  セルデータ選択部、１４  セルデータ配置部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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