(57)【要約】【課題】本発明は、撮像領域の中央部に位置する行の単位画素内の光電変換手段における信号蓄積時間が最も短く、撮像領域の上下端に位置する行に向かって信号蓄積時間が長くなるように行選択を行うことを特徴とする。【解決手段】単位画素１１が二次元の行列状に配置された撮像領域１０と、単位画素を行単位で駆動し、駆動される単位画素内の光電変換手段における信号蓄積時間を設定する垂直ライン駆動手段と、信号蓄積時間を行単位で可変制御する蓄積時間制御回路２３とを具備する。【選択図】    図１
2011061315.tif 000002
【特許請求の範囲】
【請求項１】
入射光を光電変換して信号電荷を蓄積する光電変換手段と、光電変換手段に蓄積された信号電荷を検出手段に読み出す読出し手段と、検出手段で検出された信号を増幅して出力する増幅手段と、検出部をリセットするリセット手段とを備えた単位画素が二次元の行列状に配置された撮像領域と、
前記単位画素を行単位で駆動し、駆動される単位画素内の光電変換手段における信号蓄積時間を設定する垂直ライン駆動手段と、
前記信号蓄積時間を行単位で可変制御する蓄積時間制御手段と
を具備したことを特徴する固体撮像装置。
【請求項２】
前記垂直ライン駆動手段は、前記撮像領域の中央部に位置する行の単位画素内の光電変換手段における信号蓄積時間が最も短く、撮像領域の上下端に位置する行に向かって信号蓄積時間が長くなるように前記単位画素を制御することを特徴する請求項１に固体撮像装置。
【請求項３】
前記垂直ライン駆動手段は、
前記単位画素内の読出し手段及びリセット手段の動作を行単位で制御する電子シャッタ用のシャッタ制御信号を生成する垂直ラインリセット回路と、
前記単位画素内の読出し手段及びリセット手段の動作を行単位で制御する読み出し制御信号を生成する垂直ライン読み出し回路と、
前記単位画素内のリセット手段を制御するためのリセット用タイミング信号及び読出し手段を制御するための読出し用タイミング信号が少なくとも入力され、これらリセット用タイミング信号及び読出し用タイミング信号を前記シャッタ制御信号及び読み出し制御信号に基づいて選択し、対応する行の単位画素に供給する選択回路と
を有することを特徴する請求項１に記載の固体撮像装置。
【請求項４】
前記垂直ラインリセット回路はシフトレジスタを有し、このシフトレジスタは、前記撮像領域の行方向の上端部と下端部に対応した位置の行からシフト動作をそれぞれ開始し、前記撮像領域の行方向の中央部に位置する行でシフト動作が終了するようにシフト動作を行なって前記シャッタ制御信号を出力することを特徴する請求項３に固体撮像装置。
【請求項５】
前記垂直ラインリセット回路はシフトレジスタを有し、このシフトレジスタは、前記撮像領域の行方向の上端部と中央部に対応した位置の行からシフト動作をそれぞれ開始し、前記撮像領域の行方向の中央部及び下端部に位置する行でシフト動作が終了するようにシフト動作を行なって前記シャッタ制御信号を出力することを特徴する請求項３に固体撮像装置。
【請求項６】
前記蓄積時間制御手段は、前記シフトレジスタでシフトされるデータを出力するとともに、このデータを前記シフトレジスタで転送するための転送用クロック信号を出力する演算回路を有することを特徴する請求項４または５に記載の固体撮像装置。
【請求項７】
前記選択回路は、前記撮像領域の行方向で２つのブロックに分割されており、２つに分割された選択回路のブロックのそれぞれは、前記撮像領域の異なる行の単位画素内の読出し手段に前記読出し用タイミング信号を並行して供給する論理回路を備えていることを特徴する請求項５に記載の固体撮像装置。
【請求項８】
被写体からの光を集光して前記撮像領域に照射する光学レンズと、
前記撮像領域に照射される光を遮断する機械式シャッタと
をさらに具備したことを特徴する請求項１に記載の固体撮像装置。
【請求項９】
前記演算回路は、前記転送用クロック信号を１フレーム内に１水平周期に対して間引いて出力する、または前記シフトレジスタでのデータ転送を倍速で行なわせるための可変クロック信号を前記転送用クロック信号として出力することを特徴する請求項６に記載の固体撮像装置。
【請求項１０】
前記垂直ラインリセット回路はデコーダ回路を有し、このデコーダ回路は、前記撮像領域の行方向の上端部と下端部に対応した位置の行から前記シャッタ制御信号の出力動作をそれぞれ開始し、前記撮像領域の行方向の中央部に位置する行に向かって順次時間がずれるように前記シャッタ制御信号の出力動作をそれぞれ開始することを特徴する請求項３に固体撮像装置。
【請求項１１】
前記垂直ラインリセット回路は分周回路及びデコーダ回路を有し、分周回路は供給されるクロック信号を分周してデコーダ回路に出力し、前記蓄積時間制御手段は、前記クロック信号を１フレーム内に１水平周期に対して間引いて出力する、または倍速に可変して出力することを特徴する請求項６に記載の固体撮像装置。
【請求項１２】
前記垂直ラインリセット回路は、前記分周回路の出力を有効にするかもしくは無効にするかを選択するための複数の選択ゲートをさらに有し、前記蓄積時間制御手段は、これら複数の選択ゲートを制御するための選択信号を出力することを特徴する請求項１１に記載の固体撮像装置。
【請求項１３】
前記垂直ラインリセット回路は、前記分周回路の出力信号の一部を外部信号と切り替えるため切り替え回路をさらに有し、前記蓄積時間制御手段は、この切り替え回路に供給するための前記外部信号を出力することを特徴する請求項１１に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ型イメージセンサなどの固体撮像装置に係り、例えばイメージセンサ付き携帯電話、デジタルカメラ、ビデオカメラなどに使用される。
【背景技術】
【０００２】
ＣＭＯＳ型イメージセンサなどの固体撮像装置では、光学レンズに起因した周辺光量低下によるＳＮＲ（Ｓ／Ｎ比）劣化が問題となっている。図３３は、光軸上及び光軸外から入射する光による入射瞳の形状の差を示す特性図である。図３３に示すように、光学レンズでは、光軸上から外れた位置から入射する光は、レンズの口径や厚さなどの制約で周辺光の一部がけられて楕円形となる。この現象は口径食（vignetting）と呼ばれる。光軸外の面照度Ｅは下記の式で与えられる。
【０００３】
Ｅ＝Ｅ０*（Ａ／Ａ０）*COS4 θ  …  …  （１）
ただし、Ｅ０は光軸上の面照度、Ａ０は光軸上の入射瞳の面積、Ａは光軸外での入射瞳の面積、θは光軸からのずれの角度である。また、Ａ／Ａ０は開口効率（aperture efficiency）と呼ばれる。
【０００４】
レンズの周辺光量の低下の一例を図３４の特性図に示す。図３４は横軸に相対像高（ｍｍ）を取り、縦軸に開口効率（％）を取っている。周辺部では、光量が１／３程度に低下し、光ショットノイズは光量の平方根で算出されるため、ＳＮＲが約５ｄＢ劣化する。特に微細画素では扱う信号電荷量が少ないため、画質劣化がより顕著となる。
【０００５】
特許文献１には、フリッカ光量の変化に応じてリセット用走査と読出し用走査をフレーム内で可変させ、各画素の蓄積電荷量を一定に制御することで、蛍光灯などフリッカ成分を持つ照明下でも、電子シャッタ速度に左右されること無く、画質劣化の無い被写体映像を得る撮像装置が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−２１５０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、光学レンズに起因した周辺光量低下に基づくＳＮＲ劣化が防止できる固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一実施形態の固体撮像装置は、入射光を光電変換して信号電荷を蓄積する光電変換手段と、光電変換手段に蓄積された信号電荷を検出手段に読み出す読出し手段と、検出手段で検出された信号を増幅して出力する増幅手段と、検出部をリセットするリセット手段とを備えた単位画素が二次元の行列状に配置された撮像領域と、前記単位画素を行単位で駆動し、駆動される単位画素内の光電変換手段における信号蓄積時間を設定する垂直ライン駆動手段と、前記信号蓄積時間を行単位で可変制御する蓄積時間制御手段とを具備している。
【発明の効果】
【０００９】
本発明によれば、光学レンズに起因した周辺光量低下に基づくＳＮＲ劣化が防止できる固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係るＣＭＯＳ型イメージセンサの構成を示すブロック図。
【図２】図１中のパルスセレクタ回路の詳細な構成を示す回路図。
【図３】図２のパルスセレクタ回路のタイミング図。
【図４】図１中に示す蓄積時間制御回路を抽出し、この蓄積時間制御回路で生成されるパルス信号の波形と共に示す図。
【図５】メカシャッタを備えたカメラ全体の構成の一例を示すブロック図。
【図６】図１に示すイメージセンサの動作の一例を示すタイミング図。
【図７】本実施形態と比較するために、従来のグローバルリセット動作に基づくパルス信号φＲＥＡＤを示すタイミング図。
【図８】本発明の第２の実施形態に係るＣＭＯＳ型イメージセンサの構成を示すブロック図。
【図９】図８中のパルスセレクタ回路の一方のブロックの詳細な構成を示す回路図。
【図１０】図９の回路のタイミング図。
【図１１】図８中のパルスセレクタ回路の他方のブロックの詳細な構成を示す回路図。
【図１２】図１１の回路のタイミング図。
【図１３】図８に示すイメージセンサの動作の一例を示すタイミング図。
【図１４】図１３に示すパルス信号の一部を抽出して示すタイミング図。
【図１５】図８に示すイメージセンサの動作の他の例を示すタイミング図。
【図１６】図８に示すイメージセンサの動作のさらに他の例を示すタイミング図。
【図１７】本実施形態と比較するために、従来のローリングシャッタ動作に基づくパルス信号φＲＥＡＤを示すタイミング図。
【図１８】第１、第２の実施形態のＣＭＯＳ型イメージセンサ内の垂直ラインリセット回路の一方および他方のブロックの具体的な構成の一例を示す回路図。
【図１９】図１８に示す垂直ラインリセット回路のブロックの動作の一例を示すタイミング図。
【図２０】各ブロックが図１８に示すような回路構成を有する垂直ラインリセット回路を用いて、図１３及び図１４に示されるようなタイミングを有するパルス信号φＲＥＡＤを生成させる場合のシャッタ制御信号ＥＳｊのタイミング図。
【図２１】各ブロックが図１８に示すような回路構成を有する垂直ラインリセット回路を用いて、図１５に示されるようなタイミングを有するパルス信号φＲＥＡＤを生成させる場合のシャッタ制御信号ＥＳｊのタイミング図。
【図２２】各ブロックが図１８に示すような回路構成を有する垂直ラインリセット回路を用いて、図１６に示されるようなタイミングを有するパルス信号φＲＥＡＤを生成させる場合のシャッタ制御信号ＥＳｊのタイミング図。
【図２３】第２の実施形態の変形例のＣＭＯＳ型イメージセンサの一部の構成を示す回路図。
【図２４】図２３中のデコーダ回路の詳細な構成を示す回路図。
【図２５】図２３及び図２４に示す垂直ラインリセット回路の動作の一例を示すタイミング図。
【図２６】図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路を用いて、図１３及び図１４に示されるようにパルス信号φＲＥＡＤを２Ｈ周期で生成させる場合のタイミング図。
【図２７】図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路を用いて、図１５に示されるようにパルス信号φＲＥＡＤを２Ｈ、１Ｈの繰り返し周期で生成させる場合のタイミング図。
【図２８】図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路を用いて、図１６に示されるようにパルス信号φＲＥＡＤを１Ｈ、１Ｈ、２Ｈの周期で繰り返し生成させる場合のタイミング図。
【図２９】図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路を用いて、パルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０を生成させる場合の標準動作のタイミング図。
【図３０】図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路を用いて、図１５に示されるように２垂直ラインを同時に選択する際のパルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０を生成させる場合のタイミング図。
【図３１】図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路を用いて、図１６に示されるように１垂直ライン、１垂直ライン、２垂直ラインの同時選択を行なう際のパルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０を生成させる場合のタイミング図。
【図３２】ＣＭＯＳ型イメージセンサの撮像領域の垂直方向における信号量の変化を示す図。
【図３３】光軸上及び光軸外から入射する光による入射瞳の形状の差を示す特性図。
【図３４】レンズの周辺光量の低下の一例を示す特性図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を実施の形態により説明する。なお、種々の実施の形態の説明に当り、対応する箇所には同じ符号を付して重複する説明は避ける。
【００１２】
（第１の実施形態）  
図１は、本発明の第１の実施形態に係るＣＭＯＳ型イメージセンサの構成を示すブロック図である。図１において、撮像領域（画素領域）１０には、複数の単位画素１１が二次元の行列状に配置されて形成されている。各単位画素１１は、例えば４個のトランジスタＴａ、Ｔｂ、Ｔｃ、Ｔｄと、１個のフォトダイオードＰＤから構成されている。すなわち、各単位画素１１は、アノードに接地電位が供給されるフォトダイオードＰＤと、フォトダイオードＰＤのカソードにソース、ドレイン間の電流通路の一端が接続された読み出しトランジスタ（シャッタゲートトランジスタ）Ｔｄと、読み出しトランジスタＴｄのソース、ドレイン間の電流通路の他端にゲートが接続された増幅トランジスタＴｂと、増幅トランジスタＴｂのソース、ドレイン間の電流通路の一端にソース、ドレイン間の電流通路の一端が接続された垂直選択トランジスタ（行選択トランジスタ）Ｔａと、増幅トランジスタＴｂのゲートにソース、ドレイン間の電流通路の一端が接続されたリセットトランジスタＴｃを備えている。読み出しトランジスタＴｄのソース、ドレイン間の電流通路の他端には、フォトダイオードＰＤで光電変換されて蓄積された信号電荷を検出するフローティングデュフュージョン（浮遊拡散領域）からなる検出部ＤＮが接続されている。
【００１３】
撮像領域１０には、同一行（同一垂直ライン）の単位画素１１の垂直選択トランジスタＴａのゲートに共通に接続された複数の行選択線１２と、同一行の単位画素１１のリセットトランジスタＴｃのゲートに共通に接続された複数のリセット線１３と、同一行の単位画素１１の読み出しトランジスタＴｄのゲートに共通に接続された複数の読み出し線１４が接続されている。
【００１４】
さらに、撮像領域１０には、同一列（同一水平ライン）の単位画素１１の増幅トランジスタＴｂのソース、ドレイン間の電流通路の他端に共通に接続された複数の各垂直信号線ＶＬＩＮが接続されている。
【００１５】
撮像領域１０の行方向の一端側の端部には、ソース、ドレイン間の電流通路の一端が対応する垂直信号線ＶＬＩＮに接続され、電流通路の他端に接地電位が供給される複数の負荷トランジスタＴＬが配置して形成されている。
【００１６】
撮像領域１０の行方向の他端側の端部には、カラム回路１５及びカラム読出し回路１６が配置して形成されている。カラム回路１５には複数の垂直信号線ＶＬＩＮが接続されている。カラム回路１５は、複数の垂直信号線ＶＬＩＮに読み出されるアナログの画素信号を受け、これらの画素信号に対して相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）動作によるノイズキャンセル処理、及びＡＤ変換処理等を実施してデジタル化された画素信号を生成し、ラッチする。カラム読出し回路１６は、カラム回路１５に対して水平駆動信号（φＨパルス）を供給し、カラム回路１５に予めラッチされている１行分の画素信号を外部に出力させる。
【００１７】
撮像領域１０の外部には、シリアルインターフェース（シリアルＩＦ）１７、タイミング発生回路１８、垂直ラインリセット回路１９、垂直ライン読出し回路２０、パルスセレクタ回路２１、及びバイアス発生回路２２等が形成されている。シリアルインターフェース１７は、外部からコマンドデータＤＡＴＡを受け、タイミング発生回路１８に供給する。タイミング発生回路１８には、外部からマスタクロック信号ＭＣＫが供給される。タイミング発生回路１８は、制御データＤＡＴＡ及びマスタクロック信号ＭＣＫに基づいて、カラム読出し回路１６の動作を制御するためのリセット信号ＨＲＳ及びクロック信号ＨＣＫ、垂直ラインリセット回路１９の動作を制御するためのパルス信号φＥＳＩ、φＥＳＨ、及びφＨＷ、垂直ライン読出し回路２０の動作を制御するためのパルス信号φＶＲＩ及びφＨＲＯ、パルスセレクタ回路２１に供給するための各種タイミング信号ＶＲＥＡＤ、ＲＥＡＤ、ＲＥＳＥＴ、ＡＤＲＥＳを生成する。パルス信号φＥＳＩ、φＥＳＨ、及びφＨＷは、タイミング発生回路１８内に設けられた蓄積時間制御回路２３により生成される。蓄積時間制御回路２３は演算回路を有し、この演算回路はシリアルインターフェース１７を介して供給される蓄積時間制御データＥＳＤＡＴＡに基づいて演算を行なって、パルス信号φＥＳＩ、φＥＳＨ、及びφＨＷを生成する。バイアス発生回路２２は一定のバイアス電圧ＶＶＬを発生する。このバイアス電圧ＶＶＬは、複数の負荷トランジスタＴＬのゲートに並列に供給される。
【００１８】
垂直ラインリセット回路１９は、蓄積時間制御回路２３で生成されるパルス信号φＥＳＩ、φＥＳＨ及びパルス信号φＨＷに基づき、電子シャッタ用のシャッタ制御信号ＥＳｉ（ｉは撮像領域１０の任意の行であり、ｉ＝１，…ｎ，…ｍ，…）（以下同様）を生成する。垂直ラインリセット回路１９は、撮像領域１０の行方向で１９Ａと１９Ｂの２つのブロックに分割されている。ここで撮像領域１０を行方向で２分割した場合、一方のブロック１９Ａは上側に位置する撮像領域１０に対応した複数の垂直ライン用のシャッタ制御信号ＥＳｉを生成し、他方のブロック１９Ｂは下側に位置する撮像領域１０に対応した複数の垂直ライン用のシャッタ制御信号ＥＳｉを生成する。垂直ライン読出し回路２０は、タイミング発生回路１８で生成されるパルス信号φＶＲＩ及びφＨＲＯに基づき、読み出し制御信号ＲＯｉを生成する。垂直ラインリセット回路１９で生成されるシャッタ制御信号ＥＳｉ、及び垂直ライン読出し回路２０で生成される読み出し制御信号ＲＯｉは共にパルスセレクタ回路２１に供給される。
【００１９】
パルスセレクタ回路２１は、タイミング発生回路１８で生成される各種タイミング信号ＶＲＥＡＤ、ＲＥＡＤ、ＲＥＳＥＴ、ＡＤＲＥＳと、シャッタ制御信号ＥＳｉ及び読み出し制御信号ＲＯｉとに基づき、単位画素１１内の垂直選択トランジスタＴａを垂直ライン単位（行）で制御するためのパルス信号φＡＤＲＥＳｉ、リセットトランジスタＴｃを垂直ライン（行）単位で制御するためのパルス信号φＲＥＳＥＴｉ、及び読み出しトランジスタＴｄを垂直ライン（行）単位で制御するためのパルス信号φＲＥＡＤｉをそれぞれ生成する。これらのパルス信号φＡＤＲＥＳｉ、φＲＥＳＥＴｉ、φＲＥＡＤｉは、それぞれ複数の行選択線１２、リセット線１３、読み出し線１４を介して、各行の単位画素１１に供給される。
【００２０】
ここで、垂直ラインリセット回路１９、垂直ライン読出し回路２０、及びパルスセレクタ回路２１は、撮像領域１０内の複数の単位画素１１を行単位で駆動し、駆動される単位画素１１内のフォトダイオードＰＤにおける信号蓄積時間を設定する垂直ライン駆動手段を構成している。
【００２１】
図１のＣＭＯＳ型イメージセンサでは、垂直ライン読出し回路２０で生成される読み出し制御信号ＲＯｉに基づいて撮像領域１０の１つの垂直ライン（行）が選択され、この選択された垂直ラインの各フォトダイオードＰＤで蓄積された信号電荷が複数の各垂直信号線ＶＬＩＮに読み出される。この垂直ライン読出し回路２０による選択の前に、垂直ラインリセット回路１９で生成されるシャッタ制御信号ＥＳｉに基づき、垂直ライン読出し回路２０により選択された垂直ラインとは一定ライン数だけ離なれている垂直ラインの各フォトダイオードＰＤに蓄積されている信号電荷が予め排出されている。各フォトダイオードＰＤにおける信号蓄積時間は、垂直ライン読出し回路２０により選択される垂直ラインと、垂直ラインリセット回路１９により選択される垂直ラインとの間の垂直ラインの差に相当する。この信号蓄積時間の制御は蓄積時間制御回路２３により行なわれる。すなわち、蓄積時間制御データＥＳＤＡＴＡに基づき、蓄積時間制御回路２３が所定の演算を実施して、パルス信号φＥＳＩのパルス幅及びパルス信号φＥＳＨの周期及びパルス数等を制御する。
【００２２】
個々の単位画素１１では、フォトダイオードＰＤで蓄積された信号電荷が読み出される前に、増幅トランジスタＴｂのゲート、つまり検出部ＤＮを基準電圧（リセットレベル）にするために、パルス信号φＲＥＳＥＴｉがアクティブにされ、リセットトランジスタＴｃがオン状態にされて、検出部ＤＮが電源電圧ＶＤＤのリセットレベルにセットされる。この後、対応する垂直信号線ＶＬＩＮにリセットレベルが出力され、カラム回路１５に供給される。次に、パルス信号φＲＥＡＤｉがアクティブにされ、読み出しトランジスタＴｄがオン状態にされて、フォトダイオードＰＤで蓄積された信号電荷が検出部ＤＮに読み出される。垂直有効走査期間の１水平期間に１垂直ラインを選択するために、パルス信号φＡＤＲＥＳｉがアクティブにされ、垂直選択トランジスタＴａがオン状態にされる。そして、増幅トランジスタＴｂと負荷トランジスタＴＬからなるソースフォロワ回路を動作させる。このとき、垂直信号線ＶＬＩＮには、リセットレベルが上乗せされた信号レベルが出力される。この後、カラム回路１５において、ノイズキャンセル動作によるリセットレベルの除去が行なわれて信号成分のみが抽出され、さらにデジタル信号に変換される。
【００２３】
垂直ラインリセット回路１９、垂直ライン読出し回路２０、カラム回路１５等は、例えばシフトレジスタやデコーダ回路を用いて構成することができる。
【００２４】
本実施形態のＣＭＯＳ型イメージセンサにおいて、蓄積時間制御回路２３は、撮像領域１０の中央部に位置する行の単位画素１１内のフォトダイオードＰＤにおける信号蓄積時間が最も短く、撮像領域１０の上下端に位置する行に向かって信号蓄積時間が長くなるように、垂直ラインリセット回路１９における行選択動作を制御している。なお、垂直ラインリセット回路１９における行選択動作については後に詳述する。
【００２５】
図２は、図１中のパルスセレクタ回路２１の詳細な構成を示す回路図であり、図３はそのタイミング図である。垂直ラインリセット回路１９で生成されるシャッタ制御信号ＥＳ（ＥＳｎ、ＥＳｍ等）、及び垂直ライン読出し回路２０で生成される読み出し制御信号ＲＯ（ＲＯｎ、ＲＯｍ等）がＯＲゲート３１に供給される。ＯＲゲート３１の出力信号は、タイミング信号ＶＲＥＡＤと共にＯＲゲート３２に供給される。ＯＲゲート３２の出力信号は、タイミング信号ＲＥＳＥＴと共にＡＮＤゲート３３に並列に供給され、このＡＮＤゲート３３からパルス信号φＲＥＳＥＴ（φＲＥＳＥＴｎ、φＲＥＳＥＴｍ等）が出力される。さらに、ＯＲゲート３２の出力信号は、タイミング信号ＲＥＡＤと共にＡＮＤゲート３４に並列に供給され、このＡＮＤゲート３４からパルス信号φＲＥＡＤ（φＲＥＡＤｎ、φＲＥＡＤｍ等）が出力される。また、読み出し制御信号ＲＯは、タイミング信号ＡＤＲＥＳと共にＡＮＤゲート３５に並列に供給され、このＡＮＤゲート３５からパルス信号φＡＤＲＥＳ（φＡＤＲＥＳｎ、φＡＤＲＥＳｍ等）が出力される。
【００２６】
図３に示すように、シャッタ制御信号ＥＳｉとタイミング信号ＲＥＳＥＴが共にハイレベルの時にパルス信号φＲＥＳＥＴｉが出力され、シャッタ制御信号ＥＳｉとタイミング信号ＲＥＡＤが共にハイレベルの時にパルス信号φＲＥＡＤｉが出力される。同様に、読み出し制御信号ＲＯｉとタイミング信号ＲＥＳＥＴが共にハイレベルの時にパルス信号φＲＥＳＥＴｉが出力され、読み出し制御信号ＲＯｉとタイミング信号ＲＥＡＤが共にハイレベルの時にパルス信号φＲＥＡＤｉが出力され、かつ読み出し制御信号ＲＯｉとタイミング信号ＡＤＲＥＳが共にハイレベルの時にパルス信号φＡＤＲＥＳｉが出力される。さらに、タイミング信号ＶＲＥＡＤがハイレベルの時に、タイミング信号ＲＥＳＥＴがハイレベルになるとパルス信号φＲＥＳＥＴｉが出力され、タイミング信号ＲＥＡＤがハイレベルになるとパルス信号φＲＥＡＤｉが出力される。タイミング信号ＶＲＥＡＤがハイレベルの時は、全ての行の単位画素にパルス信号φＲＥＳＥＴ及びφＲＥＡＤが供給される。このときの動作は、全画素同時にリセットされるグローバルリセットと呼ばれる。
【００２７】
前述のように、垂直ラインリセット回路１９及び垂直ライン読出し回路２０は、シフトレジスタ、またはデコーダ回路を用いて構成され、所定の垂直ライン（行）を選択するようにタイミング発生回路１８で制御される。特に、シフトレジスタを用いて垂直ラインリセット回路１９及び垂直ライン読出し回路２０を構成した場合、シャッタ制御信号ＥＳｉと読み出し制御信号ＲＯｉは、図３に示すように、水平同期信号ＨＤの前半の期間にハイレベルとなるように、垂直ラインリセット回路１９及び垂直ライン読出し回路２０内で論理回路が組まれている。１水平期間（１ＨＤ）の後半に、タイミング信号ＶＲＥＡＤが入力される。
【００２８】
図４は、図１中に示す蓄積時間制御回路２３を抽出して、この蓄積時間制御回路２３で生成されるパルス信号φＥＳＩ、及びφＥＳＨの波形と共に示している。この蓄積時間制御回路２３は、メカシャッタ（機械式シャッタ）動作時に、垂直ラインリセット回路１９を制御するための回路である。
【００２９】
メカシャッタを備えたカメラ全体の構成の一例を図５のブロック図に示す。図５中の撮像デバイス４１は、例えば図１に示すような構成を有するＣＭＯＳ型イメージセンサに該当する。このカメラには、被写体からの光を集光して撮像デバイス４１の撮像領域に照射する光学レンズ４２と、撮像領域に照射される光を遮断するメカシャッタ４３が組み込まれている。撮像領域上に照射された被写体像は撮像デバイス４１により電気信号に変換され、信号処理回路４４によりカラー処理され、ＣＰＵ４５に供給される。撮像領域上に照射される光量等はＣＰＵ４５により演算される。撮影開始（撮影ＯＮ）信号が入力されると、メカシャッタ４３の開閉信号や撮像デバイス４１を制御するためのコマンドデータ（例えば蓄積時間制御ＥＳＤＡＴＡ等）がＣＰＵ４５から出力される。メカシャッタの開閉信号は、ドライバ４６を経由してメカシャッタ４３に供給される。
【００３０】
蓄積時間制御回路２３には、図５中のＣＰＵ４５で演算された光量に従った信号蓄積時間Ｔの情報である蓄積時間制御データＥＳＤＡＴＡが入力される。蓄積時間制御回路２３は、垂直ラインリセット回路１９における行選択動作が信号蓄積時間Ｔの例えば１／２の期間内で終了するように、パルス信号φＥＳＩのパルス幅及びパルス信号φＥＳＨの周期及びパルス数を制御する。いま、図１に示すイメージセンサの撮像領域１０の垂直ライン数が４８０ラインであるとすると、その１／２は２４０ラインである。シフトレジスタを用いて垂直ラインリセット回路１９を構成する場合、垂直ラインリセット回路１９のブロック１９Ａ、１９Ｂのそれぞれは、撮像領域１０全体の垂直ライン数である４８０ラインの半数の２４０ラインを選択できればよい。すなわち、垂直ラインリセット回路１９のブロック１９Ａ、１９Ｂにおける個々のシフトレジスタの転送間隔はＴ／２／２４０と算出できる。蓄積時間制御回路２３は、この周期でパルス信号φＥＳＨを２４０パルス発生し、かつパルス信号φＥＳＨの１周期に相当するパルス幅を持つパルス信号φＥＳＩを発生する。パルス信号φＥＳＩは、撮像領域１０の垂直方向の上半分の領域内の複数の垂直ラインを選択するブロック１９Ａに対しては、その上端側からシフトデータとして入力され、撮像領域１０の垂直方向の下半分の領域内の複数の垂直ラインを選択するブロック１９Ｂに対しては、その下端側からシフトデータとして入力される。パルス信号φＥＳＨは、シフトレジスタのシフト用クロック信号として各ブロック１９Ａ、１９Ｂにそれぞれ入力される。これにより、先に述べたように、撮像領域１０の中央部に位置する行の単位画素１１内のフォトダイオードＰＤにおける信号蓄積時間が最も短く、撮像領域１０の上下端に位置する行に向かって信号蓄積時間が長くなるように制御される。
【００３１】
図６は、図１に示すイメージセンサの動作の一例を示すタイミング図であり、図１中のパルスセレクタ回路２１から出力され、それぞれ複数の行選択線１２、リセット線１３、及び読み出し線１４を介して撮像領域１０に供給される種々のパルス信号を示している。なお、図６では、読み出しトランジスタＴｄのゲートに供給されるパルス信号φＲＥＡＤを代表して示している。また、図６中に示したパルス信号φＲＥＡＤの末尾に付した数値はそのパルス信号が供給される垂直ライン（行）を示し、この数値が小さな程、撮像領域１０の垂直方向の上端部に近い垂直ラインであることを示している。従って、パルス信号φＲＥＡＤ１が供給される垂直ラインは撮像領域１０の垂直方向の最上端に位置し、パルス信号φＲＥＡＤ４８０が供給される垂直ラインは撮像領域１０の垂直方向の最下端に位置し、パルス信号φＲＥＡＤ２４０及びφＲＥＡＤ２４１が供給される垂直ラインは撮像領域１０の垂直方向の中央部に位置している。
【００３２】
カメラに撮影開始（撮影ＯＮ）信号が入力されると、図５中のＣＰＵ４５で予め算出していた蓄積時間制御データＥＳＤＡＴＡが撮像デバイス４１に入力される。撮像デバイス４１では、蓄積時間制御回路２３内の演算回路によりパルス信号φＥＳＩのパルス幅及びパルス信号φＥＳＨの周期及びパルス数が演算により決定され、垂直ラインリセット回路１９に入力される。垂直ラインリセット回路１９は、パルス信号φＥＳＩ、φＥＳＨに従ってシャッタ制御信号ＥＳを出力する。ここで、撮像領域１０の垂直方向の上半分の領域内の複数の垂直ラインを選択する垂直ラインリセット回路１９のブロック１９Ａに対しては、その上端側からパルス信号φＥＳＩが入力され、撮像領域１０の垂直方向の下半分の領域内の複数の垂直ラインを選択する垂直ラインリセット回路１９のブロック１９Ｂに対しては、その下端側からパルス信号φＥＳＩが入力される。この結果、垂直ラインリセット回路１９から出力されるシャッタ制御信号ＥＳは、撮像領域１０の垂直方向の上下両端部に位置する垂直ラインが最も早いタイミングとなり、撮像領域１０の垂直方向の中央部に位置する垂直ラインが最も遅いタイミングとなるように、タイミングが順次ずれたものとなる。この結果、これらシャッタ制御信号ＥＳに基づいてパルスセレクタ回路２１から出力されるパルス信号φＲＥＡＤも、図６に示すように、撮像領域１０の垂直方向の上下両端部に位置する垂直ラインに対応するパルス信号φＲＥＡＤ１、φＲＥＡＤ４８０が最も早いタイミングとなり、撮像領域１０の垂直方向の中央部に位置する垂直ラインに対応するパルス信号φＲＥＡＤ２４０、φＲＥＡＤ２４１が最も遅いタイミングとなるように、タイミングが順次ずれたものとなる。そして、パルス信号φＲＥＡＤ２４０、φＲＥＡＤ２４１によって制御される単位画素１１における信号蓄積時間は最短のＴ／２となる。なお、最短の信号蓄積時間はＴ／２に限定されずに、蓄積時間制御回路２３により任意の時間が設定できる。また、各単位画素１１における信号蓄積時間は、シャッタ制御信号ＥＳに基づいてパルスセレクタ回路２１からパルス信号φＲＥＡＤが出力された後から、メカシャッタが閉じるまでの時間となる。なお、各単位画素１１からの信号読出しは、メカシャッタが閉じた後に、読み出し制御信号ＲＯに基づいてパルスセレクタ回路２１から出力されるパルス信号φＲＥＡＤに従って行なわれる。
【００３３】
この動作によって、撮像領域１０の中央部に位置する垂直ラインの単位画素１１内のフォトダイオードＰＤにおける信号蓄積時間が最も短く、撮像領域１０の上下端に位置する行に向かって信号蓄積時間が長くなるように制御される。すなわち、撮像領域１０の中央部に位置する垂直ラインから上下方向に離れる垂直ライン数に応じて信号蓄積時間を長くし、信号蓄積量を増大させている。この結果、撮像領域１０の垂直方向における周辺領域のＳＮＲを改善することができる。本実施形態の場合、撮像領域１０の垂直方向における両端部の垂直ラインにおける信号蓄積時間は、中央部に比べて２倍となり、光量も２倍となるので、ショットノイズが大幅に改善する。
【００３４】
図７は、本実施形態と比較するために、従来のグローバルリセット動作に基づくパルス信号φＲＥＡＤを示すタイミング図である。信号蓄積時間は、中央の垂直ラインにおける単位画素の信号が飽和しないように、全ての垂直ラインでＴ／２にされている。このため、レンズの周辺光量低下に基づくＳＮＲ劣化は改善されない。
【００３５】
（第２の実施形態）  
図８は、本発明の第２の実施形態に係るＣＭＯＳ型イメージセンサの構成を示すブロック図である。本実施形態が第１の実施形態のものと異なる点は、垂直ラインリセット回路１９の２つに分割されている各ブロック１９Ａ、１９Ｂに対し、蓄積時間制御回路２３からパルス信号φＥＳＩＡ、φＥＳＩＢを独立に供給するようにしたことである。パルス信号φＥＳＩＡ、φＥＳＩＢは、両ブロック１９Ａ、１９Ｂの上端側からそれぞれシフトデータとして入力される。垂直ラインリセット回路１９の各ブロック１９Ａ、１９Ｂは、それぞれ上部から下部に向かって垂直ラインの選択動作を行う。パルスセレクタ回路２１についても、撮像領域１０の行方向で２１Ａと２１Ｂの２つのブロックに分割されている。撮像領域１０を行方向で２分割した場合、パルスセレクタ回路２１の一方のブロック２１Ａは、撮像領域１０の上半分の領域内の複数の行選択線１２、リセット線１３、及び読み出し線１４にパルス信号φＡＤＲＥＳｉ、φＲＥＳＥＴｉ、φＲＥＡＤｉを出力し、他方のブロック２１Ｂは、撮像領域１０の下半分の領域内の複数の行選択線１２、リセット線１３、及び読み出し線１４にパルス信号φＡＤＲＥＳｉ、φＲＥＳＥＴｉ、φＲＥＡＤｉを出力する。
【００３６】
なお、本実施形態のＣＭＯＳ型イメージセンサは、メカシャッタを使用しないローリングシャッタ動作を行うカメラに適用される場合のものを示している。さらに本実施形態のＣＭＯＳ型イメージセンサは、撮像領域１０の垂直方向の下半分の領域でグローバルリセット動作が可能な場合のものを示している。タイミング発生回路１８はグローバルリセット動作用のタイミング信号ＶＲＥＡＤＢを生成し、このタイミング信号ＶＲＥＡＤＢはパルスセレクタ回路２１のブロック２１Ｂのみに供給される。
【００３７】
図９は、図８中のパルスセレクタ回路２１の一方のブロック２１Ａの詳細な構成を示す回路図であり、図１０はそのタイミング図である。このブロック２１Ａにはタイミング信号ＶＲＥＡＤＢは入力されないので、図２中のＯＲゲート３２が省略され、ＡＮＤゲート３３、３４には、ＯＲゲート３２の出力信号の代わりにＯＲゲート３１の出力信号が供給される。その他の点については図２の回路と同様なので説明は省略する。また、図１０のタイミング図についても、タイミング信号ＶＲＥＡＤＢが存在せず、グローバルリセット動作が行われない点のみが図３と異なるので、その説明は省略する。
【００３８】
図１１は、図８中のパルスセレクタ回路２１の他方のブロック２１Ｂの詳細な構成を示す回路図であり、図１２はそのタイミング図である。このブロック２１Ｂにはタイミング信号ＶＲＥＡＤＢが入力される。図１１の回路には、タイミング信号ＶＲＥＡＤの代わりにタイミング信号ＶＲＥＡＤＢが入力され、その他の点については図２の回路と同様なので説明は省略する。また、図１２のタイミング図についても、図３のタイミング図と同様なので、その説明は省略する。
【００３９】
図１３は、図８に示すイメージセンサの動作の一例を示すタイミング図であり、図８に示すセンサ内のパルスセレクタ回路２１から出力され、それぞれ複数の行選択線１２、リセット線１３、及び読み出し線１４を介して撮像領域１０に供給される種々のパルス信号を示している。なお、図１３では、読み出しトランジスタＴｄのゲートに供給されるパルス信号φＲＥＡＤを代表して示している。また、図１３中に示したパルス信号φＲＥＡＤの末尾に付した数値はそのパルス信号が供給される垂直ライン（行）を示し、この数値が小さな程、撮像領域１０の垂直方向の上端部に近い垂直ラインであることを示している。従って、パルス信号φＲＥＡＤ１が供給される垂直ラインは撮像領域１０の垂直方向の最上端に位置し、パルス信号φＲＥＡＤ４８０が供給される垂直ラインは撮像領域１０の垂直方向の最下端に位置し、パルス信号φＲＥＡＤ２４０が供給される垂直ラインは撮像領域１０の垂直方向の中央部に位置している。
【００４０】
図５中のＣＰＵ４５で予め算出していた蓄積時間制御データＥＳＤＡＴＡが撮像デバイス４１に入力される。撮像デバイス４１では、蓄積時間制御回路２３によりパルス信号φＥＳＩＡ、φＥＳＩＢのパルス幅及びパルス信号φＥＳＨの周期及びパルス数が演算により決定され、垂直ラインリセット回路１９に出力される。垂直ラインリセット回路１９は、パルス信号φＥＳＩＡ、φＥＳＩＢ、φＥＳＨに従ってシャッタ制御信号ＥＳを出力する。ここで、例えば、撮像領域１０の垂直方向の上半分の領域内の最上部の垂直ライン（φＲＥＡＤ１）における信号蓄積時間Ｔが４８０Ｈ（Ｈは１水平期間）となるように設定されているとする。読み出し制御信号ＲＯは１Ｈずつシフトしている。このとき、垂直ラインリセット回路１９のブロック１９Ａから出力されるシャッタ制御信号ＥＳが２Ｈずつ順次シフトするようにパルス信号φＥＳＨが供給されると、これらシャッタ制御信号ＥＳに基づいてパルスセレクタ回路２１のブロック２１Ａから出力されるパルス信号φＲＥＡＤ１〜φＲＥＡＤ２４０もそれぞれ２Ｈずつシフトして出力される。この結果、パルス信号φＲＥＡＤ２４０によって制御される単位画素１１における信号蓄積時間は２４０Ｈとなる。
【００４１】
一方、撮像領域１０の垂直方向の下半分の領域内の複数の垂直ラインでは、タイミング信号ＶＲＥＡＤＢが入力されることにより、全ての垂直ラインで同時にグローバルリセット動作が行われる。すなわち、撮像領域１０の垂直方向の下半分の領域内では、読み出し制御信号ＲＯに基づいてパルスセレクタ回路２１のブロック２１Ｂから出力され、１Ｈずつタイミングがシフトするパルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０に従って、信号の読み出しが行なわれる。この結果、パルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０によって制御される単位画素１１における信号蓄積時間は２４１Ｈ〜４８０Ｈの範囲で１Ｈずつ増加していく。
【００４２】
図１４は、図１３からパルス信号φＲＥＡＤ２３６〜φＲＥＡＤ２４５を抽出して示すタイミング図である。読み出し制御信号ＲＯは１Ｈずつシフトしている。シャッタ制御信号ＥＳは、パルス信号φＲＥＡＤ２４０に対応する垂直ラインまでは２Ｈずつシフトしている。パルス信号φＲＥＡＤ２４１に対応する垂直ライン以降では、タイミング信号ＶＲＥＡＤＢに基づいて、パルス信号φＲＥＡＤは同時に発生している。信号蓄積時間については、パルス信号φＲＥＡＤ２４０に対応する垂直ラインまでは１Ｈずつ順次減少し、パルス信号φＲＥＡＤ２４１に対応する垂直ライン以降は１Ｈずつ順次増加している。
【００４３】
このような動作によって、撮像領域１０の中央部に位置する垂直ラインの単位画素１１内のフォトダイオードＰＤにおける信号蓄積時間が最も短く、撮像領域１０の上下端に位置する行に向かって信号蓄積時間が長くなるように制御される。すなわち、撮像領域１０の中央部に位置する垂直ラインから上下方向に離れる垂直ライン数に応じて信号蓄積時間を長くし、信号蓄積量を増大させている。この結果、撮像領域１０の垂直方向における周辺領域のＳＮＲを改善することができる。
【００４４】
図１５は、図８に示すイメージセンサの動作の他の例を示すタイミング図であり、図８に示すセンサ内のパルスセレクタ回路２１から出力され、それぞれ複数の行選択線１２、リセット線１３、及び読み出し線１４を介して撮像領域１０に供給される種々のパルス信号を示している。なお、図１５では、読み出しトランジスタＴｄのゲートに供給されるパルス信号φＲＥＡＤを代表して示している。
【００４５】
図５中のＣＰＵ４５で予め算出していた蓄積時間制御データＥＳＤＡＴＡが撮像デバイス４１に入力される。撮像デバイス４１では、蓄積時間制御回路２３内の演算回路によりパルス信号φＥＳＩＡ、φＥＳＩＢのパルス幅及びパルス信号φＥＳＨの周期及びパルス数が演算により決定され、垂直ラインリセット回路１９に出力される。垂直ラインリセット回路１９は、パルス信号φＥＳＩＡ、φＥＳＩＢ、φＥＳＨに従ってシャッタ制御信号ＥＳを出力する。ここで、例えば、撮像領域１０の垂直方向の上半分の領域内の最下部の垂直ライン（φＲＥＡＤ２４０）、及び撮像領域１０の垂直方向の下半分の領域内の最上部の垂直ライン（φＲＥＡＤ２４１）における信号蓄積時間Ｔがそれぞれ１２０Ｈとなるように設定されているとする。読み出し制御信号ＲＯは１Ｈずつシフトしている。このとき、垂直ラインリセット回路１９のブロック１９Ａから出力されるシャッタ制御信号ＥＳが２Ｈ及び１Ｈずつ交互にかつ順次シフトするように、かつブロック１９Ｂから出力されるシャッタ制御信号ＥＳが２垂直ライン毎に１Ｈずつ順次シフトするようにパルス信号φＥＳＨが供給される。
【００４６】
これにより、撮像領域１０の垂直方向の上半分の領域では、パルス信号φＲＥＡＤ２４０に対応した垂直ラインを基準にして、それよりも上の垂直ラインにいくに従い、信号蓄積時間は０Ｈ、＋１Ｈ、０Ｈ、＋１Ｈと増加する。同様に、撮像領域１０の垂直方向の下半分の領域では、パルス信号φＲＥＡＤ２４１に対応した垂直ラインを基準にして、それよりも下の垂直ラインにいくに従い、信号蓄積時間は０Ｈ、＋１Ｈ、０Ｈ、＋１Ｈと増加する。この結果、撮像領域１０の垂直方向の上下両端に位置する垂直ラインにおける信号蓄積時間は２４０Ｈとなり、撮像領域１０の垂直方向の中央部に位置する垂直ラインにおける信号蓄積時間に対して２倍の時間となる。
【００４７】
図１６は、図８に示すイメージセンサの動作のさらに他の例を示すタイミング図であり、図８に示すセンサ内のパルスセレクタ回路２１から出力され、それぞれ複数の行選択線１２、リセット線１３、及び読み出し線１４を介して撮像領域１０に供給される種々のパルス信号を示している。なお、図１６では、読み出しトランジスタＴｄのゲートに供給されるパルス信号φＲＥＡＤを代表して示している。
【００４８】
図５中のＣＰＵ４５で予め算出していた蓄積時間制御データＥＳＤＡＴＡが撮像デバイス４１に入力される。撮像デバイス４１では、蓄積時間制御回路２３内の演算回路によりパルス信号φＥＳＩＡ、φＥＳＩＢのパルス幅及びパルス信号φＥＳＨの周期及びパルス数が演算により決定され、垂直ラインリセット回路１９に出力される。垂直ラインリセット回路１９は、パルス信号φＥＳＩＡ、φＥＳＩＢ、φＥＳＨに従ってシャッタ制御信号ＥＳを出力する。
【００４９】
ここで、例えば、撮像領域１０の垂直方向の上半分の領域内の最下部の垂直ライン（φＲＥＡＤ２４０）、及び撮像領域１０の垂直方向の下半分の領域内の最上部の垂直ライン（φＲＥＡＤ２４１）における信号蓄積時間Ｔがそれぞれ６０Ｈとなるように設定されているとする。読み出し制御信号ＲＯは１Ｈずつシフトしている。
【００５０】
このとき、垂直ラインリセット回路１９のブロック１９Ａから出力されるシャッタ制御信号ＥＳが各垂直ライン毎に１Ｈシフトし、かつ４垂直ライン置きにさらに１Ｈ余分にシフトするようパルス信号φＥＳＨが供給される。これにより、撮像領域１０の垂直方向の上半分の領域では、パルス信号φＲＥＡＤ２４０に対応した垂直ラインを基準にして、それよりも上の垂直ラインにいくに従い、信号蓄積時間が０Ｈ、０Ｈ、０Ｈ、＋１Ｈと増加する。
【００５１】
他方、垂直ラインリセット回路１９のブロック１９Ｂから出力されるシャッタ制御信号ＥＳが各垂直ライン毎に１Ｈシフトし、かつ４垂直ライン置きに−１Ｈ分シフトするようパルス信号φＥＳＨが供給される。これにより、撮像領域１０の垂直方向の下半分の領域でも、パルス信号φＲＥＡＤ２４１に対応した垂直ラインを基準にして、それよりも下の垂直ラインにいくに従い、信号蓄積時間が０Ｈ、０Ｈ、０Ｈ、＋１Ｈと増加する。
【００５２】
この結果、撮像領域１０の垂直方向の上下両端に位置する垂直ラインにおける信号蓄積時間は１２０Ｈとなり、撮像領域１０の垂直方向の中央部に位置する垂直ラインにおける信号蓄積時間に対して２倍の時間となる。
【００５３】
図１７は、本実施形態と比較するために、従来のローリングシャッタ動作に基づくパルス信号φＲＥＡＤを示すタイミング図である。信号蓄積時間は、撮像領域の１ライン目（φＲＥＡＤ１）から４８０ライン目（φＲＥＡＤ４８０）まで全て同一になっている。このため、レンズの周辺光量低下に基づくＳＮＲ劣化は改善されない。
【００５４】
図１８は、第１、第２の実施形態のＣＭＯＳ型イメージセンサ内の垂直ラインリセット回路１９の一方及び他方のブロック１９Ａ、１９Ｂの具体的な回路構成の一例を示している。両ブロック１９Ａ、１９Ｂは共にシフトレジスタを用いて構成されており、シフトレジスタとして、一般的なＤ−Ｆ／Ｆ（Ｄ型フリップフロップ）回路が使用されている。第１、第２の実施形態における垂直ラインリセット回路１９の各ブロック１９Ａ、１９Ｂでは、選択すべき垂直ライン数に対応してそれぞれ２４０個のシフトレジスタ４１が設けられている。これら２４０個のシフトレジスタ４１は、前段の出力信号が後段に入力されるように縦続接続されており、初段のシフトレジスタ４１には入力データとしてパルス信号φＥＳＩが入力される。また、全てのシフトレジスタ４１のクロック入力端子にはパルス信号φＥＳＨが並列的に入力される。各シフトレジスタ４１の出力信号ＰＥＳｊ（ブロック１９Ａではｊ＝１〜２４０、ブロック１９Ｂではｊ＝２４１〜４８０）は、２４０個のＡＮＤゲート４２のそれぞれ一方の入力端子に入力される。これらＡＮＤゲート４２のそれぞれ他方の入力端子にはパルス信号φＨＷが並列的に入力され、シャッタ制御信号ＥＳｊはこれらＡＮＤゲート４２から出力される。
【００５５】
図１９は、図１８に示す垂直ラインリセット回路１９の動作の一例を示すタイミング図である。パルス信号φＥＳＨは水平同期信号ＨＤに同期している。初段のシフトレジスタ４１に入力されたパルス信号φＥＳＩは、パルス信号φＥＳＨに同期して、２４０個のシフトレジスタ４１で１Ｈ期間ずつシフトされることにより、パルス信号ＰＥＳｊが出力される。ここで、１Ｈ期間の前半の期間のみにパルス信号ＥＳを発生させるために、パルス信号ＰＥＳｊは各ＡＮＤゲート４２によりパルス信号φＨＷと論理が取られ、タイミングが順次ずれたシャッタ制御信号ＥＳｊが出力される。
【００５６】
図２０は、各ブロック１９Ａ、１９Ｂが図１８に示すような回路構成を有する垂直ラインリセット回路１９を用いて、先の図１３及び図１４に示されるようなタイミングを有するパルス信号φＲＥＡＤを生成させる場合のシャッタ制御信号ＥＳｊのタイミング図である。この場合、垂直ラインリセット回路１９の一方のブロック１９Ａには、パルス信号φＥＳＨとして２Ｈ周期の信号が入力され、パルス信号φＨＷも２Ｈの期間に１回入力される。さらに、初段のシフトレジスタ４１に入力されるパルス信号φＥＳＩＡも、２Ｈのパルス幅を有するように蓄積時間制御回路２３で生成される。初段のシフトレジスタ４１に入力されたパルス信号φＥＳＩＡは、パルス信号φＥＳＨに同期して、２４０個のシフトレジスタ４１で１Ｈ期間ずつシフトされることにより、パルス信号ＰＥＳｊが出力される。ここで、１Ｈ期間の前半の期間のみにパルス信号ＥＳを発生させるために、パルス信号ＰＥＳｊは各ＡＮＤゲート４２によりパルス信号φＨＷと論理が取られ、タイミングが順次ずれたシャッタ制御信号ＥＳｊが出力される。この結果、シャッタ制御信号ＥＳｊは、タイミングが２Ｈずつ順次シフトしたものとなる。
【００５７】
一方、他方のブロック１９Ｂについては、蓄積時間制御回路２３で生成されるパルス信号φＥＳＩＢは常にロウレベルとなるように制御される。これにより、図２０に示すように、ブロック１９Ｂにおける各シフトレジスタ４１の出力信号ＰＥＳｊ（ｊ＝２４１〜４８０）はロウレベルのままとなる。その代わり、パルスセレクタ回路２１により、タイミング信号ＶＲＥＡＤを用いてパルス信号φＲＥＡＤ２４１以降の信号を発生させている。
【００５８】
図２１は、各ブロック１９Ａ、１９Ｂが図１８に示すような回路構成を有する垂直ラインリセット回路１９を用いて、先の図１５に示されるようなタイミングを有するパルス信号φＲＥＡＤを生成させる場合のシャッタ制御信号ＥＳｊのタイミング図である。この場合、垂直ラインリセット回路１９の一方のブロック１９Ａには、パルス信号φＥＳＩＡとして１Ｈ幅の信号が入力され、パルス信号φＥＳＨとして１Ｈ周期の信号が入力され、パルス信号φＨＷも１Ｈの期間に１回入力される。ただし、あるタイミングでパルス信号φＥＳＨが間引かれる。これに同期してパルス信号φＨＷも間引かれる。例えば、シャッタ制御信号ＥＳ２３８とＥＳ２３９の間のタイミングで、パルス信号φＥＳＨが間引かれる。これにより、シャッタ制御信号ＥＳ２３８とＥＳ２３９を出力する２つのＡＮＤゲート４２の間に存在するシフトレジスタ４１から出力されるタイミング信号ＰＥＳ２３８のパルス幅は２Ｈとなる。この結果、シャッタ制御信号ＥＳ２３８とＥＳ２３９は２Ｈの間隔が開き、両シャッタ制御信号ＥＳ２３８、ＥＳ２３９に基づいてパルスセレクタ回路２１から出力されるタイミング信号φＲＥＡＤ２３８とφＲＥＡＤ２３９との間にも２Ｈの間隔が開く。
【００５９】
垂直ラインリセット回路１９の他方のブロック１９Ｂには、パルス信号φＥＳＨＢとして２Ｈ幅の信号が入力され、パルス信号φＥＳＨとして１Ｈ周期の信号が入力され、パルス信号φＨＷも１Ｈの期間に１回入力される。ただし、ある１水平期間以降にパルス信号φＥＳＨが２回ずつ入力される。例えば、シャッタ制御信号ＥＳ２４３以降にパルス信号φＥＳＨが２回ずつ入力される。これにより、シャッタ制御信号ＥＳ２４２とＥＳ２４３が同時に出力され、これ以降、それぞれ１Ｈシフトした後に２垂直ライン毎に２つのシャッタ制御信号が同時に出力される。この結果、シャッタ制御信号ＥＳ２４２、ＥＳ２４３に基づいてパルスセレクタ回路２１から出力されるタイミング信号φＲＥＡＤ２４２とφＲＥＡＤ２４３とは間隔が開かず、タイミング信号φＲＥＡＤ２４３とφＲＥＡＤ２４４及びφＲＥＡＤ２４５とは１Ｈの間隔が開き、かつタイミング信号φＲＥＡＤ２４４とφＲＥＡＤ２４５とは間隔が開かない。なお、シャッタ制御信号ＥＳ２４１、ＥＳ２４２については、連続する２つの水平期間に出力される。ただし、信号蓄積期間が有効となるのは後の水平期間に出力される信号である。
【００６０】
すなわち、このような動作を行う場合、蓄積時間制御回路２３内の演算回路は、転送用クロック信号であるパルス信号φＥＳＨを１フレーム内に１水平周期に対して間引いて出力する、またはパルス信号φＥＳＨとして、シフトレジスタでのデータ転送を倍速で行なわせるための可変クロック信号を出力する。
【００６１】
図２２は、各ブロック１９Ａ、１９Ｂが図１８に示すような回路構成を有する垂直ラインリセット回路１９を用いて、先の図１６に示されるようなタイミングを有するパルス信号φＲＥＡＤを生成させる場合のシャッタ制御信号ＥＳｊのタイミング図である。この場合、垂直ラインリセット回路１９の一方のブロック１９Ａには、パルス信号φＥＳＩＡとして１Ｈ幅の信号が入力され、パルス信号φＥＳＨとして１Ｈ周期の信号が入力され、パルス信号φＨＷも１Ｈの期間に１回入力される。ただし、あるタイミングでパルス信号φＥＳＨが間引かれる。これに同期してパルス信号φＨＷも間引かれる。例えば、シャッタ制御信号ＥＳ２３８とＥＳ２３９の間のタイミングで、パルス信号φＥＳＨが間引かれる。これにより、シャッタ制御信号ＥＳ２３８とＥＳ２３９を出力する２つのＡＮＤゲート４２の間に存在するシフトレジスタ４１から出力されるタイミング信号ＰＥＳ２３８のパルス幅は２Ｈとなる。この結果、シャッタ制御信号ＥＳ２３８とＥＳ２３９は２Ｈの間隔が開き、両シャッタ制御信号ＥＳ２３８、ＥＳ２３９に基づいてパルスセレクタ回路２１から出力されるタイミング信号φＲＥＡＤ２３８とφＲＥＡＤ２３９との間にも２Ｈの間隔が開く。
【００６２】
垂直ラインリセット回路１９の他方のブロック１９Ｂには、パルス信号φＥＳＨＢとして２Ｈ幅の信号が入力され、パルス信号φＥＳＨとして１Ｈ周期の信号が入力され、パルス信号φＨＷも１Ｈの期間に１回入力される。ただし、ある１水平期間にパルス信号φＥＳＨが２回入力される。例えば、シャッタ制御信号ＥＳ２４４のときにパルス信号φＥＳＨが２回入力される。これにより、シャッタ制御信号ＥＳ２４３とＥＳ２４４が同時に出力される。この結果、シャッタ制御信号ＥＳ２４３、ＥＳ２４４に基づいてパルスセレクタ回路２１から出力されるタイミング信号φＲＥＡＤ２４３とφＲＥＡＤ２４４とは間隔が開かない。なお、シャッタ制御信号ＥＳ２４１、ＥＳ２４２、ＥＳ２４３については、連続する２つの水平期間に出力される。ただし、信号蓄積期間が有効となるのは後の水平期間に出力される信号である。
【００６３】
すなわち、このような動作を行う場合、蓄積時間制御回路２３内の演算回路は、転送用クロック信号であるパルス信号φＥＳＨを１フレーム内に１水平周期に対して間引いて出力する、またはパルス信号φＥＳＨとして、シフトレジスタでのデータ転送を倍速で行なわせるための可変クロック信号を出力する。
【００６４】
なお、図８では、垂直ラインリセット回路１９を２つのブロック１９Ａ、１９Ｂに分割し、データ入力としてそれぞれ異なるパルス信号φＥＳＩＡ、φＥＳＩＢを各ブロックに供給する場合を説明した。しかし、蓄積時間制御回路２３で生成するパルス信号φＥＳＩＡのパルス幅を２Ｈ以上に設定することにより、一方のブロック１９Ａでシフトされた信号を、他方のブロック１９Ｂにパルス信号φＥＳＩＢとして入力することもできる。すなわち、この場合、蓄積時間制御回路２３によるパルス信号φＥＳＩＢの生成を省略することができる。
【００６５】
（第２の実施形態の変形例）  
ところで、第２の実施形態のＣＭＯＳ型イメージセンサでは、垂直ラインリセット回路１９がシフトレジスタを用いて構成される場合を説明した。しかし、垂直ラインリセット回路はデコーダ回路を用いて構成することもできる。図２３は、第２の実施形態の変形例のＣＭＯＳ型イメージセンサの一部の構成を示す回路図であり、デコーダ回路を用いて垂直ラインリセット回路を構成した場合の蓄積時間制御回路２３´及び垂直ラインリセット回路１９´を抽出して示している。
【００６６】
本変形例において、シャッタ制御信号ＥＳは、垂直ラインリセット回路１９´内に形成されたカウンタ５１のカウント出力信号ＹＤ１〜ＹＤ７に基づいて生成される。カウンタ５１は、例えば分周回路で構成されている。蓄積時間制御回路２３´は、カウンタ５１に供給するためのクロック信号としてパルス信号φＥＳＨを生成する。蓄積時間制御回路２３´は、カウンタ５１のカウント状態をクリアするためのクリア信号ＣＬを生成する。また、蓄積時間制御回路２３´は、上記信号の他に、制御信号Ｄ１ＳＥＬ、ＤＤ１、ＮＤＤ１、ＹＤＯＵＴ、ＨＳＥＬ、及びパルス信号φＨＷを生成する。
【００６７】
垂直ラインリセット回路１９´内には、カウンタ５１以外に、複数のＡＮＤゲート５２、複数のインバータ５３、２個の切り替え回路５４Ａ、５４Ｂ、及びデコーダ回路５５が形成されている。
【００６８】
カウンタ５１は、パルス信号φＥＳＨを分周してカウント出力信号ＹＤ１〜ＹＤ７を生成する。これらのカウント出力信号ＹＤ１〜ＹＤ７のそれぞれは、蓄積時間制御回路２３´で生成される制御信号ＹＤＯＵＴと共に複数のＡＮＤゲート５２に並列的に入力される。これら複数のＡＮＤゲート５２のうち、カウント出力信号ＹＤ１が入力されるＡＮＤゲート５２の出力信号は、蓄積時間制御回路２３´で生成される制御信号ＤＤ１と共に切り替え回路５４Ａにより切り替えられて信号Ｄ１としてデコーダ回路５５に入力される。カウント出力信号ＹＤ１以外のカウント出力信号ＹＤ２〜ＹＤ７が入力される複数のＡＮＤゲート５２の出力信号は、信号Ｄ２〜Ｄ７としてデコーダ回路５５に入力される。また、蓄積時間制御回路２３´で生成される制御信号ＨＳＥＬは、信号Ｄ８としてデコーダ回路５５に入力される。
【００６９】
さらに複数のＡＮＤゲート５２の出力信号は複数のインバータ５３に並列的に入力される。カウント出力信号ＹＤ１と制御信号ＹＤＯＵＴとを受けるＡＮＤゲート５２の出力信号が入力されるインバータ５３の出力信号は、蓄積時間制御回路２３´で生成される制御信号ＮＤＤ１と共に切り替え回路５４Ｂにより切り替えられて信号ＮＤ１としてデコーダ回路５５に入力される。それ以外のインバータ５３の出力信号は、信号ＮＤ２〜ＮＤ７としてデコーダ回路５５に入力される。また、蓄積時間制御回路２３´で生成される制御信号ＨＳＥＬは、インバータ５３により反転され、信号ＮＤ８としてデコーダ回路５５に入力される。２個の切り替え回路５４の制御は、蓄積時間制御回路２３´で生成される制御信号Ｄ１ＳＥＬに基づいて行なわれる。
【００７０】
図２４は、図２３中のデコーダ回路５５の詳細な回路構成を示している。このデコーダ回路５５は、信号Ｄ１〜Ｄ８及び信号ＮＤ１〜ＮＤ８のうち、組み合わせ方が互いに異なる８つの信号の論理積を取って信号ＰＥＳｋ（ｋ＝１〜４８０）を生成する複数のＡＮＤゲートと、信号ＰＥＳｋのそれぞれとパルス信号φＨＷの論理積を取って信号ＥＳｋ（ｋ＝１〜４８０）を生成する複数のＡＮＤゲートとから構成されている。
【００７１】
ここで、パルス信号φＨＷは、デコーダ出力の１Ｈ期間の前半を指定するために使用される。
【００７２】
図２５は、図２３及び図２４に示す垂直ラインリセット回路１９´の動作の一例を示すタイミング図である。切り替え回路５４ＡがＡＮＤゲート５２の出力信号側に切り替えられているとき、信号Ｄ１〜Ｄ８は、パルス信号φＥＳＨに同期してカウンタ５１から出力されるカウント出力信号ＹＤ１〜ＹＤ８と同様に変化する。信号Ｄ１はパルス信号φＥＳＨの２倍の周期の信号となり、信号Ｄ２は信号Ｄ１の２倍の周期の信号となり、以下、同様に信号Ｄ７は信号Ｄ６の２倍の周期の信号となる。信号Ｄ８は、撮像領域の垂直方向の上半分の領域内の複数の垂直ライン、または下半分の領域内の複数の垂直ラインを指定するために使用され、上半分の領域内の複数の垂直ラインを指定する際はロウレベルにされ、下半分の領域内の複数の垂直ラインを指定する際はハイレベルにされる。また、制御信号ＹＤＯＵＴは、カウンタ５１の出力を有効にする期間を指定する。
【００７３】
図２６は、図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路１９´を用いて、先の図１３及び図１４に示されるようにパルス信号φＲＥＡＤを２Ｈ周期で生成させる場合のタイミング図である。この場合、蓄積時間制御回路２３´は、パルス信号φＥＳＨを２Ｈ周期で生成する。そして、２Ｈ周期のパルス信号φＥＳＨの後半の１Ｈに、蓄積時間制御回路２３´は、制御信号ＹＤＯＵＴをロウレベルに設定する。制御信号ＹＤＯＵＴがロウレベルのとき、信号Ｄ１〜Ｄ７もロウレベルになる。カウンタ５１のカウント信号ＹＤ１〜ＹＤ７はパルス信号φＥＳＨに同期して変化する。信号ＹＤ１はパルス信号φＥＳＨの２倍の周期の信号となり、信号ＹＤ２は信号ＹＤ１の２倍の周期の信号となり、以下、同様に信号ＹＤ７は信号ＹＤ６の２倍の周期の信号となる。そして、最終的に、図２４中のデコーダ回路５５の出力信号のうちＥＳ１〜ＥＳ２４０は、それぞれ２Ｈずつシフトした信号となる。
【００７４】
図２７は、図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路１９´を用いて、先の図１５に示されるようにパルス信号φＲＥＡＤを２Ｈ、１Ｈの繰り返し周期で生成させる場合のタイミング図である。この場合、蓄積時間制御回路２３´は、パルス信号φＥＳＨを２Ｈ、１Ｈの繰り返し周期で生成する。そして、２Ｈ周期のパルス信号φＥＳＨの後半の１Ｈに、蓄積時間制御回路２３´は、制御信号ＹＤＯＵＴをロウレベルに設定し、信号Ｄ１〜Ｄ７をロウレベルにしている。カウンタ５１のカウント信号ＹＤ１〜ＹＤ７はパルス信号φＥＳＨに同期して変化する。最終的に、図２４中のデコーダ回路５５の出力信号のうちＥＳ１〜ＥＳ２４０は、１Ｈ、２Ｈの繰り返し周期でシフトした信号となる。
【００７５】
図２８は、図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路１９´を用いて、先の図１６に示されるようにパルス信号φＲＥＡＤを１Ｈ、１Ｈ、２Ｈの周期で繰り返し生成させる場合のタイミング図である。この場合、蓄積時間制御回路２３´は、パルス信号φＥＳＨを２Ｈ、１Ｈ、１Ｈの繰返し周期で生成する。そして、２Ｈ周期のパルス信号φＥＳＨの後半の１Ｈに、蓄積時間制御回路２３´は、制御信号ＹＤＯＵＴをロウレベルに設定し、信号Ｄ１〜Ｄ７をロウレベルにしている。カウンタ５１のカウント信号ＹＤ１〜ＹＤ７はパルス信号φＥＳＨに同期して変化する。最終的に、図２４中のデコーダ回路５５の出力信号のうちＥＳ１〜ＥＳ２４０は、１Ｈ、１Ｈ、２Ｈの繰り返し周期でシフトした信号となる。
【００７６】
図２９は、図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路１９´を用いて、パルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０を生成させる場合の標準動作のタイミング図である。蓄積時間制御回路２３´はクリア信号ＣＬを生成し、カウンタ５１のカウント状態をクリアする。また、蓄積時間制御回路２３´は、パルス信号φＥＳＨを１Ｈ周期で生成する。
【００７７】
一方、先の図１３及び図１４に示されるような全画素同時リセット動作を行う時、蓄積時間制御回路２３´は制御信号ＨＳＥＬ（Ｄ８）をハイレベルに設定する。また、蓄積時間制御回路２３´は、クリア信号ＣＬを生成してカウンタ５１のカウント状態をクリアするか、あるいは、制御信号ＹＯＵＴをロウレベルに設定することで信号Ｄ１〜Ｄ７を全てロウレベルにし、デコーダ回路５５の全ての出力信号をロウレベルにする。その代わり、パルスセレクタ回路２１により、タイミング信号ＶＲＥＡＤを用いてパルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０の信号を発生させている。
【００７８】
図３０は、図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路１９´を用いて、先の図１５に示されるように２垂直ラインを同時に選択する際のパルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０を生成させる場合のタイミング図である。蓄積時間制御回路２３´は、シャッタ制御信号ＥＳ２４２を出力するタイミングからパルス信号φＥＳＨを２倍速で生成する。また、蓄積時間制御回路２３´は、それぞれハイレベルの信号ＤＤ１、ＮＤＤ１を生成し、かつ切り替え回路５４Ａ、５４Ｂでこれらの信号に切り替えられるように、制御信号Ｄ１ＳＥＬを制御する。これにより、最終的に、図２４中のデコーダ回路５５の出力信号ＥＳ２４１〜ＥＳ４８０は、例えば信号ＥＳ２４２とＥＳ２４３とが同時に出力されるようになる。
【００７９】
図３１は、図２３及び図２４に示すような回路構成を有する垂直ラインリセット回路１９´を用いて、先の図１６に示されるように１垂直ライン、１垂直ライン、２垂直ラインの同時選択を行なう際のパルス信号φＲＥＡＤ２４１〜φＲＥＡＤ４８０を生成させる場合のタイミング図である。蓄積時間制御回路２３´は、シャッタ制御信号ＥＳ２４２を出力するタイミングからパルス信号φＥＳＨを２倍速、１倍速、１倍速の繰り返しで生成する。また、蓄積時間制御回路２３´は、図示のような波形の信号ＤＤ１（Ｄ１）、ＮＤＤ１（ＮＤ１）を生成し、かつ切り替え回路５４Ａ、５４Ｂでこれらの信号に切り替えられるように、制御信号Ｄ１ＳＥＬを制御する。これにより、信号ＮＤ１において太い線で示す箇所でデータが変更され、最終的に、図２４中のデコーダ回路５５の出力信号ＥＳ２４１〜ＥＳ４８０では、例えば信号ＥＳ２４８とＥＳ２４９とが同時に出力されるようになる。
【００８０】
このように本発明のＣＭＯＳ型イメージセンサでは、撮像領域の垂直方向における両端部の垂直ラインにおける信号蓄積時間は、中央部の垂直ラインと比べて増加する。図３２は、ＣＭＯＳ型イメージセンサの撮像領域１０の垂直方向（Ａ−Ａ´線）における信号量の変化を示している。均一の光源を撮影した時、Ａ−Ａ´線に沿った信号量は中央部が最大となり、上下にいく程、信号量は低下する。従来のレンズでは図３２中の特性Ａで示すように、中央部に対して上下端部では約４０％の信号量しか得られていない。これに対し、本発明では、上下端部における単位画素の信号蓄積時間を中央部の単位画素に対して例えば２倍にすることで、図３２中の特性Ｂで示すように、中央部に対して上下端部で約８０％の信号量が得られる。これにより、光ショットによる周辺のＳＮＲは、従来に対して約３ｄＢ改善することができる。
【００８１】
なお、本発明は上記各実施形態に限定されるものではなく種々に変形することができる。例えば、上記各実施形態では、各単位画素が４個のトランジスタと１個のフォトダイオードで構成される場合を説明した。しかし、各単位画素内に２個のフォトダイオードを形成してもよいし、あるいは４個のフォトダイオードを形成してもよい。また、各単位画素内に垂直選択トランジスタ（行選択トランジスタ）を形成する場合について説明したが、垂直選択トランジスタがない単位画素を有する固体撮像装置に実施することもできる。
【符号の説明】
【００８２】
１０…撮像領域、１１…単位画素、１２…行選択線、１３…リセット線、１４…読み出し線、１５…カラム回路、１６…カラム読出し回路、１７…シリアルインターフェース、１８…タイミング発生回路、１９…垂直ラインリセット回路、２０…垂直ライン読出し回路、２１…パルスセレクタ回路、２２…バイアス発生回路、２３…蓄積時間制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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