(57)【要約】【課題】ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧を実現する信頼性の高い化合物半導体装置を実現する。【解決手段】電子走行層３と電子供給層４との間にｉ−ＡｌＮからなる中間層５を形成し、キャップ構造７上のゲート電極の形成予定部位に中間層５をエッチングストッパとして用いて開口１１ａを形成した後、中間層５の開口１１ａに位置整合する部位に熱リン酸を用いたウェットエッチングにより開口１１ｂを形成して、開口１１ａ，１１ｂからなる開口１１をゲート絶縁膜１２を介して下部が埋め込み、上部がキャップ構造７上方に突出するゲート電極１３を形成する。【選択図】図４
2011082216.tif 000002
【特許請求の範囲】
【請求項１】
III−Ｖ族窒化物半導体を含む電子走行層と、
前記電子走行層上方に形成され、前記電子走行層を露出する第１の開口を有するＡｌＮ層と、
前記ＡｌＮ層上方に形成され、前記第１の開口を介して前記電子走行層を露出する第２の開口を有する、III−Ｖ族窒化物半導体を含む電子供給層と、
前記第１の開口及び前記第２の開口を埋め込み、前記電子走行層上方に形成されたゲート電極と
を含むことを特徴とする化合物半導体装置。
【請求項２】
前記ゲート電極は、少なくとも前記第１の開口及び前記第２の開口の内壁面を覆うゲート絶縁膜を介して、前記第２の開口を埋め込むことを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記電子走行層上方に、第１のＡｌＧａＮ層、第２のＡｌＧａＮ層、及び第３のＡｌＧａＮ層が積層されており、
前記第２のＡｌＧａＮ層は、前記第１のＡｌＧａＮ層及び前記第３のＡｌＧａＮ層よりもＡｌ含有量が多いことを特徴とする請求項１又は２に記載の化合物半導体装置。
【請求項４】
前記ＡｌＮ層は、１ｎｍ以上２ｎｍ以下の厚みに形成されていることを特徴とする請求項１〜３のいずれか１項に記載の化合物半導体装置。
【請求項５】
III−Ｖ族窒化物半導体を含む電子走行層を形成し、
前記電子走行層上方にＡｌＮ層を形成し、
前記ＡｌＮ層上方にIII−Ｖ族窒化物半導体を含む電子供給層を形成し、
前記電子供給層に前記ＡｌＮ層を露出する第１の開口を形成し、
前記第１の開口を介して、前記ＡｌＮ層に前記電子走行層を露出する第２の開口を形成し、
前記電子走行層上方に、前記第１の開口及び前記第２の開口を埋め込むゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【請求項６】
ドライエッチングにより、前記電子供給層に前記第１の開口を形成し、
ウェットエッチングにより、前記ＡｌＮ層に前記第２の開口を形成することを特徴とする請求項５に記載の化合物半導体装置の製造方法。
【請求項７】
リン酸を用いたウェットエッチングにより、前記第２の開口を形成することを特徴とする請求項６に記載の化合物半導体装置の製造方法。
【請求項８】
少なくとも前記第１の開口及び前記第２の開口の内壁面を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記第１の開口及び前記第２の開口を埋め込むように、前記ゲート電極を形成することを特徴とする請求項５〜７のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項９】
前記電子走行層上方に、第１のＡｌＧａＮ層、第２のＡｌＧａＮ層、及び第３のＡｌＧａＮ層を積層し、
前記第２のＡｌＧａＮ層は、前記第１のＡｌＧａＮ層及び前記第３のＡｌＧａＮ層よりもＡｌ含有量が多いことを特徴とする請求項５〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【請求項１０】
前記ＡｌＮ層を、１ｎｍ以上２ｎｍ以下の厚みに形成することを特徴とする請求項５〜９のいずれか１項に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体等の化合物半導体からなる電子走行層及び電子供給層を備えた化合物半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、窒化物系の化合物半導体であるＡｌＧａＮ／ＧａＮのヘテロ接合を利用し、ＧａＮ層を電子走行層とする化合物半導体装置であるＡｌＧａＮ／ＧａＮ・ＦＥＴ（電界効果トランジスタ）の開発が活発である。ＧａＮは、ワイドバンドギャップ、高い破壊電界強度、及び大きい飽和電子速度を有する材料であることから、高電圧動作且つ高出力を得る半導体装置の材料として極めて有望である。そのため、次世代の高効率スイッチング素子への適用を目指してＡｌＧａＮ／ＧａＮ・ＦＥＴの開発が活発に行われている現況にある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−３２９４８３号公報
【特許文献２】特開２００８−２７０５２１号公報
【特許文献３】特開２００８−２７０７９４号公報
【特許文献４】特開２００８−５０６０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
電源等に用いられるスイッチング素子では、電圧のオフ時には電流が流れない、所謂ノーマリーオフ動作が望まれる。
一般的に、ＡｌＧａＮ／ＧａＮ・ＦＥＴはそのピエゾ効果のため、チャネルにおける電子量が増加する傾向がある。ＡｌＧａＮ／ＧａＮ・ＦＥＴにおいてノーマリーオフ動作を実現するには、チャネルの電子量を低減する必要がある。
【０００５】
ＡｌＧａＮ／ＧａＮ・ＦＥＴにおいてノーマリーオフ動作を実現するために検討されている手法としては、電子供給層の薄膜化、ゲートリセス構造が挙げられる。ゲートリセス構造は、電子供給層のゲート形成部位に開口を形成し、開口を埋め込み当該開口上に突出するようにゲート電極が形成される構造である。
電子供給層の薄膜化では、そもそもＡｌＧａＮ／ＧａＮ・ＦＥＴの利点である大電流動作の実現及びオン抵抗の低減が困難となる。そのため、この対策案を採用することは妥当ではない。
【０００６】
ゲートリセス構造を採用する場合、図１に示すように、電子走行層上の電子供給層のゲート形成部位にドライエッチングにより開口を形成する。電子走行層はＧａＮ層、電子供給層はＡｌＧａＮ層であるため、ドライエッチング時に開口深さを正確に制御することは困難である。更にこの場合、図中の円Ｃ内に示す開口の底面はエッチングダメージを受け、表面モフォロジの劣化（表面凹凸の発生）が顕著となる。開口の底面には、いわゆる原子層ステップ（結晶表面上に存在する原子層の段差）が見えなくなる。このように、底面に表面凹凸が発生した状態で開口内壁を覆うゲート絶縁膜を介してゲート電極を形成すると、ゲート電極の突起部分への電界集中が大きくなり、耐圧の著しい低下をもたらすことになる。
このように、ＡｌＧａＮ／ＧａＮ・ＦＥＴのゲートリセス構造では、ノーマリーオフ動作が得られる反面、電子供給層に形成する凹部の深さの制御、及び凹部形成時のエッチングダメージによる耐圧低下等の悪影響が懸念される。
【０００７】
本発明は、上記の課題に鑑みてなされたものであり、ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧を実現する信頼性の高い化合物半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
化合物半導体装置の一態様は、III−Ｖ族窒化物半導体を含む電子走行層と、前記電子走行層上方に形成され、前記電子走行層を露出する第１の開口を有するＡｌＮ層と、前記ＡｌＮ層上方に形成され、前記第１の開口を介して前記電子走行層を露出する第２の開口を有する、III−Ｖ族窒化物半導体を含む電子供給層と、前記第１の開口及び前記第２の開口を埋め込み、前記電子走行層上方に形成されたゲート電極とを含む。
【０００９】
化合物半導体装置の製造方法の一態様は、III−Ｖ族窒化物半導体を含む電子走行層を形成し、前記電子走行層上方にＡｌＮ層を形成し、前記ＡｌＮ層上方にIII−Ｖ族窒化物半導体を含む電子供給層を形成し、前記電子供給層に前記ＡｌＮ層を露出する第１の開口を形成し、前記第１の開口を介して、前記ＡｌＮ層に前記電子走行層を露出する第２の開口を形成し、前記電子走行層上方に、前記第１の開口及び前記第２の開口を埋め込むゲート電極を形成する。
【発明の効果】
【００１０】
上記の諸態様によれば、ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧動作を可能とする信頼性の高い化合物半導体装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】ゲートリセス構造の問題を説明するための概略断面図である。
【図２】第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図３】図２に引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図５】ゲート電極形成部位にエッチングで形成された開口の深さと、閾値との関係について調べた結果を示す図である。
【図６】ＡｌＧａＮ／ＧａＮ・ＦＥＴにおいて、印加電圧と電流との関係について調べた結果を示す特性図である。
【図７】第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【図９】図８に引き続き、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１２】
以下、具体的な諸実施形態について、図面を参照しながら詳細に説明する。以下の各実施形態では、化合物半導体装置としてＡｌＧａＮ／ＧａＮ・ＦＥＴを例示し、その構成を製造方法と共に説明する。化合物半導体装置としては、III−Ｖ族窒化物半導体装置として、ＡｌＧａＮ／ＧａＮ・ＦＥＴ以外にも、ＩｎＡｌＮ、ＩｎＧａＡｌＮ等の窒化物半導体装置に適用可能である。
【００１３】
（第１の実施形態）
図２〜図４は、第１の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。
【００１４】
先ず、図２（ａ）に示すように、例えばＳｉＣ基板１上に、核形成層２、電子走行層３、中間層５、電子供給層４、及びキャップ構造７を順次形成する。
本実施形態では、核形成層２がインテンショナリーアンドープＡｌＮ（ｉ−ＡｌＮ）層、電子走行層３がインテンショナリーアンドープＧａＮ（ｉ−ＧａＮ）層、中間層５がＡｌＮ層（ここではｉ−ＡｌＮ層）、電子供給層４がインテンショナリーアンドープＡｌＧａＮ（ｉ−ＡｌＧａＮ）層である。なお、電子供給層４をｎ−ＡｌＧａＮ層としても良い。
【００１５】
キャップ構造７は、第１のＡｌＧａＮ層、第２のＡｌＧａＮ層、及び第３のＡｌＧａＮ層が順次積層されており、第２のＡｌＧａＮ層は、第１のＡｌＧａＮ層及び第３のＡｌＧａＮ層よりもＡｌ含有量が多いものとされる。
本実施形態では、第１のＡｌＧａＮ層及び第３のＡｌＧａＮ層がＡｌを含有せず、第２のＡｌＧａＮ層がＧａを含有しない形態を採る。具体的に、キャップ構造７は、第１の層７ａ、第２の層７ｂ、第３の層７ｃが積層されてなり、第１の層７ａがｎ型不純物ドープのＧａＮ（ｎ−ＧａＮ）層、第２の層７ｂがｉ−ＡｌＮ層、第３の層７ｃがｎ−ＧａＮ層である。
【００１６】
ＡｌＧａＮ／ＧａＮ・ＦＥＴでは、電子走行層３の電子供給層４（直接的には中間層５）との界面近傍に２次元電子ガス（２ＤＥＧ）が生成される。図２（ａ）以降の各図において、２ＤＥＧを破線で示す。
キャップ構造７を設けることにより、電子走行層３の電子供給層４との間で歪みが増大し、ピエゾ効果が惹起されて２ＤＥＧが増加する。これにより、ＡｌＧａＮ／ＧａＮ・ＦＥＴのオン電流が低減し、大電流動作が可能となる。
【００１７】
図２（ａ）において、詳細には、基板、例えばＳｉＣ基板１上に、例えば有機金属気相成長法、ここではＭＯＶＰＥ(Metal Organic Vapor Phase Epitaxy)法により、結晶成長装置を用いて、以下の各化合物半導体層を成長する。
ここでは、ＳｉＣ基板１上に、ｉ−ＡｌＮ、ｉ−ＧａＮ、ｉ−ＡｌＮ、ｉ−ＡｌＧａＮ、ｎ−ＧａＮ／ｉ−ＡｌＮ／ｎ−ＧａＮを順次堆積し、核形成層２、電子走行層３、中間層５、電子供給層４、及びキャップ構造７を積層形成する。ここで、核形成層２は膜厚０．１μｍ程度、電子走行層３は膜厚３μｍ程度、中間層５は膜厚２ｎｍ程度、電子供給層４はＡｌXＧａ1-XＮ（０＜ｘ＜１）で例えばＡｌ0.25Ｇａ0.75Ｎとして膜厚２０ｎｍ程度に形成する。キャップ構造７は、第１の層７ａを膜厚２ｎｍ程度、第２の層７ｂを膜厚２ｎｍ程度、第３の層７ｃを膜厚２ｎｍ程度に形成する。
【００１８】
上記のｉ−ＡｌＮ、ｉ−ＧａＮ、ｉ−ＡｌＧａＮ、及びｎ−ＧａＮの成長条件としては、原料ガスとしてトリメチルアルミニウムガス、トリメチルガリウムガス、及びアンモニアガスの混合ガスを用い、成長する化合物半導体層に応じて、Ａｌ源であるトリメチルアルミニウムガス、Ｇａ源であるトリメチルガリウムガスの供給の有無及び流量を適宜設定する。共通原料であるアンモニアガスの流量は、１００ｃｃｍ〜１０ＬＭ程度とする。また、成長圧力は５０Torr〜３００Torr程度、成長温度は１０００℃〜１２００℃程度とする。ｎ−ＧａＮを成長する際には、ｎ型不純物として例えばＳｉを含む例えばＳｉＨ4ガスを所定の流量で原料ガスに添加し、ＧａＮにＳｉをドーピングする。
【００１９】
続いて、図２（ｂ）に示すように、ＳＴＩ（Shallow Trench Isolation）法により素子分離構造６を形成する。
詳細には、先ず、リソグラフィー及び塩素系ガス等を用いたドライエッチングにより、キャップ構造７上における素子分離領域に、キャップ構造７、中間層５及び電子供給層４を貫通して電子走行層３の一部を掘り込む深さの分離溝６ａを形成する。
ドライエッチングで用いたレジストマスクは、灰化処理等により除去する。
【００２０】
次に、分離溝６ａ内を埋め込むように絶縁物、ここではＣＶＤ法等により絶縁膜５上にシリコン酸化物を堆積する。そして、例えばＣＭＰ（Chemical-Mechanical Polishing）法により、キャップ構造７の第３の層７ｃのｎ−ＧａＮとシリコン酸化物との研磨レートの差異を利用して、第３の層７ｃ上のシリコン酸化物を研磨して除去する。このとき、分離溝６ａ内を充填する素子分離構造６が形成される。素子分離構造６の形成により、キャップ構造７上で活性領域が画定される。
ここで、分離溝６ａを形成して分離溝６ａに絶縁物を充填する代わりに、素子分離領域に不純物をイオン注入し、素子分離領域におけるキャップ構造７、電子供給層４及び電子走行層３の一部を絶縁状態にする手法を用いても良い。
【００２１】
続いて、図２（ｃ）に示すように、ソース電極８及びドレイン電極９を形成する。
先ず、ソース電極及びドレイン電極の形成予定部位に凹部８ａ，９ａを形成する。
詳細には、キャップ構造７上のソース電極及びドレイン電極の形成予定部位をリソグラフィー及び塩素系ガス等を用いたドライエッチングし、キャップ構造７、電子供給層４、及び中間層５を貫通して電子走行層３の所定深さ（２ＤＥＧよりは浅い深さ）に達する凹部８ａ，９ａを形成する。
ドライエッチングのエッチング条件としては、エッチングガスとして例えば塩素を用いて流量３０ｓｃｃｍとし、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。このとき、エッチング深さには特に制限は無く、電子走行層３の所定深さに達する凹部８ａ，９ａが形成される程度であれば良い。
ドライエッチングで用いたレジストマスクは、灰化処理等により除去する。
【００２２】
次に、電極材料として例えばＴｉ／Ａｌを用い、蒸着法及びリフトオフ法により、凹部８ａ，９ａを埋め込み上部が凹部８ａ，９ａから突出する形状に、電極材料を堆積する。その後、例えば５５０℃程度の温度でＳｉＣ基板１にアニール処理を施す。以上により、一対のオーミック電極であるソース電極８及びドレイン電極９が形成される。
【００２３】
続いて、図３（ａ）に示すように、中間層５をエッチングストッパとして用いて、ゲート電極の形成予定部位にドライエッチングにより第１の開口１１ａを形成する。
詳細には、中間層５をエッチングストッパとして用い、キャップ構造７上のゲート電極の形成予定部位をリソグラフィー及び塩素系ガス等を用いたドライエッチングする。これにより、キャップ構造７及び電子供給層４を貫通して中間層５の表面の一部を露出させる開口１１ａが形成される。このドライエッチングは比較的低速で行うことが好ましい。
ドライエッチングで用いたレジストマスクは、灰化処理等により除去する。
【００２４】
開口１１ａは、中間層５をエッチングストッパとして用いることにより、キャップ構造７及び電子供給層４の合計膜厚である２６ｎｍ程度の深さに正確に形成される。これにより、ＡｌＧａＮ／ＧａＮ・ＦＥＴにおける確実な閾値制御及び電流制御が可能となる。
【００２５】
続いて、図３（ｂ）に示すように、中間層５の開口１１ａに位置整合する部位にウェットエッチングにより開口１１ｂを形成する。
詳細には、中間層５の開口１１ａの底面に露出する部分を、熱リン酸を用いてウェットエッチングする。これにより、中間層５に開口１１ａを介して電子走行層３の表面の一部を露出する開口１１ｂが形成される。開口１１ａと開口１１ｂとが連結形成されて開口１１となる。
【００２６】
熱リン酸を用いたウェットエッチングでは、中間層５の材料であるＡｌＮは、電子走行層３の材料であるＧａＮとの間で大きなエッチング選択比が得られる。そのため、電子走行層３をエッチングすることなく中間層５の開口１１ａの底面に露出する部分のみがエッチング除去され、中間層５に開口１１ｂが形成される。開口１１ｂから露出する電子走行層３の表面は、エッチングダメージのない優れた表面モフォロジを示し、原子層ステップが確認される平坦性に優れた面となる。
【００２７】
中間層５は、上記のように開口１１の形成時のエッチングストッパとして用いられるのみならず、チャネル近傍の合金散乱を抑止する作用も有している。
電子走行層３と電子供給層４との間に中間層５を配さない場合（従来のノーマリーオフ型のＡｌＧａＮ／ＧａＮ・ＦＥＴ）、チャネル近傍には電子供給層４のＡｌＧａＮが存することになる。ＡｌＧａＮは３元系構造であり、そのため結晶性は優れているとは言えない。従って、チャネル近傍で合金散乱が発生し、ＡｌＧａＮ／ＧａＮ・ＦＥＴにおける移動度が低下するという問題がある。
【００２８】
中間層５を電子走行層３と電子供給層４との間に配することにより、チャネル近傍には中間層５のＡｌＮが存することになる。中間層５はＡｌＮからなり、ＡｌＮは２元系構造である。そのため３元系構造のものよりも優れた結晶性を有している。従って、チャネル近傍における合金散乱が抑止され、移動度が大幅に向上する。
【００２９】
以上から、開口１１の形成時のエッチングストッパとして用いて、露出する電子走行層３の優れた表面平坦性を得ると共に、合金散乱を抑止して高い移動度を得るには、ＡｌＮ（ｉ−ＡｌＮ）を材料として、電子走行層３と電子供給層４との間に中間層５を形成することが最適であると結論付けることができる。
中間層５は、合金散乱を抑止して移動度を改善する目的では、その膜厚を１ｎｍ〜２ｎｍ程度に形成することが好ましい。一方、エッチングストッパとして用いる目的では、その膜厚を２ｎｍ程度とすることが好ましい。双方の目的を勘案すれば、１ｎｍ〜２ｎｍ程度の膜厚（上記のように、本実施形態では２ｎｍ程度）に中間層５を形成すれば良い。
【００３０】
続いて、図３（ｃ）に示すように、ゲート絶縁膜１２を形成する。
詳細には、ＣＶＤ（Chemical Vapor Deposition）法、或いはＡＬＤ（Atomic Layer Deposition）法により、開口１１の内壁面を覆うようにキャップ構造７上に、例えばＴａ2Ｏ5を膜厚５ｎｍ〜１００ｎｍ程度、ここでは２０ｎｍ程度に堆積し、ゲート絶縁膜１２を形成する。ゲート絶縁膜の材料としては、Ｔａ2Ｏ5以外にも、例えばＡｌ2Ｏ3，ＨｆＯ2等を用いることができる。
【００３１】
本実施形態では、原料ガスにおいて、金属元素源と酸素元素源とを相互に供給しながら絶縁物を堆積する。例えばＴａ2Ｏ5を堆積する場合には、金属元素源としてはＴａ(ＮｔＢｕ)(ＮＥｔ2)3（ＴＢＴＤＥＴ）、酸素元素源としてはＨ2Ｏ若しくはＯ2とする。これにより、開口１１の内壁面において、その底面から側面にかけて均一な膜厚（例えば、底面の最厚部位における側面の最薄部位との膜厚差が５％以内）に、ゲート絶縁膜１２が形成される。
【００３２】
ゲート絶縁膜１２は、上記したように表面平坦性に優れた開口１１の底面を直接覆うため、当該表面平坦性を反映して自身もまた優れた平坦性を有する。なお、開口１１の底面である電子走行層３の表面は、ゲート絶縁膜１２が被覆された状態でも、原子層ステップが確認され、被覆前の平坦性が保たれている。
このように、ゲート絶縁膜１２は、均一膜厚に形成されることによって優れた破壊耐圧が得られ、開口１１の底面（ゲート長を規定する部位となる）で高度な平坦に形成されることによってバラツキのないトランジスタ特性が得られる。
【００３３】
続いて、図４（ａ），（ｂ）に示すように、ゲート電極１３を形成する。
詳細には、先ず、図４（ａ）に示すように、下層レジスト１４（例えば、商品名ＰＭＧＩ:米国マイクロケム社製）及び上層レジスト１５（例えば、商品名ＰＦＩ３２−Ａ８:住友化学社製）をそれぞれ例えばスピンコート法により塗布形成する。紫外線露光により例えば０．８μｍ径程度の開口１５ａを上層レジスト１５に形成する。
【００３４】
次に、上層レジスト１５をマスクとして、下層レジスト１４をアルカリ現像液でウェットエッチングする。このエッチングにより、下層レジスト１４に開口１５ａよりも大きな開口１４ａが形成され、図示のような庇構造が形成させる。
次に、上層レジスト１５及び下層レジスト１４をマスクとして、開口１５ａ，１４ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ:膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト１５上に堆積されるゲートメタルの図示を省略する。
【００３５】
その後、図４（ｂ）に示すように、加温した有機溶剤を用いてリフトオフを行って下層レジスト１４及び上層レジスト１５と、上層レジスト１５上のゲートメタルを除去する。以上により、開口１１内を絶縁膜１２を介して充填する、Ｎｉ／Ａｕからなるゲート電極１３が形成される。
【００３６】
しかる後、層間絶縁膜及び配線の形成等を経て、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
【００３７】
以下、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴの奏する諸効果について、従来のゲートリセス構造のＡｌＧａＮ／ＧａＮ・ＦＥＴとの比較に基づいて調べた結果について説明する。本実施形態との比較対象である従来のゲートリセス構造のＡｌＧａＮ／ＧａＮ・ＦＥＴは、上記した中間層を有さず、ＡｌＧａＮからなる電子供給層に形成された開口をゲート絶縁膜を介して電極材料で埋め込みゲート電極が形成されてなるものである。この従来のＡｌＧａＮ／ＧａＮ・ＦＥＴをサンプル１、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴをサンプル２とする。
【００３８】
図５に、ゲート電極形成部位にエッチングで形成された開口の深さと、閾値との関係について調べた結果を示す。（ａ）が特性図、（ｂ）が（ａ）の結果をまとめた表である。
サンプル１では、中間層を有しないため、形成された開口では深さに大きなバラツキが見られる。この場合、深さバラツキ（最も深く形成された開口と最も浅く形成された開口との深さ差分）は３ｎｍとなった。そのため、閾値にも同様にバラツキが生じた。この場合、閾値バラツキ（最も深く形成された開口を有するＡｌＧａＮ／ＧａＮ・ＦＥＴと、最も浅く形成された開口を有するＡｌＧａＮ／ＧａＮ・ＦＥＴとの閾値差分）は１Ｖとなった。
【００３９】
これに対してサンプル２では、中間層５がエッチングストッパ層として機能して、開口（ここでは開口１１ａ）が略一定の深さにバラツキなく形成された。この場合、深さバラツキは０．２ｎｍとなった。そのため、閾値も同様にバラツキが殆ど見られなかった。この場合、閾値バラツキは０．０６Ｖとなった。
【００４０】
図６に、ＡｌＧａＮ／ＧａＮ・ＦＥＴにおいて、印加電圧と電流との関係について調べた結果を示す。
サンプル１では、７０Ｖ程度の印加電圧から電流値の急激な上昇が見られるため、破壊耐圧は７０Ｖ程度であることが判る。
これに対してサンプル２では、３００Ｖ程度の印加電圧まではほぼ一定の電流値となり、３２０Ｖ程度の印加電圧から電流値に若干の上昇が見られる。このことから、破壊耐圧は３００Ｖ以上（少なくとも３００Ｖ）であることが判る。
【００４１】
このように、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴでは、従来のＡｌＧａＮ／ＧａＮ・ＦＥＴに較べて、一定の閾値が安定して得られ、高い耐圧が確保されることが確認された。また、本実施形態のＡｌＧａＮ／ＧａＮ・ＦＥＴでは、従来のＡｌＧａＮ／ＧａＮ・ＦＥＴに較べて、破壊耐圧が極めて高く、安定した駆動が可能であることが確認された。
【００４２】
以上説明したように、本実施形態によれば、ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧動作を可能とする信頼性の高いＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００４３】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に化合物半導体装置を開示するが、ゲート電極の形状が第１の実施形態と異なる点等で相違する。
【００４４】
図７〜図９は、第２の実施形態による化合物半導体装置の製造方法を工程順に示す概略断面図である。なお、第１の実施形態と同様の構成部材等については、同一の符号を付して詳しい説明を省略する。
本実施形態では先ず、第１の実施形態の図２（ａ），（ｂ）と同様の諸工程を行い、図７（ａ）に示すように、図２（ｂ）と同様の状態を得る。
【００４５】
続いて、図７（ｂ）に示すように、第１の実施形態の図３（ａ）と同様に、中間層５をエッチングストッパとして用いて、ゲート電極の形成予定部位にドライエッチングにより第１の開口１１ａを形成する。
開口１１ａは、中間層５をエッチングストッパに用いることにより、キャップ構造７及び電子供給層４の合計膜厚である２６ｎｍ程度の深さに正確に形成される。これにより、ＡｌＧａＮ／ＧａＮ・ＦＥＴにおける確実な閾値制御及び電流制御が可能となる。
【００４６】
続いて、図７（ｃ）に示すように、第１の実施形態の図３（ｂ）と同様に、中間層５の開口１１ａに位置整合する部位にウェットエッチングにより開口１１ｂを形成する。開口１１ａと開口１１ｂとが連結形成されて開口１１となる。
【００４７】
熱リン酸を用いたウェットエッチングでは、中間層５の材料であるＡｌＮは、電子走行層３の材料であるＧａＮとの間で大きなエッチング選択比が得られる。そのため、中間層５をエッチングすることなく中間層５の開口１１ａの底面に露出する中間層５のみがエッチング除去され、開口１１ｂが形成される。開口１１から露出する電子走行層３の表面は、エッチングダメージのない優れた表面モフォロジを示し、原子層ステップが確認される平坦性に優れた面となる。
開口１１の形成時のエッチングストッパとして用いて、露出する電子走行層３の優れた表面平坦性を得ると共に、合金散乱を抑止して高い移動度を得るには、ＡｌＮ（ｉ−ＡｌＮ）を材料として、電子走行層３と電子供給層４との間に中間層５を形成することが最適である。
【００４８】
続いて、図８（ａ）に示すように、図３（ｃ）と同様に、ゲート絶縁膜１２を形成する。
ゲート絶縁膜１２は、開口１１の内壁面において、その底面から側面にかけて均一な膜厚（例えば、底面の最厚部位における側面の最薄部位との膜厚差が５％以内）に形成される。
【００４９】
ゲート絶縁膜１２は、上記したように表面平坦性に優れた開口１１の底面を直接覆うため、当該表面平坦性を反映して自身もまた優れた平坦性を有する。なお、開口１１の底面である電子走行層３の表面は、ゲート絶縁膜１２が被覆された状態でも、原子層ステップが確認され、被覆前の平坦性が保たれている。
このように、ゲート絶縁膜１２は、均一膜厚に形成されることによって優れた破壊耐圧が得られ、開口１１の底面（ゲート長を規定する部位となる）で高度な平坦に形成されることによってバラツキのないトランジスタ特性が得られる。
【００５０】
続いて、図８（ｂ），（ｃ）に示すように、ゲート電極２１を形成する。
詳細には、先ず、図８（ｂ）に示すように、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）であるファインゲート用レジスト２２を３００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で５分間熱処理する。
次に、アルカリ可溶性樹脂（商品名ＰＭＧＩ:米国マイクロケム社製）である下層レジスト２３を５００ｎｍ程度の厚みにスピンコート法により塗布形成し、１８０℃で３分間熱処理する。
次に、下層レジスト２３上に、ポジ型電子線レジスト（商品名ＺＥＰ５２０−Ａｌ７：日本ゼオン社製）である上層レジスト２４を２００ｎｍ程度の厚みにスピンコート法により塗布形成し、例えば１８０℃で２分間熱処理する。
【００５１】
次に、電子線描画により、上層レジスト２４、下層レジスト２３、及びファインゲート用レジスト２２を加工する。これにより、ファインゲート用レジスト２２にはゲート電極の柄部分を形成するための幅狭の開口２２ａが、下層レジスト２３及び上層レジスト２４にはゲート電極の傘部分を形成するための開口２３ａ，２４ａがそれぞれ形成される。
次に、上層レジスト２４、下層レジスト２３、及びファインゲート用レジスト２２をマスクとして、開口２４ａ，２３ａ，２２ａ内を含む全面にゲートメタル（Ｎｉ:膜厚１０ｎｍ程度／Ａｕ: 膜厚３００ｎｍ程度）を蒸着する。ここで図示の便宜上、上層レジスト２４上に堆積されるゲートメタルの図示を省略する。
【００５２】
次に、図８（ｃ）に示すように、加温した有機溶剤を用いてリフトオフを行って、上層レジスト２４、下層レジスト２３、及びファインゲート用レジスト２２と、上層レジスト２４上のゲートメタルを除去する。以上により、開口１１内を絶縁膜１２を介して充填し、開口１１から上方に開口１１の部分よりも幅広のハンマー形状に突出する、マッシュルーム形状のＮｉ／Ａｕからなるゲート電極２１が形成される。
このように、ゲート電極２１を、その上部（傘部分）に比して下部（柄部分）が幅狭のマッシュルーム形状に形成することにより、電気的特性等に優れたＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００５３】
続いて、図９（ａ）に示すように、ソース電極及びドレイン電極の形成予定部位に凹部２５ａ，２６ａを形成する。
詳細には、キャップ構造７上のソース電極及びドレイン電極の形成予定部位をリソグラフィー及び塩素系ガス等を用いたドライエッチングし、キャップ構造７、電子供給層４、及び中間層５を貫通して電子走行層３の所定深さ（２ＤＥＧよりは浅い深さ）に達する凹部２５ａ，２６ａを形成する。本実施形態では、凹部２５ａ，２６ａの片側（ゲート電極２１側）については、レジストマスクを形成せず、ゲート電極２１に対して自己整合的にドライエッチングする。
【００５４】
ドライエッチングのエッチング条件としては、エッチングガスとして例えば塩素を用いて流量３０ｓｃｃｍとし、圧力を２Ｐａ、ＲＦ投入電力を２０Ｗとする。このとき、エッチング深さには特に制限は無く、電子走行層３の所定深さに達する凹部２５ａ，２６ａが形成される程度であれば良い。
ドライエッチングで用いたレジストマスクは、灰化処理等により除去する。
【００５５】
続いて、図９（ｂ）に示すように、ソース電極２５及びドレイン電極２６を形成する。
詳細には、電極材料として例えばＴｉ／Ａｌを用い、蒸着法及びリフトオフ法により、凹部２５ａ，２６ａを埋め込み上部が凹部２５ａ，２６ａから突出する形状に、電極材料を堆積する。その後、例えば５５０℃程度の温度でＳｉＣ基板１にアニール処理を施す。以上により、一対のオーミック電極であるソース電極２５及びドレイン電極２６が形成される。
【００５６】
本実施形態では、ソース電極２５及びドレイン電極２６が埋め込み形成される凹部２５ａ，２６ａの一部を、ゲート電極２１に対して自己整合的に形成する。この場合、ソース電極２５とドレイン電極２６との距離が、ゲート電極２１の上部（傘部分）の幅で規定される。この距離は比較的短いものとなるため、高速動作が可能なＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。その反面、自己整合的にソース電極２５及びドレイン電極２６を形成する場合、耐圧の低下が見られることがある。しかしながら本実施形態では、電子走行層３と電子供給層４との間にｉ−ＧａＮ層である中間層５が配されており、またゲート絶縁膜１２が均一且つ表面平坦に形成されている。この構成により、耐圧の大幅な向上が得られる。そのため、ソース電極２５及びドレイン電極２６を自己整合的に形成することに起因する耐圧の低下は当該大幅な向上に較べると無視し得る程度のものであって、問題とはならない。
【００５７】
しかる後、層間絶縁膜及び配線の形成等を経て、ＡｌＧａＮ／ＧａＮ・ＦＥＴを形成する。
【００５８】
以上説明したように、本実施形態によれば、ゲートリセス構造を採用してノーマリーオフ動作を可能とするも、バラツキの小さい安定した閾値を有し、十分な高耐圧動作を可能とする信頼性の高い高速動作が可能なＡｌＧａＮ／ＧａＮ・ＦＥＴが実現する。
【００５９】
以下、本件の諸態様を付記としてまとめて記載する。
【００６０】
（付記１）III−Ｖ族窒化物半導体を含む電子走行層と、
前記電子走行層上方に形成され、前記電子走行層を露出する第１の開口を有するＡｌＮ層と、
前記ＡｌＮ層上方に形成され、前記第１の開口を介して前記電子走行層を露出する第２の開口を有する、III−Ｖ族窒化物半導体を含む電子供給層と、
前記第１の開口及び前記第２の開口を埋め込み、前記電子走行層上方に形成されたゲート電極と
を含むことを特徴とする化合物半導体装置。
【００６１】
（付記２）前記ゲート電極は、少なくとも前記第１の開口及び前記第２の開口の内壁面を覆うゲート絶縁膜を介して、前記第２の開口を埋め込むことを特徴とする付記１に記載の化合物半導体装置。
【００６２】
（付記３）前記電子走行層上方に、第１のＡｌＧａＮ層、第２のＡｌＧａＮ層、及び第３のＡｌＧａＮ層が積層されており、
前記第２のＡｌＧａＮ層は、前記第１のＡｌＧａＮ層及び前記第３のＡｌＧａＮ層よりもＡｌ含有量が多いことを特徴とする付記１又は２に記載の化合物半導体装置。
【００６３】
（付記４）前記ＡｌＮ層は、１ｎｍ以上２ｎｍ以下の厚みに形成されていることを特徴とする付記１〜３のいずれか１項に記載の化合物半導体装置。
【００６４】
（付記５）前記ゲート電極は、前記電子走行層上方に突出する部分が、前記第１の開口及び前記第２の開口を埋め込む部分よりも幅広のハンマー形状に形成されていることを特徴とする付記１〜４のいずれか１項に記載の化合物半導体装置。
【００６５】
（付記６）III−Ｖ族窒化物半導体を含む電子走行層を形成し、
前記電子走行層上方にＡｌＮ層を形成し、
前記ＡｌＮ層上方にIII−Ｖ族窒化物半導体を含む電子供給層を形成し、
前記電子供給層に前記ＡｌＮ層を露出する第１の開口を形成し、
前記第１の開口を介して、前記ＡｌＮ層に前記電子走行層を露出する第２の開口を形成し、
前記電子走行層上方に、前記第１の開口及び前記第２の開口を埋め込むゲート電極を形成することを特徴とする化合物半導体装置の製造方法。
【００６６】
（付記７）ドライエッチングにより、前記電子供給層に前記第１の開口を形成し、
ウェットエッチングにより、前記ＡｌＮ層に前記第２の開口を形成することを特徴とする付記６に記載の化合物半導体装置の製造方法。
【００６７】
（付記８）リン酸を用いたウェットエッチングにより、前記第２の開口を形成することを特徴とする付記７に記載の化合物半導体装置の製造方法。
【００６８】
（付記９）少なくとも前記第１の開口及び前記第２の開口の内壁面を覆うようにゲート絶縁膜を形成し、
前記ゲート絶縁膜を介して前記第１の開口及び前記第２の開口を埋め込むように、前記ゲート電極を形成することを特徴とする付記６〜８のいずれか１項に記載の化合物半導体装置の製造方法。
【００６９】
（付記１０）前記ゲート絶縁膜を、ＰＥ−ＣＶＤ法又はＡＬＤ法を用いて形成することを特徴とする付記９に記載の化合物半導体装置の製造方法。
【００７０】
（付記１１）前記電子走行層上方に、第１のＡｌＧａＮ層、第２のＡｌＧａＮ層、及び第３のＡｌＧａＮ層を積層し、
前記第２のＡｌＧａＮ層は、前記第１のＡｌＧａＮ層及び前記第３のＡｌＧａＮ層よりもＡｌ含有量が多いことを特徴とする付記６〜１０のいずれか１項に記載の化合物半導体装置の製造方法。
【００７１】
（付記１２）前記ＡｌＮ層を、１ｎｍ以上２ｎｍ以下の厚みに形成することを特徴とする付記６〜１１のいずれか１項に記載の化合物半導体装置の製造方法。
【００７２】
（付記１３）前記ゲート電極は、前記電子走行層上方に突出する部分が、前記第１の開口及び前記第２の開口を埋め込む部分よりも幅広のハンマー形状に形成されることを特徴とする付記６〜１２のいずれか１項に記載の化合物半導体装置の製造方法。
【符号の説明】
【００７３】
１  ＳｉＣ基板
２  核形成層
３  電子走行層
４  電子供給層
５  中間層
６素子分離構造
６ａ  分離溝
７  キャップ構造
７ａ  第１の層
７ｂ  第２の層
７ｃ  第３の層
８，２５  ソース電極
９，２６  ドレイン電極
８ａ，９ａ，２５ａ，２６ａ  凹部
１１，１１ａ，１１ｂ，１４ａ，１５ａ，２２ａ，２３ａ，２４ａ  開口
１２  ゲート絶縁膜
１３，２１  ゲート電極
１４，２３  下層レジスト
１５，２４  上層レジスト
２２  ファインゲート用レジスト
【図１】
2011082216.tif 000003
【図２】
2011082216.tif 000004
【図３】
2011082216.tif 000005
【図４】
2011082216.tif 000006
【図５】
2011082216.tif 000007
【図６】
2011082216.tif 000008
【図７】
2011082216.tif 000009
【図８】
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【図９】
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