(57)【要約】      （修正有）【課題】増幅回路において、差動増幅部のオフセットをキャンセルする処理の精度を向上する。【解決手段】第１の期間に補正のための動作を行い、前記第１の期間に続く第２の期間に増幅動作を行う増幅回路であって、前記第１の期間において、前記補正のための動作として、前記２つの入力端子の電圧が前記固定部により前記基準電圧に固定された状態における前記検出回路により検出された前記検出素子の両端の電圧の差が許容値内になるように、前記第１のノードに第１の補正電流を供給する動作と前記第２のノードに第２の補正電流を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持し、前記第２の期間において、前記第１の期間に保持された制御値に従って前記補正動作を行う補正部とを備えている。【選択図】図１
2011082766.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有しており、第１の期間に補正のための動作を行い、前記第１の期間に続く第２の期間に増幅動作を行う増幅回路であって、
前記第１の入力端子及び前記第２の入力端子にそれぞれ接続された２つの入力端子で差動電圧を受け、前記差動電圧に応じた差動電流を、前記第１の出力端子に接続された第３の出力端子と前記第２の出力端子に接続された第４の出力端子とから出力する差動増幅部と、
前記第１の期間において、前記２つの入力端子の電圧を基準電圧に固定し、前記第２の期間において、前記増幅動作が可能になるように前記２つの入力端子の電圧の固定を解除する固定部と、
検出素子を含み、前記第１の期間において、前記検出素子の一端を前記第３の出力端子と前記第１の出力端子との間の第１のノードに接続し前記検出素子の他端を前記第４の出力端子と前記第２の出力端子との間の第２のノードに接続して、前記検出素子の両端の電圧の差を検出する検出回路と、
前記第１の期間において、前記補正のための動作として、前記２つの入力端子の電圧が前記固定部により前記基準電圧に固定された状態における前記検出回路により検出された前記検出素子の両端の電圧の差が許容値内になるように、前記第１のノードに第１の補正電流を供給する動作と前記第２のノードに第２の補正電流を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持し、前記第２の期間において、前記第１の期間に保持された制御値に従って前記補正動作を行う補正部と、
を備えたことを特徴とする増幅回路。
【請求項２】
前記補正部は、
前記検出回路により検出された前記検出素子の前記一端の電圧と前記他端の電圧とを比較し、比較結果に応じた電圧誤差信号を出力する電圧比較部と、
前記電圧比較部から出力された電圧誤差信号に応じて、デジタル制御値を決定して保持する制御値保持部と、
前記制御値保持部から出力されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
前記Ｄ／Ａ変換部により生成されたアナログ制御値に従って前記補正動作を行う電流生成部と、
を含む
ことを特徴とする請求項１に記載の増幅回路。
【請求項３】
前記制御値保持部は、前記第１の出力端子から出力される電流が前記第２の出力端子から出力される電流より大きいことが前記電圧誤差信号により示されている場合、カウントアップ動作を行い、前記第１の出力端子から出力される電流が前記第２の出力端子から出力される電流より小さいことが前記電圧誤差信号により示されている場合、カウントダウン動作を行って、カウント値を前記デジタル制御値として出力するアップダウンカウンタを含み、
前記電流生成部は、前記アップダウンカウンタから出力されるデジタル制御値に対応したアナログ制御値に従って前記補正動作を行う
ことを特徴とする請求項２に記載の増幅回路。
【請求項４】
撮像センサと、
前記撮像センサの撮像面へ像を形成する光学系と、
請求項１から３のいずれか１項に記載の増幅回路を含み、前記撮像センサから出力された画像信号をＡ／Ｄ変換するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器によりＡ／Ｄ変換された画像信号を処理して画像データを生成する画像信号処理部と、
を備えたことを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路、及び撮像システムに関する。
【背景技術】
【０００２】
デジタルカメラ等の撮像システムでは、撮像センサが被写体を撮像することによりアナログ画像信号を生成して出力し、Ａ／Ｄ変換器がアナログ画像信号をデジタル画像信号に変換し、その後段でデジタル画像信号に対して所定の信号処理が行われる。この撮像システムにおける撮像センサは、複数の画素が配列された画素配列を有する。近年、撮像センサの画素配列における画素数が増加する傾向にあるとともに、撮像センサにより撮像される画像の画質の向上が求められていることに応じて、Ａ／Ｄ変換器には、高速かつ高分解能の特性が要求されている。また、製品（撮像システム）の低価格化に伴い、Ａ／Ｄ変換器の低コスト化が要求されている。
【０００３】
上記要求を満たすＡ／Ｄ変換器として、ＣＭＯＳプロセスで製造したパイプライン方式のＡ／Ｄ変換器が実用されている。パイプライン方式のＡ／Ｄ変換器には、一般的に差動入出力アンプを用いたスイッチドキャパシタ回路が使用される。差動入出力アンプを用いる際には、出力ダイナミックレンジを確保するために、出力のコモンモード電圧を電源電圧の中間付近の所定電圧に設定する。
【０００４】
特許文献１には、完全差動アンプ２０４において、入力信号のサンプリング時に、正相の入力ノードと負相の入力ノードとをそれぞれ所定の基準電圧ＶＣＭに接続することが記載されている（特許文献１の図５参照）。これにより、特許文献１によれば、完全差動アンプ２０４の差動出力Ｖｏ１，Ｖｏ２のコモンモード電圧を安定化させることができるとされている。
【０００５】
また、特許文献１には、完全差動アンプ２０４において、入力信号のサンプリング時に、負相の出力ノードと正相の入力ノードとを短絡させ、正相の出力ノードと負相の入力ノードとを短絡させるが記載されている。これにより、特許文献１によれば、正相の入力ノードと負相の入力ノードとのそれぞれに出力側から負帰還をかけるように自己バイアスするので、完全差動アンプ２０４のオフセット電圧をキャンセルさせることができるとされている。
【０００６】
特許文献２には、バッファ部４２、オフセットキャンセル部４３、及びコモンモードフィードバック回路４４から構成された補正機能付きバッファ回路４１が記載されている（特許文献２の図２参照）。すなわち、バッファ部４２の差動出力ＶｏｕｔｎとＶｏｕｔｐとがオフセットキャンセル部４３における第１の抵抗７１の一端と第２の抵抗７２の一端とにそれぞれ供給される。第１の抵抗７１と第２の抵抗７２とが同じ抵抗値を有するので、第１の抵抗７１の他端と第２の抵抗７２の他端との接続点からは、差動出力ＶｏｕｔｎとＶｏｕｔｐとの中点電圧である出力コモンモード電圧Ｖｃｍが出力される。コモンモードフィードバック回路４４は、出力コモンモード電圧Ｖｃｍと設定コモンモード電圧Ｖｃｍｓとを受けて、両者の差に応じた信号をトランジスタ５７及び６７のゲートに供給する。これにより、特許文献２によれば、コモンモードフィードバック回路４４が、出力コモンモード電圧Ｖｃｍを設定コモンモード電圧Ｖｃｍｓと同じになるように制御することができるとされている。
【０００７】
また、特許文献２には、比較器２５、ＳＡＲ（Ｓｕｃｃｅｓｓｉｖｅ  Ａｐｐｒｏｘｉｍａｔｉｏｎ  Ｒｅｇｉｓｔｅｒ  逐次比較レジスタ）２６、及びＤＡＣ２７から構成されたオフセットキャンセル回路２１ｂが記載されている（特許文献２の図２参照）。すなわち、比較器２５は、上記のバッファ部４２の差動出力における一方の差動出力Ｖｏｕｔｎと出力コモンモード電圧Ｖｃｍとを受けて、両者を比較し、比較結果をＳＡＲ２６へ供給する。ＳＡＲ２６は、受けた比較結果に応じた８ビットの信号をＤＡＣ２７へ供給する。ＤＡＣ２７は、８ビットの信号をＤＡ変換することにより、オフセット調整信号Ｖａを生成して上記のオフセットキャンセル部４３における第３のトランジスタ６１のゲートへ供給する。このとき、オフセットキャンセル部４３における第４のトランジスタ６２のゲートには固定電圧Ｖｓが入力されており、定常状態では、第３のトランジスタ６１のドレイン電流と第４のトランジスタ６２のドレイン電流とが等しくなる。これにより、特許文献２によれば、一方の差動出力Ｖｏｕｔｎと出力コモンモード電圧Ｖｃｍとの差が０になるように制御されるので、バッファ部４２の差動出力ＶｏｕｔｎとＶｏｕｔｐとのＤＣオフセットが０になるように制御できるとされている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２-３２５０３８号公報
【特許文献２】特開２００６-２８７８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
一方、ＣＭＯＳプロセスで製造されるＭＯＳトランジスタが微細化するにつれ、１／ｆノイズと呼ばれる低周波数帯域でのノイズが顕著になってくる。１／ｆノイズは数百Ｈｚから数十ｋＨｚの低周波数帯域で時間的に変動するノイズ成分を含む。
【００１０】
ＣＭＯＳプロセスで製造した差動入出力アンプでは、その構成要素であるＭＯＳトランジスタの１／ｆノイズに起因した、低周波帯域で変動する成分を含むオフセットが発生する。このような差動入出力アンプを上記の撮像システムにおけるＡ／Ｄ変換器に使用して撮像センサの出力信号の処理に用いると、処理後の信号に応じて得られた画像上で縞状のノイズが発生し、容易に視認される。視認されないためには、低周波数帯域のノイズレベルを、高周波数帯域のノイズレベルの１／１０程度以下にする必要がある。すなわち、撮像システムのＡ／Ｄ変換器に用いる差動入出力アンプ（差動増幅部）では、そのオフセットにおけるＤＣ成分だけでなく低周波数帯域で変動する成分も精度良くキャンセルする必要がある。
【００１１】
特許文献１の図５に示された回路では、入力信号のサンプリング時に、完全差動アンプ２０４のオフセット電圧をキャンセルさせるための電荷が容量Ｃｐ１，Ｃｐ２，Ｃｎ１，Ｃｎ２に充電されると考えられる。このとき、負相の出力ノードと正相の入力ノードとを短絡させるためのスイッチのオン抵抗と、所定の基準電圧ＶＣＭを正相の入力ノードに接続するスイッチのオン抵抗とのばらつきが、オフセットをキャンセルする処理の精度に影響する。また、正相の出力ノードと負相の入力ノードとを短絡させるためのスイッチのオン抵抗と、所定の基準電圧ＶＣＭを負相の入力ノードに接続するスイッチのオン抵抗とのばらつきが、オフセットをキャンセルする処理の精度に影響する。さらに、完全差動アンプ２０４の入出力インピーダンスも、そのオフセットをキャンセルする処理の精度に影響する。これらの影響により、特許文献１の図５に示された構成では、完全差動アンプ２０４のオフセットにおける低周波数帯域で変動する成分を精度良くキャンセルすることが困難である。
【００１２】
特許文献２の図２に示された回路は、連続時間で動作する回路であり、離散時間で動作することができないため、撮像システムのＡ／Ｄ変換器に用いることに適していない。また、特許文献２の図２に示された回路は、オフセットにおけるＤＣ成分をキャンセルするための構成を有しているが、オフセットにおける低周波数帯域で変動する成分をキャンセルするための構成を有していない。そのため、特許文献２の図２に示された回路を用いても、オフセットにおける低周波数帯域で変動する成分を精度良くキャンセルすることは不可能である。
【００１３】
また、特許文献１に記載された発明は、完全差動アンプ２０４の回路規模を縮小しチップ占有面積を小さくすることを目的とし、少ない素子数で構成するように工夫した回路構成を本質的特徴としている。ここで、特許文献２の図２に示されたオフセットキャンセル部４３及びオフセットキャンセル回路２１ｂは、非常に回路規模が大きい。そのため、特許文献１に記載された発明では、特許文献１の図５に示された回路を、特許文献２の図２に示されたオフセットキャンセル部４３及びオフセットキャンセル回路２１ｂを用いて設計変更を行うことができない。
【００１４】
本発明の目的は、増幅回路において、差動増幅部のオフセットをキャンセルする処理の精度を向上することにある。
【課題を解決するための手段】
【００１５】
本発明の１つの側面に係る増幅回路は、第１の入力端子、第２の入力端子、第１の出力端子、及び第２の出力端子を有しており、第１の期間に補正のための動作を行い、前記第１の期間に続く第２の期間に増幅動作を行う増幅回路であって、前記第１の入力端子及び前記第２の入力端子にそれぞれ接続された２つの入力端子で差動電圧を受け、前記差動電圧に応じた差動電流を、前記第１の出力端子に接続された第３の出力端子と前記第２の出力端子に接続された第４の出力端子とから出力する差動増幅部と、前記第１の期間において、前記２つの入力端子の電圧を基準電圧に固定し、前記第２の期間において、前記増幅動作が可能になるように前記２つの入力端子の電圧の固定を解除する固定部と、検出素子を含み、前記第１の期間において、前記検出素子の一端を前記第３の出力端子に接続し前記検出素子の他端を前記第４の出力端子に接続して、前記検出素子の両端の電圧の差を検出する検出回路と、前記第１の期間において、前記２つの入力端子の電圧が前記固定部により前記基準電圧に固定された状態における前記検出回路により検出された前記検出素子の両端の電圧の差が許容値内になるように、前記第３の出力端子と前記第１の出力端子との間の第１のノードに第１の補正電流を供給する動作と前記第４の出力端子と前記第２の出力端子との間の第２のノードに第２の補正電流を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持し、前記第２の期間において、前記第１の期間に保持された制御値に従って前記補正動作を行う補正部とを備えたことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、増幅回路において、差動増幅部のオフセットをキャンセルする処理の精度を向上することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の増幅回路の実施形態を表すブロック図。
【図２】本発明のオフセットキャンセル部の実施形態を表す図。
【図３】本発明のコモンモード検出およびコモンモード電圧制御部の実施形態を表す図。
【図４】本発明の入力端子固定部の実施形態を表す回路図。
【図５】本発明の増幅回路を用いたスイッチドキャパシタ方式のサンプルホールド回路（ａ）と駆動タイミングチャート（ｂ）。
【図６】サンプルホールド回路を駆動する別のタイミングチャート。
【図７】実施形態に係る増幅回路を適用した撮像システムの構成図。
【発明を実施するための形態】
【００１８】
本発明の実施形態に係る増幅回路１００の構成について、図１を用いて説明する。
【００１９】
増幅回路１００は、第１の入力端子２、第２の入力端子３、第１の出力端子４、及び第２の出力端子５を有している。増幅回路１００は、第１の期間ＴＰ１（図５（ｂ）参照）に補正のための動作を行い、第１の期間ＴＰ１に続く第２の期間ＴＰ２（図５（ｂ）参照）に増幅動作を行う。増幅回路１００は、差動増幅部１、入力端子固定部６、コモンモード検出部８、コモンモード電圧制御部９、オフセットキャンセル部２０、及びタイミング回路１６を備える。
【００２０】
差動増幅部１は、例えば、全差動トランスコンダクタンス型の増幅器を含む。差動増幅部１は、２つの入力端子１１，１２と、第３の出力端子１３及び第４の出力端子１４とを有する。入力端子１１は、第１の入力端子２に接続されている。入力端子１２は、第２の入力端子３に接続されている。第３の出力端子１３は、第１の出力端子４に接続されている。第４の出力端子１４は、第２の出力端子５に接続されている。差動増幅部１は、２つの入力端子１１，１２で差動電圧を受け、その差動電圧に応じた差動電流を第３の出力端子１３と第４の出力端子１４とから出力する。
【００２１】
入力端子固定部６は、入力基準電圧端子７を有する。入力端子固定部６は、入力基準電圧端子７を介して入力基準電圧Ｖｉｎｆを受ける。入力端子固定部６は、第１の期間ＴＰ１（図５（ｂ）参照）において、２つの入力端子１１，１２の電圧とを入力基準電圧Ｖｉｎｆに固定する。入力端子固定部６は、第２の期間ＴＰ２（図５（ｂ）参照）において、増幅回路１００による増幅動作が可能になるように、２つの入力端子１１，１２の電圧の固定を解除する。
【００２２】
コモンモード検出部８は、第１の期間ＴＰ１及び第２の期間ＴＰ２において、第３の出力端子１３の電圧と第４の出力端子１４の電圧との中間電圧すなわちコモンモード電圧を検出する。コモンモード検出部８は、検出したコモンモード電圧をコモンモード電圧制御部９へ供給する。
【００２３】
コモンモード電圧制御部９は、出力基準電圧端子１０を有する。コモンモード電圧制御部９は、出力基準電圧端子１０を介して出力基準電圧（第２の基準電圧）Ｖｃｍｆを受ける。コモンモード電圧制御部９は、第１の期間ＴＰ１及び第２の期間ＴＰ２において、コモンモード検出部８により検出されたコモンモード電圧が出力基準電圧Ｖｃｍｆに一致する（等しくなる）ように、差動増幅部１を制御する。
【００２４】
オフセットキャンセル部２０は、第１の期間ＴＰ１において、差動増幅部１のオフセットを補正（キャンセル）するために、第１の出力端子４から出力される電流と第２の出力端子５から出力される電流とが等しくなるように補正する。
【００２５】
すなわち、オフセットキャンセル部２０は、後述のように、検出回路３０及び補正部４０を含む。なお、検出回路３０及び補正部４０の内部構成の詳細は後述する。
【００２６】
検出回路３０は、インピーダンス素子（検出素子）１８を含む。検出回路３０は、第１の期間ＴＰ１において、インピーダンス素子１８の一端Ｔ１を第１のノードＮ１に接続し、インピーダンス素子１８の他端Ｔ２を第２のノードＮ２に接続する（図２参照）。第１のノードＮ１は、第３の出力端子１３と第１の出力端子４との間のノードである。第２のノードＮ２は、第４の出力端子１４と第２の出力端子５との間のノードである。そして、検出回路３０は、インピーダンス素子１８の両端Ｔ１，Ｔ２の電圧の差を検出する。すなわち、検出回路３０は、インピーダンス素子１８の一端Ｔ１の電圧と他端Ｔ２の電圧とをそれぞれ検出する。インピーダンス素子１８は、第２の期間ＴＰ２において、インピーダンス素子１８の一端Ｔ１の第１の出力端子への接続を遮断し、かつ、インピーダンス素子１８の一端Ｔ１の他端Ｔ２の第２の出力端子５への接続を遮断している。
【００２７】
補正部４０は、第１の期間ＴＰ１において、２つの入力端子１１，１２の電圧が入力端子固定部６により入力基準電圧Ｖｉｎｆに固定された状態における検出回路３０により検出されたインピーダンス素子１８の両端の電圧の差が許容値内になるように動作する。すなわち、補正部４０は、第１のノードＮ１に第１の補正電流Ｉｃ１を供給する動作と第２のノードＮ２に第２の補正電流Ｉｃ２を供給する動作との少なくとも一方を含む補正動作を行うための制御値を決定して保持する。すなわち、補正部４０は、第１の期間ＴＰ１において、補正のための動作として、インピーダンス素子１８の両端の電圧の差が許容値内に収まるようになるまで、保持している制御値を用いた上記の補正動作と同様の動作を予備的に繰り返し行う。これにより、第１の期間ＴＰ１における、第１の出力端子４から出力される電流と第２の出力端子５から出力される電流とが等しくなるようにするための制御値が決定され保持される。補正部４０は、第２の期間ＴＰ２において、第１の期間ＴＰ１に保持された制御値に従って、上記の補正動作を行う。
【００２８】
タイミング回路１６は、入力端子固定部６、コモンモード検出部８、オフセットキャンセル部２０のそれぞれへ制御信号を供給することにより、入力端子固定部６、コモンモード検出部８、オフセットキャンセル部２０のそれぞれの動作タイミングを制御する。例えば、タイミング回路１６は、オフセットキャンセル動作時（第１の期間ＴＰ１）に、２つの入力端子１１，１２が入力基準電圧Ｖｉｎｆに接続されるように、入力端子固定部６を制御する。タイミング回路１６は、第１の期間ＴＰ１に、差動増幅部１のオフセットにより第３の出力端子１３及び第４の出力端子１４に発生した電圧差を検出し、オフセットを小さくする方向にフィードバックをかけるように、オフセットキャンセル部２０を制御する。
【００２９】
次に、オフセットキャンセル部２０の内部構成例を、図２を用いて説明する。
【００３０】
オフセットキャンセル部２０は、検出回路３０及び補正部４０。検出回路３０は、接続部１７及びインピーダンス素子１８を含む。補正部４０は、コンパレータ（電圧比較部）４２、メモリー部（制御値保持部）４３、電流Ｄ／Ａ変換器４５を含む。
【００３１】
接続部１７は、第１の期間ＴＰ１（図５（ｂ）参照）に、インピーダンス素子１８の一端Ｔ１を第１のノードＮ１に接続し、インピーダンス素子１８の他端Ｔ２を第２のノードＮ２に接続する。接続部１７は、第２の期間ＴＰ２及び第３の期間ＴＰ３（図５（ｂ）参照）に、インピーダンス素子１８の一端Ｔ１の第１のノードＮ１への接続を遮断し、インピーダンス素子１８の他端Ｔ２の第２のノードＮ２への接続を遮断した状態にしている。接続部１７は、スイッチＳ１７１及びスイッチＳ１７２を含む。スイッチＳ１７１及びスイッチＳ１７２は、それぞれ、制御入力端子１９を介してアクティブレベルの制御信号φＯＤを受けた際にオンし、ノンアクティブレベルの制御信号φＯＤを受けた際にオフする。
【００３２】
コンパレータ４２は、検出回路３０により検出されたインピーダンス素子１８の一端Ｔ１の電圧と他端Ｔ２の電圧とを比較し、比較結果に応じた電圧誤差信号ＶＤＳをメモリー部４３へ出力する。
【００３３】
メモリー部４３は、クロック入力端子１４を有している。メモリー部４３は、クロック入力端子１４を介してクロック信号φＯＣＬＫを受ける。メモリー部４３は、クロック信号φＯＣＬＫに同期したタイミングで、コンパレータ４２から出力された電圧誤差信号ＶＤＳに応じて、保持しているデジタル制御値を決定する。メモリー部４３は、その決定されたデジタル制御値を保持するとともに出力する。
【００３４】
メモリー部４３は、例えば、アップダウンカウンタ４３１を含む。アップダウンカウンタ４３１は、第１の出力端子４から出力される電流が第２の出力端子５から出力される電流より大きいことが電圧誤差信号ＶＤＳにより示されている場合、次の動作を行う。メモリー部４３は、保持しているデジタル制御値をカウントアップするカウントアップ動作を行う。アップダウンカウンタ４３１は、第１の出力端子４から出力される電流が第２の出力端子５から出力される電流より小さいことが電圧誤差信号ＶＤＳにより示されている場合、次の動作を行う。アップダウンカウンタ４３１は、保持しているデジタル制御値をカウントダウンするカウントダウン動作を行う。アップダウンカウンタ４３１は、カウント値をデジタル制御値として保持するとともに出力する。
【００３５】
電流Ｄ／Ａ変換器４５は、Ｄ／Ａ変換部４５１及び電流生成部４５２を含む。
【００３６】
Ｄ／Ａ変換部４５１は、メモリー部４３から出力された変更後のデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成する。具体的には、Ｄ／Ａ変換部４５１は、カウントアップされたデジタル制御値をメモリー部４３から受けた場合、そのカウントアップされたデジタル制御値をＤ／Ａ変換することにより、カウントアップされたデジタル制御値に応じたアナログ制御値を生成する。Ｄ／Ａ変換部４５１は、カウントダウンされたデジタル制御値をメモリー部４３から受けた場合、そのカウントダウンされたデジタル制御値をＤ／Ａ変換することにより、カウントダウンされたデジタル制御値に応じたアナログ制御値を生成する。Ｄ／Ａ変換部４５１は、生成したアナログ制御値を電流生成部４５２へ供給する。
【００３７】
電流生成部４５２は、Ｄ／Ａ変換部４５１により生成されたアナログ制御値を、アップダウンカウンタ４３１から出力されるデジタル制御値に対応したアナログ制御値として受ける。電流生成部４５２は、受けたアナログ制御値に従って上記の補正動作を行う。すなわち、電流生成部４５２は、第１の補正電流Ｉｃ１及び第２の補正電流Ｉｃ２の少なくとも一方を生成して出力する。具体的には、電流生成部４５２は、カウントアップされたデジタル制御値に対応したアナログ制御値を受けた場合、第１の補正電流Ｉｃ１を減少させる動作と第２の補正電流Ｉｃ２を増加させる動作との少なくとも一方を行う。電流生成部４５２は、カウントダウンされたデジタル制御値に対応したアナログ制御値を受けた場合、第１の補正電流Ｉｃ１を増加させる動作と第２の補正電流Ｉｃ２を減少させる動作との少なくとも一方を行う。そして、電流生成部４５２は、第１のノードＮ１へ第１の補正電流Ｉｃ１を供給する動作と第２のノードＮ２へ第２の補正電流Ｉｃ２を供給する動作との少なくとも一方を行う。これにより、第１の出力端子４から出力される電流と第２の出力端子５から出力される電流とが等しくなるように補正される。
【００３８】
インピーダンス素子１８は、上記のように、第１の期間ＴＰ１に、一端Ｔ１が第１のノードＮ１に接続され、他端Ｔ２が第２のノードＮ２に接続される。インピーダンス素子１８は、第２の期間ＴＰ２に、一端Ｔ１の第１のノードＮ１への接続が遮断され、かつ、他端Ｔ２の第２のノードＮ２への接続が遮断された状態になっている。
【００３９】
ここで、差動増幅部（全差動トランスコンダクタンス増幅器）１の電流変換ゲインをＧｍとし、インピーダンス素子１８のインピーダンス値をＺとすると、オフセット電圧の（Ｇｍ×Ｚ）倍の電圧（電圧差）がコンパレータ４２に入力される。オフセットをキャンセルする処理における必要とする精度に対して、コンパレータ４２が持つ低周波帯域で変動する入力オフセットが問題にならないようにＺの値を決める必要がある。また、電流Ｄ／Ａ変換器４５の最小分解能ΔＩは、（ΔＩ／Ｇｍ）が、オフセットをキャンセルする処理における必要とする精度よりも小さくなるように設定する必要がある。
【００４０】
次に、コモンモード検出部８の内部構成例とコモンモード電圧制御部９の構成例とを、図３を用いて説明する。
【００４１】
コモンモード検出部８は、検出部８１及びリセット部８２を含む。
【００４２】
検出部８１は、第１の検出容量Ｃ８１１及び第２の検出容量Ｃ８１２を含む。第１の検出容量Ｃ８１１は、第１のノードＮ１と第３のノードＮ３との間に接続されている。第２の検出容量Ｃ８１２は、第２のノードＮ２と第３のノードＮ３との間に接続されている。第１の検出容量Ｃ８１１の容量値は、第２の検出容量Ｃ８１２の容量値と略等しい。これにより、第３のノードＮ３の電圧は、第１のノードＮ１の電圧と第２のノードＮ２の電圧との中間電圧になる。すなわち、検出部８１は、第３のノードＮ３の電圧を第１の出力端子４の電圧と第２の出力端子５の電圧とに対するコモンモード電圧として検出する。
【００４３】
リセット部８２は、第３の期間ＴＰ３（図５（ｂ）参照）に、第１の検出容量Ｃ８１１と第２の検出容量Ｃ８１２とをそれぞれリセットする。すなわち、リセット部８２は、スイッチＳ８２１及びスイッチＳ８２２を含む。スイッチＳ８２１は、アクティブレベルの制御信号φＣＭを受けた際にオンすることにより、第１の検出容量Ｃ８１１の両端を短絡して第１の検出容量Ｃ８１１をリセットする。スイッチＳ８２１は、ノンアクティブレベルの制御信号φＣＭを受けた際にオフすることにより、第１の検出容量Ｃ８１１のリセットを完了する。
【００４４】
スイッチＳ８２２は、アクティブレベルの制御信号φＣＭを受けた際にオンすることにより、第２の検出容量Ｃ８１２の両端を短絡して第２の検出容量Ｃ８１２をリセットする。なお、スイッチＳ８２１及びスイッチＳ８２２がオンすることにより、第１の出力端子４と第２の出力端子５とが短絡される。スイッチＳ８２２は、ノンアクティブレベルの制御信号φＣＭを受けた際にオフすることにより、第２の検出容量Ｃ８１２のリセットを完了する。
【００４５】
コモンモード電圧制御部９は、例えば、比較器９ｉを含む。比較器９ｉは、第３のノードＮ３の電圧、すなわち検出部８１により検出されたコモンモード電圧を受ける。比較器９ｉは、出力基準電圧端子１０を介して出力基準電圧（第２の基準電圧）Ｖｃｍｆを受ける。比較器９ｉは、出力基準電圧Ｖｃｍｆと検出されたコモンモード電圧とを比較し、比較結果に応じた制御信号を差動増幅部１へ供給する。これにより、比較器９ｉは、第１の期間ＴＰ１及び第２の期間ＴＰ２に、コモンモード検出部８により検出されたコモンモード電圧が出力基準電圧Ｖｃｍｆに一致する（等しくなる）ように、差動増幅部１を制御する。
【００４６】
次に、入力端子固定部６の内部構成例を、図４を用いて説明する。
【００４７】
入力端子固定部６は、例えば、スイッチＳ６１及びスイッチＳ６２を含む。
【００４８】
スイッチＳ６１は、アクティブレベルの制御信号φＳを受けた際にオンすることにより、差増増幅部１の入力端子１１（図１参照）と、入力基準電圧端子７とを接続する。これにより、入力端子１１の電圧は、入力基準電圧Ｖｉｎｆに固定される。スイッチＳ６１は、ノンアクティブレベルの制御信号φＳを受けた際にオフすることにより、入力端子１１と入力基準電圧端子７との接続を遮断する。これにより、入力端子１１の電圧の固定が解除される。
【００４９】
スイッチＳ６２は、アクティブレベルの制御信号φＳを受けた際にオンすることにより、差増増幅部１の入力端子１２（図１参照）と、入力基準電圧端子７とを接続する。これにより、入力端子１２の電圧は、入力基準電圧Ｖｉｎｆに固定される。スイッチＳ６２は、ノンアクティブレベルの制御信号φＳを受けた際にオフすることにより、入力端子１２と入力基準電圧端子７との接続を遮断する。これにより、入力端子１２の電圧の固定が解除される。
【００５０】
次に、本発明の実施形態に係る増幅回路１００を適用したサンプルホールド回路の例を、図５（ａ）を用いて説明する。
【００５１】
図５（ａ）に示すサンプルホールド回路３００は、入力端子Ｔ３０２，Ｔ３０３と出力端子Ｔ３０４，Ｔ３０５とを有する。また、サンプルホールド回路３００は、スイッチドキャパシタ回路（ＳＣ回路）２００及び増幅回路１００を備える。ＳＣ回路２００は、スイッチＳ２０１〜Ｓ２０５、第１の入力容量Ｃｉｎ１、第２の入力容量Ｃｉｎ２、第１の出力容量Ｃｏｕｔ１、及び第２の出力容量Ｃｏｕｔ２を含む。
【００５２】
第１の入力容量Ｃｉｎ１は、電極２３１及び電極２３２を含む。第２の入力容量Ｃｉｎ２は、電極２４１及び電極２４２を含む。第１の出力容量Ｃｏｕｔ１は、電極２５１及び電極２５２を含む。第２の出力容量Ｃｏｕｔ２は、電極２６１及び電極２６２を含む。
【００５３】
スイッチＳ２０１は、タイミング回路１６からアクティブレベルの制御信号φＳを受けた際にオンすることにより、入力端子Ｔ３０２を端子２１２と第１の入力容量Ｃｉｎ１の電極２３１とへ接続する。スイッチＳ２０１は、タイミング回路１６からノンアクティブレベルの制御信号φＳを受けた際にオフすることにより、入力端子Ｔ３０２から端子２１２及び電極２３１への接続を遮断する。
【００５４】
スイッチＳ２０２は、タイミング回路１６からアクティブレベルの制御信号φＳを受けた際にオンすることにより、入力端子Ｔ３０３を端子２２２と第２の入力容量Ｃｉｎ２の電極２４１とへ接続する。スイッチＳ２０２は、タイミング回路１６からノンアクティブレベルの制御信号φＳを受けた際にオフすることにより、入力端子Ｔ３０３から端子２２２及び電極２４１への接続を遮断する。
【００５５】
スイッチＳ２０３は、タイミング回路１６からアクティブレベルの制御信号φＳを受けた際に端子２１１を端子２１２に接続することにより、第１の出力容量Ｃｏｕｔ１の電極２５１をスイッチＳ２０１経由で入力端子Ｔ３０２へ接続する。このとき、第１の出力容量Ｃｏｕｔ１の電極２５１から第１の出力端子４及び出力端子Ｔ３０４への接続は遮断されている。スイッチＳ２０３は、タイミング回路１６からアクティブレベルの制御信号φＨを受けた際に端子２１１を端子２１３に接続することにより、第１の出力容量Ｃｏｕｔ１の電極２５１を第１の出力端子４及び出力端子Ｔ３０４へ接続する。このとき、第１の出力容量Ｃｏｕｔ１の電極２５１から入力端子Ｔ３０２への接続は遮断されている。
【００５６】
スイッチＳ２０４は、タイミング回路１６からアクティブレベルの制御信号φＳを受けた際に端子２２１を端子２２２に接続することにより、第２の出力容量Ｃｏｕｔ２の電極２６１をスイッチＳ２０２経由で出力端子Ｔ３０３へ接続する。このとき、第２の出力容量Ｃｏｕｔ２の電極２６１から第２の出力端子５及び出力端子Ｔ３０５への接続は遮断されている。スイッチＳ２０４は、タイミング回路１６からアクティブレベルの制御信号φＨを受けた際に端子２２１を端子２２３に接続することにより、第２の出力容量Ｃｏｕｔ２の電極２６１を第２の出力端子５及び出力端子Ｔ３０５へ接続する。このとき、第２の出力容量Ｃｏｕｔ２の電極２６１から出力端子Ｔ３０３への接続は遮断されている。
【００５７】
スイッチＳ２０５は、タイミング回路１６からアクティブレベルの制御信号φＨを受けた際にオンすることにより、第１の入力容量Ｃｉｎ１の電極２３１と第２の入力容量Ｃｉｎ２の電極２４１とを短絡する。スイッチＳ２０５は、タイミング回路１６からノンアクティブレベルの制御信号φＨを受けた際にオフすることにより、第１の入力容量Ｃｉｎ１の電極２３１と第２の入力容量Ｃｉｎ２の電極２４１との短絡を解除する。
【００５８】
なお、制御信号φＳがアクティブレベルになる期間と制御信号φＨがアクティブレベルになる期間とは、重ならないものとする。
【００５９】
次に、サンプルホールド回路３００の動作を、図５（ｂ）を用いて詳細に説明する。
【００６０】
Ｓ１期間において、φＳがアクティブレベル（例えば、Ｈレベル）のときに、増幅回路１００の入力端子対ＩＴＰにおける第１の入力端子２の電圧及び第２の入力端子３の電圧は、それぞれ入力基準電圧Ｖｉｎｆに固定される。これにより、第１の入力容量Ｃｉｎ１の電極２３２の電位、第２の入力容量Ｃｉｎ２の電極２４２の電位、第１の出力容量Ｃｏｕｔ１の電極２５２の電位、第２の出力容量Ｃｏｕｔ２の電極２６２の電位が、いずれも、入力基準電圧Ｖｉｎｆの電位に固定される。サンプルホールド回路３００が入力端子Ｔ３０２及びＴ３０３で受けた差動信号は、入力基準電圧Ｖｉｎｆを基準として、第１の入力容量Ｃｉｎ１、第２の入力容量Ｃｉｎ２、第１の出力容量Ｃｏｕｔ１、及び第２の出力容量Ｃｏｕｔ２にサンプリングされる。
【００６１】
このとき（すなわち第３の期間ＴＰ３）、制御信号φＣＭもアクティブレベル（例えば、Ｈレベル）となり、コモンモード検出部８におけるスイッチＳ８２１，Ｓ８２２が導通し、コモンモード検出部８の容量Ｃ８１１，Ｃ８１２をリセットする。
【００６２】
Ｈ１期間において、φＨがアクティブレベル（例えば、Ｈレベル）のとき（すなわち第２の期間ＴＰ２）に、第１の出力容量Ｃｏｕｔ１の電極２５１がサンプルホールド回路３００の出力端子Ｔ３０４に接続される。第２の出力容量Ｃｏｕｔ２の電極２６１がサンプルホールド回路３００の出力端子Ｔ３０５に接続される。それと同時に、第１の入力容量Ｃｉｎ１にサンプリングされた電荷が第１の出力容量Ｃｏｕｔ１に移動しホールドされ、第２の入力容量Ｃｉｎ２にサンプリングされた電荷が第２の出力容量Ｃｏｕｔ２に移動しホールドされる。ここで、第１の入力容量Ｃｉｎ１、第２の入力容量Ｃｉｎ２、第１の出力容量Ｃｏｕｔ１、第２の出力容量Ｃｏｕｔ２の容量値がすべて等しい場合、入力された差分信号の２倍の信号が出力されるべき差分信号となる。
【００６３】
Ｓ２期間において、サンプリング動作は、Ｓ１期間と同様に行われる。それと並行して、制御信号ΦＯＤがアクティブレベル（例えば、Ｈレベル）となり、接続部１７により、インピーダンス素子１８の両端Ｔ１，Ｔ２が第１のノードＮ１と第２のノードＮ２とにそれぞれ接続される（図２参照）。第３の出力端子１３及び第４の出力端子１４から、第１のノードＮ１及び第２のノードＮ２を介して、入力オフセット電圧の（Ｇｍ×Ｚ）倍の電圧が、コンパレータ４２に入力される。そして（すなわち第１の期間ＴＰ１において）、コンパレータ４２から電圧誤差信号ＶＤＳがメモリー部４３へ出力される。メモリー部４３は、クロック信号φＯＣＬＫの立ち上がりエッジに同期して、電圧誤差信号ＶＤＳに応じたカウントアップ動作又はカウントダウン動作を行い、カウント値をデジタル制御値として決定するとともに保持する。
【００６４】
Ｈ２期間では、Ｈ１期間と同様の動作が行われる。
【００６５】
このように、タイミング回路１６は、Ｓ１期間におけるコモンモード検出部８の容量をリセットするための動作と、Ｓ２期間における差動増幅部のオフセットをキャンセルするための動作のいずれか一方のみを行うようにタイミングをコントロールする。撮像センサに適用する場合には、水平ラインを読み出している期間中はオフセットキャンセルの制御値を決定する動作を行わず、水平ブランキング期間にオフセットキャンセルの制御値を決定する動作を行うようにする。これにより、１水平ライン内でのオフセットキャンセル量を一定に保つことができる。
【００６６】
以上のように、本実施形態によれば、差動入出力アンプの出力コモンモード電圧を所定の電圧に設定するとともに、従来精度良くキャンセルできなかった、オフセットにおける低周波数帯域で時間的に変動する成分をキャンセルすることができる。すなわち、本実施形態によれば、増幅回路において、差動増幅部のオフセットをキャンセルする処理の精度を向上することができる。
【００６７】
また、本実施形態に係る増幅回路を撮像センサの信号処理用Ａ／Ｄ変換器等に用いた場合、１／ｆノイズに起因する縞状の画像ノイズを抑圧することができる。
【００６８】
なお、本発明は上記の実施形態に制限されるものではない。たとえば、オフセットキャンセル部におけるメモリー部は、アップダウンカウンターの代わりにデジタルローパスフィルターで実現することも可能である。また、コモンモード検出部およびコモンモード電圧制御部も、スイッチドキャパシタ方式などの他の形態で実現することも可能である。
【００６９】
図６は、サンプルホールド回路の別の駆動タイミング例である。この動作タイミングでは、すべてのサンプル期間における前半（すなわち第３の期間ＴＰ３ａ）で、コモンモード検出部８の容量をリセットする動作を行う。一方、オフセットキャンセルの制御値を決定する動作は、Ｓ２期間における後半（すなわち第１の期間ＴＰ１ａ）に行われる。このように、制御信号φＣＭをクロック信号φＯＣＬＫの立ち上がりエッジに対して十分早くノンアクティブレベルへ立ち下げることにより、コンパレータ出力にオフセットキャンセルの誤差を反映させることが可能となる。
【００７０】
次に、上記のサンプルホールド回路３００を適用した撮像システムの一例を図７に示す。撮像システム９０は、図７に示すように、主として、光学系、撮像センサ８６及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００７１】
シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。レンズ９２は、入射した光を屈折させて、撮像センサ８６の画素配列（撮像面）に被写体の像を形成する。絞り９３は、光路上においてレンズ９２と撮像センサ８６との間に設けられ、レンズ９２を通過後に撮像センサ８６へ導かれる光の量を調節する。
【００７２】
撮像センサ８６は、画素配列に形成された被写体の像を画像信号に変換する。撮像センサ８６は、その画像信号を画素配列から読み出して出力する。
【００７３】
撮像信号処理回路９５は、撮像センサ８６に接続されており、撮像センサ８６から出力された画像信号を処理する。
【００７４】
Ａ／Ｄ変換器９６は、増幅回路１００を含む。Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を増幅回路１００により増幅するとともに画像信号（デジタル信号）へ変換する。
【００７５】
画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。
【００７６】
メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００７７】
タイミング発生部９８は、撮像センサ８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像センサ８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像センサ８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。
【００７８】
全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。
【００７９】
記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００８０】
このように、本実施形態に係る増幅回路１００を、撮像センサ８６の画像信号（アナログ信号）を画像信号（デジタル信号）に変換するＡ／Ｄ変換器９６に搭載することで、処理後の画像における画像品位を低下させる低周波ノイズを低減することができる。上記のＡ／Ｄ変換器９６は、撮像センサ８６を構成する半導体ＬＳＩとは別のＬＳＩとして構成してもよいし、撮像センサ８６を構成するＬＳＩと同梱したいわゆるＡＤオンチップセンサとして構成しても良い。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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