(57)【要約】【課題】  高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳそれぞれに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供する。【解決手段】  半導体基板の主面に素子分離領域によって、絶縁分離されたＰ型及びＮ型領域を形成する工程と、前記第Ｐ型及びＮ型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、前記Ｐ型領域上の前記第一の絶縁膜上にランタン酸化膜を形成する工程と、前記Ｐ型領域上の前記ランタン酸化膜及び前記Ｎ型領域上の前記第一の絶縁膜上にハフニウム或いはジルコニウムを含む第二の絶縁膜を形成する工程と、前記第二の絶縁膜上にＴｉｘＮｙとするとｘ／ｙ＜１を満たすチタンナイトライド膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。【選択図】  図１
2011061071.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に素子分離領域によって、絶縁分離されたＰ型及びＮ型領域を形成する工程と、
前記第Ｐ型及びＮ型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、
前記Ｐ型領域上の前記第一の絶縁膜上にランタン酸化膜を形成する工程と、
前記Ｐ型領域上の前記ランタン酸化膜及び前記Ｎ型領域上の前記第一の絶縁膜上にハフニウム或いはジルコニウムを含む第二の絶縁膜を形成する工程と、
前記第二の絶縁膜上にＴｉｘＮｙとするとｘ／ｙ＜１を満たすチタンナイトライド膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記チタンナイトライド膜に含まれた窒素原子が前記Ｎ型領域上に形成された前記第一の絶縁膜と前記第二の絶縁膜との界面で固定電荷を形成することを特徴とする請求項１記載半導体装置の製造方法。
【請求項３】
前記ランタン酸化膜に含まれたランタン原子が前記Ｐ型領域上に形成された前記第一の絶縁膜と前記ランタン酸化膜との界面で電機双極子を形成することを特徴とする請求項１記載半導体装置の製造方法。
【請求項４】
前記ランタン酸化膜に含まれたランタン原子が前記Ｐ型領域上に形成された前記第一の絶縁膜と前記ランタン酸化膜との界面で固定電荷を形成することを抑制することを特徴とする請求項１記載半導体装置の製造方法。
【請求項５】
絶縁分離されたＰ型及びＮ型領域を有する半導体基板と、
前記Ｐ型領域上に形成されたシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜、前記第一の絶縁膜上に形成されたランタン酸化膜、前記ランタン酸化膜上に形成されたハフニウム或いはジルコニウムを含む第二の絶縁膜からなる第一のゲート絶縁膜と、
前記Ｎ型領域上に形成されたシリコン酸化膜或いはシリコン酸窒化膜からなる第三の絶縁膜、前記第一の絶縁膜上に形成されたハフニウム或いはジルコニウムを含む第四の絶縁膜からなる第二のゲート絶縁膜と、
前記第一及び第二のゲート絶縁膜上にそれぞれ形成され、ＴｉｘＮｙとするとｘ／ｙ＜１を満たすチタンナイトライド膜と、
を備えることを特徴とする半導体装置。
【請求項６】
前記第一の絶縁膜は、シリコンジャーマナイドエピタキシャル層上に形成されていることを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置特にメタルゲート電極を用いたＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
大規模集積回路の微細化に伴いゲート絶縁膜の薄膜化が要求されている。３２ｎｍノード以降のＣＭＯＳ(Complementary Metal Oxide Semiconductor)では、ＳｉＯ２換算膜厚で０．９ｎｍ以下のゲート絶縁膜が必要となる。
【０００３】
一方、ゲート電極としては、従来多結晶シリコン（Ｐｏｌｙ−Ｓｉ）ゲート電極が用いられている。多結晶シリコンゲート電極はその半導体特性より空乏化を生じる。この多結晶シリコンゲート電極の空乏化は、ゲート絶縁膜の実効的な膜厚を増加させ、ゲート絶縁膜の薄膜化を阻害している。したがって、多結晶シリコンゲート電極の空乏化を抑制するために、メタルゲート電極の導入が求められている。
【０００４】
メタルゲート電極には、トランジスタのしきい値電圧（Ｖｔｈ）の低減のために、Ｓｉバンド端近傍の実効仕事関数（ＥＷＦ）が求められている。具体的には、ＮＭＯＳＦＥＴ（N Channel Metal Oxide Semiconductor Field Effect Transistor）では、Ｓｉ伝導帯端（４．０５ｅＶ
）近傍のＥＷＦが求められており、一方、ＰＭＯＳＦＥＴ（P Channel Metal Oxide Semiconductor Field Effect Transistor）では、Ｓｉ価電子帯端（５．１７ｅＶ）近傍のＥＷＦが求められている。Ｓｉバンド端のＥＷＦを実現させることで、しきい値電圧を低減し所望のＣＯＭＳの駆動力を得ることができる。
【０００５】
現在、メタルゲート電極の候補材料として、熱的安定性や、ゲート加工の容易さの観点から、チタンナイトライド（ＴｉＮ）が広く検討されている。チタンナイトライドは、Ｈｉｇｈ−ｋ絶縁膜上でＳｉバンドギャップのミッドギャップ近傍のＥＷＦを持つことが知られており、この技術だけでは低しきい値電圧は実現できない。
【０００６】
そこで、ＮＭＯＳＦＥＴ領域では、チタンナイトライド電極／Ｈｉｇｈ−ｋゲート絶縁膜の界面にランタン酸化膜（キャップ膜）を選択的に導入することにより、フラットバンド電圧（ＶＦＢ）を負側にシフトさせ、つまり、ＥＷＦを低減させ、しきい値電圧を低減させる技術が開示されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特表２００５−５２７９７４
【発明の概要】
【発明が解決しようとする課題】
【０００８】
高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳそれぞれに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置の製造方法は、半導体基板の主面に素子分離領域によって、絶縁分離されたＰ型及びＮ型領域を形成する工程と、前記第Ｐ型及びＮ型領域上にシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜を形成する工程と、前記Ｐ型領域上の前記第一の絶縁膜上にランタン酸化膜を形成する工程と、前記Ｐ型領域上の前記ランタン酸化膜及び前記Ｎ型領域上の前記第一の絶縁膜上にハフニウム或いはジルコニウムを含む第二の絶縁膜を形成する工程と、前記第二の絶縁膜上にＴｉｘＮｙとするとｘ／ｙ＜１を満たすチタンナイトライド膜を形成する工程とを備えることを特徴とする。
【００１０】
また、本発明の一態様に係る半導体装置は、絶縁分離されたＰ型及びＮ型領域を有する半導体基板と、前記Ｐ型領域上に形成されたシリコン酸化膜或いはシリコン酸窒化膜からなる第一の絶縁膜、前記第一の絶縁膜上に形成されたランタン酸化膜、前記ランタン酸化膜上に形成されたハフニウム或いはジルコニウムを含む第二の絶縁膜からなる第一のゲート絶縁膜と、前記Ｎ型領域上に形成されたシリコン酸化膜或いはシリコン酸窒化膜からなる第三の絶縁膜、前記第一の絶縁膜上に形成されたハフニウム或いはジルコニウムを含む第四の絶縁膜からなる第二のゲート絶縁膜と、前記第一及び第二のゲート絶縁膜上にそれぞれ形成され、ＴｉｘＮｙとするとｘ／ｙ＜１を満たすチタンナイトライド膜と、を備えることを特徴とする。
【発明の効果】
【００１１】
高誘電率ゲート絶縁膜を用い、ＰＭＯＳ、ＮＭＯＳそれぞれに適した仕事関数を有するＣＭＯＳＦＥＴを有する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例に係る半導体装置を示したチャネル長方向の断面図である。
【図２】本発明の実施例に係る半導体装置を示したチャネル長方向の断面図である。
【図３】本発明の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図４】本発明の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【図５】本発明の実施例に係る半導体装置の製造方法を模式的に示した工程図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照しながら説明する。
【実施例】
【００１４】
図１は本発明の実施例に係る半導体装置を示したチャネル長方向の断面図である。単結晶シリコン基板１００上に、深さ２００〜３５０ｎｍの素子分離領域１０２が形成されている。素子分離１０２によって区画された領域である能動素子領域にはＰＭＯＳＦＥＴの形成領域（以下、単にＰＭＯＳ領域と称す）であるＮ型拡散領域１０２、及びＮＭＯＳＦＥＴの形成領域（以下、単にＮＭＯＳ領域と称す）であるＰ型拡散領域１０３が形成されている。Ｎ型拡散領域１０２及びＰ型拡散領域１０３の典型的な不純物濃度はＮ型拡散領域１０２の場合リン３×１０１３ｃｍ−３、Ｐ型拡散領域１０３の場合ボロン２×１０１３ｃｍ−３程度である。
【００１５】
ＮＭＯＳ領域の単結晶シリコン基板１００上にはシリコン酸化膜１０４が形成され、シリコン酸化膜１０４上にはランタン酸化膜１０５が形成されている。本実施例では、ランタン元素をキャップ層から拡散させるのではなく、単結晶シリコン基板１００上に、しきい値低減に必要な量のランタン元素だけを含有するランタン酸化膜１０５を形成するので、正確にしきい値電圧を調整することができる。
【００１６】
ランタン酸化膜１０５上にはハフニウムシリコン酸窒化膜１０７が形成されている。ハフニウムシリコン酸窒化膜１０７は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜等よりも誘電率の高い絶縁膜であり、シリコン酸化膜１０４及びハフニウムシリコン酸窒化膜１０７がゲート絶縁膜として機能する。
【００１７】
また、ＰＭＯＳ領域の単結晶シリコン基板１００上にはシリコン酸化膜１０４が形成され、シリコン酸化膜１０４上にはハフニウムシリコン酸窒化膜１０７が形成されている。ハフニウムシリコン酸窒化膜１０７は、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜等よりも誘電率の高い絶縁膜であり、シリコン酸化膜１０４及びハフニウムシリコン酸窒化膜１０７がゲート絶縁膜として機能する。
【００１８】
ＰＭＯＳ領域の単結晶シリコン基板１００表面には、図２に示すようにシリコンジャーマナイドエピタキシャル層１１０を形成しても良い。ＰＭＯＳ領域にシリコンジャーマナイドエピタキシャル層１１０を成長させることによって、シリコン基板を用いる場合に比べて見かけ上の実効仕事関数を上昇させ、ＰＭＯＳＦＥＴのしきい値電圧を下げることができる。なお、シリコンジャーマナイドエピタキシャル層１１０を成長させる際に、例えば、ボロン等の不純物をドープして、ＰＭＯＳＦＥＴのしきい値電圧の調整を行っても良い。
【００１９】
ＮＭＯＳ領域及びＰＭＯＳ領域のハフニウムシリコン酸窒化膜１０７上にはチタンナイトライド膜１０８が形成され、チタンナイトライド膜１０８上にはポリシリコン膜１０９が形成されている。チタンナイトライド膜１０８はＴｉｘＮｙとするとｘ／ｙ＜１、すなわちチタン元素よりも窒素元素の方が多く含まれるように形成されている。従って、本実施例では、ＰＭＯＳ領域とＮＭＯＳ領域に同じ窒素元素とチタン元素の比を有するチタンナイトライド膜が形成されている。
【００２０】
本実施例ではチタン元素よりも窒素元素の方が多く含まれるように形成することによって、チタンナイトライド膜１０８に含まれた余剰窒素がハフニウムシリコン酸窒化膜１０７とシリコン酸化膜１０４との界面に拡散し、負の固定電荷を形成する。この負の固定電荷の効果によりチタンナイトライド膜１０８が実効仕事関数の大きいメタルゲート材料として作用するため低い（絶対値が小さい）しきい値電圧を有するＰＭＯＳＦＥＴを実現することができる。
【００２１】
また、ＮＭＯＳ領域のシリコン酸化膜１０４とハフニウムシリコン酸窒化膜１０７との間にランタン酸化膜１０５が形成されており、ランタン酸化膜１０５とシリコン酸化膜１０４との界面で電気双極子が形成されるため、低い（絶対値が小さい）しきい値電圧を有するＮＭＯＳＦＥＴを実現することができる。また、シリコン酸化膜１０４上に直接ランタン酸化膜１０５が形成されているため、チタンナイトライド膜１０８に含まれた余剰窒素がＮＭＯＳ領域のハフニウムシリコン酸窒化膜１０７とシリコン酸化膜１０４との界面に拡散し、ＮＭＯＳＦＥＴにはしきい値電圧を高くするように作用する負の固定電荷を形成することを抑制することができる。
【００２２】
さらに、ＰＭＯＳ領域の単結晶シリコン基板１００表面にシリコンジャーマナイドエピタキシャル層１１０を形成することにより、さらに低い（絶対値が小さい）しきい値電圧を有するＰＭＯＳＦＥＴを実現することができるため望ましい。
【００２３】
図３乃至図５は本発明の実施例に係る半導体装置の製造工程を模式的に示す断面図である。図３乃至図５を用いて本発明の実施例に係る半導体装置の製造方法について説明する。
【００２４】
はじめに、図３（ａ）に示すように、単結晶シリコン基板１００の主面に、素子分離１０１によって区画されたＰＭＯＳ領域であるＮ型拡散領域１０２、及びＮＭＯＳ領域であるＰ型拡散領域１０３を形成する。このシリコン基板１００上に、熱酸化法またはラジカル酸化法を用いて厚さ約１．０ｎｍのシリコン酸化膜１０４を形成する。ここでは、シリコン酸化膜の他にシリコン酸窒化膜等が考えられる。
【００２５】
続いて、図３（ｂ）に示すように、このシリコン酸化膜１０４上に、ＰＶＤ法等を用いてランタン酸化膜１０５を形成する。ランタン酸化膜１０５の形成後、フォトレジスト等をＮＭＯＳ領域に選択的に形成することによってＮＭＯＳ領域に形成されたランタン酸化膜１０５を保護し、例えば、希塩酸水溶液等を用いてＰＭＯＳ領域に形成されたランタン酸化膜１０５を除去する（図３（ｃ））。
【００２６】
ここで、ランタン酸化膜１０５は、吸湿性があり、長時間大気に晒されると膜質の劣化が生じるため、ランタン酸化膜１０５を形成し大気開放してから、３時間以内、好ましくは３０分以内にすることが望ましい。また、ＰＭＯＳ領域のランタン酸化膜１０５を除去する際のウェット処理によってシリコン酸化膜１０４の膜質の劣化が懸念される場合には、ランタン酸化膜１０５を除去するとともにＰＭＯＳ領域のシリコン酸化膜１０４を除去し、シリコン酸化膜を形成しなおしても構わない。
【００２７】
また、この時にＰＭＯＳ領域にシリコンジャーマナイド層を成長させることによって、ＰＭＯＳＦＥＴのチャネルにシリコン基板を用いる場合に比べて見かけ上の実効仕事関数を上昇させ、しきい値電圧を下げることができる。なお、シリコンジャーマナイド層を成長させる際に、例えば、ボロン等の不純物をドープして、ＰＭＯＳＦＥＴのしきい値電圧の調整を行っても良い。
【００２８】
次いで、図４（ａ）に示すように、ランタン酸化膜１０５上及びＰＭＯＳ領域のシリコン酸化膜１０４上にハフニウムシリコン酸化膜１０６を、例えばＣＶＤ法等を用いて２ｎｍの膜厚で形成する。このハフニウムシリコン酸化膜１０６に対し、プラズマ窒化法で窒素元素を導入する。プラズマ窒化法によりハフニウムシリコン酸化膜１０６に窒素を導入した後、例えば１０００℃、５ｔｏｒｒ、１０秒の条件で熱処理を行うことにより導入した窒素元素を膜中で安定化させ、ハフニウムシリコン酸窒化膜１０７を形成する（図４（ｂ））。
【００２９】
その後、図４（ｃ）に示すように、ゲート電極となるチタンナイトライド膜１０８をＰＶＤ法等により約７ｎｍの膜厚で堆積する。チタンをスパッタリングしてハフニウムシリコン酸窒化膜１０７上に堆積する際に、雰囲気中のＮ２流量を調整することによってチタンナイトライド膜１０８の組成を制御することができる。具体的には、本実施例ではＴｉｘＮｙとするとｘ／ｙ＜１、すなわちチタン元素よりも窒素元素の方が多く含まれるように調整する。
【００３０】
チタンナイトライド膜１０８に含まれた余剰窒素がハフニウムシリコン酸窒化膜１０７とシリコン酸化膜１０４との界面に拡散し、負の固定電荷を形成する。この負の固定電荷の効果によりチタンナイトライド膜１０８が実効仕事関数の大きいメタルゲート材料として作用するため低い（絶対値が小さい）しきい値電圧を有するＰＭＯＳＦＥＴを実現することができる。
【００３１】
一方、本実施例では、ＮＭＯＳ領域にもチタンナイトライド膜１０８を形成している。すなわちＮＭＯＳ領域にＰＭＯＳ領域と同じ窒素元素とチタン元素の比を有するチタンナイトライド膜１０８が形成されているため、ＰＭＯＳ領域と同様に余剰窒素がランタン酸化膜１０５とシリコン酸化膜１０４との界面に拡散する。
【００３２】
従来の、ランタン酸化膜をハフニウムシリコン酸窒化膜１０７とチタンナイトライド膜１０８との界面に形成し、ランタン元素をシリコン酸化膜１０４とハフニウムシリコン酸窒化膜１０７との界面へ拡散させてＮＭＯＳＦＥＴのしきい値電圧の制御を行う技術の場合、ＮＭＯＳＦＥＴのシリコン酸化膜１０４とハフニウムシリコン酸窒化膜１０７との界面に拡散した余剰窒素が負の固定電荷を形成し、ＮＭＯＳＦＥＴの特性を劣化してしまうことが問題となる。
【００３３】
しかし、本実施例ではＮＭＯＳ領域のシリコン酸化膜１０４上に直接ランタン酸化膜１０５を形成している。シリコン酸化膜１０４上に直接ランタン酸化膜１０５を形成することによりチタンナイトライド膜１０８から拡散した余剰窒素が負の固定電荷を形成することを抑制することができる。
【００３４】
また、ＰＭＯＳ領域及びＮＭＯＳ領域に同じ窒素元素とチタン元素の比を有するチタンナイトライド膜１０８を形成することによって、それぞれに異なる仕事関数を有するゲート電極を作り分ける必要が無く、製造工程を少なくすることができる。
【００３５】
チタンナイトライド膜１０８を形成後、図５（ａ）に示すように、チタンナイトライド膜１０８上にゲート電極となるポリシリコン膜１０９約７０ｎｍの膜厚で形成する。従って、本実施例においてゲート電極はチタンナイトライド膜１０８とポリシリコン膜１０９との積層構造となる。
【００３６】
その後、図５（ｂ）に示すように、ＲＩＥ法を用いて積層された膜をゲート電極形状にエッチング加工することで、ゲートスタックの構造が完成する。
【００３７】
本実施例において、ランタン酸化膜１０５はＮＭＯＳＦＥＴのしきい値を制御するために用いるため、デバイスの要求に合わせて膜厚を調整することができる。例えば、低いしきい値電圧が要求される場合は、ランタン酸化膜１０５を厚く形成すれば良く、それほど低いしきい値電圧が要求されないデバイスの場合は、膜ではなく、島状の状態でも良いし、金属ランタンの状態でも良い。
【００３８】
加えて、本実施例において、ゲート絶縁膜のゲート電極と接する側に、ハフニウムシリコン酸窒化膜１０７を用いたが、ハフニウム酸窒化膜、ジルコニウム酸化膜、ジルコニウム酸窒化膜、ハフニウムシリコン酸化膜、ハフニウム酸化膜、ジルコニウムシリコン酸化膜、ジルコニウムシリコン酸窒化膜、ハフニウムジルコニウム酸化膜、ハフニウムジルコニウム酸窒化膜、ハフニウムジルコニウムシリコン酸化膜、ハフニウムジルコニウムシリコン酸窒化膜等を用いてもよい。
【００３９】
本実施例によれば、次のような効果が得られる。すなわち、ＮＭＯＳ領域はランタン酸化膜の効果により、ＰＭＯＳ領域はチタン元素よりも窒素元素の方が多く含まれるように形成されたチタンナイトライド膜の効果により、それぞれ低い（絶対値が小さい）しきい値電圧を有するＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを実現することができる。
【００４０】
さらに、ＮＭＯＳ領域のシリコン酸化膜１０４上にランタン酸化膜１０５直接形成することによってＮＭＯＳ領域におけるチタンナイトライド膜１０８から拡散した余剰窒素が負の固定電荷を形成することを抑制することができる。
【００４１】
加えて、ＰＭＯＳ領域及びＮＭＯＳ領域に同じ窒素元素とチタン元素の比を有するチタンナイトライド膜１０８を形成することによって、それぞれに異なる仕事関数を有するゲート電極を作り分ける必要が無く、製造工程を少なくすることができる。
【００４２】
なお、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々に変形して実施することができる。
【符号の説明】
【００４３】
１００    単結晶シリコン基板
１０１    素子分離領域
１０２    Ｎ型拡散領域
１０３    Ｐ型拡散領域
１０４    シリコン酸化膜
１０５    ランタン酸化膜
１０６    ハフニウムシリコン酸化膜
１０７    ハフニウムシリコン酸窒化膜
１０８    チタンナイトライド膜
１０９    ポリシリコン膜
１１０    シリコンジャーマナイドエピタキシャル層
【図１】
2011061071.tif 000003
【図２】
2011061071.tif 000004
【図３】
2011061071.tif 000005
【図４】
2011061071.tif 000006
【図５】
2011061071.tif 000007