(57)【要約】【課題】ゲート−ソース容量を小さくするための交流４端子ＪＦＥＴ幾何構造を提供すること。【解決手段】４端子ＪＦＥＴには、第１の伝導型を有する基板と、前記基板の上の、第１の伝導型とは逆の第２の伝導型を有する上部層が含まれている。ゲートおよびソースは上部層の中に埋め込まれている。ゲートパッドは、ゲートに電気接続されている。第１の伝導型を有する領域は上部層の中に形成されており、上部層を２つのセクションに分割している。この領域は、ゲートパッドとソースの間の総合容量を小さくしている。総合ゲート−ソース容量が小さいため、ＪＦＥＴ中の雑音増幅を小さくすることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
ゲートから第１のチャネルへの端子容量(terminal capacitance)が低減された（reduced）ＪＦＥＴデバイスであって、
ａ）第１の伝導型を有する基板と、
ｂ）前記基板の上(over)に配置された、前記第１の伝導型とは逆の第２の伝導型を有する上部層と、
ｃ）前記上部層の中に形成され(formed in)、セクション１およびセクション２を含む２つのセクションに前記上部層を分割(separating)している、前記第１の伝導型を有する領域と、
ｄ）前記上部層のセクション１の中に配置され、前記上部層によって前記基板から分離(separated)された、前記第１の伝導型を有するゲートと、
ｅ）前記上部層のセクション１の中に配置された、前記第２の伝導型を有する第１のチャネル端子(channel terminal)と、
ｆ）前記上部層のセクション２の上(over)に配置され、前記ゲートに電気的に結合(coupled)され、かつ、前記第１のチャネル端子および前記上部層から電気的に隔離(isolated)されたゲートパッドと
を備えたデバイス。
【請求項２】
前記ゲート、前記第１のチャネル端子および前記基板がドープされた、請求項１に記載のデバイス。
【請求項３】
前記上部層がエピタキシャル層である、請求項１に記載のデバイス。
【請求項４】
前記上部層が前記ゲートを前記第１のチャネル端子から分離している、請求項１に記載のデバイス。
【請求項５】
前記第１の伝導型がｐであり、前記第２の伝導型がｎである、請求項１に記載のデバイス。
【請求項６】
前記ゲートパッドがアルミニウムを含有している、請求項１に記載のデバイス。
【請求項７】
前記上部層と前記ゲートパッドの間に絶縁層が配置された、請求項１に記載のデバイス。
【請求項８】
放射検出システムであって、
ａ）ゲートから第１のチャネルへの端子容量が低減された（reduced）ＪＦＥＴデバイスであって、
ｉ）第１の伝導型を有する基板と、
ｉｉ）前記第１の伝導型とは逆の第２の伝導型を有する、前記基板の上に配置された上部層と、
ｉｉｉ）前記第１の伝導型を有するゲートであって、前記上部層によって前記ゲートが前記基板から分離されるように前記上部層の中に配置されたゲートと、
ｉｖ）前記第２の伝導型を有する第１のチャネル端子であって、前記上部層によって前記第１のチャネル端子が前記基板から分離されるように前記上部層の中に配置された第１のチャネル端子と、
ｖ）前記ゲートに取り付けられ、前記第１のチャネル端子および前記上部層から電気的に隔離されたゲートパッドと、
ｖｉ）前記上部層の中に形成され、前記ゲートパッドおよび前記第１のチャネル端子を分離している、前記第１の伝導型を有する領域と
を備えたＪＦＥＴと、
ｂ）前記ＪＦＥＴに電気的に取り付けられた(electrically attached)放射検出器(radiation detector)と、
ｃ）前記放射検出器およびＪＦＥＴを取り囲んでいる(surrounding)気密封止容器(hermetically sealed container)と、
ｄ）前記容器中へのｘ線の通過を許容し、前記放射検出器に衝突(impinging)させるように構成された前記容器（container）中の窓（window）と、
を備えた放射検出システム。
【請求項９】
ゲート−第１のチャネル端子容量が小さいＪＦＥＴデバイスであって、
ａ）第１の伝導型を有するドープ基板と、
ｂ）前記第１の伝導型とは逆の第２の伝導型を有する、前記基板の上に配置された上部層と、
ｃ）前記上部層がエピタキシャル層であり、
ｄ）前記第１の伝導型を有する領域であって、前記基板の上に配置され、前記上部層をセクション１およびセクション２に分割している領域と、
ｅ）前記第１の伝導型を有するドープゲートであって、前記上部層によって前記ゲートが前記基板から分離されるように前記上部層の前記セクション１の中に配置されたドープゲートと、
ｆ）前記第２の伝導型を有するドープされた第１のチャネル端子であって、前記上部層によって前記第１のチャネル端子が前記基板から分離され、かつ、前記第１のチャネル端子が前記ゲートから分離されるように前記上部層の前記セクション１の中に配置された、ドープされた第１のチャネル端子と、
ｇ）ゲートトレースによって前記ゲートに取り付けられ、酸化物絶縁層によって前記第１のチャネル端子および前記上部層から電気的に隔離され、かつ、少なくとも部分的に前記セクション２の上に配置されたゲートパッドと
を備え、
ｈ）前記領域が実質的に前記ゲートトレースの下方に配置された
ＪＦＥＴデバイス。
【請求項１０】
ａ）前記ＪＦＥＴに電気的に取り付けられた放射検出器と、
ｂ）前記放射検出器およびＪＦＥＴを取り囲んでいる気密封止容器と、
ｃ）前記容器中へのｘ線の通過を許容し、前記放射検出器に衝突させるように構成された前記容器中の窓と
をさらに備えた、請求項９に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合電界効果トランジスタ（ＪＦＥＴ）に関する。
【背景技術】
【０００２】
図１および２に４端子ＪＦＥＴ１０が示されている。４端子ＪＦＥＴは、基板１４、ゲート１１ｃ、第１のチャネル端子１３ｃおよび第２のチャネル端子１６ｃの４つの端子からなっている。通常、第１のチャネル端子１３ｃはソースであり、第２のチャネル端子１６ｃはドレインである。典型的には、基板１４およびゲート１１ｃは、ｐなどの第１の伝導型で構築され、通常は高度にドープされている。ソース１３ｃおよびドレイン１６ｃは、通常、ｎなどの第２の伝導型で構築されており、ゲート１１ｃの伝導型とは逆であり、同じく高度にドープされている。ゲート１１ｃおよびソース１３ｃは、通常、上部層１５ａ〜ｃの中に埋め込まれており、上部層１５ａ〜ｃは、ソース１３ｃの伝導型と同じｎなどの伝導型であるが、通常は高度にドープされていない。この上部層１５ａ〜ｃは、エピタキシャル層であることがしばしばである。
【０００３】
ゲート１１ｃへの外部接続のために使用されるゲートパッド１１ａは、ゲートトレース１１ｂを介してゲートに取り付けることができる。ゲートパッド１１ａおよび／またはゲートトレース１１ｂは、ソース１３ｃの上に配置することができ、かつ、ソース１３ｃから電気的に隔離することができる。酸化物などの絶縁材料１２を使用してソース１３ｃをゲートパッド１１ａおよび／またはゲートトレース１１ｂから隔離することができる。同様に、ソースパッド１３ａは、ソーストレース１３ｂを介してソース１３ｃに接続されており、また、ドレインパッド１６ａは、ドレイントレース１６ｂを介してドレイン１６ｃに接続されている。
【０００４】
上部層１５ａ〜ｃは、３つの異なるセクションに分割することができる。これらのセクション間の実際の分離は存在しなくてもよいが、このような分割は、デバイスの説明に役に立っている。上部層のセクション１、１５ｃは、少なくとも部分的にゲート１１ｃの下方に配置されるセクションである。上部層のセクション２、１５ａは、ゲートパッド１１ａの下方に配置されるセクションである。上部層のセクション３、１５ｂは、少なくとも部分的にゲートトレース１１ｂの下方に配置されるセクションである。セクション１、１５ｃは、ソース１３ｃとゲート１１ｃの間に配置することも可能であるが、ソース１３ｃおよびゲート１１ｃは、このようなセクションを介在させることなく、互いに接触させることも可能である。
【０００５】
ゲート１１ｃと他のあらゆるコンポーネントとの間の容量は、デバイス中の望ましくない雑音を増幅する可能性があるため、最適ＪＦＥＴ性能のためには、通常、このような容量を小さくすることが望ましい。上部層１５ａ〜ｃは、ゲート、ゲートトレースおよびゲートパッド１１ａ〜ｃと基板１４の間の容量を小さくすることができる。絶縁層１２は、ゲート、ゲートトレースおよびゲートパッド１１ａ〜ｃとソース１３ｃの間の容量を小さくすることができる。上部層１５は、ソース１３ｃの伝導型と同じ伝導型の層であるため、この上部層は、ソース１３ｃとゲートパッド１１ａの間の容量を小さくするためにはほとんど有効ではない。
【０００６】
破線１７ａ〜ｃで示されているように、ゲート、ゲートトレースおよびゲートパッド１１ａ〜ｃとソース１３ｃの間には様々な容量経路が存在している。容量経路の１つである１７ｃは、ゲート１１ｃとソース１３ｃの間に存在している。第２の容量経路１７ｂは、ゲートトレース１１ｂとソース１３ｃの間に存在している。他の容量経路１７ａは、ゲートパッド１１ａとソース１３ｃの間に存在している。層のセクション２および３である１５ａおよび１５ｂはソース１３ｃに電気接続されているため、また、ゲートパッド１１ａのサイズが大きいため、この経路を介した容量は重大である。これらの３つの容量経路の結合容量は、デバイスの雑音増幅に対する重大な影響を有している。この容量を小さくすることが有利である。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ゲート、ゲートトレースおよびゲートパッドとソースの間の容量を小さくすることが有利であることが認識されている。
【課題を解決するための手段】
【０００８】
本発明によれば、第１の伝導型を有する基板を備えた、ゲート−ソース容量が小さいＪＦＥＴデバイスが提供される。上部層は基板の上に配置されており、第１の伝導型とは逆の第２の伝導型を有している。第１の伝導型を有する領域は、この領域によって、セクション１およびセクション２を含む２つのセクションに上部層が分割されるように上部層の中に形成されている。ゲートは、上部層のセクション１の中に配置されており、上部層によって基板から分離されている。ゲートは第１の伝導型を有している。通常はソースである第１のチャネル端子は、上部層のセクション１の中に配置されており、第２の伝導型を有している。ゲートパッドは、上部層のセクション２の上に配置されており、ゲートに電気的に結合され、かつ、ソースおよび上部層から電気的に隔離されている。
【０００９】
本発明のより詳細な態様によれば、ＪＦＥＴデバイスは、放射検出器がＪＦＥＴに電気的に取り付けられた放射検出システムの一部であってもよい。気密封止容器で放射検出器およびＪＦＥＴを取り囲むことができる。容器内の窓は、容器の中にｘ線を通過させ、放射検出器に衝突させることができる。
【図面の簡単な説明】
【００１０】
【図１】従来技術によるＪＦＥＴの略上面図である。
【図２】図１の線２−２に沿って取った図１のＪＦＥＴの略横断面図である。
【図３】本発明の一実施形態によるＪＦＥＴの略上面図である。
【図４】図３の線４−４に沿って取った図３のＪＦＥＴの略横断面図である。
【図５】図３および４のＪＦＥＴを利用した本発明の一実施形態による放射検出システムの略横断面図である。
【発明を実施するための形態】
【００１１】
以下、図面に示されている例示的実施形態を参照し、また、本明細書において特定の言語を使用してその例示的実施形態について説明する。しかしながら、それらの例示的実施形態には本発明の範囲を限定することは意図されていないことは理解されよう。関連する分野および本開示の所有を有する当業者には明らかである、本明細書において示されている本発明の特徴に対する変更および他の修正、ならびに本明細書において示されている本発明の原理の追加アプリケーションは、本発明の範囲内であるものとする。
【００１２】
図３および４は、容量が小さい４端子ＪＦＥＴ３０を示したものである。ＪＦＥＴ３０には、基板１４、ゲート１１ｃ、第１のチャネル端子１３ｃおよび第２のチャネル端子１６ｃの４つの端子が含まれている。通常、第１のチャネル端子１３ｃはソースであり、第２のチャネル端子１６ｃはドレインである。本出願においては、簡潔にするために、「ソース」は、第１のチャネル端子を記述するために使用されており、また、「ドレイン」は、第２のチャネル端子を記述するために使用されているが、本発明は、ソースが第１のチャネル端子であり、また、ドレインが第２のチャネル端子であることに限定されない。ドレインが第１のチャネル端子であり、また、ソースが第２のチャネル端子である代替構成を使用することも可能である。
【００１３】
基板１４およびゲート１１ｃは、第１の伝導型で構築することができ、また、高度にドープすることができる。ソース１３ｃは、第１の伝導型とは逆の第２の伝導型で構築することができ、同じく高度にドープすることができる。ゲート１１ｃおよびソース１３ｃは、上部層１５ａ〜ｃの中に埋め込むことができ、上部層１５ａ〜ｃは、ソース１３ｃの伝導型と同じ伝導型であるが、通常は高度にドープされていない。上部層１５ａ〜ｃは、基板の上に配置することができる。ゲート１１ｃは、上部層１５ａ〜ｃによってゲート１１ｃが基板１４から分離されるように上部層１５ａ〜ｃの中に配置することができる。ソース１３ｃは、ソース１３ｃが基板１４と接触するように、あるいは上部層１５ａ〜ｃがソース１３ｃを基板１４から分離することができるように下方に向かって延在させることができる。この上部層１５ａ〜ｃはエピタキシャル層であってもよい。第１の伝導型をｐにし、第２の伝導型をｎにすることができ、あるいは第１の伝導型をｎにし、第２の伝導型をｐにすることができる。
【００１４】
ゲート１１ｃへの外部接続のために使用されるゲートパッド１１ａは、ゲートトレース１１ｂを介してゲートに取り付けることができ、あるいはこのゲートトレース１１ｂを介してゲートに電気的に結合することができる。ゲートパッド１１ａおよび／またはゲートトレース１１ｂは、ソース１３ｃの上に配置することができ、かつ、ソース１３ｃから電気的に隔離することができる。酸化物などの絶縁材料１２を使用してソース１３ｃをゲートパッド１１ａおよび／またはゲートトレース１１ｂから隔離することができる。同様に、ソースパッド１３ａは、ソーストレース１３ｂを介してソース１３ｃに接続されており、また、ドレインパッド１６ａは、ドレイントレース１６ｂを介してドレイン１６ｃに接続されている。
【００１５】
ゲート１１ｃと他のあらゆるコンポーネントとの間の容量は、デバイス中の望ましくない雑音を増幅する可能性があるため、最適ＪＦＥＴ性能のためには、通常、このような容量を小さくすることが望ましい。上部層１５ａ〜ｃは、ゲート、ゲートトレースおよびゲートパッド１１ａ〜ｃと基板１４の間の容量を小さくすることができる。絶縁層１２は、ゲート、ゲートトレースおよびゲートパッド１１ａ〜ｃとソース１３ｃの間の容量を小さくすることができる。上部層１５ａ〜ｃは、ソース１３ｃの伝導型と同じ伝導型の層であるため、この上部層は、ソース１３ｃとゲートパッド１１ａの間の容量を小さくするためにはほとんど有効ではない。
【００１６】
破線１７ａ〜ｃで示されているように、ゲート、ゲートトレースおよびゲートパッド１１とソース１３ｃの間には様々な容量経路が存在している。容量経路の１つである１７ｃは、ゲート１１ｃとソース１３ｃの間に存在している。第２の容量経路１７ｂは、ゲートトレース１１ｂとソース１３ｃの間に存在している。他の容量経路１７ａは、ゲートパッド１１ａとソース１３ｃの間に存在している。これらの３つの容量経路の結合容量は、デバイスの雑音増幅に影響を及ぼしている。
【００１７】
ゲートパッド１１ａとソース１３ｃの間の容量に起因する雑音増幅を小さくするために、第１の伝導型を有する領域３１が上部層の中に形成されており、上部層をセクション１、１５ｃとセクション２、１５ａの２つのセクションに分割している。領域３１は第１の伝導型の領域であるため、この領域３１は、ゲートパッド１１ａとソース１３ｃの間に容量が小さい領域を生成し、したがってゲート、ゲートトレース、ゲートパッド１１ａ〜ｃとソース１３ｃの間の総合容量を小さくしている。領域３１は、基板およびゲートの伝導型と同じ伝導型の領域であるため、この領域３１は、ゲートと基板の間の容量を大きくする望ましくない効果を有する可能性がある。このような大きいゲート−基板容量を最小化するために、表面積が大きいゲートパッド１１ａの下方ではなく、表面積が小さいゲートトレース１１ｂの下方に領域３１を配置することができる。このような配置による総合効果は、ゲート１１ｃ−ソース１３ｃ容量が著しく小さくなり、かつ、ゲート１１ｃ−基板１４容量に対する悪影響が最小化されることである。ソース１３ｃが基板に向かって下方に延在しており、また、領域３１がソース１３ｃに隣接して配置されていない場合、セクション１、１５ｃを２つのサブセクションに分割することができることに留意されたい。領域３１は、ソース１３ｃに隣接して配置することができ、あるいは領域３１とソース１３ｃの間に上部層１５ｃを存在させることも可能である。領域３１は上部層を物理的に分離することができ、つまりトレースの下方のセクション１、１５ｃおよびセクション２、１５ａに分離することができる。この領域は、絶縁層１２と基板１４の間の空間を充填することができる。
製造方法
容量が小さい４端子ＪＦＥＴは、標準の半導体製造プロセスによって製造することができ、また、ケイ素、ゲルマニウム、ヒ化ガリウム、等々などの標準の半導体材料を使用して製造することができる。ドーパントには標準のドーピング材料を使用することができる。例えば、ｐ型ドーピングにはホウ素または二フッ化ホウ素を使用することができ、また、ｎ型ドーピングにはリンまたはヒ素を使用することができる。
【００１８】
上部層のセクション１、１５ｃとセクション２、１５ａの間の領域３１は、デバイスの表面全体に酸化物を堆積させ、次に、その領域の上の酸化物を選択的にエッチ除去することができるフォトレジストマスクを表面に堆積させることによって形成することができる。ドーパントは、基板と電気接触する十分な深さまで材料中に拡散させることができる。エッチ除去されない酸化物は、他の領域中へのドーパントの拡散を防止することができる。
例示的アプリケーション
図５を参照すると、上で説明した、容量が小さい４端子ＪＦＥＴ３０は、放射検出システム１００と共に利用することができる。放射検出システムは、ＪＦＥＴ３０に電気的に取り付けられた放射検出器１２０を含むことができる。気密封止容器１２４で放射検出器１２０およびＪＦＥＴ３０を取り囲むことができる。容器１２４内の窓１２８は、線１３２で示されているｘ線を容器の中へ通過させ、放射検出器に衝突させることができる。
【００１９】
上で参照した構成は、単に本発明の原理のためのアプリケーションを示したものにすぎないことを理解されたい。本発明の精神および範囲を逸脱することなく、多くの改変構造および代替構造を工夫することが可能である。以上、本発明について、図面に示し、かつ、現時点における本発明の最も実際的で、かつ、好ましいと思われる１つまたは複数の実施形態に関連して上でとりわけ詳細に十分に説明したが、本明細書において示した本発明の原理および概念から逸脱することなく多くの改変を加えることができることは、当業者には明らかであろう。
【符号の説明】
【００２０】
１０  ４端子ＪＦＥＴ
１１ａ  ゲートパッド
１１ｂ  ゲートトレース
１１ｃ  ゲート
１２  絶縁材料（絶縁層）
１３ａ  ソースパッド
１３ｂ  ソーストレース
１３ｃ  第１のチャネル端子（ソース）
１４  基板
１５ａ  上部層（セクション２）
１５ｂ  上部層（セクション３）
１５ｃ  上部層（セクション１）
１６ａ  ドレインパッド
１６ｂ  ドレイントレース
１６ｃ  第２のチャネル端子（ドレイン）
１７ａ〜ｃ  ゲート、ゲートトレースおよびゲートパッド１１ａ〜ｃとソース１３ｃの間の様々な容量経路を示す破線
３０  容量が小さい４端子ＪＦＥＴ
３１  第１の伝導型を有する領域
１００  放射検出システム
１２０  放射検出器
１２４  気密封止容器
１２８  容器１２４内の窓
１３２  ｘ線を示す線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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