(57)【要約】【課題】トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。【解決手段】単結晶半導体基板上に絶縁層を介して設けられ、素子分離絶縁層によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置であって、それぞれのＦＥＴは、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する。【選択図】図１
2011029610.tif 000002
【特許請求の範囲】
【請求項１】
半導体材料を含むチャネル形成領域と、
前記チャネル形成領域に接し、前記半導体材料を含む導電性領域と、
前記導電性領域に接する金属領域と、
前記チャネル形成領域に接するゲート絶縁層と、
前記ゲート絶縁層に接するゲート電極と、
前記金属領域を一部に含むソース電極またはドレイン電極と、を有する半導体装置。
【請求項２】
請求項１において、
前記ゲート絶縁層と前記チャネル形成領域の接触界面が、前記金属領域と前記導電性領域との接触界面より上方に存在する半導体装置。
【請求項３】
半導体材料を含むチャネル形成領域と、
前記チャネル形成領域に接し、前記半導体材料を含む導電性領域と、
前記導電性領域に接し、前記半導体材料の金属化合物を含む金属化合物領域と、
前記金属化合物領域に接する金属領域と、
前記チャネル形成領域に接するゲート絶縁層と、
前記ゲート絶縁層に接するゲート電極と、
前記金属領域を一部に含むソース電極またはドレイン電極と、を有し、
前記金属化合物を構成する金属元素と、前記金属領域を構成する金属元素とは同一である半導体装置。
【請求項４】
請求項３において、
前記ゲート電極の一部に、前記金属化合物を含む領域を有する半導体装置。
【請求項５】
請求項１乃至４のいずれか一において、
前記導電性領域に添加された導電型を付与する不純物元素の濃度は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である半導体装置。
【請求項６】
請求項１乃至４のいずれか一において、
前記導電性領域は、前記チャネル形成領域に接する低導電性領域と、前記低導電性領域に接する高導電性領域を有し、
前記低導電性領域に添加された導電型を付与する不純物元素の濃度は１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であり、前記高導電性領域に添加された導電型を付与する不純物元素の濃度より小さい濃度である半導体装置。
【請求項７】
請求項１乃至６のいずれか一において、
前記金属領域が、前記導電性領域と重畳しない領域にも存在する半導体装置。
【請求項８】
請求項１乃至７のいずれか一において、
前記チャネル形成領域は、絶縁層上に存在する半導体層中に形成された半導体装置。
【請求項９】
請求項８において、
上部に前記絶縁層が設けられたべース基板を有する半導体装置。
【請求項１０】
請求項９において、
前記ベース基板は、ガラス基板、単結晶シリコン基板、多結晶シリコン基板、又は太陽電池グレードシリコン基板のいずれか一である半導体装置。
【請求項１１】
半導体材料を含む領域に接するゲート絶縁層と、
前記ゲート絶縁層に接するゲート電極と、
前記ゲート電極と重畳するチャネル形成領域と、
前記チャネル形成領域に接する導電性領域と、を形成し、
前記導電性領域の一部を除去し、
前記導電性領域の一部が除去された領域に金属層を形成して、前記導電性領域と接する金属領域を形成し、
前記金属領域を一部に含むソース電極またはドレイン電極を形成する半導体装置の作製方法。
【請求項１２】
半導体材料を含む領域に接するゲート絶縁層と、
前記ゲート絶縁層に接するゲート電極と、
前記ゲート電極と重畳するチャネル形成領域と、
前記チャネル形成領域に接する導電性領域と、を形成し、
前記導電性領域に接する金属層を形成することで、前記導電性領域に接し、前記半導体材料の金属化合物を含む金属化合物領域と、前記金属化合物領域に接する金属領域と、を形成する半導体装置の作製方法。
【請求項１３】
請求項１２において、
前記金属層を前記ゲート電極に接するように形成することで、前記ゲート電極の一部に前記金属化合物を含む領域を形成する半導体装置の作製方法。
【請求項１４】
請求項１１乃至１３のいずれか一において、
導電型を付与する不純物元素を１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の濃度で添加することにより、前記導電性領域を形成する半導体装置の作製方法。
【請求項１５】
請求項１１乃至１４のいずれか一において、
導電型を付与する不純物元素を１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の濃度で添加することにより、前記導電性領域の一部である低導電性領域を形成し、
導電型を付与する不純物元素を前記低導電性領域より高濃度となるよう添加することにより、前記導電性領域の一部である高導電性領域を形成する半導体装置の作製方法。
【請求項１６】
請求項１１乃至１５のいずれか一において、
前記金属層を、前記導電性領域と重畳しない領域にも形成する半導体装置の作製方法。
【請求項１７】
請求項１１乃至１６のいずれか一において、
前記半導体材料を含む領域を、絶縁層上に形成する半導体装置の作製方法。
【請求項１８】
請求項１１乃至１６のいずれか一において、
Ｈ３＋イオンが照射されたボンド基板を絶縁層を介してベース基板に貼り合わせ、
前記ボンド基板から分離されたボンド基板の一部の膜を前記ベース基板に形成することにより、
前記絶縁層を介して前記ベース基板上に、前記半導体材料からなる半導体膜を形成する半導体装置の作製方法。
【請求項１９】
請求項１８において、
前記ベース基板として、ガラス基板、単結晶シリコン基板、多結晶シリコン基板、又は太陽電池グレードシリコン基板のいずれか一を用いる半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術分野は、半導体装置及びその作製方法に関する。
【０００２】
なお、半導体装置とは、半導体特性を利用することで機能する素子及び装置全般を指すものである。
【背景技術】
【０００３】
集積回路の高性能化（高速化、低消費電力化）を図るために、トランジスタの微細化が進められている。
【０００４】
トランジスタとして電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を用いて微細化を行う際、スケーリング則に沿ったチャネル長の短縮、ゲート絶縁膜の薄膜化、等により、トランジスタの微細化が追求されてきている。
【０００５】
微細化の進行に伴い、顕在化する短チャネル効果を抑制するために、半導体層中の不純物濃度を制御することによってトランジスタのしきい値電圧を制御することが行われる。しかしながら半導体層中の不純物濃度を制御することは、キャリアの不純物散乱等に起因するオン電流（電流駆動力）の低下を招いてしまう。そのため、トランジスタを構成する各部材（ソース領域、ドレイン領域、配線等）の抵抗を予め小さくすることは、非常に有効である。なおトランジスタを構成する各部材の抵抗によるオン電流の低下への影響は、微細化が進行するほど顕著になる。
【０００６】
電界効果トランジスタの一例として特許文献１には、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術を用いて絶縁層の上に単結晶半導体層が設けられた電界効果トランジスタについて開示がなされている。特許文献１のＳＯＩ構造の電界効果トランジスタは、ソース領域及びドレイン領域に金属と半導体材料との合金でなるシリサイド領域を設け、電界効果トランジスタと配線とのコンタクト抵抗の低減を実現している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許出願公開２００８／０３０８８６７号
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１に記載の電界効果トランジスタの構成では、シリサイド材料を用いてコンタクト抵抗の低減をしているものの、トランジスタを構成する各部材の抵抗をさらに小さくするには、まだ改善の余地がある。
【０００９】
そこで、開示する発明の一態様は、トランジスタを構成する各部材の抵抗を小さくすることを課題の一つとする。または、トランジスタを構成する各部材の抵抗を小さくし、トランジスタのオン電流の向上を図り、集積回路の高性能化を図ることを課題の一とする。
【課題を解決するための手段】
【００１０】
本発明の一態様は、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有する半導体装置である。
【００１１】
本発明の一態様において、ゲート絶縁層とチャネル形成領域の接触界面が、金属領域と導電性領域との接触界面より上方に存在する半導体装置でもよい。
【００１２】
本発明の一態様は、半導体材料を含むチャネル形成領域と、チャネル形成領域に接し、半導体材料を含む導電性領域と、導電性領域に接し、半導体材料の金属化合物を含む金属化合物領域と、金属化合物領域に接する金属領域と、チャネル形成領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、金属領域を一部に含むソース電極またはドレイン電極と、を有し、金属化合物を構成する金属元素と、金属領域を構成する金属元素とは同一である半導体装置である。
【００１３】
本発明の一態様において、ゲート電極の一部に、金属化合物を含む領域を有する半導体装置でもよい。
【００１４】
本発明の一態様において、導電性領域に添加された導電型を付与する不純物元素の濃度は、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である半導体装置でもよい。
【００１５】
本発明の一態様において、導電性領域は、チャネル形成領域に接する低導電性領域と、低導電性領域に接する高導電性領域を有し、低導電性領域に添加された導電型を付与する不純物元素の濃度は１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下であり、高導電性領域に添加された導電型を付与する不純物元素の濃度より小さい濃度である半導体装置でもよい。
【００１６】
本発明の一態様において、金属領域が、導電性領域と重畳しない領域にも存在する半導体装置でもよい。
【００１７】
本発明の一態様において、チャネル形成領域は、絶縁層上に存在する半導体層中に形成された半導体装置でもよい。
【００１８】
本発明の一態様において、上部に絶縁層が設けられたべース基板を有する半導体装置でもよい。
【００１９】
本発明の一態様において、ベース基板は、ガラス基板、単結晶シリコン基板、多結晶シリコン基板、又は太陽電池グレードシリコン基板のいずれか一である半導体装置でもよい。
【００２０】
本発明の一態様は、半導体材料を含む領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、ゲート電極と重畳するチャネル形成領域と、チャネル形成領域に接する導電性領域と、を形成し、導電性領域の一部を除去し、導電性領域の一部が除去された領域に金属層を形成して、導電性領域と接する金属領域を形成し、金属領域を一部に含むソース電極またはドレイン電極を形成する半導体装置の作製方法である。
【００２１】
本発明の一態様は、半導体材料を含む領域に接するゲート絶縁層と、ゲート絶縁層に接するゲート電極と、ゲート電極と重畳するチャネル形成領域と、チャネル形成領域に接する導電性領域と、を形成し、導電性領域に接する金属層を形成することで、導電性領域に接し、半導体材料の金属化合物を含む金属化合物領域と、金属化合物領域に接する金属領域と、を形成する半導体装置の作製方法である。
【００２２】
本発明の一態様において、金属層をゲート電極に接するように形成することで、ゲート電極の一部に金属化合物を含む領域を形成する半導体装置の作製方法でもよい。
【００２３】
本発明の一態様において、導電型を付与する不純物元素を１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の濃度で添加することにより、導電性領域を形成する半導体装置の作製方法でもよい。
【００２４】
本発明の一態様において、導電型を付与する不純物元素を１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下の濃度で添加することにより、導電性領域の一部である低導電性領域を形成し、導電型を付与する不純物元素を低導電性領域より高濃度となるよう添加することにより、導電性領域の一部である高導電性領域を形成する半導体装置の作製方法でもよい。
【００２５】
本発明の一態様において、金属層を、導電性領域と重畳しない領域にも形成する半導体装置の作製方法でもよい。
【００２６】
本発明の一態様において、半導体材料を含む領域を、絶縁層上に形成する半導体装置の作製方法でもよい。
【００２７】
本発明の一態様において、Ｈ３＋イオンが照射されたボンド基板を絶縁層を介してベース基板に貼り合わせ、ボンド基板から分離されたボンド基板の一部の膜をベース基板に形成することにより、絶縁層を介してベース基板上に、半導体材料となる半導体膜を形成する半導体装置の作製方法でもよい。
【００２８】
本発明の一態様において、ベース基板として、ガラス基板、単結晶シリコン基板、多結晶シリコン基板、又は太陽電池グレードシリコン基板のいずれか一を用いる半導体装置の作製方法でもよい。
【発明の効果】
【００２９】
本発明の一態様により、トランジスタを構成する各部材の抵抗を小さくすることができるため、トランジスタのオン電流を向上することができる。また本発明の一態様により、トランジスタを構成する各部材の抵抗を小さくすることができるため、トランジスタのオン電流を向上することができ、集積回路の高性能化を図ることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一形態に係る半導体装置を説明するための図。
【図２】本発明の一形態に係る半導体装置を説明するための図。
【図３】本発明の一形態に係る半導体装置を説明するための図。
【図４】本発明の一形態に係る半導体装置を説明するための図。
【図５】本発明の一形態に係る半導体装置を説明するための図。
【図６】本発明の一形態に係る半導体装置を説明するための図。
【図７】本発明の一形態に係る半導体装置を説明するための図。
【図８】本発明の一形態に係る半導体装置を説明するための図。
【図９】本発明の一形態に係る半導体装置を説明するための図。
【図１０】本発明の一形態に係る半導体装置を説明するための図。
【図１１】本発明の一形態に係る半導体装置を説明するための図。
【図１２】本発明の一形態に係る半導体装置を説明するための図。
【図１３】本発明の一形態に係る半導体装置を説明するための図。
【図１４】本発明の一形態に係る半導体装置を説明するための図。
【図１５】本発明の一形態に係る半導体装置を説明するための図。
【図１６】本発明の一形態に係る半導体装置を説明するための図。
【図１７】本発明の一形態に係る半導体装置を説明するための図。
【図１８】本発明の一形態に係る半導体装置を説明するための図。
【図１９】本発明の一形態に係る半導体装置を説明するための図。
【図２０】本発明の一形態に係る半導体装置を説明するための図。
【発明を実施するための形態】
【００３１】
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
【００３２】
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
【００３３】
なお、本明細書にて用いる「第１」、「第２」、「第３」等などの用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
【００３４】
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成について、図１および図２を参照して説明する。
【００３５】
図１（Ａ）には、単結晶半導体基板１００上に絶縁層１０２を介して設けられ、素子分離絶縁層１０８によって素子分離されたｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置の一例を示す。当該半導体装置は、単結晶半導体層１０６ａおよび単結晶半導体層１０６ｂに形成されるチャネル形成領域と、当該チャネル形成領域に接し、半導体材料を含む導電性領域と、これに接し、半導体材料の金属化合物を含む金属化合物領域１２２ａおよび金属化合物領域１２２ｂと、これに接する金属領域１２８ａおよび金属領域１２８ｂと、チャネル形成領域に接するゲート絶縁層１１０ａ、ゲート絶縁層１１０ｂと、これに接するゲート電極１１２ａ、ゲート電極１１２ｂと、金属領域１２８ａまたは金属領域１２８ｂを一部に含むソース電極またはドレイン電極と、を有している。また、金属化合物を構成する金属元素と、金属領域１２８ａ、金属領域１２８ｂを構成する金属元素とは同一である。
【００３６】
また、図１（Ａ）に示すｎ型ＦＥＴおよびｐ型ＦＥＴは、ゲート電極１１２ａの一部に金属化合物領域１２４ａを、ゲート電極１１２ｂの一部に金属化合物領域１２４ｂを含んでいる。また、ゲート電極１１２ａの一部に金属領域１３０ａを、ゲート電極１１２ｂの一部に金属領域１３０ｂを含んでいる。なお、上記において、チャネル形成領域は、単結晶半導体層１０６ａのゲート絶縁層１１０ａとの界面近傍の領域、または、単結晶半導体層１０６ｂの、ゲート絶縁層１１０ｂとの界面近傍の領域をいう。
【００３７】
なお導電性領域は、チャネル形成領域に接する低導電性領域１１４ａおよび低導電性領域１１４ｂ（第１の導電性領域ともいう）と、これに接する高導電性領域１１８ａおよび高導電性領域１１８ｂ（第２の導電性領域ともいう）とを有していてもよい。この場合、低導電性領域１１４ａおよび低導電性領域１１４ｂに添加された導電型を付与する不純物元素の濃度を、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下とし、高導電性領域１１８ａおよび高導電性領域１１８ｂに添加された導電型を付与する不純物元素の濃度を、低導電性領域１１４ａより高濃度にすることが望ましい。さらに、金属領域１２８ａ、金属領域１２８ｂは、導電性領域と重畳しない領域にも設けることができる。この場合、コンタクトの位置合わせに要求される精度を緩和することができるため、ＦＥＴの製造工程上有利である。
【００３８】
なお、図１（Ａ）において、金属化合物領域１２２ａおよび金属化合物領域１２２ｂ上の一部には、金属領域１２８ａおよび金属領域１２８ｂが存在しない構成となっているが、開示する発明の一態様はこれに限定されない。金属領域１２８ａおよび金属領域１２８ｂが金属化合物領域１２２ａおよび金属化合物領域１２２ｂの上部全面に存在していても良い。当該構成の相違は、金属層のパターニング精度にも起因するものであるから、これらの構成は特に限定されない。
【００３９】
図１（Ｂ）には、ｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置の別の一例を示す。当該半導体装置は、単結晶半導体層１０６ａおよび単結晶半導体層１０６ｂに形成されるチャネル形成領域と、当該チャネル形成領域に接し、半導体材料を含む導電性領域と、これに接する金属領域６０４ａ、金属領域６０４ｃ、金属領域６０５ａ、及び金属領域６０５ｃと、チャネル形成領域に接するゲート絶縁層１１０ａ、ゲート絶縁層１１０ｂと、これに接するゲート電極１１２ａ、ゲート電極１１２ｂと、金属領域６０４ａまたは金属領域６０４ｃを一部に含むソース電極またはドレイン電極と、金属領域６０５ａまたは金属領域６０５ｃを一部に含むソース電極またはドレイン電極と、を有している。
【００４０】
また、図１（Ｂ）に示すｎ型ＦＥＴおよびｐ型ＦＥＴは、ゲート電極１１２ａの一部に金属領域６０４ｂを、ゲート電極１１２ｂの一部に金属領域６０５ｂを含んでいる。また、上記において、チャネル形成領域は、単結晶半導体層１０６ａのゲート絶縁層１１０ａとの界面近傍の領域、または、単結晶半導体層１０６ｂの、ゲート絶縁層１１０ｂとの界面近傍の領域をいう。
【００４１】
なお、導電性領域は、チャネル形成領域に接する低導電性領域１１４ａおよび低導電性領域１１４ｂと、これに接する高導電性領域１１８ａおよび高導電性領域１１８ｂとを有していてもよい。この場合、低導電性領域１１４ａおよび低導電性領域１１４ｂに添加された導電型を付与する不純物元素の濃度を、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下とし、高導電性領域１１８ａおよび高導電性領域１１８ｂに添加された導電型を付与する不純物元素の濃度を、低導電性領域１１４ａより高濃度にすることが望ましい。
【００４２】
図１（Ｂ）に示す構成と、図１（Ａ）に示す構成の相違の一は、金属化合物領域の有無である。すなわち、図１（Ｂ）では、導電性領域に直接、金属領域６０４ａ、金属領域６０４ｃ、金属領域６０５ａ、及び金属領域６０５ｃが接触している。このように、図１（Ｂ）では、金属領域が金属化合物領域を代替する機能を有しているため、金属化合物領域を用いる場合と比較して、電気抵抗をさらに低減させることができる。つまり、当該構成を採用することで、半導体装置の特性を一層向上させることが可能である。なお、ＦＥＴの微細化に伴い、導電性領域に添加される不純物の濃度は増大する傾向にあるから、導電性領域と金属領域との接触抵抗は大きな問題とならない。
【００４３】
また、図１（Ｂ）に示す構成では、金属領域の形成に際して、単結晶半導体層１０６ａおよび単結晶半導体層１０６ｂの一部（導電性領域の一部）が除去された構成（えぐられた構成）を採用している。このため、実質的な電流の経路を短縮することが可能であり、電気抵抗の低減が実現される。つまり、当該構成を採用することで、半導体装置の特性をさらに向上させることが可能である。なお、上記「一部が除去された構成」は、「ゲート絶縁層と単結晶半導体層（チャネル形成領域）との接触界面が、金属領域と単結晶半導体層（導電性領域）との接触界面より上方（単結晶半導体基板１００の表面を基準点とする）に存在する」のような表現を用いて表すことも可能である。
【００４４】
また、当該構成では、「金属領域」は金属を主成分とすることに限定されない。「金属領域」は、その導電性が所定の条件（例えば、半導体材料と金属との化合物と比較して導電性が高いという条件）を満たすものであれば、どのような材料を用いて形成しても良い。この意味において「金属領域」を「導通領域」のように言い換えることも可能である。
【００４５】
なお、図１（Ｂ）における、金属領域６０４ａ、金属領域６０４ｂ、金属領域６０４ｃ、金属領域６０５ａ、金属領域６０５ｂ、金属領域６０５ｃの形状等の構成についても、特に限定する必要はない。
【００４６】
図２（Ａ）には、ｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置の別の一例を示す。当該半導体装置の構成は、概ね、図１（Ａ）に係る半導体装置の構成と同様である。
【００４７】
図２（Ａ）に示す構成と、図１（Ａ）に示す構成の代表的な相違点は、第１の金属領域７０４ａ、第１の金属領域７０４ｂ、第１の金属領域７０４ｃ、第１の金属領域７０６ａ、第１の金属領域７０６ｂ、及び第１の金属領域７０６ｃと、第２の金属領域７０５ａ、第２の金属領域７０５ｂ、第２の金属領域７０５ｃ、第２の金属領域７０７ａ、第２の金属領域７０７ｂ、及び第２の金属領域７０７ｃとが積層構造により形成されている点である。なお、当該構成においても、「金属領域」は金属を主成分とすることに限定されない。「金属領域」は、その導電性が所定の条件（例えば、半導体材料と金属との化合物と比較して導電性が高いという条件）を満たすものであれば、どのような材料を用いて形成しても良い。この意味において「金属領域」を「導通領域」のように言い換えることも可能である。
【００４８】
図２（Ｂ）には、ｎ型ＦＥＴ及びｐ型ＦＥＴを有する半導体装置の別の一例を示す。当該半導体装置の構成は、概ね、図１（Ｂ）に係る半導体装置の構成と同様である。
【００４９】
図２（Ｂ）に示す構成と、図１（Ｂ）に示す構成の代表的な相違点は、導電性領域が、浅い接合の導電性領域（図１（Ｂ）における低導電性領域１１４ａおよび低導電性領域１１４ｂに対応する領域）のみによって構成されている点である。すなわち、図２（Ｂ）では、高導電性領域１１８ａおよび高導電性領域１１８ｂが形成されておらず、上記導電性領域と金属領域６０４ａ、金属領域６０４ｃ、金属領域６０５ａ、及び金属領域６０５ｃとが直接接触している。このため、ＦＥＴの特性を向上させつつも、ＦＥＴの製造工程を簡略化することができる。ここで、導電性領域に添加される不純物の濃度が低い場合には、導電性領域と金属領域との接触抵抗が問題となりうるが、当該問題は、添加される不純物の濃度を高めることで解消することが可能である。
【００５０】
なお、当該構成においても、「金属領域」は金属を主成分とすることに限定されない。「金属領域」は、その導電性が所定の条件（例えば、半導体材料と金属との化合物と比較して導電性が高いという条件）を満たすものであれば、どのような材料を用いて形成しても良い。この意味において「金属領域」を「導通領域」のように言い換えることも可能である。
【００５１】
本実施の形態に係る構成は、他の実施の形態に係る構成と適宜組み合わせて用いることができる。
【００５２】
（実施の形態２）
本実施の形態では、ＳＯＩ基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置を構成する半導体素子の代表例としてｎ型ＦＥＴとｐ型ＦＥＴを作製する場合の一例について図３乃至図５を用いて説明する。
【００５３】
まず、ＳＯＩ基板を用意する（図３（Ａ）参照）。本実施の形態では、単結晶半導体基板１００上に絶縁層１０２を介して単結晶半導体層１０４が設けられた構成のＳＯＩ基板を示しているが、開示する発明の一態様に用いることができるＳＯＩ基板はこれに限定して解釈されない。例えば、ガラス基板をはじめとする絶縁基板上に絶縁層を介して単結晶半導体層が設けられた構成のＳＯＩ基板を用いても良い。また、絶縁層上の半導体層は単結晶であることに限定されず、多結晶、微結晶等であっても良い。絶縁層１０２は例えば、半導体の酸化物を用いて形成することが好適であるが、これに限定されない。なお、絶縁層１０２として酸化物を用いる場合には、当該絶縁層１０２をＢＯＸ（Ｂｕｒｉｅｄ  ＯＸｉｄｅ）層と呼ぶこともある。
【００５４】
単結晶半導体層１０４上には、素子分離絶縁層を形成するためのマスクとなる保護層を形成する（図示せず）。保護層としては、例えば、酸化シリコンや窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、しきい値電圧を制御するために、ｐ型の導電性を付与する不純物を単結晶半導体層１０４に添加しておいてもよい。半導体がシリコンの場合、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。同様に、この工程の前後において、しきい値電圧を制御するために、ｎ型の導電性を付与する不純物を単結晶半導体層１０４に添加しておいてもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。不純物として、ｐ型の導電性を付与する不純物を添加する場合には、例えば、硼素を５×１０１７ｃｍ―３以上１×１０１９ｃｍ−３未満の濃度で添加することができる。
【００５５】
次に、上記の保護層をマスクとしてエッチングを行い、保護層に覆われていない領域（露出している領域）の単結晶半導体層１０４及び絶縁層１０２の一部を除去する。これにより単結晶半導体層１０６ａおよび単結晶半導体層１０６ｂが形成される。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
【００５６】
次に、エッチング後の単結晶半導体層１０６ａ、１０６ｂおよび絶縁層１０２を覆うように、絶縁層１０２と同様の材料からなる絶縁層を形成する。例えば、酸化シリコンを材料として絶縁層１０２が形成されている場合には、上記絶縁層も酸化シリコンを材料として形成することが望ましい。上記絶縁層は、例えば、化学気相成長法などの方法を用いて形成することができる。当該絶縁層は、単結晶半導体層１０６ａおよび単結晶半導体層１０６ｂが覆われるように厚く堆積して形成することが望ましい。その後、単結晶半導体層１０６ａおよび単結晶半導体層１０６ｂに重畳する領域の絶縁層を除去し、保護層を除去して素子分離絶縁層１０８を残存させる（図３（Ｂ）参照）。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチング処理などがあるが、いずれの方法を用いても良い。
【００５７】
次に、単結晶半導体層１０６ａおよび単結晶半導体層１０６ｂ上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
【００５８】
絶縁層は後のゲート絶縁層となるものであり、ＰＥＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、単結晶半導体層１０６ａ、単結晶半導体層１０６ｂの表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
【００５９】
導電材料を含む層は、導電材料を含むポリシリコンなどの半導体材料を用いて形成することができる。また、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて導電材料を含む層を形成しても良い。形成方法も特に限定されず、ＣＶＤ法やスパッタリング法、蒸着法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、半導体材料を用いて形成する場合について説明する。
【００６０】
その後、マスクを用いて、絶縁層および導電材料を含む層をエッチングして、ゲート絶縁層１１０ａ、ゲート絶縁層１１０ｂ、ゲート電極１１２ａ、ゲート電極１１２ｂを形成する。
【００６１】
次に、ゲート電極１１２ａ、ゲート電極１１２ｂを覆う絶縁層１１６を形成する。そして、ｎ型ＦＥＴとなる領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの低導電性領域１１４ａを形成し、ｐ型ＦＥＴとなる領域に、硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、浅い接合深さの低導電性領域１１４ｂを形成する（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子の微細化に合わせてその濃度を高くすることが望ましい。また、ここでは、絶縁層１１６を形成した後に低導電性領域１１４ａおよび低導電性領域１１４ｂを形成する工程を採用しているが、低導電性領域１１４ａおよび低導電性領域１１４ｂを形成した後に絶縁層１１６を形成する工程としても良い。
【００６２】
次に、サイドウォール絶縁層１１６ａおよびサイドウォール絶縁層１１６ｂを形成する。ｐ型ＦＥＴとなる領域のサイドウォール絶縁層１１６ｂは、ｎ型ＦＥＴとなる領域のサイドウォール絶縁層１１６ａよりも幅を広くすることが望ましい。また、この際に、絶縁層１１６を部分的にエッチングして、ゲート電極１１２ａ、ゲート電極１１２ｂの上面と、低導電性領域１１４ａ、低導電性領域１１４ｂの上面を露出させる（図３（Ｄ）参照）。
【００６３】
次に、ゲート電極１１２ａ、ゲート電極１１２ｂ、低導電性領域１１４ａ、低導電性領域１１４ｂ、サイドウォール絶縁層１１６ａ、サイドウォール絶縁層１１６ｂ等を覆うように、絶縁層を形成する。そして、ｎ型ＦＥＴとなる領域の低導電性領域１１４ａと接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高導電性領域１１８ａを形成し、ｐ型ＦＥＴとなる領域の低導電性領域１１４ｂと接する領域に、硼素（Ｂ）やアルミニウム（Ａｌ）などを添加して、高導電性領域１１８ｂを形成する。その後、上記絶縁層を除去し、ゲート電極１１２ａ、ゲート電極１１２ｂ、サイドウォール絶縁層１１６ａ、サイドウォール絶縁層１１６ｂ、高導電性領域１１８ａ、高導電性領域１１８ａ等を覆う金属層１２０を形成する（図４（Ａ）参照）。当該金属層１２０は、スパッタリング法や蒸着法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２０は、単結晶半導体層１０６ａや単結晶半導体層１０６ｂを構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
【００６４】
次に、熱処理を施して、上記金属層１２０と半導体材料とを反応させる。これにより、高導電性領域１１８ａに接する金属化合物領域１２２ａ、高導電性領域１１８ｂに接する金属化合物領域１２２ｂを形成すると共に、ゲート電極１１２ａの一部に金属化合物領域１２４ａを、ゲート電極１１２ｂの一部に金属化合物領域１２４ｂを、それぞれ形成する（図４（Ｂ）参照）。熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成されるものであるため、第２の導電性領域よりもさらに導電性が高い。当該金属化合物領域を形成することで、ＦＥＴの電気抵抗を十分に低減し、素子特性を向上させることができる。
【００６５】
次に、レジスト材料などを用いて所望の形状のマスク１２６を形成する（図４（Ｃ）参照）。そして、当該マスク１２６を用いて金属層１２０をエッチングすることにより、電極（または配線）の一部として機能する金属領域１２８ａ、金属領域１２８ｂ、金属領域１３０ａ、金属領域１３０ｂを形成する（図４（Ｄ）参照）。エッチングは、ドライエッチング、ウェットエッチングのいずれを用いても良い。ここで、金属領域１２８ａおよび金属領域１２８ｂはソース電極（または配線）またはドレイン電極（または配線）の一部となる。また、金属領域１３０ａおよび金属領域１３０ｂはゲート電極（または配線）の一部となる。なお、本実施の形態では、金属領域１２８ａ、金属領域１２８ｂ、金属領域１３０ａ、金属領域１３０ｂを形成する工程について説明しているが、開示する発明の一態様はこれに限定されない。例えば、金属領域１２８ａおよび金属領域１２８ｂを形成し、金属領域１３０ａおよび金属領域１３０ｂは形成しない構成を採用しても良いし、金属領域１３０ａおよび金属領域１３０ｂを形成し、金属領域１２８ａおよび金属領域１２８ｂは形成しない構成を採用しても良い。素子の電気抵抗低減という観点からは、いずれの金属領域を形成する場合であっても所定の効果を得ることができる。
【００６６】
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１３２ａ、層間絶縁層１３２ｂを形成する（図５（Ａ）参照）。層間絶縁層１３２ａや層間絶縁層１３２ｂは、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成しても良い。また、ここでは、ｎ型ＦＥＴとなる領域には単層構造の層間絶縁層１３２ａを形成し、ｐ型ＦＥＴとなる領域には二層構造の層間絶縁層１３２ｂを形成しているが、開示する発明の一態様はこれに限定されない。
【００６７】
その後、上記層間絶縁層に、金属領域１２８ａ、金属領域１２８ｂ、金属領域１３０ａ、金属領域１３０ｂに達する開口を形成し、当該開口に、電極（または配線）として機能する導電層を形成する。ここでは、金属領域１２８ａおよび金属領域１２８ｂと接触する導電層１３４ａおよび導電層１３４ｂのみを示しているが、この工程において、金属領域１３０ａおよび金属領域１３０ｂと接触する導電層をあわせて形成することができる（図５（Ｂ）参照）。導電層１３４ａおよび導電層１３４ｂとして用いることができる材料には特に限定はなく、各種導電材料を用いることができる。
【００６８】
以上により、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体装置を形成することができる。なお、配線の構造としては、層間絶縁層および導電層の積層構造でなる多層配線を採用しても良い。多層配線を採用することにより、高度に集積化した半導体装置を提供することができる。また、本実施の形態では、上記ＦＥＴを形成する基板としてＳＯＩ基板を用いる場合について説明しているが、開示する発明の一態様はこれに限定されない。シリコン基板をはじめとする単結晶半導体基板、多結晶半導体基板などを用いて上記ＦＥＴを形成することもできる。
【００６９】
開示する発明の一態様では、金属化合物領域を形成する際に用いる金属層を、ＦＥＴの電極（または配線）の一部として用いている。これにより、電気抵抗を十分に抑制して、好適な半導体素子を提供することが可能である。また、層間絶縁層に開口を形成する際に、金属層を残存させておくことにより、エッチング工程で薄い単結晶半導体層をオーバーエッチングすることによる不良を低減することが出来るといったプロセス上の利点もある。
【００７０】
本実施の形態に係る構成は、他の実施の形態に係る構成と適宜組み合わせて用いることができる。
【００７１】
（実施の形態３）
本実施の形態では、ＳＯＩ基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置を構成する半導体素子の代表例としてｎ型ＦＥＴとｐ型ＦＥＴを作製する場合の一例について図６及び図７を用いて説明する。なお本実施の形態では、実施の形態１の図１（Ｂ）で示した半導体装置の作製方法について説明する。なお、上記実施の形態２で述べたＳＯＩ基板を用いた半導体装置の作製方法と重複する箇所については、上記実施の形態２の記載を援用し、説明を省略するものとする。
【００７２】
まず、上記実施の形態２の図３（Ａ）乃至図３（Ｄ）と同様にして、高導電性領域１１８ａ、高導電性領域１１８ｂ、及び金属層１２０を形成し、図４（Ａ）の状態を得る（図６（Ａ）参照）。次に、図４（Ｂ）と同様にして、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂを形成し、図６（Ｂ）の状態を得る（図６（Ｂ）参照）。
【００７３】
次に、金属層１２０、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂをエッチングすることにより、一点鎖線６０１で囲まれた領域を露出させる（図６（Ｃ）参照）。エッチングは、ドライエッチング、ウェットエッチングのいずれを用いても良い。当該エッチングに基づいて、高導電性領域１１８ａ、高導電性領域１１８ｂの表面が除去され、一点鎖線６０１で囲まれた領域を形成することで、後に形成する配線層と高導電性領域１１８ａ、高導電性領域１１８ｂとの接触面積を増加させることができる。
【００７４】
次に、ゲート電極１１２ａ、ゲート電極１１２ｂ、高導電性領域１１８ａ、高導電性領域１１８ｂ、サイドウォール絶縁層１１６ａ、サイドウォール絶縁層１１６ｂ等を覆うように、金属層６０２を形成する。次いで、レジスト材料などを用いて所望の形状のマスク６０３を形成する（図７（Ａ）参照）。そして、当該マスク６０３を用いて金属層６０２をエッチングすることにより、電極（または配線）の一部として機能する金属領域６０４ａ、金属領域６０４ｂ、金属領域６０４ｃ、金属領域６０５ａ、金属領域６０５ｂ、金属領域６０５ｃを形成する（図７（Ｂ）参照）。なお金属層６０２は、スパッタリング法や蒸着法、スピンコート法などの各種成膜方法を用いて単層、または積層にして形成することができる。金属層６０２に用いる金属材料としては、例えば、アルミニウム、タンタル、チタン、モリブデン、タングステン、ニッケル、銀、銅等、若しくは当該金属材料の合金材料、または化合物材料がある。特に、タングステン、モリブデンは、耐熱性が高く、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂより低抵抗な材料とすることができ、微細加工性等にも優れており好適である。なお、金属層６０２に用いる金属材料は、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂより低抵抗な材料であればよく、金属酸化物、金属窒化物等の材料であってもよい。またエッチングは、ドライエッチング、ウェットエッチングのいずれを用いても良い。ここで、金属領域６０４ａ、金属領域６０４ｃ、金属領域６０５ａ、及び金属領域６０５ｃはソース電極（または配線）またはドレイン電極（または配線）の一部となる。また、金属領域６０４ｂ、及び金属領域６０５ｂはゲート電極（または配線）の一部となる。なお、本実施の形態では、金属領域６０４ａ、金属領域６０４ｂ、金属領域６０４ｃ、金属領域６０５ａ、金属領域６０５ｂ、金属領域６０５ｃを形成する工程について説明しているが、開示する発明の一態様はこれに限定されない。例えば、金属領域６０４ａ、金属領域６０４ｃ、金属領域６０５ａ、及び金属領域６０５ｃを形成し、金属領域６０４ｂ、及び金属領域６０５ｂは形成しない構成を採用しても良い。素子の電気抵抗低減という観点からは、いずれの金属領域を形成する場合であっても所定の効果を得ることができる。
【００７５】
なお、図７（Ａ）において、ゲート絶縁層１１０ａ、１１０ｂと、単結晶半導体層１０６ａ、１０６ｂに形成されるチャネル形成領域との接触界面が、金属層６０２が形成された金属領域と、高導電性領域１１８ａ、１１８ｂが形成された導電性領域との接触界面より上方に存在するように設けられる。そのため、トランジスタを構成する各部材の抵抗を小さくすることができ、トランジスタのオン電流を向上することができる。また、金属層６０２を有することで、ソースまたはドレインと、チャネルとの間隔を自由に設定することができる。
【００７６】
次に、上記実施の形態２の図５（Ａ）及び図５（Ｂ）と同様にして、層間絶縁層１３２ａ、層間絶縁層１３２ｂ、導電層１３４ａ、および導電層１３４ｂを形成し、図７（Ｃ）の状態を得る（図７（Ｃ）参照）。
【００７７】
以上により、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体装置を形成することができる。なお、配線の構造としては、層間絶縁層および導電層の積層構造でなる多層配線を採用しても良い。多層配線を採用することにより、高度に集積化した半導体装置を提供することができる。また、本実施の形態では、上記ＦＥＴを形成する基板としてＳＯＩ基板を用いる場合について説明しているが、開示する発明の一態様はこれに限定されない。シリコン基板をはじめとする単結晶半導体基板、多結晶半導体基板などを用いて上記ＦＥＴを形成することもできる。
【００７８】
開示する発明の一態様では、金属化合物領域を除去し、新たに形成した金属層をＦＥＴの電極（または配線）の一部として用いている。これにより、金属層の接触面積を広くし、且つ電気抵抗を十分に抑制して、好適な半導体素子を提供することが可能である。また、新たに金属層を形成することにより、ＦＥＴに発生する熱の放散性を高めることができ、自己加熱による電流量の低下を抑制することができる。
【００７９】
本実施の形態に係る構成は、他の実施の形態に係る構成と適宜組み合わせて用いることができる。
【００８０】
（実施の形態４）
本実施の形態では、ＳＯＩ基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置を構成する半導体素子の代表例としてｎ型ＦＥＴとｐ型ＦＥＴを作製する場合の一例について図８及び図９を用いて説明する。なお本実施の形態では、実施の形態１の図２（Ａ）で示した半導体装置の作製方法について説明する。なお、上記実施の形態２で述べたＳＯＩ基板を用いた半導体装置の作製方法と重複する箇所については、上記実施の形態２の記載を援用し、説明を省略するものとする。
【００８１】
まず、上記実施の形態２の図３（Ａ）乃至図３（Ｄ）と同様にして、高導電性領域１１８ａ、高導電性領域１１８ｂ、及び金属層１２０を形成し、図４（Ａ）の状態を得る（図８（Ａ）参照）。次に、図４（Ｂ）と同様にして、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂを形成し、図８（Ｂ）の状態を得る（図８（Ｂ）参照）。
【００８２】
次に、金属層１２０をエッチングすることにより、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂを露出させる（図８（Ｃ）参照）。エッチングは、ドライエッチング、ウェットエッチングのいずれを用いても良い。当該エッチングによって、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂの表面が除去されるとともに、高導電性領域１１８ａ、高導電性領域１１８ｂの表面の清浄化を図ることができ好適である。
【００８３】
次に、ゲート電極１１２ａ、ゲート電極１１２ｂ、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、金属化合物領域１２４ｂ、サイドウォール絶縁層１１６ａ、サイドウォール絶縁層１１６ｂ等を覆うように、第１の金属層７０１、第２の金属層７０２を形成する。次いで、レジスト材料などを用いて所望の形状のマスク７０３を形成する（図９（Ａ）参照）。そして、当該マスク７０３を用いて第１の金属層７０１、第２の金属層７０２をエッチングすることにより、電極（または配線）の一部として機能する第１の金属領域７０４ａ、第１の金属領域７０４ｂ、第１の金属領域７０４ｃ、第２の金属領域７０５ａ、第２の金属領域７０５ｂ、第２の金属領域７０５ｃ、第１の金属領域７０６ａ、第１の金属領域７０６ｂ、第１の金属領域７０６ｃ、第２の金属領域７０７ａ、第２の金属領域７０７ｂ、第２の金属領域７０７ｃを形成する（図９（Ｂ）参照）。なお第１の金属層７０１、第２の金属層７０２は、スパッタリング法や蒸着法、スピンコート法などの各種成膜方法を用いて単層、または積層にして形成することができる。第１の金属層７０１に用いる金属材料としては、例えば、アルミニウム、タンタル、チタン、モリブデン、タングステン、ニッケル、銀、銅等の金属材料、当該金属材料の金属酸化物または金属窒化物等の化合物材料がある。また、第２の金属層７０２に用いる金属材料としては、例えば、アルミニウム、タンタル、チタン、モリブデン、タングステン、ニッケル、銀、銅等の金属材料、金属酸化物または金属窒化物等の化合物材料がある。特に、第１の金属層７０１として窒化チタン、第２の金属層７０２としてタングステンを用いることにより、耐熱性に優れ、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂより低抵抗な材料とすることができ、金属化合物領域と接する界面での接触不良を低減することができ、好適である。なお、第２の金属層７０２に用いる金属材料は、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂより低抵抗な材料であればよく、金属酸化物、金属窒化物等の材料であってもよい。またエッチングは、ドライエッチング、ウェットエッチングのいずれを用いても良い。ここで、第１の金属領域７０４ａ、第１の金属領域７０４ｃ、第２の金属領域７０５ａ、第２の金属領域７０５ｃ、第１の金属領域７０６ａ、第１の金属領域７０６ｃ、第２の金属領域７０７ａ、第２の金属領域７０７ｃはソース電極（または配線）またはドレイン電極（または配線）の一部となる。また、第１の金属領域７０４ｂ、第２の金属領域７０５ｂ、第１の金属領域７０６ｂ、第２の金属領域７０７ｂはゲート電極（または配線）の一部となる。なお、本実施の形態では、第１の金属領域７０４ａ、第１の金属領域７０４ｂ、第１の金属領域７０４ｃ、第２の金属領域７０５ａ、第２の金属領域７０５ｂ、第２の金属領域７０５ｃ、第１の金属領域７０６ａ、第１の金属領域７０６ｂ、第１の金属領域７０６ｃ、第２の金属領域７０７ａ、第２の金属領域７０７ｂ、第２の金属領域７０７ｃを形成する工程について説明しているが、開示する発明の一態様はこれに限定されない。例えば、第１の金属領域７０４ａ、第１の金属領域７０４ｃ、第２の金属領域７０５ａ、第２の金属領域７０５ｃ、第１の金属領域７０６ａ、第１の金属領域７０６ｃ、第２の金属領域７０７ａ、第２の金属領域７０７ｃを形成し、第１の金属領域７０４ｂ、第２の金属領域７０５ｂ、第１の金属領域７０６ｂ、第２の金属領域７０７ｂは形成しない構成を採用しても良い。素子の電気抵抗低減という観点からは、いずれの金属領域を形成する場合であっても所定の効果を得ることができる。
【００８４】
次に、上記実施の形態２の図５（Ａ）及び図５（Ｂ）と同様にして、層間絶縁層１３２ａ、層間絶縁層１３２ｂ、導電層１３４ａ、および導電層１３４ｂを形成し、図９（Ｃ）の状態を得る（図９（Ｃ）参照）。
【００８５】
以上により、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体装置を形成することができる。なお、配線の構造としては、層間絶縁層および導電層の積層構造でなる多層配線を採用しても良い。多層配線を採用することにより、高度に集積化した半導体装置を提供することができる。また、本実施の形態では、上記ＦＥＴを形成する基板としてＳＯＩ基板を用いる場合について説明しているが、開示する発明の一態様はこれに限定されない。シリコン基板をはじめとする単結晶半導体基板、多結晶半導体基板などを用いて上記ＦＥＴを形成することもできる。
【００８６】
開示する発明の一態様では、ソース電極（または配線）またはドレイン電極（または配線）の一部、及びゲート電極（または配線）の一部となる配線層を、導電層と金属層との積層構造とし、ＦＥＴの電極（または配線）の一部として用いている。これにより、ＦＥＴの電極（または配線）と、導電層１３４ａ、および導電層１３４ｂとの接触面積を広くし、且つ電気抵抗を十分に抑制して、好適な半導体素子を提供することが可能である。また、導電層と金属層との積層構造を形成することにより、ＦＥＴに発生する熱の放散性を高めることができ、自己加熱による電流量の低下を抑制することができる。
【００８７】
本実施の形態に係る構成は、他の実施の形態に係る構成と適宜組み合わせて用いることができる。
【００８８】
（実施の形態５）
本実施の形態では、ＳＯＩ基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置を構成する半導体素子の代表例としてｎ型ＦＥＴとｐ型ＦＥＴを作製する場合の一例について図１０及び図１１を用いて説明する。なお本実施の形態では、実施の形態１の図２（Ｂ）で示した半導体装置の作製方法について説明する。また本実施の形態で説明する半導体装置の作製方法において、上記実施の形態３で説明した半導体装置と異なる点は、高導電性領域１１８ａ、高導電性領域１１８ｂを形成しない点にある。そのため本実施の形態の説明で、上記実施の形態２及び実施の形態３で述べたＳＯＩ基板を用いた半導体装置の作製方法と重複する箇所については、上記実施の形態２及び実施の形態３の記載を援用し、説明を省略するものとする。
【００８９】
まず、上記実施の形態２の図３（Ａ）乃至図３（Ｄ）と同様にして、金属層１２０を形成し、図１０（Ａ）の状態を得る（図１０（Ａ）参照）。なお図１０（Ａ）では、図示するように図６（Ａ）とは異なり、高導電性領域１１８ａ、高導電性領域１１８ｂを形成していない。そのため、高導電性領域１１８ａ、高導電性領域１１８ｂを形成するための工程を削減することが出来る。次に、図４（Ｂ）と同様にして、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂを形成し、図１０（Ｂ）の状態を得る（図１０（Ｂ）参照）。
【００９０】
次に、金属層１２０、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂをエッチングすることにより、一点鎖線６０１で囲まれた領域を露出させる（図１０（Ｃ）参照）。エッチングは、ドライエッチング、ウェットエッチングのいずれを用いても良い。当該エッチングに基づいて、金属化合物領域１２２ａ、金属化合物領域１２２ｂ、金属化合物領域１２４ａ、及び金属化合物領域１２４ｂが除去され、後に形成する配線層と低導電性領域１１４ａ、低導電性領域１１４ｂとを接触させることができる。
【００９１】
次に、ゲート電極１１２ａ、ゲート電極１１２ｂ、単結晶半導体層１０６ａ、単結晶半導体層１０６ｂ、サイドウォール絶縁層１１６ａ、サイドウォール絶縁層１１６ｂ等を覆うように、金属層６０２を形成する。次いで、レジスト材料などを用いて所望の形状のマスク６０３を形成する（図１１（Ａ）参照）。そして、当該マスク６０３を用いて金属層６０２をエッチングすることにより、電極（または配線）の一部として機能する金属領域６０４ａ、金属領域６０４ｂ、金属領域６０４ｃ、金属領域６０５ａ、金属領域６０５ｂ、金属領域６０５ｃを形成する（図１１（Ｂ）参照）。なお金属層６０２、マスク６０３に関する説明は、実施の形態３と同様であり、ここでは説明を省略する。
【００９２】
なお図１１（Ａ）において、ゲート絶縁層１１０ａ、１１０ｂと、単結晶半導体層１０６ａ、１０６ｂに形成されるチャネル形成領域との接触界面が、金属層６０２が形成された金属領域と、単結晶半導体層１０６ａ、１０６ｂが形成された領域との接触界面より上方に存在するように設けられる。そのため、トランジスタを構成する各部材の抵抗を小さくすることができ、トランジスタのオン電流を向上することができる。また、金属層６０２を有することで、ソースまたはドレインと、チャネルとの間隔を自由に設定することができる。
【００９３】
次に、上記実施の形態２の図５（Ａ）及び図５（Ｂ）と同様にして、層間絶縁層１３２ａ、層間絶縁層１３２ｂ、導電層１３４ａ、および導電層１３４ｂを形成し、図１１（Ｃ）の状態を得る（図１１（Ｃ）参照）。
【００９４】
以上により、ｎ型ＦＥＴおよびｐ型ＦＥＴを有する半導体装置を形成することができる。なお、配線の構造としては、層間絶縁層および導電層の積層構造でなる多層配線を採用しても良い。多層配線を採用することにより、高度に集積化した半導体装置を提供することができる。また、本実施の形態では、上記ＦＥＴを形成する基板としてＳＯＩ基板を用いる場合について説明しているが、開示する発明の一態様はこれに限定されない。シリコン基板をはじめとする単結晶半導体基板、多結晶半導体基板などを用いて上記ＦＥＴを形成することもできる。
【００９５】
開示する発明の一態様では、金属化合物領域を除去し、新たに形成した金属層をＦＥＴの電極（または配線）の一部として用いている。これにより、金属層の接触面積を広くし、且つ電気抵抗を十分に抑制して、好適な半導体素子を提供することが可能である。また金属層を低導電性領域１１４ａ、低導電性領域１１４ｂと直接接触させることができ、電気抵抗を十分に抑制して、好適な半導体素子を提供することが可能である。また、新たに金属層を形成することにより、ＦＥＴに発生する熱の放散性を高めることができ、自己加熱による電流量の低下を抑制することができる。
【００９６】
本実施の形態に係る構成は、他の実施の形態に係る構成と適宜組み合わせて用いることができる。
【００９７】
（実施の形態６）
本実施の形態では、本発明の一態様である半導体装置の他の一例について説明する。
【００９８】
本発明の一態様である半導体装置は、上記実施の形態に示す構造以外にも様々な構造を有することができる。本実施の形態の半導体装置の一例について図１２及び図１３を用いて説明する。図１２及び図１３は、本実施の形態の半導体装置の一例を示す断面図である。なお、図１２及び図１３に示す半導体装置において、他の実施の形態の半導体装置の構成要素のいずれかと同じ、又はいずれかに相当する（例えば同じ符号）構成要素の説明については、同じ又は相当する他の実施の形態の半導体装置の構成要素の説明を適宜援用する。
【００９９】
図１２（Ａ）に示す半導体装置は、図１（Ａ）に示す半導体装置における低導電性領域１１４ａ及び低導電性領域１１４ｂが絶縁層１０２に接する構造であり、その他の部分については、図１（Ａ）に示す半導体装置の構成要素と同じである。
【０１００】
図１２（Ｂ）に示す半導体装置は、図１（Ｂ）に示す半導体装置における低導電性領域１１４ａ及び低導電性領域１１４ｂが絶縁層１０２に接する構造であり、その他の部分については、図１（Ｂ）に示す半導体装置の構成要素と同じである。
【０１０１】
図１３（Ａ）に示す半導体装置は、図２（Ａ）に示す半導体装置における低導電性領域１１４ａ及び低導電性領域１１４ｂが絶縁層１０２に接する構造であり、その他の部分については、図２（Ａ）に示す半導体装置の構成要素と同じである。
【０１０２】
図１３（Ｂ）に示す半導体装置は、図２（Ｂ）に示す半導体装置における低導電性領域１１４ａ及び低導電性領域１１４ｂが絶縁層１０２に接する構造であり、その他の部分については、図２（Ｂ）に示す半導体装置の構成要素と同じである。
【０１０３】
図１２及び図１３に示す半導体装置における絶縁層１０２に接する低導電性領域１１４ａ及び低導電性領域１１４ｂは、例えば導電型を付与する不純物元素を、半導体層における深さ方向の不純物元素の拡散を制御しつつ添加することにより形成することができる。なお、絶縁層１０２に接する低導電性領域１１４ａ及び低導電性領域１１４ｂの形成の際に熱処理を行ってもよい。熱処理を行うことにより導電型を付与する不純物元素の拡散が促進される。
【０１０４】
図１２及び図１３に一例として示すように、本実施の形態の半導体装置は、絶縁層１０２に低導電性領域１１４ａ及び低導電性領域１１４ｂが接する構造にすることができる。
【０１０５】
さらに、本実施の形態における半導体装置の構造の他の一例について図１４及び図１５を用いて説明する。図１４及び図１５は、本実施の形態における半導体装置の構造の他の一例を示す断面図である。なお、図１４及び図１５に示す半導体装置において、他の実施の形態の半導体装置の構成要素のいずれかと同じ、又はいずれかに相当する（例えば同じ符号）構成要素の説明については、同じ又は相当する他の実施の形態の半導体装置の構成要素の説明を適宜援用する。
【０１０６】
図１４（Ａ）に示す半導体装置は、図１（Ａ）に示す半導体装置におけるサイドウォール絶縁層（例えば図３に示すサイドウォール絶縁層１１６ａ及びサイドウォール絶縁層１１６ｂ）が３つ以上の絶縁層により構成され、ｎ型ＦＥＴを覆う絶縁層８０５ａと、ｐ型ＦＥＴを覆う絶縁層８０５ｂと、を有する構造である。その他の部分については、図１（Ａ）に示す半導体装置の構成要素のいずれかに相当する。
【０１０７】
図１４（Ｂ）に示す半導体装置は、図１（Ｂ）に示す半導体装置におけるサイドウォール絶縁層が３つ以上の絶縁層により構成され、ｎ型ＦＥＴを覆う絶縁層８０５ａと、ｐ型ＦＥＴを覆う絶縁層８０５ｂと、を有する構造である。その他の部分については、図１（Ｂ）に示す半導体装置の構成要素のいずれかに相当する。
【０１０８】
図１５（Ａ）に示す半導体装置は、図２（Ａ）に示す半導体装置におけるサイドウォール絶縁層が３つ以上の絶縁層により構成され、ｎ型ＦＥＴを覆う絶縁層８０５ａと、ｐ型ＦＥＴを覆う絶縁層８０５ｂと、を有する構造である。その他の部分については、図２（Ａ）に示す半導体装置の構成要素のいずれかに相当する。
【０１０９】
図１５（Ｂ）に示す半導体装置は、図２（Ｂ）に示す半導体装置におけるサイドウォール絶縁層が３つ以上の絶縁層により構成され、ｎ型ＦＥＴを覆う絶縁層８０５ａと、ｐ型ＦＥＴを覆う絶縁層８０５ｂと、を有する構造である。その他の部分については、図２（Ｂ）に示す半導体装置の構成要素のいずれかに相当する。
【０１１０】
図１４及び図１５に示すサイドウォール絶縁層１１６ａは、ゲート電極１１２ａに接する絶縁層８０１ａ、絶縁層８０１ａに接する絶縁層８０２ａ、絶縁層８０２ａに接する絶縁層８０３ａ、及び絶縁層８０３ａに接する絶縁層８０４ａにより構成される。
【０１１１】
図１４及び図１５に示すサイドウォール絶縁層１１６ｂは、ゲート電極１１２ｂに接する絶縁層８０１ｂ、絶縁層８０１ｂに接する絶縁層８０２ｂ、絶縁層８０２ｂに接する絶縁層８０３ｂ、及び絶縁層８０３ｂに接する絶縁層８０４ｂにより構成される。
【０１１２】
絶縁層８０１ａ乃至絶縁層８０４ａ並びに絶縁層８０１ｂ乃至絶縁層８０４ｂのそれぞれは、例えば酸化シリコン膜、窒化シリコン膜、又は酸化窒化シリコン膜などの絶縁膜を用いて構成することができ、該絶縁膜を成膜し、成膜した絶縁膜を選択的にエッチングする工程を順次繰り返すことにより形成することができる。例えば酸化シリコン膜を用いて絶縁層８０１ａ及び絶縁層８０１ｂを構成し、窒化シリコン膜を用いて絶縁層８０２ａ及び絶縁層８０２ｂを構成し、酸化シリコン膜を用いて絶縁層８０３ａ及び８０３ｂを構成し、窒化シリコン膜を用いて絶縁層８０４ａ及び絶縁層８０４ｂを構成することができる。これらの絶縁膜は、例えばＣＶＤ法、スパッタリング法などを用いて形成することができる。
【０１１３】
なお、図１４及び図１５に示す半導体装置において、低導電性領域１１４ａは、絶縁層８０１ａ及び絶縁層８０２ａの下部の領域の不純物元素濃度と、絶縁層８０３ａ及び絶縁層８０４ａの下部の領域の不純物元素濃度が異なっていてもよい。例えば絶縁層８０１ａ及び絶縁層８０２ａの下部の領域の不純物元素濃度を、絶縁層８０３ａ及び絶縁層８０４ａの下部の領域の不純物元素濃度より低くすることもできる。また、低導電性領域１１４ｂも同様に、絶縁層８０１ｂ及び絶縁層８０２ｂの下部の領域の不純物元素濃度と、絶縁層８０３ｂ及び絶縁層８０４ｂの下部の領域の不純物元素濃度が異なっていてもよい。例えば絶縁層８０１ｂ及び絶縁層８０２ｂの下部の領域の不純物元素濃度を、絶縁層８０３ｂ及び絶縁層８０４ｂの下部の領域の不純物元素濃度より低くすることもできる。
【０１１４】
また、上記実施の形態と同様に、ｐ型ＦＥＴとなる領域のサイドウォール絶縁層１１６ｂは、ｎ型ＦＥＴとなる領域のサイドウォール絶縁層１１６ａよりも幅を広くすることもできる。サイドウォール絶縁層１１６ａの幅は、絶縁層８０１ａ乃至絶縁層８０４ａのそれぞれの幅により適宜設定することができ、サイドウォール絶縁層１１６ｂの幅は、絶縁層８０１ｂ乃至絶縁層８０４ｂのそれぞれの幅により適宜設定することができる。
【０１１５】
また、図１４及び図１５に示す半導体装置では、サイドウォール絶縁層１１６ａ及びサイドウォール絶縁層１１６ｂのそれぞれを４層の絶縁層により構成しているが、これに限定されず、５層以上の複数の絶縁層により構成することもできる。
【０１１６】
また、図１４及び図１５に示す絶縁層８０５ａ及び絶縁層８０５ｂは、例えば酸化シリコン膜、窒化シリコン膜、又は酸化窒化シリコン膜などを用いて構成することができ、例えば酸化シリコン膜を用いて絶縁層８０５ａ及び絶縁層８０５ｂを構成することができる。ただし、絶縁層８０５ａ及び絶縁層８０５ｂは必ずしも設ける必要はない。
【０１１７】
また、図１４及び図１５に示す半導体装置は、ｎ型ＦＥＴ及びｐ型ＦＥＴの単結晶半導体層のそれぞれに歪みが設けられた構造とすることもでき、例えばｎ型ＦＥＴとなる単結晶半導体層に引っ張り歪みを形成し、ｐ型ＦＥＴとなる単結晶半導体層に圧縮歪みを形成することができる。
【０１１８】
図１４及び図１５に一例として示すように、本発明の一態様である半導体装置は、３層以上の絶縁層により構成されたサイドウォール絶縁層を有する構造にすることができる。これによりサイドウォール絶縁層の下部に形成される導電性領域の濃度分布を制御することができ、また、サイドウォール絶縁層を構成する絶縁層のそれぞれの幅を適宜設定することにより、ｐ型ＦＥＴ及びｎ型ＦＥＴのチャネル長をそれぞれ設定することができる。
【０１１９】
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができる。
【０１２０】
（実施の形態７）
本実施の形態では、本発明の一態様である半導体装置の一例として、演算機能を有する半導体装置について説明する。
【０１２１】
まず本実施の形態の演算機能を有する半導体装置の一例として、マイクロプロセッサの構成について図１６を用いて説明する。図１６は、本実施の形態のマイクロプロセッサの構成の一例を示すブロック図である。
【０１２２】
マイクロプロセッサ９００は、演算回路９０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部９０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部９０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部９０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部９０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ９０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部９０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース９０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ（ＲＯＭともいう）９０９、およびメモリインターフェース（ＲＯＭインターフェースともいう）９１０を有している。
【０１２３】
バスインターフェース９０８を介してマイクロプロセッサ９００に入力された命令は、命令解析部９０３に入力され、デコードされた後、演算回路制御部９０２、割り込み制御部９０４、レジスタ制御部９０７、タイミング制御部９０５に入力される。演算回路制御部９０２、割り込み制御部９０４、レジスタ制御部９０７、タイミング制御部９０５は、デコードされた命令に基づき様々な制御を行う。
【０１２４】
演算回路制御部９０２は、演算回路９０１の動作を制御するための信号を生成する。また、割り込み制御部９０４は、マイクロプロセッサ９００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部９０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部９０７は、レジスタ９０６のアドレスを生成し、マイクロプロセッサ９００の状態に応じてレジスタ９０６の読み出しや書き込みを行う。タイミング制御部９０５は、演算回路９０１、演算回路制御部９０２、命令解析部９０３、割り込み制御部９０４、およびレジスタ制御部９０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図１６に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。
【０１２５】
次に、本実施の形態の演算機能を有する半導体装置の他の一例として、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の構成について図１７を用いて説明する。図１７は、本実施の形態における演算機能を有する半導体装置の他の一例の構成を示すブロック図である。図１７に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１２６】
図１７に示すＲＦＣＰＵ９１１は、アナログ回路部９１２とデジタル回路部９１３を有している。アナログ回路部９１２として、共振容量を有する共振回路９１４、整流回路９１５、定電圧回路９１６、リセット回路９１７、発振回路９１８、復調回路９１９と、変調回路９２０と、電源管理回路９３０とを有している。デジタル回路部９１３は、ＲＦインターフェース９２１、制御レジスタ９２２、クロックコントローラ９２３、ＣＰＵインターフェース９２４、中央処理ユニット（ＣＰＵともいう）９２５、ランダムアクセスメモリ（ＲＡＭともいう）９２６、読み出し専用メモリ９２７を有している。
【０１２７】
ＲＦＣＰＵ９１１の動作の概要は以下の通りである。アンテナ９２８が信号を受信すると、共振回路９１４により誘導起電力が生じる。誘導起電力は、整流回路９１５を経て容量部９２９に充電される。この容量部９２９はセラミックコンデンサーや電気二重層コンデンサなどのキャパシタで形成されていることが好ましい。容量部９２９は、ＲＦＣＰＵ９１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ９１１に組み込むこともできる。
【０１２８】
リセット回路９１７は、デジタル回路部９１３をリセットし初期化する信号（リセット信号ともいう）を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路９１８は、定電圧回路９１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路９１９は、受信信号を復調する回路であり、変調回路９２０は、送信するデータを変調する回路である。
【０１２９】
例えば、復調回路９１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路９２０は、共振回路９１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１３０】
クロックコントローラ９２３は、電源電圧または中央処理ユニット９２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路９３０が行っている。
【０１３１】
アンテナ９２８からＲＦＣＰＵ９１１に入力された信号は復調回路９１９で復調された後、ＲＦインターフェース９２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ９２２に格納される。制御コマンドには、読み出し専用メモリ９２７に記憶されているデータの読み出し、ランダムアクセスメモリ９２６へのデータの書き込み、中央処理ユニット９２５への演算命令などが含まれている。
【０１３２】
中央処理ユニット９２５は、ＣＰＵインターフェース９２４を介して読み出し専用メモリ９２７、ランダムアクセスメモリ９２６、制御レジスタ９２２にアクセスする。ＣＰＵインターフェース９２４は、中央処理ユニット９２５が要求するアドレスより、読み出し専用メモリ９２７、ランダムアクセスメモリ９２６、制御レジスタ９２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１３３】
中央処理ユニット９２５の演算方式は、読み出し専用メモリ９２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット９２５が処理する方式を適用できる。
【０１３４】
図１６及び図１７に一例として示すように、本実施の形態の演算機能を有する半導体装置は、演算処理により様々な機能を有することができ、また該演算処理を高速に行うことができる。
【０１３５】
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができる。
【０１３６】
（実施の形態８）
本実施の形態では、計算機シミュレーションを用いて、開示する発明の効果について検証した結果を示す。ここではｓｉｌｖａｃｏ社製のソフトウェア（ＳｍａｒｔＳｐｉｃｅ）を用いて、１９段のリングオシレータにおけるチャネル長と遅延時間との関係を計算した。また、半導体層を構成する材料としてシリコンを用いる場合について計算を行った。チャネル長については、０．０４μｍ〜０．２５μｍの間で変化させている。
【０１３７】
計算のモデルとしては、ＢＳＩＭ４を用いた。ゲート絶縁層の厚さは２ｎｍとし、コンタクト抵抗、配線抵抗、寄生容量などの他のパラメータについてはデフォルト条件（一定）とした。
【０１３８】
図１８（Ａ）には、計算に用いたＦＥＴのモデルを示す。また、図１８（Ｂ）には、比較例として計算を行ったＦＥＴのモデルを示す。ここでは、金属領域につき、その厚みなどを調整することで、比較例における金属化合物領域の１／１０の抵抗値（一例として、Ｒ＿ｍｅｔａｌ＝１０Ω、Ｒ＿ｓｉｌｉｃｉｄｅ＝１００Ω）が実現された場合を想定して計算を行った。
【０１３９】
実際の抵抗値は金属領域、金属化合物領域共に、より小さな値が一般的であるが、ここでは簡単のため上記の抵抗値を採用した。このため、当該計算結果は相対的な指標としての意味を有する。
【０１４０】
図１９（Ａ）および図１９（Ｂ）に、上記の計算結果を示す。ここで、図１９（Ａ）は遅延時間についての計算結果を示している。縦軸は遅延時間を表し、横軸はチャネル長を表す。チャネル長が小さくなるにつれて遅延時間も小さくなっているが、これはチャネルに係る抵抗の成分が小さくなっているためである。図１９（Ｂ）は、図１８（Ａ）に示す構成の遅延時間に対する図１８（Ｂ）に示す構成の遅延時間の比率を示すものである。縦軸は遅延時間を表し、横軸はチャネル長を表す。図１９（Ｂ）から、ゲート長が小さくなるに従って、低抵抗化の効果が顕著に現れることがわかる。
【０１４１】
以上の計算結果より、開示する発明の一態様が抵抗の低減に効果的であることが示された。本実施の形態に係る構成は、他の実施の形態に係る構成と適宜組み合わせて用いることができる。
【０１４２】
（実施の形態９）
＜ＳＯＩ基板の作製工程＞
本実施の形態では、ＳＯＩ基板の作製方法の一例について、図２０を参照して説明する。
【０１４３】
まず、ベース基板１０００を用意する（図２０（Ａ）参照）。ベース基板１０００としては、半導体でなる基板を用いる場合には、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの１４族元素でなる単結晶半導体基板又は多結晶半導体基板を用いることができる。さらには、太陽電池の製造に用いられる太陽電池グレードシリコン基板（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ  ｇｒａｄｅ  Ｓｉｌｉｃｏｎ、例えばＳｉ純度が９９．９９９９％程度のもの）等も用いることができる。また、ベース基板１０００としては、セラミック基板、石英基板やサファイア基板などの絶縁体でなる基板、金属やステンレスなどの導電体でなる基板などを用いることができる。
【０１４４】
また、上記の他にベース基板１０００として、液晶表示装置などに使用されている透光性を有するガラス基板を用いることができる。ガラス基板としては、歪み点が５８０℃以上（好ましくは、６００℃以上）であるものを用いると良い。また、ガラス基板は無アルカリガラス基板であることが好ましい。無アルカリガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。
【０１４５】
次に、ボンド基板１０１０を用意する（図２０（Ｂ−１）参照）。ボンド基板１０１０としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる単結晶半導体基板を用いることができる。
【０１４６】
ボンド基板１０１０のサイズに制限は無いが、例えば、直径が８インチ（２００ｍｍ）、１２インチ（３００ｍｍ）、１８インチ（４５０ｍｍ）といったサイズの半導体基板を用いることができる。また、円形の半導体基板を、矩形に加工して用いても良い。
【０１４７】
次に、ボンド基板１０１０に絶縁層１０１４を形成する（図２０（Ｂ−２）参照）。
【０１４８】
絶縁層１０１４は、例えば、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜等を用いることができる。これらの膜は、熱酸化法、ＣＶＤ法又はスパッタリング法等を用いて形成することができる。また、ＣＶＤ法を用いて絶縁層１０１４を形成する場合には、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて作製される酸化シリコン膜を絶縁層１０１４に用いることが生産性の点から好ましい。
【０１４９】
本実施の形態では、ボンド基板１０１０に熱酸化処理を行うことにより絶縁層１０１４（ここでは、酸化シリコン膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中でボンド基板１０１０に熱酸化処理を行うことによりＨＣｌ酸化された絶縁層１０１４を形成する。従って、絶縁層１０１４は、塩素原子を含有した膜となる。
【０１５０】
なお、本実施の形態においては絶縁層１０１４を単層構造としているが、積層構造としても良い。また、貼り合わせに際して特に問題がない場合など、絶縁層１０１４を設ける必要がない場合には、絶縁層１０１４を設けない構成としても良い。また、ベース基板１０００上に、絶縁層１０１４と同様の材料を用いて絶縁層を形成してもよい。
【０１５１】
次に、ボンド基板１０１０にイオンを照射することにより、脆化領域１０１２を形成する（図２０（Ｂ−３）参照）。より具体的には、例えば、電界で加速されたイオンでなるイオンビームを照射して、ボンド基板１０１０の表面から所定の深さの領域に脆化領域１０１２を形成する。脆化領域１０１２が形成される深さは、イオンビームの加速エネルギーやイオンビームの入射角によって制御される。つまり、脆化領域１０１２は、イオンの平均侵入深さと同程度の深さの領域に形成されることになる。ここで、脆化領域１０１２が形成される深さは、ボンド基板１０１０の全面において均一であることが望ましい。
【０１５２】
また、上述の脆化領域１０１２が形成される深さにより、ボンド基板１０１０から分離される半導体層の厚さが決定される。脆化領域１０１２が形成される深さは、ボンド基板１０１０の表面から５０ｎｍ以上１μｍ以下であり、好ましくは５０ｎｍ以上３００ｎｍ以下である。本実施の形態では、イオンの照射を絶縁層１０１４の形成後に行っているが、これに限られず、絶縁層１０１４の形成前にイオンの照射を行っても良い。
【０１５３】
脆化領域１０１２の形成は、イオンドーピング処理で行うことができる。イオンドーピング処理は、イオンドーピング装置を用いて行うことができる。イオンドーピング装置の代表的な装置は、プロセスガスをプラズマ励起して生成された全てのイオン種をチャンバー内に配置された被処理体に照射する非質量分離型の装置である。非質量分離型の装置であるのは、プラズマ中のイオン種を質量分離しないで、全てのイオン種を被処理体に照射しているからである。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置は、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する装置である。
【０１５４】
イオンドーピング装置の主要な構成は、被処理物を配置するチャンバー、所望のイオンを発生させるイオン源、およびイオンを加速し、照射するための加速機構である。イオン源は、所望のイオン種を生成するためのソースガスを供給するガス供給装置、ソースガスを励起して、プラズマを生成させるための電極などで構成される。プラズマを形成するための電極として、フィラメント型の電極や容量結合高周波放電用の電極などが用いられる。加速機構は、引出電極、加速電極、減速電極、接地電極等の電極など、およびこれらの電極に電力を供給するための電源などで構成される。加速機構を構成する電極には複数の開口やスリットが設けられており、イオン源で生成されたイオンは電極に設けられた開口やスリットを通過して加速される。なお、イオンドーピング装置の構成は上述したものに限定されず、必要に応じた機構が設けられる。
【０１５５】
本実施形態では、イオンドーピング装置で、水素ガスから生成されるイオンをボンド基板１０１０に添加する。プラズマソースガスとして水素を含むガスを供給する。例えば、Ｈ２を供給する。水素ガスを励起してプラズマを生成し、質量分離せずに、プラズマ中に含まれるイオンを加速し、加速されたイオンをボンド基板１０１０に照射する。
【０１５６】
イオンドーピング装置において、水素ガスから生成されるイオン種（Ｈ＋、Ｈ２＋、Ｈ３＋）の総量に対してＨ３＋の割合が５０％以上とする。より好ましくは、そのＨ３＋の割合を８０％以上とする。イオンドーピング装置は質量分離を行わないため、プラズマ中に生成される複数種の水素イオンのうち、１つ（Ｈ３＋）を５０％以上とすることが好ましく、８０％以上とすることが好ましい。同じ質量のイオンを照射することで、ボンド基板１０１０の同じ深さに集中させてイオンを添加することができる。
【０１５７】
脆化領域１０１２をボンド基板１０１０の浅い領域に形成するためには、イオンビームの加速電圧を低くする必要があるが、プラズマ中のＨ３＋イオンの割合を高くすることで、水素イオンを効率よく、ボンド基板１０１０に添加できる。Ｈ３＋イオンはＨ＋イオンの３倍の質量を持つことから、同じ深さに水素原子を１つ添加する場合、Ｈ３＋イオンの加速電圧は、Ｈ＋イオンの加速電圧の３倍にすることが可能となる。これにより、イオンの照射工程のタクトタイムを短縮することが可能となり、生産性やスループットの向上を図ることができる。
【０１５８】
イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ３＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。また、イオンドーピング装置を用いた場合、重金属も同時に導入されるおそれがあるが、塩素原子を含有する絶縁層１０１４を介してイオンの照射を行うことによって、重金属によるボンド基板１０１０の汚染を防ぐことができる。
【０１５９】
なお、加速されたイオンビームをボンド基板１０１０に照射する工程は、イオン注入装置で行うこともできる。イオン注入装置を用いる場合には、質量分離により、Ｈ３＋イオンが照射されるようにすることが好ましい。
【０１６０】
次に、ベース基板１０００とボンド基板１０１０を貼り合わせる（図２０（Ｃ）参照）。具体的には、絶縁層１０１４を介してベース基板１０００とボンド基板１０１０を貼り合わせる。ベース基板１０００の表面と絶縁層１０１４の表面とを接触させた後、加圧処理を施すことで、ベース基板１０００とボンド基板１０１０の貼り合わせが実現される。なお、貼り合わせのメカニズムとしては、ファン・デル・ワールス力が関与するメカニズムや、水素結合が関与するメカニズムなどが考えられている。
【０１６１】
なお、ボンド基板１０１０とベース基板１０００とを貼り合わせる前に、ボンド基板１０１０上に形成された絶縁層１０１４及びベース基板１０００上の少なくとも一方にプラズマ処理を行うことが好ましい。絶縁層１０１４及びベース基板１０００の少なくとも一方にプラズマ処理行うことにより、親水基の増加や、平坦性を向上させることができる。その結果、ボンド基板１０１０とベース基板１０００との接合強度を高めることができる。
【０１６２】
ここで、プラズマ処理は、真空状態のチャンバーに不活性ガス（例えば、Ａｒガス）を導入し、被処理面（例えば、ベース基板１０００）にバイアスを印加してプラズマ状態として行う。プラズマ中には電子とＡｒの陽イオンが存在し、陰極方向（ベース基板１０００側）にＡｒの陽イオンが加速される。加速されたＡｒの陽イオンがベース基板１０００表面に衝突することによって、ベース基板１０００表面がスパッタエッチングされる。このとき、ベース基板１０００表面の凸部から優先的にスパッタエッチングされ、当該ベース基板１０００表面の平坦性を向上することができる。また、加速されたＡｒの陽イオンによって、ベース基板１０００の有機物等の不純物を除去し、ベース基板を活性化することができる。また、真空状態のチャンバーに不活性ガスに加えて、反応性ガス（例えば、Ｏ２ガス、Ｎ２ガス）を導入し、被処理面にバイアス電圧を印加してプラズマ状態として行うこともできる。反応性ガスを導入する場合、ベース基板１０００表面がスパッタエッチングされることにより生じる欠損を、補修することができる。
【０１６３】
さらに、プラズマ処理の後に、ボンド基板１０１０上に形成された絶縁層１０１４と、ベース基板１０００の表面処理を行うことが好ましい。表面処理としては、オゾン処理（例えば、オゾン水洗浄またはＵＶオゾン処理）やメガソニック洗浄、２流体洗浄（純水や水素添加水等の機能水を窒素等のキャリアガスとともに吹き付ける方法）又はこれらを組み合わせて行うことができる。また、オゾン水洗浄とフッ酸による洗浄を複数回繰り返し行ってもよい。特に、上述したように絶縁層１０１４、ベース基板１０００の表面にプラズマ処理を行った後に、表面処理を行うことによって、絶縁層１０１４、ベース基板１０００表面の有機物等のゴミを除去し、表面を親水化することができる。その結果、絶縁層１０１４とベース基板１０００の接合強度を向上させることができる。
【０１６４】
ボンド基板１０１０とベース基板１０００とを貼り合わせた後に、貼り合わせられたベース基板１０００およびボンド基板１０１０に対して熱処理を施して、貼り合わせを強固なものとすると良い。この際の加熱温度は、脆化領域１０１２における分離が進行しない温度とする必要がある。例えば、４００℃未満、好ましくは３００℃以下とする。熱処理時間については特に限定されず、処理時間と貼り合わせ強度との関係から適切な条件を設定すればよい。例えば、２００℃、２時間の熱処理を施すことができる。なお、貼り合わせに係る領域にマイクロ波などを照射して、該領域のみを局所的に加熱することも可能である。貼り合わせ強度に問題がない場合には、上記熱処理は省略すれば良い。
【０１６５】
次に、ボンド基板１０１０を、脆化領域１０１２において、半導体層１０１６とボンド基板１０２０とに分離する（図２０（Ｄ）参照）。ボンド基板１０１０の分離は、熱処理により行うと良い。該熱処理の温度は、ベース基板１０００の耐熱温度を目安にすることができる。例えば、ベース基板１０００としてガラス基板を用いる場合には、熱処理の温度は４００℃以上７５０℃以下とすることが好ましい。ただし、ガラス基板の耐熱性が許すのであればこの限りではない。なお、本実施の形態においては、６００℃、２時間の熱処理を施すこととする。
【０１６６】
上述のような熱処理を行うことにより、脆化領域１０１２に形成された微小な空孔の体積変化が生じ、脆化領域１０１２に亀裂が生ずる。その結果、脆化領域１０１２に沿ってボンド基板１０１０が分離する。これにより、ベース基板１０００上にはボンド基板１０１０から分離された半導体層１０１６が残存することになる。また、この熱処理で、貼り合わせに係る界面が加熱されるため、当該界面に共有結合が形成され、貼り合わせを一層強固なものとすることができる。
【０１６７】
上述のようにして形成された半導体層１０１６の表面には、分離工程やイオン照射工程に起因する欠陥が存在し、また、その平坦性は損なわれている。そのため、半導体層１０１６の欠陥を低減させる処理、または、半導体層１０１６の表面の平坦性を向上させる処理を行うと良い。
【０１６８】
本実施の形態において、半導体層１０１６の欠陥の低減、および、平坦性の向上は、例えば、半導体層１０１６にレーザー光を照射することで実現できる。レーザー光を半導体層１０１６に照射することで、半導体層１０１６が溶融し、その後の冷却、固化によって、欠陥が低減され、表面の平坦性が向上した単結晶半導体層が得られるのである。
【０１６９】
また、単結晶半導体層の膜厚を小さくする薄膜化工程を行っても良い。半導体層の薄膜化には、ドライエッチング処理またはウエットエッチング処理の一方、または双方を組み合わせたエッチング処理を適用すればよい。例えば、半導体層がシリコンからなる場合、ＳＦ６とＯ２をプロセスガスに用いたドライエッチング処理で、半導体層を薄くすることができる。
【０１７０】
以上により、ベース基板１０００上に、半導体層１０１８を形成することができる（図２０（Ｅ）参照）。
【０１７１】
なお、本実施の形態では、レーザー光を照射した後に、エッチング処理を行う場合について説明したが、本発明の一態様はこれに限定されず、レーザー光を照射する前にエッチング処理を行ってもよいし、レーザー光の照射前後にエッチング処理を行ってもよい。
【０１７２】
なお、本実施の形態においては、レーザー光を用いて欠陥の低減、および、平坦性の向上を実現しているが、本発明の一態様はこれに限定されない。熱処理など、他の方法を用いて欠陥の低減、平坦性の向上を実現しても良い。また、欠陥低減処理が不要であれば、エッチング処理などの平坦性向上処理のみを適用しても良い。
【０１７３】
なお、分離後のボンド基板１０２０は、再生工程によって再生ボンド基板となり、再度用いることができる。分離後のボンド基板１０２０の表面には、脆化領域１０１２などに起因する欠陥が存在しているため、再生工程の前にこれら欠陥を除去しておくと良い。このようにすることで、再生工程をより好適に行うことができる。除去の方法としては、エッチング処理や、ＣＭＰなどの研磨処理がある。
【０１７４】
＜太陽電池グレードシリコンについて＞
次に、本実施の形態で用いるベース基板１０００の一態様として、太陽電池グレードシリコンを用いる場合について詳細に説明する。
【０１７５】
ＳＯＩ基板の作製工程で説明したように、ベース基板１０００は、後に半導体層１０１６となるボンド基板１０１０と、同材質の絶縁層１０１４を介して化学結合にて貼り合わせが行われる。従って、ベース基板１０００には、シリコン基板を用いることが好ましい。また、従来のバルクウエハを用いたデバイスの製造工程をそのまま流用できる点や、半導体層１０１６と相互的に機械的性質の相性が良い点などからも、シリコン基板をベース基板１０００として用いることに利点がある。
【０１７６】
本形態においても、ベース基板１０００には、シリコン基板を用いることができる。ただし、本形態では、従来から用いられている半導体グレードの品質を有した単結晶シリコンではなく、太陽電池グレードの品質を有した単結晶シリコンを用いることが好ましい。
【０１７７】
従来の半導体グレードの単結晶シリコンは、純度が１１Ｎ（イレブンナイン）以上であり、極微量の不純物がデバイス特性に影響するような微細デバイスにも用いられる。高純度のシリコン材料を得る代表的な製法としては、中間化合物のトリクロロシラン（ＳｉＨＣｌ３）を水素で還元するシーメンス法が知られており、その概要を説明する。
【０１７８】
珪石をコークスなどと混同して還元焼成し、純度９８乃至９９％の金属グレートシリコンを製造する。
【０１７９】
ＳｉＯ２＋Ｃ→Ｓｉ＋ＣＯ２
ＳｉＯ２＋２Ｃ→Ｓｉ＋ＣＯ
【０１８０】
次に、この金属グレードシリコンを塩化水素と高温で反応させ、トリクロロシラン（ＳｉＨＣｌ３）を得る。
【０１８１】
Ｓｉ＋３ＨＣｌ→ＳｉＨＣｌ３＋Ｈ２
【０１８２】
得られた液体のトリクロロシラン（ＳｉＨＣｌ３）を精留し、気化して水素とともに反応炉内に導入すると、約１１００〜１２００℃に加熱したシリコン心棒の表面で反応が起こり、純度１１Ｎ（イレブンナイン）の多結晶シリコンがシリコン心棒の表面に堆積する。
【０１８３】
ＳｉＨＣｌ３＋Ｈ２→Ｓｉ＋３ＨＣｌ
【０１８４】
以上までが、一般的に用いられている半導体グレードの単結晶シリコンを作製するための高純度シリコン材料の製法である。この後、高純度の多結晶シリコン材料を石英坩堝で溶解するとともに目的とする導電型を与える不純物を混入し、シリコンの融液に接触させた種結晶を回転させながら単結晶シリコンのインゴットを成長させる。この様な方法を一般的にチョクラルスキー法（ＣＺ法）と呼び、その後板状に切り出して鏡面研磨したものが半導体グレード単結晶シリコン基板である。
【０１８５】
一方、太陽電池グレードの単結晶シリコンは、純度が６Ｎ乃至７Ｎ程度であり、ＶＬＳＩなどの半導体デバイス用途には用いることはできないが、太陽電池用途としては十分に機能する。太陽電池グレード単結晶シリコン材料の製造方法としては、種々の方法が試みられているが、亜鉛還元法を用いて作製したものが好ましい。以下、亜鉛還元法による太陽電池グレードシリコン材料の製造方法について概要を説明する。
【０１８６】
シーメンス法と同様に珪石をコークスなどと混同して還元焼成し、純度９８乃至９９％の金属グレードシリコンを製造する。
【０１８７】
ＳｉＯ２＋Ｃ→Ｓｉ＋ＣＯ２
ＳｉＯ２＋２Ｃ→Ｓｉ＋ＣＯ
【０１８８】
次に、この金属グレードシリコンを塩素と高温で反応させ、四塩化ケイ素（ＳｉＣｌ４）を得る。
【０１８９】
Ｓｉ＋２Ｃｌ２→ＳｉＣｌ４
【０１９０】
得られた液体の四塩化ケイ素（ＳｉＣｌ４）を精留して気化し、同じく気化した亜鉛ガス（沸点９０７℃）とともに反応炉内に導入する。反応炉内部で還元反応により純度６Ｎ乃至７Ｎの多結晶シリコンが析出する。
【０１９１】
ＳｉＣｌ４＋２Ｚｎ→Ｓｉ＋２ＺｎＣｌ２
【０１９２】
なお、ここで副生成物である塩化亜鉛（ＺｎＣｌ２）は捕集槽に固体として回収することができる。
【０１９３】
以上が亜鉛還元法による純度６Ｎ乃至７Ｎの太陽電池グレードシリコン材料の製造方法である。以降の単結晶インゴット引き上げ手法及び切り出し、研磨等による基板化の手法は前述した半導体グレード単結晶シリコンと同様である。
【０１９４】
ここまでに説明した半導体グレードシリコン材料の製造方法であるシーメンス法と太陽電池グレードシリコン材料の製造方法である亜鉛還元法は、上述した製法の違い以外にコストが大きく異なっていることが知られている。
【０１９５】
その理由として、シーメンス法におけるトリクロロシラン（ＳｉＨＣｌ３）と水素の反応速度よりも亜鉛還元法における四塩化ケイ素と亜鉛ガスの反応速度が速く、収率も高い点がある。また、その反応温度も亜鉛還元法の方が低く、装置のランニングコストが抑えられる。更に、亜鉛還元法では、未反応の中間化合物、及び副生成物を回収し再利用し易い点も挙げられる。
【０１９６】
シーメンス法では未反応のトリクロロシラン（ＳｉＨＣｌ３）とともに排気されるのは、同じく未反応の水素と副生成物の塩化水素である。トリクロロシラン（ＳｉＨＣｌ３）は常温では液体であり、回収物を全て再利用するには気液分離と更に気体成分の分離及びその設備が必要となる。一方の亜鉛還元法では、未反応の四塩化ケイ素とともに排出されるのは、副生成物の塩化亜鉛（ＺｎＣｌ２）のみである。反応温度では、塩化亜鉛（ＺｎＣｌ２）は気体であるが、捕集槽で固化温度（融点２７５℃）以下に冷却されると固体となって回収される。四塩化ケイ素も常温では液体であり、回収物は容易に固液分離できる。回収した塩化亜鉛（ＺｎＣｌ２）は、溶融状態で電気分解することができ、陰極で析出する金属亜鉛と陽極で発生する塩素を分離回収して再利用することができる。
【０１９７】
従って、亜鉛還元法の製造に要するエネルギーは、シーメンス法の１／４乃至１／５となり、製造コストは、１／３乃至１／５が見込まれている。
【０１９８】
本形態で用いるベース基板１０００は、この亜鉛還元法によって作製された単結晶シリコンを用いることが好ましい。前述したように、単結晶シリコンは、ベース基板１０００として相応しい材料ではあるが、素子を形成するシリコン活性層とは絶縁酸化膜を介して分離されているものである。従って、単結晶シリコンの純度は、バックゲートの電極として用いられる場合も含めて、素子特性を左右させるものではない。つまり、ベース基板１０００として用いる単結晶シリコンは、支持体としての機能が主である。従って、純度の低く安価な太陽電池グレードの単結晶シリコンでもベース基板１０００として用いることができる。
【０１９９】
一方、シリコン活性層を形成するためのボンド基板１０１０には、半導体グレードの単結晶シリコンを用いる。つまり、本形態においては、ベース基板１０００とシリコン活性層を形成するためのボンド基板１０１０は、それぞれ純度の異なる単結晶シリコンを用いていることができる。
【０２００】
また、従来のＳＯＩ基板では、ベース基板１０００には、後に半導体層１０１６となる半導体グレードの単結晶シリコンが用いられており、材料コストを押し上げる要因となっていた。本形態で用いた亜鉛還元法による太陽電池グレードの単結晶シリコン基板をベース基板１０００に用いることによって、特性を落とすことなく、高性能で安価なデバイスを提供することができる。
【０２０１】
なお、本実施の形態は、他の実施の形態と適宜組み合わせ又は置き換えを行うことができる。
【符号の説明】
【０２０２】
１００    単結晶半導体基板
１０２    絶縁層
１０４    単結晶半導体層
１０６ａ    単結晶半導体層
１０６ｂ    単結晶半導体層
１０８    素子分離絶縁層
１１０ａ    ゲート絶縁層
１１０ｂ    ゲート絶縁層
１１２ａ    ゲート電極
１１２ｂ    ゲート電極
１１４ａ    低導電性領域
１１４ｂ    低導電性領域
１１６    絶縁層
１１６ａ    サイドウォール絶縁層
１１６ｂ    サイドウォール絶縁層
１１８ａ    高導電性領域
１１８ｂ    高導電性領域
１２０    金属層
１２２ａ    金属化合物領域
１２２ｂ    金属化合物領域
１２４ａ    金属化合物領域
１２４ｂ    金属化合物領域
１２６    マスク
１２８ａ    金属領域
１２８ｂ    金属領域
１３０ａ    金属領域
１３０ｂ    金属領域
１３２ａ    層間絶縁層
１３２ｂ    層間絶縁層
１３４ａ    導電層
１３４ｂ    導電層
６０１    一点鎖線
６０２    金属層
６０３    マスク
６０４ａ    金属領域
６０４ｂ    金属領域
６０４ｃ    金属領域
６０５ａ    金属領域
６０５ｂ    金属領域
６０５ｃ    金属領域
７０１    金属層
７０２    金属層
７０３    マスク
７０４ａ    金属領域
７０４ｂ    金属領域
７０４ｃ    金属領域
７０５ａ    金属領域
７０５ｂ    金属領域
７０５ｃ    金属領域
７０６ａ    金属領域
７０６ｂ    金属領域
７０６ｃ    金属領域
７０７ａ    金属領域
７０７ｂ    金属領域
７０７ｃ    金属領域
８０１ａ    絶縁層
８０１ｂ    絶縁層
８０２ａ    絶縁層
８０２ｂ    絶縁層
８０３ａ    絶縁層
８０３ｂ    絶縁層
８０４ａ    絶縁層
８０４ｂ    絶縁層
８０５ａ    絶縁層
８０５ｂ    絶縁層
９００    マイクロプロセッサ
９０１    演算回路
９０２    演算回路制御部
９０３    命令解析部
９０４    制御部
９０５    タイミング制御部
９０６    レジスタ
９０７    レジスタ制御部
９０８    バスインターフェース
９１１    ＲＦＣＰＵ
９１２    アナログ回路部
９１３    デジタル回路部
９１４    共振回路
９１５    整流回路
９１６    定電圧回路
９１７    リセット回路
９１８    発振回路
９１９    復調回路
９２０    変調回路
９２１    ＲＦインターフェース
９２２    制御レジスタ
９２３    クロックコントローラ
９２４    ＣＰＵインターフェース
９２５    中央処理ユニット
９２６    ランダムアクセスメモリ
９２７    専用メモリ
９２８    アンテナ
９２９    容量部
９３０    電源管理回路
１０００    ベース基板
１０１０    ボンド基板
１０１２    脆化領域
１０１４    絶縁層
１０１６    半導体層
１０１８    半導体層
１０２０    ボンド基板
【図１】
2011029610.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2011029610.tif 000017
【図１６】
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【図１７】
2011029610.tif 000019
【図１８】
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【図１９】
2011029610.tif 000021
【図２０】
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