(57)【要約】【課題】レイアウト面積を増大させずにスイッチング時間を改善した半導体スイッチを提供する。【解決手段】複数の端子間の接続状態を切り替えるスイッチ部と、高電位側電源の電位よりも高い正電位を生成する正電圧生成回路と、前記正電圧生成回路の出力に接続され、端子切替信号により前記スイッチ部に制御信号を供給する駆動回路と、前記スイッチ部と同一基板に設けられ前記複数の端子間の接続状態の変化に対応した第１の時間は前記正電圧生成回路の出力を前記高電位側電源に接続し、前記第１の時間経過後は前記正電圧生成回路の出力から前記高電位側電源を切り離すように制御する電圧制御回路と、を備えたことを特徴とする半導体スイッチが提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の端子間の接続状態を切り替えるスイッチ部と、
高電位側電源の電位よりも高い正電位を生成する正電圧生成回路と、
前記正電圧生成回路の出力に接続され、端子切替信号により前記スイッチ部に制御信号を供給する駆動回路と、
前記スイッチ部と同一基板に設けられ前記複数の端子間の接続状態の変化に対応した第１の時間は前記正電圧生成回路の出力を前記高電位側電源に接続し、前記第１の時間経過後は前記正電圧生成回路の出力から前記高電位側電源を切り離すように制御する電圧制御回路と、
を備えたことを特徴とする半導体スイッチ。
【請求項２】
前記端子切替信号の交流成分により前記第１の時間が設定されることを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
外部から供給される低電位側電源の電位よりも低い負電位を生成する負電圧生成回路をさらに備え、
前記第１の時間は、前記負電圧生成回路の出力が第１の電位よりも高い時間であることを特徴とする請求項１記載の半導体スイッチ。
【請求項４】
前記負電圧生成回路の出力の交流成分により、前記第１の時間が設定されることをことを特徴とする請求項３記載の半導体スイッチ。
【請求項５】
前記第１の時間は、前記正電圧生成回路の出力が前記高電位側電源の電位よりも低下する前記スイッチ部の接続状態に切り替わった場合に設定されることを特徴とする請求項１〜４のいずれか１つに記載の半導体スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチに関する。
【背景技術】
【０００２】
携帯電話機の高周波回路部においては、送信回路および受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年、低コスト、小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。
【０００３】
ただし、通常のシリコン基板上に形成されたＭＯＳＦＥＴでは、ソースあるいはドレイン電極とシリコン基板との間の寄生容量が大きい。また、シリコンは半導体であることから、高周波信号の電力損失が大きいといった問題がある。そこで、高周波信号用スイッチ回路をＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば、特許文献１参照）。
【０００４】
ＭＯＳＦＥＴの高周波スイッチに、例えば携帯電話機で要求されるような高周波特性（例えば挿入損失、オン歪・オフ歪）を実現するためには、適正なゲート電位を内部で生成する必要がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特表２００５−５１５６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、このような電圧生成回路においては、スイッチ回路の切替時の電位変動を抑制し、高速にスイッチングするためには、大きなレイアウト面積を必要とする。
本発明は、レイアウト面積を増大させずにスイッチング時間を改善した半導体スイッチを提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、複数の端子間の接続状態を切り替えるスイッチ部と、高電位側電源の電位よりも高い正電位を生成する正電圧生成回路と、前記正電圧生成回路の出力に接続され、端子切替信号により前記スイッチ部に制御信号を供給する駆動回路と、前記スイッチ部と同一基板に設けられ前記複数の端子間の接続状態の変化に対応した第１の時間は前記正電圧生成回路の出力を前記高電位側電源に接続し、前記第１の時間経過後は前記正電圧生成回路の出力から前記高電位側電源を切り離すように制御する電圧制御回路と、を備えたことを特徴とする半導体スイッチが提供される。
【発明の効果】
【０００８】
本発明によれば、レイアウト面積を増大させずにスイッチング時間を改善した半導体スイッチが提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る半導体スイッチの構成を例示するブロック図である。
【図２】図１に表わした半導体スイッチ１の電圧制御回路６の構成を例示する回路図である。
【図３】エッジ検出回路１０の構成を例示する回路図である。
【図４】エッジ検出回路１０の主要な信号のタイミングチャートである。
【図５】図１に表わした半導体スイッチ１の主要な信号のタイミングチャートである。
【図６】本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
【図７】図６に表わした半導体スイッチ１ａのスイッチ部２ａの構成を例示する回路図である。
【図８】図６に表わした半導体スイッチ１ａのデコーダ回路５ａおよび駆動回路４ａの構成を例示する回路図である。
【図９】図６に表わした半導体スイッチ１ａの駆動回路４ａの構成を例示する回路図である。
【図１０】図９に表わしたレベルシフト回路２０の動作を説明する模式図である。
【図１１】電圧制御回路が無い比較例の半導体スイッチの主要な信号のタイミングチャートである。
【図１２】図６に表わした半導体スイッチ１ａの主要な信号のタイミングチャートである。
【図１３】本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
【図１４】本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
【図１５】本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
【図１６】本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１１】
図１は、本発明の実施形態に係る半導体スイッチの構成を例示するブロック図である。
図１に表わしたように、本実施例の半導体スイッチ１は、スイッチ部２、駆動回路４、デコーダ回路５、電圧制御回路６および正電圧生成回路７を備える。そして、これらを同一基板１８に形成して、１チップ化した構造を備える。例えば、ＳＯＩ基板に形成する。
【００１２】
スイッチ部２は、複数の端子間の接続状態を切り替える。図１においては、アンテナ端子ＡＮＴと、２つの高周波端子ＲＦ１、ＲＦ２との間の接続状態を切り替える構成を例示している。なお、スイッチ部２は、図７において説明するように、スイッチ素子、例えばＭＯＳＦＥＴにより構成することができる。
【００１３】
外部からの端子切替信号により複数の端子間の接続状態を切替える制御信号は、制御回路部３で生成される。
制御回路部３は、駆動回路４、デコーダ回路５、電圧制御回路６および正電圧生成回路７などから構成される。
デコーダ回路５は、端子ＩＮに入力される端子切替信号をデコードして、駆動回路４に出力する。そして、駆動回路４は、スイッチ部２に制御信号を供給する。
【００１４】
正電圧生成回路７は、外部から供給される高電位側電源より高電位の正電位Ｖｐを発生する。この正電位Ｖｐの大きさは、スイッチ部２が必要な高周波特性を得られるような値に設定される。正電圧生成回路７により発生された正電位Ｖｐは、駆動回路４に供給される。
【００１５】
図５に表すように、電圧制御回路６は、スイッチ部２の接続状態の変化に対応した第１の時間Ｔ１は、正電圧生成回路７の出力を高電位側電源に接続し、第１の時間Ｔ１経過後は、正電圧生成回路７の出力から高電位側電源を切り離す回路である。スイッチ部２の接続状態が切り替わったとき、正電圧生成回路７の出力電位が低下する。
【００１６】
電圧制御回路６は、第１の時間Ｔ１は、正電圧生成回路７の出力を高電位側電源に接続して、正電圧生成回路７の出力の正電位Ｖｐを、高電位側電源の電位に保持する。そして、第１の時間Ｔ１経過後は、正電圧生成回路７の出力から高電位側電源を切り離して、正電位Ｖｐを出力できるようにする。
ここで、第１の時間Ｔ１とは、スイッチ部２の接続状態が切り替わってから、スイッチ部の新たに接続される端子間が挿入損失及び歪に対する仕様を満たすまでの時間である。
【００１７】
図２は、図１に表わした半導体スイッチ１の電圧制御回路６の構成を例示する回路図である。
図２に表わしたように、電圧制御回路６は、エッジ検出回路１０、パルス発生回路１１、Ｎチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１、Ｐチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１、抵抗Ｒ２を有する。
【００１８】
エッジ検出回路１０は、端子ＩＮに入力される端子切替信号の変化、すなわち端子切替信号の立上がりおよび立ち下がりを検出して一定幅のパルスを発生する回路である。
図３は、エッジ検出回路１０の構成を例示する回路図である。
図３に表したように、エッジ検出回路１０においては、端子切替信号の否定をＲＣ遅延回路ＤＬＹで遅延させ、バッファＢＵＦで波形整形した信号Ｖａを生成している。そして、端子切替信号と信号Ｖａとの排他的論理和の否定をとることにより、端子切替信号の変化を検出している。
【００１９】
なお、図３に表わしたバッファＢＵＦは、シュミットトリガ回路である。ＲＣ遅延回路ＤＬＹにより立上がりおよび立ち下がりの遅くなった信号をバッファＢＵＦに通して、ノイズなどによる誤動作を回避している。
【００２０】
図４は、エッジ検出回路１０の主要な信号のタイミングチャートである。
図４においては、エッジ検出回路１０の主要な信号、端子ＩＮの端子切替信号（図４（ａ））、遅延信号Ｖａ（図４（ｂ））、出力ＥＧ（図４（ｃ））のタイミングチャートを表わしている。
図４（ｃ）に表わしたように、端子切替信号が変化する立上がりおよび立ち下がりにおいて、出力ＥＧには一定幅のパルスが発生している。
【００２１】
パルス発生回路１１は、エッジ検出回路１０の出力ＥＧを入力して、パルス幅が第１の時間Ｔ１のパルスを発生する回路である。例えば、タイマー、単安定マルチバイブレータなどにより、構成することができる。
なお、出力ＥＧのパルスの幅が、第１の時間Ｔ１に設定されている場合は、パルス発生回路１１はなくてもよい。
【００２２】
再度図２に戻ると、ＮＭＯＳ Ｎ１のソースは、接地され、そのドレインは、抵抗Ｒ２を介して正電圧生成回路７の出力９に接続されている。ＮＭＯＳ Ｎ１および抵抗Ｒ２は、抵抗負荷ＮＭＯＳインバータを構成している。また、抵抗負荷ＮＭＯＳインバータの出力は、ＰＭＯＳ Ｐ１のゲートに接続されている。ＰＭＯＳ Ｐ１のソースは、正電圧生成回路７の出力９に接続され、そのドレインは、高電位側電源８に接続されている。
【００２３】
パルス発生回路１１の出力は、ＮＭＯＳ Ｎ１のゲートＮ１Ｇ、すなわち抵抗負荷ＮＭＯＳインバータに入力される。
例えば、パルス発生回路１１の出力がローレベルのとき、抵抗負荷ＮＭＯＳインバータは、ハイレベルを出力し、ＰＭＯＳ Ｐ１はオフ状態となる。このとき、電圧制御回路６は何も機能しない。
【００２４】
しかし、パルス発生回路１１の出力がハイレベルのとき、抵抗負荷ＮＭＯＳインバータは、ローレベルを出力し、ＰＭＯＳ Ｐ１はオン状態となる。このとき、電圧制御回路６は正電圧生成回路７の出力９を高電位側電源８に接続する。そのため、正電圧生成回路７の出力である正電位Ｖｐは、高電位側電源の電位Ｖｄｄにクランプされる。
【００２５】
図５は、図１に表わした半導体スイッチ１の主要な信号のタイミングチャートである。
図５においては、半導体スイッチ１の主要な信号、端子ＩＮの端子切替信号（図５（ａ））、電圧制御回路６のＮＭＯＳ Ｎ１のゲートＮ１Ｇの入力（図５（ｂ））および正電圧生成回路７の出力の正電位Ｖｐ（図５（ｃ））のタイミングチャートを表わしている。
【００２６】
図５（ａ）に表わしたように、端子切替信号が、時間Ｔｓｗのときにローレベルからハイレベルに変化する。すると、エッジ検出回路１０およびパルス発生回路１１により、ＮＭＯＳ Ｎ１のゲートＮ１Ｇには、第１の時間Ｔ１の幅のパルスが入力される（図５（ｂ））。
【００２７】
正電圧生成回路７の出力である正電位Ｖｐは、端子切替信号の変化とともに低下する。
電圧制御回路６がない場合は、図５（ｃ）破線で表わしたように、正電位Ｖｐは、端子切替信号の変化とともに低下し、高電位側電源の電位Ｖｄｄより小さくなる。そして、徐々に、もとの電位に復帰する。
【００２８】
しかし、図５（ｃ）実線で表わしたように、半導体スイッチ１においては、電圧制御回路６により正電圧生成回路７の出力９は高電位側電源８に接続されるため、正電位Ｖｐは、高電位側電源の電位Ｖｄｄを下回ることはない。また、第１の時間Ｔ１の経過後、正電圧生成回路７は、高電位側電源の電位Ｖｄｄから充電によりもとの電位に復帰するため、電圧制御回路６がない場合と比較して速く復帰する。
【００２９】
このように、半導体スイッチ１によれば、レイアウト面積を増大させずに、スイッチング時間を改善することができる。
なお、本実施例においては、ＳＰＤＴ（Single-Pole Double-Throw）の半導体スイッチの構成を例示したが、同様にＳＰｎＴ、ｍＰｎＴ（ｍ、ｎは２以上の自然数）などの多ポートのスイッチを構成することができる。
【００３０】
図６は、本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
図６に表わしたように、半導体スイッチ１ａは、スイッチ部２ａ、駆動回路４ａ、デコーダ回路５ａ、反転・非反転信号生成回路５ｂ、電圧制御回路６ａ、正電圧生成回路７、負電圧生成回路７ａ、電源レギュレータ１９を備える。そして、これらを同一基板１８に形成して、１チップ化した構造を備える。
【００３１】
すなわち、半導体スイッチ１ａにおいては、図１に表わした半導体スイッチ１に、さらに負電圧生成回路７ａ、電源レギュレータ１９、反転・非反転信号生成回路５ｂを備えている。
また、半導体スイッチ１ａにおいては、図１に表わした半導体スイッチ１のスイッチ部２、駆動回路４、デコーダ回路５、電圧制御回路６をそれぞれ、スイッチ部２ａ、駆動回路４ａ、デコーダ回路５ａ、電圧制御回路６ａに置き換えた構成となっている。
【００３２】
電源レギュレータ１９は、外部から電位Ｖｄｄの電源を供給して、電位がそれぞれＶｄｄ１、Ｖｄｄ２、Ｖｒｅｆ１の電圧を発生するレギュレータである。
ここで、外部から供給される電源の電位Ｖｄｄは、例えば、２．４Ｖ〜３．２Ｖの範囲である。電位Ｖｄｄ１は、例えば１．８Ｖであり、デコーダ回路５ａ、反転・非反転信号生成回路５ｂの高電位電源として供給されている。
【００３３】
また、電位Ｖｄｄ２は、例えば２．４Ｖであり、正電圧生成回路７、負電圧生成回路７ａの高電位電源として供給されている。電位Ｖｒｅｆ１については、後述する。
正電圧生成回路７から正電位Ｖｐ、負電圧生成回路７ａから負電位Ｖｎが、それぞれ駆動回路４ａに供給される。
さらに、正電圧生成回路７の出力９には出力容量Ｃｐが、負電圧生成回路７ａの出力８には出力容量Ｃｎが、それぞれ設けられている。
【００３４】
マルチモード・マルチバンド無線機器などには、例えばＳＰ６Ｔ（Single-Pole ６-Throw）のような多ポートのスイッチ部が用いられる。
半導体スイッチ１ａは、マルチモード・マルチバンド無線機器などに用いることのできる多ポートの半導体スイッチである。
【００３５】
スイッチ部２ａは、複数の端子間の接続状態を切り替える。図６においては、スイッチ部２ａは、ＳＰ６Ｔであり、アンテナ端子ＡＮＴと、６つの高周波端子ＲＦ１〜ＲＦ６との間の接続状態を切り替える。
【００３６】
図７は、図６に表わした半導体スイッチ１ａのスイッチ部２ａの構成を例示する回路図である。
図７に表わしたように、アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ６のそれぞれとの間には、ｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）Ｔ１１、Ｔ１２、・・・、Ｔ１ｎ、Ｔ２１、Ｔ２２、・・・、Ｔ２ｎ、・・・、Ｔ６１、Ｔ６２、・・・、Ｔ６ｎが直列に接続されている。
【００３７】
アンテナ端子ＡＮＴと高周波端子ＲＦ１との間には、スルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ２との間には、スルーＦＥＴ Ｔ２１、Ｔ２２、・・・、Ｔ２ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ３との間には、スルーＦＥＴ Ｔ３１、Ｔ３２、・・・、Ｔ３ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ４との間には、スルーＦＥＴ Ｔ４１、Ｔ４２、・・・、Ｔ４ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ５との間には、スルーＦＥＴ Ｔ５１、Ｔ５２、・・・、Ｔ５ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ６との間には、スルーＦＥＴ Ｔ６１、Ｔ６２、・・・、Ｔ６ｎが接続されている。
【００３８】
各高周波端子ＲＦ１〜ＲＦ６のそれぞれとグランドとの間には、ｍ段（ｍは自然数）のシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍ、Ｓ２１、Ｓ２２、・・・、Ｓ２ｍ、・・・、Ｓ６１、Ｓ６２、・・・、Ｓ６ｍが直列に接続されている。高周波端子ＲＦ１とグランドとの間には、シャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍが接続されている。高周波端子ＲＦ２とグランドとの間には、シャントＦＥＴ Ｓ２１、Ｓ２２、・・・、Ｓ２ｍが接続されている。高周波端子ＲＦ３とグランドとの間には、シャントＦＥＴ Ｓ３１、Ｓ３２、・・・、Ｓ３ｍが接続されている。高周波端子ＲＦ４とグランドとの間には、シャントＦＥＴ Ｓ４１、Ｓ４２、・・・、Ｓ４ｍが接続されている。高周波端子ＲＦ５とグランドとの間には、シャントＦＥＴ Ｓ５１、Ｓ５２、・・・、Ｓ５ｍが接続されている。高周波端子ＲＦ６とグランドとの間には、シャントＦＥＴ Ｓ６１、Ｓ６２、・・・、Ｓ６ｍが接続されている。
【００３９】
高周波端子ＲＦ１に接続されたスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎを介して、制御端子Ｃｏｎ１ａと接続されている。制御端子Ｃｏｎ１ａは、駆動回路４ａと接続されている。抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４０】
高周波端子ＲＦ１に接続されたシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍを介して、制御端子Ｃｏｎ１ｂと接続されている。制御端子Ｃｏｎ１ｂは、駆動回路４ａと接続されている。抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４１】
高周波端子ＲＦ２に接続されたスルーＦＥＴ Ｔ２１、Ｔ２２、・・・、Ｔ２ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ２１、ＲＴ２２、・・・、ＲＴ２ｎを介して、制御端子Ｃｏｎ２ａと接続されている。制御端子Ｃｏｎ２ａは、駆動回路４ａと接続されている。抵抗ＲＴ２１、ＲＴ２２、・・・、ＲＴ２ｎは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４２】
高周波端子ＲＦ２に接続されたシャントＦＥＴ Ｓ２１、Ｓ２２、・・・、Ｓ２ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ２１、ＲＳ２２、・・・、ＲＳ２ｍを介して、制御端子Ｃｏｎ２ｂと接続されている。制御端子Ｃｏｎ２ｂは、駆動回路４ａと接続されている。抵抗ＲＳ２１、ＲＳ２２、・・・、ＲＳ２ｍは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４３】
高周波端子ＲＦ３に接続されたスルーＦＥＴ Ｔ３１、Ｔ３２、・・・、Ｔ３ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ３１、ＲＴ３２、・・・、ＲＴ３ｎを介して、制御端子Ｃｏｎ３ａと接続されている。制御端子Ｃｏｎ３ａは、駆動回路４ａと接続されている。抵抗ＲＴ３１、ＲＴ３２、・・・、ＲＴ３ｎは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４４】
高周波端子ＲＦ３に接続されたシャントＦＥＴ Ｓ３１、Ｓ３２、・・・、Ｓ３ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ３１、ＲＳ３２、・・・、ＲＳ３ｍを介して、制御端子Ｃｏｎ３ｂと接続されている。制御端子Ｃｏｎ３ｂは、駆動回路４ａと接続されている。抵抗ＲＳ３１、ＲＳ３２、・・・、ＲＳ３ｍは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４５】
高周波端子ＲＦ４に接続されたスルーＦＥＴ Ｔ４１、Ｔ４２、・・・、Ｔ４ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ４１、ＲＴ４２、・・・、ＲＴ４ｎを介して、制御端子Ｃｏｎ４ａと接続されている。制御端子Ｃｏｎ４ａは、駆動回路４ａと接続されている。抵抗ＲＴ４１、ＲＴ４２、・・・、ＲＴ４ｎは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４６】
高周波端子ＲＦ４に接続されたシャントＦＥＴ Ｓ４１、Ｓ４２、・・・、Ｓ４ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ４１、ＲＳ４２、・・・、ＲＳ４ｍを介して、制御端子Ｃｏｎ４ｂと接続されている。制御端子Ｃｏｎ４ｂは、駆動回路４ａと接続されている。抵抗ＲＳ４１、ＲＳ４２、・・・、ＲＳ４ｍは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４７】
高周波端子ＲＦ５に接続されたスルーＦＥＴ Ｔ５１、Ｔ５２、・・・、Ｔ５ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ５１、ＲＴ５２、・・・、ＲＴ５ｎを介して、制御端子Ｃｏｎ５ａと接続されている。制御端子Ｃｏｎ５ａは、駆動回路４ａと接続されている。抵抗ＲＴ５１、ＲＴ５２、・・・、ＲＴ５ｎは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４８】
高周波端子ＲＦ５に接続されたシャントＦＥＴ Ｓ５１、Ｓ５２、・・・、Ｓ５ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ５１、ＲＳ５２、・・・、ＲＳ５ｍを介して、制御端子Ｃｏｎ５ｂと接続されている。制御端子Ｃｏｎ５ｂは、駆動回路４ａと接続されている。抵抗ＲＳ５１、ＲＳ５２、・・・、ＲＳ５ｍは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００４９】
高周波端子ＲＦ６に接続されたスルーＦＥＴ Ｔ６１、Ｔ６２、・・・、Ｔ６ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ６１、ＲＴ６２、・・・、ＲＴ６ｎを介して、制御端子Ｃｏｎ６ａと接続されている。制御端子Ｃｏｎ６ａは、駆動回路４ａと接続されている。抵抗ＲＴ６１、ＲＴ６２、・・・、ＲＴ６ｎは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００５０】
高周波端子ＲＦ６に接続されたシャントＦＥＴ Ｓ６１、Ｓ６２、・・・、Ｓ６ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ６１、ＲＳ６２、・・・、ＲＳ６ｍを介して、制御端子Ｃｏｎ６ｂと接続されている。制御端子Ｃｏｎ６ｂは、駆動回路４ａと接続されている。抵抗ＲＳ６１、ＲＳ６２、・・・、ＲＳ６ｍは、それぞれ高周波信号が駆動回路４ａに漏洩しない程度の高い抵抗値を有する。
【００５１】
シャントＦＥＴは、そのシャントＦＥＴが接続された高周波端子に接続されたスルーＦＥＴがオフにされた際、その高周波端子とアンテナ端子間のアイソレーションを高める。すなわち、スルーＦＥＴがオフ状態であってもそのオフ状態のスルーＦＥＴと接続された高周波端子に高周波信号が漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴを介して、漏れた高周波信号をグランドに逃がすことができる。
【００５２】
例えば、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間を導通するためには、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間のｎ段直列接続スルーＦＥＴ Ｔ１１〜Ｔ１ｎをオンとし、高周波端子ＲＦ１とグランドとの間のｍ段直列接続シャントＦＥＴ Ｓ１１〜Ｓ１ｍをオフとする。同時に他の各高周波端子ＲＦ２〜ＲＦ６とアンテナ端子ＡＮＴとの間のスルーＦＥＴをすべてオフとし、他の各高周波端子ＲＦ２〜ＲＦ６とグランドとの間のシャントＦＥＴをすべてオンとすればよい。
【００５３】
すなわち、上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ６ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ６ａにはオフ電位Ｖｏｆｆの電位が与えられる。オン電位Ｖｏｎは、各ＦＥＴが導通状態となりそのオン抵抗が十分小さい値になるゲート電位であり、オフ電位Ｖｏｆｆは各ＦＥＴが遮断状態となり高周波信号が重畳しても遮断状態を十分維持できるゲート電位である。各ＦＥＴのしきい値電圧Ｖｔｈは例えば０．１Ｖである。
【００５４】
オン電位Ｖｏｎが所望の電位（例えば３Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。また、オフ電位Ｖｏｆｆが所望の電位（例えば−１Ｖ）よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで発生する歪（オフ歪）が増大する。
ただし、オン電位Ｖｏｎが高すぎたり、オフ電位Ｖｏｆｆが低すぎるとＦＥＴの耐圧を超えてしまうので、オン電位Ｖｏｎおよびオフ電位Ｖｏｆｆには最適な範囲がある。
【００５５】
スイッチ部２ａの各ＦＥＴのゲート電位を制御する制御信号は、図６に表わした制御回路部３ａで生成される。
制御回路部３ａは、端子ＩＮ１〜ＩＮ３に入力される端子切替信号をデコードするデコーダ回路５ａ、スイッチ部２ａを駆動するための駆動回路４ａ、内部電圧生成回路などから構成されている。内部電圧生成回路は、電源レギュレータ１９、正電圧生成回路７、負電圧生成回路７ａ、などから構成される。また、正電圧生成回路７、負電圧生成回路７ａは、発振器、チャージポンプ回路などから構成される。
【００５６】
図８は、図６に表わした半導体スイッチ１ａのデコーダ回路５ａおよび駆動回路４ａの構成を例示する回路図である。
図８に表わしたように、端子切替信号は、デコーダ回路５ａによりデコードされ、反転・非反転信号生成回路５ｂを介して、駆動回路４ａを制御する。なお、本実施例の半導体スイッチ１ａは、ＳＰ６Ｔのスイッチ部２ａを備えている。そのため、デコーダ回路５ａは、３ビットの端子切替信号をデコードしている。
【００５７】
駆動回路４ａは、６つのレベルシフト回路２０ａ〜２０ｆが並置されており、他の回路部に供給される電源電位Ｖｄｄ１よりも高い正電位Ｖｐが高電位電源として供給され、かつ、負電位Ｖｎが供給されている。
なお、レベルシフト回路２０ａ〜２０ｆは差動回路であるため、デコーダ回路５ａと駆動回路４ａとの間に、反転・非反転信号生成回路５ｂが設けられている。
【００５８】
図９は、図６に表わした半導体スイッチ１ａの駆動回路４ａの構成を例示する回路図である。
図９においては、駆動回路４ａを構成するレベルシフト回路２０の回路図を表わしている。
駆動回路４ａは、図９に表わしたレベルシフト回路２０と同一構成のレベルシフト回路２０ａ〜２０ｆにより構成される。
【００５９】
レベルシフト回路２０は、初段レベルシフト回路２１と後段レベルシフト回路２２とを有する。初段レベルシフト回路２１は、一対のＮＭＯＳ Ｎ１１、Ｎ１２と、一対のＰＭＯＳ Ｐ１１、Ｐ１２とを有する。後段レベルシフト回路２２は、一対のＰＭＯＳ Ｐ２１、Ｐ２２と、一対のＮＭＯＳ Ｎ２１、Ｎ２２とを有する。
【００６０】
ＮＭＯＳ Ｎ１１及びＮ１２のそれぞれのソースはグランドに接続されている。ＮＭＯＳ Ｎ１１、Ｎ１２のゲートはそれぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ回路に接続されている。
【００６１】
ＮＭＯＳ Ｎ１１、Ｎ１２のドレインは、それぞれＰＭＯＳ Ｐ１１、Ｐ１２のドレインと接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースは、高電位電源端子を介して、正電位Ｖｐが供給される正電圧生成回路７（図示せず）の出力９に接続されている。ＰＭＯＳ Ｐ１１のゲートは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらは初段レベルシフト回路２１の差動出力の一方のラインＬ２に接続されている。ＰＭＯＳ Ｐ１２のゲートは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらは初段レベルシフト回路２１の差動出力の他方のラインＬ１に接続されている。
【００６２】
上記ラインＬ１、Ｌ２はそれぞれ後段レベルシフト回路２２のＰＭＯＳ Ｐ２１、Ｐ２２のゲートに接続される。ラインＬ１、Ｌ２を介して初段レベルシフト回路２１の出力は、後段レベルシフト回路２２への入力される。ＰＭＯＳ Ｐ２１、Ｐ２２のそれぞれのソースは、高電位電源端子を介して、正電位Ｖｐが供給される正電圧生成回路７（図示せず）の出力９に接続されている。
【００６３】
ＰＭＯＳ Ｐ２１のドレインは、ＮＭＯＳ Ｎ２１のドレインと接続され、これらの接続ノードは出力端子ＯＵＴＡに接続されている。ＰＭＯＳ Ｐ２２のドレインはＮＭＯＳ Ｎ２２のドレインと接続され、これらの接続ノードは出力端子ＯＵＴＢに接続されている。出力端子ＯＵＴＡ、ＯＵＴＢを介して前述したオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図７に表わしたスイッチ部２ａのスルーＦＥＴ、シャントＦＥＴのゲートに供給される。
【００６４】
初段レベルシフト回路２１の差動入力ＩＮＡ、ＩＮＢの入力レベルは例えばハイレベルが１．８Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ回路５ａ、反転・非反転信号生成回路５ｂから供給される。高電位電源端子には、正電位Ｖｐとして、例えば３．５Ｖが供給される。
【００６５】
例えば、ＩＮＡにハイレベル（１．８Ｖ）、ＩＮＢにローレベル（０Ｖ）が入力すると、ラインＬ１の電位はローレベル（０Ｖ）になり、ラインＬ２の電位は、Ｖｐと等しい３．５Ｖになる。すなわち、初段レベルシフト回路２１における出力振幅は０〜Ｖｐの３．５Ｖ程度となる。
【００６６】
後段レベルシフト回路２２は、初段レベルシフト回路２１の出力信号を入力とする。高電位電源端子には、初段レベルシフト回路２１と同様正電位Ｖｐとして、例えば３．５Ｖが供給され、低電位電源端子には、負電位Ｖｎとして、例えば−１．５Ｖが供給される。
【００６７】
例えば、ラインＬ１がローレベル（０Ｖ）、ラインＬ２がハイレベル（３．５Ｖ）とすると、出力端子ＯＵＴＡの電位は、正電位Ｖｐと等しい３．５Ｖになり、出力端子ＯＵＴＢの電位は、負電位Ｖｎと等しい−１．５Ｖになる。したがって、オン電位Ｖｏｎとして３．５Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図７に示すスイッチ部２ａのスルーＦＥＴ、シャントＦＥＴのゲートに供給することができ、スイッチ部２ａが駆動される。
【００６８】
すなわち、初段レベルシフト回路２１は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖである差動入力信号を、ハイレベルが正電位Ｖｐ、ローレベルが０Ｖの差動信号に電圧変換する。また後段レベルシフト回路２２は、その出力レベルをハイレベルが正電位Ｖｐ、ローレベルが負電位Ｖｎに変換する。
【００６９】
従って、レベルシフト回路２０は、入力のハイレベルがＶｄｄ１、ローレベルが０Ｖである差動入力信号を、ハイレベルが正電位Ｖｐ、ローレベルが負電位Ｖｎの差動信号に電圧変換する。
【００７０】
図１０は、図９に表わしたレベルシフト回路２０の動作を説明する模式図である。
図１０においては、正電圧生成回路７、負電圧生成回路７ａ、図９に表わした後段レベルシフト回路２２、スイッチ部２ａを模式的に表わしている。
【００７１】
後段レベルシフト回路２２の高電位電源は、正電圧生成回路７から供給され、低電位電源は負電圧生成回路７ａから供給されている。後段レベルシフト回路２２の負荷は、スイッチ部２ａを構成するＦＥＴのゲートであり、ゲートに接続された抵抗Ｒｇとゲート容量Ｃｇでモデル化されている。
【００７２】
例えば、半導体スイッチ１ａをアンテナスイッチとして用いた場合、送信時においてアンテナスイッチは大電力の信号を低ロスで通過させる必要がある。そのため、スイッチ部２ａのＦＥＴの総ゲート幅は大きく、かつ、ＦＥＴの接続段数も大きくなる。駆動すべき総ゲート容量Ｃｇは、数十ｐＦ以上にもなる。
【００７３】
一方、正電圧生成回路７、負電圧生成回路７ａとして、それぞれチャージポンプを用いた場合、チャージポンプの電流供給能力には、制限がある。例えば、チャージポンプの電流供給能力は数μＡ程度と低く、数十ｐＦの容量を高速に充放電する能力を持たない。そのため、過渡的な電流を供給するために出力容量Ｃｐ、Ｃｎが、正電圧生成回路、負電圧生成回路のそれぞれの出力に設けられる。
【００７４】
出力容量Ｃｐ、Ｃｎには、数百ｐＦまたはそれ以上が必要となる。特に、多ポートのスイッチにおいては、出力容量Ｃｐは、出力容量Ｃｎに比べ、大きい値を要する。多ポートスイッチはオフしているＦＥＴの数が多く、それらオフＦＥＴのゲート容量が負電圧生成回路７ａのチャージポンプの出力容量に寄与するためである。
【００７５】
ここで、半導体スイッチ１ａにおける電圧制御回路６ａがない場合の動作を考える。
図１１は、電圧制御回路がない比較例の半導体スイッチの主要な信号のタイミングチャートである。
図１１においては、時間Ｔｓｗ＝１０μｓにおいて、スイッチ部２ａの接続状態が切り替わったときの、正電圧生成回路７の出力の正電位Ｖｐ、負電圧生成回路７ａの出力の負電位Ｖｎの電圧波形を表わしている。
【００７６】
スイッチ部２ａの接続状態が切り替わった瞬間、図１０に表わしたように、総ゲート容量Ｃｇへの充放電が行われるため、瞬時的に正電位Ｖｐが低下し、同時に、負電位Ｖｎが上昇する。すなわち、正電位Ｖｐ、負電位Ｖｎのそれぞれの絶対値はともに低下する。その後、各チャージポンプの電流能力に応じた時定数で定常値に漸近する。
【００７７】
ここで、例えばオン電位Ｖｏｎは、２．４Ｖ以上、オフ電位Ｖｏｆｆは、−１Ｖ以下の時、損失や歪に対する仕様を満たすものとする。
図１１に表わした特性では、負電位Ｖｎが第１の電位−１Ｖに達するのは、切り替え後８．５μｓであり、第１の時間Ｔ１は８．５μｓとなる。しかし、正電位Ｖｐが２．４Ｖに達するには、１７．２μｓを要する。従って、スイッチング時間は１７．２μｓとなる。
【００７８】
スイッチング時間を短縮するためには、スイッチ切り換え直後における瞬時的な正電位Ｖｐの変動量を小さくすればよい。しかし、そのためには、出力容量Ｃｐの値を大きくする必要があり、それはチップ面積の増大を意味する。
このように、電圧制御回路６ａがない場合の比較例の半導体スイッチにおいては、スイッチング時間が短い高周波アンテナスイッチを実現しようとすると、チップ面積が増大するという問題がある。
【００７９】
再度図６に戻り、電圧制御回路６ａについて説明する。
図６に表したように、電圧制御回路６ａにおいては、負電圧生成回路７ａの出力が容量Ｃ１、抵抗Ｒ１による微分回路に供給される。その出力が２段のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２に接続されている。ＣＭＯＳインバータＩＮＶ２の出力は、高電位電源を正電位Ｖｐとする抵抗負荷のＮＭＯＳインバータに入力される。
【００８０】
また、抵抗負荷ＮＭＯＳインバータの出力は、ＰＭＯＳ Ｐ１のゲートに接続されている。ＰＭＯＳ Ｐ１のソースは、正電圧生成回路７の出力に接続され、そのドレインは、電位Ｖｄｄの外部電源に接続されている。
【００８１】
容量Ｃ１、抵抗Ｒ１による微分回路のＤＣバイアス電位は、電源レギュレータ１９で生成された電位Ｖｒｅｆ１であり、ＣＭＯＳインバータＩＮＶ１の論理しきい値電圧よりも低い値に設定されている。
また、抵抗負荷ＮＭＯＳインバータについては、図２において説明した電圧制御回路６と同様である。
【００８２】
次に電圧制御回路６ａの動作について説明する。
スイッチ部２ａの接続状態の切り替え動作が生じると、図１１に表わしたように、負電位Ｖｎが瞬時的に上昇する。すなわち、負電位Ｖｎの絶対値が減少する。
ここで、容量Ｃ１と抵抗Ｒ１との時定数は、負電圧生成回路７ａの出力である負電位Ｖｎの変化に対して十分大きく設定されている。容量Ｃ１、抵抗Ｒ１による微分回路は、入力の直流成分をカットし、交流成分を出力する。
【００８３】
従って、容量Ｃ１、抵抗Ｒ１による微分回路はこの変動を検出し、容量Ｃ１と抵抗Ｒ１との接続点の電位Ｖ１は、負電位Ｖｎに追従する。すなわち、スイッチ部２ａの接続状態の切り換え動作直後、負電位Ｖｎは、バイアス電位Ｖｒｅｆ１から瞬時的に上昇し、その後、バイアス電位Ｖｒｅｆ１に漸近する。
【００８４】
ＣＭＯＳインバータＩＮＶ１の論理しきい値は、バイアス電位Ｖｒｅｆ１よりも高く設定されているため、スイッチ部２ａの接続状態の切り替え前は、電位Ｖ１をローレベルと認識している。従って、ＣＭＯＳインバータＩＮＶ２の出力は、ローレベルである。抵抗負荷ＮＭＯＳインバータはハイレベルを出力し、ＰＭＯＳ Ｐ１はオフ状態となり、電圧制御回路６ａは何も機能しない。
【００８５】
しかし、スイッチ部２ａの接続状態の切り替えが起こると、電位Ｖ１がＣＭＯＳインバータＩＮＶ１の論理しきい値を超え、ＣＭＯＳインバータＩＮＶ１は電位Ｖ１をハイレベルと認識する。すると、ＰＭＯＳ Ｐ１はオン状態となり、正電圧生成回路７の出力は外部から供給される電源８に接続される。よって、正電位Ｖｐが外部電源の電位Ｖｄｄを下回ることはない。
【００８６】
電位Ｖ１は、上記のとおり、バイアス電位Ｖｒｅｆ１から瞬時的に上昇し、その後、バイアス電位Ｖｒｅｆ１に漸近する。そして、スイッチ部２ａの接続状態が切り替わってから第１の時間Ｔ１経過後、電位Ｖ１は、ＣＭＯＳインバータＩＮＶ１の論理しきい値よりも低下する。ＣＭＯＳインバータＩＮＶ１は、電位Ｖ１をハイレベルと認識し、ＣＭＯＳインバータＩＮＶ２の出力は、ローレベルとなる。抵抗負荷ＮＯＭＯＳインバータは、ローレベルを出力し、ＰＭＯＳ Ｐ１はオフ状態にもどる。すなわち、電圧制御回路６ａは、なにも機能しない状態に戻る。
【００８７】
上記のとおり、第１の時間Ｔ１は、負電圧生成回路７ａの出力の負電位Ｖｎが、第１の電位を超えている時間である。図６に表した電圧制御回路６ａにおいては、負電圧生成回路７ａの出力の交流成分により第１の時間Ｔ１を設定している。
【００８８】
図１２は、図６に表わした半導体スイッチ１ａの主要な信号のタイミングチャートである。
図１２においては、時間Ｔｓｗ＝１０μｓにおいて、スイッチ切り替えが生じた場合の正電位Ｖｐ、電位Ｖ１、負電位Ｖｎのタイミングチャートを表わしている。
なお、ＣＭＯＳインバータＩＮＶ１の論理しきい値電圧は０．９Ｖである。
【００８９】
容量Ｃ１、抵抗Ｒ１の微分回路の出力Ｖ１は、瞬時的にＣＭＯＳインバータＩＮＶ１の論理しきい値電圧の０．９Ｖを超える。その期間は、ＰＭＯＳ Ｐ１はオン状態となるため、正電位Ｖｐは、ほぼ外部電源の電位Ｖｄｄ（この例では２．４Ｖ）にクランプされている。
【００９０】
ここで、例えば、オン電位Ｖｏｎは２．４Ｖ以上、オフ電位Ｖｏｆｆは、−１Ｖ以下の時、損失や歪に対する仕様を満たすものとする。
図１２に表わした特性では、負電位Ｖｎが第１の電位−１Ｖに達するのは切り替え後８．５μｓである。従って、第１の時間Ｔ１を８．５μｓに設定している。また、第１の時間Ｔ１における電位Ｖ１が論理しきい値電圧の０．９Ｖとなるように、バイアス電位Ｖｒｅｆ１は０．６Ｖとしている。第１の時間Ｔ１経過後、正電位Ｖｐは２．４Ｖであるため、スイッチング時間は８．５μｓと十分小さいことがわかる。
【００９１】
なお、この図１２と比較例である図１１との差異は、電圧制御回路６ａの有無だけであり、他の回路定数は全く同じである。また、電圧制御回路６ａに必要なレイアウト面積は出力容量Ｃｐのレイアウト面積に比べて無視し得るほど小さい。
このように、半導体スイッチ１ａによれば、レイアウト面積を増大させずにスイッチング時間を改善することができる。
【００９２】
なお、本実施例においては、ＳＰ６Ｔのスイッチの構成を例示したが、同様にＳＰｎＴ、ｍＰｎＴ（ｍ、ｎは２以上の自然数）などの多ポートのスイッチを構成することができる。
【００９３】
図１３は、本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
図１３に表わしたように、半導体スイッチ１ｂは、スイッチ部２ａ、駆動回路４ａ、デコーダ回路５ａ、反転・非反転信号生成回路５ｂ、電圧制御回路６ｂ、正電圧生成回路７、負電圧生成回路７ａ、電源レギュレータ１９ａを備える。そして、これらを同一基板１８に形成して、１チップ化した構造を備える。
【００９４】
すなわち、半導体スイッチ１ｂにおいては、図６に表わした半導体スイッチ１ａにおける電圧制御回路６ａ、電源レギュレータ１９を、それぞれ電圧制御回路６ｂ、電源レギュレータ１９ａに置き換えた構成となっている。
半導体スイッチ１ｂは、半導体スイッチ１ａと同様に、マルチモード・マルチバンド無線機器などに用いることのできる多ポートの半導体スイッチである。
【００９５】
電源レギュレータ１９ａは、外部から電位Ｖｄｄの電源を供給して、電位がそれぞれＶｄｄ１、Ｖｄｄ２、Ｖｒｅｆ１、Ｖｒｅｆ２の電圧を発生するレギュレータである。
ここで、外部から供給される電源の電位Ｖｄｄは、例えば、２．４Ｖ〜３．２Ｖの範囲である。電位Ｖｄｄ１は、例えば１．８Ｖであり、デコーダ回路５ａ、反転・非反転信号生成回路５ｂの高電位電源として供給されている。
【００９６】
また、電位Ｖｄｄ２は、例えば２．４Ｖであり、正電圧生成回路７、負電圧生成回路７ａの高電位電源として供給されている。電位Ｖｒｅｆ１はバイアス電位である。
正電圧生成回路７から正電位Ｖｐ、負電圧生成回路７ａから負電位Ｖｎが、それぞれ駆動回路４ａに供給される。
さらに、正電圧生成回路７の出力には出力容量Ｃｐが、負電圧生成回路７ａの出力には出力容量Ｃｎが、それぞれ設けられている。
【００９７】
図１３に表したように、電圧制御回路６ｂにおいては、負電圧生成回路７ａの出力が抵抗Ｒ１、容量Ｃ１による微分回路に供給され、その出力が比較回路１２の非反転入力端子に接続されている。比較回路１２の反転入力端子には、電源レギュレータ１９ａから参照電位Ｖｒｅｆ２が供給され、高電位電源には電位Ｖｄｄ１が供給されている。
【００９８】
比較回路１２の出力は、高電位電源を正電位Ｖｐとする抵抗負荷のＮＭＯＳインバータに入力される。抵抗負荷ＮＭＯＳインバータの出力は、ＰＭＯＳ Ｐ１のゲートに接続されている。ＰＭＯＳ Ｐ１のソースは、正電圧生成回路７の出力に接続され、そのドレインは、電位Ｖｄｄの外部電源８に接続されている。
【００９９】
容量Ｃ１、抵抗Ｒ１による微分回路のＤＣバイアス電位は、電源レギュレータ１９で生成された電位Ｖｒｅｆ１であり、参照電位Ｖｒｅｆ２は、バイアス電位Ｖｒｅｆ１よりも正電位側に設定されている。
ここで、容量Ｃ１と抵抗Ｒ１との時定数は、負電圧生成回路７ａの出力である負電位Ｖｎの変化に対して十分大きく設定されている。容量Ｃ１、抵抗Ｒ１による微分回路は、入力の直流成分をカットし、交流成分を出力する。
なお、抵抗負荷ＮＭＯＳインバータについては、図６において説明した電圧制御回路６ａと同様である。
【０１００】
次に電圧制御回路６ｂの動作について説明する。
スイッチ切り替え動作が生じると、図１２に表わしたように、負電位Ｖｎが瞬時的に上昇する。すなわち、負電位Ｖｎの絶対値が減少する。
容量Ｃ１、抵抗Ｒ１による微分回路はこの変動を検出し、抵抗Ｒ１と容量Ｃ１との接続点の電位Ｖ１は、負電位Ｖｎに追従する。すなわち、スイッチ切り換え動作直後、負電位Ｖｎは、バイアス電位Ｖｒｅｆ１から瞬時的に上昇し、その後、バイアス電位Ｖｒｅｆ１に漸近する。
【０１０１】
上記のとおり、比較回路１２の反転入力端子に供給される参照電位Ｖｒｅｆ２は、バイアス電位Ｖｒｅｆ１よりも高く設定されている。そのため、スイッチ切り替え前は、比較回路１２の非反転入力端子の電位Ｖ１は、ローレベルと認識されている。従って、比較回路１２の出力は、ローレベルである。抵抗負荷ＮＭＯＳインバータはハイレベルを出力し、ＰＭＯＳ Ｐ１はオフ状態となり、電圧制御回路６ｂは何も機能しない。
【０１０２】
しかし、スイッチ切り替えが起こると、電位Ｖ１が参照電位Ｖｒｅｆ２より高くなり、比較回路１２は、ハイレベルを出力する。ＰＭＯＳ Ｐ１はオン状態となり、正電圧生成回路７の出力は外部電源と接続される。従って、正電位Ｖｐが外部電源の電位Ｖｄｄを下回ることはない。
【０１０３】
スイッチ切り替えが生じた場合の正電位Ｖｐ、電位Ｖ１、負電位Ｖｎのタイミングチャートは、図１２と同様になる。
従って、半導体スイッチ１ｂにより、レイアウト面積を増大させずにスイッチング時間を改善することができる。
【０１０４】
なお、本実施例においては、ＳＰ６Ｔのスイッチの構成を例示したが、同様にＳＰｎＴ、ｍＰｎＴ（ｍ、ｎは２以上の自然数）などの多ポートのスイッチを構成することができる。
【０１０５】
図１４は、本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
図１４に表わしたように、半導体スイッチ１ｃは、スイッチ部２ａ、駆動回路４ａ、デコーダ回路５ａ、反転・非反転信号生成回路５ｂ、電圧制御回路６ｃ、正電圧生成回路７、負電圧生成回路７ａ、電源レギュレータ１９を備える。そして、これらを同一基板１８に形成して、１チップ化した構造を備える。
【０１０６】
すなわち、半導体スイッチ１ｃにおいては、図６に表わした半導体スイッチ１ａにける電圧制御回路６ａを、電圧制御回路６ｃに置き換えた構成となっている。
半導体スイッチ１ｃは、半導体スイッチ１ａと同様に、マルチモード・マルチバンド無線機器などに用いることのできるＳＰ６Ｔの半導体スイッチである。
【０１０７】
図１４に表わしたように、電圧制御回路６ｃは、図６に表わした電圧制御回路６ａに、さらにエッジ検出回路１０ａ〜１０ｃ、論理和回路ＯＲ１で構成される端子切替信号の切替を検出する回路が追加されている。
端子ＩＮ１〜ＩＮ３に入力される端子切替信号のそれぞれに、エッジ検出回路１０ａ〜１０ｃが設けられている。エッジ検出回路１０ａ〜１０ｃのそれぞれの出力が、論理和回路ＯＲ１に入力される。論理和回路ＯＲ１の出力が、容量Ｃ１、抵抗Ｒ１からなる微分回路に入力される。
【０１０８】
エッジ検出回路１０ａ〜１０ｃのそれぞれは、図２に表わした電圧制御回路６のエッジ検出回路１０と同様であり、端子切替信号が変化したときのみ、第１の時間Ｔ１幅のパルスを発生する。すなわち、図４に表わしたように、端子切替信号が変化する立上がり、立ち下がり時に、第１の時間Ｔ１幅のパルスを発生する。例えば、図３に表わした回路図のように構成することができ、パルス幅は図３のＲＣ遅延回路ＤＬＹの時定数で規定される。
なお、エッジ検出回路１０ａ〜１０ｃのそれぞれは、図２に表したように、エッジ検出回路１０とパルス発生回路１１とを縦続接続した構成としてもよい。
【０１０９】
論理和回路ＯＲ１の出力には、端子切替信号の少なくともいずれか１つが変化したとき、第１の時間Ｔ１幅のパルスが発生する。このように、エッジ検出回路１０ａ〜１０ｃ及び論理和回路ＯＲ１は、端子切替信号の切替検出回路を構成している。
上記のとおり、論理和回路ＯＲ１の出力は、容量Ｃ１、抵抗Ｒ１による微分回路に供給され、その出力が２段のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２に接続されている。
【０１１０】
ＣＭＯＳインバータＩＮＶ２の出力は、高電位電源を正電位Ｖｐとする抵抗負荷のＮＭＯＳインバータの入力であり、抵抗負荷ＮＭＯＳインバータの出力が、ＰＭＯＳ Ｐ１のゲートに接続されている。ＰＭＯＳ Ｐ１のソースは、正電圧生成回路７の出力に接続され、そのドレインは、電位Ｖｄｄの外部電源に接続されている。
【０１１１】
容量Ｃ１、抵抗Ｒ１による微分回路のＤＣバイアス電位は、電源レギュレータ１９で生成された電位Ｖｒｅｆ１であり、ＣＭＯＳインバータＩＮＶ１の論理しきい値電圧よりも低い値に設定されている。
容量Ｃ１、抵抗Ｒ１による微分回路は、入力の直流成分をカットし、交流成分を出力する。
【０１１２】
なお、微分回路、ＣＭＯＳインバータＩＮＶ１、ＩＮＶ２、抵抗負荷ＮＭＯＳインバータについては、図６において説明した電圧制御回路６ａと同様である。
このように、電圧制御回路６ｃにおいては、端子切替信号の交流成分により、第１の時間Ｔ１が設定される。
【０１１３】
次に電圧制御回路６ｃの動作について説明する。
スイッチ切り替え動作が生じると、論理和回路ＯＲ１の出力に第１の時間Ｔ１幅のパルスが発生する。容量Ｃ１、抵抗Ｒ１による微分回路はこのパルスを検出し、抵抗Ｒ１と容量Ｃ１との接続点の電位Ｖ１は、論理和回路ＯＲ１の出力に追従する。
【０１１４】
ＣＭＯＳインバータＩＮＶ１の論理しきい値は、バイアス電位Ｖｒｅｆ１よりも高く設定されているため、スイッチ切り替え前は、電位Ｖ１をローレベルと認識している。従って、ＣＭＯＳインバータＩＮＶ２の出力は、ローレベルである。抵抗負荷ＮＭＯＳインバータはハイレベルを出力し、ＰＭＯＳ Ｐ１はオフ状態となり、電圧制御回路６ｃは何も機能しない。
【０１１５】
しかし、端子切替信号が変化しスイッチ切り替えが起こると、論理和回路ＯＲ１にパルスが発生する。このパルスがハイレベルの間、ＰＭＯＳ Ｐ１はオン状態となり、正電圧生成回路７の出力は外部電源と接続される。よって、正電位Ｖｐが外部電源の電位Ｖｄｄを下回ることはない。
【０１１６】
このように、半導体スイッチ１ｃによれば、レイアウト面積を増大させずにスイッチング時間を改善することができる。
なお、ＰＭＯＳ Ｐ１がオン状態となる第１の時間Ｔ１は、エッジ検出回路１０ａ〜１０ｃで設定されるが、バイアス電位Ｖｒｅｆ１、及び容量Ｃ１、抵抗Ｒ１の時定数により調整することもできる。
なお、本実施例においては、ＳＰ６Ｔのスイッチの構成を例示したが、同様にＳＰｎＴ、ｍＰｎＴ（ｍ、ｎは２以上の自然数）などの多ポートのスイッチを構成することができる。
また、本実施例においては、負電圧生成回路７ａを備えた構成を例示しているが、スイッチ部２ａ、駆動回路４ａの構成によってはなくてもよい。
【０１１７】
図１５は、本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
図１５に表わしたように、半導体スイッチ１ｄは、スイッチ部２ａ、駆動回路４ａ、デコーダ回路５ａ、反転・非反転信号生成回路５ｂ、電圧制御回路６ｄ、正電圧生成回路７、負電圧生成回路７ａ、電源レギュレータ１９を備える。そして、これらを同一基板１８に形成して、１チップ化した構造を備える。
【０１１８】
すなわち、半導体スイッチ１ｄにおいては、図１４に表わした半導体スイッチ１ｃにおける電圧制御回路６ｃを、電圧制御回路６ｄに置き換えた構成となっている。
半導体スイッチ１ｄは、半導体スイッチ１ｃと同様に、マルチモード・マルチバンド無線機器などに用いることのできるＳＰ６Ｔの半導体スイッチである。
【０１１９】
電源レギュレータ１９は、外部から電位Ｖｄｄの電源を供給して、電位がそれぞれＶｄｄ１、Ｖｄｄ２、Ｖｒｅｆ２の電圧を発生するレギュレータである。
ここで、電位Ｖｄｄ、Ｖｄｄ１、Ｖｄｄ２については、図６に表わした電源レギュレータ１９と同様である。すなわち、外部から供給される電源の電位Ｖｄｄは、例えば、２．４Ｖ〜３．２Ｖの範囲である。電位Ｖｄｄ１は、例えば１．８Ｖであり、デコーダ回路５ａ、反転・非反転信号生成回路５ｂの高電位電源として供給されている。
【０１２０】
また、電位Ｖｄｄ２は、例えば２．４Ｖであり、正電圧生成回路７、負電圧生成回路７ａの高電位電源として供給されている。参照電位Ｖｒｅｆ２は、端子切替信号の切替検出回路の出力である、論理和回路ＯＲ１のハイレベルとローレベルの概略中間に設定されている。
【０１２１】
図１５に表わしたように、電圧制御回路６ｄは、図１４に表わした電圧制御回路６ｃの容量Ｃ１、抵抗Ｒ１からなる微分回路、２段のＣＭＯＳインバータＩＮＶ１、ＩＮＶ２を比較回路１２に置き換えた構成となっている。
【０１２２】
エッジ検出回路１０ａ〜１０ｃ及び論理和回路ＯＲ１は、図１４において説明したように、端子ＩＮ１〜ＩＮ３に入力される端子切替信号の少なくともいずれか１つが変化したとき、第１の時間Ｔ１幅のパルスを発生する、端子切替信号の切替検出回路を構成している。
論理和回路ＯＲ１の出力は、比較回路１２の非反転入力端子に接続されている。比較回路１２の反転入力端子には、電源レギュレータ１９から電位Ｖｒｅｆ２が供給され、高電位電源には電位Ｖｄｄ１が供給されている。
【０１２３】
比較回路１２の出力は、高電位電源を正電位Ｖｐとする抵抗負荷のＮＭＯＳインバータに入力される。抵抗負荷ＮＭＯＳインバータの出力は、ＰＭＯＳ Ｐ１のゲートに接続されている。ＰＭＯＳ Ｐ１のソースは、正電圧生成回路７の出力に接続され、そのドレインは、外部電源端子に接続され、外部電源電位Ｖｄｄが印加されている。
なお、比較回路１２、抵抗負荷ＮＭＯＳインバータについては、図１３において説明した電圧制御回路６ｂと同様である。
【０１２４】
次に電圧制御回路６ｄの動作について説明する。
上記のとおり、比較回路１２の反転入力端子に供給される参照電位Ｖｒｅｆ２は、端子切替信号の切替検出回路の出力である、論理和回路ＯＲ１のハイレベルとローレベルの概略中間に設定されている。そのため、スイッチ切り替え前は、比較回路１２の非反転入力端子の電位Ｖ１は、ローレベルと認識されている。従って、比較回路１２の出力は、ローレベルである。抵抗負荷ＮＭＯＳインバータはハイレベルを出力し、ＰＭＯＳ Ｐ１はオフ状態となり、電圧制御回路６ａは何も機能しない。
【０１２５】
しかし、スイッチ切り替えが起こると、論理和回路ＯＲ１の出力に第１の時間Ｔ１幅のパルスが発生する。比較回路１２の非反転入力端子の電位が参照電位Ｖｒｅｆ２より高くなり、比較回路１２は、ハイレベルを出力する。ＰＭＯＳ Ｐ１はオン状態となり、正電圧生成回路７の出力は外部電源と接続される。従って、正電位Ｖｐが外部電源の電位Ｖｄｄを下回ることはない。
【０１２６】
従って、半導体スイッチ１ｂにより、レイアウト面積を増大させずにスイッチング時間を改善することができる。
なお、本実施例においては、ＳＰ６Ｔのスイッチの構成を例示したが、同様にＳＰｎＴ、ｍＰｎＴ（ｍ、ｎは２以上の自然数）などの多ポートのスイッチを構成することができる。
また、本実施例においては、負電圧生成回路７ａを備えた構成を例示しているが、スイッチ部２ａ、駆動回路４ａの構成によっては、なくてもよい。
【０１２７】
図１６は、本発明の他の実施形態に係る半導体スイッチの構成を例示する回路図である。
図１６に表わしたように、半導体スイッチ１ｅは、スイッチ部２ａ、駆動回路４ａ、デコーダ回路５ａ、反転・非反転信号生成回路５ｂ、電圧制御回路６ｅ、正電圧生成回路７、負電圧生成回路７ａ、電源レギュレータ１９を備える。そして、これらを同一基板１８に形成して、１チップ化した構造を備える。
【０１２８】
すなわち、半導体スイッチ１ｅにおいては、図６に表わした半導体スイッチ１ａにける電圧制御回路６ａを、電圧制御回路６ｅに置き換えた構成となっている。
半導体スイッチ１ｅは、半導体スイッチ１ａと同様に、マルチモード・マルチバンド無線機器などに用いることのできる多ポートの半導体スイッチである。
【０１２９】
図１６に表したように、電圧制御回路６ｅは、負電圧生成回路７ａの出力が抵抗Ｒ１、容量Ｃ１による微分回路に供給され、その出力が２入力の論理積回路ＡＮＤ１の片方の入力端子に入力されている。
論理積回路ＡＮＤ１の高電位電源には電位Ｖｄｄ１が供給されている。なお、論理和回路ＯＲ２の高電位電源にも電位Ｖｄｄ１が供給されている（図示せず）。
【０１３０】
論理積回路ＡＮＤ１の出力は、高電位電源を正電位Ｖｐとする抵抗負荷のＮＭＯＳインバータに入力される。抵抗負荷ＮＭＯＳインバータの出力は、ＰＭＯＳ Ｐ１のゲートに接続されている。ＰＭＯＳ Ｐ１のソースは、正電圧生成回路７の出力に接続され、そのドレインは、電位Ｖｄｄの外部電源に接続されている。
【０１３１】
容量Ｃ１、抵抗Ｒ１による微分回路のＤＣバイアス電位は、電源レギュレータ１９で生成された電位Ｖｒｅｆ１であり、論理積回路ＡＮＤ１の論理閾値よりも低い値に設定されている。
ここで、容量Ｃ１と抵抗Ｒ１との時定数は、負電圧生成回路７ａの出力である負電位Ｖｎの変化に対して十分大きく設定されている。容量Ｃ１、抵抗Ｒ１による微分回路は、入力の直流成分をカットし、交流成分を出力する。
なお、抵抗負荷ＮＭＯＳインバータについては、図６において説明した電圧制御回路６ａと同様である。
【０１３２】
論理積回路ＡＮＤ１の他方の入力は、本実施例に特徴的な回路によって与えられる。
ここで、本実施例におけるスイッチ部２ａを構成する各スルーＦＥＴは、ポートによって総ゲート幅が異なっていることを想定する。あるＲＦポートに対するスルーＦＥＴの総ゲート幅が十分小さいと仮定すると、そのＲＦポートを導通する切り換え動作においては、正電位Ｖｐの低下はほとんど生じない。
【０１３３】
その際には、電圧制御回路６ｅを機能させる必要はない。機能させた場合は、正電位Ｖｐを不必要に電源の電位Ｖｄｄにまで低下させてしまうことになる。
そこで、本実施例においては、総ゲート幅の大きいスルーＦＥＴがオン状態になるときのみ、電圧制御回路６ｅが機能するようになっている。具体的には、デコーダ回路５ａの出力の内、必要な信号のみの論理和信号を論理和回路ＯＲ２で生成し、それを論理積回路ＡＮＤ１の他方の入力としている。
【０１３４】
次に電圧制御回路６ｅの動作について説明する。
スイッチ切り替え動作が生じると、図１２に表わしたように、負電位Ｖｎが瞬時的に上昇する。すなわち、負電位Ｖｎの絶対値が減少する。
容量Ｃ１、抵抗Ｒ１による微分回路はこの変動を検出し、抵抗Ｒ１と容量Ｃ１との接続点の電位Ｖ１は、負電位Ｖｎに追従する。すなわち、スイッチ切り換え動作直後、負電位Ｖｎは、バイアス電位Ｖｒｅｆ１から瞬時的に上昇し、その後、バイアス電位Ｖｒｅｆ１に漸近する。
【０１３５】
上記のとおり、電圧制御回路６ｅを動作させる必要のあるスイッチ切り替え動作が生じると、論理和回路ＯＲ２にもハイレベルのパルスが出力される。また、電圧制御回路６ｅを動作させる必要のないスイッチ切り替え動作の場合は、論理和回路ＯＲ２の出力は、ローレベルのままである。
【０１３６】
従って、論理積回路ＡＮＤ１の入力は、電圧制御回路６ｅを動作させる必要のあるスイッチ切り替え動作が生じた場合のみ、ともにハイレベルになる。ＰＭＯＳ Ｐ１はオン状態となり、正電圧生成回路７の出力は外部電源と接続される。従って、正電位Ｖｐが外部電源の電位Ｖｄｄを下回ることはない。
【０１３７】
従って、半導体スイッチ１ｅにより、レイアウト面積を増大させずにスイッチング時間を改善することができる。
【０１３８】
また、本実施例の半導体スイッチ１ｅにおいては、正電圧生成回路７の出力である正電位Ｖｐが、高電位側電源８の電位Ｖｄｄよりも低下するようなスイッチ部２ａの接続状態に切り替わったときにＰＭＯＳ Ｐ１がオン状態となるように制御している。
そのため、正電位Ｖｐを不必要に電源の電位Ｖｄｄにまで低下させることがない。
なお、本実施例においては、ＳＰ６Ｔのスイッチの構成を例示したが、同様にＳＰｎＴ、ｍＰｎＴ（ｍ、ｎは２以上の自然数）などの多ポートのスイッチを構成することができる。
【０１３９】
以上、具体例を参照しつつ、本発明の実施形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、半導体スイッチを構成する各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。  
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
【０１４０】
その他、本発明の実施形態として上述した半導体スイッチを基にして、当業者が適宜設計変更して実施し得る全ての半導体スイッチも、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例および修正例に想到し得るものであり、それら変更例および修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【０１４１】
１、１ａ〜１ｅ  半導体スイッチ
２、２ａ  スイッチ部
３、３ａ  制御回路部
４、４ａ  駆動回路
５、５ａ  デコーダ回路
５ｂ  反転・非反転信号生成回路
６、６ａ〜６ｅ  電圧制御回路
７  正電圧生成回路
７ａ  負電圧生成回路
８  高電位側電源
１０、１０ａ〜１０ｃ  エッジ検出回路
１１  パルス発生回路
１２  比較回路
１８  基板
１９、１９ａ  電源レギュレータ
２０、２０ａ〜２０ｆ  レベルシフト回路
２１  初段レベルシフト回路
２２  後段レベルシフト回路
ＡＮＤ１  論理積回路
ＡＮＴ  アンテナ端子
ＢＵＦ  バッファ
Ｃ１、Ｃｐ、Ｃｎ  容量
Ｃｇ  ゲート容量
ＤＬＹ  ＲＣ遅延回路
ＩＮＶ１、ＩＮＶ２  ＣＭＯＳインバータ
Ｎ１、Ｎ１１，Ｎ１２、Ｎ２１、Ｎ２２  ＮＭＯＳ
ＯＲ１、ＯＲ２  論理和回路
Ｐ１、Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２  ＰＭＯＳ
Ｒ１、Ｒ２、Ｒｇ、ＲＳ１１〜ＲＳ６ｍ、ＲＴ１１〜ＲＴ６ｎ  抵抗
ＲＦ１〜ＲＦ６  高周波端子
Ｓ１１〜Ｓ６ｍ  シャントＦＥＴ
Ｔ１１〜Ｔ６ｎ  スルーＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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