(57)【要約】【課題】ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことが可能な半導体装置および電子機器を提供する。【解決手段】半導体装置１０１は、第１の電界効果トランジスタＦ１の制御電極と第２電源ノードＮ２との間に接続され、第１の電界効果トランジスタＦ１の制御電極における電圧が所定値以上になると第１の電界効果トランジスタＦ１の制御電極から第２電源ノードＮ２への方向に導通するスイッチ素子ＺＤを備え、第１の電界効果トランジスタＦ１は、エピタキシャル成長用基板と、エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、第１の電界効果トランジスタＦ１の第１導通電極、第２導通電極および制御電極は半導体層上に形成され、半導体層と電気的に接続され、第１の電界効果トランジスタＦ１の制御電極および半導体層によってショットキー接合が形成されている。【選択図】図１
2011029386.tif 000002
【特許請求の範囲】
【請求項１】
第１ノードに結合された第１導通電極と、第２導通電極と、制御電極とを有するノーマリーオン型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタの第２導通電極に結合された第１導通電極と、第２ノードに結合された第２導通電極と、制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの制御電極と前記第２ノードとの間に接続され、前記第１の電界効果トランジスタの制御電極における電圧が所定値以上になると前記第１の電界効果トランジスタの制御電極から前記第２ノードへの方向に導通するスイッチ素子とを備え、
前記第１の電界効果トランジスタは、
エピタキシャル成長用基板と、
前記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、
前記第１の電界効果トランジスタの前記第１導通電極、前記第２導通電極および前記制御電極は前記半導体層上に形成され、前記半導体層と電気的に接続され、
前記第１の電界効果トランジスタの前記制御電極および前記半導体層によってショットキー接合が形成されている半導体装置。
【請求項２】
前記半導体層は、
前記エピタキシャル成長用基板上に形成されたＧａＮ層と、
前記ＧａＮ層上に形成されたＡｌＧａＮ層とを有し、
前記第１導通電極、前記第２導通電極および前記制御電極は、前記ＡｌＧａＮ層上に形成され、前記ＡｌＧａＮ層と電気的に接続され、
前記第１の電界効果トランジスタの前記制御電極および前記ＡｌＧａＮ層によってショットキー接合が形成されている請求項１に記載の半導体装置。
【請求項３】
前記スイッチ素子は、前記第１の電界効果トランジスタの制御電極に結合されたカソードと、前記第２ノードに結合されたアノードとを有するツェナーダイオードである請求項１または２に記載の半導体装置。
【請求項４】
前記半導体装置は、さらに、
前記スイッチ素子と並列に接続されたキャパシタを備える請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記スイッチ素子は、前記第１の電界効果トランジスタの制御電極に結合されたアノードを有するダイオードと、前記第２ノードに結合されたカソードを有するダイオードとを含む互いに直列接続された複数のダイオードである請求項１、２および４のいずれかに記載の半導体装置。
【請求項６】
前記所定値は、前記第１の電界効果トランジスタの閾値電圧と、前記第２の電界効果トランジスタの前記第１導通電極および前記第２導通電極間の耐圧との和未満に設定されている請求項１から５のいずれかに記載の半導体装置。
【請求項７】
負荷と、
前記負荷に交流電圧を供給するための交流電圧供給部とを備え、
前記交流電圧供給部は、
第１ノードに結合された第１導通電極と、第２導通電極と、制御電極とを有するノーマリーオン型の第１の電界効果トランジスタと、
前記第１の電界効果トランジスタの第２導通電極に結合された第１導通電極と、第２ノードに結合された第２導通電極と、制御信号を受ける制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタと、
前記第１の電界効果トランジスタの制御電極と前記第２ノードとの間に接続され、前記第１の電界効果トランジスタの制御電極における電圧が所定値以上になると前記第１の電界効果トランジスタの制御電極から前記第２ノードへの方向に導通するスイッチ素子とを含み、
前記第１の電界効果トランジスタは、
エピタキシャル成長用基板と、
前記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、
前記第１の電界効果トランジスタの前記第１導通電極、前記第２導通電極および前記制御電極は前記半導体層上に形成され、前記半導体層と電気的に接続され、
前記第１の電界効果トランジスタの前記制御電極および前記半導体層によってショットキー接合が形成されている電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電子機器に関し、特に、ノーマリーオン型の電界効果トランジスタを備える半導体装置および電子機器に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）、ＡｌＧａＮおよびＩｎＧａＮなどに代表されるＩＩＩ族窒化物半導体は、その材料的な優位性から、パワーデバイスに用いられた場合に、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好なデバイス特性が期待され得る。このため、パワーデバイスとしての性能限界が近づいてきた従来のＳｉ材料に代わり、ＩＩＩ族窒化物半導体を利用するパワーデバイスの開発が進められている。
【０００３】
特に、電界効果トランジスタ（ＦＥＴ）に関しては、たとえばＡｌＧａＮとＧａＮとのヘテロ接合界面近傍に高濃度の２次元電子ガス（２ＤＥＧ）が形成されることにより、高電子移動度を有するトランジスタを実現することができる、すなわちＦＥＴのオン抵抗をより低くすることができる。そして、このようなヘテロ接合界面を利用する種々のデバイス構造が提案されている。
【０００４】
このようなＧａＮ電界効果トランジスタは、通常、負の電圧閾値を有し、ゲート電圧が０Ｖのときにはオン状態であり、ドレイン電流が流れるノーマリーオン型である。
【０００５】
一方、たとえば絶縁ゲート型電界効果トランジスタおよび絶縁ゲート型バイポーラトランジスタは、通常、ノーマリーオフ型である。すなわち、正の電圧閾値を有し、ゲート電圧が０Ｖのときにはオフ状態であり、ドレイン電流が流れない。
【０００６】
ノーマリーオン型のＧａＮ電界効果トランジスタは、高耐圧、高速動作、高耐熱性および低オン抵抗などの良好な特性を有している一方で、負電圧をゲートに供給する必要があることから、使用しにくいという問題点がある。
【０００７】
ここで、ＧａＮ電界効果トランジスタをノーマリーオフ型にするには、ゲート電極の先にゲート材料を付加する等の処置を行なう必要があることから、単価が上がったり、特性が劣化したりするというデメリットがある。
【０００８】
たとえば、特開２００１−２５１８４６号公報（特許文献１）には、ノーマリーオン型のＳＩＴ（Static Induction Transistor)を主デバイスとし、ノーマリーオン型のＳＩＴとノーマリーオフ型の電界効果トランジスタとをいわゆるカスコード接続することにより、ノーマリーオフ動作を実現する電力用半導体装置が開示されている。すなわち、この電力用半導体装置は、ＳＩＴと、ＭＯＳ（Metal Oxide Semiconductor）ＦＥＴと、ツェナーダイオードと、ダイオードと、直流電源とを備える。そして、ＳＩＴのソースと、ＭＯＳＦＥＴのドレインとが直列に接続され、ＳＩＴのゲートとツェナーダイオードのカソードとが接続され、ツェナーダイオードのアノードとＭＯＳＦＥＴのソースとが接続され、ツェナーダイオードの両端にダイオードを介して直流電源が接続されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００１−２５１８４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に記載の構成では、ノーマリーオン型のＳＩＴおよびノーマリーオフ型の電界効果トランジスタに加えて、少なくともツェナーダイオード、ダイオードおよび直流電源が必要になるため、部品点数が多くなり、また、安定した直流電源が必要となるため、製造コストが増大するという問題点があった。
【００１１】
この発明は、上述の課題を解決するためになされたもので、その目的は、ノーマリーオン型の電界効果トランジスタを用いた回路において、ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことが可能な半導体装置および電子機器を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、この発明のある局面に係わる半導体装置は、第１ノードに結合された第１導通電極と、第２導通電極と、制御電極とを有するノーマリーオン型の第１の電界効果トランジスタと、上記第１の電界効果トランジスタの第２導通電極に結合された第１導通電極と、第２ノードに結合された第２導通電極と、制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタと、上記第１の電界効果トランジスタの制御電極と上記第２ノードとの間に接続され、上記第１の電界効果トランジスタの制御電極における電圧が所定値以上になると上記第１の電界効果トランジスタの制御電極から上記第２ノードへの方向に導通するスイッチ素子とを備え、上記第１の電界効果トランジスタは、エピタキシャル成長用基板と、上記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、上記第１の電界効果トランジスタの上記第１導通電極、上記第２導通電極および上記制御電極は上記半導体層上に形成され、上記半導体層と電気的に接続され、上記第１の電界効果トランジスタの上記制御電極および上記半導体層によってショットキー接合が形成されている。
【００１３】
好ましくは、上記半導体層は、上記エピタキシャル成長用基板上に形成されたＧａＮ層と、上記ＧａＮ層上に形成されたＡｌＧａＮ層とを有し、上記第１導通電極、上記第２導通電極および上記制御電極は、上記ＡｌＧａＮ層上に形成され、上記ＡｌＧａＮ層と電気的に接続され、上記第１の電界効果トランジスタの上記制御電極および上記ＡｌＧａＮ層によってショットキー接合が形成されている。
【００１４】
好ましくは、上記スイッチ素子は、上記第１の電界効果トランジスタの制御電極に結合されたカソードと、上記第２ノードに結合されたアノードとを有するツェナーダイオードである。
【００１５】
好ましくは、上記半導体装置は、さらに、上記スイッチ素子と並列に接続されたキャパシタを備える。
【００１６】
好ましくは、上記スイッチ素子は、上記第１の電界効果トランジスタの制御電極に結合されたアノードを有するダイオードと、上記第２ノードに結合されたカソードを有するダイオードとを含む互いに直列接続された複数のダイオードである。
【００１７】
好ましくは、上記所定値は、上記第１の電界効果トランジスタの閾値電圧と、上記第２の電界効果トランジスタの上記第１導通電極および上記第２導通電極間の耐圧との和未満に設定されている。
【００１８】
上記課題を解決するために、この発明のある局面に係わる電子機器は、負荷と、上記負荷に交流電圧を供給するための交流電圧供給部とを備え、上記交流電圧供給部は、第１ノードに結合された第１導通電極と、第２導通電極と、制御電極とを有するノーマリーオン型の第１の電界効果トランジスタと、上記第１の電界効果トランジスタの第２導通電極に結合された第１導通電極と、第２ノードに結合された第２導通電極と、制御信号を受ける制御電極とを有するノーマリーオフ型の第２の電界効果トランジスタと、上記第１の電界効果トランジスタの制御電極と上記第２ノードとの間に接続され、上記第１の電界効果トランジスタの制御電極における電圧が所定値以上になると上記第１の電界効果トランジスタの制御電極から上記第２ノードへの方向に導通するスイッチ素子とを含み、上記第１の電界効果トランジスタは、エピタキシャル成長用基板と、上記エピタキシャル成長用基板の主表面上に形成された半導体層とを含み、上記第１の電界効果トランジスタの上記第１導通電極、上記第２導通電極および上記制御電極は上記半導体層上に形成され、上記半導体層と電気的に接続され、上記第１の電界効果トランジスタの上記制御電極および上記半導体層によってショットキー接合が形成されている。
【発明の効果】
【００１９】
本発明によれば、ノーマリーオン型の電界効果トランジスタを用いた回路において、ノーマリーオフ動作を実現するとともに製造コストの増大を防ぐことができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施の形態に係る電界効果トランジスタＦ１の断面図である。
【図３】（Ａ）〜（Ｅ）は、本発明の第１の実施の形態に係る半導体装置のオン動作を示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置における各部位の電圧波形を示す図である。
【図５】（Ａ）〜（Ｃ）は、本発明の第１の実施の形態に係る電界効果トランジスタＦ１のゲート電圧レベルに対する導電性を示す図である。
【図６】本発明の第１の実施の形態に係る電子機器の構成を示す図である。
【図７】本発明の第１の実施の形態に係る電子機器におけるコンプレッサ部の構成を示す図である。
【図８】（Ａ）および（Ｂ）は、本発明の第１の実施の形態に係る電子機器における電界効果トランジスタＦ１の仕様を示す図である。
【図９】（Ａ）および（Ｂ）は、本発明の第１の実施の形態に係る電子機器における電界効果トランジスタＦ２の仕様を示す図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
【図１１】本発明の第３の実施の形態に係る半導体装置の構成を示す図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２２】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【００２３】
図１を参照して、半導体装置１０１は、電界効果トランジスタＦ１，Ｆ２と、ツェナーダイオードＺＤとを備える。半導体装置１０１は、ノーマリーオフ型の１つのトランジスタのように動作する。
【００２４】
また、半導体装置１０１は、種々の信号または種々の電圧が与えられるべき第１ノードＮ１と、種々の信号または種々の電圧が与えられるべき第２ノードＮ２と、半導体装置１０１をスイッチングさせるための制御信号ＣＮＴが与えられるべき制御ノードＮ３とを有する。
【００２５】
半導体装置１０１は、ノーマリーオフ型の１つのトランジスタのように動作する。たとえば、第１ノードＮ１がドレインに相当し、第２ノードＮ２がソースに相当し、制御ノードＮ３がゲートに相当する。
【００２６】
電界効果トランジスタＦ１はノーマリーオン型であり、たとえばＧａＮ電界効果トランジスタである。電界効果トランジスタＦ２はノーマリーオフ型であり、たとえば絶縁ゲート型電界効果トランジスタである。
【００２７】
電界効果トランジスタＦ１は、第１ノードＮ１に結合されたドレインと、ソースと、ゲートとを有する。電界効果トランジスタＦ２は、電界効果トランジスタＦ１のソースに結合されたドレインと、第２ノードＮ２に結合されたソースと、制御ノードＮ３に結合されたゲートとを有する。ツェナーダイオードＺＤは、電界効果トランジスタＦ１のゲートと第２ノードＮ２との間に接続されている。ツェナーダイオードＺＤは、電界効果トランジスタＦ１のゲートに結合されたカソードと、第２ノードＮ２に結合されたアノードとを有する。
【００２８】
図２は、本発明の第１の実施の形態に係る電界効果トランジスタＦ１の断面図である。
図２を参照して、電界効果トランジスタＦ１は、たとえば窒化ガリウムＨＦＥＴ（Hetero Structure Field Effect Transistor）である。
【００２９】
電界効果トランジスタＦ１は、シリコン基板１と、バッファ層２と、ＧａＮ層３と、ＡｌＧａＮ層４と、ＳｉＮ層５と、ゲート電極ＥＬＧと、ソース電極ＥＬＳと、ドレイン電極ＥＬＤとを有する。なお、シリコン基板１は、他の材料を用いたエピタキシャル成長用基板であってもよい。すなわち、エピタキシャル成長によって基板上に半導体層が形成される基板であればよい。
【００３０】
バッファ層２は、たとえばＡｌＧａＮ層であり、シリコン基板１の主表面上に形成されている。ＧａＮ層３は、バッファ層２上に形成されている。ＡｌＧａＮ層４は、ＧａＮ層３上に形成されている。
【００３１】
ソース電極ＥＬＳおよびドレイン電極ＥＬＤは、ＡｌＧａＮ層４上に形成され、ＡｌＧａＮ層４と電気的に接続されている。ソース電極ＥＬＳおよびＡｌＧａＮ層４によって抵抗接合が形成されている。ドレイン電極ＥＬＤおよびＡｌＧａＮ層４によって抵抗接合が形成されている。
【００３２】
ゲート電極ＥＬＧは、ＡｌＧａＮ層４上に形成され、ＡｌＧａＮ層４と電気的に接続されている。ゲート電極ＥＬＧおよびＡｌＧａＮ層４によってショットキー接合が形成されている、すなわちゲート電極ＥＬＧおよびＡｌＧａＮ層４に跨ってショットキーバリアダイオードが形成されている。
【００３３】
ＳｉＮ層５は、ゲート電極ＥＬＧの一部とＡｌＧａＮ層４とに挟まれるようにＡｌＧａＮ層４上に形成され、かつ電界効果トランジスタＦ１における各層の延在方向においてソース電極ＥＬＳおよびドレイン電極ＥＬＤとゲート電極ＥＬＧとの間に設けられている。
【００３４】
このように、電界効果トランジスタＦ１は、非絶縁ゲートを有し、ゲート電極ＥＬＧおよびＡｌＧａＮ層４に跨ってショットキーバリアダイオードが形成されているため、電界効果トランジスタＦ１の各電極の電位関係によってはドレイン電極ＥＬＤからゲート電極ＥＬＧへゲートリーク電流ＩＧＬが流れる場合がある。このゲートリーク電流ＩＧＬは、たとえば１０ｕＡ〜１００ｕＡオーダである。
【００３５】
次に、本発明の第１の実施の形態に係る半導体装置のスイッチング動作を詳細に説明する。
【００３６】
図３Ａ〜図３Ｅは、本発明の第１の実施の形態に係る半導体装置のオン動作を示す図である。図４は、本発明の第１の実施の形態に係る半導体装置における各部位の電圧波形を示す図である。
【００３７】
図４において、Ｃｐ１は電界効果トランジスタＦ１のドレイン−ソース間における寄生容量を示し、Ｃｐ２は電界効果トランジスタＦ２のドレイン−ソース間における寄生容量を示し、Ｃｐ３はツェナーダイオードＺＤのアノード−カソード間における寄生容量を示す。
【００３８】
ここでは、第１ノードＮ１に電源電圧ＶＤＤが供給され、第２ノードＮ２に接地電圧ＶＳＳが供給される場合について説明する。
【００３９】
図３Ａおよび図４を参照して、時刻ｔ１において、半導体装置１０１への電力供給が開始される。このとき、電界効果トランジスタＦ１のゲート電圧Ｖｇ１はゼロボルトであるため、電界効果トランジスタＦ１はオン状態である。また、電界効果トランジスタＦ２のゲート電圧Ｖｇ２はゼロボルトであるため、電界効果トランジスタＦ２はオフ状態である。
【００４０】
このとき、電源電圧ＶＤＤが供給される電源ノードＶＤＤ（第１ノードＮ１）から負荷である抵抗Ｒおよび電界効果トランジスタＦ１を介して寄生容量Ｃｐ２へ電流Ｉ１が流れる。これにより、電界効果トランジスタＦ１のソース電圧Ｖｃｓすなわち寄生容量Ｃｐ２に印加される電圧Ｖｃｓが上昇する。
【００４１】
図３Ｂおよび図４を参照して、時刻ｔ２において、電圧Ｖｃｓが電界効果トランジスタＦ１の閾値電圧Ｖｔｈ１の絶対値｜Ｖｔｈ１｜よりも大きくなると、電界効果トランジスタＦ１がオフする。そうすると、電源ノードＶＤＤから抵抗Ｒを介して電界効果トランジスタＦ１の寄生容量Ｃｐ１へ電流Ｉ２が流れる。これにより、電界効果トランジスタＦ１のドレイン電圧Ｖｄが上昇する。
【００４２】
また、ドレイン電圧Ｖｄが上昇すると、電界効果トランジスタＦ１のドレインからゲートへゲートリーク電流ＩＧＬが流れる。このゲートリーク電流ＩＧＬによってツェナーダイオードＺＤの寄生容量Ｃｐ３が充電されることにより、電界効果トランジスタＦ１のゲート電圧Ｖｇ１が上昇し、これにより、電圧Ｖｃｓも上昇する。
【００４３】
時刻ｔ３において、電界効果トランジスタＦ１のゲート電圧Ｖｇ１は、ツェナーダイオードＺＤのブレイクダウン電圧Ｖｂｋレベルまで上昇し、このブレイクダウン電圧Ｖｂｋレベルで一定となる。これにより、電圧Ｖｃｓも、電圧｜Ｖｔｈ１｜からツェナーダイオードＺＤのブレイクダウン電圧Ｖｂｋ分上昇し、（｜Ｖｔｈ１｜＋Ｖｂｋ）の一定レベルとなる。
【００４４】
図３Ｃおよび図４を参照して、時刻ｔ４において、電界効果トランジスタＦ２のゲート電圧Ｖｇ２が所定の正電圧レベルに設定され、電界効果トランジスタＦ２がオンする。これにより、電界効果トランジスタＦ２の寄生容量Ｃｐ２に蓄えられた電荷が放出され、寄生容量Ｃｐ２から電界効果トランジスタＦ２を介して接地ノードＶＳＳ（第２ノードＮ２）へ電流Ｉ３が流れる。これにより、電圧Ｖｃｓが低下する。
【００４５】
図３Ｄおよび図４を参照して、時刻ｔ５において、電圧Ｖｃｓが低下して絶対値｜Ｖｔｈ１｜よりも小さくなると、電界効果トランジスタＦ１がオンする。電界効果トランジスタＦ１がオンすることにより、ゲートリーク電流ＩＧＬが流れなくなる。
【００４６】
また、電界効果トランジスタＦ１がオンすることにより、電界効果トランジスタＦ１の寄生容量Ｃｐ１に蓄えられた電荷が放出され、寄生容量Ｃｐ１から電界効果トランジスタＦ１およびＦ２を介して接地ノードＶＳＳへ電流Ｉ４が流れ、ドレイン電圧Ｖｄが低下する。また、電源ノードＶＤＤから抵抗Ｒに電流が供給される。
【００４７】
図３Ｅおよび図４を参照して、時刻ｔ６において、ドレイン電圧Ｖｄが低下してゼロボルトになり、電源ノードＶＤＤから負荷である抵抗Ｒに所望の電流Ｉ５が供給される。
【００４８】
ここで、時刻ｔ３における電圧Ｖｃｓの上昇によって電界効果トランジスタＦ２が破損しないように、ツェナーダイオードＺＤのブレイクダウン電圧Ｖｂｋは、電界効果トランジスタＦ１の閾値電圧Ｖｔｈ１と、電界効果トランジスタＦ２のドレイン−ソース間の耐圧（絶対最大定格）との和未満になるように設定されている。
【００４９】
図５Ａ〜図５Ｃは、本発明の第１の実施の形態に係る電界効果トランジスタＦ１のゲート電圧レベルに対する導電性を示す図である。
【００５０】
図５Ａを参照して、グラフＧ１は、電界効果トランジスタＦ１において、ゲート電圧Ｖｇとソース電圧Ｖｓとが等しい場合の伝導帯の底を示している。この場合、ＡｌＧａＮ層４とＧａＮ層３の接合界面近傍の伝導帯におけるエネルギーバンドはフェルミ準位よりも低くなる。このため、ＡｌＧａＮ層４とＧａＮ層３の接合界面近傍の伝導帯に電子が存在する。
【００５１】
図５Ｂを参照して、グラフＧ２は、電界効果トランジスタＦ１において、ゲート電圧Ｖｇが（ソース電圧Ｖｓ＋閾値電圧Ｖｔｈ１）よりも小さい場合の伝導帯の底を示している。なお、電界効果トランジスタＦ１の閾値電圧Ｖｔｈ１は負電圧である。この場合、ＡｌＧａＮ層４とＧａＮ層３の接合界面近傍の伝導帯におけるエネルギーバンドはフェルミ準位よりも高くなる。このため、ＡｌＧａＮ層４とＧａＮ層３の接合界面近傍の伝導帯に電子が存在しない。
【００５２】
図５Ｃを参照して、グラフＧ３は、電界効果トランジスタＦ１において、ゲート電圧Ｖｇがソース電圧Ｖｓよりも大きい場合の伝導帯の底を示している。この場合、ＡｌＧａＮ層４とＧａＮ層３の接合界面近傍の伝導帯におけるエネルギーバンドはフェルミ準位よりも図５Ａに示す場合と比べてさらに低くなる。このため、ＡｌＧａＮ層４とＧａＮ層３の接合界面近傍の伝導帯には図５Ａに示す場合と比べて多数の電子が存在することになる。
【００５３】
このように、ノーマリーオン型の電界効果トランジスタは、ゲート−ソース間電圧がゼロボルトのときにオンし、ゲート−ソース間電圧を正電圧にすると、さらにオン抵抗を小さくすることができる。
【００５４】
本発明の第１の実施の形態に係る半導体装置では、図４に示すように、オン動作のときすなわち電界効果トランジスタＦ１およびＦ２がオン状態となるときに電界効果トランジスタＦ１のゲート電圧Ｖｇ１を正電圧とすることができる。このような構成により、電界効果トランジスタＦ１を図５Ｃに示すような状態にすることができるため、電界効果トランジスタＦ１のオン抵抗を低減することができる。これにより、半導体装置１０１の電力損失を低減することができる。
【００５５】
また、電界効果トランジスタＦ１としては、ＧａＮ電界効果トランジスタに限定されるものではないが、半導体層上に設けられたゲート電極およびその半導体層によってショットキー接合が形成される電界効果トランジスタが好ましい。ショットキー接合は、ＳＩＴなどにおいて形成されるようなｐｎ接合と比べて電流を多く流すため、電界効果トランジスタＦ１のゲート−ソース間の正電圧レベルをより大きくできるからである。
【００５６】
図６は、本発明の第１の実施の形態に係る電子機器の構成を示す図である。
図６を参照して、電子機器３０１は、たとえば冷蔵庫であり、冷媒を圧縮するためのコンプレッサ部２０１と、冷蔵室２０２と、冷凍室２０３と、野菜室２０４とを備える。
【００５７】
図７は、本発明の第１の実施の形態に係る電子機器におけるコンプレッサ部の構成を示す図である。
【００５８】
図７を参照して、コンプレッサ部２０１は、交流電圧供給部１６５と、モータ１６０と、コンプレッサ１７０とを含む。交流電圧供給部１６５は、コイル１２０と、ダイオード部１３０と、コンデンサ１４０と、インバータ部１５０と、ベースドライバ１８０と、電圧検出器１９０と、マイクロプロセッサ２００とを含む。インバータ部１５０は、パワー半導体素子１５１〜１５６と、パワー半導体素子１５１〜１５６とそれぞれ並列に接続された複数のダイオードとを含む。パワー半導体素子１５１〜１５６は、半導体装置１０１に相当する。
【００５９】
ダイオード部１３０は、交流電源１１０からコイル１２０を介して受けた交流電圧を全波整流する。コンデンサ１４０は、ダイオード部１３０によって整流された交流電圧を平滑化する。インバータ部１５０におけるパワー半導体素子１５１〜１５６は、ベースドライバ１８０から受けた駆動信号に基づいてスイッチングすることにより、コンデンサ１４０によって平滑化された直流電圧を交流電圧に変換してモータ１６０のＵ相、Ｖ相、Ｗ相のコイルに供給する。モータ１６０は、インバータ部１５０から供給された交流電圧に基づいて回転し、コンプレッサ１７０を駆動する。電圧検出器１９０は、インバータ部１５０からモータ１６０に供給される交流電圧を検出する。マイクロプロセッサ２００は、電圧検出器１９０による交流電圧の検出結果に基づいて、制御信号をベースドライバ１８０へ出力する。ベースドライバ１８０は、マイクロプロセッサ２００から受けた制御信号に基づいて駆動信号を生成する。
【００６０】
通常、冷蔵庫では、６００Ｖ程度の耐圧を有し、かつ出力電流が５Ａ程度のＩＧＢＴ（Insulated Gate Bipolar Transistor）が用いられる。すなわち、電子機器３０１では、パワー半導体素子１５１〜１５６として従来用いられているＩＧＢＴの代わりに半導体装置１０１を用いている。
【００６１】
図８Ａ，図８Ｂは、本発明の第１の実施の形態に係る電子機器における電界効果トランジスタＦ１の仕様を示す図である。
【００６２】
図９Ａ，図９Ｂは、本発明の第１の実施の形態に係る電子機器における電界効果トランジスタＦ２の仕様を示す図である。
【００６３】
電子機器３０１における半導体装置１０１は、ＩＧＢＴと同等の性能を有する。より詳細には、図８Ａを参照して、電界効果トランジスタＦ１の絶対最大定格については、ドレイン・ソース間電圧が６００Ｖであり、ゲート・ソース間電圧が−１００Ｖおよび５Ｖであり、直流ドレイン電流が６．５Ａである。図８Ｂを参照して、電界効果トランジスタＦ１の電気的特性については、ゲートに形成されるショットキーバリアダイオードの順方向電圧の標準値が２Ｖであり、最大値が２．５Ｖである。ゲート漏れ電流の最小値が１０マイクロアンペアであり、標準値が１００マイクロアンペアである。ドレイン遮断電流の最大値が１００マイクロアンペアである。ゲートの閾値電圧の最小値が−５．０Ｖであり、最大値が−３．０Ｖである。ドレイン・ソース間におけるオン抵抗の標準値が１００ミリΩであり、最大値が１１０ミリΩである。入力容量の標準値が３００ｐＦであり、出力容量の標準値が４０ｐＦであり、帰還容量の標準値が１０ｐＦである。立ち上がり時間および立ち下がり時間の標準値が２０ナノ秒である。ゲートにおける総電荷量の標準値が２ナノクーロンであり、最大値が５ナノクーロンである。
【００６４】
また、図９Ａを参照して、電界効果トランジスタＦ２の絶対最大定格については、ドレイン・ソース間電圧が３０Ｖであり、ゲート・ソース間電圧が２０Ｖであり、直流ドレイン電流が６．５Ａである。図９Ｂを参照して、電界効果トランジスタＦ２の電気的特性については、ゲート漏れ電流の最大値が１００ナノアンペアである。ドレイン遮断電流の最大値が１マイクロアンペアである。ゲートの閾値電圧の最小値が１．０Ｖであり、最大値が２．５Ｖである。ドレイン・ソース間におけるオン抵抗の標準値が３０ミリΩであり、最大値が４２ミリΩである。入力容量の標準値が４３０ｐＦであり、出力容量の標準値が１５５ｐＦであり、帰還容量の標準値が８０ｐＦである。立ち上がり時間および立ち下がり時間の標準値が８ナノ秒である。ゲートにおける総電荷量の標準値が６．１ナノクーロンであり、最大値が８．６ナノクーロンである。
【００６５】
なお、本発明の第１の実施の形態に係る半導体装置は、ツェナーダイオードＺＤを備える構成であるとしたが、これに限定するものではない。電界効果トランジスタＦ１のゲートと第２ノードＮ２との間に接続され、電界効果トランジスタＦ１のゲートにおける電圧が所定値以上になると電界効果トランジスタＦ１のゲートから第２ノードＮ２への方向に導通するスイッチ素子であればよい。
【００６６】
また、本発明の第１の実施の形態に係る電子機器は冷蔵庫であるとしたが、これに限定するものではない。負荷と、この負荷に交流電圧を供給するための交流電圧供給部とを備え、この交流電圧供給部が半導体装置１０１を含む電子機器であればよい。
【００６７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００６８】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて電界効果トランジスタＦ１のゲート電圧の安定化を図った半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【００６９】
図１０は、本発明の第２の実施の形態に係る半導体装置の構成を示す図である。
図１０を参照して、半導体装置１０２は、本発明の第１の実施の形態に係る半導体装置と比べて、さらに、キャパシタＣ１を備える。キャパシタＣ１は、ツェナーダイオードＺＤと並列接続されている。
【００７０】
ツェナーダイオードＺＤの寄生容量Ｃｐ３に加えてキャパシタＣ１を設けることにより、電界効果トランジスタＦ１のゲート電圧を安定にすることができる。すなわち、ツェナーダイオードＺＤの寄生容量Ｃｐ３の容量値が小さい場合には、ノイズ等の影響によって電界効果トランジスタＦ１のゲート電圧が変動しやすくなる。本発明の第２の実施の形態に係る半導体装置では、ツェナーダイオードＺＤと並列にキャパシタＣ１を接続することにより、電界効果トランジスタＦ１のゲート電圧の変動を抑制することができる。
【００７１】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【００７２】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００７３】
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べてスイッチ素子の実現方法を変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【００７４】
図１１は、本発明の第３の実施の形態に係る半導体装置の構成を示す図である。
図１１を参照して、半導体装置１０３は、本発明の第１の実施の形態に係る半導体装置と比べて、ツェナーダイオードＺＤの代わりにダイオードＤ１，Ｄ２を備える。
【００７５】
ダイオードＤ１は、電界効果トランジスタＦ１のゲートに結合されたアノードと、カソードとを有する。ダイオードＤ２は、ダイオードＤ１のカソードに結合されたアノードと、第２ノードＮ２に結合されたカソードとを有する。
【００７６】
半導体装置１０３では、ツェナーダイオードＺＤのブレイクダウン電圧を、ダイオードＤ１，Ｄ２の順方向電圧で代替している。
【００７７】
なお、半導体装置１０３は、直列接続されたダイオードを３つ以上備える構成であってもよい。すなわち、ダイオードの順方向電圧は、ダイオードを通して流れる電流値に依存するので、半導体装置１０３では、直列接続されるダイオードの数を変えることにより、電界効果トランジスタＦ１の個体差によるゲートリーク電流量の相違に応じてゲート電圧を調整することができる。
【００７８】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【００７９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８０】
１  シリコン基板、２  バッファ層、３  ＧａＮ層、４  ＡｌＧａＮ層、５  ＳｉＮ層、１０１  半導体装置、１２０  コイル、１３０  ダイオード部、１４０  コンデンサ、１５０  インバータ部、１５１〜１５６  パワー半導体素子、１６０  モータ、１６５  交流電圧供給部、１７０  コンプレッサ、１８０  ベースドライバ、１９０  電圧検出器、２００  マイクロプロセッサ、２０１  コンプレッサ部、２０２  冷蔵室、２０３  冷凍室、２０４  野菜室、３０１  電子機器、ＥＬＧ  ゲート電極、ＥＬＳ  ソース電極、ＥＬＤ  ドレイン電極、Ｆ１，Ｆ２  電界効果トランジスタ、ＺＤ  ツェナーダイオード、Ｎ１  第１ノード、Ｎ２  第２ノード、Ｎ３  制御ノード、Ｃ１  キャパシタ、Ｄ１，Ｄ２  ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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