(57)【要約】【課題】コンパレータを用いることなく、少ない数のトランジスタによって、構造が簡単なレシーバを実現する。【解決手段】Ｑ本の伝送チャンネルを介して伝送された伝送信号に応じて、Ｑビットのバイナリデータを表す出力信号をＱ本の出力チャンネルを介して出力する受信器において、ｉ番目（１≦ｉ≦Ｑ）の出力チャンネルと第１の電圧源（電源Ｖdd）との間に設けられた入力スイッチ（トランジスタＭｉ）であって、ｉ番目の伝送チャンネルを介して伝送された伝送信号の値に応じて導通状態へと切り替わる入力スイッチ（トランジスタＭｉ）と、ｉ番目の出力チャンネル（チャンネルＣｉ）と第２の電圧源（電源Ｖss）との間に設けられた出力スイッチであって、ｉ番目の出力チャンネルを除くＱ−１本の出力チャンネルを介して伝送される出力信号の値に応じて導通状態へと切り替わる出力スイッチと、を備えている。【選択図】図１
2011055141.tif 000002
【特許請求の範囲】
【請求項１】
Ｑ本の伝送チャンネルを介して伝送された伝送信号に応じた出力信号をＱ本の出力チャンネルを介して出力する受信器において、
ｉ番目（１≦ｉ≦Ｑ）の出力チャンネルと第１の電圧源との間に設けられた入力スイッチであって、ｉ番目の伝送チャンネルを介して伝送された伝送信号の値に応じて導通状態へと切り替わる入力スイッチと、
ｉ番目の出力チャンネルと第２の電圧源との間に設けられた出力スイッチであって、ｉ番目の出力チャンネルを除くＱ−１本の出力チャンネルを介して出力される出力信号の値に応じて導通状態へと切り替わる出力スイッチと、を備えている、
ことを特徴とする受信器。
【請求項２】
上記各入力スイッチは、トランジスタにより構成されており、
ｉ番目の入力スイッチを構成するトランジスタの出力電位の立ち上がり時間をＴi（１≦ｉ≦Ｑ）とすると、ＴiはＴj＜Ｔj+1（１≦ｊ≦Ｑ−１）を満たす、
ことを特徴とする請求項１に記載の受信器。
【請求項３】
上記各入力スイッチと上記第１の電圧源との間に設けられたクロックスイッチであって、クロック信号の値に応じて遮断状態へと切り替わるクロックスイッチと、
上記各出力チャンネルと上記第２の電圧源との間に上記各出力スイッチと並列に設けられたクロックスイッチであって、上記クロック信号の値に応じて導通状態へと切り替わるクロックスイッチと、をさらに備えている、
ことを特徴とする請求項１または２に記載の受信器。
【請求項４】
請求項１から３の何れか１項に記載の受信器を２Ｎ個（Ｎは自然数）備え、Ｎ×Ｍ本（Ｑ≦Ｍ≦２Ｑ）の伝送チャンネルを介して伝送された伝送信号から２Ｎ×Ｑビットのバイナリデータを生成する受信装置であって、
上記Ｎ×Ｍ本の伝送チャンネルのうち、（ｊ−１）×Ｍ＋１番目（１≦ｊ≦Ｎ）から（ｊ−１）×Ｍ＋Ｑ番目までの伝送チャンネルは、それぞれ、２ｊ−１番目の受信器における１番目からＱ番目までの入力スイッチに接続され、
上記Ｎ×Ｍ本の伝送チャンネルのうち、ｊ×Ｍ−Ｑ＋１番目からｊ×Ｍ番目までの伝送チャンネルは、それぞれ、２ｊ番目の受信器におけるＱ番目から１番目の入力スイッチに接続されている、
ことを特徴とする受信装置。
【請求項５】
請求項４に記載の受信装置と、サブセット・プライオリティー・デコーダブル形式のシンボルを表す伝送信号を上記Ｎ×Ｍ本の伝送チャンネルを介して上記受信装置に送信する送信装置とを含んでいる、ことを特徴とする伝送システム。
【請求項６】
Ｑ本の伝送チャンネルを介して伝送された伝送信号の値に応じた出力信号をＱ本の出力チャンネルを介して出力する受信方法において、
ｉ番目（１≦ｉ≦Ｑ）の出力チャンネルと第１の電圧源との間に設けられた入力スイッチを遮断状態から導通状態へと切り替える入力スイッチ切替ステップであって、ｉ番目の伝送チャンネルを介して伝送された伝送信号の値に応じて導通状態へと切り替える入力スイッチ切替ステップと、
ｉ番目の出力チャンネルと第２の電圧源との間に設けられた出力スイッチを遮断状態から導通状態へと切り替える出力スイッチ切替ステップであって、ｉ番目の出力チャンネルと第１の電圧源との間に設けられた入力スイッチを除くＱ−１個の入力スイッチの少なくとも１つが導通状態にあるときに導通状態へと切り替える出力スイッチ切替ステップと、を含む、
ことを特徴とする受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを受信する受信装置に関する。また、データを受信する受信方法、及びデータを送受信するためのデータ伝送システムに関する。
【背景技術】
【０００２】
近年の計算機（コンピュータ）の性能の進歩は目覚しく、様々な分野にその利益をもたらしている。自然科学を利用した産業分野においては、計算機を用いた数値解析が不可欠なものとなっている。例えば、生化学や物質科学などを利用した産業分野においては、分子動力学（ＭＤ：Ｍｏｌｅｃｕｌａｒ  Ｄｙｎａｍｉｃｓ）を用いた大規模な数値計算が不可欠であり、こうした目的に利用される計算機には、より一層の処理速度向上が求められている。
【０００３】
計算機の処理速度向上を図るためには、計算機を構成する集積回路内、または、集積回路間のデータ伝送性能を向上させることが重要である。より具体的には、伝送チャンネル数を増やしたり、伝送サイクルを短くしたりして、データ伝送速度を高めることが重要である。
【０００４】
しかしながら、伝送チャンネル数を増やしたり、伝送サイクルを短くしたりすると、普通、外部からの影響、あるいは、伝送チャンネル間の干渉により伝送信号が劣化しやすくなり、データ伝送の信頼性が低下する。したがって、高速な計算機を実現するためには、データ伝送の信頼性を低下させることなく、データ伝送の速度を向上させるという困難な問題を克服する必要がある。
【０００５】
従来、データ伝送の方式としては、シングルエンド伝送、および、ディファレンシャル伝送（差動伝送、平行伝送などとも呼ばれる）の２種類の伝送方式がよく知られている。
【０００６】
シングルエンド伝送は、各伝送チャンネルにおいて１サイクルあたりに１ビットのデータを、チャンネルの電位の高低として伝送する伝送方式である。受信装置において行われる、伝送されたビットが０であるか１であるかの判定は、チャンネルの電位と参照電位とを比較することにより行われる。この伝送方式は、伝送チャンネル数の観点からは効率のよい伝送方式であるが、ノイズの影響を受けやすいという弱点を有している。したがって、例えば、伝送距離が数百μｍに及ぶＶＬＳＩ（Ｖｅｒｙ  Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）内のデータ伝送、あるいは、伝送距離が数ｃｍに及ぶプリント基板上のデータ伝送においては、ノイズの影響が無視できなくなり、データ伝送の信頼性が大きく低下するという問題を有している。
【０００７】
一方、ディファレンシャル伝送は、１サイクルあたりに１ビットのデータを、１対の伝送チャンネル、すなわち２本の伝送チャンネルを介して伝送する伝送方式である。具体的には、互いに逆位相の信号を２本のチャンネルを介してそれぞれ伝送する。受信装置において行われる、伝送されたビットが０であるか１であるかの判定は、双方のチャンネルの電位差を検出することにより行われる。この伝送方式は、ノイズの影響を受けにくいという利点を有しているため、広く用いられている伝送方式である。また、それに関連した様々な技術も公開されている（特許文献２〜１０参照）。
【０００８】
特許文献１には、３ビットの信号を４本の伝送チャンネルを用いて伝送するように変形されたディファレンシャル伝送方式が開示されている。この技術によれば、従来のディファレンシャル伝送方式（３ビットの信号を伝送するためには６本の伝送チャンネルが必要）よりも少ない伝送チャンネルでデータの伝送を行うことができる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】米国特許第７５０８８８１号明細書（２００６年１月１９日公開）
【特許文献２】米国特許出願公開第２００９／００６６３７６号明細書（２００９年３月１２日公開）
【特許文献３】米国特許出願公開第２００９／０１０３５７２号明細書（２００９年４月２３日公開）
【特許文献４】米国特許第７４６００３５号明細書（２００８年１２月２日登録）
【特許文献５】米国特許第７４２９８７６号明細書（２００８年９月３０日登録）
【特許文献６】米国特許第７３３９５０２号明細書（２００７年７月１９日公開）
【特許文献７】米国特許第７１４２６１２号明細書（２００３年５月２２日公開）
【特許文献８】米国特許第６８１２７６７号明細書（２００１年９月１３日公開）
【特許文献９】米国特許第６８１６５５４号明細書（２００４年１１月９日登録）
【特許文献１０】米国特許第６００５８９５号明細書（１９９９年１２月２１日登録）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来のディファレンシャル伝送方式においては、２つのシンボルを伝送するために（すなわち、１ビットのバイナリデータを伝送するために）、２本の伝送チャンネルを要するという問題があった。
【００１１】
また、従来のディファレンシャル伝送方式においては、シンボルを得るために２本の伝送チャンネルのチャンネル電位を比較するコンパレータが必要であり、多数のトランジスタを要するという問題があった。また、これにより、消費電力および遅延時間の増大という問題も生じていた。
【００１２】
本発明は、上記の問題に鑑みてなされたものであり、その目的は、ディファレンシャル伝送方式に対応した従来の受信器よりも消費電力の少ない受信器及び受信装置を実現することにある。
【課題を解決するための手段】
【００１３】
上記の課題を解決するために、本発明に係る受信器は、Ｑ本の伝送チャンネルを介して伝送された伝送信号に応じた出力信号をＱ本の出力チャンネルを介して出力する受信器において、ｉ番目（１≦ｉ≦Ｑ）の出力チャンネルと第１の電圧源との間に設けられた入力スイッチであって、ｉ番目の伝送チャンネルを介して伝送された伝送信号の値に応じて導通状態へと切り替わる入力スイッチと、ｉ番目の出力チャンネルと第２の電圧源との間に設けられた出力スイッチであって、ｉ番目の出力チャンネルを除くＱ−１本の出力チャンネルを介して出力される出力信号の値に応じて導通状態へと切り替わる出力スイッチと、を備えていることを特徴としている。
【００１４】
上記のように構成された本発明の受信器を用いることにより、Ｑ本の伝送チャンネルを介してＱ個のシンボルを伝送可能な伝送システムを構成することができる。例えば、Ｑ＝３の場合、３本の伝送チャンネルを介して３個のシンボル（１００，０１０，００１）を伝送可能な伝送システムを構成することができる。
【００１５】
すなわち、本発明の受信器においては、第１の入力スイッチが他の入力スイッチに先立って導通状態に切り替わると、１番目の出力チャンネルのチャンネル電位が第１の電位（第１の電圧源の電位）となり、他の出力チャンネルのチャンネル電位が第２の電位（第２の電圧源の電位）となるので、シンボル１００を表す出力信号が得られる。また、第２の入力スイッチが他の入力スイッチに先立って導通状態に切り替わると、２番目の出力チャンネルのチャンネル電位が第１の電位となり、他の出力チャンネルのチャンネル電位が第２の電位となるので、シンボル０１０を表す出力信号が得られる。また、第３の入力スイッチが他の入力スイッチに先立って導通状態に切り替わると、３番目の出力チャンネルのチャンネル電位が第１の電位となり、他の出力チャンネルのチャンネル電位が第２の電位となるので、シンボル００１を表す出力信号が得られる。したがって、Ｑ本の伝送チャンネルを介して各入力スイッチを他のスイッチに先立って導通状態に切り替える伝送信号を伝送することによって、３個のシンボルを伝送可能な伝送システムを構成することができる。
【００１６】
しかも、本発明の受信器において、どのシンボルを表す出力信号が出力されるかは、どの入力スイッチが一番先に導通状態に切り替わるか、換言すれば、どの出力スイッチが先に導通状態に切り替わるかによって決まる。したがって、各伝送チャンネルを介して伝送される伝送信号に共通の外乱が加わったとしても、どのシンボルを表す出力信号が出力されるかには影響を与えない。したがって、本発明の受信器を用いることにより、ディファレンシャル伝送方式と同様、頑健なデータ伝送が可能な伝送システムを実現することができる。
【００１７】
ところで、ディファレンシャル伝送方式を用いた伝送システムにおいては、例えば、２本の伝送チャンネルを用いて２つのシンボルを伝送することができ、また、４本の伝送チャンネルを用いて４つのシンボルを伝送することができる。３つのシンボルを伝送するためには、４つの伝送シンボルを伝送する場合と同様、４本の伝送チャンネルを要する。
【００１８】
一方、本発明の受信器を用いれば、２本の伝送チャンネルを用いて２つのシンボル（２通りの値をもつ２ビットのバイナリデータ）を伝送することができ、また、４本の伝送チャンネルを用いて４つのシンボル（４通りの値をもつ４ビットのバイナリデータ）を伝送することができる。更に、３本の伝送チャンネルを用いて３つのシンボルを伝送することもできる。すなわち、本発明の受信装置によれば、伝送すべきシンボルの個数が４以下の場合、従来のディファレンシャル伝送方式と同数のシンボルを、従来のディファレンシャル伝送方式と同数、または、それよりも少ない伝送チャンネルを用いて伝送可能な伝送システムを実現することができるという効果を奏する。
【００１９】
なお、本発明の受信器（Ｑ＝３）を２つ組み合わせて用いることにより、６本の伝送チャンネルを介して９個の伝送シンボルを伝送することもできる。ディファレンシャル伝送方式において、６本の伝送チャンネルを介して伝送可能なシンボルは高々８個なので、この場合、ディファレンシャル伝送よりも多くのシンボルを伝送可能な伝送システムを実現することができる。また、後述するように、伝送チャンネルの一部を２つの受信器にて共用することにより、伝送チャンネルの本数を更に削減することも可能である。
【００２０】
また、本発明の受信器においては、異なる伝送チャンネルを介して伝送された伝送信号同士の値を比較することなくシンボルを得ることができる。すなわち、シンボルを得るためにコンパレータを用いる必要がない。したがって、ディファレンシャル伝送方式に対応した従来の受信器よりも少ないトランジスタにより構成することができる。すなわち、ディファレンシャル伝送方式に対応した従来の受信器よりも消費電力の少ない受信器を実現することができるという効果を奏する。
【００２１】
本発明の受信器において、上記入力スイッチは、トランジスタにより構成されており、ｉ番目の入力スイッチを構成するトランジスタの出力電位の立ち上がり時間をＴi（１≦ｉ≦Ｑ）とすると、Ｔiは、Ｔj＜Ｔj+1（１≦ｊ≦Ｑ−１）を満たす、ことが好ましい。
【００２２】
上記の構成を有する受信器においては、ｉ番目の入力スイッチを構成するトランジスタの出力電位の立ち上がり時間とｊ番目（ｉ≠ｊ）入力スイッチを構成するトランジスタの出力電位の立ち上がり時間とが互いに異なる。したがって、複数の入力スイッチに対して、同一の値（これら複数の入力スイッチを構成するトランジスタを導通状態に切り替えるに足る値）をもつ伝送信号が同時に入力された場合でも、これら複数の入力スイッチのうち、最も立ち上がり時間の短いトランジスタによって構成された入力スイッチのみが導通状態に切り替わる。結果、最も立ち上がり時間の短いトランジスタによって構成された入力スイッチに対応する出力チャンネルの電位が第１の電位となり、他の入力スイッチに対応する出力チャンネルの電位が第２の電位となる。すなわち、上記の構成を有する受信器においては、複数の入力スイッチに対して同一の値をもつ伝送信号が同時に入力された場合に、どの入力スイッチに対応する出力するチャンネルの電位を第１の電位とするかを予め設定しておくことができるという更なる効果を奏する。
【００２３】
更に、上記の構成を有する受信器においては、各シンボルを伝送するために伝送すべき伝送信号の自由度が増す。例えば、１番目の伝送チャンネルを介して伝送される伝送信号が入力スイッチを構成するトランジスタを導通状態に切り替えるに足る値をもてば、他の伝送チャンネルを伝送される伝送信号がどのような値をもっていようとも、上記の構成を有する受信器からは、必ず、シンボル１０００・・・を表す出力信号が出力される。換言すれば、１番目の伝送チャンネルを介して伝送される伝送信号が入力スイッチを構成するトランジスタを導通状態に切り替えるに足る値をもてば、他の伝送チャンネルを伝送される伝送信号がどのような値をもっていようとも、シンボル１０００・・・を伝送するための伝送信号として利用することができる。すなわち、上記の構成を有する受信器を用いることによって、伝送信号の設計における自由度が増すという更なる効果を奏する。
【００２４】
本発明の受信器は、上記各入力スイッチと上記第１の電圧源との間に設けられたクロックスイッチであって、クロック信号の値に応じて遮断状態へと切り替わるクロックスイッチと、上記各出力チャンネルと上記第２の電圧源との間に上記各出力スイッチと並列に設けられたクロックスイッチであって、クロック信号の値に応じて導通状態へと切り替わるクロックスイッチと、をさらに備えている、ことが好ましい。
【００２５】
上記の構成を有する受信器は、クロック信号の値に応じて、上記出力チャンネルの電位を上記第２の電位にすることができる。すなわち、クロック信号の値に応じて、上記各出力チャンネルの電位を上記第２の電位にリセットすることができる。したがって、上記の構成を有する受信器によれば、クロック信号に応じて上記各出力チャンネルの電子が上記第２の電位にリセットされる周期をサイクルとすると、各サイクルにおいて新たなシンボルを伝送することが可能な伝送システムを実現することができるという効果を奏する。
【００２６】
また、本発明に係る受信装置は、上記受信器を２Ｎ個（Ｎは自然数）備え、Ｎ×Ｍ本（Ｑ≦Ｍ≦２Ｑ）の伝送チャンネルを介して伝送された伝送信号から２Ｎ×Ｑビットのバイナリデータを生成する受信装置であって、上記Ｎ×Ｍ本の伝送チャンネルのうち、（ｊ−１）×Ｍ＋１番目（１≦ｊ≦Ｎ）から（ｊ−１）×Ｍ＋Ｑ番目の伝送チャンネルは、それぞれ、２ｊ−１番目の受信器における１番目からＱ番目の入力スイッチに接続され、上記Ｎ×Ｍ本の伝送チャンネルのうち、ｊ×Ｍ−Ｑ＋１番目からｊ×Ｍ番目の伝送チャンネルは、それぞれ、２ｊ番目の受信器におけるＱ番目から１番目の入力スイッチに接続されている、ことを特徴としている。
【００２７】
上記のように構成された本発明の受信器を用いることにより、サブセット・プライオリティー・デコーダブル形式（Subset-Priority-Decodable Format）のバイナリデータを全て伝送可能な伝送システムを構成することができるという効果を奏する。
【００２８】
ここで、サブセット・プライオリティー・デコーダブル形式のバイナリデータとは、上記受信装置によって生成された２Ｎ×Ｑビットのバイナリデータによって識別可能なＮ×Ｍビットのバイナリデータのことである。
【００２９】
サブセット・プライオリティー・デコーダブル形式のバイナリデータは、様々な手法を用いて得ることができるが、例えば、Ｎ＝１の場合、Ｑビットの基本シンボル同士の「和」（２Ｑ−Ｍビット重複）をとることによって得ることができる。
【００３０】
ここで、Ｑビットの基本シンボルとは、Ｑビットのバイナリデータであって、何れか１つのビットが「１」であるバイナリデータのことを指す。例えば、３ビットの基本シンボルとは、１００、０１０、および、００１のことを指す。また、Ｑビットの基本シンボルｘ１ｘ２・・・ｘＱとＱビットの基本シンボルｙ１ｙ２・・・ｙＱとの「和」（Ｒビット重複）とは、２Ｑ−Ｒビットのシンボルｘ１ｘ２・・・ｘＱ−Ｒ（ｘＱ−Ｒ＋１∪ｙ１）・・・（ｘＱ∪ｙＲ）ｙＲ＋１・・・ｙＱのことを指す。ここで、記号「∪」は被演算子の論理和（ＯＲ）の意味である。例えば、３ビットの基本シンボル０１０と３ビットの基本シンボル１００との「和」（２ビット重複）は、４ビットのシンボル０１００であり、３ビットの基本シンボル０１０と３ビットの基本シンボル１００との「和」（１ビット重複）は、５ビットのシンボル０１１００である。
【００３１】
例えば、Ｎ＝１、Ｍ＝４、Ｑ＝３の場合、４ビットのサブセット・プライオリティー・デコーダブル形式のバイナリデータは、３ビットの基本シンボル（１００、０１０、００１）同士の「和」（２ビット重複）を取ることにより得られる８個のシンボル｛１００１、１１００、０１００、０１１０、００１０、００１１、１０１０、０１０１｝により構成される。すなわち、本例の場合、４本の伝送チャンネルを介して８つのシンボルを伝送することができる。すなわち、上記のように構成された本発明の受信装置を用いることにより、従来のディファレンシャル伝送方式（８個のシンボルを伝送するためには６本の伝送チャンネルを要する）に比べて、少ない数のチャンネルを介して、従来のディファレンシャル伝送方式と同数のシンボルを伝送可能な伝送システムを実現することができる。
【００３２】
なお、本発明には、上記受信装置と、サブセット・プライオリティー・デコーダブル形式のシンボルを表す伝送信号を上記Ｎ×Ｍ本の伝送チャンネルを介して上記受信装置に送信する送信装置とを含んでいることを特徴とする伝送システムも含まれる。
【００３３】
また、本発明に係る受信方法は、Ｑ本の伝送チャンネルを介して伝送された伝送信号の値に応じて、Ｑビットのバイナリデータを表す出力信号をＱ本の出力チャンネルを介して出力する受信方法において、ｉ番目（１≦ｉ≦Ｑ）の出力チャンネルと第１の電圧源との間に設けられた入力スイッチを遮断状態から導通状態へと切り替える入力スイッチ切替ステップであって、ｉ番目の伝送チャンネルを介して伝送された伝送信号の値に応じて導通状態へと切り替える入力スイッチ切替ステップと、ｉ番目の出力チャンネルと第２の電圧源との間に設けられた出力スイッチを遮断状態から導通状態へと切り替える出力スイッチ切替ステップであって、ｉ番目の出力チャンネルと第１の電圧源との間に設けられた入力スイッチを除くＱ−１個の入力スイッチの少なくとも１つが導通状態にあるときに導通状態へと切り替える出力スイッチ切替ステップと、を含む、ことが好ましい。
【００３４】
上記の方法によれば、上記受信器による効果と同様の効果を奏する。
【発明の効果】
【００３５】
本発明によれば、ディファレンシャル伝送方式に対応した従来の受信器よりも消費電力の少ない受信器を実現することができる。
【図面の簡単な説明】
【００３６】
【図１】実施形態に係るサブレシーバの構成を示す回路図である。
【図２】実施形態に係るデータ伝送システムにおけるレシーバおよびレシーバの周辺を示すブロック図である。
【図３】実施形態に係るデータ伝送システムを示すブロック図である。
【図４】実施形態に係るデータ伝送システムおよびレシーバの動作の流れを示すフローチャートである。
【図５】実施形態の変形例に係るレシーバの構成を示すブロック図である。
【図６】実施形態の各ブロックの入出力に対する真理値表を示すものであって、（ａ）は、サブレシーバの入出力に対する真理値表であり、（ｂ）は、変換部の入出力に対する真理値表の例であり、（ｃ）は、伝送信号およびサブレシーバからの出力信号に対する真理値表であり、（ｄ）は、サブレシーバからの出力信号および変換部が出力する出力データに対する真理値表である。
【図７】実施形態の変形例における伝送信号の論理値の例を示すものであって、６本のチャンネルを介して、４ビットの入力データに対応する６ビットの伝送信号を伝送する場合の、４ビットの入力データおよび６ビットの伝送信号に対する真理値表である。
【図８】実施形態の別の変形例における伝送信号の論理値の例を示すものであって、１２本のチャンネルを介して、８ビットの入力データに対応する１２ビットの伝送信号を伝送する場合の、８ビットの入力データおよび１２ビットの伝送信号に対する真理値表である。
【図９】本発明を用いて構成することのできる様々なデータ伝送システムについて、入力データのビット数、エンコーディングの種類、チャンネルの数、および、サブレシーバの数と種類とを例示する表である。
【発明を実施するための形態】
【００３７】
〔実施形態１〕
（データ伝送システム）
まず、本実施形態に係るデータ伝送システム（伝送システム）１００の構成について、図３を参照して説明する。データ伝送システム１００は、例えば、計算機を構成する集積回路内、または、集積回路間に設けられることが想定されるデータ伝送システムである。
【００３８】
図３は、データ伝送システム１００の構成を示すブロック図である。データ伝送システム１００は、変換部１０１、トランスミッタ１０２、チャンネル１０３、レシーバ（受信装置）１、変換部１０４を含んでいる。
【００３９】
変換部１０１は、各サイクルにおいて、入力データ＃５１を予め定められた変換規則に従って予め定められたビット数（桁数）のバイナリデータ＃５２に変換する。より具体的には、各サイクルにおいて、３ビット（３桁）のバイナリデータである入力データ＃５１を、サブセット・プライオリティー・デコーダブル形式の４ビット（４桁）のバイナリデータ＃５２に変換する。
【００４０】
トランスミッタ１０２は、変換部１０１にて得られたバイナリデータ＃５２の各ビットの値に応じた伝送信号＃５３ａ〜＃５３ｄを生成する。例えば、トランスミッタ１０２ａにて生成される伝送信号＃５３ａは、バイナリデータ＃５２の最上位ビットが「１」であるときローレベルをとり、バイナリデータ＃５２の最上位ビットが「０」であるときハイレベルをとる電圧信号である。トランスミッタ１０２ｂ〜１０２ｄにて生成される伝送信号＃５３ｂ〜５３ｄについても同様である。
【００４１】
トランスミッタ１０２ａ〜１０２ｄにて生成された伝送信号＃５３ａ〜＃５３ｄは、それぞれ、チャンネル１０３ａ〜１０３ｄを介してレシーバ１に伝送される。チャンネル１０３ａ〜１０３ｄとしては、集積回路（例えば、ＶＬＳＩチップ）内に形成された導線（具体的には金属線）や、プリント基板上に形成された集積回路間を繋ぐ導線（具体的には金属線）などが挙げられる。
【００４２】
レシーバ１は、チャンネル１０３ａ〜１０３ｄを介して伝送された伝送信号＃５３ａ〜＃５３ｄから、バイナリデータ＃５２と同一の値を有する４ビット（４桁）のバイナリデータ＃５４を生成する。
【００４３】
変換部１０４は、レシーバ１にて生成されたバイナリデータ＃５４を予め定められた変換規則に従って予め定められたビット数（桁数）の出力データ＃５５に変換する。より具体的には、４ビット（４桁）のバイナリデータ＃５４を、３ビット（３桁）の出力データに変換する。なお、変換部１０４における変換規則は、出力データ＃５５の各桁の値が入力データ＃５１の各桁の値に一致するように定められている。
【００４４】
なお、トランスミッタ１０２ａ〜１０２ｄおよびチャンネル１０３ａ〜１０３ｄの数は、各サイクルにおいて伝送すべきバイナリデータ＃５２のビット数（桁数）に応じて決められるものであり、図３に示す構成に限定されるものではない。すなわち、各サイクルにおいて伝送すべきバイナリデータ＃５２が８ビットであれば、８個のトランスミッタと８本のチャンネルを用いればよいし、各サイクルにおいて伝送すべきバイナリデータ＃５２が１６ビットであれば、１６個のトランスミッタと１６本のチャンネルを用いればよい。
【００４５】
また、図３においては、変換部１０４をレシーバ１の外部に設ける構成を示しているが、変換部１０４をレシーバ１の内部に設ける構成を採用してもよい。この場合、レシーバ１のみを用いて（変換部１０４を援用することなく）、入力データ＃５１と同一の値を有する出力データ＃５５を、伝送信号＃５３ａ〜＃５３ｄの値から復元することができる。
【００４６】
（レシーバ）
次に、伝送システム１００に含まれるレシーバ１の構成について、図２を参照して説明する。
【００４７】
図２は、レシーバ１の構成を示すブロック図である。レシーバ１は、図２に示すように、サブレシーバ（受信器）２、サブレシーバ３、及び、デコード部４を備えている。
【００４８】
サブレシーバ２には、チャンネル１０３ａ〜１０３ｄのうち、バイナリデータ＃５２の上位３ビットを伝送するチャンネル１０３ａ〜１０３ｃが接続され、サブレシーバ３には、チャンネル１０３ａ〜１０３ｄのうち、バイナリデータ＃５２の下位３ビットを伝送するチャンネル１０１ｂ〜１０３ｄが接続される。すなわち、伝送信号＃５３ａ〜＃５３ｄのうち、バイナリデータ＃５２の上位３ビットを表す伝送信号＃５３ａ〜＃５３ｃがサブレシーバ２に入力され、伝送信号＃５３ａ〜＃５３ｄのうち、バイナリデータ＃５２の下位３ビットを表す伝送信号＃５３ｂ〜＃５３ｄがサブレシーバ３に入力される。
【００４９】
サブレシーバ２は、伝送信号＃５３ａ〜＃５３ｃの値に基づいて、３ビット（３桁）のバイナリデータの各桁の値を表す出力信号＃６１ａ〜＃６１ｃを生成する。また、サブレシーバ３は、伝送信号＃５３ｂ〜＃５３ｄに基づいて、同じく３ビット（３桁）のバイナリデータの各桁の値を表す出力信号＃６１ｄ〜＃６１ｆを生成する。
【００５０】
デコード部４は、出力信号＃６１ａ〜＃６１ｆにより表される６桁のバイナリデータを復号（デコード）することによって、バイナリデータ＃５２と同一の値を有する４ビット（４桁）のバイナリデータ＃５４を復元する。
【００５１】
（サブレシーバ）
次に、レシーバ１に含まれるサブレシーバ２の構成について、図１を参照して説明する。
【００５２】
図１は、サブレシーバ２の構成を示す回路図である。サブレシーバ２は、概略的に言えば、１サイクル当たり３ビットの入力信号ｉｎ１〜ｉｎ３を受け、３ビットの出力信号ｏｕｔ１〜ｏｕｔ３を出力するための装置である。なお、図１における入力信号ｉｎ１〜ｉｎ３は、図２における伝送信号＃５３ａ〜＃５３ｃに対応し、図１における出力信号ｏｕｔ１〜ｏｕｔ３は、図２における出力信号＃６１ａ〜＃６１ｃに対応している。
【００５３】
サブレシーバ２は、図１に示すように、合計１３個のトランジスタにより構成されている。
【００５４】
トランジスタ（クロックスイッチ）Ｍ０、Ｍ４、Ｍ７、Ｍ１０は、主に、サブレシーバ２をリセットするために用いられるトランジスタであり、トランジスタ（入力スイッチ）Ｍ１、Ｍ２、Ｍ３は、主に、入力信号ｉｎ１〜ｉｎ３を受けるために用いられるトランジスタである。以下では、トランジスタＭ１、Ｍ２、Ｍ３のことを、入力トランジスタ（ｉｎｐｕｔ  ｔｒａｎｓｉｓｔｅｒ）Ｍ１、Ｍ２、Ｍ３と呼ぶ。
【００５５】
また、図１に示すように、トランジスタＭ１〜Ｍ３のソースは、それぞれ、出力チャンネルＣ１〜Ｃ３に接続されており、出力チャンネルＣ１〜Ｃ３からは、それぞれ、トランジスタＭ１〜Ｍ３のソース電位が出力信号ｏｕｔ１〜ｏｕｔ３として出力される。
【００５６】
一方で、トランジスタＭ５、Ｍ６は、主に、出力チャンネルＣ１のチャンネル電位（トランジスタＭ１のソース電位）をローレベルに引き下げるために用いられる出力スイッチＷ１として機能し、トランジスタＭ８、Ｍ９は、主に、出力チャンネルＣ２のチャンネル電位（トランジスタＭ２のソース電位）をローレベルに引き下げるために用いられる出力スイッチＷ２として機能し、トランジスタＭ１１、Ｍ１２は、主に、出力チャンネルＣ３のチャンネル電位（トランジスタＭ３のソース電位）をローレベルに引き下げるために用いられる出力スイッチＷ３として機能する。
【００５７】
以下では、トランジスタＭ０〜Ｍ３にＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ  ＯｘｉＯｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｅｒ）、トランジスタＭ４〜Ｍ１２にＮチャンネルＭＯＳＦＥＴを用いた場合を例に挙げ説明を行う。
【００５８】
トランジスタＭ０のドレインは電源Ｖdd（電位Ｖdd）に接続されており、ソースはトランジスタＭ１、Ｍ２、Ｍ３のドレインに接続されている。また、トランジスタＭ０のゲートには、図示しないクロック部から供給されるクロック信号＃６０が入力される。
【００５９】
クロック信号＃６０は、一定の周期ごとにハイレベルとローレベルを繰り返す信号である。ここで、クロック信号＃６０がハイレベルであるとは、クロック信号＃６０の電位がトランジスタＭ０のスレッショルド電位に比べて高い状態を指し、また、クロック信号＃６０がローレベルであるとは、クロック信号＃６０の電位がトランジスタＭ０のスレッショルド電位に比べて低い状態を指す。
【００６０】
トランジスタＭ０のドレインおよびソースは、クロック信号＃６０がローレベルのときに導通状態（以下「オン状態」と呼ぶ）となり、ハイレベルのときに遮断状態（以下「オフ状態」と呼ぶ）となる。
【００６１】
トランジスタＭ１、Ｍ２、Ｍ３のゲートには、それぞれ、入力信号ｉｎ１〜ｉｎ３が入力される。
【００６２】
トランジスタＭ１、Ｍ２、Ｍ３は、それぞれ、入力信号ｉｎ１〜ｉｎ３がローレベルの時に、オン状態となり、入力信号ｉｎ１〜ｉｎ３がハイレベルの時に、オフ状態となる。
【００６３】
トランジスタＭ１のソースは、トランジスタＭ４、Ｍ５、Ｍ６のドレイン、および、トランジスタＭ８、Ｍ１１のゲートに接続され、トランジスタＭ２のソースは、トランジスタＭ７、Ｍ８、Ｍ９のドレイン、および、トランジスタＭ５、Ｍ１２のゲートに接続され、トランジスタＭ３のソースは、トランジスタＭ１０、Ｍ１１、Ｍ１２のドレイン、および、トランジスタＭ６、Ｍ９のゲートに接続されている。
【００６４】
また、トランジスタＭ４〜Ｍ１２のソースは、電源Ｖss（電位Ｖss）に接続されている。ここで、ＶddおよびＶssの値は、関係式Ｖss＜Ｖddを満たしているものとする。
【００６５】
したがって、出力信号ｏｕｔ１〜ｏｕｔ３の電位は、ハイレベルとして電位Ｖdd、ローレベルとして電位Ｖssをとる。
【００６６】
なお、電位Ｖddは、トランジスタＭ４〜Ｍ１２のスレッショルド電位よりも十分に高く、電位Ｖssは、トランジスタＭ４〜Ｍ１２のスレッショルド電位よりも十分に低い。また、トランジスタＭ５、Ｍ６、Ｍ８、Ｍ９、Ｍ１１、Ｍ１２のスレッショルド電位は、互いにほぼ等しく、トランジスタＭ４、Ｍ７、Ｍ１０のスレッショルド電位は、互いにほぼ等しいものとする。
【００６７】
トランジスタＭ４、Ｍ７、Ｍ１０のゲートには、トランジスタＭ０と同様に、図示しないクロック部から供給されるクロック信号＃６０が入力される。
【００６８】
トランジスタＭ４、Ｍ７、Ｍ１０のそれぞれのドレインとソースは、クロック信号＃６０がハイレベルのとき、オン状態となり、クロック信号＃６０がローレベルのとき、オフ状態となる。
【００６９】
したがって、トランジスタＭ４は、クロック信号＃６０がハイレベルのとき、トランジスタＭ１のソースの電位、すなわち、出力信号ｏｕｔ１の電位をローレベルに引き下げる。同様に、トランジスタＭ７およびＭ１０は、クロック信号＃６０がハイレベルのとき、トランジスタＭ２およびＭ３のソースの電位、すなわち、出力信号ｏｕｔ２およびｏｕｔ３の電位をローレベルに引き下げる。
【００７０】
また、トランジスタＭ５、Ｍ６、Ｍ８、Ｍ９、Ｍ１１、Ｍ１２のそれぞれのドレインとソースは、それぞれに入力されるゲート信号がハイレベルのときオン状態となり、それぞれに入力されるゲート信号がローレベルのときオフ状態となる。
【００７１】
したがって、トランジスタＭ５は、出力信号ｏｕｔ２がハイレベルのとき、出力信号ｏｕｔ１をローレベルに引き下げる。同様に、トランジスタＭ６は、出力信号ｏｕｔ３がハイレベルのとき、出力信号ｏｕｔ１をローレベルに引き下げる。換言すれば、トランジスタＭ５およびＭ６は、出力信号ｏｕｔ２もしくは出力信号ｏｕｔ３の少なくとも１つがハイレベルのとき出力信号ｏｕｔ１をローレベルに引き下げる出力スイッチとして機能する。
【００７２】
より詳細に言えば、トランジスタＭ５およびトランジスタＭ６は、出力信号ｏｕｔ２もしくは出力信号ｏｕｔ３の電位が、トランジスタＭ５およびトランジスタＭ６のスレッショルド電位に近い場合、出力信号ｏｕｔ１の電位を減少させ、その電位を減少させる効果の大きさは、近似的に、出力信号ｏｕｔ２およびｏｕｔ３の電位の１次関数として表すことができる。
【００７３】
同様に、トランジスタＭ８およびトランジスタＭ９は、出力信号ｏｕｔ１もしくは出力信号ｏｕｔ３の少なくとも１つがハイレベルのとき出力信号ｏｕｔ２をローレベルに引き下げる出力スイッチとして機能する。
【００７４】
また、トランジスタＭ１１およびトランジスタＭ１２は、出力信号ｏｕｔ１もしくは出力信号ｏｕｔ２の少なくとも１つがハイレベルのとき出力信号ｏｕｔ３をローレベルに引き下げる出力スイッチとして機能する。
【００７５】
続いて、本実施形態の特徴の一つである入力トランジスタＭ１、Ｍ２、Ｍ３の立ち上がり時間について説明する。
【００７６】
本実施形態においては、入力トランジスタＭ１、Ｍ２、Ｍ３の立ち上がり時間、すなわち、ゲート信号として矩形波を入力したときのソース電位の立ち上がりに要する時間を、それぞれＴ１、Ｔ２、Ｔ３と表すことにすると、Ｔ１〜Ｔ３は、Ｔ１＜Ｔ２＜Ｔ３を満たしている。
【００７７】
すなわち、トランジスタＭ１、Ｍ２、Ｍ３に対して共通のゲート信号が入力された場合には、トランジスタＭ１のソース電位の立ち上がりが最も速く、トランジスタＭ３のソース電位の立ち上がりが最も遅い。
【００７８】
図１に示すように、サブレシーバ２においては、左からトランジスタＭ１、Ｍ２、Ｍ３の順に配置されている。換言すれば、サブレシーバ２においては、左から、ソース電位の立ち上がりが速い順に入力トランジスタが配置されている。
【００７９】
以下では、このような入力トランジスタの配置を「左にチルトしている」と呼ぶ。また、そのように入力トランジスタが配置されたサブレシーバを「左にチルトした」サブレシーバと呼ぶ。
【００８０】
なお、上記の立ち上がり時間Ｔｉ（ｉ＝１〜３）は、理想的には、トランジスタＭｉに内在する寄生容量Ｃｉと内部抵抗Ｒｉとから算出される時定数Ｃｉ×Ｒｉに等しいが、実際上は、トランジスタＭｉに接続されているその他の素子や配線の特性によって変わり得る。
【００８１】
また、トランジスタＭｉ（ｉ＝１〜３）のソース電位のハイレベルとローレベルの電位差をΔＶｉと表し、トランジスタＭｉのスルーレートをＳｉと表すと、上記の立ち上がり時間Ｔｉ（ｉ＝１〜３）は、Ｔｉ＝ΔＶｉ／Ｓｉと表すことができる。
【００８２】
本実施形態においては、上記電位差ΔＶｉは、ΔＶ１＝ΔＶ２＝ΔＶ３＝Ｖdd−Ｖssを満たしているため、上記立ち上がり時間の関係式Ｔ１＜Ｔ２＜Ｔ３は、スルーレートの関係式Ｓ１＞Ｓ２＞Ｓ３に読み直すことができる。
【００８３】
続いて、上記のように構成されたサブレシーバ２の信号検出の動作の流れについて説明を行う。
【００８４】
まず、図示しないクロック部から供給されるクロック信号＃６０がローレベルからハイレベルに転じることに伴い、サブレシーバ２がリセットされる。
【００８５】
具体的には、図示しないクロック部から供給されるクロック信号＃６０がハイレベルに転じることにより、トランジスタＭ０がオフ状態となり、トランジスタＭ４、Ｍ７、Ｍ１０がオン状態となる。したがって、トランジスタＭ１、Ｍ２、Ｍ３のソースはすべて電源Ｖssと導通し、出力信号ｏｕｔ１〜ｏｕｔ３の電位は、すべてローレベルに引き下げられる。
【００８６】
上記の状態をリセット状態と呼ぶ。
【００８７】
続いて、クロック信号＃６０がハイレベルからローレベルに転じることに伴い、サブレシーバ２が信号検出可能状態となる。
【００８８】
具体的には、クロック部から供給されるクロック信号＃６０がローレベルに転じることにより、トランジスタＭ０がオン状態となり、トランジスタＭ４、Ｍ７、Ｍ１０がオフ状態となる。また、出力信号ｏｕｔ１〜ｏｕｔ３の電位は、すべてローレベルのままであり、トランジスタＭ５、Ｍ６、Ｍ８、Ｍ９、Ｍ１１、Ｍ１２はオフ状態である。
【００８９】
上記の状態を信号検出可能状態と呼ぶ。信号検出可能状態は、クロック信号＃６０が、再びローレベルからハイレベルに転じるまで続き、サブレシーバ２は、その間に入力信号ｉｎ１〜ｉｎ３の検出処理を行う。
【００９０】
続いて、入力トランジスタＭ１、Ｍ２、Ｍ３が入力信号ｉｎ１〜ｉｎ３の電位に応じて、スイッチング動作を行う。
【００９１】
以下では、サブレシーバ２の動作をより明確にするため、入力信号ｉｎ１〜ｉｎ３のすべてがローレベルである場合について説明を行う。
【００９２】
入力トランジスタＭ１、Ｍ２、Ｍ３のゲート電位はすべてローレベルであるので、入力トランジスタＭ１、Ｍ２、Ｍ３はすべてオン状態となる。
【００９３】
上述のように、ソース電位の立ち上がりは、入力トランジスタＭ１が最も速く、入力トランジスタＭ３が最も遅い。また、上述のように、トランジスタＭ１のソースはトランジスタＭ８およびＭ１１のゲートに接続されている。
【００９４】
したがって、まず、トランジスタＭ８およびＭ１１のゲート電位が、自身のスレッショルド電位に到達する。すると、トランジスタＭ８およびＭ１１がオン状態となる。
【００９５】
一方で、入力トランジスタＭ２、Ｍ３のソース電位の立ち上がりは、入力トランジスタＭ１のそれに比べて遅いので、上記の時点において、トランジスタＭ５、Ｍ６、Ｍ９、Ｍ１２のゲート電位は、自身のスレッショルド電位に到達していない。したがって、トランジスタＭ５、Ｍ６、Ｍ９、Ｍ１２はオフ状態のままである。また、クロック信号＃６０はローレベルのままであるので、トランジスタＭ４、Ｍ７、Ｍ１０はオフ状態のままである。
【００９６】
トランジスタＭ８およびＭ１１がオン状態となると、入力トランジスタＭ２、Ｍ３のソース電位は、ローレベル、すなわちＶssまで引き下げられる。すると、トランジスタＭ５、Ｍ６のゲート電位もローレベルに引き下げられる。したがって、トランジスタＭ５、Ｍ６はオフ状態のまま、維持される。
【００９７】
その結果、出力信号ｏｕｔ１〜ｏｕｔ３のうち、ｏｕｔ１のみがハイレベルとなり、その他はローレベルのままである。
【００９８】
上記の出力信号の状態は、クロック信号＃６０が、ローレベルからハイレベルに転じるまで続き、それまでの間に、出力信号ｏｕｔ１〜ｏｕｔ３は、サブレシーバ２の後段に接続された装置によって読み取られる。
【００９９】
最後に、クロック信号＃６０がローレベルからハイレベルに転じ、サブレシーバ２がリセットされる。
【０１００】
以上が、サブレシーバ２の入力信号検出動作の１サイクルである。
【０１０１】
その他の入力信号に対するサブレシーバ２の動作についても、同様に考えることができる。
【０１０２】
また、入力トランジスタＭ１〜Ｍ３の伝導率を、それぞれ、Ｄ１〜Ｄ３と表すと、Ｄ１〜Ｄ３は、Ｄ１＞Ｄ２＞Ｄ３を満たす。したがって、入力トランジスタＭ１〜Ｍ３への入力信号ｉｎ１〜ｉｎ３がすべてハイレベルであるような場合であっても、出力信号ｏｕｔ１〜ｏｕｔ３のうち、ｏｕｔ１のみがハイレベルとなり、その他はローレベルのままとなる。
【０１０３】
図６（ａ）は、サブレシーバ２への入力信号ｉｎ１〜ｉｎ３と、サブレシーバ２からの出力信号ｏｕｔ１〜ｏｕｔ３との対応関係を例示した図である。例えば、入力信号ｉｎ１〜ｉｎ３に対応する論理値が「０１１」であるとき、サブレシーバ２は、論理値「０１０」に対応する出力信号ｏｕｔ１〜ｏｕｔ３を出力する。なお、「入力」の欄における「１」および「０」は、それぞれ、入力信号ｉｎ１〜ｉｎ３がローレベルおよびハイレベルであることに対応し、「出力」の欄における「１」および「０」は、それぞれ、出力信号ｏｕｔ１〜ｏｕｔ３がハイレベルおよびローレベルであることに対応している。
【０１０４】
図６（ａ）から明らかなように、サブレシーバ２は、３ビットの入力が何れかの位に「１」を含む場合、最も上位に存在する「１」と同じ位に「１」を出力し、その他の位には「０」を出力する。また、３ビットの入力が「０００」である場合、「１００」を出力する。
【０１０５】
このように、本発明に係る受信器（サブレシーバ２）は、３本の伝送チャンネルを介して伝送された伝送信号に応じた出力信号を３本の出力チャンネルを介して出力する受信器において、サブレシーバ２は、ｉ番目（１≦ｉ≦３）の出力チャンネルと第１の電圧源（電源Ｖdd）との間に設けられた入力スイッチ（トランジスタＭｉ）であって、ｉ番目の伝送チャンネルを介して伝送された伝送信号の値に応じて導通状態へと切り替わる入力スイッチ（トランジスタＭｉ）と、ｉ番目の出力チャンネル（出力チャンネルＣｉ）と第２の電圧源（電源Ｖss）との間に設けられた出力スイッチ（出力スイッチＷｉ）であって、ｉ番目の出力チャンネルを除く２本の出力チャンネルを介して伝送される出力信号の値に応じて導通状態へと切り替わる出力スイッチと、を備えている。
【０１０６】
ここで、上記ｉ番目の伝送チャンネルとは、ｉ＝１〜３に対して、それぞれ、伝送チャンネル１０３ａ〜１０３ｃのことである。
【０１０７】
上記のように構成されたサブレシーバ２を用いることにより、３本の伝送チャンネルを介して３個のシンボル（１００，０１０，００１）を伝送可能な伝送システムを構成することができる。
【０１０８】
すなわち、サブレシーバ２においては、入力トランジスタＭ１が入力トランジスタＭ２および入力トランジスタＭ３に先立って導通状態に切り替わると、出力チャンネルＣ１のチャンネル電位がＶddとなり、他の出力チャンネルのチャンネル電位がＶssとなるので、シンボル１００を表す出力信号が得られる。また、入力トランジスタＭ２が入力トランジスタＭ１および入力トランジスタＭ３に先立って導通状態に切り替わると、出力チャンネルＣ２のチャンネル電位がＶddとなり、他の出力チャンネルのチャンネル電位Ｖssとなるので、シンボル０１０を表す出力信号が得られる。また、入力トランジスタＭ３が入力トランジスタＭ１および入力トランジスタＭ２に先立って導通状態に切り替わると、出力チャンネルＣ３のチャンネル電位がＶddとなり、他の出力チャンネルのチャンネル電位がＶssとなるので、シンボル００１を表す出力信号が得られる。したがって、３本の伝送チャンネルを介して各入力トランジスタを他の入力トランジスタに先立って導通状態に切り替える伝送信号を伝送することによって、３個のシンボルを伝送可能な伝送システムを構成することができる。
【０１０９】
しかも、サブレシーバ２において、どのシンボルを表す出力信号が出力されるかは、どの入力トランジスタが一番先に導通状態に切り替わるかによって決まる。したがって、各伝送チャンネルを介して伝送される伝送信号に共通の外乱が加わったとしても、どのシンボルを表す出力信号が出力されるかには影響を与えない。したがって、本発明の受信器を用いることにより、ディファレンシャル伝送方式と同様、頑健なデータ伝送が可能な伝送システムを実現することができる。
【０１１０】
また、サブレシーバ２を用いれば、伝送すべきシンボルの個数が４以下の場合、従来のディファレンシャル伝送方式と同数のシンボルを、従来のディファレンシャル伝送方式と同数、または、それよりも少ない伝送チャンネルを用いて伝送可能な伝送システムを実現することができるという効果を奏する。
【０１１１】
また、本発明の受信器においては、異なる伝送チャンネルを介して伝送された伝送信号同士の値を比較することなくシンボルを得ることができる。すなわち、シンボルを得るためにコンパレータを用いる必要がない。したがって、ディファレンシャル伝送方式に対応した従来の受信器よりも少ないトランジスタにより構成することができるという効果を奏する。
【０１１２】
また、上記の説明からも、明らかなように、本実施形態に係るサブレシーバ２においては、３つの入力信号ｉｎ１〜ｉｎ３が実質的な時間順序をもって判定されている。すなわち、最初に、入力トランジスタＭ１に入力された入力信号ｉｎ１の判定が行われ、入力信号ｉｎ１が論理値「０」に対応するものである場合には、引き続き、入力トランジスタＭ２に入力された入力信号ｉｎ２の判定が行われ、入力信号ｉｎ２も論理値「０」に対応するものである場合には、引き続き、入力トランジスタＭ３に入力された入力信号ｉｎ３の判定が行われる。
【０１１３】
なお、上記の説明では、入力信号が３つである場合について説明を行ったが、本発明はこれに限られるものではない。
【０１１４】
一般に、入力信号が４つ以上である場合であっても、各入力信号に対応し、かつ、立ち上がり時間が互いに異なるトランジスタを用いることにより、ローレベルな入力信号のうち、最も立ち上がり時間の短い入力トランジスタに入力された入力信号に対応する出力信号のみをハイレベルとして出力し、その他の入力信号に対応する出力信号をローレベルとして出力することができる。
【０１１５】
また、上記の説明では、トランジスタＭ１〜Ｍ３はＰチャンネルＭＯＳＦＥＴであるとして説明を行ったが、本発明はこれに限定されるものではない。具体的には、トランジスタＭ１〜Ｍ３には、ＮチャンネルＭＯＳＦＥＴを用いてもよい。また、一般に、立ち上がり時間の異なるスイッチング素子を用いることによって、本発明を容易に実現することができる。
【０１１６】
また、上記の説明では、入力トランジスタＭ１〜Ｍ３のソース電位の立ち上がり時間は互いに異なる一方で、トランジスタＭ５、Ｍ６、Ｍ８、Ｍ９、Ｍ１１、Ｍ１２のスレッショルド電位は、互いにほぼ等しいとして説明を行ったが、本発明はこれに限られるものではない。
【０１１７】
具体的には、入力トランジスタＭ１〜Ｍ３のソース電位の立ち上がり時間が互いにほぼ等しいような場合であっても、トランジスタＭ８およびＭ１１のスレッショルド電位がトランジスタＭ５およびＭ１２のスレッショルド電位より低く、トランジスタＭ５およびＭ１２のスレッショルド電位がトランジスタＭ６およびＭ９のスレッショルド電位より低い場合には、上記と同様の効果を奏することができる。
【０１１８】
なお、レシーバ１に含まれるサブレシーバ３は、図１に示したサブレシーバ２と同様に構成されており、図１に示したサブレシーバ２と同様に動作する。ただし、サブレシーバ３は、サブレシーバ２と異なり、「右にチルト」している。すなわち、入力トランジスタＭ１、Ｍ２、Ｍ３の立ち上がり時間Ｔ１、Ｔ２、Ｔ３が関係Ｔ１＞Ｔ２＞Ｔ３を満たしている。換言すれば、サブレシーバ３においては、右から、ソース電位の立ち上がりが速い順に入力トランジスタが配置されている。このため、例えば、入力信号ｉｎ１〜ｉｎ３の論理値が「１１１」である場合、出力信号ｏｕｔ１〜ｏｕｔ３の論理値は「００１」となる。
【０１１９】
また、サブレシーバ３に対しては、入力信号ｉｎ１〜ｉｎ３が、図２における伝送信号＃５３ｂ〜＃５３ｄにそれぞれ対応し、出力信号ｏｕｔ１〜ｏｕｔ３が、出力信号＃６１ｄ〜＃６１ｆにぞれぞれ対応している。
【０１２０】
（データ伝送システム１００およびレシーバ１の動作）
続いて、データ伝送システム１００およびレシーバ１の動作について、図４および図６（ｂ）〜（ｄ）を参照しつつ、説明を行う。
【０１２１】
図４は、データ伝送システム１００およびレシーバ１の動作の流れを示すフローチャートである。
【０１２２】
まず、変換部１０１は、各サイクルにおいて、３ビットのバイナリデータである入力データ＃５１を、４ビットのバイナリデータ＃５２に変換する（図４ステップＳ１）。
【０１２３】
バイナリデータ＃５２は、上述したサブセット‐プライオリティー‐デコーダブル形式のバイナリデータである。より具体的には、バイナリデータ＃５２は、３ビットの基本シンボル同士の「和」（２ビット重複）をとることにより得られるシンボルでり、そのシンボルの個数は、重複を除いて８個である。
【０１２４】
図６（ｂ）は、変換部１０１への入力、すなわち、変換前の入力データ＃５１の値と、変換部１０１からの出力、すなわち、変換後のバイナリデータ＃５２の値との対応関係を例示した図である。例えば、入力データ＃５１の値が「０００」であれば、変換部１０１は、これを値「１００１」をもつバイナリデータ＃５２に変換する。
【０１２５】
続いて、トランスミッタ１０２は、変換部１０１にて得られたバイナリデータ＃５２の各ビットの値に応じた伝送信号＃５３ａ〜＃５３ｄを生成する（ステップＳ２）。トランスミッタ１０２における伝送信号＃５３ａ〜＃５３ｄの生成は、電気的増幅処理やクロックを用いた同期処理などを通じて行われる。
【０１２６】
続いて、トランスミッタ１０２ａ〜１０２ｄにて生成された伝送信号＃５３ａ〜＃５３ｄが、それぞれ、チャンネル１０３ａ〜１０３ｄを介してレシーバ１に伝送される（ステップＳ３）。
【０１２７】
続いて、レシーバ１は、伝送信号＃５３ａ〜＃５３ｄの値を検出する（ステップＳ４）。具体的には、サブレシーバ２が、伝送信号＃５３ａ〜＃５３ｄのうち、バイナリデータ＃５２の上位３ビットを表す伝送信号＃５３ａ〜＃５３ｃの値を検出し、サブレシーバ３が、伝送信号＃５３ａ〜＃５３ｄのうち、バイナリデータ＃５２の下位３ビットを表す伝送信号＃５３ｂ〜＃５３ｄの値を検出する。
【０１２８】
なお、レシーバ１の前段には、適宜、伝送信号＃５３ａ〜＃５３ｄの全部もしくは一部を増幅するためのプリアンプを設置してもよい。また、サブレシーバ２およびサブレシーバ３は、各サイクルにおいて、互いに同期して動作してもよいし、互いに同期せずに動作してもよい。
【０１２９】
図６（ｃ）は、レシーバ１への入力、すなわち、伝送信号＃５３ａ〜＃５３ｄの値と、サブレシーバ２およびサブレシーバ３からの出力、すなわち、出力信号＃６１ａ〜＃６１ｆの値との対応関係を例示した図である。例えば、伝送信号＃５３ａ〜＃５３ｄの値に対応した論理値が「１００１」であれば、サブレシーバ２およびサブレシーバ３からの出力信号＃６１ａ〜＃６１の論理値は「１００００１」である。
【０１３０】
なお、「入力」の欄における「１」および「０」は、それぞれ、伝送信号＃５３がローレベルおよびハイレベルであることに対応し、「出力」の欄における「１」および「０」は、それぞれ、出力信号＃６１ａ〜＃６１ｆがハイレベルおよびローレベルであることに対応している。
【０１３１】
上述のように、サブレシーバ２は、「左にチルト」しているのに対し、サブレシーバ３は、「右にチルト」している。したがって、サブレシーバ３は、３ビットの入力が何れかの位に「１」を含む場合、最も下位に存在する「１」と同じ位に「１」を出力し、その他の位には「０」を出力する。
【０１３２】
図６（ｃ）からも明らかなように、異なる伝送信号＃５３ａ〜＃５３ｄの組に対する出力信号＃６１ａ〜＃６１ｆの組はすべて異なっている。したがって、出力信号＃６１ａ〜＃６１ｆに基づき、バイナリデータ＃５２を再現することが可能である。具体的には、デコード部４は、６ビットの出力信号＃６１に基づいて、バイナリデータ＃５２と同一の値を有する４ビット（４桁）のバイナリデータ＃５４を復元する。
【０１３３】
最後に、変換部１０４は、レシーバ１にて復元されたバイナリデータ＃５４を、入力データ＃５１と同一の値を有する３ビット（３桁）の出力データ＃５５に変換する（ステップＳ５）。
【０１３４】
図６（ｄ）は、デコード部４への入力、すなわち、出力信号＃６１ａ〜＃６１ｆの値と、変換部１０４からの出力、すなわち、出力データ＃５５の値との対応関係を例示した図である。例えば、出力信号＃６１ａ〜＃６１ｆの値に対応した論理値が「１００００１」であれば、変換部１０４が出力する出力データ＃５５の値は「０００」である。
【０１３５】
図６（ｄ）に示すように、出力信号＃６１ａ〜＃６１ｆに基づき生成された出力データ＃５５は、入力データ＃５１と同一である。すなわち、本発明に係るレシーバ１を用いることにより、３ビットの入力データを、４つのチャンネルを介して伝送し、再び３ビットのデータに復元することができる。
【０１３６】
なお、レシーバ１の後段のデータ処理の方法如何によっては、デコード部４および変換部１０４における復号処理を省略してもよい。
【０１３７】
このように、本発明に係るレシーバ１を用いることにより、３ビットの入力データを４本のチャンネルを用いて、伝送することが可能である。また、レシーバ１は、コンパレータを用いない簡単な構造によって実現することができる。したがって、必要なトランジスタの数を少なくすることができる。
【０１３８】
例えば、特許文献１のＦｉｇ．４Ａに記載されたレシーバは、本発明と同じく、４本のチャンネルを介して伝送された３ビットの信号を受信するための装置であるが、本発明と異なり、コンパレータ４つと、マルチプレクサー１つを用いている。コンパレータあたり７つのトランジスタが必要になるとすると、当該レシーバは少なくとも２８個のコンパレータ用トランジスタが必要になる。また、それに加えて、マルチプレクサー用のトランジスタが更に必要になる。
【０１３９】
一方で、本発明に係るレシーバ１は、クロック用のトランジスタＭ０、Ｍ４、Ｍ７、Ｍ１０を除くと、合計１８個（各サブレシーバ当たり９個）のトランジスタにより実現することができる。
【０１４０】
このように、本発明を用いることにより、レシーバに必要なトランジスタの数を減らすことができるので、レシーバを実装するために必要なスペース、および、レシーバを駆動するために必要な電力を削減することができる。また、駆動させるトランジスタの数が少ないので、各トランジスタにおけるスイッチングに伴う遅延時間の蓄積を最小限に留めることができ、より高速な信号処理が実現できる。
【０１４１】
また、レシーバ１を含むデータ伝送システム１００を用いることにより、データ伝送におけるチャンネル遷移密度（ｃｈａｎｎｎｅｌ  ｔｒａｎｓｉｔｉｏｎ  ｄｅｎｓｉｔｙ、単位時間当たりのチャンネル毎の信号の遷移回数）の低い伝送信号を伝送することができる。
【０１４２】
一般に、チャンネル遷移頻度が高い伝送信号はノイズの影響を受けやすい。したがって、レシーバ１を含むデータ伝送システム１００は、伝送信号にノイズの影響を受けにくいデータ伝送システムである。
【０１４３】
また、レシーバ１の構成要素であるサブレシーバ２およびサブレシーバ３における信号の検出は、伝送信号＃５３ａ〜＃５３ｄの電位を相対的に比較することにより行われる。したがって、伝送信号＃５３ａ〜＃５３ｄがノイズの影響により劣化した場合であっても、伝送信号＃５３ａ〜＃５３ｄに含まれる共通のオフセット電位は、出力信号＃６１の生成に影響を及ぼさない。
【０１４４】
このように、レシーバ１は、伝送信号に含まれるノイズの影響を受けにくいデータ受信装置である。
【０１４５】
実際上、レシーバ１は、伝送中に劣化し、異なった論理値に対応する伝送信号の電位の差が５ｍＶ〜５０ｍＶ以下となった伝送信号に対しても、受信を適切に行うことができる。
＜変形例＞
上記の例では、主として、３ビットの入力信号を４本のチャンネルを用いて伝送する場合について説明を行ったが、本発明はこれに限られるものではない。例えば、すべての伝送チャンルを２つのサブレシーバにて共用するような構成とすることもできる。本発明は、一般に、複数のチャンネルを介して伝送される伝送信号の検出に適用することができる。また、上記のような本発明の利点は、伝送するデータのビット数が大きくなるに伴い、より明らかなものとなる。
【０１４６】
以下では、より大きなビット数のデータ伝送に用いることができる、本実施形態の変形例として、４ビットの入力データを６本のチャンネルを介して伝送する場合、および、８ビットの入力データを１２本のチャンネルを用いて伝送する場合について、図５および図７〜図９を参照しつつ説明を行う。
【０１４７】
図７は、６本のチャンネルを介して、４ビットの入力データに対応する６ビットの伝送信号を伝送する場合の、４ビットの入力データおよび６ビットの伝送信号に対する真理値表の例を示している。
【０１４８】
図７において「入力」は、変換部１０１とほぼ同様の機能を有する変換部への４ビットの入力データの論理値を示しており、「出力」は、上記変換部において変換された６ビットの伝送信号の論理値を表している。
【０１４９】
上記６ビットの伝送信号は、６本のチャンネルを介して伝送された後、３つのサブレシーバを有するレシーバによって受信される。ここで、上記サブレシーバは、サブレシーバ２およびサブレシーバ３と同様の構成である。
【０１５０】
したがって、本発明を用いて６本のチャンネルを介してデータ伝送を行う場合には、合計２７個（各サブレシーバ当たり９個）のトランジスタを用いればよい。
【０１５１】
一方で、レシーバにコンパレータを用いる従来の技術においては、６本のチャンネルに対しては、少なくとも４２個のトランジスタを用いる必要がある。
【０１５２】
また、レシーバにコンパレータを用いる従来の技術においては、６本のチャンネルを介して伝送された伝送信号を受けるために、１２個、又は、それ以上入力トランジスタが必要であるが、本発明において、伝送信号を受けるために必要な入力トランジスタの数はそれより少なくて済む。
【０１５３】
また、図７から明らかなように、６本のチャンネルを介して伝送される伝送信号の論理値は、常に３つの「０」と３つの「１」とから構成されている。一般に、「０」の数が変動するような伝送信号は、伝送中に劣化しやすいという性質を有している。したがって、本変形例は、劣化しにくい伝送信号を伝送することができるという利点を有している。
【０１５４】
続いて、８ビットの入力信号を１２本のチャンネルを用いて伝送する場合について説明を行う。
【０１５５】
図８は、１２本のチャンネルを介して、８ビットの入力データに対応する１２ビットの伝送信号を伝送する場合の、８ビットの入力データの値と、１２ビットの伝送信号の値との対応関係を例示した図である。
【０１５６】
図８において「入力」は、変換部１０１とほぼ同様の機能を有する変換部への８ビットの入力データの論理値を示しており、「出力」は、上記変換部において変換された１２ビットの伝送信号の論理値を表している。
【０１５７】
図８に示された伝送信号の論理値は、常に７つの「０」と５つの「１」から構成される５／１２−ｈｏｔ信号である。この伝送信号も、図７に示された伝送信号と同様に、「０」の数が常に一定であるため、伝送中に伝送信号が劣化しにくいという利点を有している。
【０１５８】
図５は、上記のような伝送信号を受信するために用いられるレシーバ２００の構成を示すブロック図である。図５に示すように、レシーバ２００は、レシーバ１を並列に３つ並べることによって構成することができる。すなわち、レシーバ装置２００は、サブレシーバ２を３個、サブレシーバ３を３個交互に配置することによって構成することができる。
【０１５９】
レシーバ２００の動作は、上述したレシーバ１の説明より明らかであろう。
【０１６０】
一般に、本発明を用いて構成されるデータ伝送システムにおいては、上記の例以外にも、様々な伝送信号のコードおよび、サブレシーバの配置を用いることができる。
【０１６１】
例えば、伝送される信号のコードおよび／またはサブレシーバを調節することによって、レシーバにおける信号のジッタ（ｒｅｃｅｉｖｅｒ  ｊｉｔｔｅｒ、信号の時間方向へのずれや揺らぎ）、レシーバにおけるクロックの負荷（ｒｅｃｅｉｖｅｒ  ｃｌｏｃｋ  ｌｏａｄ）、レシーバのサイズ、チャンネル遷移密度、チャンネルのクロストーク、ＤＣバランス、遷移の複雑度（ｔｒａｎｓｉｔｉｏｎ  ｃｏｍｐｌｅｘｉｔｙ）などの様々な性質が変化する。
【０１６２】
図９は、本発明を用いて構成することのできる様々なデータ伝送システムについて、入力データのビット数、エンコーディングの種類、チャンネルの数、および、サブレシーバの数と種類とを例示する表である。
【０１６３】
ここで、「ｎ／ｍ−ｈｏｔ」エンコーディング（ｎ／ｍ−ｈｏｔ  ｅｎｃｏｄｉｎｇ）とは、ｍビット中、ｎビットが「１」であり、ｍ−ｎビットが「０」であるエンコーディングのことである。
【０１６４】
例えば、８ビットの入力データは、５／１２−ｈｏｔエンコーディングを用いて、１２本のチャンネルを介して伝送され、３つのインプットを有する６つのサブレシーバを用いて受信されることを示している。
【０１６５】
また、入力トランジスタの数は、サブレシーバの数と、各サブレシーバのインプットの数との積に等しい。一方、特許文献１に開示された先行技術においては、チャンネルの数の２倍の数の入力トランジスタが必要になるため、本発明を用いることにより、全体のトランジスタの数のみならず、入力トランジスタの数も減らすことができる。
【０１６６】
本発明は上述した各実施の形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項で示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１６７】
本発明は、複数のチャンネルを介して伝送されたデータを受信するためのレシーバに好適に用いることができる。また、そのようなレシーバを用いたデータ伝送システムに好適に用いることができる。
【符号の説明】
【０１６８】
１                        レシーバ（受信装置）
２，３                    サブレシーバ（受信器）
１００                    データ伝送システム（伝送システム）
１０３ａ〜１０３ｄ        伝送チャンネル
Ｍ１、Ｍ２、Ｍ３          入力トランジスタ（入力スイッチ）
Ｗ１、Ｗ２、Ｗ３          出力スイッチ
Ｃ１、Ｃ２、Ｃ３          出力チャンネル
Ｍ０、Ｍ４、Ｍ７、Ｍ１０  トランジスタ（クロックスイッチ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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