(57)【要約】【課題】表示装置のトランジスタを駆動する電圧をより安定的に出力する駆動回路を提供する。【解決手段】ノードＮ２がＨｉｇｈの状態において、クロック信号ＶｉがＨｉｇｈになると、クロック信号ＶｉはトランジスタＴＢ１のゲートに入力され、ノードＮ２及びノードＮ３が導通されることにより、ノードＮ３はＨｉｇｈとなる。このノードＮ３はトランジスタＴ２Ｂのゲートに入力されているため、トランジスタＴ２ＢはＶＧＰＬとノードＮ１とを導通させ、トランジスタＴ２と共に更にノードＮ１とＶＧＰＬとを密に接続させる。これにより、トランジスタＴ５のドレインにクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、トランジスタＴ５のゲート信号であるノードＮ１はよりＬｏｗに引き下げられる。【選択図】図４
2011085664.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号線にトランジスタを導通させる電位であるアクティブ電位を順に出力する表示装置の駆動回路であって、
前記複数の信号線に、それぞれ電気的に接続された複数の出力回路を備え、
前記複数の出力回路のうち、少なくとも一の出力回路は、
前記複数の信号線のうちのひとつに接続された出力線と、
前記出力線とクロック信号線との電気的接続を制御する第１トランジスタと、
前記第１トランジスタのゲートに接続され、前記出力線に前記アクティブ電位が出力される期間を含む期間である第１期間にアクティブ電位となる第１ノードと、
前記第１期間以外の期間である第２期間において、トランジスタを導通させない電位であるネガティブ電位を保持するネガティブ信号線と前記第１ノードとを電気的に接続するように制御する第２トランジスタと、
前記第２期間において、前記クロック信号がアクティブ電位である間、前記第１ノードとネガティブ信号線との電気的接続をより高める高接続化回路と、を有する駆動回路。
【請求項２】
前記高接続化回路は、
前記第２期間に前記アクティブ電位となる第２ノードと、
前記第２ノードと前記クロック信号とが共にアクティブ電位となることにより、前記第１ノードと前記ネガティブ信号線とを電気的に接続するように制御する第３トランジスタと、を有する、ことを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記高接続化回路は、
前記第２期間にアクティブ電位となり、前記第２トランジスタのゲートに接続された第２ノードと、
前記第２ノード及び前記クロック信号線の間に設けられたキャパシタと、を有し、
前記キャパシタは、前記クロック信号線が前記アクティブ電位の際に、前記第２ノードの電位をより前記アクティブ電位側に変化させる、ことを特徴とする請求項１に記載の駆動回路。
【請求項４】
画面に複数の画素を有する表示装置であって、
請求項１〜３のいずれか一項に記載の駆動回路と、
前記複数の画素のそれぞれに配置され、階調値に基づく電圧を前記複数の画素の各々に導く画素トランジスタと、を備え、
前記駆動回路の一の出力は、前記画面の１ライン分の前記画素トランジスタのゲート線に接続されている、ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路及びその駆動回路を用いた表示装置に関する。
【背景技術】
【０００２】
コンピュータ等の情報通信端末やテレビ受像機の表示デバイスとして、液晶表示装置が広く用いられている。また、有機ＥＬ表示装置（ＯＬＥＤ）、電界放出ディスプレイ装置（ＦＥＤ）なども、表示装置として知られている。
【０００３】
液晶表示装置は、２つの基板の間に封じ込められた液晶組成物の配向を、電界を変化させることにより変え、２つの基板と液晶組成物を通過する光の透過度合いを制御することにより画像を表示させる装置である。
【０００４】
このような液晶表示装置を含め、所定の階調値に対応する電圧を画面の各画素に印加する表示装置では、各画素に階調値に対応する電圧を印加するための画素トランジスタが配置されている。一般に、画面の１ライン分の画素トランジスタのゲート線は一つの信号線（「走査線」という。）に接続され、この走査線は、シフトレジスタと呼ばれる駆動回路により、各ライン毎に順にトランジスタを導通させるアクティブ電圧を出力するように制御されている。
【０００５】
特許文献１には、このようなシフトレジスタのうち、各ラインのアクティブ／非アクティブを安定して制御するシフトレジスタの一例が示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−９５１９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
一般に、トランジスタに同一極性の電位が印加され続けると、閾値電圧Ｖｔｈがシフトするという現象が起こる。例えば、ＮＭＯＳ型のトランジスタにおいて、ゲートにＨｉｇｈ電圧が印加され、ソース・ドレインにＬｏｗ電圧が印加され続けた場合には、トランジスタの閾値電圧Ｖｔｈは正側にシフトし、ソース・ドレインを導通させるためには、ゲートはより大きなＨｉｇｈ電圧を必要とするようになる。
【０００８】
シフトレジスタでは、各走査線がアクティブ電圧（例えば、Ｈｉｇｈ電圧）になる割合は、表示装置のライン数分の１の時間程度であり、他の時間はネガティブ電圧（例えば、Ｌｏｗ電圧）に保持される。このため、各走査線をネガティブ電圧に保持するための直接的及び間接的に関わるトランジスタは同一極性の電位が継続的に印加されるため、閾値電圧Ｖｔｈのシフトが生じる。特に、図１２の回路のように、クロック信号Ｖｉの出力がされないように抑えるためのトランジスタＴ５では、ノードＮ１が十分なＬｏｗに保てなくなった場合に、クロックのＨｉｇｈ信号が出力されてしまう可能性がある。
【０００９】
本発明は、上述の事情を鑑みてされたものであり、表示装置のトランジスタを駆動する電圧をより安定的に出力する駆動回路及びその駆動回路を用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の駆動回路は、複数の信号線にトランジスタを導通させる電位であるアクティブ電位を順に出力する表示装置の駆動回路であって、前記複数の信号線に、それぞれ電気的に接続された複数の出力回路を備え、前記複数の出力回路のうち、少なくとも一の出力回路は、前記複数の信号線のうちのひとつに接続された出力線と、前記出力線とクロック信号線との電気的接続を制御する第１トランジスタと、前記第１トランジスタのゲートに接続され、前記出力線に前記アクティブ電位が出力される期間を含む期間である第１期間にアクティブ電位となる第１ノードと、前記第１期間以外の期間である第２期間において、トランジスタを導通させない電位であるネガティブ電位を保持するネガティブ信号線と前記第１ノードとを電気的に接続するように制御する第２トランジスタと、前記第２期間において、前記クロック信号がアクティブ電位である間、前記第１ノードとネガティブ信号線との電気的接続をより高める高接続化回路と、を有する駆動回路である。
【００１１】
また、本発明の駆動回路は、前記高接続化回路は、前記第２期間に前記アクティブ電位となる第２ノードと、前記第２ノードと前記クロック信号とが共にアクティブ電位となることにより、前記第１ノードと前記ネガティブ信号線とを電気的に接続するように制御する第３トランジスタと、を有するとすることができる。
【００１２】
また、本発明の駆動回路は、前記高接続化回路は、前記第２期間にアクティブ電位となり、前記第２トランジスタのゲートに接続された第２ノードと、前記第２ノード及び前記クロック信号線の間に設けられたキャパシタと、を有し、前記キャパシタは、前記クロック信号線が前記アクティブ電位の際に、前記第２ノードの電位をより前記アクティブ電位側に変化させる、とすることができる。
【００１３】
本発明の表示装置は、画面に複数の画素を有する表示装置であって、請求項１〜３のいずれか一項に記載の駆動回路と、前記複数の画素のそれぞれに配置され、階調値に基づく電圧を前記複数の画素の各々に導く画素トランジスタと、を備え、前記駆動回路の一の出力は、前記画面の１ライン分の前記画素トランジスタのゲート線に接続されている、ことを特徴とする表示装置である。
【図面の簡単な説明】
【００１４】
【図１】本発明の一実施形態に係る液晶表示装置について概略的に示す図である。
【図２】図１の液晶表示パネルの構成について示す図である。
【図３】垂直駆動回路及び走査信号線について概略的に示す図である。
【図４】第１実施形態に係る信号出力回路の回路構成について示す図である。
【図５】図４の信号出力回路の動作のタイミングチャートである。
【図６】第２実施形態に係る信号出力回路の回路構成について示す図である。
【図７】図６の信号出力回路の動作のタイミングチャートである。
【図８】第３実施形態に係る信号出力回路の回路構成について示す図である。
【図９】図８の信号出力回路の動作のタイミングチャートである。
【図１０】第４実施形態に係る信号出力回路の回路構成について示す図である。
【図１１】図１０の信号出力回路の動作のタイミングチャートである。
【図１２】シフトレジスタの出力について説明するための図である。
【発明を実施するための形態】
【００１５】
以下、本発明の第１〜第４実施形態について、図面を参照しつつ説明する。なお、図面において、同一又は同等の要素には同一の符号を付し、重複する説明を省略する。
【００１６】
［第１実施形態］
図１には、本発明の一実施形態に係る液晶表示装置１００が概略的に示されている。この図に示されるように、液晶表示装置１００は、上フレーム１１０及び下フレーム１２０に挟まれるように固定された液晶表示パネル２００及び不図示のバックライト装置等から構成されている。
【００１７】
図２には、図１の液晶表示パネル２００の構成が示されている。液晶表示パネル２００は、ＴＦＴ（Thin Film Transistor：薄膜トランジスタ）基板２３０とカラーフィルタ基板２２０の２枚の基板を有し、これらの基板の間には液晶組成物が封止されている。ＴＦＴ基板２３０には、２つの垂直駆動回路２４０により制御される走査信号線Ｇ１〜Ｇｎ、及び駆動ＩＣ（Integrated Circuit）２５０により制御されるデータ信号線Ｄ１〜Ｄｍが張り巡らされ、これらの信号線は、液晶表示装置１００の画素を形成している。なお、液晶表示パネル２００は、その表示の解像度に対応する数の画素を有するが、図が煩雑になるのを避けるため、図２では簡略化して示している。
【００１８】
図３は、垂直駆動回路２４０及び、垂直駆動回路２４０により駆動される走査信号線Ｇ１〜Ｇｎについて概略的に示す図である。垂直駆動回路２４０は、表示領域２６０を挟んで２カ所にあり、走査信号線Ｇｉ（ｉ＝１〜ｎ）にそれぞれ接続された信号出力回路２４１を有している。表示領域２６０の一方の側の信号出力回路２４１は、奇数番号の走査信号線Ｇｉ（ｉ：奇数）を制御し、他方の側の信号出力回路２４１は、偶数番号の走査信号線Ｇｉ（ｉ：偶数）を制御している。
【００１９】
図４は、信号出力回路２４１の回路構成について示す図であり、図５は、図４の信号出力回路２４１の動作のタイミングチャートである。信号出力回路２４１は、高接続化回路２４３を有している。
【００２０】
信号出力回路２４１の動作について説明する。ここで、Ｖｉはクロック信号、ＶＳＴはスタート信号を表し、ＶＧＰＬの電位はＬｏｗに固定され、ＶＧＰＨはＨｉｇｈに固定されている。これらの信号はいずれも信号出力回路２４１の外部から入力される。また、図５の時刻ｔは２Ｈ（２水平同期期間）ごとに記されている。
【００２１】
信号出力回路２４１は、まず、図５の時刻ｔ２のタイミングにおいて、出力Ｇｉの２Ｈ（２水平駆動期間）前の出力である出力Ｇｉ−２がＨｉｇｈになると、この出力Ｇｉ−２はトランジスタＴ７及びトランジスタＴＢ３のゲートに入力されているため、トランジスタＴ７及びトランジスタＴＢ３が導通することにより、それぞれノードＮ２及びノードＮ３はＶＧＰＬに接続されＬｏｗとなる。また、この出力Ｇｉ−２は、ダイオード接続されたトランジスタＴ１にも入力されているため、これに接続されたノードＮ１はＨｉｇｈとなり、容量Ｃ１に電位差を生じさせると共に、トランジスタＴ５を導通させる。ノードＮ１はトランジスタＴ４のゲート信号にもなっているため、ノードＮ２はトランジスタＴ４によってもＶＧＰＬと接続されＬｏｗにされる。
【００２２】
次に、時刻ｔ３において、クロック信号ＶｉがＨｉｇｈになると、トランジスタＴ５が導通していることから容量Ｃ１の一方の電極の電位がＨｉｇｈとなり、いわゆるブートストラップにより他方の電極側であるトランジスタＴ５のゲート電位はより押し上げられる。これにより、出力ＧｉのＨｉｇｈは確定される。この時刻ｔ３から２Ｈ（２水平同期期間）経過後の書込み期間Ｗに、データ信号線Ｄ１〜Ｄｍに各画素の階調値に基づくデータ信号電圧が印加され、後述する時刻ｔ４の出力Ｇｉの立ち下がりにより、印加された階調値に基づく電圧が画素に保持される。
【００２３】
時刻ｔ４において、クロック信号ＶｉがＬｏｗとなると、出力ＧｉもＬｏｗとなるが、これを確定させるため、時刻ｔ５のタイミングでＨｉｇｈになるクロック信号Ｖｉ＋４をトランジスタＴ３のゲートに入力し、ノードＮ２とＶＧＰＨとを導通させ、ノードＮ２をＨｉｇｈし、ＨｉｇｈとなったノードＮ２がゲートに接続されたトランジスタＴ６は、出力ＧｉとＶＧＰＬとを導通させ、出力ＧｉをＬｏｗとしている。一方、時刻ｔ５においてＨｉｇｈになった出力Ｇｉ＋４をトランジスタＴ９のゲートに入力して、ノードＮ１とＶＧＰＬとを導通させ、ノードＮ１をＬｏｗとしている。
【００２４】
引き続き、高接続化回路２４３について説明する。ノードＮ２は時刻ｔ５からＨｉｇｈに維持され、時刻ｔ７においてクロック信号ＶｉがＨｉｇｈになると、クロック信号ＶｉはトランジスタＴＢ１のゲートに入力され、ノードＮ２とノードＮ３とが導通されることにより、ノードＮ３はＨｉｇｈとなる。このノードＮ３はトランジスタＴ２Ｂのゲートに入力されているため、トランジスタＴ２ＢはノードＮ１とＶＧＰＬとを導通させ、トランジスタＴ２と共に更にノードＮ１とＶＧＰＬとを密に接続させる。次に時刻ｔ８において、クロック信号Ｖｉ＋２の入力によりトランジスタＴＢ２が、ＶＧＰＬとノードＮ３とを接続することにより、ノードＮ３をＬｏｗとする。
【００２５】
したがって、トランジスタＴ５のドレインにクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、トランジスタＴ５のゲート信号であるノードＮ１はよりＬｏｗに引き下げられるため、トランジスタＴ５のドレインに入力されるクロック信号ＶｉのＨｉｇｈをより確実に遮断することができる。
【００２６】
これにより、液晶表示装置の垂直駆動回路の出力を安定させることができ、表示装置の表示品質を高めることができる。
【００２７】
［第２実施形態］
引き続き、本発明の一実施形態である第２実施形態について説明する。第２実施形態に係る液晶表示装置、液晶表示パネル及び垂直駆動回路等の構成は、第１実施形態における信号出力回路２４１が、信号出力回路３４１になっている他は、第１実施形態に係る図１〜図３に示される構成と同様であるため、重複する説明を省略する。
【００２８】
図６は、信号出力回路３４１の回路構成について示す図であり、図７は、図６の信号出力回路３４１の動作のタイミングチャートである。図７に示されるように、信号出力回路３４１は、高接続化回路３４３ａ及び高接続化回路３４３ｂとを有し、この高接続化回路３４３ａの構成は第１実施形態の高接続化回路２４３と同じである。高接続化回路３４３ｂ以外の回路の動作は、第１実施形態と同様であるため、重複する説明を省略する。
【００２９】
ノードＮ３をゲート信号として入力する高接続化回路３４３ｂのトランジスタＴ６Ｂは、ＶＧＰＬと出力Ｇｉとを導通させ、トランジスタＴ６と共に更にＶＧＰＬと出力Ｇｉとを密に接続させる。
【００３０】
したがって、トランジスタＴ５にクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、出力ＧｉはよりＬｏｗに引き下げられるため、トランジスタＴ５のドレインに入力されるクロック信号ＶｉのＨｉｇｈが出力Ｇｉのノードに漏れたとしても、出力されないようにすることができる。
【００３１】
一方、高接続化回路３４３ａの構成は第１実施形態の高接続化回路２４３と同じ構成であるため、第１実施形態と同様に、トランジスタＴ５にクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、トランジスタＴ５のゲート信号であるノードＮ１はよりＬｏｗに引き下げられるため、トランジスタＴ５のドレインに入力されるクロック信号ＶｉのＨｉｇｈをより確実に遮断することができる。
【００３２】
これにより、液晶表示装置の垂直駆動回路の出力を安定させることができ、表示装置の表示品質を高めることができる。
【００３３】
［第３実施形態］
本発明の一実施形態である第３実施形態について説明する。第３実施形態に係る液晶表示装置、液晶表示パネル及び垂直駆動回路等の構成は、第１実施形態における信号出力回路２４１が、信号出力回路４４１になっている他は、第１実施形態に係る図１〜図３に示される構成と同様であるため、重複する説明を省略する。
【００３４】
図８は、信号出力回路４４１の回路構成について示す図であり、図９は、図８の信号出力回路４４１の動作のタイミングチャートである。図９に示されるように、信号出力回路４４１は、高接続化回路４４３を有する。なお、高接続化回路４４３以外の回路の動作は、第１実施形態と同様であるため、重複する説明を省略する。
【００３５】
本実施形態の高接続化回路４４３は容量Ｃ３のみから構成され、容量Ｃ３は一方の電極がトランジスタＴ６のゲートに接続されている点で第１実施形態の容量Ｃ３と同じであるが、他方の電極がクロック信号Ｖｉに接続されている点で異なっている。したがって、図９の時刻ｔ５においてノードＮ２がＨｉｇｈとなり、引き続き時刻ｔ７において、クロック信号ＶｉがＨｉｇｈになると、いわゆるブートストラップによりノードＮ２の電位が更に上げられ、ノードＮ２をゲートに接続しているトランジスタＴ２及びトランジスタＴ６は、Ｌｏｗ電位を保持しているＶＧＰＬ及びノードＮ１、並びにＶＧＰＬ及び出力Ｇｉをより密に接続させる。
【００３６】
したがって、トランジスタＴ５のドレインにクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、出力ＧｉはよりＬｏｗに引き下げられるため、トランジスタＴ５のドレインに入力されるクロック信号ＶｉのＨｉｇｈが出力Ｇｉのノードに漏れたとしても、出力されない。
【００３７】
また、トランジスタＴ５のドレインにクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、トランジスタＴ５のゲート信号であるノードＮ１はよりＬｏｗに引き下げられるため、トランジスタＴ５のドレインに入力されるクロック信号ＶｉのＨｉｇｈをより確実に遮断することができる。
【００３８】
これにより、液晶表示装置の垂直駆動回路の出力を安定させることができ、表示装置の表示品質を高めることができる。
【００３９】
［第４実施形態］
本発明の一実施形態である第４実施形態について説明する。第４実施形態に係る液晶表示装置、液晶表示パネル及び垂直駆動回路等の構成は、第１実施形態における信号出力回路２４１が、信号出力回路５４１になっている他は、第１実施形態に係る図１〜図３に示される構成と同様であるため、重複する説明を省略する。
【００４０】
図１０は、信号出力回路５４１の回路構成について示す図であり、図１１は、図１０の信号出力回路５４１の動作のタイミングチャートである。図１１に示されるように、信号出力回路５４１は、高接続化回路５４３ａ及び高接続化回路５４３ｂとを有し、この高接続化回路５４３ａの構成は第１実施形態の高接続化回路２４３と同一であり、高接続化回路５４３ｂの構成は第３実施形態の高接続化回路４４３の構成と同一である。なお、回路の動作の詳細な説明は、第１実施形態及び第３実施形態と同様であるため、重複する説明を省略する。
【００４１】
高接続化回路５４３ａでは、第１実施形態と同様に、ノードＮ２がＨｉｇｈの状態である時刻ｔ３において、クロック信号ＶｉがＨｉｇｈになると、クロック信号ＶｉはトランジスタＴＢ１のゲートに入力され、ノードＮ２とノードＮ３とが導通されることにより、ノードＮ３はＨｉｇｈとなる。このノードＮ３はトランジスタＴ２Ｂのゲートに入力されているため、トランジスタＴ２ＢはＶＧＰＬとノードＮ１とを導通させ、トランジスタＴ２と共に更にノードＮ１とＶＧＰＬとを密に接続させる。
【００４２】
したがって、トランジスタＴ５のドレインにクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、トランジスタＴ５のゲート信号であるノードＮ１はよりＬｏｗに引き下げられるため、トランジスタＴ５のドレインに入力されるクロック信号ＶｉのＨｉｇｈはより確実に遮断される。
【００４３】
また、高接続化回路５４３ｂは、第３実施形態と同様に、トランジスタＴ５のドレインにクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、ノードＮ２をゲートに接続しているトランジスタＴ２及びトランジスタＴ６は、ノードＮ１及びＶＧＰＬ、並びに出力Ｇｉ及びＶＧＰＬをより密に接続させる。これにより、トランジスタＴ５のドレインにクロック信号ＶｉのＨｉｇｈが入力されるタイミングで、出力ＧｉはよりＬｏｗに引き下げられるため、トランジスタＴ５のドレインに入力されるクロック信号ＶｉのＨｉｇｈが出力Ｇｉのノードに漏れたとしても、出力されないようにすることができ、また同じタイミングで、トランジスタＴ５のゲート信号であるノードＮ１はよりＬｏｗに引き下げられるため、トランジスタＴ５のドレインに入力されるクロック信号ＶｉのＨｉｇｈをより確実に遮断することができる。
【００４４】
したがって、液晶表示装置の垂直駆動回路の出力を安定させることができ、表示装置の表示品質を高めることができる。
【００４５】
なお、上述の各実施形態においては、Ｈｉｇｈ信号をアクティブ信号として、ゲートに入力することで、ソース・ドレイン間が導通するＮＭＯＳ型のトランジスタとしたが、Ｌｏｗ信号をアクティブ信号として、ゲートに入力することによりソース・ドレイン間が導通するＰＭＯＳ型のトランジスタとしてもよい。
【００４６】
また、上述の各実施形態の液晶表示装置は、ＩＰＳ（In-Plane Switching）方式、ＶＡ（Vertically Aligned）方式及びＴＮ（Twisted Nematic）方式のいずれの方式の液晶表示装置であっても適用することができる。また、液晶表示装置に限らず、有機ＥＬ表示装置、電界放出ディスプレイ装置（ＦＥＤ）及び駆動回路としてシフトレジスタを用いるその他の表示装置に用いることができる。
【符号の説明】
【００４７】
１００  液晶表示装置、１１０  上フレーム、１２０  下フレーム、２００  液晶表示パネル、２２０  カラーフィルタ基板、２３０  ＴＦＴ基板、２４０  垂直駆動回路、２４１  信号出力回路、２４３  高接続化回路、２５０  駆動ＩＣ、２６０  表示領域、３４１  信号出力回路、３４３ａ  高接続化回路、３４３ｂ  高接続化回路、４４１  信号出力回路、４４３  高接続化回路、５４１  信号出力回路、５４３ａ  高接続化回路、５４３ｂ  高接続化回路。
【図１】
2011085664.tif 000003
【図２】
2011085664.tif 000004
【図３】
2011085664.tif 000005
【図４】
2011085664.tif 000006
【図５】
2011085664.tif 000007
【図６】
2011085664.tif 000008
【図７】
2011085664.tif 000009
【図８】
2011085664.tif 000010
【図９】
2011085664.tif 000011
【図１０】
2011085664.tif 000012
【図１１】
2011085664.tif 000013
【図１２】
2011085664.tif 000014