(57)【要約】  【課題】パラレル入力された画像データの並び替えによる、回路規模の増大やコストの上昇を、なるべく抑えるための技術を提供する。  【解決手段】複数チャンネルを有するラインイメージセンサーを備える画像読取装置であって、少なくとも１ライン分の画像データを格納する記憶部と、複数チャンネルのそれぞれから並列に出力される画像データに対する所定の画像処理を並列に行って出力する画像処理部と、画像処理部の後段に設けられ、画像処理部から並列に出力される画像データのそれぞれをラインイメージセンサーにおける複数のチャンネルの並び順となるように、画像データを記憶部に書き込む、並び替え処理部と、を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数チャンネルを有するラインイメージセンサーを備える画像読取装置であって、
少なくとも１ライン分の画像データを格納する記憶部と、
前記チャンネルのそれぞれから並列に出力される画像データを受け付け、受け付けた前記画像データのそれぞれについて注目画素に対する所定の画像処理を並列に行って出力する、画像処理部と、
前記画像処理部の後段に設けられ、前記画像処理部から並列に出力される前記画像データのそれぞれを受け付け、前記ラインイメージセンサーにおける前記チャンネルの並び順となるように、前記画像データを前記記憶部に書き込む、並び替え処理部と、
を有することを特徴とする画像読取装置。
【請求項２】
請求項１に記載の画像読取装置であって、
前記並び替え処理部の後段に設けられ、前記チャンネルの並び順の画像データをその順序で前記記憶部から読み出し、注目画素に対する所定の画像処理を行って出力する、他の画像処理部、
を有することを特徴とする画像読取装置。
【請求項３】
請求項１または２に記載の画像読取装置であって、
前記画像処理部および前記並び替え処理部、前記他の画像処理部は、１つのＡＳＩＣ上に設けられ、
前記記憶部は、前記ＡＳＩＣの外部に設けられている、
ことを特徴とする画像読取装置。
【請求項４】
複数チャンネルを有するラインイメージセンサーを備える画像読取装置における画像処理方法であって、
前記画像読取装置は、
少なくとも１ライン分の画像データを格納する記憶部を備え、
前記チャンネルのそれぞれから並列に出力される画像データを受け付け、受け付けた前記画像データのそれぞれについて注目画素に対する所定の画像処理を並列に行って出力する画像処理ステップと、
前記画像処理ステップの後に、前記画像処理ステップにより並列に出力される前記画像データのそれぞれを受け付け、前記ラインイメージセンサーにおける前記チャンネルの並び順となるように、前記画像データを前記記憶部に書き込む、並び替え処理ステップと、
を実行することを特徴とする画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサーにより読み取られた画像データを処理する画像読取装置および画像処理方法に関する。
【背景技術】
【０００２】
ＣＩＳ、ＣＣＤ等のラインイメージセンサーを備えたスキャナー、当該スキャナーを備えたコピー機や複合機等の画像読取装置が知られている。また、主走査方向に並ぶ複数のセンサーユニット（ブロックやチャンネルとも呼ばれる。）で構成され、各センサーユニットで読み取られた画像データを並行して出力するラインイメージセンサー（特に、ＣＩＳ）、を搭載した画像読取装置が知られている（例えば、特許文献１）。
【０００３】
各センサーユニットからパラレルで出力された画像データは、画像読取装置内部に搭載された、所定の画像処理（例えば、シェーディング補正、ガンマ補正、フィルタリング、拡大縮小）を行う画像処理ユニット（例えば、画像処理ＡＳＩＣ（Application Specific Integrated Circuit）、コントローラー等）へと出力される。なお、アナログデータからデジタルデータへの変換は、例えば、画像処理ユニットの前段に設けられたＡＦＥ（Analog Front End）等の回路で行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−７４４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ラインイメージセンサーからパラレルに出力された画像データを、そのままパラレルに処理するように画像処理ユニットを構成すると、構造が複雑になったり、回路規模や製造コストが増えたりし易い。そこで、一般的には、各センサーユニットからパラレルに出力された画像データを、まず、ラインイメージセンサーにおける主走査方向のデータ順序に並び替え、その後、その順序で画像データに対して各種の画像処理が行われるように、画像処理ユニットが構成される。
【０００６】
画像データの並び替えの方法としては、例えば、画像処理ユニット内に少なくとも１ライン分の画像データを記憶する内部メモリーを設け、パラレル入力され画像データを、ラインイメージセンサーの主走査方向のデータ順序となるように、一旦当該メモリーに格納する方法がある。また、例えば、画像処理ユニット外の外部メモリーに少なくとも１ライン分の画像データを記憶する領域を確保し、パラレル入力された画像データを、ラインイメージセンサーの主走査方向のデータ順序となるように、一旦当該メモリーに格納する方法がある。なお、メモリーに格納された画像データを順次読み出すことにより、後段の画像処理が行われる。
【０００７】
しかしながら、上記の前者の方法では、画像処理ユニット内にデータ並び替えのための内部メモリーを設ける必要があるため、回路規模や製造コストが増える。また、上記の後者の方法では、データ並び替えのために外部メモリーにアクセスする必要があるため、画像処理ユニットと外部メモリー間のトラフィックが増加する。そして、トラフィックが増加しても処理速度を下げないようにするには、バス幅等を広げる必要があり、回路規模や製造コストが増える。
【０００８】
そこで、本発明は、パラレル入力された画像データの並び替えによる、回路規模の増大やコストの上昇を、なるべく抑えるための技術を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するための本発明の一態様は、複数チャンネルを有するラインイメージセンサーを備える画像読取装置であって、少なくとも１ライン分の画像データを格納する記憶部と、前記チャンネルのそれぞれから並列に出力される画像データを受け付け、受け付けた前記画像データのそれぞれについて注目画素に対する所定の画像処理を並列に行って出力する、画像処理部と、前記画像処理部の後段に設けられ、前記画像処理部から並列に出力される前記画像データのそれぞれを受け付け、前記ラインイメージセンサーにおける前記チャンネルの並び順となるように、前記画像データを前記記憶部に書き込む、並び替え処理部と、を有することを特徴とする。
【００１０】
上記の画像読取装置において、前記並び替え処理部の後段に設けられ、前記チャンネルの並び順の画像データをその順序で前記記憶部から読み出し、注目画素に対する所定の画像処理を行って出力する、他の画像処理部、を有することを特徴としていてもよい。
【００１１】
また、上記のいずれかの画像読取装置であって、前記画像処理部および前記並び替え処理部、前記他の画像処理部は、１つのＡＳＩＣ上に設けられ、前記記憶部は、前記ＡＳＩＣの外部に設けられている、ことを特徴としていてもよい。
【００１２】
上記の課題を解決するための本発明の他の態様は、複数チャンネルを有するラインイメージセンサーを備える画像読取装置における画像処理方法であって、前記画像読取装置は、少なくとも１ライン分の画像データを格納する記憶部を備え、前記チャンネルのそれぞれから並列に出力される画像データを受け付け、受け付けた前記画像データのそれぞれについて注目画素に対する所定の画像処理を並列に行って出力する画像処理ステップと、前記画像処理ステップの後に、前記画像処理ステップにより並列に出力される前記画像データのそれぞれを受け付け、前記ラインイメージセンサーにおける前記チャンネルの並び順となるように、前記画像データを前記記憶部に書き込む、並び替え処理ステップと、を実行することを特徴とする。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施形態に係る画像読取装置の、画像データの並び替えに関連する構成を示すブロック図。
【図２】画像処理回路Ａの構成例を示すブロック図。
【図３】内部メモリーを用いて画像データの並び替えを行う画像読取装置の構成例を示すブロック図。
【図４】外部メモリーを用いて画像データの並び替えを行う画像読取装置の構成例を示す図。
【発明を実施するための形態】
【００１４】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１５】
図１は、本発明の一実施形態に係る画像読取装置１の、画像データの並び替えに関連する構成を示すブロック図である。本図は、画像データの並び替えに関する特徴を分かり易く説明するため、画像データの並び替え処理に関連するハードウェア構成の概略を示している。
【００１６】
画像読取装置１は、いわゆるスキャナー、コピー機、複合機等の装置である。画像読取装置１は、ラインイメージセンサー１０、画像処理ＡＳＩＣ２０、ＲＡＭ１００、ＲＯＭ１１０を有する。
【００１７】
ラインイメージセンサー１０は、主走査方向に並ぶ複数のセンサーブロック（センサーユニット）で構成されている。本図では、ラインイメージセンサー１０は、３個のブロック（ブロック０〜２）を有する。原稿に光を当てることによりラインイメージセンサー１０で生成された、ライン毎の画像データ（アナログデータ）は、センサーブロック単位で分けられて、各ブロックからパラレルに画像処理ＡＳＩＣ２０に出力される。
【００１８】
なお、ラインイメージセンサー１０と画像処理ＡＳＩＣ２０との間には、アナログデータをデジタルデータに変換する変換回路（例えば、ＡＦＥ）が設けられている（不図示）。本実施形態では、当該変換回路は、ラインイメージセンサー１０からパラレルに入力されたアナログデータを、パラレルでデジタルデータに変換し、パラレルで画像処理ＡＳＩＣ２０に出力するものとする。もちろん、当該変換回路は、画像処理ＡＳＩＣに組み込まれていてもよい。
【００１９】
ＲＡＭ１００は、ＣＰＵ７０が実行するプログラムや、後述する並び替え処理回路５０によりデータ順序が並び替えられた画像処理対象の画像データ、等を一時的に記憶するために使用される大容量の記憶装置である。ＲＡＭ１００は、例えば、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭなどの揮発性メモリーである。
【００２０】
ＲＯＭ１１０は、画像処理ＡＳＩＣ２０のＣＰＵ７０が実行するための各種プログラムやデータが記憶されている記憶装置である。ＲＯＭ１１０は、例えば、不揮発性のフラッシュＲＯＭなどである。
【００２１】
画像処理ＡＳＩＣ２０は、ラインイメージセンサー１０からパラレル入力された画像データの並び替え、各種の画像処理を行う画像処理ユニットである。画像処理ＡＳＩＣ２０は、入力インターフェイス（Ｉ／Ｆ）３０、画像処理回路Ａ４０、並び替え処理回路５０、画像処理回路Ｂ６０、ＣＰＵ７０、出力インターフェイス（Ｉ／Ｆ）８０、ＲＡＭインターフェイス（Ｉ／Ｆ）９０を有する。
【００２２】
入力Ｉ／Ｆ３０は、ラインイメージセンサー１０の各センサーブロックからパラレルに出力された画像データを受け付け、パラレルに後段の画像処理回路Ａ４０に出力するインターフェイス回路である。
【００２３】
画像処理回路Ａ４０は、入力Ｉ／Ｆ３０からパラレルに出力された各センサーブロックの画像データを受け付け、パラレルに所定の画像処理を行い、画像処理後の画像データをパラレルに後段の並び替え処理回路５０に出力する回路である。
【００２４】
本実施形態の画像処理回路Ａ４０は、各センサーブロックの画像データについて、入力された順に注目画素に対して所定の画像処理を施す。注目画素の近傍画素等を使用した注目画素の画像処理を行わない。画像処理としては、例えば、シェーディング補正、ガンマ補正等を行う。
【００２５】
画像処理回路Ａ４０は、例えば、図２のような構成とすることができる。すなわち、画像処理回路Ａ４０は、シェーディング補正部４１と、ガンマ補正部４２とを有する。シェーディング補正部４１は、入力Ｉ／Ｆ３０からパラレルに出力された各センサーブロックの画像データを受け付け、入力された順に注目画素に対してシェーディング補正を施し、処理後の注目画素をパラレルにガンマ補正部４２に出力する。ガンマ補正部４２は、シェーディング補正部４１からパラレルに出力された各センサーブロックの画像データを受け付け、入力された順に注目画素に対してガンマ補正を施し、処理後の注目画素をパラレルに後段の並び替え処理回路５０に出力する。
【００２６】
なお、画像処理回路Ａ４０の構成は上記に限られない。例えば、シェーディング補正部４１およびガンマ補正部４２をそれぞれ、センサーブロック１個分の画像データを処理する回路構成とする。そして、画像処理回路Ａ４０の内部クロックを、入力レート×ブロック数以上に設定して画像処理回路Ａ４０を動作させ、各ブロックの画像データを順次処理するようにしてもよい。このようにすれば、図２のように同様の処理を行う回路をブロック数分設ける必要がなくなり、回路規模の増大を抑えることができる。
【００２７】
図１に戻って、並び替え処理回路５０は、画像処理回路Ａ４０からパラレルに出力された各センサーブロックの画像データを受け付け、各ブロックの画像データを、ラインイメージセンサー１０における主走査方向のデータ順序になる（ラインの先頭画素から最後の画素まで順に並ぶ）ように、ＲＡＭＩ／Ｆ９０を介してＲＡＭ１００にライトする回路である。
【００２８】
なお、並び替え処理回路５０よりも後段（画像処理回路Ｂ６０、ＣＰＵ７０等）では、１ラインを単位として先頭画素から順に画像データの処理が行われる。そのため、並び替え処理回路５０によりライトされる画像データを少なくとも１ライン分格納する領域を、ＲＡＭ１００に準備する必要がある。また、並び替え処理回路５０からの画像データのライトと、後段の回路による画像データのリードとを並行して行う場合には、画像データを少なくとも２ライン分以上格納する領域を、ＲＡＭ１００に準備する必要がある。
【００２９】
ＲＡＭＩ／Ｆ９０は、他の回路（並び替え処理回路５０、画像処理回路Ｂ６０、ＣＰＵ７０、出力Ｉ／Ｆ８０等）の要求に応じて、ＲＡＭ１００へのアクセス（リードやライト等）を制御するためのインターフェイス回路である。
【００３０】
画像処理回路Ｂ６０は、並び替え処理回路５０によりＲＡＭ１００にライトされたライン単位の画像データを、ラインの先頭の画素から順にリードし、読み出した順序で所定の画像処理を行い、画像処理後の画像データを再びＲＡＭ１００にライトする回路である。なお、画像データをリードする領域と、画像処理後の画像データをライトする領域とは、異なるものとする。
【００３１】
本実施形態の画像処理回路Ｂ６０は、各ラインの画像データについて、入力された順に注目画素に対して所定の画像処理を施す。注目画素の近傍画素等を使用して注目画素の画像処理を行ってもよいし、近傍画素等を使用せずに注目画素の画像処理を行ってもよい。画像処理としては、例えば、フィルタリング、拡大／縮小等を行う。
【００３２】
ＣＰＵ７０は、ＲＯＭ１１０から所定のプログラムをＲＡＭ１００に読み出して実行することにより、各種の処理を実現する。ＣＰＵ７０は、画像処理ＡＳＩＣ２０全体を統合的に制御したり、ＲＡＭ１００に格納されている画像データに所定の画像処理を行ったりする。
【００３３】
出力Ｉ／Ｆ８０は、各種の画像処理が施された画像データをＲＡＭ１００からリードし、読み出した順序で、画像処理ＡＳＩＣ２０外部の後段の回路へと出力するためのインターフェイス回路である。出力先としては、例えば、ハードディスクなどの記憶装置、ホストＰＣ等と接続されるネットワークインターフェイス、印刷エンジンによる印刷を制御するＡＳＩＣ等がある。
【００３４】
以上が、本実施形態に係る画像読取装置１の画像データの並び替えに関連する構成である。もちろん、画像読取装置１の構成は上記に限られない。例えば、並び替え処理回路５０の前段には、各センサーブロックの画像データをパラレルに処理する画像処理回路が複数設けられていてもよい。また、例えば、並び替え処理回路５０の後段には、ライン単位で画像データを処理する画像処理回路が複数設けられていてもよい。
【００３５】
なお、上記の画像読取装置１の構成は、本願発明の特徴を説明するにあたって主要構成を説明したのであって、上記に限られない。また、上記の画像読取装置１の構成は、一般的な画像読取装置が備える他の構成を排除するものではない。
【００３６】
上述したように、本実施形態では、画像処理ＡＳＩＣ２０に入力された各センサーブロックの画像データについて、まず、パラレルに所定の画像処理が行われ、その後、外部メモリーを使用した画像データの並び替え処理が行われる。このような処理順序により、パラレル入力された画像データを並び替えるための内部メモリーを、画像処理ＡＳＩＣ２０内に設ける必要がない。また、並び替え処理の前に、外部メモリーを用いずに所定の画像処理を行っているため、外部メモリーへのアクセスが減る。
【００３７】
このような本実施形態の特徴を明確にするため、本実施形態の特徴を有さない画像読取装置を例に挙げて説明する。
【００３８】
図３は、内部メモリーを用いて画像データの並び替えを行う画像読取装置１’の構成例を示すブロック図である。本図に示すように、画像読取装置１’の画像処理ＡＳＩＣ２０’は、入力Ｉ／Ｆ３０の後段に、並び替え処理回路５０’を有する。また、並び替え処理回路５０’の後段に、画像処理回路Ａ４０’を有する。
【００３９】
並び替え処理回路５０’は、少なくとも１ライン分の画像データを格納するためのＲＡＭ５１’を備える。並び替え処理回路５０’は、パラレル入力された各センサーユニットの画像データを、ラインイメージセンサーにおける主走査方向のデータ順序になるように、ＲＡＭ５１’に格納する。
【００４０】
画像処理回路Ａ４０’は、並び替え処理回路５０’によりＲＡＭ５１’にライトされたライン単位の画像データを、ラインの先頭の画素から順にリードし、読み出した順序で所定の画像処理を行い、画像処理後の画像データをＲＡＭ１００にライトする回路である。
【００４１】
上記の画像処理ＡＳＩＣ２０’では、入力された各センサーブロックの画像データについて、まず、内部メモリーを使用した並び替え処理が行われ、その後、所定の画像処理が行われる。このような処理順序のため、画像処理ＡＳＩＣ２０’は、内部メモリーを設ける必要がある。すなわち、上述した本発明の実施形態と比較して、回路規模および製造コストが増大する。通常は、リードとライトを並行する処理が望ましいため、少なくとも２ライン分の画像データを格納するための内部メモリーが必要となる。
【００４２】
図４は、外部メモリーを用いて画像データの並び替えを行う画像読取装置１”の構成例を示すブロック図である。本図に示すように、画像読取装置１”の画像処理ＡＳＩＣ２０”は、入力Ｉ／Ｆ３０の後段に、並び替え処理回路５０”を有する。また、並び替え処理回路５０”の後段に、画像処理回路Ａ４０”を有する。
【００４３】
並び替え処理回路５０”は、入力Ｉ／Ｆ３０からパラレルに出力された各センサーブロックの画像データを受け付け、各ブロックの画像データを、ラインイメージセンサーにおける主走査方向のデータ順序になるように、ＲＡＭＩ／Ｆ９０を介してＲＡＭ１００にライトする回路である。
【００４４】
画像処理回路Ａ４０”は、並び替え処理回路５０”によりＲＡＭ１００にライトされたライン単位の画像データを、ラインの先頭の画素から順にリードし、読み出した順序で所定の画像処理を行い、画像処理後の画像データをＲＡＭ１００にライトする回路である。
【００４５】
上記の画像処理ＡＳＩＣ２０”では、入力された各センサーブロックの画像データについて、まず、外部メモリーを使用した並び替え処理が行われ、その後、所定の画像処理が行われる。このような処理順序のため、画像処理ＡＳＩＣ２０”は、所定の画像処理の前に、外部メモリーを用いて並び替え処理を行う必要がある。すなわち、上述した本発明の実施形態と比較して、外部メモリーへのアクセス数およびトラフィックが増大する。図４の例では、図１と比較して、外部メモリーへのアクセス（リード及びライト）が１往復分多い。
【００４６】
以上、本発明の一実施形態について説明した。本実施形態によれば、パラレル入力された画像データの並び替えによる、回路規模の増大やコストの上昇を、なるべく抑えるための技術を提供することができる。
【００４７】
なお、上記の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するものではない。多くの代替物、修正および変形例が当業者にとって明らかである。
【符号の説明】
【００４８】
１：画像読取装置、１０：ラインイメージセンサー、２０：画像処理ＡＳＩＣ、３０：入力Ｉ／Ｆ、４０：画像処理回路Ａ、４１：シェーディング補正部、４２：ガンマ補正部、５０：並び替え処理回路、６０：画像処理回路Ｂ、７０：ＣＰＵ、８０：出力Ｉ／Ｆ、９０：ＲＡＭＩ／Ｆ、１００：ＲＡＭ、１１０：ＲＯＭ、１’：画像読取装置、２０’：画像処理ＡＳＩＣ、４０’：画像処理回路Ａ、５０’：並び替え処理回路、５１’：ＲＡＭ、１”：画像読取装置、２０”：画像処理ＡＳＩＣ、４０”：画像処理回路Ａ、５０”：並び替え処理回路
【図１】
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【図２】
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【図３】
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【図４】
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