(57)【要約】【課題】より簡易な手法で、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を検出する。【解決手段】検出回路２２を、リセットパルス入力端子ＥＸＴＲＳＴに論理ハイの信号が入力されているときには論理ハイの信号を出力すると共にリセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号が入力されているときには入力されている論理信号をそのまま出力するｎ個の第１バッファ２４が直列接続されてなる第１バッファ回路２６と、リセットパルス入力端子ＥＸＴＲＳＴに論理ハイの信号が入力されているときには論理ローの信号を出力すると共にリセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号が入力されているときには入力されている論理信号をそのまま出力するｎ個の第２バッファ２８が直列接続されてなる第２バッファ回路３０と、を、リング状に接続することにより構成した。【選択図】図３
2011166222.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型金属酸化膜半導体トランジスタおよびｎ型金属酸化膜半導体トランジスタから構成される相補型金属酸化膜半導体回路の電流特性を検出する電流特性検出回路であって、
第１の論理信号と第２の論理信号からなる１つのパルス信号である検査パルスを入力する検査パルス入力端子と、
相補型金属酸化膜半導体回路により構成され前記検査パルス入力端子に接続された第１のパルス信号入力端子と前記第１のパルス信号入力端子と異なる第１の入力端子と第１の出力端子とを有し前記第１のパルス信号入力端子に前記第１の論理信号が入力されているときには前記第１の入力端子に拘わらず前記第１の論理信号と前記第２の論理信号とのうちの一方の論理信号を前記第１の出力端子から出力し前記第１のパルス信号入力端子に前記第２の論理信号が入力されているときには前記第１の論理信号および前記第２の論理信号のうち前記第１の入力端子に入力されている論理信号を前記第１の出力端子から出力する第１バッファをｍ個（ｍは値１以上の整数）に亘って隣接する第１バッファの前記第１の出力端子が前記第１の入力端子に接続されるよう直列接続してなる第１バッファ回路と、相補型金属酸化膜半導体回路により構成され前記検査パルス入力端子に接続された第２のパルス信号入力端子と前記第２のパルス信号入力端子と異なる第２の入力端子と第２の出力端子とを有し前記第２のパルス信号入力端子に前記第１の論理信号が入力されているときには前記第２の入力端子に拘わらず前記第１の論理信号と前記第２の論理信号とのうちの前記一方の論理信号とは異なる他方の論理信号を前記第２の出力端子から出力し前記第２のパルス信号入力端子に前記第２の論理信号が入力されているときには前記第１の論理信号および前記第２の論理信号のうち前記第２の入力端子に入力されている論理信号を前記第２の出力端子から出力する第２バッファを前記ｍ個の１／１０００倍より大きく１０００倍より小さなｎ個（ｎは値１以上の整数）に亘って隣接する第２バッファの前記第２の出力端子が前記第２の入力端子に接続されるよう直列接続してなる第２バッファ回路と、を前記第１バッファ回路の終端の第１バッファの第１の出力端子が前記第２バッファ回路の始端の第２バッファの第２の入力端子に接続されると共に前記第２バッファ回路の終端の第２の出力端子が前記第１バッファ回路の始端の第１バッファの第１の入力端子に接続されるよう接続してなる検出回路と、
前記検出回路の前記第２バッファ回路の終端の第２の出力端子に接続された検出結果出力端子と、
を備える電流特性検出回路。
【請求項２】
請求項１記載の電流特性検出回路であって、
前記ｎは、前記ｍと同じ整数である
電流特性検出回路。
【請求項３】
請求項１または２記載の電流特性検出回路であって、
前記検出結果出力端子に接続された第１の結果信号入力端子と、第３の出力端子と、を有し、前記第１の結果信号入力端子に入力されるパルス信号の数を計数すると共に該計数したパルス信号の総数であるパルス総数を前記第３の出力端子から出力するパルス計数回路と、
前記検出結果出力端子に接続された第２の結果信号入力端子と、第４の出力端子と、を有し、前記第２の結果信号入力端子に入力されている論理信号を検出すると共に前記検出した論理信号を前記第４の出力端子から出力する論理信号検出回路と、
前記パルス計数回路の第３の出力端子に接続された計数結果出力端子と、
前記論理信号検出回路の第４の出力端子に接続された論理信号出力端子と、
を備える電流特性検出回路。
【請求項４】
相補型金属酸化膜半導体回路から構成された集積回路のｐ型金属酸化膜半導体トランジスタのｎ型のウェル領域に印加するｎウェル電圧とｎ型金属酸化膜半導体トランジスタのｐ型のウェル領域に印加するｐウェル電圧とを調整するウェル電圧調整回路であって、
請求項３記載の電流特性検出回路と、
前記電流特性検出回路の計数結果出力端子に接続された計数結果信号入力端子と、前記電流特性検出回路の論理信号出力端子に接続された論理信号入力端子と、を有し、前記論理信号入力端子に入力されている論理信号が前記第１の論理信号と前記第２の論理信号とのうち低いほうの論理信号であるときには前記計数結果信号入力端子に入力されているパルス総数が小さいほど低くなる傾向に前記ｎウェル電圧を調整すると共に前記論理信号入力端子に入力されている論理信号が前記第１の論理信号と前記第２の論理信号とのうち高いほうの論理信号であるときには前記計数結果信号入力端子に入力されているパルス総数が小さいほど高くなる傾向に前記ｐウェル電圧を調整する電圧調整回路と、
を備えるウェル電圧調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流特性検出回路およびウェル電圧調整回路に関し、詳しくは、ｐ型金属酸化膜半導体トランジスタおよびｎ型金属酸化膜半導体トランジスタから構成される相補型金属酸化膜半導体回路の電流特性を検出する電流特性検出回路および相補型金属酸化膜半導体回路をから構成された集積回路のｐ型金属酸化膜半導体トランジスタのｎ型のウェル領域に印加するｎウェル電圧とｎ型金属酸化膜半導体トランジスタのｐ型のウェル領域に印加するｐウェル電圧とを調整するウェル電圧調整回路に関する。
【背景技術】
【０００２】
従来、この種の電流特性検出回路としては、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路から構成されたインバータが奇数段接続されてなるリングオシレータとして構成され、出力される信号の発振周波数からインバータ１段辺りのゲート遅延時間を求めるものが提案されている（例えば、特許文献１参照）。こうした電流特性検出回路を複数の半導体チップに搭載することにより、チップ間のインバータの電流特性のばらつきを検出することができる。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】Mehrdad Nourani and Arun Radhakrishnan，「テスティング・オン−ダイ・プロセス・バリエーション・イン・ナノメータ・ブイエルエスアイ（Testing On-Die Process Variation in Nanometer VLSI)」，アイトリプルイー・デザイン・アンド・テスト・オブ・コンピュータ（IEEE Design & Test of Computers)，２００６年１１月−１２月，ｐ．４８３−４５１
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述の電流特性検出回路では、インバータを構成するＰＭＯＳ（p-channel Metal Oxide Semiconductor)トランジスタとＮＭＯＳ（n-channel Metal Oxide Semiconductor)トランジスタとの電流特性の差を検出することができない。ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性の差を検出する手法として、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を別個に検出して比較する方法があるが、この場合、手順が煩雑になってしまう。
【０００５】
本発明の電流特性検出回路およびウェル電圧調整回路は、より簡易な手法で、相補型金属酸化膜半導体回路を構成するｐ型金属酸化膜半導体トランジスタとｐ型金属酸化膜半導体トランジスタとの電流特性を検出することを主目的とする。
【課題を解決するための手段】
【０００６】
本発明の電流特性検出回路およびウェル電圧調整回路は、上述の主目的を達成するために以下の手段を採った。
【０００７】
本発明の電流特性検出回路は、
ｐ型金属酸化膜半導体トランジスタおよびｎ型金属酸化膜半導体トランジスタから構成される相補型金属酸化膜半導体回路の電流特性を検出する電流特性検出回路であって、
第１の論理信号と第２の論理信号からなる１つのパルス信号である検査パルスを入力する検査パルス入力端子と、
相補型金属酸化膜半導体回路により構成され前記検査パルス入力端子に接続された第１のパルス信号入力端子と前記第１のパルス信号入力端子と異なる第１の入力端子と第１の出力端子とを有し前記第１のパルス信号入力端子に前記第１の論理信号が入力されているときには前記第１の入力端子に拘わらず前記第１の論理信号と前記第２の論理信号とのうちの一方の論理信号を前記第１の出力端子から出力し前記第１のパルス信号入力端子に前記第２の論理信号が入力されているときには前記第１の論理信号および前記第２の論理信号のうち前記第１の入力端子に入力されている論理信号を前記第１の出力端子から出力する第１バッファをｍ個（ｍは値１以上の整数）に亘って隣接する第１バッファの前記第１の出力端子が前記第１の入力端子に接続されるよう直列接続してなる第１バッファ回路と、相補型金属酸化膜半導体回路により構成され前記検査パルス入力端子に接続された第２のパルス信号入力端子と前記第２のパルス信号入力端子と異なる第２の入力端子と第２の出力端子とを有し前記第２のパルス信号入力端子に前記第１の論理信号が入力されているときには前記第２の入力端子に拘わらず前記第１の論理信号と前記第２の論理信号とのうちの前記一方の論理信号とは異なる他方の論理信号を前記第２の出力端子から出力し前記第２のパルス信号入力端子に前記第２の論理信号が入力されているときには前記第１の論理信号および前記第２の論理信号のうち前記第２の入力端子に入力されている論理信号を前記第２の出力端子から出力する第２バッファを前記ｍ個の１／１０００倍より大きく１０００倍より小さなｎ個（ｎは値１以上の整数）に亘って隣接する第２バッファの前記第２の出力端子が前記第２の入力端子に接続されるよう直列接続してなる第２バッファ回路と、を前記第１バッファ回路の終端の第１バッファの第１の出力端子が前記第２バッファ回路の始端の第２バッファの第２の入力端子に接続されると共に前記第２バッファ回路の終端の第２の出力端子が前記第１バッファ回路の始端の第１バッファの第１の入力端子に接続されるよう接続してなる検出回路と、
前記検出回路の前記第２バッファ回路の終端の第２の出力端子に接続された検出結果出力端子と、
を備えることを要旨とする。
【０００８】
この本発明の電流特性検出回路では、検査パルス入力端子に第１の論理信号が入力されているときには、検出回路の第１バッファ回路のｍ個の第１バッファは第１の出力端子から第１の論理信号と前記第２の論理信号とのうちの一方の論理信号を出力し、検出回路の第２バッファ回路のｎ個の第２バッファは第２の出力端子から第１の論理信号と前記第２の論理信号とのうちの一方の論理信号と異なる他方の論理信号を出力するから、検出結果出力端子から他方の論理信号が出力される。続いて、検査パルス入力端子に第２の論理信号が入力されると、検出回路の第１バッファ回路のｍ個の第１バッファは第１の出力端子から第１の論理信号および第２の論理信号のうち第１の入力端子に入力されている論理信号を出力し、検出回路の第２バッファ回路のｎ個の第２バッファは第２の出力端子から第１の論理信号および第２の論理信号のうち第２の入力端子に入力されている論理信号を出力する。検出回路の第１バッファ回路と第２バッファ回路とは、第１バッファ回路の終端の第１バッファの第１の出力端子が第２バッファ回路の始端の第２バッファの第２の入力端子に接続されると共に第２バッファ回路の終端の第２バッファの第２の出力端子が第１バッファ回路の始端の第１バッファの第１の入力端子に接続されるよう接続されているから、検査パルス入力端子に第２の論理信号が入力されると、第１の論理信号と第２の論理信号からなるパルス信号が検出回路内を巡回し始め、検出結果出力端子からはこうしたパルス信号が出力される。検出結果出力端子に出力されるパルス信号は、パルスの立ち上がり時間と立ち下がり時間が相補型金属酸化膜半導体回路を構成するｐ型金属酸化膜半導体トランジスタとｎ型金属酸化膜半導体トランジスタとの電流特性に依存するため、ｐ型金属酸化膜半導体トランジスタとｎ型金属酸化膜半導体トランジスタとの電流特性がアンバランスであるときには、検出結果出力端子から電流特性に応じた数のパルス信号が出力された後に第１の論理信号または第２論理信号のいずれかの信号が出力される。したがって、検出結果出力端子から出力される信号を検出することにより、相補型金属酸化膜半導体回路を構成するｐ型金属酸化膜半導体トランジスタとｎ型金属酸化膜半導体トランジスタとの電流特性を検出することができ、ｐ型金属酸化膜半導体トランジスタの電流特性とｎ型金属酸化膜半導体トランジスタの電流特性とを個別に測定して比較するものに比して、より簡易な手法で、ｐ型金属酸化膜半導体トランジスタとｎ型金属酸化膜半導体トランジスタとの電流特性を検出することができる。
【０００９】
こうした本発明の電流特性検出回路において、前記ｎは、前記ｍと同じ整数であるものとすることもできる。こうすれば、検査パルス入力端子に第２の論理信号が入力されると、デューティ比が５０％近傍のパルス信号が検出回路を巡回し始めるため、より適正に相補型金属酸化膜半導体回路を構成するｐ型金属酸化膜半導体トランジスタとｎ型金属酸化膜半導体トランジスタとの電流特性を検出することができる。
【００１０】
また、本発明の電流特性検出回路において、前記検出結果出力端子に接続された第１の結果信号入力端子と、第３の出力端子と、を有し、前記第１の結果信号入力端子に入力されるパルス信号の数を計数すると共に該計数したパルス信号の総数であるパルス総数を前記第３の出力端子から出力するパルス計数回路と、前記検出結果出力端子に接続された第２の結果信号入力端子と、第４の出力端子と、を有し、前記第２の結果信号入力端子に入力されている論理信号を検出すると共に前記検出した論理信号を前記第４の出力端子から出力する論理信号検出回路と、前記パルス計数回路の第３の出力端子に接続された計数結果出力端子と、前記論理信号検出回路の第４の出力端子に接続された論理信号出力端子と、を備えるものとすることもできる。
【００１１】
本発明のウェル電圧調整回路は、
相補型金属酸化膜半導体回路から構成された集積回路のｐ型金属酸化膜半導体トランジスタのｎ型のウェル領域に印加するｎウェル電圧とｎ型金属酸化膜半導体トランジスタのｐ型のウェル領域に印加するｐウェル電圧とを調整するウェル電圧調整回路であって、
上述したパルス計数回路と論理信号検出回路と計数結果出力端子と論理信号出力端子とを備える態様の本発明の電流特性検出回路、すなわち、基本的には、ｐ型金属酸化膜半導体トランジスタおよびｎ型金属酸化膜半導体トランジスタから構成される相補型金属酸化膜半導体回路の電流特性を検出する電流特性検出回路であって、第１の論理信号と第２の論理信号からなる１つのパルス信号である検査パルスを入力する検査パルス入力端子と、相補型金属酸化膜半導体回路により構成され前記検査パルス入力端子に接続された第１のパルス信号入力端子と前記第１のパルス信号入力端子と異なる第１の入力端子と第１の出力端子とを有し前記第１のパルス信号入力端子に前記第１の論理信号が入力されているときには前記第１の入力端子に拘わらず前記第１の論理信号と前記第２の論理信号とのうちの一方の論理信号を前記第１の出力端子から出力し前記第１のパルス信号入力端子に前記第２の論理信号が入力されているときには前記第１の論理信号および前記第２の論理信号のうち前記第１の入力端子に入力されている論理信号を前記第１の出力端子から出力する第１バッファをｍ個（ｍは値１以上の整数）に亘って隣接する第１バッファの前記第１の出力端子が前記第１の入力端子に接続されるよう直列接続してなる第１バッファ回路と、相補型金属酸化膜半導体回路により構成され前記検査パルス入力端子に接続された第２のパルス信号入力端子と前記第２のパルス信号入力端子と異なる第２の入力端子と第２の出力端子とを有し前記第２のパルス信号入力端子に前記第１の論理信号が入力されているときには前記第２の入力端子に拘わらず前記第１の論理信号と前記第２の論理信号とのうちの前記一方の論理信号とは異なる他方の論理信号を前記第２の出力端子から出力し前記第２のパルス信号入力端子に前記第２の論理信号が入力されているときには前記第１の論理信号および前記第２の論理信号のうち前記第２の入力端子に入力されている論理信号を前記第２の出力端子から出力する第２バッファを前記ｍ個の１／１０００倍より大きく１０００倍より小さなｎ個（ｎは値１以上の整数）に亘って隣接する第２バッファの前記第２の出力端子が前記第２の入力端子に接続されるよう直列接続してなる第２バッファ回路と、を前記第１バッファ回路の終端の第１バッファの第１の出力端子が前記第２バッファ回路の始端の第２バッファの第２の入力端子に接続されると共に前記第２バッファ回路の終端の第２の出力端子が前記第１バッファ回路の始端の第１バッファの第１の入力端子に接続されるよう接続してなる検出回路と、前記検出回路の前記第２バッファ回路の終端の第２の出力端子に接続された検出結果出力端子と、前記検出結果出力端子に接続された第１の結果信号入力端子と、第３の出力端子と、を有し、前記第１の結果信号入力端子に入力されるパルス信号の数を計数すると共に該計数したパルス信号の総数であるパルス総数を前記第３の出力端子から出力するパルス計数回路と、前記検出結果出力端子に接続された第２の結果信号入力端子と、第４の出力端子と、前記第２の結果信号入力端子に入力されている論理信号を検出すると共に前記検出した論理信号を前記第４の出力端子から出力する論理信号検出回路と、前記パルス計数回路の第３の出力端子に接続された計数結果出力端子と、前記論理信号検出回路の第４の出力端子に接続された論理信号出力端子と、を備える電流特性検出回路と、
前記電流特性検出回路の計数結果出力端子に接続された計数結果信号入力端子と、前記電流特性検出回路の論理信号出力端子に接続された論理信号入力端子と、を有し、前記論理信号入力端子に入力されている論理信号が前記第１の論理信号と前記第２の論理信号とのうち低いほうの論理信号であるときには前記計数結果信号入力端子に入力されているパルス総数が小さいほど低くなる傾向に前記ｎウェル電圧を調整すると共に前記論理信号入力端子に入力されている論理信号が前記第１の論理信号と前記第２の論理信号とのうち高いほうの論理信号であるときには前記計数結果信号入力端子に入力されているパルス総数が小さいほど高くなる傾向に前記ｐウェル電圧を調整する電圧調整回路と、
を備えることを要旨とする。
【００１２】
この本発明のウェル電圧調整回路では、上述したパルス計数回路と論理信号検出回路と計数結果出力端子と論理信号出力端子とを備える態様の本発明の電流特性検出回路を備えるから、相補型金属酸化膜半導体回路を構成するｐ型金属酸化膜半導体トランジスタとｎ型金属酸化膜半導体トランジスタとの電流特性をより簡易に検出することができる効果と同様の効果を奏する。また、電流特性検出回路で検出されたパルス総数と検出された論理信号が電圧調整回路に入力されて、論理信号入力端子に入力されている論理信号が第１の論理信号と第２の論理信号とのうち低いほうの論理信号であるときには計数結果信号入力端子に入力されているパルス総数が小さいほど低くなる傾向にｎウェル電圧を調整すると共に論理信号入力端子に入力されている論理信号が第１の論理信号と第２の論理信号とのうち高いほうの論理信号であるときには計数結果信号入力端子に入力されているパルス総数が小さいほど高くなる傾向にｐウェル電圧を調整する。これにより、集積回路のｐ型金属酸化膜半導体トランジスタとｎ型金属酸化膜半導体トランジスタとの電流特性をより適正に調整することができ、集積回路の特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の一実施例としての電流特性検出回路が搭載された半導体装置１０の構成の概略を示す構成図である。
【図２】モニタ回路２０の構成の概略を示す構成図である。
【図３】検出回路２２の構成の概略を示す説明図である。
【図４】第１バッファ２４の構成の一例を示す回路図である。
【図５】第２バッファ２８の構成の概略を示す回路図である。
【図６】リセットパルス入力端子ＥＸＴＲＳＴに入力されている信号が論理ハイから論理ローに切り替えられたときの信号の様子を説明する説明図である。
【図７】リセットパルス入力端子ＥＸＴＲＳＴに入力されているリセット信号が論理ローの信号に切り替えられたとき以降のモニタ回路２０のデータ信号出力端子ＤＯＵＴから出力されるデータ信号ＤＯＵＴの時間変化の様子の一例を示す説明図である。
【図８】データ信号ＤＯＵＴの立ち上がり時間ｔｒに対する立ち下がり時間ｔｆの比とリセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号を入力してからのデータ信号ＤＯＵＴが論理ハイまたは論理ローの固定電圧Ｖｐに固定されるまでにデータ信号ＤＯＵＴとして出力されたパルス信号の総数であるパルス総数Ｎｐと固定電圧Ｖｐとの関係を示す説明図である。
【図９】モニタ回路２０の各回路の動作の一例を示すタイミングチャートである。
【図１０】変形例の第１バッファ２４ａの構成の一例を示す回路図である。
【図１１】変形例の第２バッファ２８ａの構成の一例を示す回路図である。
【発明を実施するための形態】
【００１４】
次に、本発明を実施するための形態を実施例を用いて説明する。
【実施例】
【００１５】
図１は、本発明の一実施例としての電圧調整回路が搭載された半導体装置１０の構成の概略を示す構成図である。半導体装置１０は、１つの半導体チップに形成されており、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタとｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタとから構成された相補型金属酸化膜半導体（ＣＭＯＳ）回路により構成されてなり、プロセッサやメモリなどの多数のＣＭＯＳ回路が集積化された集積回路１２と、集積回路１２と同じ製造プロセスで製造されたＣＭＯＳ回路により構成されＣＭＯＳ回路のＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を検出するモニタ回路２０と、モニタ回路２０により検出されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性に基づいて集積回路１２のＰＭＯＳトランジスタのｎウェル領域１２ａに印加するｎウェル電圧およびＮＭＯＳトランジスタのｐウェル領域１２ｂに印加するｐウェル電圧を調整するウェル電圧調整回路４０と、を備える。以下、実施例では、信号の論理電圧として予め定められた第１電圧（例えば、１．５Ｖなど）以上の信号を「論理ハイの信号」といい、第１電圧より低い第２電圧（例えば、０．３Ｖなど）以下の信号を「論理ローの信号」というものとする。
【００１６】
図２は、モニタ回路２０の構成の概略を示す構成図である。モニタ回路２０は、リセットパルス入力端子ＥＸＴＲＳＴからのリセット信号ＲＳＴが論理ローの信号になったときにＰＭＯＳトランジスタとＮＭＯＳトランジスタの電流特性を検出してデータ信号出力端子ＤＯＵＴから検出結果をデータ信号Ｄとして出力する検出回路２２と、データ信号出力端子ＤＯＵＴに接続されたデータ信号入力端子ＤＩＮ１から入力されるデータ信号Ｄが論理ハイおよび論理ローからなるパルス信号であるときにパルス信号の数を計数すると共に計数した結果をパルス総数Ｎｐとしてパルス数出力端子ＮＰＯＵＴから出力するカウンタ３２と、データ信号出力端子ＤＯＵＴに接続されたデータ信号入力端子ＤＩＮ２に入力される信号の電圧レベルを検出すると共に検出した電圧レベルを電圧レベル出力端子ＶＯＵＴからパルス電圧Ｖｐとして出力するレベル検出回路３４と、外部クロック入力端子ＥＸＴＣＬＫから入力された外部クロック信号ＥＸＴＣＬＫに同期してパルス数入力端子ＮＰＩＮにカウンタ３２から入力されたパルス総数Ｎｐとパルス電圧入力端子ＶＰＩＮにレベル検出回路３４から入力されたパルス電圧Ｖｐとを保持すると共に保持しているデータを最終データ出力端子ＦＤＯＵＴに出力するレジスタ３６と、から構成されている。
【００１７】
図３は、検出回路２２の構成の概略を示す説明図である。検出回路２２は、ｎ（ｎは値１以上の整数）個の第１バッファ２４が直列接続されてなる第１バッファ回路２６と、ｎ個の第２バッファ２８が直列接続されてなる第２バッファ回路３０と、から構成されている。
【００１８】
図４は、第１バッファ２４の構成の一例を示す回路図である。第１バッファ２４は、入力端子ＩＮ１と、出力端子ＯＵＴ１と、リセットパルス入力端子ＥＸＴＲＳＴと接続されたリセット信号入力端子ＲＳＴ１と、リセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには論理ローの信号を出力すると共にリセット信号入力端子ＲＳＴ１に論理ローの信号が入力されているときには入力端子ＩＮ１に入力されている論理信号を反転して出力するインバータＩＮＶ１と、リセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには論理ハイの信号を出力すると共にリセット信号入力端子ＲＳＴ１に論理ローの信号が入力されているときにはインバータＩＮＶ１からの論理信号を反転して出力端子ＯＵＴ１に出力するインバータＩＮＶ２と、を備える。インバータＩＮＶ１は、ＰＭＯＳトランジスタとして構成され電源電圧（例えば、１．８Ｖなど）が供給される電源ラインＶＤＤにソースが接続されたトランジスタＰ１と、ＰＭＯＳトランジスタとして構成されトランジスタＰ１のドレインにソースが接続されたトランジスタＰ２と、ＮＭＯＳトランジスタとして構成されトランジスタＰ２のドレインにドレインが接続されたトランジスタＮ１と、ＮＭＯＳトランジスタとして構成されトランジスタＮ１のソースにドレインが接続され電源電圧より低い接地電圧（例えば、０Ｖなど）が供給された接地ラインＧＮＤにソースが接続されたトランジスタＮ２と、ＰＭＯＳトランジスタとして構成され電源ラインＶＤＤにソースとゲートとが接続されたトランジスタＰ３と、ＮＭＯＳトランジスタとして構成されトランジスタＰ３のドレインにドレインが接続され接地ラインＧＮＤにソースが接続されたトランジスタＮ３と、を備え、トランジスタＰ２，トランジスタＮ１のゲートが入力端子ＩＮ１に接続されると共にトランジスタＰ１のゲートがリセット信号ＲＳＴ１に接続され、トランジスタＮ３のゲートにリセット信号ＲＳＴ１から入力されるリセット信号ＲＳＴが入力されると共にトランジスタＮ２のゲートにリセット信号入力端子ＲＳＴ１から入力されるリセット信号ＲＳＴを図示しないインバータで反転させたリセットバー信号ＲＳＴＢが入力される。インバータＩＮＶ２は、トランジスタＰ２，Ｎ１のゲートがインバータＩＮＶ１の出力と接続されている点やトランジスタＰ３のゲートにリセットバー信号ＲＳＴＢが入力される点，トランジスタＮ３のゲートが接地ラインＧＮＤに接続されている点を除いて、インバータＩＮＶ１と同一の構成となっている。こうして構成された第１バッファ２４は、リセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには入力端子ＩＮ１に拘わらず論理ハイの信号を出力端子ＯＵＴ１から出力し、リセット信号入力端子ＲＳＴ１に論理ローの信号が入力されているときには入力端子ＩＮ１に入力されている論理信号をそのまま出力端子ＯＵＴ１から出力する。第１バッファ回路２６は、ｎ個の隣接する第１バッファ２４の出力端子ＯＵＴ１と入力端子ＩＮ１とが接続されるよう第１バッファ２４を直列接続して構成されている。
【００１９】
図５は、第２バッファ２８の構成の概略を示す回路図である。第２バッファ２８は、入力端子ＩＮ２と、出力端子ＯＵＴ２と、リセットパルス入力端子ＥＸＴＲＳＴと接続されたリセット信号入力端子ＲＳＴ２と、リセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには論理ハイの信号を出力すると共にリセット信号入力端子ＲＳＴ２に論理ローの信号が入力されているときには入力端子ＩＮ２に入力されている論理信号を反転して出力するインバータＩＮＶ３と、リセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには論理ローの信号を出力すると共にリセット信号入力端子ＲＳＴ２に論理ローの信号が入力されているときにはインバータＩＮＶ３からの論理信号を反転して出力端子ＯＵＴ２に出力するインバータＩＮＶ４と、を備える。インバータＩＮＶ３は、トランジスタＰ３のゲートにリセットバー信号ＲＳＴＢが入力される点やトランジスタＮ３のゲートが接地ラインＧＮＤに接続されている点を除いて、インバータＩＮＶ１と同一の構成となっている。インバータＩＮＶ４は、トランジスタＰ３のゲートが電源ラインＶＤＤに接続されている点やトランジスタＮ３のゲートにリセット信号ＲＳＴが入力されている点を除いて、インバータＩＮＶ２と同一の構成となっている。こうして構成された第２バッファ２８は、リセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには入力端子ＩＮ２に拘わらず論理ローの信号を出力し、リセット信号入力端子ＲＳＴ２に論理ローの信号が入力されているときには入力端子ＩＮ２に入力されている論理信号を出力端子ＯＵＴ２から出力する。第２バッファ回路３０は、ｎ個の隣接する第２バッファ２８の出力端子ＯＵＴ２が入力端子ＩＮ２に接続されるよう第２バッファ２８を直列接続して構成されている。
【００２０】
検出回路２２では、第１バッファ回路２６の終端（信号の出力側の端）の第１バッファ２４の出力端子ＯＵＴ１が第２バッファ回路３０の始端（信号の入力側の端）の第２バッファ２８の入力端子ＩＮ２に接続され、第２バッファ回路３０の終端の出力端子ＯＵＴ２が第１バッファ回路２６の始端の第１バッファ２４の入力端子ＩＮ１に接続されるよう、第１バッファ回路２６と第２バッファ回路３０とが接続されている。
【００２１】
続いて、こうして構成された検出回路２２の動作について説明する。図６は、リセットパルス入力端子ＥＸＴＲＳＴに入力されている信号が論理ハイから論理ローに切り替えられたときの信号の様子を説明する説明図である。実線はリセットパルス入力端子ＥＸＴＲＳＴに論理ハイの信号が入力されているときの検出回路２２内での信号の様子を示しており、破線はリセットパルス入力端子ＥＸＴＲＳＴに入力されている信号が論理ハイから論理ローに切り替えられたときの検出回路２２内の信号の様子を示している。リセットパルス入力端子ＥＸＴＲＳＴに入力されているリセット信号ＲＳＴが論理ハイの信号であるとときには、第１バッファ回路２６の第１バッファ２４の全ての出力端子ＯＵＴ１が論理ハイの信号を出力し、第２バッファ回路３０の第２バッファ２８の全ての出力端子ＯＵＴ２が論理ローの信号を出力する。実施例では、第１バッファ回路２６の第１バッファ２４と第２バッファ回路３０の第２バッファ２８の個数とが同じであるから、図示するように、検出回路２２にはデューティ比５０％のパルス信号が保持される。続いて、リセットパルス入力端子ＥＸＴＲＳＴに入力されているリセット信号ＲＳＴが論理ローの信号に切り替えられると、第１バッファ回路２６の全ての第１バッファ２４および第２バッファ回路３０の全ての第２バッファ２８は、入力端子ＩＮ１，ＩＮ２に入力されている論理信号を出力端子ＯＵＴ１，ＯＵＴ２に出力するよう機能する。これにより、検出回路２２内にパルス信号が巡回し始める。
【００２２】
図７は、リセットパルス入力端子ＥＸＴＲＳＴに入力されているリセット信号が論理ローの信号に切り替えられたとき以降のモニタ回路２０のデータ信号出力端子ＤＯＵＴから出力されるデータ信号Ｄの時間変化の様子の一例を示す説明図である。図中、上段は検出回路２２を構成するＣＭＯＳ回路のＰＭＯＳトランジスタの駆動電流とＮＭＯＳトランジスタの駆動電流とが同じである場合、中段はＰＭＯＳトランジスタよりＮＭＯＳトランジスタの駆動電流のほうが大きい場合、下段はＮＭＯＳトランジスタよりＰＭＯＳトランジスタの駆動電流が大きい場合、それぞれのデータ信号Ｄの時間変化の様子を示している。このとき、リセット信号ＲＳＴは、論理ローの信号としてリセット信号入力端子ＥＸＴＲＳＴに入力されているものとする。図示するように、ＰＭＯＳトランジスタの駆動電流がＮＭＯＳトランジスタの駆動電流と同じである場合にはデータ信号Ｄはパルス信号として継続して出力されるが、ＰＭＯＳトランジスタよりＮＭＯＳトランジスタの駆動電流のほうが大きい場合にはデータ信号Ｄの立ち上がり時間ｔｒが立ち下がり時間ｔｆより遅くなるため、データ信号Ｄが論理ハイである期間が徐々に短くなり、ある程度時間が経過すると論理ローの信号として出力される。また、ＰＭＯＳトランジスタのほうがＮＭＯＳトランジスタより駆動電流が大きい場合には、データ信号Ｄの立ち下がり時間ｔｆが立ち上がり時間ｔｒより遅くなるため、パルス信号が論理ローである期間が徐々に短くなり、ある程度時間が経過するとデータ信号Ｄが論理ハイの信号として出力される。したがって、データ信号Ｄが論理ハイおよび論理ローのいずれかの信号に固定されるかを検出することにより、パルス信号の立ち上がり時間ｔｒと立ち下がり時間ｔｆとのいずれが大きいか、すなわち、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのいずれの駆動電流が大きいかを検出することができる。更に、ＰＭＯＳトランジスタの駆動電流がＮＭＯＳトランジスタの駆動電流より大きければ大きいほど迅速にデータ信号Ｄが論理ハイに固定され、ＮＭＯＳトランジスタの駆動電流がＰＭＯＳトランジスタの駆動電流より大きければ大きいほど迅速にデータ信号Ｄが論理ローに固定される。したがって、リセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号を入力してからデータ信号Ｄが論理ハイまたは論理ローに固定されるまでデータ信号出力端子ＤＯＵＴから出力されるパルス信号の数を計数することにより、パルス信号の立ち上がり時間ｔｒに対する立ち下がり時間ｔｆの比、すなわち、ＰＭＯＳトランジスタの駆動電流に対するＮＭＯＳトランジスタの駆動電流の比を検出することができる。図８は、データ信号Ｄの立ち上がり時間ｔｒに対する立ち下がり時間ｔｆの比とリセットパルス入力端子ＥＸＴＲＳＴに論理ローの信号を入力してからのデータ信号Ｄが論理ハイまたは論理ローの固定電圧Ｖｐに固定されるまでにデータ信号Ｄとして出力されたパルス信号の総数であるパルス総数Ｎｐと固定電圧Ｖｐとの関係を示す説明図である。このように、検出回路２２では、リセットパルス入力端子ＥＸＴＲＳＴにリセット信号ＲＳＴを入力することにより、パルス信号の立ち上がり時間ｔｒに対する立ち下がり時間ｔｆの比、すなわち、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を検出することができる。したがって、ＰＭＯＳトランジスタとＮＭＯＳトランジスタＦＥＴとの特性を個別に測定するものに比して、簡易な手法でＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を検出することができる。
【００２３】
図９は、こうして構成されたモニタ回路２０の各回路の動作の一例を示すタイミングチャートである。リセット信号ＲＳＴが論理ハイから論理ローの信号に切り替わると、検出回路２２のデータ信号出力端子ＤＯＵＴからパルス信号であるデータ信号Ｄが出力され、データ信号Ｄの立ち下がりまたは立ち上がり回数がパルス総数Ｎｐとしてカウンタ３２で計数されカウンタ３２から出力される。ＮＭＯＳトランジスタの駆動電流がＰＭＯＳトランジスタの駆動電流より大きいときには、図示するように、データ信号Ｄが論理ローの信号である期間が徐々に長くなり、検出回路２２からのデータ信号Ｄが論理ローに固定される。データ信号Ｄの電圧が固定されると、カウンタ３２から出力されるパルス総数Ｎｐは一定値となる。このとき、レベル検出回路３４からは、データ信号Ｄの電圧Ｖが出力される。こうしたパルス総数Ｎｐと検出された電圧Ｖとがレジスタ３６に保持されると共に保持されているパルス総数Ｎｐと電圧Ｖが最終データ出力端子ＦＤＯＵＴから出力される。このように、モニタ回路２０からは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性の検出結果を示すパルス総数Ｎｐと電圧Ｖ（固定電圧Ｖｐ）が出力される。
【００２４】
ウェル電圧調整回路４０は、モニタ回路２０の最終データ出力端子ＦＤＯＵＴに接続された結果信号入力端子ＦＤＩＮ（図示せず）を有し、結果信号入力端子ＦＤＩＮから入力されるパルス総数Ｎｐが一定値となったとき以降にレベル検出回路３４で検出された電圧Ｖを固定電圧Ｖｐとして記憶する。また、ウェル電圧調整回路４０は、予め、結果信号入力端子ＦＤＩＮから入力されるパルス総数Ｎｐおよび固定電圧Ｖｐに対するｎウェル電圧およびｐウェル電圧の調整量との関係をテーブルとして記憶しており、固定電圧Ｖｐを記憶したら記憶しているパルス総数Ｎｐと固定電圧Ｖｐとを用いて記憶しているテーブルからｎウェル電圧およびｐウェル電圧の調整量を導出して、導出した調整量だけ集積回路１２のＰＭＯＳトランジスタのｎウェル領域１２ａに印加するｎウェル電圧とＮＭＯＳトランジスタのｐウェル領域１２ｂに印加するｐウェル電圧とを調整する。ここで、テーブルに記憶されているｎウェル電圧およびｐウェル電圧の調整量は、固定電圧Ｖｐが論理ローの場合にはＰＭＯＳトランジスタに比してＮＭＯＳトランジスタの駆動電流が大きいからパルス総数Ｎｐが小さいほど低くなる傾向にｎウェル電圧を調整し、固定電圧Ｖｐが高い場合にはＮＭＯＳトランジスタに比してＰＭＯＳトランジスタの駆動電流が大きいからパルス総数Ｎｐが小さいほど高くなる傾向にｐウェル電圧を調整するよう設定されている。これにより、集積回路１２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を揃える方向に調整することができ、集積回路１２をより低電圧で動作させたり、集積回路１２の動作速度を向上させることができ、集積回路の特性を向上させることができる。
【００２５】
以上説明した実施例の半導体装置１０によれば、モニタ回路２０の検出回路２２を、リセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには入力端子ＩＮ１に拘わらず論理ハイの信号を出力すると共にリセット信号入力端子ＲＳＴ１に論理ローの信号が入力されているときには入力端子ＩＮ１に入力されている論理信号を出力端子ＯＵＴ１から出力するｎ個の第１バッファが隣接する出力端子ＯＵＴ１が入力端子ＩＮ１に接続されるよう直列接続されてなる第１バッファ回路２６と、リセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには入力端子ＩＮ２に拘わらず論理ローの信号を出力すると共にリセット信号入力端子ＲＳＴ２に論理ローの信号が入力されているときには入力端子ＩＮ２に入力されている論理信号を出力端子ＯＵＴ２から出力するｎ個の第２バッファ２８が出力端子ＯＵＴ２が入力端子ＩＮ２に接続されるよう直列接続されてなる第２バッファ回路３０と、を、第１バッファ回路２６の終端の第１バッファ２４の出力端子ＯＵＴ１が第２バッファ回路３０の始端の第２バッファ２８の入力端子ＩＮ２に接続され、第２バッファ回路３０の終端の出力端子ＯＵＴ２が第１バッファ回路２６の始端の第１バッファ２４の入力端子ＩＮ１に接続されるよう接続して構成したから、より簡易な手法で、ＣＭＯＳ回路を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を検出することができる。また、ウェル電圧調整回路４０は、検出回路２２による検出結果に基づく固定電圧Ｖｐが論理ローの場合にはパルス総数Ｎｐが小さいほど低くなる傾向にｎウェル電圧を調整し、固定電圧Ｖｐが高い場合にはパルス総数Ｎｐが小さいほど高くなる傾向にｐウェル電圧を調整するから、これにより、集積回路１２におけるＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性を揃える方向に調整することができ、集積回路の特性を向上させることができる。
【００２６】
実施例の半導体装置１０では、第１バッファ２４を、リセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには入力端子ＩＮ１に拘わらず論理ハイの信号を出力するものとし、第２バッファ２８を、リセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには入力端子ＩＮ２に拘わらず論理ローの信号を出力するものとしたが、第１バッファ２４を、リセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには入力端子ＩＮ１に拘わらず論理ローの信号を出力するものとし、第２バッファ２８を、リセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには入力端子ＩＮ２に拘わらず論理ハイの信号を出力するものとしてもよい。
【００２７】
実施例の半導体装置１０では、第１バッファ２４を、リセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには入力端子ＩＮ１に拘わらず論理ハイの信号を出力すると共にリセット信号入力端子ＲＳＴ１に論理ローの信号が入力されているときには入力端子ＩＮ１に入力されている論理信号を出力端子ＯＵＴ１から出力するものとし、第２バッファ２８を、リセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには入力端子ＩＮ２に拘わらず論理ローの信号を出力すると共にリセット信号入力端子ＲＳＴ２に論理ローの信号が入力されているときには入力端子ＩＮ２に入力されている論理信号を出力端子ＯＵＴ２から出力するものとしたが、第１バッファ２４を、リセット信号入力端子ＲＳＴ１に論理ローの信号が入力されているときには入力端子ＩＮ１に拘わらず論理ハイの信号を出力すると共にリセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには入力端子ＩＮ１に入力されている論理信号を出力端子ＯＵＴ１から出力するものとし、第２バッファ２８を、リセット信号入力端子ＲＳＴ２に論理ローの信号が入力されているときには入力端子ＩＮ２に拘わらず論理ローの信号を出力すると共にリセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには入力端子ＩＮ２に入力されている論理信号を出力端子ＯＵＴ２から出力するものとしてもよい。
【００２８】
実施例の半導体装置１０では、第１バッファ２４，第２バッファ２８を、図４，図５に例示した構成であるものとしたが、第１バッファ２４がリセット信号入力端子ＲＳＴ１に論理ハイの信号が入力されているときには入力端子ＩＮ１に拘わらず論理ハイの信号を出力すると共にリセット信号入力端子ＲＳＴ１に論理ローの信号が入力されているときには入力端子ＩＮ１に入力されている論理信号を出力端子ＯＵＴ１から出力するものであり、第２バッファ２８がリセット信号入力端子ＲＳＴ２に論理ハイの信号が入力されているときには入力端子ＩＮ２に拘わらず論理ローの信号を出力すると共にリセット信号入力端子ＲＳＴ２に論理ローの信号が入力されているときには入力端子ＩＮ２に入力されている論理信号を出力端子ＯＵＴ２から出力するものであれば如何なるものとしてもよく、例えば、第１バッファ２４として図１０に例示する第１バッファ２４ａを用いると共に第２バッファ２８として図１１に例示する第２バッファ２８ａを用いるものとしてもよい。
【００２９】
実施例の半導体装置１０では、第１バッファ回路２６をｎ個の第１バッファ２４から構成されているものとし、第２バッファ回路３０を第１バッファ回路２６の第１バッファ２４と同じ個数の第２バッファ２８とから構成されているものとしたが、第１バッファ回路２６の第１バッファの数と第２バッファ回路３０の第２バッファの数とを異なるものとしても構わない。この場合、第１バッファの数をｍ個とし、第２バッファの数をｎ個としたときに（ｍ，ｎは共に値１以上の整数）、ｎはｍと同程度であることが望ましいが、ｎはｍの１／１０倍より大きく１０倍より小さくしてもよく、ｎはｍの１／１０００倍より大きく１０００倍より小さくするものとしてもよい。
【００３０】
実施例の半導体装置１０では、集積回路１２とモニタ回路２０とウェル電圧調整回路４０の全てが１つの半導体チップに形成されているものとしたが、集積回路１２とモニタ回路２０とが１つのチップに形成されていればよいから、ウェル電圧調整回路４０を集積回路１２とモニタ回路２０とが形成された半導体チップと異なるチップに形成するものとしてもよい。
【００３１】
実施例の半導体装置１０では、モニタ回路２０を検出回路２２と、カウンタ３２と、レベル検出回路３４と、レジスタ３６とから構成されているものとしたが、モニタ回路２０を検出回路２２とカウンタ３２とレベル検出回路２２とで構成するものとしてウェル電圧調整回路４０がレジスタ３６を備えるものとしてもよいし、モニタ回路２０を検出回路２２のみで構成するものとしてウェル電圧調整回路４０がカウンタ３２とレベル検出回路３４とレジスタ３６とを備えるものとしてもよい。また、こうしたウェル電圧調整回路４０を搭載せずにモニタ回路２０のみを搭載するものとして、ウェル電圧の調整を行わずにＰＭＯＳトランジスタとＮＭＯＳトランジスタとの電流特性の検出のみを行うものとしてもよい。
【００３２】
なお、実施例の主要な要素と課題を解決するための手段の欄に記載した発明の主要な要素との対応関係は、実施例が課題を解決するための手段の欄に記載した発明を実施するための形態を具体的に説明するための一例であることから、課題を解決するための手段の欄に記載した発明の要素を限定するものではない。即ち、課題を解決するための手段の欄に記載した発明についての解釈はその欄の記載に基づいて行なわれるべきものであり、実施例は課題を解決するための手段の欄に記載した発明の具体的な一例に過ぎないものである。
【００３３】
以上、本発明を実施するための形態について実施例を用いて説明したが、本発明はこうした実施例に何等限定されるものではなく、本発明の要旨を逸脱しない範囲内において、種々なる形態で実施し得ることは勿論である。
【産業上の利用可能性】
【００３４】
本発明は、電流特性検出回路やウェル電圧調整回路の製造産業などに利用可能である。
【符号の説明】
【００３５】
１０  半導体装置、１２  集積回路、１２ａ  ｎウェル領域、１２ｂ  ｐウェル領域、２０  モニタ回路、２２  検出回路、２４，２４ａ  第１バッファ、２６  第１バッファ回路、２８，２８ａ  第２バッファ、３０  第２バッファ回路、３２  カウンタ、３４  レベル検出回路、３６  レジスタ、４０  ウェル電圧調整回路、ＤＩＮ１，ＤＩＮ２  データ信号入力端子、ＤＯＵＴ  データ信号出力端子、ＥＸＴＣＬＫ  外部クロック入力端子、ＥＸＴＲＳＴ  リセットパルス入力端子、ＦＤＯＵＴ  最終データ出力端子、ＩＮ１，ＩＮ２  入力端子、ＩＮＶ１〜ＩＮＶ４  インバータ、Ｎ１〜Ｎ３  トランジスタ、ＮＰＩＮ  パルス数入力端子、ＮＰＯＵＴ  パルス数出力端子、ＯＵＴ１，ＯＵＴ２  出力端子、Ｐ１〜Ｐ３  トランジスタ、ＲＳＴ１，ＲＳＴ２  リセット信号入力端子、ＶＯＵＴ  電圧レベル出力端子、ＶＰＩＮ  パルス電圧入力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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