(57)【要約】【課題】オッドモード発振を抑制し、またガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための安定化回路を備える半導体装置を提供する。【解決手段】第１の能動素子ＦＥＴ１と、第１の能動素子ＦＥＴ１に並列接続される第２の能動素子ＦＥＴ２と、第１の能動素子ＦＥＴ１のゲートＧ１と第２の能動素子ＦＥＴ２のゲートＧ２間に接続され、ゲートバイパス抵抗Ｒg0、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路からなる第１の安定化回路１２０とを備え、第１の安定化回路１２０の共振周波数は、オッドモード共振周波数に等しいことを特徴とする半導体装置。【選択図】図１
2011029966.tif 000002
【特許請求の範囲】
【請求項１】
第１の能動素子と、
前記第１の能動素子に並列接続される第２の能動素子と、
前記第１の能動素子のゲートと前記第２の能動素子のゲート間に接続され、ゲートバイパス抵抗、ゲートバイパスキャパシタ、およびゲートバイパスインダクタンスの並列回路からなる第１の安定化回路と
を備え、前記第１の安定化回路の共振周波数は、オッドモード共振周波数に等しいことを特徴とする半導体装置。
【請求項２】
前記ゲートバイパスキャパシタンスは、前記ゲートバイパスインダクタンスに隣接して配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲートバイパスキャパシタンスは、前記ゲートバイパス抵抗に隣接して配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記ゲートバイパスキャパシタンスは、前記ゲートバイパス抵抗の上部に積層されて配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記ゲートバイパスキャパシタンスは、前記ゲートバイパス抵抗の下部に積層されて配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲートバイパスキャパシタンスは、第１金属層と、前記第１金属層に隣接して配置された第２金属層からなるインターディジタルキャパシタンス構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記ゲートバイパスキャパシタンスは、第３金属層と、前記第３金属層上に配置された絶縁層と、前記絶縁層上に配置された金属コンタクト層からなるＭＩＭキャパシタンス構造を有することを特徴とする請求項１に記載の半導体装置。
【請求項８】
互いに並列接続され、それぞれ高周波負性抵抗発振に伴う負性抵抗を有する第１の能動素子および第２の能動素子と、
前記第１の能動素子のゲートと前記第２の能動素子のゲート間に接続され、ゲートバイパス抵抗、ゲートバイパスキャパシタ、およびゲートバイパスインダクタンスの並列回路からなる第１の安定化回路と、
前記第１の能動素子のドレインと前記第２の能動素子のドレイン間に接続され、ドレインバイパス抵抗、ドレインバイパスキャパシタ、およびドレインバイパスインダクタンスの並列回路からなる第２の安定化回路と
を備え、前記第１の安定化回路の共振周波数は、オッドモード共振周波数に等しく、前記第２の安定化回路の共振周波数は、高周波負性抵抗発振周波数に等しいことを特徴とする半導体装置。
【請求項９】
前記第２の安定化回路は、前記負性抵抗をキャンセルすることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記高周波負性抵抗発振は、ガン発振であることを特徴とする請求項８に記載の半導体装置。
【請求項１１】
前記ドレインバイパスキャパシタンスは、前記ドレインバイパスインダクタンスに隣接して配置されたことを特徴とする請求項８に記載の半導体装置。
【請求項１２】
前記ドレインバイパスキャパシタンスは、前記ドレインバイパス抵抗に隣接して配置されたことを特徴とする請求項８に記載の半導体装置。
【請求項１３】
前記ドレインバイパスキャパシタンスは、前記ドレインバイパス抵抗の上部に積層されて配置されたことを特徴とする請求項８に記載の半導体装置。
【請求項１４】
前記ドレインバイパスキャパシタンスは、前記ドレインバイパス抵抗の下部に積層されて配置されたことを特徴とする請求項８に記載の半導体装置。
【請求項１５】
前記ドレインバイパスキャパシタンスは、第１金属層と、前記第１金属層に隣接して配置された第２金属層からなるインターディジタルキャパシタンス構造を有することを特徴とする請求項８に記載の半導体装置。
【請求項１６】
前記ゲートバイパスキャパシタンスは、第３金属層と、前記第３金属層上に配置された絶縁層と、前記絶縁層上に配置された金属コンタクト層からなるＭＩＭキャパシタンス構造を有することを特徴とする請求項８に記載の半導体装置。
【請求項１７】
前記第１の能動素子及び前記第２の能動素子は、電界効果トランジスタ、高電子移動度トランジスタ、ガンダイオード、インパットダイオード、タンネットダイオードのいずれかであることを特徴とする請求項１〜１６のいずれか1項に記載の半導体装置。
【請求項１８】
前記第１の能動素子及び前記第２の能動素子は、
基板と、
前記基板上に配置され、それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記基板上に配置され、前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ソース端子電極に接続されたＶＩＡホールと
を備える電界効果トランジスタであることを特徴とする請求項１〜１６のいずれか１項に記載の半導体装置。
【請求項１９】
互いに並列接続され、それぞれ高周波負性抵抗発振に伴う負性抵抗を有する複数の能動素子と、
前記能動素子の隣接するゲート間に接続され、ゲートバイパス抵抗、ゲートバイパスキャパシタ、およびゲートバイパスインダクタンスの並列回路からなる第１の安定化回路と、
前記能動素子の隣接するドレイン間に接続され、ドレインバイパス抵抗、ドレインバイパスキャパシタ、およびドレインバイパスインダクタンスの並列回路からなる第２の安定化回路と
を備え、前記第１の安定化回路の共振周波数は、オッドモード共振周波数に等しく、前記第２の安定化回路の共振周波数は、高周波負性抵抗発振周波数に等しいことを特徴とする半導体装置。
【請求項２０】
前記能動素子は、電界効果トランジスタ、高電子移動度トランジスタ、ガンダイオード、インパットダイオード、タンネットダイオードのいずれかであることを特徴とする請求項１９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、オッドモード発振を抑制し、またガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための半導体装置に関する。
【背景技術】
【０００２】
ＧａＡｓＭＥＳＦＥＴ（Gallium Arsenide Metal Semiconductor Field Effect Transistor）、ＧａＡｓｐＨＥＭＴ(Gallium Arsenide p channel High Electron Mobility Transistor)、ＩｎＰＨＥＭＴ(Indium Phosphide High Electron Mobility Transistor)などのＩＩＩ−Ｖ族化合物半導体を適用するトランジスタおよび増幅回路は、ガン発振（Gunn Oscillation）として知られるドレイン側出力に現れる負性抵抗に基づく高周波発振の影響を受けることがある。このようなガン発振は、マイクロ波およびミリ波発振源して適用可能であるが、電力増幅器の安定的かつ高効率の動作にとっては、望ましくない現象である。
【０００３】
また、このような単一のＦＥＴを用いて増幅器として動作させる場合には、広い周波数範囲に渡り、発振することもなく、安定な動作が期待される。しかしながら、単一のＦＥＴを使用する増幅器では、出力パワーに限界が存在する。増幅器のパワーレベルを増大するために、２段以上のＦＥＴを並列に接続する増幅器が存在する。
【０００４】
このように、並列接続された増幅器においては、各個別のＦＥＴは、全体の出力パワーの一部分を担うのみであることから、個々のＦＥＴを損傷することなく、合成出力パワーを増大することができる。
【０００５】
このような単一ＦＥＴに比べて、合成出力パワーを増大することができるという利点にもかかわらず、並列接続されたＦＥＴ増幅器は、いわゆる“並列ＦＥＴ発振”、或いは“オッドモード発振”と呼ばれる増幅器を不安定にする現象が存在する。このような望ましくない発振現象は、ＦＥＴの内部寄生容量とＦＥＴを接続するための回路内の配線インダクタンスによって形成される自己共振回路によって引き起こされる。このような共振現象によって発生されるオッドモード発振電流によって、ＦＥＴは破壊され易い。
【０００６】
このような望ましくないオッドモード発振を抑制するために、通常の並列化ＦＥＴ増幅器においては、並列化ＦＥＴのゲート電流を低減化するためにゲートに直列抵抗を接続している。しかしながら、ゲートに直列抵抗を接続すると、増幅されるべき入力信号も低減化されてしまうという問題点がある。したがって、並列化ＦＥＴ増幅器において、増幅されるべき入力信号を低減化することなく、オッドモード発振を抑制する必要がある。
【０００７】
このような望ましくないオッドモード発振を抑制するために、通常の並列化ＦＥＴ増幅器において、並列化ＦＥＴのゲート間にバイパス抵抗を接続する例が開示されている（例えば、特許文献１参照。）。
【０００８】
オッドモード発振を抑制するために、通常の並列化ＦＥＴ増幅器において、ドレイン間にバイパス抵抗Ｒd0を接続する例を図１０に示す。さらに、オッドモード発振を抑制するために、通常の並列化ＦＥＴ増幅器において、ゲート間にゲートバイパス抵抗Ｒg0を接続し、かつドレイン間にドレインバイパス抵抗Ｒd0を接続する例を図１１に示す。図１０および図１１において、ＦＥＴ１のゲート、ドレインおよびソースは、それぞれＧ１、Ｄ１およびＳ１で表され、ＦＥＴ２のゲート、ドレインおよびソースは、それぞれＧ２、Ｄ２およびＳ２で表される。ソ図１０および図１１において、ソースＳ１およびＳ２は接地されている。
【０００９】
ＦＥＴ１およびＦＥＴ２を並列化する場合、図１０に示すように、ＦＥＴ１のゲートＧ１とＦＥＴ２のゲートＧ２を接続するため、入力端子ＰｉとゲートＧ１間および入力端子ＰｉとゲートＧ２間には、ゲート配線に伴うインダクタンスＬgが存在する。
【００１０】
同様に、ＦＥＴ１およびＦＥＴ２を並列化する場合、図１０に示すように、ＦＥＴ１のドレインＤ１とＦＥＴ２のドレインＤ２を接続するため、出力端子ＰoとドレインＤ１間および出力端子ＰoとドレインＤ２間には、ドレイン配線に伴うインダクタンスＬd2が存在する。また、図１０に示すように、ＦＥＴ１のドレインＤ１とＦＥＴ２のドレインＤ２間にバイパス抵抗Ｒd0を接続するため、ドレイン配線に伴うインダクタンスＬd1が存在する。
【００１１】
同様に、ＦＥＴ１およびＦＥＴ２を並列化する場合、図１１に示すように、ＦＥＴ１のゲートＧ１とＦＥＴ２のゲートＧ２を接続するため、入力端子ＰｉとゲートＧ１間および入力端子ＰｉとゲートＧ２間には、ゲート配線に伴うインダクタンスＬg2が存在する。また、図１１に示すように、ＦＥＴ１のゲートＧ１とＦＥＴ２のゲートＧ２間にバイパス抵抗Ｒg0を接続するため、ゲート配線に伴うインダクタンスＬg1が存在する。
【００１２】
同様に、ＦＥＴ１およびＦＥＴ２を並列化する場合、図１１に示すように、ＦＥＴ１のドレインＤ１とＦＥＴ２のドレインＤ２を接続するため、出力端子ＰoとドレインＤ１間および出力端子ＰoとドレインＤ２間には、ドレイン配線に伴うインダクタンスＬd2が存在する。また、図１１に示すように、ＦＥＴ１のドレインＤ１とＦＥＴ２のドレインＤ２間にバイパス抵抗Ｒd0を接続するため、ドレイン配線に伴うインダクタンスＬd1が存在する。
【００１３】
一般に、各個別ＦＥＴには素子バラツキが存在し、各個別ＦＥＴのゲート電位間、ドレイン電位間には、電位のバラツキが生じている。したがって、並列化ＦＥＴのゲート間、ドレイン間にバイパス抵抗を接続しても、各個別ＦＥＴのゲート電位、ドレイン電位に存在する電位変動を解消することは難しい。また、このような素子バラツキを有する並列化ＦＥＴを用いて電力増幅を行うと、電位変動に伴い、入力発振周波数に対して、電力合成率が影響を受け易い。
【００１４】
また、並列化ＦＥＴのゲート間、ドレイン間にバイパス抵抗とバイパスインダクタンスからなる並列回路を接続した場合、増幅したい入力周波数において、損失が大きくなる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】米国特許第５，６９４，０８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、オッドモード発振を抑制し、またガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明の一態様によれば、第１の能動素子と、前記第１の能動素子に並列接続される第２の能動素子と、前記第１の能動素子のゲートと前記第２の能動素子のゲート間に接続され、ゲートバイパス抵抗、ゲートバイパスキャパシタ、およびゲートバイパスインダクタンスの並列回路からなる第１の安定化回路とを備え、前記第１の安定化回路の共振周波数は、オッドモード共振周波数に等しい半導体装置が提供される。
【００１８】
本発明の他の態様によれば、互いに並列接続され、それぞれ高周波負性抵抗発振に伴う負性抵抗を有する第１の能動素子および第２の能動素子と、前記第１の能動素子のゲートと前記第２の能動素子のゲート間に接続され、ゲートバイパス抵抗、ゲートバイパスキャパシタ、およびゲートバイパスインダクタンスの並列回路からなる第１の安定化回路と、前記第１の能動素子のドレインと前記第２の能動素子のドレイン間に接続され、ドレインバイパス抵抗、ドレインバイパスキャパシタ、およびドレインバイパスインダクタンスの並列回路からなる第２の安定化回路とを備え、前記第１の安定化回路の共振周波数は、オッドモード共振周波数に等しく、前記第２の安定化回路の共振周波数は、高周波負性抵抗発振周波数に等しい半導体装置が提供される。
【００１９】
本発明の他の態様によれば、互いに並列接続され、それぞれ高周波負性抵抗発振に伴う負性抵抗を有する複数の能動素子と、前記能動素子の隣接するゲート間に接続され、ゲートバイパス抵抗、ゲートバイパスキャパシタ、およびゲートバイパスインダクタンスの並列回路からなる第１の安定化回路と、前記能動素子の隣接するドレイン間に接続され、ドレインバイパス抵抗、ドレインバイパスキャパシタ、およびドレインバイパスインダクタンスの並列回路からなる第２の安定化回路とを備え、前記第１の安定化回路の共振周波数は、オッドモード共振周波数に等しく、前記第２の安定化回路の共振周波数は、高周波負性抵抗発振周波数に等しい半導体装置が提供される。
【発明の効果】
【００２０】
本発明によれば、オッドモード発振を抑制し、またガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための半導体装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的回路構成図。
【図２】本発明の第１の実施の形態に係る半導体装置に適用する安定化回路の模式的平面パターン構成図。
【図３】本発明の第１の実施の形態に係る半導体装置に適用する並列化ＦＥＴの模式的平面パターン構成図。
【図４】本発明の第１の実施の形態に係る半導体装置に適用する安定化回路の別の模式的平面パターン構成図。
【図５】本発明の第１の実施の形態に係る半導体装置に適用する安定化回路のインターディジタルキャパシタンスの構成を表す模式的鳥瞰図。
【図６】本発明の第１の実施の形態に係る半導体装置に適用する安定化回路の抵抗の構成を表す模式的断面構造図。
【図７】本発明の第１の実施の形態に係る半導体装置に適用する安定化回路のＭＩＭキャパシタンスの構成を表す模式的断面構造図。
【図８】本発明の第２の実施の形態に係る半導体装置の模式的回路構成図。
【図９】本発明の第３の実施の形態に係る半導体装置の模式的回路構成図。
【図１０】従来の半導体装置の模式的回路構成であって、並列化ＦＥＴのドレイン間にドレインバイパス抵抗Ｒd0を接続する回路例。
【図１１】従来の導体装置の模式的回路構成であって、並列化ＦＥＴのゲート間にゲートバイパス抵抗Ｒg0を接続し、ドレイン間にドレインバイパス抵抗Ｒd0を接続する回路例。
【発明を実施するための形態】
【００２２】
次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２３】
以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００２４】
[第１の実施の形態]
本発明の第１の実施の形態に係る半導体装置１の模式的回路構成は、図１に示すように、第１の能動素子１５１と、第１の能動素子１５１に並列接続される第２の能動素子１５２と、第１の能動素子１５１のゲートＧ１と第２の能動素子１５２のゲートＧ２間に接続され、ゲートバイパス抵抗Ｒg0、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路からなる第１の安定化回路１２０とを備える。第１の安定化回路１２０の共振周波数は、オッドモード共振周波数に等しい。
【００２５】
ゲートバイパスキャパシタンスＣg0は、ゲートバイパスインダクタンスＬg0に隣接して配置されている。
【００２６】
また、ゲートバイパスキャパシタンスＣg0は、ゲートバイパス抵抗Ｒg0に隣接して配置されている。
【００２７】
図１において、第１の能動素子１５１のゲート、ドレインおよびソースは、それぞれＧ１、Ｄ１およびＳ１で表され、第２の能動素子１５２のゲート、ドレインおよびソースは、それぞれＧ２、Ｄ２およびＳ２で表される。図１において、ソースＳ１およびＳ２は接地されている。
【００２８】
第１の能動素子１５１および第２の能動素子１５２を並列化する場合、図１に示すように、ゲートＧ１とゲートＧ２を接続するため、入力端子ＰｉとゲートＧ１間および入力端子ＰｉとゲートＧ２間には、ゲート配線に伴うインダクタンスＬg2が存在する。また、図１に示すように、ゲートＧ１とゲートＧ２間に第１の安定化回路１２０を接続するため、ゲート配線に伴うインダクタンスＬg1が存在する。
【００２９】
同様に、第１の能動素子１５１および第２の能動素子１５２を並列化する場合、図１に示すように、ドレインＤ１とドレインＤ２を接続するため、出力端子ＰoとドレインＤ１間および出力端子ＰoとドレインＤ２間には、ドレイン配線に伴うインダクタンスＬd2が存在する。また、図１に示すように、ドレインＤ１とドレインＤ２間にバイパス抵抗Ｒd0を接続するため、ドレイン配線に伴うインダクタンスＬd1が存在する。
【００３０】
（オッドモード発振）
図１において、オッドモード発振時の電流ループは２つ存在する。一つは、ドレイン側の電流ループであり、第１の能動素子１５１のドレインＤ１からソースＳ１に電流が導通し、同時に第２の能動素子１５２のソースＳ２からドレインＤ２に電流が導通する。或いは、第１の能動素子１５１のソースＳ１からドレインＤ１に電流が導通し、同時に第２の能動素子１５２のドレインＤ２からソースＳ２に電流が導通する。もう一つは、ゲート側の電流ループであり、第１の能動素子１５１のゲートＧ１からソースＳ１に電流が導通し、同時に第２の能動素子１５２のソースＳ２からゲートＧ２に電流が導通する。或いは、第１の能動素子１５１のソースＳ１からゲートＧ１に電流が導通し、同時に第２の能動素子１５２のゲートＧ２からソースＳ２に電流が導通する。このようなオッドモード発振は、ドレイン側電流ループ、或いはゲート側電流ループにおいて、第１の能動素子１５１および第２の能動素子１５２の内部寄生容量と第１の能動素子１５１および第２の能動素子１５２を接続するための回路内の配線インダクタンスによって形成される自己共振回路によって引き起こされる。
【００３１】
（安定化回路）
第１の実施の形態に係る半導体装置１に適用する第１の安定化回路１２０は、図１に示すように、第１の能動素子１５１のゲートＧ１と第２の能動素子１５２のゲートＧ２間に接続され、ゲートバイパス抵抗Ｒg0、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路からなる。第１の安定化回路１２０の共振周波数は、オッドモード共振周波数に等しい。すなわち、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路から決定される共振周波数は、オッドモード共振周波数に等しい。第１の実施の形態に係る半導体装置１がオッドモード共振状態にある場合には、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路で決まるリアクタンス成分は、無限大∞の抵抗値を有することから、第１の安定化回路１２０のインピーダンスは、ゲートバイパス抵抗Ｒg0に等しくなり、オッドモード共振を停止することができる。
【００３２】
ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0からなる並列回路は、ＤＣから入力動作周波数の範囲内では、短絡状態となるため、第１の能動素子１５１と第２の能動素子１５２に素子バラツキが存在しても、ゲートＧ１およびゲートＧ２の電位は、同電位とすることができる。
【００３３】
したがって、第１の能動素子１５１と第２の能動素子１５２のゲート電位を同電位とすることができることから、素子バラツキが存在しても、電力合成率の影響を抑制し、安定的かつ高効率の電力増幅を得ることができる。
【００３４】
ここで、第１の能動素子１５１および第２の能動素子１５２は、ＦＥＴ、ＨＥＭＴ、ガンダイオード(Gunn Diode)、インパットダイオード(IMPATT Diode)、タンネットダイオード(TUNNETT Diode)のいずれかで構成されていてもよい。
【００３５】
さらに具体的には、第１の能動素子１５１および第２の能動素子１５２は、ＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＥＭＴ、ＩｎＰＨＥＭＴなどで構成されていてもよい。
【００３６】
第１の実施の形態に係る半導体装置１に適用する第１の安定化回路１２０によれば、オッドモード発振を抑制し、安定的かつ高効率の電力増幅を得るための半導体装置を提供することができる。
【００３７】
（平面パターン構成）
第１の実施の形態に係る半導体装置１に適用する安定化回路１２０の模式的平面パターン構成は、図２に示すように、図１に示す第１の能動素子１５１のゲートＧ１と第２の能動素子１５２のゲートＧ２との間において、薄膜抵抗などで形成されたゲートバイパス抵抗Ｒg0と、ゲートバイパス抵抗Ｒg0に並列に接続されたゲートバイパスインダクタンスＬg0と、さらにこれらのＲＬ回路に並列に接続され、ゲートバイパス抵抗Ｒg0の上部に形成されたゲートバイパスキャパシタンスＣg0とを有する。
【００３８】
ゲートバイパスキャパシタンスＣgoは、図２に示すように、ゲートバイパスインダクタンスＬgoに隣接して配置されていてもよい。
【００３９】
また、ゲートバイパスキャパシタンスＣgoは、図２に示すように、ゲートバイパス抵抗Ｒgoの上部に積層化されて配置されていてもよい。或いはまた、ゲートバイパスキャパシタンスＣgoは、ゲートバイパス抵抗Ｒgoの下部に積層されて配置されていてもよい。
【００４０】
或いはまた、ゲートバイパスキャパシタンスＣgoは、図２に示すように、第１金属層３４と、第１金属層３４に隣接して配置された第２金属層３６からなるインターディジタルキャパシタンス構造を備えていてもよい。
【００４１】
ゲートバイパスインダクタンスＬgoは、電極配線により形成されていてもよい。
【００４２】
（能動素子の構成）
第１の実施の形態に係る半導体装置１に適用する能動素子１５０の模式的平面パターン構成例は、図３に示すように、基板１０と、基板１０上に配置され、それぞれ複数のフィンガーを有するゲート電極２４、ソース電極２０およびドレイン電極２２と、基板１０上に配置され、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５およびドレイン端子電極Ｄと、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５に接続されたＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５とを備える。
【００４３】
基板１０上において、ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガーを有し、ゲート電極２４、ソース電極２０およびドレイン電極２２ごとに複数のフィンガーを束ねられて、端子用電極を形成する。ゲート電極２４、ソース電極２０およびドレイン電極２２が複数のフィンガー形状を有する部分は、図３に示すように、活性領域ＡＡを形成する。
【００４４】
図３の例では、一方の端にゲート端子電極Ｇ１，Ｇ２，…，Ｇ４、ソース端子電極Ｓ１，Ｓ２，…，Ｓ５が配置され、他方の端にドレイン端子電極Ｄが配置される。
【００４５】
基板１０の表面近傍において、ゲート電極２４、ソース電極２０およびドレイン電極２２の下部の基板１０上に活性領域ＡＡが形成される。
【００４６】
図３の例では、活性領域ＡＡ近傍のソース端子電極Ｓ１，Ｓ２，…，Ｓ５において、基板１０の裏面からＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５が形成されて、基板１０の裏面には接地導体が形成されている。そして、回路素子を接地する場合、基板１０を貫通するＶＩＡホールＳＣ１，ＳＣ２，…，ＳＣ５を介して、基板１０上に設けた回路素子と基板１０の裏面に形成した接地導体とが電気的に接続される。
【００４７】
また、基板１０は、ＳｉＣ基板、ＧａＡｓ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、Ｓｉ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板上にＧａＮエピタキシャル層を形成した基板、サファイア基板若しくはダイヤモンド基板、半絶縁性基板のいずれかを備えていてもよい。
【００４８】
第１の実施の形態に係る半導体装置１においては、例えば、図３に示すような能動素子１５０をそれぞれ第１の能動素子１５１および第２の能動素子１５２として並列に配置し、ゲートバイパス抵抗Ｒg0、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路からなる第１の安定化回路１２０をゲートＧ１およびゲートＧ２間に接続している。
【００４９】
（安定化回路の別の模式的平面パターン構成）
第１の実施の形態に係る半導体装置１に適用する第１の安定化回路１２０の別の模式的平面パターン構成は、図４に示すように、図１に示す第１の能動素子１５１のゲートＧ１と第２の能動素子１５２のゲートＧ２との間において、薄膜抵抗などで形成された抵抗Ｒg0と、抵抗Ｒg0に並列に接続されたインダクタンスＬg0と、さらにこれらのＲＬ回路に並列に接続され、抵抗Ｒg0に隣接して配置されたキャパシタンスＣg0とを有する。
【００５０】
キャパシタンスＣg0は、図４に示すように、第１金属層３４と、第１金属層３４に隣接して配置された第２金属層３６からなるインターディジタルキャパシタンス構造を備えている。
【００５１】
インダクタンスＬg0は、電極配線により形成されていてもよい。
【００５２】
（インターディジタルキャパシタンスの構造例）
第１の実施の形態に係る半導体装置１に適用する第１の安定化回路１２０のインターディジタルキャパシタンスの構造は、例えば、図５に示すように、基板１０と、基板上に配置された絶縁層３２と、絶縁層３２上に配置された第１金属層３４と、第１金属層３４に隣接して絶縁層３２上に配置された第２金属層３６からなる。第１金属層３４および第２金属層３６は、例えば、アルミニウム（Ａｌ）で形成され、絶縁層３２は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜などで形成されている。なお、第１金属層３４と第２金属層３６の間は、空隙であっても良く、或いはＳｉＯ2などの絶縁層が充填されていてもよい。
【００５３】
（バイパス抵抗の構造例）
第１の実施の形態に係る半導体装置に適用する第１の安定化回路１２０のバイパス抵抗の構成を表す模式的断面構造は、図６に示すように、基板１０と、基板１０上に配置された抵抗膜１８と、基板１０上に配置された窒化膜等で形成された絶縁膜１２と、絶縁膜１２上に配置され、抵抗膜１８とそれぞれコンタクトを取るための金属コンタクト層１４ａおよび１４ｂと、金属コンタクト層１４ａおよび１４ｂにそれぞれ接続された金属層１６ａおよび１６ｂとを備える。絶縁膜１２は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸窒化膜などで形成されている。金属コンタクト層１４ａおよび１４ｂは、例えば、ポリシリコン層で形成され、金属層１６ａおよび１６ｂは、例えば、Ａｌで形成されている。
【００５４】
（ＭＩＭキャパシタンスの構造例）
第１の実施の形態に係る半導体装置１に適用する第１の安定化回路１２０のゲートバイパスキャパシタンスＣg0は、第３金属層４０と、前記第３金属層４０上に配置された絶縁層３２と、絶縁層３２上に配置された金属コンタクト層１４からなるＭＩＭキャパシタンス構造を有する。
【００５５】
第１の実施の形態に係る半導体装置１に適用する第１の安定化回路１２０のＭＩＭキャパシタンスの構成は、図７に示すように、基板１０と、基板１０上に配置された第３金属層４０と、基板１０および第３金属層４０上に配置された絶縁層３２と、絶縁層３２上に配置された金属コンタクト層１４と、金属コンタクト層１４上に配置された金属層１６とを備える。ＭＩＭキャパシタンス構造は、第３金属層４０／絶縁層３２／金属コンタクト層１４および金属層１６から形成されている。
【００５６】
第１の実施の形態によれば、オッドモード発振を抑制し、安定的かつ高効率の電力増幅を得るための半導体装置を提供することができる。
【００５７】
[第２の実施の形態]
本発明の第２の実施の形態に係る半導体装置の模式的回路構成は、図８に示すように、互いに並列接続され、それぞれ高周波負性抵抗発振に伴う負性抵抗を有する第１の能動素子１５１および第２の能動素子１５２と、第１の能動素子１５１のドレインＤ１と第２の能動素子１５２のドレインＤ２間に接続され、ドレインバイパス抵抗Ｒd0、ドレインバイパスキャパシタＣd0、およびドレインバイパスインダクタンスＬd0の並列回路からなる第２の安定化回路１４０とを備える。第２の安定化回路１４０の共振周波数は、高周波負性抵抗発振周波数に等しい。
【００５８】
第２の安定化回路１４０は、負性抵抗をキャンセルする。
【００５９】
高周波負性抵抗発振は、例えば、ガン発振である。
【００６０】
ドレインバイパスキャパシタンスＣd0は、ドレインバイパスインダクタンスＬd0に隣接して配置されている。
【００６１】
また、ドレインバイパスキャパシタンスＣd0は、ドレインバイパス抵抗Ｒd0に隣接して配置されている。
【００６２】
図８において、第１の能動素子１５１のゲート、ドレインおよびソースは、それぞれＧ１、Ｄ１およびＳ１で表され、第２の能動素子１５２のゲート、ドレインおよびソースは、それぞれＧ２、Ｄ２およびＳ２で表される。図１において、ソースＳ１およびＳ２は接地されている。
【００６３】
第１の能動素子１５１および第２の能動素子１５２を並列化する場合、図８に示すように、ゲートＧ１とゲートＧ２を接続するため、入力端子ＰｉとゲートＧ１間および入力端子ＰｉとゲートＧ２間には、ゲート配線に伴うインダクタンスＬg2が存在する。
【００６４】
同様に、第１の能動素子１５１および第２の能動素子１５２を並列化する場合、図１に示すように、ドレインＤ１とドレインＤ２を接続するため、出力端子ＰoとドレインＤ１間および出力端子ＰoとドレインＤ２間には、ドレイン配線に伴うインダクタンスＬd2が存在する。また、図１に示すように、ドレインＤ１とドレインＤ２間に第２の安定化回路１４０を接続するため、ドレイン配線に伴うインダクタンスＬd1が存在する。
【００６５】
（安定化回路）
第２の実施の形態に係る半導体装置１に適用する第２の安定化回路１４０は、図８に示すように、第１の能動素子１５１のドレインＤ１と第２の能動素子１５２のドレインＤ２間に接続され、ドレインバイパス抵抗Ｒd0、ドレインバイパスキャパシタＣd0、およびドレインバイパスインダクタンスＬd0の並列回路からなる。第２の安定化回路１４０の共振周波数は、高周波負性抵抗発振の発振周波数に等しい。すなわち、ドレインバイパスキャパシタＣd0、およびドレインバイパスインダクタンスＬd0の並列回路から決定される共振周波数は、高周波負性抵抗発振の発振周波数に等しい。第２の実施の形態に係る半導体装置１が高周波負性抵抗発振状態にある場合には、ドレインバイパスキャパシタＣd0、およびドレインバイパスインダクタンスＬd0の並列回路で決まるリアクタンス成分は、無限大∞の抵抗値を有することから、第２の安定化回路１４０のインピーダンスは、ドレインバイパス抵抗Ｒd0に等しくなる。このドレインバイパス抵抗Ｒd0の抵抗値を、負性抵抗の値と等しくすることによって、第２の安定化回路１４０は、負性抵抗をキャンセルすることができる。
【００６６】
ここで、高周波負性抵抗発振は、例えば、ガン発振である。
【００６７】
ガン発振の発振周波数で共振するＬＣ並列回路によって、無限大のリアクタンスを提供することができることから、第２の安定化回路１４０は、正の抵抗値を与えることが可能となる。
【００６８】
これによって、第２の実施の形態に係る半導体装置１に適用する安定化回路１４０は、ガン発振の発振周波数における負性抵抗を除去して、ガン発振を抑制することができる。
【００６９】
ここで、第１の能動素子１５１および第２の能動素子１５２は、ＦＥＴ、ＨＥＭＴ、ガンダイオード(Gunn Diode)、インパットダイオード(IMPATT Diode)、タンネットダイオード(TUNNETT Diode)のいずれかで構成されていてもよい。
【００７０】
さらに具体的には、第１の能動素子１５１および第２の能動素子１５２は、ＧａＡｓＭＥＳＦＥＴ、ＧａＡｓＨＥＭＴ、ＩｎＰＨＥＭＴなどで構成されていてもよい。
【００７１】
第２の実施の形態に係る半導体装置１に適用する第２の安定化回路１２０によれば、高周波負性抵抗発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための半導体装置を提供することができる。
【００７２】
第２の実施の形態に係る半導体装置１に適用する安定化回路１４０の模式的平面パターン構成は、図２と同様に表されるため、重複説明は省略する。
【００７３】
ドレインバイパスキャパシタンスＣdoは、図２と同様に、ドレインバイパスインダクタンスＬdoに隣接して配置されていてもよい。
【００７４】
また、ドレインバイパスキャパシタンスＣdoは、図２と同様に、ドレインバイパス抵抗Ｒdoの上部に積層化されて配置されていてもよい。或いはまた、ドレインバイパスキャパシタンスＣdoは、ドレインバイパス抵抗Ｒdoの下部に積層されて配置されていてもよい。
【００７５】
或いはまた、ドレインバイパスキャパシタンスＣdoは、図２と同様に、第１金属層３４と、第１金属層３４に隣接して配置された第２金属層３６からなるインターディジタルキャパシタンス構造を備えていてもよい。
【００７６】
ドレインバイパスインダクタンスＬdoは、電極配線により形成されていてもよい。
【００７７】
第２の実施の形態に係る半導体装置１に適用する能動素子の模式的平面パターン構成例は、図３と同様に表されるため、重複説明は省略する。
【００７８】
第２の実施の形態に係る半導体装置１に適用する第２の安定化回路１４０の別の模式的平面パターン構成は、図４と同様に表されるため、重複説明は省略する。
【００７９】
第２の実施の形態に係る半導体装置１に適用する第２の安定化回路１４０のインターディジタルキャパシタンスの構造は、図５と同様に表されるため、重複説明は省略する。
【００８０】
第２の実施の形態に係る半導体装置１に適用する第２の安定化回路１４０のバイパス抵抗の構成を表す模式的断面構造は、図６と同様に表されるため、重複説明は省略する。
【００８１】
第２の実施の形態に係る半導体装置１に適用する第２の安定化回路１４０のＭＩＭキャパシタンスの構成は、図７と同様に表されるため、重複説明は省略する。
【００８２】
第２の実施の形態によれば、ガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための半導体装置を提供することができる。
【００８３】
[第３の実施の形態]
本発明の第３の実施の形態に係る半導体装置１の模式的回路構成は、図９に示すように、互いに並列接続され、それぞれ高周波負性抵抗発振に伴う負性抵抗を有する第１の能動素子１５１および第２の能動素子１５２と、第１の能動素子１５１のゲートＧ１と第２の能動素子１５２のゲートＧ２間に接続され、ゲートバイパス抵抗Ｒg0、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路からなる第１の安定化回路１２０と、第１の能動素子１５１のドレインＤ１と第２の能動素子１５２のドレインＤ２間に接続され、ドレインバイパス抵抗Ｒd0、ドレインバイパスキャパシタＣd0、およびドレインバイパスインダクタンスＬd0の並列回路からなる第２の安定化回路１４０とを備える。第１の安定化回路１２０の共振周波数は、オッドモード共振周波数に等しく、第２の安定化回路１４０の共振周波数は、高周波負性抵抗発振周波数に等しい。
【００８４】
第２の安定化回路１４０は、負性抵抗をキャンセルする。
【００８５】
高周波負性抵抗発振は、例えば、ガン発振である。
【００８６】
配線に伴う寄生インダクタンス、能動素子の模式的平面パターン構成例、第１および第２の安定化回路の平面パターン構成および安定化動作説明、インターディジタルキャパシタンスの構造、バイパス抵抗の構成、ＭＩＭキャパシタンスの構成など第１および第２の実施の形態に係る半導体装置と重複する部分の説明は省略する。
【００８７】
（変形例）
第３の実施の形態の変形例に係る半導体装置の模式的回路構成は、図９に示す回路構成をさらに拡張した回路構成を有し、互いに並列接続され、それぞれ高周波負性抵抗発振に伴う負性抵抗を有する複数の能動素子と、能動素子の隣接するゲート間に接続され、ゲートバイパス抵抗、ゲートバイパスキャパシタ、およびゲートバイパスインダクタンスの並列回路からなる第１の安定化回路と、能動素子の隣接するドレイン間に接続され、ドレインバイパス抵抗、ドレインバイパスキャパシタ、およびドレインバイパスインダクタンスの並列回路からなる第２の安定化回路とを備える。第１の安定化回路の共振周波数は、オッドモード共振周波数に等しく、第２の安定化回路の共振周波数は、高周波負性抵抗発振周波数に等しい点は、第３の実施の形態と同様である。
【００８８】
第３の実施の形態およびその変形例に係る半導体装置においては、第１の実施の形態における第１の安定化回路１２０と、第２の実施の形態における第２の安定化回路１４０の両方の安定化回路の特徴を備えることから、オッドモード発振と高周波負性抵抗発振の両方を抑制することができる。
【００８９】
すなわち、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路から決定される共振周波数は、オッドモード共振周波数に等しい。第３の実施の形態の変形例に係る半導体装置がオッドモード共振状態にある場合には、ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0の並列回路で決まるリアクタンス成分は、無限大∞の抵抗値を有することから、第１の安定化回路１２０のインピーダンスは、ゲートバイパス抵抗Ｒg0に等しくなり、オッドモード共振を停止することができる。
【００９０】
ゲートバイパスキャパシタＣg0、およびゲートバイパスインダクタンスＬg0からなる並列回路は、ＤＣから入力動作周波数の範囲内では、短絡状態となるため、複数の能動素子に素子バラツキが存在しても、ゲートの電位は、同電位とすることができることから、素子バラツキが存在しても、電力合成率の影響を抑制し、安定的かつ高効率の電力増幅を得ることができる。
【００９１】
また、第２の安定化回路１４０の共振周波数は、高周波負性抵抗発振の発振周波数に等しい。すなわち、ドレインバイパスキャパシタＣd0、およびドレインバイパスインダクタンスＬd0の並列回路から決定される共振周波数は、高周波負性抵抗発振の発振周波数に等しい。第３の実施の形態の変形例に係る半導体装置が高周波負性抵抗発振状態にある場合には、ドレインバイパスキャパシタＣd0、およびドレインバイパスインダクタンスＬd0の並列回路で決まるリアクタンス成分は、無限大∞の抵抗値を有することから、第２の安定化回路１４０のインピーダンスは、ドレインバイパス抵抗Ｒd0に等しくなる。このドレインバイパス抵抗Ｒd0の抵抗値を、負性抵抗の値と等しくすることによって、第２の安定化回路１４０は、負性抵抗をキャンセルすることができる。
【００９２】
第３の実施の形態およびその変形例によれば、オッドモード発振を抑制し、またガン発振に伴う負性抵抗を抑制し、安定的かつ高効率の電力増幅を得るための半導体装置を提供することができる。
【００９３】
[その他の実施の形態]
上記のように、本発明は第１〜第３の実施の形態およびその変形例によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００９４】
なお、本発明の半導体装置としては、ＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００９５】
このように、本発明はここでは記載していない様々な実施の形態などを含む。
【産業上の利用可能性】
【００９６】
本発明の半導体装置は、内部整合型電力増幅素子、電力ＭＭＩＣ（Monolithic Microwave Integrated Circuit）、マイクロ波電力増幅器、ミリ波電力増幅器、高周波ＭＥＭＳ素子などの幅広い分野に適用可能である。
【符号の説明】
【００９７】
１…半導体装置
１０…基板（半導体基板、半絶縁性基板ＳＩ）
１２，３２…絶縁層
１４，１４ａ，１４ｂ…金属コンタクト層
１６ａ，１６ｂ…金属層
１８…抵抗膜
２０…ソース電極
２２…ドレイン電極
２４…ゲート電極
３４…第１金属層
３６…第２金属層
４０…第３金属層
１２０…第１の安定化回路
１４０…第２の安定化回路
１５０、１５１、１５２…能動素子（ＦＥＴ）
Ｓ１，Ｓ２，…，Ｓ５…ソース端子電極
Ｄ…ドレイン端子電極
Ｇ１，Ｇ２，…，Ｇ４…ゲート端子電極
ＳＣ１，ＳＣ２，…，ＳＣ５…ＶＩＡホール
Ｒg0…ゲートバイパス抵抗
Ｌg0…ゲートバイパスインダクタンス
Ｃg0…ゲートバイパスキャパシタンス
Ｒd0…ドレインバイパス抵抗
Ｌd0…ドレインバイパスインダクタンス
Ｃd0…ドレインバイパスキャパシタンス
【図１】
2011029966.tif 000003
【図２】
2011029966.tif 000004
【図３】
2011029966.tif 000005
【図４】
2011029966.tif 000006
【図５】
2011029966.tif 000007
【図６】
2011029966.tif 000008
【図７】
2011029966.tif 000009
【図８】
2011029966.tif 000010
【図９】
2011029966.tif 000011
【図１０】
2011029966.tif 000012
【図１１】
2011029966.tif 000013