(57)【要約】【課題】搭載された異なるＰＬＬ回路の夫々の出力信号の同期化を実現する半導体装置を提供する。【解決手段】所定の周波数の信号を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力する、２つの異なるＰＬＬ回路（２、４）によって同期化された信号を夫々分周し、当該分周した信号の位相差に応じた所定の遅延量に基づいて一方のＰＬＬ回路（２）の出力信号を遅延させることで、他方のＰＬＬ回路（４）の出力信号（４２）に同期させたクロック信号（４１）を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の周波数の信号を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力する第１のＰＬＬ回路と、
所定の周波数の信号を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力する第２のＰＬＬ回路と、
前記第１のＰＬＬ回路及び第２のＰＬＬ回路によって同期化された信号を夫々分周し、当該分周した信号の位相差に応じた所定の遅延量に基づいて前記第１のＰＬＬ回路の出力信号を遅延させることで、前記第１のＰＬＬ回路によって同期化された信号を前記第２のＰＬＬ回路によって同期化された信号に同期させる同期制御部と、を有する半導体装置。
【請求項２】
前記同期制御部は、前記第１のＰＬＬ回路によって同期化された信号を入力し、当該同期化信号を前記所定の遅延量を持たせて出力する遅延回路と、
前記遅延回路の出力信号を所定の分周率で分周した第１の分周信号を出力する第１の分周部と、
前記第２のＰＬＬ回路によって同期化された同期化信号を所定の分周率で分周した第２の分周信号を出力する第２の分周部と、
前記第１の分周信号と前記第２の分周信号の位相を比較し、当該位相差を表す位相差信号を出力する位相比較器と、を有し、
前記第１の分周部及び第２の分周部は前記第１の分周信号の周波数と前記第２の分周信号の周波数とが等しくなるような分周率で分周し、
前記遅延回路は、前記位相差信号に基づいて前記位相差が零となるように前記所定の遅延量を調整する、請求項１記載の半導体装置。
【請求項３】
前記同期制御部は、前記第１のＰＬＬ回路と前記第２のＰＬＬ回路の動作を制御し、且つ夫々のＰＬＬ回路の動作状態に基づいて前記位相比較器と前記遅延回路を制御する制御部を更に有し、
前記制御部は、前記第１のＰＬＬ回路と前記第２のＰＬＬ回路の夫々の出力信号が、対応する入力信号に同期したことを確認してから前記位相比較器の動作を開始させる、請求項２記載の半導体装置。
【請求項４】
前記制御部は、前記第２のＰＬＬ回路を停止させているときは、前記位相差が零であることを示す位相差信号を前記位相比較器に出力させる、請求項３記載の半導体装置。
【請求項５】
前記制御部は、前記第１のＰＬＬ回路を停止させているときは、前記第１のＰＬＬ回路の入力信号を前記遅延回路に入力し、且つ前記位相差が零であることを示す位相差信号を前記位相比較器に出力させる、請求項４記載の半導体装置。
【請求項６】
前記制御部は、前記第１のＰＬＬ回路と前記第２のＰＬＬ回路をともに停止させているときは、前記遅延回路及び前記第２のＰＬＬ回路の出力を停止する、請求項５記載の半導体装置
【請求項７】
所定の周波数の信号を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力するＰＬＬ回路と、
所定の周波数の基準信号を入力し、前記基準信号に同期した出力を生成する同期化信号生成部と、
前記同期化信号生成部と前記ＰＬＬ回路の動作を制御する制御部と、を有し、
前記同期化信号生成部は、前記基準信号の整数倍の周波数の信号を当該基準信号に同期させて出力する第１の動作と、前記第１の動作によって出力された信号を前記ＰＬＬ回路によって同期化された信号に同期させて出力する第２の動作と、を行い、
前記制御部は、前記第１の動作と前記第２の動作を時分割で切り替える制御を行う、半導体装置。
【請求項８】
前記同期化信号生成部は、２つの信号の位相を比較して当該位相差を表す位相差信号を出力する位相比較器と、
自走発振をし、前記位相比較器の位相差信号に基づいて発振周波数を変化させて前記基準信号と同期した信号を出力する発振部と、
入力する信号を、前記位相比較器の位相差信号に基づいた所定の遅延量を持たせて出力する遅延回路と、
入力する信号を所定の分周率で分周した信号を出力する第１の分周部と、
前記ＰＬＬ回路の出力信号を所定の分周率で分周した信号を出力するＰＬＬ信号分周部と、を有し、
前記第１の動作において、前記第１の分周部は前記発振部の出力信号を第１の分周率で分周した信号を前記位相比較器に与え、前記位相比較器は、与えられた分周信号と前記基準信号の位相を比較し、前記発振部は当該比較結果に基づいて当該位相差が零になるように発振周波数を変化させ、前記遅延回路は前記発振部の出力信号を入力すると共に前記所定の遅延量を零として出力し、
前記第２の動作において、前記第１の分周部は、前記第１の分周部の出力信号の周波数と前記ＰＬＬ信号分周部の出力信号の周波数とが等しくなる第２の分周率で前記遅延回路の出力信号を分周し、当該分周した信号を前記位相比較器に与え、前記位相比較器は、与えられた分周信号と前記ＰＬＬ信号分周部による分周信号の位相を比較し、前記遅延回路は当該比較結果に基づいて当該位相差が零となるように前記所定の遅延量を調整する、請求項７記載の半導体装置。
【請求項９】
前記制御部は、前記第１の動作により同期化が行われたこと、及び前記ＰＬＬ回路の出力信号が対応する入力信号に同期したことを確認してから前記第２の動作を開始させる、請求項８記載の半導体装置。
【請求項１０】
前記制御部は、前記第２の動作により同期化が行われたことを確認してから、前記第１の動作を再開させる、請求項９記載の半導体装置。
【請求項１１】
前記制御部は更に、前記同期化信号生成部の第３の動作を制御し、
前記第３の動作は、前記基準信号が前記遅延回路に入力され、前記位相比較器より位相差が零であることを示す位相差信号が前記遅延回路に与えられ、前記遅延回路が遅延量を零として前記基準信号を出力する動作である、請求項１０記載の半導体装置。
【請求項１２】
前記制御部は、前記ＰＬＬ回路を停止させ、且つ前記同期化信号生成部に第１の動作をさせる場合には、位相差が零であることを示す位相差信号を前記遅延回路に入力させる制御を行う、請求項１１記載の半導体装置。
【請求項１３】
前記制御部は、前記ＰＬＬ回路を停止させ、且つ前記同期化信号生成部に前記第１の動作及び第２の動作を停止させる場合には、前記遅延回路の出力を停止する、請求項１２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路を利用したシステムに関し、例えばＰＬＬ回路の出力信号を内部クロック信号として利用するマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
昨今の携帯電話やＰＣ等において、アプリケーションの高性能化に伴い、処理の高速化を実現するため、ＰＬＬ回路を用いて外部クロック周波数の整数倍にした信号を、マイクロプロセッサやこれを含む各種ロジックＩＣの内部クロック周波数として採用している。ＰＬＬ回路とは、入力される基準信号に対して出力信号との位相差を検出し、内部に備える電圧制御発振器や分周器を制御することで入力信号に同期した高い発振周波数の信号を出力することができる装置である。
【０００３】
このＰＬＬ回路について、異なる周波数の入力信号においても一定の周波数の信号を出力する技術として例えば、下記の特許文献１において開示がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−３３６２１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、分周器の分周率を入力信号の周波数と出力信号の周波数の比と等しくなるように設定することにより、異なる周波数の入力信号に対して一定の周波数の出力を得るのみである。
【０００６】
昨今の携帯電話は、アプリケーションの高性能化に伴い、例えば、電話機能を実現するベースバンド処理用のＣＰＵに加え、アプリケーション専用のＣＰＵを備えるシステムや、ベースバンド処理用のＣＰＵの内部にアプリケーション専用のＣＰＵコアを内蔵したマルチコアＣＰＵ等を備えるシステムを採用しているものがある。このようなシステムでは、別々のＣＰＵでは当然ながら、夫々のマルチコアＣＰＵは異なるＰＬＬ回路によるクロック信号に基づいて動作を行っており、ＣＰＵコア間のデータの受け渡し時には、データ受け渡し処理が必要となる。このデータ受け渡し処理を行うに際し、データの受け渡しをする夫々のＣＰＵコアのクロック信号が同期していない場合には同期している場合に比べて、前記データ受け渡し処理に要する時間がかかり、データ転送におけるスループットが低下することになる。発明者が考えるところによると、今後の携帯電話で採用されるであろう１００Ｍｂｐｓを超える次世代の高速なデータ通信機能を利用した、大容量のストリーミング機能などを実現する場合には、前記データ受け渡し処理による遅延がデータ転送の高速化を阻害する要因となる。
【０００７】
本発明の目的は、搭載された異なるＰＬＬ回路の夫々の出力信号の同期化を実現する半導体装置を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、２つの異なるＰＬＬ回路によって同期化された信号を夫々分周し、当該分周した信号の位相差に応じた所定の遅延量に基づいて一方のＰＬＬ回路の出力信号を遅延させ、他方のＰＬＬ回路の出力信号に同期させて出力する。
【発明の効果】
【００１１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１２】
すなわち、搭載された異なるＰＬＬ回路の夫々の出力信号の同期化を実現することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１に係るクロック信号生成部１００のブロック図である。
【図２】クロック信号生成部１００による同期化処理の流れを示したフローチャートである。
【図３】クロック信号生成部１００を含んだ携帯電話用の半導体装置の全体図である。
【図４】携帯電話のユースケースにおけるクロック信号を出力する回路の動作モードの一例である。
【図５】同期した異なるクロック信号間のデータの乗せ換えを示した説明図である。
【図６】ユースケースを“カメラ撮影”から“動画ストリーミング”に切り替えた場合の動作を示した説明図である。
【図７】異なるクロック周波数で動作するＣＰＵ間のデータの転送を行うためのロジック回路の一例である。
【図８】本発明の実施の形態３に係るクロック信号生成部３００のブロック図である。
【図９】クロック信号生成部３００による同期化処理の流れを示したフローチャートである。
【図１０】同期化信号生成部５０における第１の動作と第２の動作の切替り時のタイミングチャートである。
【発明を実施するための形態】
【００１４】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１５】
〔１〕本発明の代表的な実施の形態に係る半導体装置（２００）は、所定の周波数の信号（１）を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力する第１のＰＬＬ（Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路（２）と、所定の周波数の信号（３）を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力する第２のＰＬＬ回路（４）と、前記第１のＰＬＬ回路及び第２のＰＬＬ回路によって同期化された信号を夫々分周し、当該分周した信号の位相差に応じた所定の遅延量に基づいて前記第１のＰＬＬ回路の出力信号を遅延させることで、前記第１のＰＬＬ回路によって同期化された信号を前記第２のＰＬＬ回路によって同期化された信号（４２）に同期させる同期制御部（４０）と、を有する。これによれば、前記第１のＰＬＬ回路の出力信号を遅延させて出力するから、前記第１のＰＬＬ回路の出力信号を前記第２のＰＬＬ回路の出力信号に同期させることができる。
【００１６】
〔２〕項１の半導体装置において、前記同期制御部は、前記第１のＰＬＬ回路によって同期化された信号を入力し、当該同期化信号を前記所定の遅延量を持たせて出力する遅延回路（７）と、前記遅延回路の出力信号を所定の分周率で分周した第１の分周信号を出力する第１の分周部（８）と、前記第２のＰＬＬ回路によって同期化された同期化信号を所定の分周率で分周した第２の分周信号を出力する第２の分周部（９）と、前記第１の分周信号と前記第２の分周信号の位相を比較し、当該位相差を表す位相差信号を出力する位相比較器（６）と、を有し、前記第１の分周部及び第２の分周部は前記第１の分周信号の周波数と前記第２の分周信号の周波数とが等しくなるような分周率で分周し、前記遅延回路は、前記位相差信号に基づいて前記位相差が零となるように前記所定の遅延量を調整する。これによれば、前記位相差を零にするように前記遅延量を調整するから、夫々のＰＬＬ回路の出力信号を容易に同期させることができる。
【００１７】
〔３〕項２の半導体装置において、前記同期制御部は、前記第１のＰＬＬ回路と前記第２のＰＬＬ回路の動作を制御し、且つ夫々のＰＬＬ回路の動作状態に基づいて前記位相比較器と前記遅延回路を制御する制御部（５）を更に有し、前記制御部は、前記第１のＰＬＬ回路と前記第２のＰＬＬ回路の夫々の出力信号が、対応する入力信号に同期したことを確認してから前記位相比較器の動作を開始させる。これによれば、ＰＬＬ回路によって同期化していない信号を同期化するという無駄な同期化の処理を抑制することができる。
【００１８】
〔４〕項３の半導体装置において、前記制御部は、前記第２のＰＬＬ回路を停止させているときは、前記位相差が零であることを示す位相差信号を前記位相比較器に出力させる。これによれば、前記第２のＰＬＬ回路の停止時には上記の同期化を行わず、前記第１のＰＬＬ回路の出力信号をそのまま出力することができる。
【００１９】
〔５〕項４の半導体装置において、前記制御部は、前記第１のＰＬＬ回路を停止させているときは、前記第１のＰＬＬ回路の入力信号を前記遅延回路に入力し、且つ前記位相差が零であることを示す位相差信号を前記位相比較器に出力させる。これによれば、前記第１のＰＬＬ回路を停止時には上記の同期化を行わず、前記入力信号をそのまま出力することができる。
【００２０】
〔６〕項５の半導体装置において、前記制御部は、前記第１のＰＬＬ回路と前記第２のＰＬＬ回路をともに停止させているときは、前記遅延回路及び前記第２のＰＬＬ回路の出力を停止する。
【００２１】
〔７〕本発明の代表的な実施の形態に係る半導体装置（３００）は、所定の周波数の信号を入力し、当該入力信号の整数倍の周波数の信号を当該入力信号と同期させて出力するＰＬＬ回路（４）と、所定の周波数の基準信号を入力し、前記基準信号に同期した出力（４１）を生成する同期化信号生成部（５０）と、前記同期化信号生成部と前記ＰＬＬ回路の動作を制御する制御部（５１）と、を有し、前記同期化信号生成部は、前記基準信号の整数倍の周波数の信号を当該基準信号に同期させて出力する第１の動作と、前記第１の動作によって出力された信号を前記ＰＬＬ回路によって同期化された信号に同期させて出力する第２の動作と、を行い、前記制御部は、前記第１の動作と前記第２の動作を時分割で切り替える制御を行う。これによれば、項１と同様の作用を奏する。
【００２２】
〔８〕項７の半導体装置において、前記同期化信号生成部は、２つの信号の位相を比較して当該位相差を表す位相差信号を出力する位相比較器（２０５）と、自走発振をし、前記位相比較器の位相差信号に基づいて発振周波数を変化させて前記基準信号と同期した信号を出力する発振部（２０３）と、入力する信号を、前記位相比較器の位相差信号に基づいた所定の遅延量を持たせて出力する遅延回路（７）と、入力する信号を所定の分周率で分周した信号を出力する第１の分周部（２０６）と、前記ＰＬＬ回路の出力信号を所定の分周率で分周した信号を出力するＰＬＬ信号分周部（９）と、を有し、前記第１の動作において、前記第１の分周部は前記発振部の出力信号を第１の分周率で分周した信号を前記位相比較器に与え、前記位相比較器は、与えられた分周信号と前記基準信号の位相を比較し、前記発振部は当該比較結果に基づいて当該位相差が零になるように発振周波数を変化させ、前記遅延回路は前記発振部の出力信号を入力すると共に前記所定の遅延量を零として出力し、前記第２の動作において、前記第１の分周部は、前記第１の分周部の出力信号の周波数と前記ＰＬＬ信号分周部の出力信号の周波数とが等しくなる第２の分周率で前記遅延回路の出力信号を分周し、当該分周した信号を前記位相比較器に与え、前記位相比較器は、与えられた分周信号と前記ＰＬＬ信号分周部による分周信号の位相を比較し、前記遅延回路は当該比較結果に基づいて当該位相差が零となるように前記所定の遅延量を調整する。これによれば、前記第１の分周部の分周率の切替えと、前記位相比較器の位相比較の対象となる信号の切替えを時分割に行うから、新たに分周部と位相比較器を追加することなく、項１と同様の作用を奏する。
【００２３】
〔９〕項８の半導体装置において、前記制御部は、前記第１の動作により同期化が行われたこと、及び前記ＰＬＬ回路の出力信号が対応する入力信号に同期したことを確認してから前記第２の動作を開始させる。これによれば、前記第１の動作及び前記ＰＬＬ回路によって同期化していない信号を同期化するという無駄な同期化の処理を抑制することができる。
【００２４】
〔１０〕項９の半導体装置において、前記制御部は、前記第２の動作により同期化が行われたことを確認してから、前記第１の動作を再開させる。これによれば、前記第２の動作による同期化の精度を上げることができる。
【００２５】
〔１１〕項１０の半導体装置において、前記制御部は更に、前記同期化信号生成部の第３の動作を制御し、前記第３の動作は、前記基準信号が前記遅延回路に入力され、前記位相比較器より位相差が零であることを示す位相差信号が前記遅延回路に与えられ、前記遅延回路が遅延量を零として前記基準信号を出力する動作である。これによれば、前記第１の動作を実行せず、前記基準信号をそのまま出力する動作モードを実現することができる。
【００２６】
〔１２〕項１１の半導体装置において、前記制御部は前記ＰＬＬ回路を停止させ、且つ前記同期化信号生成部に第１の動作をさせる場合には、位相差が零であることを示す位相差信号を前記遅延回路に入力させる制御を行う。これによれば、前記第１の動作によって前記基準信号と同期した信号をそのまま出力する動作モードを実現することができる。
【００２７】
〔１３〕項１２の半導体装置において、前記制御部は、前記ＰＬＬ回路を停止させ、且つ前記同期化信号生成部に前記第１の動作及び第２の動作を停止させる場合には、前記遅延回路の出力を停止する。
【００２８】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００２９】
《実施の形態１》
図１は、本発明に係る半導体装置の一実施の形態として、携帯電話におけるデータ処理等を行う半導体装置におけるクロック信号生成部の詳細な説明図である。
【００３０】
図１におけるクロック信号生成部１００は、ＰＬＬ回路（第１ＰＬＬ回路）２、ＰＬＬ回路（第２ＰＬＬ回路）４、及び同期制御部４０を備える。前記ＰＬＬ回路２の出力信号と前記ＰＬＬ回路４の出力信号が前記同期制御部４０に入力され、前記同期制御部４０が、前記ＰＬＬ回路２の出力信号を前記ＰＬＬ回路４の出力信号に同期させたクロック信号４１を生成して出力する。
【００３１】
前記ＰＬＬ回路２は、基準信号１の周波数の整数倍の周波数の信号を、当該基準信号１と同期させて出力する。前記ＰＬＬ回路２は、位相比較器２０１、ループフィルタ２０２、電圧制御発振器２０３、及び分周器２０４から構成される。
【００３２】
前記位相比較器２０１は、前記基準信号１と前記分周器２０４によって分周された比較信号を入力し、２つの信号の位相比較を行って位相差を求める。前記位相比較器２０１は、当該位相差をパルス状の位相差信号として前記ループフィルタ２０２を介して前記電圧制御発振器２０３に与える。なお、入力する前記基準信号１は例えば、外部に接続される水晶発振器からのクロック信号、または外部から入力される外部クロック信号である。
【００３３】
前記分周器２０４は、電圧制御発振器２０３の出力信号を入力し、当該入力した信号を所定の分周率（ここでは、分周率を１／Ｘとする。Ｘは１以上の整数。）で分周し、当該分周した信号を比較信号として前記位相比較器２０１に与える。
【００３４】
ループフィルタ２０２は積分回路、すなわちＬＰＦ（Ｌｏｗ−Ｐａｓｓ  Ｆｉｌｔｅｒ）によって構成され、前記位相比較器２０１から与えられたパルス状の位相差信号を直流化した制御電圧を前記電圧制御発振器２０３に与える。
【００３５】
前記電圧制御発振器２０３は、自走発振をし、前記ループフィルタ２０２から与えられる前記制御電圧に基づいて発振周波数を変化させてクロック信号を出力する。すなわち、前記制御電圧に基づいて、前記基準信号１と前記比較信号との位相差が零となるように発振周波数を変化させる。例えば、前記比較信号が前記基準信号１よりも位相が進んでいれば、発振周波数を下げたクロック信号を出力して前記比較信号の位相を遅らせ、前記比較信号が前記基準信号１よりも位相が遅れていれば、発振周波数を上げたクロック信号を出力して前記比較信号の位相を進める。
【００３６】
以上の制御により、前記電圧制御発振器２０３は、前記基準信号１のＸ倍の周波数のクロック信号を当該基準信号１と同期させて出力することができる。なお、前記基準信号１との同期が行われると、前記位相比較器２０１は同期したことを表す信号５０４を、後述する前記同期制御部４０の制御部５に与える。
【００３７】
前記ＰＬＬ回路４は、基準信号３の周波数の整数倍の周波数の信号を、当該基準信号３と同期させて出力する。前記ＰＬＬ回路４は、位相比較器４０１、ループフィルタ４０２、電圧制御発振器４０３、及び分周器４０４から構成される。
【００３８】
前記ＰＬＬ回路４は、前記ＰＬＬ回路２と同様の方法により、前記基準信号３と同期したクロック信号４２を生成する。また、前記分周器４０４の分周率は、前記クロック信号４２の必要とされる周波数に応じて設定される。なお、前記基準信号３との同期が行われると、前記位相比較器４０１は同期したことを表す信号５０５を、後述する前記同期制御部４０の制御部５に与える。なお、入力する前記基準信号３は例えば、外部に接続される水晶発振器からのクロック信号、または外部から入力される外部クロック信号である。
【００３９】
前記同期制御部４０は、前記ＰＬＬ回路２の出力信号と前記ＰＬＬ回路４の出力信号の同期化処理を行う。前記同期制御部４０による同期化処理について詳細に説明する。
【００４０】
前記同期制御部４０は、制御部５、位相比較器６、遅延回路７、分周器８及び分周器９から構成される。
【００４１】
前記遅延回路７は、前記ＰＬＬ回路２から出力されるクロック信号を入力し、後述する位相差に応じた遅延量に基づいて当該クロック信号を遅延させた信号（以下、「クロック信号４１」という。）を出力する。
【００４２】
前記分周器８は、前記クロック信号４１を入力し、当該クロック信号４１を所定の分周率（ここでは、分周率を１／Ｙとする。Ｙは１以上の整数。）で分周して前記位相比較器６に与える。また、前記分周器９は、前記クロック信号４２を入力し、前記クロック信号４２を所定の分周率（ここでは、分周率を１／Ｚとする。Ｚは１以上の整数。）で分周して前記位相比較器６に与える。このときの前記分周器８及び前記分周器９の分周率は、以下のように設定される。
【００４３】
前記分周率を定める整数Ｙと整数Ｚは、前記分周器８と前記分周器９によって分周された夫々のクロック信号の発振周波数が一致するような値が設定される。すなわち、整数Ｙと整数Ｚの比は、前記クロック周波数４１の発振周波数と前記クロック周波数４２の発振周波数の比に等しくなるように設定される。これらの分周率の設定は、例えば、図１に図示していないが、前記クロック信号生成部１００を含む半導体装置内のＣＰＵによって設定されたレジスタの値に基づいて設定される。
【００４４】
前記分周器８と前記分周器９によって分周されたクロック信号を受け取った前記位相比較器６は、夫々の位相を比較して位相差を求め、当該位相差を表す位相差信号を前記遅延回路７に与える。当該位相差信号が与えられた前記遅延回路７は、前記位相差信号に基づき遅延量を設定する。前記遅延量は前記分周器８の出力信号と前記分周器９の出力信号との位相差が零となるような値に設定される。例えば、前記分周器８の出力信号が前記分周器９の出力信号よりも位相が進んでいれば、前記分周器８の出力信号の位相を遅らせるように遅延量が設定される。一方、前記分周器８の出力信号が前記分周器９の出力信号よりも位相が遅れていれば、前記分周器８の出力信号の位相を進めるように遅延量が設定される。このように前記ＰＬＬ回路２の出力信号を遅延させることで、前記ＰＬＬ回路２の出力信号を前記ＰＬＬ回路４の出力信号に同期させることができる。
【００４５】
前記遅延回路７の構成としては、例えば、前記位相差信号に応じて抵抗等の値を調整して遅延量を可変させる構成でもよいし、前記位相差信号に応じてインバータの段数を調整して遅延量を可変させる構成でもよい。
【００４６】
なお、上記の同期化処理は前記制御部５によって制御される。前記制御部５は上記の同期化処理の制御に加え、図１に図示していないＣＰＵ等からの制御信号に従って、前記ＰＬＬ回路２及び前記ＰＬＬ回路４の動作の制御も行う。前記制御部５の動作概要について、図２を用いて詳細に説明する。
【００４７】
図２は、前記クロック信号生成部１００による同期化処理の流れを示したフローチャートである。
【００４８】
はじめに、前記ＰＬＬ回路２と前記ＰＬＬ回路４が動作している場合について説明する。
【００４９】
前記制御部５は、前記ＰＬＬ回路２が動作しているか否かを判断し（Ｓ１０１）、動作していることが確認できたら、前記位相比較器２０１から与えられる信号５０４に基づき、前記ＰＬＬ回路２の出力信号が前記１に同期しているか否かを判定する（Ｓ１０２）。ステップ１０２にて、同期していることが確認できたら、前記ＰＬＬ回路４が動作しているか否かを判断する（Ｓ１０３）。前記ＰＬＬ回路４の動作が確認できると、前記制御部５は、前記ＰＬＬ回路４の出力信号が前記基準信号３に同期しているか否かを判定する（Ｓ１０４）。ステップ１０４にて同期したことが確認できたら、前記制御部５は、制御信号５００により前記位相比較器６を制御して、ＰＬＬ回路２の出力信号とＰＬＬ回路４の出力信号の同期化を開始する（Ｓ１０５〜Ｓ１０７）。当該同期化の方法は、前述のとおりである。
【００５０】
次に、前記ＰＬＬ回路２が動作し、且つＰＬＬ回路４が停止している場合について説明する。
【００５１】
図２のステップ１０３において、前記制御部５は前記ＰＬＬ回路４が停止していることを確認したら、ステップ１０５に移行し、前記位相比較器６を制御して、位相差が零であることを示す位相差信号を出力させる。当該位相差信号を受け取った前記遅延回路７は、遅延量を零としてクロック信号を出力する（Ｓ１０６）。すなわち、前記ＰＬＬ回路２の出力信号をスルーさせた信号をクロック信号４１として出力する。
【００５２】
更に、前記ＰＬＬ回路２が停止し、且つＰＬＬ回路４が動作している場合、及び前記ＰＬＬ回路２と前記ＰＬＬ回路４が共に停止している場合について説明する。
【００５３】
図２のステップ１０１において、前記制御部５は前記ＰＬＬ回路２が停止していることを確認したら、ステップ１０３に移行する。ステップ１０３において、前記制御部５は前記ＰＬＬ回路４が動作していることを確認したら、前記ＰＬＬ回路２の出力信号の代わりに前記基準信号１を前記遅延回路７に入力する。次に、ステップ１０４に移行し、前記制御部５は前記ＰＬＬ回路４の出力信号が前記基準信号３に同期していることを確認したら、前記制御部５は前記位相比較器６を制御し、位相差が零であることを示す位相差信号を出力させる（Ｓ１０５）。当該位相差信号を受け取った遅延回路７は遅延量を零としてクロック信号を出力する（Ｓ１０６）。すなわち、前記基準信号１をスルーさせた信号をクロック信号４１として出力する。
【００５４】
また、ステップ１０３において、前記制御部５は、前記ＰＬＬ回路４が動作していないことを確認した場合、特に図示はしないが、前記同期化処理を停止し、制御信号５０２と制御信号５０３により遅延回路７とＰＬＬ回路４を制御して、前記クロック信号４１と前記クロック信号４２の出力を停止させる。
【００５５】
以上のように、実施の形態１に係るクロック発生回路１００によれば、２つのＰＬＬ回路の出力信号の位相差に応じて一方のＰＬＬ回路の出力信号の遅延量を調整するから、２つのＰＬＬ回路の出力信号を同期させることができる。
【００５６】
なお、前記遅延回路７が遅延量を零とすることで前記遅延回路７に入力された信号をスルーさせて出力する場合には、上述のように、前記制御部５が前記位相比較器６を制御して、位相差が零であることを示す位相差信号を出力させても良いし、前記制御部５が前記遅延回路７を直接制御して、遅延量を零として出力させても良い。
【００５７】
《実施の形態２》
図３は、本発明に係る半導体装置の一実施の形態として、図１のクロック信号生成部１００を含んだ、携帯電話用の半導体装置の全体図である。図３における半導体装置２００は、特に制限されないが、公知のＣＭＯS集積回路の製造技術によって1個の単結晶シリコンのような半導体基板に形成されている。
【００５８】
前記半導体装置２００は、ベースバンド処理部１０１、マルチメディアアプリケーション処理部１０２、クロック信号生成部１００、及びバス１２、１７を有する。
【００５９】
前記クロック信号生成部１００は、前記ＰＬＬ回路４により生成するクロック信号４２を前記マルチメディアアプリケーション処理部１０２に与え、前記クロック信号４２に同期したクロック信号４１を前記ベースバンド処理部１０１に与える。なお、前記クロック信号生成部１００は実施の形態１におけるクロック信号生成部１００と同様の機能を有するので、同一の符号を付して、その詳細な説明を省略する。
【００６０】
前記ベースバンド処理部１０１は、ベースバンド処理を行うブロックであり、音声通話時や待ち受け動作時に動作して電話機能を実現する。前記ベースバンド処理部１０１は、ＣＰＵ１１、分周器１０、同期メモリ１３、周辺回路１４、及び設定レジスタ２０を有する。
【００６１】
前記ＣＰＵ１１はベースバンド処理を司るＣＰＵであり、前記分周器１０で分周されたクロック信号に基づいて動作する。また、前記ＣＰＵ１１は、前記クロック信号生成部１００の制御部５に対し、制御信号を与えることで前記ＰＬＬ回路２及び前記ＰＬＬ回路４の動作を制御させる。更に前記ＣＰＵ１１は、前記設定レジスタ２０を設定することで、前記同期制御部４０の前記分周器８の分周率と前記分周器１０の分周率を決定する。なお、当該レジスタ２０の設定は、図３に示すように前記ＣＰＵ１１から直接設定してもよいし、前記バス１２を介して図示しない経路で設定してもよい。
【００６２】
前記分周器１０は、前記クロック信号生成部１００で生成されたクロック信号４１を分周して、クロック信号２３を出力する。前記分周器１０は、前記クロック信号４１を元に、分周率のそれぞれ異なる複数のクロック信号２３を生成することも可能である。よって、前記ＣＰＵ１１、前記同期メモリ１３、前記周辺回路１４はそれぞれの回路に適した動作周波数のクロック信号を供給されることが可能となる。例えば、前記ＣＰＵ１１には最も高速な第１クロック信号、前記バス１２には中速の第２クロック信号、前記同期メモリ１３及び前記周辺回路１４には低速の第３クロック信号を供給してもよい。各回路に供給されるクロック信号の周波数は必要に応じて変更可能である。
【００６３】
前記同期メモリ１３は、前記分周器１０によって分周されたクロック信号に同期して動作するメモリである。
【００６４】
前記周辺回路１４は、前記分周器１０によって分周されたクロック信号に同期して動作する回路であり、外部装置とのインターフェイス機能を有する入出力回路等である。
【００６５】
なお、前記ＣＰＵ１１は、前記分周器１０で分周したクロック信号で動作している他のブロック、すなわち前記同期メモリ１３、前記周辺回路１４、及び前記バス１２との間で同期動作が可能であり、スループットの低下等の損失がないデータの授受が実現可能である。
【００６６】
前記マルチメディアアプリケーション処理部１０２はマルチメディアアプリケーション処理を行うブロックであり、例えば、カメラ撮影、動画再生時に動作する。前記マルチメディアアプリケーション処理部１０２は、ＣＰＵ１６、分周器１５、同期メモリ１８、周辺回路１９、及び設定レジスタ２１を有する。
【００６７】
前記ＣＰＵ１６は、マルチメディアアプリケーション処理を司るＣＰＵであり、前記分周器１５で分周されたクロック信号に基づいて動作する。また、前記ＣＰＵ１６は、前記ＣＰＵ１１と同様に、前記クロック信号生成部１００の制御部５に対し制御信号を与えることで、前記ＰＬＬ回路２及び前記ＰＬＬ回路４の動作を制御させる。更に前記ＣＰＵ１６は前記設定レジスタ２１を設定することで、前記同期制御部４０の分周器９の分周率と前記分周器１５の分周率を決定する。なお、当該レジスタ２１の設定は、図３に示すように前記ＣＰＵ１６から直接設定してもよいし、前記バス１７を介して図示しない経路で設定してもよい。
【００６８】
前記分周器１５は、前記クロック信号生成部１００の前記ＰＬＬ回路４で生成されたクロック信号４２を分周して、クロック信号２２を出力する。前記分周器１５は、前記クロック信号４２を元に、分周率のそれぞれ異なる複数のクロック信号２２を生成することも可能である。よって、前記ＣＰＵ１６、前記同期メモリ１８、前記周辺回路１９はそれぞれの回路に適した動作周波数のクロック信号を供給されることが可能となる。例えば、前記ＣＰＵ１６には最も高速な第１クロック信号、前記バス１７には中速の第２クロック信号、前記同期メモリ１８及び前記周辺回路１９には低速の第３クロック信号を供給してもよい。各回路に供給されるクロック信号の周波数は必要に応じて変更可能である。
【００６９】
前記同期メモリ１８は、前記分周器１５によって分周されたクロック信号に同期して動作するメモリである。
【００７０】
前記周辺回路１９は、前記分周器１５によって分周されたクロック信号に同期して動作する回路であり、外部装置とのインターフェイス機能を有する入出力回路等である。
【００７１】
なお、前記ＣＰＵ１６は、前記分周器１５で分周したクロック信号で動作している他のブロック、すなわち同期メモリ１８、周辺回路１９、及びバス１７との間で同期動作が可能であり、スループットの低下等の損失がないデータの授受が実現可能である。
【００７２】
ここで、携帯電話のユースケースに応じた前記半導体装置２００の動作について説明する。
【００７３】
携帯電話は、ユースケースに応じてクロック信号を停止させたり、クロック信号の周波数を変更して高速動作モードと低速動作モードの切り替えをしたりして動作を行っている。
【００７４】
図４に携帯電話のユースケースにおける前記クロック信号を出力する回路の動作モードの一例を示す。
【００７５】
例として、ユースケースが“カメラ撮影”である場合について説明する。
【００７６】
この場合、図４において、前記ＰＬＬ回路４及び前記分周器１５は通常に動作し、これら以外は動作を停止することが示されている。なお、図４における記号（＊）は、前記ＰＬＬ回路２については同期する動作を停止して前記基準信号１をスルーして出力することを表し、前記分周器１０については分周する動作を停止して、クロック信号４１をスルーして出力することを表している。
【００７７】
具体的には、前記マルチメディアアプリケーション処理部１０２はカメラ撮影における処理を行い、前記ベースバンド処理部１０１は着信に備えて定期的に基地局を捕捉する動作のみを行う。このとき、前記マルチメディアアプリケーション処理部１０２は、前記ＰＬＬ回路４によるクロック信号４２を前記分周器１５で分周したクロック信号２２により動作する。一方、前記ベースバンド処理部１０１は、上記捕捉する動作のみを行うときには、低速動作モードで動作する。そのため、前記クロック信号生成部１００は、前記ＰＬＬ回路２の動作を停止して前記基準信号１をスルーさせた信号をクロック信号４１として出力し、且つ前記分周器１０は、分周を行わずにクロック信号４１をスルーさせてクロック信号２３として出力する。
【００７８】
また、このユースケースの場合には、後述する、前記ＣＰＵ１１と前記ＣＰＵ１６との間のデータの授受がないことから、クロック信号４１とクロック信号４２の同期が不要である。そのため、前記分周器８及び９は停止し、位相比較は行われない。
【００７９】
次に、ユースケースが“動画ストリーミング”である場合について説明する。
【００８０】
この場合、図４において、全ての回路が動作することが示されている。
【００８１】
具体的には、例えば、プロバイダ等が提供している動画コンテンツをストリーミング再生するような場合において、前記ベースバンド処理部１０１は動画データを受信しながら、前記マルチメディアアプリケーション処理部１０２に当該データを転送する。そして、前記マルチメディアアプリケーション処理部１０２は転送されたデータに基づいて動画再生の処理を行う。このとき、前記ベースバンド処理部１０１は、前記低速動作モードではなく、前記ＰＬＬ回路２によるクロック信号４１を前記分周器１０で分周したクロック信号２３により動作する。また、前記マルチメディアアプリケーション処理部１０２は、前記ＰＬＬ回路４によるクロック信号４２を前記分周器１５で分周したクロック信号２２に同期して動作する。
【００８２】
なお、この場合には、上述のように前記マルチメディアアプリケーション処理部１０２は転送されたデータに基づいて処理を行うため、前記ＣＰＵ１１と前記ＣＰＵ１６との間でデータの授受、すなわち、データの乗せ換えが必要となる。
【００８３】
図５は、同期した異なるクロック信号間のデータの乗せ換えの一例を示したものである。
【００８４】
図５において、クロック信号Ｃｌｋ＿Ａ（クロック信号２３の内、前記ＣＰＵ１１に供給されるクロック信号）で動作している前記ＣＰＵ１１から、クロック信号Ｃｌｋ＿Ｂ（クロック信号２２の内、前記ＣＰＵ１６に供給されるクロック信号）で動作しているＣＰＵ１６にデータを乗せ換える場合を例として説明する。この場合、図示されない所定のストローブ信号を開始信号として、クロック信号Ｃｌｋ＿Ｂの２クロックサイクル毎にデータＤａｔａ＿Ａを読み取り、クロックＣｌｋ＿Ｂに同期したデータＤａｔａ＿Ｂを得る。このように、所定のクロックサイクル毎にデータを受け取るような処理を行う回路を前記バス１２上に配置することで、実行スループットを低下させることなく容易にデータの乗せ換えを行うことができる。
【００８５】
図６は上述したユースケースを“カメラ撮影”から“動画ストリーミング”に切り替えた場合の動作を示したものである。図６には、前記基準信号１及び３と、各ブロックの出力信号とが表されている。図６において、ｔ１で示されるタイミングで前記半導体装置２００の動作が“カメラ撮影”から“動画ストリーミング”に切り替わり、前記分周器１０と前記分周器１５の出力信号の立ち上がりエッジが一致するように同期されることを表している。なお、図６では同期化に要する時間を無視している。
【００８６】
以上により、実施の形態２によれば、異なるＣＰＵに入力するクロック信号を同期させるから、当該ＣＰＵ間のデータの授受に際し、実行スループットを低下させることなく容易にデータの授受が可能なシステムを実現することができる。
【００８７】
なお、実施の形態２に係る半導体装置２００とは異なり、非同期の異なるクロック信号で動作するＣＰＵ間のデータの授受は、図７に示すようなロジック回路を介して行われる。
【００８８】
図７は、異なるクロック周波数で動作するＣＰＵ間のデータの転送を行うためのロジック回路の一例である。
【００８９】
前記ロジック回路は、例えば、前記バス１２上に配置され、前記ＣＰＵ１１側と前記ＣＰＵ１６側の双方に配置される。前記ロジック回路は前記ＣＰＵ１１とＣＰＵ１６間でデータ転送を行う際に、データの授受のための同期化を行う。例えば、前記ＣＰＵ１１から前記ＣＰＵ１６へのデータ転送を行う場合には、図７において、Ｄａｔａ＿Ａに前記ＣＰＵ１１のデータを入力すると共に、クロック信号Ｃｌｋ＿Ａとして前記ＣＰＵ１１のクロック信号２３を与え、クロック信号Ｃｌｋ＿Ｂとして前記ＣＰＵ１６のクロック信号２２を与える。これにより、前記クロック信号Ｃｌｋ＿Ｂに同期したＤａｔａ＿Ｂを得ることができる。ただし、この回路を用いてデータの授受を行うためには、前記クロック信号Ｃｌｋ＿Ａと前記クロック信号Ｃｌｋ＿Ｂの夫々の周波数が特定の関係を有する必要がある。具体的には、前記クロック信号Ｃｌｋ＿Ｂは、前記クロック信号Ｃｌｋ＿Ａの３倍以上の周波数を必要とする。この特定の関係を満足しない場合において、データ転送を行うためには、前記ロジック回路よりも複雑な回路が必要となり、データ転送におけるスループットの低下を招く。これを防ぐためには、夫々のＣＰＵのクロック周波数をより高速にする等の対策を行わなければならない。
【００９０】
一方、実施の形態２に係る半導体装置２００の場合には、前記ＣＰＵ１１のクロック信号２３と前記ＣＰＵ１６のクロック信号２２が同期しているため、上記の周波数に関する特定の関係によらずに、前記ロジック回路よりも小さい規模の回路によってデータ転送を実現することができる。
【００９１】
《実施の形態３》
図８は、本発明に係る半導体装置の一実施の形態として、携帯電話におけるデータ処理等を行う半導体装置におけるクロック信号生成部の詳細な説明図である。
【００９２】
実施の形態３に係るクロック信号生成部３００は、実施の形態１に係る前記位相比較器６と前記位相比較器２０１の夫々の機能を時分割に切り替え可能に構成された位相比較器２０５と、前記分周器８と前記分周器２０４の夫々の機能を時分割に切り替え可能に構成された分周器２０６とを採用する。これにより、前記クロック信号生成部３００は、実施の形態１に係るクロック信号生成部１００と同様の作用を奏する。
【００９３】
図８における前記クロック信号生成部３００は、同期化信号生成部５０、ＰＬＬ回路４、制御部５１を備える。なお、実施の形態１に係るクロック信号生成部１００と同一の機能を有するものには、同一の符号を付して、その詳細な説明を省略する。
【００９４】
前記同期化信号生成部５０は、位相比較器２０５、ループフィルタ２０２、電圧制御発振器２０３、遅延回路７、分周器２０６、及び分周器９からなる。前記同期化信号生成部５０は、大きく分けて以下の３つの動作を行う。
【００９５】
第１に、前記同期化信号生成部５０は、基準信号１と同期した信号を、クロック信号４１として出力する第１の動作を行う。すなわち、実施の形態１に係るＰＬＬ回路２と同様の動作を行う。
【００９６】
第２に、前記同期化信号生成部５０は、前記第１の動作において同期化された信号を前記ＰＬＬ回路４のクロック信号４２に同期させて、クロック信号４１として出力する第２の動作を行う。すなわち、前記同期化信号生成部５０は、実施の形態１に係る前記同期制御部４０による同期化処理と同様の動作を行う。
【００９７】
第３に、前記同期化信号生成部５０は、前記基準信号１をスルーさせた信号を、クロック信号４１として出力する第３の動作を行う。
【００９８】
上記３つの動作における各ブロックの機能について説明する。
【００９９】
前記第１の動作において、前記位相比較器２０５は、前記基準信号１と前記分周器２０６によって分周されたクロック信号を入力し、２つのクロック信号の位相比較を行って位相差を求め、当該位相差をパルス状の位相差信号として前記ループフィルタ２０２を介して電圧制御発振器２０３に与える。また、前記分周器２０６は、前記電圧制御発振器２０３の出力信号を入力し、当該入力信号を第１の分周率（ここでは、分周率を１／Ｘとする。Ｘは１以上の整数。）で分周して位相比較器２０５に与える。なお、この場合において、前記位相比較器２０５、前記ループフィルタ２０２、前記電圧制御発振器２０３、及び前記分周器２０６は、ＰＬＬ回路２１０を構成しており、前記電圧制御発振器２０３は前記基準信号１に同期したクロック信号を前記遅延回路７に出力する。当該クロック信号を受け取った前記遅延回路７は、遅延量を零としてクロック信号４１を出力する。なお、前記第１の動作により前記基準信号１との同期が行われると、前記位相比較器２０５は同期したことを表す信号５１４＿１を前記制御部５１に出力する。
【０１００】
前記第２の動作において、前記電圧制御発振器２０３は、前記第１の動作で同期化したクロック信号を前記遅延回路７に出力する。前記分周器２０６は、前記遅延回路７の出力信号を入力し、当該入力信号を第２の分周率（ここでは、分周率を１／Ｙとする。Ｙは１以上の整数。）で分周して位相比較器２０５に与える。この分周率１／Ｙは、実施の形態１と同様に、前記分周器２０６と前記分周器９によって分周された夫々のクロック信号の発振周波数が一致するような値に設定される。前記分周器２０６と前記分周器９から分周されたクロック信号を受け取った前記位相比較器２０５は、２つのクロック信号の位相比較を行って位相差を求め、当該位相差を表す位相差信号を前記遅延回路７に与える。したがって、前記第２の動作において、前記位相比較器２０５、前記遅延回路７、前記分周器９及び前記分周器２０６は、実施の形態１に係る同期制御部４０と同様の方法で、クロック信号４２と同期したクロック信号４１を生成することができる。
【０１０１】
なお、前記第２の動作により前記クロック信号４２との同期が行われると、前記位相比較器２０５は同期したことを表す信号５１４＿２を前記制御部５１に出力する。
【０１０２】
前記第３の動作において、前記位相比較器２０５は、位相差が零であることを示す位相差信号を前記遅延回路７に出力する。また、前記遅延回路７は前記電圧制御発振器２０３の出力信号を入力する代わりに、前記基準信号１を入力する。そして、前記遅延回路７は受け取った位相差信号に基づき遅延量を零として、前記基準信号１をスルーさせたクロック信号４１を出力する。
【０１０３】
なお、上記の前記同期化信号生成部５０の動作は前記制御部５１によって制御される。
【０１０４】
前記制御部５１の動作概要について、図９を用いて詳細に説明する。
【０１０５】
図９は、前記同期化信号生成部５０による同期化処理の流れを示したフローチャートである。
【０１０６】
はじめに、前記同期化信号生成部５０が前記第１の動作を行い、且つ前記ＰＬＬ回路４が動作する場合について説明する。
【０１０７】
まず、前記制御部５１は、前記同期化信号生成部５０に前記第１の動作を行わせる（Ｓ２００）。すなわち、前記制御部５１は制御信号５１０＿１により前記分周器２０６を制御し、前記分周器２０６は、入力する信号を前記電圧制御発振器２０３の出力信号に切り替えて、当該入力した信号を第１の分周率１／Ｘで分周する。また、前記制御部５１は制御信号５１０＿２により前記位相比較器２０５を制御し、前記位相比較器２０５は、前記基準信号１と前記分周器２０６から受け取ったクロック信号との位相を比較し、当該位相差信号を前記ループフィルタ２０２を介して前記電圧制御発振器２０３に与える。次に、前記制御部５１は、前記位相比較器２０５からの信号５１４＿１に基づいて、前記電圧制御発振器２０３の出力信号が前記基準信号１に同期しているか否かを判定し（Ｓ２０１）、同期していることが確認できたら、前記ＰＬＬ回路４が動作しているか否かを判断する（Ｓ２０２）。ステップ２０２にて、前記ＰＬＬ回路４の動作が確認できたら、前記制御部５１は、前記位相比較器４０１からの信号５１５に基づいて、前記ＰＬＬ回路４の出力信号が前記基準信号３に同期しているか否かを判定する（Ｓ２０３）。ここで前記制御部５１は、同期したことを確認したら、前記分周器２０６と前記位相比較器２０５の動作を切り替える（Ｓ２０４）。すなわち、前記制御部５１は制御信号５１０＿１により前記分周器２０６を制御し、前記分周器２０６は、入力する信号を前記遅延回路７の出力信号に切り替えて、当該入力した信号を第２の分周率１／Ｙで分周する。また、前記制御部５１は制御信号５１０＿２により前記位相比較器２０５を制御し、前記位相比較器２０５は、前記分周器９によって分周されたクロック信号と前記分周器２０６から受け取ったクロック信号との位相を比較し、当該位相差信号を前記遅延回路７に与える。これにより、前記同期化信号生成部５０は前記第２の動作を行う（Ｓ２０５〜Ｓ２０７）。そして、ステップ２０７にて、前記制御部５１は、前記位相比較器２０５からの信号５１４＿２に基づいて、前記第２の動作で生成したクロック信号がクロック信号４２と同期したことを確認したら、前記分周器２０６と前記位相比較器２０５の動作を切り替えて第１の動作に移行させ（Ｓ２０８）、再度ステップ２００から制御を行う。
【０１０８】
次に、前記同期化信号生成部５０が前記第１の動作を行い、且つ前記ＰＬＬ回路４が停止している場合について説明する。
【０１０９】
ステップ２０２までは上記の場合と同様である。ステップ２０２において、前記制御部５１は前記ＰＬＬ回路４が停止していることを確認したら、前記分周器２０６と前記位相比較器２０５の動作を切り替える（Ｓ２０４）。そして、前記位相比較器２０５を制御して、位相差が零であることを示す位相差信号を出力させる（Ｓ２０５）。当該位相差信号を受け取った前記遅延回路７は、遅延量を零としてクロック信号４１を出力する（Ｓ２０６）。すなわち、前記ＰＬＬ回路２１０の出力信号をスルーさせ、クロック信号４１として出力する。
【０１１０】
更に、前記同期化信号生成部５０が前記第３の動作を行う場合について説明する。
【０１１１】
この場合、前記同期化信号生成部５０は前記第３の動作を行うので、前記基準信号１を前記遅延回路７に入力し、ステップ２００からステップ２０２に移行する。ステップ２０２において、前記制御部５１は、前記ＰＬＬ回路４が動作しているか否かを判定する。前記ＰＬＬ回路４が動作している場合には、前記制御部５１は前記ＰＬＬ回路４の出力信号が前記基準信号３に同期しているか否かを判断する（Ｓ２０３）。前記制御部５１は、Ｓ２０３において同期していることが確認できたら、前記分周器２０６と前記位相比較器２０５の動作を切り替え（Ｓ２０４）、前記位相比較器２０５を制御し、位相差が零であることを示す位相差信号を出力させる（Ｓ２０５）。当該位相差信号を受け取った遅延回路７は遅延量を零としてクロック信号を出力する（Ｓ２０６）。すなわち、前記基準信号１をスルーさせた信号をクロック信号４１として出力する。また、ステップ２０２において前記ＰＬＬ回路４が動作していない場合には、ステップ２０４に移行し、上記と同様の動作を行って、前記基準信号１をスルーさせた信号をクロック信号４１として出力する。
【０１１２】
なお、前記同期化信号生成部５０が前記第１の動作と第２の動作を停止し、且つ前記ＰＬＬ回路４が停止している場合には、特に図示はしないが、前記制御部５１は、制御信号５１２と制御信号５１３により前記遅延回路７と前記ＰＬＬ回路４を制御して、前記クロック信号４１と前記クロック信号４２の出力を停止させる。
【０１１３】
図１０に、前記同期化信号生成部５０における第１の動作と第２の動作の切替り時のタイミングチャートを示す。図１０に示されるクロック信号は各ブロックの出力信号を表している。また、図中の逆三角形で示される記号の夫々は図９におけるフローチャートのステップを表している。
【０１１４】
図１０において、前記同期化信号生成部５０は前記第１の動作から開始し、ｔ１で示されるタイミングで前記電圧制御発振器２０３の出力信号が前記基準信号１と同期する。次にｔ２で示されるタイミングにおいて、前記同期化信号生成部５０は前記第２の動作を開始し、前記分周器２０６の出力信号と前記分周器９の出力信号の位相比較を行って、前記遅延回路７の遅延量を調整する。そして、前記同期化信号生成部５０は前記分周器２０６と前記分周器９の夫々の出力信号を同期させる。更に、ｔ４で示されるタイミングにおいて前記同期化信号生成部５０は前記第２の動作から前記第１の動作に切替えて、再度、前記電圧制御発振器２０３の出力信号と前記基準信号１との同期を確認し、ｔ５に示されるタイミングにおいて前記第２の動作に切り替えることで、前記第１の動作と前記第２の動作を繰り返し行う。
【０１１５】
以上により、実施の形態２によれば、前記位相比較器２０５の動作と前記分周器２０６の動作を半導体装置の動作中に時分割で切り替えるから、実施の形態１と同様の作用を奏し、且つ装置全体の回路規模を小さくして低電力化することができる。
【０１１６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１１７】
例えば、実施の形態２における携帯電話用の半導体装置２００に、実施の形態１に係るクロック信号生成部１００を適用することを例に説明したが、前記クロック信号生成部１００の代わりに実施の形態３に係るクロック信号生成部３００を適用することもできる。また、実施の形態２において、前記クロック信号生成部１００を携帯電話用の半導体装置に適用する場合を例に説明したが、当該半導体装置に限らず、異なったクロック信号で動作するＣＰＵ等が共通のバスに接続されるシステム、例えば、マルチプロセッサを採用するシステムにも適用することができる。
【符号の説明】
【０１１８】
１  基準信号
２  ＰＬＬ回路
３  基準信号
４  ＰＬＬ回路
５  制御部
６  位相比較器
７  遅延回路
８  分周器
９  分周器
１０  分周器
１１  ＣＰＵ
１２  バス
１３  同期メモリ
１４  周辺回路
１５  分周器
１６  ＣＰＵ
１７  バス
１８  同期メモリ
１９  周辺回路
２０  設定レジスタ
２１  設定レジスタ
２２  クロック信号
２３  クロック信号
４０  同期制御部
４１  クロック信号
４２  クロック信号
５０  同期化信号生成部
５１  制御部
１００  クロック信号生成部
１０１  ベースバンド処理部
１０２  マルチメディアアプリケーション処理部
２００  半導体装置
２０１  位相比較器
２０２  ループフィルタ
２０３  電圧制御発振器
２０４  分周器
２０５  位相比較器
２０６  分周器
２１０  ＰＬＬ回路
３００  クロック信号生成部
４０１  位相比較器
４０２  ループフィルタ
４０３  電圧制御発振器
４０４  分周器
５００  制御信号
５０１  制御信号
５０２  制御信号
５０３  制御信号
５０４  基準信号１と同期したことを示す信号
５０５  基準信号３と同期したことを示す信号
５１０＿１  制御信号
５１０＿２  制御信号
５１１  制御信号
５１２  制御信号
５１３  制御信号
５１４＿１  第１の動作により同期したことを示す信号
５１４＿２  第２の動作により同期したことを示す信号
５１５  基準信号３と同期したことを示す信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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