(57)【要約】      （修正有）【課題】シリコン基板上の一部の領域に形成する３族窒化物半導体の結晶性を高める製造方法を提供する。【解決手段】表面がシリコン結晶であるベース基板１０２と、シリコン結晶上の一部の領域に形成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４と、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に形成された３族窒化物半導体結晶１０６とを含む半導体基板１００を提供する。一例として、当該半導体基板１００は、シリコン結晶上に形成され、かつ、シリコン結晶を露出する開口１１０を有し、結晶の成長を阻害する阻害体１０８をさらに含み、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４は、開口１１０の内部に形成されている。【選択図】図１Ａ
2011166129.tif 000002
【特許請求の範囲】
【請求項１】
表面がシリコン結晶であるベース基板と、
前記シリコン結晶上の一部の領域に形成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶と、
前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶上に形成された３族窒化物半導体結晶と
を含む半導体基板。
【請求項２】
前記シリコン結晶上に形成され、かつ、前記シリコン結晶を露出する開口を有し、結晶の成長を阻害する阻害体をさらに含み、
前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶は、前記開口の内部に形成されている
請求項１に記載の半導体基板。
【請求項３】
前記シリコン結晶と前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶との間に、前記シリコン結晶の表面に形成されたＳｉｘＧｅ１−ｘ（０≦ｘ＜１）層の表面が炭素により変成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層をさらに備える
請求項１又は２に記載の半導体基板。
【請求項４】
前記シリコン結晶と前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶との間に、エピタキシャル成長したＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層をさらに備える
請求項１又は２に記載の半導体基板。
【請求項５】
前記ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層と前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶との間に、前記ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル結晶の表面が炭素により変成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層をさらに備える
請求項４に記載の半導体基板。
【請求項６】
前記ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層は、ｐｎ接合分離を構成するＰ型半導体層及びＮ型半導体層から選択された１以上の半導体層を有する
請求項４又は５に記載の半導体基板。
【請求項７】
前記ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層は、トンネル接合部を構成するＰ＋型半導体層及びＮ＋型半導体層から選択された１以上の半導体層を有する
請求項４又は５に記載の半導体基板。
【請求項８】
請求項１に記載の半導体基板における前記３族窒化物半導体結晶を活性層とする電子素子を備える電子デバイス。
【請求項９】
前記半導体基板が前記３族窒化物半導体結晶を前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶上の複数の領域に有し、
前記電子素子が前記３族窒化物半導体結晶のそれぞれに形成され、
複数の前記電子素子のうち少なくとも２つの前記電子素子が、互いに直列又は並列に接続されている
請求項８に記載の電子デバイス。
【請求項１０】
前記半導体基板における前記シリコン結晶を用いて形成されたシリコン素子をさらに含み、
前記シリコン素子と前記電子素子とが互いに接続されている
請求項８又は９に記載の電子デバイス。
【請求項１１】
表面がシリコン結晶であるベース基板の前記シリコン結晶上に、結晶の成長を阻害する阻害体を形成する段階と、
前記阻害体の表面から前記シリコン結晶に達する開口を形成する段階と、
前記開口の内部に露出された前記シリコン結晶上に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階と、
前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶上に、３族窒化物半導体結晶を形成する段階と
を備える半導体基板の製造方法。
【請求項１２】
前記開口の内部に露出された前記シリコン結晶の表面に形成されたＳｉｘＧｅ１−ｘ（０≦ｘ＜１）層の表面を炭素により変成し、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層を形成する段階をさらに含み、
前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階において、前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層上に前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する
請求項１１に記載の半導体基板の製造方法。
【請求項１３】
表面がシリコン結晶であるベース基板の前記シリコン結晶上に、結晶の成長を阻害する阻害体を形成する段階と、
前記阻害体の表面から前記シリコン結晶に達する開口を形成する段階と、
前記開口の内部に露出された前記シリコン結晶上に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層を形成する段階と、
前記ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層上に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階と、
前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶上に、３族窒化物半導体結晶を形成する段階と
を備える半導体基板の製造方法。
【請求項１４】
前記ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層の表面を炭素により変成し、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層を形成する段階、をさらに含み、
前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階において、前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層上に前記ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する
請求項１３に記載の半導体基板の製造方法。
【請求項１５】
前記開口の内部に露出された前記シリコン結晶の表面をエッチングにより清浄化する段階をさらに含む
請求項１１から１４のいずれか一項に記載の半導体基板の製造方法。
【請求項１６】
前記シリコン結晶の表面は、（１１１）面であり、
前記３族窒化物半導体結晶を形成する段階は、
（１１１）面と異なる面方位のファセット結晶面が露出している第１の３族窒化物半導体結晶を形成する第１段階と、
前記ファセット結晶面をシードとして、前記ベース基板の表面に平行な（１１１）Ａ面を有する第２の３族窒化物半導体結晶を形成する第２段階と、
を有し、
前記第１段階においては、前記ベース基板の表面に垂直な第１方向の結晶成長速度が前記ベース基板の表面に平行な第２方向の結晶成長速度よりも大きい条件で、前記第１の３族窒化物半導体結晶を形成し、
前記第２段階においては、前記第２方向の結晶成長速度が、前記第１方向の結晶成長速度よりも大きい条件で前記第２の３族窒化物半導体結晶を形成する
請求項１１から１５のいずれか一項に記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板、電子デバイス及び半導体基板の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、同一のシリコン基板上に電子デバイスと光デバイスとを混載した電子−光融合デバイスの製造に適した単結晶窒化ガリウム局在基板が開示されている。当該単結晶窒化ガリウム局在基板は、シリコン基板上に炭化シリコンを形成し、炭化シリコン上に局所的に単結晶窒化ガリウムを形成することで、シリコン基板上に局所的に単結晶窒化ガリウムを成長させた領域を有する。特許文献１においては、単結晶窒化ガリウムを形成する際のマスクとして窒化シリコンを用いることが開示されている。
特許文献１  特開２００４−１７９２４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００３】
しかし、特許文献１で開示している炭化シリコンは、炭化水素系ガスと水素ガスとの混合ガスでシリコン基板の表面を熱処理することにより得られる変成層なので、当該炭化シリコン上に形成する単結晶窒化ガリウムの結晶性を十分に良くすることができない。また、炭化シリコンは、シリコンとは結晶格子定数が異なり、窒化ガリウムともわずかに格子定数が異なっているので、格子不整合に起因する転位等の欠陥が発生しやすい。したがって、炭化シリコン上に形成した単結晶窒化ガリウムをはじめとする、３族窒化物半導体の結晶性を良好に保つことが困難であった。本発明の目的は、シリコン基板上に局所的に形成する３族窒化物半導体の結晶性を高めることにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の態様においては、表面がシリコン結晶であるベース基板と、シリコン結晶上の一部の領域に形成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶と、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶上に形成された３族窒化物半導体結晶とを含む半導体基板を提供する。一例として、当該半導体基板は、シリコン結晶上に形成され、かつ、シリコン結晶を露出する開口を有し、結晶の成長を阻害する阻害体をさらに含み、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶は、開口の内部に形成されている。
【０００５】
上記の半導体基板は、シリコン結晶とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶との間に、シリコン結晶の表面に形成されたＳｉｘＧｅ１−ｘ（０≦ｘ＜１）層の表面が炭素により変成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層をさらに備えてもよい。また、当該半導体基板は、シリコン結晶とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶との間に、エピタキシャル成長したＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層をさらに備えてもよい。
【０００６】
上記の半導体基板は、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶との間に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル結晶の表面が炭素により変成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層をさらに備えてもよい。ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層は、例えばｐｎ接合分離を構成するＰ型半導体層及びＮ型半導体層から選択された１以上の半導体層を有する。ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層は、トンネル接合部を構成するＰ＋型半導体層及びＮ＋型半導体層から選択された１以上の半導体層を有してもよい。
【０００７】
本発明の第２の態様においては、上記の半導体基板における３族窒化物半導体結晶を活性層とする電子素子を含む電子デバイスを提供する。当該電子デバイスにおいて、一例として、半導体基板が３族窒化物半導体結晶をＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶上の複数の領域に有し、電子素子が３族窒化物半導体結晶のそれぞれに形成され、複数の電子素子のうち少なくとも２つの電子素子が、互いに直列又は並列に接続されている。当該電子デバイスは、半導体基板におけるシリコン結晶を用いて形成されたシリコン素子をさらに備え、シリコン素子と電子素子とが互いに接続されていてもよい。
【０００８】
本発明の第３の態様においては、表面がシリコン結晶である基板のシリコン結晶上に、結晶の成長を阻害する阻害体を形成する段階と、阻害体の表面からシリコン結晶に達する開口を形成する段階と、開口の内部に露出されたシリコン結晶上に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階と、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶上に、３族窒化物半導体結晶を形成する段階とを含む半導体基板の製造方法を提供する。
【０００９】
当該製造方法においては、阻害体を形成する段階と３族窒化物半導体結晶を形成する段階との間に、開口の内部に露出されたシリコン結晶の表面に形成されたＳｉｘＧｅ１−ｘ（０≦ｘ＜１）層の表面を炭素により変成し、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層を形成する段階をさらに含み、３族窒化物半導体結晶を形成する段階において、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層上にＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成してもよい。
【００１０】
本発明の第４の態様においては、表面がシリコン結晶である基板のシリコン結晶上に、結晶の成長を阻害する阻害体を形成する段階と、阻害体の表面からシリコン結晶に達する開口を形成する段階と、開口の内部に露出されたシリコン結晶上に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層を形成する段階と、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層上に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階と、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶上に、３族窒化物半導体結晶を形成する段階とを含む半導体基板の製造方法を提供する。
【００１１】
当該製造方法においては、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層を形成する段階とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階との間に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層の表面を炭素により変成し、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層を形成する段階、をさらに含み、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階において、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層上にＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成してもよい。
【００１２】
第３の態様及び第４の態様に係る製造方法においては、開口を形成する段階とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶を形成する段階との間に、開口の内部に露出されたシリコン結晶の表面をエッチングにより清浄化する段階をさらに備えてもよい。また、これらの製造方法においては、シリコン結晶の表面が（１１１）面であり、３族窒化物半導体結晶を形成する段階は、（１１１）面と異なる面方位のファセット結晶面が露出している第１の３族窒化物半導体結晶を形成する第１段階と、当該ファセット結晶面をシードとして、ベース基板の表面に平行な（１１１）Ａ面を有する第２の３族窒化物半導体結晶を形成する第２段階と、を有し、第１段階においては、ベース基板の表面に垂直な第１方向の結晶成長速度がベース基板の表面に平行な第２方向の結晶成長速度よりも大きい条件で、第１の３族窒化物半導体結晶を形成し、第２段階においては、第２方向の結晶成長速度が、第１方向の結晶成長速度よりも大きい条件で第２の３族窒化物半導体結晶を形成してもよい。
【図面の簡単な説明】
【００１３】
【図１Ａ】半導体基板１００の断面例を示す。
【図１Ｂ】半導体基板１００の製造過程における断面例を示す。
【図１Ｃ】半導体基板１００の製造過程における断面例を示す。
【図２Ａ】半導体基板２００の断面例を示す。
【図２Ｂ】半導体基板２００の製造過程における断面例を示す。
【図２Ｃ】半導体基板２００の製造過程における断面例を示す。
【図３Ａ】半導体基板３００の断面例を示す。
【図３Ｂ】半導体基板３００の製造過程における断面例を示す。
【図３Ｃ】半導体基板３００の製造過程における断面例を示す。
【図４Ａ】半導体基板４００の断面例を示す。
【図４Ｂ】半導体基板４００の製造過程における断面例を示す。
【図４Ｃ】半導体基板４００の製造過程における断面例を示す。
【図５Ａ】半導体基板５００の断面例を示す。
【図５Ｂ】半導体基板５００の製造過程における断面例を示す。
【図６】電子デバイス６００の断面例を示す。
【発明を実施するための形態】
【００１４】
以下、発明の実施の形態を通じて本発明を説明する。図１Ａは、半導体基板１００の断面例を示し、図１Ｂ及び図１Ｃは、半導体基板１００の製造過程における断面例を示す。
【００１５】
図１Ａに示すように、半導体基板１００は、ベース基板１０２と、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４と、３−５族化合物半導体結晶１０６と、阻害体１０８とを有する。阻害体１０８には開口１１０が形成されている。
【００１６】
ベース基板１０２は、表面がシリコン結晶である。ベース基板１０２は、例えば、表面の近傍がシリコン結晶であるＳＯＩ（シリコンオンインシュレータ）基板、バルクの全体に渡ってシリコン結晶であるシリコンウェハである。
【００１７】
ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４は、ベース基板１０２のシリコン結晶上の一部の領域に局所的に、エピタキシャル成長により形成されている。シリコン結晶の一部の領域に形成する方法としては、以下に説明するように阻害体１０８に開口１１０を形成する方法の他、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶をベース基板１０２上の全面に形成した後に、ホトリソグラフィ法を用いてパターニングする方法が挙げられる。
【００１８】
ベース基板１０２のシリコン結晶上の一部の領域に形成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４のアスペクト比（結晶の厚さ／幅）は、√３以上であることが好ましい。
【００１９】
３−５族化合物半導体結晶１０６は、窒素原子を含む。３−５族化合物半導体結晶１０６は、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に形成されている。３−５族化合物半導体結晶１０６は、エピタキシャル成長されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に形成されているので結晶性が良い。
【００２０】
ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）結晶が、例えばシリコン結晶の変成により形成された場合には、変成の過程でＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）結晶の結晶性が低下する。ここで、「変成により形成」とは、変成後の結晶に追加される原子が変成前の結晶格子に取り込まれることをいう。これに対して、エピタキシャル成長により形成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）結晶は、シリコンの変成により形成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）結晶よりも結晶性が良い。下地の結晶上に形成される結晶層の結晶性は、下地の結晶性の影響を受けるので、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に形成された３−５族化合物半導体結晶１０６の結晶性は良い。
【００２１】
阻害体１０８は、ベース基板１０２のシリコン結晶上に形成されている。阻害体１０８は、結晶の成長を阻害する。阻害体１０８には、ベース基板１０２のシリコン結晶に達する開口１１０が形成される。ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４は、開口１１０の内部で結晶成長することにより形成される。すなわち、阻害体１０８は結晶の成長を阻害するので、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４は選択エピタキシャル成長する。ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４は、選択エピタキシャル成長することにより、開口１１０内に形成される。
【００２２】
半導体基板１００の製造方法を説明する。図１Ｂに示すように、ベース基板１０２のシリコン結晶上に、阻害体１０８を形成する。その後、阻害体１０８の表面からシリコン結晶に達する開口１１０を形成する。阻害体１０８は、例えば酸化シリコン、窒化シリコン、酸窒化シリコンであり、一例としてＣＶＤ法で形成することができる。酸化シリコンは、熱酸化法により形成することもできる。開口１１０は、例えばホトリソグラフィ法を用いて形成することができる。
【００２３】
次に、図１Ｃに示すように、開口１１０の内部に露出されたシリコン結晶上に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を形成する。ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４はエピタキシャル成長により形成する。
【００２４】
ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４は、例えば気体状態のシリコン原料、ゲルマニウム原料、炭素原料を用いたＣＶＤ法により成長させることができる。ＣＶＤ法が熱ＣＶＤ法である場合の成長温度として、９００℃〜１１００℃が挙げられる。シリコン及び炭素の原料として、モノメチルシラン（ＳｉＨ３ＣＨ３）等のアルキルシラン類が挙げられる。ゲルマニウム及び炭素の原料として、モノメチルゲルマン（ＧｅＨ３ＣＨ３）等のアルキルゲルマン類が挙げられる。
【００２５】
シリコン原料として、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）等の水素化珪素が挙げられる。他のシリコン原料として、クロルシラン（ＳｉＨｘＣｌ４−ｘ）等のハロゲン化珪素が挙げられる。ゲルマニウム原料として、モノゲルマン（ＧｅＨ４）、ジゲルマン（Ｇｅ２Ｈ６）等の水素化ゲルマニウムが挙げられる。他のゲルマニウム原料として、クロルゲルマン（ＧｅＨｘＣｌ４−ｘ）等のハロゲン化ゲルマニウムが挙げられる。炭素原料として、メタン、エタン、プロパン等の炭化水素が挙げられる。
【００２６】
この場合、開口１１０の内部にＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４が成長し、阻害体１０８上には結晶成長が生じない選択成長を行うことが好ましい。ただし、阻害体１０８上にＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）の多結晶体等が析出する場合であっても、開口１１０の内部のＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を後の工程において利用してもよい。阻害体１０８上に析出した多結晶体を阻害体１０８と共に除去し、開口１１０内部のＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を残し、後の工程においてＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を利用することもできる。
【００２７】
ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を成長させた後、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に、３−５族化合物半導体結晶１０６を選択エピタキシャル成長させて半導体基板１００を形成する。
【００２８】
以上のとおり、半導体基板１００は、表面がシリコンであるベース基板１０２と３−５族化合物半導体結晶１０６との間に、エピタキシャル成長により形成されたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を有するので、３−５族化合物半導体結晶１０６の結晶性が向上する。また、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４の組成ｘを調整し、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に成長する３−５族化合物半導体結晶１０６との格子定数を合わせることで、より良好な結晶性を有する３−５族化合物半導体結晶１０６を得ることができる。
【００２９】
図２Ａは、半導体基板２００の断面例を示す。図２Ｂ及び図２Ｃは、半導体基板２００の製造過程における断面例を示す。半導体基板２００は、半導体基板１００におけるベース基板１０２のシリコン結晶とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４との間に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層２０２を有する点で半導体基板１００と相違し、その他の点で共通する。そこで、以下では半導体基板１００と相違する点について説明する。
【００３０】
ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層２０２は、ベース基板１０２のシリコン結晶とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４との間に形成されている。ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層２０２は、ベース基板１０２のシリコン結晶の表面に形成されたＳｉｘＧｅ１−ｘ（０≦ｘ＜１）層の表面を炭素により変成して形成されている。
【００３１】
半導体基板２００は、以下の手順で製造することができる。まず、図２Ｂに示すように、ベース基板１０２上の阻害体１０８に開口１１０を形成する。次に、開口１１０を形成したベース基板１０２を１０００℃〜１１００℃に加熱し、開口１１０の内部に露出されたシリコン結晶の表面を水素雰囲気下で清浄化した後に、イオン注入法又は拡散法によりＳｉｘＧｅ１−ｘ（０≦ｘ＜１）層を形成する。その後ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）層を炭素により変成し、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層２０２を形成する。例えばメタン、エタン、プロパン等の炭化水素系ガスの雰囲気下でシリコン結晶表面を熱処理することにより、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）層を炭素により変成することができる。
【００３２】
続いて、図２Ｃに示すように、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層２０２上にＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を形成する。その後、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に、３−５族化合物半導体結晶１０６を選択エピタキシャル成長させて半導体基板２００を形成する。
【００３３】
半導体基板２００においては、ベース基板１０２のシリコン結晶とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４との間に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層２０２を有するので、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４とベース基板１０２のシリコンとが格子整合する。半導体基板２００が当該構成を有することにより、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４の結晶性が高まる。
【００３４】
図３Ａは、半導体基板３００の断面例を示す。図３Ｂ及び図３Ｃは、半導体基板３００の製造過程における断面例を示す。半導体基板３００は、半導体基板１００におけるベース基板１０２のシリコン結晶とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４との間に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２を有する点で半導体基板１００と相違し、その他の点で共通する。そこで、以下では半導体基板１００と相違する点について説明する。
【００３５】
ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２は、ベース基板１０２のシリコン結晶とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４との間にエピタキシャル成長した層である。ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２は、ｐｎ接合分離を構成するＰ型半導体層及びＮ型半導体層から選択された１以上の半導体層であってもよい。例えば、シリコン結晶がＰ型にドープされている場合には、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２がＮ型半導体層を有することにより、ｐｎ接合分離を形成することができる。ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２が、Ｐ型半導体層及びＮ型半導体層を有することにより、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２がｐｎ接合分離を有してもよい。
【００３６】
ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２が、ｐｎ接合分離を構成するＰ型半導体層及びＮ型半導体層からなる複数組のｐｎ接合分離層を有してもよい。例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２は、Ｐ型半導体層、Ｎ型半導体層、Ｐ型半導体層及びＮ型半導体層をこの順に有する。
【００３７】
また、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２は、トンネル接合部を構成するＰ＋型半導体層及びＮ＋型半導体層から選択された１以上の半導体層であってもよい。例えば、シリコン結晶がＰ＋型にドープされている場合には、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２がＮ＋型半導体層を有することにより、トンネル接合部を形成することができる。
【００３８】
ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２が、トンネル接合部を構成するＰ＋型半導体層及びＮ＋型半導体層からなる複数組のトンネル接合層を有してもよい。例えば、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２は、Ｐ＋型半導体層、Ｎ＋型半導体層、Ｐ＋型半導体層及びＮ＋型半導体層をこの順に有する。Ｐ＋型半導体層及びＮ＋型半導体層のそれぞれの有効不純物濃度は、５×１０１８／ｃｍ３以上、好ましくは１×１０１９／ｃｍ３以上である。
【００３９】
半導体基板３００は、以下の手順で製造することができる。まず、図３Ｂに示すように、ベース基板１０２上の阻害体１０８に開口１１０を形成する。次に、開口１１０の内部に露出されたシリコン結晶上に、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２を形成する。なお、開口１１０の内部に露出されたシリコン結晶を水素雰囲気下で処理することにより清浄化してもよい。
【００４０】
続いて、図３Ｃに示すように、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２上に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を形成する。その後、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に、３−５族化合物半導体結晶１０６を選択エピタキシャル成長させて半導体基板３００を形成する。
【００４１】
ベース基板１０２のシリコン結晶には若干の欠陥を含むので、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２がない場合にはベース基板１０２に存在する欠陥の影響を受けたＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４が形成される。これに対して、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２はエピタキシャル成長により形成されるので欠陥の存在確率が小さい。したがって、半導体基板３００においては、良質なＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２の結晶性が反映された、結晶性が高いＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４が形成される。
【００４２】
図４Ａは、半導体基板４００の断面例を示す。図４Ｂ及び図４Ｃは、半導体基板４００の製造過程における断面例を示す。半導体基板４００は、半導体基板３００におけるＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４との間に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層４０２を有する点で半導体基板３００と相違し、その他の点で共通する。よって以下では半導体基板３００と相違する点について説明する。
【００４３】
ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層４０２は、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４との間に形成されている。ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層４０２は、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２の表面を炭素により変成して形成されている。
【００４４】
半導体基板４００は、以下の手順で製造することができる。まず、図４Ｂに示すように、ベース基板１０２上の阻害体１０８に開口１１０を形成する。次に、開口１１０の内部に露出されたシリコン結晶の表面にＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２を形成する。さらに、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２の表面を炭素により変成して、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層４０２を形成する。ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２の表面は、例えばメタン、エタン、プロパン等の炭化水素系ガスの雰囲気下でＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２の表面を熱処理することにより変成することができる。
【００４５】
続いて、図４Ｃに示すように、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層４０２上にＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を形成する。その後、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４上に、３−５族化合物半導体結晶１０６を選択エピタキシャル成長させて半導体基板４００を形成する。
【００４６】
半導体基板４００は、ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２とＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４との間に、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層４０２を有する。したがって、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４とＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層３０２のシリコンとが格子整合する。その結果、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４の結晶性が高まる。
【００４７】
図５Ａは、半導体基板５００の断面例を示す。図５Ｂは、半導体基板５００の製造過程における断面例を示す。半導体基板５００は、３−５族化合物半導体結晶として、縦方向に成長する第１結晶５０２と阻害体１０８の表面に沿って横方向に成長する第２結晶５０４とを有する。ベース基板１０２のシリコン結晶の表面は（１１１）面である。第２結晶５０４は、ベース基板１０２の表面に平行な面を有し、平行な面は（１１１）Ａ面である。
【００４８】
半導体基板５００は、以下の手順で形成することができる。まず、図５Ｂに示すように、ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶１０４を形成する。次に、（１１１）面と異なる面方位のファセット結晶面５０６が露出している３−５族化合物半導体の第１結晶５０２を形成する（第１段階）。例えば、阻害体１０８の表面に対して突出して露出する第１結晶５０２を形成する。第１結晶５０２は、ベース基板１０２の表面に平行な面の両側に、ファセット結晶面５０６を有してよい。
【００４９】
ここで、ファセット結晶面５０６は、例えば（１１１）面と異なる低指数面である。ファセット結晶面５０６は、（ｌｎｍ）面（ｌ、ｎ、ｍは整数）であって、１≦｜ｌ｜＋｜ｎ｜＋｜ｍ｜（絶対値）≦７の条件を満たす面であることが好ましい。
【００５０】
第１段階に続いて、ファセット結晶面５０６をシード面として、ベース基板１０２の表面に平行な（１１１）Ａ面を有する３−５族化合物半導体の第２結晶５０４を形成する（第２段階）。
【００５１】
第１段階においては、ベース基板１０２の表面に垂直な第１方向の結晶成長速度が、ベース基板１０２の表面に平行な第２方向の結晶成長速度よりも大きい結晶成長条件で第１結晶５０２を形成する。ベース基板１０２の表面に非平行な全ての方向の結晶成長速度を、ベース基板１０２の表面に平行な第２方向の結晶成長速度より大きくしてもよい。当該条件で第１結晶５０２を結晶成長させることにより、ファセット結晶面５０６を有する第１結晶５０２を短時間で形成することができる。
【００５２】
そして、第２段階においては、第２方向の結晶成長速度が、第１方向の結晶成長速度よりも大きい結晶成長条件で第２結晶５０４を形成する。半導体基板５００においては、ベース基板１０２の表面に平行な方向に成長した第２結晶５０４の面が、図１Ａにおける３−５族化合物半導体結晶１０６の面よりも大きいので、半導体基板５００上に形成する電子素子の設計自由度を高めることができる。
【００５３】
以上説明した半導体基板１００から半導体基板５００において、ベース基板１０２のシリコン結晶は、表面をエッチングすることにより清浄化できる。３−５族化合物半導体結晶は、５族原子がＮであり、３族原子が、Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｓｃ、Ｙ、及びランタノイド原子からなる群から選ばれた少なくとも１つの原子とすることができる。３−５族化合物半導体結晶は、組成が互いに異なる２つ以上の結晶層を含むことができる。３−５族化合物半導体結晶は、添加不純物が互いに異なる２つ以上の結晶層を含むことができる。
【００５４】
また、以上説明した半導体基板１００から半導体基板５００における３−５族化合物半導体結晶は、電子素子の活性層に適用できる。図６は、電子デバイス６００の断面例を示す。電子デバイス６００は、複数の３−５族化合物半導体結晶１０６を有し、電子素子６０２及び電子素子６０６は、それぞれの３−５族化合物半導体結晶１０６に複数形成されている。
【００５５】
複数の電子素子のうち少なくとも２つの電子素子６０２及び電子素子６０６は、それぞれ電極６０４及び電極６０８を有し、互いに配線６１４で接続されている。電子素子６０２と電子素子６０６との間の接続は、直列及び並列の何れであってもよい。また、電子デバイス６００は、ベース基板１０２のシリコン結晶を用いて形成されたシリコン素子６１０を有し、シリコン素子６１０は端子６１２を有している。シリコン素子６１０と電子素子６０６とは配線６１６で互いに接続されている。
【００５６】
特許請求の範囲、明細書、及び図面中において示した装置、システム及び方法における動作、手順、ステップ、及び段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、及び図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
【符号の説明】
【００５７】
１００  半導体基板、１０２  ベース基板、１０４  ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）エピタキシャル結晶、１０６  ３−５族化合物半導体結晶、１０８  阻害体、１１０  開口、２００  半導体基板、２０２  ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層、３００  半導体基板、３０２  ＳｉｘＧｅ１−ｘ（０≦ｘ＜１）エピタキシャル層、４００  半導体基板、４０２  ＳｉｘＧｅ１−ｘＣ（０≦ｘ＜１）変成層、５００  半導体基板、５０２  第１結晶、５０４  第２結晶、５０６  ファセット結晶面、６００  電子デバイス、６０２  電子素子、６０４  電極、６０６  電子素子、６０８  電極、６１０  シリコン素子、６１２  端子、６１４  配線、６１６  配線
【図１Ａ】
2011166129.tif 000003
【図１Ｂ】
2011166129.tif 000004
【図１Ｃ】
2011166129.tif 000005
【図２Ａ】
2011166129.tif 000006
【図２Ｂ】
2011166129.tif 000007
【図２Ｃ】
2011166129.tif 000008
【図３Ａ】
2011166129.tif 000009
【図３Ｂ】
2011166129.tif 000010
【図３Ｃ】
2011166129.tif 000011
【図４Ａ】
2011166129.tif 000012
【図４Ｂ】
2011166129.tif 000013
【図４Ｃ】
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【図５Ａ】
2011166129.tif 000015
【図５Ｂ】
2011166129.tif 000016
【図６】
2011166129.tif 000017