(57)【要約】【課題】従来のＡ／Ｄ変換器は、ノイズの影響により精度良くＡ／Ｄ変換できないという問題があった。【解決手段】本発明にかかるＡ／Ｄ変換器は、基準アナログ信号を生成する基準アナログ信号生成回路と、前記基準アナログ信号をクロックに基づいてＡ／Ｄ変換するＡ／Ｄ変換回路と、前記基準アナログ信号生成回路と前記Ａ／Ｄ変換回路との間に設けられた第１のトランジスタと、前記第１のトランジスタに並列に設けられ、当該第１のトランジスタと特性の異なる第２のトランジスタと、前記基準アナログ信号を第１のトランジスタを介してＡ／Ｄ変換した変換結果と、前記基準アナログ信号を第２のトランジスタを介してＡ／Ｄ変換した変換結果と、を比較する比較回路と、前記比較回路の比較結果に応じた遅延値を付加した前記クロックを生成するタイミング調整回路と、を備える。【選択図】図１
2011082786.tif 000002
【特許請求の範囲】
【請求項１】
基準アナログ信号を生成する基準アナログ信号生成回路と、
前記基準アナログ信号をクロックに基づいてＡ／Ｄ変換するＡ／Ｄ変換回路と、
前記基準アナログ信号生成回路と前記Ａ／Ｄ変換回路との間に設けられた第１のトランジスタと、
前記第１のトランジスタに並列に設けられ、当該第１のトランジスタと特性の異なる第２のトランジスタと、
前記基準アナログ信号を第１のトランジスタを介してＡ／Ｄ変換した変換結果と、前記基準アナログ信号を第２のトランジスタを介してＡ／Ｄ変換した変換結果と、を比較する比較回路と、
前記比較回路の比較結果に応じた遅延値を付加した前記クロックを生成するタイミング調整回路と、を備えた半導体集積回路。
【請求項２】
前記第１のトランジスタはＰチャネルＭＯＳトランジスタであって、
前記第２のトランジスタはＮチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１のトランジスタはディープウエル構造のＮチャネルチャネルＭＯＳトランジスタであって、
前記第２のトランジスタは前記ディープウエル構造と異なる構造のＮチャネルＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記基準アナログ信号生成回路は、
前記第１及び前記第２のトランジスタのオン抵抗が互いに略同一となるように、前記基準アナログ信号を生成することを特徴とする請求項１〜３のいずれか一項に記載の半導体集積回路。
【請求項５】
前記遅延値に応じた前記比較回路の比較結果を格納する記憶回路をさらに備えた請求項１〜４のいずれか一項に記載の半導体集積回路。
【請求項６】
前記基準アナログ信号と外部からのアナログ信号のいずれかを選択して前記Ａ／Ｄ変換回路に対して出力する選択回路をさらに備えた請求項１〜５のいずれか一項に記載の半導体集積回路。
【請求項７】
基準アナログ信号を生成する基準アナログ信号生成回路と、
前記基準アナログ信号をクロックに基づいてＡ／Ｄ変換するＡ／Ｄ変換回路と、
前記基準アナログ信号生成回路と前記Ａ／Ｄ変換回路との間に設けられた第１のトランジスタと、
前記基準アナログ信号を第１のトランジスタを介してＡ／Ｄ変換した結果に応じた遅延値を付加して前記クロックを生成するタイミング調整回路と、を備えた半導体集積回路。
【請求項８】
基準アナログ信号を生成し、
前記基準アナログ信号をクロックに基づいてＡ／Ｄ変換し、
前記基準アナログ信号を第１のトランジスタを介してＡ／Ｄ変換した変換結果と、前記基準アナログ信号を前記第１のトランジスタと特性の異なる第２のトランジスタを介してＡ／Ｄ変換した変換結果と、を比較し、
前記比較結果に応じた遅延値を付加した前記クロックを生成する半導体集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及びその制御方法に関し、特にＡ／Ｄ変換器のノイズ低減に関する。
【背景技術】
【０００２】
アナログ・デジタル混載技術は、ＬＳＩデバイスにとって付加価値の源泉であり、その重要性は飛躍的に増加している。しかしその一方で、高精度のＡ／Ｄ変換器とデジタル回路とが同一チップ上に混載する分野において、デジタル回路のクロックに同期して発生したノイズが基板伝搬して、Ａ／Ｄ変換器の誤動作を引き起こすことが問題となっている。
【０００３】
このような問題に対する解決策として、Ａ／Ｄ変換器を備えた半導体集積回路は、Ａ／Ｄ変換器に対するサンプルホールドタイミングと、デジタル回路に対するクロックタイミングと、の位相をずらすことにより、Ａ／Ｄ変換器が誤動作しないようにしている（特許文献１）。
【０００４】
特許文献１に開示されている半導体装置は、ロジック回路部と、処理回路部と、ロジック回路部または処理回路部の少なくとも一方の入力側に設けられるクロック位相調整部と、を備える。このクロック位相調整回路は、ロジック回路部がクロック動作することにより発生するノイズと、処理回路部へのクロック信号と、の位相のずれ量を設定指示に応じて変更している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１９６４５１公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＣＭＯＳ論理ゲートの電荷の充放電によって発生するノイズは、主として、デジタル回路に寄生的に存在するインダクタンス成分と、ＣＭＯＳ論理ゲートの電荷の充放電による電流変化と、に応じた周波数成分を有する。この電流変化量は、動作電圧、トランジスタの製造ばらつき、及び動作温度に応じて変動する。つまり、動作条件に応じてノイズの振幅や位相が変動する。このノイズが基板内部へ伝搬することにより、他の周辺回路（Ａ／Ｄ変換器）の動作に影響を及ぼす。
【０００７】
特許文献１に示す回路の場合、半導体チップ完成後に位相差を設定可能であるが、単に位相差を設定可能であるのみであって、製造ばらつき及び温度ドリフトによるノイズの変動や、非同期回路からのノイズの影響を考慮した位相調整については言及されていない。そのため従来技術では、基板ノイズの影響により、サンプルホールドタイミングとクロックタイミングとの間に最適な位相差を設定することができないという問題があった。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体集積回路は、基準アナログ信号を生成する基準アナログ信号生成回路と、前記基準アナログ信号をクロックに基づいてＡ／Ｄ変換するＡ／Ｄ変換回路と、前記基準アナログ信号生成回路と前記Ａ／Ｄ変換回路との間に設けられた第１のトランジスタと、前記第１のトランジスタに並列に設けられ、当該第１のトランジスタと特性の異なる第２のトランジスタと、前記基準アナログ信号を第１のトランジスタを介してＡ／Ｄ変換した変換結果と、前記基準アナログ信号を第２のトランジスタを介してＡ／Ｄ変換した変換結果と、を比較する比較回路と、前記比較回路の比較結果に応じた遅延値を付加した前記クロックを生成するタイミング調整回路と、を備える。
【０００９】
また本発明にかかる半導体集積回路の別の態様は、基準アナログ信号を生成する基準アナログ信号生成回路と、前記基準アナログ信号をクロックに基づいてＡ／Ｄ変換するＡ／Ｄ変換回路と、前記基準アナログ信号生成回路と前記Ａ／Ｄ変換回路との間に設けられた第１のトランジスタと、前記基準アナログ信号を第１のトランジスタを介してＡ／Ｄ変換した結果に応じた遅延値を付加して前記クロックを生成するタイミング調整回路と、を備える。
【００１０】
また本発明にかかる半導体集積回路の制御方法は、基準アナログ信号を生成し、前記基準アナログ信号をクロックに基づいてＡ／Ｄ変換し、前記基準アナログ信号を第１のトランジスタを介してＡ／Ｄ変換した変換結果と、前記基準アナログ信号を前記第１のトランジスタと特性の異なる第２のトランジスタを介してＡ／Ｄ変換した変換結果と、を比較し、前記比較結果に応じた遅延値を付加した前記クロックを生成する。
【００１１】
上述のような回路構成及びその制御方法により、サンプルホールドタイミングとクロックタイミングとの間の位相が最適になるように調整することができるため、精度の高いＡ／Ｄ変換を行うことができる。
【発明の効果】
【００１２】
本発明により、精度の高いＡ／Ｄ変換を行うことが可能な半導体集積回路及びその制御方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかる半導体集積回路を示すブロック図である。
【図２】本発明の実施の形態１にかかる基板ノイズ検出回路を示す回路図である。
【図３】本発明の実施の形態１にかかる半導体集積回路の動作を示すフローチャートである。
【図４】本発明の実施の形態２にかかる基板ノイズ検出回路を示す回路図である。
【発明を実施するための形態】
【００１４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、必要に応じて重複説明は省略される。
【００１５】
実施の形態１
本発明の実施の形態１について図面を参照して説明する。図１は、本発明の実施の形態１にかかるＡ／Ｄ変換器（半導体集積回路）を示すブロック図である。なお、図１に示す回路は、信号処理を行う複数の回路ブロックからなる半導体集積回路に設けられる。
【００１６】
図１に示す回路は、基板ノイズ検出回路Ｍ２と、Ａ／Ｄ変換回路Ｍ３と、演算回路（比較回路）Ｍ４と、記憶回路Ｍ５と、サンプリングタイミング調整回路（タイミング調整回路）Ｍ６と、を備える。また、サンプリングタイミング調整回路Ｍ６は、遅延回路Ｍ７を有する。ここで、本実施の形態にかかるＡ／Ｄ変換器は、基板ノイズ検出回路Ｍ２から生成された基準アナログ信号をＡ／Ｄ変換し、その結果に基づいて、基板ノイズがＡ／Ｄ変換に与える影響を抑制するようにサンプリングクロックの位相を調整することを特徴とする。
【００１７】
図１に示す回路の回路構成について説明する。外部からのアナログ信号が供給される入力端子Ｍ１は基板ノイズ検出回路Ｍ２の入力端子ＩＮ１に接続される。基板ノイズ検出回路Ｍ２の出力端子ＯＵＴ１は、アナログ信号線Ｔ１を介して、Ａ／Ｄ変換回路Ｍ３の一方の入力端子に接続される。Ａ／Ｄ変換回路Ｍ３の出力端子は、信号線Ｔ４を介して、演算回路Ｍ４の一方の入力端子に接続される。演算回路Ｍ４の出力端子ＯＵＴ１は、遅延値選択信号線Ｔ９を介して、サンプリングタイミング調整回路Ｍ６の一方の入力端子に接続される。
【００１８】
基準サンプリングクロック信号線Ｔ２は、サンプリングタイミング調整回路Ｍ６の他方の入力端子に接続される。サンプリングタイミング調整回路Ｍ６の一方の出力端子は、サンプリングクロック信号線Ｔ３を介して、Ａ／Ｄ変換回路の他方の入力端子に接続される。またサンプリングタイミング調整回路Ｍ６の他方の出力端子は、タイミング調整終了信号線Ｔ６を介して、演算回路Ｍ４の他方の入力端子に接続される。演算回路Ｍ４の入出力端子は、データバスＴ１０を介して、記憶回路Ｍ５の入出力端子に接続される。
【００１９】
演算回路Ｍ４の出力端子ＯＵＴ２は、制御信号線Ｔ５を介して、基板ノイズ検出回路Ｍ２の入力端子ＩＮ２に接続される。演算回路Ｍ４の出力端子ＯＵＴ３は、経路切換信号線Ｔ６を介して、基板ノイズ検出回路Ｍ２の入力端子ＩＮ３に接続される。演算回路Ｍ４の出力端子ＯＵＴ４は、モード切換信号線Ｔ７を介して、基板ノイズ検出回路Ｍ２の入力端子ＩＮ４に接続される。なお便宜上、記号Ｔ１〜Ｔ１０は、それぞれ信号線名を示すと同時に、信号を示すものとする。
【００２０】
図２は、本発明の実施の形態１にかかる基板ノイズ検出回路Ｍ２を示す回路図である。図２に示す回路は、アナログ信号生成回路Ｍ８と、第１のスイッチ経路Ｍ９と、第２のスイッチ経路Ｍ１０と、トランジスタＭＮ２と、トランジスタＭＰ４と、インバータＡ２，Ａ３と、ＯＲ論理回路Ａ４，Ａ５と、を備える。また、アナログ信号生成回路Ｍ８は、トランジスタＭＰ５と、抵抗素子Ｒ１，Ｒ２と、を有する。第１のスイッチ経路Ｍ９は、トランジスタ（第１のトランジスタ）ＭＰ１と、トランジスタＭＰ２と、を有する。第２のスイッチ経路Ｍ１０は、トランジスタ（第２のトンランジスタ）ＭＮ１と、トランジスタＭＰ３と、を有する。なお、トランジスタＭＮ１，ＭＮ２は、Ｎチャネル型ＭＯＳトランジスタである。トランジスタＭＰ１〜ＭＰ５は、Ｐチャネル型ＭＯＳトランジスタである。また、ＯＲ論理回路Ａ４と、ＯＲ論理回路Ａ５と、インバータＡ２と、により選択回路を構成する。
【００２１】
図２に示す回路の回路構成について説明する。アナログ信号生成回路Ｍ８において、高電位側電源端子ＶＤＤと低電位側電源端子ＧＮＤとの間にトランジスタＭＰ５と、抵抗素子Ｒ１，Ｒ２と、が直列に接続されている。具体的には、トランジスタＭＰ５のソース端子は、高電位側電源端子ＶＤＤに接続される。トランジスタＭＰ５のドレイン端子は、抵抗素子Ｒ１の一端に接続される。抵抗素子Ｒ１の他端は、ノードＴ１１を介して抵抗素子Ｒ２の一端に接続される。抵抗素子Ｒ２の他端は、低電位側電源端子ＧＮＤに接続される。トランジスタＭＰ５のゲート端子は、制御信号Ｔ５が供給される入力端子ＩＮ２に接続される。なお便宜上、記号「ＶＤＤ」、「ＧＮＤ」は端子名を示すと同時に、電位を示すものとする。
【００２２】
ノードＴ１１は、さらにトランジスタＭＮ１のソース端子に接続される。トランジスタＭＮ１のドレイン端子は、トランジスタＭＰ３のソース端子に接続される。トランジスタＭＰ３のドレイン端子は、ノードＮ１に接続される。ノードＴ１１は、さらにトランジスタＭＰ１のソース端子に接続される。トランジスタＭＰ１のドレイン端子は、トランジスタＭＰ２のソース端子に接続される。トランジスタＭＰ２のドレイン端子は、ノードＮ１に接続される。ノードＮ１は、さらにアナログ信号Ｔ１を出力する出力端子ＯＵＴ１に接続される。
【００２３】
経路切換信号Ｔ６が供給される入力端子ＩＮ３は、ＯＲ論理回路Ａ５の一方の入力端子に接続されるとともに、インバータＡ２を介してＯＲ論理回路Ａ４の一方の入力端子に接続される。モード切換信号Ｔ７が供給される入力端子ＩＮ４は、ＯＲ論理回路Ａ４の他方の入力端子と、ＯＲ論理回路Ａ５の他方の入力端子と、に接続される。ＯＲ論理回路Ａ４の出力端子は、トランジスタＭＰ３のゲート端子に接続されるとともに、インバータＡ１を介してトランジスタＭＮ１のゲート端子に接続される。ＯＲ論理回路Ａ５の出力端子は、トランジスタＭＰ１のゲート端子と、トランジスタＭＰ２のゲート端子と、に接続される。
【００２４】
外部からのアナログ信号が供給される入力端子ＩＮ１は、トランジスタＭＮ２のソース端子と、トランジスタＭＰ４のソース端子と、に接続される。トランジスタＭＮ２及びトランジスタＭＰ４のドレイン端子は、ノードＮ１に共通接続される。また入力端子ＩＮ４は、さらにトランジスタＭＮ２のゲート端子に接続されるとともに、インバータＡ３を介してトランジスタＭＰ４のゲート端子に接続される。
【００２５】
なお、トランジスタＭＰ１〜ＭＰ４のバックゲート電位は高電位側の電位ＶＤＤに固定されており、トランジスタＭＮ１，ＭＮ２のバックゲート電位は低電位側の電位ＧＮＤに固定されている。
【００２６】
本実施の形態にかかるＡ／Ｄ変換器の動作を図１〜図３を用いて説明する。なお図２の回路において、Ｐ型基板にソース領域及びドレイン領域が容量結合しているＮチャネルＭＯＳトランジスタＭＮ１と、Ｎウエル領域にソース領域及びドレイン領域が容量結合しているＰチャネルＭＯＳトランジスタＭＰ１とでは、基板ノイズに対してノイズ感度が異なる特性を示す。これはトランジスタＭＮ１及びトランジスタＭＰ１に限られず、他のＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタの関係においても同様にノイズ感度が異なる。
【００２７】
本実施の形態にかかるＡ／Ｄ変換器は、通常動作モードと位相調整モードとの２つのモードを有する。Ａ／Ｄ変換器は、位相調整モードにおいてサンプリングクロックＴ３の位相を調整した後に、通常動作モードに切り換えて通常動作を行う。
【００２８】
まず位相調整モードの動作について説明する。図２における基準アナログ信号生成回路Ｍ８は、制御信号Ｔ５に応じてオンオフが制御されるトランジスタＭＰ５をオンすることにより、基準アナログ信号Ｔ１１を生成する。つまり基準アナログ信号生成回路Ｍ８は、抵抗素子Ｒ１と抵抗素子Ｒ２との抵抗比によって決定されるノードＴ１１の電位を、基準アナログ信号Ｔ１１として出力する。ここで、ノードＴ１１の電位を抵抗比に基づいて調整することにより、トランジスタＭＮ１及びトランジスタＭＰ１のインピーダンスが互いに実質的に同一となるようにする。言い換えると、ノードＴ１１の電位を抵抗比に基づいて調整することにより、トランジスタＭＮ１及びトランジスタＭＰ１のオン抵抗が互いに実質的に同一となるようにする。
【００２９】
基準アナログ信号生成回路Ｍ８は、基準アナログ信号Ｔ１１を、第１のスイッチ経路Ｍ９及び第２のスイッチ経路Ｍ１０に対して出力する。なお、第１のスイッチ経路Ｍ９及び第２のスイッチ経路Ｍ１０は、ノードＴ１１とノードＮ１との間に並列に接続されている。
【００３０】
経路切換信号Ｔ６に基づいて第１のスイッチ経路Ｍ９及び第２のスイッチ経路Ｍ１０のうちいずれか一方が選択されて導通状態となる。例えば、経路切換信号Ｔ６の電位がＨレベルの場合、トランジスタＭＰ１，ＭＰ２のゲート端子にＨレベルの電位が印加されるため、トランジスタＭＰ１,ＭＰ２はオフする。一方、トランジスタＭＮ１のゲート端子にはＨレベル、トランジスタＭＰ３のゲート端子にはＬレベルの電位が印加されるため、トランジスタＭＮ１，ＭＰ３はオンする。つまり、経路切換信号Ｔ６の電位がＨレベルの場合、第２のスイッチ経路Ｍ１０が導通状態となる。なお、このときのモード切換信号Ｔ７の電位はＬレベル（位相調整モード）である。また、このときトランジスタＭＮ２，ＭＰ４はオフしている。
【００３１】
同様に、経路切換信号Ｔ６の電位がＬレベルの場合、トランジスタＭＰ１，ＭＰ２のゲート端子にＬレベルの電位が印加されるため、トランジスタＭＰ１,ＭＰ２はオンする。一方、トランジスタＭＮ１のゲート端子にはＬレベル、トランジスタＭＰ３のゲート端子にはＨレベルの電位が印加されるため、トランジスタＭＮ１，ＭＰ３はオフする。つまり、経路切換信号Ｔ６の電位がＬレベルの場合、第１のスイッチ回路Ｍ９が導通状態となる。なお、このときのモード切換信号Ｔ７の電位はＬレベル（位相調整モード）である。また、このときトランジスタＭＮ２，ＭＰ４はオフしている。
【００３２】
なお、トランジスタＭＰ２及びトランジスタＭＰ３を設けることにより、相補的に切り換わる第１及び第２のスイッチ経路Ｍ９，Ｍ１０の相互の影響を排除する。さらに、外部からのアナログ信号をＡ／Ｄ変換する通常動作モードにおいて、モード切換信号Ｔ７の電位をＨレベル（通常動作モード）にすることにより、トランジスタＭＮ２，ＭＰ４をオンすると同時に、第１及び第２のスイッチ経路Ｍ９，Ｍ１０を非導通状態にすることができる。
【００３３】
位相調整モードにおいて、基板ノイズ検出回路Ｍ２は、基準アナログ信号生成回路Ｍ８によって生成された基準アナログ信号Ｔ１１を、第１及び第２のスイッチ経路Ｍ９，Ｍ１０のいずれか一方を介して、アナログ信号Ｔ１として出力する。
【００３４】
図１において基板ノイズ検出回路Ｍ２は、アナログ信号Ｔ１をＡ／Ｄ変換回路Ｍ３に対して出力する。Ａ／Ｄ変換回路Ｍ３は、サンプリングクロックＴ３に基づいてアナログ信号Ｔ１をＡ／Ｄ変換し、変換結果（デジタル信号）Ｔ４を演算回路Ｍ４に対して出力する。なお、Ａ／Ｄ変換回路Ｍ３は、サンプリングクロックＴ３に基づいてサンプルホールドタイミングが制御される。
【００３５】
演算回路Ｍ４は、第１のスイッチ経路Ｍ９が導通状態である場合の変換結果Ｔ４と、第２のスイッチ経路Ｍ１０が導通状態である場合の変換結果Ｔ４と、の比較演算を行う。演算回路Ｍ４は、演算結果（比較結果）に基づいて生成した遅延値選択信号Ｔ９をサンプリングタイミング調整回路Ｍ６に対して出力する。
【００３６】
サンプリングタイミング調整回路Ｍ６は、遅延値選択信号Ｔ９に応じた遅延値Ｄｎを基準サンプリングクロックに付加して、サンプリングクロックＴ３として出力する。ここで、遅延回路Ｍ７は、初期状態の遅延値を含む予め設定された複数の遅延値の情報を有する。このように位相調整モードにおいて、Ａ／Ｄ変換器は、トランジスタＭＮ１を介したＡ／Ｄ変換結果と、トランジスタＭＰ１を介したＡ／Ｄ変換結果と、の比較結果に基づいてサンプリングクロックＴ３の位相を調整する。
【００３７】
サンプリングクロックＴ３の位相調整後、位相調整モードから通常動作モードにモードが切り換わる。具体的には、演算回路Ｍ４がＨレベル（通常動作モード）のモード切換信号Ｔ７を出力する。それにより、第１及び第２のスイッチ経路Ｍ９，Ｍ１０が非導通状態になると同時に、トランジスタＭＮ２，ＭＰ４がオンする。つまり、基板ノイズ検出回路Ｍ２の入力端子ＩＮ１と出力端子ＯＵＴ１との間が導通状態となり、本実施の形態にかかるＡ／Ｄ変換器は外部からのアナログ信号をＡ／Ｄ変換する通常動作を開始する。
【００３８】
図３のフローチャートを用いてさらに具体的に説明する。まず、サンプリングタイミング調整回路Ｍ６は、遅延回路Ｍ７を初期状態に設定する（図３のＳ１）。そして演算回路Ｍ４は、位相調整モード（例えばＬレベル）のモード切換信号Ｔ７を基板ノイズ検出回路Ｍ２に対して出力する（図３のＳ２）。
【００３９】
次に演算回路Ｍ４は、例えばＬレベルの制御信号Ｔ５を出力して、トランジスタＭＰ５をオンする。それにより、基準アナログ信号生成回路Ｍ８は、所定の電位を有する基準アナログ信号Ｔ１１を生成する（図３のＳ３）。
【００４０】
そして、サンプリングタイミング調整回路Ｍ６は、基準サンプリングクロックＴ２に対して初期状態の遅延値Ｄ０（例えば遅延値０）を付加して、サンプリングクロックＴ３として出力する（図３のＳ４、Ｓ５）。
【００４１】
演算回路Ｍ４は、例えばＬレベルの経路切換信号Ｔ６を出力して、第１のスイッチ経路Ｍ９を導通状態にする。基板ノイズ検出回路Ｍ２は、基準アナログ信号生成回路Ｍ８によって生成された基準アナログ信号Ｔ１１を、第１のスイッチ経路Ｍ９を介して、アナログ信号Ｔ１として出力する。Ａ／Ｄ変換回路Ｍ３は、サンプリングクロックＴ３に基づいてアナログ信号Ｔ１をＡ／Ｄ変換し、変換結果Ｔ４を演算回路Ｍ４に対して出力する。演算回路Ｍ４は、第１のスイッチ経路Ｍ９が導通状態である場合の変換結果Ｔ４を保持する（図３のＳ６）。
【００４２】
次に演算回路Ｍ４は、例えばＨレベルの経路切換信号Ｔ６を出力して、第２のスイッチ経路Ｍ１０を導通状態にする。基板ノイズ検出回路Ｍ２は、基準アナログ信号生成回路Ｍ８によって生成された基準アナログ信号Ｔ１１を、第２のスイッチ経路Ｍ１０を介して、アナログ信号Ｔ１として出力する。Ａ／Ｄ変換回路Ｍ３は、サンプリングクロックＴ３に基づいてアナログ信号Ｔ１をＡ／Ｄ変換し、変換結果Ｔ４を演算回路Ｍ４に対して出力する。演算回路Ｍ４は、第２のスイッチ経路Ｍ１０が導通状態である場合の変換結果Ｔ４を保持する（図３のＳ７）。演算回路Ｍ４は、第１のスイッチ経路Ｍ９を介した変換結果と第２のスイッチ経路Ｍ１０を介した変換結果との比較演算を行う（図３のＳ８）。
【００４３】
第１のスイッチ経路Ｍ９を介した変換結果と第２のスイッチ経路Ｍ１０を介した変換結果とを比較した結果（比較結果；差分）が互いに一致している場合、演算回路Ｍ４は、サンプリングクロックＴ３がノイズの影響を受けない最適な位相に調整されていると判断して位相調整モードを終了する(図３のＳ９)。つまり、サンプリングタイミング調整回路Ｍ６は、演算回路Ｍ４に対してタイミング調整終了信号Ｔ８を出力する。
【００４４】
その後、演算回路Ｍ４は、Ｈレベル（通常動作モード）のモード切換信号Ｔ７に切り換えて、基板ノイズ検出回路Ｍ２に対して出力する。モード切換信号Ｔ７によりトランジスタＭＰ２,ＭＰ３がオフするため、第１及び第２のスイッチ経路Ｍ９，Ｍ１０は非導通状態となる。同時にトランジスタＭＮ２，ＭＰ４がオンするため、基板ノイズ検出回路の入力端子ＩＮ１と出力端子ＯＵＴ１との間が導通状態となる。それにより、本実施の形態にかかるＡ／Ｄ変換器は、外部からのアナログ信号をＡ／Ｄ変換する通常動作を開始する（図３のＳ１３）。
【００４５】
一方、第１のスイッチ経路Ｍ９を介した変換結果と第２のスイッチ経路Ｍ１０を介した変換結果とを比較した結果（比較結果；差分）が不一致の場合、演算回路Ｍ４は、当該比較結果を記憶回路Ｍ５に格納（図３のＳ１０）する。そして、演算回路Ｍ４は、基準サンプリングクロックＴ２にさらに遅延値を付加するための遅延値選択信号Ｔ９を出力する（図３のＳ１１）。なお、記憶回路Ｍ５は、データを記憶する機能を有し、演算回路Ｍ４との間でデータバスＴ１０を介してデータ転送を行う。
【００４６】
サンプリングタイミング調整回路Ｍ６は、遅延値選択信号Ｔ９に応じた遅延値Ｄｎを基準サンプリングクロックＴ２に付加して、サンプリングクロックＴ３として出力する。このときサンプリングタイミング調整回路Ｍ６は、遅延回路Ｍ７が遅延値選択信号Ｔ９に応じた遅延値Ｄｎを有するか否かを確認する（図３のＳ４）。つまり、サンプリングタイミング調整回路Ｍ６は、遅延値選択信号Ｔ９に応じた遅延値Ｄｎを設定可能であるか否かを確認する。設定可能であれば（図３のＳ４のＹＥＳ）、図３のＳ５以下の動作を再び繰り返す。
【００４７】
その後、第１のスイッチ経路Ｍ９を介した変換結果と第２のスイッチ経路Ｍ１０を介した変換結果とを比較した結果が互いに一致した場合、演算回路Ｍ４は、サンプリングクロックＴ３がノイズの影響を受けない最適な位相に調整されていると判断して位相調整モードを終了する（図３のＳ９）。つまり、サンプリングタイミング調整回路Ｍ６は、演算回路Ｍ４に対してタイミング調整終了信号Ｔ８を出力する。本実施の形態にかかるＡ／Ｄ変換器は、位相調整モード終了後、外部からのアナログ信号をＡ／Ｄ変換する通常動作を開始する（図３のＳ１３）。
【００４８】
一方、サンプリングタイミング調整回路Ｍ６が遅延値選択信号Ｔ９に応じた遅延値Ｄｎを設定できない場合、つまり、遅延回路Ｍ７が設定可能ないずれの遅延値Ｄｎによっても比較結果が不一致となる場合（図３のＳ４のＮＯ）、サンプリングタイミング調整回路Ｍ６は、演算回路Ｍ４に対してタイミング調整終了信号Ｔ８を出力する。演算回路Ｍ４は、タイミング調整終了信号Ｔ８を受けて、記憶回路Ｍ５に格納された複数の比較結果のうち、差分が最小値を示す比較結果に対応する遅延値選択信号Ｔ９を出力する。それにより、サンプリングタイミング調整回路Ｍ６は、ＮチャネルＭＯＳトランジスタが受ける基板ノイズと、ＰチャネルＭＯＳトンランジスタが受ける基板ノイズと、の差分が最小となるようなサンプリングクロックＴ３を出力する（図３のＳ１２）。本実施の形態にかかるＡ／Ｄ変換器は、位相調整モード終了（図３のＳ９）後、外部からのアナログ信号をＡ／Ｄ変換する通常動作を開始する（図３のＳ１３）
【００４９】
このように本実施の形態にかかるＡ／Ｄ変換器は、基板ノイズ検出回路Ｍ２から生成された基準アナログ信号をＡ／Ｄ変換し、その結果に基づいて、基板ノイズがＡ／Ｄ変換に与える影響を最小限にするようにサンプリングクロックの位相を調整することができる。
【００５０】
より具体的には、本実施の形態にかかるＡ／Ｄ変換器は、基準アナログ信号をＮチャネルＭＯＳトランジスタを介してＡ／Ｄ変換した結果と、基準アナログ信号をＰチャネルＭＯＳトランジスタを介してＡ／Ｄ変換した結果と、に基づいて、当該両トランジスタが受ける基板ノイズが最小となるようなサンプリングクロックを生成する。それにより、本実施の形態にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換回路Ｍ３及びその周辺回路に設けられたＮチャネル及びＰチャネルＭＯＳトランジスが受ける基板ノイズの影響を抑制することができる。つまり、本実施の形態にかかるＡ／Ｄ変換器は、デジタル回路（不図示）のクロックタイミング（基板ノイズの発生タイミング）とＡ／Ｄ変換回路のサンプルホールドタイミングとの位相が最適になるように調整することができる。
【００５１】
言い換えると、本実施の形態にかかるＡ／Ｄ変換器は、従来技術と異なり、製造ばらつき及び温度ドリフトによるノイズの変動や、非同期回路からのノイズの影響を考慮して、サンプルホールドタイミングとクロックタイミングとの位相が最適になるように調整することができる。
【００５２】
実施の形態２
図４は、本発明の実施の形態２にかかるＡ／Ｄ変換器（半導体集積回路）を示すブロック図である。図４に示す回路は、図２に示す回路と比較して、トランジスタＭＰ１の代わりにトランジスタ（第１のトランジスタ）ＭＮ３を備えるとともに、さらにインバータＡ４を備える。
【００５３】
なおトランジスタＭＮ３は、トランジスタＭＮ１と異なり、ディープウエル構造と称するガードリングを有する。トランジスタＭＮ３は、Ｐ型基板にソース及びドレイン領域が容量結合しているトランジスタＭＮ１と異なり、Ｎウエル領域でソース及びドレイン領域をキャップする構造を有する。そのためトランジスタＭＮ３は、基板ノイズに対する感度が低いという特徴を有する。
【００５４】
図４に示す回路において、ＯＲ論理回路Ａ５の出力端子は、トランジスタＭＰ２のゲート端子に接続されるとともに、トランジスタＭＮ３のゲート端子にインバータＡ４を介して接続される。その他の回路構成及び動作については、図２の示す回路の場合と同様であるため、説明を省略する。
【００５５】
このように本実施の形態にかかるＡ／Ｄ変換器は、基板ノイズ検出回路Ｍ２から生成された基準アナログ信号をＡ／Ｄ変換し、その結果に基づいて、基板ノイズがＡ／Ｄ変換に与える影響を最小限にするようにサンプリングクロックの位相を調整することができる。
【００５６】
より具体的には、本実施の形態にかかるＡ／Ｄ変換器は、基準アナログ信号をトランジスタＭＮ１を介してＡ／Ｄ変換した結果と、基準アナログ信号をディープウエル構造のトランジスタＭＮ３を介してＡ／Ｄ変換した結果と、に基づいて、当該両トランジスタが受ける基板ノイズが最小となるようなサンプリングクロックＴ３を生成する。それにより、本実施の形態にかかるＡ／Ｄ変換器は、Ａ／Ｄ変換回路Ｍ３及びその周辺回路に設けられたディープウエル構造を有しないＮチャネルＭＯＳトランジスタと、ディープウエル構造を有するＮチャネルＭＯＳトランジスタと、が受ける基板ノイズの影響を抑制することができる。つまり、本実施の形態にかかるＡ／Ｄ変換器は、デジタル回路（不図示）のクロックタイミング（基板ノイズの発生タイミング）とＡ／Ｄ変換回路のサンプルホールドタイミングとの位相が最適になるように調整することができる。
【００５７】
言い換えると、本実施の形態にかかるＡ／Ｄ変換器は、従来技術と異なり、製造ばらつき及び温度ドリフトによるノイズの変動や、非同期回路からのノイズの影響を考慮して、サンプルホールドタイミングとクロックタイミングとの位相が最適になるように調整することができる。
【００５８】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上記実施の形態では、トランジスタＭＰ１とトランジスタＭＮ１とが互いに基板ノイズの比較対象である場合と、トランジスタＭＮ３とトランジスタＭＮ１とが互いに基板ノイズの比較対象である場合と、について説明したが、これに限られない。互いに特性の異なる２つのトランジスタを比較対象とする回路構成にも適宜変更可能である。
【００５９】
また上記実施の形態では、第１のスイッチ経路と第２のスイッチ経路を備えた場合について説明したが、これに限られない。例えば、第１のスイッチ経路と第２のスイッチ経路に加え、さらに第３のスイッチ経路を備えた回路構成にも適宜変更可能である。３つのスイッチ経路を備えた回路構成の例としては、第１のスイッチ経路がＰチャネルＭＯＳトランジスタ、第２のスイッチ経路がディープウエル構造を有しないＮチャネルＭＯＳトランジスタ、第３のスイッチ経路がディープウエル構造を有するＮチャネルＭＯＳトランジスタ、をそれぞれ有する場合が挙げられる。
【００６０】
または、第１のスイッチ経路のみを備えた回路構成にも適宜変更可能である。ただしこの場合、演算回路Ｍ４に対して、第１のスイッチ経路を介したＡ／Ｄ変換結果と、それに対応する期待値と、を与える必要がある。ここで期待値とは、基板ノイズが発生しない場合における第１のスイッチ経路を介したＡ／Ｄ変換結果のことである。さらにこの場合、基準アナログ信号生成回路Ｍ８は、高精度の基準アナログ信号を生成する必要がある。一方、第１及び第２のスイッチ経路を備えた上記実施の形態では、両スイッチ経路に対して共通の基準アナログ信号が供給されるため、基準アナログ信号にわずかな誤差が生じた場合でも、各スイッチ回路が受ける当該誤差の影響を相殺することができる。
【符号の説明】
【００６１】
Ｍ１  アナログ信号入力端子
Ｍ２  基板ノイズ検出回路
Ｍ３  Ａ／Ｄ変換回路
Ｍ４  演算回路
Ｍ５  記憶回路
Ｍ６  サンプリングタイミング調整器
Ｍ７  遅延回路
Ｍ８  基準アナログ信号生成回路
Ｍ９  第１のスイッチ経路
Ｍ１０  第２のスイッチ経路
ＭＰ１〜ＭＰ５  トランジスタ
ＭＮ１〜ＭＮ３  トランジスタ
Ｒ１、Ｒ２  抵抗素子
Ａ１〜Ａ３  インバータ
Ａ４、Ａ５  ＯＲ論理回路
ＶＤＤ  高電位側電源端子
ＧＮＤ  低電位側電源端子
Ｔ１  アナログ信号
Ｔ２  基準サンプリングクロック
Ｔ３  サンプリングクロック
Ｔ４  変換結果（デジタル信号）
Ｔ５  制御信号
Ｔ６  経路切換信号
Ｔ７  モード切換信号
Ｔ８  タイミング調整終了信号
Ｔ９  遅延値選択信号
Ｔ１０  データバス
【図１】
2011082786.tif 000003
【図２】
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【図３】
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【図４】
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