(57)【要約】【課題】プルアップ回路（バスホールド回路）の電源電圧Ｖｃｃ及び入力端子ＩＮに電位差が生じる場合でもリーク電流を発生させない手段を提供する。【解決手段】パスホールド回路に制御端子ＣＮＴを設ける。この制御端子ＣＮＴの反転出力で動作するスイッチとしてＭＯＳＦＥＴ１３を備える。一方入力端子ＩＮと制御端子ＣＮＴの入力はＮＯＲゲート３１に入力され、このＮＯＲゲート３１の出力がパスホールド回路の入力端子・電源電圧間の接続を制御するＭＯＳＦＥＴ１２のゲート端子に入力される。ＭＯＳＦＥＴ１２及びＭＯＳＦＥＴ１３を直列に接続することで、入力端子・電源電圧間の接続をより制度よく制御し、リーク電流の発生を抑止する。【選択図】図２
2011061696.tif 000002
【特許請求の範囲】
【請求項１】
プルアップ回路を含む半導体装置であって
入力信号を入力する入力端子と、
制御信号を入力する制御端子と、
第１のｐＭＯＳと、
第２のｐＭＯＳと、
前記入力信号と前記制御信号の反転論理和を出力するＮＯＲゲートを含み、
電源電圧と前記入力端子の間に、前記第１のｐＭＯＳと前記第２のｐＭＯＳが直列に接続され、
前記ＮＯＲゲートの出力を前記第１のｐＭＯＳのゲート端子に、前記制御信号を前記第２のｐＭＯＳのゲート端子にそれぞれ入力することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、前記ＮＯＲゲートの出力または前記ＮＯＲゲートの反転出力を該プルアップ回路の出力とすることを特徴とする半導体装置。
【請求項３】
入力信号を入力する入力端子と、制御信号を入力する制御端子と、第１のｐＭＯＳと、２以上のインピーダンス増加用ｐＭＯＳと、前記入力信号と前記制御信号の反転論理和を出力するＮＯＲゲートを含む半導体装置であって、
電源電圧と前記入力端子の間に、前記第１のｐＭＯＳと前記２以上のインピーダンス増加用ｐＭＯＳが直列に接続され、
前記ＮＯＲゲートの出力を前記第１のｐＭＯＳのゲート端子に、前記制御信号を前記２以上のインピーダンス増加用ｐＭＯＳのゲート端子にそれぞれ入力することを特徴とする半導体装置。
【請求項４】
入力信号を入力する入力端子と、制御信号を入力する制御端子と、第１のｐＭＯＳと、第２のｐＭＯＳと、前記入力信号の反転信号を出力するインバータを含む半導体装置であって、
電源電圧と前記入力端子の間に、前記第１のｐＭＯＳと前記第２のｐＭＯＳが直列に接続され、
前記インバータの出力の反転信号を前記第１のｐＭＯＳのゲート端子に、前記制御信号を前記第２のｐＭＯＳのゲート端子にそれぞれ入力することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、前記インバータの出力を該半導体装置の出力とすることを特徴とする半導体装置。
【請求項６】
請求項１ないし５のいずれか１項に記載の半導体装置において、更に前記入力端子の直後に電気的に接続される前記入力信号の電圧調整に用いる電圧調整用ＭＯＳＦＥＴを有することを特徴とする半導体装置。
【請求項７】
プルアップ回路を含む半導体装置の制御方法であって、
前記プルアップ回路は、
入力信号を入力する入力端子と、
電源電圧を供給する電源端子と、
前記電源端子と前記入力端子間に電気的に接続され前記入力信号に依拠した信号がゲート端子に入力されるバスホールド用ＭＯＳＦＥＴと、
前記電源端子と前記入力端子間に電気的に接続される制御用ＭＯＳＦＥＴを含み、
前記電源端子から前記入力端子への電流を防ぐために前記制御用ＭＯＳＦＥＴのソース・ドレイン間の導通を切断する制御用ＭＯＳＦＥＴ切断ステップを有することを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置内もしくは半導体装置と外部回路とのモジュール間インターフェース回路、２以上の電源電圧で動作する半導体装置の異種電源電圧間のインターフェース回路に関する。
【背景技術】
【０００２】
プルアップ回路とは、入力端子を所望のレベルに固定することによって入力電圧レベルのマージンを向上させるための回路である。
【０００３】
図１は典型的なプルアップ回路であるバスホールド回路の構成を表す図面である。
【０００４】
まず、図１（ａ）に着目する。入力端子ＩＮと出力端子ＯＵＴの間にはインバータ１１が挿入されている。インバータ１１の出力は分岐された後、ｐＭＯＳに入力される。ＭＯＳＦＥＴ１２がｐＭＯＳの場合、「Ｌ」レベルの電圧が印加されるとき、ＭＯＳＦＥＴ１２が導通する。ここで、ＭＯＳＦＥＴ１２はｐＭＯＳＦＥＴに限定されるものではなく、ｎＭＯＳＦＥＴを用いることもできる。
【０００５】
ＭＯＳＦＥＴ１２がｎＭＯＳの際、ゲート端子に「Ｈ」レベルの電圧が印加されれば（ＭＯＳＦＥＴ１２がｐＭＯＳの場合、「Ｌ」レベルの電圧が印加されれば）、ＭＯＳＦＥＴ１２が導通する。
【０００６】
また、特開２００８−２１７３３号公報（特許文献１）記載の発明では、一の半導体集積回路中に複数の電源電圧を用いる回路モジュールが存在する場合に、ゲート酸化膜厚を最適化することで、高速動作を可能とする技術が開示されている。このようなゲート酸化膜厚に配慮する場合には、図１（ａ）のバスホールド回路を図１（ｂ）の様に変形する。すなわち入力端子ＩＮとインバータ１１との間にＭＯＳＦＥＴ２１を挿入する。入力端子ＩＮに入力される信号の「Ｈ」レベルをＭＯＳＦＥＴ２１の閾値電圧Ｖｔｈ分降圧し（Ｖｃｃ−Ｖｔｈ）、これにより、入力端子ＩＮとインバータ１１の入力電位を分離することで内部回路のゲート酸化膜を保護する。
【０００７】
さらには図１（ｃ）のように、インバータ１１の代わりにＮＯＲゲート３１を挿入し、入力端子の一として制御端子ＣＮＴを設けることも考えられる。このようにすると、制御端子ＣＮＴを「Ｌ」に設定すれば、入力端子ＩＮのレベルによらず、出力端子ＯＵＴが固定できる利点がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２１７３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、図１の回路にも問題はある。
【００１０】
例えば、設計上、電源電圧Ｖｃｃと、入力端子ＩＮに掛かる信号の「Ｈ」レベルの電圧がともに３Ｖだったとする。この入力端子ＩＮに掛かる信号が３Ｖであるときには問題は生じない。ＭＯＳＦＥＴ１２導通時においても入力端子ＩＮ及び電源電圧Ｖｃｃ双方共に３Ｖであるためリーク電流は生じない。
【００１１】
しかし、製造上の誤差、入力端子ＩＮに接続される回路などによって、入力端子ＩＮに掛かる信号の「Ｈ」レベルの電圧が低くなるとこの限りではない。すなわち入力端子ＩＮに掛かる信号の「Ｈ」レベルの電圧が低下すると、入力端子ＩＮと電源電圧Ｖｃｃの間に電位差が生じ、リーク電流が生じる。これにより、該プルアップ回路を含む半導体、該半導体を含む電子機器の消費電力が増大するおそれがある。
【００１２】
また、特許文献１が想定するような複数の電源電圧が含まれる場合には、このような入力端子ＩＮの電圧が電源電圧Ｖｃｃより高い場合が頻発する。したがって、設計当初からこの対応を考慮する必要がある。
【００１３】
本発明の目的は、プルアップ回路（バスホールド回路）の電源電圧Ｖｃｃ及び入力端子ＩＮに電位差が生じる場合でもリーク電流を発生させない手段を提供することにある。
【００１４】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１６】
本発明の代表的な実施の形態に関わるプルアップ回路は、入力信号を入力する入力端子と、制御信号を入力する制御端子と、第１のｐＭＯＳと、第２のｐＭＯＳと、入力信号と制御信号の反転論理和を出力するＮＯＲゲートと、を含み、電源電圧と入力端子の間に、第１のｐＭＯＳと第２のｐＭＯＳは直列に接続され、ＮＯＲゲートの出力を第１のｐＭＯＳのゲート端子に、制御信号を第２のｐＭＯＳのゲート端子にそれぞれ入力することを特徴とする。
【００１７】
このプルアップ回路において、ＮＯＲゲートの出力またはＮＯＲゲートの反転出力を該プルアップ回路の出力とすることを特徴としても良い。
【００１８】
本発明の代表的な実施の形態に関わる別のプルアップ回路は、入力信号を入力する入力端子と、制御信号を入力する制御端子と、第１のｐＭＯＳと、２以上のインピーダンス増加用ｐＭＯＳと、入力信号と制御信号の反転論理和を出力するＮＯＲゲートと、を含むプルアップ回路であって、電源電圧と入力端子の間に、第１のｐＭＯＳと２以上のインピーダンス増加用ｐＭＯＳが直列に接続され、ＮＯＲゲートの出力を第１のｐＭＯＳのゲート端子に、制御信号の反転信号を２以上のインピーダンス増加用ｐＭＯＳのゲート端子にそれぞれ入力することを特徴とする。
【００１９】
本発明の代表的な実施の形態に関わる別のプルアップ回路は、入力信号を入力する入力端子と、制御信号を入力する制御端子と、第１のｐＭＯＳと、第２のｐＭＯＳと、入力信号の反転信号を出力するインバータと、を含むプルアップ回路であって、電源電圧と入力端子の間に、第１のｐＭＯＳと第２のｐＭＯＳは直列に接続され、インバータの出力の反転信号を第１のｐＭＯＳのゲート端子に、制御信号の反転信号を第２のｐＭＯＳのゲート端子にそれぞれ入力することを特徴とする。
【００２０】
このプルアップ回路において、インバータの出力を該プルアップ回路の出力とすることを特徴としても良い。
【００２１】
本発明の代表的な実施の形態に関わるプルアップ回路の制御方法は、入力信号を入力する入力端子と、電源電圧を供給する電源端子と、電源端子と入力端子間に電気的に接続され入力信号に依拠した信号がゲート端子に入力されるバスホールド用ＭＯＳＦＥＴと、電源端子と入力端子間に電気的に接続される制御用ＭＯＳＦＥＴと、を含むプルアップ回路に関わるものであって、電源端子から入力端子への電流を防ぐために制御用ＭＯＳＦＥＴのソース・ドレイン間の導通を切断する制御用ＭＯＳＦＥＴ切断ステップを有することを特徴とする。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００２３】
本発明の代表的な実施の形態によれば半導体装置の特性を向上することができる。特に、プルアップ回路を用いる半導体装置において、リーク電流の発生を防止することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】典型的なプルアップ回路であるバスホールド回路の構成を表す図である。
【図２】本発明の第１の実施の形態に関わるプルアップ回路についての回路図である。
【図３】図２のプルアップ回路の動作を表す真理値表である。
【図４】図２のプルアップ回路の動作を表す波形図である。
【図５】図１（ｃ）に関わる従来のバスホールド回路のリーク電流量を表す図である。
【図６】制御端子が「Ｈ」レベルのときの本発明の第１の実施の形態に関わるプルアップ回路のリーク電流量を表す図である。
【図７】制御端子が「Ｌ」レベルのときの本発明の第１の実施の形態に関わるプルアップ回路のリーク電流量を表す図である。
【図８】本発明の第１の実施の形態に関わる別のプルアップ回路についての回路図である。
【図９】本発明の第２の実施の形態に関わるプルアップ回路についての回路図である。
【図１０】本発明に関わるプルアップ回路を適用する半導体装置の概念図である。
【図１１】図１０の入出力回路ブロックの構成を表す回路図である。
【図１２】図９のプルアップ回路を変形させたプルアップ回路についての回路図である。
【図１３】図１２のプルアップ回路を実際の半導体回路の基板上に実装した際の要部平面透視図である。
【発明を実施するための形態】
【００２５】
以下図を用いて、本発明の実施の形態について説明する。なお、以下の各図においては図１（ｂ）のＭＯＳＦＥＴ２１は省略しているが、利用目的に応じて、適宜挿入できる。
【００２６】
（第１の実施の形態）
図２は本発明の第１の実施の形態に関わるプルアップ回路についての回路図である。
【００２７】
この回路は図１（ｃ）をベースにして考案されたものである。この図１（ｃ）の回路に、更にＭＯＳＦＥＴ１３を加える。
【００２８】
このＭＯＳＦＥＴ１３は、電源電圧Ｖｃｃと入力端子ＩＮとの導通の制御に用いるスイッチとしての役割を担う。
【００２９】
ＭＯＳＦＥＴ１３のソース・ドレイン間はＭＯＳＦＥＴ１２及び電源電圧Ｖｃｃの間に直列に接続される（ＭＯＳＦＥＴ１３がｎＭＯＳの場合は、ゲート端子には制御端子ＣＮＴの入力を反転させて入力する）。
【００３０】
このように構成することで、制御端子ＣＮＴが出力端子ＯＵＴのイネーブル信号の働きをするのは図１（ｃ）同様である。制御端子ＣＮＴが「Ｌ」レベルでイネーブル状態であり、このときに入力端子ＩＮに掛かる信号が出力端子ＯＵＴに伝達される。
【００３１】
一方、図１（ｃ）と異なるのはＭＯＳＦＥＴ１３の存在である。このＭＯＳＦＥＴ１３によって、電源電圧ＶｃｃのＯＮ・ＯＦＦが制御される。すなわち、制御端子ＣＮＴが「Ｌ」レベルのときＭＯＳＦＥＴ１３は導通し、制御端子ＣＮＴが「Ｈ」レベルのとき、ＭＯＳＦＥＴ１３はＯＦＦになる。
【００３２】
図３は、図２のプルアップ回路の動作を表す真理値表である。これからも明らかなように制御端子ＣＮＴが「Ｈ」レベルである限り、出力端子ＯＵＴは「Ｌ」レベルのままである。一方制御端子ＣＮＴが「Ｌ」レベルになると、入力端子ＩＮのレベルに応じて出力端子ＯＵＴも変化するのは図１（ｃ）同様である。結果として、制御端子ＣＮＴが「Ｌ」レベルかつ入力端子ＩＮが「Ｈ」のときのみ電源電圧Ｖｃｃと入力端子ＩＮが導通する。
【００３３】
図４は、図２のプルアップ回路の動作を表す波形図である。この波形図からも分かるとおり、制御端子ＣＮＴが「Ｈ」レベルである限り、入力端子ＩＮに入力される波形は出力端子ＯＵＴに反映されないことが分かる。一方、制御端子ＣＮＴが「Ｌ」レベルであれば、入力端子ＩＮに入力される波形が反転して出力端子ＯＵＴから出力される。
【００３４】
この本発明の第１の実施の形態に関わるプルアップ回路の効果について説明する。
【００３５】
図５は図１（ｃ）に関わる従来のバスホールド回路のリーク電流量を表す図である。また、図６は制御端子ＣＮＴが「Ｈ」レベルのときの本発明の第１の実施の形態に関わるプルアップ回路のリーク電流量を表す図であり、図７は制御端子ＣＮＴが「Ｌ」レベルのときの本発明の第１の実施の形態に関わるプルアップ回路のリーク電流量を表す図である。いずれの図も横軸が入力端子ＩＮに掛かる入力電圧を表し、縦軸がリーク電流量を表す。
【００３６】
図５からも分かるとおり、従来のバスホールド回路では入力端子ＩＮに掛かる入力電圧の立ち上がり時からリーク電流が発生し、入力端子ＩＮに掛かる入力電圧が電源電圧Ｖｃｃに近づくにつれてリーク電流が小さくなる。しかし、入力端子ＩＮに掛かる入力電圧の「Ｈ」レベルが、電源電圧Ｖｃｃよりも小さい場合には、リーク電流が０になることは無い。
【００３７】
これに対し本発明の実施の形態では、制御端子ＣＮＴが「Ｈ」レベルのときにリーク電流を完全に抑制することが可能となる（図６参照）。
【００３８】
また、制御端子ＣＮＴが「Ｌ」レベルのとき（図７）であっても、入力端子ＩＮに掛かる入力電圧が「Ｈ」レベルにならない間は、リーク電流の発生を防ぐことができる。そして、入力端子ＩＮに掛かる入力電圧が「Ｈ」レベルの閾値を越えた際、従来のプルアップ回路のリーク電流と同じリーク電流が生じる。逆を言えば、入力端子ＩＮに掛かる入力電圧が「Ｈ」レベルの閾値を越えるまではリーク電流の発生を防ぐことができる。
【００３９】
これらの措置により、電源電圧Ｖｃｃと入力端子ＩＮ間のリーク電流の発生を防ぐことが可能となる。
【００４０】
なお、この回路の変形例としては、図８の各図に記載された回路が挙げられる。この図８は本発明の第１の実施の形態に関わる別のプルアップ回路についての回路図である。
【００４１】
図８（ａ）は、図１（ａ）を基本として制御端子を付加したものであり、一方、図８（ｂ）は、図１（ｂ）を基本として制御端子を付加したものである。ＮＯＲゲート３１のない場合にはこれらの回路のように制御端子ＣＮＴはＭＯＳＦＥＴ１３にのみ接続される。
【００４２】
また、上記のような変形例に関わらず、実装上設計事項としての変形例も本発明の射程に含まれる。例えば図２では、ＮＯＲゲート３１の出力をそのままプルアップ回路の出力（すなわち入力信号の反転信号）としていた。しかし、ＮＯＲゲート３１の出力をインバータで反転した後にプルアップ回路の出力とするなどの変形はもちろん考慮すべき事項であろう。
【００４３】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００４４】
図９は、本発明の第２の実施の形態に関わるプルアップ回路についての回路図である。
【００４５】
このプルアップ回路はＭＯＳＦＥＴ１２とＭＯＳＦＥＴ１３の間に、更にＭＯＳＦＥＴ４１とＭＯＳＦＥＴ４２が挿入され、直列に接続されている。
【００４６】
ＭＯＳＦＥＴ４１とＭＯＳＦＥＴ４２はそれぞれスイッチとして機能する点ではＭＯＳＦＥＴ１２と同様である。ＭＯＳＦＥＴ４１及びＭＯＳＦＥＴ４２のゲート端子はＭＯＳＦＥＴ１２と同様にＮＯＲゲート３１の出力を反転して接続されている（ＭＯＳＦＴ４１とＭＯＳＦＥＴ４２がｐＭＯＳで構成されているときはＮＯＲゲート３１の出力がそのまま入力される）。
【００４７】
この構成により、電源電圧Ｖｃｃと入力端子ＩＮの間のインピーダンスを増加することが可能になる。インピーダンスを上げることによって、通常動作時のリーク電流の低減を図ることが可能となる。すなわち、図７のリーク電流の絶対量を小さくすることが可能となる。
【００４８】
なお、本実施例ではＭＯＳＦＥＴを２個追加して挿入する構成となっているが、数に拘るものではない。必要とするインピーダンスが確保できれば良い。
【００４９】
（応用例１）
次に上記２つの実施の形態の応用例１について説明する。
【００５０】
本応用例１は、第１の実施の形態及び第２の実施の形態に関するプルアップ回路が半導体装置のどこに適用されるかを説明するものである。図１０は本発明に関わるプルアップ回路を適用する半導体装置１００の概念図である。
【００５１】
この半導体装置１００は内部領域１１０と外部領域１２０に大きく分けることができる。
【００５２】
内部領域１１０には半導体装置１００の処理を行うための基幹部品が含まれる。すなわち、ＣＰＵ１１１、システムクロック１１２、ＲＯＭ１１３、ＲＡＭ１１４、周辺インターフェース１１５、内部バス１１６を含んで構成される。
【００５３】
ＣＰＵ１１１は、半導体装置の主要な制御を行う中央処理装置である。
【００５４】
システムクロック１１２は、基準動作クロックを生成する分周・逓倍器などである。
【００５５】
ＲＯＭ１１３は、電力切断時にも継続的に記憶可能な読み出し専用メモリ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）である。一方、ＲＡＭ１１４は実行プログラムの一時記憶用のＲａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙである。
【００５６】
周辺インターフェース１１５は、半導体装置１００外の回路とのインターフェースをつかさどるインターフェース回路である。
【００５７】
内部バス１１６は、内部領域１１０に含まれるＣＰＵ１１１などのモジュール間のデータのやり取りのための共用バスである。
【００５８】
外部領域１２０には入力端子となるボンディングパッド１２１と入出力回路ブロック１２２が複数存在する。
【００５９】
ボンディングパッド１２１は、半導体装置１００を、図示しない基板等に実装する際のハンダペーストを塗布する物理的電気的接続箇所である。
【００６０】
入出力回路ブロック１２２は、いわゆる入出力バッファとして、送受信データを転送もしくは一次保持する役割を持つ回路である。
【００６１】
通常、内部領域１１０と外部領域１２０では電源電圧が異なり、例えば、外部領域１２０は３．３Ｖ、内部領域１１０は１．５Ｖで構成される場合が多い。この電源電圧の相違により、トランジスタのゲート酸化膜の厚さが異なってくる。上記の場合では、外部領域１２０は７ｎｍ程度、内部領域１１０は３ｎｍ程度の厚さとなる。
【００６２】
この外部領域１２０と内部領域１１０の境界に位置する回路、すなわち入出力回路ブロック１２２に本発明に関わるプルアップ回路を用いる。図１１は、図１０の入出力回路ブロック１２２の構成を表す回路図である。
【００６３】
この入出力回路ブロック１２２はＥＳＤ保護回路１２２−１、入力バッファ回路１２２−２、入力論理回路１２２−３、出力バッファ回路１２２−４、出力論理回路１２２−５を有する。このうち、ＥＳＤ保護回路１２２−１、入力バッファ回路１２２−２、出力バッファ回路１２２−４は、外部領域１２０の電源電圧３．３Ｖで駆動する。一方、入力論理回路１２２−３、出力論理回路１２２−５は内部領域１１０の電源電圧１．５Ｖまたは３．３Ｖで駆動する。
【００６４】
ＥＳＤ保護回路１２２−１は、過電圧を吸収し、静電放電（ＥＳＤ）によるデバイスの破壊を防止する回路である。
【００６５】
入力バッファ回路１２２−２は、ＥＳＤ保護回路１２２−１より送られる情報を転送または一時ラッチし、入力論理回路１２２−３に送信する回路である。
【００６６】
本発明に関わるプルアップ回路は入力端の電圧が、電源電圧より低いことにより生じるリーク電流の発生防止を目的とする。したがって、本発明に関わるプルアップ回路はこの入力バッファ回路１２２−２に適用する余地がある。外部領域１２０の電圧は３．３Ｖであり、内部領域１１０の電圧は１．５Ｖとこの条件を満たすためである。
【００６７】
入力論理回路１２２−３は、入力バッファ回路１２２−２に蓄積されたデータを内部領域１１０の周辺インターフェース１１５に出力するための回路である。このデータを内部領域１１０の周辺インターフェース１１５に出力するための内部出力端子及び内部領域１１０の周辺インターフェース１１５からの制御用の信号を入力する入力制御信号端子を入力論理回路１２２−３は有している。
【００６８】
入力バッファ回路１２２−２とは逆に、出力バッファ回路１２２−４は、内部領域１１０からボンディングパッド１２１へデータを出力するためのバッファ回路である。こちらは入力電圧のほうが高いので、そもそもリーク電流の発生は遷移中の一時的なものに限られるため、本発明に関わるプルアップ回路適用の余地は少ない。
【００６９】
出力論理回路１２２−５は、内部領域１１０の周辺インターフェース１１５から送られるデータの形式を変換するための回路である。
【００７０】
なお、上記は本発明に関わるプルアップ回路の適用例について述べたものであるが、この箇所に囚われるものではない。また上記説明では、電源電圧３．３Ｖ、１．５Ｖの２種で説明した。しかし、これに拘るものではなく３種以上であっても良い。また、他の電圧を用いても良い。
【００７１】
（応用例２）
次に応用例２について説明する。
【００７２】
既述の通り、本明細書ではここまではＭＯＳＦＥＴは全てｎＭＯＳであるとして、説明した。しかし、通常にはｎＭＯＳとｐＭＯＳを混載する形で半導体装置は構成される（ＣＭＯＳ）。本回路をＣＭＯＳで構成した場合をここでは説明する。
【００７３】
図１２は図９のプルアップ回路を変形させたプルアップ回路についての回路図である。この図１２のプルアップ回路と図９のプルアップ回路の相違点はＭＯＳＦＥＴ１３の配置が入力端子ＩＮ側に移設されている（技術的な意味は無い）ほかは、電圧降下用のＭＯＳＦＥＴ４３を挿入している。
【００７４】
この図１２のプルアップ回路を実際の半導体回路に載せることを考える。
【００７５】
図１３は、図１２のプルアップ回路を実際の半導体回路の基板上に実装した際の要部平面透視図である。本図は基板上にエッチング、絶縁膜形成、エッチング等を繰り返したプルアップ回路を表すものであり、実際には絶縁膜層などは透過して表している。
【００７６】
この図の通り、実際の実装に際しては、Ｎｗｅｌｌ上に直列配置のＭＯＳＦＥＴ４３、４２、４１、１２、１３の順に配置する。
【００７７】
ＮＯＲゲート３１はＮｗｅｌｌ及びＰｗｅｌｌ間にまたぐ形で配置する。
【００７８】
さらにＭＯＳＦＥＴ２１をＰｗｅｌｌ上に配置することで、図１２の回路の形成を行うことが可能となる。
【００７９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【符号の説明】
【００８０】
１１…インバータ、１２、１３、２１、４１、４２、４３…ＭＯＳＦＥＴ、
３１…ＮＯＲゲート、１００…半導体装置、１１０…内部領域、１１１…ＣＰＵ、
１１２…システムクロック、１１３…ＲＯＭ、１１４…ＲＡＭ、
１１５…周辺インターフェース、１１６…内部バス、
１２０…外部領域、１２１…ボンディングパッド、１２２…入出力回路ブロック、
１２２−１…ＥＳＤ保護回路、１２２−２…入力バッファ回路、
１２２−３…入力論理回路、１２２−４…出力バッファ回路、
１２２−５…出力論理回路。
【図１】
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【図２】
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【図３】
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【図４】
2011061696.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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