(57)【要約】      （修正有）【課題】配線基板に半導体チップを内蔵することによって、ボイドの発生を低減することが可能な半導体装置及びその製造方法を提供する。【解決手段】第一の基体１１と、第一の基体上に配置された第一の半導体チップ３、及び、第一の半導体チップの周囲に形成された第一の半導体チップと同じ厚さの第一の封止体１５ａから構成される第一の配線基板と、第一の半導体チップの一面側に、第一の半導体チップと離間して配置された、第一の半導体チップよりも平面視形状の大きい第二の半導体チップ４ａと、少なくとも、第一の半導体チップと第二の半導体チップとの間に形成された第二の封止体１５ｂと、を具備してなることを特徴とする半導体装置を採用する。【選択図】図１
2011061004.tif 000002
【特許請求の範囲】
【請求項１】
第一の基体と、前記第一の基体上に配置された第一の半導体チップ、及び、前記第一の半導体チップの周囲に形成された前記第一の半導体チップと同じ厚さの第一の封止体から構成される第一の配線基板と、
前記第一の半導体チップの一面側に、前記第一の半導体チップと離間して配置された、前記第一の半導体チップよりも平面視形状の大きい第二の半導体チップと、
少なくとも、前記第一の半導体チップと前記第二の半導体チップとの間に形成された第二の封止体と、を具備してなることを特徴とする半導体装置。
【請求項２】
前記第一の半導体チップと前記第二の半導体チップとの間と、前記第二の半導体チップからなるチップ積層体の各前記第二の半導体チップ間、及び、前記チップ積層体の周囲に形成された前記第二の封止体と、
前記第一の半導体チップの一面側に、前記第二の封止体を覆うように形成された第三の封止体と、を具備してなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第一の半導体チップと前記第二の半導体チップとの間に形成された前記第二の封止体と、
前記第二の封止体の一面側に配置された、前記チップ積層体と、
前記チップ積層体の各前記第二の半導体チップ間、及び、前記チップ積層体の周囲に形成された第二の封止体と、
前記第二の封止体の周囲を囲むように形成された第三の封止体と、
前記チップ積層体の一面側に、接着部材を介して配置された支持基板と、を具備してなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第一の半導体チップと前記第二の半導体チップとの間に形成された前記第二の封止体と、
前記第二の封止体の一面側に形成された前記第二の半導体チップと、前記第二の半導体チップの周囲に形成された、前記第二の半導体チップと同じ厚さの第四の封止体、及び、前記第二の半導体チップと前記第四の封止体の一面側に形成された第二の基体から構成される第二の配線基板と、を具備してなることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第一の半導体チップと前記第二の半導体チップとの間に形成された前記第二の封止体と、
前記第二の封止体の一面側に配置された前記チップ積層体と、前記チップ積層体の各前記第二の半導体チップ間と前記チップ積層体の周囲に形成された前記第二の封止体、及び、前記第二の封止体の周囲を囲むように形成された第五の封止体から構成される第三の配線基板と、
前記第三の配線基板一面側を覆うように形成された絶縁膜と、を具備してなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
第一の半導体チップの側面に、前記第一の半導体チップと同じ厚さの第一の封止体を形成し、前記第一の半導体チップ及び前記第一の封止体上を覆うように第一の基体を形成することにより第一の配線母基板を形成する工程と、
少なくとも、前記第一の半導体チップと、前記第一の半導体チップよりも平面視形状の大きい第二の半導体チップとの間に第二の封止体を形成する工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項７】
前記第一の半導体チップの一面側に、前記第二の半導体チップを順次積層することにより、チップ積層体を形成する工程と、
前記第一の半導体チップと前記第二の半導体チップとの間と、前記チップ積層体の各第二の半導体チップ間、及び、前記チップ積層体の周囲に第二の封止体を形成する工程と、
前記第一の半導体チップの一面側に、前記第二の封止体を覆うように第三の封止体を形成する工程と、を具備してなることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
支持基板上に接着部材を介して、前記チップ積層体を形成する工程と、
前記チップ積層体の各前記第二の半導体チップ間と、前記チップ積層体及び前記接着部材の周囲に前記第二の封止体を形成する工程と、
前記第二の封止体の周囲を囲むように前記第三の封止体を形成する工程と、
前記チップ積層体のうち最後に積層する前記第二の半導体チップ上を覆うように前記第二の封止体を塗布する工程と、
前記第一の配線基板を、前記第二の封止体上に搭載する工程と、を具備してなることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項９】
前記第二の半導体チップの側面に、前記第二の半導体チップと同じ厚さの第四の封止体を形成し、前記第二の半導体チップ及び前記第四の封止体の一面側に第二の基体を形成することにより第二の配線基板を形成する工程と、
前記第一の半導体チップの一面側を覆うように前記第二の封止体を塗布する工程と、
前記第二の封止体の一面側に、前記第二の配線基板を搭載する工程と、を具備してなることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
支持体の一面側に、前記チップ積層体を形成する工程と、
前記チップ積層体の各前記第二の半導体チップ間及び、前記チップ積層体の周囲に前記第二の封止体を形成する工程と、
前記第二の封止体の周囲を第五の封止体で囲むことにより、第三の配線母基板を形成する工程と、
前記第三の配線母基板の一面側を覆うように絶縁膜を形成する工程と、
前記チップ積層体の他面側を覆うように前記第二の封止体を塗布する工程と、
前記第一の配線基板を、前記第二の封止体の他面側に搭載する工程と、を具備してなることを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の小型化及び大容量化に伴い、それに搭載される半導体装置の小型化・大容量化が進められている。その結果、貫通電極を有する半導体チップを積層搭載したＣｏＣ（Chip On Chip）型の半導体装置が開発されつつある。
【０００３】
このようなＣｏＣ（Chip on Chip）型の半導体装置としては、例えば特許文献１に記載のものが挙げられる。この特許文献に開示されているＣｏＣ型半導体装置は、配線基板（インターポーザ用の半導体ウエハ）上に複数の半導体チップを積層搭載した構成となっている。
しかし、配線基板上に複数の半導体チップを積層搭載した場合は、アンダーフィル材を充填する際の、ボイド（微小な空洞）発生が問題となってしまう。そこで、半導体チップ間のボイドの発生を抑える方法として、アンダーフィル材よりも粘度の低い樹脂を用いる方法が知られている（特許文献２）。また、封止工程を減圧下において行うことにより、ボイドの発生を抑える方法も知られている。（特許文献３）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開2007-214220号公報
【特許文献２】特開2006-319243号公報
【特許文献３】特開2000-124164号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、チップサイズの異なる半導体チップを積層搭載した場合には、半導体チップ間にアンダーフィル材が良好に充填されず、半導体チップ間のギャップ部分にボイドが発生しやすいという問題があった。
また、アンダーフィル材中にボイドが発生した場合、リフロー工程において半導体装置の温度を上昇させるとボイド内の気体が膨張してしまう。そのため、半導体チップと配線基板、もしくは、半導体チップ同士の間にクラックが発生してしまう。この結果、フリップチップ接続が弱まり、半導体装置の信頼性が低下してしまうという問題が生じていた。
【０００６】
また、従来のＣｏＣ（Chip on Chip）型の半導体装置においては、配線基板（インターポーザ用の半導体ウエハ）上に複数の半導体チップを積層搭載することにより、パッケージが厚くなってしまうという問題があった。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、第一の基体と、前記第一の基体上に配置された第一の半導体チップ、及び、前記第一の半導体チップの周囲に形成された前記第一の半導体チップと同じ厚さの第一の封止体から構成される第一の配線基板と、前記第一の半導体チップの一面側に、前記第一の半導体チップと離間して配置された、前記第一の半導体チップよりも平面視形状の大きい第二の半導体チップと、少なくとも、前記第一の半導体チップと前記第二の半導体チップとの間に形成された第二の封止体と、を具備してなることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置によれば、第二の半導体チップよりも平面視形状の小さい第一の半導体チップを第一の配線基板に内蔵することによって、第一の半導体チップと第二の半導体チップを積層する際の、チップ間の段差による影響を防ぐことができる。これにより、第一の半導体チップと第二の半導体チップとの間に、第二の封止体を充填する際に発生するボイド、及び、フロークラックの発生を低減することが可能となる。その結果、半導体装置の信頼性を向上することができ、かつ、半導体装置の大容量化と薄型化を実現することがきる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態の半導体装置の概略構造を示す断面図である。
【図２】本発明の第１の実施形態の半導体装置を実装した電子装置の一例を示す断面図である。
【図３】本発明の第１の実施形態の半導体装置の製造に用いる、フレームの概略構成を示す平面図及び断面図である。
【図４】本発明の第１の実施形態の半導体装置の製造方法を示す断面工程図である。
【図５】本発明の第１の実施形態の半導体装置の製造方法を示す断面工程図である。
【図６】本発明の第１の実施形態の半導体装置の製造方法を示す断面工程図である。
【図７】本発明の第２の実施形態の半導体装置の概略構造を示す断面図である。
【図８】本発明の第２の実施形態の半導体装置の製造方法を示す断面工程図である。
【図９】本発明の第２の実施形態の製造に用いる支持基板の概略構成を示す平面図である。
【図１０】本発明の第２の実施形態の半導体装置の製造方法を示す断面工程図である。
【図１１】本発明の第２の実施形態の半導体装置の製造方法を示す断面工程図である。
【図１２】本発明の第３の実施形態の半導体装置の概略構造を示す断面図である。
【図１３】本発明の第３の実施形態の半導体装置に他の制御用半導体装置を積層搭載した一例を示す断面図である。
【図１４】本発明の第３の実施形態の半導体装置の製造方法を示す断面工程図である。
【図１５】本発明の第３の実施形態の半導体装置の製造方法を示す断面工程図である。
【図１６】本発明の第４の実施形態の半導体装置の概略構造を示す断面図である。
【図１７】本発明の第４の実施形態の半導体装置の概略構造を示す断面図である。
【図１８】本発明の第４の実施形態の半導体装置の製造方法を示す断面工程図である。
【図１９】本発明の第４の実施形態の半導体装置の製造方法を示す断面工程図である。
【発明を実施するための形態】
【００１０】
以下、本発明の第１の実施形態である半導体装置１ａについて図面を参照して詳述する。
図１は、本発明の第１の実施形態を示すＣｏＣ型半導体装置の概略構造を示す断面図であり、図２は、図１の半導体装置１ａを実装した電子装置の一例を示す断面図である。なお、以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００１１】
本実施形態の半導体装置１ａは、ＢＧＡ（Ball Grid Array）型の半導体装置であり、第一の半導体チップ３が内蔵され、略四角形の平面視形状を有する第一の配線基板２と、第一の配線基板２の一面側に配置された、第二の半導体チップ４ａから構成されるチップ積層体４と、第二の封止体１５ｂと、第二の封止体１５ｂと第一の配線基板２の一面側を覆う第三の封止体１５ｃから概略構成されている。
【００１２】
＜第一の配線基板２＞
第一の配線基板２は略四角形の平面視形状で、その厚みは８０μｍ程度であり、第一の半導体チップ３と、第一のバンプ電極５ａ及び第一のバンプ電極５ｂと、第一の封止体１５ａと、第一の基体１１（第一の再配線層６、第一の絶縁層８、第一のランド７）と、から構成されている。
【００１３】
第一の半導体チップ３は、例えば５０μｍ厚で、Ｓｉ等からなる略四角形の平面視形状の基板からなり、第一の配線基板２から見て他面側にインターフェース回路（第一の回路形成面３ａ）が構成されている。また、その平面視形状は、後述する第二の半導体チップ４ａよりも小さいものとなっている。
また、第一の半導体チップ３には、外部端子とのインターフェース接続が可能な半導体チップ、例えばインターフェースチップを用いると良い。
【００１４】
第一の半導体チップ３の一面側と他面側双方には、それぞれ、複数の柱状の第一のバンプ電極５ａ及び第一のバンプ電極５ｂが形成されている。また、対応する第一のバンプ電極５ａと第一のバンプ電極５ｂ同士は、第一の貫通電極１４ａにより電気的に接続されている。
【００１５】
第一の封止体１５ａは、第一の半導体チップ３と同じ厚さで形成されており、第一の半導体チップ３の周囲を囲むように形成されている。これにより、第一の半導体チップ３の一面側及び他面側を露出させ、第一の半導体チップ３を内蔵した略四角形の板状の構成となっている。
【００１６】
第一の基体１１は、第一の再配線層６と、第一の絶縁層８、及び、第一のランド７から構成されている。
第一の再配線層６はＣｕからなり、第一の半導体チップ３及び第一の封止体１５ａの他面側に形成されている。第一の絶縁層８は、第一の絶縁層第一層８ａと第一の絶縁層第二層８ｂが積層した構成となっており、第一の半導体チップ３と第一の封止体１５ａの他面側、及び、第一の再配線層６を覆うように形成されている。また、第一の再配線層６の第一の絶縁層８から露出した部位には複数の第一のランド７が形成されている。
第一のランド７はＣｕからなり、対応する第一のバンプ電極５ｂと、第一の再配線層６により電気的に接続されている。また、複数の第一のランド７は、第一の絶縁層８の他面側に所定の間隔、例えば０．８ｍｍ間隔で格子状に配置され、半導体装置１ａの外部端子となる半田ボール９が、その他面側にそれぞれ搭載されている。
【００１７】
＜チップ積層体４＞
チップ積層体４は、第一の半導体チップ３の一面側に、第一の半導体チップ３から離間して配置されている。また、チップ積層体４は、例えばメモリチップからなる第二の半導体チップ４ａが積層して構成されている。第二の半導体チップ４ａは、Ｓｉ等からなる略四角形状の基板からなり、第一の配線基板２から見て他面側にメモリ回路（第二の回路形成面４ｂ）が構成されている。第二の半導体チップ４ａの平面視形状は、第一の半導体チップ３よりも大きく、また、厚みは５０μｍ程度で構成されている。
【００１８】
第二のバンプ電極５ｃ及び５ｄは、第二の半導体チップ４ａのそれぞれ一面側および他面側に複数形成されている。これら一面側の複数の第二のバンプ電極５ｃは、それぞれ他面側の対応する第二のバンプ電極５ｄと、第二の貫通電極１４ｂを介して電気的に接続されている。
【００１９】
＜第二の封止体１５ｂ、第三の封止体１５ｃ＞
本実施形態の第二の封止体１５ｂは、例えばアンダーフィル材からなり、第一の配線基板２と第二の半導体チップ４ａとの間と、チップ積層体４の各第二の半導体チップ４ａ間を充填し、かつ、チップ積層体４の周囲を囲むように形成されている。
第三の封止体１５ｃは、例えばエポキシ樹脂等の熱硬化性樹脂からなり、第一の配線基板２の一面側と第二の封止体１５ｂ及びチップ積層体４を覆うように形成されている。
【００２０】
本実施形態の半導体装置１ａによれば、このように、第一の半導体チップ３と同じ厚さで、第一の半導体チップ３の周囲に第一の封止体１５ａが形成されていることで、第一の半導体チップ３が第一の配線基板２に内蔵される構成となる。このことにより高機能を保ったまま、半導体装置１ａの薄型化、電気特性の向上を実現することができる。
また、第一の半導体チップ３のみならず第一の封止体１５ａの他面側に第一のランド７を配置できるため、多くの半田ボール９を第一の配線基板２に搭載することができ、半導体装置１ａの多ピン化を可能とすることができる。
【００２１】
図２に、本実施形態の半導体装置１ａを、メモリモジュール等の電子装置に実装した一例の断面図を示す。
本実施形態の半導体装置１ａの薄型化を可能とすることで、図２に示すように、半導体装置１ａ及び半導体装置１ａの制御用半導体装置４０を搭載した、電子装置或いはメモリモジュール４１の薄型化に寄与することができる。
【００２２】
次に、本実施形態の半導体装置１ａの製造方法について説明する。
図３は、本発明の第１の実施形態の半導体装置１ａの製造に用いる、フレーム２０の概略構成を示す平面図及び断面図であり、図４と図５及び図６は、本発明の第１の実施形態の半導体装置１ａの製造方法を示す断面工程図である。
【００２３】
本実施形態の半導体装置１ａの製造方法は、フレーム２０を用意する工程と、第一の配線基板２からなる第一の配線母基板２ａを形成する工程と、チップ積層体４を形成する工程と、第二の封止体１５ｂを形成する工程と、第三の封止体１５ｃを形成する工程と、半田ボール９を搭載する工程と、第一の配線母基板２ａを第一の配線基板２に分割する工程から概略構成されている。以下、各工程について順次説明する。
【００２４】
＜フレーム２０を用意する工程＞
まず、枠形状に構成されたフレーム２０を用意する。図３（ａ）にフレーム２０の平面図を、図３（ｂ）に図３（ａ）ののＡ−Ａ‘線に対応する断面図を示す。
フレーム２０は例えばＳＵＳ等からなり、枠形状に構成されている。フレーム２０の一面側には、例えば粘着テープからなる支持体２１が、粘着部位を他面側に向けた状態で貼り渡されている。また、支持体２１の他面側には、複数の第一の製品形成部１７がマトリクス状に配置され、その中央部にはそれぞれ、第一のチップ搭載用マーク２２ａからなる第一のチップ搭載部２２が構成されている。
また、フレーム２０には、所定の間隔で複数の第一の位置決め孔２３が形成されており、フレーム２０の搬送位置決めができるように構成されている。また、フレーム２０の枠部の他面側には、第一のダイシングライン２５の位置決めマーク２４が形成されている。
【００２５】
＜第一の配線母基板２ａを形成する工程＞
第一の配線基板２からなる第一の配線母基板２ａを形成する工程は更に、第一のチップ搭載部２２に第一の半導体チップ３を搭載する工程と、第一の封止体１５ａを形成する工程と、第一の基体１１（第一の再配線層６、第一の絶縁層８、第一のランド７）を形成する工程と、支持体２１を除去する工程と、から構成されている。以下、各工程について順次説明する。
【００２６】
（第一の半導体チップ３を搭載する工程）
まず、図４（ａ）に示すように、第一のチップ搭載部２２に、第一の半導体チップ３の一面側を貼着する。これにより、支持体２１上に、第一の半導体チップ３が第一の回路形成面３ａを露出した状態で、マトリクス状に配置される。
【００２７】
（第一の封止体１５ａを形成する工程）
次いで、図４（ｂ）に示すように、第一の封止体１５ａを形成する。
まず、図示しないポッティング装置等により、液状の封止樹脂、例えばエポキシ樹脂等をフレーム２０の枠形の内側の支持体２１上に滴下する。このとき、第一の半導体チップ３の第一の回路形成面３ａ上を封止樹脂（第一の封止体１５ａ）が覆わないようにし、かつ、第一の半導体チップ３と同じ厚みになるように充填させる。次いで、封止樹脂（第一の封止体１５ａ）を１５０℃程度でキュアする。これにより、封止樹脂（第一の封止体１５ａ）は熱硬化し、第一の封止体１５ａが形成される。
【００２８】
（第一の基体１１を形成する工程）
次いで、図４（ｃ）に示すように、第一の基体１１（第一の再配線層６、第一の絶縁層８、第一のランド７）を形成する。
まず始めに、第一の半導体チップ３及び第一の封止体１５ａの他面側に、ホトリソグラフィ技術やエッチング技術等を用いて、第一の半導体チップ３の他面側の第一のバンプ電極５ｂを除く領域、及び、第一の封止体１５ａの他面側を覆うように、第一の絶縁層第一層８ａを形成する。次いで、第一のバンプ電極５ａから第一の再配線層６を延出形成し、第一のランド７を所定の間隔で格子状に設けると共に、第一のランド７と第一のバンプ電極５ｂとを電気的に接続させる。次いで、第一の絶縁層第一層８ａの他面側の第一のランド７を除く領域を覆うように、第一の絶縁層第二層８ｂを形成する。
【００２９】
（支持体２１を除去する工程）
次いで、図４（ｄ）に示すように、支持体２１を除去する。これにより、複数の第一の半導体チップ３を内蔵した第一の配線母基板２ａが形成される。この第一の配線母基板２ａは、後の工程で第一のダイシングライン２５ごとに切断、分離することにより第一の配線基板２が形成される。
【００３０】
＜チップ積層体４を形成する工程＞
次いで、図５（ａ）に示すようにチップ積層体４を形成する。
まず、第一の配線母基板２ａを準備する。次いで、図示しないフリップチップボンダーのステージに第一の配線母基板２ａを保持固定し、ボンディングツール５１により第二の半導体チップ４ａの第二の回路形成面４ｂと反対側を吸着保持する。このとき、第二の半導体チップ４ａは、第一の半導体チップ３よりも平面視形状の大きいものを用いる。
次いで、第一の半導体チップ３の第一のバンプ電極５ａの位置に、第二の半導体チップ４ａの第二のバンプ電極５ｄが合致するように搭載し、両バンプ電極を高温、例えば３００℃程度で荷重を印加する。これにより、フリップチップ接合が行われ、第一のバンプ電極５ａと第二のバンプ電極５ｄとは電気的に接合される。
【００３１】
また、第二の半導体チップ４ａが複数ある場合も同様にして、第二の半導体チップ４ａの一面側に、他の第二の半導体チップ４ａを第二の回路形成面４ｂを他面側に向けて順次積層する。このときの第二のバンプ電極５ｄと第二のバンプ電極５ｃとの接合は、荷重だけでなく超音波を印加するようにしても良い。このように、複数の第二の半導体チップ４ａを積層することにより、半導体装置１ａの容量アップを図ることができる。
【００３２】
＜第二の封止体１５ｂを形成する工程＞
次いで、図５（ｂ）に示すように第二の封止体１５ｂを形成する。
まず、塗布装置のディスペンサー５２により、チップ積層体４の端部近傍位置に液状の第二の封止体１５ｂを供給する。このとき、チップ積層体４の一面側には、第二の封止体１５ｂが配置されないようにする。チップ積層体４の端部近傍位置に供給された第二の封止体１５ｂは、チップ積層体４の周囲を囲み、また、毛細管現象により、第一の配線母基板２ａと第二の半導体チップ４ａとの隙間、及び、チップ積層体４の第二の半導体チップ４ａ同士の隙間に充填される。このとき、チップ積層体４の周囲を囲む第二の封止体１５ｂは、重力によりチップ積層体４の他面側（第一の配線母基板２ａ側）に多く溜り、断面は台形状となる。
【００３３】
このとき、第一の半導体チップ３は、同じ厚みの第一の封止体１５ａに周囲を囲まれていることにより、第一の半導体チップ３は第一の配線基板２と一体化した構成となっている。そのため、第一の半導体チップ３の端部と、第二の半導体チップ４ａの端部間の位置ずれによる影響が生じず、第一の半導体チップ３と、第二の半導体チップ４ａとの間の第二の封止体１５ｂ内にボイドが発生することを低減することができる。
【００３４】
チップ積層体４へのアンダーフィル材（第二の封止体１５ｂ）の供給が完了した後、チップ積層体４を所定温度、例えば１５０℃程度でキュアする。このことにより、アンダーフィル材（第二の封止体１５ｂ）は熱硬化し、第二の封止体１５ｂが形成される。
【００３５】
＜第三の封止体１５ｃを形成する工程＞
次いで、図５（ｃ）に示すように第三の封止体１５ｃを形成する。
まず、第一の配線母基板２ａを、図示しないトランスファモールド装置の上型と下型からなる成型金型により型締めする。トランスファモールド装置の上型には、複数のチップ積層体４を一括的に覆うようにキャビティ（成型金型内部の空間）が形成されており、この型締めにより、キャビティ内に第一の配線母基板２ａの一面側に位置するチップ積層体４及び第二の封止体１５ｂが配置される。
次いで、成型金型の上型に形成されたゲート部からキャビティ内に、加熱溶融された封止樹脂（第三の封止体１５ｃ）を注入する。第三の封止体１５ｃは、例えば、エポキシ樹脂等の熱硬化性樹脂が用いられる。
【００３６】
次いで、キャビティ内が封止樹脂（第三の封止体１５ｃ）で充填された状態で、所定の温度、例えば１８０℃程度でキュアする。これにより封止樹脂（第三の封止体１５ｃ）は熱硬化し、第一の配線母基板２ａ及び複数の第二の封止体１５ｂの一面側を一括的に覆う第三の封止体１５ｃが形成される。このとき、第一の配線母基板２ａと第二の半導体チップ４ａ間の隙間、及び、積層された第二の半導体チップ４ａ同士の隙間には第二の封止体１５ｂが予め充填されていることにより、第二の半導体チップ４ａ間にボイドが発生することを防ぐことができる。
その後、第一の配線母基板２ａを所定の温度でベークし、第三の封止体１５ｃを完全に硬化させる。
【００３７】
＜半田ボール９を搭載する工程＞
次いで、図６（ａ）に示すようにボールマウント工程に移行し、半田ボール９を第一のランド７の他面側に搭載する。
まず、複数の第一のランド７の位置に合わせ、複数の吸着孔が形成された図示しないボールマウンターのマウントツール５３を用いて、導電性の金属ボール、例えば半田ボール９を吸着保持する。次いで、吸着保持された状態の半田ボール９にフラックスを転写形成し、複数の第一のランド７の他面側に一括搭載する。そして全ての第一のランド７への半田ボール９搭載後、第一の配線母基板２ａをリフローすることで、半田ボール９が第一のランド７に固着し、外部端子となるバンプ電極（半田ボール９）が形成される。
【００３８】
＜第一の配線母基板２ａを第一の配線基板２に分割する工程＞
次いで、図６（ｂ）に示すように基板ダイシング工程に移行し、第一の配線母基板２ａを第一の配線基板２に分割する。
まず、第一の配線母基板２ａの一面側（第三の封止体１５ｃ側）をダイシングテープ１６に貼着、支持する。次いで、ダイシングブレード５０により、第一のダイシングライン２５に沿って縦横に切断することで、第一の配線母基板２ａは第一の製品形成部１７毎に分割される。このとき、第一の配線母基板２ａの一面側には第三の封止体１５ｃが形成されているために第一のダイシングライン２５の認識ができないが、フレーム２０の枠部に位置決めマーク２４があることで、切断位置の認識及び第一の製品形成部１７毎の切断分離が可能となる。その後、ダイシングテープ１６から第三の封止体１５ｃをピックアップすることで、図１に示す半導体装置１ａが得られる。
【００３９】
本実施形態の半導体装置１ａの製造方法によれば、第一の半導体チップ３の周囲を囲むように第一の封止体１５ａを形成し、かつ、第一の半導体チップ３を覆うように第二の封止体１５ｂを形成する。これにより、従来のガラスエポキシ配線基板等を用いた場合に比べて、第一の配線基板２と第一の半導体チップ３との熱膨張率の差に起因する半導体装置１ａの反りを低減することができる。
このため、第一の配線母基板２ａの全ての第一のランド７に半田ボール９を一括搭載することが可能となり、かつ、ダイシング精度も向上することができる。これにより、高い製造効率で半導体装置１ａを形成することが可能となる。
【００４０】
また、第二の半導体チップ４ａよりも平面視形状の小さい第一の半導体チップ３を、第一の配線基板２に内蔵させたことで、積層配置した第一の半導体チップ３と第二の半導体チップ４ａの間の段差による影響を抑えることができる。これにより、第二の封止体１５ｂ充填時に、第一の半導体チップ３と第二の半導体チップ４ａの間で生じるボイドを低減し、半導体装置１ａの信頼性を向上することができる。このことにより、半導体装置１ａの薄型化と大容量化を実現することがきる。
【００４１】
以下、本発明の第２の実施形態である半導体装置１ｂについて図面を参照して詳述する。
図７は、本発明の第２の実施形態の半導体装置１ｂの概略構造を示す断面図である。なお、以下の説明で用いる図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
【００４２】
本実施形態の半導体装置１ｂは、ＢＧＡ型の半導体装置であり、第一の半導体チップ３が内蔵され、略四角形の平面視形状を有する第一の配線基板２と、第一の配線基板２の一面側に配置された第二の封止体１５ｂと、第二の封止体１５ｂの一面側に配置された、第二の半導体チップ４ａから構成されるチップ積層体４と、チップ積層体４の各第二の半導体チップ４ａ間、及び、チップ積層体４の周囲に形成された第二の封止体１５ｂと、第二の封止体１５ｂの周囲を囲む第三の封止体１５ｃと、チップ積層体４の一面側に、接着部材１２を介して配置された支持基板１３から概略構成されている。
【００４３】
＜第一の配線基板２＞
第一の配線基板２は略四角形の平面視形状で、その厚みは８０μｍ程度であり、第一の半導体チップ３と、第一のバンプ電極５ａ及び第一のバンプ電極５ｂと、第一のバンプ電極５ａに接続されたワイヤバンプ１０と、第一の封止体１５ａと、第一の基体（第一の再配線層６、第一の絶縁層８、第一のランド７）と、から構成されている。
【００４４】
第一の半導体チップ３は、例えば５０μｍ厚で、Ｓｉ等からなる略四角形の平面視形状の基板からなり、第一の配線基板２から見て他面側にインターフェース回路（第一の回路形成面３ａ）が構成されている。
【００４５】
第一の半導体チップ３の一面側と他面側双方には、それぞれ、複数の柱状の第一のバンプ電極５ａ及び第一のバンプ電極５ｂが形成されている。また、対応する第一のバンプ電極５ａと第一のバンプ電極５ｂ同士は、第一の貫通電極１４ａにより電気的に接続されている。
また、第一のバンプ電極５ａの一面側にはＡｕ等から構成されるワイヤバンプ１０が接続されており、第一のバンプ電極５ａと後述する第二の半導体チップ４ａの他面側の第二のバンプ電極５ｄとは、このワイヤバンプ１０を介して、電気的に接続される構成となっている。このワイヤバンプ１０はＡｕだけでなく、はんだから構成されていてもよい。
【００４６】
第一の封止体１５ａは、第一の半導体チップ３と同じ厚さで形成されており、第一の半導体チップ３の周囲を囲むように形成されている。これにより、第一の半導体チップ３の一面側及び他面側を露出させ、第一の半導体チップ３を内蔵した略四角形の板状となっている。
【００４７】
第一の基体１１は、第一の再配線層６と、第一の絶縁層８、及び、第一のランド７から構成されている。
第一の再配線層６は、第一の半導体チップ３及び第一の封止体１５ａの他面側に形成されている。第一の絶縁層８は、第一の半導体チップ３と第一の封止体１５ａの他面側、及び、第一の再配線層６を覆うように形成されている。また、第一の再配線層６の第一の絶縁層８から露出した部位には複数の第一のランド７が形成されている。
第一のランド７と、それに対応する第一のバンプ電極５ｂとは、それぞれ第一の再配線層６により電気的に接続されている。また、複数の第一のランド７は、第一の絶縁層８の他面側に所定の間隔で格子状に配置され、その他面側には、半田ボール９がそれぞれ搭載されている。
【００４８】
＜第二の封止体１５ｂ＞
本実施形態の第二の封止体１５ｂは、は、例えばエポキシ樹脂からなるＮＣＰ（Non Conductive Paste）であり、第一の配線基板２の一面側、及び、第一のバンプ電極５ａとワイヤバンプ１０及び第二のバンプ電極５ｄの周囲を囲むように形成されている。また、第二の封止体１５ｂは略四角形であり、その平面視形状は第一の配線基板２と同じ大きさで形成されている。
【００４９】
＜チップ積層体４＞
チップ積層体４は、第二の封止体１５ｂの一面側に、第二の半導体チップ４ａが積層して構成されている。第二の半導体チップ４ａは、第一の配線基板２から見て他面側にメモリ回路が形成され、第二の回路形成面４ｂを構成している。第二の半導体チップ４ａの平面視形状は、第一の半導体チップ３の平面視形状よりも大きく構成されている。
また、チップ積層体４の最も他面側に位置する第二の半導体チップ４ａの第二の回路形成面４ｂは第二の封止体１５ｂにより封止されており、その他の第二の半導体チップ４ａの第二の回路形成面４ｂは後述する第二の封止体１５により封止されている。
【００５０】
第二のバンプ電極５ｃ及び５ｄは、第二の半導体チップ４ａのそれぞれ一面側および他面側に複数形成されている。これら一面側の複数の第二のバンプ電極５ｃは、それぞれ他面側の対応する第二のバンプ電極５ｄと、第二の貫通電極１４ｂを介して電気的に接続されている。
【００５１】
接着部材１２は、チップ積層体４の一面側の、最上位置に配置された第二の半導体チップ４ａの一面側を覆うように形成されている。接着部材１２は、例えばＤＡＦ（Die Attached Film）またはＮＣＰから構成される。
【００５２】
＜第二の封止体１５ｂ、第三の封止体１５ｃ＞
本実施形態の第二の封止体１５ｂは、例えばアンダーフィル材からなり、チップ積層体４の各第二の半導体チップ４ａ間を充填し、かつ、チップ積層体４及び接着部材１２の周囲を囲むように形成されている。
第三の封止体１５ｃは、例えばエポキシ樹脂等の熱硬化性樹脂からなり、第二の封止体１５ｂの周囲を囲むように形成されている。第三の封止体１５ｃの外周は略四角形であり、その平面視形状は、第一の配線基板２及び接着部材１２の平面視形状よりも大きく構成されている。
【００５３】
＜支持基板１３＞
支持基板１３は、接着部材１２と第二の封止体１５ｂ及び第三の封止体１５ｃの一面側を覆うように配置されている。支持基板１３は例えば、０．１ｍｍ厚の鉄・ニッケル合金の４２アロイからなり、略四角形の板状の基板から構成されている。また、その平面視形状は、第三の封止体１５ｃの外周と同じ大きさで構成されている。
【００５４】
本実施形態の半導体装置１ｂによれば、第一の半導体チップ３が第一の配線基板２に内蔵される構成となることにより、半導体装置１ｂの薄型化、電気特性の向上を実現することができる。また、第一の半導体チップ３のみならず第一の封止体１５ａの他面側にも、第二の半導体チップ４ａを搭載することができ、半導体装置１ｂの大容量化を可能とすることができる。
また、本実施形態においては、金属からなる支持基板１３をチップ積層体４の一面側に配置したことにより、チップ積層体４で発生する熱を効率的に支持基板１３から放熱させることができる。これにより、熱による半導体装置１ｂの劣化を防ぎ、耐久性を向上することが可能となる。
【００５５】
次に、本実施形態の半導体装置１ｂの製造方法について説明する。
図８と図１０及び図１１は、本発明の第２の実施形態の半導体装置１ｂの製造方法を示す断面工程図であり、図９は本発明の第２の実施形態の半導体装置１ｂの製造に用いる、支持基板１３の概略構成を示す平面図である。
【００５６】
本実施形態の半導体装置１ｂの製造方法は、第一の配線基板２を形成する工程と、支持基板１３を用意する工程と、チップ積層体４を形成する工程と、第二の封止体１５ｂを形成する工程と、第三の封止体１５ｃを形成する工程と、ワイヤバンプ１０を形成する工程と、第二の封止体１５ｂを塗布する工程と、第一の配線基板２を搭載する工程と、半田ボール９を搭載する工程と、第三の封止体１５ｃ及び支持基板１３を分割する工程から概略構成されている。以下、各工程について順次説明するが、第一の実施形態と同様の部分はその説明を省略する。
【００５７】
＜第一の配線基板２を形成する工程＞
第一の配線基板２を形成する工程は更に、支持体２１の第一のチップ搭載部２２に第一の半導体チップ３を搭載する工程と、第一の封止体１５ａを形成する工程と、第一の基体１１（第一の再配線層６、第一の絶縁層８、第一のランド７）を形成する工程と、第一の配線母基板２ａを第一の配線基板２に分割する工程と、から構成されている。以下、各工程について順次説明する。
【００５８】
（第一の半導体チップ３を搭載する工程）
まず、図３（ａ）に示すフレーム２０を用意する。フレーム２０の一面側には、例えば粘着テープからなる支持体２１が、粘着部位を他面側に向けた状態で貼り渡されている。支持体２１の他面側には、複数の第一のチップ搭載部２２がマトリクス状に配置されている。
次いで、図８（ａ）に示すように、第一のチップ搭載部２２に、第一の半導体チップ３の一面側を貼着する。これにより、支持体２１上に、第一の半導体チップ３が第一の回路形成面３ａを露出した状態で、マトリクス状に配置される。
【００５９】
（第一の封止体１５ａを形成する工程）
次いで、図８（ｂ）に示すように、第一の封止体１５ａを形成する。
まず、液状の封止樹脂（第一の封止体１５ａ）を支持体２１上に滴下し、第一の半導体チップ３と同じ厚みになるように充填させる。次いで、封止樹脂（第一の封止体１５ａ）キュアすることで、第一の封止体１５ａが形成される。
【００６０】
（第一の基体１１を形成する工程）
次いで、図８（ｃ）に示すように、第一の基体１１（第一の再配線層６、第一の絶縁層８、第一のランド７）を形成する。
まず始めに、第一の半導体チップ３及び第一の封止体１５ａの他面側に、第一の絶縁層第一層８ａを形成する。次いで、第一の再配線層６と第一のランド７を設け、第一のランド７を除く領域を覆うように第一の絶縁層第二層８ｂを形成する。これにより、第一の配線母基板２ａが形成される。
【００６１】
（第一の配線母基板２ａを第一の配線基板２に分割する工程）
次いで、図８（ｄ）に示すように基板ダイシング工程に移行し、第一の配線母基板２ａを第一の製品形成部１７毎に切断し、第一の配線基板２に分割する。その後、図８（ｅ）に示すように支持体２１から第一の配線基板２をピックアップする。
【００６２】
＜支持基板１３を用意する工程＞
まず、支持基板１３を用意する。図９に支持基板１３の平面図を示す。
支持基板１３は例えば、０．１ｍｍ厚の鉄・ニッケル合金の４２アロイからなり、平面視形状は略四角形となっている。また、支持基板１３はＭＡＰ（Mold Array Process）方式で処理されるように構成されており、その中央領域には複数の第二の製品形成部３１がマトリクス状に配置され、その中央部にはそれぞれ第二のチップ搭載部２６が形成されている。また、第二の製品形成部３１の外側には、中央領域を囲むように枠部２７が配置されている。
【００６３】
第二のチップ搭載部２６には、それぞれ第二のチップ搭載用マーク２６ａが形成されている。また、枠部２７には所定の間隔で、複数の第二の位置決め孔２８及び切断用マーク３０が形成されており、これにより支持基板１３の搬送と位置決め、及び、第二のダイシングライン２９の位置を示すことができるように構成されている。
【００６４】
＜チップ積層体４を形成する工程＞
次いで、図１０（ａ）に示すようにチップ積層体４を形成する。
まず、支持基板１３のそれぞれの第二のチップ搭載部２６上に、接着部材１２を接着固定する。接着部材１２は例えばＤＡＦまたはＮＣＰから構成される。
次いで、ボンディングツール５１により第二の半導体チップ４ａの第二の回路形成面４ｂ側を吸着保持し、接着部材１２上に、第二の半導体チップ４ａを搭載する。この第二の半導体チップ４ａには、第一の半導体チップ３よりも平面視形状の大きいものを用いる。次いで、別の第二の半導体チップ４ａを同様にボンディングツール５１により吸着保持し、それぞれの第二のバンプ電極５ｄと第二のバンプ電極５ｃが合致するように搭載し、両バンプ電極を高温、例えば３００℃程度で荷重を印加する。これにより、フリップチップ接合が行われ、第一のバンプ電極５ａと第二のバンプ電極５ｄとは電気的に接合される。また、このときの接合は、荷重だけでなく、超音波を印加するようにしても良い。
【００６５】
＜第二の封止体１５ｂを形成する工程＞
次いで、図１０（ｂ）に示すように第二の封止体１５ｂを形成する。
まず、塗布装置のディスペンサー５２により、チップ積層体４の端部近傍位置に液状のアンダーフィル材（第二の封止体１５ｂ）を供給する。このとき、最上位置に配置された第二の半導体チップ４ａの第二の回路形成面４ｂには、第二の封止体１５ｂが配置されないようにする。チップ積層体４の端部近傍位置に供給された第二の封止体１５ｂは、チップ積層体４及び接着部材１２の周囲を囲み、また、毛細管現象により、チップ積層体４の第二の半導体チップ４ａ同士の隙間に充填される。このとき、チップ積層体４の周囲を囲む第二の封止体１５ｂは、重力によりチップ積層体４の一面側（支持基板１３側）に多く溜り、断面は台形状となる。
【００６６】
チップ積層体４へのアンダーフィル材（第二の封止体１５ｂ）の供給が完了した後、チップ積層体４を所定温度、例えば１５０℃程度でキュアする。このことにより、アンダーフィル材（第二の封止体１５ｂ）は熱硬化し、第二の封止体１５ｂが形成される。
【００６７】
＜第三の封止体１５ｃを形成する工程＞
次いで、図１０（ｃ）に示すように第三の封止体１５ｃを形成する。
まず、支持基板１３を、図示しないトランスファモールド装置により型締めする。この型締めにより、トランスファモールド装置のキャビティ内に、チップ積層体４及び第二の封止体１５ｂが配置される。このとき、チップ積層体４の他面側は、弾力性のあるシートを介してキャビティ内に密着配置される。
【００６８】
次いで、成型金型の上型に形成されたゲート部からキャビティ内に、加熱溶融された封止樹脂（第三の封止体１５ｃ）を注入する。このとき、チップ積層体４の他面側はキャビティ内に密着配置されているため、封止樹脂（第三の封止体１５ｃ）はチップ積層体４の他面側には配置されず、第二の封止体１５ｂの周囲のみを囲む形となる。
【００６９】
次いで、キャビティ内が封止樹脂（第三の封止体１５ｃ）で充填された状態で、所定の温度、例えば１８０℃程度でキュアし、支持基板１３及び複数の第二の封止体１５ｂの他面側を一括的に覆う第三の封止体１５ｃを形成する。このとき、積層された第二の半導体チップ４ａ同士の隙間に第二の封止体１５ｂが充填されていることにより、第二の半導体チップ４ａ間にボイドが発生することを防ぐことができる。
その後、支持基板１３を所定の温度でベークし、第三の封止体１５ｃを完全に硬化させる。
【００７０】
＜ワイヤバンプ１０を形成する工程＞
次いで、チップ積層体４の他面側に露出している第二のバンプ電極５ｄ上に、ワイヤバンプ１０を形成する。
まず、図示しないワイヤボンディング装置により、溶融され先端にボールが形成されたワイヤを第二のバンプ電極５ｄ上に超音波熱圧着する。次いで、ワイヤが第二のバンプ電極５ｄに接着したままの状態で、ワイヤの後端を引き切り、ワイヤバンプ１０を形成する。そして、同様の工程を繰り返し、全ての第二のバンプ電極５ｄ上に、ワイヤバンプ１０を形成する。ワイヤバンプ１０となるワイヤは例えばＡｕ等からなるが、半田バンプにより構成しても良い。なお、ワイヤバンプ１０は形成することが望ましいが、形成しなくても本実施形態は実施可能である。
【００７１】
＜第二の封止体１５ｂを塗布する工程＞
次いで、図１０（ｄ）に示すように、チップ積層体４の他面側及びワイヤバンプ１０を覆うように、第二の封止体１５ｂを、ディスペンサー５２により塗布する。第二の封止体１５ｂは、液状であり、例えばエポキシ樹脂からなる。
【００７２】
＜第一の配線基板２を搭載する工程＞
次いで、図１１（ａ）に示すように、第一の配線基板２を、第二の封止体１５ｂ上に搭載する。
まず、ボンディングツール５１により他面側を吸着保持した第一の配線基板２を、第一のバンプ電極５ａと、ワイヤバンプ１０とが合致するよう、第二の封止体１５ｂ上に搭載する。そして、第一のバンプ電極５ａ及びワイヤバンプ１０に、例えば３００℃程度で荷重を印加する。これにより、フリップチップ接合が行われ、第一のバンプ電極５ａと第二のバンプ電極５ｄは、ワイヤバンプ１０を介して電気的に接合される。また、このときの接合は、荷重だけでなく、超音波を印加するようにしても良い。
このときの接合において、第一の配線基板２の他面側から荷重を印加することにより、第二の封止体１５ｂは第一の配線基板２の端部まで圧延され、その平面視形状は第一の配線基板２と同じ形状となる。
【００７３】
本実施形態では、第二のバンプ電極５ｄ上にワイヤバンプ１０を形成するため、第二の封止体１５ｂを介しての、第一のバンプ電極５ａと第二のバンプ電極５ｄとの接続を容易に行うことができる。
なお、前述した、ワイヤバンプ１０を形成する工程において、第二のバンプ電極５ｄ上にワイヤバンプ１０を形成していない場合は、第一のバンプ電極５ａと第二のバンプ電極５ｄとを直接接合してもかまわない。
【００７４】
＜半田ボール９を搭載する工程＞
次いで、図１１（ｂ）に示すように、半田ボール９を第一のランド７の他面側に搭載する。
まず、第一の配線基板２の他面側に配置された複数の第一のランド７に合わせ、導電性の金属ボール、例えば半田ボール９をマウントツール５３で吸着保持する。次いで、吸着保持された状態の半田ボール９にフラックスを転写形成し、複数の第一のランド７の他面側に一括搭載する。全ての第一のランド７への半田ボール９搭載後、第一の配線基板２をリフローすることで、半田ボール９が形成される。
【００７５】
＜第三の封止体１５ｃ及び支持基板１３を分割する工程＞
次いで、図１１（ｃ）に示すように基板ダイシング工程に移行し、第三の封止体１５ｃ及び支持基板１３を、第二のダイシングライン２９に合わせて分割する。
まず、支持基板１３の一面側をダイシングテープ１６に貼着、支持する。次いで、ダイシングブレード５０により、第二のダイシングライン２９に沿って縦横に切断することで、第三の封止体１５ｃ及び支持基板１３は第二の製品形成部３１毎に分割される。このとき、支持基板１３の他面側には第三の封止体１５ｃが形成されているため、第二のダイシングライン２９の認識はできないが、枠部２７に切断用マーク３０があることで、切断位置の認識及び第二の製品形成部３１毎の切断分離が可能となる。その後、ダイシングテープ１６から支持基板１３をピックアップすることで、図７に示す半導体装置１ｂが得られる。
【００７６】
本実施形態の半導体装置１ｂの製造方法によれば、第一の配線基板２を予め形成した後に、チップ積層体４上に第一の配線基板２を搭載する。これにより、第一の半導体チップ３がチップ積層体４の上に積層する構成となっても、第一の半導体チップ３と第二の半導体チップ４ａの段差部分にボイドが発生するという従来の問題を防ぐことができる。
また、第一の配線基板２は、第二の製品形成部３１よりも、平面視形状が小さい面積で構成されているため、第二の封止体１５ｂ上への搭載時に、隣接する第二の製品形成部３１上の第一の配線基板２に接触する恐れが低減できる。同様に、第二の封止体１５ｂ上への搭載時に、第二の封止体１５ｂが隣接する第二の製品形成部３１に流れ出す恐れを低減することができる。このため、第一の配線基板２を良好に搭載することが可能となる。
【００７７】
以下、本発明の第３の実施形態である半導体装置１ｃについて図面を参照して詳述する。なお、実施形態２の半導体装置１ｂと同一の部分については、詳細な説明を省略する。
図１２は、本発明の第３の実施形態の半導体装置１ｃの概略構造を示す断面図であり、図１３は、図１２の半導体装置１ｃに他の制御用半導体装置４０を積層搭載した一例を示す断面図である。
【００７８】
本実施形態の半導体装置１ｃは、第一の半導体チップ３が内蔵され、略四角形の平面視形状を有する第一の配線基板２と、第一の配線基板２の一面側に配置された第二の封止体１５ｂと、第二の封止体１５ｂの一面側に配置された、第二の半導体チップ４ａが内蔵され、略四角形の平面視形状を有する第二の配線基板１９と、から概略構成されている。
【００７９】
＜第一の配線基板２＞
第一の配線基板２は、第一の半導体チップ３と、第一のバンプ電極５ａ及び第一のバンプ電極５ｂと、第一のバンプ電極５ａに接続されたワイヤバンプ１０と、第一の封止体１５ａと、第一の基体（第一の再配線層６、第一の絶縁層８、第一のランド７）と、から構成されている。その構成は、第２の実施形態の半導体装置１ｂと同一であるため、詳細な説明は省略する。
【００８０】
＜第二の封止体１５ｂ＞
本実施形態の第二の封止体１５ｂは、例えばエポキシ樹脂からなるＮＣＰであり、第一の配線基板２の一面側、及び、第一のバンプ電極５ａとワイヤバンプ１０及び第二のバンプ電極５ｄの周囲を囲むように形成されている。また、第二の封止体１５ｂは略四角形であり、その平面視形状は、第二の配線基板１９の平面視形状と同じ大きさで形成されている。
【００８１】
＜第二の配線基板１９＞
第二の配線基板１９は、第二の半導体チップ４ａと、第二のバンプ電極５ｃ及び５ｄと、第四の封止体１５ｄと、第二の基体１１ａ（第二の再配線層６ａ、第二の絶縁層３２、第二のランド７ａ）から構成されている。
【００８２】
第二の半導体チップ４ａは、Ｓｉ等からなる基板からなり、第一の配線基板２から見て他面側にメモリ回路（第二の回路形成面４ｂ）が構成されている。また、第二の回路形成面４ｂは、その他面側が第二の封止体１５ｂで封止されている。第二の半導体チップ４ａの平面視形状は、第一の半導体チップ３よりも大きく、また、厚みは５０μｍ程度で構成されている。
【００８３】
第二のバンプ電極５ｃ及び５ｄは、第二の半導体チップ４ａのそれぞれ一面側および他面側に複数形成されている。これら一面側の複数の第二のバンプ電極５ｃは、それぞれ他面側の対応する第二のバンプ電極５ｄと、第二の貫通電極１４ｂを介して電気的に接続されている。
【００８４】
第四の封止体１５ｄは、第二の半導体チップ４ａと同じ厚さで形成されており、第二の半導体チップ４ａの周囲を囲むように形成されている。これにより第二の半導体チップ４ａの一面側及び他面側を露出させ、第二の半導体チップ４ａを内蔵した略四角形の板状となっている。また、第四の封止体１５ｄの外周の平面視形状は、第一の配線基板２の平面視形状より小さく形成されている。
【００８５】
第二の基体１１ａは、第二の再配線層６ａと、第二の絶縁層３２、及び、第二のランド７ａから構成されている。
第二の再配線層６ａは、第二の半導体チップ４ａ及び第四の封止体１５ｄの一面側に形成されている。
第二の絶縁層３２は、第二の絶縁層第一層３２ａと第二の絶縁層第二層３２ｂが積層した構成となっており、第二の半導体チップ４ａと第四の封止体１５ｄの一面側、及び、第二の再配線層６ａを覆うように形成されている。また、第二の絶縁層３２は、第二の配線基板１９の一面側に形成されている点が、第一の絶縁層８が第一の配線基板２の他面側に形成されている点と異なる。
また、第二の再配線層６ａの第二の絶縁層３２から露出した部位には複数の第二のランド７ａが形成されている。第二のランド７ａと、それに対応する第二のバンプ電極５ｃとは、それぞれ第二の再配線層６ａにより電気的に接続されている。また、複数の第二のランド７ａは、第二の絶縁層３２の一面側に所定の間隔で格子状に配置されている。
【００８６】
本実施形態の半導体装置１ｃによれば、このように、第一の半導体チップ３を内蔵した第一の配線基板２、及び、第二の半導体チップ４ａを内蔵した第二の配線基板１９を第二の封止体１５ｂを介して配置することで、半導体装置１ｃの薄型化、電気特性の向上を実現することができる。
図１３に、本実施形態の半導体装置１ｃに、他の半導体装置４０を積層搭載した一例の断面図を示す。半導体装置１ｃにおいては、その一面側と他面側双方に半田ボール９を搭載することができるため、他の半導体装置４０を容易に積層搭載することが可能となる。
【００８７】
次に、本実施形態の半導体装置１ｃの製造方法について説明する。
図１４及び図１５は、本発明の第３の実施形態の半導体装置１ｃの製造方法を示す断面工程図である。
【００８８】
本実施形態の半導体装置１ｃの製造方法は、第一の配線母基板２ａ及び第二の配線基板１９を形成する工程と、ワイヤバンプ１０を形成する工程と、第二の封止体１５ｂを塗布する工程と、第二の配線基板１９を搭載する工程と、半田ボール９を搭載する工程から概略構成されている。以下、各工程について順次説明するが、第２の実施形態と同様の部分についてはその説明を省略する。
【００８９】
＜第一の配線母基板２ａ及び第二の配線基板１９を形成する工程＞
第一の配線母基板２ａを形成する工程は、第１の実施形態と同様であるため、その説明を省略する。
第二の配線基板１９を形成する工程は、第一の配線基板２を形成する工程と同様に、支持体２１に第二の半導体チップ４ａを搭載する工程と、第四の封止体１５ｄを形成する工程と、第二の基体１１ａ（第二の再配線層６ａ、第二の絶縁層３２、第二のランド７ａ）を形成する工程と、から構成されている。以下、各工程について順次説明する。
【００９０】
（第二の半導体チップ４ａを搭載する工程）
まず、支持体２１に第二の半導体チップ４ａの第二の回路形成面４ｂ側を貼着する。これにより、支持体２１上に、第二の半導体チップ４ａが第二の回路形成面４ｂと反対側（一面側）の面を露出した状態で、マトリクス状に配置される。
【００９１】
（第四の封止体１５ｄを形成する工程）
次いで、液状の封止樹脂（第四の封止体１５ｄ）を支持体２１上に滴下する。このとき、第二の半導体チップ４ａの第二の回路形成面４ｂと反対側の面を、封止樹脂（第四の封止体１５ｄ）が覆わないようにし、かつ、第二の半導体チップ４ａと同じ厚みになるように充填させる。次いで、封止樹脂（第四の封止体１５ｄ）をキュアする。これにより封止樹脂（第四の封止体１５ｄ）が熱硬化し、第四の封止体１５ｄが形成される。
【００９２】
（第二の基体１１ａを形成する工程）
次いで、第二の基体１１ａ（第二の再配線層６ａ、第二の絶縁層３２、第二のランド７ａ）を形成する。
まず始めに、第二の半導体チップ４ａ及び第四の封止体１５ｄの一面側に、第二の絶縁層第一層３２ａを形成する。次いで、その一面側に第二の再配線層６ａ、第二のランド７ａを設け、第二のランド７ａを除く領域を覆うように第二の絶縁層第二層３２ｂを形成する。これにより、第二の配線基板１９からなる、図示しない第二の配線母基板１９ａが形成される。
【００９３】
次いで、基板ダイシング工程に移行して、第二の配線母基板１９ａを切断することにより、第二の配線基板１９が形成される。
【００９４】
＜ワイヤバンプ１０を形成する工程＞
次いで、図１４（ａ）に示すように、第一の配線母基板２ａを準備する。次いで、図示しないワイヤボンディング装置により、第一の配線母基板２ａの一面側に露出している第一のバンプ電極５ａ上に、ワイヤバンプ１０を形成する。そして、同様の工程を繰り返し、全ての第二のバンプ電極５ｄ上に、ワイヤバンプ１０を形成する。ワイヤバンプ１０となるワイヤは例えばＡｕ等からなるが、半田バンプにより構成しても良い。
【００９５】
＜第二の封止体１５ｂを塗布する工程＞
次いで、図１４（ｂ）に示すように、第一の配線基板２の一面側及びワイヤバンプ１０を覆うように、第二の封止体１５ｂを、ディスペンサー５２により塗布する。第二の封止体１５ｂは、液状であり、例えばエポキシ樹脂からなる。
【００９６】
＜第二の配線基板１９を搭載する工程＞
次いで、図１４（ｃ）に示すように、第二の配線基板１９を、第二の封止体１５ｂの一面側に搭載する。
まず、ボンディングツール５１により一面側を吸着保持した第二の配線基板１９を、第二のバンプ電極５ｄと、ワイヤバンプ１０とが合致するよう、第二の封止体１５ｂ上に搭載する。そして、第二のバンプ電極５ｄ及びワイヤバンプ１０に、例えば３００℃程度で荷重を印加する。これにより、フリップチップ接合が行われ、第一のバンプ電極５ａと第二のバンプ電極５ｄは、ワイヤバンプ１０を介して電気的に接合される。また、このときの接合は、荷重だけでなく、超音波を印加するようにしても良い。
このときの接合において、第二の配線基板１９の一面側から荷重を印加することにより、第二の封止体１５ｂは第二の配線基板１９の端部まで圧延され、その平面視形状は第二の配線基板１９と同じ形状となる。
【００９７】
＜半田ボール９を搭載する工程＞
次いで、図１５（ａ）に示すように、半田ボール９を第一のランド７の他面側に搭載する。全ての第一のランド７への半田ボール９搭載後、第一の配線基板２をリフローすることで、半田ボール９が形成される。
【００９８】
次いで、図１５（ｂ）に示すように基板ダイシング工程に移行し、第一の配線母基板２ａを分割する。
まず、第二の配線基板１９の一面側をダイシングテープ１６に貼着、支持する。次いで、ダイシングブレード５０により、隣接する各第二の配線基板１９同士の隙間に沿って、第一の配線母基板２ａを縦横に切断する。その後、ダイシングテープ１６から第二の配線基板１９をピックアップすることで、図１２に示す半導体装置１ｃが得られる。
【００９９】
本実施形態の半導体装置１ｃの製造方法によれば、第一の配線基板２と、第二の配線基板１９とを、第二の封止体１５ｂを介して接合する。これにより、平面視形状の異なる第二の半導体チップ４ａが第一の半導体チップ３の上に積層する構成となっても、第一の半導体チップ３と第二の半導体チップ４ａの段差部分にボイドが発生するという従来の問題を防ぐことができる。
また、第二の配線基板１９は、第一の配線基板２よりも、平面視形状が小さい面積で構成されているため、第二の封止体１５ｂ上への搭載時に、第二の封止体１５ｂが隣接する第二の配線基板１９側に流れ出す恐れを低減することができる。このことにより、第二の配線基板１９を良好に第二の封止体１５ｂ上に搭載することが可能となる。
【０１００】
以下、本発明の第４の実施形態である半導体装置１ｄについて図面を参照して詳述する。なお、前述した半導体装置１ａ、１ｂ、１ｃと同一の部分については、詳細な説明を省略する。
図１６は、本発明の第４の実施形態の半導体装置１ｄの概略構造を示す断面図であり、図１７は、図１６の半導体装置１ｄの、第二の半導体チップ４ａの積層数を増やした場合の一例を示す断面図である。
【０１０１】
本実施形態の半導体装置１ｄは、第一の半導体チップ３が内蔵され、略四角形の平面視形状を有する第一の配線基板２と、第一の配線基板２の一面側に配置された第二の封止体１５ｂと、第二の封止体１５ｂの一面側に配置された、チップ積層体４が内蔵された第三の配線基板３４と、絶縁膜３３から概略構成されている。
【０１０２】
＜第一の配線基板２＞
第一の配線基板２は、第一の半導体チップ３と、第一のバンプ電極５ａ及び第一のバンプ電極５ｂと、第一のバンプ電極５ａに接続されたワイヤバンプ１０と、第一の封止体１５ａと、第一の基体（第一の再配線層６、第一の絶縁層８、第一のランド７）と、から構成されている。その構成は、前述した半導体装置１ａ、１ｂ、１ｃのものと同一であるため、詳細な説明は省略する。
【０１０３】
＜第二の封止体１５ｂ＞
第二の封止体１５ｂは、第一の配線基板２の一面側を覆い、及び、第一のバンプ電極５ａとワイヤバンプ１０及び第二のバンプ電極５ｄの周囲を囲むように形成されている。また、第二の封止体１５ｂは略四角形であり、その平面視形状は、第一の配線基板２の平面視形状と同じ大きさで形成されている。
【０１０４】
＜第三の配線基板３４＞
第三の配線基板３４は更に、第二の半導体チップ４ａからなるチップ積層体４と、第二のバンプ電極５ｃ及び５ｄと、第二の封止体１５ｂと、第五の封止体１５ｅから概略構成されている。
【０１０５】
チップ積層体４は、第二の封止体１５ｂの一面側に、第二の半導体チップ４ａが第二の回路形成面４ｂを他面側に向けて積層した構成となっている。また、第二の半導体チップ４ａの平面視形状は、第一の半導体チップ３の平面視形状よりも大きく構成されている。
【０１０６】
第二のバンプ電極５ｃ及び５ｄは、第二の半導体チップ４ａのそれぞれ一面側および他面側に複数形成されている。これら一面側の複数の第二のバンプ電極５ｃは、それぞれ他面側の対応する第二のバンプ電極５ｄと、第二の貫通電極１４ｂを介して電気的に接続されている。
【０１０７】
第二の封止体１５ｂは、チップ積層体４の各第二の半導体チップ４ａ間を充填し、かつ、チップ積層体４の周囲を囲むように形成されている。
第五の封止体１５ｅは、チップ積層体４と同じ厚さで形成されており、第二の封止体１５ｂの周囲を囲むように形成されている。これにより、チップ積層体４の一面側及び他面側を露出させ、チップ積層体４を内蔵した略四角形の板状となっている。
【０１０８】
＜絶縁膜３３＞
絶縁膜３３は、第三の配線基板３４の一面側を覆うように形成されており、チップ積層体４の一面側の第二のバンプ電極５ｃを封止する構成となっている。
【０１０９】
本実施形態の半導体装置１ｄによれば、このように、第一の半導体チップ３を内蔵した第一の配線基板２、及び、チップ積層体４を内蔵した第三の配線基板３４を、第二の封止体１５ｂを介した構成とすることで、半導体装置１ｄの薄型化、電気特性の向上を実現することができる。また、第３の実施形態の半導体装置１ｃよりも第二の半導体チップ４ａを増やしたことで、より大容量化を図ることができる。
【０１１０】
図１７に、本実施形態の半導体装置１ｄの、チップ積層体４の第二の半導体チップ４ａ数を増やした一例の断面図を示す。この図１７に示すように、半導体装置１ｄにおいては、第三の配線基板３４を容易に交換することができるため、第二の半導体チップ４ａの積層数の異なる第三の配線基板３４により、容量を容易に変えることができる。
【０１１１】
次に、本実施形態の半導体装置１ｄの製造方法について説明する。
図１８及び図１９は、本発明の第４の実施形態の半導体装置１ｄの製造方法を示す断面工程図である。
【０１１２】
本実施形態の半導体装置１ｄの製造方法は、第一の配線基板２を形成する工程と、第三の配線母基板３４ａを形成する工程と、第二の封止体１５ｂを塗布する工程と、第一の配線基板２を搭載する工程と、半田ボール９を搭載する工程と、第三の配線母基板３４ａを第三の配線基板３４に分割する工程から概略構成されている。以下、各工程について順次説明するが、第１、第２、第３の実施形態と同様の部分についてはその説明を省略する。
【０１１３】
＜第三の配線母基板３４ａを形成する工程＞
第三の配線母基板３４ａを形成する工程は更に、チップ積層体４を形成する工程と、第二の封止体１５ｂを形成する工程と、第五の封止体１５ｅを形成する工程と、絶縁膜３３を形成する工程と、から構成されている。以下、図１８を用いてその工程を説明する。
【０１１４】
（第一の配線基板２を形成する工程）
第一の配線基板２を形成する工程は、第２の実施形態と同様であるため、その説明を省略する。
【０１１５】
（チップ積層体４を形成する工程）
次いで、図１８（ａ）に示すようにチップ積層体４を形成する。
まず、枠形状に構成され、粘着テープからなる支持体２１が貼り渡されたフレーム２０を用意する。
次いで、ボンディングツール５１により第二の半導体チップ４ａの第二の回路形成面４ｂと反対側を吸着保持し、支持体の一面側に搭載する。
同様にして、第二の半導体チップ４ａの一面側に第二の半導体チップ４ａを搭載していく。このとき、第二の半導体チップ４ａは、支持体２１側に第二の回路形成面４ｂを向けるようにして積載する。このとき、互いの第二のバンプ電極５ｃと第二のバンプ電極５ｄが合致するように搭載し、両バンプ電極を高温、例えば３００℃程度で荷重を印加する。これにより、第二のバンプ電極５ｃと第二のバンプ電極５ｄとは電気的に接合される。
【０１１６】
（第二の封止体１５ｂを形成する工程）
次いで、図１８（ｂ）に示すように第二の封止体１５ｂを形成する。
まず、塗布装置のディスペンサー５２により、チップ積層体４の端部近傍位置に液状のアンダーフィル材（第二の封止体１５ｂ）を供給する。このとき、チップ積層体４の一面側には、アンダーフィル材（第二の封止体１５ｂ）が配置されないようにする。チップ積層体４の端部近傍位置に供給されたアンダーフィル材（第二の封止体１５ｂ）は、チップ積層体４の周囲を囲み、また、毛細管現象により、チップ積層体４の積層された第二の半導体チップ４ａ同士の隙間に充填される。このとき、チップ積層体４の周囲を囲むアンダーフィル材（第二の封止体１５ｂ）は、重力によりチップ積層体４の他面側（支持体２１）に多く溜り、断面は台形状となる。
チップ積層体４へのアンダーフィル材（第二の封止体１５ｂ）の供給が完了した後、チップ積層体４を熱硬化させ、第二の封止体１５ｂを形成する。
【０１１７】
（第五の封止体１５ｅを形成する工程）
次いで、図１８（ｃ）に示すように第五の封止体１５ｅを形成する。まず、図示しないポッティング装置等により、液状の封止樹脂を支持体２１上に滴下する。このとき、チップ積層体４の一面側を封止樹脂（第五の封止体１５ｅ）が覆わないようにし、かつ、チップ積層体４と同じ厚みになるように充填させる。次いで、封止樹脂（チップ積層体４）を１８０℃程度でキュアすることで、第五の封止体１５ｅが形成される。
【０１１８】
（絶縁膜３３を形成する工程）
次に図１８（ｄ）に示すように、チップ積層体４及び第五の封止体１５ｅの一面側を覆うように、ホトリソグラフィ技術やエッチング技術等を用いて絶縁膜３３を形成する。次いで、支持体２１をチップ積層体４の他面側から除去する。
【０１１９】
＜第二の封止体１５ｂを塗布する工程＞
まず、チップ積層体４の他面側に露出している第二のバンプ電極５ｄ上に、ワイヤバンプ１０を形成する。次いで、図１９（ａ）に示すように、チップ積層体４の他面側及びワイヤバンプ１０を覆うように、第二の封止体１５ｂをディスペンサー５２により塗布する。
【０１２０】
＜第一の配線基板２を搭載する工程＞
次いで、図１９（ｂ）に示すように、第一の配線基板２を、第二の封止体１５ｂの他面側に搭載する。
まず、ボンディングツール５１により一面側を吸着保持した第一の配線基板２を、第一のバンプ電極５ａと、ワイヤバンプ１０とが合致するよう、第二の封止体１５ｂ上に搭載する。そして、第一のバンプ電極５ａ及びワイヤバンプ１０に、例えば３００℃程度で荷重を印加する。これにより、第一のバンプ電極５ａと第二のバンプ電極５ｄは、ワイヤバンプ１０を介して電気的に接合される。
このときの接合において、第一の配線基板２の他面側から荷重を印加することにより、第二の封止体１５ｂは第一の配線基板２の端部まで圧延され、その平面視形状は第一の配線基板２と同じ形状となる。
【０１２１】
＜半田ボール９を搭載する工程＞
次いで、図１９（ｃ）に示すように、半田ボール９を第一のランド７の他面側に搭載する。全ての第一のランド７への半田ボール９搭載後、第一の配線基板２をリフローすることで、半田ボール９が形成される。
【０１２２】
＜第三の配線母基板３４ａを分割する工程＞
次いで、図１９（ｄ）に示すように基板ダイシング工程に移行し、第三の配線母基板３４ａを第三の配線基板３４に分割する。
まず、第三の配線母基板３４ａの絶縁膜３３側をダイシングテープ１６に貼着、支持する。次いで、ダイシングブレード５０により、隣接する各第一の配線基板２同士の隙間に沿って、第三の配線母基板３４ａを縦横に切断する。その後、ダイシングテープ１６から第三の配線基板３４をピックアップすることで、図１６に示す半導体装置１ｄが得られる。
【０１２３】
本実施形態の半導体装置１ｄの製造方法によれば、第一の配線基板２と、第二の配線基板１９とを、第二の封止体１５ｂを介して接合する。これにより、平面視形状の異なる第二の半導体チップ４ａが第一の半導体チップ３の上に積層する構成となっても、第一の半導体チップ３と第二の半導体チップ４ａの段差部分にボイドが発生するという従来の問題を防ぐことができる。
【０１２４】
また、第二の配線基板１９は、第三の配線基板３４よりも、平面視形状が小さい面積で構成されているため、第二の封止体１５ｂ上への搭載時に、第二の封止体１５ｂが隣接する第二の配線基板１９側に流れ出す恐れを低減することができる。このことにより第二の配線基板１９を良好に第二の封止体１５ｂ上に搭載することが可能となる。
【０１２５】
以上、本発明を実施形態に基づき説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本実施形態では、メモリチップからなる第二の半導体チップ４ａと、インターフェースチップからなる第一の半導体チップ３を、第一の貫通電極１４ａにより接続した半導体装置について説明したが、チップの種類はこれに限定されない。第一の貫通電極１４ａにより電気的に接続された第二の半導体チップ４ａと第一の半導体チップ３であれば、例えば、メモリチップとロジックチップの組み合わせ等、どのような機能のチップの組み合わせで構成してもかまわない。
【０１２６】
また、本実施形態では、１つ以上のメモリチップ（第二の半導体チップ４ａ）と１つのインターフェースチップ（第一の半導体チップ３）を接続した場合について説明したが、第一の貫通電極１４ａまたは第二の貫通電極１４ｂにより電気的に接続された２段以上のチップ積層体であれば、積層数は何段でもかまわない。
また、本発明では、ＢＧＡ型の半導体装置について説明したが、ＬＧＡ（Land Grid Array）等、他の半導体装置に適用しても良い。
【符号の説明】
【０１２７】
１ａ…半導体装置、１ｂ…半導体装置、１ｃ…半導体装置、１ｄ…半導体装置、２…第一の配線基板、２ａ…第一の配線母基板、３…第一の半導体チップ、４ａ…第二の半導体チップ、５ａ…第一のバンプ電極、５ｂ…第一のバンプ電極、５ｃ…第二のバンプ電極、５ｄ…第二のバンプ電極、７…第一のランド、７ａ…第二のランド、１０…ワイヤバンプ、１１…第一の基体、１１ａ…第二の基体、１２…接着部材、１３…支持基板、１４ａ…第一の貫通電極、１４ｂ…第二の貫通電極、１５ａ…第一の封止体、１５ｂ…第二の封止体、１５ｃ…第三の封止体、１５ｄ…第四の封止体、１５ｅ…第五の封止体、３３…絶縁膜、３４…第三の配線基板、３４ａ…第三の配線母基板
【図１】
2011061004.tif 000003
【図２】
2011061004.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011061004.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2011061004.tif 000015
【図１４】
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【図１５】
2011061004.tif 000017
【図１６】
2011061004.tif 000018
【図１７】
2011061004.tif 000019
【図１８】
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【図１９】
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