(57)【要約】【課題】液晶表示パネルを駆動するソースドライバのソースアンプの振幅差偏差を向上する。【解決手段】液晶表示パネルを駆動するソースドライバ１００が、画素データＤＩＮに対応する階調電圧を出力するＤ／Ａコンバータ２３と、階調電圧に対応する駆動電圧を出力するソースアンプ２５とを備えている。ソースアンプ２５は、第１及び第２ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を含むＮＭＯＳ差動対と、第１及び第２ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を含むＰＭＯＳ差動対と、ＮＭＯＳ差動対とＰＭＯＳ差動対に流れる電流に応じて駆動電圧を出力する出力回路部（２，３）と、第１及び第２入力レベル変換回路４、５とを備えている。第１及び第２入力レベル変換回路４、５は、ソースアンプ２５に入力される階調電圧と、ソースアンプ２５の入力にフィードバックされる駆動電圧とに対し、駆動電圧の極性及び／又は階調電圧に応じて入力レベル変換を行う。【選択図】図１
2011166555.tif 000002
【特許請求の範囲】
【請求項１】
液晶表示パネルを駆動するソースドライバであって、
画素データに対応する階調電圧を出力するＤ／Ａコンバータと、
前記階調電圧に対応する駆動電圧を出力するソースアンプ
とを備え、
前記ソースアンプは、
第１及び第２ＮＭＯＳトランジスタを含むＮＭＯＳ差動対と、
第１及び第２ＰＭＯＳトランジスタを含むＰＭＯＳ差動対と、
前記ＮＭＯＳ差動対と前記ＰＭＯＳ差動対に流れる電流に応じて前記駆動電圧を出力する出力回路部と、
前記液晶表示パネルの対向電極に印加される共通電圧に対して定義された前記駆動電圧の極性及び／又は前記階調電圧に応じて、前記階調電圧に対して入力レベル変換を行って前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給する第１入力レベル変換回路と、
前記駆動電圧の極性及び／又は前記階調電圧に応じて、前記ソースアンプから出力される前記駆動電圧に対して入力レベル変換を行って前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給する第２入力レベル変換回路
とを備える
ソースドライバ。
【請求項２】
請求項１に記載のソースドライバであって、
前記駆動電圧の極性が前記共通電圧に対して負極性である場合には、前記第１入力レベル変換回路が前記階調電圧よりも第１所定電圧だけ高い電圧を前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧よりも前記第１所定電圧だけ高い電圧を前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給し、
記駆動電圧の極性が前記共通電圧に対して正極性である場合には、前記第１入力レベル変換回路が前記階調電圧よりも第２所定電圧だけ低い電圧を前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧よりも前記第２所定電圧だけ低い電圧を前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給する
ソースドライバ。
【請求項３】
請求項１又は２に記載のソースドライバであって、
前記ソースアンプは、前記階調電圧を受け取る入力端子と、前記駆動電圧を出力するアンプ出力とを有し、
前記第１入力レベル変換回路は、
前記入力端子に入力が接続された第１ＰＭＯＳソースフォロアと、
前記入力端子に入力が接続された第１ＮＭＯＳソースフォロアと、
前記駆動電圧の極性に応答して前記第１ＰＭＯＳソースフォロアの出力と前記第１ＮＭＯＳソースフォロアの出力との一方を前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに接続する第１入力切替スイッチ
とを備え、
前記第２入力レベル変換回路は、
前記アンプ出力に入力が接続された第２ＰＭＯＳソースフォロアと、
前記アンプ出力に入力が接続された第２ＮＭＯＳソースフォロアと、
前記駆動電圧の極性に応答して前記第２ＰＭＯＳソースフォロアの出力と前記第２ＮＭＯＳソースフォロアの出力との一方を前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに接続する第２入力切替スイッチ
とを備える
ソースドライバ。
【請求項４】
請求項３に記載のソースドライバであって、
前記第１ＰＭＯＳソースフォロアと前記第１ＮＭＯＳソースフォロアのうち、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに接続されないソースフォロアの動作が停止され、
前記第２ＰＭＯＳソースフォロアと前記第２ＮＭＯＳソースフォロアのうち、前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに接続されないソースフォロアの動作が停止される
ソースドライバ。
【請求項５】
請求項１に記載のソースドライバであって、
前記階調電圧が第１基準電圧よりも低い場合には、前記第１入力レベル変換回路が前記階調電圧よりも第１所定電圧だけ高い電圧を前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧よりも前記第１所定電圧だけ高い電圧を前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給し、
前記階調電圧が前記第１基準電圧よりも高い第２基準電圧よりも高い場合には、前記第１入力レベル変換回路が前記階調電圧よりも第２所定電圧だけ低い電圧を前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧よりも前記第２所定電圧だけ低い電圧を前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給し、
前記階調電圧が前記第１基準電圧よりも高く第２基準電圧よりも低い場合には、前記第１入力レベル変換回路が前記階調電圧をそのまま前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧をそのまま前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給する
ソースドライバ。
【請求項６】
請求項１又は５に記載のソースドライバであって、
前記ソースアンプは、前記階調電圧を受け取る入力端子と、前記駆動電圧を出力するアンプ出力とを有し、
前記第１入力レベル変換回路は、
前記入力端子に入力が接続された第１ＰＭＯＳソースフォロアと、
前記入力端子に入力が接続された第１ＮＭＯＳソースフォロアと、
前記階調電圧に応答して前記第１ＰＭＯＳソースフォロアの出力と前記第１ＮＭＯＳソースフォロアの出力と前記入力端子のいずれかを前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに接続する第１入力切替スイッチ
とを備え、
前記第２入力レベル変換回路は、
前記アンプ出力に入力が接続された第２ＰＭＯＳソースフォロアと、
前記アンプ出力に入力が接続された第２ＮＭＯＳソースフォロアと、
前記階調電圧に応答して前記第２ＰＭＯＳソースフォロアの出力と前記第２ＮＭＯＳソースフォロアの出力と前記アンプ出力のいずれかを前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに接続する第２入力切替スイッチ
とを備える
ソースドライバ。
【請求項７】
請求項６に記載のソースドライバであって、
前記第１ＰＭＯＳソースフォロアと前記第１ＮＭＯＳソースフォロアのうち、前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに接続されないソースフォロアの動作が停止され、
前記第２ＰＭＯＳソースフォロアと前記第２ＮＭＯＳソースフォロアのうち、前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに接続されないソースフォロアの動作が停止される
ソースドライバ。
【請求項８】
請求項１に記載のソースドライバであって、
前記第１及び第２ＮＭＯＳトランジスタがデプレッション型のＮＭＯＳトランジスタであり、
前記階調電圧が第１基準電圧よりも高い場合には、前記第１入力レベル変換回路が前記階調電圧よりも第１所定電圧だけ低い電圧を前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧よりも前記第１所定電圧だけ低い電圧を前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給し、
前記階調電圧が前記第１基準電圧よりも低い場合には、前記第１入力レベル変換回路が前記階調電圧をそのまま前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧をそのまま前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給する
ソースドライバ。
【請求項９】
請求項８に記載のソースドライバであって、
前記ソースアンプは、前記階調電圧を受け取る入力端子と、前記駆動電圧を出力するアンプ出力とを有し、
前記第１入力レベル変換回路は、
前記入力端子に入力が接続された第１ＮＭＯＳソースフォロアと、
前記階調電圧に応答して前記第１ＮＭＯＳソースフォロアの出力と前記入力端子のいずれかを前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに接続する第１入力切替スイッチ
とを備え、
前記第２入力レベル変換回路は、
前記アンプ出力に入力が接続された第２ＮＭＯＳソースフォロアと、
前記階調電圧に応答して前記第２ＮＭＯＳソースフォロアの出力と前記アンプ出力のいずれかを前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに接続する第２入力切替スイッチ
とを備える
ソースドライバ。
【請求項１０】
請求項９に記載のソースドライバであって、
前記第１ＮＭＯＳソースフォロアが前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに接続されないときに前記第１ＮＭＯＳソースフォロアの動作が停止され、
前記第２ＮＭＯＳソースフォロアが前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに接続されないときに前記第２ＮＭＯＳソースフォロアの動作が停止される
ソースドライバ。
【請求項１１】
請求項１に記載のソースドライバであって、
前記第１及び第２ＰＭＯＳトランジスタがデプレッション型のＰＭＯＳトランジスタであり、
前記階調電圧が第１基準電圧よりも低い場合には、前記第１入力レベル変換回路が前記階調電圧よりも第１所定電圧だけ高い電圧を前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧よりも前記第１所定電圧だけ高い電圧を前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給し、
前記階調電圧が前記第１基準電圧よりも高い場合には、前記第１入力レベル変換回路が前記階調電圧をそのまま前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給すると共に前記第２入力レベル変換回路が前記駆動電圧をそのまま前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給する
ソースドライバ。
【請求項１２】
請求項１１に記載のソースドライバであって、
前記ソースアンプは、前記階調電圧を受け取る入力端子と、前記駆動電圧を出力するアンプ出力とを有し、
前記第１入力レベル変換回路は、
前記入力端子に入力が接続された第１ＰＭＯＳソースフォロアと、
前記階調電圧に応答して前記第１ＰＭＯＳソースフォロアの出力と前記入力端子のいずれかを前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに接続する第１入力切替スイッチ
とを備え、
前記第２入力レベル変換回路は、
前記アンプ出力に入力が接続された第２ＰＭＯＳソースフォロアと、
前記階調電圧に応答して前記第２ＰＭＯＳソースフォロアの出力と前記アンプ出力のいずれかを前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに接続する第２入力切替スイッチ
とを備える
ソースドライバ。
【請求項１３】
請求項１２に記載のソースドライバであって、
前記第１ＮＭＯＳソースフォロアが前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに接続されないときに前記第１ＮＭＯＳソースフォロアの動作が停止され、
前記第２ＮＭＯＳソースフォロアが前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに接続されないときに前記第２ＮＭＯＳソースフォロアの動作が停止される
ソースドライバ。
【請求項１４】
液晶表示パネルと、
前記液晶表示パネルを駆動するソースドライバ
とを備え、
前記ソースドライバは、
画素データに対応する階調電圧を出力するＤ／Ａコンバータと、
前記階調電圧に対応する駆動電圧を前記液晶表示パネルのソース電極に出力するソースアンプ
とを備え、
前記ソースアンプは、
第１及び第２ＮＭＯＳトランジスタを含むＮＭＯＳ差動対と、
第１及び第２ＰＭＯＳトランジスタを含むＰＭＯＳ差動対と、
前記ＮＭＯＳ差動対と前記ＰＭＯＳ差動対に流れる電流に応じて前記駆動電圧を出力する出力回路部と、
前記液晶表示パネルの対向電極に印加される共通電圧に対して定義された前記駆動電圧の極性及び／又は前記階調電圧に応じて、前記階調電圧に対して入力レベル変換を行って前記第１ＮＭＯＳトランジスタ及び前記第１ＰＭＯＳトランジスタのゲートに供給する第１入力レベル変換回路と、
前記駆動電圧の極性及び／又は前記階調電圧に応じて、前記ソースアンプから出力される前記駆動電圧に対して入力レベル変換を行って前記第２ＮＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタのゲートに供給する第２入力レベル変換回路
とを備える
液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースドライバ及び液晶表示装置に関し、特に液晶表示パネルを駆動するソースドライバのソースアンプの改良に関する。
【背景技術】
【０００２】
近年、テレビやパソコン用ディスプレーに使用される液晶表示装置の大画面化・高精細化が進んでいる。それに伴い、液晶表示装置の液晶表示パネルを駆動するソースドライバには、より大きな負荷を、より高速に、より省電力で、駆動する能力が必要となってきている。特に、高精細化されたカラー液晶表示パネルに関しては多階調化が進み、ＲＧＢの各色をそれぞれ６ビットデータで表わす２６万色から、８ビットデータで表わす１６７０万色に移行している。
【０００３】
ソースドライバは、一般に、差動増幅器を用いて液晶表示パネルのソース電極（データ線）を駆動している。具体的には、外部から印加されるガンマ電圧を抵抗で分圧して液晶の階調にそれぞれに対応した階調電圧を生成し、Ｄ／Ａコンバータによって階調電圧を選択する。選択された階調電圧は、インピーダンスを下げるため電圧フォロアとして構成された差動増幅器に入力される。当該差動増幅器の出力は液晶表示パネルのソース電極に接続され、当該差動増幅器によって液晶表示パネルの画素容量が階調電圧と略同一の駆動電圧で駆動される。ソースドライバにおいて液晶表示パネルのソース電極を駆動する差動増幅器は、一般に、ソースアンプと呼ばれる。また、ソースアンプは、駆動電圧を微調整する役割も有している。
【０００４】
図１に図示されている回路は、ソースアンプとして用いられる差動増幅器として一般に知られているものの一つである。図１の差動増幅器は、いわゆるＲａｉｌ−ｔｏ−Ｒａｉｌアンプであり、教科書や著名な文献等に、参考回路として記載されている（例えば、特開２００７−２０２１２７号公報、及び、特開２００６−９４５３４号公報参照）。図１の差動増幅器は、大きく分けて入力段１０１、中間段２、最終段３に分けられる。図２は、図１を簡略化して図示した回路図である。
【０００５】
入力段１０１は、ＰＭＯＳトランジスタＭＰ１１、１２と、ＮＭＯＳトランジスタＭＮ１１、１２と、電流源Ｉ１１、Ｉ１２とを備えている。ＰＭＯＳトランジスタＭＰ１１、１２は、ＰＭＯＳ差動対を構成しており、ＮＭＯＳトランジスタＭＮ１１、１２は、ＮＭＯＳ差動対を構成している。ＰＭＯＳトランジスタＭＰ１１、１２のソースは電流源Ｉ１２に共通に接続され、ＮＭＯＳトランジスタＭＮ１１、１２のソースは、電流源Ｉ１１に共通に接続されている。ＰＭＯＳトランジスタＭＰ１１及びＮＭＯＳトランジスタＭＮ１１は、そのゲートが入力端子ＩＮ１１に接続されており、ＰＭＯＳトランジスタＭＰ１２及びＮＭＯＳトランジスタＭＮ１２は、そのゲートが入力端子ＩＮ１２に接続されている。ここで、入力段１０１は、Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作を実現する為にＰＭＯＳ差動対とＰＭＯＳ差動対の両方を備えていることに留意されたい。電流源Ｉ１１は、ＮＭＯＳ差動対に電流を供給する機能を有しており、電流源Ｉ１１としては、ゲートにバイアス電圧ＢＮ１が供給されたＮＭＯＳトランジスタが使用される。一方、電流源Ｉ１２は、ＰＭＯＳ差動対に電流を供給する機能を有しており、電流源Ｉ１２としては、ゲートにバイアス電圧ＢＰ１が供給されたＰＭＯＳトランジスタが使用される。
【０００６】
中間段２と最終段３は、ＰＭＯＳトランジスタＭＰ１１、１２と、ＮＭＯＳトランジスタＭＮ１１、１２とに流れる電流に応じてアンプ出力ＯＵＴから出力電圧を出力する出力回路部として機能する。詳細には、中間段２は、ＰＭＯＳトランジスタＭＰ４３〜ＭＰ４８と、ＮＭＯＳトランジスタＭＮ４３〜ＭＮ４８とを備えている。ＰＭＯＳトランジスタＭＰ４５、ＭＰ４６には、バイアス電圧ＢＰ２が供給され、ＮＭＯＳトランジスタＭＮ４５、４６には、バイアス電圧ＢＮ２が供給される。更に、ＰＭＯＳトランジスタＭＰ４７、ＭＰ４８には、それぞれ、バイアス電圧ＢＰ３、ＢＰ４が供給され、ＮＭＯＳトランジスタＭＮ４７、ＭＮ４８には、それぞれ、バイアス電圧ＢＮ３、ＢＮ４が供給される。ＰＭＯＳトランジスタＭＰ４３〜ＭＰ４６は、第１のフォールディッドカスコード型カレントミラーを構成しており、ＮＭＯＳトランジスタＭＮ４３〜ＭＮ４６は、第２のフォールディッドカスコード型カレントミラーを構成している。一方、ＰＭＯＳトランジスタＭＰ４７とＮＭＯＳトランジスタＭＮ４７とは、第１の浮遊電流源を構成しており、ＰＭＯＳトランジスタＭＰ４８とＮＭＯＳトランジスタＭＮ４８とは、第２の浮遊電流源を構成している。即ち、中間段２は、ＰＭＯＳトランジスタで構成されたフォールディッドカスコード型カレントミラーと、ＮＭＯＳトランジスタで構成されたフォールディッドカスコード型カレントミラーと、それらの間に設けられた２つの浮遊電流源とで構成されている。
【０００７】
最終段３は、正電源電圧ＶＤＤが供給される正電源線とアンプ出力ＯＵＴの間に接続されたＰＭＯＳトランジスタＭＰ４９と、アンプ出力ＯＵＴと負電源電圧（接地電圧）ＶＳＳが供給される負電源線とアンプ出力ＯＵＴの間に接続されたＮＭＯＳトランジスタＭＮ４９とを備えている。アンプ出力ＯＵＴは、入力段１０１の入力端子ＩＮ１２に接続されている。加えて、アンプ出力ＯＵＴとＰＭＯＳトランジスタＭＰ４６のソース（ＭＰ４４のドレイン）との間に位相補償用の容量素子Ｃ１が接続され、アンプ出力ＯＵＴとＮＭＯＳトランジスタＭＮ４６のソース（ＭＮ４４のドレイン）との間に位相補償用の容量素子Ｃ２が接続されている。
【０００８】
このような構成の差動増幅器は電圧フォロアを構成しており、入力端子ＩＮ１１に供給された電圧と略一致する電圧がアンプ出力ＯＵＴから出力される。図２は、理解を容易にするために図１の構成を簡略化した構成を図示している。
【０００９】
図３を用いて、図１（図２）の差動増幅器の入力電圧範囲を説明する。Ｒａｉｌ−ｔｏ−Ｒａｉｌ動作を実現する為、入力段１０１は、ＮＭＯＳ差動対（即ち、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２）とＰＭＯＳ差動対（即ち、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２）とを備えている。入力端子ＩＮ１１から入力される電圧ＶＩＮ１１が負電源電圧ＶＳＳの近傍の範囲にあるときには、ＰＭＯＳ差動対（ＭＰ１１、ＭＰ１２）が動作し、中間電圧では、両方のトランジスタ差動対が動作する。また、電圧ＶＩＮ１１が正電源電圧ＶＤＤの近傍の範囲にあるときには、ＮＭＯＳ差動対（ＭＮ１１，ＭＮ１２）が動作する。したがって、図１の差動増幅器の入力段１０１は、負電源電圧ＶＳＳから正電源電圧ＶＤＤまでの入力電圧範囲の全体で動作する。
【００１０】
液晶表示パネルの駆動においては、液晶の特性により直流電圧をかけていると液晶自体が劣化してくるため、交流電圧をかけることにより液晶の劣化を防いでいる。このため、液晶表示パネルの駆動電圧には極性がある。いわゆるコモン一定駆動の場合、液晶表示パネルの共通電極（対向電極）に、略ＶＤＤ／２の共通電圧ＶＣＯＭが印加される。そして、負電源電圧ＶＳＳから共通電圧ＶＣＯＭの駆動電圧は、負極性の駆動電圧とよばれ、共通電圧ＶＣＯＭから正電源電圧ＶＤＤまでの駆動電圧は、正極性の駆動電圧と呼ばれる一般的な構成の液晶表示装置では、各駆動電圧の極性を指定する極性信号（しばしば、極性信号ＰＯＬと呼ばれる）が各ソースドライバに供給される。
【００１１】
ただし、実際のパネル駆動においては、ソースアンプに入力される入力電圧として、正電源電圧ＶＤＤ、その半分の電圧ＶＤＤ／２、及び負電源電圧ＶＳＳが入力される事はない。負極性の駆動電圧を出力する場合はＶＳＳ＋αからＶＤＤ／２−αの範囲の入力電圧が入力され、正極性の駆動電圧を出力する場合はＶＤＤ／２＋αからＶＤＤ−αの範囲の電圧が入力される。αは現状のパネルでは０．１Ｖ〜０．２Ｖである。なお、以降の説明文においては、説明の簡略化の為、入力電圧の範囲を定義する上で入力電圧のα電圧分は記載せず、負電源電圧ＶＳＳ、ＶＤＤ／２、正電源電圧ＶＤＤのみで示す。
【００１２】
ある画素をある特定の階調に設定するために必要な階調設定電圧（即ち、当該画素において画素電極と対向電極の間に印加すべき電圧）をＶＧＭとした場合、負極性の駆動電圧を出力するソースアンプには略ＶＤＤ／２−ＶＧＭの入力電圧が入力され、当該ソースアンプからは当該入力電圧に対応する出力電圧が出力される。一方、正極性の駆動電圧を出力するソースアンプには略ＶＤＤ／２＋ＶＧＭの入力電圧が入力され、当該ソースアンプからは当該入力電圧に対応する出力電圧が出力される。入力電圧がＶＤＤ／２＋ＶＧＭの場合に実際に出力される出力電圧ＶＯＵＴＰと、入力電圧がＶＤＤ／２−ＶＧＭの場合に実際に出力される出力電圧ＶＯＵＴＮの差を振幅電圧（Ｖｐｐ）といい、他のアンプ出力における振幅電圧との差を振幅差偏差という。駆動電圧の精度を高めるためには（即ち、所望の駆動電圧と同一の駆動電圧を実際に出力するためには）、振幅差偏差は０Ｖが望ましい。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００７−２０２１２７号公報
【特許文献２】特開２００６−９４５３４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
しかしながら、図１（及び図２）の構成では、入力電圧が接地電圧ＶＳＳ及び電源電圧ＶＤＤからはなれた中間の電圧範囲にある場合には良好な振幅差偏差が得られるものの、電源電圧ＶＤＤの近傍の電圧範囲、及び接地電圧ＶＳＳの近傍の電圧範囲においては、振幅差偏差が良好ではない。以下では、その理由について説明する。
【００１５】
図３を参照して、図１の差動増幅器では、入力電圧ＶＩＮ１１が負電源電圧ＶＳＳ（０Ｖ）寄りの電圧範囲にある場合には、ＰＭＯＳ差動対（ＭＰ１１、ＭＰ１２）のみが動作し、ＮＭＯＳ差動対（ＭＮ１１，ＭＮ１２）は動作しない。これは、ＮＭＯＳ差動対を構成するＮＭＯＳトランジスタＭＮ１１、ＭＮ１２が動作するためには、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲートに供給される入力電圧ＶＩＮ１１が、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２の閾値電圧ＶＴ（ＭＮ１１）（＝ＶＴ（ＭＮ１２））と電流源Ｉ１１を構成するＮＭＯＳトランジスタのドレイン−ソース間電圧ＶＤＳ（Ｉ１１）の和を超える必要があるからである。ここで、集積回路のＮＭＯＳトランジスタとしては、一般的にはエンハンスメントタイプのトランジスタ特性を有するものが使用されることに留意されたい。しかし、入力電圧ＶＩＮ１１が負電源電圧ＶＳＳ寄りである場合、すなわちＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のゲート電圧が負電源電圧ＶＳＳ付近である場合には、そのソース電圧も０Ｖ付近となり、ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２で構成されるＮＭＯＳ差動対が動作しない事が理解できる。図３には、ＮＭＯＳトランジスタＭＮ１１が動作する限界値ＶＴ（ＭＮ１１）＋ＶＤＳ（Ｉ１１）が、下側の点線として図示されている。
【００１６】
また、入力電圧が電源電圧ＶＤＤ寄りの電圧範囲、すなわちＰＭＯＳ差動対、ＮＭＯＳ差動対の各トランジスタのゲート電圧が電源電圧ＶＤＤ近辺である場合には、そのソース電圧も電源電圧ＶＤＤ近辺となり、ＰＭＯＳ差動対（ＭＰ１１、ＭＰ１２）が動作しない事が理解できる。図３には、ＰＭＯＳトランジスタＭＰ１１が動作する限界値（ＶＤＤ−ＶＤＳ（Ｉ１２）−ＶＴ（ＭＰ１１））が、点線（上側）として図示されている。ここで、ＶＤＳ（Ｉ１２）は、電流源Ｉ１２を構成するＰＭＯＳトランジスタのドレイン−ソース間電圧であり、ＶＴ（ＭＰ１１）は、ＰＭＯＳトランジスタＭＰ１１の閾値電圧である。
【００１７】
入力電圧ＶＩＮ１１がＶＴ（ＭＮ１１）＋ＶＤＳ（Ｉ１１）からＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１１）｜の範囲、即ち、中間の電圧範囲にある場合には、ＰＭＯＳ差動段（ＭＰ１１、ＭＰ１２）、ＮＭＯＳ差動段（ＭＮ１１、ＭＮ１２）の両方が動作する。
【００１８】
ここで、階調設定電圧ＶＧＭが小さい場合、即ち、入力電圧ＶＩＮ１１が中間の電圧範囲にある場合の振幅差偏差に関しては、ＰＭＯＳ差動対（ＭＰ１１，ＭＰ１２）とＮＭＯＳ差動対（ＭＮ１１，ＭＮ１２）のオフセット電圧がキャンセルされるため、良好な結果となる。これを、図４Ａを用いて説明する。
【００１９】
あるアンプ出力ＯＵＴ＿１について、正極性の駆動電圧、負極性の駆動電圧のそれぞれの出力設定値ＶＯＵＴＰ＊、ＶＯＵＴＮ＊に対して、ソースアンプが持つ入出力オフセットをｏｆｆｓｅｔ１とする。入力電圧ＶＩＮ１１が中間の電圧範囲にある場合、入出力オフセットｏｆｆｓｅｔ１は、ＰＭＯＳ差動対（ＭＰ１１、ＭＰ１２）とＮＭＯＳ差動対（ＭＮ１１、ＭＮ１２）の両方が動作している時の値になる。
【００２０】
中間電圧時は両方の差動対が動作しているため、正極性の駆動電圧を出力する時の入出力オフセットｏｆｆｓｅｔ１と正極性の駆動電圧を出力する時の入出力オフセットｏｆｆｓｅｔ１は同じ値になる。
【００２１】
従って、アンプ出力ＯＵＴ＿１の入出力オフセットが、出力設定値に対し正極性のオフセットになる場合、アンプ出力ＯＵＴ＿１の振幅電圧Ｖｐｐ＿１は、以下のようになる：
Ｖｐｐ＿１＝（ＶＯＵＴＰ＊＋ｏｆｆｓｅｔ１）−（ＶＯＵＴＮ＊＋ｏｆｆｓｅｔ１），
ここで、ＶＯＵＴＰ＊は、正極性の駆動電圧を出力する時の出力設定値であり、ＶＯＵＴＮ＊は、負極性の駆動電圧を出力する時の出力設定値である。上式においてｏｆｆｓｅｔ１はキャンセルされるから、アンプ出力ＯＵＴ＿１の振幅電圧Ｖｐｐ＿１は、結局、ＶＯＵＴＰ＊−ＶＯＵＴＮ＊となる。
【００２２】
他のアンプ出力ＯＵＴ＿３についても、そのオフセット電圧をｏｆｆｓｅｔ２とする。ｏｆｆｓｅｔ２が出力設定値に対し負極性のオフセットになるとした場合、同一の出力設定値に対するアンプ出力ＯＵＴ＿３の振幅電圧Ｖｐｐ＿３は、以下のようになる：
Ｖｐｐ＿３＝（ＶＯＵＴＰ＊＋ｏｆｆｓｅｔ２）−（ＶＯＵＴＮ＊＋ｏｆｆｓｅｔ２），
アンプ出力ＯＵＴ＿１と同様に、ｏｆｆｓｅｔ２はキャンセルされ、アンプ出力ＯＵＴ＿３の振幅電圧Ｖｐｐ＿３は、結局、ＶＯＵＴＰ＊−ＶＯＵＴＮ＊となる。
【００２３】
つまりアンプ出力ＯＵＴ＿１，ＯＵＴ＿３とも、振幅電圧ＶｐｐはＶＯＵＴＰ＊−ＶＯＵＴＮ＊となるため、振幅差偏差は０Ｖとなる。即ち、入力電圧ＶＩＮ１１が中間の電圧範囲にある場合には、良好な振幅差偏差が得られる。
【００２４】
その一方で、階調設定電圧ＶＧＭが大きい場合、即ち、入力電圧ＶＩＮ１１が負電源電圧ＶＳＳの近辺又は正電源電圧ＶＤＤの近辺である場合、ＰＭＯＳ差動段（ＭＰ１１，ＭＰ１２）とＮＭＯＳ差動段（ＭＮ１１，ＭＮ１２）の一方のみが動作するため、入出力オフセットはキャンセルされない。したがって、振幅差偏差が増大する。このことを、図４Ｂを用いて説明する。
【００２５】
アンプ出力ＯＵＴ＿１について、正極性の駆動電圧を出力する場合の出力設定値ＶＯＵＴＰ＊に対するソースアンプの入出力オフセットをｏｆｆｓｅｔ１とし、正極性の駆動電圧を出力する場合の出力設定値ＶＯＵＴＮ＊に対するソースアンプの出力オフセットをｏｆｆｓｅｔ２とする。入出力オフセットｏｆｆｓｅｔ１は、ＮＭＯＳ差動段（ＭＮ１１、ＭＮ１２）しか動作していないときの値であり、入出力オフセットｏｆｆｓｅｔ２は、ＰＭＯＳ差動段（ＭＰ１１、ＭＰ１２）しか動作していないときの値である。したがって、入出力オフセットｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２は同じ値ではない。
【００２６】
例として、アンプ出力ＯＵＴ＿１の入出力オフセットｏｆｆｓｅｔ１が出力設定値ＶＯＵＴＰ＊に対し正極性であり、入出力オフセットｏｆｆｓｅｔ２が出力設定値ＶＯＵＴＮ＊に対して負極性である場合、アンプ出力ＯＵＴ＿１の振幅電圧Ｖｐｐ＿１は、以下のようになる：
Ｖｐｐ＿１＝ＶＯＵＴＰ＊＋ｏｆｆｓｅｔ１−ＶＯＵＴＮ＊−ｏｆｆｓｅｔ２．
上記の式において、入出力オフセットｏｆｆｓｅｔ１，２は別々の値になる為キャンセルされない。
【００２７】
同様に、他のアンプ出力ＯＵＴ＿３について、その入出力オフセットをｏｆｆｓｅｔ３、４とする。出力オフセットｏｆｆｓｅｔ３が出力設定値ＶＯＵＴＰ＊に対して負極性であり、入出力オフセットｏｆｆｓｅｔ４が出力設定値ＶＯＵＴＮ＊に対して正極性である場合、アンプ出力ＯＵＴ＿３の振幅電圧Ｖｐｐ＿３は、以下のようになる：
Ｖｐｐ＿３＝ＶＯＵＴＰ＊−ｏｆｆｓｅｔ３−ＶＯＵＴＮ＊−ｏｆｆｓｅｔ４．
アンプ出力ＯＵＴ＿１と同様に、入出力オフセットｏｆｆｓｅｔ３、４はキャンセルされない。
【００２８】
つまり、アンプ出力ＯＵＴ＿１、ＯＵＴ＿３とも、入出力オフセットｏｆｆｓｅｔ１、２、３、４はキャンセルされずそのまま残るため、アンプ出力ＯＵＴ＿１、ＯＵＴ＿３の振幅電圧Ｖｐｐは違う値になる。そのため、前述の振幅差偏差は悪いものとなり、駆動電圧の高精度化の達成が困難になる。
【課題を解決するための手段】
【００２９】
本発明の一の観点では、液晶表示パネルを駆動するソースドライバが、画素データに対応する階調電圧を出力するＤ／Ａコンバータと、階調電圧に対応する駆動電圧を出力するソースアンプとを備えている。ソースアンプは、第１及び第２ＮＭＯＳトランジスタを含むＮＭＯＳ差動対と、第１及び第２ＰＭＯＳトランジスタを含むＰＭＯＳ差動対と、ＮＭＯＳ差動対とＰＭＯＳ差動対に流れる電流に応じて駆動電圧を出力する出力回路部と、液晶表示パネルの対向電極に印加される共通電圧に対して定義された駆動電圧の極性及び／又は階調電圧に応じて、階調電圧に対して入力レベル変換を行って第１ＮＭＯＳトランジスタ及び第１ＰＭＯＳトランジスタのゲートに供給する第１入力レベル変換回路と、駆動電圧の極性及び／又は階調電圧に応じて、ソースアンプから出力される駆動電圧に対して入力レベル変換を行って第２ＮＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタのゲートに供給する第２入力レベル変換回路とを備えている。
【発明の効果】
【００３０】
本発明によれば、ソースドライバのソースアンプの振幅差偏差を向上することができる。
【図面の簡単な説明】
【００３１】
【図１】従来のソースアンプの構成を示す回路図である。
【図２】従来のソースアンプの構成を示す概略図である。
【図３】従来のソースアンプにおける、入力電圧と差動対のトランジスタのゲート電圧との関係を示すグラフである。
【図４Ａ】従来のソースアンプにおいて、入力電圧が中間の電圧範囲にある場合の振幅差偏差を示すグラフである。
【図４Ｂ】従来のソースアンプにおいて、入力電圧が正電源電圧及び負電源電圧の近傍にある場合の振幅差偏差を示すグラフである。
【図５Ａ】本発明の第１の実施形態の液晶表示装置の構成を示すブロック図である。
【図５Ｂ】第１の実施形態のソースドライバの構成を示すブロック図である。
【図５Ｃ】第１の実施形態におけるソースアンプの構成を示す回路図である。
【図６】第１の実施形態における、入力電圧と差動対のトランジスタのゲート電圧との関係を示すグラフである。
【図７Ａ】従来回路と本実施形態のソースアンプの入出力オフセットのシミュレーション結果を示すグラフである。
【図７Ｂ】従来回路と本実施形態のソースアンプの振幅差のシミュレーション結果を示すグラフである。
【図８Ａ】従来回路の振幅差偏差のシミュレーション結果を示すグラフである。
【図８Ｂ】本実施形態のソースアンプの振幅差偏差のシミュレーション結果を示すグラフである。
【図９Ａ】本発明の第２の実施形態のソースドライバの構成を示すブロック図である。
【図９Ｂ】第２の実施形態におけるソースアンプの構成を示す回路図である。
【図１０】第２の実施形態における、入力電圧と差動対のトランジスタのゲート電圧との関係を示すグラフである。
【図１１】第３の実施形態におけるソースアンプの構成を示す回路図である。
【図１２】第３の実施形態における、入力電圧と差動対のトランジスタのゲート電圧との関係を示すグラフである。
【図１３】第４の実施形態におけるソースアンプの構成を示す回路図である。
【図１４】第４の実施形態における、入力電圧と差動対のトランジスタのゲート電圧との関係を示すグラフである。
【発明を実施するための形態】
【００３２】
第１の実施形態：
図５Ａは、本発明の第１の実施形態における液晶表示装置の構成を示すブロック図である。図５Ａの液晶表示装置は、ソースドライバ１００と、ゲートドライバ２００と、液晶表示パネル３００とを備えている。ソースドライバ１００は、液晶表示パネル３００のソース電極（データ線）を駆動し、ゲートドライバ２００は、液晶表示パネル３００のゲート電極（ゲート線）を駆動する。液晶表示パネル３００のソース電極とゲート電極の交差する位置のそれぞれに、画素が設けられている。
【００３３】
図５Ｂは、第１の実施形態におけるソースドライバ１００の構成を示すブロック図である。図５Ｂには、ソースドライバのうち、液晶表示パネル３００の２つのソース電極（データ線）を駆動するための回路部分が図示されている。
【００３４】
ソースドライバ１００は、ラッチ２１と、レベルシフタ２２と、Ｄ／Ａコンバータ２３と、階調電圧発生回路２４と、ソースアンプ２５とを備えている。ラッチ２１は、画素データＤＩＮを受け取り、レベルシフタ２２を介してＤ／Ａコンバータ２３に供給する。ここで、図５Ｂにおいては、記号ＯＵＴ＿１、ＯＵＴ＿２は、アンプ出力ＯＵＴのうちの２つを示しており、記号“ＤＩＮ１”、“ＤＩＮ２”は、アンプ出力ＯＵＴ＿１、ＯＵＴ＿２に対応する画素データＤＩＮを示している。レベルシフタ２２は、信号レベル変換を行ってラッチ２１とＤ／Ａコンバータ２３の間の信号の入出力レベルを整合させる。階調電圧発生回路２４は、液晶表示パネル３００の画素が取りうる階調のそれぞれに対応する階調電圧をＤ／Ａコンバータ２３に供給する。Ｄ／Ａコンバータ２３に供給される階調電圧は、正極性の階調電圧（共通電圧ＶＣＯＭよりも高い階調電圧）と負極性の階調電圧（共通電圧ＶＣＯＭよりも低い階調電圧）を含んでいる。Ｄ／Ａコンバータ２３は、階調電圧発生回路２４から受け取った階調電圧のうちからラッチ２１から受け取った画素データＤＩＮ１、ＤＩＮ２に対応する階調電圧を選択し、選択した階調電圧をソースアンプ２５に出力する。ソースアンプ２５は、電圧フォロアとして構成されており、Ｄ／Ａコンバータ２３から供給された階調電圧と略同一の電圧をアンプ出力ＯＵＴ＿１、ＯＵＴ＿２から駆動電圧として出力する。アンプ出力ＯＵＴ＿１、ＯＵＴ＿２は、液晶表示パネル３００のソース電極（データ線）に接続されており、アンプ出力ＯＵＴ＿１、ＯＵＴ＿２から出力された駆動電圧が、液晶表示パネル３００の所望の画素に供給されて各画素が駆動される。
【００３５】
Ｄ／Ａコンバータ２３は、選択する階調電圧の極性を極性信号ＰＯＬに応じて選択する。
ここで、極性信号ＰＯＬとは、上述のように、ソースドライバ１００の各ソースアンプ２５が出力する駆動信号の極性を指定する信号である。例えば、ソースドライバ１００がライン反転駆動を行う場合には、Ｄ／Ａコンバータ２３及びソースアンプ２５の動作は下記のようになる。極性信号ＰＯＬが“Ｈ”の場合には、全てのＤ／Ａコンバータ２３が正極性の階調電圧を出力し、全てのソースアンプ２５はそれに応じて正極性の駆動電圧を出力する。また、極性信号ＰＯＬが“Ｌ”の場合には、全てのＤ／Ａコンバータ２３が負極性の階調電圧を出力し、全てのソースアンプ２５はそれに応じて負極性の駆動電圧を出力する。一方、ソースドライバ１００がドット反転駆動を行う場合、極性信号ＰＯＬに応答して、隣接する２つのＤ／Ａコンバータ２３の一方が正極性の階調電圧を、他方が負極性の階調電圧を出力し、それに応じて、隣接する２つのソースアンプ２５の一方が正極性の駆動電圧を、他方が負極性の駆動電圧を出力する。
【００３６】
図５Ｃは、本実施形態におけるソースアンプ２５の構成を示す回路図である。第１の実施形態のソースアンプ２５は、図１の従来回路と比較すると、入力段１０１を入力段１に置換した構成となっている。中間段２及び最終段３の構成は同じであり、図１に図示されている通りである。入力端子ＩＮ１３には、Ｄ／Ａコンバータ２３によって選択された階調電圧が供給される。即ち、入力端子ＩＮ１３の入力電圧ＶＩＮ１３は、Ｄ／Ａコンバータ２３によって選択された階調電圧に一致する。また、最終段３の出力端子、即ち、アンプ出力ＯＵＴは、入力端子ＩＮ１４に接続されており、これにより、アンプ出力ＯＵＴから出力される駆動電圧が入力段１にフィードバックされる。
【００３７】
入力段１は、ＮＭＯＳ差動対を構成するＮＭＯＳトランジスタＭＮ１１、ＭＮ１２と、電流源Ｉ１１と、ＰＭＯＳ差動対を構成するＰＭＯＳトランジスタＭＰ１１、ＭＰ１２と、電流源Ｉ１２とを備えている。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のサイズは同一であり、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のサイズは同一である。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のソースは、電流源Ｉ１１に共通に接続されており、ゲートは、それぞれ、入力ノードＩＮ１１、ＩＮ１２に接続されている。ＮＭＯＳトランジスタＭＮ１１、ＭＮ１２のドレインは中間段２のＰＭＯＳトランジスタＭＰ４５、ＭＰ４６のソースに接続されている。一方、ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のソースは、電流源Ｉ１２に共通に接続されており、ゲートは、それぞれ、入力ノードＩＮ１１、ＩＮ１２に接続されている。ＰＭＯＳトランジスタＭＰ１１、ＭＰ１２のドレインは中間段２のＮＭＯＳトランジスタＭＮ４５、ＭＮ４６のソースに接続されている。
【００３８】
入力段１は、更に、入力レベル変換回路４、５を備えている。入力レベル変換回路４、５は、それぞれ、入力端子ＩＮ１３、ＩＮ１４に入力された入力電圧に対して入力レベル変換を行う。入力レベル変換回路４、５は、極性信号ＰＯＬに応答して入力レベル変換を行う。
【００３９】
詳細には、入力レベル変換回路４は、ＰＭＯＳソースフォロア１１と、ＮＭＯＳソースフォロア１２と、入力切替スイッチＳＷ１１とを備えている。ＰＭＯＳソースフォロア１１は、ＰＭＯＳトランジスタＭＰ１３とバイアス電流源Ｉ１３とを備えて構成され、ＮＭＯＳソースフォロア１２は、ＮＭＯＳトランジスタＭＮ１３とバイアス電流源Ｉ１４とを備えて構成されている。ＰＭＯＳトランジスタＭＰ１３のゲートがＰＭＯＳソースフォロア１１の入力であり、ＰＭＯＳトランジスタＭＰ１３のソースがＰＭＯＳソースフォロア１１の出力である。同様に、ＮＭＯＳトランジスタＭＮ１３のゲートがＮＭＯＳソースフォロア１２の入力であり、ＮＭＯＳトランジスタＭＮ１３のソースがＮＭＯＳソースフォロア１２の出力である。
【００４０】
ＰＭＯＳソースフォロア１１は、入力端子ＩＮ１３の電圧ＶＩＮ１３よりも所定電圧だけ（具体的には、ＰＭＯＳトランジスタＭＰ１３の閾値電圧だけ）高い電圧をＰＭＯＳトランジスタＭＰ１３のソースから出力し、ＮＭＯＳソースフォロア１２は、入力端子ＩＮ１３の電圧よりも所定電圧だけ（具体的には、ＮＭＯＳトランジスタＭＮ１３の閾値電圧だけ）低い電圧をＮＭＯＳトランジスタＭＮ１３のソースから出力する。即ち、ＰＭＯＳトランジスタＭＰ１３のソース電圧ＶＳ（ＭＰ１３）、及び、ＮＭＯＳトランジスタＭＮ１３のソース電圧ＶＳ（ＭＮ１３）は、下記式で表わされる：
ＶＳ（ＭＰ１３）＝ＶＩＮ１３＋｜ＶＴ（ＭＰ１３）｜，
ＶＳ（ＭＮ１３）＝ＶＩＮ１３−ＶＴ（ＭＮ１３）， 
ここで、ＶＩＮ１３は入力端子ＩＮ１３の電圧であり、｜ＶＴ（ＭＰ１３）｜はＰＭＯＳトランジスタＭＰ１３の閾値電圧の絶対値であり、ＶＴ（ＭＮ１３）はＮＭＯＳトランジスタＭＮ１３の閾値電圧である。
【００４１】
入力切替スイッチＳＷ１１は、極性信号ＰＯＬに応答して入力ノードＩＮ１１とＰＭＯＳソースフォロア１１及びＮＭＯＳソースフォロア１２との間の接続関係を切り替える。具体的には、入力切替スイッチＳＷ１１は、負極性の駆動電圧を出力する場合（即ち、共通電圧ＶＣＯＭよりも低い駆動電圧を出力する場合）に、入力ノードＩＮ１１をＰＭＯＳトランジスタＭＰ１３のソースに接続し、正極性の駆動電圧を出力する場合（即ち、共通電圧ＶＣＯＭよりも低い駆動電圧を出力する場合）に、入力ノードＩＮ１１をＮＭＯＳトランジスタＭＮ１３のソースに接続する。
【００４２】
このような構成を有する入力レベル変換回路４は、極性信号ＰＯＬに応じて、入力端子ＩＮ１３の電圧ＶＩＮ１３よりも｜ＶＴ（ＭＰ１３）｜だけ高い電圧、又は、電圧ＶＩＮ１３よりもＶＴ（ＭＮ１３）だけ低い電圧をＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１のゲートに出力する。
【００４３】
同様に、入力レベル変換回路５は、ＰＭＯＳソースフォロア１３と、ＮＭＯＳソースフォロア１４と、入力切替スイッチＳＷ１２とを備えている。ＰＭＯＳソースフォロア１３は、ＰＭＯＳトランジスタＭＰ１４とバイアス電流源Ｉ１５とを備えて構成され、ＮＭＯＳソースフォロア１４は、ＮＭＯＳトランジスタＭＮ１４とバイアス電流源Ｉ１６とを備えて構成されている。
【００４４】
ＰＭＯＳソースフォロア１３は、入力端子ＩＮ１４の電圧よりも所定電圧だけ（具体的には、ＰＭＯＳトランジスタＭＰ１４の閾値電圧だけ）高い電圧をＰＭＯＳトランジスタＭＰ１４のソースから出力し、ＮＭＯＳソースフォロア１４は、入力端子ＩＮ１４の電圧よりも所定電圧だけ（具体的には、ＮＭＯＳトランジスタＭＮ１４の閾値電圧だけ）低い電圧をＮＭＯＳトランジスタＭＮ１４のソースから出力する。即ち、ＰＭＯＳトランジスタＭＰ１４のソース電圧ＶＳ（ＭＰ１４）、及び、ＮＭＯＳトランジスタＭＮ１４のソース電圧ＶＳ（ＭＮ１４）は、下記式で表わされる：
ＶＳ（ＭＰ１４）＝ＶＩＮ１４＋｜ＶＴ（ＭＰ１４）｜，
ＶＳ（ＭＮ１４）＝ＶＩＮ１４−ＶＴ（ＭＮ１４）， 
ここで、ＶＩＮ１４は入力端子ＩＮ１４の電圧であり、ＶＴ（ＭＰ１４）はＰＭＯＳトランジスタＭＰ１４の閾値電圧であり、ＶＴ（ＭＮ１４）はＮＭＯＳトランジスタＭＮ１４の閾値電圧である。
【００４５】
同様に、入力切替スイッチＳＷ１２は、入力ノードＩＮ１２とＰＭＯＳソースフォロア１３及びＮＭＯＳソースフォロア１４との間の接続関係を切り替える。具体的には、入力切替スイッチＳＷ１２は、負極性の駆動電圧を出力する場合に、入力ノードＩＮ１２をＰＭＯＳトランジスタＭＰ１４のソースに接続し、正極性の駆動電圧を出力する場合に、入力ノードＩＮ１２をＮＭＯＳトランジスタＭＮ１４のソースに接続する。
【００４６】
入力レベル変換回路４、５を構成する各トランジスタのサイズは、下記のように決定される。まず、ＰＭＯＳトランジスタＭＰ１３のサイズは、下記式：
｜ＶＴ（ＭＰ１３）｜＞ＶＴ（ＭＮ１１）＋ＶＤＳ（Ｉ１１），      ・・・（１ａ）
になるよう選択されている。ここで、ＶＴ（ＭＮ１１）はＮＭＯＳトランジスタＭＮ１１の閾値電圧であり、ＶＤＳ（Ｉ１１）は電流源Ｉ１１を構成するＮＭＯＳトランジスタのドレイン−ソース間電圧である。バイアス電流源Ｉ１３、Ｉ１５を構成するＰＭＯＳトランジスタのサイズは同一に選択され、ＰＭＯＳトランジスタＭＰ１３とＭＰ１４のサイズは同一に選択される。したがって、同時に下記式も成立する：
｜ＶＴ（ＭＰ１４）｜＞ＶＴ（ＭＮ１２）＋ＶＤＳ（Ｉ１１），      ・・・（１ｂ）
が成立する。
【００４７】
同様に、ＮＭＯＳトランジスタＭＮ１３のサイズは、下記式：
ＶＴ（ＭＮ１３）＞｜ＶＴ（ＭＰ１１）｜＋ＶＤＳ（Ｉ１２），      ・・・（２ａ）
になるよう選択されている。ここで、ＶＴ（ＭＰ１１）はＮＭＯＳトランジスタＭＮ１１の閾値電圧であり、ＶＤＳ（Ｉ１１）は電流源Ｉ１１を構成するＮＭＯＳトランジスタのドレイン−ソース間電圧である。バイアス電流源Ｉ１３、Ｉ１５を構成するＰＭＯＳトランジスタのサイズは同一に選択され、ＰＭＯＳトランジスタＭＰ１３とＭＰ１４のサイズは同一に選択される。したがって、同時に下記式も成立する：
ＶＴ（ＭＮ１４）＞｜ＶＴ（ＭＰ１２）｜＋ＶＤＳ（Ｉ１２），      ・・・（２ｂ）
が成立する。
【００４８】
続いて、本実施形態におけるソースアンプ２５の動作について説明する。以下では、極性信号ＰＯＬが“Ｈ”のときに正極性の駆動電圧を出力し、極性信号ＰＯＬが“Ｌ”のときに負極性の駆動電圧を出力する場合のソースアンプ２５の動作について説明する。この場合、入力切替スイッチＳＷ１１、Ｓ１２は、極性信号ＰＯＬが“Ｌ”のときに入力ノードＩＮ１１、ＩＮ１２をそれぞれＰＭＯＳトランジスタＭＰ１３、ＭＰ１４のソースに接続し、極性信号ＰＯＬが“Ｈ”のときに入力ノードＩＮ１１、ＩＮ１２をそれぞれＮＭＯＳトランジスタＭＮ１３、ＭＮ１４のソースに接続する。このような動作においては、極性信号ＰＯＬが“Ｌ”のときには入力電圧ＶＩＮ１３がＶＤＤ／２より低く、極性信号ＰＯＬが“Ｈ”のときには入力電圧ＶＩＮ１３がＶＤＤ／２より高いことに留意されたい。
【００４９】
極性信号ＰＯＬが“Ｌ”に設定されると、入力ノードＩＮ１１は、入力切替スイッチＳＷ１１によってＰＭＯＳトランジスタＭＰ１３のソースに接続される。これにより、ＮＭＯＳ差動対のＮＭＯＳトランジスタＭＮ１１のゲートにはＶＩＮ１３＋｜ＶＴ（ＭＰ１３）｜の電圧が印加される。よって、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳの付近であっても、入力ノードＩＮ１１の電圧ＶＩＮ１１は最低でもＶＳＳ＋｜ＶＴ（ＭＰ１３）｜になる。ＮＭＯＳトランジスタＭＮ１１が動作する入力ノードＩＮ１１の電圧ＶＩＮ１１の限界値はＶＴ（ＭＮ１１）＋ＶＤＳ（Ｉ１１）以上だが、式（１ａ）から理解されるように入力ノードＩＮ１１にはＶＴ（ＭＮ１１）＋ＶＤＳ（Ｉ１１）以上の電圧が加わる。よって、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳ付近でもＮＭＯＳトランジスタＭＮ１１は動作する。
【００５０】
このとき、ＮＭＯＳ差動対のもう一方のＮＭＯＳトランジスタＭＮ１２も有効に動作する。詳細には、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳの付近である場合、フィードバックにより、入力端子ＩＮ１４に入力される入力電圧ＶＩＮ１４も負電源電圧ＶＳＳの付近になる。ここで、入力ノードＩＮ１２は、入力切替スイッチＳＷ１２によってＰＭＯＳトランジスタＭＰ１４のソースに接続される。したがって、入力電圧ＶＩＮ１４が負電源電圧ＶＳＳの付近であっても、ＮＭＯＳ差動対のＮＭＯＳトランジスタＭＮ１２のゲートにはＶＩＮ１４＋｜ＶＴ（ＭＰ１４）｜の電圧が印加される。式（１ｂ）から理解されるように、入力ノードＩＮ１２にもＶＴ（ＭＮ１２）＋ＶＤＳ（Ｉ１１）以上の電圧が加わるため、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳ付近でもＮＭＯＳトランジスタＭＮ１２は動作する。
【００５１】
一方で、極性信号ＰＯＬが“Ｈ”に設定されると、入力ノードＩＮ１１は、入力切替スイッチＳＷ１１によってＮＭＯＳトランジスタＭＮ１３のソースに接続される。したがって、入力電圧ＶＩＮ１３が高くてもＰＭＯＳ差動対のＰＭＯＳトランジスタＭＰ１１のゲートには、ＶＩＮ１３−ＶＴ（ＭＮ１３）の電圧が印加される。ＰＭＯＳトランジスタＭＰ１１が動作する電圧ＶＩＮ１１の限界値はＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１１）｜以下だが、式（２ａ）から理解されるように入力ノードＩＮ１１にはＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１１）｜以下の電圧が加わるため、入力電圧ＶＩＮ１３が正電源電圧ＶＤＤ付近でもＰＭＯＳトランジスタＭＰ１１は動作する。このとき、式（２ｂ）から理解されるように、ＰＭＯＳ差動対のもう一方のＰＭＯＳトランジスタＭＰ１２にも、ＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１２）｜以下の電圧が加わるため、入力電圧ＶＩＮ１３が正電源電圧ＶＤＤ付近でもＰＭＯＳトランジスタＭＰ１２は動作する。
【００５２】
図６は、入力電圧ＶＩＮ１３と、ＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタＭＰ１１のゲート電圧ＶＧとの関係を示すグラフである。図６に示されているように、極性信号ＰＯＬが“Ｌ”であり、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳ付近の時、ＮＭＯＳトランジスタＭＮ１１のゲート電圧はＶＩＮ１３＋｜ＶＧＳ(ＭＰ１３)｜に上がる。一方、極性信号ＰＯＬが“Ｈ”であり、入力電圧ＶＩＮ１３が正電源電圧ＶＤＤ付近の時、ＰＭＯＳトランジスタＭＰ１１のゲート電圧がＶＩＮ１３−ＶＧＳ(ＭＮ１３)に下がる。
【００５３】
したがって、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１のゲート電圧は、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳから正電源電圧ＶＤＤまでの如何なる電圧であっても、ＮＭＯＳトランジスタＭＮ１１が動作する限界値（下側点線）とＰＭＯＳトランジスタＭＰ１１が動作する限界値（上側点線）との間になる。すなわち、本実施形態では、入力電圧ＶＩＮ１３の値に関わらず、ＮＭＯＳ差動対とＰＭＯＳ差動対の両方が動作する。これは、本実施形態のソースアンプ２５が、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳから正電源電圧ＶＤＤまでの電圧範囲のいずれの電圧であっても良好な振幅差偏差を示すことを意味している。
【００５４】
なお、本実施形態のソースアンプ２５の構成では、入力電圧ＶＩＮ１３が共通電圧ＶＣＯＭ（≒ＶＤＤ／２）を挟んで変化すると入力切替スイッチＳＷ１１、１２の接続が切り替わるため、電圧ＶＤＤ／２の近傍で駆動電圧のリニアリティが悪化する事が懸念される。しかしながら、実際にはこのことは問題にならない。なぜなら、前述したとおり実際の入力電圧ＶＩＮ１３は、極性信号ＰＯＬが“Ｌ”の場合はＶＳＳ＋αからＶＤＤ／２−αの間の電圧範囲にあり、極性信号ＰＯＬが“Ｈ”の場合はＶＤＤ／２＋αからＶＤＤ−αの間の電圧範囲にあるからである。ＶＤＤ／２±αの電圧範囲の電圧は入力電圧ＶＩＮ１３として入力されない。したがって、電圧ＶＤＤ／２の近傍の電圧範囲でのリニアリティは問題にならない。
【００５５】
本実施形態のソースアンプ２５の利点を、図７Ａ、図７Ｂのシミュレーション結果を参照しながら、更に説明する。図７Ａ、図７Ｂにおいて、横軸は入力電圧ＶＩＮ１３、縦軸は、それぞれ、入出力オフセット及び振幅差を示している。
【００５６】
図７Ａに図示されている入出力オフセットについては、従来回路（図１）では負電源電圧ＶＳＳ及び正電源電圧ＶＤＤ付近における入出力オフセットが大きくなっている。一方、本実施形態の回路では、中間の電圧範囲と同様に小さく収まっており良好な結果が得られている。
【００５７】
図７Ｂは、ソースアンプの振幅差、即ち、振幅電圧Ｖｐｐの設定値Ｖｐｐ＊(＝ＶＯＵＴＰ＊−ＶＯＵＴＮ＊)と、シミュレーションによって得られる振幅電圧Ｖｐｐとの差を示している。図１に図示されている従来回路では、振幅差が負電源電圧ＶＳＳ及び正電源電圧ＶＤＤ付近で大きくなっているが、本実施形態のソースアンプ２５では中間電圧と同様に小さく収まっており、良好な結果が得られている。
【００５８】
図８Ａ、図８Ｂは、図１に図示されている従来回路と、本実施形態のソースアンプ２５の振幅差偏差のシミュレーション結果を示すグラフである。図８Ａ、図８Ｂにおいて、横軸は入力電圧、縦軸は振幅差偏差を示している。図１の従来回路では、負電源電圧ＶＳＳ及び正電源電圧ＶＤＤ付近で振幅差偏差が大きくなっている。一方、本実施形態のソースアンプ２５では、負電源電圧ＶＳＳ及び正電源電圧ＶＤＤ付近で振幅差偏差が中間の電圧範囲と同様に小さく収まっており、良好な結果が得られている。このように、本実施形態のソースアンプ２５では、良好な振幅差偏差を得ることができる。
【００５９】
本実施形態において、入力レベル変換回路４、５のＰＭＯＳソースフォロア１１、１３とＮＭＯＳソースフォロア１２、１４とは、それぞれが入力ノードＩＮ１１、１２に接続されない場合に動作を停止されてもよい。このような動作は、ソースアンプ２５の消費電力を低減させるために好適である。具体的には、入力切替スイッチＳＷ１１、ＳＷ１２が入力ノードＩＮ１１、ＩＮ１２をＰＭＯＳソースフォロア１１、１３に接続する場合（例えば、極性信号ＰＯＬが“Ｌ”である場合）には、ＮＭＯＳソースフォロア１２、１４のバイアス電流源Ｉ１４、Ｉ１６の動作が停止される。一方、入力切替スイッチＳＷ１１、ＳＷ１２が入力ノードＩＮ１１、ＩＮ１２をＮＭＯＳソースフォロア１２、１４に接続する場合（例えば、極性信号ＰＯＬが“Ｈ”である場合）には、ＰＭＯＳソースフォロア１１、１３のバイアス電流源Ｉ１３、Ｉ１５の動作が停止される。いずれの場合でも、バイアス電流源Ｉ１３−Ｉ１６のオンオフを極性信号ＰＯＬに応じて制御すればよい。
【００６０】
第２の実施形態：
図９Ａは、本発明の第２の実施形態のソースドライバ１００Ａの構成を示す回路図であり、図９Ｂは、第２の実施形態におけるソースアンプ２５Ａの構成を示す回路図である。第２の実施形態では、ソースドライバ１００Ａ及びそれに集積化されるソースアンプ２５Ａが、負電源電圧ＶＳＳ及び正電源電圧ＶＤＤの近傍の電圧範囲についてのみ入力レベル変換を行い、中間の電圧範囲では入力レベル変換を行わないような構成を有している。
【００６１】
より具体的には、図９Ａに図示されているように、ソースドライバ１００Ａは、スイッチ制御回路２６を備えている。スイッチ制御回路２６は、ラッチ２１によってラッチされた画素データＤＩＮと極性信号ＰＯＬとに応答して、ソースアンプ２５Ａの入力段１Ａの入力切替スイッチＳＷ２１、ＳＷ２２を制御するスイッチ制御信号ＳＷ＿ＣＴＲＬを生成する。
【００６２】
一方、ソースアンプ２５Ａは、入力切替スイッチＳＷ２１、ＳＷ２２が、それぞれ、入力ノードＩＮ１１、１２と入力端子ＩＮ１３、１４とを直接に接続する機能を有しており、この点において第１の実施形態のソースアンプ２５と相違している。詳細には、入力切替スイッチＳＷ２１は、スイッチ制御回路２６から出力されるスイッチ制御信号ＳＷ＿ＣＴＲＬに応答して、入力ノードＩＮ１１を、入力端子ＩＮ１３とＰＭＯＳソースフォロア１１とＮＭＯＳソースフォロア１２とのいずれかに接続する。一方、入力切替スイッチＳＷ２２は、スイッチ制御信号ＳＷ＿ＣＴＲＬに応答して、入力ノードＩＮ１２を、入力端子ＩＮ１４とＰＭＯＳソースフォロア１３とＮＭＯＳソースフォロア１４とのいずれかに接続する。上述のように、スイッチ制御信号ＳＷ＿ＣＴＲＬは、画素データＤＩＮと極性信号ＰＯＬとに応じて生成されるので、入力切替スイッチＳＷ２１、ＳＷ２２は、画素データＤＩＮと極性信号ＰＯＬとに応答して制御されることになる。
【００６３】
以下、本実施形態におけるソースアンプ２５Ａの動作を説明する。ここで、第１の実施形態と同様に、以下では、極性信号ＰＯＬが“Ｈ”のときに正極性の駆動電圧を出力し、極性信号ＰＯＬが“Ｌ”のときに負極性の駆動電圧を出力するソースアンプ２５Ａの動作について説明する。
【００６４】
本実施形態では、入力切替スイッチＳＷ２１、ＳＷ２２の状態は、入力端子ＩＮ１３に入力される入力電圧ＶＩＮ１３に応じて切り替えられる。入力電圧ＶＩＮ１３が負電源電圧ＶＳＳの近傍の電圧の場合、具体的には、入力電圧ＶＩＮ１３が基準電圧ＶＳＴＤ１より低い場合、入力切替スイッチＳＷ２１、Ｓ２２は、入力ノードＩＮ１１、ＩＮ１２を、それぞれＰＭＯＳソースフォロア１３、１４のＰＭＯＳトランジスタＭＰ１３、１４のソースに接続する。ここで、基準電圧ＶＳＴＤ１は、電圧ＶＤＤ／２よりも低く、ＶＴ（ＭＮ１１）＋ＶＤＳ（Ｉ１１）以上の所定電圧である。一実施形態では、
ＶＳＴＤ１＝ＶＴ（ＭＮ１１）＋ＶＤＳ（Ｉ１１），
と設定される。入力ノードＩＮ１１、ＩＮ１２がＰＭＯＳトランジスタＭＰ１３、１４のソースに接続されると、入力端子ＩＮ１３の電圧（入力電圧ＶＩＮ１３）よりもＰＭＯＳトランジスタＭＰ１３の閾値電圧ＶＴ（ＭＰ１３）だけ高い電圧が入力ノードＩＮ１１に供給され、入力端子ＩＮ１４の電圧（入力電圧ＶＩＮ１４）よりもＰＭＯＳトランジスタＭＰ１４の閾値電圧ＶＴ（ＭＰ１４）だけ高い電圧が入力ノードＩＮ１２に供給される。
【００６５】
一方、入力電圧ＶＩＮ１３が中間の電圧範囲である場合、具体的には、入力電圧ＶＩＮ１３が基準電圧ＶＳＴＤ１より高く、所定の基準電圧ＶＳＴＤ２（＞ＶＤＤ／２）よりも低い場合、入力切替スイッチＳＷ２１、Ｓ２２は、入力ノードＩＮ１１、ＩＮ１２を、それぞれ、入力端子ＩＮ１３、１４に直接に接続する。この場合、入力端子ＩＮ１３の電圧（入力電圧ＶＩＮ１３）がそのまま入力ノードＩＮ１１に供給され、入力端子ＩＮ１４の電圧（入力電圧ＶＩＮ１４）がそのまま入力ノードＩＮ１２に供給される。
【００６６】
また、入力電圧ＶＩＮ１３が正電源電圧ＶＤＤの近傍の電圧の場合、具体的には、入力電圧ＶＩＮ１３が基準電圧ＶＳＴＤ２より高い場合、入力切替スイッチＳＷ２１、Ｓ２２は、入力ノードＩＮ１１、ＩＮ１２を、それぞれＮＭＯＳソースフォロア１２、１４のＮＭＯＳトランジスタＭＮ１３、１４のソースに接続する。ここで、基準電圧ＶＳＴＤ２は、電圧ＶＤＤ／２よりも高く、ＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１１）｜以下の所定電圧である。一実施形態では、
ＶＳＴＤ１＝ＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１１）｜，
と設定される。入力ノードＩＮ１１、ＩＮ１２がＮＭＯＳトランジスタＭＮ１３、１４のソースに接続されると入力端子ＩＮ１３の電圧（入力電圧ＶＩＮ１３）よりもＮＭＯＳトランジスタＭＮ１３の閾値電圧ＶＴ（ＭＮ１３）だけ低い電圧が入力ノードＩＮ１１に供給され、入力端子ＩＮ１４の電圧（入力電圧ＶＩＮ１４）よりもＰＭＯＳトランジスタＭＰ１４の閾値電圧ＶＴ（ＭＮ１４）だけ低い電圧が入力ノードＩＮ１２に供給される。
【００６７】
ここで、入力電圧ＶＩＮ１３は画素データＤＩＮの値と対応関係があるから、入力切替スイッチＳＷ２１、ＳＷ２２の状態は、極性信号ＰＯＬと画素データＤＩＮに応答して決定すればよい。即ち、極性信号ＰＯＬが“Ｌ”であり、且つ、画素データＤＩＮが基準電圧ＶＳＴＤ１よりも低い階調電圧に対応する値である場合に入力切替スイッチＳＷ２１、ＳＷ２２は、入力ノードＩＮ１１、１２を、それぞれＰＭＯＳソースフォロア１１、１３のＰＭＯＳトランジスタＭＰ１３、１４のソースに接続する。また、極性信号ＰＯＬが“Ｈ”であり、且つ、画素データＤＩＮが基準電圧ＶＳＴＤ２よりも高い階調電圧に対応する値である場合に入力切替スイッチＳＷ２１、ＳＷ２２は、入力ノードＩＮ１１、１２を、それぞれＮＭＯＳソースフォロア１２、１４のＮＭＯＳトランジスタＭＮ１３、１４のソースに接続する。これらのいずれでもない場合、入力切替スイッチＳＷ２１、ＳＷ２２は、入力ノードＩＮ１１、ＩＮ１２を、それぞれ、入力端子ＩＮ１３、１４に直接に接続する。
【００６８】
図１０は、入力電圧ＶＩＮ１３と、ＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタＭＰ１１のゲート電圧ＶＧとの関係を示すグラフである。入力電圧ＶＩＮ１３が負電源電圧ＶＳＳ付近のとき（具体的にはＶＩＮ１３＜ＶＳＴＤ１のとき）、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１のゲート電圧はＶＩＮ１３＋｜ＶＴ(ＭＰ１３)｜に上がる。
【００６９】
入力電圧ＶＩＮ１３が中間の電圧範囲のとき（具体的には、ＶＳＴＤ１≦ＶＩＮ１３≦ＶＳＴＤ２のとき）、入力切替スイッチＳＷ２１は、入力ノードＩＮ１１を直接に入力端子ＩＮ１３に接続するため、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ１１のゲート電圧はＶＩＮ１３に一致する。
【００７０】
更に、入力電圧ＶＩＮ１３が正電源電圧ＶＤＤ付近のとき（具体的にはＶＩＮ１３＞ＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１１）｜のとき）、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１のゲート電圧はＶＩＮ１３−ＶＴ(ＭＮ１３)に下がる。
【００７１】
いずれの場合でも、ＮＭＯＳトランジスタＭＮ１１、ＰＭＯＳトランジスタＭＰ１１のゲート電圧は、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳから正電源電圧ＶＤＤまでの如何なる電圧であっても、ＮＭＯＳトランジスタＭＮ１１が動作する限界値（下側点線）とＰＭＯＳトランジスタＭＰ１１が動作する限界値（上側点線）との間になる。すなわち、本実施形態では、入力電圧ＶＩＮ１３の値に関わらず、ＮＭＯＳ差動対とＰＭＯＳ差動対の両方が動作する。これは、本実施形態のソースアンプ２５が、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳから正電源電圧ＶＤＤまでの電圧範囲のいずれの電圧であっても良好な振幅差偏差を示すことを意味している。
【００７２】
加えて、本実施形態のソースアンプの構成は、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４の特性差、及び、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４の特性差の影響を小さくできる利点がある。詳細には、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４の対、及び、ＮＭＯＳトランジスタＭＮ１３、ＭＮ１４の対は、それぞれ差動対としても動作するので、この差動対による微小な入出力オフセットが生じる可能性がある。本実施形態では、中間の電圧範囲において入力端子ＩＮ１３と入力ノードＩＮ１１とが直接に接続されると共に入力端子ＩＮ１４と入力ノードＩＮ１２とが直接に接続され、これにより、ＰＭＯＳトランジスタＭＰ１３、ＭＰ１４の対、及び、ＮＭＯＳトランジスタＭＮ１３とＭＮ１４の対の影響が排除される。これにより、中間の電圧範囲における入出力オフセットを低減し、駆動電圧の高精度化を実現させている。
【００７３】
なお、第２の実施形態においても、入力レベル変換回路４Ａ、５ＡのＰＭＯＳソースフォロア１１、１３とＮＭＯＳソースフォロア１２、１４とは、それぞれが入力ノードＩＮ１１、１２に接続されない場合に動作を停止されてもよい。このような動作は、ソースアンプ２５Ａの消費電力を低減させるために好適である。具体的には、入力切替スイッチＳＷ２１、ＳＷ２２が入力ノードＩＮ１１、ＩＮ１２をＰＭＯＳソースフォロア１１、１３に接続する場合には、ＮＭＯＳソースフォロア１２、１４のバイアス電流源Ｉ１４、Ｉ１６の動作が停止される。一方、入力切替スイッチＳＷ２１、ＳＷ２２が入力ノードＩＮ１１、ＩＮ１２をＮＭＯＳソースフォロア１２、１４に接続する場合には、ＰＭＯＳソースフォロア１１、１３のバイアス電流源Ｉ１３、Ｉ１５の動作が停止される。また、入力切替スイッチＳＷ２１、ＳＷ２２が入力ノードＩＮ１１、ＩＮ１２を入力端子ＩＮ１３、１４に直接に接続する場合、バイアス電流源Ｉ１３〜Ｉ１６の全ての動作が停止される。いずれの場合でも、バイアス電流源Ｉ１３〜Ｉ１６のオンオフを極性信号ＰＯＬ及び画素データＤＩＮに応じて制御すればよい。
【００７４】
第３の実施形態：
図１１は、本発明の第３の実施形態のソースドライバのソースアンプ構成を示す回路図である。第３の実施形態のソースアンプ２５Ｂは、第１の実施形態のソースアンプ２５と類似した構成を有している。最も重要な相違点は、入力段１ＢのＮＭＯＳ差動対が、デプレッション型のＮＭＯＳトランジスタＭＮ３１、ＭＮ３２で構成されている点である。デプレッション型トランジスタの閾値電圧は、エンハンスメント型トランジスタにくらべて低い。本実施形態では−０．１Ｖ（−０．１Ｖ±０．１Ｖ程度であってもよい）で設定されているとして説明を進める。
【００７５】
ここで、デプレッション型のＮＭＯＳトランジスタＭＮ３１、ＭＮ３２で構成されたＮＭＯＳ差動対は、入力電圧が負電源電圧ＶＳＳであっても動作可能であることに留意されたい。本実施形態では、入力電圧が負電源電圧ＶＳＳの近傍であっても、ＮＭＯＳ差動対、ＰＭＯＳ差動対の両方が動作する。このため、本実施形態では、入力電圧が正電源電圧ＶＤＤの近傍にある場合にのみ、入力レベル変換回路４Ｂ、５Ｂによる入力レベル変換が行われる。
【００７６】
デプレッション型のＮＭＯＳトランジスタＭＮ３１、ＭＮ３２がＮＭＯＳ差動対として使用されることに伴い、本実施形態のソースアンプ２５Ｂの入力段１Ｂは、下記のように構成される。入力レベル変換回路４Ｂは、ＮＭＯＳソースフォロア１２と入力切替スイッチＳＷ３１とを備えて構成され、入力レベル変換回路５Ｂは、ＮＭＯＳソースフォロア１４と入力切替スイッチＳＷ３２とを備えて構成される。ここで、本実施形態では、入力レベル変換回路４Ｂ、５Ｂに、ＰＭＯＳソースフォロアが使用されないことに留意されたい。入力切替スイッチＳＷ３１は、スイッチ切換信号ＳＷ＿ＣＴＲＬに応答して、入力ノードＩＮ１１を、入力端子ＩＮ１３とＮＭＯＳソースフォロア１２とのいずれかに接続する。同様に、入力切替スイッチＳＷ３２は、スイッチ切換信号ＳＷ＿ＣＴＲＬに応答して、入力ノードＩＮ１２を、入力端子ＩＮ１４とＮＭＯＳソースフォロア１４とのいずれかに接続する。入力ノードＩＮ１１がＮＭＯＳソースフォロア１２のＮＭＯＳトランジスタＭＮ１３のソースに接続されると、入力ノードＩＮ１１の入力電圧ＶＩＮ１１がＶＩＮ１３−ＶＴ（ＭＮ１３）になる。同様に、入力ノードＩＮ１２がＮＭＯＳソースフォロア１４のＮＭＯＳトランジスタＭＮ１４のソースに接続されると、入力ノードＩＮ１１の入力電圧ＶＩＮ１１がＶＩＮ１４−ＶＴ（ＭＮ１４）になる。
【００７７】
以下、本実施形態におけるソースアンプ２５Ｂの動作を説明する。本実施形態においても、入力切替スイッチＳＷ３１、ＳＷ３２の状態は、入力端子ＩＮ１３に入力される入力電圧ＶＩＮ１３に応じて切り替えられる。入力電圧ＶＩＮ１３が正電源電圧ＶＤＤの近傍の電圧の場合、具体的には、極性信号ＰＯＬが“Ｈ”であり、入力電圧ＶＩＮ１３が基準電圧ＶＳＴＤ２より高い場合、入力切替スイッチＳＷ３１、ＳＷ３２は、入力ノードＩＮ１１、ＩＮ１２を、それぞれＮＭＯＳソースフォロア１２、１４のＮＭＯＳトランジスタＭＮ１３、１４のソースに接続する。ここで、基準電圧ＶＳＴＤ２は、電圧ＶＤＤ／２よりも高く、ＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１１）｜以下の所定電圧である。一実施形態では、
ＶＳＴＤ１＝ＶＤＤ−ＶＤＳ（Ｉ１２）−｜ＶＴ（ＭＰ１１）｜，
と設定される。入力ノードＩＮ１１、ＩＮ１２がＮＭＯＳトランジスタＭＮ１３、１４のソースに接続されると入力端子ＩＮ１３の電圧（入力電圧ＶＩＮ１３）よりもＮＭＯＳトランジスタＭＮ１３の閾値電圧ＶＴ（ＭＮ１３）だけ低い電圧が入力ノードＩＮ１１に供給され、入力端子ＩＮ１４の電圧（入力電圧ＶＩＮ１４）よりもＰＭＯＳトランジスタＭＰ１４の閾値電圧ＶＴ（ＭＮ１４）だけ低い電圧が入力ノードＩＮ１２に供給される。
【００７８】
一方、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳの近傍の電圧範囲、又は、中間の電圧範囲である場合、具体的には、入力電圧ＶＩＮ１３が所定の基準電圧ＶＳＴＤ２より低い場合、入力切替スイッチＳＷ３１、Ｓ３２は、入力ノードＩＮ１１、ＩＮ１２を、それぞれ、入力端子ＩＮ１３、１４に直接に接続する。この場合、入力端子ＩＮ１３の電圧（入力電圧ＶＩＮ１３）がそのまま入力ノードＩＮ１１に供給され、入力端子ＩＮ１４の電圧（入力電圧ＶＩＮ１４）がそのまま入力ノードＩＮ１２に供給される。
【００７９】
第３の実施形態においても、入力切替スイッチＳＷ３１、ＳＷ３２の状態は、極性信号ＰＯＬと画素データＤＩＮに応答して決定すればよい。即ち、極性信号ＰＯＬが“Ｈ”であり、且つ、画素データＤＩＮが基準電圧ＶＳＴＤ２よりも高い階調電圧に対応する値である場合に入力切替スイッチＳＷ３１、ＳＷ３２は、入力ノードＩＮ１１、１２を、それぞれＮＭＯＳソースフォロア１２、１４のＮＭＯＳトランジスタＭＮ１３、１４のソースに接続する。そうでない場合、入力切替スイッチＳＷ３１、ＳＷ３２は、入力ノードＩＮ１１、ＩＮ１２を、それぞれ、入力端子ＩＮ１３、ＩＮ１４に直接に接続する。
【００８０】
図１２は、第３の実施形態における入力電圧ＶＩＮ１３と、ＮＭＯＳトランジスタＭＮ３１及びＰＭＯＳトランジスタＭＰ１１のゲート電圧ＶＧとの関係を示すグラフである。ここで、図１２では、基準電圧ＶＳＴＤ２がＶＤＤ−ＶＤＳ（Ｉ１２）−ＶＴ（ＭＰ１１）の場合の動作を図示している。
【００８１】
入力電圧ＶＩＮ１３が正電源電圧ＶＤＤの付近の場合（具体的には、ＶＩＮ１３＞ＶＳＴＤ２の場合）、入力切替スイッチＳＷ３１、ＳＷ３２は、入力ノードＩＮ１１、ＩＮ１２をＮＭＯＳソースフォロア１２、１４のＮＭＯＳトランジスタＭＮ１３、１４のソースに接続する。これにより、ＰＭＯＳトランジスタＭＰ１１のゲート電圧がＶＩＮ３１−ＶＴ（ＭＮ１３）に下がる。ＰＭＯＳトランジスタＭＰ１１はエンハンスメント型なので、ゲート電圧が正電源電圧ＶＤＤ付近になると動作が困難になるが、ＰＭＯＳトランジスタＭＰ１１のゲート電圧がＶＩＮ３１−ＶＴ（ＭＮ１３）に下がることで、ＰＭＯＳトランジスタＭＰ１１が動作可能になる。
【００８２】
一方、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳの付近、又は、中間の電圧範囲の場合（具体的には、ＶＩＮ１３≦ＶＳＴＤ２の場合）、入力電圧ＶＩＮ１３は、ＮＭＯＳトランジスタＭＮ３１とＰＭＯＳトランジスタＭＰ１１のゲートに直接印加される。ＮＭＯＳトランジスタＭＮ３１は、デプレッション型のトランジスタなので、入力電圧ＶＩＮ１３が負電源電圧ＶＳＳの付近であっても動作可能である。
【００８３】
即ち、デプレッション型のＮＭＯＳトランジスタＭＮ３１、ＭＮ３２をＮＭＯＳ差動対として使用することで、ＰＭＯＳソースフォロアを使用しなくても、第１の実施形態、第２の実施形態と同じ効果が得られる。
【００８４】
ただし、デプレッション型トランジスタであるＮＭＯＳトランジスタＭＮ３１、ＭＮ３２をＮＭＯＳ差動対として使用した場合には、ゲート電圧として正電源電圧ＶＤＤ付近の電圧が入力された場合にＮＭＯＳトランジスタＭＮ３１、ＭＮ３２のドレイン−ソース間電圧の確保が問題になり得る。なぜなら、ＮＭＯＳトランジスタＭＮ３１、ＭＮ３２の閾値電圧は負であるから、ソース電圧が正電源電圧ＶＤＤよりも高くなり得るからである。ＮＭＯＳトランジスタが安定に動作するためには、一般には、オーバードライブ電圧（Ｖｏｖ）以上のドレイン−ソース間電圧が必要であるといわれる。したがって、ＮＭＯＳトランジスタＭＮ３１のソース電圧ＶＳ（ＭＮ３１）について、下記式が成立しなければならない：
ＶＳ（ＭＮ３１）＜ＶＤＤ−ＶＤＳ（ＭＰ４３）−Ｖｏｖ（ＭＮ３１）・・・（３）
ここで、ＶＤＳ（ＭＰ４３）は、中間段２において能動負荷として機能するＰＭＯＳトランジスタＭＰ４３（図１参照）のドレイン−ソース間電圧である。ＮＭＯＳトランジスタＭＮ３１のゲート電圧が正電源電圧ＶＤＤ付近になると、ＮＭＯＳトランジスタＭＮ３１のソース電圧ＶＳ（ＭＮ３１）が式（３）の条件を満足せず、ソースアンプ２５Ｂが安定的に動作しなくなり得る。これは、入出力オフセットの悪化と振幅差偏差の悪化を招き得る。
【００８５】
しかしながら、図１１の回路構成では、ＮＭＯＳトランジスタＭＮ３１のゲート電圧がＶＩＮ１３−ＶＴ（ＭＮ１３）に下がっているため、ＮＭＯＳトランジスタＭＮ３１のソース電圧ＶＳ（ＭＮ３１）の電圧上昇は問題にならない。入力電圧ＶＩＮ１３が正電源電圧ＶＤＤ付近でもＮＭＯＳトランジスタＭＮ３１は安定して動作する。
【００８６】
なお、第３の実施形態においても、入力レベル変換回路４Ｂ、５ＢのＮＭＯＳソースフォロア１２、１４は、それぞれが入力ノードＩＮ１１、１２に接続されない場合に動作を停止されてもよい。このような動作は、ソースアンプ２５Ｂの消費電力を低減させるために好適である。具体的には、入力切替スイッチＳＷ３１、ＳＷ３２が入力ノードＩＮ１１、ＩＮ１２を入力端子ＩＮ１３、１４に直接に接続する場合には、ＮＭＯＳソースフォロア１２、１４のバイアス電流源Ｉ１４、Ｉ１６の動作が停止される。このような動作は、バイアス電流源Ｉ１４、Ｉ１６のオンオフを極性信号ＰＯＬ及び画素データＤＩＮに応じて制御することによって実現できる。
【００８７】
第４の実施形態：
図１３は、本発明の第４の実施形態のソースドライバのソースアンプ構成を示す回路図である。第４の実施形態のソースアンプ２５Ｃは、第３の実施形態のソースアンプ２５Ｂと類似した構成を有しているが、入力段１Ｃにおいて、ＮＭＯＳ差動対にデプレッション型のＮＭＯＳトランジスタＭＮ３１、ＭＮ３２を使用する代わりにＰＭＯＳ差動対にデプレッション型のＰＭＯＳトランジスタＭＰ３１、ＭＰ３２が使用される点で異なる。この場合、入力レベル変換回路４Ｃは、ＰＭＯＳソースフォロア１１と入力切替スイッチＳＷ３１とを備えて構成され、入力レベル変換回路５Ｃは、ＰＭＯＳソースフォロア１３と入力切替スイッチＳＷ３２とを備えて構成される。
【００８８】
図１４は、第４の実施形態における入力電圧ＶＩＮ１３と、ＮＭＯＳトランジスタＭＮ１１及びＰＭＯＳトランジスタＭＰ３１のゲート電圧ＶＧとの関係を示すグラフである。
【００８９】
入力電圧ＶＩＮ１３が負電源電圧ＶＳの付近の場合（具体的には、ＶＩＮ１３＜ＶＳＴＤ１の場合）、入力切替スイッチＳＷ３１、ＳＷ３２は、入力ノードＩＮ１１、ＩＮ１２をＰＭＯＳソースフォロア１１、１３のＰＭＯＳトランジスタＭＰ１３、ＭＰ１４のソースに接続する。ここで、図１４では、基準電圧ＶＳＴＤ１がＶＴ（ＭＮ１１）＋ＶＤＳ（Ｉ１１）の場合の動作を図示している。これにより、ＮＭＯＳトランジスタＭＮ１１のゲート電圧がＶＩＮ３１＋｜ＶＴ（ＭＰ１３）｜に上がる。ＮＭＯＳトランジスタＭＮ１１はエンハンスメント型なので、ゲート電圧が負電源電圧ＶＳＳ付近になると動作が困難になるが、ＮＭＯＳトランジスタＭＮ１１のゲート電圧がＶＩＮ３１＋｜ＶＴ（ＭＰ１３）｜に上がることで、ＮＭＯＳトランジスタＭＮ１１が動作可能になる。
【００９０】
一方、入力電圧ＶＩＮ１３が正電源電圧ＶＤＤの付近、又は、中間の電圧範囲の場合（具体的には、ＶＩＮ１３≧ＶＳＴＤ１の場合）、入力電圧ＶＩＮ１３は、ＮＭＯＳトランジスタＭＮ１１とＰＭＯＳトランジスタＭＰ３１のゲートに直接印加される。ＰＭＯＳトランジスタＭＰ３１は、デプレッション型のトランジスタなので、入力電圧ＶＩＮ１３が正電源電圧ＶＤＤの付近であっても動作可能である。
【００９１】
即ち、デプレッション型のＰＭＯＳトランジスタＭＰ３１、ＭＰ３２をＰＭＯＳ差動対として使用することで、ＮＭＯＳソースフォロアを使用しなくても、第１の実施形態、第２の実施形態と同じ効果が得られる。
【００９２】
第４の実施形態においても、入力切替スイッチＳＷ３１、ＳＷ３２の状態は、極性信号ＰＯＬと画素データＤＩＮに応答して決定すればよい。即ち、極性信号ＰＯＬが“Ｌ”であり、且つ、画素データＤＩＮが基準電圧ＶＳＴＤ１よりも低い階調電圧に対応する値である場合に入力切替スイッチＳＷ３１、ＳＷ３２は、入力ノードＩＮ１１、１２を、それぞれＰＭＯＳソースフォロア１１、１３のＰＭＯＳトランジスタＭＰ１３、１４のソースに接続する。そうでない場合、入力切替スイッチＳＷ３１、ＳＷ３２は、入力ノードＩＮ１１、ＩＮ１２を、それぞれ、入力端子ＩＮ１３、１４に直接に接続する。
【００９３】
また、第４の実施形態においても、入力レベル変換回路４Ｃ、５ＣのＰＭＯＳソースフォロア１１、１３は、それぞれが入力ノードＩＮ１１、１２に接続されない場合に動作を停止されてもよい。このような動作は、ソースアンプ２５Ｃの消費電力を低減させるために好適である。具体的には、入力切替スイッチＳＷ３１、ＳＷ３２が入力ノードＩＮ１１、ＩＮ１２を入力端子ＩＮ１３、１４に直接に接続する場合には、ＰＭＯＳソースフォロア１１、１３のバイアス電流源Ｉ１３、Ｉ１５の動作が停止される。このような動作は、バイアス電流源Ｉ１３、Ｉ１５のオンオフを極性信号ＰＯＬ及び画素データＤＩＮに応じて制御することによって実現できる。
【００９４】
以上には、本発明の実施形態が具体的に記述されているが、本発明は、上述の実施形態に限定されない。本発明が様々な変更をした上で実施され得ることは、当業者には自明的であろう。例えば、第２乃至第４の実施形態では、極性信号ＰＯＬと画素データＤＩＮに基づいてソースアンプ２５Ａ〜２５Ｃに供給される階調電圧を判断して入力切替スイッチＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２の動作が制御されているが、ソースアンプ２５Ａ〜２５Ｃに供給される階調電圧を直接的に測定し、測定した階調電圧に応答して入力切替スイッチＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２の動作をおこなってもよい。ただし、データ処理の容易性の観点からは、極性信号ＰＯＬと画素データＤＩＮに基づいてソースアンプ２５Ａ〜２５Ｃに供給される階調電圧を判断する構成が好適である。
【符号の説明】
【００９５】
１００、１００Ａ：ソースドライバ
２００：ゲートドライバ
３００：液晶表示パネル
１、１Ａ、１Ｂ、１Ｃ、１０１：入力段
２：中間段
３：最終段
４、４Ａ、４Ｂ、４Ｃ、５、５Ａ、５Ｂ、５Ｃ、５Ｄ：入力レベル変換回路
１１、１３：ＰＭＯＳソースフォロア
１２、１４：ＮＭＯＳソースフォロア
２１：ラッチ
２２：レベルシフタ
２３：Ｄ／Ａコンバータ
２４：階調電圧発生回路
２５、２５Ａ、２５Ｂ、２５Ｃ：ソースアンプ
２６：スイッチ制御回路
ＯＵＴ：アンプ出力
ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４、ＭＮ３１、ＭＮ３２、ＭＮ４３、ＭＮ４４、ＭＮ４５、ＭＮ４６、ＭＮ４７、ＭＮ４８、ＭＮ４９：ＮＭＯＳトランジスタ
ＭＰ１１、ＭＰ１２、ＭＰ１３、ＭＰ１４、ＭＰ３１、ＭＰ３２、ＭＰ４３、ＭＰ４４、ＭＰ４５、ＭＰ４６、ＭＰ４７、ＭＰ４８、ＭＰ４９：ＰＭＯＳトランジスタ
Ｉ１１、Ｉ１２：電流源
Ｉ１３、Ｉ１４、Ｉ１５、Ｉ１６：バイアス電流源
ＩＮ１１、ＩＮ１２：入力ノード（入力端子）
ＩＮ１３、ＩＮ１４：入力端子
出力端子：ＯＵＴ
【図１】
2011166555.tif 000003
【図２】
2011166555.tif 000004
【図３】
2011166555.tif 000005
【図４Ａ】
2011166555.tif 000006
【図４Ｂ】
2011166555.tif 000007
【図５Ａ】
2011166555.tif 000008
【図５Ｂ】
2011166555.tif 000009
【図５Ｃ】
2011166555.tif 000010
【図６】
2011166555.tif 000011
【図７Ａ】
2011166555.tif 000012
【図７Ｂ】
2011166555.tif 000013
【図８Ａ】
2011166555.tif 000014
【図８Ｂ】
2011166555.tif 000015
【図９Ａ】
2011166555.tif 000016
【図９Ｂ】
2011166555.tif 000017
【図１０】
2011166555.tif 000018
【図１１】
2011166555.tif 000019
【図１２】
2011166555.tif 000020
【図１３】
2011166555.tif 000021
【図１４】
2011166555.tif 000022