(57)【要約】      （修正有）【課題】歪みライナー上にシリコンを有する集積回路とその製造方法を提供する。【解決手段】外側半導体層及びこの外側半導体層の下の埋め込み犠牲層を有する半導体基板を準備するステップと、半導体基板内に空隙を形成するように埋め込み犠牲層の少なくとも一部分を除去するステップを含む。更に、歪みライナーを形成する材料を空隙内に付着するステップ及び半導体基板の外側半導体層にトランジスタを形成するステップを含む。外側半導体層は、トランジスタを歪みライナーから分離する。半導体基板は、分離領域を含み、そして除去するステップは、分離領域に凹部を形成するステップ及びこれらの凹部を介して埋め込み犠牲層の少なくとも一部分を除去するステップを含む。付着するステップは、凹部４６を介して材料を空隙内に付着するステップを含む。歪みライナーの端部に接する端部キャップ６０が凹部４６内に形成される。【選択図】図９
2011082519.tif 000002
【特許請求の範囲】
【請求項１】
外側半導体層及び該外側半導体層の下の埋め込み犠牲層を有する半導体基板を準備するステップと、
前記半導体基板のうち前記外側半導体層の下に空隙を形成するように、前記埋め込み犠牲層の少なくとも一部分を除去するステップと、
前記半導体基板内に歪みライナーを形成する材料を前記空隙内に付着するステップと、
前記外側半導体層にトランジスタを形成するステップとを含み、
前記半導体基板の前記半導体層は、前記トランジスタを前記歪みライナーから分離する、集積回路の製造方法。
【請求項２】
前記半導体基板は分離領域を含み、そして前記埋め込み犠牲層の少なくとも一部分を除去するステップは、前記分離領域に凹部を形成するステップ及び前記凹部を介して前記埋め込み犠牲層の少なくとも一部分を除去するステップを含む、請求項1に記載の方法。
【請求項３】
前記付着するステップは、前記歪みライナーを形成する材料を前記凹部を介して前記空隙内に付着するステップを含む、請求項1に記載の方法。
【請求項４】
前記空隙に前記歪みライナーを形成する材料を形成するステップは、前記歪みライナーの横の端部に接する端部キャップを前記凹部内に形成するステップを含む、請求項３に記載の方法。
【請求項５】
前記犠牲層はＳｉＧｅ層である、請求項1に記載の方法。
【請求項６】
前記歪みライナーは、圧縮歪みライナーである、請求項1に記載の方法。
【請求項７】
前記歪みライナーは、引っ張り歪みライナーである、請求項1に記載の方法。
【請求項８】
前記半導体基板を準備するステップは、前記半導体基板内に前記犠牲層を形成するステップを含む、請求項1に記載の方法。
【請求項９】
前記犠牲層を形成するステップは、前記半導体基板の前記外側表面の下にＳｉＧｅ層を形成するためのイオン注入プロセスを使用する、請求項８に記載の方法。
【請求項１０】
前記トランジスタを形成するステップは、前記半導体基板の表面上に前記犠牲層をエピタキシャル成長させるステップ及び前記犠牲層の上に半導体層をエピタキシャル成長させるステップを含む、請求項１に記載の方法。
【請求項１１】
外側半導体層及び該外側半導体層の下の埋め込み犠牲層を有する半導体基板を準備するステップと、
前記半導体基板のうち前記外側半導体層の下に空隙を形成するように、前記埋め込み犠牲層の少なくとも一部分を除去するステップと、
圧縮歪みライナー及び引っ張り歪みライナーを形成する材料を前記空隙のそれぞれの内部に付着するステップと、
前記半導体基板の前記外側半導体層にＰ型トランジスタ及びＮ型トランジスタを形成するステップとを含み、
前記Ｐ型トランジスタは前記圧縮歪みライナーの真上に配置され、そして前記Ｎ型トランジスタは前記引っ張り歪みライナーの真上に配置されており、前記半導体基板の前記外側半導体層は、前記圧縮歪みライナーを前記Ｐ型トランジスタから分離し、前記引っ張り歪みライナーを前記Ｎ型トランジスタから分離する、方法。
【請求項１２】
前記埋め込み犠牲層の少なくとも一部分を除去するステップは、
前記埋め込み犠牲層の少なくとも横の端部を露出する凹部を形成するステップと、
前記凹部を介して前記埋め込み犠牲層の少なくとも一部分を除去するステップとを含む、請求項１１に記載の方法。
【請求項１３】
前記空隙内に付着するステップは、前記凹部を介して前記空隙内に前記材料を付着する、請求項１２に記載の方法。
【請求項１４】
前記空隙内に付着するステップは、圧縮歪みライナーを形成するために、前記凹部のうち第１の凹部を介して前記空隙内に第１の材料を付着し、引っ張り歪みライナーを形成するために、前記凹部のうち第２の凹部を介して前記空隙内に第２の材料を付着する、請求項１２に記載の方法。
【請求項１５】
前記空隙内に付着するステップは、前記圧縮歪みライナー及び前記引っ張り歪みライナーのそれぞれの横の端部に接する端部キャップを前記凹部内に形成する、請求項１４に記載の方法。
【請求項１６】
外側半導体層及び該外側半導体層の下の歪みライナーを有する半導体基板を含む半導体構造と、
前記外側半導体層に設けられたトランジスタとを備え、
前記外側半導体層は前記トランジスタを前記歪みライナーから分離する、集積回路。
【請求項１７】
前記半導体基板は、前記歪みライナーの横の端部に接する分離トレンチを有する、請求項１６に記載の集積回路。
【請求項１８】
前記半導体基板は、前記歪みライナーの横の端部に接する端部キャップを前記分離トレンチ内に有する、請求項１７に記載の集積回路。
【請求項１９】
前記歪みライナーは圧縮歪みライナーである、請求項１８に記載の集積回路。
【請求項２０】
前記歪みライナーは引っ張り歪みライナーである、請求項１９に記載の集積回路。
【請求項２１】
外側半導体層並びに該外側半導体層の下の圧縮歪みライナー及び引っ張り歪みライナーを有する半導体基板を含む半導体構造と、
前記外側半導体層に設けられたＰ型トランジスタ及びＮ型トランジスタとを備え、
前記Ｐ型トランジスタは前記圧縮歪みライナーの真上に設けられ、前記Ｎ型トランジスタは前記引っ張り歪みライナーの真上に設けられ、前記外側半導体層は前記Ｐ型トランジスタを前記圧縮歪みライナーから分離し、前記Ｎ型トランジスタを前記引っ張り歪みライナーから分離する、集積回路。
【請求項２２】
前記半導体基板は、前記圧縮歪みライナーの横の端部に接する分離トレンチを有する、請求項２１に記載の集積回路。
【請求項２３】
前記半導体基板は、前記圧縮歪みライナーの横の端部に接する端部キャップを前記分離トレンチ内に有する、請求項２２に記載の集積回路。
【請求項２４】
前記半導体基板は、前記引っ張り歪みライナーの横の端部に接する分離トレンチを有する、請求項２１に記載の集積回路。
【請求項２５】
前記半導体基板は、前記引っ張り歪みライナーの横の端部に接する端部キャップを前記分離トレンチ内に有する、請求項２４に記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には集積回路のための半導体デバイスに関し、更に具体的には、デバイスの性能を増大する歪みライナーを有する半導体デバイスに関する。
【背景技術】
【０００２】
一般的に、半導体デバイスは、共通半導体基板上に形成されたＰチャネル・トランジスタ及びＮチャネル・トランジスタの相補対を有する集積回路を含む。この分野でよく知られているように、ＣＭＯＳ技術は、例えばＣＭＯＳデバイスの特性である高動作効率、高スイッチング速度及び良好な小型化特性に基づいて、代表的には高密度及び高性能用途のためのＩＣ（集積回路）チップを製造するのに使用される。半導体製造技術における技術革新は、更なる高速度、高集積密度及び停電力消費を実現するＣＭＯＳソリューションに対する市場の要求を引き起こしつつある。しかしながら、ＣＭＯＳ技術をサブミクロンのデザイン・スケールまで又はこれを越えて小型化することは、性能及び信頼性を維持することに関して技術的な挑戦をもたらす。例えば、デバイスの寸法が小さくされると、ＣＭＯＳトランジスタは、従来よりも薄いゲート電極、従来よりも短いチャネル長及び従来よりも浅いドレイン／ソース延長拡散領域を有するように形成されなければならない。通常、このような小型化は、性能の低下につながる高いチャネル抵抗及び高い接合／コンタクト寄生抵抗を有するトランジスタをもたらす。
【０００３】
小型化に伴うデバイス性能への影響を低減するために、寄生ゲート及び接合抵抗を効果的に減少しそしてチャネル導電率を増大するための種々なＣＭＯＳ製造技術が提案された。例えば、ＤＳＬ（ｄｕａｌ  ｓｔｒｅｓｓ  ｌｉｎｅｒ）と呼ばれる歪みシリコンチャネル生成方法が、高度に小型化されたＣＭＯＳデバイスの性能を向上させる手段としてＣＭＯＳプロセスに導入された。一般的に、ＤＳＬ技術は、Ｐ型トランジスタの導電チャネルに圧縮歪みを与えるとチャネル内のキャリア（ホール）の移動度が増し、一方Ｎ型トランジスタの導電チャネルに引っ張り歪みを与えるとチャネル内のキャリア（電子）の移動度が増すという発見に基づいている。これに関して、相補型トランジスタのチャネルの荷電キャリアの移動度を増大するために、Ｐ型トランジスタ・デバイスのゲート構造を覆って圧縮歪みを付与する絶縁ライナー（キャップ層）を形成し、一方、Ｎ型トランジスタ・デバイスのゲート構造を覆って引っ張り歪みを付与する絶縁ライナーを形成するための種々なＤＳＬ技術が開発された。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
シリコンＭＯＳＦＥＴチャネルへ歪みを慎重に導入することは、ＣＭＯＳ技術においてデバイス性能を改善するための重要な手段となった。代表的には、歪みは、ソース／ドレイン領域からチャネルに結合される。しかしながら、ゲート・ピッチが密度を増大するために減少されるにつれて、ソース／ドレイン領域の寸法が急速に小さくなり、このような方法の効果が発揮されなくなる。更に、ボディ部が薄いデバイスでは、チャネルへ歪みを効率的に伝える歪まされた材料を薄い基板内に埋め込むことが困難であるという理由のために、歪みを生成するための埋め込み型ソース／ドレイン素子を使用することは効果的でない。
【０００５】
歪みを生成するためのソース／ドレイン領域を使用することに対する１つの代替技術は、歪みを下側のチャネルに直接伝えることができる歪まされたゲート材料を使用することである。しかしながら、ゲートに、デバイス形成のための処理における役割と、デバイス動作時に適切な電気的機能を行わせる役割とを課すことは、ゲートとして使用され得る材料に限界的は制限を与え、効果的な歪みを生じさせることが困難となる。
【課題を解決するための手段】
【０００６】
本発明の実施例は、歪まされたライナー（キャップ層）の上にシリコンを有する集積回路及びこれの製造方法を提供する。１つの実施例において、本発明の方法は、外側半導体層及びこの外側半導体層の下の埋め込み犠牲層を有する半導体基板を準備するステップと、半導体基板のうち外側半導体層の下に空隙を形成するように、埋め込み犠牲層の少なくとも一部分を除去するステップと、半導体基板内に歪みライナーを形成する材料を空隙内に付着するステップと、外側半導体層にトランジスタを形成するステップとを含む。基板の半導体層は、トランジスタを歪みライナーから分離、即ち、隔てる。即ち、トランジスタと歪みライナーの間に半導体層が存在する。
【０００７】
１つの実施例において、基板は分離領域を含み、そして犠牲層の少なくとも一部分を除去するステップは、分離領域に凹部を形成するステップ及びこの凹部を介して犠牲層の少なくとも一部分を除去するステップを含む。１つの実施例において、付着するステップは、歪みライナーを形成する材料を凹部を介して空隙内に付着するステップを含み、そして歪みライナーを形成する材料を凹部介して空隙内に付着するステップは、歪みライナーの横の端部に接する端部キャップを凹部内に形成するステップを含む。
【０００８】
他の実施例において、犠牲層はＳｉＧｅ層である。１つの実施例において、歪みライナーは、圧縮歪み層である。１つの実施例において、歪みライナーは、引っ張り歪み層である。
【０００９】
他の実施例において、半導体基板を準備するステップは、半導体基板に犠牲層を形成するステップを含む。犠牲層の形成は、基板の表面上にＳｉＧｅ層をエピタキシャル成長させるステップ及びＳｉＧｅ層の上に半導体層をエピタキシャル成長させるステップを含む。又、他の実施例において、トランジスタを形成するステップは、ソース領域及びドレイン領域を形成するように基板の表面にイオンを注入するステップ及びイオンを活性化するために基板をアニールするステップを含む。1つの実施例において、アニール処理は、犠牲層の少なくとも一部分を除去した後、そして空隙内に材料を付着する前に行われる。
【図面の簡単な説明】
【００１０】
【図１】半導体構造へのグランド・プラント（GP）イオン注入を示す図である。
【図２】図１の半導体構造内に形成された凹部へのＳｉＧｅ層及びＳｉ層のエピタキシャル成長を示す図である。
【図３】半導体構造上に形成されたゲートを示す図である。
【図４】ゲート上の犠牲スペーサ及びソース／ドレインのイオン注入を示す図である。
【図５】半導体構造のゲートの周りのオフセット・スペーサを示す図である。
【図６】半導体構造の分離領域内に形成された凹部を示す図である。
【図７】半導体構造からのＳｉＧｅ層の除去を示す図である。
【図８】アニーリング・ステップを示す図である。
【図９】半導体構造の内側に歪み層を形成することを示す図である。
【発明を実施するための形態】
【００１１】
以下の説明において、本発明の理解を助けるために、例えば、特定な構造、コンポーネント、材料、寸法、処理ステップ及び技法のような種々な具体的な詳細が説明される。しかしながら、本発明は、これ以外の特定な詳細を用いて実現され得ることが当業者ならば理解するであろう。又、周知の構造又は処理ステップについては、発明を明確化するために詳細に説明しない。
【００１２】
本発明は集積回路（ＩＣ）に関する。更に具体的にいうならば、本発明は、面積の非効率的な利用又は非効率的なレイアウトをもたらすことなく信頼性及び性能を改善する歪みライナー層を有する集積回路に関する。本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ），プログラム可能読み取り専用メモリ（ＰＲＯＭ）及びフラッシュ・メモリのような非不揮発性メモリ、光エレクトロニクス・デバイス、論理デバイス、通信デバイス、ディジタル信号プロセッサ（ＤＳＰ）、マイクロコントローラ、システム・オン・チップ又は他の型のデバイスのような種々な型の集積回路に適用されることができる。
【００１３】
図１は、分離領域１４を含む通常の半導体基板でもよい半導体基板１０を示す。ベース半導体基板１０は、Ｓｉ，ＳｉＣ，ＳｉＧｅ，ＳｉＧｅＣ，Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ，ＩｎＰ、他のIII−Ｖ族又はII−IV族の化合物半導体、又は有機半導体構造を含む任意の半導体材料から構成されることができるがこれに限定されない。本発明の幾つかの実施例において、ベース半導体基板１０は、Ｓｉ含有半導体材料、即ちシリコンを含む半導体材料で構成されることができる。更に、ベース半導体基板１０は、ドープされることができ、又は、ドープされた領域及びドープされていない領域の両方を含む。ベース半導体基板１０は、バルク半導体構造であるが、基板１０は、１つ以上の埋め込み絶縁層を有する多層構造（図示せず）でもよい。
【００１４】
分離領域１４は、図１に示す構造をこれに隣接する半導体構造から分離するために設けられている。１つの実施例において、分離領域は浅いトレンチ分離（ＳＴＩ）領域からなる。ＳＴＩは、基板１０に形成されたトレンチ及びこのトレンチ内に充填されたシリコン酸化物のような誘電体材料からなる。他の型の分離領域を使用することができる。例えば、トレンチ１４は、リソグラフィック処理及びエッチングにより形成されることができる。
【００１５】
リソグラフィック処理は、基板１０の表面にフォトレジストを塗布するステップ、フォトレジストを露光するステップ、及び通常のレジスト現像液を使用して露光されたフォトレジストを現像するステップを含む。トレンチ１４を形成するのに使用されるエッチング・ステップは、標準的なＳｉ方向性反応性イオン・エッチ・プロセスを含むことができる。例えばプラズマ・エッチング、イオン・ビーム・エッチング及びレーザ・アブレーションのような他のドライ・エッチング・プロセスが使用されることができる。パターン化されたフォトレジストにより保護されている基板１０の部分はエッチングの間除去されない。エッチングの後、パターン化されたフォトレジストは、標準的なレジスト除去プロセスを利用して除去される。
【００１６】
半導体基板１０内に高濃度のシリコンの層１６を形成するために、高エネルギーのグランド・プラント（GP）イオン注入が行われる。任意の適切なGP手順が層１６を形成するのに使用されることができる。
【００１７】
次に、図２を参照すると、高濃度の層１６が形成された後に、基板１０のうちこの層の上にある部分が、半導体基板の上部に凹部を形成するようにエッチングにより除去される。次いで、層１６の上にＳｉＧｅ層１８がエピタキシャル成長され、そしてこのＳｉＧｅ層１８の上にＳｉ層２０が成長される。この凹部及びエピタキシャル層１８及び２０を成長させるために任意の適切な手順が使用されることができる。
【００１８】
凹部のエッチングは任意の適切なエッチング・プロセスでよい。例えば、４０乃至１００℃の温度、１乃至１０トルの圧力及びＨＢｒ、ＣＦ４及びＯ２の前駆体ガスを使用する標準的なプラズマ・エッチング装置が使用されることができる。
【００１９】
エピタキシャルＳｉＧｅ層１８は，任意の適切な標準プロセスにより形成されることができる。例えば、減温化学気相蒸着（ＲＴＣＶＤ）、超高真空化学気相蒸着（ＵＨＣＶＤ）、分子線ビーム・エピタキシー（ＭＢＥ）又は小型若しくは大型バッチ炉ベースのプロセスが使用されることができる。例えば、シリコン含有前駆体ＤＣＳ（ジクロロシラン）、ゲルマニウム含有前駆体ＧｅＨ４（ゲルマン）及びｐ−ドーピング前駆体Ｂ２Ｈ６（ジボラン）が、ＳｉＧｅ層を成長させるのに使用されることができる。これの代わりに、エピタキシャル付着プロセスは、炭素含有前駆体ＳｉＨ３ＣＨ３（モノ・メチル・シラン）を使用することができる。例として、４５０乃至８００℃の温度、１乃至１００トルの圧力のＲＴＣＶＤプロセスが使用されることができる。
【００２０】
シリコン層２０は、ＳｉＧｅ層１８上にエピタキシャル成長される。シリコン層は、Ｓｉ，歪まされたＳｉ、ＳｉＣ，ＳｉＧｅ、ＳｉＧｅＣ，Ｓｉ合金、Ｇｅ，Ｇｅ合金、ＧａＡｓ，ＩｎＡｓ，ＩｎＰ又はこれらの任意の組み合わせを含む半導体材料からなることができる。エピタキシャル・シリコンを付着させるための多数の源がある。エピタキシャル成長のためのＳｉ源は、四塩化珪素、ジクロロシラン（ＳｉＨ２Ｃｌ２）及びシラン（ＳｉＨ４）を含む。エピタキシャル・シリコン付着のための代表的な温度は５５０乃至９００℃である。代表的に、温度が高くなると付着速度が早くなるが、早い付着は結晶欠陥及び膜のクラックを生じることがある。
【００２１】
次いで、ゲート領域が形成される。図３乃至５を参照すると、ゲート誘電体のブランケット層２２が層２０の表面全体の上に形成される。ゲート誘電体層２２は、例えば４．０又はこれより大きい誘電率を有する絶縁材料から構成される。１つの実施例において、誘電体層２２は、７．０より大きい誘電率を有することができる。本明細書でいう誘電率とは、特に言及しない限り真空中での値である。ＳｉＯ２は代表的には約４．０の誘電率を有することに注目されたい。特に本発明において使用されるゲート誘電体２２は、シリコンの酸化物、窒化物、酸窒化物又は金属シリケートを含むシリケート、アルミ酸塩、チタン酸塩及び窒化物から構成されるがこれに限定されない。１つの実施例において、ゲート誘電体層２２は、例えばＳｉＯ２，ＨｆＯ２，ＺｒＯ２，Ａｌ２Ｏ３，ＴｉＯ２，Ｌａ２Ｏ３，ＳｒＴｉＯ３，ＬａＡｌＯ３，Ｙ２Ｏ３及びこれらの混合物のような酸化物から構成されることができる。
【００２２】
ゲート誘電体層２２は、例えば酸化のような熱成長プロセスにより形成されることができる。これの代わりに、ゲート誘電体層２２は、例えば、化学気相蒸着（ＣＶＤ），プラズマでアシストされたＣＶＤ，原子層又はパルス付着（ＡＬＤ又はＡＬＰＤ），蒸着、反応性スパッタリング、化学溶液付着又は他の同様な付着プロセスのような付着プロセスにより形成されることができる。ゲート誘電体層２２は又、上述のプロセスの任意の組み合わせを利用して形成されることができる。
【００２３】
ゲート誘電体層２２の物理的な厚さは、変動されうるが、代表的には、ゲート誘電体層２２は、約０．５ｎｍ乃至１０ｎｍの厚さを有し、望ましくは、約０．５ｎｍ乃至２ｎｍの厚さを有する。
【００２４】
ゲート誘電体層２２の形成後、図３に示されているゲート導電体２４となるポリシリコン若しくは他のゲート導電体材料又はこれらの組み合わせのブランケット層が、例えば物理気相蒸着、ＣＶＤ若しくは蒸着のような周知の付着プロセスを利用してゲート誘電体層２２の上に形成される。プロセスのこの時点で付着されるゲート導電体２４の厚さ、即ち高さは使用される付着プロセスに依存する。代表的には、ゲート導電体２４は、約２０ｎｍ乃至約１８０ｎｍ更に望ましくは約４０ｎｍ乃至約１５０ｎｍの垂直方向の厚さを有する。
【００２５】
ゲート導電体２４は、ＣＭＯＳ構造のゲートとして一般的に使用されている任意の導電性材料から構成されることができる。ゲート導電体２４として使用できる導電性材料の例は、ポリシリコン、導電性金属若しくは導電性金属合金、導電性シリサイド、導電性窒化物、多結晶ＳｉＧｅ及びこれらの組み合わせそしてこれらの材料の多層構造であるがこれらに限定されない。幾つかの実施例において、ゲート導電体を多層構造にする場合には層の間にバリア層を形成することができる。
【００２６】
ゲート導電体のブランケット層２４は、ドープされてもよくドープされなくてもよい。もしもドープされる場合には、これを形成するためにその場ドーピングが使用されることができる。これの代わりに、ドープされたゲート導電体層は、付着、イオン注入及びアニーリングにより形成されることができる。ドーパント・イオンの例は、Ａｓ，Ｐ，Ｂ，Ｓｂ，Ｂｉ，Ｉｎ，Ａｌ，Ｇａ，Ｔｉ又はこれらの混合物である。イオン注入のための代表的なドーズ量は、１Ｅ１４（＝１×１０１４）から１Ｅ１６（＝１×１０１６）原子／ｃｍ２であり、更に望ましくは、１Ｅ１５から５Ｅ１５原子／ｃｍ２である。この注入は、任意選択的である。
【００２７】
図４を参照すると、ゲート導電体のドーピングの間、犠牲スペーサ２６が使用されることができる。図４に示されている実施例では、犠牲スペーサ２６は、ゲート電極２４の側壁上に形成される。犠牲スペーサは、任意の適切な材料で構成されることができ、例えば、このスペーサは、フォトレジスト、有機材料又は、反射防止被覆（ＡＲＣ）の働きをする有機材料からなることができる。例えば、反射防止被覆は、プロピレン・グリコール、モノメチル・エーテルからなることができる。犠牲スペーサは、基板及びゲート構造を覆うように有機材料層（例えばＡＲＣ層）を形成することにより形成され得る。次いで、有機材料層は、犠牲スペーサを形成するように異方性のＲＩＥによりエッチングされることができる。例えば、犠牲スペーサ２６は、１０オングストローム及び１０００オングストロームの間の幅を有することができる。
【００２８】
例えばシリコンの酸化物又は窒化物のような任意選択的な誘電体キャップ（図示せず）が、ゲート導電体２４の上に形成されることができる。この任意選択的な誘電体キャップは、続いて形成される拡散領域がシリサイド化される前又は直後に除去される。例えばＣＶＤ若しくはＰＥＣＶＤのような標準的な付着プロセスが、この任意選択的な誘電体キャップを形成するために使用されることができる。任意選択的な誘電体キャップを設ける場合これの厚さは、約１０ｎｍ乃至約５０ｎｍにすることができる。
【００２９】
次に、拡散領域３２及び３４が、通常の深いイオン注入プロセスを利用して形成される。ソース／ドレイン領域となる拡散領域３２及び３４は、５０ｎｍよりも浅い接合深さを有することができる。拡散領域３２及び３４は、ゲート構造２２、２４及び２６の両側に存在する。ゲート構造２２，２４及び２６の下側にありそして拡散領域３２及び３４の間の領域は、デバイス・チャネル３６である。
【００３０】
図３において、ブランケットに（全体的に）付着されたゲート導電体２４，ゲート誘電体層２２及び任意選択的は誘電体キャップが、少なくとも１つのパターン化されたゲート領域を形成するように、リソグラフィ処理及びエッチング処理によりパターン化される。パターン化されたゲート領域が複数個存在する場合には、これらパターン化されたゲート領域は、同じ寸法即ち長さを有することができ、又はこれらはデバイス性能を改善するために互いに異なる寸法を有することができる。製造プロセスのこの時点では、パターン化されたゲート領域のそれぞれは、少なくともゲート導電体２４及びゲート誘電体層２２の積層体を少なくとも含む。リソグラフィ・ステップは、ゲート導電体２４の上面にフォトレジストを付着すること、フォトレジストを所望の放射パターンで露光すること及び標準的なレジスト現像処理を使用して露光されたフォトレジストを現像することを含む。
【００３１】
次いで、１つ以上のドライ・エッチング・ステップを利用してフォトレジストのパターンが、ブランケット・ゲート導電体２４及びゲート誘電体層２２に転写される。幾つかの実施例において、パターン化されたフォトレジストは、これのパターンがブランケット・ゲート導電体２４に転写された後に除去されることができる。任意選択的な誘電体キャップが存在する場合には、フォトレジストはキャップに付着されそして上記のプロセスが行われる。
【００３２】
パターン化されたゲート領域を形成するのに使用され得る適切なドライ・エッチング・プロセスは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング又はレーザ・アブレーションを含むがこれに限定されない。パターン化されたゲート導電体２４により保護されていないゲート誘電層２２の部分を除去するために、湿式若しくはドライ・エッチング・プロセスが使用されることができる。
【００３３】
図５を参照すると、犠牲スペーサ２６が除去され、そして図５を参照すると、オフセット・スペーサ（即ち、拡散スペーサ）４２が、パターン化されたゲート領域のそれぞれの露出された側壁上に形成される。オフセット・スペーサ４２は、例えばシリコンの酸化物、窒化物及び酸窒化物若しくは炭素含有シリコン酸化物、窒化物、酸窒化物のような絶縁材料で構成される。オフセット・スペーサ４２は、付着及びエッチング処理により又は熱成長技術により形成されることができる。
【００３４】
オフセット・スペーサ４２の幅は、拡散領域３２及び３４を形成するのに使用されるＰ型ドーパント及びＮ型ドーパントの互いに異なる拡散速度（ｒａｔｅ）を補償するために調整されることができる。代表的には、拡散スペーサ４２は、約３ｎｍ乃至約２０ｎｍの横方向幅を有し、そして約７ｎｍ乃至約１５ｎｍの横方向幅が望ましい。幾つかの実施例において、もしも例えばレーザ・アニールのような熱処理プロセスが拡散領域３２及び３４内でドーパントを活性化するのに使用されるならば、オフセット・スペーサ４２の幅は、３ｎｍよりも小さくされ又は省略されることができる。
【００３５】
製造プロセスのこの時点で、通常のハロー・イオン注入プロセスを利用してハロー領域のイオン注入が行われることができる。ハロー・イオン注入が使用されることができるが、これは他の拡散領域の形成を意味するものではない。拡散領域３２及び３４並びにオフセット・スペーサ４２を含む構造が図５に示されている。これの代わりに、デバイス・シリコンの厚さが１０ｎｍよりも薄い場合には、ハロー注入は必要とされない。その理由は、デバイスの閾値電圧がゲート電極により強力に制御されるからである。
【００３６】
図６に示されている次のステップは、ＳｉＧｅ層１８の側壁全部を露出するまで、分離トレンチ１４をエッチングして凹部４６を形成する。このエッチングは、例えば異方性プラズマ・エッチングにより通常のように行われることができる。次いで、図７のプロセスが行われ、ＳｉＧｅ層１８が除去される。
【００３７】
酸化化学処理（例えば、４０ミリリットルの７０％ＨＮＯ３＋２０ミリリットルのＨ２Ｏ２＋５ミリリットルの０．５％ＨＦを有する溶液を使用するエッチング）又は等方性プラズマ・エッチングによる選択的な横方向エッチングにより、ＳｉＧｅ層が除去されることができる。
【００３８】
図７は、トレンチ１４をエッチングしそしてＳｉＧｅ層１８を横方向にエッチングした後の基板１０を示す。能動領域において、エピタキシャル・シリコン層２０の下側、更に具体的にいうと、チャネル領域３６の直下に空洞又は空隙４４が存在する。層２０及びゲート領域４０は、空隙４４の上側で物理的に適切に支持されることができる。例えば、層２０は、図７の平面の上側及び下側に配置されているＳＴＩ領域（図示せず）により支持されることができる。又、この支持（図示せず）は、構造を維持するために、空隙４４の周りで行うことができる。
【００３９】
図８を参照すると、ＳｉＧｅ層が除去された後、ソース及びドレイン領域３２及び３４内のイオンを活性化するためのアニールが行われる。適切なアニール・プロセスが使用されることができ、例えば、急速熱処理（ＲＴＡ、Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）が使用されることができる。例えば、この構造は、ＲＴＡ装置内に入れられ、そしてＮ２及びＯ２雰囲気中で３００℃及び６００℃の間の温度で１分から５分の間加熱される。この処理は、Ｎ２及びＯ２ガスを使用して０．５ａｔｍ乃至１．５ａｔｍでそれぞれ行われることができる。
【００４０】
図８及び図９を参照すると、次いで、空隙４４は、歪みライナーを製造するための材料で充填される。１つの実施例において、歪み誘起材料は、引っ張り歪み誘起材料であり、そして例えば窒化シリコンが使用されることができる。例えば、引っ張り歪み層の厚さは、約４００オングストローム乃至１０００オングストロームである。他の厚さも又有用である。引っ張り歪み層を形成するのに種々な技術が使用されることができる。例えば、この第１の歪み層は、例えば低圧ＣＶＤ（ＬＰＣＶＤ），プラズマＣＶＤ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ，  ＰＥＣＶＤ）、高温熱処理ＣＶＤ（ＲＴＣＶＤ）又はＢＴＢＡＳベースのＣＶＤのような化学気相蒸着技術が使用されることができる。本発明の１つの実施例に従う引っ張り歪み層は、ＳｉＨ４前駆体を使用するＰＥＣＶＤにより付着されることができる。
【００４１】
他の実施例において、歪み層は圧縮歪み材料であり、そして例えば窒化シリコンが又、圧縮歪み層を形成するのに使用されることができる。代表的にはこの歪み層の厚さは４００オングストローム乃至１０００オングストロームである。好ましくはこの第２の歪み層の厚さは、約６００オングストロームである。他の厚さも又有用である。例えば、低圧ＣＶＤ（ＬＰＣＶＤ），プラズマＣＶＤ（ｐｌａｓｍａ  ｅｎｈａｎｃｅｄ  ＣＶＤ，  ＰＥＣＶＤ）、高密度プラズマＣＶＤ（ＨＤＰＣＶＤ），高温熱処理ＣＶＤ（ＲＴＣＶＤ）又はＢＴＢＡＳベースのＣＶＤのような種々な技術が、第２歪み層を形成するのに使用されることができる。１つの実施例において、第２歪み層は、シラン（ＳｉＨ４）前駆体を使用するＨＤＰＣＶＤにより形成される。
【００４２】
他の実施例において、引っ張り歪みライナー及び圧縮歪みライナーの両方が、空隙４４内に形成されることができる。この実施例において、基板１０にはＰ型電界効果トランジスタ及びＮ型電界効果トランジスタの両方が設けられることができ、そして、Ｐ型電界効果トランジスタは圧縮歪みライナーの真上に形成され、Ｎ型電界効果トランジスタは引っ張り歪みライナーの真上に形成される。
【００４３】
歪みライナーが形成された後に、端部キャップ６０を形成するために、歪みライナーの端部にシリサイドが形成されることができる。次いで、プロセスは、凹部４６を誘電体材料で充填する処理を行う。この誘電体材料は、ＳＩＴプロセスで用いた材料と同じ材料にすることができる。
【００４４】
最終的な構造を得るために、追加のプロセス・ステップが行われることができる。例えば、最終スペーサ６２がゲート構造２２及び２４の側壁に形成されることができ、そして最上部シリコン層６４が半導体基板上に形成されることができる。スペーサ６２及び層６４は、任意の適切な方法で形成されることができ、例えば標準技法が使用されることができる。
【００４５】
又、埋め込み酸化物（ＢＯＸ）層が、基板１０内に形成されることができる。ＢＯＸ層は、任意の適切な材料で形成されることができる。例えば、初期基板１０は、ＢＯＸが形成されている基板を接着するボンディング・プロセスのようなＥＬＴＲＡＮ（Ｅｐｉｔａｘｉａｌ  Ｌａｙｅｒ  Ｔｒａｎｓｆｅｒ）を使用して形成されることができる。代わりに、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ｉｍｐｌａｎｔｅｄ  ｏｘｙｇｅｎ）と呼ばれている技術が、ＢＯＸ層を形成するのに使用されることができる。このプロセスでは、イオン（代表的には酸素）が、バルクＳｉ半導体基板内に注入され、次いで、この注入されたイオンを含む基板が、埋め込み絶縁層（即ち、ＢＯＸ）を形成することができる条件の下でアニールされる。そしてこの後、図９に示すデバイスが形成される。
【００４６】
本発明を特定な実施例について説明したが、本発明の精神から逸脱することなく種々な修正及び変更が可能であることは当業者により理解されるであろう。
【符号の説明】
【００４７】
１０  半導体基板
１４  分離領域
１６  高濃度Ｓｉ層
１８  ＳｉＧｅ層
２０  Ｓｉ層
２２  ゲート誘電体層
２４  ゲート導電体
２６  犠牲スペーサ
３２，３４  拡散領域
４０  ゲート領域
４２  拡散スペーサ
４４  空隙
４６  凹部
６０  端部キャップ
６２  最終スペーサ
６４  最上部シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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