(57)【要約】【課題】低消費電力化した周波数調整回路及び受信装置を提供する。【解決手段】キャパシタと、前記キャパシタに直列的に接続されたスイッチ素子と、前記スイッチ素子を駆動する調整データを保持するレジスタと、前記レジスタの入力に接続されたデータ伝送部と、を備え、前記データ伝送部から入力した前記調整データを電源オン時に不定値の前記レジスタに保持してから、前記データ伝送部への入力を停止することを特徴とする周波数調整回路が提供される。【選択図】図１
2011082818.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタと、
前記キャパシタに直列的に接続されたスイッチ素子と、
前記スイッチ素子を駆動する調整データを保持するレジスタと、
前記レジスタの入力に接続されたデータ伝送部と、
を備え、
前記データ伝送部から入力した前記調整データを電源オン時に不定値の前記レジスタに保持してから、前記データ伝送部への入力を停止することを特徴とする周波数調整回路。
【請求項２】
前記レジスタの入力と前記レジスタに保持されている前記調整データとの不一致を検出し、かつ前記レジスタの入力が、前記データ伝送部への入力が停止されたときの入力と異なることを検出して、前記レジスタにクロックを供給するクロック生成回路をさらに備えたことを特徴とする請求項１記載の周波数調整回路。
【請求項３】
前記データ伝送部に接続され、前記調整データを格納した不揮発性メモリをさらに備え、
前記調整データを前記レジスタに保持してから、前記不揮発性メモリの電源をオフすることを特徴とする請求項１または２に記載の周波数調整回路。
【請求項４】
電源オン時に、前記レジスタを、前記データ伝送部への入力が停止されたときの値に設定するパワーオンリセット回路をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の周波数調整回路。
【請求項５】
請求項１〜４のいずれか１つに記載の周波数調整回路と、
前記キャパシタ及び前記スイッチ素子に並列的に接続されたインダクタと、
前記インダクタに誘起された高周波信号を増幅する増幅回路と、
前記増幅回路の出力を復調する復調回路と、
を備えたことを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周波数調整回路及び受信装置に関する。
【背景技術】
【０００２】
受信装置のフロントエンド部には、小型・軽量・薄型化が要求される。そのため、フロントエンド部の同調回路の複数のコンデンサと、複数のコンデンサの何れかを選択するスイッチ回路とを、同じ半導体チップ内に集積する提案がある（例えば、特許文献１参照）。
また、受信装置の製造時に、ＬＣ共振器の最大共振周波数と最小共振周波数とを不揮発性メモリーに記憶させておき、最大及び最小の記憶値間の線形補間により目標共振周波数に同調させる提案がある（例えば、特許文献２参照）。
【０００３】
非接触ＩＣカードやＲＦＩＤ（Radio Frequency IDentification：電波による個体識別）などの短距離無線通信（ＮＦＣ：Near Field Communication）においては、小型・軽量・薄型化などの他に、さらに低消費電力化が要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−３７４８０号公報
【特許文献２】特開２００４−２２２２４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、低消費電力化した周波数調整回路及び受信装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、キャパシタと、前記キャパシタに直列的に接続されたスイッチ素子と、前記スイッチ素子を駆動する調整データを保持するレジスタと、前記レジスタの入力に接続されたデータ伝送部と、を備え、前記データ伝送部から入力した前記調整データを電源オン時に不定値の前記レジスタに保持してから、前記データ伝送部への入力を停止することを特徴とする周波数調整回路が提供される。
【０００７】
また、本発明の他の一態様によれば、上記の周波数調整回路と、前記キャパシタ及び前記スイッチ素子に並列的に接続されたインダクタと、前記インダクタに誘起された高周波信号を増幅する増幅回路と、前記増幅回路の出力を復調する復調回路と、を備えたことを特徴とする受信装置が提供される。
【発明の効果】
【０００８】
本発明によれば、低消費電力化した周波数調整回路及び受信装置が提供される。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態に係る周波数調整回路の構成を例示するブロック図である。
【図２】図１に表した周波数調整回路１のレジスタ４及びクロック生成回路５の構成を例示する回路図である。
【図３】図２に表したスキュー除去回路１８の構成を例示する回路図である。
【図４】図１に表した周波数調整回路１の主要な信号のタイミングチャートである。
【図５】図１に表した周波数調整回路１のレジスタ４及びクロック生成回路５の他の構成を例示する回路図である。
【図６】図１に表した周波数調整回路１のレジスタ４及びクロック生成回路５の他の構成を例示する回路図である。
【図７】本発明の実施形態に係る周波数調整回路の他の構成を例示するブロック図である。
【図８】本発明の実施形態に係る周波数調整回路の他の構成を例示するブロック図である。
【図９】本発明の実施形態に係る受信装置の構成を例示するブロック図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
また、論理値ローレベルを”０”で表し、論理値ハイレベルを”１”で表す。さらに、ｍビット（ｍは、１以上）からなる信号Ｄを最上位ビット（ＭＳＢ）から最下位ビット（ＬＳＢ）の順番に左側から右側に並べて、例えば、ｍ＝３の場合、信号Ｄ＝４を”１００”などと表す。
【００１１】
図１は、本発明の実施形態に係る周波数調整回路の構成を例示するブロック図である。
図１においては、周波数調整回路１、周波数調整回路１を用いた共振回路１１、及び送信部１０１を表している。
周波数調整回路１は、共振回路１１の共振周波数調整回路として用いられる。また、共振回路１１は、送信部１０１から高周波信号を受信する図９に表した受信装置３０の共振回路１１として用いられる。
【００１２】
周波数調整回路１は、複数のキャパシタ２ａ〜２ｃ、スイッチ素子３ａ〜３ｃ、レジスタ４、クロック生成回路５、不揮発性メモリ６を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成した構造を備える。
【００１３】
キャパシタ２ａの一端は、端子９に接続され、他端は、スイッチ素子３ａを介して端子１０に接続されている。キャパシタ２ｂの一端は、端子９に接続され、他端は、スイッチ素子３ｂを介して端子１０に接続されている。キャパシタ２ｃの一端は、端子９に接続され、他端は、スイッチ素子３ｃを介して端子１０に接続されている。
すなわち、直列的に接続されたキャパシタ２ａ〜２ｃとスイッチ素子３ａ〜３ｃとが、端子９、１０間にそれぞれ並列的に接続されている。
【００１４】
スイッチ素子３ａ〜３ｃの制御端子は、レジスタ４の出力データバス８の各データ線８ａ〜８ｃにそれぞれ接続されている。ここで、データ線８ａは、レジスタ４の出力データバス８の最下位ビット（ＬＳＢ）のデータ線であり、データ線８ｃは、最上位ビット（ＭＳＢ）のデータ線である。
【００１５】
スイッチ素子３ａ〜３ｃが３つのため、レジスタ４の出力データバス８は、３ビットのデータ線８ａ〜８ｃで構成されている。
スイッチ素子３ａ〜３ｃは、レジスタ４に保持された調整データにより、オンまたはオフに切り替えられる。
【００１６】
従って、端子９、１０間の静電容量は、レジスタ４に保持された調整データにより、変化する。
キャパシタ２ａ〜２ｃの静電容量をそれぞれＣａ、Ｃｂ、Ｃｃとする。例えば、スイッチ素子３ａ〜３ｃを多くても１つだけオンする場合、調整データは、”０００”、”００１”、”０１０”、”１００”の４とおりとなる。この調整データに応じて、端子９、１０間の静電容量は、それぞれＣ０、Ｃａ＋Ｃ０、Ｃｂ＋Ｃ０、Ｃｃ＋Ｃ０に変化する。ここで、Ｃ０は、調整データ”０００”のときの端子９、１０間の静電容量である。
【００１７】
なお、周波数調整回路１においては、キャパシタ２ａ〜２ｃ及びスイッチ素子３ａ〜３ｃをそれぞれ３つ備える場合を例示している。しかし、キャパシタ及びスイッチ素子は、１以上の任意数を備えることができる。また、２以上のスイッチ素子を同時にオンさせてもよい。
【００１８】
レジスタ４は、上記のとおり、スイッチ素子３ａ〜３ｃを切り替える調整データを保持する。レジスタ４の入力のデータ伝送部７は、不揮発性メモリ６の出力に接続されている。データ伝送部７は、３ビットのデータ線７ａ〜７ｃで構成されている。また、レジスタ４のクロックは、クロック生成回路５から供給される。レジスタ４は、クロックの立上がりでレジスタ４の入力を取り込み、次のクロックの立上がりまで調整データを保持する。
【００１９】
クロック生成回路５は、データ伝送部７、データバス８に接続され、レジスタ４の入力及び出力を入力して、クロックをレジスタ４に出力する。
図２において説明するように、レジスタ４の入力と、レジスタ４に保持されている調整データとの不一致を検出して、クロックを生成し、レジスタ４に供給する。ただし、レジスタ４の入力が、データ伝送部７が停止されたときの入力と異なることを検出して、クロックを生成する。同じ場合は、クロックを生成しない。すなわち、データ伝送部７への入力が停止され、レジスタ４の入力が無効な値となっている場合は、レジスタ４が入力を取り込まないように、クロックを生成しない。
【００２０】
不揮発性メモリ６は、レジスタ４に調整データを出力する。例えば、製造時に共振周波数が最適となるように調整した調整値が不揮発性メモリ６に調整データとして書き込まれる。
上記のとおり、クロック生成回路５は、レジスタ４の入力が、レジスタ４に保持されている調整データと異なるとき、クロックを生成してレジスタ４に供給する。そのため、異なる調整データが不揮発性メモリ６に書き込まれると、レジスタ４に取り込まれ保持される。
【００２１】
このように調整データを変化させて、共振周波数の調整をすることができる。
共振回路１１は、周波数調整回路１、キャパシタ１２、インダクタ１３を備える。短距離無線通信（ＮＦＣ）、例えば、非接触ＩＣカードやＲＦＩＤなどの高周波回路部に用いることができる。また、短距離無線通信機能を内蔵した携帯電話の高周波回路部に用いることもできる。なお、キャパシタ１２はなくてもよい。
【００２２】
送信部１０１は、回路部１０２、インダクタ１０３を備える。例えば、非接触ＩＣカードなどのリーダ・ライタの送信部である。
送信部１０１は、インダクタ１０３に高周波信号を出力している。例えば、搬送波周波数ｆｃ＝１３．５６ＭＨｚの搬送波を、デジタルデータでＡＳＫ（Amplitude Shift Keying）変調した高周波信号を出力している。
【００２３】
インダクタ１０３には、高周波信号に対応した磁束１０４が発生する。この磁束１０４が鎖交すると、電磁誘導により高周波信号が誘起される。例えば、インダクタ１０３から数ｃｍ〜１ｍ程度の距離において、電磁誘導により高周波信号が誘起される。
【００２４】
例えば、携帯電話の短距離無線通信の高周波回路部に用いた場合、リーダ・ライタの送信部１０１に共振回路１１が接近すると、インダクタ１３に磁束１０４が鎖交し高周波信号が誘起される。誘起された高周波信号から、図示しない復調回路によりデジタルデータが復調される。また、誘起された高周波信号から、電源を生成することもできる。
【００２５】
インダクタ１３に誘起される高周波信号の電圧、すなわち端子９、１０間の電圧は、共振回路１１の共振周波数により変化する。端子９、１０間のインダクタンス及び静電容量は、通信特性が最適となるように設定される。
【００２６】
しかし、インダクタ１３のインダクタンス、キャパシタ１２の静電容量には、製造及び実装時のバラツキがあり、共振回路１１の共振周波数は、最適な周波数からずれる。そこで、周波数調整回路１により、端子９、１０間の静電容量を変化させて、共振周波数を調整する。そして、最適な静電容量となる周波数調整回路１の調整値を、例えば製造時などに不揮発性メモリ６に調整データとして書き込んでおく。
【００２７】
携帯電話などのバッテリーを内蔵する能動形態の短距離無線通信の場合、携帯電話の電源オン時に、周波数調整回路１の調整値（調整データ）が不揮発性メモリ６から読出される。周波数調整回路１は最適な静電容量となり、共振回路１１の共振周波数が調整される。
【００２８】
なお、図１においては、レジスタ４の入力のデータ伝送部７に不揮発性メモリ６が接続された構成を例示している。しかし、例えばデータ伝送部７をマイクロコンピュータの出力端子に接続して、マイクロコンピュータから調整データを出力してもよい。
【００２９】
電源オン時、レジスタ４の保持する調整データは不定である。電源オンの後、不揮発性メモリ６の出力する調整データが、データ伝送部７への入力停止時のデータと異なるとき、クロック生成回路５によりクロックが生成される。レジスタ４には、不揮発性メモリ６の調整データが保持される。なお、電源オン時のレジスタ４の保持する調整データが、不揮発性メモリ６の出力する調整データと一致する場合は、クロック生成回路５はクロックを生成しない。
【００３０】
レジスタ４に調整データが保持された後は、データ伝送部７への入力を停止することができる。例えば、不揮発性メモリ６の電源をオフすることができ、消費電力を低減することができる。
また、再度不揮発性メモリ６の電源がオンされた場合でも、クロック生成回路５は、クロックを生成しない。レジスタ４に不揮発性メモリ６の調整データが保持された後は、レジスタ４の入力と出力とが同じ値になるためである。
【００３１】
例えば、レジスタ４及びクロック生成回路５がＣＭＯＳで構成されている場合、調整データに変化がなく、またクロックも生成されないため、消費電力を低減することができる。
レジスタ４には不揮発性メモリ６の調整データが保持され、周波数調整回路１は、調整データにより設定された静電容量となっている。
【００３２】
図２は、図１に表した周波数調整回路１のレジスタ４及びクロック生成回路５の構成を例示する回路図である。
図２に表したように、レジスタ４は、Ｄフリップフロップ（以下、ＤＦＦ）４ａ〜４ｃを有する。ＤＦＦ４ａ〜４ｃの入力端Ｄは、それぞれデータ伝送部７のデータ線７ａ〜７ｃに接続されている。また、ＤＦＦ４ａ〜４ｃの出力端Ｑは、それぞれデータバス８のデータ線８ａ〜８ｃに接続されている。ＤＦＦ４ａ〜４ｃは、調整データのＬＳＢ〜ＭＳＢの各ビットの値をそれぞれ保持する。
【００３３】
クロック生成回路５は、排他的論理和回路（ＥＸＯＲ）１４ａ〜１４ｃ、３入力の論理和回路（ＯＲ）１５、論理積回路（ＡＮＤ）１６、データ入力停止検出回路１７、スキュー除去回路１８を有する。
【００３４】
ＥＸＯＲ１４ａには、ＤＦＦ４ａの入力と出力とが、それぞれ入力されている。また、ＥＸＯＲ１４ａの出力は、ＯＲ１５に入力される。ＥＸＯＲ１４ｂには、ＤＦＦ４ｂの入力と出力とが、それぞれ入力されている。また、ＥＸＯＲ１４ｂの出力は、ＯＲ１５に入力される。ＥＸＯＲ１４ｃには、ＤＦＦ４ｃの入力と出力とが、それぞれ入力されている。また、ＥＸＯＲ１４ｃの出力は、ＯＲ１５に入力される。
【００３５】
ＯＲ１５は、ＤＦＦ４ａ〜４ｃのそれぞれの入力と出力とが全て同じとき、”０”を出力する。また、ＤＦＦ４ａ〜４ｃのそれぞれの入力と出力とに異なるものが少なくとも１つあるとき、”１”を出力する。すなわち、データ伝送部７、データバス８の信号をそれぞれデータＤ７、Ｄ８とする。ＯＲ１５は、Ｄ７＝Ｄ８のとき、”０”を出力する。また、Ｄ７≠Ｄ８のとき、”１”を出力する。
【００３６】
データ入力停止検出回路１７は、データ伝送部７への入力が停止されたとき”０”を出力する回路である。すなわち、データ伝送部７の信号が停止された時の値と一致するとき”０”を出力する。
例えば、不揮発性メモリ６の電源がオフされた場合、データ伝送部７への入力が停止される。このように、データ伝送部７への入力が停止され有効なデータが乗っていない場合に、データ入力停止検出回路１７は”０”を出力する。
【００３７】
データ伝送部７への入力停止時の値は、データ伝送部７への信号の供給元に応じて定まる。例えば、不揮発性メモリ６の電源をオフしたときの不揮発性メモリ６の出力回路により定まる。また、データ伝送部７の各信号線をプルアップまたはプルダウンする場合などに応じて定まる。以下、データ伝送部７への入力停止時の信号を初期値Ｄ０とする。
【００３８】
ＡＮＤ１６は、データ入力停止検出回路１７の出力と、ＯＲ１５の出力との論理積をとって、スキュー除去回路１８へ出力する。
ＥＸＯＲ１４ａ〜１４ｃの出力には、ビット間でスキューが生じることがある。ＯＲ１５は、ＥＸＯＲ１４ａ〜１４ｃのＯＲをとっている。そのため、ＯＲ１５の出力は、データ変化の最も速いビットのタイミングで”１”になり、最も遅いビットのタイミングで”０”になる。
【００３９】
従って、ＡＮＤ１６の出力でレジスタ４をクロックすると、データ伝送部７の信号のうち過渡状態にありデータ入力の準備ができていないビットもクロックされてしまう場合が生じる。
そこで、スキュー除去回路１８で、ＡＮＤ１６の出力のスキューを除去する。
【００４０】
図３は、図２に表したスキュー除去回路１８の構成を例示する回路図である。
図３に表したように、スキュー除去回路１８は、遅延回路１９、デコード回路２０、非同期ＲＳフリップフロップ回路（ＲＳラッチ）２１を有する。
【００４１】
遅延回路１９は、スキュー除去回路１８の入力信号を時間Ｔ１だけ遅延させる。ここで、時間Ｔ１は、ＥＸＯＲ１４ａ〜１４ｃの出力間に生じる最大スキュー時間より大きく設定される。遅延回路１９は、例えば、抵抗とコンデンサにより構成される。
デコード回路２０は、スキュー除去回路１８の入力信号と遅延回路１９の出力とから、ＲＳラッチ２１のセット信号及びリセット信号を生成する。
【００４２】
ＲＳラッチ２１のセット信号は、スキュー除去回路１８の入力信号と遅延回路１９の出力とがともに”１”のとき、”１”である。また、ＲＳラッチ２１のセット信号は、スキュー除去回路１８の入力信号と遅延回路１９の出力とのうち少なくとも１つが”０”のとき、”０”である。
【００４３】
ＲＳラッチ２１のリセット信号は、スキュー除去回路１８の入力信号と遅延回路１９の出力とがともに”０”のとき、”１”である。また、ＲＳラッチ２１のリセット信号は、スキュー除去回路１８の入力信号と遅延回路１９の出力とのうち少なくとも１つが”１”のとき、”０”である。
【００４４】
デコード回路２０は、このような、セット信号及びリセット信号を生成する。図３においては、論理積回路（ＡＮＤ）と論理和の否定回路（ＮＯＲ）により構成している。
従って、スキュー除去回路１８は、スキュー除去回路１８の入力信号が、時間Ｔ１以上”１”の場合に、”１”を出力する。スキュー除去回路１８の入力信号の”１”が、時間Ｔ１より短い時間の場合は、スキュー除去回路１８により、除去される。
【００４５】
次に、周波数調整回路１の動作について説明する。
図４は、図１に表した周波数調整回路１の主要な信号のタイミングチャートである。
図４（ａ）は、レジスタ４の入力、すなわちデータ伝送部７の信号を表している。図４（ｂ）は、レジスタ４の出力、すなわちデータバス８の信号を表している。図４（ｃ）、図４（ｄ）、図４（ｅ）は、それぞれＥＸＯＲ１４ａ、１４ｃ、ＯＲ１５の出力を表している。また、図４（ｆ）、図４（ｇ）、図４（ｈ）は、それぞれデータ入力停止検出回路１７、ＡＮＤ１６、スキュー除去回路１８の出力を表している。
【００４６】
なお、図４においては、信号の変化が速いビットと遅いビットを、それぞれＬＳＢ、ＭＳＢとしている。ＥＸＯＲ１４ａの出力とＥＸＯＲ１４ｃの出力とにスキューが有る。また、最大スキュー時間より大きな時間として、時間Ｔ１を図示している。
【００４７】
図４（ａ）、図４（ｂ）に表したように、電源オン時のレジスタ４の入力は、データ伝送部７への入力停止時の信号の初期値Ｄ０となっている。電源オン時のレジスタ４の出力は、初期値Ｄ１となっている（図４（ｂ））。ここで、初期値Ｄ１は、電源オン時にレジスタ４のＤＦＦ４ａ〜４ｃに設定される値である。以下、初期値Ｄ１＝Ｄ０として説明するが、Ｄ１≠Ｄ０の場合でも同様である。
【００４８】
図４（ｃ）〜図４（ｆ）に表したように、レジスタ４の入力と出力とが等しいため、ＥＸＯＲ１４ａ、１４ｃ、ＯＲ１５、データ入力停止検出回路１７の出力は、”０”である。また、図４（ｇ）、図（ｈ）に表したように、ＡＮＤ１６、スキュー除去回路１８の出力も、”０”である。
【００４９】
電源オンした後、不揮発性メモリ６から調整データＭｅｍがデータ伝送部７に読出される。レジスタ４の入力は、ビットごとに変化して調整データＭｅｍとなる（図４（ａ））。
信号の変化の速いＥＸＯＲ１４ａの出力が”１”に変化し、ＯＲ１５の出力が”１”に変化する（図４（ｃ）、図４（ｅ））。その後信号の変化の遅いＥＸＯＲ１４ｃの出力が”１”に変化する（図４（ｄ））。ＯＲ１５の出力は”１”のままである。
【００５０】
また、不揮発性メモリ６から調整データＭｅｍがデータ伝送部７に読出されると、データ入力停止検出回路１７の出力は、”１”に変化する（図４（ｆ））。ＡＮＤ１６の出力は、”１”になる。
ＡＮＤ１６の出力の”０”から”１”への変化は、スキュー除去回路１８により時間Ｔ１だけ遅延してＤＦＦ４ａ〜４ｃのクロックとして出力される。
【００５１】
クロックの立上がりで、レジスタ４は、入力されている調整データＭｅｍを取り込んで出力する（図４（ｂ））。
ＥＸＯＲ１４ａ、１４ｃ、ＯＲ１５の出力は、”１”から”０”に変化する（図４（ｃ）〜（ｅ））。ＡＮＤ１６の出力も”１”から”０”に変化し（図４（ｇ））、スキュー除去回路１８の出力も”１”から”０”に変化する（図４（ｈ））。
【００５２】
その後、例えば不揮発性メモリ６の電源がオフとなると、レジスタ４の入力は、データ伝送部７への入力停止時の初期値Ｄ０に戻る（図４（ａ））。ＥＸＯＲ１４ａ〜ＥＸＯＲ１４ｃ、ＯＲ１５の出力は、ＤＦＦ４ａ〜４ｃの入力と出力とが相違するため、”１”に変化する。
【００５３】
しかし、データ入力停止検出回路１７の出力が”０”に変化するため（図４（ｆ））、ＡＮＤ１６の出力は、”１”のパルスとなる。スキュー除去回路１８の遅延時間Ｔ１は、最大のスキュー時間よりも大きいため、スキュー除去回路１８の出力は、”０”のままである。
【００５４】
スキュー除去回路１８からクロックは生成されない。そのためレジスタ４は、不揮発性メモリ６の調整データＭｅｍを保持し、出力したままである。
周波数調整回路１は、調整データＭｅｍに応じたキャパシタが端子９、１０間に接続された状態となっている。
【００５５】
また、初期値Ｄ１≠Ｄ０の場合も、データ伝送部７に不揮発性メモリ６から調整データＭｅｍが読出されると、クロック生成回路５はクロックを生成する。レジスタ４の出力が調整データＭｅｍになる。レジスタ４の出力は、調整データＭｅｍになるまで、レジスタ４は初期値Ｄ１のままである。
【００５６】
このように、周波数調整回路１によれば、不揮発性メモリ６から調整データＭｅｍをレジスタ４に取り込んで保持する。そのため、不揮発性メモリ６の電源をオフして消費電力を低減することができる。また、クロック生成回路５は、調整データＭｅｍをレジスタ４に取り込むクロックを１度しか生成しない。そのため、クロック生成回路５の消費電力も低減することができる。
【００５７】
なお、図２においては、スキュー除去回路１８の入力にＡＮＤ１６を接続して、ＯＲ１５の出力をデータ入力停止検出回路１７の出力でマスクしている。しかし、データ入力停止検出回路１７の出力でマスクするためには、他の位置にＡＮＤを挿入してもよい。
図５は、図１に表した周波数調整回路１のレジスタ４及びクロック生成回路５の他の構成を例示する回路図である。
【００５８】
図５に表したように、クロック生成回路５ａにおいては、ＥＸＯＲ１４ａ〜１４ｃの出力とＯＲ１５の入力との間にＡＮＤ１６ａ〜１６ｃを挿入している点が、図２に表したクロック生成回路５と異なる。ＡＮＤ１６ａ〜１６ｃのそれぞれには、データ入力停止検出回路１７の出力が入力され、マスクしている。
【００５９】
図６は、図１に表した周波数調整回路１のレジスタ４及びクロック生成回路５の他の構成を例示する回路図である。
図６に表したように、クロック生成回路５ｂにおいては、ＤＦＦ４ａ〜４ｃのクロック端子と、スキュー除去回路１８の出力との間にＡＮＤ１６が挿入されている点が、図２に表したクロック生成回路５と異なる。ＡＮＤ１６には、データ入力停止検出回路１７の出力が入力され、マスクしている。
【００６０】
図７は、本発明の実施形態に係る周波数調整回路の他の構成を例示するブロック図である。
図７に表したように、周波数調整回路１ａは、複数のキャパシタ２ａ〜２ｃ、２２ａ〜２２ｃ、スイッチ素子３ａ〜３ｃ、２３ａ〜２３ｃ、レジスタ４、クロック生成回路５、不揮発性メモリ６、パワーオンリセット回路２４を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成した構造を備える。
すなわち、周波数調整回路１ａは、図１に表した周波数調整回路１に、キャパシタ２２ａ〜２２ｃ、スイッチ素子２３ａ〜２３ｃ、パワーオンリセット回路２４を追加した構成である。
【００６１】
キャパシタ２ａの一端は、端子９に接続され、他端は、スイッチ素子３ａを介して接地ＧＮＤに接続されている。キャパシタ２ｂの一端は、端子９に接続され、他端は、スイッチ素子３ｂを介して接地ＧＮＤに接続されている。キャパシタ２ｃの一端は、端子９に接続され、他端は、スイッチ素子３ｃを介して接地ＧＮＤに接続されている。
すなわち、直列接続されたキャパシタ２ａ〜２ｃとスイッチ素子３ａ〜３ｃとが、端子９、接地ＧＮＤ間にそれぞれ並列的に接続されている。
【００６２】
また、キャパシタ２２ａの一端は、端子１０に接続され、他端は、スイッチ素子２３ａを介して接地ＧＮＤに接続されている。キャパシタ２２ｂの一端は、端子１０に接続され、他端は、スイッチ素子２３ｂを介して接地ＧＮＤに接続されている。キャパシタ２２ｃの一端は、端子１０に接続され、他端は、スイッチ素子２３ｃを介して接地ＧＮＤに接続されている。
すなわち、直列接続されたキャパシタ２２ａ〜２２ｃとスイッチ素子２３ａ〜２３ｃとが、端子１０、接地ＧＮＤ間にそれぞれ並列的に接続されている。
【００６３】
スイッチ素子３ａ〜３ｃ及びスイッチ素子２３ａ〜２３ｃの制御端子は、レジスタ４の出力データバス８のデータ線８ａ〜８ｃにそれぞれ接続されている。ここで、データ線８ａは、レジスタ４の出力データバス８の最下位ビット（ＬＳＢ）のデータ線であり、データ線８ｃは、最上位ビット（ＭＳＢ）のデータ線である。
【００６４】
すなわち、スイッチ素子３ａ、２３ａの制御端子は、レジスタ４の出力データバス８のＬＳＢのデータ線８ａに接続されている。スイッチ素子３ｂ、２３ｂの制御端子は、データ線８ｂに接続されている。スイッチ素子３ｃ、２３ｃの制御端子は、データ線８ｃに接続されている。
【００６５】
スイッチ素子３ａ〜３ｃ、２３ａ〜２３ｃは、レジスタ４に保持された調整データにより、オンまたはオフに切り替えられる。スイッチ素子３ａと２３ａ、３ｂと２３ｂ、３ｃと２３ｃは、それぞれ１組のスイッチ素子として同時に切り替えられる。
従って、キャパシタ２ａと２２ａ、２ｂと２２ｂ、２ｃと２２ｃは、それぞれ１組のキャパシタとして端子９、１０と接地ＧＮＤ間で切り替えられる。端子９、１０間の静電容量は、レジスタ４に保持された調整データにより、変化する。
【００６６】
キャパシタ２ａ〜２ｃ、２２ａ〜２２ｃの静電容量をそれぞれＣａ、Ｃｂ、Ｃｃ、Ｃａ、Ｃｂ、Ｃｃとする。例えば、スイッチ素子３ａ〜３ｃ、２３ａ〜２３ｃを多くても１組だけオンする場合、調整データは、”０００”、”００１”、”０１０”、”１００”の４とおりとなる。この調整データに応じて、端子９、１０間の静電容量は、それぞれＣ０、Ｃａ／２＋Ｃ０、Ｃｂ／２＋Ｃ０、Ｃｃ／２＋Ｃ０に変化する。ここで、Ｃ０は、調整データ”０００”のときの端子９、１０間の静電容量である。
【００６７】
周波数調整回路１ａは、共振回路１１ａの共振周波数調整回路として用いることができる。すなわち、共振回路１１ａは、周波数調整回路１ａと、周波数調整回路１ａの端子９、１０間に接続されたキャパシタ１２とインダクタ１３とを有する。周波数調整回路１ａは、端子９、１０間の静電容量を変化させて共振周波数を調整する。
【００６８】
なお、キャパシタ１２はなくてもよい、また、周波数調整回路１においては、キャパシタ２ａ〜２ｃ、２２ａ〜２２ｃ及びスイッチ素子３ａ〜３ｃ、２３ａ〜２３ｃをそれぞれ３組備える場合を例示している。しかし、キャパシタ及びスイッチ素子は、１以上の任意数組を備えることができる。また、２組以上のスイッチ素子を同時にオンさせてもよい。
周波数調整回路１ａにおいては、端子９、１０間のキャパシタとスイッチ素子を平衡構成とすることにより、端子９、１０のコモンモードノイズを低減することができる。
【００６９】
また、パワーオンリセット回路２４は、電源オン時に、レジスタ４を初期値Ｄ２に設定する。初期値Ｄ２としては、例えば、データ伝送部７への入力停止時の初期値Ｄ０とすることができる。パワーオンリセット回路２４により、電源オン時に、レジスタ４に初期値Ｄ０を設定した場合、レジスタ４が書き換えられたか否かをレジスタ４の出力により判定することができる。また、端子９、１０間の静電容量が調整可能な最大値と最小値との中間値になるように初期値Ｄ２を設定してもよい。初期値Ｄ２を中間値に設定した場合は、電源オン時の不揮発性メモリ６から調整データが読出される前の状態でも、高周波信号を受信しやすい。
【００７０】
図８は、本発明の実施形態に係る周波数調整回路の他の構成を例示するブロック図である。
図８に表したように、周波数調整回路１ｂは、複数のキャパシタ２ａ〜２ｃ、スイッチ素子３ａ〜３ｃ、レジスタ４、クロック生成回路２５、不揮発性メモリ６を備える。そして、これらを同じ半導体基板に形成して１チップ化した構造、または複数のチップに形成した構造を備える。
【００７１】
すなわち、周波数調整回路１ｂは、図１に表した周波数調整回路１のクロック生成回路５を、クロック生成回路２５に置き換えた構成である。
クロック生成回路２５は、連続してクロックをレジスタ４に供給する点が図１のクロック生成回路５と異なる。なお、クロック生成回路２５は、例えば不揮発性メモリ６に内蔵されていてもよい。
【００７２】
周波数調整回路１ｂは、共振回路１１ｂの共振周波数調整回路として用いることができる。すなわち、共振回路１１ｂは、周波数調整回路１ｂと、周波数調整回路１ｂの端子９、１０間に接続されたキャパシタ１２、インダクタ１３とを有する。そして、周波数調整回路１ｂは、端子９、１０間の静電容量を変化させて共振周波数を調整する。
【００７３】
周波数調整回路１ｂにおいては、調整データが不揮発性メモリ６から読出され保持された後は、不揮発性メモリ６及びクロック生成回路２５の電源はオフにして、データ伝送部７への入力を停止することができる。これにより、消費電力を低減することができる。
【００７４】
例えば、共振回路１１ｂに接続された搬送波検出回路２６の出力により、不揮発性メモリ６及びクロック生成回路２５の電源をオフすることができる。ここで、搬送波検出回路２６は、共振回路１１ｂに誘起された高周波信号の信号強度が一定レベル以上のとき、搬送波検出信号を出力する回路である。搬送波検出信号により、不揮発性メモリ６及びクロック生成回路２５の電源をオフしてデータ伝送部７への入力を停止する。
【００７５】
また、共振回路１１ｂに誘起された高周波信号から、不揮発性メモリ６及びクロック生成回路２５の電源を生成することもできる。
これにより、消費電力を低減することができる。
【００７６】
図９は、本発明の実施形態に係る受信装置の構成を例示するブロック図である。
図９に表したように、受信装置３０は、共振回路１１、電源回路３１、高周波増幅回路３２、復調回路３３を備える。
共振回路１１は、図１に表した共振回路１１と同様であり、周波数調整回路１、キャパシタ１２、インダクタ１３を有する。
【００７７】
電源回路３１は、共振回路１１の端子９、１０間に接続され、インダクタ１３に誘起された高周波信号から電源を生成する。例えば、整流回路などで構成される。
電源回路３１の出力は、短距離無線通信の回路部の電源として用いることができる。また、電源回路３１の出力により、周波数調整回路１の不揮発性メモリの電源をオン、オフして消費電力を低減することができる。
【００７８】
高周波増幅回路３２は、共振回路１１の端子９、１０間に接続され、インダクタ１３に誘起された高周波信号を増幅して復調回路３３に出力する。復調回路３３は、高周波信号を復調して、データを出力する。例えば、ＡＳＫ変調された搬送波から、送信されたデータを復調して出力する。
【００７９】
また、図示しないが、誘起された高周波信号から幅搬送波を生成することができる。例えば、搬送波を分周して、幅搬送波を生成する。そして、返信したいデジタルデータで幅搬送波を変調し、さらに幅搬送波で搬送波を変調してリーダ・ライタに送信することもできる。
【００８０】
受信装置３０においては、周波数調整回路１により共振回路１１の共振周波数が、搬送波周波数ｆｃに調整されている。そのため、高いＣ／Ｎ比（Carrier to Noise Ratio）で高周波信号を受信でき、復調データの誤り率を小さくすることができる。
また、周波数調整回路１は、調整データを保持した後は、クロックを生成しないため、消費電力を低減することができる。
【００８１】
なお、周波数調整回路１〜１ｂを携帯電話などのバッテリーを内蔵する能動形態の短距離無線通信に用いる場合について説明した。しかし、非接触ＩＣカードなどの受動形態の短距離無線通信の場合についても、同様に周波数調整回路１〜１ｂを用いることができる。
【００８２】
例えば、非接触ＩＣカードがリーダ・ライタの送信部１０１に接近し、共振回路１１〜１１ｂに高周波信号が誘起されると、非接触ＩＣカードに電源が供給される。電源の供給により、周波数調整回路１〜１ｂの調整データが不揮発性メモリから読出され、周波数調整回路１〜１ｂが最適な静電容量となる。すなわち、共振回路１１〜１１ｂの共振周波数が調整される。
【００８３】
不揮発性メモリ６から読出された調整データは、周波数調整回路１〜１ｂに保持される。そのため、不揮発性メモリ６から調整データを読出した後は、不揮発性メモリ６の電源はオフすることができる。また、周波数調整回路１、１ａにおいては、調整データを保持するためにクロック生成回路５は、クロックを１回しか生成しない。そのため、消費電力を低減することができる。また、周波数調整回路１ｂにおいては、クロック生成回路２５の電源をオフするため、消費電力を低減することができる。
【００８４】
また、周波数調整回路１〜１ｂについて、共振回路１１〜１１ｂの共振周波数調整回路として用いる場合を例に説明した。しかし、本発明はこれに限定されるものではなく、フィルタの周波数調整回路として用いることができる。
【００８５】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【符号の説明】
【００８６】
１〜１ｂ  周波数調整回路
２ａ〜２ｃ、２２ａ〜２２ｃ  キャパシタ
３ａ〜３ｃ、２３ａ〜２３ｃ  スイッチ素子
４  レジスタ
５〜５ｂ、２５  クロック生成回路
６  不揮発性メモリ
７  データ伝送部
８  データバス
７ａ〜７ｃ、８ａ〜８ｃ  データ線
９、１０  端子
１１〜１１ｂ  共振回路
１２  キャパシタ
１３  インダクタ
１４ａ〜１４ｃ  排他的論理和回路（ＥＸＯＲ）
１５  論理和回路（ＯＲ）
１６  論理積回路（ＡＮＤ）
１７  データ入力停止検出回路
１８  スキュー除去回路
１９  遅延回路
２０  デコード回路
２１  非同期ＲＳフリップフロップ回路（ＲＳラッチ）
２４  パワーオンリセット回路
２６  搬送波検出回路
３０  受信装置
３１  電源回路
３２  高周波増幅回路
３３  復調回路
１０１  送信部
１０２  回路部
１０３  インダクタ
１０４  磁束
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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