(57)【要約】【課題】半導体装置の面積を増やすことなく、遅延モニタリングを精度良く行い、汎用性のあるモニタ回路を配置する。【解決手段】複数の素子及び配線でツリー状に構成された遅延回路１０２と、当該遅延回路１０２に判定信号を供給するデータ供給回路１０１と、遅延回路１０２の終点に接続されて前記判定信号の遅延状態を評価する遅延評価回路１０３とからなるモニタ回路１００を採用し、遅延評価回路１０３の出力により、半導体回路の電源電圧、基板電圧、クロック周波数のうち少なくとも１つを制御する。モニタ回路１００を構成する回路を半導体装置内の隙間にレイアウトツールで配置することで、面積増加を抑制しつつ、精度の高い遅延モニタリングが行えるようにする。【選択図】図１
2011029965.tif 000002
【特許請求の範囲】
【請求項１】
複数の素子及び配線でツリー状に構成された遅延回路と、前記遅延回路に判定信号を供給するデータ供給回路と、前記遅延回路の終点に接続されて前記判定信号の遅延状態を評価する遅延評価回路とからなるモニタ回路を有する半導体装置であって、
前記モニタ回路は、前記半導体装置を構成する半導体回路の電源電圧、基板電圧、クロック周波数のうち少なくとも１つを制御することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記モニタ回路は電源ＩＣの出力電圧の値を制御し、前記半導体回路に供給される電源電圧の値を上下させることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記モニタ回路は電源ＩＣの出力電圧の値を制御し、前記半導体回路に供給される基板電圧の値を上下させることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記モニタ回路はＰＬＬの出力周波数を制御し、前記半導体回路に供給されるクロック周波数を上下させることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記遅延回路は、単一種類の素子で構成されていることを特徴とする半導体装置。
【請求項６】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記遅延回路は、複数種類の素子が混在して構成されていることを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記モニタ回路の素子は、前記モニタ回路以外の回路の間に点在して配置されていることを特徴とする半導体装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体装置において、
前記遅延回路を構成する複数の素子は、半導体装置レイアウトツールのクロックツリー回路生成機能を用いて前記データ供給回路から前記遅延評価回路までの前記判定信号の遅延時間をできる限り等しくするように配置されたことを特徴とする半導体装置。
【請求項９】
請求項１〜８のいずれか１項に記載の半導体装置において、
前記遅延評価回路は、
前記遅延回路の複数の終点の出力値を保持する複数の遅延判定回路と、
前記遅延判定回路が保持した値の論理積を出力する論理積出力回路とからなることを特徴とする半導体装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体装置において、
前記遅延評価回路に対して制御信号を与えることにより当該遅延評価回路の出力を変更できる構成を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の遅延モニタ回路に関するものであり、より詳しくは、モニタ回路の回路構成や半導体装置内でのモニタ回路の物理的配置に関するものである。
【背景技術】
【０００２】
近年、多くの機能が搭載された半導体装置においては、消費電力の増加が顕著になってきている。しかし、限りある地球資源を有効に使うためにも半導体装置の低消費電力化が強く求められている。消費電力を抑制するために半導体装置の回路動作状態をモニタリングして、可能な限り低い電圧や低い周波数で動作させて消費電力を低減させるＤＶＦＳ（Dynamic voltage and frequency scaling）技術が広く一般的に知られている。
【０００３】
従来、半導体装置をある周波数で動作させたときに最もタイミングが厳しいクリティカルパスを模したレプリカ回路の遅延値をモニタリングすることにより、半導体回路に供給する電源電圧の値を制御して消費電力を抑制する技術が知られている。これにより、半導体回路が誤動作しない範囲で電源電圧を可能な限り下げられるので、低消費電力化が図れる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−２９５０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記の従来技術は以下のような問題点を有している。すなわち、レプリカ回路がクリティカルパスと等価な遅延特性を持つと言っても、クリティカルパスとは異なる場所に配置されたレプリカ回路が同等の遅延を持つとは限らず、結局別の遅延素子での遅延量の調整が必要であり設計が複雑になる。
【０００６】
また、レプリカ回路、遅延素子等を配置するための独立したスペースが必要であり、クリティカルパスが複数存在した場合には、各々のレプリカ回路を配置するスペースが必要であるため半導体装置の面積が大きくなってしまい製造コストが高くなる。
【０００７】
更に、ＳＲＡＭ等のようなメモリマクロの読み出しパスがクリティカルパスの場合、メモリセルからの読み出しの遅延と等価なレプリカ回路を作成するのは難しいので、レプリカ回路を利用したモニタ回路の汎用性が乏しい。
【０００８】
本発明は、従来技術の上記課題を解決するためになされたものであり、モニタ回路により精度良く遅延値のモニタリングを行い、半導体装置の面積を増やすことなくモニタ回路を配置するとともに、汎用性のあるモニタ回路を提供することを目的としている。
【課題を解決するための手段】
【０００９】
前記の課題を解決するために、本発明に係る半導体装置は、複数の素子及び配線でツリー状に構成された遅延回路と、当該遅延回路に判定信号を供給するデータ供給回路と、前記遅延回路の終点に接続されて前記判定信号の遅延状態を評価する遅延評価回路とからなるモニタ回路を有する半導体装置であって、前記モニタ回路は、前記半導体装置を構成する半導体回路の電源電圧、基板電圧、クロック周波数のうち少なくとも１つを制御することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、、モニタ回路で判定された値によって回路が誤動作しない範囲で電源電圧を下げたり、基板電圧を上げたり、クロック周波数を下げたりすることができるので、半導体装置の低消費電力化が図れる。
【００１１】
また、規模や段数や構成セルや配置場所を変えた複数のツリーを配置することとすれば、配線遅延の依存性が高い回路、セル遅延の依存性が高い回路、チップ内の局所依存性を考慮した回路を考慮したモニタ回路が実現できる。したがって、より精度の高い遅延モニタリングを行うことでき、そのモニタリングした結果を用いて電源電圧や基板電圧を制御することができるので、消費電力の削減が可能となる。
【００１２】
また同様に、モニタリングした結果を用いてクロック周波数の制御を行うことができるので、半導体装置の処理能力を上げたり、半導体装置の消費電力を低減したりすることができる。
【００１３】
また、モニタ回路を既存の回路の隙間に配置すれば、モニタ回路のためにスペースを用意する必要がなく、半導体装置の面積の増加を抑制できる。
【００１４】
更に、標準的な配置配線レイアウトツールを用いてツリーが生成できるので、開発容易性と汎用性があるモニタ回路を構成できる。
【図面の簡単な説明】
【００１５】
【図１】本発明の半導体装置におけるモニタ回路の構成例を示すブロック図である。
【図２】図１のモニタ回路の具体例を示す回路図である。
【図３】図２のモニタ回路のレイアウト図である。
【図４】図２中の出力ＯＵＴがＨｉに変化する例を示すタイミング図である。
【図５】図２中の出力ＯＵＴがＬｏを保持する例を示すタイミング図である。
【図６】図２中の出力ＯＵＴに応じて電源電圧又は基板電圧が制御される半導体装置の例を示す回路図である。
【図７】図６の半導体装置の動作を示すタイミング図である。
【図８】図２中のバッファツリーの他の構成例を示す回路図である。
【図９】図２中のバッファツリーの更に他の構成例を示す回路図である。
【図１０】図２のモニタ回路の変形例を示す回路図である。
【図１１】図１０のモニタ回路のレイアウト図である。
【図１２】図１のモニタ回路の他の具体例を示す回路図である。
【図１３】図２中の出力ＯＵＴに応じてクロック周波数が制御される半導体装置の例を示す回路図である。
【図１４】図１３中の出力ＯＵＴがＬｏを保持する例を示すタイミング図である。
【図１５】図１３中の出力ＯＵＴがＨｉに変化する例を示すタイミング図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
図１は、実施の形態におけるモニタ回路１００のブロック図を示す。図１において、モニタ回路１００は、データ供給回路１０１と、遅延回路１０２と、遅延評価回路１０３とからなる。遅延評価回路１０３は、遅延判定回路１０４と、論理積出力回路１０５とからなる。各回路は図１に示す矢印の順番で接続されている。
【００１８】
図２は、図１の各回路を具体的な論理回路で示した例で、データ供給回路１０１はフリップフロップ２０１、遅延回路１０２はバッファツリー２０２、遅延評価回路１０３は遅延判定回路１０４であるフリップフロップ２０３と論理積出力回路１０５であるＡＮＤ素子２０４とから構成されていて、各回路は配線で接続されている。このモニタ回路１００は、半導体装置内の既存の回路の隙間に配置されていてフリップフロップ２０１にクロックＣＬＫが入力されてから全てのフリップフロップ２０３にデータ信号が到達するまでの遅延時間がクロックサイクルとほぼ同等になるように配置されている。
【００１９】
図３は、図２のレイアウトイメージを示したもので、半導体装置３００内でモニタ回路を構成する各回路２０１〜２０４が既存回路３０１の隙間に配置されている。遅延時間をクロックサイクルとほぼ同等にするための配置を人がバッファ素子や配線の負荷を計算して決定してもよいが、標準的な半導体装置レイアウトツールのクロックツリー回路生成機能を用いて配置配線を行うと、フリップフロップ２０１からフリップフロップ２０３までの遅延を容易に等しくすることができる。
【００２０】
図４は、図２の回路のタイミング図を示す。本明細書では論理高レベルをＨｉと表し、論理低レベルをＬｏと表す。
【００２１】
さて、フリップフロップ２０１とフリップフロップ２０３とには同一サイクルタイムのクロックＣＬＫが入力されている。サイクル１でＤ１ｉｎがＨｉに変化したのを、サイクル２でフリップフロップ２０１は出力し、バッファツリー２０２を伝播してフリップフロップ２０３の入力のＤ２ｉｎａ〜Ｄ２ｉｎｆでセットアップ時間に余裕を持って受け取る。全てのフリップフロップ２０３がサイクル２でＨｉを保持できているので、サイクル３でフリップフロップ２０３の出力のＣ１〜Ｃ６はＨｉとなり、ＡＮＤ素子２０４の出力ＯＵＴもＨｉとなる。
【００２２】
図５は、サイクル２でバッファツリー２０２の１つの枝の末端のＤ２ｉｎｂでＬｏからＨｉへの変化がセットアップ時間までに間に合わなかった場合のタイミング図を示す。この場合、ＡＮＤ素子２０４の出力ＯＵＴはＬｏのままとなる。
【００２３】
図４と図５とを比較して判るように、ＡＮＤ素子２０４の出力ＯＵＴがＨｉとなる場合は、クロックサイクルに対してフリップフロップ２０１からフリップフロップ２０３までの遅延に余裕があるということになるので、半導体回路に供給する電源電圧を下げたり、半導体回路に供給する基板電圧を上げたりすることができる。
【００２４】
図６のように、ＡＮＤ素子２０４の出力ＯＵＴを例えば電源ＩＣ６０１に接続し、半導体装置６０２へ供給する電源電圧の値を下げる構成、又は半導体装置６０２へ供給する基板電圧の値を上げる構成が考えられる。
【００２５】
図７のように、電源電圧を下げていって時刻Ｔ１でＡＮＤ素子２０４の出力ＯＵＴがＬｏを示せば、時刻Ｔ２より電源電圧を一旦上昇させて半導体装置６０２の誤動作を防ぐようにする。更に時刻Ｔ３で再び電源電圧を下げ、時刻Ｔ４でＡＮＤ素子２０４の出力ＯＵＴが再びＬｏを示せば、時刻Ｔ５より電源電圧を一旦上げるということを繰り返すことにより、電源電圧を低い状態に保って消費電力の削減を実現する。
【００２６】
ここで、図６中のフリップフロップ２０１からフリップフロップ２０３までの遅延は、既存回路のクリティカルパスの遅延よりも大きくなるように設計されている。そのため、半導体装置６０２に供給される電源電圧が下がった時に、クリティカルパスが誤動作する前にＡＮＤ素子２０４の出力ＯＵＴはＬｏを示し、電源電圧を一定値以上に保つようにしている。このようにして、可能な限り電源電圧の値を下げることにより、半導体装置６０２の消費電力を下げることができる。なお、半導体装置６０２に供給する基板電圧を制御する場合には、ＡＮＤ素子２０４がＬｏを出力するまで電源ＩＣ６０１から供給される基板電圧の値を上げることにより、消費電力の削減が図れる。
【００２７】
また、図３のように、半導体装置３００の既存回路３０１の隙間にモニタ回路を構成する各回路２０１〜２０４が配置されることにより、モニタ回路専用のスペースが必要ないので半導体装置３００の面積増加による製造コストアップを抑制できる。
【００２８】
しかも、遅延回路１０２を構成する複数の素子は、半導体装置レイアウトツールのクロックツリー回路生成機能を用いてデータ供給回路１０１から遅延評価回路１０３までの判定信号の遅延時間をできる限り等しくするように配置されたことにより、人間がモニタ回路１００の配置を行う手間が省けるので、設計容易性が高まるとともに、設計工数の短縮が図れる。
【００２９】
なお、図２では遅延回路１０２をバッファツリー２０２で構成したが、図８に示すように、ツリーを構成する素子がインバータ素子８００であってもよい。また、構成する素子はインバータ素子にも限らない。
【００３０】
図９に示すように、バッファ素子９００、インバータ素子９０１、ＡＮＤ素子９０２が混在した形でツリーが構成されていてもよい。このように、様々な種類の素子をツリーの構成要素として使用することにより、セル種の遅延依存性を反映した遅延回路とすることができるので、精度の高いモニタリングが行える。
【００３１】
図１０のように、バッファ素子のみのツリー１０００と、インバータ素子のみのツリー１００１と、複数種類の素子より構成されたツリー１００２とが混在したモニタ回路でもよい。これらのツリー１０００，１００１，１００２を、図１１のように半導体装置１１００の既存回路１１０１の隙間に、配置規模や配置場所を変えて配置することにより、配線遅延の依存性が高い遅延回路や、セル遅延の依存性が高い遅延回路や、チップ内の局所依存性が高い遅延回路を構成することができるので、これらのツリーによる遅延評価結果の論理積をとることにより、より精度の高いモニタリングを行うことができる。
【００３２】
図１２に示すように、フリップフロップ２０３の出力にマスクＯＲ回路１２０１を接続してもよい。マスクＯＲ回路１２０１を構成する複数のマスクＯＲ素子１２０３の片方の入力にアクティブ信号Ｓ１〜Ｓ６を接続することにより、一部の遅延評価結果をＨｉに固定することができる。これは例えば、バッファ素子１２００が電源が入っていない領域に配置されていた場合に、フリップフロップ素子１２０２の入力が不定となる可能性があるので、アクティブ信号Ｓ１をＨｉ固定して、マスクＯＲ素子１２０３の出力をＨｉ固定にすることができる。そうすると、Ｓ２〜Ｓ６をＬｏに固定しておけば、ＡＮＤ素子２０４の出力ＯＵＴはＤ２ｉｎｂからＤ２ｉｎｆまでの遅延評価結果で決定する。このようにして遅延回路の一部の結果だけを用いてモニタリングすることができる。
【００３３】
なお、図６では制御する対象を半導体装置６０２に供給する電源電圧又は基板電圧としたが、クロック周波数を制御することとしてもよい。
【００３４】
図１３に、半導体装置１３００にクロック信号を供給するＰＬＬ１３０１を、ＡＮＤ素子２０４の出力ＯＵＴで制御する図を示す。ＰＬＬ１３０１は、ＡＮＤ素子２０４の出力ＯＵＴがＬｏならクロック周波数を下げ、Ｈｉならクロック周波数を上げる。
【００３５】
図１４はＡＮＤ素子２０４の出力ＯＵＴがＬｏとなるタイミング図であり、図１５はＡＮＤ素子２０４の出力ＯＵＴがＨｉとなるタイミング図である。図１４よりも図１５の方がクロックサイクルが長いので、図１５のサイクル２でセットアップ時間の余裕をもってタイミングが間に合っている。これは、例えば、半導体装置１３００が高温条件下で動作する場合に、室温では誤動作せずに動作していたものが高温で誤動作するようなことが起これば、ＡＮＤ素子２０４の出力ＯＵＴがＨｉとなるまでクロック周波数を下げてやり、正常動作するようにさせることができる。また、クロック周波数を下げることにより消費電力の削減にもなる。
【産業上の利用可能性】
【００３６】
本発明に係る半導体装置は、モニタ回路による遅延時間のモニタリングにより、電源電圧、基板電圧、クロック周波数の制御が可能となるので、消費電力の削減に有効である。
【符号の説明】
【００３７】
１００  モニタ回路
１０１  データ供給回路
１０２  遅延回路
１０３  遅延評価回路
１０４  遅延判定回路
１０５  論理積出力回路
２０１，２０３  フリップフロップ
２０２  バッファツリー
２０４，９０２  ＡＮＤ素子
３００，６０２，１１００，１３００  半導体装置
３０１，１１０１  既存回路
６０１  電源ＩＣ
８００，９０１  インバータ素子
９００，１２００  バッファ素子
１０００  バッファ素子のみのツリー
１００１  インバータ素子のみのツリー
１００２  複数種類の素子より構成されたツリー
１２０１  マスクＯＲ回路
１２０２  フリップフロップ素子
１２０３  マスクＯＲ素子
１３０１  ＰＬＬ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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