(57)【要約】      （修正有）【課題】ゲート絶縁膜内の電子のトラップに対処可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板２０１と、基板の表面に平行な方向に沿って、基板内に交互に形成された第１の素子分離領域と第１の活性領域とを含む領域であり、第１の活性領域上にセルトランジスタが形成されているセル部２２１と、基板内に形成された第２の活性領域を含む領域であるダミー部２２２と、第１の活性領域上に形成されたコンタクトプラグ２３１と、第２の活性領域上に形成されたダミーコンタクトプラグ２３２とを備え、当該半導体記憶装置内のメモリセルに対する書き込み時又は消去時に、ダミーコンタクトプラグに電圧を印加する。【選択図】図２
2011082384.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の表面に平行な方向に沿って、前記基板内に交互に形成された第１の素子分離領域と第１の活性領域とを含む領域であり、前記第１の活性領域上にセルトランジスタが形成されているセル部と、
前記基板内に形成された第２の活性領域を含む領域であるダミー部と、
前記第１の活性領域上に形成されたコンタクトプラグと、
前記第２の活性領域上に形成されたダミーコンタクトプラグと、
を備える半導体記憶装置であって、
前記半導体記憶装置内のメモリセルに対する書き込み時又は消去時に、前記ダミーコンタクトプラグに電圧を印加することを特徴とする半導体記憶装置。
【請求項２】
前記ダミー部は、前記セル部に隣接して設けられており、
前記第２の活性領域は、前記基板の表面に平行な方向に沿って伸び、前記基板内に設けられた、第２の素子分離領域と交互に形成されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ダミー部は、前記メモリセルアレイ部の周辺に設けられた周辺回路部に存在することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ダミーコンタクトプラグは、前記コンタクトプラグと同一の配列パターンで配置されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項５】
前記ダミーコンタクトプラグに対し、前記コンタクトプラグに印加する電圧と同じ大きさの電圧を印加する制御回路を有することを特徴とする請求項１から４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えば、電気的に書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置に使用されるものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置では、メモリセルに対する書き込み動作や消去動作の際、メモリセルの温度が低いほど、ゲート絶縁膜内に電子がトラップされやすいという問題がある。ゲート絶縁膜内に電子がトラップされると、セルトランジスタの閾値電圧が変動し、メモリセルに対する書き込み回数や消去回数が増えてしまう。そのため、ゲート絶縁膜内に電子がトラップされやすいと、ゲート絶縁膜の劣化が速く進んでしまうという問題がある。
【０００３】
特許文献１には、半導体不揮発性メモリと、当該半導体不揮発性メモリに対してアニール処理を行うアニール部とを備える半導体不揮発性メモリ装置が記載されている。これにより、当該半導体不揮発性メモリ装置では、書き込みと消去とを繰り返した場合でも、ホットホール注入によるダメージを回復でき、書き込み状態及び消去状態の特性劣化を防止することができる。
【０００４】
また、特許文献２には、書き込み時にドレインに正の電圧を印加し、ソース及びゲートに負の電圧を印加することで、ソースとボディ領域との間の逆バイアスにより熱を発生させ、トラップ膜にホール注入を行う半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１９６６５０号公報
【特許文献２】特開２００９−７６４８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ゲート絶縁膜内への電子のトラップに対処可能な半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の一の態様の半導体記憶装置は、例えば、基板と、前記基板の表面に平行な方向に沿って、前記基板内に交互に形成された第１の素子分離領域と第１の活性領域とを含む領域であり、前記第１の活性領域上にセルトランジスタが形成されているセル部と、前記基板内に形成された第２の活性領域を含む領域であるダミー部と、前記第１の活性領域上に形成されたコンタクトプラグと、前記第２の活性領域上に形成されたダミーコンタクトプラグとを備え、前記半導体記憶装置内のメモリセルに対する書き込み時又は消去時に、前記ダミーコンタクトプラグに電圧を印加する。
【発明の効果】
【０００８】
本発明によれば、ゲート絶縁膜内への電子のトラップに対処可能な半導体記憶装置を提供することが可能になる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態の半導体記憶装置の構成を示す概略的な平面図である。
【図２】図１のメモリセルアレイ部の構成を示す平面図である。
【図３】図２に示すＡ−Ａ’線に沿った半導体記憶装置の断面図である。
【図４】図２に示すＢ−Ｂ’線に沿った半導体記憶装置の断面図である。
【図５】図３に示す配線層の平面形状を示す平面図である。
【図６】第２実施形態の半導体記憶装置の構成を示す概略的な平面図である。
【図７】図６に示すＣ−Ｃ’線に沿った半導体記憶装置の断面図である。
【図８】周辺トランジスタの構成を示す断面図である。
【図９】第１及び第２実施形態の変形例の半導体記憶装置の構成を示す概略的な平面図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態を、図面に基づいて説明する。
【００１１】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を示す概略的な平面図である。
【００１２】
本実施形態の半導体記憶装置には、図１に示すように、メモリセルアレイ部１０１と、周辺回路部１０２が設けられている。後述するように、メモリセルアレイ部１０１には、セルトランジスタ及び選択トランジスタが設けられており、周辺回路部１０２には、周辺トランジスタが設けられている。
【００１３】
本実施形態の半導体記憶装置には更に、ローデコーダ部１０３と、センスアンプ部１０４が設けられている。ローデコーダ部１０３及びセンスアンプ部１０４は、図１に示すように、メモリセルアレイ部１０１に隣接して設けられている。また、周辺回路部１０２は、センスアンプ部１０４を挟んで、メモリセルアレイ部１０１の周辺に設けられている。
【００１４】
なお、本実施形態の半導体記憶装置は、不揮発性半導体記憶装置、詳細には、ＮＡＮＤ型のフラッシュメモリとなっている。本実施形態の半導体記憶装置の構成の詳細については、後述する。
【００１５】
図２は、図１のメモリセルアレイ部１０１の構成を示す平面図である。
【００１６】
図２には、メモリセルアレイ部１０１内に設けられた素子分離領域１１１及び活性領域１１２が示されている。素子分離領域１１１及び活性領域１１２は、基板２０１の表面に平行なＹ方向に伸びており、基板２０１の表面に平行なＸ方向に沿って、基板２０１内に交互に形成されている。図２に示すように、Ｘ方向及びＹ方向は、基板２０１の表面に平行で、互いに直交する方向となっている。
【００１７】
図２には更に、メモリセルアレイ部１０１内に設けられたワード線ＷＬ及び選択線ＳＬが示されている。ワード線ＷＬ及び選択線ＳＬは、Ｘ方向に伸びている。ワード線ＷＬは、Ｙ方向において所定の間隔をおいて複数本配置されることにより、ワード線群を形成し、このワード線群に隣接するように選択線ＳＬが配置されている。図２には更に、ワード線ＷＬと活性領域１１２との交点に設けられたセルトランジスタ２１１と、選択線ＳＬと活性領域１１２との交点に設けられた選択トランジスタ２１２が示されている。セルトランジスタ２１１の各々は、電気的に書き換え可能な不揮発性メモリセルを構成している。
【００１８】
また、セルトランジスタ２１１と選択トランジスタ２１２は、Ｙ方向に伸びるＮＡＮＤストリングを構成している。図２では、１つのＮＡＮＤストリングの一部が、点線Ｌで示されている。各ＮＡＮＤストリングでは、複数のセルトランジスタ２１１が直列接続されており、これらのセルトランジスタ２１１の両端に選択トランジスタ２１２が接続されている。
【００１９】
メモリセルアレイ部１０１には更に、図２に示すように、セル部２２１と、シャント部２２２が設けられている。セル部２２１は、本発明のセル部の例であり、シャント部２２２は、本発明のダミー部の例である。
【００２０】
図２に示すように、セルトランジスタ２１１及び選択トランジスタ２１２は、メモリセルアレイ部１０１内の活性領域１１２上に形成されている。
【００２１】
セル部２２１は、メモリセルアレイ部１０１内において、セルトランジスタ２１１及び選択トランジスタ２１２を含む領域であり、セルトランジスタ２１１及び選択トランジスタ２１２が設けられた活性領域１１２と、これらの活性領域１１２間に位置する素子分離領域１１１とを含む領域となっている。
【００２２】
一方、シャント部２２２は、セル部２２１への電力供給用の領域であり、例えば、周辺回路部１０２のポンプ回路からセル部２２１のウェル（後述する第１ウェルＷＥＬＬ1）に電力を供給する。そのため、シャント部２２２は、セルトランジスタ２１１及び選択トランジスタ２１２として用いられていないダミートランジスタ及びダミー選択トランジスタが設けられている活性領域１１２と、これらの活性領域１１２間に位置する素子分離領域１１１とを含む領域となっている。シャント部２２２は、メモリセルアレイ部１０１内においてセル部２２１に隣接して設けられており、セル部２２１同士の間に位置している。なお、図２では、シャント部２２２は１個だけ示されているが、メモリセルアレイ部１０１内には、複数個のシャント部が配置されていても構わない。
【００２３】
なお、セル部２２１内の素子分離領域１１１及び活性領域１１２はそれぞれ、本発明の第１の素子分離領域及び第１の活性領域の例である。図２では、セル部２２１内の素子分離領域１１１及び活性領域１１２がそれぞれ、参照符号１１１Ａ及び１１２Ａで示されている。
【００２４】
また、シャント部２２２内の素子分離領域１１１及び活性領域１１２はそれぞれ、本発明の第２の素子分離領域及び第２の活性領域の例である。図２では、シャント部２２２内の素子分離領域１１１及び活性領域１１２がそれぞれ、参照符号１１１Ｂ及び１１２Ｂで示されている。素子分離領域１１１Ｂ及び活性領域１１２Ｂはそれぞれ、素子分離領域１１１Ａ及び活性領域１１２Ａと異なる領域となっている。
【００２５】
図２には更に、セル部２２１内の選択線ＳＬ間に設けられたコンタクトプラグ２３１と、シャント部２２２内の選択線ＳＬ間に設けられたダミーコンタクトプラグ２３２が示されている。
【００２６】
コンタクトプラグ２３１は、セルトランジスタ２１１及び選択トランジスタ２１２用に使用される通常のコンタクトプラグであり、セル部２２１内の活性領域１１２上に形成されている。コンタクトプラグ２３１は、図２に示すように、メモリセルアレイ部１０１のコンタクト領域内、即ち、異なるＮＡＮＤストリングに属する選択線ＳＬ同士の間に形成されている。
【００２７】
一方、ダミーコンタクトプラグ２３２は、セル部２２１内の活性領域１１２Ａに接続されていない。即ち、ダミーコンタクトプラグ２３２は、セルトランジスタ２１１及び選択トランジスタ２１２には電気的に接続されていないコンタクトプラグであり、シャント部２２２内の活性領域１１２Ｂ上に形成されている。ダミーコンタクトプラグ２３２の使用方法については、後述する。ダミーコンタクトプラグ２３２は、コンタクトプラグ２３１と同様に、メモリセルアレイ部１０１のコンタクト領域内に形成されている。
【００２８】
図２では、コンタクトプラグ２３１とダミーコンタクトプラグ２３２は共に、Ｘ方向に沿って千鳥状に配置されている。このように、コンタクトプラグ２３１とダミーコンタクトプラグ２３２は、同一の配列パターンで配置することが望ましい。これにより、これらのプラグの製造が容易になる。コンタクトプラグ２３１とダミーコンタクトプラグ２３２は例えば、Ｘ方向に沿って直線状に配置しても構わない。
【００２９】
続いて、本実施形態の半導体記憶装置の断面形状について説明する。
【００３０】
図３は、図２に示すＡ−Ａ’線に沿った半導体記憶装置の断面図である。
【００３１】
図３に示すように、基板２０１内には、Ｙ方向（図２参照）に伸びる複数の素子分離絶縁膜２０２が設けられている。これにより、基板２０１内に、素子分離領域１１１及び活性領域１１２が形成されている。
【００３２】
図３には更に、基板２０１上に形成された第１の層間絶縁膜２４１と、第１の層間絶縁膜２４１上に形成された第２の層間絶縁膜２４２が示されている。第１の層間絶縁膜２４１には、複数のコンタクトホールが設けられており、これらのコンタクトホール内に、コンタクトプラグ２３１及びダミーコンタクトプラグ２３２が埋め込まれている。
【００３３】
図３には更に、コンタクトプラグ２３１及びダミーコンタクトプラグ２３２上に形成された配線層２５１が示されている。配線層２５１は、第１の層間絶縁膜２４１上に形成されており、第２の層間絶縁膜２４２で覆われている。図３では、配線層２５１のうち、コンタクトプラグ２３１上に形成されている部分が、２５１Ｘ及びＹで示され、ダミーコンタクトプラグ２３２上に形成されている部分が、２５１Ｚで示されている。
【００３４】
図４は、図２に示すＢ−Ｂ’線に沿った、選択線ＳＬ間の活性領域１１２Ａ上における半導体記憶装置の断面図である。
【００３５】
図４には、基板２０１上に形成されたセルトランジスタ２１１及び選択トランジスタ２１２が示されている。
【００３６】
セルトランジスタ２１１の各々は、ｐ型の基板２０１上に順に形成されたゲート絶縁膜３０１と、浮遊ゲート３０２と、ゲート間絶縁膜３０３と、制御ゲート３０４により構成されている。セルトランジスタ２１１は、ｎ値（ｎは２以上の整数）を記憶可能なメモリセルとなっている。
【００３７】
ここで、基板２０１内には、上層から、ｐ型の第１ウェルＷＥＬＬ1と、ｎ型の第２ウェルＷＥＬＬ2とが形成されており、これらのウェルの外部に存在する基板２０１内のその他の領域（以下「ウェル外部領域」と呼ぶ）は、ｐ型領域となっている。第１ウェルＷＥＬＬ1は、第２ウェルＷＥＬＬ2により、ウェル外部領域から電気的に分離されており、例えば、制御ゲート３０４に０Ｖが加えられ、かつ、この第１ウェルＷＥＬＬ1に高電圧が加えられることで、メモリセルトランジスタ２１１に蓄積された電荷が引き抜かれる。なお、第１ウェルＷＥＬＬ1とウェル外部領域は共にｐ型領域であるが、第１ウェルＷＥＬＬ1の不純物濃度は、ウェル外部領域の不純物濃度よりも高くなっており、第１ウェルＷＥＬＬ1は、ウェル外部領域よりも抵抗が低くなっている。即ち、基板２０１内のウェル外部領域は、メモリセルアレイ部１０１内において比較的抵抗が高いといえる。
【００３８】
また、選択トランジスタ２１２の各々は、基板２０１上に順に形成されたゲート絶縁膜３１１と、第１の電極層３１２と、絶縁膜３１３と、第２の電極層３１４により構成されている。選択トランジスタ２１２には、絶縁膜３１３を貫通する開口部αが設けられており、開口部αにより、第１の電極層３１２と第２の電極層３１４とが電気的に接続されている。第１及び第２の電極層３１２，３１４は、選択トランジスタ２１２のゲート電極を構成している。
【００３９】
図４には更に、第１ウェルＷＥＬＬ1（活性領域１１２）内に形成された拡散層４０１が示されている。図４には、ＮＡＮＤストリング１本分のセルトランジスタ２１１及び選択トランジスタ２１２が示されており、これらのトランジスタは、拡散層４０１により互いに直列接続されている。各ＮＡＮＤストリングは、Ｙ方向に伸びるビット線（図示せず）に接続されている。
【００４０】
また、図３に示したＡ−Ａ’断面において、第２ウェルＷＥＬＬ2はシャント部２２２間で分離されているが、第２ウェルＷＥＬＬ2は、シャント部２２２間で接続されていてもよい。即ち、シャント部２２２において活性領域１１２Ｂが第２ウェルＷＥＬＬ2に囲まれていなければよく、シャント部２２２のいずれかの部分において第２ウェルＷＥＬＬ2に切れ目があり、活性領域１１２Ｂが、基板２０１内のウェル外部領域に接続されていればよい。
【００４１】
ここで、再び図２を参照して、ダミーコンタクトプラグ２３２の使用方法について説明する。
【００４２】
上述のように、ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置では、メモリセルに対する書き込み動作や消去動作の際、メモリセルの温度が低いほど、ゲート絶縁膜内に電子がトラップされやすいという問題がある。ゲート絶縁膜内に電子がトラップされると、セルトランジスタの閾値電圧が変動し、メモリセルに対する書き込み回数や消去回数が増えてしまう。そのため、ゲート絶縁膜内に電子がトラップされやすいと、ゲート絶縁膜の劣化が速く進んでしまうという問題がある。
【００４３】
そこで、本実施形態では、シャント部２２２内の活性領域１１２上に、ダミーコンタクトプラグ２３２を設ける。これにより、シャント部２２２内における比較的高抵抗の基板２０１、即ち、シャント部２２２内の活性領域１１２に、電圧を印加することが可能となっている。
【００４４】
そして、本実施形態の半導体記憶装置は、シャント部２２２内の活性領域１１２に電圧を印加することで、半導体記憶装置の温度を上昇させる。活性領域１１２は、高抵抗な抵抗素子に相当するため、電圧が印加されるとジュール熱を発生する。本実施形態では、この温度上昇により、ゲート絶縁膜３０１（図４参照）内にトラップされた電子をデトラップし、セルトランジスタ２１１の閾値電圧の変動を抑制することができる。これにより、本実施形態では、メモリセルに対する書き込み回数や消去回数を減らし、ゲート絶縁膜３０１の劣化を抑制することができる。
【００４５】
また、本実施形態では、ダミーコンタクトプラグ２３２は、セル部２２１として使用されないシャント部２２２に配置される。これにより、本実施形態では、半導体記憶装置のチップサイズを拡大することなく、半導体記憶装置の温度を上昇させる機構を実現することができる。
【００４６】
また、ゲート絶縁膜３０１への電子のトラップは、メモリセルの温度が低いほど起こりやすくなる。よって、電圧を印加する活性領域１１２は、できるだけメモリセルの近くに存在することが望ましい。これにより、メモリセルの温度を上昇させやすくなるからである。図２に示すように、シャント部２２２は、セル部２２１に隣接して設けられており、メモリセルに近い位置に存在している。そのため、ダミーコンタクトプラグ２３２をシャント部２２２に設置することには、メモリセルの温度を上昇させやすくなるという利点がある。
【００４７】
また、ゲート絶縁膜３０１への電子のトラップは、メモリセルに対する書き込み動作や消去動作の際に生じる。そこで、本実施形態の半導体記憶装置は、メモリセルに対するデータの書き込み時及び消去時に、ダミーコンタクトプラグ２３２に電圧を印加する。これにより、電子のトラップからデトラップまでに期間が開いてしまうことを防ぐことが可能になる。
【００４８】
また、本実施形態の周辺回路部１０２内に存在する制御回路は、ダミーコンタクトプラグ２３２に対し、コンタクトプラグ２３１に印加する電圧と同じ大きさの電圧を印加する。例えば、消去動作に用いる消去電圧は２０〜３０Ｖ程度、書き込み動作に用いる書き込み電圧は１５〜２５Ｖ程度であり、これらはメモリセルの温度を上昇させるには十分な電圧である。これには、コンタクトプラグ２３１に電圧を印加する機構を、ダミーコンタクトプラグ２３２にもそのまま転用できるという利点がある。本実施形態では、メモリセルに対する書き込み動作や消去動作の間、ダミーコンタクトプラグ２３２に一定の電圧が印加される。
【００４９】
なお、本実施形態では、ダミーコンタクトプラグ２３２は、シャント部２２２内の全ての活性領域１１２上に配置されているが、シャント部２２２内の一部の活性領域１１２上のみに配置してもよい。ただし、ダミーコンタクトプラグ２３２をシャント部２２２内の全ての活性領域１１２上に配置することには、シャント部２２２を無駄なく活用できるという利点がある。
【００５０】
また、本実施形態では、ダミーコンタクトプラグ２３２は、コンタクトプラグ２３１と同一の配列パターンで配置されているが、コンタクトプラグ２３１と異なる配列パターンで配置してもよい。ただし、ダミーコンタクトプラグ２３２をコンタクトプラグ２３１と同一の配列パターンで配置することには、これらのプラグの製造が容易になるという利点がある。
【００５１】
また、ダミーコンタクトプラグ２３２を配置する活性領域１１２は、基板２０１に不純物を注入して形成してもよいし、セル部２２１内の第１ウェルＷＥＬＬ1と同じ構成のものを使用してもよい。また、活性領域１２２Ｂがｐ型である限り、活性領域１１２に更にｎ型の不純物を注入した構成のものでもよい。その結果、活性領域１２２Ｂの抵抗率を上げることができ、さらにメモリセルの温度を上昇させることができる。
【００５２】
ここで、図３に示す配線層２５１（２５１Ｘ〜Ｚ）の平面形状について説明する。
【００５３】
図５は、配線層２５１の平面形状を示す平面図である。
【００５４】
図５では、配線層２５１のうち、コンタクトプラグ２３１上に形成されている部分が、２５１Ｘ，Ｙで示されている。これらの配線２５１Ｘ，Ｙは、周辺回路部１０２のポンプ回路からセル部２２１に電力を供給するための引き回し配線となっている。図５に示すように、配線２５１Ｘ，Ｙは、周辺回路部１０２とセル部２２１とを繋ぐための領域であるシャント部２２２内に配置されている。図５では、コンタクトプラグ２３１はいわゆる共通ソース線に繋がるコンタクトプラグであり、配線２５１Ｘ，Ｙは、複数のコンタクトプラグ２３１に共通に接続されている。
【００５５】
図５では更に、配線層２５１のうち、ダミーコンタクトプラグ２３２上に形成されている部分が、２５１Ｚで示されている。この配線２５１Ｚは、ダミーコンタクトプラグ２３２に電圧を印加するための引き回し配線となっている。この電圧は、セル部２２１に供給される電力と同様、周辺回路部１０２のポンプ回路から供給される。そのため、配線２５１Ｚは、配線２５１Ｘ，Ｙと同様、シャント部２２２内に配置されている。
【００５６】
以上のように、本実施形態では、セル部２２１内の活性領域１１２上にコンタクトプラグ２３１を設置すると共に、シャント部２２２内の活性領域１１２上にダミーコンタクトプラグ２３３を設置する。これにより、本実施形態では、シャント部２２２内の活性領域１１２に電圧を印加することで、半導体記憶装置の温度を上昇させ、ゲート絶縁膜３０１内にトラップされた電子をデトラップすることが可能となる。
【００５７】
また、シャント部２２２は、セル部２２１として使用されない領域であるため、本実施形態では、半導体記憶装置のチップサイズを拡大することなく、半導体記憶装置の温度を上昇させる機構を実現することができる。
【００５８】
また、シャント部２２２は、セル部２２１に隣接して設けられているため、ダミーコンタクトプラグ２３２をシャント部２２２に設置することにより、メモリセルの温度を上昇させやすくなる。
【００５９】
なお、本実施形態では、ダミー部の例としてシャント部２２２を取り上げたが、ダミー部は、メモリセルアレイ部１０１内におけるシャント部２２２以外の領域であっても構わない。
【００６０】
以下、本発明の第２実施形態について説明する。第２実施形態は、第１実施形態の変形例であり、第２実施形態については、第１実施形態との相違点を中心に説明する。
【００６１】
（第２実施形態）
図６は、第２実施形態の半導体記憶装置の構成を示す概略的な平面図である。
【００６２】
本実施形態の半導体記憶装置は、図６に示すように、メモリセルアレイ部１０１と、周辺回路部１０２と、ローデコーダ部１０３と、センスアンプ部１０４とを備える。第１実施形態と同様である。
【００６３】
図６には更に、周辺回路部１０２に設けられた領域Ｒ及びＲ’が示されている。領域Ｒは、周辺回路部１０２の端部に位置しており、領域Ｒ’は、周辺回路部１０２の端部から離れた場所に位置している。領域Ｒ及びＲ’の詳細については、後述する。
【００６４】
本実施形態のメモリセルアレイ部１０１の構成は、図２に示す通りであり、第１実施形態と同様である。ただし、本実施形態では、後述するように、ダミーコンタクトプラグが周辺回路部１０２に配置されることから、図２に示すダミーコンタクトプラグ２３２は配置されなくてもよい。
【００６５】
本実施形態のメモリセルアレイ部１０１では、図２に示すように、セルトランジスタ２１１及び選択トランジスタ２１２が、一部の活性領域１１２上、即ち、セル部２２１内の１１２Ａで示す活性領域１１２上に形成されている。第１実施形態と同様である。メモリセルアレイ部１０１内の素子分離領域１１１（１１１Ａ，Ｂ）及び活性領域１１２（１１２Ａ，Ｂ）はそれぞれ、本発明の第１の素子分離領域及び第１の活性領域の例である。
【００６６】
続いて、本実施形態の半導体記憶装置の断面形状について説明する。
【００６７】
図７は、図６に示すＣ−Ｃ’線に沿った半導体記憶装置の断面図である。
【００６８】
図７に示すように、周辺回路部１０２の領域Ｒにおいては、メモリセルアレイ部１０１と同様、基板２０１内に複数の素子分離絶縁膜２０２が設けられている。これにより、基板２０１内に、素子分離領域１１１及び活性領域１１２が形成されている。周辺回路部１０２では、素子分離領域１１１及び活性領域１１２が、基板２０１の表面に平行な方向に沿って、基板２０１内に交互に形成されている。
【００６９】
メモリセルアレイ部１０１内には、セルトランジスタ２１１及び選択トランジスタ２１２が設けられているのに対し、周辺回路部１０２内には、周辺トランジスタが設けられている。そして、セルトランジスタ２１１及び選択トランジスタ２１２が、メモリセルアレイ部１０１内の一部の活性領域１１２上に形成されているのと同様に、周辺トランジスタは、周辺回路部１０２内の一部の活性領域１１２上に形成されている。周辺回路部１０２内の素子分離領域１１１及び活性領域１１２はそれぞれ、本発明の第２の素子分離領域及び第２の活性領域の例である。なお、周辺トランジスタの詳細な形状は、後述する。
【００７０】
本実施形態では、周辺回路部１０２の端部に位置する領域Ｒ内では、活性領域１１２上に周辺トランジスタが設けられていないものとする。図７では、領域Ｒ内の素子分離領域１１１及び活性領域１１２が、１１１Ｃ及び１１２Ｃで示されており、領域Ｒ外の素子分離領域１１１及び活性領域１１２が、１１１Ｄ及び１１２Ｄで示されている。
【００７１】
そして、本実施形態では、ダミーコンタクトプラグ２３３が、周辺回路部１０２において、領域Ｒ内の活性領域１１２上、即ち、周辺トランジスタが設けられていない活性領域１１２上に形成されている。これにより、本実施形態では、第１実施形態の場合と同様、領域Ｒ内の活性領域１１２に電圧を印加することが可能となっている。領域Ｒは、本発明のダミー部の例である。
【００７２】
本実施形態のダミーコンタクトプラグ２３３の使用方法は、第１実施形態のダミーコンタクトプラグ２３２の使用方法と同様である。
【００７３】
本実施形態の半導体記憶装置は、領域Ｒ内の活性領域１１２に電圧を印加することで、半導体記憶装置の温度を上昇させる。本実施形態では、この温度上昇により、ゲート絶縁膜３０１（図４参照）内にトラップされた電子をデトラップし、セルトランジスタ２１１の閾値電圧の変動を抑制することができる。これにより、本実施形態では、メモリセルに対する書き込み回数や消去回数を減らし、ゲート絶縁膜３０１の劣化を抑制することができる。
【００７４】
また、本実施形態では、ダミーコンタクトプラグ２３３は、周辺回路部１０２内において、周辺トランジスタが設けられていない活性領域１１２上に配置される。これにより、本実施形態では、半導体記憶装置のチップサイズを拡大することなく、半導体記憶装置の温度を上昇させる機構を実現することができる。
【００７５】
図８は、本実施形態の周辺トランジスタ２１３の構成を示す断面図である。図８には、基板２０１上に形成された周辺トランジスタ２１３が示されている。
【００７６】
周辺トランジスタ２１３の各々は、基板２０１上に順に形成されたゲート絶縁膜３２１と、第１の電極層３２２と、絶縁膜３２３と、第２の電極層３２４により構成されている。周辺トランジスタ２１３には、絶縁膜３２３を貫通する開口部βが設けられており、開口部βにより、第１の電極層３２２と第２の電極層３２４とが電気的に接続されている。第１及び第２の電極層３２２，３２４は、周辺トランジスタ２１３のゲート電極を構成している。図８には更に、基板２０１（活性領域１１２）内に形成された拡散層４０１が示されている。
【００７７】
ここで、図２、図６、及び図７を参照して、第１実施形態と第２実施形態との違いについて説明する。
【００７８】
第１実施形態では、図２に示すように、ダミーコンタクトプラグ２３２は、シャント部２２２内に形成される。シャント部２２２は、セル部２２１に隣接して設けられており、メモリセルに近い位置に存在している。従って、第１実施形態には、メモリセルの温度を上昇させやすいという利点がある。
【００７９】
一方、第２実施形態では、図７に示すように、ダミーコンタクトプラグ２３３は、周辺回路部１０２内に形成される。周辺回路部１０２は、シャント部２２２に比べて、セル部２２１から離れた位置に設けられている。しかしながら、第２実施形態では、領域Ｒの長さから明らかなように、抵抗素子として作用する活性領域１１２の長さを長くとることができるため、大量のジュール熱を発生させることができる。従って、第２実施形態には、発生する熱量が比較的大きいという利点がある。
【００８０】
なお、第２実施形態では、図６に示すように、領域Ｒが周辺回路部１０２の端部に位置している。これは、周辺回路部１０２では一般に、端部が使用されず、端部に位置する活性領域１１２上に周辺トランジスタが設けられないことに起因している。
【００８１】
また、場合によっては、領域Ｒ’のような、周辺回路部１０２の端部から離れた領域が使用されないこともある。この場合には、ダミーコンタクトプラグ２３３は、領域Ｒ’内の活性領域１１２上に設けてもよい。ダミーコンタクトプラグ２３３を領域Ｒ’内に設置することには、領域Ｒ内に設置するのに比べて、温度上昇に寄与する活性領域１１２とメモリセルとの距離が近くなり、メモリセルの温度を上昇させやすくなるという利点がある。領域Ｒ’もまた、本発明のダミー部の例である。
【００８２】
また、領域Ｒ又は領域Ｒ’における構造を、メモリセルアレイ部１０１と同様の構造にすることにより、幅の狭い活性領域１１２Ｃを設けることができる。その結果、活性領域１１２Ｃの抵抗が大きくなり、メモリセルの温度を上昇させやすくすることができる。
【００８３】
以上のように、本実施形態では、メモリセルアレイ部１０１内におけるセルトランジスタ２１１が設けられた活性領域１１２上に、コンタクトプラグ２３１を設置すると共に、周辺回路部１０２内における周辺トランジスタ２１３が設けられていない活性領域１１２上に、ダミーコンタクトプラグ２３３を設置する。これにより、本実施形態では、後者のの活性領域１１２に電圧を印加することで、半導体記憶装置の温度を上昇させ、ゲート絶縁膜３０１内にトラップされた電子をデトラップすることが可能となる。
【００８４】
また、ダミーコンタクトプラグ２３３は、周辺トランジスタ２１３が設けられていない活性領域１１２上に設置されるため、本実施形態では、半導体記憶装置のチップサイズを拡大することなく、半導体記憶装置の温度を上昇させる機構を実現することができる。
【００８５】
また、本実施形態では、抵抗素子として作用する活性領域１１２の長さを長くとることができるため、大量のジュール熱を発生させることができる。
【００８６】
また、図９に示すように、メモリセルアレイ部１０１が複数のローデコーダ部１０３により分離されている半導体記憶装置であっても、第１及び第２実施形態を適用することが可能である。図９は、第１及び第２実施形態の変形例の半導体記憶装置の構成を示す概略的な平面図である。
【００８７】
以上、本発明の具体的な態様の例を、第１及び第２実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００８８】
１０１  メモリセルアレイ部
１０２  周辺回路部
１０３  ローデコーダ部
１０４  センスアンプ部
１１１  素子分離領域
１１２  活性領域
２０１  基板
２０２  素子分離絶縁膜
２１１  セルトランジスタ
２１２  選択トランジスタ
２１３  周辺トランジスタ
２２１  セル部
２２２  シャント部
２３１  コンタクトプラグ
２３２  ダミーコンタクトプラグ
２３３  ダミーコンタクトプラグ
２４１  第１の層間絶縁膜
２４２  第２の層間絶縁膜
２５１  配線層
３０１  ゲート絶縁膜
３０２  浮遊ゲート
３０３  ゲート間絶縁膜
３０４  制御ゲート
３１１  ゲート絶縁膜
３１２  第１の電極層
３１３  絶縁膜
３１４  第２の電極層
３２１  ゲート絶縁膜
３２２  第１の電極層
３２３  絶縁膜
３２４  第２の電極層
４０１  拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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