(57)【要約】【課題】複数のレイアウトブロックのうちの一部のレイアウトブロックの電源を必要に応じてオンオフ制御することが可能であり、配線効率の悪化、電源面積の増大し、チップサイズの増大を抑制し得る電源遮断用回路セルを有するＬＳＩを提供する。【解決手段】チップ内に複数のレイアウトブロック１１、１２を有し、複数のレイアウトブロックの一部に供給する電源を必要に応じて遮断するための電源遮断用アナログスイッチ１３と、電源遮断対象である電源遮断ブロック１２の出力ノードと電源遮断対象でない電源常時オンブロック１１との間に挿入される回路遮断用アイソレーションセル１４を有する半導体集積回路において、電源遮断用アナログスイッチと回路遮断用アイソレーションセルとを組み込んだ電源遮断用回路セル２０を設ける。【選択図】図１
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【特許請求の範囲】
【請求項１】
チップ内に複数のレイアウトブロックを有し、複数のレイアウトブロックの一部に供給する電源を必要に応じて遮断するための電源遮断用アナログスイッチと、電源遮断対象である電源遮断ブロックの出力ノードと電源遮断対象でない電源常時オンブロックとの間に挿入される回路遮断用アイソレーションセルを有する半導体集積回路において、
前記電源遮断用アナログスイッチと前記回路遮断用アイソレーションセルとを組み込んだ電源遮断用回路セルを具備することを特徴とする半導体集積回路。
【請求項２】
前記電源遮断用回路セルは、
前記電源常時オンブロックの電源に接続された第１の電源線、電源遮断ブロックの電源に接続された第２の電源線、基準電位電源線、前記第１の電源線と第２の電源線との間に挿入された前記電源遮断用アナログスイッチと、前記第１の電源線および前記基準電位電源線に電源ノードおよび基準電位ノードが接続された前記アイソレーションセルとを具備することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記電源遮断ブロックは、複数のブロックに分けられており、これら複数のブロックと前記電源常時オンブロックとの間にそれぞれ前記電源遮断用回路セルが配置されており、前記複数のブロックの電源遮断用回路セルにおける電源遮断用アナログスイッチは、各ブロックで別々の制御信号により制御され、前記複数のブロックが隣接する領域には電源分離用のフィルセルが配置されている
ことを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記電源常時オンブロック内に、前記電源遮断ブロックおよび前記電源遮断用回路セルが複数配置されていることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（ＬＳＩ）に係り、特にチップ内に複数のレイアウトブロックを有するＬＳＩにおいて複数のレイアウトブロックの一部に供給する電源をアナログスイッチを用いて必要に応じて遮断する回路に関するもので、例えばカスタムＬＳＩに使用される。
【背景技術】
【０００２】
この種のＬＳＩにおいて、低消費電力化の設計手法の一つとして、チップ内のレイアウトブロックに供給する電源を遮断することにより、リークを完全に無くし、レイアウトブロックでの消費電流を削減することが望ましい。そのために、複数のレイアウトブロック全ての電源を遮断せず、一部のレイアウトブロックの電源を、必要に応じてアナログスイッチを用いてオンオフ制御する部分的電源遮断手法が知られている。
【０００３】
この部分的電源遮断手法は、電源を遮断しないレイアウトブロック（電源常時オンレイアウトブロック）の電源とは別に、電源遮断対象であるレイアウトブロック（電源遮断レイアウトブロック）の電源を準備することが必要である。また、アナログスイッチの電圧降下が大きいので、電源常時オンレイアウトブロックと電源遮断レイアウトブロックとで電位差が発生し、両方のレイアウトブロックに対して設計ライブラリセットを準備することが必要である。この際、電源遮断レイアウトブロックの系統が多ければ、その分だけ設計ライブラリセットを準備することが必要である。
【０００４】
また、電源遮断レイアウトブロックにおける回路セルの電源が遮断されると、この回路セルの値は不定になるので、電源遮断レイアウトブロックの出力信号の経路に回路遮断用セル（アイソレーションセル）を挿入し、出力値を固定する必要がある。この場合、電源遮断レイアウトブロックに接続されるアイソレーションセルが当該電源遮断レイアウトブロックから離れていると、アイソレーションセルの後段にバッファ用回路セル（リピータセル）を挿入する必要がある。このようなアイソレーションセル、リピータセルなどの電源は、電源遮断レイアウトブロックの電源系とは別の電源常時オンレイアウトブロックの電源から供給する必要がある。アイソレーションセルの配置は、電源遮断レイアウトブロックの近傍に配置するのが好ましい。仮に、アイソレーションセルを電源常時オンレイアウトブロックの近傍に配置した場合には、アイソレーションセルに入力する不定値の信号配線が電源遮断レイアウトブロックから電源常時オンレイアウトブロックまで延びることになる。したがって、電源オンの時と電源オフの時では隣接配線に与える影響（hold制約）が違うので、この影響を考慮した設計が必要となり、設計がより複雑化にする原因となる。
【０００５】
一方、特許文献１には、複数の回路セルを有するＬＳＩにおいて、電源スイッチセルを有する点が開示されている。この電源スイッチセルは、複数の電源線群と、この電源線群から分岐して、少なくとも１つの回路セルに電源を供給する複数の分岐線群と、分岐線群上に挿入され、入力制御信号に応じて回路セルへの電源供給を手段する電源スイッチセルを有する点が開示されている。
【０００６】
しかし、上記電源スイッチセルは、特許文献１中の図９あるいは図１１に示すように、セル内トランジスタにバックゲート電圧を印加するための配線が必要となり、通常のセルに対して電源ラインを追加している。このようなパターン変更は、２電源が必要となり、セルサイズが増大し、配線効率が悪化し、電源面積が増大し、ＬＳＩチップサイズが増大するという問題がある。また、電源スイッチセルとして既存セルを使用できないので、専用ライブラリの開発が必要になる。また、スイッチトランジスタに接続される電源ラインが完全には遮断されないので、リーク電流が発生するという問題がある。また、上記電源スイッチセルを使用する場合、全ての論理セルにおいて電源ラインを追加する必要があるので、ＬＳＩチップサイズが増大するという問題がある。また、特許文献１中の図１４に示すように、二層のメタル電源ラインを同一方向に追加すると、二層のメタル電源ラインを直交方向に配置する場合に比べて、配線効率が悪化し、ＬＳＩチップサイズが増大するという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２５９８７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は前記した従来の問題点を解決すべくなされたもので、複数のレイアウトブロックのうちの一部のレイアウトブロックの電源を必要に応じてオンオフ制御することが可能であり、配線効率の悪化、電源面積の増大し、チップサイズの増大を抑制し得る電源遮断用回路セルを有する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、チップ内に複数のレイアウトブロックを有し、複数のレイアウトブロックの一部に供給する電源を必要に応じて遮断するための電源遮断用アナログスイッチと、電源遮断対象である電源遮断レイアウトブロックの出力ノードと電源遮断対象でない電源常時オンレイアウトブロックとの間に挿入される回路遮断用アイソレーションセルを有する半導体集積回路において、前記電源遮断用アナログスイッチと前記回路遮断用アイソレーションセルとを組み込んだ電源遮断用回路セルを具備することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、複数のレイアウトブロックのうちの一部のレイアウトブロックの電源を必要に応じてオンオフ制御することが可能であり、配線効率の悪化、電源面積の増大し、チップサイズの増大を抑制し得る電源遮断用回路セルを有する半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施形態に係るＬＳＩのチップ内におけるレイアウトブロック配置の一例を示す図。
【図２】図１中の電源遮断用回路セルの１個を代表的に取り出してパターン配置の一例を示す図。
【図３】図２に示した電源遮断用回路セルの変形例を示す図。
【図４】本発明の第２の実施形態に係るＬＳＩのチップ内におけるレイアウトブロック配置の一例を示す図。
【図５】本発明の第３の実施形態に係るＬＳＩのチップ内におけるレイアウトブロック配置の一例を示す図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１３】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るＬＳＩのチップ内におけるレイアウトブロック配置の一例を示す。
【００１４】
本実施形態のＬＳＩチップ内には、電源遮断対象でない電源常時オン(ON)ブロック１１、電源遮断対象である電源遮断(ON/OFF)ブロック１２がそれぞれ複数配置されている。そして、電源遮断ブロック１２に供給する電源を必要に応じて遮断するための電源遮断用のアナログスイッチ１３と、電源遮断ブロック１２の出力ノードと電源常時オンブロック１１の入力ノードとの間に挿入される回路遮断用のアイソレーションセル１４がそれぞれ複数配置されている。
【００１５】
本実施形態のＬＳＩにおいては、アナログスイッチ１３とアイソレーションセル１４とをそれぞれ１個ずつ組み込んだ電源遮断用回路セル２０が複数配置されている。ここで、アイソレーションセル１４は、既存のアイソレーションセルを用いることができる。
【００１６】
図２は、図１中の電源遮断用回路セル２０の１個を代表的に取り出してパターン配置の一例を示す。この電源遮断用回路セル２０は、電源常時オンブロックの電源に接続されている第１の電源線２１と、電源遮断ブロックの電源に接続されている第２の電源線２２と、基準電位に接続されている基準電位電源線２３と、アナログスイッチ１３と、アイソレーションセル１４とを具備する。ここで、アナログスイッチ１３は、第１の電源線２１と第２の電源線２２との間に挿入されており、制御信号により制御される。また、アイソレーションセル１４は、電源ノードおよび基準電位ノードが第１の電源線２１および基準電位電源線２３に接続されている。
【００１７】
上記構成のＬＳＩによれば、電源遮断用のアナログスイッチ１３とアイソレーションセル１４を用いた基本構成により、部分的電源遮断動作を行わせることが可能である。本実施形態の電源遮断用回路セル２０は、通常構成の電源セルにアナログスイッチ１３とアイソレーションセル１４を組み込んだものであり、電源遮断ブロック１２と電源常時オンブロック１１（いずれも図１に図示）との間に配置することにより電源遮断ブロック１２の電源を必要に応じてオンオフ制御することができる。しかも、特許文献１中の電源スイッチセルのようにセル内トランジスタにバックゲート電圧を印加するものとは異なり、バックゲート電圧印加用の配線を追加する必要はない。したがって、バックゲート電圧印加用の配線を追加することに伴う配線効率の悪化、電源面積の増大、チップサイズの増大を招くことがない。
【００１８】
また、上記のような構成の電源遮断用回路セル２０を用いることにより、従来例で説明したように、ＬＳＩに単純に電源遮断用アナログスイッチとアイソレーションセルを設ける場合に懸念される様々な問題点、すなわち、電源遮断用アナログスイッチの面積のオーバーヘッドを削除し、レイアウトブロックのサイズとデッドスペースを削減し、電源遮断用電源配線を削除し、アイソレーションセルの電源配線の複雑性を削除し、電源遮断用アナログスイッチによる電圧降下を分散して電圧降下を小さくすることができる。
【００１９】
＜電源遮断用回路セルの変形例＞
図３は、図２に示した電源遮断用回路セルの変形例を示す。この電源遮断用回路セル２０は、図２を参照して前述した電源遮断用回路セル２０と比べて、アナログスイッチ１３とアイソレーションセル１４とをそれぞれ例えば２個ずつ組み込んでいる点が異なる。２個のアナログスイッチ１３は並列に接続されており、図２に比べてアナログスイッチとしてのサイズが２倍となる。
【００２０】
このように、電源遮断用回路セル２０は、適用しようとするレイアウトブロックの回路規模に応じて、アナログスイッチ１３のサイズ、アイソレーションセル１４の数を増減することができる。
【００２１】
＜第２の実施形態＞
図４は、本発明の第２の実施形態に係るＬＳＩのチップ内におけるレイアウトブロック配置の一例を示す。このＬＳＩは、前述した第１の実施形態のＬＳＩと比べて、次の点が異なる。（１）電源遮断ブロック１２が、VDD1系のブロック(block2)１２１と、VDD2系のブロック(block3)１２２の２つに分けられている。（２）電源常時オンブロック(block1)１１とVDD1系の電源遮断ブロック１２１との間に前述した第１の実施形態のＬＳＩと同様の電源遮断用回路セル２０が例えば４個配置されている。同様に、電源常時オンブロック１１とVDD2系の電源遮断ブロック１２２との間に前述した第１の実施形態のＬＳＩと同様の電源遮断用回路セル２０が例えば４個配置されている。（３）VDD1系の電源遮断ブロック１２１用の電源遮断用アナログスイッチ１３と、VDD2系の電源遮断ブロック１２２用の電源遮断用アナログスイッチ１３は別々の制御信号CTL1、CTL2により制御される。（４）VDD1系の電源遮断ブロック１２１とVDD2系の電源遮断ブロック１２２とが隣接する領域には電源分離用のフィル(fill)セル１２３が配置されている。
【００２２】
なお、図４中、電源常時オンブロック１１、各電源遮断用回路セル２０に電源電圧VDDを供給する電源配線４１が配線されており、電源常時オンブロック１１、各電源遮断用回路セル２０に基準電位VSS を供給する基準電位電源線４２が配線されている。
【００２３】
上記構成によれば、VDD1系の電源遮断ブロック１２１，VDD2系の電源遮断ブロック１２２と電源常時オンブロック１１との関係に着目すれば、基本的には前述した第１の実施形態のＬＳＩと同様に、配線効率の悪化、電源面積の増大、チップサイズの増大を招くことなく、部分的電源遮断動作を行わせることができる。この場合、従来の構成では必要とした電源配線４１とVDD1系の電源遮断ブロック１２１内の電源線との間に挿入される電源遮断用アナログスイッチおよび電源配線（図中波線表示）、また、電源配線４１とVDD2系の電源遮断ブロック１２２内の電源線との間に挿入される電源遮断用アナログスイッチおよび電源配線（図中破線表示）を省略することができる。
【００２４】
＜第３の実施形態＞
図５は、本発明の第３の実施形態に係るＬＳＩのチップ内におけるレイアウトブロック配置の一例を示す。このＬＳＩは、前述した第１の実施形態のＬＳＩと比べて、電源常時オンブロック(block1)１１内に複数の電源遮断ブロック(block2、block3)１２および電源遮断用回路セル２０を配置している点が異なる。
【００２５】
上記構成によれば、基本的には前述した第１の実施形態のＬＳＩと同様に、配線効率の悪化、電源面積の増大、チップサイズの増大を招くことなく、部分的電源遮断動作を行わせることができる。しかも、レイアウトブロック全体の面積を小さくし、チップサイズの増大を一層抑制することができる。
【符号の説明】
【００２６】
１１…電源常時オンブロック、１２…電源遮断ブロック、１３…電源遮断用のアナログスイッチ、１４…回路遮断用のアイソレーションセル、２０…電源遮断用回路セル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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