(57)【要約】【課題】ピークホールド回路の構成を簡素化する。【解決手段】ピークホールド回路１０は、複数の入力信号（IN1，IN2，Vref）のうち最大レベルの入力信号に応じた大きさの出力信号Voutを出力する最大レベル検出手段２０と、第１電極d1と、固定電位が供給される第２電極d2とを有する容量素子C1と、を備え、最大レベル検出手段２０は、複数の入力信号（IN1，IN2，Vref）のうち最大レベルの入力信号のレベルに応じた電位を生成する電位生成部５０と、オープンドレイン形式のトランジスタであって、電位生成部５０で生成された電位がゲートに供給され、電源電位VDDがソースに供給され、容量素子C1の第１電極d1にドレインが接続される出力トランジスタToと、を具備する。【選択図】      図２
2011061508.tif 000002
【特許請求の範囲】
【請求項１】
複数の入力信号のうち最大レベルの入力信号に応じた大きさの出力信号を出力する最大レベル検出手段と、
第１電極と、固定電位が供給される第２電極とを有する容量素子と、を備え、
前記最大レベル検出手段は、
前記複数の入力信号のうち最大レベルの入力信号のレベルに応じた電位を生成する電位生成部と、
オープンドレイン形式のトランジスタであって、前記電位生成部で生成された電位がゲートに供給され、電源電位がソースに供給され、前記容量素子の前記第１電極にドレインが接続される出力トランジスタと、を具備する、
ことを特徴とするピークポールド回路。
【請求項２】
前記最大レベル検出手段は、
前記複数の入力信号が各々供給される複数の正入力端子と、前記出力信号が供給される負入力端子とを備えた差動増幅回路であって、
前記電位生成部は、
前記複数の正入力端子の各々とゲートが各々接続され、各ソースが第１ノードに接続され、各ドレインが第２ノードに接続される複数の第１入力トランジスタと、
前記負入力端子にゲートが接続され、前記第１ノードにソースが接続される第２入力トランジスタと、
前記第１ノードに接続される電流源と、
前記第２ノードと前記第２入力トランジスタのドレインとに同じ大きさの電流を供給する能動負荷と、を備え、
前記第２ノードは前記出力トランジスタのゲートに接続される、
ことを特徴とする請求項１のピークホールド回路。
【請求項３】
前記容量素子の第１電極には、電荷を放電させるための放電回路が接続される、
ことを特徴とする請求項１または請求項２のピークホールド回路。
【請求項４】
前記放電回路は、前記第１電極から負荷へ至る経路と給電線との間に直列に配置される第１スイッチおよび第２容量素子と、
前記第１スイッチと前記第２容量素子との間の第３ノードと、前記給電線との間に配置される第２スイッチと、を備え、
前記容量素子に保持された電荷が所定の時定数で放電されるように、前記第１スイッチおよび第２スイッチのオンオフが制御される、
ことを特徴とする請求項３のピークホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の最大値を検知するピークホールド回路に関する。
【背景技術】
【０００２】
図１０は、特許文献１に開示されたピークホールド回路の概略構成を示す図である。図１０に示すように、オペアンプ１の正側の入力端子には入力信号が供給される一方、負側の入力端子には出力ノードNDの電位（出力信号）が供給される。図１０において、オペアンプ１は、ボルテージフォロア回路として動作するため、出力信号の値は入力信号の値に等しくなる。
【０００３】
出力ノードNDの電位は容量素子Csによって保持される。入力信号の電位が容量素子Csに保持された電位を上回ると、ダイオード２がオン状態となって、容量素子Csに電流が流れ込む。これにより、出力ノードNDの電位が上昇する。その後、入力信号の電位が減少して、容量素子Csに保持された電位を下回ると、ダイオード２はオフ状態となる。そうすると、容量素子Csへの電流供給は停止するが、容量素子Csには、ダイオード２がオフ状態に遷移する直前の出力ノードNDの電位（つまり入力信号のピーク値）が保持される。そして、出力ノードNDの電位は、入力信号の電位が容量素子Csに保持された電位を上回るまでの期間、同じ電位に保持される（ピークホールド）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−１７１４９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示された技術では、ダイオード２が必須であるから（図１０参照）、構成が複雑化するという問題があった。
以上の事情を考慮して、本発明は、ピークホールド回路の構成を簡素化することを目的とする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、本発明に係るピークホールド回路は、複数の入力信号のうち最大レベルの入力信号に応じた大きさの出力信号を出力する最大レベル検出手段と、第１電極と、固定電位が供給される第２電極とを有する容量素子と、を備え、最大レベル検出手段は、複数の入力信号のうち最大レベルの入力信号のレベルに応じた電位を生成する電位生成部と、オープンドレイン形式のトランジスタであって、電位生成部で生成された電位がゲートに供給され、電源電位がソースに供給され、容量素子の第１電極にドレインが接続される出力トランジスタと、を具備することを特徴とする。本発明においては、電位生成部にて生成される電位に応じた出力電流を生成するための出力トランジスタがオープンドレイン形式で構成されるから、当該出力電流は一方向（出力トランジスタのドレインから負荷へ向かう方向）にのみ流れる。すなわち、本発明においては、出力電流を一方向のみに流すためのダイオードは不要であるから、ピークホールド回路の構成が簡素化されるという利点がある。
【０００７】
より具体的には、最大レベル検出手段は、複数の入力信号が各々供給される複数の正入力端子と、出力信号が供給される負入力端子とを備えた差動増幅回路であって、電位生成部は、複数の正入力端子の各々とゲートが各々接続され、各ソースが第１ノードに接続され、各ドレインが第２ノードに接続される複数の第１入力トランジスタと、負入力端子にゲートが接続され、第１ノードにソースが接続される第２入力トランジスタと、第１ノードに接続される電流源と、第２ノードと第２入力トランジスタのドレインとに同じ大きさの電流を供給する能動負荷と、を備え、第２ノードは出力トランジスタのゲートに接続される。
【０００８】
本発明においては、複数の入力信号のうちの最大レベルの入力信号が第１電極の電位を上回る場合は、複数の第１入力トランジスタのうち最大レベルの入力信号が供給される第１入力トランジスタはオン状態に遷移する一方、それ以外の第１入力トランジスタはオフ状態に遷移する。そして、出力トランジスタは、オン状態の第１入力トランジスタを流れる電流に応じた出力電流を生成する。他方、最大レベルの入力信号が第１電極の電位を下回る場合は、複数の第１入力トランジスタおよび出力トランジスタはオフ状態に遷移する。すなわち、最大レベルの入力信号が第１電極の電位を上回る場合にのみ、当該入力信号に応じた出力電流が、出力トランジスタにて生成されて第１電極および負荷へ流れ込むという具合である。
【０００９】
本発明に係るピークホールド回路の態様として、容量素子の第１電極には、電荷を放電させるための放電回路が接続される。具体的には、放電回路は、第１電極と給電線との間に直列に配置される第１スイッチおよび第２容量素子と、第１スイッチと第２容量素子との間の第３ノードと、給電線との間に配置される第２スイッチと、を備え、容量素子に保持された電荷が所定の時定数で放電されるように、第１スイッチおよび第２スイッチのオンオフが制御される。例えば、上記ピークホールド回路を電源回路として利用する場合を想定する。本発明においては、容量素子に保持された電荷が所定の時定数で放電されるように、第１スイッチおよび第２スイッチのオンオフが制御されるから、入力信号のピーク値が容量素子にて保持され続ける態様に比べて、無駄な電力供給を節減できるという利点がある。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るピークホールド回路の概略構成を示す図である。
【図２】同実施形態に係る最大レベル検出手段の詳細な構成を示す回路図である。
【図３】最大レベル検出手段の動作を説明するための図である。
【図４】最大レベル検出手段の動作を説明するための図である。
【図５】最大レベル検出手段の動作を説明するための図である。
【図６】第１クロック信号および第２クロック信号の具体的な波形の一例を示す図である。
【図７】第１クロック信号および第２クロック信号が共にローレベルのときの動作を示す図である。
【図８】第１クロック信号および第２クロック信号が共にハイレベルのときの動作を示す図である。
【図９】第１の入力信号、第２の入力信号および出力信号の具体的な波形の一例を示す図である。
【図１０】従来のピークホールド回路の概略構成を示す図である。
【発明を実施するための形態】
【００１１】
図１は、本発明の実施形態に係るピークホールド回路１０の概略構成を示す図である。
図１に示すように、ピークホールド回路１０は、最大レベル検出手段２０と、容量素子C1と、放電回路３０とを備える。最大レベル検出手段２０は、複数の入力信号（IN1，IN2，Vref）のうち最大レベルの入力信号に応じた大きさの出力信号Voutを出力する手段である。本実施形態では、最大レベル検出手段２０は、複数（３個）の入力信号（IN1，IN2，Vref）が各々供給される複数の正入力端子（P1，P2，P3）と、出力信号Voutが供給される負入力端子（出力ノードX）とを備えた差動増幅回路（オペアンプ）で構成される。図１に示すように、第１の正入力端子P1には第１の入力信号IN1が供給される。また、第２の正入力端子P2には第２の入力信号IN2が供給される。さらに、第３の正入力端子P3には、常に一定のレベルである基準入力信号Vrefが供給されるという具合である。本実施形態では、基準入力信号Vrefの電位は、電源電位VDD（＞GND）と接地電位GND（＝０V）との間のレベル（VDD/2）に設定される。また、第１の入力信号IN1および第２の入力信号IN2の各々の電位は、接地電位GND〜電源電位VDDの範囲内において可変に設定される。
【００１２】
容量素子C1は、最大レベル検出手段２０からの出力信号Vout（出力ノードXの電位）を保持するための手段である。容量素子C1は、第１電極d1と第２電極d2とを備える。第１電極d1は出力ノードXに接続される一方、第２電極d2は、接地電位GNDが供給される低位側電源線４１に接続される。また、第１電極d1には、電荷を放電させるための放電回路３０が接続される。放電回路３０の詳細な構成および動作については後述する。
【００１３】
図２は、最大レベル検出手段２０の詳細な構成を示す回路図である。図２に示すように、最大レベル検出手段２０は、電位生成部５０と出力トランジスタToとを具備する。電位生成部５０は、複数の入力信号（IN1，IN2，Vref）のうち最大レベルの入力信号のレベルに応じた電位を生成する手段である。電位生成部５０は、電源電位VDDが供給される高位側電源線４０と低位側電源線４１との間に配置され、能動負荷５１と、複数の第１入力トランジスタ（Ti11，Ti12，Ti13）と、第２入力トランジスタTi2と、電流源５３とを含む。
【００１４】
図２に示すように、Ｎチャネル型の第１入力トランジスタ（Ti11，Ti12，Ti13）の各ソースは第１ノードND1に接続される一方、各ドレインは第２ノードND2に接続される。また、第１入力トランジスタ（Ti11，Ti12，Ti13）の各ゲートは複数の入力端子（P1，P2，P3）と各々接続される。図２に示すように、左から数えて第１番目の第１入力トランジスタTi11のゲートは第１の入力端子P1に接続される。また、第２番目の第１入力トランジスタTi12のゲートは第２の入力端子P2に接続される。さらに、第３番目の第１入力トランジスタTi13のゲートは第３の入力端子P3に接続されるという具合である。本実施形態では、第１入力トランジスタ（Ti11，Ti12，Ti13）の各々の特性は同じである。
【００１５】
また、Ｎチャネル型の第２入力トランジスタTi2のゲートは最大レベル検出手段２０の出力ノードXに接続され、ソースは第１ノードND1に接続される。すなわち、第１入力トランジスタ（Ti11，Ti12，Ti13）および第２入力トランジスタTi2の各ソースは第１ノードND1に共通に接続される。本実施形態では、第２入力トランジスタTi2の特性は、第１入力トランジスタ（Ti11，Ti12，Ti13）の各々の特性と同じである。
また、第１ノードND1と低位側電源線４１との間には電流源５３が配置される。電流源５３の一方の電極は第１ノードND1に接続され、他方の電極は低位側電源線４１に接続されるという具合である。
【００１６】
能動負荷５１は、第２ノードND2と第２入力トランジスタTi2のドレインとに同じ大きさの電流を供給する手段である。能動負荷５１は、高位側電源線４０と第２ノードND2との間に配置され、互いのゲートが接続される一対のＰチャネル型のトランジスタTp1およびTp2を備える。トランジスタTp1のソースは高位側電源線４０に接続される一方、ドレインは第２ノードND2に接続される。また、トランジスタTp2のソースは高位側電源線４０に接続される一方、ドレインは第２入力トランジスタTi2のドレインに接続される。さらに、トランジスタTp1およびトランジスタTp2の各々の特性は等しく、トランジスタTp1とトランジスタTp2とでカレントミラー回路が構成される。
【００１７】
出力トランジスタToは、上述の電位生成部５０にて生成された電位に応じた出力電流を生成するための手段である。出力トランジスタToは、オープンドレイン形式のＮチャネル型のトランジスタであって、高位側電源線４０にソースが接続され、第２入力トランジスタTi2のゲートおよび容量素子C1の第１電極d1（出力ノードX）にドレインが接続される。また、出力トランジスタToのゲートは第２ノードND2に接続される。出力トランジスタToにて生成された出力電流は、容量素子C1および負荷（図示省略）に流れ込み、出力ノードXの電位（出力信号Vout）は、当該出力電流に応じた値に設定される。
【００１８】
次に、最大レベル検出手段２０の動作について説明する。いま、第１の入力信号IN1および第２の入力信号IN2の電位が基準入力信号Vrefの電位を下回るとともに、第１電極d1の電位（出力ノードXの電位）が、基準入力信号Vrefよりも低い値（例えば初期化電位）に保持されている場合を想定する。この場合、３つの入力信号（IN1，IN2，Vref）のうち最大レベルの入力信号は基準入力信号Vrefとなる。そうすると、図３に示すように、第３番目の第１入力トランジスタTi13がオン状態となり、能動負荷５１からの電流が当該第１入力トランジスタTi13を流れる。このとき、第１入力トランジスタTi13のソースの電位（第１ノードND1の電位）は、当該第１入力トランジスタTi13のゲートに入力される基準入力信号Vrefよりも入力トランジスタの閾値電圧VTHaだけ低い電位となる。このため、各々のゲートの電位が基準入力信号Vrefを下回る第１番目の第１入力トランジスタTi11および第２番目の第１入力トランジスタTi12はオフ状態となる（図３参照）。また、このときの第１電極d1の電位（第２入力トランジスタTi2のゲートの電位）は、基準入力信号Vrefを下回る値に保持されているから、第２入力トランジスタTi2もオフ状態となる。
【００１９】
能動負荷５１からの電流が第３番目の第１入力トランジスタTi13を流れることで第２ノードND2に存在する電荷は低位側電源線４１へ吸い込まれ、当該第２ノードND2の電位（出力トランジスタToのゲートの電位）は減少する。これにより、出力トランジスタToのゲート・ソース間の電圧が出力トランジスタToの閾値電圧VTHbを上回り、出力トランジスタToはオン状態に遷移する。そして、出力トランジスタToは、第３番目の第１入力トランジスタTi13を流れる電流に応じた出力電流を生成し、当該出力電流は容量素子C1に流れ込む。これにより、第１電極d1の電位は上昇し、電源電位VDDと接地電位GNDとの間の電位VDD/2に到達する。すなわち、出力信号Vout（第１電極d1の電位）は、基準入力信号Vrefに等しくなる。
【００２０】
また、第１電極d1の電位（第２入力トランジスタTi2のゲートの電位）が上昇することで、当該第２入力トランジスタTi2はオン状態に遷移する。そして、第３番目の第１入力トランジスタTi13を流れる電流と同じ大きさの電流が、第２入力トランジスタTi2を流れるという具合である。
【００２１】
続いて、第１の入力信号IN1の電位が上昇して基準入力信号Vrefの電位を上回り、第１の入力信号IN1が最大レベルの入力信号となる場合を想定する。この場合、図４に示すように、第１番目の第１入力トランジスタTi11がオン状態、第２番目の第１入力トランジスタTi12および第３番目の第１入力トランジスタTi13がオフ状態に遷移する。このときの第１電極d1の電位は基準入力信号Vrefと同じレベルに保持されているから、第１の入力信号IN1の電位を下回る。このため、第２入力トランジスタTi2はオフ状態に遷移する。そして、出力トランジスタToは、第１番目の第１入力トランジスタTi11を流れる電流に応じた出力電流を生成し、当該出力電流が容量素子C1に流れ込む。これにより、第１電極d1の電位が上昇し、第１の入力信号IN1の電位に等しくなる（入力信号＝出力信号Vout）。また、第１電極d1の電位が上昇することで、第２入力トランジスタTi2はオン状態に遷移する。そして、第１番目の第１入力トランジスタTi11を流れる電流と同じ大きさの電流が当該第２入力トランジスタTi2を流れるという具合である。なお、第２の入力信号IN2が最大レベルの入力信号となる場合についても上記と同様である。
【００２２】
その後、第１の入力信号IN1の電位が減少して第１電極d1の電位を下回る場合（入力信号の電位＜第１電極d1の電位となる場合）を想定する。この場合、第１入力トランジスタ（Ti11，Ti12，Ti13）および第２入力トランジスタTi2の各々のゲートの電位のうち第２入力トランジスタTi2のゲートの電位（第１電極d1の電位）が最大となるから、第１ノードND1の電位は、第１電極d1の電位よりも閾値電圧VTHaだけ低い電位となる。このため、各々のゲートの電位が第１電極d1の電位を下回る第１番目の第１入力トランジスタTi11、第２番目の第１入力トランジスタTi12および第３番目の第１入力トランジスタTi13は、図５に示すように何れもオフ状態となる。そうすると、電流源５３による電荷の引き込みが無くなるために第２ノードND2の電位は上昇し、出力トランジスタToはオフ状態に遷移する。第１電極d1の電位は、出力トランジスタToがオフ状態に遷移する直前の電位（第１の入力信号IN1のピーク値）に保持される（ピークホールド）。
【００２３】
以上に説明したように、本実施形態では、複数の入力信号（IN1，IN2，Vref）のうちの最大レベルの入力信号が第１電極d1の電位（出力ノードXの電位）を上回る場合は、複数の第１入力トランジスタ（Ti11，Ti12，Ti13）のうち最大レベルの入力信号が供給される第１入力トランジスタはオン状態に遷移する一方、それ以外の第１入力トランジスタはオフ状態に遷移する。他方、最大レベルの入力信号が第１電極d1の電位を下回る場合は、複数の第１入力トランジスタ（Ti11，Ti12，Ti13）および出力トランジスタToはオフ状態に遷移する。すなわち、最大レベルの入力信号が第１電極d1の電位を上回る場合に、当該入力信号に応じた出力電流が出力トランジスタToにて生成されて第１電極d1および負荷（図示省略）へ流れ込む。本実施形態においては、出力トランジスタToはオープンドレイン形式で構成されるから、当該出力トランジスタToにて生成された出力電流は一方向（出力トランジスタToのドレインから負荷へ向かう方向）にのみ流れる。すなわち、本実施形態によれば、出力電流を一方向のみに流すためのダイオードは不要であるから、ピークホールド回路の構成が簡素化されるという利点がある。
【００２４】
次に、本実施形態における放電回路３０について説明する。放電回路３０は容量素子C1に保持された電荷を放電させるための手段である。図１に示すように、放電回路３０は、第１スイッチSW1と第２スイッチSW2と第２容量素子C2とを備える。Ｐチャネル型の第１スイッチSW1と第２容量素子C2とは、容量素子C1の第１電極d1から負荷へ至る経路と低位側電源線４１との間に直列に配置される。第１スイッチSW1のゲートには第１クロック信号G1が供給される。また、Ｎチャネル型の第２スイッチSW2は、第１スイッチSW1と第２容量素子C2との間に介在する第３ノードND3と、低位側電源線４１との間に配置される。第２スイッチSW2のゲートには第２クロック信号G2が供給される。
【００２５】
図６は、第１クロック信号G1および第２クロック信号G2の具体的な波形を示す図である。図６に示すように、第１クロック信号G1の立ち下がりのタイミングは、第２クロック信号G2の立ち下がりのタイミングよりも時間長Tmだけ後にずれている。また、第１クロックG1の立ち上がりのタイミングは、第２クロック信号G2の立ち上がりのタイミングよりも時間長Tmだけ前にずれている。
【００２６】
第１クロック信号G1および第２クロック信号G2が共にローレベルに設定されると、図７に示すように、第１スイッチSW1はオン状態に遷移する一方、第２スイッチSW2はオフ状態に遷移する。これにより、容量素子C1に保持された電荷は、オン状態の第１スイッチSW1を介して第２容量素子C2に充電される。また、第１クロック信号G1および第２クロック信号G2が共にハイレベルに設定されると、図８に示すように、第１スイッチSW1はオフ状態に遷移する一方、第２スイッチSW2はオン状態に遷移する。そうすると、第２容量素子C2に保持された電荷は、オン状態の第２スイッチSW2を介して低位側電源線４１へ放電される。このとき、出力トランジスタToにて生成された出力電流が容量素子C1に流れ込めば、容量素子C1の第１電極d1の電位は上昇する。
【００２７】
第２クロック信号G2が立ち下がる時点から第１クロック信号G1が立ち下がる時点に至るまでの期間（時間長Tm）においては、第１スイッチSW1および第２スイッチSW2は共にオフ状態に設定される。第１クロック信号G1が立ち上がる時点から第２クロック信号G2が立ち上がる時点に至るまでの期間（時間長Tm）においても同様である。これにより、第１スイッチSW1と第２スイッチSW2とが同時にオン状態になることはないから、容量素子C1の第１電極d1と低位側電源線４１とが導通して、当該第１電極d1の電位が急峻に降下することはない。
【００２８】
いま、図９に示すような波形の入力信号（IN1，IN2）が最大レベル検出手段２０に供給される場合を想定する。図９に示すように、第１の入力信号IN1のレベルが経時的に上昇する期間TINにおいて、出力信号Voutのレベルは第１の入力信号IN1に追従して変化するが、期間T1が終了すると、第１の入力信号IN1のレベルは減少し始めて容量素子C1に保持された電位（第１の入力信号IN1のピーク値）を下回る。したがって、前述したように、出力トランジスタToはオフ状態となって、容量素子C1の第１電極d1に対する出力電流の供給が停止する。期間TINの直後、第１電極d1の電位は、期間TINの終点における電位（第１の入力信号IN1のピーク値）に保持されるが、その後、前述の第１スイッチSW1および第２スイッチSW2のオンオフ動作により、所定の時定数で減少していく。当該時定数は、第１クロックG1および第２クロックG2の周波数や容量素子C1と第２容量素子C2との容量比を変更することにより、任意に調整が可能である。
【００２９】
例えば、本実施形態に係るピークホールド回路１０を電源回路として利用する場合を想定する。前述したように、本実施形態においては、容量素子C1に保持された電荷が所定の時定数で放電されるように、第１スイッチSW1および第２スイッチSW2のオンオフが制御されるから、入力信号のピーク値が容量素子C1によって保持され続ける態様に比べて、無駄な電力供給を節減できるという利点がある。
【００３０】
＜変形例＞
本発明は上述した実施形態に限定されるものではなく、例えば、以下の変形が可能である。また、以下に示す変形例のうちの２以上の変形例を組み合わせることもできる。
【００３１】
（１）変形例１
上述の実施形態では、容量素子C1の第１電極d1に放電回路３０が接続される態様が例示されているが、これに限らず、例えば放電回路３０が設けられない態様とすることも可能である。
【００３２】
（２）変形例２
最大レベル検出手段２０に供給される入力信号の数は任意である。例えば、ひとつの入力信号のみが最大レベル検出手段２０に供給される態様であってもよいし、３つ以上の入力信号が最大レベル検出手段２０に供給される態様であってもよい。
【００３３】
また、入力信号や負荷の種類も任意である。例えば、入力信号が音声信号であって、負荷が出力信号によって駆動されるスピーカである態様とすることも可能である。
【００３４】
（３）変形例３
上述の実施形態においては、容量素子C1の第２電極d2は接地電位GNDが供給される低位側電源線４１に接続されているが、これに限らず、第２電極d2に供給される固定電位は任意である。
【００３５】
（４）変形例４
上述の実施形態においては、本発明に係るピークホールド回路が電源回路として利用される態様を例示したが、これに限らず、本発明に係るピークホールド回路の利用態様は任意である。
【符号の説明】
【００３６】
１０……ピークホールド回路、２０……最大レベル検出手段、３０……放電回路、４０……高位側電源線、４１……低位側電源線、５０……電位生成部、５１……能動負荷、５３……電流源、C1……容量素子、C2……第２容量素子、d1……第１電極、d2……第２電極、IN1……第１の入力信号、IN2……第２の入力信号、ND1……第１ノード、ND2……第２ノード、ND3……第３ノード、P1……第１の正入力端子、P2……第２の正入力端子、P3……第３の正入力端子、Ti11，Ti12，Ti13……第１入力トランジスタ、Ti2……第２入力トランジスタ、To……出力トランジスタ、Vref……基準入力信号、X……出力ノード、VDD……電源電位、GND……接地電位。
【図１】
2011061508.tif 000003
【図２】
2011061508.tif 000004
【図３】
2011061508.tif 000005
【図４】
2011061508.tif 000006
【図５】
2011061508.tif 000007
【図６】
2011061508.tif 000008
【図７】
2011061508.tif 000009
【図８】
2011061508.tif 000010
【図９】
2011061508.tif 000011
【図１０】
2011061508.tif 000012
【手続補正書】
【提出日】平成21年9月16日(2009.9.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の入力信号のうち最大レベルの入力信号に応じた大きさの出力信号を出力する最大レベル検出手段と、
第１電極と、固定電位が供給される第２電極とを有する容量素子と、を備え、
前記最大レベル検出手段は、
前記複数の入力信号のうち最大レベルの入力信号のレベルに応じた電位を生成する電位生成部と、
オープンドレイン形式のトランジスタであって、前記電位生成部で生成された電位がゲートに供給され、電源電位がソースに供給され、前記容量素子の前記第１電極にドレインが接続される出力トランジスタと、を具備する、
ことを特徴とするピークホールド回路。
【請求項２】
前記最大レベル検出手段は、
前記複数の入力信号が各々供給される複数の正入力端子と、前記出力信号が供給される負入力端子とを備えた差動増幅回路であって、
前記電位生成部は、
前記複数の正入力端子の各々とゲートが各々接続され、各ソースが第１ノードに接続され、各ドレインが第２ノードに接続される複数の第１入力トランジスタと、
前記負入力端子にゲートが接続され、前記第１ノードにソースが接続される第２入力トランジスタと、
前記第１ノードに接続される電流源と、
前記第２ノードと前記第２入力トランジスタのドレインとに同じ大きさの電流を供給する能動負荷と、を備え、
前記第２ノードは前記出力トランジスタのゲートに接続される、
ことを特徴とする請求項１のピークホールド回路。
【請求項３】
前記容量素子の第１電極には、電荷を放電させるための放電回路が接続される、
ことを特徴とする請求項１または請求項２のピークホールド回路。
【請求項４】
前記放電回路は、前記第１電極から負荷へ至る経路と給電線との間に直列に配置される第１スイッチおよび第２容量素子と、
前記第１スイッチと前記第２容量素子との間の第３ノードと、前記給電線との間に配置される第２スイッチと、を備え、
前記容量素子に保持された電荷が所定の時定数で放電されるように、前記第１スイッチおよび第２スイッチのオンオフが制御される、
ことを特徴とする請求項３のピークホールド回路。