(57)【要約】      （修正有）【課題】メモリ及びメモリと周辺回路部との接続部を安定して形成することができ、安定してメモリを動作させることが可能な構成の半導体集積回路装置を提供する。【解決手段】抵抗変化材料から成り、抵抗値により情報が記録される記憶層２１と、記憶層２１が複数個のメモリセルに共通して形成され、半導体基板１の上方に形成されたメモリ２０と、制御回路を含む回路素子が半導体基板１に形成された、周辺回路部３１と、周辺回路部３１の回路素子と電気的に接続され、半導体基板１上の絶縁層１２内に形成された、プラグ層１１とを含み、メモリ２０を構成する各層２１，２２が、プラグ層１１上にまで延長して形成されてプラグ層１１と電気的に接続された接続部２５では金属元素が拡散しており、抵抗値が他の部分よりも低くなっている、半導体集積回路装置を構成する。【選択図】図１
2011254024.tif 000002
【特許請求の範囲】
【請求項１】
メモリと前記メモリを制御する制御回路とを備えた半導体集積回路装置であって、
半導体基板と、
抵抗値が変化する抵抗変化材料から成り、抵抗値により情報が記録される記憶層と、
前記記憶層を含んで構成され、前記記憶層が複数個のメモリセルに共通して形成され、前記半導体基板の上方に形成された、前記メモリと、
前記制御回路を含む回路素子が前記半導体基板に形成された、周辺回路部と、
前記周辺回路部の前記回路素子と電気的に接続され、前記半導体基板上の絶縁層内に形成された、プラグ層とを含み、
前記記憶層を含む、前記メモリを構成する各層が、前記プラグ層上にまで延長して形成されて、前記プラグ層と電気的に接続されており、かつ、前記プラグ層上付近の接続部では金属元素が拡散しており、抵抗値が他の部分よりも低くなっている
半導体集積回路装置。
【請求項２】
前記記憶層はＴａ，Ｎｂ，Ａｌ，Ｈｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ｃｅから選ばれる少なくとも１種の元素の酸化物からなり、前記記憶層と積層して形成され、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素とを含むイオン源層を含んで、前記メモリが構成され、前記金属元素はＴｉもしくはＺｒである、請求項１に記載の半導体集積回路装置。
【請求項３】
前記記憶層はＧｅＳｂＴｅからなり、前記金属元素はＴｉもしくはＺｒである、請求項１に記載の半導体集積回路装置。
【請求項４】
メモリと制御回路を備えた半導体集積回路装置を製造する方法であって、
半導体基板に、前記制御回路を含む周辺回路部の回路素子を形成する工程と、
前記回路素子上を覆って絶縁層を形成した後に、前記絶縁層内に前記回路素子と電気的に接続されたプラグ層を形成する工程と、
抵抗値が変化する抵抗変化材料から成り、抵抗値により情報が記録される記憶層を含む、前記メモリを構成する各層をそれぞれ、前記プラグ層上にまで延長して形成する工程と、
前記記憶層の上方に金属元素を含む層を形成する工程と、
前記金属元素を含む層を、前記プラグ層と前記メモリを構成する各層とを電気的に接続する接続部のみに残るように、パターニングする工程と、
熱処理により、前記金属元素を含む層の前記金属元素を、前記メモリを構成する各層に拡散させる工程とを含む
半導体集積回路装置の製造方法。
【請求項５】
Ｔａ，Ｎｂ，Ａｌ，Ｈｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ｃｅから選ばれる少なくとも１種の元素の酸化物を用いて前記記憶層を形成し、前記記憶層と積層して、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素とを含むイオン源層を形成し、前記記憶層及び前記イオン源層を含んで前記メモリを構成し、前記金属元素がＴｉもしくはＺｒである、請求項４に記載の半導体集積回路装置の製造方法。
【請求項６】
ＧｅＳｂＴｅを用いて前記記憶層を形成し、前記金属元素がＴｉもしくはＺｒである、請求項４に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型の記憶素子から成るメモリ（記憶装置）と、トランジスタ等の制御回路とを含む、半導体集積回路装置、並びに、この半導体集積回路装置の製造方法に係わる。
【背景技術】
【０００２】
従来から、抵抗変化型の不揮発性の記憶素子が提案されている。
抵抗変化型の不揮発性の記憶素子は、抵抗値が変化する材料（以下、抵抗変化材料と呼ぶ）を使用して、抵抗値によって情報を記憶する記憶層を構成する。
【０００３】
そして、このような記憶素子から成るメモリ（記憶装置）では、メモリの小型化や記憶容量の増大を図るために、メモリを構成するメモリセルのサイズを縮小して、より多くのメモリセルを集積することが要望されている。
【０００４】
従来から、エッチング等によって、記憶層の抵抗変化材料をメモリセル毎に分離することが提案されている。
しかしながら、この構成では、メモリセルのサイズが小さくなるに従い、エッチングのばらつき等により、それぞれのメモリセルをサイズの精度良く形成することが難しくなる。
【０００５】
そこで、メモリセル毎に分離する代わりに、記憶層を複数個のメモリセルで共通に形成して、記憶層に電気的に接続される電極等をメモリセル毎に分離する構成が提案されている。例えば、記憶層を、同じ列又は同じ行のメモリセルで共通に形成したり、ある程度の領域のメモリセルや全てのメモリセルで共通に形成したりする。
具体的には、記憶層の下に接続される下部電極をメモリセル毎に分離して形成する。
そして、メモリセルの選択用のトランジスタに接続されたビア配線上に記憶層を形成すれば、記憶層の各ビア配線上の部分を、それぞれメモリセルとすることができる。
このように構成すれば、選択用のトランジスタとメモリとの間の接続はビア配線のみとすることができるので、メモリと周辺回路部とを含む半導体集積回路装置において、メモリが占める面積を低減することができる。
【０００６】
ところで、多数形成されたメモリセルのうち、特定のメモリセルに対して情報の記録を行うためには、この特定のメモリセルを選択するための構成が必要になる。
しかし、選択用トランジスタだけでメモリセルの選択を行うとすると、記憶素子と選択用トランジスタの間にメモリセルの選択用の縦横２種類の配線が必要になる。２種類の配線がある分、選択用トランジスタと記憶層とを接続するビア配線は間隔をあけて形成する必要があり、メモリセルのサイズの縮小を妨げてしまう。
【０００７】
そこで、上部電極を、もしくは記憶層と上部電極を、メモリセルの列毎或いは行毎にパターニングして、配線（ビット線等）と兼用すれば、メモリセルの選択用の配線を１種類に低減して、配線のない部分でビア配線の間隔を短くすることが可能になる。
【０００８】
一方、多数のメモリセルを有するメモリを駆動するためには、制御回路を含む周辺回路部とメモリとを電気的に接続することが必要になる。
例えば、記憶層上に形成された上部電極と周辺回路部とを電気的に接続する。
そして、上部電極の上にビア配線を形成して、このビア配線を介して接続された、上層の配線を介して、周辺回路部とメモリとを電気的に接続した構成が提案されている（例えば、特許文献１を参照）。
【０００９】
しかしながら、この構成を製造する場合には、抵抗変化材料を形成した後に、その上方にビア配線を形成するので、ビア配線を形成する際の熱により抵抗変化材料へのダメージを生じることがある（例えば、特許文献２を参照）。
また、メモリセルのサイズを縮小するためには、配線の平面パターンに加工するパターニングも、微細ピッチで加工を行う。そして、上部電極の上に形成するビア配線も微細なピッチで形成する必要がある。
しかしながら、トランジスタ上にビア配線を介して形成された記憶層に対して、さらに上層にビア配線を形成するので、トランジスタが形成された半導体基板から見て、かなり高い位置にビア配線を形成することになる。このため、微細なパターンのビア配線を精度良く形成することが困難であり、上部電極と同じ微細なピッチでビア配線を形成できなかったり、上部電極とビア配線との間で、ずれを生じたりすることが懸念される。
【００１０】
これに対して、前記特許文献２の図８には、上部電極をメモリの積層膜よりも外側にまで延長して形成して、この延長した部分を、周辺回路部のトランジスタに接続されたビア配線に接続した構成が提案されている。
また、特許文献３には、上部電極をメモリの積層膜よりも外側にまで延長して形成して、この延長した部分を、周辺回路部のトランジスタに接続されたビア配線の一部とした構成が提案されている。
これらの構成とすれば、周辺回路部とメモリとの接続用のビア配線を、記憶層よりも先にかつ記憶層よりも下層に形成するので、記憶層へのダメージを回避し、ビア配線を微細なピッチで形成することが可能になる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００４−３４９５０４号公報（図１）
【特許文献２】特開２００７−１９３０５号公報
【特許文献３】特開２００９−２６００６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記特許文献２の図８に開示されている構成では、パターニングされたメモリの積層膜の上面及び側壁面に沿って上部電極を形成し、メモリの積層膜よりも下層のビア配線に上部電極を接続している。
そのため、メモリの積層膜による段差を含んで上部電極を形成しており、この段差によって上部電極の膜が断切れしてしまうことが懸念される。
また、前記特許文献３に開示されている構成では、上部電極をビアホールの側壁面及び底面に沿って形成している。
そのため、ビアホールの部分で段差を含んで上部電極を形成しており、メモリセルのサイズの縮小化によりビアホールも縮小されると、微細なビアホール内に上部電極の膜を安定して形成することが困難になる。
【００１３】
これに対して、例えば、周辺回路部のトランジスタに接続されたビア配線上にまで、記憶層及び上部電極を延長して形成する構成が考えられる。
この場合、記憶層のうち、周辺回路部のトランジスタに接続されたビア配線上の部分が電流経路となり、この部分を介して、上部電極とビア配線とが電気的に接続される。
このように構成すれば、上部電極には段差を生じないので、上部電極の膜を安定して形成することができる。
【００１４】
しかしながら、この構成とすると、電圧や電流により、電流経路となる部分の記憶層の抵抗値が変化する。
そして、この部分の記憶層が高抵抗状態に変化してしまうと、メモリセルと周辺回路部の制御回路との信号授受ができなくなる、という問題を生じる。
【００１５】
上述した問題の解決のために、本発明においては、セルサイズが縮小されても、メモリ及びメモリと周辺回路部との接続部を安定して形成することができ、安定してメモリを動作させることが可能な構成の半導体集積回路装置を提供するものである。また、本発明においては、この半導体集積回路装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１６】
本発明の半導体集積回路装置は、メモリと、メモリを制御する制御回路とを備えたものである。
そして、半導体基板と、抵抗値が変化する抵抗変化材料から成り、抵抗値により情報が記録される記憶層と、この記憶層を含んで構成され、記憶層が複数個のメモリセルに共通して形成され、半導体基板の上方に形成された、メモリとを含む。
また、制御回路を含む回路素子が半導体基板に形成された、周辺回路部と、この周辺回路部の回路素子と電気的に接続され、半導体基板上の絶縁層内に形成された、プラグ層とを含む。
さらに、記憶層を含む、メモリを構成する各層が、プラグ層上にまで延長して形成されて、プラグ層と電気的に接続されており、かつ、プラグ層上付近の接続部では金属元素が拡散しており、抵抗値が他の部分よりも低くなっている構成とする。
【００１７】
本発明の半導体集積回路装置の製造方法は、メモリと制御回路を備えた半導体集積回路装置を製造する方法である。
そして、半導体基板に、制御回路を含む周辺回路部の回路素子を形成する工程と、回路素子上を覆って絶縁層を形成した後に、絶縁層内に回路素子と電気的に接続されたプラグ層を形成する工程とを含む。
また、抵抗値が変化する抵抗変化材料から成り、抵抗値により情報が記録される記憶層を含む、メモリを構成する各層をそれぞれ、プラグ層上にまで延長して形成する工程と、記憶層の上方に金属元素を含む層を形成する工程とを含む。
さらに、金属元素を含む層を、プラグ層とメモリを構成する各層とを電気的に接続する接続部のみに残るように、パターニングする工程と、熱処理により、金属元素を含む層の金属元素を、メモリを構成する各層に拡散させる工程とを含む。
【００１８】
上述の本発明の半導体集積回路装置の構成によれば、記憶層を含む、メモリを構成する各層が、プラグ層上にまで延長して形成されて、プラグ層と電気的に接続されている。これにより、メモリを構成する各層（記憶層や上部電極等）に段差がなく、断切れ等の問題を生じないで、メモリを構成する各層をプラグ層に電気的に接続することができる。
また、メモリセルを構成する各層は、プラグ層上付近の接続部では金属元素が拡散しており、抵抗値が他の部分よりも低くなっている。これにより、記憶層も接続部では金属元素が拡散して抵抗値が他の部分よりも低くなっているので、接続部の記憶層が高抵抗の状態に変わって周辺回路部との信号の授受を妨げることがなく、安定して信号の授受を行うことが可能になる。
【００１９】
上述の本発明の半導体集積回路装置の製造方法によれば、記憶層を含む、メモリを構成する各層をそれぞれ、プラグ層上にまで延長して形成する。これにより、メモリを構成する各層（記憶層や上部電極等）に段差が形成されることがなく、断切れ等の問題を生じないで、メモリを構成する各層をプラグ層に電気的に接続することができる。
また、記憶層の上方に金属元素を含む層を形成し、この層をプラグ層とメモリの各層とを電気的に接続する接続部のみに残るようにパターニングして、熱処理により金属元素をメモリの各層に拡散させる。これにより、記憶層が接続部では金属元素が拡散して抵抗値が他の部分よりも低くなるので、接続部の記憶層が高抵抗の状態に変わって周辺回路部との信号の授受を妨げることがない構成となる。
【発明の効果】
【００２０】
上述の本発明によれば、断切れ等の問題を生じないで、メモリを構成する各層をプラグ層に電気的に接続することができるので、メモリを構成する各層と、メモリと周辺回路部との接続部とを、それぞれ安定して形成することができる。
また、本発明によれば、接続部の記憶層が高抵抗の状態に変わって周辺回路部との信号の授受を妨げることがないので、メモリと周辺回路部との間で信号の授受を安定して行うことができるので、安定してメモリを動作させることが可能になる。
従って、本発明により、セルサイズが縮小されても、メモリ及びメモリと周辺回路部との接続部を安定して形成することができ、安定してメモリを動作させることが可能な半導体集積回路装置を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の半導体集積回路装置の第１の実施の形態の概略構成図（断面図）である。
【図２】図１の半導体集積回路装置の要部を抽出した模式的拡大斜視図である。
【図３】Ａ、Ｂ  図１及び図２に示す半導体集積回路装置の製造方法を示す製造工程図である。
【図４】Ｃ、Ｄ  図１及び図２に示す半導体集積回路装置の製造方法を示す製造工程図である。
【図５】本発明の半導体集積回路装置の第２の実施の形態の概略構成図（模式的拡大斜視図）である。
【図６】本発明の半導体集積回路装置の第３の実施の形態の概略構成図（断面図）である。
【図７】Ｔｉを用いた場合のアニール前後のコンダクタンスの変化を示す図である。
【図８】Ｗを用いた場合のアニール前後のコンダクタンスの変化を示す図である。
【発明を実施するための形態】
【００２２】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．実験例
【００２３】
＜１．第１の実施の形態＞
本発明の半導体集積回路装置の第１の実施の形態の概略構成図（断面図）を、図１に示す。
シリコン基板等の半導体基板１に、酸化物等の絶縁層からなる素子分離層２が形成されており、素子分離層２が形成されていない部分の半導体基板１に、トランジスタＴｒ１，Ｔｒ２が形成されている。
図中右側の部分は、メモリセル部３１となっており、半導体基板１に形成されたトランジスタＴｒ１の上方に、記憶素子２０のメモリセルが形成されている。多数のメモリセルを有する、この記憶素子２０によりメモリ（記憶装置）が構成される。
図中左側の部分は、記憶素子２０を制御する制御回路を含む、周辺回路部３２となっており、半導体基板１にトランジスタＴｒ２が形成されている。
これらメモリセル部３１と周辺回路部３２とを含んで、半導体集積回路装置が構成されている。
【００２４】
メモリセル部３１のトランジスタＴｒ１は、半導体基板１内のソース・ドレイン領域３と、半導体基板１上のゲート絶縁膜５と、ゲート絶縁膜５上のゲート電極６と、ゲート電極６の側壁のサイドウォール７とを有している。
周辺回路部３２のトランジスタＴｒ２は、半導体基板１内のソース・ドレイン領域４と、半導体基板１上のゲート絶縁膜８と、ゲート絶縁膜８上のゲート電極９と、ゲート電極９の側壁のサイドウォール１０とを有している。
トランジスタＴｒ１，Ｔｒ２のゲート絶縁膜５，８は、例えば酸化シリコン膜によって形成されている。ゲート電極６，９は、多結晶シリコンや、多結晶シリコンと金属シリサイドとの積層等によって、形成されている。サイドウォール７，１０は、酸化シリコン等の絶縁材料によって形成されている。
【００２５】
半導体基板１及びトランジスタＴｒ１，Ｔｒ２を覆って、層間絶縁層１２が形成されている。
また、メモリセル部３１のトランジスタＴｒ１のソース・ドレイン領域３の一方と、周辺回路部３２のトランジスタＴｒ２のソース・ドレイン領域の一方とには、導体（金属やシリコン等）から成るプラグ層１１が接続されている。このプラグ層１１は、層間絶縁層１２内に形成された、ビアホールの内部を埋めて形成されている。
【００２６】
プラグ層１１の上に接続されて、記憶素子２０を構成する積層膜が形成されている。
本実施の形態では、抵抗値の変化により情報を記録することが可能な記憶層２１と、記憶層２１にイオンとなる金属元素を供給するイオン源層２２との積層膜により、記憶素子２０が構成されている。
そして、記憶素子２０の積層膜の記憶層２１及びイオン源層２２は、図中左右に延びて形成されている。
【００２７】
記憶層２１は、イオン源層２２から供給される金属元素のイオンの出入りにより、抵抗値が変化する。金属元素のイオンが供給されて入っているときには、記憶層２１の抵抗値が低くなり、金属元素のイオンが出てイオン源層２２に戻っているときには、記憶層２１の抵抗値が高くなる。これらの動作は、記憶素子２０に電流を流して、その電流の方向を変えることにより、可逆的に変化させることができる。
【００２８】
記憶層２１の材料としては、Ｔａ，Ｎｂ，Ａｌ，Ｈｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ｃｅから選ばれる１種以上元素（金属元素）の酸化物、又はＴｅを主成分とするカルコゲン化合物、例えばＡｌＴｅ等、を使用することができる。
イオン源層２２の材料としては、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素とが含まれる材料を使用することができる。例えば、ＣｕＴｅ等を使用することができる。
【００２９】
記憶層２１の抵抗値は、イオン源層２２の抵抗値と比較して、充分に高くなっている。そのため、記憶層２１の膜面方向へは電流が流れにくくなり、プラグ層１１とイオン源層２２との間で電流が流れるので、各プラグ層１１の上の部分の記憶層２１を、それぞれのメモリセルとすることができる。
図１に示す記憶素子２０は、複数のメモリセルで、記憶素子２０を構成する記憶層２１及びイオン源層２２が、同一の層で連続して形成されている構成である。
【００３０】
イオン源層２２は、記憶層２１よりも充分に抵抗値が低いので、イオン源層２２の膜面方向に電流を流すことが容易であり、イオン源層２２で記憶素子の上部電極を兼用することができる。
さらに、イオン源層２２をビット線等の配線としても、使用することができる。
【００３１】
メモリセル部３１のトランジスタＴｒ１は、記憶素子のメモリセルを選択するために設けられており、トランジスタＴｒ１がオン状態となると、そのトランジスタＴｒ１に接続されたメモリセルが選択される。
図１に示す、２個のメモリセル部３１のトランジスタＴｒ１に共通のソース・ドレイン領域は、ワード線等の配線に接続されている。なお、図１では、このワード線等の配線は図示を省略している。
【００３２】
周辺回路部３２のトランジスタＴｒ２は、記憶素子２０に電気的に接続されていることから、記憶素子２０の動作を制御する制御回路として動作する。そして、例えば、記憶素子２０のメモリセルに電流を流したり、電圧を印加したりする。
トランジスタＴｒ２がオン状態となると、そのトランジスタＴｒ２に接続された列のメモリセルに電流が流れたり、電圧が印加されたりする。そして、メモリセル部３１のトランジスタＴｒ１によるメモリセルの選択と合わせて、縦横に配置されたメモリセルのうちの特定のメモリセルに、電流を流したり電圧を印加したりすることが可能になる。
【００３３】
なお、周辺回路部３２は、図示のトランジスタＴｒ２のようなＭＯＳトランジスタだけでなく、バイポーラトランジスタのような他のトランジスタや、トランジスタ以外の他の回路素子が形成されていても良い。
また、メモリセル部３１のトランジスタＴｒ１と周辺回路部３２のトランジスタＴｒ２とは、要求される特性が同じとは限らないので、同じＭＯＳトランジスタであっても、ゲート長やゲート電極の材料が異なっていることがある。
さらに、図１では、周辺回路部３２のトランジスタＴｒ２として、メモリセル部３１のトランジスタＴｒ１と同じ導電型チャネルのＭＯＳトランジスタのみを図示している。実際の周辺回路部３２では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを形成して、ＣＭＯＳ回路を構成する。
【００３４】
さらに、本実施の形態では、特に、記憶素子２０を構成する積層膜のうち、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１との接続部２５が、金属元素が拡散した記憶層２３及び金属元素が拡散したイオン源層２４となっている。
これらの層２３，２４に拡散している金属元素としては、熱による拡散が起こりやすい、ＴｉやＺｒ等が挙げられる。
金属元素が拡散した記憶層２３及び金属元素が拡散したイオン源層２４は、それぞれ記憶層２１及びイオン源層２２と同一の層により形成されている。
【００３５】
このように、接続部２５が、金属元素が拡散した記憶層２３及び金属元素が拡散したイオン源層２４となっていることにより、金属元素の拡散により、記憶層２１及びイオン源層２２よりも充分に低い抵抗値となっている。これにより、上部電極を兼ねるイオン源層２２と、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１とを、良好に導通させることができる。
また、金属元素が拡散した記憶層２３は、金属元素の拡散により充分に抵抗値が低くなっており、メモリセル部３１の記憶層２１のように大きく抵抗値が変化することがなく、プラグ層１１との接続状態を安定化させることができる。
【００３６】
ここで、図１の半導体集積回路装置の要部を抽出した模式的拡大斜視図を、図２に示す。この図２は、図１のうち、プラグ層１１と、プラグ層１１上に形成された、記憶素子２０を構成する積層膜２１，２２とを抽出して示している。
記憶素子２０のイオン源層２２は、図１にも示したように、記憶素子２０の上部電極と兼用されている。
さらに、記憶素子２０の積層膜２１，２２が、制御回路を含む周辺回路部のトランジスタ（図１のＴｒ２）に接続されたプラグ層１１上に延びた、横長の平面パターンで形成されている。
そして、イオン源層２２が、ビット線のような配線としても使用されている。
また、図１にも示したように、周辺回路部のトランジスタＴｒ２に接続されたプラグ層１１上の接続部２５においては、金属元素が拡散した記憶層２３及び金属元素が拡散したイオン源層２４が形成されている。
【００３７】
本実施の形態の半導体集積回路装置は、例えば、以下に示すようにして製造することができる。
まず、半導体基板１に、図１に示したように、素子分離層２やトランジスタのソース・ドレイン領域３，４及びゲート電極６，９等を形成しておく。
さらに、トランジスタＴｒ１，Ｔｒ２のゲート電極６，９等を覆って、層間絶縁層１２を全面的に形成する。
次に、トランジスタＴｒ１，Ｔｒ２のソース・ドレイン領域３，４上の層間絶縁層１２に、エッチング等により、ビアホールを形成する。
続いて、ビアホールの内部を埋めて、ビア配線となる導体層を形成する。
その後、層間絶縁層１２上の導体層を除去して、導体層から成るプラグ層１１を形成する。
【００３８】
以下は、図２と同様の模式的拡大斜視図を参照して、製造工程を説明する。
図３Ａに示すように、プラグ層１１上に、記憶層２１、イオン源層２２、ＴｉやＺｒ等の拡散しやすい金属を含む金属膜１３を順次成膜して、積層する。金属膜１３としては、Ｔｉ膜、Ｚｒ膜、ＴｉやＺｒを含む合金膜を形成する。
続いて、これらの積層された３層２１，２２，１３を、図３Ａに示す長方形の平面パターンにパターニングする。
【００３９】
次に、図３Ｂに示すように、長方形の平面パターンの３層２１，２２，１３を、所望の配線のパターンとなるように、エッチング加工を行う。図３Ｂでは、図２に示したと同様に、横長の平面パターンとしている。
【００４０】
次に、積層された３層２１，２２，１３のうち、周辺回路部３２との接続部のみをレジスト等のマスクで覆って、全体をエッチングすることにより、周辺回路部３２との接続部以外の部分の上部にある金属膜１３を取り除く。
その後、マスクを除去することにより、図４Ｃに示すように、周辺回路部３２との接続部のみに金属膜１３が残る。
【００４１】
次に、アニールを行って、周辺回路部３２との接続部の上部の金属膜１３から、記憶層２１及びイオン源層２２へ、金属元素（Ｔｉ，Ｚｒ等）を拡散させる。アニールの温度は、例えば４００℃程度とする。
これにより、図４Ｄに示すように、接続部２５に、金属元素が拡散した記憶層２３と、金属元素が拡散したイオン源層２４とが形成される。
このようにして、図１及び図２に示した半導体集積回路装置を製造することができる。
【００４２】
上述の本実施の形態の半導体集積回路装置の構成によれば、記憶素子２０を構成する記憶層２１及びイオン源層２２が、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１上にまで延びて形成されている。
そして、イオン源層２２が記憶層２１よりも充分に抵抗値が低いので、イオン源層２２を記憶素子２０の上部電極を兼用することができ、イオン源層２２を通じて、各メモリセルと周辺回路部３２とが電気的に接続される。
また、上部電極を兼用するイオン源層２２は、段差を含んでいないので、膜の断切れの問題は生じない。
【００４３】
さらに、記憶素子２０を構成する積層膜が、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１との接続部２５においては、金属元素が拡散した記憶層２３及び金属元素が拡散したイオン源層２４となっている。
この接続部２５の積層膜２３，２４は、金属元素の拡散により、他の部分の積層膜２１，２２よりも充分に低い抵抗値となっている。これにより、上部電極を兼ねるイオン源層２２と、周辺回路部３１のトランジスタＴｒ２に接続されたプラグ層１１とを、良好に導通させることができる。
また、金属元素が拡散した記憶層２３は、金属元素の拡散により充分に抵抗値が低くなっており、メモリセル部３１の記憶層２１のように大きく抵抗値が変化することがなく、プラグ層１１との接続状態を安定化させることができる。これにより、周辺回路部３２の制御回路と記憶素子２０のメモリセルとの信号授受を安定して行うことができる。
【００４４】
従って、本実施の形態によれば、セルサイズが縮小されても、記憶素子２０自体、並びに記憶素子２０と周辺回路部３２との接続部２５を、安定して形成することができる。
また、周辺回路部３２の制御回路と記憶素子２０のメモリセルとの信号授受を安定して行うことができるので、メモリとして安定して動作させることができる。
【００４５】
＜２．第２の実施の形態＞
次に、本発明の半導体集積回路装置の第２の実施の形態の概略構成図（模式的拡大斜視図）を、図５に示す。
本実施の形態では、図５に示すように、記憶素子２０を構成する記憶層２１及びイオン源層２２を、プレート状の平面パターンに形成している。
そして、図中左側の、周辺回路部３２のトランジスタＴｒ２（図１参照）に接続されたプラグ層１１上に、接続部２５が形成されている。
この接続部２５では、金属元素が拡散した記憶層２３及び金属元素が拡散したイオン源層２４が積層されており、これらの金属元素が拡散した層２３，２４は、他の部分の記憶層２１及びイオン源層２２と同一の層により形成されている。
また、金属元素が拡散した層２３，２４の平面パターンは、各プラグ層１１上を含む横長のパターン、即ち第１の実施の形態と同様のパターンとなっている。
その他の構成は、図１及び図２に示した第１の実施の形態の半導体集積回路装置と同様であるので、重複説明を省略する。
【００４６】
この第２の実施の形態の構成を製造する場合には、図３Ｂに示した、積層された３層を配線形状の平面パターンにパターニングする工程を省略する以外は、第１の実施の形態の構成の製造方法と同様にして、半導体集積回路装置を製造することができる。
【００４７】
上述の本実施の形態の半導体集積回路装置の構成によれば、記憶素子２０を構成する記憶層２１及びイオン源層２２が、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１上にまで延びて形成されている。
そして、イオン源層２２が記憶層２１よりも充分に抵抗値が低いので、イオン源層２２を記憶素子２０の上部電極を兼用することができ、イオン源層２２を通じて、各メモリセルと周辺回路部３２とが電気的に接続される。
また、上部電極を兼用するイオン源層２２は、段差を含んでいないので、膜の断切れの問題は生じない。
【００４８】
さらに、記憶素子２０を構成する積層膜が、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１との接続部２５においては、金属元素が拡散した記憶層２３及び金属元素が拡散したイオン源層２４となっている。
この接続部２５の積層膜２３，２４は、金属元素の拡散により、他の部分の積層膜２１，２２よりも充分に低い抵抗値となっている。これにより、上部電極を兼ねるイオン源層２２と、周辺回路部３１のトランジスタＴｒ２に接続されたプラグ層１１とを、良好に導通させることができる。
また、金属元素が拡散した記憶層２３は、金属元素の拡散により充分に抵抗値が低くなっており、メモリセル部３１の記憶層２１のように大きく抵抗値が変化することがなく、プラグ層１１との接続状態を安定化させることができる。これにより、周辺回路部３２の制御回路と記憶素子２０のメモリセルとの信号授受を安定して行うことができる。
【００４９】
従って、本実施の形態によれば、セルサイズが縮小されても、記憶素子２０自体、並びに記憶素子２０と周辺回路部３２との接続部２５を、安定して形成することができる。
また、周辺回路部３２の制御回路と記憶素子２０のメモリセルとの信号授受を安定して行うことができるので、メモリとして安定して動作させることができる。
【００５０】
＜３．第３の実施の形態＞
本発明の半導体集積回路装置の第３の実施の形態の概略構成図（断面図）を、図６に示す。
本実施の形態では、記憶素子２０を構成する積層膜の材料が、第１の実施の形態とは異なっている。
即ち、抵抗値が変化する材料から成る記憶層２６と、その上の導体からなる上部電極２７とによって、記憶素子２０の積層膜が形成されている。
記憶層２６の抵抗値の変化のメカニズムは、記憶層２１の上にイオン源層２２を設けた第１の実施の形態とは異なり、記憶層２６単独で抵抗値を変化させることが可能な構成とする。例えば、記憶層２６を、結晶質と非晶質との間で変化する相変化や、化合物の状態の変化等によって、抵抗値が変化する構成とする。
【００５１】
記憶層２６の材料としては、ＧｅＳｂＴｅ等の相変化材料、Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）等のペロブスカイト構造の複合酸化物、その他の複合酸化物や酸化コバルトや酸化タンタル等の酸化物のように、各種の抵抗変化材料を使用することが可能である。
【００５２】
上部電極２７の材料としては、通常の半導体集積回路装置で使用されている電極材料を使用することができる。また、記憶層２６の材料によっては、記憶層２６の抵抗値の変化を補助するために、特定の電極材料（例えば、酸化コバルトの記憶層に対するタンタル電極等）を使用することが望ましい。
【００５３】
さらに、本実施の形態では、特に、記憶素子２０を構成する積層膜のうち、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１との接続部２５が、金属元素が拡散した記憶層２８と、金属元素が拡散した上部電極２９となっている。
これらの層２８，２９に拡散している金属元素としては、熱による拡散が起こりやすい、ＴｉやＺｒ等が挙げられる。
金属元素が拡散した記憶層２８及び金属元素が拡散した上部電極２９は、それぞれ記憶層２６及び上部電極２７と同一の層により形成されている。
【００５４】
このように、接続部２５が、金属元素が拡散した記憶層２８及び金属元素が拡散した上部電極２９となっていることにより、金属元素の拡散により、記憶層２６及び上部電極２７よりも充分に低い抵抗値となっている。これにより、上部電極２７と、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１とを、良好に導通させることができる。
また、金属元素が拡散した記憶層２８は、金属元素の拡散により充分に抵抗値が低くなっており、メモリセル部３１の記憶層２６のように大きく抵抗値が変化することがなく、プラグ層１１との接続状態を安定化させることができる。
【００５５】
その他の構成は、図１及び図２に示した第１の実施の形態の半導体集積回路装置と同様であるので、重複説明を省略する。
【００５６】
本実施の形態の半導体集積回路装置を製造するには、ＧｅＳｂＴｅ等の相変化材料や各種の複合酸化物又は酸化物から成る抵抗変化材料を使用して記憶層２６を形成し、記憶層２６及び上部電極２７を第１の実施の形態と同様にパターニングする。
その後は、第１の実施の形態と同様に、金属膜を接続部のみに残るパターンに形成して、アニールにより、金属膜から金属元素を記憶層２６及び上部電極２７に拡散させて、金属元素が拡散した層２８，２９を形成する。
【００５７】
上述の本実施の形態の半導体集積回路装置の構成によれば、記憶素子２０を構成する記憶層２６及び上部電極２７が、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１上にまで延びて形成されている。そして、上部電極２７を通じて、各メモリセルと周辺回路部３２とが電気的に接続される。
また、上部電極２７は、段差を含んでいないので、膜の断切れの問題は生じない。
【００５８】
さらに、記憶素子２０を構成する積層膜が、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１との接続部２５においては、金属元素が拡散した記憶層２８及び金属元素が拡散した上部電極２９となっている。
この接続部２５の積層膜２８，２９は、金属元素の拡散により、他の部分の積層膜２６，２７よりも充分に低い抵抗値となっている。これにより、上部電極２７と、周辺回路部３２のトランジスタＴｒ２に接続されたプラグ層１１とを、良好に導通させることができる。
また、金属元素が拡散した記憶層２８は、金属元素の拡散により充分に抵抗値が低くなっており、メモリセル部３１の記憶層２６のように大きく抵抗値が変化することがなく、プラグ層１１との接続状態を安定化させることができる。これにより、周辺回路部３２の制御回路と記憶素子２０のメモリセルとの信号授受を安定して行うことができる。
【００５９】
従って、本実施の形態によれば、セルサイズが縮小されても、記憶素子２０自体、並びに記憶素子２０と周辺回路部３２との接続部２５を、安定して形成することができる。
また、周辺回路部３２の制御回路と記憶素子２０のメモリセルとの信号授受を安定して行うことができるので、メモリとして安定して動作させることができる。
【００６０】
なお、第３の実施の形態では、記憶層２６の上に上部電極２７を形成した構成としたが、記憶層に用いられる、抵抗値が変化する材料自体の抵抗値が比較的低い場合には、上部電極を省略して、記憶層のみの単層で記憶素子を構成することも可能である。
この構成とする場合には、周辺回路部との接続部には、金属元素が拡散した記憶層のみを形成する。
記憶層のみの単層で記憶素子を構成することにより、エッチング等による記憶素子のパターニング工程が単純化される。これにより、配線を兼ねるパターンの微細化やパターニングの精度の向上、製造工程数の削減等が可能になる。
【００６１】
また、上述の各実施の形態では、接続部２５が記憶素子２０の積層膜の端部に設けられていたが、記憶素子の積層膜の端部以外の部分に接続部を設けて、例えば接続部の両側にメモリセル部が配置された構成としても良い。
【００６２】
本発明において、トランジスタ等の回路素子を形成する半導体基板としては、シリコン基板に限らず、Ｇｅや化合物半導体等、他の半導体材料から成る半導体基板を使用してもよい。
また、本発明において、メモリの接続部とプラグ層を介して接続される、周辺回路部の回路素子としては、ＭＯＳトランジスタに限らず、他の能動素子（バイポーラ等他のトランジスタやダイオード）であってもよい。
【００６３】
＜４．実験例＞
ここで、本発明の半導体集積回路装置を簡易的に作製して、特性を調べた。
【００６４】
（実施例）
半導体基板１に、メモリセルアレイ部のメモリセルが４ｋビットとなるように、メモリセル部３１のトランジスタＴｒ１を形成した。また、半導体基板１の他の部分に、トランジスタＴｒ２から成る制御回路を含む、周辺回路部３２を形成した。
次に、全体を覆って層間絶縁層１２を形成した後、トランジスタＴｒ１，Ｔｒ２のソース・ドレイン領域３，４上の層間絶縁層をエッチング等により除去して、ビアホールを形成した。
次に、ビアホール内を埋めて導体層を形成し、層間絶縁層１２上の導体層を除去して、トランジスタＴｒ１，Ｔｒ２のソース・ドレイン領域３，４に接続して、導体膜から成るプラグ層１１を形成した。
構成を簡単化するために、抵抗の低いイオン源層２２は省略して、ＡｌＴｅから成る記憶層２１と、金属膜１３としてＴｉ膜とを、順次成膜した後に、図３Ａに示したように、これらの２層２１，１３を、パターニングして、配線のパターンとした。
次に、４００℃で１時間、アニールを行って、金属膜１３のＴｉを記憶層２１に拡散させた。
その後は、全体を覆って絶縁層を形成した。
このようにして、半導体集積回路装置を作製して、実施例の試料とした。
【００６５】
（比較例）
金属膜１３のＴｉ膜の代わりに同じ膜厚のＷ膜を形成し、その他は、実施例と同様にして、半導体集積回路装置を作製して、比較例の試料とした。
【００６６】
実施例及び比較例の各試料について、アニールの前の記憶層２１のコンダクタンスと、アニールの後の記憶層２１のコンダクタンスを、それぞれ測定した。
測定結果として、アニール前後の記憶層のコンダクタンスの変化を、図７及び図８に示す。実施例の結果を図７に示し、比較例の結果を図８に示す。なお、図７及び図８において、記憶層のコンダクタンスは、コンダクタンスの値とその値での累積分布（４ｋビットに対する％）との関係により示している。
【００６７】
図７より、記憶層２１の上部にＴｉ膜を形成してアニールすると、コンダクタンスが増大することがわかる。
従って、Ｔｉが記憶層に拡散して、抵抗値が大幅に低下することがわかる。
一方、図８より、接続部の上部にＷ膜を形成してアニールした場合には、コンダクタンスがほとんど変化しないことがわかる。
【００６８】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００６９】
１  半導体基板、２  素子分離層、３，４  ソース・ドレイン領域、５，８  ゲート絶縁膜、６，９  ゲート電極、７，１０  サイドウォール、１１  プラグ層、１２  層間絶縁層、１３  金属膜、２０  記憶素子、２１，２６  記憶層、２２  イオン源層、２３，２８  金属元素が拡散した記憶層、２４  金属元素が拡散したイオン源層、２５  （周辺回路部との）接続部、２７  上部電極、２９  金属元素が拡散した上部電極、３１  メモリセルアレイ部、３２  周辺回路部、Ｔｒ１  メモリセルアレイ部のトランジスタ、Ｔｒ２  周辺回路部のトランジスタ
【図１】
2011254024.tif 000003
【図２】
2011254024.tif 000004
【図３】
2011254024.tif 000005
【図４】
2011254024.tif 000006
【図５】
2011254024.tif 000007
【図６】
2011254024.tif 000008
【図７】
2011254024.tif 000009
【図８】
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