(57)【要約】【課題】ダマシン法を使用して配線を形成する半導体装置の製造技術において、信頼性の高い配線を形成する技術を提供する。【解決手段】ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２が形成され、このハードマスク膜ＨＭ２上に有機樹脂膜ＯＲＦが形成された状態で、レジストＣＭＰを実施する。これにより、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦが除去されるとともに、ハードマスク膜ＨＭ２の膜厚が膜減りする。その後、膜減りしたハードマスク膜ＨＭ２を除去し、露出したハードマスク膜ＨＭ１をマスクにしてトレンチを加工する。【選択図】図２５
2011029521.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に被加工膜を形成する工程と、
（ｂ）前記被加工膜上に第１ハードマスク膜を形成する工程と、
（ｃ）前記第１ハードマスク膜上に第２ハードマスク膜を形成する工程と、
（ｄ）前記第１ハードマスク膜および前記第２ハードマスク膜を貫通する第１開口部を形成する工程と、
（ｅ）前記第１開口部内を含む前記第２ハードマスク膜上に有機樹脂膜を形成する工程と、
（ｆ）前記有機樹脂膜を研磨することにより前記第２ハードマスク膜の表面を露出し、かつ、前記第１開口部内に埋め込まれている前記有機樹脂膜を残存させる工程と、
（ｇ）前記第２ハードマスク膜を除去する工程と、
（ｈ）前記第１ハードマスク膜上および前記第１開口部内に埋め込まれている前記有機樹脂膜上に配置されたレジスト膜に、前記第１開口部上を開口した第２開口部を形成する工程と、
（ｉ）前記第２開口部を有する前記レジスト膜をマスクとして、前記被加工膜をエッチングすることにより、前記被加工膜に第１溝を形成する工程と、
（ｊ）前記第１開口部内に埋め込まれた前記有機樹脂膜を除去する工程と、
（ｋ）前記第１ハードマスクをマスクとして、前記第１開口部から露出する前記被加工膜をエッチングすることにより、前記被加工膜に前記第１溝よりも浅い第２溝を形成する工程と、
（ｌ）前記被加工膜に形成された前記第１溝内および前記第２溝内を含む前記第１ハードマスク膜上に第１導電膜を形成する工程と、
（ｍ）前記第１導電膜を研磨することにより前記第１ハードマスク膜上に形成された前記第１導電膜を除去し、かつ、前記第１溝内および前記第２溝内に埋め込まれている前記第１導電膜を残存させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記第１ハードマスク膜と前記第２ハードマスク膜とは種類の異なる膜であることを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法であって、
前記第１ハードマスク膜は金属膜あるいは金属化合物膜であり、
前記第２ハードマスク膜は絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法であって、
前記第１ハードマスク膜は絶縁膜であり、
前記第２ハードマスク膜は金属膜あるいは金属化合物膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項２記載の半導体装置の製造方法であって、
前記第１ハードマスク膜と前記第２ハードマスク膜の組み合わせは、ＳｉＯＣ膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜と窒化シリコン膜のいずれかの組み合わせであることを特徴とする半導体装置の製造方法。
【請求項６】
請求項３記載の半導体装置の製造方法であって、
前記第１ハードマスク膜と前記第２ハードマスク膜の組み合わせは、タンタル膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、窒化タンタル膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、窒化チタン膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、窒化チタン膜とＳｉＯＣ膜のいずれかの組み合わせであることを特徴とする半導体装置の製造方法。
【請求項７】
請求項４記載の半導体装置の製造方法であって、
前記第１ハードマスク膜と前記第２ハードマスク膜の組み合わせは、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜とチタン膜、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜と窒化チタン膜、ＳｉＯＣ膜とチタン膜のいずれかの組み合わせであることを特徴とする半導体装置の製造方法。
【請求項８】
請求項１記載の半導体装置の製造方法であって、
前記被加工膜は層間絶縁膜であり、
前記（ｈ）工程は、前記第１開口部内に埋め込まれている前記有機樹脂膜に前記第１開口部の径よりも小さな径を有する前記第２開口部を形成する工程であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記層間絶縁膜は、ＳｉＯＦ膜よりも誘電率の低い第１低誘電率膜と、前記第１低誘電率膜上に形成され、かつ、ＳｉＯＦ膜よりも誘電率が低く前記第１低誘電率膜よりも誘電率の高い第２低誘電率膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法であって、
前記第１低誘電率膜は、空孔を有するＳｉＯＣ膜、空孔を有するＭＳＱ膜、空孔を有するＨＳＱ膜のいずれかの膜から形成されており、
前記第２低誘電率膜は、ＳｉＯＣ膜、ＭＳＱ膜、ＨＳＱ膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１記載の半導体装置の製造方法であって、
前記（ａ）工程前に、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に溝を形成する工程と、
前記絶縁膜に形成された前記溝内を含む前記絶縁膜上に銅を主成分とする第２導電膜を形成する工程と、
前記絶縁膜上に形成されている不要な前記第２導電膜を除去しつつ、前記溝内に前記第２導電膜を残存させることにより、前記溝内に埋め込まれた第１埋め込み配線を形成する工程と、
前記第１埋め込み配線を形成した前記絶縁膜上に銅拡散防止膜を形成する工程とを有し、
前記（ａ）工程は、前記銅拡散防止膜上に前記被加工膜を形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１１記載の半導体装置の製造方法であって、
前記銅拡散防止膜は、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＮ膜とＳｉＣＮ膜上に形成されたＳｉＣＯ膜、ＳｉＣＮ膜とＳｉＣＮ膜上に形成された酸化シリコン膜、ＳｉＣＮ膜とＳｉＣＮ膜上に形成されたＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、ＳｉＮ膜とＳｉＮ膜上に形成された酸化シリコン膜、ＳｉＮ膜とＳｉＮ膜上に形成されたＳｉＣＯ膜、ＳｉＮ膜とＳｉＮ膜上に形成されたＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１１記載の半導体装置の製造方法であって、
前記第２溝は配線用溝であり、前記第１溝は前記第１埋め込み配線と前記第２溝に埋め込まれる第２埋め込み配線とを電気的に接続するビア用溝であり、
前記（ｋ）工程は、前記第２溝を形成しながら前記第１溝のさらなる加工を実施することにより、前記第２溝が完成した時点で、前記第１溝は前記被加工膜を貫通し、さらに、前記被加工膜の下層に形成されている前記銅拡散防止膜もエッチングして前記第１溝の底部に前記第１埋め込み配線を露出することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１記載の半導体装置の製造方法であって、
前記（ｌ）工程は、
（ｌ１）前記被加工膜に形成された前記第１溝内および前記第２溝内を含む前記第１ハードマスク膜上にバリア導体膜を形成する工程と、
（ｌ２）前記バリア導体膜上に前記第１導電膜を形成する工程とを有し、
前記（ｍ）工程は、前記バリア導体膜および前記第１導電膜を研磨することにより前記第１ハードマスク膜の表面を露出し、かつ、前記第１溝内および前記第２溝内に埋め込まれている前記バリア導体膜および前記第１導電膜を残存させることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、
前記バリア導体膜は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、前記金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成されていることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１記載の半導体装置の製造方法であって、
前記（ｄ）工程は、
（ｄ１）前記第２ハードマスク膜上に、下層レジスト膜と前記下層レジスト膜上に形成された中間層レジスト膜と前記中間層レジスト膜上に形成された上層レジスト膜からなる多層レジスト膜を形成する工程と、
（ｄ２）前記上層レジスト膜に前記第１開口部を形成する工程と、
（ｄ３）前記第１開口部から露出する前記中間層レジスト膜と前記下層レジスト膜を除去することにより、前記中間層レジスト膜と前記下層レジスト膜に前記第１開口部を形成する工程と、
（ｄ４）前記第１開口部を形成した前記中間層レジスト膜と前記下層レジスト膜をマスクとして、前記第１開口部から露出する前記第２ハードマスク膜と前記第１ハードマスク膜を除去することにより、前記第１ハードマスク膜と前記第２ハードマスク膜に前記第１開口部を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１記載の半導体装置の製造方法であって、
前記有機樹脂膜は、光を照射することにより研磨レートが変化する感光性有機樹脂膜であり、
前記（ｅ）工程と前記（ｆ）工程の間に、
前記半導体基板内の領域のうち、前記感光性有機樹脂膜の研磨レートを変化させたい領域に光を照射する工程を有することを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１７記載の半導体装置の製造方法であって、
前記半導体基板内の領域のうち、前記感光性有機樹脂膜の研磨レートを変化させたい領域は、前記半導体基板の端部から所定領域内の周辺領域であることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１７記載の半導体装置の製造方法であって、
前記感光性有機樹脂膜は、光を照射することにより、前記感光性有機樹脂膜を構成する樹脂が架橋して、光を照射する前に比べて研磨レートが低下することを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１７記載の半導体装置の製造方法であって、
前記感光性有機樹脂膜は、光を照射することにより、前記感光性有機樹脂膜を構成する樹脂が分解して、光を照射する前に比べて研磨レートが上昇することを特徴とする半導体装置の製造方法。
【請求項２１】
（ａ）半導体基板上に被加工膜を形成する工程と、
（ｂ）前記被加工膜上に第１ハードマスク膜を形成する工程と、
（ｃ）前記第１ハードマスク膜上に第２ハードマスク膜を形成する工程と、
（ｄ）前記第１ハードマスク膜および前記第２ハードマスク膜を貫通する第１開口部を形成する工程と、
（ｅ）前記第１開口部から露出する前記被加工膜をエッチングすることにより、前記被加工膜に第１溝を形成する工程と、
（ｆ）前記第１溝内および前記第１開口部内を含む前記第２ハードマスク膜上に有機樹脂膜を形成する工程と、
（ｇ）前記有機樹脂膜を研磨することにより前記第２ハードマスク膜の表面を露出し、かつ、前記第１開口部内および前記第１溝内に埋め込まれている前記有機樹脂膜を残存させる工程と、
（ｈ）前記第２ハードマスク膜を除去する工程と、
（ｉ）前記第１ハードマスク膜に前記第１開口部上を開口した第２開口部を形成する工程と、
（ｊ）前記第１ハードマスク膜に形成された前記第２開口部から露出する前記被加工膜をエッチングすることにより、前記被加工膜に第２溝を形成する工程と、
（ｋ）前記第１溝内に埋め込まれている前記有機樹脂膜を除去する工程と、
（ｌ）前記被加工膜に形成された前記第１溝内および前記第２溝内を含む前記第１ハードマスク膜上に第１導電膜を形成する工程と、
（ｍ）前記第１導電膜を研磨することにより前記第１ハードマスク膜上に形成された前記第１導電膜を除去し、かつ、前記第１溝内および前記第２溝内に埋め込まれている前記第１導電膜を残存させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記第１ハードマスク膜と前記第２ハードマスク膜とは種類の異なる膜であることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２記載の半導体装置の製造方法であって、
前記第１ハードマスク膜は金属膜あるいは金属化合物膜であり、
前記第２ハードマスク膜は絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２記載の半導体装置の製造方法であって、
前記第１ハードマスク膜は絶縁膜であり、
前記第２ハードマスク膜は金属膜あるいは金属化合物膜であることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２２記載の半導体装置の製造方法であって、
前記第１ハードマスク膜と前記第２ハードマスク膜の組み合わせは、ＳｉＯＣ膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜と窒化シリコン膜のいずれかの組み合わせであることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２３記載の半導体装置の製造方法であって、
前記第１ハードマスク膜と前記第２ハードマスク膜の組み合わせは、タンタル膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、窒化タンタル膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、窒化チタン膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、窒化チタン膜とＳｉＯＣ膜のいずれかの組み合わせであることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２４記載の半導体装置の製造方法であって、
前記第１ハードマスク膜と前記第２ハードマスク膜の組み合わせは、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜とチタン膜、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜と窒化チタン膜、ＳｉＯＣ膜とチタン膜のいずれかの組み合わせであることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２１記載の半導体装置の製造方法であって、
前記（ａ）工程前に、
前記半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に溝を形成する工程と、
前記絶縁膜に形成された前記溝内を含む前記絶縁膜上に銅を主成分とする第２導電膜を形成する工程と、
前記絶縁膜上に形成されている不要な前記第２導電膜を除去しつつ、前記溝内に前記第２導電膜を残存させることにより、前記溝内に埋め込まれた第１埋め込み配線を形成する工程と、
前記第１埋め込み配線を形成した前記絶縁膜上に銅拡散防止膜を形成する工程とを有し、
前記（ａ）工程は、前記銅拡散防止膜上に前記被加工膜を形成することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法であって、
前記第２溝は配線用溝であり、前記第１溝は前記第１埋め込み配線と前記第２溝に埋め込まれる第２埋め込み配線とを電気的に接続するビア用溝であり、
前記（ｋ）工程後、前記（ｌ）工程前に、前記第２溝を形成しながら前記第１溝のさらなる加工を実施することにより、前記第２溝が完成した時点で、前記第１溝は前記被加工膜の下層に形成されている前記銅拡散防止膜もエッチングして前記第１溝の底部に前記第１埋め込み配線を露出する工程を有することを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２１記載の半導体装置の製造方法であって、
前記有機樹脂膜は、光を照射することにより研磨レートが変化する感光性有機樹脂膜であり、
前記（ｆ）工程と前記（ｇ）工程の間に、
前記半導体基板内の領域のうち、前記感光性有機樹脂膜の研磨レートを変化させたい領域に光を照射する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、いわゆるダマシン法を使用して配線を形成する半導体装置の製造技術に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００３−２１８１０９号公報（特許文献１）には、ダマシン法で配線を形成する技術において、低誘電率膜からなる下部層と、下部層上に形成された中間層と、中間層上に形成された上部層からなる３層ハードマスクを使用する技術が記載されている。この技術によれば、上部層は、配線材料となる金属膜を溝内にだけ残存させるＣＭＰ（Chemical Mechanical Polishing）工程での停止層として機能し、中間層は、低誘電率膜から構成される下部層を保護するための保護層として機能するとしている。そして、下部層は、配線形成後も残存させるとしている。ここで、配線を埋め込むための配線溝（ビアではない）を形成するための加工は上部層だけで行なわれている（図６参照）。
【０００３】
特開２００６−１９６９６号公報（特許文献２）には、以下に示す技術が記載されている。半導体基板上に有機系絶縁膜を形成し、この有機系絶縁膜上に第１のハードマスクと第２のハードマスクを形成する。そして、第２のハードマスクに凹部を形成する。その後、凹部を形成した第２のハードマスク上に第１の有機膜を形成し、この第１の有機膜に化学的機械的研磨を実施して第２のハードマスクの表面を露出する。このとき、第２のハードマスクに形成された凹部には第１の有機膜が埋め込まれており、凹部を形成した第２のハードマスクの表面は平坦化される。その後、平坦化された第２のハードマスクおよび第１の有機膜上に第２の有機膜を形成するとしている。
【０００４】
特開２００６−３４４８１５号公報（特許文献３）には、以下に示す技術が記載されている。まず、半導体基板上に絶縁膜を形成し、この絶縁膜上に下層のハードマスクを形成し、下層のハードマスク上に上層のハードマスクを形成する。続いて、上層のハードマスク上に下層マスクおよびストッパ層を形成し、このストッパ層と下層マスクに配線溝パターンを形成する。次に、ストッパ層を下層マスク上に残しつつ、上層のハードマスクに配線溝パターンを転写し、配線溝パターンを埋め込むとともにストッパ層上に埋め込み有機膜を形成する。その後、化学的機械的研磨を行ない、埋め込み絶縁膜を配線溝パターン内に残存させながらストッパ層を露出する。次に、露出したストッパ層を除去して、下層マスクを露出させた後、下層マスクおよび埋め込み有機膜上に中間層とレジスト膜を形成する。そして、レジスト膜に対してパターン露光を施すとしている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−２１８１０９号公報
【特許文献２】特開２００６−１９６９６号公報
【特許文献３】特開２００６−３４４８１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、アルミニウムより低い抵抗値を有する銅が配線材料として使用されるようになってきており、この銅を加工して配線を形成する技術としてダマシン（Damascene）と呼ばれる配線形成技術が検討されている。このダマシン法は、シングルダマシン（Single-Damascene）法とデュアルダマシン（Dual-Damascene）法とに大別できる。
【０００７】
シングルダマシン法は、例えば絶縁膜に配線溝を形成した後、その絶縁膜上および配線溝内に配線形成用の銅膜を堆積し、さらに、この銅膜を、例えば化学的機械的研磨（ＣＭＰ；Chemical  Mechanical  Polishing）法によって配線溝内にのみ残るように研磨することにより、配線溝内に埋め込み配線を形成する方法である。
【０００８】
また、デュアルダマシン法は、絶縁膜に配線溝および下層配線との接続を行うための接続孔を形成した後、その絶縁膜上、配線溝および接続孔内に配線形成用の銅膜を堆積し、さらに、堆積した銅膜をＣＭＰによって配線溝および接続孔内にのみ残るように研磨することにより、配線溝および接続孔内に埋め込み配線を形成する方法である。
【０００９】
このように半導体装置の配線を銅配線から構成することにより、配線の低抵抗化を実現することができ、配線を伝達する信号の遅延を防止することができる。特に、低抵抗な銅配線を使用する半導体装置では、さらに信号の遅延を防止するために、層間絶縁膜に酸化シリコン膜よりも低誘電率の低誘電率膜が使用される。すなわち、信号の遅延を抑制するには、配線の低抵抗化と配線間の寄生容量を低減することが有用であるため、配線に低抵抗な銅配線を使用し、かつ、層間絶縁膜に低誘電率膜を使用することが検討されている。
【００１０】
銅配線は上述したようにダマシン法で形成されるが、例えば、ダマシン法のうちデュアルダマシン法では、接続孔（ビアホール）と配線溝（トレンチ）を一回で形成する。このデュアルダマシン法では、ビアホールを先に形成した後にトレンチを形成するビアファーストフローと、トレンチを先に形成した後にビアホールを形成するトレンチファーストフローとが存在する。特に、低誘電率膜から構成される層間絶縁膜へのプラズマダメージが低減できることからトレンチファーストフローが検討されている。
【００１１】
トレンチファーストフローでは、被加工膜（層間絶縁膜）上にトレンチパターンを形成したハードマスクを形成し、このトレンチパターンを形成したハードマスク上にレジスト膜を塗布する。そして、塗布したレジスト膜をフォトリソグラフィ技術でパターニングすることにより、ビアホールを形成する。このとき、ビアホールを形成するためのレジスト膜は、トレンチパターンが形成されたハードマスク上に形成されることから、トレンチパターンによる段差上にレジスト膜を形成することになる。
【００１２】
近年では、半導体装置の小型化が進んでおり、この半導体装置の小型化に伴って、配線の微細化が進んでいる。したがって、例えば、ビアホールを形成するレジスト膜のパターニングにも高精度な加工が要求される。一般に、投影露光装置の解像度Ｒは、光源波長λと開口度ＮＡ（投影レンズの明るさ）を用いて、以下に示す式で与えられる。
【００１３】
Ｒ＝ｋ×λ/ＮＡ ・・・（１）
ここで、ｋはプロセス係数である。（１）式より、光源の波長λが短いほど、投影レンズの開口度ＮＡが大きいほど高い解像度Ｒが得られることがわかる。このため、ビアホールの微細加工には、露光光の波長が短く、かつ、開口度の大きな投影露光装置を使用することが望ましいことになる。ところが、開口度を大きくすると、焦点深度が浅くなる。つまり、焦点深度が浅くなるということは、焦点の合う位置のマージンが小さくなることを意味する。これは、レジスト膜に段差が生じると、レジスト膜のすべての領域で焦点を合わすことが難しくなることを意味している。すなわち、上述したように、トレンチファーストフローでは、段差上にビアホール加工用のレジスト膜が形成されることから、このレジスト膜に露光処理を施す際、デフォーカスが発生しやすくなる。露光処理でデフォーカスが発生すると、焦点の合った状態での露光処理ができないため、パターン崩れなどのパターン不良が発生する。このようなパターン不良が発生すると、正常にビアホールを形成することができなくなってしまう。
【００１４】
このことから、トレンチファーストフローでは、トレンチパターンを形成したハードマスク上に直接レジスト膜を塗布するのではなく、トレンチパターンを形成したハードマスク上にトレンチパターンを埋め込む有機膜を形成し、化学的機械的研磨（ＣＭＰ）でハードマスク上の不要な有機膜を除去しつつ、トレンチパターンに有機膜を残存させることが行なわれている。このように、トレンチパターンの内部に有機膜を埋め込むことにより、ハードマスクの表面および有機膜の表面を平坦化することができる。そして、平坦化したハードマスクおよび有機膜上に、ビアホールを形成するためのレジスト膜を形成すれば、レジスト膜に対する露光処理でのデフォーカスの発生を抑制することができる。この有機膜によってトレンチパターンを埋め込んでハードマスクの表面を平坦化する技術は、例えば、レジストＣＭＰと呼ばれている。
【００１５】
しかし、レジストＣＭＰで使用される化学的機械的研磨では、通常、シリカやアルミナなどの研磨粒子を使用することにより研磨レートを上げている。このことから、不要な有機膜を研磨した後に露出するハードマスクも、この化学的機械的研磨で削られてしまう。つまり、レジストＣＭＰを実施すると、ハードマスクの膜減りが発生する問題点が発生する。ハードマスクの膜減りが発生するとその後の工程で形成されるトレンチの深さが浅くなる。つまり、ハードマスクをマスクにしたドライエッチングにより、トレンチの加工が行なわれるが、このドライエッチング工程でも、マスクとなるハードマスクの膜厚が減少するのである。したがって、レジストＣＭＰでハードマスクの膜厚が設計値から減少すると、膜厚の減少したハードマスクで、さらに、トレンチの加工が実施され、設計値どおりの深さまでトレンチが形成される前にハードマスクがなくなってしまうのである。このため、形成されるトレンチの深さが浅くなってしまう。トレンチの深さが浅くなるということは、トレンチに埋め込まれる銅膜の膜厚も薄くなることを意味し、この結果、配線の抵抗値が設計値からはずれて上昇してしまう問題点が発生する。
【００１６】
さらには、ハードマスクに形成されたトレンチパターンの領域ごとの占有率は異なっているが、この占有率の相違により、レジストＣＭＰで削られるハードマスクの削れ量も異なる。このことは、レジストＣＭＰ後、ハードマスクの膜厚がトレンチパターンの占有率が異なる領域で変化することを意味する。この結果、半導体基板の各領域でハードマスクの膜厚が異なるために、このハードマスクをマスクにしたドライエッチングにより形成されるトレンチの深さも領域によってばらつくことになる。トレンチの深さがばらつくということは、トレンチに埋め込まれる銅膜の膜厚もばらつくことを意味し、これは、配線抵抗のばらつきにつながる。つまり、トレンチパターンの占有率に対する配線抵抗のばらつきが大きくなる問題点が発生する。
【００１７】
本発明の目的は、ダマシン法を使用して配線を形成する半導体装置の製造技術において、信頼性の高い配線を形成する技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上に被加工膜を形成する工程と、（ｂ）前記被加工膜上に第１ハードマスク膜を形成する工程と、（ｃ）前記第１ハードマスク膜上に第２ハードマスク膜を形成する工程と備える。次に、（ｄ）前記第１ハードマスク膜および前記第２ハードマスク膜を貫通する第１開口部を形成する工程と、（ｅ）前記第１開口部内を含む前記第２ハードマスク膜上に有機樹脂膜を形成する工程とを備える。続いて、（ｆ）前記有機樹脂膜を研磨することにより前記第２ハードマスク膜の表面を露出し、かつ、前記第１開口部内に埋め込まれている前記有機樹脂膜を残存させる工程と、（ｇ）前記第２ハードマスク膜を除去する工程とを備える。そして、（ｈ）前記第１ハードマスク膜上および前記第１開口部内に埋め込まれている前記有機樹脂膜上に配置されたレジスト膜に、前記第１開口部上を開口した第２開口部を形成する工程と、（ｉ）前記第２開口部を有する前記レジスト膜をマスクとして、前記被加工膜をエッチングすることにより、前記被加工膜に第１溝を形成する工程とを備える。さらに、（ｊ）前記第１開口部内に埋め込まれた前記有機樹脂膜を除去する工程と、（ｋ）前記第１ハードマスク膜をマスクとして、前記第１開口部から露出する前記被加工膜をエッチングすることにより、前記被加工膜に前記第１溝よりも浅い第２溝を形成する工程とを備える。その後、（ｌ）前記被加工膜に形成された前記第１溝内および前記第２溝内を含む前記第１ハードマスク膜上に第１導電膜を形成する工程と、（ｍ）前記第１導電膜を研磨することにより前記第１ハードマスク膜上に形成された前記第１導電膜を除去し、かつ、前記第１溝内および前記第２溝内に埋め込まれている前記第１導電膜を残存させる工程とを備えることを特徴とするものである。
【００２１】
また、代表的な実施の形態による半導体装置の製造方法は、（ａ）半導体基板上に被加工膜を形成する工程と、（ｂ）前記被加工膜上に第１ハードマスク膜を形成する工程と、（ｃ）前記第１ハードマスク膜上に第２ハードマスク膜を形成する工程と、（ｄ）前記第１ハードマスク膜および前記第２ハードマスク膜を貫通する第１開口部を形成する工程とを備える。次に、（ｅ）前記第１開口部から露出する前記被加工膜をエッチングすることにより、前記被加工膜に第１溝を形成する工程と、（ｆ）前記第１溝内および前記第１開口部内を含む前記第２ハードマスク膜上に有機樹脂膜を形成する工程と、（ｇ）前記有機樹脂膜を研磨することにより前記第２ハードマスク膜の表面を露出し、かつ、前記第１開口部内および前記第１溝内に埋め込まれている前記有機樹脂膜を残存させる工程とを備える。続いて、（ｈ）前記第２ハードマスク膜を除去する工程と、（ｉ）前記第１ハードマスク膜に、前記第１開口部上を開口した第２開口部を形成する工程と、（ｊ）前記第１ハードマスク膜に形成された前記第２開口部から露出する前記被加工膜をエッチングすることにより、前記被加工膜に第２溝を形成する工程とを備える。そして、（ｋ）前記第１溝内に埋め込まれている前記有機樹脂膜を除去する工程と、（ｌ）前記被加工膜に形成された前記第１溝内および前記第２溝内を含む前記第１ハードマスク膜上に第１導電膜を形成する工程とを備える。さらに、（ｍ）前記第１導電膜を研磨することにより前記第１ハードマスク膜上に形成された前記第１導電膜を除去し、かつ、前記第１溝内および前記第２溝内に埋め込まれている前記第１導電膜を残存させる工程とを備えることを特徴とするものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
ダマシン法を使用して配線を形成する半導体装置の製造技術において、信頼性の高い配線を形成することができる。
【図面の簡単な説明】
【００２４】
【図１】従来技術の課題を説明する図であって、半導体装置の製造工程を示す断面図である。
【図２】図１に続く半導体装置の製造工程を示す断面図である。
【図３】図２に続く半導体装置の製造工程を示す断面図である。
【図４】図３に続く半導体装置の製造工程を示す断面図である。
【図５】図４に続く半導体装置の製造工程を示す断面図である。
【図６】図５に続く半導体装置の製造工程を示す断面図である。
【図７】図６に続く半導体装置の製造工程を示す断面図である。
【図８】図７に続く半導体装置の製造工程を示す断面図である。
【図９】図８に続く半導体装置の製造工程を示す断面図である。
【図１０】図９に続く半導体装置の製造工程を示す断面図である。
【図１１】本発明の実施の形態１における半導体装置の製造工程を示す断面図である。
【図１２】図１１に続く半導体装置の製造工程を示す断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】図１９に続く半導体装置の製造工程を示す断面図である。
【図２１】図２０に続く半導体装置の製造工程を示す断面図である。
【図２２】図２１に続く半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】図２７に続く半導体装置の製造工程を示す断面図である。
【図２９】図２８に続く半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】実施の形態２における半導体装置の製造工程を示す断面図である。
【図３６】図３５に続く半導体装置の製造工程を示す断面図である。
【図３７】図３６に続く半導体装置の製造工程を示す断面図である。
【図３８】図３７に続く半導体装置の製造工程を示す断面図である。
【図３９】図３８に続く半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】図４５に続く半導体装置の製造工程を示す断面図である。
【図４７】図４６に続く半導体装置の製造工程を示す断面図である。
【図４８】図４７に続く半導体装置の製造工程を示す断面図である。
【図４９】図４８に続く半導体装置の製造工程を示す断面図である。
【図５０】図４９に続く半導体装置の製造工程を示す断面図である。
【図５１】トレンチファーストフローにおけるレジストＣＭＰ後の半導体基板の中央領域と半導体基板の周辺領域とを示す断面図である。
【図５２】トレンチファーストフローにおけるレジストＣＭＰ後の半導体基板の中央領域と半導体基板の周辺領域とを示す断面図である。
【図５３】ビアファーストフローにおけるレジストＣＭＰ後の半導体基板の中央領域と半導体基板の周辺領域とを示す断面図である。
【図５４】ビアファーストフローにおけるレジストＣＭＰ後の半導体基板の中央領域と半導体基板の周辺領域とを示す断面図である。
【図５５】半導体ウェハの周辺領域だけを露光領域とする例を示す図である。
【発明を実施するための形態】
【００２５】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２７】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２８】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２９】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００３０】
（実施の形態１）
本実施の形態１における半導体装置の製造方法について図面を参照しながら説明する。発明が解決しようとする課題の項目で本発明が解決すべき課題の概略について説明したが、本実施の形態１では、まず、図面を参照しながら課題の詳細について説明する。この課題は、銅配線をデュアルダマシン法で形成する工程で生じるものである。以下では、デュアルダマシン法のうちトレンチ（配線溝）をビアホール（接続孔）よりも先に形成するトレンチファーストフローを用いて課題を説明する。
【００３１】
図１に示すように、層間絶縁膜ＩＬ１にシングルダマシン法を使用することにより配線Ｌ１を形成した後、配線Ｌ１を形成した層間絶縁膜ＩＬ１上に銅拡散防止膜ＤＳＦを形成する。続いて、この銅拡散防止膜ＤＳＦ上に層間絶縁膜ＩＬ２を形成し、層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰＦを形成する。その後、ダメージ保護膜ＤＰＦ上にハードマスク膜ＨＭ１を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ハードマスク膜ＨＭ１をパターニングする。ハードマスク膜ＨＭ１のパターニングは配線形成領域に開口部ＯＰ１を形成するように行なわれる。
【００３２】
次に、図２に示すように、開口部ＯＰ１を形成したハードマスク膜ＨＭ１上に有機樹脂膜ＯＲＦを形成する。これにより、ハードマスク膜ＨＭ１に形成した開口部ＯＰ１には有機樹脂膜ＯＲＦが埋め込まれる。
【００３３】
続いて、図３に示すように、有機樹脂膜ＯＲＦをＣＭＰ法（Chemical Mechanical Polishing）により研磨する。すなわち、ＣＭＰ法によりハードマスク膜ＨＭ１上に形成されている不要な有機樹脂膜ＯＲＦを除去し、ハードマスク膜ＨＭ１の表面を露出させる。これにより、開口部ＯＰ１に埋め込まれた有機樹脂膜ＯＲＦだけが残存し、開口部ＯＰ１を形成したハードマスク膜ＨＭ１の表面が平坦化される。このとき、ハードマスク膜ＨＭ１の表面も多少研磨により削られるため、ＣＭＰ後のハードマスク膜ＨＭ１の膜厚は膜減りし薄くなる。ここで実施される化学的機械的研磨では、通常、シリカやアルミナなどの研磨粒子を使用することにより研磨レートを上げている。このことから、不要な有機樹脂膜ＯＲＦを研磨した後に露出するハードマスク膜ＨＭ１も、この化学的機械的研磨で削られてしまう。このハードマスク膜ＨＭ１の膜減りが発生するこの点が課題の発生原因である。以上のように有機樹脂膜ＯＲＦをＣＭＰ法で研磨し、開口部ＯＰ１を形成したハードマスク膜ＨＭ１の表面を平坦化する技術はレジストＣＭＰと呼ばれる。
【００３４】
なお、開口部ＯＰ１内に有機樹脂膜ＯＲＦを残す理由は、その後の多層レジスト膜ＭＬＲ１を露光する際、開口部ＯＰ１に起因する段差を取り除いてデフォーカスによるパターニング不良を避けるためである。
【００３５】
その後、図４に示すように、表面を平坦化したハードマスク膜ＨＭ１上に多層レジスト膜ＭＬＲ１を形成する。この多層レジスト膜ＭＬＲ１は、ハードマスク膜ＨＭ１上に形成された下層レジスト膜ＢＲ１と、下層レジスト膜ＢＲ１上に形成された中間層レジスト膜ＭＲ１と、中間層レジスト膜ＭＲ１上に形成された上層レジスト膜ＵＲ１から構成されている。そして、図５に示すように、フォトリソグラフィ技術を使用することにより、上層レジスト膜ＵＲ１に開口部ＯＰ２を形成する。
【００３６】
次に、図６に示すように、開口部ＯＰ２を形成した上層レジスト膜ＵＲ１をマスクにしたエッチングによりビアホール（接続孔）ＶＨを形成する。具体的には、開口部ＯＰ２から露出する中間層レジスト膜ＭＲ１、下層レジスト膜ＢＲ１、有機樹脂膜ＯＲＦ、ダメージ保護膜ＤＰＦ、層間絶縁膜ＩＬ２を順次エッチングする。これにより、底部に銅拡散防止膜ＤＳＦが露出するビアホールＶＨを形成することができる。ビアホールＶＨを形成するとき、上層レジスト膜ＵＲ１は除去される。
【００３７】
続いて、図７に示すように、アッシングにより中間層レジスト膜ＭＲ１、下層レジスト膜ＢＲ１および開口部ＯＰ１に埋め込まれた有機樹脂膜ＯＲＦを除去する。これにより、開口部ＯＰ１を形成したハードマスク膜ＨＭ１が露出することになる。
【００３８】
その後、図８に示すように、開口部ＯＰ１が形成されたハードマスク膜ＨＭ１をマスクにしてダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２をエッチングする。これにより、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２にトレンチ（配線溝）ＷＤ２が形成される。ここで、ハードマスク膜ＨＭ１をマスクにしたダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２に対するドライエッチングにより、トレンチＷＤ２の加工が行なわれるが、このドライエッチング工程では、マスクとなるハードマスク膜ＨＭ１の膜厚も減少する。したがって、レジストＣＭＰでハードマスク膜ＨＭ１の膜厚が設計値から減少していると、膜厚の減少したハードマスク膜ＨＭ１で、さらに、トレンチＷＤ２の加工が実施され、設計値どおりの深さまでトレンチＷＤ２が形成される前にハードマスク膜ＨＭ１がなくなってしまうのである。このため、形成されるトレンチＷＤ２の深さが浅くなる。
【００３９】
次に、図９に示すように、トレンチＷＤ２およびビアホールＶＨの内壁を含むダメージ保護膜ＤＰＦ上にバリア導体膜ＢＦ２を形成し、このバリア導体膜ＢＦ２上に銅膜ＣＦ２を形成する。これにより、トレンチＷＤ２およびビアホールＶＨの内部にはバリア導体膜ＢＦ２と銅膜ＣＦ２が埋め込まれることになる。
【００４０】
続いて、図１０に示すように、銅膜ＣＦ２およびバリア導体膜ＢＦ２をＣＭＰ法（Chemical Mechanical Polishing）により研磨する。すなわち、ＣＭＰ法によりダメージ保護膜ＤＰＦ上に形成されている不要なバリア導体膜ＢＦ２および銅膜ＣＦ２を除去し、ダメージ保護膜ＤＰＦの表面を露出させる。これにより、トレンチＷＤ２およびビアホールＶＨに埋め込まれたバリア導体膜ＢＦ２と銅膜ＣＦ２だけが残存し、トレンチＷＤ２にバリア導体膜ＢＦ２と銅膜ＣＦ２を埋め込むことにより配線Ｌ２が形成され、かつ、ビアホールＶＨにバリア導体膜ＢＦ２と銅膜ＣＦ２を埋め込むことによりプラグＰＬＧ２が形成される。以上のようにして、デュアルダマシン法で配線Ｌ２とプラグＰＬＧ２を形成することができる。
【００４１】
ここで、上述した技術では、開口部ＯＰ１を形成したハードマスク膜ＨＭ１の表面を平坦化するためにレジストＣＭＰが実施されるが、このレジストＣＭＰを実施すると、不要な有機樹脂膜ＯＲＦを研磨した後に露出するハードマスク膜ＨＭ１も、化学的機械的研磨で削られてしまう。その後、この膜減りしたハードマスク膜ＨＭ１を使用して、トレンチＷＤ２の加工が行なわれる。このとき、トレンチＷＤ２の加工の際にもハードマスク膜ＨＭ１の膜厚は減少する。したがって、レジストＣＭＰでハードマスク膜ＨＭ１の膜厚が設計値から減少していると、膜厚の減少したハードマスク膜ＨＭ１で、さらに、トレンチＷＤ２の加工が実施され、設計値どおりの深さまでトレンチＷＤ２が形成される前にハードマスク膜ＨＭ１がなくなってしまう。つまり、設計段階では、トレンチＷＤ２の深さを設計値どおりに形成できるまではハードマスク膜ＨＭ１がなくならないように、ハードマスク膜ＨＭ１の膜厚が設定される。しかし、実際には、トレンチＷＤ２を形成するドライエッチング工程だけでハードマスク膜ＨＭ１の膜減りが発生するのではなく、レジストＣＭＰを実施する工程でもハードマスク膜ＨＭ１の膜厚が減少する。このため、トレンチＷＤ２を形成するドライエッチング工程における膜減りだけを考慮して、ハードマスク膜ＨＭ１の膜厚を設定すると、レジストＣＭＰによる膜減りを考慮していないため、充分な深さのトレンチＷＤ２を形成する前にハードマスク膜ＨＭ１が消失してしまうのである。このことは、トレンチＷＤ２の深さが設計値よりも浅くなることを意味し、この結果、配線の抵抗値が設計値からはずれて上昇してしまうことを意味する。
【００４２】
さらには、ハードマスク膜ＨＭ１に形成されたトレンチパターン（開口部ＯＰ１）の領域ごとの占有率は異なっているが、この占有率の相違により、レジストＣＭＰで削られるハードマスク膜ＨＭ１の削れ量も異なる。このことは、レジストＣＭＰ後、ハードマスク膜ＨＭ１の膜厚がトレンチパターンの占有率が異なる領域で変化することを意味する。この結果、半導体基板の各領域でハードマスク膜ＨＭ１の膜厚が異なるために、このハードマスク膜ＨＭ１をマスクにしたドライエッチングにより形成されるトレンチの深さも領域によってばらつくことになる。トレンチの深さがばらつくということは、トレンチに埋め込まれる銅膜の膜厚もばらつくことを意味し、これは、配線抵抗のばらつきにつながる。つまり、トレンチパターンの占有率に対する配線抵抗のばらつきが大きくなる。
【００４３】
これらの問題に対し、レジストＣＭＰによる膜減りも考慮してハードマスク膜ＨＭ１の膜厚を厚く形成することが考えられる。つまり、トレンチＷＤ２を形成するドライエッチング工程での膜減りと、レジストＣＭＰによる研磨での膜減りとを考慮してハードマスク膜ＨＭ１の膜厚を設定すれば、設計値どおりの深さを有するトレンチＷＤ２を形成する前に、ハードマスク膜ＨＭ１が消失することを回避できると考えられる。
【００４４】
ところが、この対策では、トレンチＷＤ２の深さが設計値から浅くなるという問題を回避できる可能性があるが、上述したトレンチＷＤ２の深さばらつきを回避することはできないという問題がある。すなわち、ハードマスク膜ＨＭ１の膜厚を厚くしても、ハードマスク膜ＨＭ１の膜厚ばらつきは生じるので、ハードマスク膜ＨＭ１の膜厚ばらつきに起因したトレンチＷＤ２の深さばらつきを回避することはできないのである。したがって、単に、ハードマスク膜ＨＭ１の膜厚を厚くするだけでは上述した課題を解決することはできない。
【００４５】
そこで、本実施の形態１では、上述した課題を解決するために、ハードマスク膜の構成に工夫を施している。具体的に本実施の形態１における半導体装置の製造方法では、ハードマスク膜を異なる種類の複数の膜から構成することに特徴がある。以下に、この特徴を有する半導体装置の製造方法について図面を参照しながら説明する。
【００４６】
まず、通常の半導体製造技術を使用することにより、図１１に示すように、半導体基板１Ｓ上に複数のＭＩＳＦＥＴＱを形成する。この複数のＭＩＳＦＥＴＱには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴが含まれる。続いて、図１２に示すように、複数のＭＩＳＦＥＴＱを形成した半導体基板１Ｓ上にコンタクト層間絶縁膜ＣＩＬを形成する。このコンタクト層間絶縁膜ＣＩＬは、複数のＭＩＳＦＥＴＱを覆うように形成される。具体的に、コンタクト層間絶縁膜ＣＩＬは、例えば、オゾンとＴＥＯＳとを原料に使用した熱ＣＶＤ法により形成されるオゾンＴＥＯＳ膜と、ＴＥＯＳを原料に使用したプラズマＣＶＤ法により形成されるプラズマＴＥＯＳ膜との積層膜から形成されている。なお、オゾンＴＥＯＳ膜の下層に、例えば、窒化シリコン膜よりなるエッチングストッパ膜を形成してもよい。
【００４７】
コンタクト層間絶縁膜ＣＩＬをＴＥＯＳ膜から形成する理由は、ＴＥＯＳ膜が下地段差に対する被覆性のよい膜であるからである。コンタクト層間絶縁膜ＣＩＬを形成する下地は、半導体基板１ＳにＭＩＳＦＥＴＱが形成された凹凸のある状態である。つまり、半導体基板１ＳにＭＩＳＦＥＴＱが形成されているので、半導体基板１Ｓの表面にはゲート電極が形成されて凹凸のある下地となっている。したがって、凹凸のある段差に対して被覆性のよい膜でないと、微細な凹凸を埋め込むことができず、ボイドなどの発生原因となる。そこで、コンタクト層間絶縁膜ＣＩＬには、ＴＥＯＳ膜が使用される。なぜなら、ＴＥＯＳを原料とするＴＥＯＳ膜では、原料であるＴＥＯＳが酸化シリコン膜となる前に中間体を作り、成膜表面で移動しやすくなるため、下地段差に対する被覆性が向上するからである。
【００４８】
次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬにコンタクトホールＣＮＴ１を形成する。このコンタクトホールＣＮＴ１は、コンタクト層間絶縁膜ＣＩＬを貫通して、半導体基板１Ｓに形成されているＭＩＳＦＥＴＱのソース領域あるいはドレイン領域に達するように加工される。
【００４９】
続いて、コンタクト層間絶縁膜ＣＩＬに形成したコンタクトホールＣＮＴ１に金属膜を埋め込むことによりプラグＰＬＧ１を形成する。具体的には、コンタクトホールＣＮＴ１を形成したコンタクト層間絶縁膜ＣＩＬ上に、例えば、スパッタリングを使用してバリア導体膜となるチタン／窒化チタン膜（チタン膜とチタン膜上に形成された窒化チタン膜）を形成する。このチタン／窒化チタン膜は、タングステン膜を構成するタングステンがシリコン中へ拡散することを防止するために設けられている膜で、このタングステン膜が構成される際のＷＦ６（フッ化タングステン）を還元処理するＣＶＤ法において、フッ素アタックがコンタクト層間絶縁膜ＣＩＬや半導体基板１Ｓになされてダメージを与えることを防ぐためのものである。
【００５０】
そして、チタン／窒化チタン膜上にタングステン膜を形成する。これにより、コンタクトホールＣＮＴ１の内壁（側壁および底面）にチタン／窒化チタン膜が形成され、このチタン／窒化チタン膜上でコンタクトホールＣＮＴ１を埋め込むようにタングステン膜が形成される。その後、コンタクト層間絶縁膜ＣＩＬ上に形成されている不要なチタン／窒化チタン膜およびタングステン膜を、ＣＭＰ（Chemical Mechanical Polishing）法で除去する。これにより、コンタクトホールＣＮＴ１内にだけ、チタン／窒化チタン膜とタングステン膜を埋め込んだプラグＰＬＧ１を形成することができる。
【００５１】
次に、シングルダマシン法を使用して銅配線を形成する工程について説明する。図１３に示すように、プラグＰＬＧ１を形成したコンタクト層間絶縁膜ＣＩＬ上に層間絶縁膜ＩＬ１を形成する。この層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されており、この酸化シリコン膜は、例えば、ＣＶＤ法を使用することにより形成することができる。
【００５２】
そして、図１４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１にトレンチ（配線溝）ＷＤ１を形成する。このトレンチＷＤ１は、酸化シリコン膜からなる層間絶縁膜ＩＬ１を貫通して底面がコンタクト層間絶縁膜ＣＩＬに達するように形成される。これにより、トレンチＷＤ１の底部でプラグＰＬＧ１の表面が露出することになる。
【００５３】
その後、図１５に示すように、トレンチＷＤ１を形成した層間絶縁膜ＩＬ１上にバリア導体膜ＢＦ１を形成する。具体的に、バリア導体膜ＢＦ１は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＦ１は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【００５４】
続いて、トレンチＷＤ１の内部および層間絶縁膜ＩＬ１上に形成されたバリア導体膜ＢＦ１上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ１を形成する。この銅膜ＣＦ１は、トレンチＷＤ１に埋め込まれるように形成される。この銅膜ＣＦ１は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【００５５】
次に、図１６に示すように、層間絶縁膜ＩＬ１上に形成された不要なバリア導体膜ＢＦ１および銅膜ＣＦ１をＣＭＰ法で除去する。これにより、トレンチＷＤ１にバリア導体膜ＢＦ１と銅膜ＣＦ１を埋め込んだ配線Ｌ１を形成することができる。
【００５６】
続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ１上に配線とプラグとを形成する工程について説明する。配線Ｌ１を形成した層間絶縁膜ＩＬ１上に配線とプラグとを形成する工程は、デュアルダマシン法を使用することにより形成することができる。本実施の形態１では、デュアルダマシン法のうちトレンチ（配線溝）をビアホール（接続孔）よりも先に形成するトレンチファーストフローを用いる例について説明する。
【００５７】
まず、配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理を実施して、配線Ｌ１の表面および層間絶縁膜ＩＬ１の表面を清浄化する。続いて、図１７に示すように、配線Ｌ１を形成した層間絶縁膜ＩＬ１上に銅拡散防止膜ＤＳＦを形成する。この銅拡散防止膜ＤＳＦは、例えば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＮ膜とＳｉＣＮ膜上に形成されたＳｉＣＯ膜、ＳｉＣＮ膜とＳｉＣＮ膜上に形成された酸化シリコン膜のいずれかの膜から形成されている。また、銅拡散防止膜ＤＳＦは、ＳｉＣＮ膜とＳｉＣＮ膜上に形成されたＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、ＳｉＮ膜とＳｉＮ膜上に形成された酸化シリコン膜、ＳｉＮ膜とＳｉＮ膜上に形成されたＳｉＣＯ膜、ＳｉＮ膜とＳｉＮ膜上に形成されたＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜のいずれかの膜から形成することもできる。これらの銅拡散防止膜ＤＳＦはＣＶＤ法により形成することができる。なお、本実施の形態１では、配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理による清浄化処理を実施した後に、銅拡散防止膜ＤＳＦを形成しているので、層間絶縁膜ＩＬ１と銅拡散防止膜ＤＳＦの密着性が向上する。
【００５８】
ここで、層間絶縁膜ＩＬ１上に銅拡散防止膜ＤＳＦを形成している理由について説明する。本実施の形態１では配線Ｌ１に銅配線を使用していることから、銅原子の拡散を防止する必要がある。このため、配線Ｌ１では、トレンチＷＤ１にバリア導体膜ＢＦ１を介して銅膜ＣＦ１を形成することにより、銅配線を構成している（図１６参照）。つまり、配線Ｌ１では、トレンチＷＤ１に直接銅膜ＣＦ１を埋め込むのではなく、トレンチＷＤ１の側面および底面にバリア導体膜ＢＦ１を形成し、このバリア導体膜ＢＦ１上に銅膜を形成しているのである。これにより、銅膜ＣＦ１を構成する銅原子は、バリア導体膜ＢＦ１によって拡散が防止される。このとき、バリア導体膜ＢＦ１は、配線溝の側面と底面にだけ形成されている。したがって、トレンチＷＤ１の上部から銅原子が拡散するおそれがある。トレンチＷＤ１の上部にバリア導体膜ＢＦ１を形成しないのは、トレンチＷＤ１の上部にバリア導体膜ＢＦ１を形成する場合、複数のトレンチＷＤ１上にバリア導体膜ＢＦ１が形成されることになる。このことは、複数のトレンチＷＤ１に形成された銅配線が複数のトレンチＷＤ１の上部に形成されたバリア導体膜ＢＦ１で導通することにより、互いに異なる銅配線がショートしてしまうことを意味する。したがって、銅配線の上部にバリア導体膜ＢＦ１を形成することはできない。
【００５９】
しかし、トレンチＷＤ１の上部から銅原子が拡散することを防止する必要がある。そこで、銅配線の上部には絶縁膜で、かつ、銅原子の拡散を防止する機能を持つ銅拡散防止膜ＤＳＦが形成される。これにより、銅配線（配線Ｌ１）から銅原子が拡散することを防止できる。つまり、銅配線が形成されているトレンチＷＤ１の側面と底部からの銅原子の拡散は、バリア導体膜ＢＦ１によって防止され、トレンチＷＤ１の上部からの銅原子の拡散は、絶縁膜である銅拡散防止膜ＤＳＦによって防止される。
【００６０】
続いて、銅拡散防止膜ＤＳＦ上に層間絶縁膜ＩＬ２を形成し、この層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰＦを形成する。層間絶縁膜ＩＬ２は、ＳｉＯＦ膜よりも誘電率の低い第１低誘電率膜から形成されており、ダメージ保護膜ＤＰＦは、第１低誘電率膜上に形成され、かつ、ＳｉＯＦ膜よりも誘電率が低く第１低誘電率膜よりも誘電率の高い第２低誘電率膜から形成されている。具体的に、層間絶縁膜ＩＬ２は、空孔を有するＳｉＯＣ膜、空孔を有するＭＳＱ膜（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）、空孔を有するＨＳＱ膜（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、または、水素含有シルセスキオキサン）のいずれかの膜から形成されている。例えば、空孔を有するＳｉＯＣ膜は、プラズマＣＶＤ法により形成することができる。空孔のサイズ（径）は、例えば、１ｎｍ程度である。一方、ダメージ保護膜ＤＰＦは、例えば、ＳｉＯＣ膜、ＭＳＱ膜、ＨＳＱ膜のいずれかの膜から形成されている。
【００６１】
このように層間絶縁膜ＩＬ２を低誘電率膜から構成するのは以下に示す理由による。すなわち、層間絶縁膜ＩＬ２に形成される配線層は、多層配線の中でも微細化が行なわれている配線層である。したがって、層間絶縁膜ＩＬ２に形成される配線層の配線間隔は狭くなり、配線間の寄生容量を低減することが要求される。そこで、配線間隔の狭い配線層では、層間絶縁膜ＩＬ２を低誘電率膜から構成しているのである。このように層間絶縁膜ＩＬ２を低誘電率膜から構成することにより、配線間の寄生容量を低減できるのである。
【００６２】
さらに、本実施の形態１では、層間絶縁膜ＩＬ２を低誘電率膜から形成しているが、この低誘電率膜は、物理的に機械強度が弱く、また、化学的にもダメージを受けやすい膜である。したがって、低誘電率膜は、化学的機械的研磨処理における強度不足による物理的なダメージや、化学反応によるダメージに弱い。さらに、低誘電率膜は、配線層形成工程におけるプラズマ処理やウエット洗浄処理によって、膜がダメージを受け、誘電率が上昇しやすい。このため、ダメージ保護膜ＤＰＦ（一例としてＳｉＯＣ膜）により、層間絶縁膜（一例として空孔を有するＳｉＯＣ膜）の誘電率の上昇や物理的ダメージを防いでいる。
【００６３】
以上のように、配線Ｌ１を形成した層間絶縁膜ＩＬ１の直上に銅拡散防止膜ＤＳＦが形成され、この銅拡散防止膜ＤＳＦ上に層間絶縁膜ＩＬ２が形成されている。そして、層間絶縁膜ＩＬ２の表面にダメージ保護膜ＤＰＦが形成されている。つまり、配線Ｌ１を形成した層間絶縁膜ＩＬ１上には、配線間の寄生容量を低減する目的で、層間絶縁膜ＩＬ２に低誘電率膜を使用し、かつ、銅配線からの銅原子の拡散を防止する目的で、銅拡散防止膜ＤＳＦを使用している。さらに、層間絶縁膜ＩＬ２の配線層加工時におけるダメージを避けるために、層間絶縁膜ＩＬ２の表面にダメージ保護膜ＤＰＦを設けているのである。
【００６４】
次に、図１８に示すように、ダメージ保護膜ＤＰＦ上にハードマスク膜ＨＭ１を形成し、このハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２を形成する。このハードマスク膜ＨＭ１およびハードマスク膜ＨＭ２は、トレンチを形成するためのマスクとして使用される膜である。本実施の形態１では、ダメージ保護膜ＤＰＦ上に複数層のハードマスク膜（ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２）を形成することに特徴がある。このようにハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とを形成することにより奏する効果は後述する工程で明らかになる。このとき、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とは種類の異なる膜から形成されている。ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２の組み合わせは、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とのエッチング選択比が高いという特性と、レジストＣＭＰ時にハードマスク膜ＨＭ２上に形成されている有機樹脂膜とハードマスク膜ＨＭ２の研磨速度に顕著な相違がある特性を有する組み合わせであればよい。つまり、ハードマスク膜ＨＭ２のエッチング時にハードマスク膜ＨＭ１がエッチングされにくいという特性と、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜を研磨する場合に、有機樹脂膜の研磨速度に比べて、ハードマスク膜ＨＭ２の研磨速度が充分に小さいという特性を有する膜の組み合わせであればよい。
【００６５】
具体的な組み合わせの第１例としては、ハードマスク膜ＨＭ１を金属膜あるいは金属化合物膜から形成し、ハードマスク膜ＨＭ２を絶縁膜から形成することが挙げられる。例えば、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２の組み合わせは、タンタル膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）、窒化タンタル膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）、窒化チタン膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）、窒化チタン膜とＳｉＯＣ膜のいずれかの組み合わせが考えられる。例えば、タンタル膜とＴＥＯＳ膜の組み合わせの場合、タンタル膜はフッ酸（ＨＦ）で除去されず、かつ、ＴＥＯＳ膜はフッ酸（ＨＦ）で除去できるので、ＴＥＯＳ膜のエッチングにはフッ酸（ＨＦ）を使用することができる。同様に、窒化タンタル膜とＴＥＯＳ膜の組み合わせの場合も、窒化タンタル膜はフッ酸（ＨＦ）で除去されず、かつ、ＴＥＯＳ膜はフッ酸（ＨＦ）で除去できるので、ＴＥＯＳ膜のエッチングにはフッ酸（ＨＦ）を使用することができる。さらに、窒化チタン膜とＴＥＯＳ膜の組み合わせの場合、窒化チタン膜はフッ酸（ＨＦ）で除去されず、かつ、ＴＥＯＳ膜はフッ酸（ＨＦ）で除去できるので、ＴＥＯＳ膜のエッチングにはフッ酸（ＨＦ）を使用することができる。また、窒化チタン膜とＳｉＯＣ膜の組み合わせの場合、窒化チタン膜はフロロカーボン系ガスによるドライエッチングで除去されず、かつ、ＳｉＯＣ膜はフロロカーボン系ガスによるドライエッチングで除去できるので、ＳｉＯＣ膜のエッチングには、フロロカーボン系ガスを使用することができる。
【００６６】
具体的な組み合わせの第２例としては、ハードマスク膜ＨＭ１を絶縁膜から形成し、ハードマスク膜ＨＭ２を金属膜あるいは金属化合物膜から形成することが挙げられる。例えば、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２の組み合わせは、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）とチタン膜、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）と窒化チタン膜、ＳｉＯＣ膜とチタン膜のいずれかの組み合わせが考えられる。例えば、ＴＥＯＳ膜とチタン膜の組み合わせの場合、ＴＥＯＳ膜はフロロカーボン系ガスによるドライエッチングで除去されず、かつ、チタン膜はフロロカーボン系ガスによるドライエッチングで除去できるので、チタン膜のエッチングにはフロロカーボン系ガスによるドライエッチングを使用することができる。同様に、ＴＥＯＳ膜と窒化チタン膜の組み合わせの場合も、ＴＥＯＳ膜はフロロカーボン系ガスによるドライエッチングで除去されず、かつ、窒化チタン膜はフロロカーボン系ガスによるドライエッチングで除去できるので、窒化チタン膜のエッチングにはフロロカーボン系ガスによるドライエッチングを使用することができる。さらに、ＳｉＯＣ膜とチタン膜の組み合わせの場合、ＳｉＯＣ膜はフッ酸（ＨＦ）で除去されず、かつ、チタン膜はフッ酸（ＨＦ）で除去できるので、チタン膜のエッチングにはフッ酸（ＨＦ）を使用することができる。
【００６７】
具体的な組み合わせの第３例としては、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とを種類の異なる絶縁膜から形成することが挙げられる。例えば、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２の組み合わせは、ＳｉＯＣ膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）と窒化シリコン膜のいずれかの組み合わせが考えられる。例えば、ＳｉＯＣ膜とＴＥＯＳ膜の組み合わせの場合、ＳｉＯＣ膜はフッ酸（ＨＦ）で除去されず、かつ、ＴＥＯＳ膜はフッ酸で除去できるので、ＴＥＯＳ膜のエッチングにはフッ酸（ＨＦ）によるウェットエッチングを使用することができる。一方、ＴＥＯＳ膜と窒化シリコン膜の組み合わせの場合、ＴＥＯＳ膜は熱燐酸で除去されず、かつ、窒化シリコン膜は熱燐酸で除去できるので、窒化シリコン膜のエッチングには熱燐酸を使用することができる。
【００６８】
続いて、図１９に示すように、ハードマスク膜ＨＭ２上に多層レジスト膜ＭＬＲ１を形成する。この多層レジスト膜ＭＬＲ１は、下層レジスト膜ＢＲ１と、下層レジスト膜ＢＲ１上に形成された中間層レジスト膜ＭＲ１と、中間層レジスト膜ＭＲ１上に形成された上層レジスト膜ＵＲ１から形成されている。このとき、例えば、上層レジスト膜ＵＲ１は、感光性を有し、イメージング機能を持つ材料から構成されている。中間層レジスト膜ＭＲ１は、上層レジスト膜ＵＲ１や下層レジスト膜ＢＲ１とエッチングの選択性を持つ材料から構成されており、例えば、シリコンを多く含む材料が挙げられる。下層レジスト膜ＢＲ１は、中間層レジスト膜ＭＲ１や加工したい被加工膜（下地膜）とエッチングの選択性を持つ材料から構成されており、例えば、カーボン（炭素）を多く含む材料が挙げられる。
【００６９】
このように構成されている多層レジスト膜ＭＬＲ１は、被加工膜（下地膜）の加工精度を向上させる観点から採用されている。微細化に伴って露光波長が短くなり、微細パターンが薄くなっている。その際、レジスト膜が厚いとパターン倒れの問題が起きるので、レジスト膜を薄膜化する必要が出てくる。この薄膜化されたレジスト膜で単純に一層のパターンを形成し、被加工膜をエッチングでパターニングする場合、この一層のパターンが薄いために被加工膜を充分にエッチングする前に、レジスト膜がなくなってしまう。そこでエッチング特性の互いに異なる多層のレジスト膜を用いて被加工膜をパターニングするようにしている。以上より、本実施の形態１では、加工精度を向上する観点から多層レジスト膜ＭＬＲ１を使用しているが、単層のレジスト膜を使用してもよい。
【００７０】
次に、図２０に示すように、フォトリソグラフィ技術を使用することにより、上層レジスト膜ＵＲ１に開口部ＯＰ１を形成する。そして、図２１に示すように、開口部ＯＰ１を形成した上層レジスト膜ＵＲ１をマスクにして、開口部ＯＰ１から露出する中間層レジスト膜ＭＲ１をエッチングすることにより、中間層レジスト膜ＭＲ１に開口部ＯＰ１を形成する。その後、開口部ＯＰ１を形成した中間層レジスト膜ＭＲ１をマスクにしたエッチングにより、開口部ＯＰ１から露出する下層レジスト膜ＢＲ１を加工する。つまり、下層レジスト膜ＢＲ１にも開口部ＯＰ１を形成する。なお、中間層レジスト膜ＭＲ１をマスクにしたエッチングにより上層レジスト膜ＵＲ１が除去される。
【００７１】
続いて、図２２に示すように、開口部ＯＰ１を形成した中間層レジスト膜ＭＲ１と、開口部ＯＰ１を形成した下層レジスト膜ＢＲ１とをマスクにして、ハードマスク膜ＨＭ２およびハードマスク膜ＨＭ１をエッチングする。これにより、ハードマスク膜ＨＭ２およびハードマスク膜ＨＭ１に開口部ＯＰ１を形成することができる。
【００７２】
その後、図２３に示すように、開口部ＯＰ１を形成した中間層レジスト膜ＭＲ１と、開口部ＯＰ１を形成した下層レジスト膜ＢＲ１をアッシングにより除去する。そして、図２４に示すように、開口部ＯＰ１を形成したハードマスク膜ＨＭ２上に有機樹脂膜ＯＲＦを形成する。このとき、有機樹脂膜ＯＲＦは開口部ＯＰ１内を埋め込むように形成される。有機樹脂膜ＯＲＦは、例えば、多層レジスト膜ＭＬＲ１の下層レジスト膜ＢＲ１と同様の材料から構成してもよいし、また、埋め込み特性がよく、かつ、ドライエッチングの特性が下層レジスト膜ＢＲ１とあまり変わらない材料であってもよい。ここで、有機樹脂膜ＯＲＦの膜厚は、例えば、開口部ＯＰ１の深さの２倍以上の膜厚で形成される。
【００７３】
次に、図２５に示すように、ハードマスク膜ＨＭ２上に形成された不要な有機樹脂膜ＯＲＦをＣＭＰ法で除去する（レジストＣＭＰ）。このとき、ハードマスク膜ＨＭ２上に形成されている不要な有機樹脂膜ＯＲＦが除去される一方、開口部ＯＰ１内に埋め込まれた有機樹脂膜ＯＲＦだけが残存する。レジストＣＭＰによって、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦは除去され、ハードマスク膜ＨＭ２の表面が露出する。これにより、開口部ＯＰ１に有機樹脂膜ＯＲＦが埋め込まれたハードマスク膜ＨＭ２を形成することができるので、開口部ＯＰ１を形成したハードマスク膜ＨＭ２の表面を平坦化することができる。このレジストＣＭＰでは、有機樹脂膜ＯＲＦの研磨速度がハードマスク膜ＨＭ２の研磨速度よりも充分に大きいが、ハードマスク膜ＨＭ２も膜減りする。したがって、ハードマスク膜をハードマスク膜ＨＭ２だけから構成する場合、ハードマスクの膜厚が設計値から減少してしまうが、本実施の形態１では、ハードマスク膜ＨＭ２の下層にハードマスク膜ＨＭ１が存在している。このハードマスク膜ＨＭ１は、レジストＣＭＰの際、上部にハードマスク膜ＨＭ２が存在しているため、膜減りしない。つまり、本実施の形態１の特徴は、ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２が形成され、このハードマスク膜ＨＭ２上に有機樹脂膜ＯＲＦが形成された状態で、レジストＣＭＰを実施することにある。これにより、不要な有機樹脂膜ＯＲＦをレジストＣＭＰで除去すると、有機樹脂膜ＯＲＦの下層に形成されているハードマスク膜ＨＭ２が露出する。そして、露出したハードマスク膜ＨＭ２もレジストＣＭＰにより多少研磨されてハードマスク膜ＨＭ２の膜厚が膜減りする。しかし、本実施の形態１では、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１は、ハードマスク膜ＨＭ２が保護膜となってレジストＣＭＰで研磨されないのである。したがって、ハードマスク膜ＨＭ１の膜厚は設計値どおりに維持することができる。つまり、本実施の形態１では、トレンチを形成するためのハードマスク膜ＨＭ１の膜厚を設計値どおりに形成し、このハードマスク膜ＨＭ１上に犠牲層として機能するハードマスク膜ＨＭ２を形成することにより、レジストＣＭＰを実施してもハードマスク膜ＨＭ１の膜減りを防止することができるのである。
【００７４】
その後、図２６に示すように、レジストＣＭＰで膜減りしたハードマスク膜ＨＭ２を除去する。このとき、本実施の形態１では、ハードマスク膜ＨＭ２とハードマスク膜ＨＭ１とのエッチング選択比が大きくなるように、ハードマスク膜ＨＭ２の材料と、ハードマスク膜ＨＭ１の材料とを選別している。したがって、ハードマスク膜ＨＭ２の下層に露出するハードマスク膜ＨＭ１の膜厚に影響を与えることなく、犠牲層となるハードマスク膜ＨＭ２を除去することができる。この結果、ハードマスク膜ＨＭ１の膜厚を設計値どおりに維持することができる。つまり、本実施の形態１では、トレンチの形成に使用されるハードマスク膜ＨＭ１の膜厚を膜減りさせることなく、レジストＣＭＰを実施することができる。言い換えれば、開口部ＯＰ１を形成したハードマスク膜ＨＭ１の膜厚を設計値どおりに維持しながら、レジストＣＭＰにより、ハードマスク膜ＨＭ１の表面を平坦化することができる。
【００７５】
次に、図２７に示すように、開口部ＯＰ１に有機樹脂膜ＯＲＦを埋め込むことにより、表面が平坦化されたハードマスク膜ＨＭ１上に多層レジスト膜ＭＬＲ２を形成する。このとき、多層レジスト膜ＭＬＲ２を使用する点と、多層レジスト膜ＭＬＲ２の下地膜（開口部ＯＰ１を形成したハードマスク膜ＨＭ１）の表面が平坦化されている点により、多層レジスト膜ＭＬＲ２の加工精度を向上することができる。この多層レジスト膜ＭＬＲ２は、下層レジスト膜ＢＲ２と、下層レジスト膜ＢＲ２上に形成された中間層レジスト膜ＭＲ２と、中間層レジスト膜ＭＲ２上に形成された上層レジスト膜ＵＲ２から構成されている。この工程で使用される多層レジスト膜ＭＬＲ２の材料は、上述した以前の工程で使用される多層レジスト膜ＭＬＲ１の材料と同じである。
【００７６】
続いて、図２８に示すように、フォトリソグラフィ技術を使用することにより、多層レジスト膜ＭＬＲ２を構成する上層レジスト膜ＵＲ２に開口部ＯＰ２を形成する。この開口部ＯＰ２は、平面的に開口部ＯＰ１に内包され、かつ、開口部ＯＰ２の径が開口部ＯＰ１の径よりも小さくなるように形成される。
【００７７】
そして、図２９に示すように、開口部ＯＰ２を形成した上層レジスト膜ＵＲ２をマスクにして、開口部ＯＰ２から露出する中間層レジスト膜ＭＲ２をエッチングすることにより、中間層レジスト膜ＭＲ２に開口部ＯＰ２を形成する。その後、開口部ＯＰ２を形成した中間層レジスト膜ＭＲ２をマスクにしたエッチングにより、開口部ＯＰ２から露出する下層レジスト膜ＢＲ２を加工する。つまり、下層レジスト膜ＢＲ２にも開口部ＯＰ２を形成する。さらに、開口部ＯＰ２を形成した下層レジスト膜ＢＲ２から露出する有機樹脂膜ＯＲＦにも開口部ＯＰ２を形成する。つまり、開口部ＯＰ１に埋め込まれている有機樹脂膜ＯＲＦに開口部ＯＰ１よりも小さな径の開口部ＯＰ２を形成する。なお、中間層レジスト膜ＭＲ２をマスクにしたエッチングにより上層レジスト膜ＵＲ２が除去される。
【００７８】
続いて、図３０に示すように、中間層レジスト膜ＭＲ２、下層レジスト膜ＢＲ２および有機樹脂膜ＯＲＦに形成された開口部ＯＰ２から露出するダメージ保護膜ＤＰＦを除去し、さらに、ダメージ保護膜ＤＰＦの下層に形成されている層間絶縁膜ＩＬ２の途中までエッチングすることによりビアホールＶＨを形成する。このビアホールＶＨを形成する工程で、中間層レジスト膜ＭＲ２は除去される。
【００７９】
次に、図３１に示すように、アッシング等により、開口部ＯＰ２を形成した下層レジスト膜ＢＲ２を除去し、さらに、下層レジスト膜ＢＲ２を除去することにより露出した有機樹脂膜ＯＲＦを除去する。すなわち、開口部ＯＰ１に埋め込まれている有機樹脂膜ＯＲＦを除去する。これにより、開口部ＯＰ１を形成したハードマスク膜ＨＭ１が露出し、この開口部ＯＰ１に内包されるようにビアホールＶＨが形成されている。
【００８０】
そして、図３２に示すように、開口部ＯＰ１を形成したハードマスク膜ＨＭ１をマスクにしたエッチングにより、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２にトレンチＷＤ２を形成する。この層間絶縁膜ＩＬ２にトレンチＷＤ２を形成する工程で、ビアホールＶＨのエッチングも進められる。すなわち、ビアホールＶＨは、層間絶縁膜ＩＬ２と、この層間絶縁膜ＩＬ２の下層に形成されている銅拡散防止膜ＤＳＦも貫通するように形成される。この結果、ビアホールＶＨの底部には層間絶縁膜ＩＬ１に形成された配線Ｌ１の表面が露出することになる。
【００８１】
本実施の形態１では、ハードマスク膜ＨＭ１の膜厚が設計値どおりになっていることから、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２に形成されるトレンチＷＤ２の深さを設計値どおりに形成することができる。つまり、トレンチＷＤ２の深さが設計値どおりの深さまで形成されても、ハードマスク膜ＨＭ１の膜減りは許容範囲内に抑えることができ、トレンチＷＤ２の深さが設計値に到達する前にハードマスク膜ＨＭ１が消失することを防止できる。
【００８２】
続いて、図３３に示すように、トレンチＷＤ２およびビアホールＶＨの内壁を含むハードマスク膜ＨＭ１上にバリア導体膜ＢＦ２を形成する。具体的に、バリア導体膜ＢＦ２は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＦ２は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【００８３】
次に、トレンチＷＤ２とビアホールＶＨの内部およびハードマスク膜ＨＭ１上に形成されたバリア導体膜ＢＦ２上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ２を形成する。この銅膜ＣＦ２は、トレンチＷＤ２およびビアホールＶＨに埋め込まれるように形成される。この銅膜ＣＦ２は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【００８４】
次に、図３４に示すように、ハードマスク膜ＨＭ１上に形成された不要なバリア導体膜ＢＦ２および銅膜ＣＦ２をＣＭＰ法で除去する。これにより、トレンチＷＤ２にバリア導体膜ＢＦ２と銅膜ＣＦ２を埋め込んだ配線Ｌ２と、ビアホールＶＨにバリア導体膜ＢＦ２と銅膜ＣＦ２を埋め込んだプラグＰＬＧ２を形成することができる。なお、ダメージ保護膜ＤＰＦ上に形成されているハードマスク膜ＨＭ１はＣＭＰ工程で除去される。以上のようにして、配線Ｌ１上にプラグＰＬＧ２と配線Ｌ２を形成し、配線Ｌ１と配線Ｌ２とをプラグＰＬＧ２で電気的に接続することができる。その後、配線Ｌ２上にさらに多層配線を形成するが、本明細書での説明は省略する。
【００８５】
本実施の形態１の特徴は、ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２が形成され、このハードマスク膜ＨＭ２上に有機樹脂膜ＯＲＦが形成された状態で、レジストＣＭＰを実施することにある。これにより、不要な有機樹脂膜ＯＲＦをレジストＣＭＰで除去すると、有機樹脂膜ＯＲＦの下層に形成されているハードマスク膜ＨＭ２が露出する。そして、露出したハードマスク膜ＨＭ２もレジストＣＭＰにより多少研磨されてハードマスク膜ＨＭ２の膜厚が膜減りする。しかし、本実施の形態１では、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１は、ハードマスク膜ＨＭ２が保護膜となってレジストＣＭＰで研磨されないのである。したがって、ハードマスク膜ＨＭ１の膜厚は設計値どおりに維持することができる。つまり、本実施の形態１では、トレンチを形成するためのハードマスク膜ＨＭ１の膜厚を設計値どおりに形成し、このハードマスク膜ＨＭ１上に犠牲層として機能するハードマスク膜ＨＭ２を形成することにより、レジストＣＭＰを実施してもハードマスク膜ＨＭ１の膜減りを防止することができるのである。
【００８６】
そして、ハードマスク膜ＨＭ１上に形成されているハードマスク膜ＨＭ２を除去する。このとき、本実施の形態１では、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とをエッチング選択比の高い異なる材料で構成しているので、ハードマスク膜ＨＭ２を除去する際、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１を膜減りさせることなく、ハードマスク膜ＨＭ２を除去することができる。この結果、ハードマスク膜ＨＭ１の膜厚を設計値どおりに維持することができる。したがって、本実施の形態１によれば、ハードマスク膜ＨＭ１の膜厚が設計値どおりになっていることから、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２に形成されるトレンチＷＤ２の深さを設計値どおりに形成することができる。
【００８７】
このため、充分な深さのトレンチＷＤ２を形成する前にハードマスク膜ＨＭ１が消失してしまうことを防止でき、トレンチＷＤ２の深さが設計値よりも浅くなることを回避することができる。つまり、本実施の形態１によれば、トレンチＷＤ２の深さが設計値よりも浅くなることによる配線抵抗の上昇を防止できる顕著な効果を奏するのである。
【００８８】
さらに、本実施の形態１では、レジストＣＭＰによる研磨ばらつきの影響を抑制することができる。すなわち、ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２を形成し、このハードマスク膜ＨＭ２上に形成された有機樹脂膜ＯＲＦをＣＭＰ法で除去するが、このレジストＣＭＰでの研磨でハードマスク膜ＨＭ２は膜減りする。このときのＣＭＰ処理では、トレンチパターン（開口部ＯＰ１）の占有率の相違により、レジストＣＭＰで削られるハードマスク膜ＨＭ２の削れ量も領域ごとに異なる。このため、レジストＣＭＰ後、ハードマスク膜ＨＭ２の膜厚がトレンチパターンの占有率が異なる領域で変化する。しかし、本実施の形態１では、レジストＣＭＰで膜厚がばらついたハードマスク膜ＨＭ２を除去しており、トレンチＷＤ２の加工は、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１をマスクにして行なわれることになる。つまり、ハードマスク膜ＨＭ２は、レジストＣＭＰによる研磨ばらつきの影響を受けるが、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１は、レジストＣＭＰによる研磨の影響を受けない。したがって、本実施の形態１によれば、トレンチＷＤ２の深さが領域によってばらつくことを抑制することができる。この結果、トレンチＷＤ２に埋め込まれる銅膜の膜厚ばらつきを抑制できるため、トレンチパターンの占有率に対する配線抵抗のばらつきの増大を抑制することができる顕著な効果を奏する。以上のことから、本実施の形態１によれば、ダマシン法を使用して配線を形成する半導体装置の製造技術において、信頼性の高い配線を形成することができる。
【００８９】
（実施の形態２）
前記実施の形態１では、デュアルダマシン法において、トレンチをビアホールよりも先に形成するトレンチファーストフローに本発明を適用する例について説明したが、本実施の形態２では、ビアホールをトレンチよりも先に形成するビアファーストフローに本発明を適用する例について説明する。
【００９０】
まず、図３５に示すように、前記実施の形態１と同様にして、配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理を実施し、配線Ｌ１の表面および層間絶縁膜ＩＬ１の表面を清浄化する。続いて、配線Ｌ１を形成した層間絶縁膜ＩＬ１上に銅拡散防止膜ＤＳＦを形成する。この銅拡散防止膜ＤＳＦは、例えば、ＳｉＮ膜、ＳｉＣ膜、ＳｉＣＮ膜、ＳｉＣＮ膜とＳｉＣＮ膜上に形成されたＳｉＣＯ膜、ＳｉＣＮ膜とＳｉＣＮ膜上に形成された酸化シリコン膜のいずれかの膜から形成されている。また、銅拡散防止膜ＤＳＦは、ＳｉＣＮ膜とＳｉＣＮ膜上に形成されたＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜、ＳｉＮ膜とＳｉＮ膜上に形成された酸化シリコン膜、ＳｉＮ膜とＳｉＮ膜上に形成されたＳｉＣＯ膜、ＳｉＮ膜とＳｉＮ膜上に形成されたＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜のいずれかの膜から形成することもできる。これらの銅拡散防止膜ＤＳＦはＣＶＤ法により形成することができる。なお、本実施の形態２では、配線Ｌ１を形成した層間絶縁膜ＩＬ１の表面に対してアンモニアプラズマ処理による清浄化処理を実施した後に、銅拡散防止膜ＤＳＦを形成しているので、層間絶縁膜ＩＬ１と銅拡散防止膜ＤＳＦの密着性が向上する。
【００９１】
次に、銅拡散防止膜ＤＳＦ上に層間絶縁膜ＩＬ２を形成し、この層間絶縁膜ＩＬ２上にダメージ保護膜ＤＰＦを形成する。層間絶縁膜ＩＬ２は、ＳｉＯＦ膜よりも誘電率の低い第１低誘電率膜から形成されており、ダメージ保護膜ＤＰＦは、第１低誘電率膜上に形成され、かつ、ＳｉＯＦ膜よりも誘電率が低く第１低誘電率膜よりも誘電率の高い第２低誘電率膜から形成されている。具体的に、層間絶縁膜ＩＬ２は、空孔を有するＳｉＯＣ膜、空孔を有するＭＳＱ膜（メチルシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｃ結合を持つ酸化シリコン膜、又は、炭素含有シルセスキオキサン）、空孔を有するＨＳＱ膜（ハイドロジェンシルセスキオキサン、塗布工程により形成され、Ｓｉ−Ｈ結合を持つ酸化シリコン膜、または、水素含有シルセスキオキサン）のいずれかの膜から形成されている。例えば、空孔を有するＳｉＯＣ膜は、プラズマＣＶＤ法により形成することができる。空孔のサイズ（径）は、例えば、１ｎｍ程度である。一方、ダメージ保護膜ＤＰＦは、例えば、ＳｉＯＣ膜、ＭＳＱ膜、ＨＳＱ膜のいずれかの膜から形成されている。
【００９２】
続いて、ダメージ保護膜ＤＰＦ上にハードマスク膜ＨＭ１を形成し、このハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２を形成する。このハードマスク膜ＨＭ１およびハードマスク膜ＨＭ２は、トレンチを形成するためのマスクとして使用される膜である。本実施の形態２では、ダメージ保護膜ＤＰＦ上に複数層のハードマスク膜（ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２）を形成することに特徴がある。このようにハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とを形成することにより奏する効果は後述する工程で明らかになる。このとき、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とは種類の異なる膜から形成されている。ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２の組み合わせは、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とのエッチング選択比が高いという特性と、レジストＣＭＰ時にハードマスク膜ＨＭ２上に形成されている有機樹脂膜とハードマスク膜ＨＭ２の研磨速度に顕著な相違がある特性を有する組み合わせであればよい。つまり、ハードマスク膜ＨＭ２のエッチング時にハードマスク膜ＨＭ１がエッチングされにくいという特性と、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜を研磨する場合に、有機樹脂膜の研磨速度に比べて、ハードマスク膜ＨＭ２の研磨速度が充分に小さいという特性を有する膜の組み合わせであればよい。
【００９３】
具体的な組み合わせの第１例としては、ハードマスク膜ＨＭ１を金属膜あるいは金属化合物膜から形成し、ハードマスク膜ＨＭ２を絶縁膜から形成することが挙げられる。例えば、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２の組み合わせは、タンタル膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）、窒化タンタル膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）、窒化チタン膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）、窒化チタン膜とＳｉＯＣ膜のいずれかの組み合わせが考えられる。
【００９４】
具体的な組み合わせの第２例としては、ハードマスク膜ＨＭ１を絶縁膜から形成し、ハードマスク膜ＨＭ２を金属膜あるいは金属化合物膜から形成することが挙げられる。例えば、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２の組み合わせは、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）とチタン膜、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）と窒化チタン膜、ＳｉＯＣ膜とチタン膜のいずれかの組み合わせが考えられる。
【００９５】
具体的な組み合わせの第３例としては、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とを種類の異なる絶縁膜から形成することが挙げられる。例えば、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２の組み合わせは、ＳｉＯＣ膜とＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）、ＴＥＯＳを原料とするＣＶＤ法で形成された酸化シリコン膜（ＴＥＯＳ膜）と窒化シリコン膜のいずれかの組み合わせが考えられる。
【００９６】
次に、ハードマスク膜ＨＭ２上に多層レジスト膜ＭＬＲ１を形成する。この多層レジスト膜ＭＬＲ１は、下層レジスト膜ＢＲ１と、下層レジスト膜ＢＲ１上に形成された中間層レジスト膜ＭＲ１と、中間層レジスト膜ＭＲ１上に形成された上層レジスト膜ＵＲ１から形成されている。このとき、例えば、上層レジスト膜ＵＲ１は、感光性を有し、イメージング機能を持つ材料から構成されている。中間層レジスト膜ＭＲ１は、上層レジスト膜ＵＲ１や下層レジスト膜ＢＲ１とエッチングの選択性を持つ材料から構成されており、例えば、シリコンを多く含む材料が挙げられる。下層レジスト膜ＢＲ１は、中間層レジスト膜ＭＲ１や加工したい被加工膜（下地膜）とエッチングの選択性を持つ材料から構成されており、例えば、カーボン（炭素）を多く含む材料が挙げられる。
【００９７】
その後、図３６に示すように、フォトリソグラフィ技術を使用することにより、多層レジスト膜ＭＬＲ１を構成する上層レジスト膜ＵＲ１に開口部ＯＰ２を形成する。そして、図３７に示すように、開口部ＯＰ２を形成した上層レジスト膜ＵＲ１をマスクにして、開口部ＯＰ２から露出する中間層レジスト膜ＭＲ１をエッチングすることにより、中間層レジスト膜ＭＲ１に開口部ＯＰ２を形成する。その後、開口部ＯＰ２を形成した中間層レジスト膜ＭＲ１をマスクにしたエッチングにより、開口部ＯＰ２から露出する下層レジスト膜ＢＲ１を加工する。つまり、下層レジスト膜ＢＲ１にも開口部ＯＰ２を形成する。なお、中間層レジスト膜ＭＲ１をマスクにしたエッチングにより上層レジスト膜ＵＲ１が除去される。
【００９８】
続いて、図３８に示すように、開口部ＯＰ２を形成した中間層レジスト膜ＭＲ１と、開口部ＯＰ２を形成した下層レジスト膜ＢＲ１をマスクにしたエッチングによりビアホールＶＨを形成する。具体的に、ハードマスク膜ＨＭ２、ハードマスク膜ＨＭ１、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２を貫通するようにビアホールＶＨを形成する。このとき、ビアホールＶＨの底部には銅拡散防止膜ＤＳＦの表面が露出する。なお、この工程で、中間層レジスト膜ＭＲ１は除去される。
【００９９】
次に、図３９に示すように、アッシング等により、下層レジスト膜ＢＲ１を除去する。これにより、下層レジスト膜ＢＲ１の下層に形成されているハードマスク膜ＨＭ２が露出する。そして、図４０に示すように、ビアホールＶＨを形成したハードマスク膜ＨＭ２上に有機樹脂膜ＯＲＦを形成する。このとき、有機樹脂膜ＯＲＦはビアホールＶＨ内を埋め込むように形成される。有機樹脂膜ＯＲＦは、例えば、多層レジスト膜ＭＬＲ１の下層レジスト膜ＢＲ１と同様の材料から構成してもよいし、また、埋め込み特性がよく、かつ、ドライエッチングの特性が下層レジスト膜ＢＲ１とあまり変わらない材料であってもよい。
【０１００】
次に、図４１に示すように、ハードマスク膜ＨＭ２上に形成された不要な有機樹脂膜ＯＲＦをＣＭＰ法で除去する（レジストＣＭＰ）。このとき、ハードマスク膜ＨＭ２上に形成されている不要な有機樹脂膜ＯＲＦが除去される一方、ビアホールＶＨ内に埋め込まれた有機樹脂膜ＯＲＦだけが残存する。レジストＣＭＰによって、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦは除去され、ハードマスク膜ＨＭ２の表面が露出する。これにより、ビアホールＶＨに有機樹脂膜ＯＲＦが埋め込まれたハードマスク膜ＨＭ２を形成することができるので、ビアホールＶＨを形成したハードマスク膜ＨＭ２の表面を平坦化することができる。このレジストＣＭＰでは、有機樹脂膜ＯＲＦの研磨速度がハードマスク膜ＨＭ２の研磨速度よりも充分に大きいが、ハードマスク膜ＨＭ２も膜減りする。したがって、ハードマスク膜をハードマスク膜ＨＭ２だけから構成する場合、ハードマスクの膜厚が設計値から減少してしまうが、本実施の形態２では、ハードマスク膜ＨＭ２の下層にハードマスク膜ＨＭ１が存在している。このハードマスク膜ＨＭ１は、レジストＣＭＰの際、上部にハードマスク膜ＨＭ２が存在しているため、膜減りしない。つまり、本実施の形態２の特徴は、ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２が形成され、このハードマスク膜ＨＭ２上に有機樹脂膜ＯＲＦが形成された状態で、レジストＣＭＰを実施することにある。これにより、不要な有機樹脂膜ＯＲＦをレジストＣＭＰで除去すると、有機樹脂膜ＯＲＦの下層に形成されているハードマスク膜ＨＭ２が露出する。そして、露出したハードマスク膜ＨＭ２もレジストＣＭＰにより多少研磨されてハードマスク膜ＨＭ２の膜厚が膜減りする。しかし、本実施の形態２では、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１は、ハードマスク膜ＨＭ２が保護膜となってレジストＣＭＰで研磨されないのである。したがって、ハードマスク膜ＨＭ１の膜厚は設計値どおりに維持することができる。つまり、本実施の形態２では、トレンチを形成するためのハードマスク膜ＨＭ１の膜厚を設計値どおりに形成し、このハードマスク膜ＨＭ１上に犠牲層として機能するハードマスク膜ＨＭ２を形成することにより、レジストＣＭＰを実施してもハードマスク膜ＨＭ１の膜減りを防止することができるのである。
【０１０１】
その後、図４２に示すように、レジストＣＭＰで膜減りしたハードマスク膜ＨＭ２を除去する。このとき、本実施の形態２では、ハードマスク膜ＨＭ２とハードマスク膜ＨＭ１とのエッチング選択比が大きくなるように、ハードマスク膜ＨＭ２の材料と、ハードマスク膜ＨＭ１の材料とを選別している。したがって、ハードマスク膜ＨＭ２の下層に露出するハードマスク膜ＨＭ１の膜厚に影響を与えることなく、犠牲層となるハードマスク膜ＨＭ２を除去することができる。この結果、ハードマスク膜ＨＭ１の膜厚を設計値どおりに維持することができる。つまり、本実施の形態２では、トレンチの形成に使用されるハードマスク膜ＨＭ１の膜厚を膜減りさせることなく、レジストＣＭＰを実施することができる。言い換えれば、ビアホールＶＨを形成したハードマスク膜ＨＭ１の膜厚を設計値どおりに維持しながら、レジストＣＭＰにより、ハードマスク膜ＨＭ１の表面を平坦化することができる。
【０１０２】
次に、図４３に示すように、ビアホールＶＨに有機樹脂膜ＯＲＦを埋め込むことにより、表面が平坦化されたハードマスク膜ＨＭ１上に多層レジスト膜ＭＬＲ２を形成する。このとき、多層レジスト膜ＭＬＲ２を使用する点と、多層レジスト膜ＭＬＲ２の下地膜（ビアホールＶＨを形成したハードマスク膜ＨＭ１）の表面が平坦化されている点により、多層レジスト膜ＭＬＲ２の加工精度を向上することができる。この多層レジスト膜ＭＬＲ２は、下層レジスト膜ＢＲ２と、下層レジスト膜ＢＲ２上に形成された中間層レジスト膜ＭＲ２と、中間層レジスト膜ＭＲ２上に形成された上層レジスト膜ＵＲ２から構成されている。この工程で使用される多層レジスト膜ＭＬＲ２の材料は、上述した以前の工程で使用される多層レジスト膜ＭＬＲ１の材料と同じである。
【０１０３】
続いて、図４４に示すように、フォトリソグラフィ技術を使用することにより、多層レジスト膜ＭＬＲ２を構成する上層レジスト膜ＵＲ２に開口部ＯＰ１を形成する。この開口部ＯＰ１は、平面的に開口部ＯＰ２を内包し、かつ、開口部ＯＰ１の径が開口部ＯＰ２の径よりも大きくなるように形成される。
【０１０４】
そして、図４５に示すように、開口部ＯＰ１を形成した上層レジスト膜ＵＲ２をマスクにして、開口部ＯＰ１から露出する中間層レジスト膜ＭＲ２をエッチングすることにより、中間層レジスト膜ＭＲ２に開口部ＯＰ１を形成する。その後、開口部ＯＰ１を形成した中間層レジスト膜ＭＲ２をマスクにしたエッチングにより、開口部ＯＰ１から露出する下層レジスト膜ＢＲ２を加工する。つまり、下層レジスト膜ＢＲ２にも開口部ＯＰ１を形成する。なお、中間層レジスト膜ＭＲ２をマスクにしたエッチングにより上層レジスト膜ＵＲ２が除去される。
【０１０５】
続いて、図４６に示すように、開口部ＯＰ１を形成した中間層レジスト膜ＭＲ２と、開口部ＯＰ１を形成した下層レジスト膜ＢＲ２をマスクにして、ハードマスク膜ＨＭ１、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２の途中までエッチングすることによりトレンチＷＤ２を形成する。このトレンチＷＤ２を形成する工程で、中間層レジスト膜ＭＲ２は除去される。なお、トレンチＷＤ２の内部には有機樹脂膜ＯＲＦが残存している。
【０１０６】
次に、図４７に示すように、アッシング等により、トレンチＷＤ２およびビアホールＶＨ内に残存している有機樹脂膜ＯＲＦを除去するとともに、下層レジスト膜ＢＲ２も除去する。その後、図４８に示すように、ハードマスク膜ＨＭ１をマスクにしたエッチングにより、層間絶縁膜ＩＬ２の途中まで形成されているトレンチＷＤ２をさらに深くまで形成する。この工程で、ビアホールＶＨのエッチングも進められる。すなわち、ビアホールＶＨは、層間絶縁膜ＩＬ２と、この層間絶縁膜ＩＬ２の下層に形成されている銅拡散防止膜ＤＳＦも貫通するように形成される。この結果、ビアホールＶＨの底部には層間絶縁膜ＩＬ１に形成された配線Ｌ１の表面が露出することになる。
【０１０７】
本実施の形態２では、ハードマスク膜ＨＭ１の膜厚が設計値どおりになっていることから、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２に形成されるトレンチＷＤ２の深さを設計値どおりに形成することができる。つまり、トレンチＷＤ２の深さが設計値どおりの深さまで形成されても、ハードマスク膜ＨＭ１の膜減りは許容範囲内に抑えることができ、トレンチＷＤ２の深さが設計値に到達する前にハードマスク膜ＨＭ１が消失することを防止できる。
【０１０８】
続いて、図４９に示すように、トレンチＷＤ２およびビアホールＶＨの内壁を含むハードマスク膜ＨＭ１上にバリア導体膜ＢＦ２を形成する。具体的に、バリア導体膜ＢＦ２は、タンタル（Ｔａ）、チタン（Ｔｉ）、ルテニウム（Ｒｕ）、タングステン（Ｗ）、マンガン（Ｍｎ）およびこれらの窒化物や窒化珪化物、または、これらの積層膜から構成され、例えば、スパッタリング法を使用することにより形成することができる。言い換えれば、バリア導体膜ＢＦ２は、タンタル、チタン、ルテニウム、マンガンのいずれかの金属材料からなる金属材料膜、この金属材料とＳｉ、Ｎ、Ｏ、Ｃのいずれかの元素との化合物膜のいずれかの膜から形成することができる。
【０１０９】
次に、トレンチＷＤ２とビアホールＶＨの内部およびハードマスク膜ＨＭ１上に形成されたバリア導体膜ＢＦ２上に、例えば、薄い銅膜からなるシード膜をスパッタリング法により形成する。そして、このシード膜を電極とした電解めっき法により銅膜ＣＦ２を形成する。この銅膜ＣＦ２は、トレンチＷＤ２およびビアホールＶＨに埋め込まれるように形成される。この銅膜ＣＦ２は、例えば、銅を主体とする膜から形成される。具体的には、銅（Ｃｕ）または銅合金（銅（Ｃｕ）とアルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、亜鉛（Ｚｎ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、金（Ａｕ）、Ｉｎ（インジウム）、ランタノイド系金属、アクチノイド系金属などの合金）から形成される。
【０１１０】
次に、図５０に示すように、ハードマスク膜ＨＭ１上に形成された不要なバリア導体膜ＢＦ２および銅膜ＣＦ２をＣＭＰ法で除去する。これにより、トレンチＷＤ２にバリア導体膜ＢＦ２と銅膜ＣＦ２を埋め込んだ配線Ｌ２と、ビアホールＶＨにバリア導体膜ＢＦ２と銅膜ＣＦ２を埋め込んだプラグＰＬＧ２を形成することができる。なお、ダメージ保護膜ＤＰＦ上に形成されているハードマスク膜ＨＭ１はＣＭＰ工程で除去される。以上のようにして、配線Ｌ１上にプラグＰＬＧ２と配線Ｌ２を形成し、配線Ｌ１と配線Ｌ２とをプラグＰＬＧ２で電気的に接続することができる。その後、配線Ｌ２上にさらに多層配線を形成するが、本明細書での説明は省略する。
【０１１１】
本実施の形態２の特徴は、ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２が形成され、このハードマスク膜ＨＭ２上に有機樹脂膜ＯＲＦが形成された状態で、レジストＣＭＰを実施することにある。これにより、不要な有機樹脂膜ＯＲＦをレジストＣＭＰで除去すると、有機樹脂膜ＯＲＦの下層に形成されているハードマスク膜ＨＭ２が露出する。そして、露出したハードマスク膜ＨＭ２もレジストＣＭＰにより多少研磨されてハードマスク膜ＨＭ２の膜厚が膜減りする。しかし、本実施の形態２では、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１は、ハードマスク膜ＨＭ２が保護膜となってレジストＣＭＰで研磨されないのである。したがって、ハードマスク膜ＨＭ１の膜厚は設計値どおりに維持することができる。つまり、本実施の形態２では、トレンチを形成するためのハードマスク膜ＨＭ１の膜厚を設計値どおりに形成し、このハードマスク膜ＨＭ１上に犠牲層として機能するハードマスク膜ＨＭ２を形成することにより、レジストＣＭＰを実施してもハードマスク膜ＨＭ１の膜減りを防止することができるのである。
【０１１２】
そして、ハードマスク膜ＨＭ１上に形成されているハードマスク膜ＨＭ２を除去する。このとき、本実施の形態２では、ハードマスク膜ＨＭ１とハードマスク膜ＨＭ２とをエッチング選択比の高い異なる材料で構成しているので、ハードマスク膜ＨＭ２を除去する際、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１を膜減りさせることなく、ハードマスク膜ＨＭ２を除去することができる。この結果、ハードマスク膜ＨＭ１の膜厚を設計値どおりに維持することができる。したがって、本実施の形態２によれば、ハードマスク膜ＨＭ１の膜厚が設計値どおりになっていることから、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２に形成されるトレンチＷＤ２の深さを設計値どおりに形成することができる。
【０１１３】
このため、充分な深さのトレンチＷＤ２を形成する前にハードマスク膜ＨＭ１が消失してしまうことを防止でき、トレンチＷＤ２の深さが設計値よりも浅くなることを回避することができる。つまり、本実施の形態２によれば、トレンチＷＤ２の深さが設計値よりも浅くなることによる配線抵抗の上昇を防止できる顕著な効果を奏するのである。
【０１１４】
さらに、本実施の形態２では、レジストＣＭＰによる研磨ばらつきの影響を抑制することができる。すなわち、ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２を形成し、このハードマスク膜ＨＭ２上に形成された有機樹脂膜ＯＲＦをＣＭＰ法で除去するが、このレジストＣＭＰでの研磨でハードマスク膜ＨＭ２は膜減りする。このときのＣＭＰ処理では、トレンチパターン（開口部ＯＰ１）の占有率の相違により、レジストＣＭＰで削られるハードマスク膜ＨＭ２の削れ量も領域ごとに異なる。このため、レジストＣＭＰ後、ハードマスク膜ＨＭ２の膜厚がトレンチパターンの占有率が異なる領域で変化する。しかし、本実施の形態２では、レジストＣＭＰで膜厚がばらついたハードマスク膜ＨＭ２を除去しており、トレンチＷＤ２の加工は、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１をマスクにして行なわれることになる。つまり、ハードマスク膜ＨＭ２は、レジストＣＭＰによる研磨ばらつきの影響を受けるが、ハードマスク膜ＨＭ２の下層に形成されているハードマスク膜ＨＭ１は、レジストＣＭＰによる研磨の影響を受けない。したがって、本実施の形態２によれば、トレンチＷＤ２の深さが領域によってばらつくことを抑制することができる。この結果、トレンチＷＤ２に埋め込まれる銅膜の膜厚ばらつきを抑制できるため、トレンチパターンの占有率に対する配線抵抗のばらつきの増大を抑制することができる顕著な効果を奏する。以上のことから、本実施の形態２によれば、ダマシン法を使用して配線を形成する半導体装置の製造技術において、信頼性の高い配線を形成することができる。
【０１１５】
なお、前記実施の形態１と本実施の形態２とを比較してみる。前記実施の形態１では図２８に対応する工程にて開口部ＯＰ２が形成されるが、リソグラフィの合わせずれにより開口部ＯＰ１の外側に開口部ＯＰ２がずれて形成されることがある。この場合でも開口部ＯＰ１の縁にあるハードマスク膜ＨＭ１により、開口部ＯＰ１の外側の領域においては開口部ＯＰ２のパターンに従ったエッチングが、銅拡散防止膜ＤＳＦ、ダメージ保護膜ＤＰＦおよび層間絶縁膜ＩＬ２に至らない。したがって、プラグＰＬＧ２に接続される配線Ｌ１の隣にある配線Ｌ１とプラグＰＬＧ２間の距離が不所望に近くならないために、このプラグＰＬＧ２に接続される配線Ｌ１の隣にある配線Ｌ１とプラグＰＬＧ２間の耐圧不良に起因するデバイス不良を避けることができる。しかしながら、本実施の形態２ではそのようなことはない。また、前記実施の形態１では図３０に対応する工程にてアッシング等の処理にて層間膜絶縁膜ＩＬ２がダメージを受けるが、その後のトレンチＷＤ２形成工程にて、このダメージを受けた層間絶縁膜ＩＬ２が殆ど除去されるため、ダメージを受けた層間絶縁膜ＩＬ２が殆ど最終的なデバイスに残らない。このため、層間絶縁膜ＩＬ２の誘電率の上昇を避けることができる。一方、本実施の形態２では図４７に対応する工程にてアッシング等の処理にて層間絶縁膜ＩＬ２がダメージを受け、その後の工程を経てもダメージを受けた層間絶縁膜ＩＬ２が残るために上記のようなメリットを受けることはできない。ただし、本実施の形態２では前記実施の形態１のように開口部ＯＰ２が開口部ＯＰ１によって制約されるようなことはないために、プラグＰＬＧ２に銅を埋め込む際の埋め込み不良は起こりにくい。
【０１１６】
（実施の形態３）
本実施の形態３では、レジストＣＭＰにおける研磨ばらつきを低減できる技術的思想について説明する。
【０１１７】
前記実施の形態１や前記実施の形態２で説明したように、レジストＣＭＰでは、ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２を形成し、このハードマスク膜ＨＭ２上に有機樹脂膜ＯＲＦを形成した状態でＣＭＰ工程を実施している。このレジストＣＭＰでは、ハードマスク膜ＨＭ１やハードマスク膜ＨＭ２に形成された開口部ＯＰ１（開口部ＯＰ２）の占有率によって研磨ばらつきが生じる。
【０１１８】
さらに、レジストＣＭＰによる研磨ばらつきは、開口部ＯＰ１（開口部ＯＰ２）の占有率の差だけでなく、有機樹脂膜ＯＲＦ自体の性質によっても生じる。例えば、有機樹脂膜ＯＲＦを熱硬化性樹脂から構成する場合、有機樹脂膜ＯＲＦは塗布された後の加熱処理（ベーク）によって硬化される。このときの加熱処理は、半導体基板（半導体ウェハ）を加熱することにより行なわれるが、通常、半導体基板の領域によって加熱温度にばらつきが生じる。このように有機樹脂膜ＯＲＦの加熱温度が異なると有機樹脂膜ＯＲＦの硬さにばらつきが生じる。すると、レジストＣＭＰによる研磨量が有機樹脂膜ＯＲＦの硬さばらつきによって変化して研磨ばらつきが生じる。
【０１１９】
このような場合、前記実施の形態１や前記実施の形態２では、ハードマスク膜ＨＭ１上にハードマスク膜ＨＭ２を形成しているので、このハードマスク膜ＨＭ２の膜厚にばらつきが生じることになる。しかし、最終的に、膜厚ばらつきを生じるハードマスク膜ＨＭ２を除去して、ハードマスク膜ＨＭ１をマスクに使用してトレンチＷＤ２の加工をしている。すなわち、前記実施の形態１や前記実施の形態２では、レジストＣＭＰによる研磨ばらつきがハードマスク膜ＨＭ２の膜厚ばらつきとして反映されるが、このハードマスク膜ＨＭ２はトレンチの加工に使用せずに除去されている。このため、レジストＣＭＰによる研磨ばらつきがハードマスク膜ＨＭ２の膜厚ばらつきとしてだけ顕在化する場合はそれほど問題とならない。
【０１２０】
ところが、レジストＣＭＰによる研磨ばらつきが大きくなり、ハードマスク膜ＨＭ２の膜厚ばらつき以上のばらつきが生じる場合がある。図５１は、トレンチファーストフローにおけるレジストＣＭＰ後の半導体基板の中央領域と半導体基板の周辺領域とを示す断面図である。図５１において、半導体基板の中央領域では、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦが除去され、露出しているハードマスク膜ＨＭ２は膜減りしていることがわかる。これに対し、半導体基板の周辺領域では、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦが完全に除去されておらず残存していることがわかる。これは、半導体基板の中央領域に形成されている有機樹脂膜ＯＲＦの硬さに比べて半導体基板の周辺領域に形成されている有機樹脂膜ＯＲＦの硬さが硬い場合の研磨例である。
【０１２１】
一方、図５２も、トレンチファーストフローにおけるレジストＣＭＰ後の半導体基板の中央領域と半導体基板の周辺領域とを示す断面図である。図５２において、半導体基板の中央領域では、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦが除去され、露出しているハードマスク膜ＨＭ２は膜減りしていることがわかる。これに対し、半導体基板の周辺領域では、有機樹脂膜ＯＲＦだけでなくハードマスク膜ＨＭ２も除去されてハードマスク膜ＨＭ１が露出し、このハードマスク膜ＨＭ１に膜減りが発生している。これは、半導体基板の中央領域に形成されている有機樹脂膜ＯＲＦの硬さに比べて半導体基板の周辺領域に形成されている有機樹脂膜ＯＲＦの硬さが軟らかい場合の研磨例である。
【０１２２】
同様に、図５３は、ビアファーストフローにおけるレジストＣＭＰ後の半導体基板の中央領域と半導体基板の周辺領域とを示す断面図である。図５３において、半導体基板の中央領域では、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦが除去され、露出しているハードマスク膜ＨＭ２は膜減りしていることがわかる。これに対し、半導体基板の周辺領域では、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦが完全に除去されておらず残存していることがわかる。これは、半導体基板の中央領域に形成されている有機樹脂膜ＯＲＦの硬さに比べて半導体基板の周辺領域に形成されている有機樹脂膜ＯＲＦの硬さが硬い場合の研磨例である。
【０１２３】
一方、図５４も、ビアファーストフローにおけるレジストＣＭＰ後の半導体基板の中央領域と半導体基板の周辺領域とを示す断面図である。図５４において、半導体基板の中央領域では、ハードマスク膜ＨＭ２上に形成されている有機樹脂膜ＯＲＦが除去され、露出しているハードマスク膜ＨＭ２は膜減りしていることがわかる。これに対し、半導体基板の周辺領域では、有機樹脂膜ＯＲＦだけでなくハードマスク膜ＨＭ２も除去されてハードマスク膜ＨＭ１が露出し、このハードマスク膜ＨＭ１に膜減りが発生している。これは、半導体基板の中央領域に形成されている有機樹脂膜ＯＲＦの硬さに比べて半導体基板の周辺領域に形成されている有機樹脂膜ＯＲＦの硬さが軟らかい場合の研磨例である。
【０１２４】
このように、レジストＣＭＰによる研磨ばらつきが大きくなり、ハードマスク膜ＨＭ２の膜厚ばらつき以上のばらつきが生じる場合、その後形成されるトレンチＷＤ２の深さばらつきが領域ごとに大きくなってしまう問題点が生じる。そこで、本実施の形態３では、この問題点を解決するために、有機樹脂膜ＯＲＦの構成に工夫を施している。以下に、この工夫を施した本実施の形態３における技術的思想について説明する。
【０１２５】
本実施の形態３における特徴は、光を照射することにより研磨レートが変化する感光性有機樹脂膜をレジストＣＭＰで研磨する有機樹脂膜ＯＲＦに使用し、半導体基板内の領域のうち、感光性有機樹脂膜の研磨レートを変化させたい領域に光を照射した後にレジストＣＭＰを実施する点にある。これにより、半導体基板内のレジストＣＭＰにおける研磨量をほぼ均一にすることができ、半導体装置の製造工程における歩留まり向上を図ることができる効果が得られる。
【０１２６】
例えば、半導体基板の中央領域と半導体基板の周辺領域でレジストＣＭＰによる研磨量が異なる場合、半導体基板の周辺領域に形成されている感光性有機樹脂膜に光を照射することにより、中央領域に形成されている感光性樹脂膜の硬さと、周辺領域に形成されている感光性有機樹脂膜の硬さとを変化させる。図５５は、半導体ウェハＷＦの周辺領域だけを露光領域ＥＸＰとする例を示す図である。このように半導体ウェハＷＦの周辺領域だけを露光処理することにより、中央領域に形成されている感光性樹脂膜の硬さと、周辺領域に形成されている感光性有機樹脂膜の硬さとを変化させることができる。
【０１２７】
具体的に、例えば、図５１や図５３に示すように、半導体基板の中央領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レート（研磨量）に比べて、半導体基板の周辺領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レート（研磨量）が遅い場合を考える。この場合、感光性有機樹脂膜としてポジ型レジスト膜を使用する。なぜなら、ポジ型レジスト膜は、光を照射することにより酸が発生し、樹脂が分解することで軟らかくなるからである。この結果、周辺露光を実施すると、光を照射された周辺領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レートが速くなる。このことから、半導体基板の中央領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レート（研磨量）と、半導体基板の周辺領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レート（研磨量）とをほぼ均一にすることができる。
【０１２８】
一方、例えば、図５２や図５４に示すように、半導体基板の中央領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レート（研磨量）に比べて、半導体基板の周辺領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レート（研磨量）が速い場合を考える。この場合、感光性有機樹脂膜としてネガ型レジスト膜を使用する。なぜなら、ネガ型レジスト膜は、光を照射することにより酸が発生し、樹脂が架橋することで硬くなるからである。この結果、周辺露光を実施すると、光を照射された周辺領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レートが遅くなる。このことから、半導体基板の中央領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レート（研磨量）と、半導体基板の周辺領域に形成されている有機樹脂膜（感光性有機樹脂膜）ＯＲＦの研磨レート（研磨量）とをほぼ均一にすることができる。
【０１２９】
このように本実施の形態３では、ポジ型レジスト膜やネガ型レジスト膜から構成される感光性有機樹脂膜が光を照射することにより軟らかくなったり、硬くなったりする性質を利用している。これにより、本実施の形態３では、レジストＣＭＰによる領域ごとの研磨ばらつきを小さくして研磨の均一性を高めているのである。なお、本実施の形態３では、中央領域と周辺領域を例に挙げて周辺領域だけを露光する例を説明したが、これに限らず、研磨ばらつきが存在する領域間の一方の領域だけに光を照射する場合であってもよい。
【０１３０】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１３１】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０１３２】
１Ｓ  半導体基板
ＢＦ１  バリア導体膜
ＢＦ２  バリア導体膜
ＢＲ１  下層レジスト膜
ＢＲ２  下層レジスト膜
ＣＦ１  銅膜
ＣＦ２  銅膜
ＣＩＬ  コンタクト層間絶縁膜
ＣＮＴ１  コンタクトホール
ＤＰＦ  ダメージ保護膜
ＤＳＦ  銅拡散防止膜
ＥＸＰ  露光領域
ＨＭ１  ハードマスク膜
ＨＭ２  ハードマスク膜
ＩＬ１  層間絶縁膜
ＩＬ２  層間絶縁膜
Ｌ１  配線
Ｌ２  配線
ＭＬＲ１  多層レジスト膜
ＭＬＲ２  多層レジスト膜
ＭＲ１  中間層レジスト膜
ＭＲ２  中間層レジスト膜
ＯＰ１  開口部
ＯＰ２  開口部
ＯＲＦ  有機樹脂膜
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
Ｑ  ＭＩＳＦＥＴ
ＵＲ１  上層レジスト膜
ＵＲ２  上層レジスト膜
ＶＨ  ビアホール
ＷＤ１  トレンチ
ＷＤ２  トレンチ
ＷＦ  半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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