(57)【要約】【課題】Ｓｉウエハの側面を保護しつつ、所望の形状の深孔または深溝を精度良く形成することができる、半導体装置の製造方法およびそれを用いて作製された半導体装置を提供する。【解決手段】Ｓｉウエハ１の少なくとも表側の主表面および側面にＳｉＯ2層２を堆積させる第１工程と、表側の主表面上に堆積された部分のＳｉＯ2層２を除去する第２工程とを備えている。また、第２工程後のＳｉウエハ１の少なくとも表側の主表面および側面にＳｉＯ2層３を堆積させる第３工程と、表側の主表面の上方に堆積された部分のＳｉＯ2層３の上面、および、側面に堆積された部分のＳｉＯ2層３の上部を覆うようにフォトレジスト４を形成し、ＳｉＯ2層３をエッチングしてパターニングする第４工程とを備えている。さらに、第４工程後のＳｉＯ2層３をマスクにして、Ｓｉウエハ１をエッチングしてパターニングする第５工程を備えている。【選択図】図６
2011061066.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスが表側の主表面に形成される半導体ウエハの少なくとも該表側の主表面および側面に第１層を堆積させる第１工程と、
前記表側の主表面上に堆積された部分の前記第１層を除去する第２工程と、
前記第２工程後の前記半導体ウエハの少なくとも前記表側の主表面および前記側面に第２層を堆積させる第３工程と、
前記表側の主表面の上方に堆積された部分の前記第２層の上面、および、前記側面に堆積された部分の前記第２層の上部を覆うようにフォトレジストを形成し、前記第２層をエッチングしてパターニングする第４工程と、
前記第４工程後の前記第２層をマスクにして、前記半導体ウエハをエッチングしてパターニングする第５工程と
を備え、
前記第４工程におけるエッチングにおいて、前記第１層および前記第２層より前記半導体ウエハはエッチングレートが小さく、前記第５工程におけるエッチングにおいて、前記第１層および前記第２層より前記半導体ウエハはエッチングレートが大きい、半導体装置の製造方法。
【請求項２】
半導体デバイスが表側の主表面に形成される半導体ウエハの少なくとも該表側の主表面および側面に第１層を堆積させる第１工程と、
前記表側の主表面上に堆積された部分の前記第１層を薄くする第２工程と、
薄くされた前記表側の主表面の上方に堆積された部分の前記第１層の上面、および、前記側面に堆積された部分の前記第１層の上部を覆うようにフォトレジストを形成し、前記第１層をエッチングしてパターニングする第３工程と、
前記第３工程後の前記第１層をマスクにして、前記半導体ウエハをエッチングしてパターニングする第４工程と
を備え、
前記第３工程におけるエッチングにおいて、前記第１層より前記半導体ウエハはエッチングレートが小さく、前記第４工程におけるエッチングにおいて、前記第１層より前記半導体ウエハはエッチングレートが大きい、半導体装置の製造方法。
【請求項３】
半導体デバイスが表側の主表面に形成される半導体ウエハの少なくとも該表側の主表面および側面に第１層を堆積させる第１工程と、
前記第１工程後の前記半導体ウエハの少なくとも該表側の主表面および側面に第２層を堆積させる第２工程と、
前記表側の主表面の上方に堆積された部分の前記第２層を除去する第３工程と、
前記表側の主表面の上方に堆積された部分の前記第１層の上面、および、前記側面に堆積された部分の前記第２層の上部を覆うようにフォトレジストを形成し、前記第１層をエッチングしてパターニングする第４工程と、
前記第４工程後の前記第１層をマスクにして、前記半導体ウエハをエッチングしてパターニングする第５工程と
を備え、
前記第４工程におけるエッチングにおいて、前記第１層より前記半導体ウエハおよび前記第２層はエッチングレートが小さく、前記第５工程におけるエッチングにおいて、前記第１層より前記半導体ウエハはエッチングレートが大きい、半導体装置の製造方法。
【請求項４】
半導体デバイスが表側の主表面に形成される半導体ウエハの少なくとも該表側の主表面および側面に第１層を堆積させる第１工程と、
前記表側の主表面上に堆積された部分の前記第１層を化学機械研磨により除去する第２工程と、
前記表側の主表面の上面、および、前記側面に堆積された部分の前記第１層の上部を覆うようにフォトレジストを形成し、前記半導体ウエハをエッチングしてパターニングする第３工程と
を備え、
前記第３工程におけるエッチングにおいて、前記第１層より前記半導体ウエハはエッチングレートが大きい、半導体装置の製造方法。
【請求項５】
前記半導体ウエハがシリコン基板からなる、請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記第１層が、シリコン酸化膜、シリコン窒化膜、金属酸化膜または金属窒化膜からなる、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第２層が、シリコン酸化膜、シリコン窒化膜、金属酸化膜または金属窒化膜からなる、請求項１に記載の半導体装置の製造方法。
【請求項８】
前記第２層が、非晶質シリコン、窒化チタンまたはタングステンからなる、請求項３に記載の半導体装置の製造方法。
【請求項９】
請求項１から８のいずれかに記載の半導体装置の製造方法を用いて作製された、半導体装置。
【請求項１０】
ＤＴＩ(Deep Trench Isolation)構造、ＴＳＶ(Through Si Via)構造またはスーパージャンクション構造を有している、請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法およびそれを用いて作製された半導体装置に関し、特に、エッチングにより深い溝または孔が形成される半導体装置の製造方法およびそれを用いて作製された半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置の製造において、ＤＴＩ(Deep Trench Isolation)およびＴＳＶ(Through Si Via)などのように深いエッチングを行なうＤＲＩＥ(Deep Reactive Ion Etching)が使用されている。ＤＲＩＥは、パワーＭＯＳ系のデバイスにおいて、スーパージャンクションの形成またはゲートの形成などの際にも使用されている。スーパージャンクションＭＯＳデバイスを開示した先行文献として、特許文献１，２がある。
【０００３】
ＤＲＩＥによるエッチングにおいては、Ｓｉウエハにおいて数十ミクロン以上の深さまでエッチングする場合があり、ＴＳＶの形成においては，エッチング深さが数百ミクロンに達する場合もある。
【０００４】
ＴＳＶの形成方式として、ＣＭＯＳ(Complementary Metal Oxide Semiconductor)またはＢＥＯＬ(Back-End-of-Line)メタライゼーションの工程の前にビアを形成するＶｉａファーストプロセスがある。また、ウエハプロセスの完了後、すなわちＢＥＯＬまたはボンディング工程の後に、ビアを形成するＶｉａラストプロセスがある。ＴＳＶの作成方法を開示した先行文献として、非特許文献１がある。非特許文献１に記載のＴＳＶ作成方法においては、ビア形成後にウエハを薄膜化しているが、Ｖｉａラストプロセスにおいては、裏面研磨工程によるウエハの薄膜後に、ビアを形成することが多い。
【０００５】
ＤＴＩ(Deep Trench Isolation)またはスーパージャンクションの形成に用いるＤＲＩＥは、ウエハプロセスの初期段階、つまり、Ｓｉウエハの全面が露出した段階で適用されることが多い。
【０００６】
たとえば、ＤＲＩＥによりＳｉウエハに深い溝または孔が形成される。ＤＴＩにおいては、形成した溝の内部に、素子分離のための絶縁膜が形成される。スーパージャンクションの形成においては、形成した溝の内部に、エピタキシャル成長によってドーピングされたＳｉが形成される。その後、ＣＭＰ(Chemical Mechanical Polishing)などにより溝の内部以外の領域において、再びＳｉウエハが露出される。次に、シャロートレンチおよびゲート形成などの通常のプロセスによりデバイスが形成される。
【０００７】
一方、ＴＳＶにおけるＶｉａファーストプロセスにおいても、Ｓｉウエハが全面露出している状態においてＤＲＩＥが適用される場合もある。ＴＳＶの形成方法を開示した先行文献として、非特許文献２がある。非特許文献２に記載のＴＳＶの形成方法においては、ゲートを形成した後、コンタクトホールの形成と同時、またはその前後にＴＳＶが形成される。
【０００８】
上述のように、プロセスの初期段階でＤＲＩＥを行なう、ＤＴＩ、パワーＭＯＳ系のデバイスにおけるスーパージャンクションの形成、およびＴＳＶにおけるＶｉａファーストプロセスにおいては、Ｓｉウエハの側面が露出した状態でエッチングが行なわれる。
【０００９】
図３７は、従来例のＤＲＩＥにおいて、Ｓｉウエハの上面にフォトレジストを形成した状態を模式的に示す断面図である。図３７に示すように、Ｓｉウエハ１の上面にパターニングされたフォトレジスト２８には、開口部２９が形成されている。フォトレジスト２８は、流動体を回転塗布して形成されるため、Ｓｉウエハ１の側面の上面には形成されにくい。
【００１０】
図３８は、従来例のＤＲＩＥにおいて、フォトレジストをマスクにしてエッチングを行なった状態を模式的に示す断面図である。図３８に示すように、フォトレジスト２８の開口部２９の直下に位置するＳｉウエハ１がエッチングされることにより、深孔３０が形成される。このとき、Ｓｉウエハ１の側面のフォトレジスト２８に覆われていない箇所が、エッチングされることにより、大きくえぐれた凹凸部３１が形成される。
【００１１】
図３９は、従来例のＤＲＩＥにおいて、フォトレジストを除去した状態を模式的に示す断面図である。図３９に示すように、ＤＲＩＥによりＳｉウエハ１には、深孔３０が形成されるが、側面には凹凸部３１が形成されてしまう。この凹凸部３１は、鋸状の形状を有するように、または、鋭利な面を有するように形成される場合がある。この場合、Ｓｉウエハ１がその後の工程において処理される際、または搬送される際に、その鋸状または鋭利な面を有する凹凸部３１が、Ｓｉウエハ１から欠落して数１０μｍの大きさの異物となることがある。この異物が半導体デバイスに付着した場合、その半導体デバイスの機能を低下させてしまう。
【００１２】
このようなシリコンの再堆積を抑制する方法を開示した先行文献として、特許文献３がある。特許文献３に記載の方法においては、Ｓｉウエハ１の全面に酸化物層を堆積させた後、半導体デバイスを形成する部分の酸化物層を除去することにより、異物のＳｉウエハ１への再堆積を防止している。この酸化物層を除去する際に、シャドウリングを用いてブランケットエッチングを行なっている。
【００１３】
図４０は、シャドウリングを用いたプラズマ処理装置の構造を模式的に示す断面図である。図４０に示すように、Ｓｉウエハ１をエッチングする際に用いられるプラズマ処理装置には、処理室３２の内部にウエハを支持するステージ３３が配置されている。ステージ３３の上面にＳｉウエハ１が載置された状態で、ドーナツ状のシャドウリング３４を用いてＳｉウエハ１の外周部の上面を覆うことにより、エッチングの際にＳｉウエハ１の側面がエッチングされることを防止している。
【００１４】
プラズマ処理装置の種類によっては、Ｓｉウエハ１をステージ３３上に固定するために、クランプリングを用いる場合があるが、このクランプリングもシャドウリングと同様に、エッチングの際にＳｉウエハ１の側面がエッチングされることを防止する機能を有している。
【００１５】
また、両面同時研磨時のＳｉウエハ１の側面の破損を抑制する方法を開示した先行文献として、特許文献４がある。特許文献４に記載の方法においては、Ｓｉウエハ１の表裏面および側面を保護膜で被覆し、側面に被覆した保護膜をマスク材で被覆した状態でＳｉウエハ１の表裏面を露出することにより、Ｓｉウエハ１の側面に保護膜を残留している。
【００１６】
さらに、ゲッタリング効果を得るために、Ｓｉウエハ１に多結晶シリコン層を形成した半導体装置を開示した先行文献として、特許文献５，６がある。特許文献５，６に記載された半導体装置においては、Ｓｉウエハ１に含まれる重金属が多結晶シリコン層にスムーズに移動するようにすることにより、十分なゲッタリング効果を得られるようにしている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００７−９６１３８号公報
【特許文献２】特開２００７−２４２９１４号公報
【特許文献３】特開２０００−１８３０３２号公報
【特許文献４】特開２００２−１００５９６号公報
【特許文献５】特開平５−１９８５７９号公報
【特許文献６】特開平５−２９９４２６号公報
【非特許文献】
【００１８】
【非特許文献１】表面技術 Vol.58(2007),No.12p.712〜718
【非特許文献２】Advanced Metallization Conference(AMC)2008“Through Wafer Via Integration in CMOS and BiCMOS Technologies”
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上記のように、Ｓｉウエハに深孔または深溝を形成する際には、Ｓｉウエハの側面を保護する必要がある。特許文献３に記載の方法においては、ブランケットエッチングの際に、シャドウリングを用いる方法が提案されている。
【００２０】
図４１は、プラズマ処理装置において、シャドウリングの近傍に形成した深孔の状態を模式的に示す断面図である。図４１に示すように、シャドウリング３４の近傍においては、発生するプラズマ中の電界３５に歪が発生する。Ｓｉウエハ１に形成される深孔３６は、電界３５に直交する方向に形成される。そのため、プラズマ中の電界３５に歪が発生することにより、Ｓｉウエハ１の上面に対して斜め方向の深孔３６が形成されてしまう。このことは、非特許文献２にも記載されている。
【００２１】
また、シャドウリング３４またはクランプリングを用いる場合、エッチングの際に、シャドウリング３４またはクランプリングがスパッタエッチされてしまい、そのスパッタエッチにより発生した難エッチング物が、Ｓｉウエハ１の上面に再付着するする場合がある。この場合、Ｓｉウエハ１の上面に剣山状の異物が発生する。さらに、クランプリングの場合には、Ｓｉウエハ１の上面に形成されているフォトレジストとクランプリングとが接触することにより、フォトレジストが剥離または粉砕されて異物が発生することもある。
【００２２】
特許文献４に記載の方法においては、マスク材として保護テープなどを用いている。この場合、保護テープの接着剤成分のエッチング装置への拡散、または、保護テープのエッジからの発塵などの問題がある。特に微細な加工が必要となる、ＤＴＩ、スーパージャンクションの形成、または、ＴＳＶのＶｉａファーストプロセスなどに上記の方法を適用することはできない。
【００２３】
特許文献５，６に記載の半導体装置における、多結晶シリコン層とシリコン窒化膜、および、多結晶シリコン層と自然酸化膜では、ＤＲＩＥを行なう際のＳｉウエハ１の側面の削れ防止を図ることができない。
【００２４】
本発明は上記の問題点に鑑みてなされたものであって、Ｓｉウエハに深孔または深溝を形成するためのエッチングをする際に、Ｓｉウエハの側面を保護しつつ、所望の形状の深孔または深溝を精度良く形成することができる、半導体装置の製造方法およびそれを用いて作製された半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明に基づく半導体装置の製造方法は、半導体デバイスが表側の主表面に形成される半導体ウエハの少なくとも表側の主表面および側面に第１層を堆積させる第１工程と、表側の主表面上に堆積された部分の第１層を除去する第２工程とを備えている。また、半導体装置の製造方法は、第２工程後の半導体ウエハの少なくとも表側の主表面および側面に第２層を堆積させる第３工程と、表側の主表面の上方に堆積された部分の第２層の上面、および、側面に堆積された部分の第２層の上部を覆うようにフォトレジストを形成し、第２層をエッチングしてパターニングする第４工程とを備えている。さらに、半導体装置の製造方法は、第４工程後の第２層をマスクにして、半導体ウエハをエッチングしてパターニングする第５工程を備えている。第４工程におけるエッチングにおいて、第１層および第２層より半導体ウエハはエッチングレートが小さく、第５工程におけるエッチングにおいて、第１層および第２層より半導体ウエハはエッチングレートが大きい。
【００２６】
上記の半導体装置の製造方法においては、半導体ウエハの側面に第１層および第２層を堆積させることにより、第２層をエッチングしてパターニングする際に、半導体ウエハの側面に堆積された第１層および第２層の一部がエッチングされるが、他の部分は残存して半導体ウエハの側面を保護する。
【００２７】
また、パターニングされた第２層をマスクにして半導体ウエハをエッチングすることにより、フォトレジストを用いてエッチングを行なうよりエッチング選択比を大きくすることができる。そのため、半導体ウエハの側面のエッチングは防止しつつ、半導体ウエハの表側の主表面に、深孔または深溝を所望の形状に精度良く形成することができる。
【００２８】
本発明に基づく半導体装置の製造方法は、半導体デバイスが表側の主表面に形成される半導体ウエハの少なくとも表側の主表面および側面に第１層を堆積させる第１工程と、表側の主表面上に堆積された部分の第１層を薄くする第２工程とを備えている。また、半導体装置の製造方法は、薄くされた表側の主表面の上方に堆積された部分の第１層の上面、および、側面に堆積された部分の第１層の上部を覆うようにフォトレジストを形成し、第１層をエッチングしてパターニングする第３工程とを備えている。さらに、半導体装置の製造方法は、第３工程後の第１層をマスクにして、半導体ウエハをエッチングしてパターニングする第４工程とを備えている。第３工程におけるエッチングにおいて、第１層より半導体ウエハはエッチングレートが小さく、第４工程におけるエッチングにおいて、第１層より半導体ウエハはエッチングレートが大きい。
【００２９】
上記の半導体装置の製造方法においては、半導体ウエハの表側の主表面に形成される第１層を、半導体ウエハの側面に形成される第１層より薄くしている。第１層をエッチングしてパターニングする際に、半導体ウエハの側面に堆積された第１層の一部がエッチングされるが、他の部分は残存して半導体ウエハの側面を保護する。
【００３０】
また、パターニングされた第１層をマスクにして半導体ウエハをエッチングすることにより、フォトレジストを用いてエッチングを行なうよりエッチング選択比を大きくすることができる。そのため、半導体ウエハの側面のエッチングは防止しつつ、半導体ウエハの表側の主表面に、深孔または深溝を所望の形状に精度良く形成することができる。
【００３１】
本発明に基づく半導体装置の製造方法においては、半導体デバイスが表側の主表面に形成される半導体ウエハの少なくとも表側の主表面および側面に第１層を堆積させる第１工程と、第１工程後の半導体ウエハの少なくとも表側の主表面および側面に第２層を堆積する第２工程とを備えている。また、半導体装置の製造方法においては、表側の主表面の上方に堆積された部分の第２層を除去する第３工程と、表側の主表面の上方に堆積された部分の第１層の上面、および、側面に堆積された部分の第２層の上部を覆うようにフォトレジストを形成し、第１層をエッチングしてパターニングする第４工程とを備えている。さらに、半導体装置の製造方法は、第４工程後の第１層をマスクにして、半導体ウエハをエッチングしてパターニングする第５工程とを備えている。第４工程におけるエッチングにおいて、第１層より半導体ウエハおよび第２層はエッチングレートが小さく、第５工程におけるエッチングにおいて、第１層より半導体ウエハはエッチングレートが大きい。
【００３２】
上記の半導体装置の製造方法においては、半導体ウエハの側面に第１層および第２層を堆積させることにより、第１層をエッチングしてパターニングする際に、半導体ウエハの側面に堆積された第２層がほとんどエッチングされずに半導体ウエハの側面を保護する。
【００３３】
また、パターニングされた第１層をマスクにして半導体ウエハをエッチングすることにより、フォトレジストを用いてエッチングを行なうよりエッチング選択比を大きくすることができる。そのため、半導体ウエハの側面のエッチングは防止しつつ、半導体ウエハの表側の主表面に、深孔または深溝を所望の形状に精度良く形成することができる。
【００３４】
本発明に基づく半導体装置の製造方法においては、半導体デバイスが表側の主表面に形成される半導体ウエハの少なくとも表側の主表面および側面に第１層を堆積させる第１工程と、表側の主表面上に堆積された部分の第１層を化学機械研磨により除去する第２工程とを備えている。また、半導体装置の製造方法においては、表側の主表面の上面、および、側面に堆積された部分の第１層の上部を覆うようにフォトレジストを形成し、半導体ウエハをエッチングしてパターニングする第３工程とを備えている。第３工程におけるエッチングにおいて、第１層より半導体ウエハはエッチングレートが大きい。
【００３５】
上記の半導体装置の製造方法においては、第１層を化学機械研磨することにより半導体ウエハの側面に第１層を残留させて、半導体ウエハの側面を保護する。その状態でフォトレジストをマスクにして半導体ウエハをエッチングすることにより、エッチングの際に半導体ウエハの側面がエッチングされることを抑制することができる。
【００３６】
また、表側の主表面に位置する第１層を化学機械研磨により除去するため、シャドウリングを用いる必要がない。そのため、半導体ウエハの表側の主表面に、深孔または深溝を所望の形状に精度良く形成することができる。
【発明の効果】
【００３７】
本発明によれば、Ｓｉウエハに深孔または深溝を形成するためのエッチングをする際に、Ｓｉウエハの側面を第１層により保護しつつ、所望の形状の深孔または深溝を精度良く形成することができる。
【図面の簡単な説明】
【００３８】
【図１】Ｓｉウエハを模式的に示す平面図である。
【図２】図１のＩＩ−ＩＩ線矢印方向から見た状態を模式的に示す断面図である。
【図３】本発明の実施形態１おいて、Ｓｉウエハに第１層を堆積させた状態を模式的に示す断面図である。
【図４】同実施形態において、Ｓｉウエハの表側の主表面上に位置する第１層を除去した状態を模式的に示す断面図である。
【図５】同実施形態において、第２工程後のＳｉウエハに第２層を堆積させた状態を模式的に示す断面図である。
【図６】同実施形態において、Ｓｉウエハの上面にフォトレジストを塗布した状態を模式的に示す断面図である。
【図７】同実施形態において、第２層をエッチングした状態を模式的に示す断面図である。
【図８】図７のＶＩＩＩ部を拡大して示す図である。
【図９】同実施形態において、フォトレジストを除去した状態を模式的に示す断面図である。
【図１０】同実施形態において、ＳｉＯ2膜をマスクにしてＤＲＩＥを行なった状態を模式的に示す断面図である。
【図１１】同実施形態において、表側の主表面のＳｉＯ2膜３を除去した状態を模式的に示す断面図である。
【図１２】本発明の実施形態２において、Ｓｉウエハに第１層を堆積させた状態を模式的に示す断面図である。
【図１３】同実施形態において、Ｓｉウエハの表側の主表面上に位置する第１層を薄くした状態を模式的に示す断面図である。
【図１４】同実施形態において、Ｓｉウエハの上面にフォトレジストを塗布した状態を模式的に示す断面図である。
【図１５】同実施形態において、第１層をエッチングした状態を模式的に示す断面図である。
【図１６】図１５のＸＶＩ部を拡大して示す図である。
【図１７】本実施形態において、フォトレジストを除去した状態を模式的に示す断面図である。
【図１８】同実施形態において、ＳｉＯ2膜をマスクにしてＤＲＩＥを行なった状態を模式的に示す断面図である。
【図１９】同実施形態において、表側の主表面のＳｉＯ2膜２を除去した状態を模式的に示す断面図である。
【図２０】本発明の実施形態３において、Ｓｉウエハに第１層を堆積させた状態を模式的に示す断面図である。
【図２１】同実施形態において、第１工程後のＳｉウエハに第２層を堆積させた状態を模式的に示す断面図である。
【図２２】同実施形態において、Ｓｉウエハの表側の主表面の上方に位置する第２層を除去した状態を模式的に示す断面図である。
【図２３】同実施形態において、Ｓｉウエハの上面にフォトレジストを塗布した状態を模式的に示す断面図である。
【図２４】同実施形態において、第１層をエッチングした状態を模式的に示す断面図である。
【図２５】同実施形態において、フォトレジストを除去した状態を模式的に示す断面図である。
【図２６】同実施形態において、ＳｉＯ2膜をマスクにしてＤＲＩＥを行なった状態を模式的に示す断面図である。
【図２７】同実施形態において、表側の主表面のＳｉＯ2膜を除去した状態を模式的に示す断面図である。
【図２８】同実施形態において、Ｓｉウエハの上面にフォトレジストを塗布した状態を模式的に示す断面図である。
【図２９】同実施形態において、フォトレジストをマスクにしてＤＲＩＥを行なった状態を模式的に示す断面図である。
【図３０】同実施形態において、フォトレジストを除去した状態を模式的に示す断面図である。
【図３１】Ｓｉウエハに深孔が形成されている状態を模式的に示す断面図である。
【図３２】深孔が形成されたＳｉウエハにトランジスタが形成された状態を模式的に示す断面図である。
【図３３】Ｓｉウエハの裏面側に電極が形成された状態を模式的に示す断面図である。
【図３４】Ｓｉウエハにトランジスタが形成された状態を模式的に示す断面図である。
【図３５】トランジスタが形成されたＳｉウエハに深孔が形成された状態を模式的に示す断面図である。
【図３６】Ｓｉウエハに回路素子が形成された状態を模式的に示す断面図である。
【図３７】従来例のＤＲＩＥにおいて、Ｓｉウエハの上面にフォトレジストを形成した状態を模式的に示す断面図である。
【図３８】従来例のＤＲＩＥにおいて、フォトレジストをマスクにしてエッチングを行なった状態を模式的に示す断面図である。
【図３９】従来例のＤＲＩＥにおいて、フォトレジストを除去した状態を模式的に示す断面図である。
【図４０】シャドウリングを用いたプラズマ処理装置の構造を模式的に示す断面図である。
【図４１】プラズマ処理装置において、シャドウリングの近傍に形成した深孔の状態を模式的に示す断面図である。
【発明を実施するための形態】
【００３９】
以下、この発明に基づいた実施形態１における半導体装置の製造方法について、図を参照しながら説明する。
【００４０】
実施形態１
ＤＲＩＥにおいて、フォトレジストを直接マスクにして半導体ウエハであるＳｉウエハをエッチングするのではなく、たとえば、Ｓｉウエハの上面に形成したシリコン酸化膜などにフォトレジストのパターンを一旦転写し、そのシリコン酸化膜をマスクにＳｉウエハをエッチングする方法、いわゆるハードマスクを用いたエッチング方法がある。
【００４１】
図１は、Ｓｉウエハを模式的に示す平面図である。図２は、図１のＩＩ−ＩＩ線矢印方向から見た状態を模式的に示す断面図である。図３は、本発明の実施形態１おいて、Ｓｉウエハに第１層を堆積させた状態を模式的に示す断面図である。図２において、Ｓｉウエハの上側の表面が、半導体デバイスが形成される表側の主表面である。
【００４２】
ＤＲＩＥを行なう際には、フッ素原子を含むガス、たとえば、ＳＦ6などを主成分とするガス系のプラズマを用いることができる。これらのプラズマを用いたエッチングにおいては、Ｓｉのエッチング速度に比較して、たとえば、シリコン酸化膜またはシリコン窒化膜などのエッチング速度は、著しく小さい。
【００４３】
図３に示すように、第１工程として、Ｓｉウエハ１の少なくとも表側の主表面および側面に、第１層としてＳｉＯ2膜２を堆積させる。本実施形態においては、第１層としてＳｉＯ2膜２をプラズマＣＶＤを用いて堆積させたが、第１層は、後述する第４工程においてＳｉウエハ１よりエッチングレートが大きく、第５工程においてＳｉウエハ１よりエッチングレートが小さい膜であればよい。また、ＳｉＯ2膜２を裏面に堆積させるようにしてもよい。
【００４４】
図４は、本実施形態において、Ｓｉウエハの表側の主表面上に位置する第１層を除去した状態を模式的に示す断面図である。図４に示すように、第２工程として、表側の主表面上に堆積された部分のＳｉＯ2膜２をＣＭＰ(Chemical Mechanical Polishing)により除去する。本実施形態においては、ＣＭＰ(化学機械研磨)によりＳｉＯ2膜２の除去を行なったが、フルオロカーボン系のガスを用いてエッチングにより除去してもよい。ただし、ＣＭＰを用いた除去の方が、Ｓｉウエハ１の側面に第１層としてのＳｉＯ2を有効かつ簡単に残すことができる。
【００４５】
図５は、本実施形態において、第２工程後のＳｉウエハに第２層を堆積させた状態を模式的に示す断面図である。図５に示すように、第３工程として、表側の主表面のＳｉウエハ１の上面、および、側面のＳｉＯ2膜２を覆うように、第２層としてＳｉＯ2膜３を堆積させる。本実施形態においては、第２層として、ＳｉＯ2膜３をプラズマＣＶＤを用いて堆積させたが、第２層は、後述する第４工程においてＳｉウエハよりエッチングレートが大きく、第５工程においてＳｉウエハ１よりエッチングレートが小さい膜であればよい。また、ＳｉＯ2膜３を裏面に堆積させるようにしてもよい。
【００４６】
図６は、本実施形態において、Ｓｉウエハの上面にフォトレジストを塗布した状態を模式的に示す断面図である。図６に示すように、第４工程として、表側の主表面の上方に堆積された部分のＳｉＯ2膜３の上面、および、側面に堆積された部分のＳｉＯ2膜３の上部を覆うようにフォトレジスト４をパターニング形成する。フォトレジスト４には、ＳｉＯ2膜３を所望のパターンになるようにエッチングするために、開口部５が形成されている。このパターニングされたフォトレジスト４を用いて、ＳｉＯ2膜３をパターニングする。
【００４７】
フォトレジスト４は、流動体を回転塗布して形成されるため、Ｓｉウエハの側面に堆積された部分のＳｉＯ2膜３の全体を覆うように形成することができない。この状態で、ＳｉＯ2膜３をフルオロカーボンを含むガス系、たとえば、Ｃ4Ｆ8／Ｏ2などを用いてエッチングする。
【００４８】
図７は、本実施形態において、第２層をエッチングした状態を模式的に示す断面図である。図７に示すように、Ｓｉウエハ１の表側の主表面の上方においては、フォトレジスト４の開口部５の直下のＳｉＯ2膜３に開口部６が形成されている。Ｓｉウエハ１の側面においては、フォトレジスト４に覆われていない部分のＳｉＯ2膜３がエッチングされて薄くなっている。第４工程における、パターニングされたフォトレジスト４を用いてＳｉＯ2膜３をパターニングする際のエッチングにおいて、ＳｉＯ2膜３およびＳｉＯ2膜２よりＳｉウエハ１はエッチングレートが小さいため、開口部６が形成される際に、Ｓｉウエハ１はエッチングストッパとなる。
【００４９】
ただし、このエッチングは、Ｓｉウエハ１の主表面に直交する方向に進行する異方性エッチングであり、かつ、Ｓｉウエハ１の側面においては、ＳｉＯ2膜３の下層にＳｉＯ2膜２が形成されているためＳｉウエハ１の側面が厚い膜で覆われており、Ｓｉウエハ１の側面が露出することを防ぐことができる。ＳｉＯ2膜３およびＳｉＯ2膜２の膜厚は、Ｓｉウエハ１の側面が露出することがないように、適宜設定される。
【００５０】
図８は、図７のＶＩＩＩ部を拡大して示す図である。図８に示すように、ＳｉＯ2膜３がエッチングされて凹凸部７が形成されている。この凹凸部７の大きさは、ＳｉＯ2膜３の層厚より小さく、数μｍ程度である。従来例の凹凸部３１の大きさは、数１０μｍ程度であり、凹凸部７は、Ｓｉウエハ１の取扱い上問題にならない程度の凹凸である。言い換えると、凹凸部７が原因となって、Ｓｉウエハ１の側面の一部が欠落して異物が発生する可能性は低い。
【００５１】
図９は、本実施形態において、フォトレジストを除去した状態を模式的に示す断面図である。図９に示すように、酸素系のプラズマを用いてフォトレジスト４を灰化することにより取り除く。この灰化処理は、後にＳｉＯ2膜３と一緒にフォトレジスト４を除去する場合には、省略してもよい。
【００５２】
図１０は、本実施形態において、ＳｉＯ2膜をマスクにしてＤＲＩＥを行なった状態を模式的に示す断面図である。図１０に示すように、第５工程として、第４工程後のＳｉＯ2膜３をマスクにして、Ｓｉウエハ１にＤＲＩＥを施すことによりパターニングする。第５工程におけるエッチングにおいて、ＳｉＯ2膜３およびＳｉＯ2膜２よりＳｉウエハ１はエッチングレートが大きい。
【００５３】
ＤＲＩＥにより、Ｓｉウエハ１の表側の主表面に深孔８が形成されている。Ｓｉウエハ１の側面は、ＳｉＯ2膜３およびＳｉＯ2膜２に覆われているため、大きくエッチングされることはない。ＤＲＩＥと第４工程におけるエッチングを同一の装置を用いて行なってもよい。
【００５４】
図１１は、本実施形態において、表側の主表面のＳｉＯ2膜３を除去した状態を模式的に示す断面図である。図１１に示すように、深孔８が形成されたＳｉウエハ１の表側の主表面上のＳｉＯ2膜３をＣＭＰにより除去する。このＳｉＯ2膜３の除去は、フルオロカーボンを含むガス系などを用いてエッチングすることにより除去してもよい。なお、表側の主表面上のＳｉＯ2膜３をその後の半導体デバイスの形成において用いることができる場合には、表側の主表面上のＳｉＯ2膜３を除去する必要はない。
【００５５】
上記のように、Ｓｉウエハ１の側面にＳｉＯ2膜３およびＳｉＯ2膜２を堆積させることにより、ＳｉＯ2膜３をエッチングしてパターニングする際に、Ｓｉウエハ１の側面に堆積されたＳｉＯ2膜３およびＳｉＯ2膜２の一部がエッチングされるが、他の部分は残存してＳｉウエハ１の側面を保護することができる。
【００５６】
また、パターニングされたＳｉＯ2膜３をマスクにしてＳｉウエハ１をエッチングすることにより、フォトレジストを用いてエッチングを行なうよりエッチング選択比を大きくすることができる。そのため、Ｓｉウエハ１の側面のエッチングは防止しつつ、Ｓｉウエハ１の表側の主表面に、深孔８または深溝を所望の形状に精度良く形成することができる。
【００５７】
なお、本実施形態においては、第１層および第２層として、ＳｉＯ2膜を用いたが、シリコン窒化膜、または、酸化アルミ、酸化チタン、窒化チタンなどの金属酸化膜もしくは金属窒化膜を用いてもよい。
【００５８】
以下、この発明に基づいた実施形態２における半導体装置の製造方法について、図を参照しながら説明する。
【００５９】
実施形態２
図１２は、本発明の実施形態２において、Ｓｉウエハに第１層を堆積させた状態を模式的に示す断面図である。図１２に示すように、第１工程として、Ｓｉウエハ１の少なくとも表側の主表面および側面に、第１層としてＳｉＯ2膜２を堆積させる。このＳｉＯ2膜２は、厚膜で形成する。本実施形態においては、第１層としてＳｉＯ2膜２をプラズマＣＶＤを用いて堆積したが、第１層は、後述する第３工程においてＳｉウエハ１よりエッチングレートが大きく、第４工程においてＳｉウエハ１よりエッチングレートが小さい膜であればよい。また、ＳｉＯ2膜２を裏面に堆積するようにしてもよい。
【００６０】
図１３は、本実施形態において、Ｓｉウエハの表側の主表面上に位置する第１層を薄くした状態を模式的に示す断面図である。図１３に示すように、第２工程として、表側の主表面上に堆積された部分のＳｉＯ2膜２をＣＭＰにより薄くする。本工程は、実施形態１の第２工程と比較すると、Ｓｉウエハ１の上面でＣＭＰの進行を停止することができないため、ＣＭＰによる膜厚制御性が劣る。
【００６１】
図１４は、本実施形態において、Ｓｉウエハの上面にフォトレジストを塗布した状態を模式的に示す断面図である。図１４に示すように、第３工程として、薄くされた表側の主表面の上面に堆積された部分のＳｉＯ2膜２の上面、および、側面に堆積された部分のＳｉＯ2膜２の上部を覆うようにフォトレジスト４をパターニング形成する。フォトレジスト４には、ＳｉＯ2膜２を所望のパターンになるようにエッチングするために、開口部５が形成されている。このパターニングされたフォトレジスト４を用いて、ＳｉＯ2膜２をパターニングする。
【００６２】
フォトレジスト４は、流動体を回転塗布して形成されるため、Ｓｉウエハの側面に堆積された部分のＳｉＯ2膜２の全体を覆うように形成することができない。この状態で、ＳｉＯ2膜２をフルオロカーボンを含むガス系、たとえば、Ｃ4Ｆ8／Ｏ2などを用いてエッチングする。
【００６３】
図１５は、本実施形態において、第１層をエッチングした状態を模式的に示す断面図である。図１５に示すように、Ｓｉウエハ１の表側の主表面の上方においては、フォトレジスト４の開口部５の直下のＳｉＯ2膜２に開口部９が形成されている。Ｓｉウエハ１の側面においては、フォトレジスト４に覆われていない部分のＳｉＯ2膜２がエッチングされて薄くなっている。第３工程における、パターニングされたフォトレジスト４を用いてＳｉＯ2膜２をパターニングする際のエッチングにおいて、ＳｉＯ2膜２よりＳｉウエハ１はエッチングレートが小さいため、開口部９が形成される際に、Ｓｉウエハ１はエッチングストッパになる。
【００６４】
ただし、このエッチングは、Ｓｉウエハ１の主表面に直交する方向に進行する異方性エッチングであり、かつ、Ｓｉウエハ１の側面においては、ＳｉＯ2膜２が形成されているためＳｉウエハ１の側面が厚い膜で覆われており、Ｓｉウエハ１の側面が露出することを防ぐことができる。ＳｉＯ2膜２の膜厚は、Ｓｉウエハ１の側面が露出することがないように、適宜設定される。
【００６５】
図１６は、図１５のＸＶＩ部を拡大して示す図である。図１６に示すように、ＳｉＯ2膜２がエッチングされて凹凸部１０が形成されている。この凹凸部１０の大きさは、ＳｉＯ2膜２の層厚より小さく、数μｍ程度である。従来例の凹凸部３１の大きさは、数１０μｍ程度であり、凹凸部１０は、Ｓｉウエハ１の取扱い上問題にならない程度の凹凸である。言い換えると、凹凸部１０が原因となって、Ｓｉウエハ１の側面の一部が欠落して異物が発生する可能性は低い。
【００６６】
図１７は、本実施形態において、フォトレジストを除去した状態を模式的に示す断面図である。図１７に示すように、酸素系のプラズマを用いてフォトレジスト４を灰化することにより取り除く。この灰化処理は、後にＳｉＯ2膜２と一緒にフォトレジスト４を除去する場合には、省略してもよい。
【００６７】
図１８は、本実施形態において、ＳｉＯ2膜をマスクにしてＤＲＩＥを行なった状態を模式的に示す断面図である。図１８に示すように、第４工程として、第３工程後のＳｉＯ2膜２をマスクにして、Ｓｉウエハ１にＤＲＩＥを施すことによりパターニングする。第４工程におけるエッチングにおいて、ＳｉＯ2膜２よりＳｉウエハ１はエッチングレートが大きい。
【００６８】
ＤＲＩＥにより、Ｓｉウエハ１の表側の主表面に深孔８が形成されている。Ｓｉウエハ１の側面は、ＳｉＯ2膜２に覆われているため、大きくエッチングされることはない。ＤＲＩＥと第３工程におけるエッチングを同一の装置を用いて行なってもよい。
【００６９】
図１９は、本実施形態において、表側の主表面のＳｉＯ2膜２を除去した状態を模式的に示す断面図である。図１９に示すように、深孔８が形成されたＳｉウエハ１の表側の主表面上のＳｉＯ2膜２をＣＭＰにより除去する。このＳｉＯ2膜２の除去は、フルオロカーボンを含むガス系などを用いてエッチングすることにより除去してもよい。なお、表側の主表面上のＳｉＯ2膜２をその後の半導体デバイスの形成において用いることができる場合には、表側の主表面上のＳｉＯ2膜２を除去する必要はない。
【００７０】
本実施形態においては、Ｓｉウエハ１の表側の主表面に形成されるＳｉＯ2膜２を、Ｓｉウエハ１の側面に形成されるＳｉＯ2膜２より薄くしている。ＳｉＯ2膜２をエッチングしてパターニングする際に、Ｓｉウエハ１の側面に堆積されたＳｉＯ2膜２の一部がエッチングされるが、他の部分は残存してＳｉウエハ１の側面を保護する。
【００７１】
また、パターニングされたＳｉＯ2膜２をマスクにしてＳｉウエハ１をエッチングすることにより、フォトレジストを用いてエッチングを行なうよりエッチング選択比を大きくすることができる。そのため、Ｓｉウエハ１の側面のエッチングは防止しつつ、Ｓｉウエハ１の表側の主表面に、深孔８または深溝を所望の形状に精度良く形成することができる。
【００７２】
なお、本実施形態においては、第１層として、ＳｉＯ2膜を用いたが、シリコン窒化膜、または、酸化アルミ、酸化チタン、窒化チタンなどの金属酸化膜もしくは金属窒化膜を用いてもよい。
【００７３】
以下、この発明に基づいた実施形態３における半導体装置の製造方法について、図を参照しながら説明する。
【００７４】
実施形態３
図２０は、本発明の実施形態３において、Ｓｉウエハに第１層を堆積させた状態を模式的に示す断面図である。図２０に示すように、第１工程として、Ｓｉウエハ１の少なくとも表側の主表面および側面に、第１層としてＳｉＯ2膜２を堆積させる。本実施形態においては、ＳｉＯ2膜２は薄膜で形成されている。本実施形態においては、第１層としてＳｉＯ2膜２をプラズマＣＶＤを用いて堆積させたが、第１層は、後述する第４工程においてＳｉウエハ１および第２層よりエッチングレートが大きく、第５工程においてＳｉウエハ１および第２層よりエッチングレートが小さい膜であればよい。また、ＳｉＯ2膜２を裏面に堆積するようにしてもよい。
【００７５】
図２１は、本実施形態において、第１工程後のＳｉウエハに第２層を堆積させた状態を模式的に示す断面図である。図２１に示すように、第２工程として、Ｓｉウエハ１の表側の主表面上のＳｉＯ2膜２の上面、および、側面のＳｉＯ2膜２を覆うように、第２層として多結晶シリコン膜１１を堆積させる。また、多結晶シリコン膜１１を裏面に堆積させるようにしてもよい。
【００７６】
本実施形態においては、第２層として、多結晶シリコン膜１１をプラズマＣＶＤを用いて堆積したが、第２層は、後述する第４工程において第１層よりエッチングレートが小さく、第５工程において第１層よりエッチングレートが大きい膜であればよい。たとえば、第１層としてＳｉＯ2からなる膜を用いる場合、第２層として、非晶質シリコン、ＷまたはＴｉＮなどからなる膜を用いてもよい。
【００７７】
図２２は、本実施形態において、Ｓｉウエハの表側の主表面の上方に位置する第２層を除去した状態を模式的に示す断面図である。図２２に示すように、第３工程として、表側の主表面の上方に堆積された部分の多結晶シリコン膜１１をＣＭＰにより除去する。
【００７８】
図２３は、本実施形態において、Ｓｉウエハの上面にフォトレジストを塗布した状態を模式的に示す断面図である。図２３に示すように、第４工程として、表側の主表面の上方に堆積された部分のＳｉＯ2膜２の上面、および、側面に堆積された部分の多結晶シリコン膜１１の上部を覆うようにフォトレジスト１２をパターニング形成する。フォトレジスト１２には、ＳｉＯ2膜２を所望のパターンになるようにエッチングするために、開口部１３が形成されている。パターニングされたフォトレジスト１２を用いて、ＳｉＯ2膜２をパターニングする。
【００７９】
フォトレジスト１２は、流動体を回転塗布して形成されるため、Ｓｉウエハの側面に堆積された部分の多結晶シリコン膜１１の全体を覆うように形成することができない。この状態で、ＳｉＯ2膜２をフルオロカーボンを含むガス系、たとえば、Ｃ4Ｆ8／Ｏ2などを用いてエッチングする。
【００８０】
図２４は、本実施形態において、第１層をエッチングした状態を模式的に示す断面図である。図２４に示すように、Ｓｉウエハ１の表側の主表面の上方においては、フォトレジスト１２の開口部１３の直下のＳｉＯ2膜２に開口部１４が形成されている。第４工程において、Ｓｉウエハ１の側面におけるフォトレジスト１２に覆われていない部分の多結晶シリコン膜１１は、ＳｉＯ2膜２よりエッチングレートが小さいため、ほとんどエッチングされない。第４工程における、パターニングされたフォトレジスト１２を用いてＳｉＯ2膜２をパターニングする際のエッチングにおいて、ＳｉＯ2膜２よりＳｉウエハ１はエッチングレートが小さいため、開口部１４が形成される際に、Ｓｉウエハ１はエッチングストッパになる。
【００８１】
図２５は、本実施形態において、フォトレジストを除去した状態を模式的に示す断面図である。図２５に示すように、酸素系のプラズマを用いてフォトレジスト１２を灰化することにより取り除く。この灰化処理は、後にＳｉＯ2膜と一緒にフォトレジスト１２を除去する場合には、省略してもよい。
【００８２】
図２６は、本実施形態において、ＳｉＯ2膜をマスクにしてＤＲＩＥを行なった状態を模式的に示す断面図である。図２６に示すように、第５工程として、第４工程後のＳｉＯ2膜２をマスクにして、Ｓｉウエハ１にＤＲＩＥを施すことによりパターニングする。第５工程におけるエッチングにおいて、ＳｉＯ2膜２よりＳｉウエハ１はエッチングレートが大きい。
【００８３】
ＤＲＩＥにより、Ｓｉウエハ１の表側の主表面に深孔８が形成されている。Ｓｉウエハ１の側面は、ＳｉＯ2膜２に覆われているため、大きくエッチングされることはない。なお、Ｓｉウエハ１の側面に形成された多結晶シリコン膜１１は、エッチングされて除去されている。ＤＲＩＥと第４工程におけるエッチングを同一の装置を用いて行なってもよい。
【００８４】
図２７は、本実施形態において、表側の主表面のＳｉＯ2膜を除去した状態を模式的に示す断面図である。図２７に示すように、深孔８が形成されたＳｉウエハ１の表側の主表面上のＳｉＯ2膜２をＣＭＰにより除去する。このＳｉＯ2膜２の除去は、フルオロカーボンを含むガス系などを用いてエッチングすることにより除去してもよい。なお、表側の主表面上のＳｉＯ2膜２をその後の半導体デバイスの形成において用いることができる場合には、表側の主表面上のＳｉＯ2膜２を除去する必要はない。
【００８５】
上記のように、Ｓｉウエハ１の側面にＳｉＯ2膜２および多結晶シリコン膜１１を堆積させることにより、ＳｉＯ2膜２をエッチングしてパターニングする際に、Ｓｉウエハ１の側面に堆積された多結晶シリコン膜１１がほとんどエッチングされずにＳｉウエハ１の側面を保護することができる。そのため、形成するＳｉＯ2膜２は、薄膜でよい。
【００８６】
また、パターニングされたＳｉＯ2膜２をマスクにしてＳｉウエハ１をエッチングすることにより、フォトレジストを用いてエッチングを行なうよりエッチング選択比を大きくすることができる。そのため、Ｓｉウエハ１の側面のエッチングは防止しつつ、Ｓｉウエハ１の表側の主表面に、深孔８または深溝を所望の形状に精度良く形成することができる。
【００８７】
なお、本実施形態においては、第１層として、ＳｉＯ2膜を用いたが、シリコン窒化膜、または、酸化アルミ、酸化チタン、窒化チタンなどの金属酸化膜もしくは金属窒化膜を用いてもよい。
【００８８】
以下、この発明に基づいた実施形態４における半導体装置の製造方法について、図を参照しながら説明する。
【００８９】
実施形態４
本実施形態の第１工程および第２工程は、実施形態１の第１工程および第２工程と同一であるため、説明を繰り返さない。ただし、本実施形態の第２工程においては、表側の主表面上に堆積された部分のＳｉＯ2膜２を除去する方法が、ＣＭＰ(化学機械研磨)に限られる。
【００９０】
図２８は、本実施形態において、Ｓｉウエハの上面にフォトレジストを塗布した状態を模式的に示す断面図である。図２８に示すように、第３工程として、Ｓｉウエハ１の表側の主表面の上面、および、側面に堆積された部分のＳｉＯ2膜２の上部を覆うようにフォトレジスト３７をパターニング形成する。
【００９１】
フォトレジスト３７には、Ｓｉウエハ１を所望のパターンになるようにエッチングするために、開口部１５が形成されている。フォトレジスト３７は、流動体を回転塗布して形成されるため、Ｓｉウエハ１の側面に堆積された部分のＳｉＯ2膜２を覆うように形成することができない。
【００９２】
図２９は、本実施形態において、フォトレジストをマスクにしてＤＲＩＥを行なった状態を模式的に示す断面図である。図２９に示すように、フォトレジスト３７をマスクにして、Ｓｉウエハ１にＤＲＩＥを施すことによりパターニングする。第３工程におけるエッチングにおいて、ＳｉＯ2膜２よりＳｉウエハ１はエッチングレートが大きい。
【００９３】
ＤＲＩＥにより、Ｓｉウエハ１の表側の主表面に深孔８が形成されている。Ｓｉウエハ１の側面は、ＳｉＯ2膜２に覆われているため、大きくエッチングされることはない。
【００９４】
図３０は、本実施形態において、フォトレジストを除去した状態を模式的に示す断面図である。図３０に示すように、深孔８が形成されたＳｉウエハ１から、フォトレジスト３７を酸素系のプラズマを用いて灰化することにより取り除く。
【００９５】
上記のように化学機械研磨を行ない、Ｓｉウエハ１の側面に堆積されたＳｉＯ2膜２を残留させることにより、Ｓｉウエハ１の側面を保護する。その状態でフォトレジストをマスクにしてＳｉウエハ１をエッチングすることにより、エッチングの際にＳｉウエハ１の側面がエッチングされることを抑制することができる。
【００９６】
表側の主表面に位置するＳｉＯ2膜２を化学機械研磨により除去するため、シャドウリングを用いる必要がない。そのため、Ｓｉウエハ１の表側の主表面に、深孔８または深溝を所望の形状に精度良く形成することができる。
【００９７】
なお、本実施形態においては、第１層として、ＳｉＯ2膜を用いたが、シリコン窒化膜、または、酸化アルミ、酸化チタン、窒化チタンなどの金属酸化膜もしくは金属窒化膜を用いてもよい。
【００９８】
以下、上記の実施形態１から４のいずれかの半導体装置の製造方法を、ＴＳＶ、ＤＴＩ構造、スーパージャンクション構造の形成に適用する例について、図を参照して説明する。
【００９９】
図３１は、Ｓｉウエハに深孔が形成されている状態を模式的に示す断面図である。図３１に示すように、ＴＳＶのＶｉａファーストプロセスにおいては、回路素子と配線形成工程を含むウエハプロセスの前に、ＴＳＶとなる深孔８がＳｉウエハ１に形成されている。この深孔８は、ＤＴＩ構造またはスーパージャンクション構造のトレンチとして、溝状に形成される場合もある。
【０１００】
図３２は、深孔が形成されたＳｉウエハにトランジスタが形成された状態を模式的に示す断面図である。図３２に示すように、トランジスタの形成工程において、Ｓｉウエハ１の上部に分離酸化膜１６が形成されている。また、Ｓｉウエハ１の上部の一部に、不純物が拡散された、ドレイン／ソース領域またはその他の活性領域が形成される拡散領域１７が形成されている。
【０１０１】
Ｓｉウエハ１の上面に、層間絶縁膜２５が形成されている。層間絶縁膜２５の下部において、Ｓｉウエハ１の拡散領域１７に対応する位置にゲート酸化膜１８が形成されている。ゲート酸化膜１８の上面に、ゲート電極１９が形成され、ゲート電極１９の両端に絶縁膜サイドウォール２０が形成されている。
【０１０２】
層間絶縁膜２５には、複数のコンタクト２１，２３が形成されている。このとき、深孔８には、ポリシリコンなどが充填されることにより、ＴＳＶ２２が形成されている。ＤＴＩ構造の場合には、トレンチ内に金属膜などが埋め込まれている。スーパージャンクション構造の場合には、トレンチ内にエピタキシャル膜が埋め込まれている。
【０１０３】
図３３は、Ｓｉウエハの裏面側に電極が形成された状態を模式的に示す断面図である。図３３に示すように、Ｓｉウエハ１は、裏面側が薄化され、ＴＳＶ２２の端面が露出されている。その露出面に接続されるように金属電極２４が形成されている。また、Ｓｉウエハ１の層間絶縁膜２５の上面には、図示しない複数の配線が形成されている。表面側の最表面に図示しない電極が形成され、その電極と上記配線とを接続する、図示しない再配線が形成されている。ウエハプロセスが終了した後、Ｓｉウエハ１がダイシングされることにより、複数の半導体チップが形成される。
【０１０４】
次に、ウエハプロセスの過程の途中において、Ｓｉウエハ１に深孔を形成する場合について説明する。図３４は、Ｓｉウエハにトランジスタが形成された状態を模式的に示す断面図である。図３４に示すように、回路素子の形成工程において、Ｓｉウエハ１の上部に分離酸化膜１６が形成されている。また、Ｓｉウエハ１の上部の一部に、不純物が拡散された、ドレイン／ソース領域またはその他の活性領域が形成される拡散領域１７が形成されている。
【０１０５】
Ｓｉウエハ１の上面に、層間絶縁膜２５が形成されている。層間絶縁膜２５には、開口部２６，２７が形成されている。層間絶縁膜２５の下部において、Ｓｉウエハ１の拡散領域１７に対応する位置にゲート酸化膜１８が形成されている。ゲート酸化膜１８の上面に、ゲート電極１９が形成され、ゲート電極１９の両端に絶縁膜サイドウォール２０が形成されている。
【０１０６】
図３５は、トランジスタが形成されたＳｉウエハに深孔が形成された状態を模式的に示す断面図である。図３５に示すように、層間絶縁膜２５の開口部２７の下方に深孔８が形成されている。
【０１０７】
図３６は、Ｓｉウエハに回路素子が形成された状態を模式的に示す断面図である。図３６に示すように、深孔８および開口部２６，２７に銅などの金属が充填されることにより、ＴＳＶ２２およびコンタクト２１，２３が形成されている。ＤＴＩ構造の場合には、トレンチ内に金属膜などが埋め込まれている。スーパージャンクション構造の場合には、トレンチ内にエピタキシャル膜が埋め込まれている。
【０１０８】
その後、Ｓｉウエハ１は、裏面側が薄化され、ＴＳＶ２２の端面が露出されている。その露出面に接続されるように金属電極２４が形成されている。また、Ｓｉウエハ１の層間絶縁膜２５の上面には、図示しない複数の配線が形成されている。表面側の最表面に図示しない電極が形成され、その電極と上記配線とを接続する、図示しない再配線が形成されている。ウエハプロセスが終了した後、Ｓｉウエハ１がダイシングされることにより、複数の半導体チップが形成される。
【０１０９】
さらに、ＴＳＶ２２は、ウエハプロセス終了後に形成してもよい。いわゆるＶｉａラストプロセスに適用することもできる。
【０１１０】
上記の方法により製造された半導体装置においては、Ｓｉウエハ１に深孔８または深溝を形成するためのエッチングをする際に、Ｓｉウエハ１の側面を第１層により保護しつつ、所望の形状の深孔８または深溝を精度良く形成することができる。
【０１１１】
なお、今回開示した上記実施の形態はすべての点で例示であって、限定的な解釈の根拠となるものではない。したがって、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【符号の説明】
【０１１２】
１  Ｓｉウエハ、２，３  ＳｉＯ2膜、４，１２，２８，３７  フォトレジスト、５，６，９，１３，１４，１５，２６，２７，２９  開口部、７，１０，３１  凹凸部、８，３０，３６  深孔、１１  多結晶シリコン膜、１６  分離酸化膜、１７  拡散領域、１８  ゲート酸化膜、１９  ゲート電極、２０  絶縁膜サイドウォール、２１，２３  コンタクト、２２  ＴＳＶ、２４  金属電極、２５  層間絶縁膜、３２  処理室、３３  ステージ、３４  シャドウリング、３５  電界。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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