(57)【要約】  【課題】パラレル入力された画像データの並び替えによる、回路規模の増大やコストの上昇を、なるべく抑えるための技術を提供する。  【解決手段】複数チャンネルを有するラインイメージセンサーを備える画像読取装置であって、少なくとも１ライン分の画像データを格納する記憶部と、複数チャンネルの境界周辺の画素を格納する画素保持部と、複数チャンネルのそれぞれから並列に出力される画像データに対する所定の画像処理を並列に行って出力する画像処理部と、画像処理部の後段に設けられ、画像処理部から並列に出力される画像データをラインイメージセンサーにおけるチャンネルの並び順となるように記憶部に書き込む、並び替え処理部と、を有し、画像処理部は、チャンネルの境界周辺の注目画素に対する処理を行う場合、画素保持部に格納されている画素を近傍画素として読み出して処理に使用する。【選択図】図１
2011041115.tif 000002
【特許請求の範囲】
【請求項１】
複数チャンネルを有するラインイメージセンサーを備える画像読取装置であって、
少なくとも１ライン分の画像データを格納する記憶部と、
前記チャンネルのそれぞれから並列に出力される画像データから、前記チャンネルの境界周辺の画素を格納する、画素保持部と、
前記チャンネルのそれぞれから並列に出力される画像データを受け付け、受け付けた前記画像データのそれぞれについて、注目画素の近傍画素を用いて注目画素に対する所定の画像処理を並列に行って出力する、画像処理部と、
前記画像処理部の後段に設けられ、前記画像処理部から並列に出力される前記画像データのそれぞれを受け付け、前記ラインイメージセンサーにおける前記チャンネルの並び順となるように、前記画像データを前記記憶部に書き込む、並び替え処理部と、を有し、
前記画像処理部は、
前記チャンネルの境界周辺の注目画素に対する処理を行う場合、前記画素保持部に格納されている画素を近傍画素として読み出し、当該注目画素に対する前記所定の画像処理を行う、
ことを特徴とする画像読取装置。
【請求項２】
請求項１に記載の画像読取装置であって、
前記並び替え処理部の後段に設けられ、前記チャンネルの並び順の画像データをその順序で前記記憶部から読み出し、注目画素に対する所定の画像処理を行って出力する、他の画像処理部、
を有することを特徴とする画像読取装置。
【請求項３】
請求項１または２に記載の画像読取装置であって、
前記画素保持部および前記画像処理部、前記並び替え処理部、前記他の画像処理部は、１つのＡＳＩＣ上に設けられ、
前記記憶部は、前記ＡＳＩＣの外部に設けられている、
ことを特徴とする画像読取装置。
【請求項４】
複数チャンネルを有するラインイメージセンサーを備える画像読取装置における画像処理方法であって、
前記画像読取装置は、
少なくとも１ライン分の画像データを格納する記憶部を備え、
前記チャンネルのそれぞれから並列に出力される画像データから、前記チャンネルの境界周辺の画素を格納する、画素保持ステップと、
前記チャンネルのそれぞれから並列に出力される画像データを受け付け、受け付けた前記画像データのそれぞれについて、注目画素の近傍画素を用いて注目画素に対する所定の画像処理を並列に行って出力する、画像処理ステップと、
前記画像処理ステップの後に、前記画像処理ステップにより並列に出力される前記画像データのそれぞれを受け付け、前記ラインイメージセンサーにおける前記チャンネルの並び順となるように、前記画像データを前記記憶部に書き込む、並び替え処理ステップと、を実行し、
前記画像処理ステップは、
前記チャンネルの境界周辺の注目画素に対する処理を行う場合、前記画素保持部に格納されている画素を近傍画素として読み出し、当該注目画素に対する前記所定の画像処理を行う、
ことを特徴とする画像処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イメージセンサーにより読み取られた画像データを処理する画像読取装置および画像処理方法に関する。
【背景技術】
【０００２】
ＣＩＳ、ＣＣＤ等のラインイメージセンサーを備えたスキャナー、当該スキャナーを備えたコピー機や複合機等の画像読取装置が知られている。また、主走査方向に並ぶ複数のセンサーユニット（ブロックやチャンネルとも呼ばれる。）で構成され、各センサーユニットで読み取られた画像データを並行して出力するラインイメージセンサー（特に、ＣＩＳ）、を搭載した画像読取装置が知られている（例えば、特許文献１）。
【０００３】
各センサーユニットからパラレルで出力された画像データは、画像読取装置内部に搭載された、所定の画像処理（例えば、シェーディング補正、ガンマ補正、フィルタリング、拡大縮小）を行う画像処理ユニット（例えば、画像処理ＡＳＩＣ（Application Specific Integrated Circuit）、コントローラー等）へと出力される。なお、アナログデータからデジタルデータへの変換は、例えば、画像処理ユニットの前段に設けられたＡＦＥ（Analog Front End）等の回路で行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−７４４００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、ラインイメージセンサーからパラレルに出力された画像データを、そのままパラレルに処理するように画像処理ユニットを構成すると、構造が複雑になったり、回路規模や製造コストが増えたりし易い。
【０００６】
例えば、注目画素の近傍画素を使用して注目画素を処理する画像処理回路（例えば、フィルタリングや拡大縮小など）おいて、各センサーユニットの画像データをパラレルで処理する場合を考える。センサーユニットの境界周辺に位置する注目画素の画像処理では、当該注目画素が読み取られたセンサーユニットと異なるセンサーユニットにより読み取られた近傍画素が必要な場合がある。しかし、当該注目画素を処理するタイミングでは、他のセンサーユニットの近傍画素は注目画素として既に処理済みであり、画像処理回路には入力されていない、という状態が発生することがある。そのため、注目画素に対して適切に画像処理が行えないという不都合が生じる。
【０００７】
そこで、一般的には、各センサーユニットからパラレルに出力された画像データを、まず、ラインイメージセンサーにおける主走査方向のデータ順序に並び替え、その後、その順序で画像データに対して各種の画像処理が行われるように、画像処理ユニットが構成される。
【０００８】
画像データの並び替えの方法としては、例えば、画像処理ユニット内に少なくとも１ライン分の画像データを記憶する内部メモリーを設け、パラレル入力され画像データを、ラインイメージセンサーの主走査方向のデータ順序となるように、一旦当該メモリーに格納する方法がある。また、例えば、画像処理ユニット外の外部メモリーに少なくとも１ライン分の画像データを記憶する領域を確保し、パラレル入力された画像データを、ラインイメージセンサーの主走査方向のデータ順序となるように、一旦当該メモリーに格納する方法がある。なお、メモリーに格納された画像データを順次読み出すことにより、後段の画像処理が行われる。
【０００９】
しかしながら、上記の前者の方法では、画像処理ユニット内にデータ並び替えのための内部メモリーを設ける必要があるため、回路規模や製造コストが増える。また、上記の後者の方法では、データ並び替えのために外部メモリーにアクセスする必要があるため、画像処理ユニットと外部メモリー間のトラフィックが増加する。そして、トラフィックが増加しても処理速度を下げないようにするには、バス幅等を広げる必要があり、回路規模や製造コストが増える。
【００１０】
そこで、本発明は、パラレル入力された画像データの並び替えによる、回路規模の増大やコストの上昇を、なるべく抑えるための技術を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記の課題を解決するための本発明の一態様は、複数チャンネルを有するラインイメージセンサーを備える画像読取装置であって、少なくとも１ライン分の画像データを格納する記憶部と、前記チャンネルのそれぞれから並列に出力される画像データから、前記チャンネルの境界周辺の画素を格納する、画素保持部と、前記チャンネルのそれぞれから並列に出力される画像データを受け付け、受け付けた前記画像データのそれぞれについて、注目画素の近傍画素を用いて注目画素に対する所定の画像処理を並列に行って出力する、画像処理部と、前記画像処理部の後段に設けられ、前記画像処理部から並列に出力される前記画像データのそれぞれを受け付け、前記ラインイメージセンサーにおける前記チャンネルの並び順となるように、前記画像データを前記記憶部に書き込む、並び替え処理部と、を有し、前記画像処理部は、前記チャンネルの境界周辺の注目画素に対する処理を行う場合、前記画素保持部に格納されている画素を近傍画素として読み出し、当該注目画素に対する前記所定の画像処理を行う、ことを特徴とする。
【００１２】
ここで、上記の画像読取装置において、前記並び替え処理部の後段に設けられ、前記チャンネルの並び順の画像データをその順序で前記記憶部から読み出し、注目画素に対する所定の画像処理を行って出力する、他の画像処理部、を有することを特徴としていてもよい。
【００１３】
また、上記のいずれかの画像読取装置において、前記画素保持部および前記画像処理部、前記並び替え処理部、前記他の画像処理部は、１つのＡＳＩＣ上に設けられ、前記記憶部は、前記ＡＳＩＣの外部に設けられている、ことを特徴としていてもよい。
【００１４】
上記の課題を解決するための本発明の他の態様は、複数チャンネルを有するラインイメージセンサーを備える画像読取装置における画像処理方法であって、前記画像読取装置は、少なくとも１ライン分の画像データを格納する記憶部を備え、前記チャンネルのそれぞれから並列に出力される画像データから、前記チャンネルの境界周辺の画素を格納する、画素保持ステップと、前記チャンネルのそれぞれから並列に出力される画像データを受け付け、受け付けた前記画像データのそれぞれについて、注目画素の近傍画素を用いて注目画素に対する所定の画像処理を並列に行って出力する、画像処理ステップと、前記画像処理ステップの後に、前記画像処理ステップにより並列に出力される前記画像データのそれぞれを受け付け、前記ラインイメージセンサーにおける前記チャンネルの並び順となるように、前記画像データを前記記憶部に書き込む、並び替え処理ステップと、を実行し、前記画像処理ステップは、前記チャンネルの境界周辺の注目画素に対する処理を行う場合、前記画素保持部に格納されている画素を近傍画素として読み出し、当該注目画素に対する前記所定の画像処理を行う、ことを特徴とする。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態に係る画像読取装置の、画像データの並び替えに関連する構成を示すブロック図。
【図２】画像処理回路Ａおよびデータ保持部の構成例を示すブロック図。
【図３】内部メモリーを用いて画像データの並び替えを行う画像読取装置の構成例を示すブロック図。
【図４】外部メモリーを用いて画像データの並び替えを行う画像読取装置の構成例を示す図。
【発明を実施するための形態】
【００１６】
以下、本発明の一実施形態について、図面を参照して説明する。
【００１７】
図１は、本発明の一実施形態に係る画像読取装置１の、画像データの並び替えに関連する構成を示すブロック図である。本図は、画像データの並び替えに関する特徴を分かり易く説明するため、画像データの並び替え処理に関連するハードウェア構成の概略を示している。
【００１８】
画像読取装置１は、いわゆるスキャナー、コピー機、複合機等の装置である。画像読取装置１は、ラインイメージセンサー１０、画像処理ＡＳＩＣ２０、ＲＡＭ１００、ＲＯＭ１１０を有する。
【００１９】
ラインイメージセンサー１０は、主走査方向に並ぶ複数のセンサーブロック（センサーユニット）で構成されている。本図では、ラインイメージセンサー１０は、３個のブロック（ブロック０〜２）を有する。原稿に光を当てることによりラインイメージセンサー１０で生成された、ライン毎の画像データ（アナログデータ）は、センサーブロック単位で分けられて、各ブロックからパラレルに画像処理ＡＳＩＣ２０に出力される。
【００２０】
なお、ラインイメージセンサー１０と画像処理ＡＳＩＣ２０との間には、アナログデータをデジタルデータに変換する変換回路（例えば、ＡＦＥ）が設けられている（不図示）。本実施形態では、当該変換回路は、ラインイメージセンサー１０からパラレルに入力されたアナログデータを、パラレルでデジタルデータに変換し、パラレルで画像処理ＡＳＩＣ２０に出力するものとする。もちろん、当該変換回路は、画像処理ＡＳＩＣに組み込まれていてもよい。
【００２１】
ＲＡＭ１００は、ＣＰＵ７０が実行するプログラムや、後述する並び替え処理回路５０によりデータ順序が並び替えられた画像処理対象の画像データ、等を一時的に記憶するためのに使用される大容量の記憶装置である。ＲＡＭ１００は、例えば、ＳＤＲＡＭ、ＤＤＲ−ＳＤＲＡＭなどの揮発性メモリーである。
【００２２】
ＲＯＭ１１０は、画像処理ＡＳＩＣ２０のＣＰＵ７０が実行するための各種プログラムやデータが記憶されている記憶装置である。ＲＯＭ１１０は、例えば、不揮発性のフラッシュＲＯＭなどである。
【００２３】
画像処理ＡＳＩＣ２０は、ラインイメージセンサー１０からパラレル入力された画像データの並び替え、各種の画像処理を行う画像処理ユニットである。画像処理ＡＳＩＣ２０は、入力インターフェイス（Ｉ／Ｆ）３０、画像処理回路Ａ４０、データ保持部４８、並び替え処理回路５０、画像処理回路Ｂ６０、ＣＰＵ７０、出力インターフェイス（Ｉ／Ｆ）８０、ＲＡＭインターフェイス（Ｉ／Ｆ）９０を有する。
【００２４】
入力Ｉ／Ｆ３０は、ラインイメージセンサー１０の各センサーブロックからパラレルに出力された画像データを受け付け、パラレルに後段の画像処理回路Ａ４０に出力するインターフェイス回路である。
【００２５】
画像処理回路Ａ４０は、入力Ｉ／Ｆ３０からパラレルに出力された各センサーブロックの画像データを受け付け、パラレルに所定の画像処理を行い、画像処理後の画像データをパラレルに後段の並び替え処理回路５０に出力する回路である。
【００２６】
本実施形態の画像処理回路Ａ４０は、各センサーブロックの画像データについて、入力された順に注目画素に対して所定の画像処理を施す。画像処理としては、注目画素の近傍画素等を使用しない画像処理、例えば、シェーディング補正、ガンマ補正等を行う。また、注目画素の近傍画素等を使用した画像処理、例えば、フィルタリング、拡大縮小等を行う。
【００２７】
データ保持部４８は、画像処理回路Ａ４０の画像処理において使用される注目画素の近傍画素を、一時的に記憶する回路である。
【００２８】
ここで、画像処理回路Ａ４０およびデータ保持部４８について、より詳細に説明する。画像処理回路Ａ４０およびデータ保持部４８は、例えば、図２のような構成とすることができる。本実施形態では、注目画素よりも後ろ（主走査方向）に位置する所定数の近傍画素を使用して、注目画素に対するフィルタリングが行われるものとする。
【００２９】
画像処理回路Ａ４０は、セレクター部４１（４１ａ、４１ｂ）と、シェーディング補正部４２と、ガンマ補正部４３と、フィルター部４４（４４ａ、４４ｂ、４４ｃ）とを有する。データ保持部４８は、ＲＡＭ４９（４９ａ、４９ｂ）を有する。
【００３０】
データ保持部４８は、入力Ｉ／Ｆ３０から出力されるセンサーブロック１の画像データのうち、先頭の所定数の画素を取得し、ＲＡＭ４９ａに格納する。例えば、フィルターの総画素数が５画素（注目画素１個＋近傍画素４個）である場合、データ保持部４８は、センサーブロック１の画像データのうち、先頭画素から主走査方向に連続する４画素を、ＲＡＭ４９ａに格納する。ＲＡＭ４９ａは、少なくとも所定数の近傍画素（上記の例では４画素）を格納できる大きさであればよい。ＲＡＭ４９ａは、例えば、ＳＲＡＭなどで実現される。
【００３１】
また、データ保持部４８は、入力Ｉ／Ｆ３０から出力されるセンサーブロック２の画像データのうち、先頭の所定数の画素を取得し、ＲＡＭ４９ｂに格納する。例えば、フィルターの総画素数が５画素（注目画素１個＋近傍画素４個）である場合、データ保持部４８は、センサーブロック２の画像データのうち、先頭画素から主走査方向に連続する４画素を、ＲＡＭ４９ｂに格納する。ＲＡＭ４９ｂは、少なくとも所定数の近傍画素（上記の例では４画素）を格納できる大きさであればよい。ＲＡＭ４９ｂは、例えば、ＳＲＡＭなどで実現される。
【００３２】
セレクター４１ａは、入力Ｉ／Ｆ３０から出力されるセンサーブロック０の画像データを受け付け、入力された順に、シェーディング補正部４２に画素データを出力する。また、セレクター４１ａは、センサーブロック０の画像データのうち、最後（主走査方向の後端）の画素をシェーディング補正部４２に出力した場合、その後、データ保持部４８のＲＡＭ４９ａに格納されている所定数の画素を、先頭から順にシェーディング補正部４２に出力する。
【００３３】
セレクター４１ｂは、入力Ｉ／Ｆ３０から出力されるセンサーブロック１の画像データを受け付け、入力された順に、シェーディング補正部４２に画素データを出力する。また、セレクター４１ｂは、センサーブロック１の画像データのうち、最後（主走査方向の後端）の画素をシェーディング補正部４２に出力した場合、その後、データ保持部４８のＲＡＭ４９ｂに格納されている所定数の画素を、先頭から順にシェーディング補正部４２に出力する。
【００３４】
シェーディング補正部４２は、セレクター４１ａ、セレクター４１ｂ、入力Ｉ／Ｆ３０からパラレルに出力された各センサーブロックの画像データを受け付け、入力された順に画素に対してシェーディング補正を施し、処理後の画素をパラレルにガンマ補正部４３に出力する。
【００３５】
ガンマ補正部４３は、シェーディング補正部４２からパラレルに出力された各センサーブロックの画像データを受け付け、入力された順に画素に対してガンマ補正を施し、処理後の画素をパラレルにフィルター部４４ａ〜４４ｃ出力する。
【００３６】
以下、フィルター部４４ａ〜４４ｃを特に区別しない場合は、単に「フィルター部４４」と記載する。また、レジスター４５ａ〜４５ｃを特に区別しない場合は、単に「レジスター４５」と記載する。
【００３７】
フィルター部４４は、ガンマ補正部４３から出力された画像データを受け付け、入力された順に注目画素に対して所定のフィルタリングを施し、処理後の画素を後段の並び替え処理回路５０に出力する。なお、フィルター部４４ａ、フィルター部４４ｂ、フィルター部４４ｃは、それぞれ、センサーブロック０、センサーブロック１、センサーブロック２の画像データに含まれる画素を処理する。
【００３８】
フィルター部４４は、注目画素に対して近傍画素を使用したフィルタリングを行うため、注目画素データおよび近傍画素データを保持するためのレジスター４５を有する。レジスター４５は、シフトレジスターである。例えば、フィルターの総画素数が５画素（注目画素１個＋近傍画素４個）である場合、レジスター４５は、少なくとも５画素を格納できる大きさであればよい。
【００３９】
上記のような構成により、レジスター４５には、注目画素および当該注目画素よりも後ろ（主走査方向）に位置する所定数の近傍画素が格納されるため、フィルター部４４は、注目画素に対するフィルタリングを行うことができる。また、あるセンサーブロックの後端の所定数の注目画素のフィルタリングについては、データ保持部４８に格納された他のセンサーブロックの近傍画素がレジスター４５に格納されるため、フィルター部４４は、センサーブロックの後端の所定数の注目画素に対するフィルタリングを行うことができる。
【００４０】
例えば、センサーブロック０の後端の４画素については、センサーブロック１の先頭４画素が近傍画素としてＲＡＭ４９ａから順次読み出されて、レジスター４５ａに順次追加されるため、適切にフィルタリングが実現される。また、センサーブロック１の後端の４画素については、センサーブロック２の先頭４画素が近傍画素としてＲＡＭ４９ｂから順次読み出されて、レジスター４５ｂに順次追加されるため、適切にフィルタリングが実現される。なお、センサーブロック２の後端の４画素については、例えば、ダミーの画素を近傍画素として使用するようにすればよい。
【００４１】
なお、画像処理回路Ａ４０およびデータ保持部４８の構成は上記に限られない。例えば、データ保持部４８は、画像処理回路Ａ４０内に設けられていてもよい。また、セレクター部４１は、画像処理回路Ａ４０の外に設けられていてもよい。
【００４２】
図１に戻って、並び替え処理回路５０は、画像処理回路Ａ４０（フィルター部４４ａ〜４４ｃ）からパラレルに出力された各センサーブロックの画像データを受け付け、各ブロックの画像データを、ラインイメージセンサー１０における主走査方向のデータ順序になる（ラインの先頭画素から最後の画素まで順に並ぶ）ように、ＲＡＭＩ／Ｆ９０を介してＲＡＭ１００にライトする回路である。
【００４３】
なお、並び替え処理回路５０よりも後段（画像処理回路Ｂ６０、ＣＰＵ７０等）では、１ラインを単位として先頭画素から順に画像データの処理が行われる。そのため、並び替え処理回路５０によりライトされる画像データを少なくとも１ライン分格納する領域を、ＲＡＭ１００に準備する必要がある。また、並び替え処理回路５０からの画像データのライトと、後段の回路による画像データのリードとを並行して行う場合には、画像データを少なくとも２ライン分以上格納する領域を、ＲＡＭ１００に準備する必要がある。
【００４４】
ＲＡＭＩ／Ｆ９０は、他の回路（並び替え処理回路５０、画像処理回路Ｂ６０、ＣＰＵ７０、出力Ｉ／Ｆ８０等）の要求に応じて、ＲＡＭ１００へのアクセス（リードやライト等）を制御するためのインターフェイス回路である。
【００４５】
画像処理回路Ｂ６０は、並び替え処理回路５０によりＲＡＭ１００にライトされたライン単位の画像データを、ラインの先頭の画素から順にリードし、読み出した順序で所定の画像処理を行い、画像処理後の画像データを再びＲＡＭ１００にライトする回路である。なお、画像データをリードする領域と、画像処理後の画像データをライトする領域とは、異なるものとする。
【００４６】
本実施形態の画像処理回路Ｂ６０は、各ラインの画像データについて、入力された順に注目画素に対して所定の画像処理を施す。注目画素の近傍画素等を使用して注目画素の画像処理を行ってもよいし、近傍画素等を使用せずに注目画素の画像処理を行ってもよい。画像処理としては、例えば、フィルタリング、拡大／縮小等を行う。
【００４７】
ＣＰＵ７０は、ＲＯＭ１１０から所定のプログラムをＲＡＭ１００に読み出して実行することにより、各種の処理を実現する。ＣＰＵ７０は、画像処理ＡＳＩＣ２０全体を統合的に制御したり、ＲＡＭ１００に格納されている画像データに所定の画像処理を行ったりする。
【００４８】
出力Ｉ／Ｆ８０は、各種の画像処理が施された画像データをＲＡＭ１００からリードし、読み出した順序で、画像処理ＡＳＩＣ２０外部の後段の回路へと出力するためのインターフェイス回路である。出力先としては、例えば、ハードディスクなどの記憶装置、ホストＰＣ等と接続されるネットワークインターフェイス、印刷エンジンによる印刷を制御するＡＳＩＣ等がある。
【００４９】
以上が、本実施形態に係る画像読取装置１の画像データの並び替えに関連する構成である。もちろん、画像読取装置１の構成は上記に限られない。例えば、並び替え処理回路５０の前段には、各センサーブロックの画像データをパラレルに処理する画像処理回路が複数設けられていてもよい。また、例えば、並び替え処理回路５０の後段には、ライン単位で画像データを処理する画像処理回路が複数設けられていてもよい。
【００５０】
なお、上記の画像読取装置１の構成は、本願発明の特徴を説明するにあたって主要構成を説明したのであって、上記に限られない。また、上記の画像読取装置１の構成は、一般的な画像読取装置が備える他の構成を排除するものではない。
【００５１】
上述したように、本実施形態では、画像処理ＡＳＩＣ２０に入力された各センサーブロックの画像データについて、まず、パラレルに所定の画像処理が行われ、その後、外部メモリーを使用した画像データの並び替え処理が行われる。このような処理順序により、パラレル入力された画像データを並び替えるための内部メモリーを、画像処理ＡＳＩＣ２０内に設ける必要がない。また、並び替え処理の前に、外部メモリーを用いずに所定の画像処理を行っているため、外部メモリーへのアクセスが減る。
【００５２】
また、本実施形態では、センサーユニットの境界周辺に位置する画素を、他のセンサーユニットの境界周辺に位置する注目画素を処理するための近傍画素として一時的に記憶しておく。このような構成により、センサーユニットの境界周辺に位置する注目画素を処理するタイミングで、近傍画素を取得できないという不都合を解消し、近傍画素を用いた画像処理を適切に実現することができる。また、近傍画素のみを保持できるメモリーを設ければよいので、回路規模や製造コストの増大をできる限り抑えることができる。
【００５３】
上記の本実施形態の特徴を明確にするため、本実施形態の特徴を有さない画像読取装置を例に挙げて説明する。
【００５４】
図３は、内部メモリーを用いて画像データの並び替えを行う画像読取装置１’の構成例を示すブロック図である。本図に示すように、画像読取装置１’の画像処理ＡＳＩＣ２０’は、入力Ｉ／Ｆ３０の後段に、並び替え処理回路５０’を有する。また、並び替え処理回路５０’の後段に、画像処理回路Ａ４０’を有する。
【００５５】
並び替え処理回路５０’は、少なくとも１ライン分の画像データを格納するためのＲＡＭ５１’を備える。並び替え処理回路５０’は、パラレル入力された各センサーユニットの画像データを、ラインイメージセンサーにおける主走査方向のデータ順序になるように、ＲＡＭ５１’に格納する。
【００５６】
画像処理回路Ａ４０’は、並び替え処理回路５０’によりＲＡＭ５１’にライトされたライン単位の画像データを、ラインの先頭の画素から順にリードし、読み出した順序で所定の画像処理を行い、画像処理後の画像データをＲＡＭ１００にライトする回路である。
【００５７】
上記の画像処理ＡＳＩＣ２０’では、入力された各センサーブロックの画像データについて、まず、内部メモリーを使用した並び替え処理が行われ、その後、所定の画像処理が行われる。このような処理順序のため、画像処理ＡＳＩＣ２０’は、内部メモリーを設ける必要がある。すなわち、上述した本発明の実施形態と比較して、回路規模および製造コストが増大する。通常は、リードとライトを並行する処理が望ましいため、少なくとも２ライン分の画像データを格納するための内部メモリーが必要となる。
【００５８】
図４は、外部メモリーを用いて画像データの並び替えを行う画像読取装置１”の構成例を示すブロック図である。本図に示すように、画像読取装置１”の画像処理ＡＳＩＣ２０”は、入力Ｉ／Ｆ３０の後段に、並び替え処理回路５０”を有する。また、並び替え処理回路５０”の後段に、画像処理回路Ａ４０”を有する。
【００５９】
並び替え処理回路５０”は、入力Ｉ／Ｆ３０からパラレルに出力された各センサーブロックの画像データを受け付け、各ブロックの画像データを、ラインイメージセンサーにおける主走査方向のデータ順序になるように、ＲＡＭＩ／Ｆ９０を介してＲＡＭ１００にライトする回路である。
【００６０】
画像処理回路Ａ４０”は、並び替え処理回路５０”によりＲＡＭ１００にライトされたライン単位の画像データを、ラインの先頭の画素から順にリードし、読み出した順序で所定の画像処理を行い、画像処理後の画像データをＲＡＭ１００にライトする回路である。
【００６１】
上記の画像処理ＡＳＩＣ２０”では、入力された各センサーブロックの画像データについて、まず、外部メモリーを使用した並び替え処理が行われ、その後、所定の画像処理が行われる。このような処理順序のため、画像処理ＡＳＩＣ２０”は、所定の画像処理の前に、外部メモリーを用いて並び替え処理を行う必要がある。すなわち、上述した本発明の実施形態と比較して、外部メモリーへのアクセス数およびトラフィックが増大する。図４の例では、図１と比較して、外部メモリーへのアクセス（リード及びライト）が１往復分多い。
【００６２】
以上、本発明の一実施形態について説明した。本実施形態によれば、パラレル入力された画像データの並び替えによる、回路規模の増大やコストの上昇を、なるべく抑えるための技術を提供することができる。
【００６３】
なお、上記の本発明の実施形態は、本発明の要旨と範囲を例示することを意図し、限定するものではない。多くの代替物、修正および変形例が当業者にとって明らかである。
【符号の説明】
【００６４】
１：画像読取装置、１０：ラインイメージセンサー、２０：画像処理ＡＳＩＣ、３０：入力Ｉ／Ｆ、４０：画像処理回路Ａ、４１（４１ａ、４１ｂ）：セレクター部、４２：シェーディング補正部、４３：ガンマ補正部、４４（４４ａ、４４ｂ、４４ｃ）：フィルター部、４５（４５ａ、４５ｂ、４５ｃ）：レジスター、４８：データ保持部、４９（４９ａ、４９ｂ）：ＲＡＭ、５０：並び替え処理回路、６０：画像処理回路Ｂ、７０：ＣＰＵ、８０：出力Ｉ／Ｆ、９０：ＲＡＭＩ／Ｆ、１００：ＲＡＭ、１１０：ＲＯＭ、１’：画像読取装置、２０’：画像処理ＡＳＩＣ、４０’：画像処理回路Ａ、５０’：並び替え処理回路、５１’：ＲＡＭ、１”：画像読取装置、２０”：画像処理ＡＳＩＣ、４０”：画像処理回路Ａ、５０”：並び替え処理回路
【図１】
2011041115.tif 000003
【図２】
2011041115.tif 000004
【図３】
2011041115.tif 000005
【図４】
2011041115.tif 000006