(57)【要約】【課題】従来では、接合材料の過剰な広がりを抑えて、半導体素子基板の電極同士を電気的に接続する場合に、半導体素子基板に保護膜を形成する必要があった。【解決手段】本発明の半導体装置の製造方法は、貼り合わせの対象となる２つの半導体素子基板に対して、それぞれ層間絶縁膜２の表面を被貼り合わせ面として、それよりも凹んだ状態で電極２を形成する第１の工程と、第１の工程によって得られる２つの半導体素子基板に対して、凹んだ状態で形成された電極６の表面に導電性の接合材料を供給する第２の工程と、第２の工程によって得られる２つの半導体素子基板を、互いに被貼り合わせ面同士を接触させた状態で、かつ、互いに電極の位置を合わせた状態で、貼り合わせる第３の工程とを有する。【選択図】図３
2011009489.tif 000002
【特許請求の範囲】
【請求項１】
貼り合わせの対象となる２つの半導体素子基板に対して、それぞれ、配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面として、前記被貼り合わせ面よりも凹んだ状態で電極を形成する第１の工程と、
前記第１の工程によって得られる前記２つの半導体素子基板に対して、前記凹んだ状態で形成された前記電極の表面に導電性の接合材料を供給する第２の工程と、
前記２の工程によって得られる前記２つの半導体素子基板を、互いに前記被貼り合わせ面同士を接触させた状態で、かつ、互いに前記電極の位置を合わせた状態で、貼り合わせる第３の工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１の工程は、
前記電極の形成部位に対応して前記半導体素子基板の被貼り合わせ面に凹部を形成するとともに、前記凹部を電極材料で埋め込む工程と、
前記半導体素子基板の被貼り合わせ面側を研磨処理によって平坦化する工程とを含み、
前記平坦化する工程では、前記研磨処理によって前記電極の形成部位にディッシングを生じさせることにより、前記電極の表面を前記被貼り合わせ面よりも凹んだ状態にする
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の工程は、
前記電極の形成部位に対応して前記半導体素子基板の被貼り合わせ面に凹部を形成するとともに、前記凹部を電極材料で埋め込む工程と、
前記半導体素子基板の被貼り合わせ面側を研磨処理によって平坦化する工程と、
前記凹部に埋め込まれかつ前記研磨処理によって平坦化された電極の表層を薬液で溶かす工程とを含む
請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の工程は、
前記電極の形成部位に対応して前記半導体素子基板の被貼り合わせ面に凹部を形成するとともに、前記凹部を電極材料で埋め込む工程と、
前記半導体素子基板の被貼り合わせ面側を研磨処理によって平坦化する工程と、
前記凹部に埋め込まれかつ前記研磨処理によって平坦化された電極の表層を酸化させて酸化層を形成する工程と、
前記酸化層を除去する工程とを含む
請求項１記載の半導体装置の製造方法。
【請求項５】
配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面とし、当該被貼り合わせ面よりも凹んだ状態で形成された電極を有する２つの半導体素子基板を備え、
前記２つの半導体素子基板は、
互いに前記被貼り合わせ面同士を接触させた状態で、かつ、互いに前記電極の位置を合わせた状態で、貼り合わせられるとともに、
前記電極同士が導電性の接合材料を介して電気的に接続されている
半導体装置。
【請求項６】
配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面とし、当該被貼り合わせ面よりも凹んだ状態で形成された電極を有する２つの半導体素子基板を備え、
前記２つの半導体素子基板は、
互いに前記被貼り合わせ面同士を接触させた状態で、かつ、互いに前記電極の位置を合わせた状態で、貼り合わせられるとともに、
前記電極同士が導電性の接合材料を介して電気的に接続されており、
一方の半導体素子基板には、複数の光電変換部を有する固体撮像層が形成されている
固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法、半導体装置及び固体撮像装置に関する。
【背景技術】
【０００２】
近年、さまざまな電子機器、特に、携帯電話やモバイル機器などに搭載される半導体装置の小型化及び薄型化が要求され、それに合わせて半導体装置の高集積化及び高性能化も要求されている。こうした要求に応える高密度実装技術の一つとして、３次元構造のシステム・イン・パッケージ（以下、「３次元ＳｉＰ」）と呼ばれる技術がある。
【０００３】
３次元ＳｉＰ技術を採用するにあたっては、それを製造する過程で、２つの半導体素子基板を貼り合わせる必要がある。そこで、２つの半導体素子基板を貼り合わせる技術として、例えば、次のような技術が開示されている（特許文献１を参照）。
【０００４】
まず、図８（ａ）に示すように、半導体素子基板５１の能動面に対して、電極５２の表面が面一になるように、半導体素子基板５１をＣＭＰ（化学的機械研磨）法によって平坦化する。
【０００５】
次に、図８（ｂ）に示すように、半導体素子基板５１の能動面を覆う状態で保護膜５３を形成する。
【０００６】
次に、図８（ｃ）に示すように、保護膜５３を覆う状態でフォトレジスト（感光性の樹脂）５４を一様な厚みで塗布した後、プリベーク、露光、現像、リンス、ポストベークを経てフォトレジスト５４に開口部５５を形成する。開口部５５は、電極５２の直上に形成する。
【０００７】
次に、上記開口部５５を有するフォトレジスト５４をエッチングマスクに用いて保護膜５３をエッチングすることにより、図８（ｄ）に示すように、保護膜５３に開口部５６を形成する。このとき、電極５２の表面が保護膜５３の開口部５６で露出した状態になる。
【０００８】
次に、図９（ａ）に示すように、保護膜５３の開口部５６で露出している電極５２の表面に接合材料５７を供給する。
【０００９】
次に、図９（ｂ）に示すように、電極５２の表面に供給した接合材料５７を熱処理する。これまでの方法は、１つの半導体素子基板５２に対して行なわれるものであるが、実際には上記の方法を適用して２つの半導体素子基板を順次又は並行して作り込む。
【００１０】
次に、図９（ｃ）に示すように、上記の方法を適用して得られる２つの半導体素子基板５１Ａ，５１Ｂを、互いに保護膜５３Ａ，５３Ｂ同士を接触させた状態で、貼り合わせる。このとき、一方の半導体素子基板５１Ａに形成される電極５２Ａと、他方の半導体素子基板５１Ｂに形成されている電極５２Ｂは、それぞれに対応する保護膜５３Ａ，５３Ｂの開口部５６Ａ，５６Ｂ内に存在する接合材料５７Ａ，５７Ｂが溶け合うことで、電気的に接続される。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−１３５４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記従来の技術においては、各々の半導体素子基板５１Ａ，５１Ｂの能動面を、開口部５６Ａ，５６Ｂを有する保護膜５３Ａ，５３Ｂで覆うことにより、当該開口部内５６Ａ，５６Ｂで加熱及び加圧により溶融し変形した接合材料５７Ａ，５７Ｂが当該開口部外まで広がらないようにしている。具体的には、保護膜５３の開口部５６で電極５２の表面が凹んだ状態となるため、その段差を利用して接合材料５７の過剰な広がりを防止している。このため、接合材料５７の過剰な広がりを防止するうえで保護膜５３が必要となる。
【００１３】
しかしながら、保護膜５３を用いる場合は、電極５２の表面に接合材料５７を供給する前に、少なくとも、成膜工程と、フォトリソグラフィ工程と、エッチング工程を行なう必要がある。成膜工程は、半導体素子基板５１の能動面を保護膜５３で覆うための工程である。フォトリソグラフィ工程は、保護膜５３をフォトレジスト５４で覆って当該フォトレジスト５４に開口部５５を形成するための工程である。エッチング工程は、開口部５５を有するフォトレジスト（レジストマスク）５４を用いて保護膜５３をエッチングする工程である。このような工程が必要になると、半導体装置の製造工程が複雑になってしまう。
【００１４】
本発明の目的は、貼り合わせの対象となる半導体素子基板に保護膜を形成しなくても、接合材料の過剰な広がりを抑えて、半導体素子基板の電極同士を電気的に接続することができる仕組みを提供することにある。
【課題を解決するための手段】
【００１５】
本発明に係る半導体装置の製造方法は、貼り合わせの対象となる２つの半導体素子基板に対して、それぞれ、配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面として、前記被貼り合わせ面よりも凹んだ状態で電極を形成する第１の工程と、前記第１の工程によって得られる前記２つの半導体素子基板に対して、前記凹んだ状態で形成された前記電極の表面に導電性の接合材料を供給する第２の工程と、前記２の工程によって得られる前記２つの半導体素子基板を、互いに前記被貼り合わせ面同士を接触させた状態で、かつ、互いに前記電極の位置を合わせた状態で、貼り合わせる第３の工程とを有するものである。
【００１６】
本発明に係る半導体装置の製造方法においては、第１の工程で、貼り合わせの対象となる２つの半導体素子基板に対して、それぞれ、配線層が形成されている側の面でかつ保護膜により覆われていない面よりも凹ませて電極を形成する。このため、第３の工程で２つの半導体素子基板を貼り合わせる場合に、各々の半導体素子基板の被貼り合わせ面から凹む電極の存在により、接合材料の過剰な広がりを抑えることが可能となる。
【発明の効果】
【００１７】
本発明によれば、貼り合わせの対象となる２つの半導体素子基板に保護膜を形成しなくても、接合材料の過剰な広がりを抑えて、半導体素子基板の電極同士を電気的に接続することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明が適用される半導体装置の全体的な構成の一例を示す概略断面図である。
【図２】図１に示す半導体装置の基板貼り合わせ前の状態を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図（その１）である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図（その２）である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図（その３）である。
【図６】本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。
【図７】本発明の第３の実施の形態に係る半導体装置の製造方法を説明する図である。
【図８】従来の半導体装置の製造方法を説明する図（その１）である。
【図９】従来の半導体装置の製造方法を説明する図（その２）である。
【発明を実施するための形態】
【００１９】
以下、本発明の具体的な実施の形態について図面を参照しつつ詳細に説明する。なお、本発明の技術的範囲は以下に記述する実施の形態に限定されるものではなく、発明の構成要件やその組み合わせによって得られる特定の効果を導き出せる範囲において、種々の変更や改良を加えた形態も含む。
【００２０】
本発明の実施の形態については、以下の順序で説明する。
１．半導体装置の全体構成
２．第１の実施の形態に係る半導体装置の製造方法
３．第２の実施の形態に係る半導体装置の製造方法
４．第３の実施の形態に係る半導体装置の製造方法
【００２１】
＜１．半導体装置の全体構成＞
図１は本発明が適用される半導体装置の全体的な構成の一例を示す概略断面図である。図示した半導体装置１００は、第１の半導体素子基板１０１と第２の半導体素子基板２０１とを組み合わせてモジュール化したもので、３次元ＳｉＰと呼ばれる。第１の半導体素子基板１０１は、例えば、固体撮像素子（例えば、裏面照射型のＣＭＯＳイメージセンサ）を構成するものである。第２の半導体素子基板２０１は、例えば、ロジック素子やメモリ素子を構成するものである。その場合、半導体装置１００は、固体撮像装置に相当するものとなる。
【００２２】
第１の半導体素子基板１０１と第２の半導体素子基板２０１は、互いに電気的に接続する状態で貼り合わせられている。第１の半導体素子基板１０１と第２の半導体素子基板２０１は、半導体ウエハの状態で貼り合わせられていてもよいし、半導体チップの状態で貼り合わせられていてもよい。また、第１の半導体素子基板１０１及び第２の半導体素子基板２０１のうち、一方の半導体素子基板が半導体ウエハの状態、他方の半導体素子基板が半導体チップの状態で、貼り合わせられていてもよい。
【００２３】
第１の半導体素子基板１０１は、多層配線層１０２と、トランジスタ層１０３と、固体撮像層１０４とを有している。多層配線層１０２は、トランジスタ層１０３や固体撮像層１０４に電気的につながる複数の配線層を有している。さらに詳述すると、多層配線層１０２は、層間絶縁膜１０５と第１の配線層１０６と第２の配線層１０７と電極１０８とを有している。多層配線層１０２に含まれる配線層の層数は、３層以上であってもよい。層間絶縁膜１０５は、多層配線層１０２の内部で配線層の層間に介在して、異なる層の配線層同士を電気的に絶縁するものである。層間絶縁膜１０５は、例えば二酸化シリコンを用いて形成されている。層間絶縁膜１０５は、トランジスタ層１０３と第１の配線層１０６との間や、第１の配線層１０６と第２の配線層１０７との間、さらには第２の配線層１０７と電極１０８が形成されている層との間に、それぞれ形成されている。
【００２４】
第１の配線層１０６は、第２の配線層１０７よりもトランジスタ層１０３に近い位置に形成されている。第２の配線層１０７は、トランジスタ層１０３との間に第１の配線層１０６を挟んだ位置に形成されている。電極１０８は、第１の配線層１０６及び第２の配線層１０７よりもトランジスタ層１０３から離れた位置に形成されている。このため、トランジスタ層１０３に近い側を多層配線層１０２の下側の層とし、トランジスタ層１０３から遠い側を多層配線層１０２の上側の層とすると、第１の配線層１０６、第２の配線層１０７及び電極１０８は、下層側から上層側に順に配置されている。第１の配線層１０６及び第２の配線層１０７は、例えば、銅やアルミニウムなどを配線材料に用いて形成されている。電極１０８は、例えば、銅を電極材料に用いて形成されている。
【００２５】
第１の配線層１０６と第２の配線層１０７は、コンタクトプラグ１０９によって電気的に接続されている。コンタクトプラグ１０９は、多層配線層１０２の積層方向において、第１の配線層１０６と第２の配線層１０７との間に介在する層間絶縁膜１０５を貫通する状態で形成されている。第２の配線層１０７と電極１０８は、コンタクトプラグ１１０によって電気的に接続されている。コンタクトプラグ１１０は、多層配線層１０２の積層方向において、第２の配線層１０７と電極１０８との間に介在する層間絶縁膜１０５を貫通する状態で形成されている。電極１０８の表面は、多層配線層１０２の積層方向において、最上層に形成された層間絶縁膜１０５の表面に露出している。
【００２６】
トランジスタ層１０３は、多層配線層１０２と固体撮像層１０４との間に、サンドイッチ状に挟み込まれた状態で形成されている。固体撮像層１０４は、例えば、光電変換機能を有する複数のフォトダイオード（光電変換部）を二次元状の配列（マトリクス状の配列等）で形成した半導体基板（例えば、シリコン基板）を用いて形成されている。この場合は、固体撮像層１０４に形成されている各々のフォトダイオードまで光が通るように、光の入射側となる半導体基板の裏面は、研磨によって基板の厚みが薄くなるように形成されている。トランジスタ層１０３は、固体撮像層１０４を構成するシリコン等の半導体基板上に形成されている。
【００２７】
第２の半導体素子基板２０１は、多層配線層２０２と、トランジスタ層２０３と、半導体基板層２０４とを有している。多層配線層２０２は、トランジスタ層２０３に電気的につながる複数の配線層を有している。さらに詳述すると、多層配線層２０２は、層間絶縁膜２０５と第１の配線層２０６と第２の配線層２０７と電極２０８とを有している。多層配線層２０２に含まれる配線層の層数は、３層以上であってもよい。層間絶縁膜２０５は、多層配線層２０２の内部で配線層の層間に介在して、異なる層の配線層同士を電気的に絶縁するものである。層間絶縁膜２０５は、例えば二酸化シリコンを用いて形成されている。層間絶縁膜２０５は、トランジスタ層２０３と第１の配線層２０６との間や、第１の配線層２０６と第２の配線層２０７との間、さらには第２の配線層２０７と電極２０８が形成されている層との間に、それぞれ形成されている。
【００２８】
第１の配線層２０６は、第２の配線層２０７よりもトランジスタ層２０３に近い位置に形成されている。第２の配線層２０７は、トランジスタ層２０３との間に第１の配線層２０６を挟んだ位置に形成されている。電極２０８は、第１の配線層２０６及び第２の配線層２０７よりもトランジスタ層２０３から離れた位置に形成されている。このため、トランジスタ層２０３に近い側を多層配線層２０２の下側の層とし、トランジスタ層２０３から遠い側を多層配線層２０２の上側の層とすると、第１の配線層２０６、第２の配線層２０７及び電極２０８は、下層側から上層側に順に配置されている。第１の配線層２０６及び第２の配線層２０７は、例えば、銅やアルミニウムなどを配線材料に用いて形成されている。電極２０８は、例えば、銅を電極材料に用いて形成されている。
【００２９】
第１の配線層２０６と第２の配線層２０７は、コンタクトプラグ２０９によって電気的に接続されている。コンタクトプラグ２０９は、多層配線層２０２の積層方向において、第１の配線層２０６と第２の配線層２０７との間に介在する層間絶縁膜２０５を貫通する状態で形成されている。第２の配線層２０７と電極２０８は、コンタクトプラグ２１０によって電気的に接続されている。コンタクトプラグ２１０は、多層配線層２０２の積層方向において、第２の配線層２０７と電極２０８との間に介在する層間絶縁膜２０５を貫通する状態で形成されている。電極２０８の表面は、多層配線層２０２の積層方向において、最上層に形成された層間絶縁膜２０５の表面に露出している。
【００３０】
トランジスタ層２０３は、多層配線層２０２と半導体基板層２０４との間に、サンドイッチ状に挟み込まれた状態で形成されている。半導体基板層２０４は、例えば、シリコン基板を用いて形成されている。トランジスタ層２０３は、半導体基板層２０４を構成するシリコン等の半導体基板上に形成されている。
【００３１】
上記構成からなる第１の半導体素子基板１０１と第２の半導体素子基板２０１は、互いに層間絶縁膜１０５，２０５の表面（最表面）同士を接触させた状態で、かつ、互いに電極１０８，２０８の位置を合わせた状態で、貼り合わせられている。各々の半導体素子基板１０１，２０１は、層間絶縁膜１０５，２０５の表面をそれぞれ被貼り合わせ面としている。被貼り合わせ面となる層間絶縁膜１０５，２０５の表面は、いずれも保護膜で覆われていない。保護膜は、配線層の層間に形成される層間絶縁膜のうち、最上層の層間絶縁膜の表面を覆う状態で形成される絶縁性の膜である。このため、半導体素子基板の配線層が形成されている側の面に保護膜が形成されていない場合は、最上層の層間絶縁膜の表面が露出することになる。したがって、貼り合わせ前の段階では、図２に示すように、第１の半導体素子基板１０１と第２の半導体素子基板２０１を向かい合わせたときに、第１の半導体素子基板１０１の層間絶縁膜１０５の表面と第２の半導体素子基板２０１の層間絶縁膜２０５の表面とが、空隙を介して直に対向する状態となる。
【００３２】
一方、貼り合わせ後の段階では、第１の半導体素子基板１０１と第２の半導体素子基板２０１の電極１０８，２０８同士が、後述する導電性の接合材料（不図示）を介して電気的に接続された状態となる。本明細書においては、半導体素子基板の構成上、当該半導体素子基板の表裏面のうち、配線層が形成される側の面を「能動面」と定義する。そうした場合、第１の半導体素子基板１０１の能動面は、前述した層間絶縁膜１０５の表面に相当するものとなり、第２の半導体基板２０１の能動面は、前述した層間絶縁膜２０５の表面に相当するものとなる。したがって、第１の半導体素子基板１０１と第２の半導体素子基板２０１は、互いに能動面同士を保護膜等の介在なしに直に接触させて貼り合わせたものとなる。２つの半導体素子基板１０１，２０１を貼り合わせた構成の半導体装置１００は、後述する半導体装置の製造方法を適用して得られるものである。各々の半導体素子基板１０１，２０１の電極１０８，２０８同士の電気的な接続部の構造については、後述する半導体装置の製造方法の中で明らかにする。
【００３３】
＜２．第１の実施の形態に係る半導体装置の製造方法＞
図３〜図５は本発明の第１の実施の形態に係る半導体装置の製造方法を説明する図である。本発明の第１の実施の形態に係る半導体装置の製造方法は、大きくは、第１の工程、第２の工程及び第３の工程を有するものである。このうち、第１の工程及び第２の工程では、上述した第１の半導体素子基板１０１と第２の半導体素子基板２０１を対象にして、それぞれ配線層が形成されている側の面でかつ保護膜により覆われていない面を被貼り合わせ面として、次のような処理を施す。
【００３４】
（第１の工程）
まず、図３（ａ）に示すように、半導体素子基板１の層間絶縁膜２の表面（被貼り合わせ面）に凹部３を形成する。半導体素子基板１は、上述した第１の半導体素子基板１０１や第２の半導体素子基板２０１に相当するものである。層間絶縁膜２は、上述した層間絶縁膜１０５，２０５に相当するものである。凹部３は、半導体素子基板１の電極の形成部位に対応して形成されている。電極の形成部位とは、第１の半導体素子基板１０１を製造の対象とする場合は、電極１０８を形成すべき部位に相当し、第２の半導体素子基板２０１を製造の対象とする場合は、電極２０８を形成すべき部位に相当する。凹部３は、二酸化シリコンからなる層間絶縁膜２の表面を、電極の形成部位に開口部を有するマスクで覆った状態で、層間絶縁膜２をエッチング（例えば、ドライエッチング）することにより形成する。
【００３５】
次に、図３（ｂ）に示すように、半導体素子基板１の層間絶縁膜２の表面に形成された凹部３を含めて、半導体素子基板１の層間絶縁膜２の表面を覆う状態で拡散防止膜４を形成する。拡散防止膜４は、電極材料として使用する銅の拡散を防止するために形成されるものである。拡散防止膜４としては、例えば、Ｔｉ（チタン）、Ｔａ（タンタル）、Ｗ（タングステン）、Ｒｕ（ルテニウム）などの金属や、それらの窒化物、あるいはそれらの金属をベースにした合金材料などを用いることができる。また、拡散防止膜４の上には、後述する電解めっきに先立って、めっきの下地導電膜となる銅のシード層を形成しておく。拡散防止膜４と銅のシード層は、いずれもスパッタリング法などで形成される。
【００３６】
次に、図３（ｃ）に示すように、電解めっき法により、電極材料の銅をめっき成長させて電極材料層５を形成する。銅の電解めっきに先立って、凹部３の側壁面及び底面は、層間絶縁膜２の表面とともに拡散防止膜４と銅のシード層で覆われる。このため、銅の電解めっきを行なうと、凹部３は電極材料の銅で埋め込まれた状態となる。また、凹部３の形成部位を含めて、層間絶縁膜２の上に電極材料層５が積層された状態となる。
【００３７】
次に、半導体素子基板１の層間絶縁膜２の表面側を研磨処理によって平坦化する。具体的には、層間絶縁膜２の表面側をＣＭＰ法で研磨することにより、層間絶縁膜２の表面を覆っている余分な電極材料を、上述した拡散防止膜４や銅のシード層と一緒に除去し、平坦化する。ＣＭＰ法では、スラリーと呼ばれる研磨剤が用いられる。研磨剤の特性（種類）は、ＣＭＰ法における単位時間あたりの研磨量（研磨速度）や、実際に研磨される材料の違いによる選択比などに影響を与える。選択比に関して、半導体素子基板１の層間絶縁膜２の研磨速度を分母とし、電極材料層５の研磨速度を分子として算出した場合、選択比の値が大きいほど、ＣＭＰでディッシングが生じやすくなる。
【００３８】
本実施の形態においては、ＣＭＰ法を用いた研磨処理による平坦化の工程で、電極の形成部位に意図的にディッシングを生じさせる。ＣＭＰ法で使用する研磨剤としては、前述したように半導体素子基板１の層間絶縁膜２の研磨速度を分母とし、電極材料層５の研磨速度を分子として算出される選択比の値が２〜６の条件を満たすことが好ましい。このような選択比をもつ研磨剤を用いて、ＣＭＰ法を用いた研磨処理を行なうと、図３（ｄ）に示すように、半導体素子基板１の層間絶縁膜２の表面（被貼り合わせ面）と電極６の表面が共に露出した状態となる。電極６は、ＣＭＰによって研磨されずに、凹部３内に残った電極材料（本形態例では銅）によって形成されるものである。電極６の表面は、研磨速度の差によって生じるディッシングにより、層間絶縁膜２の表面よりも凹んだ状態になっている。半導体素子基板１の層間絶縁膜２の表面を基準にした電極６の凹み寸法は、例えば、電極材料で埋め込む前の凹部３の深さ寸法の１０〜２０％とする。
【００３９】
上記の工程では、ダマシン法を採用して電極６を形成している。一般に、ダマシン法で利用されるＣＭＰ法は、できるだけディッシングを生じないように（換言すると、層間絶縁膜２の表面と電極６の表面が面一になるように）、選択比の小さい研磨剤を使用する。このため、ＣＭＰでディッシングが生じたとしても、その量はごく僅かなものとなる。これに対して、本実施の形態においては、ＣＭＰであえて選択比の大きい研磨剤を使用して積極的にディッシングを生じさせることにより、半導体素子基板１の被貼り合わせ面となる層間絶縁膜２の表面よりも凹んだ状態で電極６を形成している。ＣＭＰで研磨処理した後は、半導体素子基板１の洗浄処理を行ない、その後、半導体素子基板１の乾燥処理を行なう。
【００４０】
（第２の工程）
次に、図４（ａ）に示すように、電極６の表面に導電性の接合材料７を供給する。接合材料７としては、少なくとも電極６を構成する材料よりも融点が低い材料、好ましくは、融点が２００℃以下の低融点金属又は低融点合金を用いる。その理由は、後述する熱処理で接合材料７を溶融させるときに、熱による半導体素子（トランジスタ等）の特性への影響を抑えるためである。接合材料７としては、特に、低融点鉛フリーはんだを用いることが望ましい。具体的な低融点鉛フリーはんだの材料としては、Ｉｎ（インジウム）、Ｓｎ／Ｉｎ（スズ／インジウム）、Ｓｎ／Ｂｉ（スズ／ビスマス）などを用いることができる。電極６への接合材料７の供給は、例えば、無電解めっき法で行なう。また、電極６の１個あたりの接合材料７の供給量は、層間絶縁膜２の表面を基準にした電極６の凹みによって確保される領域の容量以下とする。なお、接合材料７の供給は、上記の無電解めっき法に限らず、例えば図示はしないが、電極６の表面に薄い接着層を形成し、この接着層を用いて粉末状の低融点鉛フリーはんだを付着させる方法であってもよい。
【００４１】
以上の工程により、貼り合わせの対象となる半導体素子基板１を作り込む。半導体素子基板１の貼り合わせは、少なくとも２つの半導体素子基板を用いて行なわれる。このため、上記第１の工程及び第２の工程を適用して、貼り合わせの対象となる２つの半導体素子基板を用意する。前述した第１の半導体素子基板１０１と第２の半導体素子基板２０１は、それぞれ上記第１の工程及び第２の工程を適用して製造されるものである。
【００４２】
以降の説明では、便宜上、貼り合わせの対象となる２つの半導体素子基板のうち、一方の半導体素子基板を「半導体素子基板１Ａ」とし、他方の半導体素子基板を「半導体素子基板１Ｂ」とする。また、半導体素子基板１Ａの構成要素には、添え字“Ａ”を付し、半導体素子基板１Ｂの構成要素には、添え字“Ｂ”を付して、両者を区別する。各々の半導体素子基板１Ａ，１Ｂに形成する電極６Ａ，６Ｂの数や配置は任意に変更可能である。ただし、２つの半導体素子基板１Ａ，１Ｂには、電極６Ａ，６Ｂ同士を１：１で対応させるために、同じ数及び配置で電極６Ａ，６Ｂを形成する必要がある。
【００４３】
（第３の工程）
上記第１の工程及び第２の工程を適用して、貼り合わせの対象となる２つの半導体素子基板１Ａ，１Ｂを用意したら、図４（ｂ）に示すように、２つの半導体素子基板１Ａ，１Ｂを、互いに層間絶縁膜２Ａ，２Ｂの表面同士を接触させた状態で、かつ、互いに電極６Ａ，６Ｂの位置を合わせた状態で、貼り合わせる。
【００４４】
半導体素子基板１Ａ，１Ｂの位置合わせは、例えば、次のような方法を行なう。まず、２つの半導体素子基板１Ａ，１Ｂを予め設定された間隔をあけて対向状態に配置する。次に、２つの半導体素子基板１Ａ，１Ｂの間に位置合わせ用のカメラユニット（光源を含む）を進出させて、各々の半導体素子基板１Ａ，１Ｂの相対位置を検出する。そして、半導体素子基板１Ａ，１Ｂの相対位置にずれが生じている場合は、そのずれを補正するかたちで一方の半導体素子基板の位置をずらす。これにより、半導体素子基板１Ａの電極６Ａの位置と半導体素子基板１Ｂの電極６Ｂの位置を合わせる。
【００４５】
また、半導体素子基板１Ａ，１Ｂの貼り合わせにはプラズマ接合法を用いる。各々の半導体素子基板１Ａ，１Ｂの被貼り合わせ面は、二酸化シリコンからなる層間絶縁膜２Ａ，２Ｂによって形成されている。プラズマ接合法では、各々の半導体素子基板１Ａ，１Ｂに対して、層間絶縁膜２Ａ，２Ｂの表面にプラズマを照射することで、図５（ａ）に示すように、層間絶縁膜２Ａ，２Ｂの表面（表層）にＳｉ−ＯＨ（水酸基）層８Ａ，８Ｂを形成する。次に、図５（ｂ）に示すように、層間絶縁膜２Ａ，２Ｂ表面のＳｉ−ＯＨ層８Ａ，８Ｂ同士が接触するように、半導体素子基板１Ａ，１Ｂを貼り合わせた後、アニール処理を施す。その際、半導体素子基板１Ａ，１Ｂを貼り合わせると、被貼り合わせ面となる層間絶縁膜２Ａ，２Ｂの表面は、水酸基間の水素結合により互いに接合された状態となる。この状態で上記のアニール処理を行なうと、半導体素子基板１Ａ，１Ｂの接合界面では、水酸基間の水素結合がＳｉ−Ｏ−Ｓｉの結合に変化する。その結果、図５（ｃ）に示すように、半導体素子基板１Ａ，１Ｂの接合界面には、Ｓｉ−Ｏ−Ｓｉの接合層９が形成される。この接合層９の形成により、半導体素子基板１Ａ，１Ｂの接合強度が高まる。このため、半導体素子基板１Ａ，１Ｂの層間絶縁膜２Ａ，２Ｂの表面を直に接触させて接合する場合でも強い接合強度が得られる。
【００４６】
次に、図４（ｃ）に示すように、貼り合わせを終えた２つの半導体素子基板１Ａ，１Ｂを熱処理することにより、各々の電極６Ａ，６Ｂの表面に供給された接合材料７Ａ，７Ｂを溶融させる。このとき、溶融した接合材料７Ａ，７Ｂは互いに混じり合う。これにより、２つの半導体素子基板１Ａ，１Ｂの電極６Ａ，６Ｂ同士が、熱処理により溶融した接合材料７Ａ，７Ｂを介して電気的に接続された状態となる。熱処理の温度は、接合材料に用いた低融点鉛フリーはんだの融点（例えば、１８０℃以上、２００℃未満の範囲内）に設定することが望ましい。この熱処理においては、溶融した接合材料７Ａ，７Ｂが、相対応する電極６Ａ，６Ｂの凹みによって形成される領域内に閉じ込められた状態になる。このため、溶融した接合材料７Ａ，７Ｂが、電極６Ａ，６Ｂの形成領域の外側まで広がることがない。したがって、接合材料７Ａ，７Ｂの過剰な広がりを防止することができる。
【００４７】
本発明の第１の実施の形態に係る半導体装置の製造方法においては、２つの半導体素子基板１Ａ，１Ｂの被貼り合わせ面（層間絶縁膜２Ａ，２Ｂの表面）に、それぞれ被貼り合わせ面よりも凹んだ状態で電極６Ａ，６Ｂを形成している。また、各々の電極６Ａ，６Ｂの表面に接合材料７Ａ，７Ｂを供給したうえで、２つの半導体素子基板１Ａ，１Ｂを、互いに被貼り合わせ面同士を接触させた状態で、かつ、互いに電極６Ａ，６Ｂの位置を合わせた状態で、貼り合わせている。このため、２つの半導体素子基板１Ａ，１Ｂの被貼り合わせ面に保護膜を形成しなくても、接合材料７Ａ，７Ｂの過剰な広がりを抑えて、半導体素子基板１Ａ，１Ｂの電極６Ａ，６Ｂ同士を電気的に接続することができる。したがって、２つの半導体素子基板１Ａ，１Ｂを貼り合わせる前に、各々の半導体素子基板１Ａ，１Ｂに保護膜を形成するための成膜工程、リソグラフィ工程及びエッチング工程を行なう必要がなくなる。このため、半導体装置の製造工程を簡素化し、半導体装置の製造に要する時間を短縮することができる。
【００４８】
また、ＣＭＰによる平坦化処理においては、前述したような選択比の大きい研磨剤を使用することにより、電極の形成部位にディッシングを生じさせている。このため、電極の形成部位を含む半導体素子基板１の被貼り合わせ面内において、接合材料７の供給位置となる電極６の表面を自己整合的に半導体素子基板１の被貼り合わせ面から凹ませることができる。したがって、接合材料７を用いて電気的に接続させたい電極６の部分だけを、高い位置精度をもって凹ませることが可能となる。
【００４９】
また、本発明の第１の実施の形態に係る半導体装置の製造方法によって得られる半導体装置においては、各々の半導体素子基板１Ａ，１Ｂの電極６Ａ，６Ｂが、保護膜で覆われていない被貼り合わせ面よりも凹んだ構成となる。このため、２つの半導体素子基板１Ａ，１Ｂを貼り合わせる場合に、保護膜を形成しなくても、接合材料７Ａ，７Ｂの過剰な広がりを防止することができる。
【００５０】
＜３．第２の実施の形態に係る半導体装置の製造方法＞
図６は本発明の第２の実施の形態に係る半導体装置の製造方法を説明する図である。なお、本発明の第２の実施の形態に係る半導体装置の製造方法は、上記第１の実施の形態と比較して、第２の工程と第３の工程が共通で、第１の工程が異なる。このため、第１の工程についてのみ説明する。
【００５１】
（第１の工程）
まず、上記第１の実施の形態と同様の処理手順を採用して、図６（ａ）に示す状態の半導体素子基板１を得る。図６（ａ）においては、半導体素子基板１の層間絶縁膜２の表面に凹部３が形成され、この凹部３を含めて、半導体素子基板１の層間絶縁膜２の表面が拡散防止膜４で覆われている。また、凹部３を電極材料で埋め込む状態で層間絶縁膜２上に電極材料層５が積層されている。
【００５２】
次に、半導体素子基板１の層間絶縁膜２の表面側を研磨処理によって平坦化する。この平坦化処理では、図６（ｂ）に示すように、半導体素子基板１の層間絶縁膜２の表面と電極６の表面が面一になるように仕上げる。具体的には、層間絶縁膜２の表面側をＣＭＰ法で研磨することにより、層間絶縁膜２の表面を覆っている余分な電極材料を、上述した拡散防止膜４や銅のシード層と一緒に除去し、平坦化する。上記第１の実施の形態においては、半導体素子基板１の層間絶縁膜２の研磨速度を分母とし、電極材料層５の研磨速度を分子として算出される選択比の値が２〜６と大きい研磨剤を用いるとしたが、本第２の実施の形態では、それよりも十分に選択比の小さい研磨剤を用いる。これにより、層間絶縁膜２の表面を覆っている拡散防止膜４や余分な電極材料をＣＭＰ法で除去した段階では、層間絶縁膜２の表面と電極６の表面がほぼ面一な状態となる。
【００５３】
次に、ＣＭＰの研磨後の処理として半導体素子基板１を薬液で洗浄する。このとき、電極材料として用いた銅を選択的にエッチングする性質をもつ薬液を使用する。つまり、電極６を構成する銅に対しては相対的にエッチング速度が速く、層間絶縁膜２や拡散防止膜４を構成する材料に対しては相対的にエッチング速度が遅くなるような薬液を使用する。洗浄用の薬液としては、過酸化水素水（Ｈ2Ｏ2）とグリシンなどの有機酸を混合した水溶液を用いることができる。この水溶液を用いて半導体素子基板１を洗浄した場合は、層間絶縁膜２や拡散防止膜４のエッチングを抑制しつつ、電極６の表層から電極材料の等方性エッチング（溶融）が進行する。このため、電極６の表層が薬液で溶かされる。したがって、薬液を用いた洗浄後は、図６（ｃ）に示すように、半導体素子基板１の層間絶縁膜２の表面（被貼り合わせ面）から電極６の表面が凹形状に凹んだ状態となる。
【００５４】
なお、ＣＭＰの研磨後の洗浄に用いる薬液は、電極材料として用いた銅を選択的にエッチングできるものであれば、どのような薬液を用いてもよい。例えば、前述した過酸化水素水と有機酸の混合水溶液に限らず、水素イオン濃度指数（ｐＨ）を、酸性側の２〜３とした種々の水溶液を洗浄用の薬液として用いることができる。薬液を用いた洗浄処理を終えたら半導体素子基板１を乾燥させる。以降の工程は、上記第１の実施の形態と同様であるため、説明を省略する。
【００５５】
本発明の第２の実施の形態に係る半導体装置の製造方法においては、上記第１の実施の形態と同様に、２つの半導体素子基板１Ａ，１Ｂの被貼り合わせ面に保護膜を形成しなくても、接合材料７Ａ，７Ｂの過剰な広がりを抑えて、半導体素子基板１Ａ，１Ｂの電極６Ａ，６Ｂ同士を電気的に接続することができる。したがって、２つの半導体素子基板１Ａ，１Ｂを貼り合わせる前に、各々の半導体素子基板１Ａ，１Ｂに保護膜を形成するための成膜工程、リソグラフィ工程及びエッチング工程を行なう必要がなくなる。このため、半導体装置の製造工程を簡素化し、半導体装置の製造に要する時間を短縮することができる。
【００５６】
また、ＣＭＰの研磨後の洗浄処理においては、研磨処理によって平坦化された電極材料を薬液で溶かして電極６の表面を凹ませている。このため、電極の形成部位を含む半導体素子基板１の被貼り合わせ面内において、接合材料７の供給位置となる電極６の表面を自己整合的に半導体素子基板１の被貼り合わせ面から凹ませることができる。このため、接合材料７を用いて電気的に接続させたい電極６の部分だけを、高い位置精度をもって凹ませることが可能となる。
【００５７】
また、本発明の第２の実施の形態に係る半導体装置の製造方法によって得られる半導体装置においては、各々の半導体素子基板１Ａ，１Ｂの電極６Ａ，６Ｂが、保護膜で覆われていない被貼り合わせ面よりも凹んだ構成となる。このため、２つの半導体素子基板１Ａ，１Ｂを貼り合わせる場合に、保護膜を形成しなくても、接合材料７Ａ，７Ｂの過剰な広がりを防止することができる。
【００５８】
＜４．第３の実施の形態に係る半導体装置の製造方法＞
図７は本発明の第３の実施の形態に係る半導体装置の製造方法を説明する図である。なお、本発明の第３の実施の形態に係る半導体装置の製造方法は、上記第１の実施の形態と比較して、第２の工程と第３の工程が共通で、第１の工程が異なる。このため、第１の工程についてのみ説明する。
【００５９】
（第１の工程）
まず、上記第１の実施の形態と同様の処理手順を採用して、図７（ａ）に示す状態の半導体素子基板１を得る。図７（ａ）においては、半導体素子基板１の層間絶縁膜２の表面に凹部３が形成され、この凹部３を含めて、半導体素子基板１の層間絶縁膜２の表面が拡散防止膜４で覆われている。また、凹部３を電極材料で埋め込む状態で層間絶縁膜２上に電極材料層５が積層されている。
【００６０】
次に、半導体素子基板１の層間絶縁膜２の表面側を研磨処理によって平坦化する。この平坦化処理では、図７（ｂ）に示すように、半導体素子基板１の層間絶縁膜２の表面と電極６の表面が面一になるように仕上げる。ここまでは、上記第２の実施の形態と同様である。
【００６１】
次に、図７（ｃ）に示すように、ＣＭＰの研磨処理によって平坦化された電極６の表層を酸化させて酸化層１１を形成する。この場合は、電極材料に銅を用いているため、銅の酸化物によって酸化層１１が形成される。電極材料を酸化させる方法としては、例えば、半導体素子基板１を減圧炉に入れて酸化雰囲気に暴露する方法を用いることができる。その場合、例えば、減圧炉の炉内の温度は１５０℃、炉内の圧力は０．１Ｐａ（パスカル）、炉内に導入するガス種は酸素、炉内に導入するガスの流量は１０ｓｃｃｍとすればよい。また、減圧炉を用いた酸化処理に限らず、他の方式（常圧のシンター炉）のアニール装置を用いて電極６の表層を酸化してもよい。
【００６２】
次に、図７（ｄ）に示すように、上記酸化層１１を除去する。酸化層１１は、例えば、キレート剤を用いて選択的に除去する。また、ＣＭＰの研磨後の洗浄で用いられる薬液によって酸化膜１１を除去する場合は、洗浄用の薬液としてシュウ酸（ＣＯＯＨ）２の溶液を用いる。これ以外にも、ＣＯＯＨを含む薬液、例えば、酢酸、クエン酸などを使用して酸化層１１を除去してもよい。酸化層１１は、電極６を構成する電極材料の表層に形成されたものであるため、これを除去すると、電極６の表面が半導体素子基板１の層間絶縁膜２の表面（被貼り合わせ面）から凹んだ状態となる。薬液を用いた洗浄処理を終えたら半導体素子基板１を乾燥させる。以降の工程は、上記第１の実施の形態と同様である。
【００６３】
本発明の第３の実施の形態に係る半導体装置の製造方法においては、上記第１の実施の形態と同様に、２つの半導体素子基板１Ａ，１Ｂの被貼り合わせ面に保護膜を形成しなくても、接合材料７Ａ，７Ｂの過剰な広がりを抑えて、半導体素子基板１Ａ，１Ｂの電極６Ａ，６Ｂ同士を電気的に接続することができる。したがって、２つの半導体素子基板１Ａ，１Ｂを貼り合わせる前に、各々の半導体素子基板１Ａ，１Ｂに保護膜を形成するための成膜工程、リソグラフィ工程及びエッチング工程を行なう必要がなくなる。このため、半導体装置の製造工程を簡素化し、半導体装置の製造に要する時間を短縮することができる。
【００６４】
また、ＣＭＰの研磨で平坦化した後に、電極６を構成する電極材料の表層を酸化して酸化層１１を形成し、その後、酸化層１１を除去することにより、電極６の表面を凹ませている。このため、電極の形成部位を含む半導体素子基板１の被貼り合わせ面内において、接合材料７の供給位置となる電極６の表面を自己整合的に半導体素子基板１の被貼り合わせ面から凹ませることができる。したがって、接合材料７を用いて電気的に接続させたい電極６の部分だけを、高い位置精度をもって凹ませることが可能となる。
【００６５】
また、本発明の第３の実施の形態に係る半導体装置の製造方法によって得られる半導体装置においては、各々の半導体素子基板１Ａ，１Ｂの電極６Ａ，６Ｂが、保護膜で覆われていない被貼り合わせ面よりも凹んだ構成となる。このため、２つの半導体素子基板１Ａ，１Ｂを貼り合わせる場合に、保護膜を形成しなくても、接合材料７Ａ，７Ｂの過剰な広がりを防止することができる。
【００６６】
なお、上記各実施の形態においては、半導体素子基板１の凹部３を埋め込む電極材料として銅を用いるとしたが、本発明はこれに限らず、例えばアルミニウム、タングステン、銀、金などを電極材料に用いてもよい。
【００６７】
また、本発明に係る半導体装置は、固体撮像素子とロジック素子やメモリ素子を組み合わせた固体撮像装置に限らず、例えば、異種のメモリ素子を組み合わせた半導体装置や、メモリ素子とロジック素子を組み合わせた半導体装置、さらにはアナログ素子とデジタル素子を組み合わせた半導体装置などであってもよい。
【符号の説明】
【００６８】
１，１Ａ，１Ｂ，１０１，２０１…半導体素子基板、２，１０５，２０５…層間絶縁膜、３…凹部、５…電極材料層、６，６Ａ，６Ｂ，１０８，２０８…電極、７，７Ａ，７Ｂ…接合材料、１０２，２０２…多層配線層、１０３，２０３…トランジスタ層、１０４…固体撮像層、１０６，１０７，２０６，２０７…配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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