(57)【要約】【課題】メモリセルからの情報の読出速度が遅くなることを回避する。【解決手段】ビット線と、ビット線へ印加された電圧のＨｉレベルとＬｏｗレベルとを相互に反転させた電圧が印加される反転ビット線とに接続されたセンスアンプ回路は、反転ビット線を介してメモリセルから出力されてきた電圧を降圧する第１抵抗部と、ビット線を介してメモリセルから出力されてきた電圧を降圧する第２抵抗部と、第１抵抗部が降圧した第１の電圧と、第２抵抗部が降圧した第２の電圧とを増幅するアンプ部とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ビット線と、該ビット線へ印加された電圧のＨｉレベルとＬｏｗレベルとを相互に反転させた電圧が印加される反転ビット線とに接続されたセンスアンプ回路であって、
前記反転ビット線を介してメモリセルから出力されてきた電圧を降圧する第１抵抗部と、
前記ビット線を介してメモリセルから出力されてきた電圧を降圧する第２抵抗部と、
前記第１抵抗部が降圧した第１の電圧と、前記第２抵抗部が降圧した第２の電圧とを増幅するアンプ部とを有するセンスアンプ回路。
【請求項２】
請求項１に記載のセンスアンプ回路において、
前記アンプ部が増幅した第１の電圧を外部へ出力する第１スイッチトランジスタと、該アンプ部が増幅した第２の電圧を外部へ出力する第２スイッチトランジスタとを有し、
前記第１抵抗部の抵抗成分は前記第１スイッチトランジスタが形成された拡散層に存在する寄生抵抗成分のみから構成されたものであり、前記第２抵抗部の抵抗成分は前記第２スイッチトランジスタが形成された拡散層に存在する寄生抵抗成分のみから構成されたものであることを特徴とするセンスアンプ回路。
【請求項３】
請求項１に記載のセンスアンプ回路において、
第１トランジスタを前記第１抵抗部として有するとともに、第２トランジスタを前記第２抵抗部として有し、
前記第１抵抗部の抵抗成分は前記第１トランジスタのオン抵抗から構成されたものであり、前記第２抵抗部の抵抗成分は前記第２トランジスタのオン抵抗から構成されたものであることを特徴とするセンスアンプ回路。
【請求項４】
複数のメモリセルと、該複数のメモリセルに複数のビット線または複数の反転ビット線を介してそれぞれ接続された複数のセンスアンプ回路とを備える半導体装置であって、
前記複数のセンスアンプ回路のそれぞれは、
当該センスアンプ回路と接続された反転ビット線を介して前記メモリセルから出力されてきた電圧を降圧する第１抵抗部と、
当該センスアンプ回路と接続されたビット線を介して前記メモリセルから出力されてきた電圧を降圧する第２抵抗部と、
前記第１抵抗部が降圧した第１の電圧と、前記第２抵抗部が降圧した第２の電圧とを増幅するアンプ部とを有することを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記センスアンプ回路は、前記アンプ部が増幅した第１の電圧を外部へ出力する第１スイッチトランジスタと、該アンプ部が増幅した第２の電圧を外部へ出力する第２スイッチトランジスタとを有し、
前記第１抵抗部の抵抗成分は前記第１スイッチトランジスタが形成された拡散層に存在する寄生抵抗成分のみから構成されたものであり、前記第２抵抗部の抵抗成分は前記第２スイッチトランジスタが形成された拡散層に存在する寄生抵抗成分のみから構成されたものであることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記センスアンプ回路は、第１トランジスタを前記第１抵抗部として有するとともに、第２トランジスタを前記第２抵抗部として有し、
前記第１抵抗部の抵抗成分は前記第１トランジスタのオン抵抗から構成されたものであり、前記第２抵抗部の抵抗成分は前記第２トランジスタのオン抵抗から構成されたものであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプ回路および半導体装置に関する。
【背景技術】
【０００２】
近年、情報処理装置が用いる情報を記憶するメモリとして、ＤＲＡＭ（Dynamic Random Access Memory）が広く用いられている。このＤＲＡＭにおいて、情報を記憶しているメモリセルと、当該情報を読出す際にメモリセルから出力された電圧が印加されるビット線との距離が、フォールデッドビット線構成よりも大きな「オープンビット線構成」のメモリセルが考えられている（例えば、特許文献１、２、３、４参照。）。オープンビット線構成をメモリセルに適用することにより、ＤＲＡＭのメモリセル面積をフォールデッドビット線構成よりも小さな値（６Ｆ2（Ｆ；最小加工寸法））とすることができ、ＤＲＡＭの小型化を図ることができる。
【０００３】
このようなオープンビット線が設けられたメモリセルアレイＡＲＹの構成の一形態を、図８に示す。このメモリセルアレイＡＲＹにおいては、図８に示すように、格子を形成するように配列された複数のメモリセルが、ビット線ＢＬ１〜ＢＬＪのいずれか１本または反転ビット線／ＢＬ１〜／ＢＬＪのいずれか１本と、複数のワード線のいずれか１本とに接続されている。
【０００４】
なお、反転ビット線／ＢＬは、ビット線ＢＬへ印加された信号の反転信号が印加されることを表す。以下では、符号の先頭に付与された記号「／」により、反転を表すこととする。
【０００５】
また、このメモリセルアレイＡＲＹには、複数のセンスアンプ回路ＳＡＣが、各ビット線とそれぞれ１対１に対応して設けられている。これらのセンスアンプ回路ＳＡＣは、ビット線のいずれか１本および反転ビット線のいずれか１本にそれぞれ接続されている。
【０００６】
なお、図８に示した例では、メモリセルＣＬ−１−１にＬｏｗレベルの情報が記憶されており、メモリセルＣＬ−１−１以外の残りのメモリセルにはＨｉレベルの情報が記憶されている。
【０００７】
図９に示すように、図８に示した各センスアンプ回路ＳＡＣには、イコライザＥＱＣと、アンプ部ＳＡと、ＹスイッチＳＷとが設けられている。
【０００８】
イコライザＥＱＣは、外部からイコライザ制御線ＥＱを介してＨｉレベルのイコライザ制御電圧を入力した場合、ビット線ＢＬの電位および反転ビット線／ＢＬの電位のそれぞれを、プリチャージ線ＶＢＬＰ上の参照電圧ＶPREと同じ電圧値にする動作（イコライズ）を行う。
【０００９】
アンプ部ＳＡは、インバータＩＶ１とインバータＩＶ２とを用いて、メモリセルと接続されたビット線ＢＬおよび反転ビット線／ＢＬの各電位に基づいて、Ｈｉレベルの情報を示す電圧をビット線ＢＬと反転ビット線／ＢＬとのどちらか一方へ出力する。また、アンプ部ＳＡは、残りの一方へＬｏｗレベルの情報を示す電圧を出力する。
【００１０】
ＹスイッチＳＷは、ＹＳドライバ（図示せず）からＹスイッチ線ＹＳを介してＨｉレベルのＹ制御電圧を入力した場合、トランジスタＹ１、Ｙ２を用いて、アンプ部ＳＡから出力されてきたＨｉレベルの情報を示す電圧を反転ローカルＩＯ（Input/Output）線／ＬＩＯとローカルＩＯ線ＬＩＯとのどちらか一方へ出力する。また、ＹスイッチＳＷは、残りの一方へＬｏｗレベルの情報を示す電圧を出力する。
【００１１】
なお、図１０に示すように、図９に示したトランジスタＹ１が形成された拡散層Ｍ１と、その最下層である配線層に配置された反転ローカルＩＯ線／ＬＩＯまたは反転ビット線／ＢＬとは、コンタクトＣ１００、Ｃ２００、Ｃ３００、Ｃ４００により接続されている。また、図１１に示すように、図９に示したトランジスタＹ２が形成された拡散層Ｍ２と、その最下層である配線層に配置されたローカルＩＯ線ＬＩＯまたはビット線ＢＬとは、コンタクトＣ５００、Ｃ６００、Ｃ７００、Ｃ８００により接続されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００２−０２６２９４号公報
【特許文献２】特開２００３−３２４１６０号公報
【特許文献３】特開２００７−００５５０２号公報
【特許文献４】特開平１１−２６５９９５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
図８に示した例において、メモリセルＣＬ−１−１からＬｏｗレベルの情報を読出す場合、メモリセルＣＬ−１−１からビット線ＢＬ１へ出力された電圧のＨｉレベルとＬｏｗレベルとを相互に反転させた電圧が、読出対象のメモリセルＣＬ−１−１以外の残りのメモリセル（以下、「背景メモリセルＢＧ」という）が接続されたビット線ＢＬ２〜ＢＬＪまたは反転ビット線／ＢＬ２〜／ＢＬＪへ印加される。
【００１４】
そのため、図１２に示すように、サイクルＣＹＣ２００内の時刻ｔ１００にて図９に示したインバータＩＶ２がオンし、時刻ｔ２００にてインバータＩＶ１がオンすることで、アンプ部ＳＡがメモリセルＣＬ−１−１から出力された電圧を増幅する場合、メモリセルＣＬ−１−１と接続されたビット線ＢＬ１上の電圧と、背景メモリセルＢＧと接続されたビット線ＢＬ２〜ＢＬＪ上の電圧とが互いに逆相となる。
【００１５】
この場合、ビット線ＢＬ２〜ＢＬＪ上の電圧は、図１２に示すように、拡散層Ｍ１、Ｍ２を含む基板上の電圧や非選択ワード線ＷＬ２〜ＷＬＫ上の電圧にも影響を及ぼす。そして、非選択ワード線ＷＬ２〜ＷＬＫや基板上の電圧がアレイノイズとしてビット線ＢＬ１にも影響を及ぼし、それに伴って、ビット線ＢＬ１上のメモリセルＣＬ−１−１から出力された電圧の電圧値に影響を及ぼす。
【００１６】
具体的には、図１２に破線で囲んで示すように、ビット線ＢＬ１上の電圧値が上昇してしまい、メモリセルＣＬ−１−１から読み出したＬｏｗレベルの情報を示す電圧値に収束するまでの所要時間が長くなってしまう。そのため、メモリセルからの情報の読出速度が遅くなってしまうという問題点がある。
【００１７】
また、メモリセルＣＬ−１−１からＨｉレベルの情報を読出した場合、図１３に破線で囲んで示すように、反転ビット線／ＢＬ１上の電圧値が上昇してしまい、ビット線ＢＬ１と接続されたアンプ部ＳＡから反転ビット線／ＢＬ１へ出力されるＬｏｗレベルの情報を示す電圧値に収束するまでの所要時間が長くなってしまう。
【００１８】
本発明は、上述した課題を解決するセンスアンプ回路および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明のセンスアンプ回路は、ビット線と、該ビット線へ印加された電圧のＨｉレベルとＬｏｗレベルとを相互に反転させた電圧が印加される反転ビット線とに接続されたセンスアンプ回路であって、前記反転ビット線を介してメモリセルから出力されてきた電圧を降圧する第１抵抗部と、前記ビット線を介してメモリセルから出力されてきた電圧を降圧する第２抵抗部と、前記第１抵抗部が降圧した第１の電圧と、前記第２抵抗部が降圧した第２の電圧とを増幅するアンプ部とを有する。
【００２０】
上記課題を解決するために、本発明の半導体装置は、複数のメモリセルと、該複数のメモリセルに複数のビット線または複数の反転ビット線を介してそれぞれ接続された複数のセンスアンプ回路とを備える半導体装置であって、前記複数のセンスアンプ回路のそれぞれは、当該センスアンプ回路と接続された反転ビット線を介して前記メモリセルから出力されてきた電圧を降圧する第１抵抗部と、当該センスアンプ回路と接続されたビット線を介して前記メモリセルから出力されてきた電圧を降圧する第２抵抗部と、前記第１抵抗部が降圧した第１の電圧と、前記第２抵抗部が降圧した第２の電圧とを増幅するアンプ部とを有する。
【発明の効果】
【００２１】
本発明によれば、メモリセルからの情報の読出速度が遅くなってしまうことを回避することが可能となる。
【図面の簡単な説明】
【００２２】
【図１】本発明のセンスアンプ回路の実施形態１の構成を示す図である。
【図２】情報の読出対象となるメモリセルと、そのメモリセル以外の背景メモリセルとにおける電圧の印加状態を示す図である。
【図３】メモリセルから情報を読出す場合における、ビット線、内部ビット線、反転ビット線、内部反転ビット線、非選択ワード線、基板にそれぞれ印加される電圧波形を示す図である。
【図４】センスアンプ回路の実施形態２の構成を示す図である。
【図５】図４に示したＹスイッチ内のトランジスタが形成された拡散層の構成の一例を示す図である。
【図６】図４に示したＹスイッチ内のトランジスタが形成された拡散層の構成の一例を示す図である。
【図７】センスアンプ回路の実施形態３の構成を示す図である。
【図８】一般的なオープンビット線構成のメモリセルアレイの構成の一形態を示す図である。
【図９】一般的なセンスアンプ回路の構成の一例を示す図である。
【図１０】図９に示したＹスイッチ内のトランジスタが形成された拡散層の構成の第１の例を示す図である。
【図１１】図９に示したＹスイッチ内のトランジスタが形成された拡散層の構成の第２の例を示す図である。
【図１２】メモリセルから情報を読出す場合における、ビット線、反転ビット線、非選択ワード線、基板にそれぞれ印加される電圧波形の第１の例を示す図である。
【図１３】メモリセルから情報を読出す場合における、ビット線、反転ビット線、非選択ワード線、基板にそれぞれ印加される電圧波形の第２の例を示す図である。
【発明を実施するための形態】
【００２３】
（実施形態１）
以下、本発明の半導体装置（センスアンプ回路を含む）の実施形態１を説明する。
【００２４】
まず、実施形態１の半導体装置が有するセンスアンプ回路１の構成について、図１を参照して詳細に説明する。
【００２５】
図１に示すように、センスアンプ回路１には、アンプ部１１と、Ｙスイッチ１２と、イコライザ１３とが設けられている。
【００２６】
センスアンプ回路１が有する内部ビット線ＢＬSAは、「第２抵抗部１５」を介してビット線ＢＬと接続されている。
【００２７】
また、センスアンプ回路１が有する内部反転ビット線／ＢＬSAは、「第１抵抗部１４」を介して反転ビット線／ＢＬと接続されている。
【００２８】
なお、実施形態１においては、第１抵抗部１４および第２抵抗部１５は、所定の抵抗成分を個々に有する抵抗素子である。
【００２９】
ビット線ＢＬはメモリセルＣＬ１と接続され、反転ビット線／ＢＬはメモリセルＣＬ２と接続されている。
【００３０】
センスアンプ回路１は、メモリセルＣＬ１およびＣＬ２から情報を読み出す。なお、メモリセルＣＬ１からの情報の読み出しタイミングと、メモリセルＣＬ２からの情報の読み出しタイミングとは、互いに異なるタイミングとなる。
【００３１】
センスアンプ回路１がメモリセルＣＬ１から情報を読み出した場合、メモリセルＣＬ１が記憶している情報を示す電圧がビット線ＢＬに印加される。そして、ビット線ＢＬに印加された電圧は、第２抵抗部１５において電圧降下した上で内部ビット線ＢＬSAを介してアンプ部１１へ入力される。
【００３２】
また、センスアンプ回路１がメモリセルＣＬ２から情報を読み出した場合、メモリセルＣＬ２が記憶している情報を示す電圧が反転ビット線／ＢＬに印加される。そして、反転ビット線／ＢＬに印加された電圧は、第１抵抗部１４において電圧降下した上で内部反転ビット線／ＢＬSAを介してアンプ部１１へ入力される。
【００３３】
さらに、センスアンプ回路１によるメモリセルからの情報の読出しの際、内部ビット線ＢＬSAには、内部反転ビット線／ＢＬSA上の電圧のＨｉレベルとＬｏｗレベルとを相互に反転させた電圧が印加される。
【００３４】
なお、第１抵抗部１４において降圧された電圧は「第１の電圧」である。また、第２抵抗部１５において降圧された電圧は「第２の電圧」である。
【００３５】
イコライザ１３には、キャリアが電子であるＮｃｈ（Ｎチャネル）のトランジスタ１３１、１３２、１３３が設けられている。トランジスタ１３１、１３２、１３３のゲートは、イコライザ制御線ＥＱとそれぞれ接続されている。
【００３６】
イコライザ１３は、外部からイコライザ制御線ＥＱを介してＨｉレベルのイコライザ制御電圧を入力した場合、トランジスタ１３１を用いて、内部反転ビット線／ＢＬSAの電位と内部ビット線ＢＬSAの電位とを同じにする動作（イコライズ）を行う。
【００３７】
この場合、トランジスタ１３２、１３３の両方がオンするため、プリチャージ線ＶＢＬＰ上の参照電圧ＶPREが内部反転ビット線／ＢＬSAと内部ビット線ＢＬSAとに印加される。そのため、内部反転ビット線／ＢＬSAおよび内部ビット線ＢＬSAの各電位が参照電圧ＶPREと同じになる。
【００３８】
この「参照電圧ＶPRE」は、メモリセルＣＬ１またはＣＬ２に記憶されている情報がＨｉレベルの情報とＬｏｗレベルの情報とのどちらであるかをアンプ部１１が判定するための基準電圧値にあらかじめ設定されている。なお、イコライザ１３は、アンプ部１１がメモリセルＣＬ１またはＣＬ２から情報を読出す前に、イコライズを行う。
【００３９】
また、イコライザ１３は、外部からイコライザ制御線ＥＱを介してＬｏｗレベルのイコライザ制御電圧を入力した場合、内部反転ビット線／ＢＬSAと内部ビット線ＢＬSAとの接続、内部ビット線ＢＬSAとプリチャージ線ＶＢＬＰとの接続、内部反転ビット線／ＢＬSAとプリチャージ線ＶＢＬＰとの接続をそれぞれ切り離す。
【００４０】
アンプ部１１は、内部ビット線ＢＬSAと、内部反転ビット線／ＢＬSAとに接続されている。また、アンプ部１１には、インバータ１１１と、インバータ１１２と、キャリアが正孔であるＰｃｈ（Ｐチャネル）のトランジスタ１１７と、トランジスタ１１８とが設けられている。
【００４１】
トランジスタ１１７は、インバータ１１１を駆動させるための電圧を供給する。また、トランジスタ１１８は、インバータ１１２を駆動させるための電圧を供給する。なお、トランジスタ１１７がインバータ１１１へ供給する電圧値は、トランジスタ１１８がインバータ１１２へ供給する電圧値よりも高い電圧値である。
【００４２】
アンプ部１１は、内部ビット線ＢＬSAの電位および内部反転ビット線／ＢＬSAの電位に基づいて、Ｈｉレベルの情報を示す電圧を内部ビット線ＢＬSAと内部反転ビット線／ＢＬSAとのどちらか一方へ出力する。また、アンプ部１１は、これらのうちの残りの一方へＬｏｗレベルの情報を示す電圧を出力する。なお、内部ビット線ＢＬSAの電位および内部反転ビット線／ＢＬSAの電位は、メモリセルＣＬ１またはＣＬ２に記憶されているＨｉレベルまたはＬｏｗレベルの情報に応じて変化する。
【００４３】
以下に、アンプ部１１が、内部ビット線ＢＬSAからＬｏｗレベルの情報を示す電圧を入力し、内部反転ビット線／ＢＬSAからＨｉレベルの情報を示す電圧を入力した場合の動作を説明する。
【００４４】
この場合、トランジスタ１１４がオンとなり、アンプ部１１は、トランジスタ１１７から出力されてきた電圧を増幅して内部反転ビット線／ＢＬSAへ出力する。なお、トランジスタ１１３はオフとなり、トランジスタ１１７からの電圧は内部ビット線ＢＬSAへ出力されない。
【００４５】
また、この場合、トランジスタ１１５がオンとなり、アンプ部１１は、トランジスタ１１８から出力されてきた電圧を増幅して内部ビット線ＢＬSAへ出力する。なお、トランジスタ１１６はオフとなり、トランジスタ１１８からの電圧は内部反転ビット線／ＢＬSAへ出力されない。
【００４６】
つぎに、アンプ部１１が、内部ビット線ＢＬSAからＨｉレベルの情報を示す電圧を入力し、内部反転ビット線／ＢＬSAからＬｏｗレベルの情報を示す電圧を入力した場合の動作を説明する。
【００４７】
この場合、トランジスタ１１３がオンとなり、アンプ部１１は、トランジスタ１１７から出力されてきた電圧を増幅して内部ビット線ＢＬSAへ出力する。なお、トランジスタ１１４はオフとなり、トランジスタ１１７からの電圧は内部反転ビット線／ＢＬSAへ出力されない。
【００４８】
また、この場合、トランジスタ１１６がオンとなり、アンプ部１１は、トランジスタ１１８から出力されてきた電圧を増幅して内部反転ビット線／ＢＬSAへ出力する。なお、トランジスタ１１５はオフとなり、トランジスタ１１８からの電圧は内部ビット線ＢＬSAへ出力されない。
【００４９】
Ｙスイッチ１２は、ＹＳドライバ（図示せず）からＹスイッチ線ＹＳを介してＬｏｗレベルのＹ制御電圧を入力した場合、反転ローカルＩＯ線／ＬＩＯと内部反転ビット線／ＢＬSAとの接続、ローカルＩＯ線ＬＩＯと内部ビット線ＢＬSAとの接続を切り離す。
【００５０】
また、Ｙスイッチ１２は、アンプ部１１によって増幅された電圧値が所定の基準電圧値となった場合、ＹＳドライバ（図示せず）からＹスイッチ線ＹＳを介してＨｉレベルのＹ制御電圧を入力する。そして、Ｙスイッチ１２は、反転ローカルＩＯ線／ＬＩＯと内部反転ビット線／ＢＬSAとを接続し、ローカルＩＯ線ＬＩＯと内部ビット線ＢＬSAとを接続する。
【００５１】
これにより、Ｙスイッチ１２は、アンプ部１１が内部ビット線ＢＬSAへ出力した電圧をローカルＩＯ線ＬＩＯへ出力し、アンプ部１１が内部反転ビット線／ＢＬSAへ出力した電圧を反転ローカルＩＯ線／ＬＩＯへ出力する。
【００５２】
つぎに、センスアンプ回路１がメモリセルから情報を読出す場合の動作について、図２、図３を参照して説明する。
【００５３】
以下では、図２に示すように、格子を形成するように配設された複数のメモリセルＣＬ−１−１〜ＣＬ−Ｋ−ＪのうちメモリセルＣＬ−１−１がＬｏｗレベルを示す情報を記憶し、メモリセルＣＬ−１−１以外のメモリセルがＨｉレベルを示す情報を記憶している場合を例に挙げる。
【００５４】
また、メモリセルＣＬ−１−１〜ＣＬ−Ｋ−Ｊのいずれかから情報を読出す動作は互いに同じであるため、以下では、ワード線ＷＬ１とビット線ＢＬ１とに接続されたメモリセルＣＬ−１−１から情報を読み出す場合を例に挙げて説明する。
【００５５】
まず、図３に示すサイクルＣＹＣ１にて、ビット線ＢＬ１に対応するセンスアンプ回路１−１は、イコライザ制御線ＥＱを介してＨｉレベルのイコライザ制御電圧を入力し、内部ビット線ＢＬSA１の電位および内部反転ビット線／ＢＬSA１の電位を参照電圧ＶPREと同じ電圧値にする。
【００５６】
その後、サイクルＣＹＣ２において、ワード線ＷＬ１およびビット線ＢＬ１が選択された場合、メモリセルＣＬ−１−１が記憶しているＬｏｗレベルの情報を示す電圧がビット線ＢＬ１を介してセンスアンプ回路１−１へ出力される。
【００５７】
その後、時刻ｔ１にて、センスアンプ回路１−１内のアンプ部１１が具備するドライバ１１８がオンとなり、続いて、時刻ｔ２にて、ドライバ１１７もオンとなる。すると、アンプ部１１は、ビット線ＢＬ１を介してメモリセルＣＬ−１−１から出力されてきた電圧の増幅を開始する。
【００５８】
具体的には、アンプ部１１は、ビット線ＢＬ１を介して出力されてきたＬｏｗレベルの情報を示す電圧に応じて、トランジスタ１１７からのＨｉレベルの電圧を増幅して内部反転ビット線／ＢＬSA１へ出力する。また、アンプ部１１は、反転ビット線／ＢＬ１を介して出力されてきたＨｉレベルの情報を示す電圧に応じて、トランジスタ１１８からのＬｏｗレベルの電圧を増幅して内部ビット線ＢＬSA１へ出力する。
【００５９】
また、図２に示した例では、メモリセルＣＬ−１−１以外の背景メモリセルＢＧにはＨｉレベルの情報が記憶されている。そのため、図３に示すように、背景メモリセルＢＧと接続されたビット線ＢＬ２〜ＢＬＪには、Ｈｉレベルの情報を示す電圧が印加される。また、反転ビット線／ＢＬ２〜／ＢＬＪには、ビット線ＢＬ２〜ＢＬＪに印加された電圧のレベルを反転させたＬｏｗレベルの電圧が印加される。
【００６０】
その後、図２に示したセンスアンプ回路１−１がメモリセルＣＬ−１−１から読出したビット線ＢＬ１上の電圧を増幅する際、図３に示したビット線ＢＬ２〜ＢＬＪ上の電圧が、非選択ワード線ＷＬ２〜ＷＬＫや基板（図示せず）を介してビット線ＢＬ１にも影響を及ぼす。そのため、図３にて破線で囲んで示すように、ビット線ＢＬ１上の電圧値が上昇してしまう。
【００６１】
しかし、ビット線ＢＬ１上の電圧は、センスアンプ回路１−１内のアンプ部１１へ入力される際、第２抵抗部１５により電圧降下を起こす。そして、図３にて破線で囲んで示すように、電圧降下により電圧値が低下した電圧が、内部ビット線ＢＬSA１を介してアンプ部１１へ入力される。
【００６２】
その後、アンプ部１１によって増幅された電圧値が所定の基準電圧値となった場合、Ｙスイッチ１２は、ＹＳドライバ（図示せず）からＨｉレベルのＹ制御電圧を入力し、アンプ部１１が内部ビット線ＢＬSAへ出力した電圧をローカルＩＯ線ＬＩＯへ出力する。また、Ｙスイッチ１２は、アンプ部１１が内部反転ビット線／ＢＬSAへ出力した電圧を反転ローカルＩＯ線／ＬＩＯへ出力する。
【００６３】
以上説明したように、本発明の実施形態１によれば、背景メモリセルと接続されたビット線または反転ビット線上の電圧が、読出対象のメモリセルと接続されたビット線または反転ビット線上の電圧に対して影響を及ぼした場合でも、影響を受けた電圧を電圧降下させてからアンプ部１１へ入力する。
【００６４】
そのため、アンプ部１１に対する入力電圧の上昇を抑制でき、それに伴って、読出対象のメモリセルから読み出したＬｏｗレベルの情報を示す電圧値に収束する所要時間が長くなってしまうことを抑制できる。そのため、メモリセルからの情報の読出速度が遅くなってしまうことを回避することが可能となる。
【００６５】
なお、図１に示した第１抵抗部１４の抵抗値は、背景メモリセルＢＧと接続された反転ビット線／ＢＬ上の電圧の、読出対象のメモリセルと接続された反転ビット線／ＢＬ上の電圧に対する影響を抑制できる範囲であれば、任意の抵抗値でよい。
【００６６】
また、図１に示した第２抵抗部１５の抵抗値は、背景メモリセルＢＧと接続されたビット線ＢＬ上の電圧の、読出対象のメモリセルと接続されたビット線ＢＬ上の電圧に対する影響を抑制できる範囲であれば、任意の抵抗値でよい。
【００６７】
本願発明の発明者によるシミュレーション結果によれば、第１抵抗部１４および第２抵抗部１５それぞれの抵抗値の一例として、これらの抵抗値がそれぞれ１０キロオーム〜数１０キロオーム程度である場合に上述した抑制効果が得られることが確認されている。
（実施形態２）
つぎに、実施形態２の半導体装置について説明する。
【００６８】
実施形態１の半導体装置においては、図１に示したように、反転ビット線／ＢＬとセンスアンプ回路１との間に抵抗素子である第１抵抗部１４を設けるとともに、ビット線ＢＬとセンスアンプ回路１との間に抵抗素子である第２抵抗部１５を設けている。
【００６９】
しかし、第１抵抗部１４および第２抵抗部１５を構成する要素として抵抗素子を追加した場合、ＤＲＡＭのメモリセル面積が増大してしまう。
【００７０】
そこで、実施形態２においては、メモリセル面積の増大を回避しつつ、メモリセルからの情報の読出速度が遅くなってしまうことを回避する。
【００７１】
実施形態２の半導体装置には、図１に示したセンスアンプ回路１に代えて、センスアンプ回路１Ａが設けられている。以下、このセンスアンプ回路１Ａの構成について、図４を参照して詳細に説明する。
【００７２】
図４に示すように、センスアンプ回路１Ａは、図１に示したトランジスタ１２１が反転ビット線／ＢＬ側に配置されている点と、図１に示したトランジスタ１２２がビット線ＢＬ側に配置されている点とにおいて、実施形態１のセンスアンプ回路１と異なっている。
【００７３】
図４に示したトランジスタ１２１は、アンプ部１１が内部反転ビット線／ＢＬSAへ出力した電圧を反転ローカルＩＯ線／ＬＩＯへ出力する。また、トランジスタ１２２は、アンプ部１１が内部ビット線ＢＬSAへ出力した電圧をローカルＩＯ線ＬＩＯへ出力する。
【００７４】
また、トランジスタ１２１は、図４に破線で示す拡散層１２３に形成されており、トランジスタ１２２は、図４に破線で示す拡散層１２４に形成されている。
【００７５】
なお、トランジスタ１２１は、「第１スイッチトランジスタ」であり、トランジスタ１２２は、「第２スイッチトランジスタ」である。
【００７６】
実施形態２では、第１抵抗部１４の抵抗成分として、図５を用いて説明するように、トランジスタ１２１が形成された「拡散層１２３に存在する寄生抵抗成分」を用いる。
【００７７】
また、実施形態２では、第２抵抗部１５の抵抗成分として、図６を用いて説明するように、トランジスタ１２２が形成された「拡散層１２４に存在する寄生抵抗成分」を用いる。
【００７８】
つまり、図４に示した拡散層１２３内の抵抗Ｒ１、ｒｐ１、ｒｐ２、ｒ１、ｒ２、ｒ３、ｒ４は、実際の抵抗素子ではなく、図５に示すコンタクトＣ１とＣ２との間の寄生抵抗成分、コンタクトＣ１とＣ２とのいずれかおよびＹスイッチ線ＹＳの間の寄生抵抗成分、コンタクトＣ１〜Ｃ４がそれぞれ有する「コンタクト抵抗」を、電気的等価回路として模式的に表わしたものである。
【００７９】
また、図４に示した拡散層１２４内の抵抗Ｒ２、ｒｐ５、ｒｐ６、ｒ５、ｒ６、ｒ７、ｒ８は、実際の抵抗素子を示すものではなく、図６に示すコンタクトＣ５とＣ６との間の寄生抵抗成分、コンタクトＣ５とＣ６とのいずれかおよびＹスイッチ線ＹＳの間の寄生抵抗成分、コンタクトＣ５〜Ｃ８がそれぞれ有するコンタクト抵抗を、電気的等価回路として模式的に表わしたものである。
【００８０】
以下、実施形態２のセンスアンプ回路１Ａを構成するための拡散層１２３、１２４の具体的な配置例について、図５、図６を参照して説明する。
【００８１】
まず、拡散層１２３について、図５を参照して説明する。
【００８２】
図５に示すように、図４に示した拡散層１２３の最下層である配線層には、Ｙスイッチ線ＹＳと、反転ローカルＩＯ線／ＬＩＯと、反転ビット線／ＢＬと、内部反転ビット線／ＢＬSAとが配置されている。
【００８３】
また、拡散層１２３には、これらの各配線と、拡散層１２３に形成さされたトランジスタ１２１とを接続するためのコンタクトＣ１、Ｃ２、Ｃ３、Ｃ４が設けられている。
【００８４】
コンタクトＣ１は、トランジスタ１２１のドレインと内部反転ビット線／ＢＬSAとを接続する。また、コンタクトＣ２は、トランジスタ１２１のドレインと反転ビット線／ＢＬとを接続する。また、コンタクトＣ３、Ｃ４のそれぞれは、トランジスタ１２１のソースと反転ローカルＩＯ線／ＬＩＯとを接続する。
【００８５】
これらのコンタクトＣ１、Ｃ２、Ｃ３、Ｃ４は、当該コンタクト自体の抵抗成分である「コンタクト抵抗ｒ１、ｒ２、ｒ３、ｒ４」をそれぞれ有している。
【００８６】
また、コンタクトＣ１とコンタクトＣ２とは接続線により結ばれておらず、短絡されていない。そのため、コンタクトＣ１とＣ２との間には寄生抵抗Ｒ１が存在する。なお、実施形態２の拡散層１２３の構造は、図１０に示した拡散層Ｍ１において、コンタクトＣ１００とＣ２００との間の接続線を切り離した構造と同じである。
【００８７】
さらに、図５に示した例では、コンタクトＣ１とＹスイッチ線ＹＳとの間には寄生抵抗ｒｐ１が存在し、コンタクトＣ２とＹスイッチ線ＹＳとの間には寄生抵抗ｒｐ２が存在する。
【００８８】
つぎに、拡散層１２４について、図６を参照して説明する。
【００８９】
図６に示すように、拡散層１２４には、その最下層である配線層に、Ｙスイッチ線ＹＳと、ローカルＩＯ線ＬＩＯと、ビット線ＢＬと、内部ビット線ＢＬSAとが配置されている。また、拡散層１２４には、これらの各配線と、拡散層１２４に形成されたトランジスタ１２２とを接続するためのコンタクトＣ５、Ｃ６、Ｃ７、Ｃ８が設けられている。
【００９０】
コンタクトＣ６は、トランジスタ１２２のドレインと内部ビット線ＢＬSAとを接続する。また、コンタクトＣ５は、トランジスタ１２２のドレインとビット線ＢＬとを接続する。また、コンタクトＣ７、Ｃ８のそれぞれは、トランジスタ１２２のソースとローカルＩＯ線ＬＩＯとを接続する。
【００９１】
これらのコンタクトＣ５、Ｃ６、Ｃ７、Ｃ８は、当該コンタクト自体の抵抗成分である「コンタクト抵抗ｒ５、ｒ６、ｒ７、ｒ８」をそれぞれ有している。
【００９２】
また、コンタクトＣ５とコンタクトＣ６とは接続線により結ばれておらず、短絡されていない。そのため、コンタクトＣ５とＣ６との間には寄生抵抗Ｒ２が存在する。なお、実施形態２の拡散層１２４の構造は、図１１に示した拡散層Ｍ２において、コンタクトＣ５００とＣ６００との間の接続線を切り離した構造と同じである。
【００９３】
さらに、図６に示した例では、コンタクトＣ５とＹスイッチ線ＹＳとの間には寄生抵抗ｒｐ５が存在し、コンタクトＣ６とＹスイッチ線ＹＳとの間には寄生抵抗ｒｐ６が存在する。
【００９４】
つぎに、実施形態２のセンスアンプ回路１Ａがメモリセルから情報を読出す場合の動作について説明する。以下では、図２に示した例において、メモリセルＣＬ−１−１からＬｏｗレベルの情報を読出す場合を例に挙げて説明する。
【００９５】
ワード線ＷＬ１とビット線ＢＬ１とに接続されたメモリセルＣＬ−１−１が選択された場合、メモリセルＣＬ−１−１が記憶しているＬｏｗレベルの情報を示す電圧がビット線ＢＬ１を介してセンスアンプ回路１Ａへ印加される。また、ビット線ＢＬ１上の電圧のレベルを反転させたＨｉレベルの情報を示す電圧が反転ビット線／ＢＬ１を介してセンスアンプ回路１Ａへ印加される。
【００９６】
すると、図４に示したトランジスタ１１４がオンとなり、アンプ部１１は、トランジスタ１１７から出力されてきたＨｉレベルの電圧を増幅して内部反転ビット線／ＢＬSA１へ出力する。また、図４に示したトランジスタ１１５がオンとなり、アンプ部１１は、トランジスタ１１８から出力されてきたＬｏｗレベルの電圧を増幅して内部ビット線ＢＬSA１へ出力する。
【００９７】
一方、メモリセルＣＬ−１−１以外の背景メモリセルＢＧと接続されたビット線ＢＬ２〜ＢＬＪには、背景メモリセルＢＧが記憶しているＨｉレベルの情報を示す電圧が印加される。また、反転ビット線／ＢＬ２〜／ＢＬＪには、ビット線ＢＬ２〜ＢＬＪ上のＨｉレベルの電圧を反転させたＬｏｗレベルの電圧が印加される。
【００９８】
その後、センスアンプ回路１ＡがメモリセルＣＬ−１−１から読出したビット線ＢＬ１上の電圧を増幅する際、ビット線ＢＬ２〜ＢＬＪ上の電圧が、非選択ワード線ＷＬ２〜ＷＬＫや基板を介してビット線ＢＬ１上の電圧に影響を及ぼす。
【００９９】
しかし、ビット線ＢＬ１上の電圧は、アンプ部１１へ入力される前に、トランジスタ１２２が形成された拡散層１２４内のコンタクトＣ５とコンタクトＣ６との間に存在する寄生抵抗成分により電圧降下を起こす。そして、電圧降下により電圧値が低下したビット線ＢＬ１上の電圧が、内部ビット線ＢＬSA１を介してアンプ部１１へ入力される。
【０１００】
そのため、実施形態２によれば、読出対象のメモリセルと接続されたビット線ＢＬ上の電圧が上昇した場合でも、アンプ部１１に対する入力電圧の上昇を抑制でき、それに伴って、当該メモリセルから読み出したＬｏｗレベルの情報を示す電圧値に収束するまでの所要時間が長くなってしまうことを抑制できる。つまり、メモリセルからの情報の読出速度が遅くなってしまうことを回避することが可能となる。
（実施形態３）
つぎに、実施形態３の半導体装置について説明する。
【０１０１】
実施形態３の半導体装置には、図１に示したセンスアンプ回路１に代えて、センスアンプ回路１Ｂが設けられている。以下に、このセンスアンプ回路１Ｂの構成について、図７を参照して詳細に説明する。
【０１０２】
図７に示すように、センスアンプ回路１Ｂは、図１に示した第１抵抗部１４に代えて「第１トランジスタ１４１」が設けられている点と、図１に示した第２抵抗部１５に代えて「第２トランジスタ１５１」が設けられている点とにおいて、実施形態１のセンスアンプ回路１と異なっている。
【０１０３】
実施形態３では、図１に示した第１抵抗部１４が有する抵抗成分として、第１トランジスタ１４１のドレインとソースとの間の抵抗値である「オン抵抗」を用いる。また、図１に示した第２抵抗部１５が有する抵抗成分として、第２トランジスタ１５１のオン抵抗を用いる。
【０１０４】
なお、本実施形態では、第１トランジスタ１４１、第２トランジスタ１５１は、Ｎｃｈのトランジスタであるが、これらはＰｃｈのトランジスタでもよい。
【０１０５】
第１トランジスタ１４１のドレインは反転ビット線／ＢＬと接続されており、第１トランジスタ１４１のソースは内部反転ビット線／ＢＬSAと接続されている。
【０１０６】
第１トランジスタ１４１は、外部からゲートにＨｉレベルの制御電圧を入力した場合、反転ビット線／ＢＬと内部反転ビット線／ＢＬSAとを接続する。すると、反転ビット線／ＢＬと接続されたメモリセルからの出力電圧が、内部反転ビット線／ＢＬSAを介してアンプ部１１へ入力される。なお、第１トランジスタ１４１は、ゲートにＨｉレベルの制御電圧を常時入力するように構成されていてもよい。
【０１０７】
また、第２トランジスタ１５１のドレインはビット線ＢＬと接続されており、第２トランジスタ１５１のソースは内部ビット線ＢＬSAと接続されている。
【０１０８】
第２トランジスタ１５１は、外部からゲートにＨｉレベルの制御電圧を入力した場合、ビット線ＢＬと内部ビット線ＢＬSAとを接続する。すると、ビット線ＢＬと接続されたメモリセルからの出力電圧が、内部ビット線ＢＬSAを介してアンプ部１１へ入力される。なお、第２トランジスタ１５１は、ゲートにＨｉレベルの制御電圧を常時入力するように構成されていてもよい。
【０１０９】
実施形態３によれば、背景メモリセルＢＧと接続された反転ビット線／ＢＬ上の電圧が、情報の読出対象であるメモリセルと接続された反転ビット線／ＢＬ上の電圧に影響を及ぼした場合でも、影響を受けた電圧は、第１トランジスタ１４１が有するオン抵抗による電圧降下を起こす。そして、電圧降下により電圧値が低下した電圧が、内部反転ビット線／ＢＬSAを介してアンプ部１１へ入力される。
【０１１０】
また、背景メモリセルＢＧと接続されたビット線ＢＬ上の電圧が、情報の読出対象であるメモリセルと接続されたビット線ＢＬ上の電圧に影響を及ぼした場合でも、影響を受けた電圧は、第２トランジスタ１５１が有するオン抵抗による電圧降下を起こす。そして、電圧降下により電圧値が低下した電圧が、内部ビット線ＢＬSAを介してアンプ部１１へ入力される。
【０１１１】
これにより、背景メモリセルＢＧと接続された反転ビット線／ＢＬ上の電圧またはビット線ＢＬ上の電圧から影響を受けた電圧がアンプ部１１へ直接入力されることを回避でき、アンプ部１１に対する入力電圧の上昇を抑制することができる。
【０１１２】
そのため、読出対象のメモリセルと接続されたビット線または反転ビット線上の電圧が、当該メモリセルから読み出したＬｏｗレベルの情報を示す電圧値に収束する所要時間が長くなってしまうことを抑制でき、それに伴って、メモリセルからの情報の読出速度が遅くなってしまうことを回避することが可能となる。
【０１１３】
なお、実施形態３においては、第１トランジスタ１４１および第２トランジスタ１５１のゲートの両方に、Ｈｉレベルの制御電圧を常時入力しないようにしてもよい。例えば、第２トランジスタ１５１のゲートには、第１トランジスタ１４１のゲートへ入力された電圧のＨｉレベルとＬｏｗレベルとを相互に反転させた電圧が入力されるようにしてもよい。
【０１１４】
このような構成下では、ビット線ＢＬと接続されたメモリセルから情報を読出す際、第２トランジスタ１５１がゲートへＨｉレベルの制御電圧を入力してオンしている間、反転ビット線／ＢＬと接続された第１トランジスタ１４１はオフとなる。
【０１１５】
そのため、情報の読出対象となるメモリセルとつながっていない反転ビット線／ＢＬとセンスアンプ回路１Ｂとの接続を切り離すことができる。これにより、読出対象のメモリセルが接続されたビット線ＢＬ上の電圧に対して、読出対象のメモリセルが接続されていない反転ビット線／ＢＬ上の電圧による影響が及ぶことを回避でき、それに伴って、メモリセルからの情報の読出速度の遅延を改善する効果をさらに向上させることが可能となる。
【０１１６】
なお、反転ビット線／ＢＬと接続されたメモリセルから情報を読み出す場合、第１トランジスタ１４１、第２トランジスタ１５１は、ビット線ＢＬと接続されたメモリセルから情報を読み出すときの動作を相互に入れ替えて実行する。つまり、第１トランジスタ１４１は、反転ビット線／ＢＬとセンスアンプ回路１Ｂとを接続する。一方、第２トランジスタ１５１は、ビット線ＢＬとセンスアンプ回路１Ｂとの接続を切り離す。
【０１１７】
これにより、読出対象のメモリセルと接続された反転ビット線／ＢＬ上の電圧に対して、読出対象のメモリセルと接続されていないビット線ＢＬ上の電圧が影響を及ぼすことを回避でき、情報の読出速度の遅延に対する改善効果をさらに向上させることが可能となる。
【０１１８】
さらに、このような構成下では、読出対象となるメモリセルと接続されていない反転ビット線／ＢＬまたはビット線ＢＬがセンスアンプ回路１Ｂから切り離されるため、ビット線または反転ビット線の寄生容量が小さくなる。これにより、メモリセルから情報を読出す際に、アンプ部１１がメモリセルから出力されてきた電圧を増幅する動作を短時間で行うことが可能となる。
【０１１９】
以上、実施形態を参照して本発明を説明したが、本発明は上記実施形態に限定されるものではない。本発明の構成や詳細には、本発明の要旨を逸脱しない範囲で当業者が理解し得る各種の変形が可能である。
【符号の説明】
【０１２０】
１、１Ａ、１Ｂ  センスアンプ回路
１１  アンプ部
１１１、１１２  インバータ
１２  Ｙスイッチ
１２３、１２４  拡散層
１３  イコライザ
１４  第１抵抗部
１５  第２抵抗部
１１３、１１４、１１５、１１６、１１７、１１８、１２１、１２２、１３１、１３２、１３３  トランジスタ
１４１  第１トランジスタ
１５１  第２トランジスタ
【図１】
2011090748.tif 000003
【図２】
2011090748.tif 000004
【図３】
2011090748.tif 000005
【図４】
2011090748.tif 000006
【図５】
2011090748.tif 000007
【図６】
2011090748.tif 000008
【図７】
2011090748.tif 000009
【図８】
2011090748.tif 000010
【図９】
2011090748.tif 000011
【図１０】
2011090748.tif 000012
【図１１】
2011090748.tif 000013
【図１２】
2011090748.tif 000014
【図１３】
2011090748.tif 000015