(57)【要約】【課題】半導体記憶装置の動作テストに際し、ストローブ信号の発生タイミングを適切に設定する。【解決手段】遅延回路１３２は、外部クロック信号ＣＬＫＴを遅延させることにより内部クロック信号ＤＣＬＫを出力する。位相差判定回路１４４に含まれる検出電位発生回路は、内部クロック信号ＲＤＣＬＫＴのアクティブエッジのタイミングと、目標となる外部クロック信号ＣＬＫＴのタイミングとの差分に対応する検出電位を第１ノードに発生させる。位相差判定回路１４４に含まれる基準電位発生回路は、基準電位を第２ノードに発生させる。位相制御回路１３４は、検出電位にしたがって内部クロック信号ＤＣＬＫを遅延させる。このとき、検出電位が基準電位よりも大きいときには内部クロック信号ＤＣＬＫの１回あたりの調整量が変化する。【選択図】図２
2011193334.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号を遅延させることにより第２のクロック信号を出力する遅延回路と、
前記第２のクロック信号におけるアクティブエッジのタイミングと、目標タイミングとの差分に対応する検出電位を第１のノードに発生させる検出電位発生回路と、
所定の境界値となる前記差分に対応する基準電位を第２のノードに発生させる基準電位発生回路と、
前記検出電位と前記基準電位の大小関係に応じて、前記遅延回路による前記第２のクロック信号の遅延量の調整ピッチを変化させるアクティブエッジ調整回路と、を備えることを特徴とする内部クロック調整回路。
【請求項２】
前記第２の内部クロック信号は、半導体装置のデータ入出力回路に同期信号として供給されることを特徴とする請求項１に記載の内部クロック調整回路。
【請求項３】
前記データ入出力回路に含まれる出力バッファ回路を模して構成される回路であって、前記第２のクロック信号を遅延させることにより第３のクロック信号を生成するレプリカ回路、を更に備え、
前記検出電位発生回路は、前記第３のクロック信号に基づいて前記検出電位を発生させることを特徴とする請求項１または２に記載の内部クロック調整回路。
【請求項４】
前記目標タイミングは、前記第１のクロック信号におけるアクティブエッジと前記第３のクロック信号におけるアクティブエッジが一致するタイミングであることを特徴とする請求項３に記載の内部クロック調整回路。
【請求項５】
前記検出電位発生回路は、前記第１のクロック信号と前記第３のクロック信号の位相差に比例する電位として、前記検出電位を発生させることを特徴とする請求項４に記載の内部クロック調整回路。
【請求項６】
前記検出電位発生回路は、前記第２のクロック信号のデューティ比が所定比となるときのアクティブエッジのタイミングを前記目標タイミングとして、前記検出電位を発生させることを特徴とする請求項１から３のいずれかに記載の内部クロック調整回路。
【請求項７】
前記基準電位発生回路は、複数の境界値に対応して複数の基準電位を発生させ、
前記アクティブエッジ調整回路は、前記複数の基準電位それぞれと前記検出電位との大小関係に応じて、前記遅延量の調整ピッチを変化させることを特徴とする請求項１から６のいずれかに記載の内部クロック調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部クロック信号のタイミングを調整する内部クロック調整回路に関する。
【背景技術】
【０００２】
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの半導体装置は、外部から供給されるクロック信号（以下、「外部クロック信号」とよぶ）に同期してデータを入出力する。しかし、外部クロック信号をタイミング信号としてデータを出力すると、出力バッファ回路における動作遅延のため、出力データの位相が外部クロック信号よりもわずかに遅れてしまう。そこで、ＤＬＬ（Delay Locked Loop）回路などの内部クロック調整回路により動作遅延分だけ位相を進めた内部クロック信号を発生させ、内部クロック信号をタイミング信号としてデータ出力することがある。
【０００３】
内部クロック調整回路は、電源投入後、定期的、たとえば、１６クロックごとに外部クロック信号と内部クロック信号の位相差が縮小する方向に内部クロック信号の位相を調整する。具体的には、内部クロック信号のライジングエッジ（立ち上がりエッジ）のタイミングを調整することで位相差を縮小させる。位相差が内部クロック調整回路の最小分解能未満になるとＤＬＬロック状態に移行し、内部クロック信号は外部クロック信号に追従する。その後、位相差が発生したときには再調整される。
【０００４】
また、内部クロック信号のデューティ比は所定比、たとえば、５０％であることが望ましい。そこで、内部クロック調整回路は、たとえば、３２クロックごとに内部クロック信号のデューティ比を５０％に近づける方向に調整する。具体的には、内部クロック信号のフォーリングエッジ（立ち下がりエッジ）のタイミングを調整することにより、デューティ比を理想値に近づける。デューティ比のずれが解消するとＤＣＣロック状態に移行するが、再び、ずれが発生したときには再調整される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−１１０４１１号公報
【特許文献２】特開２００８−０６０８４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
内部クロック調整回路による１回あたりの調整量を小さくすれば精緻な調整が可能となるが、非ロック状態においてエッジのタイミングが目標タイミングから大きくずれている場合には、ロック状態に到達するまでに時間がかかってしまう。特に、電源投入時においてはずれが大きくなりやすい。１回の調整量を大きくすれば時間短縮できるが、粗調整となるため、ロック状態におけるエッジのタイミングが目標タイミングからずれやすくなる。
【課題を解決するための手段】
【０００７】
本発明に係る内部クロック調整回路は、第１のクロック信号を遅延させることにより第２のクロック信号を出力する遅延回路と、第２のクロック信号におけるアクティブエッジのタイミングと、目標タイミングとの差分に対応する検出電位を第１のノードに発生させる検出電位発生回路と、所定の境界値となる差分に対応する基準電位を第２のノードに発生させる基準電位発生回路と、検出電位にしたがって、第２のクロック信号を遅延させるアクティブエッジ調整回路を備える。アクティブエッジ調整回路は、第１のノードにおける検出電位と第２のノードにおける基準電位の差分に応じて、第２の内部クロック信号の遅延量を変化させる。
【発明の効果】
【０００８】
本発明によれば、内部クロック信号のタイミング調整の精確さと高速性を両立させることが可能となる。
【図面の簡単な説明】
【０００９】
【図１】半導体記憶装置の機能ブロック図である。
【図２】内部クロック調整回路の機能ブロック図である。
【図３】位相差判定回路の回路図である。
【図４】外部クロック信号と内部クロック信号が１／８周期ずれるときのタイミングチャートである。
【図５】外部クロック信号と内部クロック信号が１／４周期ずれるときのタイミングチャートである。
【図６】遅延回路および位相制御回路の関係を示す機能ブロック図である。
【図７】デューティ検知回路の回路図である。
【図８】遅延回路およびデューティ制御回路の関係を示す機能ブロック図である。
【図９】遅延回路と位相制御回路、デューティ制御回路の関係をまとめて示す機能ブロック図である。
【発明を実施するための形態】
【００１０】
内部クロック調整回路は、データ出力の位相が外部クロックの位相と一致するように内部クロック信号を生成する。内部クロック調整回路は、両クロック信号間の位相差が大きい場合には内部クロック信号の位相調整ピッチを相対的に大きくし、両クロック信号間の位相差が小さい場合には内部クロック信号の位相調整ピッチを相対的に小さくする。外部クロック信号は、半導体装置内の入力レシーバを介して内部クロック調整回路に供給されるため、厳密には、一種の内部クロック信号である。
【００１１】
内部クロック調整回路は、内部クロック信号のデューティ比が５０％となるように制御する。内部クロック調整回路は、デューティ比が５０％から大きくずれている場合には内部クロック信号のデューティピッチを相対的に大きくし、デューティ比が５０％に近い場合には内部クロック信号のデューティピッチを相対的に小さくする。
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
【００１３】
図１は、半導体記憶装置１００の機能ブロック図である。本実施形態による半導体記憶装置１０はＤＤＲ（Double-Data-Rate）型のＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）であり、外部端子として、クロック端子１０２、コマンド端子１０４、アドレス端子１０６、データ入出力端子１０８を備える。その他、電源端子、データストローブ端子、リセット端子、キャリブレーション端子なども備えられているが、これらについては図示を省略してある。
【００１４】
クロック端子１０２には、外部クロック信号ＣＬＫＴが供給される。外部クロック信号ＣＬＫＴは入力レシーバ１０３に供給され、その出力である内部クロック信号ＩＣＬＫＴが「第１のクロック信号」として、内部クロック調整回路１１４に供給される。内部クロック調整回路１１４は、内部クロック信号ＩＣＬＫＴに基づいて、「第２のクロック信号」としての内部クロック信号ＤＣＬＫを生成し、これをデータ入出力回路１２６に供給する。
【００１５】
コマンド端子１０４には、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴ（以下、これらの信号をまとめて「コマンド信号ＣＭＤ」とよぶ）が供給される。コマンド信号ＣＭＤはコマンド入力回路１１２に供給される。コマンド入力回路１１２はコマンド信号ＣＭＤをデコードすることにより、各種内部コマンド信号ＩＣＭＤを生成する。内部コマンド信号ＩＣＭＤは、ロウ制御回路１１６、カラム制御回路１２４、データ入出力回路１２６等に供給される。
【００１６】
アドレス端子１０６には、アドレス信号ＡＤＤが供給される。アドレス信号ＡＤＤは、アドレス入力回路１１０に供給される。アドレス信号ＡＤＤのうち、ロウアドレスＸＡはロウ制御回路１１６およびロウデコーダ１１８に供給され、カラムアドレスＹＡはカラム制御回路１２４およびカラムデコーダ１２２に供給される。
【００１７】
ロウデコーダ１１８は、ロウ制御回路１１６により制御され、メモリセルアレイ１２０に含まれるいずれかのワード線ＷＬをロウアドレスＸＡにしたがって選択する。メモリセルアレイ１２０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている。
【００１８】
カラムデコーダ１２２は、カラム制御回路１２４により制御され、メモリセルアレイ１２０に含まれるいずれかのビット線ＢＬをカラムアドレスＹＡにしたがって選択する。選択されたビット線ＢＬはセンスアンプＳＡを介してデータ入出力回路１２６と接続される。これにより、アクセス対象となるメモリセルＭＣはデータ入出力回路１２６を介して、データ入出力端子１０８と接続される。
【００１９】
データ入出力回路１２６は、内部クロック信号ＤＣＬＫと同期してデータ入出力動作を行う。データ入出力回路１２６は、出力バッファ回路１２８を含む。データ入出力回路１２６は、内部クロック信号ＤＣＬＫによって制御され、出力バッファ回路１２８を介してデータをデータ入出力端子１０８に出力する。
【００２０】
内部クロック調整回路１１４は、調整活性化信号ＤＣＴＲＬを入力される。調整活性化信号ＤＣＴＲＬは、コマンド入力回路１１２から内部クロック調整回路１１４に供給されるハイアクティブの信号である。調整活性化信号ＤＣＴＲＬは、半導体記憶装置１００の電源投入時やセルフリフレッシュモードからの復帰時などに活性化される。
【００２１】
半導体記憶装置１００の入力データおよび出力データは、共に外部クロック信号ＣＬＫＴと同期させる必要がある。しかし、外部クロック信号ＣＬＫＴをデータ入出力回路１２６にそのまま供給しても、出力バッファ回路１２８等における伝搬遅延が発生するため、データ信号ＤＱの出力タイミングを本来の外部クロック信号ＣＬＫＴと同期させるのは困難である。また、外部クロック信号ＣＬＫＴに波形歪みが発生すると、外部クロック信号ＣＬＫＴのデューティ比も理想値（５０％）から乖離してしまう。
【００２２】
そこで、本実施形態における内部クロック調整回路１１４は、本来の外部クロックＣＬＫＴと同一位相、かつ、デューティ比５０％にてデータ出力されるように、内部クロック信号ＤＣＬＫのタイミングを調整する。
【００２３】
図２は、内部クロック調整回路１１４の機能ブロック図である。内部クロック調整回路１１４は、内部バッファ回路１３０、遅延回路１３２、位相制御回路１３４、デューティ制御回路１３６、位相検知回路１３８、デューティ検知回路１４０、レプリカ回路１４２、調整指示回路１４６および位相差判定回路１４４を含む。調整活性化信号ＤＣＴＲＬが活性化されると、調整指示回路１４６は、たとえば、１６クロックごとに第１調整信号ＳＹＮＣＬＫ１、３２クロックごとに第２調整信号ＳＹＮＣＬＫ２をハイアクティブにする。位相制御回路１３４、位相検知回路１３８および位相差判定回路１４４は第１調整信号ＳＹＮＣＬＫ１、デューティ制御回路１３６、デューティ検知回路１４０は第２調整信号ＳＹＮＣＬＫ２により制御される。
【００２４】
入力レシーバ１０３を経由した外部クロック信号ＣＬＫＴは、内部クロック信号ＩＣＬＫＴとなる。内部クロック信号ＩＣＬＫＴは、内部バッファ回路１３０を経由して内部クロック信号ＩＣＬＫとなり、更に、遅延回路１３２を経由して、内部クロック信号ＤＣＬＫとして出力される。遅延回路１３２は、外部クロック信号ＣＬＫＴのライジングエッジとフォーリングエッジをそれぞれ遅延させる。ライジングエッジの遅延量は位相制御回路１３４により制御され、フォーリングエッジの遅延量はデューティ制御回路１３６により制御される。位相制御回路１３４とデューティ制御回路１３６は、内部クロック信号ＤＣＬＫの位相とデューティ比をそれぞれ制御するための「アクティブエッジ調整回路」として機能する。
【００２５】
内部クロック信号ＤＣＬＫは、レプリカ回路１４２を経由して、位相検知回路１３８、デューティ検知回路１４０および位相差判定回路１４４に入力される。ここで、レプリカ回路１４２は、データ入出力回路１２６に含まれる出力バッファ回路１２８と実質的に同一構成の回路である。したがって、レプリカ回路１４２から出力される内部クロック信号ＲＤＣＬＫＴ（第３のクロック信号）は、データ入出力端子１０８のデータ入出力タイミングとほぼ同一となる。
【００２６】
位相差判定回路１４４には、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴが入力される。位相差判定回路１４４は、両クロック信号のライジングエッジのタイミングを比較し、位相差が所定の境界値（本実施形態では１／４周期）以上であれば、第１遅延検出信号ＰＤ１をハイ（Ｈ）にして出力する。第１遅延検出信号ＰＤ１は位相制御回路１３４に入力される。位相差判定回路１４４の回路構成については図３、制御内容については図４、図５に関連して後に詳述する。
【００２７】
位相検知回路１３８にも、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴが入力される。位相差判定回路１４４は、両クロック信号のライジングエッジのタイミングを比較し、内部クロック信号ＲＤＣＬＫＴの位相が内部クロック信号ＩＣＬＫＴに比べて遅れていれば第２遅延検出信号ＰＤ２をハイ（Ｈ）にして出力する。第２遅延検出信号ＰＤ２も位相制御回路１３４に入力される。位相検知回路１３８は、既知の回路である。
【００２８】
位相制御回路１３４は、第２遅延検出信号ＰＤ２がハイ（Ｈ）、すなわち、位相遅れが発生していれば遅延回路１３２を制御して、内部クロック信号ＩＣＬＫＴの遅延量を小さくする。ここで、第１遅延検出信号ＰＤ１がハイ（Ｈ）、すなわち、位相遅れが１／４周期以上のときには、内部クロック信号ＩＣＬＫＴの調整量を特に大きくする。詳細については、図６に関連して後述する。
【００２９】
デューティ検知回路１４０には、内部クロック信号ＲＤＣＬＫＴが入力される。デューティ検知回路１４０は、内部クロック信号ＲＤＣＬＫＴのデューティ比を計測し、デューティ比が５０％以上のときには、デューティ検出信号ＤＷをロー（Ｌ）、５０％未満のときにはデューティ検出信号ＤＷをハイ（Ｈ）にして出力する。デューティ比が６０％（第１境界値）以上のときには第１境界検出信号Ｄ６０をハイ（Ｈ）、４０％（第２境界値）未満のときには第２境界検出信号Ｄ４０がハイ（Ｈ）となる。デューティ検出信号ＤＷ、第１境界検出信号Ｄ６０および第２境界検出信号Ｄ４０はデューティ制御回路１３６に入力される。すなわち、第１境界検出信号Ｄ６０と第２境界検出信号Ｄ４０の論理和がハイ（Ｈ）のときには、内部クロック信号ＲＤＣＬＫＴのデューティ比が理想値５０％から大きくずれていることになる。
【００３０】
デューティ制御回路１３６は、デューティ検出信号ＤＷによりデューティ比の大小を判定し、判定結果に応じて遅延回路１３２を制御することにより、内部クロック信号ＩＣＬＫＴのフォーリングエッジのタイミングを遅延させる。これにより、内部クロック信号ＤＣＬＫのデューティ比が変化する。第１境界検出信号Ｄ６０と第２境界検出信号Ｄ４０のいずれかがハイアクティブのときには、調整量を特に大きくする。
【００３１】
図３は、位相差判定回路１４４の回路図である。位相差判定回路１４４は、基準電位発生回路１５２、検出電位発生回路１５４、バイアス回路１５０およびコンパレータＣＭＰ１を含む。基準電位発生回路１５２においては、電源電位ＶＰＥＲＩとグランド電位ＶＳＳがトランジスタＴｒ１〜Ｔｒ３を介して直列接続される。トランジスタＴｒ３のゲート電位は電源電位ＶＰＥＲＩに設定されるため、トランジスタＴｒ３は常時オンとなる。検出電位発生回路１５４においては、電源電位ＶＰＥＲＩとグランド電位ＶＳＳがトランジスタＴｒ４〜Ｔｒ６を介して直列接続される。トランジスタＴｒ１、Ｔｒ４はＰチャンネル型、他のトランジスタＴｒ２、Ｔｒ３、Ｔｒ５、Ｔｒ６はＮチャンネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタである。
【００３２】
基準電位発生回路１５２において、トランジスタＴｒ１とトランジスタＴｒ２の接続点であるノードＮ２の電位は「基準電位」として取り出され、コンパレータＣＭＰ１の非反転入力となる。検出電位発生回路１５４において、トランジスタＴｒ４とトランジスタＴｒ５の接続点であるノードＮ１の電位は「検出電位」として取り出され、コンパレータＣＭＰ１の反転入力となる。基準電位＞検出電位のとき、コンパレータＣＭＰ１の出力である第１遅延検出信号ＰＤ１はハイ（Ｈ）となる。なお、ノードＮ１，Ｎ２とグランド電位ＶＳＳとの間には、それぞれキャパシタＣ１、Ｃ２が接続されている。
【００３３】
第１調整信号ＳＹＮＣＬＫ１ＳＹＮＣＬＫがロー（不活性）のときには、トランジスタＴｒ１、Ｔｒ４はそれぞれオンとなる。一方、トランジスタＴｒ２、Ｔｒ５はオフとなる。このため、ノードＮ１、Ｎ２に接続されたキャパシタＣ１、Ｃ２は共に電源電位ＶＰＥＲＩにプリチャージされる。
【００３４】
第１調整信号ＳＹＮＣＬＫ１がハイ（活性）となると、トランジスタＴｒ１、Ｔｒ４はそれぞれオフとなる代わりにトランジスタＴｒ２、Ｔｒ５がオンとなる。ここで、トランジスタＴｒ２とトランジスタＴｒ５のサイズ比は、７５：１００である。すなわち、トランジスタＴｒ２のオン電流とトランジスタＴｒ５のオン電流との比が７５：１００である。トランジスタＴｒ３とトランジスタＴｒ６は同一サイズのトランジスタである。このため、トランジスタＴｒ１、Ｔｒ４がオフ、トランジスタＴｒ２、Ｔｒ３、Ｔｒ５、Ｔｒ６がオンのときには、キャパシタＣ１のディスチャージ速度の方が、キャパシタＣ２のディスチャージ速度よりも速くなる。つまり、検出電位の方が基準電位よりもより高速に低下する。
【００３５】
ＯＲ回路ＯＲ１は、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴの論理和をフェーズ信号ＰＨＡとして出力する。トランジスタＴｒ３は常時オンとなるが、トランジスタＴｒ６はフェーズ信号ＰＨＡによってオン・オフが制御される。
【００３６】
なお、プリチャージレベルは電位ＶＰＥＲＩではなくグランド電位ＶＳＳとしてもよい。この場合には、トランジスタＴｒ１、Ｔｒ４をＮチャネル型ＭＯＳトランジスタ、他のトランジスタＴｒ２、Ｔｒ３、Ｔｒ５、Ｔｒ６をＰチャネル型ＭＯＳトランジスタに変更する。また、トランジスタＴｒ３のゲート電位をグランド電位ＶＳＳに設定変更する。更に、トランジスタＴｒ２、Ｔｒ４のサイズ比を１／４：１に変更する必要がある。
【００３７】
図４は、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴが１／８周期ずれるときのタイミングチャートである。内部クロック信号ＩＣＬＫＴおよび内部クロック信号ＲＤＣＬＫＴのデューティ比は共に５０％であるとして説明する。図４では、内部クロック信号ＩＣＬＫＴのライジングエッジのタイミングは時刻ｔ０であり、内部クロック信号ＲＤＣＬＫＴのライジングエッジとタイミングは時刻ｔ４となっている。時刻ｔ０〜時刻ｔ４までの期間は、内部クロック信号ＩＣＬＫＴ（内部クロック信号ＲＤＣＬＫＴ）の１／８周期に相当する。
【００３８】
内部クロック信号ＩＣＬＫＴは、ｔ０〜ｔ１の期間ではハイレベル、ｔ１〜ｔ２の期間ではローレベルとなっている。一方、内部クロック信号ＲＤＣＬＫＴは、ｔ４〜ｔ５でハイレベル、ｔ５〜ｔ６でローレベルとなっている。フェーズ信号ＰＨＡは、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴの論理和なので、ｔ０〜ｔ５の期間でハイレベル、ｔ５〜ｔ２の期間でローレベルとなる。すなわち、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴの位相差（ｔ４−ｔ０）分だけ、デューティ比が大きくなっている。図４の場合、位相差は１／８周期（１周期の１２．５％分）なので、デューティ比は６２．５％（＝５０＋１２．５）となる。
【００３９】
この場合、検出電位発生回路１５４のトランジスタＴｒ３は、デューティ比６２．５％にてオン・オフを繰り返すことになる。一方、トランジスタＴｒ３は常時オンである。先述したように、トランジスタＴｒ２のオン電流とトランジスタＴｒ５のオン電流の比は、７５：１００であることから、トランジスタＴｒ３がデューティ比６２．５％にてオン・オフを繰り返すと、結果として、トランジスタＴｒ３のオン電流とトランジスタＴｒ６のオン電流の比は、７５：６２．５となる。したがって、総合的には、キャパシタＣ１よりもキャパシタＣ２の方が多くディスチャージされ、ノードＮ１の方がノードＮ２よりも電位が高くなる。すなわち、検出電位＞基準電位となるため、第１遅延検出信号ＰＤ１はロー（Ｌ）となる。
【００４０】
図５は、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴが１／４周期ずれるときのタイミングチャートである。図５でも、内部クロック信号ＩＣＬＫＴのライジングエッジのタイミングは時刻ｔ０であり、内部クロック信号ＲＤＣＬＫＴのライジングエッジのタイミングは時刻ｔ４となっている。時刻ｔ０〜時刻ｔ４までの期間は、内部クロック信号ＩＣＬＫＴ（内部クロック信号ＲＤＣＬＫＴ）の１／４周期に相当する。
【００４１】
フェーズ信号ＰＨＡは、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴの論理和なので、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴの位相差（ｔ４−ｔ０）分だけ、デューティ比が大きくなる。図５の場合、位相差は１／４周期（１周期の２５％分）なので、デューティ比は７５％（＝５０＋２５）となる。
【００４２】
検出電位発生回路１５４のトランジスタＴｒ３は、デューティ比７５％にてオン・オフを繰り返すことになる。トランジスタＴｒ２のオン電流とトランジスタＴｒ５のオン電流の比は、７５：１００であることから、トランジスタＴｒ３がデューティ比７５％にてオン・オフを繰り返すと、結果として、トランジスタＴｒ３のオン電流とトランジスタＴｒ６のオン電流の比は、１：１となる。つまり、キャパシタＣ１、Ｃ２のディスチャージ量が一致することから、ノードＮ１とノードＮ２は同電位となる。すなわち、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴの位相差が１／４周期以上となると、第１遅延検出信号ＰＤ１はハイ（Ｈ）となる。
【００４３】
図６は、遅延回路１３２および位相制御回路１３４の関係を示す機能ブロック図である。遅延回路１３２においては、偶数個のインバータＩＮＶ１〜ＩＮＶ（２ｎ）が縦続接続される。これらのインバータＩＮＶが遅延素子となり、遅延回路１３２は入力された内部クロックＩＣＬＫを遅延させて内部クロック信号ＤＣＬＫが出力される。内部クロックＩＣＫＬは、実質的に、内部クロック信号ＩＣＬＫＴと同一である。
【００４４】
位相制御回路１３４は、カウンタ回路１６０、Ｄ／Ａコンバータ１６２およびトランジスタＴｒ７を含む。カウンタ回路１６０は、第１調整信号ＳＹＮＣＬＫ１によりカウント値が更新される回路であり、第１遅延検出信号ＰＤ１と第２遅延検出信号ＰＤ２が入力される。第１遅延検出信号ＰＤ１は、内部クロック信号ＩＣＬＫＴと内部クロック信号ＲＤＣＬＫＴの位相差が１／４周期以上のときにハイ（Ｈ）、それ以外のときにはロー（Ｌ）となる。第２遅延検出信号ＰＤ２は、位相遅れが発生しているときにハイ（Ｈ）となり、位相が進んでいる発生しているときにロー（Ｌ）となる。
【００４５】
カウンタ回路１６０は、第２遅延検出信号ＰＤ２がハイのとき、ｋ＋１ビットのカウント値（Ｃ０＜０：ｋ＞）をカウントアップし、第２遅延検出信号ＰＤ２がローのとき、ｋ＋１ビットのカウント値（Ｃ０＜０：ｋ＞）をカウントダウンする。第１遅延検出信号ＰＤ１がローのときには１ビットずつカウントアップまたはカウントダウンし、ハイのときには２ビットずつカウントアップまたはカウントダウンする。カウント値は、Ｄ／Ａコンバータ１６２に入力される。Ｄ／Ａコンバータ１６２は、カウント値に比例するバイアス電圧ＢＰ１を発生させる。
【００４６】
バイアス電圧ＢＰ１は、トランジスタＴｒ７のゲート電圧となる。トランジスタＴｒ７はソース接地され、ドレインは遅延回路１３２に含まれる複数のインバータＩＮＶの電源端子と接続される。具体的には、遅延回路１３２に含まれるインバータＩＮＶ１〜ＩＮＶ（２ｎ）のうち、奇数番目のインバータＩＮＶ１、ＩＮＶ３、・・・・、ＩＮＶ（２ｎ−１）と接続される。カウント値が大きいほど、バイアス電圧ＢＰ１が高いため、奇数番目のインバータＩＮＶ１、ＩＮＶ３、・・・・、ＩＮＶ（２ｎ−１）による遅延が小さくなる。いいかえれば、内部クロックＩＣＫＬのライジングエッジの遅延が小さくなる。
【００４７】
位相差が１／４周期よりも大きいときには、第１遅延検出信号ＰＤ１がハイとなり、カウンタ値は２ビットずつ調整される。位相差が１／４周期未満のときには第１遅延検出信号ＰＤ１はローとなり、カウンタ値は１ビットずつ調整される。すなわち、位相差が大きいときにはバイアス電圧ＢＰ１の１回あたりの調整量が大きいため位相差は急速に縮小するが、位相差が小さくなると調整量が小さくなるため位相差を精密に制御できる。このような制御方法により、タイミング調整の高速化と精緻化を両立させている。
【００４８】
なお、本実施形態においては、カウント値は１ビットずつ、または、２ビットずつ調整されるとして説明したが、カウンタ値の１回あたりの更新量は設計条件等に応じて任意に決定されればよい。同様に、１／４周期の位相差を境界値とすることは必須ではなく、任意に設定されればよい。更に、このような境界値は複数設けられてもよい。たとえば、位相差が１／８周期以上１／４周期未満のときにはカウント値を２ビットずつ更新し、１／４周期以上のときには３ビットずつ更新するとしてもよい。
【００４９】
図７は、デューティ検知回路１４０の回路図である。デューティ検知回路１４０は、基準電位発生回路１６４、検出電位発生回路１６６、バイアス回路１６８およびコンパレータＣＭＰ３、ＣＭＰ４、ＣＭＰ５を含む。デューティ検知回路１４０における基準電位発生回路１６４と検出電位発生回路１６６は、位相差判定回路１４４における基準電位発生回路１５２と検出電位発生回路１５４とは構成が異なるが、基本的な原理はほぼ同様である。
【００５０】
基準電位発生回路１６４において、電源電位ＶＰＥＲＩとグランド電位ＶＳＳの間には、トランジスタＴｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１が接続される。トランジスタＴｒ１０とトランジスタＴｒ１１は並列接続される。トランジスタＴｒ１０のゲートには内部クロック信号ＲＤＣＬＫＴが供給され、トランジスタＴｒ１１のゲートには内部クロック信号ＲＤＣＬＫＴのインバータＩＮＶＦによる反転信号が供給されるため、トランジスタＴｒ９のソースは、常時、トランジスタＴｒ１０かＴｒ１１のいずれかを介してグランドと接地される。
【００５１】
また、電源電位ＶＰＥＲＩとグランド電位ＶＳＳの間には、トランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４、Ｔｒ１５が接続される。トランジスタＴｒ１４とトランジスタＴｒ１５は並列接続される。トランジスタＴｒ１４のゲートには内部クロック信号ＲＤＣＬＫＴが供給され、トランジスタＴｒ１５のゲートには内部クロック信号ＲＤＣＬＫＴの反転信号が供給されるため、トランジスタＴｒ１３のソースは、常時、トランジスタＴｒ１４かＴｒ１５のいずれかを介してグランドと接地される。トランジスタＴｒ１０、Ｔｒ１１、Ｔｒ１４、Ｔｒ１５は同一サイズのトランジスタである。トランジスタＴｒ９とトランジスタＴｒ１３のサイズ比は、６０：４０に設定されている。トランジスタＴｒ８、Ｔｒ１２はＰチャネル型、他のトランジスタＴｒ９〜Ｔｒ１１、Ｔｒ１３〜Ｔｒ１５はＮチャネル型のＭＯＳトランジスタである。
【００５２】
基準電位発生回路１６４において、トランジスタＴｒ８とトランジスタＴｒ９の接続点であるノードＮ２Ａの電位は「基準電位Ａ」として取り出され、コンパレータＣＭＰ３の非反転入力となる。また、トランジスタＴｒ１２とトランジスタＴｒ１３の接続点であるノードＮ２Ｂの電位は「基準電位Ｂ」として取り出され、コンパレータＣＭＰ４の反転入力となる。ノードＮ２ＡはキャパシタＣ５、ノードＮ２ＢはキャパシタＣ６を介してそれぞれグランド接地される。
【００５３】
トランジスタＴｒ８、Ｔｒ１２のゲートには第２調整信号ＳＹＮＣＬＫ２が入力される。また、トランジスタＴｒ９とＴｒ１３のゲートには、バイアス回路１６８を介して第２調整信号ＳＹＮＣＬＫ２が入力される。
【００５４】
検出電位発生回路１６６においては、電源電位ＶＰＥＲＩとグランド電位ＶＳＳの間には、トランジスタＴｒ１６、Ｔｒ１７、Ｔｒ１８が接続される。また、電源電位ＶＰＥＲＩとグランド電位ＶＳＳの間には、トランジスタＴｒ１９、Ｔｒ２０、Ｔｒ２１が接続される。トランジスタＴｒ１６、Ｔｒ１９はＰチャネル型であり、他のトランジスタＴｒ１７、Ｔｒ１８、Ｔｒ２０、Ｔｒ２１はＮチャネル型である。トランジスタＴｒ１６、Ｔｒ１９のゲートには第２調整信号ＳＹＮＣＬＫ２が入力される。また、トランジスタＴｒ１７とＴｒ２０のゲートには、バイアス回路１６８を介して第２調整信号ＳＹＮＣＬＫ２が入力される。トランジスタＴｒ１８のゲートには内部クロック信号ＲＤＣＬＫＴが入力され、トランジスタＴｒ２１のゲートには内部クロック信号ＲＤＣＬＫＴの反転信号が入力される。すなわち、トランジスタＴｒ１８とトランジスタＴｒ２１は相補的にオン・オフ制御される。トランジスタＴｒ１８とトランジスタＴｒ２１は、トランジスタＴｒ１０等と同一サイズのトランジスタである。また、トランジスタＴｒ１７とトランジスタＴｒ２０のサイズ比は１００：１００に設定されている。
【００５５】
検出電位発生回路１６６において、トランジスタＴｒ１６とトランジスタＴｒ１７の接続点であるノードＮ１Ａの電位は「検出電位Ａ」として取り出され、コンパレータＣＭＰ２の非反転入力、コンパレータＣＭＰ３の反転入力、コンパレータＣＭＰ４の非反転入力となる。また、トランジスタＴｒ１９とトランジスタＴｒ２０の接続点であるノードＮ１Ｂの電位は「検出電位Ｂ」として取り出され、コンパレータＣＭＰ２の反転入力となる。ノードＮ１ＡはキャパシタＣ３、ノードＮ１ＢはキャパシタＣ４を介してそれぞれ接地される。
【００５６】
第２調整信号ＳＹＮＣＬＫ２がロー（不活性）のときには、トランジスタＴｒ８、Ｔｒ１２、Ｔｒ１６、Ｔｒ１９がそれぞれオンとなる。一方、トランジスタＴｒ９、Ｔｒ１３、Ｔｒ１７、Ｔｒ２０はオフとなる。このため、ノードＮ１Ａ、Ｎ１Ｂ、Ｎ２Ａ、Ｎ２Ｂに接続されたキャパシタＣ３〜Ｃ６はいずれも電源電位ＶＰＥＲＩにてプリチャージされる。
【００５７】
第２調整信号ＳＹＮＣＬＫ２がハイ（活性）となると、トランジスタＴｒ８、Ｔｒ１２、Ｔｒ１６、Ｔｒ１９はオフとなる代わりにトランジスタＴｒ９、Ｔｒ１３、Ｔｒ１７、Ｔｒ２０がオンとなる。
【００５８】
内部クロック信号ＲＤＣＬＫＴがハイのときトランジスタＴｒ１８がオン、トランジスタＴｒ２１がオフとなり、内部クロック信号ＲＤＣＬＫＴがローのときはその逆となる。トランジスタＴｒ１７とトランジスタＴｒ２０は同サイズなので、内部クロック信号ＲＤＣＬＫＴのデューティ比が５０％であれば、検出電位Ａとノード検出電位Ｂは一致する。すなわち、デューティ比が５０％を超えるときには検出電位Ａは低くなり、デューティ検出信号ＤＷはロー（Ｌ）となる。反対に、デューティ比が５０％未満のときには検出電位Ａは高くなり、デューティ検出信号ＤＷはハイ（Ｈ）となる。
【００５９】
トランジスタＴｒ９とトランジスタＴｒ１７のサイズ比は６０：１００なので、トランジスタＴｒ９の方がオン電流が小さい。したがって、内部クロック信号ＲＤＣＬＫＴのデューティ比が６０％以上のときには、検出電位Ａ＜基準電位Ａとなり、第１境界検出信号Ｄ６０はハイ（Ｈ）となる。
【００６０】
トランジスタＴｒ１３とトランジスタＴｒ１７のサイズ比は４０：１００なので、トランジスタＴｒ１３の方がオン電流が小さい。したがって、内部クロック信号ＲＤＣＬＫＴのデューティ比が４０％未満のときには、検出電位Ａ＞基準電位Ｂとなり、第２境界検出信号Ｄ４０はハイ（Ｈ）となる。
【００６１】
したがって、デューティ検出信号ＤＷ信号によりデューティ比の５０％からのずれが検出され、第１境界検出信号Ｄ６０と第２境界検出信号Ｄ４０により６０％以上あるいは４０％未満の大きなずれが発生しているか否かが示される。
【００６２】
図８は、遅延回路１３２およびデューティ制御回路１３６の関係を示す機能ブロック図である。デューティ制御回路１３６は、カウンタ回路１７０、Ｄ／Ａコンバータ１７２およびトランジスタＴｒ２３を含む。カウンタ回路１７０は、第２調整信号ＳＹＮＣＬＫ２によりカウント値が更新される回路であり、デューティ検出信号ＤＷ、第１境界検出信号Ｄ６０および第２境界検出信号Ｄ４０が入力される。デューティ検出信号ＤＷは、内部クロック信号ＲＤＣＬＫＴのデューティが５０％以上のときにはロー、５０％未満のときにはハイとなる信号である。デューティ比が６０％以上のときには第１境界検出信号Ｄ６０がハイとなり、デューティ比が４０％未満のときには第２境界検出信号Ｄ４０がローとなる。
【００６３】
カウンタ回路１７０は、デューティ検出信号ＤＷがハイのとき、ｍ＋１ビットのカウント値（Ｃ１＜０：ｍ＞）をカウントダウンする。ローのときにはカウントアップする。第１境界検出信号Ｄ６０か第２境界検出信号Ｄ４０がハイのときには２ビットずつカウントする。カウント値は、Ｄ／Ａコンバータ１７２に入力される。Ｄ／Ａコンバータ１７２は、カウント値に比例するバイアス電圧ＢＰ２を発生させる。
【００６４】
バイアス電圧ＢＰ２は、トランジスタＴｒ２３のゲート電圧となる。トランジスタＴｒ２３はソース接地され、ドレインは遅延回路１３２に含まれる複数のインバータＩＮＶの電源端子と接続される。具体的には、遅延回路１３２に含まれるインバータＩＮＶ１〜ＩＮＶ（２ｎ）のうち、フォーリングエッジに対応する偶数番目のインバータＩＮＶ２、ＩＮＶ４、・・・・、ＩＮＶ（２ｎ）と接続される。カウント値が大きいほど、バイアス電圧ＢＰ２が高いため、偶数番目のインバータＩＮＶ２、ＩＮＶ４、・・・・、ＩＮＶ（２ｎ）による遅延が小さくなる。いいかえれば、内部クロックＩＣＫＬのフォーリングエッジの遅延が小さくなる。
【００６５】
デューティ比が６０％以上または４０％未満となるとき、すなわち、デューティ比が理想値の５０％から大きく乖離しているときには第１境界検出信号Ｄ６０か第２境界検出信号Ｄ４０がハイとなり、カウンタ値は２ビットずつ調整される。４０％〜６０％の範囲内にあるときには、カウンタ値は１ビットずつ調整される。すなわち、デューティ比が理想値から大きくずれているときにはバイアス電圧ＢＰ２の１回あたりの調整量が大きいためデューティ比は急速に改善するが、ずれが小さくなると調整量も小さくなるためデューティ比を精密に制御できる。このような制御により、デューティ比調整の高速化と精緻化を両立させている。
【００６６】
なお、デューティ比制御についてもカウンタ値の１回あたりの更新量は設計条件等に応じて任意に決定されればよい。同様に、４０％や６０％のデューティ比を境界値とすることは必須ではなく、任意に設定されればよい。
【００６７】
図９は、遅延回路１３２と位相制御回路１３４、デューティ制御回路１３６の関係をまとめて示す機能ブロック図である。内部クロック信号ＩＣＬＫのライジングエッジは奇数番目のインバータＩＮＶを制御する位相制御回路１３４により１６クロックごとに調整され、これにより外部クロック信号ＣＬＫＴと内部クロック信号ＲＤＣＬＫＴの位相差が解消される。また、内部クロックＩＣＫＬのフォーリングエッジは偶数番目のインバータＩＮＶを制御するデューティ制御回路１３６により３２クロックごとに調整され、これにより内部クロック信号ＲＤＣＬＫＴのデューティ比が目標値（５０％）に近づけられる。
【００６８】
以上、本実施形態における半導体記憶装置１００、特に、内部クロック調整回路１１４によれば、内部クロック信号ＤＣＬＫＴの位相遅れや波形ひずみを効率的に改善できる。位相が大きくずれているときには、１回あたりの調整量が大きくなるため、位相差を急速に改善できる。また、位相のずれが小さいときには１回あたりの調整量が小さくなるため、位相を精密に調整できる。デューティ比についても同様である。この結果、タイミング調整の高速化と精緻化の両立が可能となる。
【００６９】
以上、本発明をいくつかの実施の形態をもとに説明した。これらの実施の形態は例示であり、いろいろな変形および変更が本発明の特許請求範囲内で可能なこと、またそうした変形例および変更も本発明の特許請求の範囲にあることは当業者に理解されるところである。従って、本明細書での記述および図面は限定的ではなく例証的に扱われるべきものである。
【００７０】
なお、調整ピッチの変更はライジングエッジとフォーリングエッジの双方に対して行う必要はなく、いずれか一方のみとしてもよい。また、ライジングエッジとフォーリングエッジの調整方法は上記に限定されるものではない。たとえば、遅延回路１３２において使用するインバータの数を変更することにより遅延量を調整してもよい。
【符号の説明】
【００７１】
１００  半導体記憶装置、１１０  アドレス入力回路、１１２  コマンド入力回路、１１４  内部クロック調整回路、１１６  ロウ制御回路、１１８  ロウデコーダ、１２０  メモリセルアレイ、１２２  カラムデコーダ、１２４  カラム制御回路、１２６  データ入出力回路、１２８  出力バッファ回路、１３０  内部バッファ回路、１３２  遅延回路
１３４  位相制御回路、１３６  デューティ制御回路、１３８  位相検知回路、１４０  デューティ検知回路、１４２  レプリカ回路、１４４  位相差判定回路、１４６  調整指示回路、１５０  バイアス回路、１５２  基準電位発生回路、１５４  検出電位発生回路、１６０  カウンタ回路、１６２  Ｄ／Ａコンバータ、１６４  基準電位発生回路、１６６  検出電位発生回路、１６８  バイアス回路、１７０  カウンタ回路、１７２  Ｄ／Ａコンバータ、ＩＣＬＫＴ  内部クロック信号、ＤＣＬＫ  内部クロック信号、ＲＤＣＬＫＴ  内部クロック信号、ＰＤ１  第１遅延検出信号、ＰＤ２  第２遅延検出信号、ＤＷ  デューティ検出信号、Ｄ６０  第１境界検出信号、Ｄ４０  第２境界検出信号、ＰＨＡ  フェーズ信号、ＣＭＰ  コンパレータ、Ｔｒ  トランジスタ、ＯＲ  ＯＲ回路、ＩＮＶ  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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