(57)【要約】【課題】伝送速度が異なる複数の信号を同時に送受信する無線システムにおけるＦＩＦＯフィルタの回路規模の縮小化が不十分。【解決手段】伝送速度が異なる２チャンネルのデジタル入力信号100，200をＦＩＦＯ３１１，３１２に各伝送速度で冗長化して書き込み、伝送速度の速い方の４倍速にて一定時間間隔で読み出してＭＵＸ３３で合成しデータの間に‘０’を挿入する。この見かけ上単一チャンネル化されたデータを共通のシフトレジスタ部１０へ入力する。ＦＩＲ演算部２０は、シフトレジスタ部１０の出力に対して、係数切替部５０がチャンネル対応に切り替えるＦＩＲ係数を乗算し加算する。データ抽出部４０は元の伝送速度でチャンネル毎にデータを出力する。【選択図】図１
2011193204.tif 000002
【特許請求の範囲】
【請求項１】
複数のチャンネルから入力する相異なる伝送速度のデジタル信号を前記チャンネルと１対１対応のＦＩＦＯに前記伝送速度で格納する手段と、
前記格納されたデジタル信号を前記伝送速度の内の最高速度の２倍超の高速度で時分割にてシフトレジスタ群へ読み出す手段と、
前記読み出されたデジタル信号について前記シフトレジスタ群を含む同一の回路でＦＩＲフィルタ処理を行なう手段と、
前記ＦＩＲフィルタ処理が行われたデジタル信号を前記高速度で前記チャンネルと１対１対応に振り分ける手段と、
前記振り分けられデータ信号を前記伝送速度に戻して出力する手段を有することを特徴とするＦＩＲフィルタ回路。
【請求項２】
前記格納時に、当該デジタル信号の前に直前のデジタル信号の後半部分、後に直後のデジタル信号の前半部分を前記シフトレジスタ群の少なくとも段数分だけ連結することにより冗長化する手段と、
前記連結されたデジタル信号の間に‘０’を挿入する手段と、
前記冗長化され‘０’が挿入されたデジタル信号について前記ＦＩＲフィルタ処理の後で当該デジタル信号を抽出して前記振分けに供する手段を有することを特徴とする請求項１に記載のＦＩＲフィルタ回路。
【請求項３】
複数のチャンネルから入力する相異なる伝送速度のデジタル信号に対してシフトレジスタ群を含む同一の回路でＦＩＲフィルタ処理を行なうＦＩＲフィルタ回路において、
前記当該デジタル信号が冗長して前記伝送速度で書き込まれ、前記伝送速度の内の最高速度の２倍超の高速度で、直前のデジタル信号の後半部分、当該デジタル信号，直後のデジタル信号の前半部分が順次に読み出される前記チャンネルと１対１対応の入力ＦＩＦＯと、
いずれかの前記入力ＦＩＦＯから読み出されるデジタル信号を時分割にて時間選択する選択回路と、
前記選択されたデジタル信号について、前記当該デジタル信号の前に直前のデジタル信号の後半部分、後に直後のデジタル信号の前半部分を前記シフトレジスタ群の少なくとも段数分だけ連結し、かつ連結されたデジタル信号の間に‘０’を挿入して前記シフトレジスタ群へ出力する合成回路と、
前記冗長化され‘０’が挿入されたデジタル信号について前記ＦＩＲフィルタ処理の後に当該デジタル信号を前記高速度で抽出するデータ抽出回路と、
前記抽出された当該デジタル信号を前記高速度で前記チャンネルと１対１対応に振り分けるＳＥＬと、
前記振り分けられたデジタル信号を前記高速度で書き込み、前記伝送速度で読み出される前記チャンネルと１対１対応の出力ＦＩＦＯを有することを特徴とするＦＩＲフィルタ回路。
【請求項４】
前記入力ＦＩＦＯは、第１のＦＩＦＯと第２のＦＩＦＯと第３のＦＩＦＯから成り、
前記選択回路からのライトイネイブル信号により、前記第１のＦＩＦＯはデジタル信号の全て、前記第２のＦＩＦＯはデジタル信号の後半部分、前記第３のＦＩＦＯはデジタル信号の前半部分をそれぞれ書き込み、
前記選択回路からのリードイネイブル信号により、前記第１のＦＩＦＯは当該デジタル信号、前記第２のＦＩＦＯは当該デジタル信号の直前のデジタル信号の後半部分、前記第３のＦＩＦＯは当該デジタル信号の直後のデジタル信号の前半部分をそれぞれ前記合成回路へ読み出すことを特徴とする請求項３に記載のＦＩＲフィルタ回路。
【請求項５】
前記ＦＩＲフィルタ処理では、前記シフトレジスタ群からの出力に対して、チャンネル毎に異なるフィルタ係数を乗算することを特徴とする請求項１〜請求項４に記載のＦＩＲフィルタ回路。
【請求項６】
前記フィルタ係数の切替タイミングは前記‘０’挿入部の中間時点で行うことを特徴とする請求項５に記載のＦＩＲフィルタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＩＲフィルタ回路に関し、特に、伝送速度が異なる複数の信号を同時に送受信する無線システムにおけるＦＩＲフィルタ回路に関する。
【背景技術】
【０００２】
近年、無線システムにおいては、ベースバンド信号帯のデータ復調回路部の電力低減あるいは装置の小型化を図るために、通常、大規模集積回路（ＬＳＩ）やプログラマブルロジックデバイス（ＦＰＧＡ）を導入している。また、複雑化した無線システムでは、伝送速度の異なる複数チャンネルのデジタル信号が入力されることが多い。例えば、16KHzの音声信号と1.28MHzのデータ伝送信号である。
【０００３】
複数チャンネルのデジタル信号が入力する場合、ＦＰＧＡの乗算器および回路素子の数が不足してくるために、同じ回路をチャンネル数だけ用意するか装置自体をチャンネル数台にする必要があった。これ回避するため、時分割処理方式により複数チャンネルのデジタル信号を同一フィルタ条件と同一伝送速度で処理することにより回路規模を縮小した技術が従来から種々提案されている。
【０００４】
図５は、従来のこの種の時分割処理方式の一例を示すブロック図を示す。このデジタルＦＩＲ回路は、２つのチャンネルのデジタル入力信号100，デジタル入力信号200をCLKに同期して、それぞれ第１シフト部１２，第２シフト部１３へ入力して、シフト動作を行なった後にCLKに同期して交互にデジタル信号を読み出して、ＦＩＲ演算部２０を時分割動作させることにより共用化したものである。
【０００５】
マルチプレクサ１４は、第１シフト部１２側のデータか第２シフト部１３側のデータかを選択して、ＦＩＲ演算部２０に時分割データとして供給するものである。CLKは、このための選択信号でもあり、CLKがハイレベルのときは第１シフト部１２の出力データを出力し、CLKがローレベルのときは第２シフト部１３の出力データを出力する。ＦＩＲ演算部２０は、マルチプレクサ１４からのデータを受けて、乗算と加算によりＦＩＲフィルタ演算を実施した後、デマルチプレクサ（ＤＥＭＵＸ）１５に供給する。
【０００６】
ＤＥＭＵＸ１５は、演算結果の時分割データを受けて、CLKの立下りエッジで第１チャンネル、立上りエッジで第２チャンネルのデータを各々ラッチして再生出力する。このような回路構成によって、回路規模の大部分を占めている多数の乗算器と加算器を半数にすることができ、全体としても回路規模がほぼ半減できる。しかし、この回路では、シフト部がチャンネル数だけ必要になるし、異なるフィルタ係数の用意が必要な異なるフィルタ条件に対応したものでもなく、入力してくるデジタル信号の伝送速度が異なる場合に対応したものでもない。
【０００７】
サンプリング周波数の異なる入力データを処理することが可能で、回路規模を簡素化した多チャンネル用のデジタルフィルタも知られている。この回路は、時分割多重化された入力データを異なるサンプリング周波数でチャンネルごとにシフトレジスタに格納し、順次に読み出して共通の演算部で乗算・累積加算した後でチャンネル対応に出力するというものである。
【０００８】
しかし、この回路では、チャンネル対応に異なるフィルタ係数は用意しているが、やはりシフト部がチャンネル数だけ必要になる。なお、ここでの記載でいうところのチャンネルとは、サンプリング周波数が異なる入力データに対応し、各チャンネルのデータは１つの端子から時分割で入力してくることを想定している。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平８−３２４０９号公報
【特許文献２】特開２００３−２６４４５１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
発明が解決しようとする問題点は、伝送速度が異なる複数の信号を同時に送受信する無線システムにおいて、回路規模の縮小が十分でない点である。
【課題を解決するための手段】
【００１１】
本発明は、複数のチャンネルからの相異なる伝送速度のデジタル入力信号をチャンネルと１対１対応のクロックでチャンネルと１対１対応のＦＩＦＯに格納し、より高速の同一クロックで時分割にてシフトレジスタ群へ読み出すことを最も主要な特徴とする。
【発明の効果】
【００１２】
本発明は、チャンネルと１対１対応のクロックでチャンネルと１対１対応のＦＩＦＯに入力データを格納し、より高速の同一クロックで時分割にてシフトレジスタ群へ読み出すこととしたため、乗算器と加算器は勿論、シフトレジスタ部をも各チャンネルで共用することができるので、伝送速度が異なる複数の信号を同時に送受信する無線システムにおいても、ＦＩＲフィルタ回路の回路規模の縮小化をより一層拡大できるという利点がある。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施例１のブロック図である。
【図２】データ冗長部３０の詳細例のブロック図である。
【図３】データ冗長化と‘０’挿入を説明するための１チャンネルに対する微視的なタイムチャートである。
【図４】データ冗長化と‘０’挿入を説明するための２チャンネルに対する巨視的なタイムチャートである。
【図５】従来例のブロック図である。
【発明を実施するための形態】
【００１４】
本発明では、同時に受信した伝送速度の異なる複数チャンネルの信号をチャンネルと１対１対応のＦＩＦＯに各受信速度で書き込み、各チャンネルの受信速度の内で最高の受信速度の２倍超の速度で、各ＦＩＦＯデータを共通のＦＩＲフィルタ部へ順次に読み出す。読出しクロック速度は同一であるため、ＦＩＲフィルタ部に入力される信号は単一チャンネルと見做せる。
【００１５】
上記のように、受信したデータをＦＩＦＯにおいて速度変換してＦＩＲフィルタ部へ時分割出力するため、ＦＩＲフィルタ部のシフトレジスタ部には一時的にデータが存在しない状態が現出することとなり、データの連続性を担保できず、正常に信号を処理できなくなる。そこで、直前のデータおよび直後のデータの各一部を当該データに連結してデータを冗長化する。
【００１６】
また、連結データと連結データとの間に‘０’挿入することにより、シフトレジスタ部をクリアして他チャンネルのＦＩＲフィルタ処理による不要データを一掃する。ＦＩＲフィルタ処理は、冗長化され‘０’が挿入されたデータについて行なう。その後でデータの冗長部分と挿入された‘０’を削除し受信時の伝送速度に戻して出力する。
【００１７】
このようにして、伝送速度が異なる複数チャンネルのデジタル入力信号であっても、各チャンネルに対してシフトレジスタ部をも共用化したＦＩＲフィルタ回路を実現した。
【実施例１】
【００１８】
図１は本発明のＦＩＲフィルタ回路の実施例１を示すブロック図である。この回路は、伝送速度が異なる２つのチャンネルのデジタル入力信号100とデジタル入力信号200を入力し、１つの回路でＦＩＲフィルタ処理を施して、２つのチャンネルのデジタル出力信号110とデジタル出力信号210を得るものである。
【００１９】
そのために、ＦＩＲフィルタ処理を実行するシフトレジスタ部１０，係数切替部５０およびＦＩＲ演算部２０から成るＦＩＲ中核部の前段にデータ冗長部３０、後段にデータ抽出部４０を備えている。データ冗長部３０はチャンネルと１対１対応にデジタル入力信号100とデジタル入力信号200を入力し、データ抽出部４０はチャンネルと１対１対応にデジタル出力信号110とデジタル出力信号210を出力する。それらの間に位置するＦＩＲ中核部はチャンネル対応にデータを時分割処理する。なお、デジタル入力信号100は、例えば、伝送速度が16KHzの音声信号であり、デジタル入力信号200は、例えば、伝送速度が1.28MHzのデータ伝送信号である。
【００２０】
データ冗長部３０は、デジタル入力信号100とデジタル入力信号200を、より高速の同じ伝送速度に変換してシフトレジスタ部１０へ時分割でバースト的に送付する。送付は、時分割で切り替えて行なわれる。このとき、送付するデジタル信号を冗長化することによりシフトレジスタ部１０におけるデータの連続性を担保すると共に、バースト的なデータの間に‘０’を挿入することでシフトレジスタ部１０をクリアして他チャンネルのデータ処理による不要データを一掃する。なお、冗長長はシフトレジスタ部１０におけるシフト段数と同数である。
【００２１】
データ冗長部３０は、２つのチャンネルと１対１対応のＦＩＦＯ３１１，ＦＩＦＯ３１２と、選択回路３２と、合成回路（ＭＵＸ）３３とで構成される。ＦＩＦＯ３１１にはデジタル入力信号100がその伝送速度に対応したCLK_1で書き込まれ、より高速なCLK_0で読み出される。同様に、ＦＩＦＯ３１２にはデジタル入力信号200がその伝送速度に対応したCLK_2で書き込まれ、より高速なCLK_0で読み出される。
【００２２】
これによってＦＩＲ演算の高速化を図る。また、ＦＩＦＯ３１１とＦＩＦＯ３１２を共通のCLK_0で読み出すことによって、伝送速度が異なる２つのチャンネルに対してシフトレジスタ部１０の減衰特性を不変とし、係数切替部５０およびＦＩＲ演算部２０は勿論のことシフトレジスタ部１０をも単一化し、この結果によりＦＩＲフィルタ回路の回路規模の縮小化をより一層拡大できるようになる。
【００２３】
CLK_0の周波数は、CLK_1の周波数とCLK_2の周波数の内の最高速の周波数の２倍超とされる。これは、CLK_1，CLK_2でＦＩＦＯ３１１，ＦＩＦＯ３１に同時に書き込まれた一群のシンボルから成るデジタル入力信号をCLK_0に同期して時分割で読み出し、シフトレジスタ部１０でシフト動作を行うときに破綻をきたないようにするためである。
【００２４】
また、バースト的なデータをシフトレジスタ部１０に入力する場合、シフトレジスタ部１０内のデータを乗算して乗算結果の全体を加算するため、ＳＲ１１のいずれかに過去のデータが残っていると、本来とは異なるデータとの加算になってしまう。そこで、パケットの直前に前信号の後半部およびパケットの直後に次信号の前半部を連結して冗長化する。この冗長化を欠くとシフトレジスタ部１０には一時的にデータが存在しない状態が現出する。また、この連結された信号の前に‘０’を挿入し、シフトレジスタ部１０をクリアにしておく。このような措置を講じることで、正常な出力が得られることとなるのである。
【００２５】
選択回路３２は、ＦＩＦＯ３１１とＦＩＦＯ３１２のいずれか一方の出力を同じ時間間隔で切り替える。図２は、ＦＩＦＯ３１１の構成、およびＦＩＦＯ３１１と選択回路＆ＭＵＸ（３２＆３３）との間で授受される信号を示している。ＦＩＦＯ３１２についても同様である。ＦＩＦＯ３１１は、デジタル入力信号100（図１における100）がパラレルに入力される３つのＦＩＦＯ１ａ，ＦＩＦＯ１ｂおよびＦＩＦＯ１ｃから成る。これは、前述のデジタル信号の冗長化を行なうためである。
【００２６】
選択回路３２は、ＦＩＦＯ１ａへはデジタル入力信号100受信時には常にイネイブルとされるライトイネイブル信号wr_1aを出力し、ＦＩＦＯ１ｂへはデジタル入力信号100の１パケット（例えば16シンボル）の後半部分について所定の一部（例えば8シンボル）だけを受信時にイネイブルとされるライトイネイブル信号wr_1bを出力し、ＦＩＦＯ１ｃへはデジタル入力信号100の１パケット（例えば16シンボル）の前半部分について所定の一部（例えば8シンボル）だけを受信時にイネイブルとされるライトイネイブル信号wr_1cを出力する。ライトイネイブル信号wr_1bおよびライトイネイブル信号wr_1cのパルス幅は、１／２パケット長分のCLK_1の個数の合計パルス幅ということになる。
【００２７】
また、選択回路３２は、ＦＩＦＯ１ａ，ＦＩＦＯ１ｂ，ＦＩＦＯ１ｃを読み出すためのリードイネイブル信号rd_1a，rd_1b，rd_1cを出力する。リードイネイブル信号rd_1b，rd_1cのパルス幅は、ライトイネイブル信号wr_1b，wr_1cのパルス幅に、CLK_1の周波数／CLK_0の周波数を乗じたものとなり、リードイネイブル信号rd_1aのパルス幅はライトイネイブル信号wr_1b，wr_1cのパルス幅の２倍である。
【００２８】
リードイネイブル信号rd_1aは、ライトイネイブル信号wr_1bと一致したタイミングで出力される。そして、リードイネイブル信号rd_1bはリードイネイブルrd_1aの前に連結して、リードイネイブル信号rd_1cはリードイネイブル信号rd_1aの後に連結してそれぞれ出力される。
【００２９】
このため、図３を参照することにより明らかになるように、リードイネイブル信号rd_1bはライトイネイブル信号wr_1bに先行することになるので、リードイネイブル信号rd_1bでＦＩＦＯ１ｂから読み出されるデータFIFO_1bは、当該パケットの１つ前のパケット（例えば16シンボル）の後半部分（例えば8シンボル）ということになる。また、リードイネイブル信号rd_1cの時点では、当該パケットの１つ後のパケットの前半部分が書き込まれているので、リードイネイブル信号rd_1cでＦＩＦＯ１ｃから読み出されるデータFIFO_1cは、当該パケットの１つ後のパケットの前半部分（例えば8シンボル）となる。
【００３０】
以上の結果、リードイネイブル信号rd_1aでＦＩＦＯ１ａから読み出される当該パケットデータFIFO_1aの直前に１つ前のパケットの後半部分、直後に１つ後のパケットの前半部分が接続されたデータFIFO_1a〜FIFO_1cがＦＩＦＯ３１１からＭＵＸ３３へ出力される。同様にして、ＦＩＦＯ３１２からもデータFIFO_2a〜FIFO_2cがＭＵＸ３３へ出力される。１つ前のパケットの後半部分は、当該パケットがＦＩＦＯ１ａへ書き込み始めるとき、また１つ後のパケットの前半部分は、当該パケットがＦＩＦＯ１ａへの書込みを終了し始めるときにデータの連続性を担保する。
【００３１】
ＦＩＦＯ３１１へのライトイネイブル信号wr_1とＦＩＦＯ３１２へのライトイネイブル信号wr_2は同じ時間に重なって供給されるが、ＦＩＦＯ３１１へのリードイネイブル信号dr_1とＦＩＦＯ３１２へのリードイネイブル信号rd_2は、ＦＩＦＯ３１１とＦＩＦＯ３１２のいずれか一方のみからデータが読み出されるように時分割で供給される。このようにして、一定時間間隔でチャンネルルートを切替える。
【００３２】
ＭＵＸ３３は、前述のような理由により、データFIFO_1a〜FIFO_1cとデータFIFO_2a〜FIFO_2cそれぞれの前に一定長の‘０’データを挿入する。そして、このような２つのチャンネルのデータを合成してシフトレジスタ部１０へCLK_0に同期して出力する。図２には、この合成されたデータをMUX_1として示している。
【００３３】
シフトレジスタ部１０，係数切替部５０およびＦＩＲ演算部２０は周知のとおりである。シフトレジスタ部１０は、ＭＵＸ３３からのデータについてＳＲ１１ａ〜ＳＲ１１ｚによりＳＲｚ分だけ、CLK_0に同期してシフトし、係数切替部５０は２つのチャンネルそれぞれに対応したフィルタ係数を送出する。前述のデータ冗長長はＳＲの段数ｚ以上とされる。
【００３４】
ＦＩＲ演算部２０は、乗算器２１ａ〜２１ｚにより、シフトレジスタ部１０からの信号に係数切替部５０からのフィルタ係数を乗算し、加算器２１ａ〜２１ｙにより、乗算器２１ｚ〜２１ａにおける乗算結果を順次に累算加算していく。なお、係数切替部５０はデータ冗長部３０における選択回路３２に同期して、一方のチャンネルに対してはフィルタ係数１、他方のチャンネルに対してはフィルタ係数２というように切り替える。
【００３５】
加算器２１ａで得られる最終的なＦＩＲ演算の結果がデータ抽出部４０へ出力される。データ抽出部４０において、データ抽出回路４１は、加算器２１ａからのデータを受けて、冗長化されているデータ部分、即ち当該パケットの前後の部分をCLK_0に同期して取り除き必要なデータ（当該パケット）を抽出する。
【００３６】
ＳＥＬ４２は、抽出された当該パケットをデータ冗長部３０の選択回路３２に同期してチャンネル毎に振り分けて、ＦＩＦＯ４３１とＦＩＦＯ４３２へ出力する。ＦＩＦＯ４３１はデジタル入力信号100対応のデータ、ＦＩＦＯ４３２はデジタル入力信号200対応のデータをそれぞれCLK_0に同期して格納し、ＦＩＦＯ４３１からはCLK_1に同期してデジタル出力信号110、ＦＩＦＯ４３２からはCLK_2に同期してデジタル出力信号210が出力される。
【００３７】
次に、図３のタイムチャートを参照しながら、データ冗長化と‘０’挿入について詳細に説明する。CLK_0の周波数はCLK_1の周波数の4倍とする。図３において示すように、デジタル入力信号100がＦＩＦＯ３１１に入力したとする。デジタル入力信号100の１パケットは16シンボルから成り、１番目のパケットはシンボル01〜016、２番目のパケットはシンボル11〜116、３番目のパケットはシンボル21〜216・・・とする。なお、図３にでは図面サイズの関係上、シンボル01〜007とシンボル31以下は割愛している。また、図３においても、例えばFIFO_1AはＦＩＦＯ１ａに書き込まれたデータ、FIFO_1aは、ＦＩＦＯ１ａから読み出されたデータを表すものとする。
【００３８】
ライトイネイブル信号wr_1aはALL:Enableであるので、ＦＩＦＯ１ａにはデジタル入力信号100の全てのデータ（図３ではシンボル08〜216）が書き込まれる。この書込みデータをFIFO_1Aと記す。また、ライトイネイブル信号wr_1bは当該パケットの後半部分でイネイブルとなるので、ＦＩＦＯ１ｂには各パケットの後半部分（図３ではシンボル09〜016、19〜116、29〜216）のみが書き込まれる。この書込みデータをFIFO_1Bと記す。また、ライトイネイブル信号wr_1cは当該パケットの前半部分でイネイブルとなるので、ＦＩＦＯ１ｃには各パケットの前半部分（図３ではシンボル11〜18、21〜28）のみが書き込まれる。この書込みデータをFIFO_1Cと記す。この例では８シンボルが冗長化されるが、この冗長長はシフトレジスタ部１０の段数以上とされる。
【００３９】
タイミングt0でＦＩＦＯ１ａから読み出されるデータFIFO_1aはシンボル11〜116であり、その直前にＦＩＦＯ１ｃから読み出されるデータFIFO_1cはシンボル09〜016であり、その直後にＦＩＦＯ１ｂから読み出されるデータFIFO_1bはシンボル21〜28である。これらを連結したバースト的なデータMUX_1の間に‘０’が挿入される。
【００４０】
CLK_2の周波数はCLK_1の周波数とは異なるが、他方のチャンネルについても上述と同様な処理が行われる。ただし、チャンネル同士の信号が衝突しないように選択回路３２がＦＩＦＯ３１１の出力とＦＩＦＯ３１２の出力を切り替え、それぞれのチャンネルの信号は他チャンネルの‘０’挿入部分に当たるようにする。
【００４１】
図４は２チャンネルの場合のより実際的なタイミングチャートである。ここでは、デジタル入力信号200の１パケット長を160シンボル、CLK_1の周波数はCLK_2の周波数の4倍とし、CLK_0の周波数はCLK_1の周波数の4倍とする。図４においては、デジタル入力信号100の各パケットは参照記号「DA」、デジタル入力信号200の各パケットは参照記号「DB」をそれぞれ冠して表している。また、シフトレジスタ部１０のＳＲ段数を49段、当該パケットの前後の冗長長を80シンボルとする。図４においても、例えばFIFO_1AはＦＩＦＯ１ａに書き込まれたデータ、FIFO_1aは、ＦＩＦＯ１ａから読み出されたデータを表すものとする。
【００４２】
ＦＩＦＯ３１１のＦＩＦＯ１ａに１パケットの640シンボル（FIFO_1A）が書き込まれる間にＦＩＦＯ３１２のＦＩＦＯ２ａに書き込まれるデータ（FIFO_2A）は160シンボルとなる。また、冗長分の80シンボルは、ＦＩＦＯ１ｂとＦＩＦＯ１ｃに書き込まれる時間の4倍の時間で、ＦＩＦＯ３１２のＦＩＦＯ２ｂとＦＩＦＯ２ｃに書き込まれる。図４において、FIFO_2BとFIFO_2Cを示す時間はFIFO_1BとFIFO_1Cを示す時間帯の4倍になっていることが認められる。
【００４３】
ＦＩＦＯ１ｂにはデジタル入力信号100のパケットのシンボル581〜640（FIFO_1B）、ＦＩＦＯ１ｃにはデジタル入力信号100のパケットのシンボル1〜80（FIFO_1C）、ＦＩＦＯ２ｂにはデジタル入力信号200のパケットのシンボル81〜160（FIFO_2B）、ＦＩＦＯ２ｃにはデジタル入力信号200のパケットのシンボル1〜80（FIFO_2C）が書き込まれる。
【００４４】
選択回路３２は同じ時間でチャンネルを切り替え、ＦＩＦＯ３１１とＦＩＦＯ３１２の読出しにCLK_0を共用する。従って、ＦＩＦＯ１Ａの読出しデータFIFO_1aの時間は、ＦＩＦＯ１Ｂの読出しデータFIFO_1bの時間の4倍であるが、ＦＩＦＯ１Ｂ，ＦＩＦＯ１Ｃの読出しデータFIFO_2b，FIFO_2cの時間は、ＦＩＦＯ３１２Ｂ，ＦＩＦＯ２Ｃの読出しデータFIFO_b2，FIFO_2cの時間と同じである。
【００４５】
FIFO_1bとFIFO_1aとFIFO_1cを連結したデータMUX_1、およびFIFO_2bとFIFO_2aとFIFO_2cを連結したデータMUX_2がＭＵＸ３３で合成され、その出力MUX_0が49段のシフトレジスタ部１０を経てＦＩＲ演算部２０に入力する。係数切替部５０によるＦＩＲ係数１とＦＩＲ係数２の切替タイミングは‘０’挿入部の中間時点で行うようにする。チャンネル対応のＦＩＲ演算を等間隔で切り分けて相互干渉を回避するためである。なお、ＦＩＲ演算部２０の出力信号は‘０’部分と冗長信号分の繋ぎ目で、ＳＲ段数分だけ広がるが、本信号部分には影響を与えない。
【００４６】
データ抽出部４０においては、それぞれのチャンネルの本信号（FIFO_1a，FIFO_2a）だけが抽出される。ＳＥＬ４２は、選択回路３２と同期して、FIFO_1aはＦＩＦＯ４３１に、FIFO_2aはＦＩＦＯ４３２に送出する。ＦＩＦＯ４３１からは、ＦＩＦＯ３１１への書込み時と同じCLK_1に同期してデータを読み出してデジタル出力信号110を得る。同様に、ＦＩＦＯ４３２からは、ＦＩＦＯ３１２への書込み時と同じCLK_2に同期してデータを読み出してデジタル出力信号210を得る。
【００４７】
これにより、本実施例によれば、複数チャンネルのフィルタ係数おび伝送速度の異なるデジタル入力信号に対しても、同一のフィルタ回路を使用することにより、ＦＩＲフィルタ回路を１つのＦＩＲ演算部の共通化を可能にした。そのことにより、乗算器および加算器の削減ができ、小型化・低消費・装置の構成の簡素化ができる。
【００４８】
なお、本発明は上記の実施例に限定されるものではなく、例えば入力信号がバースト信号であり、複数の入力信号の関係が定倍関係にないシステムにも適用することが可能である。
【００４９】
上記実施の形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限定されない。
【００５０】
（付記１）複数のチャンネルから入力する相異なる伝送速度のデジタル信号を前記チャンネルと１対１対応のＦＩＦＯに前記伝送速度で格納する手段と、前記格納されたデジタル信号を前記伝送速度の内の最高速度の２倍超の高速度で時分割にてシフトレジスタ群へ読み出す手段と、前記読み出されたデジタル信号について前記シフトレジスタ群を含む同一の回路でＦＩＲフィルタ処理を行なう手段と、前記ＦＩＲフィルタ処理が行われたデジタル信号を前記高速度で前記チャンネルと１対１対応に振り分ける手段と、前記振り分けられデータ信号を前記伝送速度に戻して出力する手段を有することを特徴とするＦＩＲフィルタ回路。
【００５１】
（付記２）前記格納時に、当該デジタル信号の前に直前のデジタル信号の後半部分、後に直後のデジタル信号の前半部分を前記シフトレジスタ群の少なくとも段数分だけ連結することにより冗長化する手段と、前記連結されたデジタル信号の間に‘０’を挿入する手段と、前記冗長化され‘０’が挿入されたデジタル信号について前記ＦＩＲフィルタ処理の後で当該デジタル信号を抽出して前記振分けに供する手段を有することを特徴とする付記１に記載のＦＩＲフィルタ回路。
【００５２】
（付記３）複数のチャンネルから入力する相異なる伝送速度のデジタル信号に対してシフトレジスタ群を含む同一の回路でＦＩＲフィルタ処理を行なうＦＩＲフィルタ回路において、前記当該デジタル信号が冗長して前記伝送速度で書き込まれ、前記伝送速度の内の最高速度の２倍超の高速度で、直前のデジタル信号の後半部分、当該デジタル信号，直後のデジタル信号の前半部分が順次に読み出される前記チャンネルと１対１対応の入力ＦＩＦＯと、いずれかの前記入力ＦＩＦＯから読み出されるデジタル信号を時分割にて時間選択する選択回路と、前記選択されたデジタル信号について、前記当該デジタル信号の前に直前のデジタル信号の後半部分、後に直後のデジタル信号の前半部分を前記シフトレジスタ群の少なくとも段数分だけ連結し、かつ連結されたデジタル信号の間に‘０’を挿入して前記シフトレジスタ群へ出力する合成回路と、前記冗長化され‘０’が挿入されたデジタル信号について前記ＦＩＲフィルタ処理の後に当該デジタル信号を前記高速度で抽出するデータ抽出回路と、前記抽出された当該デジタル信号を前記高速度で前記チャンネルと１対１対応に振り分けるＳＥＬと、前記振り分けられたデジタル信号を前記高速度で書き込み、前記伝送速度で読み出される前記チャンネルと１対１対応の出力ＦＩＦＯを有することを特徴とするＦＩＲフィルタ回路。
【００５３】
（付記４）前記入力ＦＩＦＯは、第１のＦＩＦＯと第２のＦＩＦＯと第３のＦＩＦＯから成り、前記選択回路からのライトイネイブル信号により、前記第１のＦＩＦＯはデジタル信号の全て、前記第２のＦＩＦＯはデジタル信号の後半部分、前記第３のＦＩＦＯはデジタル信号の前半部分をそれぞれ書き込み、前記選択回路からのリードイネイブル信号により、前記第１のＦＩＦＯは当該デジタル信号、前記第２のＦＩＦＯは当該デジタル信号の直前のデジタル信号の後半部分、前記第３のＦＩＦＯは当該デジタル信号の直後のデジタル信号の前半部分をそれぞれ前記合成回路へ読み出すことを特徴とする付記３に記載のＦＩＲフィルタ回路。
【００５４】
（付記５）前記ＦＩＲフィルタ処理では、前記シフトレジスタ群からの出力に対して、チャンネル毎に異なるフィルタ係数を乗算することを特徴とする付記１〜付記４に記載のＦＩＲフィルタ回路。
【００５５】
（付記６）前記フィルタ係数の切替タイミングは前記‘０’挿入部の中間時点で行うことを特徴とする付記５に記載のＦＩＲフィルタ回路。
【符号の説明】
【００５６】
１０      シフトレジスタ部
１１      シフトレジスタ（ＳＲ）
２０      ＦＩＲ演算部
２１      乗算器
２２      加算器
３０      データ冗長部
３１      ＦＩＦＯ
３２      選択回路
３３      ＭＵＸ（合成回路）
４０      データ抽出部
４１      データ抽出回路
４２      ＳＥＬ
４３      ＦＩＦＯ
５０      係数切替部
３１１    ＦＩＦＯ
３１２    ＦＩＦＯ
４３１    ＦＩＦＯ
４３２    ＦＩＦＯ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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