(57)【要約】【課題】揮発性記憶素子のリフレッシュに要する消費電力を削減する。【解決手段】  メモリセルアレイに、予め保持領域とコピー領域とを設定する。パーシャルアクセスモードにエントリする際、前記保持領域に含まれるメモリセルの各々をコピー元とするとともに、該コピー元のメモリセルが接続されるビット線に接続された前記コピー領域に含まれる一又は複数のメモリセルをコピー先として、コピー動作を行う。その後、パーシャルアクセスモード期間中、前記コピー元のメモリセルと前記コピー先のメモリセルとをアクセス単位として動作させる。【選択図】図３
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【特許請求の範囲】
【請求項１】
メモリセルアレイに、予め保持領域とコピー領域とを設定し、
パーシャルアクセスモードにエントリする際、前記保持領域に含まれるメモリセルの各々をコピー元とするとともに、該コピー元のメモリセルが接続されるビット線に接続された前記コピー領域に含まれる一又は複数のメモリセルをコピー先として、コピー動作を行い、
その後、パーシャルアクセスモード期間中、前記コピー元のメモリセルと前記コピー先のメモリセルとをアクセス単位として動作させる、
ことを特徴とする半導体装置の制御方法。
【請求項２】
前記コピー元のメモリセルが接続されたワード線と、前記コピー先のメモリセルが接続されたワード線とを同時に活性化又は非活性化させることにより、前記コピー元のメモリセルと前記コピー先のメモリセルとをアクセス単位として動作させることを特徴とする請求項１に記載の半導体装置の制御方法。
【請求項３】
前記コピー先のメモリセルの数が２Ｎ−１（Ｎ：自然数）であり、前記保持領域と前記コピー領域とを設定することにより、Ｎの値を選択設定できることを特徴とする請求項１又は２に記載の半導体装置の制御方法。
【請求項４】
前記コピー先のメモリセルの数が多いほど、リフレッシュ動作間隔を長くすることを特徴とする請求項１，２又は３に記載に半導体装置の制御方法。
【請求項５】
前記コピー動作を終えると同時に、セルフリフレッシュモードにエントリし、前記アクセス単位で、セルフリフレッシュを実行することを特徴とする請求項１乃至４のいずれかに記載の半導体装置の制御方法。
【請求項６】
前記パーシャルアクセスモード期間中、周期的にセルフリフレッシュモードへのエントリとエグジットを繰り返し、セルフリフレッシュモードからエグジットする際に集中リフレッシュを行わないことを特徴とする請求項５に記載の半導体装置の制御方法。
【請求項７】
前記パーシャルアクセスモードからエグジットする際、全メモリセルに対して、前記アクセス単位で集中リフレッシュを行うことを特徴とする請求項１乃至６のいずれかに記載の半導体装置の制御方法。
【請求項８】
前記パーシャルアクセスモードからエグジットする際、前記セルフリフレッシュモード期間中であるならば、当該セルフリフレッシュモードからエグジットした後、前記パーシャルアクセスモードからエグジットすることを特徴とする請求項１乃至７のいずれかに記載の半導体装置の制御方法。
【請求項９】
複数のワード線と複数のメモリセルを含むメモリセルアレイと、
アドレス信号を生成するアドレス信号生成回路と、
前記アドレス信号生成回路から入力される前記アドレス信号に基づいて前記ワード線を活性化するワード線活性化信号を生成するワード線活性化信号生成回路と、
前記ワード線活性化信号生成回路を制御するコントローラとを備え、
前記コントローラは、パーシャルアクセスモードを表すパーシャルアクセスモード信号を生成し、
前記アドレス信号生成回路は、前記パーシャルアクセスモード信号に応じて、２Ｎ本（Ｎ：自然数）のワード線をアクセス単位とする前記アドレス信号を生成し、
前記ワード線活性化信号生成回路は、前記パーシャルアクセスモード信号及び前記アドレス信号に応じて、２Ｎ本のワード線をアクセス単位として同時に活性化するワード線活性化信号を生成することを特徴とする半導体装置。
【請求項１０】
前記アドレス信号生成回路は、
入力クロック信号をカウントして前記アドレス信号として出力するリフレッシュカウンタと、
前記パーシャルアクセスモード信号に含まれる選択設定信号に対応するＮの値に応じて、第１の周期又はその（２Ｎ）２倍の周期を持つ第１のクロック信号を生成する第１のクロック生成回路と、
前記第１のクロック信号を前記入力クロック信号として前記リフレッシュカウンタへ選択的に供給するクロック選択部と、
前記選択設定信号に対応するＮの値に応じて、前記リフレッシュカウンタのビット数を変更するビット数変更部と、を含む
ことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１のクロック生成回路は、前記選択設定信号に対応するＮの値に応じて、第１の周期の４倍、１６倍、６４倍又は２５６倍の周期を持つ前記第１のクロック信号を生成し、
前記ビット数変更部は、前記選択設定信号に対応するＮの値に応じて、前記リフレッシュカウンタの下位側の１,２,３又は４ビットを無効にする、
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記アドレス信号生成回路は、さらに、
第２の周期を持つ第２のクロック信号を生成する第２のクロック生成回路と、
前記リフレッシュカウンタのカウント値が一巡したか否かを判定する判定部と、を含み、
前記コントローラは、前記パーシャルアクセスモードにエントリするとき及びエグジットするときに、前記パーシャルアクセスモード信号に含まれるバースト信号を活性化し、
前記判定部は、前記バースト信号の活性化に応じて前記アドレス信号を保持し、保持したアドレス信号とその後に前記リフレッシュカウンタから出力されるアドレス信号とを比較し、これらが一致した場合に、前記コントローラへ停止信号を出力し、
前記コントローラは、前記停止信号を受けて前記バースト信号を非活性化し、
前記選択部は、前記バースト信号が活性化されてから非活性化されるまで、前記第１のクロック信号を前記入力クロック信号として前記リフレッシュカウンタへ供給する、
ことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１３】
前記パーシャルアクセスモード信号には、パーシャルアクセスモードへ移行してから所定時間だけ活性化されるコピーパルスが含まれており、
前記ワード線活性化信号生成回路は、コピーパルスが活性化されている間、同時に活性化されるべき２Ｎ本のワード線のうち、１本を活性化し、その後、２Ｎ本のワード線の全てを活性化する信号を前記ワード線活性化信号として生成し、これにより、２Ｎ本のワード線に接続されたメモリセルに同一のデータを保持させることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記パーシャルアクセスモードをエグジットするとき、前記第１のクロック信号を前記入力クロック信号として受けた前記リフレッシュカウンタから出力される前記アドレス信号を用いて、全メモリセルに対する集中リフレッシュを行うことを特徴とする請求項１０又は１１に記載の半導体装置。
【請求項１５】
前記パーシャルアクセスモード信号には、前記アクセス単位のワード線の数２Ｎを選択設定する選択設定信号が含まれており、
前記ワード線活性化信号生成回路は、前記選択設定信号に応じて同時に活性化されるワード線の数が２Ｎ本となるように前記ワード線活性化信号を生成することを特徴とする請求項９乃至１４のいずれかに記載の半導体装置。
【請求項１６】
前記選択設定信号は、前記アクセス単位のワード線の数２Ｎを、２，４，８及び１６の中から選択するものであることを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、リフレッシュ動作を必要とする揮発性半導体記憶素子を含む半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
電池を電源とする携帯電話機等の電子機器では、機能向上に伴い更なる消費電力の低減が求められている。そして、電子機器に用いられる揮発性半導体記憶素子のリフレッシュ動作に要する電力の低減は、その電子機器の消費電力の低減に貢献することができる。
【０００３】
特許文献１には、半導体メモリのセルフリフレッシュ動作におけるリフレッシュ周期を長期化し、消費電流の低減を実現する方法が開示されている。この方法では、予めメモリセルアレイに保持領域とコピー領域とを設定する。そして、セルフリフレッシュモード時に、保持領域のメモリセルに保持されたデータを、コピー領域のメモリセルにコピーし、１ビットの情報を複数のメモリセルで保持する。データを保証する領域を保持領域に限定することにより、セルフリフレッシュの対象となる全てのメモリセルをリフレッシュするために必要となるリフレッシュ回数（ワード線選択回数）を低減することができる。また、同一のデータを複数のメモリセルで保持することにより、リテンションタイムの延長し、リフレッシュ動作間隔を広くすることができる。これらの結果、特許文献１に記載の方法は、セルフリフレッシュモード時の消費電流を低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１２０２５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
携帯電話機は、低消費電力モード（待ち受けモード）のときも、基地局との通信を周期的に繰り返す。つまり、携帯電話機は、低消費電力モードのとき、セルフリフレッシュモードと通常アクセスモードとを交互に繰り返す。
【０００６】
特許文献１には、通常アクセスモード時の電流を低減することについての記載は無い。つまり、特許文献１の携帯電話機は、通常アクセスモード時には、通常の頻度でオートリフレッシュを実行する。
【０００７】
発明者は、低消費電力モード時のオートリフレッシュのための割り込み発生回数を低減できれば、さらに消費電流を低減できることを見出した。
【０００８】
本発明は、揮発性半導体記憶素子を含む半導体装置において、オートリフレッシュのための割り込み発生回数を低減し、それによって消費電力を低減できる半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の一実施の形態に係る半導体装置の制御方法は、メモリセルアレイに、予め保持領域とコピー領域とを設定し、パーシャルアクセスモードにエントリする際、前記保持領域に含まれるメモリセルの各々をコピー元とするとともに、該コピー元のメモリセルが接続されるビット線に接続された前記コピー領域に含まれる一又は複数のメモリセルをコピー先として、コピー動作を行い、その後、パーシャルアクセスモード期間中、前記コピー元のメモリセルと前記コピー先のメモリセルとをアクセス単位として動作させる、ことを特徴とする。
【００１０】
また、本発明の他の実施形態に係る半導体装置は、複数のワード線と複数のメモリセルを含むメモリセルアレイと、アドレス信号生成回路から入力される前記アドレス信号に基づいて前記ワード線を活性化するワード線活性化信号を生成するワード線活性化信号生成回路と、前記ワード線活性化信号生成回路を制御するコントローラとを備え、前記コントローラは、パーシャルアクセスモードを表すパーシャルアクセスモード信号を生成し、前記アドレス信号生成回路は、前記パーシャルアクセスモード信号に応じて、２Ｎ本（Ｎ：自然数）のワード線をアクセス単位とする前記アドレス信号を生成し、前記ワード線活性化信号生成回路は、前記パーシャルアクセスモード信号及び前記アドレス信号に応じて、２Ｎ本のワード線をアクセス単位として同時に活性化するワード線活性化信号を生成することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、半導体装置は、パーシャルアクセスモードにエントリする際、保持領域の各メモリセルのデータをコピー領域の対応する一又は複数のメモリセルにコピーし、その後、コピー元のメモリセルとコピー先のメモリセルとをアクセス単位とするので、パーシャルアクセスモード期間中、リテンションタイムを延長することができる。その結果、この期間中、オートリフレッシュのための割り込み発生回数を低減することができ、リフレッシュに要する消費電力を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１の実施の形態に係る半導体装置の概略構成を示すブロック図である。
【図２】図１の半導体装置に含まれるメモリセルアレイのバンク構成を説明するための図である。
【図３】図１の半導体装置のパーシャルアクセスモードにおける動作を説明するための図である。
【図４】（ａ）は関連する半導体装置のモードレジスタに格納されるセルフリフレッシュ用のデータセットを説明するための図であり、（ｂ）は図１の半導体装置のモードレジスタに格納されるパーシャルアクセルモード用のデータセットを説明するための図である。
【図５】携帯電話機及びそれに搭載される半導体装置の動作を説明するためのフローチャートである。
【図６】（ａ）は、関連する半導体装置の動作を説明するためのフローチャートと、各状態におけるリテンションタイムｔＲＥＦと、消費電力との関係を示す図であり、（ｂ）は、図１の半導体装置の動作を説明するためのフローチャートと、各状態におけるリテンションタイムｔＲＥＦと、消費電力との関係を示す図である。
【図７】図１の半導体装置の動作を説明するための図であって、（ａ）はコピー動作、（ｂ）はパーシャルアクセス動作、（ｃ）は集中リフレッシュ動作を説明するための図である。
【図８】（ａ）は関連する半導体装置の消費電力の時間変化を示すグラフ、（ｂ）は図１の半導体装置の消費電力の時間変化を示すグラフである。
【図９】データ一ビット当たりのメモリセルの数とリフレッシュ動作間隔との関係を示すグラフである。
【図１０】（ａ）はアクセス容量とスタンバイ電流との関係を示す表であり、（ｂ）はデータ一ビット当たりのメモリセルの数とスタンバイ電流との関係を示すグラフである。
【図１１】関連する半導体装置のロウアドレスバッファ・リフレッシュカウンタの内部構成を示すブロック図である。
【図１２】図１１ａ及び図１１ｂのロウアドレスバッファ・リフレッシュカウンタに含まれるリフレッシュカウンターに用いられる論理回路の一構成例を示す回路図である。
【図１３】関連する半導体装置のロウデコーダの一構成例を示す回路図である。
【図１４】関連する半導体装置における各部の信号波形を示す図である。
【図１５ａ】図１の半導体装置に含まれるロウアドレスバッファ・リフレッシュカウンタの内部構成を示すブロック図である。
【図１５ｂ】図１の半導体装置に含まれるロウデコーダの内部構成の一例を示す回路図である。
【図１６】図１５ｂのロウデコーダに含まれるパーシャルアクセス回路に用いられる遅延回路の構成例を示す回路図である。
【図１７】図１の半導体装置における各部の信号波形を示す図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１４】
図１は、本発明の第１の実施の形態に係る半導体装置１０の概略構成を示すブロック図である。半導体装置１０は、リフレッシュ動作が必要な揮発性の記憶素子（メモリセル）を含むＤＲＡＭ（Dynamic Random Access Memory）であり、携帯電話機に搭載されているものとする。
【００１５】
図示の半導体装置１０は、クロックバッファ１１、コマンドデコーダ１２、制御回路（コントローラ）１３、モードレジスタ１４、ロウアドレスバッファ・リフレッシュカウンタ１５、カラムアドレスバッファ・バーストカウンタ１６、ロウデコーダ１７、メモリセルアレイ１８、センスアンプ１９、カラムデコーダ２０、データ制御回路２１、ラッチ回路２２、ＤＬＬ（Delay Locked Loop）２３、ＤＱ（データ信号）入出力回路２４及びＤＱＳ（データストローブ信号）入出力回路２５を有している。なお、制御回路１３、モードレジスタ１４、ロウアドレスバッファ・リフレッシュカウンタ１５、ロウデコーダ１７及びメモリセルアレイ１８以外の部分は、本発明に直接関係しないので、ここではその詳細な説明を省略する。
【００１６】
制御回路１３は、この半導体装置１０全体の動作制御を司る。その制御には、モードレジスタ１４に格納されている情報（データセット）に基づくパーシャルアクセス動作制御が含まれる。制御回路は、バースト信号、選択設定信号Ｎ０〜Ｎ４、コピーパルスＣＰ及びその他の制御信号を生成する。また、バースト信号停止信号ＢＵＲＳＴ＿ＳＴＰ及びその他の信号を各部より受ける。
【００１７】
モードレジスタ１４は、半導体装置１０の動作を規定する情報であるデータセットを保持する。
【００１８】
ロウアドレスバッファ・リフレッシュカウンタ１５は、制御回路１３の制御の下、外部入力されるアドレス信号を一時的に保持し、また、リフレッシュ用のアドレス信号を生成する。ロウアドレスバッファ・リフレッシュカウンタ１５は、アドレス信号生成回路として機能する。
【００１９】
ロウデコーダ１７は、ロウアドレスバッファ・リフレッシュカウンタ１５からのアドレス信号をデコードし、アドレス信号に対応するワード線を活性化する。即ち、ロウデコーダ１７は、ワード線活性化信号生成回路として機能する。後述するように、ロウデコーダ１７は、制御回路１３の制御の下、複数のワード線をアクセス単位として同時に活性化する場合がある。
【００２０】
メモリセルアレイ１８は、図示のように、複数（ここでは４個）のバンクＢＡＮＫ＿Ａ〜Ｄを有している。これら複数のバンクＢＡＮＫ＿Ａ〜Ｄは、同一基板上に、例えば、図２に示すように形成される。また、各バンク内は複数のブロックに分割され、各ブロックには、配列形成され、複数のワード線及び複数のビット線に接続される複数のメモリセルが含まれている。各メモリセルにはそれぞれ固有のアドレスが割り当てられ、アドレス信号を用いて選択される。図２は、入出力データ構成が３２ビット（Ｘ３２）で、容量が５１２ＭビットのＤＲＡＭの例を示している。このＤＲＡＭでは、ＸアドレスＸ０〜Ｘ１３（マット内アドレスＸ０〜Ｘ８、マット外アドレスＸ９〜Ｘ１３）及びＹアドレスＹ０〜Ｙ７を用いて各メモリセルを選択することができる。頁サイズは、８ｋｂｉｔであり、リフレッシュ回数は８Ｋｒｅｆである。
【００２１】
次に、本発明の理解を容易にするため、本実施の形態に係る半導体装置１０により実現される動作について、関連する半導体装置と対比しつつ説明する。
【００２２】
携帯電話機に搭載された関連する半導体装置は、低消費電力モード時における消費電力を低減するため、パーシャルアレイセルフリフレッシュ（ＰＡＳＲ）と呼ばれる方法でセルフリフレッシュを行なっている。この方法は、その名から理解されるように、メモリセルアレイの一部に対してのみセルフリフレッシュを行うというものである。例えば、４個のバンクＢＡＮＫ＿Ａ〜Ｄを有するメモリセルアレイにおいて、１個のバンクに対してのみセルフリフレッシュを行うようにすれば、セルフリフレッシュに要する電力を単純計算で１／４にすることができる。特許文献１に記載のリフレッシュ方法は、このようなパーシャルアレイセルフリフレッシュの考え方を生かしつつ、さらに消費電力の低減を実現したものである。本実施の形態に係る半導体装置１０は、このようなパーシャルアレイセルリフレッシュ及び特許文献１に記載のセルフリフレッシュ方法の考え方を生かしつつ、さらに消費電力の低減を可能にする方法を提供する。
【００２３】
本実施の形態に係る半導体装置１０は、図３に示すように、４つのバンクＢＡＮＫ＿Ａ〜Ｄを有するメモリセルアレイに対し、各バンクの一部領域をアクセス可能な領域（保持領域）として設定して動作するモード（パーシャルアクセスモード）を備える。
【００２４】
図３は、容量５１２ＭビットのＤＲＡＭに対して６４Ｍビットのメモリセルを保持領域に設定する場合を示している。各バンクでは、１６Ｍビットのメモリセルが保持領域（アクセスするアドレス空間）に設定され、残りの１１２Ｍビットのメモリセルが、後述するコピー領域に設定される。このように複数のバンクの各々について、アクセス可能な領域をその一部に制限することにより、（リフレッシュの対象となる全てのメモリセルを１回リフレッシュするのに必要な）リフレッシュ回数を低減することができる。その結果、セルフリフレッシュのリフレッシュ回数のみならず、オートリフレッシュのための割り込み発生回数をも低減することができる。しかも、特定のバンクだけでなく、全てのバンクについて、一部ではあるがデータの保持を保証することができる。なお、アクセス可能な領域をメモリセルアレイの一部に制限しても、携帯電話機の待ち受けモードのように小容量データ通信しか行わない場合には、特に問題は生じない。
【００２５】
本実施の形態に係る半導体装置１０では、図３に示すように保持領域を設定するとともに、保持領域以外の領域をコピー領域に設定する。コピー領域のメモリセルは、通常動作モードでは各々独立したメモリセルとして使用され、パーシャルアクセスモードでは、保持領域のメモリセルの各々が保持するデータをコピーして保持するために利用される。即ち、パーシャルアクセスモードでは、同一のデータを複数（図３の例では８個）のメモリセルで保持する。同一のデータを保持する複数のメモリセルは、同一のビット線に接続され、かつ互いに異なるワード線に接続されているものを利用する。これら同一のデータを保持するメモリセルが接続された複数のワード線は、パーシャルアクセスモードの間、同時に活性化／非活性化制御される。換言すると、これら複数のメモリセル又はワード線は、パーシャルアクセスモードの間、メモリへのアクセス単位を構成する。アクセス単位となるメモリセル（又はワード線）の数は２Ｎ（Ｎ：自然数）とする。これは、ロウアドレス信号の下位側の一又は複数のビットを無関係（Don't care）とするだけで、上記制御を実現できるからである。
【００２６】
上述のように、本実施の形態に係る半導体装置１０は、同一データを複数のメモリセルで保持することにより、データの保持時間（リテンションタイム）を長くし、リフレッシュ周期を長くすることができる。これにより、オートリフレッシュ及びセルフリフレッシュのリフレッシュ動作間隔を広げることができ、リフレッシュに要する電流を低減することができる。リテンションタイムは、一ビットのデータ当たりのメモリセルの数を変更することにより変更することができる。したがって、メモリセルアレイの大容量化が進んでも、それに応じてアクセス単位となるワード線の数（メモリセルの数）を増やすことにより、セルフリフレッシュ及びオートリフレッシュに要する消費電力の増加を抑制することができ、低減することも可能である。
【００２７】
以下、上述した動作を実現するための構成及び動作について、関連技術と対比しつつさらに詳細に説明する。
【００２８】
まず、モードレジスタ１４に格納されるパーシャルアクセスモード用のデータセットについて説明する。制御回路１３は、このモードレジスタ１４に格納されたデータセットに基づいて、半導体装置１０の各部を制御し、パーシャルアクセスモードにおける動作を実現する。パーシャルアクセスモード用のデータセットは、後述するように保持領域とコピー領域とを規定する。つまり、モードレジスタ１４にパーシャルアクセスモード用のデータセットを格納（あるいは変更）することにより、予め保持領域とコピー領域とを設定することができる。なお、パーシャルアクセスモード用のデータセットが格納されるモードレジスタ１４の領域は、関連する半導体装置のモードレジスタ１４においてセルフリフレッシュ用のデータセットが格納される領域である。
【００２９】
図４（ａ）に示すように、関連する半導体装置では、モードレジスタ１４に格納されるセルフリフレッシュ用のデータセットとして、３ビットのデータセットが用意されている。そして、セルフリフレッシュの対象となるバンクを、バンク単位で選択できるようになっている。図４（ａ）の例では、全バンク、２バンク（２５６Ｍビット）及び１バンク（１２８Ｍビット）の中から選択できるようになっている。なお、図中の“Ｒ”はリザーブ（未定義）を意味している。バンクの選択は、バンクアドレス信号ＢＡ０，ＢＡ１，・・・を用いて行うことができる。セルフリフレッシュの対象を、例えば１バンクに制限することで、全バンクをセルフリフレッシュする場合に比べ、消費電力を単純計算で１／４にすることができる。ただし、セルフリフレッシュの対象となる全メモリセルを１回ずつリフレッシュするのに要するリフレッシュ回数は、全バンクに対してリフレッシュを行う場合と同じである。これは、複数のバンクに対してリフレッシュを行う場合、それらのリフレッシュは同時に行われるからである。
【００３０】
一方、本実施の形態では、図４（ｂ）に示すように、保持領域を容量単位で選択できるようにデータセットを定義している。具体的には、保持領域を、全バンク（５１２Ｍビット）、２５６Ｍビット、１２８Ｍビット、６４Ｍビット及び３２Ｍビットの中から選択することができる。このような選択は、ロウアドレス信号ＸＡ０、ＸＡ１，ＸＡ２，ＸＡ３・・・を用いて実現することができる。
【００３１】
前述したように、本実施の形態では、アクセス可能な領域（保持領域）を容量制限するとともにコピー領域を設定し、そのコピー領域のメモリセルを保持領域のメモリセルが保持するデータ保持のために利用する。保持領域を全バンクの１／２Ｎ（Ｎ：自然数）に設定するとき、同一のデータを保持するメモリセルの数は２Ｎ個（保持領域のメモリセル１個とコピー領域のメモリセル２Ｎ−１個）になる。これにより、データ保持時間（リテンションタイム）ｔＲＥＦは、保持領域の記憶容量が減少するのに伴い増加する。例えば、図４（ａ）の例では、保持領域の記憶容量が５１２Ｍビット→２５６Ｍビット→１２８Ｍビット→６４Ｍビット→３２Ｍビットとなるに従い、リテンションタイムは、６４ｍｓ→１２８ｍｓ→２５６ｍｓ→５１２ｍｓ→１０２４ｍｓとなる。また、保持領域の記憶容量が減少したことにより、保持領域の全メモリセルを１回ずつリフレッシュするために必要とされるリフレッシュ回数（対象ワード線数）が減少する。図４（ａ）の例では、８Ｋｒｅｆ（８０００回）→４Ｋｒｅｆ→２Ｋｒｅｆ→１Ｋｒｅｆ→５１２ｒｅｆとなっている。これらの結果、リフレッシュ動作が繰り返されるリフレッシュ動作間隔は、保持領域の記憶容量が１／２になると４倍に、１／４になると１６倍になる。こうして、本実施の形態に係る半導体装置１０では、リフレッシュ動作間隔を長くして、リフレッシュ回数を低減し、消費電力を低減することができる。
【００３２】
ところで、携帯電話機は、使用されていない状態（待ち受け状態、低消費電力モード時）でも、基地局との通信を周期的に行っている。例えば、図５の左欄に示すように、携帯電話機は、低消費電力モードにエントリした後、基地局との間の送受信（交信アクセス期間２８０μｓ）を２秒間隔（交信周期）で繰り返す。これに合わせて、携帯電話機に搭載された半導体装置は、図５の右欄に示すように、２秒間のセルフリフレッシュを２８０μｓ間隔で繰り返す。
【００３３】
関連する半導体装置では、低消費電力モード時における基地局との通信の際のリフレッシュについて規定されていない。このため、関連する半導体装置では、携帯電話機が基地局と通信する際には通常のアクセスを行い、通常動作モード時と同様にオートリフレッシュが実行される。本実施の形態では、携帯電話機が低消費電力モード時に移行する際に、メモリセルアレイのアクセス可能領域を各バンクの一部領域（保持領域）に制限するパーシャルアクセルモードに移行する。そして、複数のメモリセル又はワード線をアクセス単位としてメモリへのアクセスを行うように制御する。これにより、関連する半導体装置に比べ、低消費電力モード時における基地局との通信期間中のリフレッシュの割り込み発生回数を低減する。
【００３４】
図６（ａ）に、携帯電話機が低消費電力モードのときの関連する半導体装置の動作を説明するフローチャートと、各状態におけるリテンションタイムｔＲＥＦと、消費電力との関係を示す。また、図６（ｂ）に、携帯電話機が低消費電力モードのときの本実施の形態に係る半導体装置１０の動作を説明するフローチャートと、各状態におけるリテンションタイムｔＲＥＦと、消費電力との関係を示す。
【００３５】
図６（ａ）に示すように、関連する半導体装置は、携帯電話機が低消費電力モードの状態にある間、セルフリフレッシュモードへのエントリとセルフリフレッシュモードからのエグジットとを周期的に繰り返す。換言すると、関連する半導体装置は、携帯電話機が低消費電力モードの状態にある間、セルフリフレッシュ期間と通常アクセス期間とを繰り返す。通常アクセス期間中におけるメモリセルのリテンションタイムｔＲＥＦが６４ｍｓの場合、セルフリフレッシュ動作中にはメモリアクセスがないので、リテンションタイムは通常アクセス時よりも長くなり、例えば１５０ｍｓである。また、セルフリフレッシュモードからエグジットする際には、全てのメモリセルのリフレッシュを行う集中リフレッシュが行われる。これらの結果、関連する半導体装置の低消費電力モード時における平均消費電力は、例えば、５１８μＡである。
【００３６】
一方、本実施の形態に係る半導体装置１０は、携帯電話機が低消費電力モードにエントリする際に、まず、図６（ｂ）に示すようにパーシャルアクセスモードにエントリする。これにより、その後、携帯電話機が基地局と通信する際には、アクセスできるメモリセルが、保持領域のメモリセルに制限される。つまり、一ビットのデータを複数のメモリセルで保持する状態となる。
【００３７】
パーシャルアクセスモードにエントリした後、本実施の形態に係る半導体装置１０は、関連する半導体装置と同様に、セルフリフレッシュモードへのエントリーとセルフリフレッシュモードからのエグジットとを周期的に繰り返す。つまり、本実施の形態に係る半導体装置１０は、セルフリフレッシュ期間とパーシャルアクセス期間とを繰り返す。なお、最初のセルフリフレッシュモードへのエントリは、パーシャルアクセスモードにエントリする際に行われるコピー動作の終了と同時に行ってもよい。パーシャルアクセスモード期間中、本実施の形態に係る半導体装置１０は、一ビットのデータを複数のメモリセルで保持しているので、リテンションタイムｔＲＥＦは関連する半導体装置よりも長くなる。たとえば、基地局との通信中（パーシャルアクセス時）のリテンションタイムｔＲＥＦは、５１２ｍｓであり、セルフリフレッシュモード中のリテンションタイムｔＲＥＦは、６．０ｓである。また、セルフリフレッシュモードからエグジットする際に、集中リフレッシュ（全てのメモリセルに対するリフレッシュ）は行わない。その結果、平均消費電力は、例えば、６１．４μＡである。なお、特許文献１は、セルフリフレッシュモードからエグジットする際の集中リフレッシュを回避するための特別な回路を開示しているが、本実施の形態では、そのような回路は不要である。
【００３８】
携帯電話機が低消費電力モードをエグジットする際、本実施の形態に係る半導体装置１０は、パーシャルアクセスモードからエグジットする。その際、複数のワード線をアクセス単位としたまま、メモリセルアレイ１８全体に対して集中リフレッシュを実行する。このとき、セルフリフレッシュモード期間中であれば、セルフリフレッシュモードをエグジットした後、パーシャルアクセスモードからエグジットする。このように、本実施の形態では、パーシャルアクセスモードからエグジットする際に集中リフレッシュを行うようにすることで、セルフリフレッシュモードからエグジットする際の集中リフレッシュを不要にする。
【００３９】
次に、図７（ａ），（ｂ）及び（ｃ）を参照して、本実施の形態に係る半導体装置１０の動作についてさらに説明する。図７（ａ），（ｂ）及び（ｃ）において、メモリセルは●または○で示されている。ワード線は、図の上下方向に沿って設けられ、図の上下に位置するサブワードドライバ（ＳＷＤ）の一方に接続されている。サブワードドライバは、ロウデコーダ１７の一部を構成する。ビット線は図の左右方向に沿って設けられ、図の左右に位置するセンスアンプ（ＳＡ）１９の一方に接続されている。
【００４０】
パーシャルアクセスモードにエントリする際、本実施の形態に係る半導体装置１０は、図７（ａ）に示すように、保持領域のワード線に接続されたメモリセル（コピー元）の各々が保持するデータをコピー領域のワード線に接続された対応する一又は複数のメモリセル（コピー先）にコピーする。これは、コピー元のワード線に接続されたメモリセルが保持するデータを対応するビット線に読み出してセンス増幅し、その状態で、同一マット内の（同一ビット線に接続された）コピー先となるメモリセルが接続されたワード線を活性化することにより実現できる。コピー動作は、チップ内の全てのコピー元のデータを対応するコピー先にコピーし終えるまで連続的に行う。
【００４１】
パーシャルアクセスモードでは、メモリセルにアクセスする場合、図７（ｂ）に示すように、同一のデータを保持する複数のメモリセルに対して同時にアクセスする。即ち、それらのメモリセルが接続された複数のワード線を同時に活性化する。例えば、８本のワード線を同時に活性化するには、ロウアドレスＸ０，Ｘ１，Ｘ２について無関係（Don't Care）とすればよい。
【００４２】
パーシャルアクセスモードをエグジットする際、本実施の形態に係る半導体装置１０は、図７（ｃ）に示すように、複数のワード線をアクセス単位として、チップ内の全てのメモリセルに対してリフレッシュ動作を連続的に行う（集中リフレッシュ）。
【００４３】
図８に、低消費電力モード時の消費電力の時間変化を示す。図８（ａ）は関連する半導体装置の消費電力時間変化を、図８（ｂ）は本実施の形態に係る半導体装置１０の消費電力時間変化を、それぞれ示している。ここでも、携帯電話機が基地局との通信を、交信アクセス期間２８０μｓ、交信周期２.０ｓで行っているものとする。
【００４４】
関連する半導体装置では、セルフリフレッシュモード時におけるリテンション時間ｔＲＥＦは１５０ｍｓであり、その間に必要なリフレッシュ回数（対象ワード線数に等しい）は８Ｋｒｅｆである。したがって、リフレッシュ動作間隔は、１５０ｍｓ／８Ｋ＝１８．７５μｓ以下である必要がある。図８（ａ）では、１８．３μｓとしている。また、通常アクセス時におけるリテンション時間ｔＲＥＦは６４ｍｓであり、その間に必要なリフレッシュ回数は同じく８Ｋｒｅｆである。したがって、リフレッシュ動作間隔は、６４ｍｓ／８Ｋ＝８μｓ以下である必要がある。図８（ａ）では、７．８μｓとしている。
【００４５】
一方、本実施の形態に係る半導体装置１０では、６４Ｍビットパーシャルアクセスを行うとして、セルフリフレッシュモード時におけるリテンション時間ｔＲＥＦは６．０ｓであり、その間に必要なリフレッシュ回数（対象ワード線数に等しい）は１Ｋｒｅｆである。したがって、リフレッシュ動作間隔は、６．０ｓ／１Ｋ＝６．０ｍｓ以下であればよい。ここでは、５．８６ｍｓとしている。また、パーシャルアクセス時におけるリテンション時間ｔＲＥＦは５１２ｍｓであり、その間に必要なリフレッシュ回数は同じく１Ｋｒｅｆである。したがって、リフレッシュ動作間隔は、５１２ｍｓ／１Ｋ＝５１２μｓ以下であればよい。ここで、基地局との通信が行われる期間は２８０μｓであり、リフレッシュ動作間隔よりも短いので、リフレッシュ（割り込み）を行う必要はない。
【００４６】
本実施の形態では、パーシャルアクセスモードにエントリーする際のコピー動作及びエグジットする際の集中リフレッシュを行う際に電力消費の増加が見られるが、その増加は、パーシャルアクセスモード中の消費電力の低減効果に比べれば、無視できるレベルである。
【００４７】
なお、図８に示されるバースト信号ＢＵＲＳＴ、コピーパルスＣＰ及び選択設定信号Ｎ３については後述する。
【００４８】
図９に、一ビット当たりのメモリセルの数（１ビットのデータを２Ｎ個のメモリセルで保持させる場合の指数Ｎ）とリフレッシュ動作間隔との関係の一例を示す。ここでは、リフレッシュ動作間隔＝リフレッシュ周期／アクセスワード数＝ｔＲＥＦ／（８Ｋ／２Ｎ）とする。
【００４９】
アクセス期間が２８０μｓの場合、Ｎ≧３のとき、アクセス期間＜リフレッシュ動作間隔、となり、リフレッシュ動作が不要となる。
【００５０】
また、セルフリフレッシュ期間は、アクセス期間よりもリフレッシュ動作期間は長くなる。
【００５１】
図１０（ａ）に、保持領域の記憶容量（アクセス容量）とスタンバイ電流との関係の一例を示す。保持領域の記憶容量を小さくするほど、リフレッシュ周期（ｔＲＥＦ）を長くすることができ、リフレッシュ（ＲＥＦ）電流を減少させることができる。その結果、保持領域の記憶容量を小さくするほど、スタンバイ電流も低下する。
【００５２】
図１０（ｂ）に、図１０（ａ）の保持領域の記憶容量（アクセス容量）とスタンバイ電流との関係を、一ビット当たりのメモリセルの数（指数Ｎ）とスタンバイ電流との関係として示す。図１０（ｂ）から理解されるように、Ｎ≧３のとき、リフレッシュ電流は定常電流（ＤＣ電流）に対して無視できるほど小さくなる。
【００５３】
次に、上記動作を実現するために必要となるロウアドレス信号を出力するロウアドレスバッファ・リフレッシュカウンタ１５及びロウデコーダ１７について説明する。
【００５４】
関連する半導体装置のロウアドレスバッファ・リフレッシュカウンタ１１０は、例えば、図１１に示すように、セルフ周期発生回路１１１と、クロック信号用セレクタ１１２と、アドレスバッファ１１３と、リフレッシュカウンター１１４と、アドレス信号用セレクター１１５とを有している。
【００５５】
セルフ周期発生回路１１１は、セルフリフレッシュ用のクロック信号を生成する。
【００５６】
クロック信号用セレクタ１１２は、制御回路１３からのリフレッシュクロックＲＥＦＣＫ及びセルフ周期発生回路１１１からのクロック信号のいずれか一方を選択し、リフレッシュカウンター１１４へ供給する。
【００５７】
アドレスバッファ１１３は、外部から入力されるアドレス信号Ａ０〜１２をバッファリングし、ロウアドレス信号Ｘ０〜Ｘ１２として出力する。
【００５８】
リフレッシュカウンター１１４は、クロック信号用セレクタ１１２からのクロック信号ＣＫに応じてセルフリフレッシュ用のロウアドレス信号ＲＥＦＸ０〜Ｘ１２を生成し出力する。
【００５９】
アドレス信号用セレクター１１５は、制御回路１３からのモード信号（ＮＯＲＭＬ又はＳＥＬＦ）に応じてアドレスバッファ１１１からのロウアドレス信号Ｘ０〜Ｘ１２またはリフレッシュカウンター１１２からのロウアドレス信号ＲＥＦＸ０〜Ｘ１２を選択的に出力する。
【００６０】
なお、リフレッシュカウンター１１４に用いられる論理回路１１７は、例えば、図１２に示すように構成される。
【００６１】
関連する半導体装置のロウデコーダは、例えば、図１３に示すように構成される。ロウデコーダ１３０は、ロウアドレスバッファ・リフレッシュカウンタ１１０からのロウアドレス信号Ｘ０〜Ｘ１２に応じてワード線活性化信号ＲＦ０Ｔ＜０＞〜＜３＞,ＲＦ２Ｔ＜０＞〜＜３＞,・・・を生成し出力する。
【００６２】
図１４に、関連する半導体装置におけるクロックＣＫ、一部の論理回路１１４の出力信号、ワード線活性化信号及びワード線における信号波形を示す。クロックＣＫの周期は、通常アクセス時、ＲＥＦ（リフレッシュ）コマンド周期に等しく、ＲＥＦコマンド周期＝６４ｍｓ／８Ｋ＝７．８μｓである。また、セルフリフレッシュ時のクロックＣＫの周期は、メモリセルのｔＲＥＦ／８Ｋ＝１５０ｍｓ／８Ｋ＝１８．３μｓである。そして、図１４に示すように、セルフリフレッシュ期間中、ワード線ＷＬ＜０＞〜＜８＞，・・・は、１本ずつ順番に活性化される。
【００６３】
なお、ロウデコーダ１３０からのワード線活性化信号とＲＦ０Ｔ＜０＞〜＜３＞,ＲＦ２Ｔ＜０＞〜＜３＞,・・・と、ワード線ＷＬ＜０＞〜＜８＞との関係は、メモリセルアレイの構造（階層化構造）により定まるものである。
【００６４】
本実施の形態に係る半導体装置１０のロウアドレスバッファ・リフレッシュカウンタ１５は、例えば、図１５ａに示すように構成される。図１５ａにおいて、関連する半導体装置のロウアドレスバッファ・リフレッシュカウンタ１１０と同一の部分には同一の符号を付してある。
【００６５】
図示のロウアドレスバッファ・リフレッシュカウンタ１５は、さらに、セルフ周期発生回路１１１からのクロック信号を分周する分周部１５１と、リフレッシュカウンタ１１４のビット数を変更するビット数変更部１５２と、バースト周期発生回路１５３と、セレクタ１１２とともにクロック選択部を構成するセレクタ１５４と、レジスター１５５及び比較回路１５６とを備えている。
【００６６】
分周部１５１は、セルフ周期発生回路１１１とともに第１のクロック生成回路を構成する。具体的には、分周部１５１は、セルフ周期発生回路１１１からのクロック信号の周期（第１の周期）の（２Ｎ）２倍の周期を持つクロック信号を生成する。ここでは、４倍（Ｎ＝１）、１６倍（Ｎ＝２）、６４（Ｎ＝３）倍及び２５６（Ｎ＝４）倍の周期のクロック信号を生成する例を示している。また、分周部１５１は、制御回路１３からの選択設定信号Ｎ０〜Ｎ４に応じて、セルフ周期発生回路１１１からのクロック信号又は生成したクロック信号のいずれかを選択し、第１のクロック信号としてセレクタ１１２へ出力する。詳述すると、分周部１５１は、選択設定信号Ｎ０が“１”で他の選択設定信号Ｎ１〜Ｎ４が“０”のとき、セルフ周期発生回路１１１からのクロック信号を選択出力する。また、分周部１５１は、選択設定信号Ｎ１〜Ｎ４のいずれかが“１”で他の選択設定信号が“０”のとき、セルフ周期発生回路１１１からのクロック信号の４倍、１６倍、６４倍及び２５６倍の周期を持つクロック信号のいずれかを出力する。ここで、選択設定信号Ｎ１〜Ｎ４は、Ｎ＝１〜４にそれぞれ対応している。
【００６７】
ビット数変更部１５２は、制御回路１３からの選択設定信号Ｎ０〜Ｎ４に応じて、セレクタ１１２からのクロック信号の供給先を変更し、リフレッシュカウンタ１１４のビット数を変更する。換言すると、クロック信号の供給先を最下位ビットに対応する論理回路１１７からより上位のビットに対応する論理回路１１７へ変更する。具体的には、選択設定信号Ｎ０が“１”、他の選択設定信号Ｎ１〜Ｎ４が全て“０”のとき、最下位ビットに対応する論理回路１１７へクロック信号を供給する。選択設定信号Ｎ１〜Ｎ４のいずれかが“１”で他の選択設定信号が“０”のとき、下位側から２ビット目、３ビット目、４ビット目及び５ビット目に対応する論理回路１１７のいずれかへクロック信号を供給する。これにより、下位側の１ビット,２ビット,３ビット又は４ビットに対応する論理回路１１７が無効となる。即ち、ロウアドレス信号の下位側の一又は複数のビットを無関係（Don't care）にすることができる。なお、このときリフレッシュカウンタ１１４に入力されるクロック信号の周期（リフレッシュ周期）は、分周部１５１の働きによって適切に調節される。
【００６８】
バースト周期発生回路１５３は、セルフ周期発生回路１１１とは異なる周期（第２の周期）のクロック信号（第２のクロック信号）を発生する。このクロック信号は、コピー動作や集中リフレッシュを実施する際に用いられる。
【００６９】
セレクタ１５４は、制御回路１３からのバースト信号に基づいて、制御回路１３からのクロック信号ＲＥＦＣＫ又はバースト周期発生回路１５３からのクロック信号のいずれか一方を選択する。つまり、バースト信号が活性化されている間、バースト周期発生回路１５３からのクロック信号を選択し、バースト信号が非活性化されているとき、制御回路からのクロック信号ＲＥＦＣＫを選択する。
【００７０】
セレクタ１１２は、セレクタ１５４とともにクロック選択部を構成し、制御回路１３からのセルフリフレッシュモード信号ＳＥＬＦに基づいて、セレクタ１５４からのクロック信号又は分周部１５１からのクロック信号を選択する。つまり、セルフリフレッシュモード信号ＳＥＬＦが活性化されいる間（セルフリフレッシュ期間中）は、分周部１５１からのクロック信号を選択し、それ以外は、セレクタ１５４からのクロック信号を選択する。
【００７１】
レジスター１５５と比較回路１５６は、リフレッシュカウンタ１１４のカウンタ値（ロウアドレス信号ＲＥＦＸ０−１２）が一巡したか否かを判定する判定部を構成する。レジスター１５５は、制御回路１３からのバースト信号ＢＵＲＳＴの立ち上がりでリフレッシュカウンタ１１４のカウント値を取り込み保持する。比較回路１５６は、レジスター１５５に保持されたカウント値と、その後リフレッシュカウンタから出力されるカウント値とを比較する。比較回路１５６は、比較結果が一致を示す場合に、バースト信号を停止させるバースト信号停止信号ＢＵＲＳＴ＿ＳＴＰを制御回路１３へ出力する。
【００７２】
以上の構成により、図８に示したように、パーシャルアクセルモードにエントリする際と、エグジットする際に、それぞれバースト信号が活性化され、リフレッシュカウンタ１１４のカウント値が一巡すると、バースト信号は非活性化される。この間コピー信号が活性化されていれば、コピー動作が実施され、非活性であれば、全メモリセルに対する集中リフレッシュが実施される。このときのメモリセルアレイに対するアクセス単位は、選択設定信号Ｎ１〜Ｎ４により定まり、図８の例では、Ｎ３（Ｎ＝３）が活性化されいるので、ビット線８本となる。また、この間は、リフレッシュカウンタ１１４には、バースト周期発生回路１５３からのクロック信号が供給される。
【００７３】
パーシャルアクセスモードかつセルフリフレッシュモードのとき、リフレッシュカウンタ１１４には、分周部１５１を通して選択設定信号Ｎ１〜Ｎ４に応じたクロック信号が供給される。このとき、リフレッシュ周期は、通常のリフレッシュ周期（＝セルフ周期発生回路からのクロック周期）の４倍、１６倍、６４倍、若しくは２５６倍である。
【００７４】
一方、本実施の形態に係る半導体装置１０のロウデコーダ１７は、例えば、図１５ｂに示すように構成される。即ち、ロウデコーダ１７は、関連する半導体装置のロウデコーダ１３０の構成に加え、パーシャルアクセス回路１７０を有している。
【００７５】
パーシャルアクセス回路１７０は、制御回路１３からの制御信号（低消費電力モード信号若しくはパーシャルアクセスモード信号）に応じて、ロウアドレスバッファ・リフレッシュカウンタ１５からのロウアドレス信号ＲＯＷＸ０〜Ｘ１２を制御する。
【００７６】
制御回路１３からの制御信号には、コピーパルスＣＰと選択設定信号Ｎ１〜Ｎ４とが含まれる。コピーパルスＣＰは、保持領域のメモリセルが保持するデータを、コピー領域のメモリセルにコピーするための制御信号である。コピーパルスＣＰは、パーシャルアクセスモードにエントリーする際に制御回路１３にて生成される。コピーパルスは、コピー動作を実施するのに必要な時間、例えば、バースト信号停止信号が入力されるまで、制御回路１３より出力される。また、選択設定信号Ｎ１〜Ｎ４は、保持領域の記憶容量を選択設定するための制御信号である。選択設定信号Ｎ１〜Ｎ４は、モードレジスタ１４に設定されたデータセットに基づいて生成される。選択設定信号Ｎ１〜Ｎ４は、ロウアドレスバッファ・リフレッシュカウンタ１５へ送られる選択設定信号Ｎ０〜Ｎ４のうちのＮ１〜Ｎ４と同じ信号である。
【００７７】
例えば、モードレジスタ１４に設定されるデータセットが、図４（ｂ）のように規定されているとすると、制御回路１３は、モードレジスタ１４に設定されたデータセットが“０００”のとき、選択設定信号Ｎ１〜Ｎ４を全て論理“０”（Ｎ０＝“１”）とする。また、データセットが“００１”のとき、選択設定信号Ｎ１を論理“１”とし、他を論理“０”とする。データセットが“０１０”のときは、選択設定信号Ｎ２を論理“１”とし、他を論理“０”とする。データセットが“１０１”のときは、選択設定信号Ｎ３を論理“１”とし、他を論理“０”とする。データセットが“１１０”のときは、選択設定信号Ｎ４を論理“１”とし、他を論理“０”とする。
【００７８】
パーシャルアクセス回路１７０は、選択設定信号Ｎ１〜Ｎ４が全て論理“０”（Ｎ０＝“１”）のとき、関連する半導体装置と同様に、ワード線を１本ずつ活性化させるようにアドレス信号Ｘ０〜Ｘ１２をそのまま通過させる（デフォルト）。
【００７９】
Ｎ１＝“１”かつＮ２＝Ｎ３＝Ｎ４＝“０”のとき、パーシャルアクセス回路１７０は、アクセス単位がワード線２本となるように、即ち、ワード線が２本ずつ活性化されるようにアドレス信号Ｘ０〜Ｘ１２を制御する。換言すると、このときパーシャルアクセス回路１７０は、Ｘ０を固定したのに等しい状態（ＸＡ０＝０）となるように、アドレス信号Ｘ０〜Ｘ１２を制御する。これにより、保持領域のメモリセルを全て１回ずつリフレッシュするために必要なリフレッシュ回数は、デフォルトの１／２（＝４Ｋｒｅｆ）となる。
【００８０】
Ｎ２＝“１”かつＮ１＝Ｎ３＝Ｎ４＝“０”のとき、パーシャルアクセス回路１７０は、アクセス単位がワード線４本となるように、即ち、ワード線が４本ずつ活性化されるようにアドレス信号Ｘ０〜Ｘ１２を制御する。換言すると、このときパーシャルアクセス回路１７０は、Ｘ０及びＸ１を固定したのに等しい状態（ＸＡ０＝ＸＡ１＝０）となるように、アドレス信号Ｘ０〜Ｘ１２を制御する。これにより、保持領域のメモリセルを全て１回ずつリフレッシュするために必要なリフレッシュ回数は、デフォルトの１／４（＝２Ｋｒｅｆ）となる。
【００８１】
Ｎ３＝“１”かつＮ１＝Ｎ２＝Ｎ４＝“０”のとき、パーシャルアクセス回路１７０は、アクセス単位がワード線８本となるように、即ち、ワード線が８本ずつ活性化されるようにアドレス信号Ｘ０〜Ｘ１２を制御する。換言すると、このときパーシャルアクセス回路１７０は、Ｘ０，Ｘ１及びＸ２を固定したのに等しい状態（ＸＡ０＝ＸＡ１＝ＸＡ２＝０）となるように、アドレス信号Ｘ０〜Ｘ１２を制御する。これにより、保持領域のメモリセルの全てを１回ずつリフレッシュするために必要なリフレッシュ回数は、デフォルトの１／８（＝１Ｋｒｅｆ）となる。なお、図１５ｂは、Ｎ３＝“１”かつ、Ｎ１＝Ｎ２＝Ｎ４＝“０”の状態を示している。
【００８２】
Ｎ４＝“１”かつＮ１＝Ｎ２＝Ｎ４＝“０”のとき、パーシャルアクセス回路１７０は、アクセス単位がワード線１６本となるように、ワード線が１６本ずつ活性化されるようにアドレス信号Ｘ０〜Ｘ１２を制御する。換言すると、このときパーシャルアクセス回路１７０は、Ｘ０，Ｘ１，Ｘ２及びＸ３を固定したのに等しい状態（ＸＡ０＝ＸＡ１＝ＸＡ２＝ＸＡ３＝０）となるように、アドレス信号Ｘ０〜Ｘ１２を制御する。これにより、保持領域のメモリセルの全てを１回ずつリフレッシュするために必要なリフレッシュ回数は、デフォルトの１／１６（＝５１２ｒｅｆ）となる。
【００８３】
以上のようにして、本実施の形態に係る半導体装置１０は、関連する半導体装置よりもリフレッシュ回数を少なくすることができ、その結果、消費電力を低減することができる。
【００８４】
パーシャルアクセス回路１７０は、コピーパルスＣＰが入力される遅延回路部１７１を有している。この遅延回路部１７１は、例えば、図１６に示す遅延回路１８０を複数有している。図１６の遅延回路１８０は、コピーパルスＣＰが論理“０”のとき、入力信号をスルーさせる。一方、コピーパルスＣＰが論理“１”のとき、入力信号の立ち上がりを遅らせた出力信号を出力する。これにより、保持領域のメモリセルのデータを、コピー領域のメモリセルにコピーすることを可能にする。
【００８５】
図１７に、クロックＣＫ、ロウアドレスバッファ・リフレッシュカウンタ１５に含まれる論理回路（１１７）の一部出力、ワード線活性化信号及びワード線における信号波形を示す。ここでは、図１５ａ及び図１５ｂに対応させて、Ｎ３＝“１”かつＮ０＝Ｎ１＝Ｎ２＝Ｎ４＝“０”のときの波形を示す。なお、ロウデコーダ１７からのワード線活性化信号ＲＦ０Ｔ＜０＞〜＜３＞,ＲＦ２Ｔ＜０＞〜＜３＞,・・・と、ワード線ＷＬ＜０＞〜＜１５＞との関係は、メモリセルアレイの構造（階層化構造）により定まるものである。また、パーシャルアクセス動作時のクロックＣＫの周期は、ＲＥＦコマンド周期に等しく、ＲＥＦコマンド周期＝（８×６４ｍｓ）／８Ｋ＝６２．４μｓである。また、セルフリフレッシュ時のクロックＣＫの周期は、メモリセルのｔＲＥＦ／８Ｋ＝６ｓ／８Ｋ＝７３２μｓである。
【００８６】
図１７に示すように、ワード線は８本ずつ同時に活性化される。例えば、ワード線ＷＬ＜０＞〜ＷＬ＜７＞，ワード線ＷＬ＜８＞〜ＷＬ＜１５＞がそれぞれ同時に活性化される。ただし、図１７は、コピーパルスＣＰが活性化されている状態を示しており、遅延回路部１７１の作用により、同時に活性化される８本のワード線のうち７本はその立ち上がりが残りの１本に対して遅れている。
【００８７】
例えば、ワード線ＷＬ＜１＞〜ＷＬ＜７＞の立ち上がりは、ワード線ＷＬ＜０＞よりも矢印で示すように遅れている。これにより、ワード線ＷＬ＜０＞に接続されたメモリセルに保持されているデータがビット線に読み出され増幅され書き戻される際に（リフレッシュの際に）、同一のビット線に接続されかつワード線ＷＬ＜１＞〜ＷＬ＜７＞に接続されているメモリセルにコピーされる。その後、低消費電力モード期間中は、これら８本のワード線ＷＬ＜０＞〜ＷＬ＜７＞は同時にアクセスされ、同一のデータを８個のメモリセルで保持する。
【００８８】
以上説明したように、本実施の形態によれば、保持領域とコピー領域とを設定し、アクセス可能領域を保持領域に制限するとともに、保持領域のメモリセルが保持するデータをコピー領域のメモリセルにコピーして保持させることにより、リフレッシュ動作間隔を広げ、リフレッシュ回数を減らして、セルフリフレッシュのみならずオートリフレッシュによる消費電力をも低減することができる。ここで、リフレッシュ動作間隔は、一ビットのデータを保持するメモリセルの数を変更することにより変更することができるので、一ビットのデータを保持するメモリセルの数を大きくすることで、短時間通信（小容量通信）の場合にオートリフレッシュの割り込み発生を無くすこともできる。さらに、本実施の形態では、パーシャルアクセルモードからエグジットする際に集中リフレッシュを行い、セルフリフレッシュからエグジットする際の集中リフレッシュを行わないので、さらに消費電力を低減できる。しかも、セルフリフレッシュからエグジットする際の集中リフレッシュを避けるための特別な回路も必要としない。また、本実施の形態に係る半導体装置では、メモリの容量が大きくなっても、アクセス単位のワード線数を増やすことで、消費電力の増加を抑制することができる。
【００８９】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形、変更が可能である。たとえば、携帯電話機のみならず、他の電子機器に搭載された半導体装置にも適用可能である。また、上述した回路構成は一例に過ぎず、同様の動作を実現できるものであれば、どのような構成を採用してもよい。さらに、上記実施の形態では、低消費電力モードへの移行が即ちパーシャルアクセルモードへの移行であるかのように説明したが、これらのモードは互いに別個独立したものであってよい。さらにまた、上述した時間やリフレッシュ回数等の具体的数値は、単なる例示に過ぎず、上記数値に限定されるものではない。
【符号の説明】
【００９０】
１０    半導体装置
１１    クロックバッファ
１２    コマンドデコーダ
１３    制御回路
１４    モードレジスタ
１５    ロウアドレスバッファ・リフレッシュカウンタ
１６    カラムアドレスバッファ・バーストカウンタ
１７    ロウデコーダ
１８    メモリセルアレイ
１９    センスアンプ
２０    カラムデコーダ
２１    データ制御回路
２２    ラッチ回路
２３    ＤＬＬ
２４    ＤＱ入出力回路
２５    ＤＱＳ入出力回路
１１０    ロウアドレスバッファ・リフレッシュカウンタ
１１１    アドレスバッファ
１１２    リフレッシュカウンター
１１３    セレクター
１１７    論理回路
１３０    ロウデコーダ
１５１    分周部
１５２    ビット数変更部
１５３    バースト周期発生回路
１５４    セレクタ
１５５    レジスター
１５６    比較回路
１７０    パーシャルアクセス回路
１７１    遅延回路部
１８０    遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５ａ】
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【図１５ｂ】
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【図１６】
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【図１７】
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