(57)【要約】【課題】工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現する。【解決手段】ゲート電極１０４ａ，１０４ｂ及びソース／ドレイン領域１０７ａ，１０７ｂのＮｉシリサイド化を行うに際して、１回目のＮｉシリサイド化の後に１回目のｍsecアニール処理であるフラッシュランプアニール処理を行い、２回目のＮｉシリサイド化、更には必要であれば２回目のフラッシュランプアニール処理を行って、ソース／ドレイン領域１０７ａ，１０７ｂ上には１回目のフラッシュランプアニール処理で形成されたＮｉＳｉ層１１１ｂを維持した状態で、フル・シリサイドゲート電極１１５ａ，１１５ｂを形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板の上方にシリコンを有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を注入し、ソース領域及びドレイン領域を形成する工程と、
前記ゲート電極、前記ソース領域、及び前記ドレイン領域を覆うように、第１金属膜を堆積する工程と、
前記第１金属膜を加熱する第１アニールを行い、前記ゲート電極の表層、前記ソース領域の表層、及び前記ドレイン領域の表層にそれぞれシリサイド層を形成する工程と、
前記第１アニールの後、前記第１金属膜を除去する工程と、
前記第１金属膜を除去する工程の後、ｍsecアニール法により前記各シリサイド層を加熱する第２アニールを行う工程と、
前記第２アニールの後、前記ゲート電極、前記ソース領域、及び前記ドレイン領域を覆うように第２金属膜を形成する工程と、
前記第２金属膜を加熱する第３アニールを行う工程と、
前記第３アニールを行う工程の後、前記第２金属膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第２アニールの前記ｍsecアニール法は、フラッシュランプアニール法又はレーザアニール法であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記フラッシュランプアニールを、照射エネルギーが２４Ｊ／ｃｍ2以上２８Ｊ／ｃｍ2以下、照射時間が０．５ｍ秒間以上１．５ｍ秒間以下、アシスト温度が３００℃以上４５０℃以下の条件で行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記レーザアニールを、制御温度が７００℃以上１０００℃以下の条件で行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第３アニールを、処理温度が２００℃以上４５０℃以下の条件で行うことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第２金属膜を除去する工程の後、ｍsecアニール法により前記各シリサイド層を加熱する第４アニールを行う工程を更に含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第４アニールの前記ｍsecアニール法は、フラッシュランプアニール法又はレーザアニール法であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１金属膜は、Ｎｉ又はＮｉ合金を含むことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記Ｎｉ合金は、Ｐｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ｌａ，Ａｌ，Ｔｉの群から選ばれた少なくとも１種の元素を含有することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記Ｎｉ合金は、前記群から選ばれた少なくとも１種の元素を、それぞれ２原子％以上１０原子％以下の濃度で含有することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サリサイド構造のゲート及びソース／ドレインを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来より、例えばＭＯＳトランジスタのゲート電極の電気抵抗の低減を図るべく、ゲート電極上にＮｉ，Ｔｉ，Ｃｏ等の金属膜を堆積し、ゲート電極のシリコンと熱反応させることにより、ゲート電極の上部にシリサイド層を形成する技術が開発されている。近時では、ゲート電極の更なる抵抗低減化を実現するため、ゲート電極を全てシリサイド化する、いわゆるフル・シリサイド法が案出されている。
【０００３】
フル・シリサイド法は、ゲート電極と共にソース／ドレイン領域の上部もシリサイド化する、いわゆるサリサイド技術にも適用される。この場合、ソース／ドレイン領域はその上部のみを、ゲート電極はその全てをシリサイド化することから、例えば以下のように行われる（非特許文献１を参照）。
【０００４】
図１及び図２は、従来のフル・シリサイド法をサリサイド技術に適用した場合における、ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
先ず、図１（ａ）に示すように、半導体基板２０１の素子分離構造２１１で画定された活性領域上に、ゲート絶縁膜２０２を介して多結晶シリコンからなるゲート電極２０３が形成される。ゲート電極２０３の両側における半導体基板２０１の表層には、エクステンション領域１０４ａと一部重畳されるソース／ドレイン領域２０４が形成される。ゲート電極２０３の上面には例えばシリコン窒化膜からなるキャップ膜２０５が、側面には例えばシリコン酸化物からなるサイドウォール絶縁膜２０６が形成される。この状態で、半導体基板２０１の全面にシリサイド金属であるＮｉ膜２０７及びキャップ膜であるＴｉＮ膜２０８を順次成膜し、比較的低温（３００℃以下）で熱処理する（第１のアニール処理）。このとき、ソース／ドレイン領域２０４の表層部分にはＮｉ2Ｓｉ層２０９が形成される。
【０００５】
続いて、未反応のＮｉ膜２０７及びＴｉＮ膜２０８をウェットエッチングにより選択的に除去した後、図１（ｂ）に示すように、比較的高温（３００℃〜４５０℃程度）で熱処理する（第２のアニール処理）。このとき、ソース／ドレイン領域２０４の表層部分のＮｉ2Ｓｉ層２０９はＮｉＳｉ層２１０となる。なお、ゲート電極２０３の上面にはキャップ膜２０５が形成されているため、第１及び第２のシリサイド化処理を経てもゲート電極２０３はシリサイド化されない状態で保持される。
【０００６】
続いて、キャップ膜２０５をウェットエッチングにより選択的に除去した後、図１（ｃ）に示すように、半導体基板２０１の全面に、ゲート電極２０３を埋め込む程度の膜厚に絶縁膜、例えばシリコン窒化物からなる層間絶縁膜２１２を堆積する。そして、ゲート電極２０３の表面が露出するまで層間絶縁膜２１２及びサイドウォール絶縁膜２０６を化学機械研磨（Chemical-Mechanical Polishing：ＣＭＰ）する。
【０００７】
続いて、図２（ａ）に示すように、ゲート電極２０３の上面を含むシリコン窒化膜２１２上にシリサイド金属であるＮｉ膜２１３を成膜する。
続いて、図２（ｂ）に示すように、例えば３００℃〜５００℃程度の温度、ここでは４００℃で熱処理し、ゲート電極２０３を全てシリサイド化し（第３のアニール処理）、フル・シリサイドゲート電極２１４を形成する。
しかる後、未反応のＮｉ膜２１３をウェットエッチングにより選択的に除去した後、コンタクト孔や配線、層間絶縁膜の形成等を経て、ＭＯＳトランジスタを形成する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−７６６０５号公報
【特許文献２】特開２００８−７８５５９号公報
【非特許文献】
【０００９】
【非特許文献１】K. G. Anil, et al., pp.190 2004 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記したように従来のフル・シリサイド法をサリサイド技術に適用した場合、第３のアニール処理を行うために層間絶縁膜２１２をＣＭＰにより平坦化研磨する際に、層間絶縁膜２１２、ゲート電極２０３及びサイドウォール絶縁膜２０６の平坦状態の面内均一性が劣るという問題がある。
即ち、ゲート電極２０３の材料である多結晶シリコン及びサイドウォール絶縁膜２０６の材料であるシリコン酸化物は、層間絶縁膜２１２の材料であるシリコン窒化物よりもエッチングレートが大きいため、ＣＭＰを終了した時点で層間絶縁膜２１２の上面に比べてゲート電極２０３及びサイドウォール絶縁膜２０６の上面に窪みが生じてしまう。そのため、層間絶縁膜２１２、ゲート電極２０３及びサイドウォール絶縁膜２０６の平坦状態の十分な面内均一性が得られない。
【００１１】
上記した面内均一性の劣化は、具体的に以下のような諸形態として表出する。
第１に、層間絶縁膜２１２の研磨量について、ゲート電極２０３の形成状態の粗密依存性が増大する。
ゲート電極２０３は、半導体基板２０１上で複数形成されており、その形成状態には粗密の差異がある。上記のＣＭＰは、複数のゲート電極２０３を覆うシリコン窒化膜について行うことになるが、この場合、上記したエッチングレートの相違に起因して、ゲート電極２０３が疎な部分と密な部分とで層間絶縁膜２１２の研磨量に大きな差異が生じる。
【００１２】
第２に、層間絶縁膜２１２の研磨量について、ゲート電極２０３の線幅（ゲート長）依存性が増大する。
ゲート電極２０３は、上記のように複数形成されており、その特性に応じて線幅（ゲート長）が異なる。この場合、上記したエッチングレートの相違に起因して、ゲート電極２０３がゲート長の大きい部分と小さい部分とで層間絶縁膜２１２の研磨量に大きな差異が生じる。
【００１３】
上記のように層間絶縁膜２１２の研磨量に差異が生じると、フル・シリサイド工程において、シリサイド金属とゲート電極２０３との接触面積に差異が生じ、シリサイド化にムラが発生する。このようにゲート電極２０３のシリサイド化が不均一となることで、実用化に深刻な困難を来たす。
【００１４】
本発明は、上記の課題に鑑みてなされたものであり、工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現する、信頼性の高い製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
半導体装置の製造方法の一態様は、半導体基板の上方にシリコンからなるゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に不純物を注入し、ソース領域及びドレイン領域を形成する工程と、前記ゲート電極、前記ソース領域、及び前記ドレイン領域を覆うように、第１金属膜を堆積する工程と、前記第１金属膜を加熱する第１アニールを行い、前記ゲート電極の表層、前記ソース領域の表層、及び前記ドレイン領域の表層にそれぞれシリサイド層を形成する工程と、前記第１アニールの後、前記第１金属膜を除去する工程と、前記第１金属膜を除去する工程の後、ｍsecアニール法により前記各シリサイド層を加熱する第２アニールを行う工程と、前記第２アニールの後、前記ゲート電極、前記ソース領域、及び前記ドレイン領域を覆うように第２金属膜を形成する工程と、前記第２金属膜を加熱する第３アニールを行う工程と、前記第３アニールを行う工程の後、前記第２金属膜を除去する工程とを含む。
【発明の効果】
【００１６】
上記した半導体装置の製造方法によれば、工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現することができる。
【図面の簡単な説明】
【００１７】
【図１】従来のフル・シリサイド法をサリサイド技術に適用した場合における、ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図２】図１に引き続き、従来のフル・シリサイド法をサリサイド技術に適用した場合における、ＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。
【図３】通常のシリサイドゲート電極を有するＭＯＳトランジスタ製品との比較に基づき、特許文献１の技術により作製されたフル・シリサイドゲート電極を有するＭＯＳトランジスタのシート抵抗値を累積確率関係で調べた特性図である。
【図４】第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】通常のシリサイドゲート電極を有するＭＯＳトランジスタ製品との比較に基づき、第１の実施形態によるフル・シリサイドゲート電極を有するＭＯＳトランジスタの抵抗値を累積確率関係で調べた特性図である。
【図８】通常のシリサイドゲート電極を有するＭＯＳトランジスタ製品との比較に基づき、第１の実施形態によるフル・シリサイドゲート電極を有するＭＯＳトランジスタのＩon−Ｉoff特性を調べた特性図である。
【図９】第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】図１０に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１２】図１１に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】図１３に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１５】図１４に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１６】図１５に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１７】図１６に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１９】図１８に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２０】図１９に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２１】図２０に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２２】図２１に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２４】図２３に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２５】図２４に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２６】図２５に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２７】図２６に引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【発明を実施するための形態】
【００１８】
以下、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００１９】
（第１の実施形態）
特許文献１の技術によれば、ゲート電極の表層部分及びソース／ドレイン領域の表層部分がシリサイド化されている状態において、半導体基板にフラッシュランプアニール処理を施す。この処理により、ソース／ドレイン領域には例えばＮｉＳｉ層が形成された状態が保持されて、ゲート電極のみが選択的にフル・シリサイド化され、フル・シリサイドゲート電極が形成される。
特許文献１の技術では、従来技術のような工程増を招くことなくフル・シリサイドゲート電極を得ることができるという優れた効果が奏される。しかしながら、特許文献１の特許出願後に、以下のような詳細な調査を行った。
【００２０】
特許文献１の技術により作製された、フル・シリサイドゲート電極を有するＭＯＳトランジスタ（サンプル１）のシート抵抗（Ω／sq.）を、製品の累積確率との関係で調べた。比較のため、通常のシリサイドゲート電極（上部のみシリサイド化されたゲート電極）を有するＭＯＳトランジスタ（サンプル２）についても同様に調べた。
調査結果を図３に示す。サンプル１では、サンプル２に比べてシート抵抗値が高く、製品によりシート抵抗値のバラツキが大きいという結果が得られた。
【００２１】
サンプル１ではシート抵抗値のバラツキが大きいことに鑑みて、特許文献１の技術により複数のＭＯＳトランジスタを作製してみた。その結果、９０％程度の多くの製品では、十分なフル・シリサイドゲート電極が得られたが、残りの１０％程度の製品では、上部がシリコンの状態で下部がシリサイド化されたゲート電極が得られた。そこで、フル・シリサイドゲート電極を有するＭＯＳトランジスタの歩留まりを向上させるべく、上記のように一部の製品では上部がシリコンで下部がシリサイドであるゲート電極が形成されるメカニズムについて考察した。
【００２２】
一般的に、２つの物質が交じり合う現象は拡散と呼ばれ、原子間の結合を切り、移動するだけのエネルギーを熱で与えた場合には熱拡散と言う。物質移動の速度は拡散束（Diffusion flux)と呼ばれ、この拡散束は濃度勾配に比例する。これがフィックの第一法則である。
Ｊ（拡散束）＝−Ｄ(ｄＣ／ｄｘ)：Ｄは拡散係数(diffusion coefficient)、Ｃは濃度、ｘは一次元方向
即ち、濃度勾配によって拡散するのであるから、多結晶シリコンの上部からＮｉを下方へ拡散した場合、Ｎｉ濃度は上方が濃く、下方が薄い濃度勾配を持つことになる。そうすると、上記のような現象、即ちゲート電極の上部がシリコンの状態で下部がシリサイド化された状態は、通常のシリサイド工程で行う熱処理、即ち熱拡散では生じ得ないことが判る。
【００２３】
ＮｉＳｉ相とＮｉＳｉ2相の融点は約１０００℃であり、ゲート電極に選択的に約１０００℃〜１４００℃の熱処理が瞬間的に行われると、先ず、ゲート電極のシリサイド層が溶解する。フラッシュランプアニール処理を行う前では、このゲート電極にはＮｉＳｉ相であったが、ＮｉＳｉ2相へ変わってから、或いはＮｉＳｉ相のままで溶解することになる。ここで、バルク状態のＳｉ結晶の融点は１４００℃以上であるため、通常、バルク状態のＳｉは溶解しない。しかしながら、溶解したシリサイド層の直下の多結晶シリコン膜の最表面は表面エネルギーを持つため、１４００℃以下でも溶解する。従って、ゲート電極の内部は瞬間的に、溶解したシリサイド液中にシリコン原子が混入した状態となる。フラッシュランプアニール処理が終わると、冷却過程に入るため、先ず融点の高いシリコンから析出し、固体のＳｉ及び液体のシリサイドの状態となる。このとき、ゲート電極の上部にＳｉが露出する。これは、Ｓｉの方がＮｉＳｉ2よりも比重が軽いため、或いはゲート電極の絶縁膜に囲まれていない上部側から内部が冷えてゆくためである。更に冷えると、固体シリサイド（この場合、ＮｉＳｉ２相）がゲート電極の下部に形成される。この下部に形成されるシリサイド相は、ゲート電極中に存在するＳｉ及びＮｉの量（割合）に依存して決定される。即ち、ゲート電極中で例えばＳｉが６６．７atom％以上であれば、ゲート電極下部にＮｉＳｉ2相が形成されることになる。
【００２４】
ゲート電極において、ＮｉＳｉ2上にＮｉを成膜し、ＮｉＳｉが形成される２００℃〜６００℃程度の熱処理を行っても、ＮｉＳｉ2からＮｉＳｉへ相転移したり、上部だけＮｉＳｉが形成されるような現象は生じない。これは、一般にＮｉＳｉ2は６００℃〜９００℃の熱処理によって形成され、またＮｉＳｉ2は最も安定な相であるからである。
【００２５】
本実施形態では、ゲート電極の表層部分及びソース／ドレイン領域の表層部分がシリサイド化されている状態に対するｍsecアニール処理（フラッシュランプアニール処理又はレーザアニール処理）に引き続き、再びシリサイド化を行う。
ｍsecアニール処理を行った場合、所望のシリサイド相を形成する以上の余分なＳｉは、ゲート電極の上部に形成される。従って、再びシリサイド工程、即ちゲート電極を覆うようにＮｉを含有する金属膜を形成し、アニール処理を行って、ゲート電極に上部から更にＮｉを供給すれば良い。当該アニール処理の温度が高い（６００℃超）と、ソース／ドレイン領域の上部に形成されたＮｉＳｉの膜厚が大きくなり、ソース／ドレイン領域と半導体基板との間で接合リークが発生する懸念がある。従って、当該アニール処理の温度を、２００℃〜６００℃、好ましくは２００℃〜４５０℃とする。
【００２６】
図４〜図６は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図４（ａ）に示すように、半導体基板１０１に素子分離構造１０２を形成した後、ゲート絶縁膜１０３、ゲート電極１０４、エクステンション領域１０５ａ，１０５ｂ、サイドウォール絶縁膜１０６、ソース／ドレイン領域１０７ａ，１０７ｂ等を形成する。
【００２７】
詳細には先ず、半導体基板１０１に素子分離構造１０２を形成する。これにより、ｎ型ＭＯＳトランジスタの形成領域である活性領域（図４（ａ）中で左側の領域であり、ＮＭＯＳ活性領域と記す。）と、ｎ型ＭＯＳトランジスタの形成領域である活性領域（図４（ａ）中で右側の領域であり、ＰＭＯＳ活性領域と記す。）とが画定される。
次に、半導体基板１０１上にリソグラフィーによりレジストを加工して、隣接する素子分離構造１０２間の活性領域の一部を露出させる開口を有するレジストマスクを形成する。そして、半導体基板１０１の活性領域に、閾値制御のためのチャネルドーズイオン注入を行う。本実施形態においては、チャネルドーズイオン注入は、基板面内で満遍なく半導体チップ毎に条件振りを行い、駆動電流比較において、同一閾値で比較できるようにしている。ｎ型ＭＯＳトランジスタを作製する場合には、例えばホウ素（Ｂ+）を加速エネルギーが２５ｋｅＶ、ドーズ量が０〜１．０×１０13／ｃｍ2の条件でイオン注入し、ｐ型ＭＯＳトランジスタを作製する場合には、例えば砒素（Ａｓ+）を加速エネルギーが８０ｋｅＶ、ドーズ量が０〜５．０×１０12／ｃｍ2の条件でイオン注入する。
その後、レジストマスクを灰化処理等により除去する。
【００２８】
次に、導入した不純物の活性化アニールを行った後、半導体基板１０１の活性領域上にゲート絶縁膜１０３を形成する。
例えばＣＶＤ法により絶縁膜、ここではシリコン酸化膜を膜厚０．７ｎｍ程度に堆積する。更に、シリコン酸化膜上に例えばＨｆＳｉＯ膜を膜厚２．８ｎｍ程度に形成し、プラズマ窒化した直後に１０５０℃のアニール処理をＮ2雰囲気中で５秒間行う。これにより、ＨｆＳｉＯ膜をＨｆＳｉＯＮ膜化させる。以上により、シリコン酸化膜及びＨｆＳｉＯＮ膜が積層されてなるゲート絶縁膜１０３が形成される。
【００２９】
次に、ゲート絶縁膜１０３上にゲート電極１０４ａ，１０４ｂを形成する。
例えばＣＶＤ法により多結晶シリコン膜を膜厚５０ｎｍ程度に堆積した後、例えばＣＶＤ法によりシリコン窒化膜を膜厚５０ｎｍ程度に堆積してハードマスクを形成する。ハードマスク上にリソグラフィーにより電極形状のレジストマスクを形成し、ハードマスク膜をドライエッチングする。レジストマスクを灰化処理等により除去した後、ハードマスクを用いて多結晶シリコン膜及びゲート絶縁膜１０３をドライエッチングする。これにより、ゲート絶縁膜１０３上に、ＮＭＯＳ活性領域ではゲート電極１０４ａが、ＰＭＯＳ活性領域ではゲート電極１０４ｂがそれぞれ形成される。その後、ハードマスクを除去する。
【００３０】
次に、ＮＭＯＳ活性領域及びＰＭＯＳ活性領域におけるゲート電極１０４の両側にエクステンション領域１０５ａ，１０５ｂを形成する。
ＮＭＯＳ活性領域では、ゲート電極１０４ａ及びレジストマスクをマスクとして、ゲート電極１０４ａの両側における半導体基板１０１の表層にｎ型不純物、例えば砒素（Ａｓ+）を導入して、エクステンション領域１０５ａを形成する。一方、ＰＭＯＳ活性領域では、ゲート電極１０４ｂ及びレジストマスクをマスクとして、ゲート電極１０４ｂの両側における半導体基板１０１の表層にｐ型不純物、例えばホウ素（Ｂ+）を導入して、エクステンション領域１０５ｂを形成する。
【００３１】
次に、ゲート電極１０４ａ，１０４ｂの両側にサイドウォール絶縁膜１０６を形成する。
ゲート電極１０４ａ，１０４ｂ上を含む半導体基板１０１の全面を覆うように絶縁膜、ここではシリコン酸化膜を膜厚１０ｎｍ〜１００ｎｍ程度に堆積する。そして、シリコン酸化膜の全面を反応性イオンエッチング（ＲＩＥ）により異方性ドライエッチングし、ゲート電極１０４ａ，１０４ｂの両側面にのみシリコン酸化膜を残す。これにより、ゲート電極１０４ａ，１０４ｂの両側にサイドウォール絶縁膜１０６が形成される。
【００３２】
次に、半導体基板１０１の表層にエクステンション領域１０５ａ，１０５ｂと一部重畳されるソース／ドレイン領域１０７ａ，１０７ｂを形成する。
ＮＭＯＳ活性領域では、レジストマスク、ゲート電極１０４ａ及びサイドウォール絶縁膜１０６をマスクとして、ゲート電極１０４ａ及びサイドウォール絶縁膜１０６の両側における半導体基板１０１の表層にｎ型不純物、例えば砒素（Ａｓ+）を導入する。これにより、エクステンション領域１０５ａと一部重畳されるソース／ドレイン領域１０７ａが形成される。一方、ＰＭＯＳ活性領域では、レジストマスク、ゲート電極１０４ｂ及びサイドウォール絶縁膜１０６をマスクとして、ゲート電極１０４ｂ及びサイドウォール絶縁膜１０６の両側における半導体基板１０１の表層にｐ型不純物、例えばホウ素（Ｂ+）を導入する。これにより、エクステンション領域１０５ｂと一部重畳されるソース／ドレイン領域１０７ｂが形成される。
次に、例えば半導体基板１０１に処理温度１０１５℃で０秒間のスパイクアニールを行う。これにより、導入した不純物が活性化される。
【００３３】
続いて、図４（ｂ）に示すように、半導体基板１０１の全面を覆うようにシリサイド金属膜であるＮｉ膜１０８及びキャップ膜１０９を順次形成する。
詳細には、先ず、ゲート電極１０３上及びソース／ドレイン領域１０７ａ，１０７ｂに形成された自然酸化膜をフッ酸処理により除去する。
フッ酸処理の代わりに、Ａｒスパッタによる物理的に自然酸化膜を除去しても良い。また、三フッ化窒素（ＮＦ3）ガスのプラズマ又はＨ2ガスのプラズマを用いたケミカル処理により、自然酸化膜を還元除去しても良い。このケミカル処理としては、例えばＮＦ3ガスとＮＨ3ガス、更にＡｒガス又はＨ2ガスを添加し、リモートプラズマによって（ＮＨ4）2ＳｉＦ6を形成し、昇華させて自然酸化膜を還元除去するようにしても好適である。
【００３４】
次に、シリサイド金属であるＮｉターゲットを用意する。このターゲットを用いたスパッタ法により、ゲート電極１０４ａ，１０４ｂ上、サイドウォール絶縁膜１０６上及びソース／ドレイン領域１０７ａ，１０７ｂ上を含む半導体基板１０１の全面にＮｉ膜１０８を膜厚５ｎｍ〜２０ｎｍ程度、例えば１３ｎｍ程度に堆積する。スパッタ法の代わりに、Ｎｉ膜１０８を例えば電子ビーム蒸着により形成しても良い。
【００３５】
次に、Ｎｉ膜１０８を覆うように、例えばスパッタ法によりＴｉＮ膜を膜厚５ｎｍ〜５０ｎｍ程度、ここでは１０ｎｍ程度に堆積し、キャップ膜１０９を形成する。ここで、キャップ膜１０９としては、Ｔｉ膜を膜厚５ｎｍ〜３０ｎｍ程度に堆積して形成しても良い。また、キャップ膜１０９は不要である場合もある。
【００３６】
なお、Ｎｉ膜１０８を形成する代わりに、Ｎｉ合金膜を形成しても良い。例えば、Ｎｉと、Ｐｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素とを含有するＮｉ合金ターゲットを用意し、スパッタ法によりＮｉ合金膜をＮｉ膜１０８の代わりに堆積させる。例えば、Ｎｉ合金膜としてＰｔを含有するＮｉＰｔ膜を形成する場合、Ｐｔの含有量（濃度）が例えば５原子％であるターゲットを用いることが好ましい。後述するように、このようなＮｉ合金膜を形成することにより、ソース／ドレイン領域１０７ａ，１０７ｂの表層部分へのＮｉの過剰な供給を抑えることができる。
【００３７】
続いて、図４（ｃ）に示すように、ゲート電極１０４ａ，１０４ｂの表層部分及びソース／ドレイン領域１０７ａ，１０７ｂの表層部分をシリサイド化し、Ｎｉ2Ｓｉ層１１０ａ，１１０ｂを形成する。
詳細には、比較的低温（３００℃以下）、例えば２５０℃で１２０秒間のアニール処理（第１のアニール処理）を行う。この処理により、ゲート電極１０４ａ，１０４ｂの表層部分及びソース／ドレイン領域１０７ａ，１０７ｂの表層部分がシリサイド化される。その結果、ゲート電極１０４ａ，１０４ｂの表層部分にはＮｉ2Ｓｉ層１１０ａが、ソース／ドレイン領域１０７ａ，１０７ｂの表層部分にはＮｉ2Ｓｉ層１１０ｂがそれぞれ形成される。ここで、急速アニール処理の代わりに炉アニール(或いは炉アニール＋急速加熱処理)を行うようにしても良い。
ここで、シリサイド金属膜として上記のようにＮｉＰｔ膜を形成する場合、ターゲットにおけるＰｔの含有量（濃度）が１原子％〜１０原子％であれば、アニール処理の温度を２００℃〜２９０℃で行うと効果的である。
【００３８】
続いて、図５（ａ）に示すように、キャップ膜１０９及び未反応のＮｉ膜１０８を除去する。
詳細には、キャップ膜１０９及び未反応のＮｉ膜１０８を、例えば硫酸：過酸化水素水＝３：１の処理液を用いて化学処理（ＳＰＭ処理）し、これらを選択的に除去する。ここで、上記の処理溶液の代わりに、塩酸＋過酸化水素水の処理液を用いても良い。
【００３９】
続いて、図５（ｂ）に示すように、ゲート電極１０４ａ，１０４ｂの表層部分及びソース／ドレイン領域１０７ａ，１０７ｂの表層部分を再度シリサイド化し、ＮｉＳｉ層１１１ａ，１１１ｂを形成する。
詳細には、処理温度を比較的高温（３５０℃〜６００℃）、例えば４００℃とし、処理時間を１０秒間〜１２０秒間、例えば３０秒間の急速アニール処理（第２のアニール処理）を行う。この処理により、ゲート電極１０４ａ，１０４ｂの表層部分及びソース／ドレイン領域１０７ａ，１０７ｂの表層部分が更にシリサイド化される。その結果、ゲート電極１０４ａ，１０４ｂのＮｉ2Ｓｉ層１１０ａはＮｉＳｉ層１１１ａに、ソース／ドレイン領域１０７ａ，１０７ｂのＮｉ2Ｓｉ層１１０ｂはＮｉＳｉ層１１１ｂになる。
【００４０】
続いて、半導体基板１０１にｍsecアニール処理、ここではフラッシュランプアニール処理を施す。ｍsecアニール処理とは、ｍsec単位で瞬間的に熱処理を行う手法である。
フラッシュランプアニールの処理条件としては、ランプの照射エネルギーを２４Ｊ／ｃｍ2〜２８Ｊ／ｃｍ2、照射時間を０．５ｍ秒間〜１．５ｍ秒間、アシスト温度（処理対象、ここでは半導体基板１０１の保持温度）を３００℃〜４５０℃の各条件により行う。
なお、このアシスト温度は図５（ｂ）の急速アニール処理の温度範囲内である。従って、図５（ｂ）の急速アニール処理とフラッシュランプアニール処理とをフラッシュランプアニール装置内で連続的に行うようにしても良い。
【００４１】
フラッシュランプアニール処理により、ソース／ドレイン領域１０７ａ，１０７ｂではＮｉＳｉ層１１１ｂが形成された状態が保持されて、ゲート電極１０４ａ，１０４ｂのみが選択的にシリサイド化される。その結果、上述したように、複数のゲート電極１０４ａ，１０４ｂのうち、大部分（例えば９割程度）のゲート電極１０４ａ，１０４ｂでは、ＮｉＳｉ2にフル・シリサイド化される。その一方で、残り（例えば１割程度）のゲート電極１０４ａ，１０４ｂでは、上部にＳｉ層１０４Ｂが露出した状態でその下部がＮｉＳｉ2層１０４Ａにシリサイド化される。ゲート電極１０４ａ，１０４ｂが後者の状態とされたＣＭＯＳトランジスタを図５（ｃ）に示す。以下、このＣＭＯＳトランジスタのみを例示する。本実施形態で後述する処理を施すに際して、後者のゲート電極１０４ａ，１０４ｂでは、上部のＳｉ層１０４Ｂが図示のように均一に露出した状態が好ましい。このようなＳｉ層１０４Ｂの均一な状態は、フラッシュランプアニール処理の照射条件を強度が高い方へ微調整することで得られる。
【００４２】
本実施形態では、ｍsecアニール処理として、フラッシュランプアニール処理の代わりにレーザアニール処理を行うようにしても良い。
この場合、例えばステージ温度４００℃で、パイロメータの表示上において７００℃〜１０００℃の範囲で制御し、レーザアニール処理を行えば良い。レーザアニール処理では、パイロメータにて基板温度を測定して制御する。そのため、アニール対象に対して非常に広い温度範囲で測定を行うことから、素子分離領域、ゲート電極、ソース／ドレイン領域等からの信号が平滑化されて温度モニターされる。即ち、ここでパイロメータ表示上の温度とは、実際のゲート電極、ソース／ドレイン領域等の温度を示しているのではなく、飽くまで制御上の温度である。
【００４３】
続いて、ゲート電極１０４ａ，１０４ｂの上部に露出したＳｉ層１０４Ｂをシリサイド化する。
なお、上記したフラッシュランプアニール処理によりフル・シリサイド化されたゲート電極を有するＣＭＯＳトランジスタについても、当該シリサイド化が施される。この場合でも、フル・シリサイドゲート電極としての高いトランジスタ特性が実現する。
【００４４】
先ず、ゲート電極１０４ａ，１０４ｂ上及びソース／ドレイン領域１０７ａ，１０７ｂ上に形成された自然酸化膜を除去する。このとき、フッ酸を用いてウェットエッチングを行えば、ソース／ドレイン領域１０７ａ，１０７ｂのＮｉＳｉ層１１１ｂもエッチングされてしまう。そこで、例えばＩＣＰプラズマによるＡｒスパッタにより自然酸化膜を除去する。Ａｒスパッタは、自然シリコン酸化膜の膜厚換算で例えば２ｎｍ分程度行う。
このＡｒスパッタの代わりに、三フッ化窒素（ＮＦ3）ガスのプラズマ又はＨ2ガスのプラズマを用いたケミカル処理により、自然酸化膜を還元して除去するようにしても良い。このケミカル処理としては、例えばＮＦ3ガスとＮＨ3ガス、更にＡｒガス又はＨ2ガスを添加し、リモートプラズマによって（ＮＨ4）2ＳｉＦ6を形成し、昇華させて自然酸化膜を還元除去するようにしても好適である。
【００４５】
次に、図６（ａ）に示すように、半導体基板１０１の全面を覆うようにシリサイド金属膜であるＮｉ膜１１２及びキャップ膜１１３を順次形成する。
先ず、シリサイド金属であるＮｉターゲットを用意する。このターゲットを用いたスパッタ法により、ゲート電極１０４ａ，１０４ｂ上及びサイドウォール絶縁膜１０６上を含む半導体基板１０１の全面にＮｉ膜１１２を膜厚９ｎｍ程度に堆積する。スパッタ法の代わりに、Ｎｉ膜１１２を例えば電子ビーム蒸着により形成しても良い。
【００４６】
次に、Ｎｉ膜１１２を覆うように、例えばスパッタ法によりＴｉＮ膜を膜厚５ｎｍ〜５０ｎｍ程度、ここでは１０ｎｍ程度に堆積し、キャップ膜１１３を形成する。ここで、キャップ膜１１３としては、Ｔｉ膜を膜厚５ｎｍ〜３０ｎｍ程度に堆積して形成しても良い。また、キャップ膜１１３は不要である場合もある。
【００４７】
なお、Ｎｉ膜１１３を形成する代わりに、Ｎｉ合金膜を形成しても良い。例えば、Ｎｉと、Ｐｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素とを含有するＮｉ合金ターゲットを用意し、スパッタ法によりＮｉ合金膜をＮｉ膜１０８の代わりに堆積させる。例えば、Ｎｉ合金膜としてＰｔを含有するＮｉＰｔ膜を形成する場合、Ｐｔの含有量（濃度）が１原子％〜１０原子％、好ましくは２原子％〜１０原子％、例えば５原子％であるターゲットを用いることが好適である。
【００４８】
次に、図６（ｂ）に示すように、ゲート電極１０４ａ，１０４ｂの上部に露出したＳｉ層１０４Ｂをシリサイド化し、ＮｉＳｉ層１１４を形成する。
アニール処理（第３のアニール処理）を、２００℃〜６００℃、好ましくは２００℃〜４５０℃の範囲内の温度、例えば４００℃で例えば３０秒間行う。
このアニール処理により、ゲート電極１０４ａ，１０４ｂの上部に露出したＳｉ層１０４Ｂがシリサイド化され、ゲート電極１０４ａ，１０４ｂの表面部分にはＮｉＳｉ層１１４が形成される。その結果、ゲート電極１０４ａ，１０４ｂは、ＮｉＳｉ2層１０４Ａ及びＮｉＳｉ層１１４からなるフル・シリサイドゲート電極１１５ａ，１１５ｂとなる。
ここで、ソース／ドレイン領域１０７ａ，１０７ｂのＮｉＳｉ層１１１ｂは、当該アニール処理で若干の膜厚増加が見られる場合があるが、ソース／ドレイン領域１０７ａ，１０７ｂと半導体基板１０１との間で接合リークが発生する程に膜厚が増加することはない。
【００４９】
続いて、図６（ｃ）に示すように、キャップ膜１１３及び未反応のＮｉ膜１１２を除去する。
詳細には、キャップ膜１１３及び未反応のＮｉ膜１１２を、例えば硫酸：過酸化水素水＝３：１の処理液を用いて化学処理（ＳＰＭ処理）し、これらを選択的に除去する。ここで、上記の処理溶液の代わりに、塩酸＋過酸化水素水の処理液を用いても良い。
【００５０】
しかる後、層間絶縁膜、コンタクトプラグ、各種配線等の形成を経て、ＣＭＯＳトランジスタを形成する。
【００５１】
本実施形態では、上記した第１のアニール処理及び第３のアニール処理の際に、シリサイド金属膜であるＮｉ膜を形成する代わりに、Ｎｉと、Ｐｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素とのＮｉ合金膜を形成しても良い旨について、前述した。シリサイド金属膜として上記のようなＮｉ合金膜を用いる技術は、特許文献２に開示されている。
【００５２】
例えば、Ｎｉ95Ｐｔ5層をＳｉ基板の表面に堆積し、アニール処理したときの、Ｎｉ及びＰｔの各原子の挙動をＥＤＸ分析（energy dispersion X-ray analysis）して観察した結果について説明する。サンプルは、Ｓｉ半導体基板の表面上に膜厚約２０ｎｍ程度のＮｉ95Ｐｔ5層を堆積し、２４０℃で１２０秒間の１次アニールを行い、硫酸過水で未反応のＮｉを除去し、４００℃の二次アニールを行ったものである。Ｓｉ基板の表面にシリサイド層が形成されており、Ｎｉはシリサイド層の全体に分布している。Ｐｔは、主にシリサイド層の上側約１／２の厚さ領域に、特に濃度の高い主部分は約１／２以下の厚さ領域に分布している。即ち、この表面に偏析したＰｔがその上部に堆積されるＮｉ膜からの過剰なＮｉ供給を抑止する効果があることが確認される。
従って、第１及び第３のアニール処理の際に、シリサイド金属膜であるＮｉ膜を形成する代わりに、上記のＮｉ合金膜を形成してアニール処理を行うことにより、ソース／ドレイン領域１０７ａ，１０７ｂのＮｉＳｉ層１１１ｂの膜厚増加を抑えることができる。
【００５３】
本実施形態により作製された、フル・シリサイドゲート電極を有するＭＯＳトランジスタ（サンプル１）の抵抗値（Ω）を、製品の累積確率との関係で調べた。比較のため、通常のシリサイドゲート電極（上部のみシリサイド化されたゲート電極）を有するＭＯＳトランジスタ（サンプル２）についても同様に調べた。
調査結果を図７に示す。サンプル１では、サンプル２に比べて抵抗値が低く、製品により抵抗値のバラツキが極めて小さいという良好な結果が得られた。
【００５４】
同様に、サンプル１のＩon−Ｉoff特性（Ｉon：μＡ／μｍ，Ｉoff：Ａ／μｍ）について、サンプル２との比較に基づいて調べた。
調査結果を図８に示す。サンプル１では、サンプル２に比べて駆動電流が大きく、本実施形態によりゲート電極のフル・シリサイド化の十分な効果が得られることが確認された。具体的に、オフ電流Ｉoffが１×１０-7Ａ／μｍのとき、サンプル１ではサンプル２よりもオン電流Ｉonが約３３％向上することが判る。
【００５５】
以上説明したように、本実施形態によれば、工程増を招くことなく、極めて高い歩留まりでゲート電極１０４ａ，１０４ｂについて均一で十分なフル・シリサイド化を確実に実現することができる。これにより、フル・シリサイドゲート電極１１５ａ，１１５ｂを有する信頼性の高い半導体装置が実現する。
【００５６】
（第２の実施形態）
本実施形態では、半導体装置としてＭＯＳトランジスタを例示するが、各種の半導体メモリ等、ゲートを有する半導体装置であれば適用可能である。また、以下の実施形態では、説明及び図示の便宜上、その構成を製造方法と共に説明する。
図９〜図２７は、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００５７】
先ず、図９（ａ）に示すように、表面が（１００）面とされたｐ型単結晶シリコンからなる半導体基板１を用意し、この半導体基板１をアンモニア及び過酸化水素で洗浄する。
続いて、図９（ｂ）に示すように、半導体基板１の表面を熱酸化し、シリコン酸化膜２を膜厚５０ｎｍ程度に成長させる。
続いて、図９（ｃ）に示すように、シリコン酸化膜２にレジスト（不図示）を塗布し、リソグラフィーによりレジストを加工して、後述するウェルの形成部位を露出させる開口３ａを有するレジストマスク３を形成する。そして、このレジストマスク３を用いてシリコン酸化膜２をドライエッチングし、シリコン酸化膜２に開口３ａの形状に倣った開口２ａを形成する。
【００５８】
続いて、図１０（ａ）に示すように、半導体基板１の表層にウェル４を形成する。
詳細には、半導体基板１の表面におけるシリコン酸化膜２の開口２ａ及びレジストマスク３の開口３ａから露出する部分に不純物を導入し、半導体基板１の表層にウェル４を形成する。ここで、ｐ型ウェルを形成する場合には、例えばホウ素（Ｂ+）を加速エネルギーが１２０ｋｅＶ、ドーズ量が１．０×１０13／ｃｍ2の条件でイオン注入する。一方、ｎ型ウェルを形成する場合には、例えばリン（Ｐ+）を加速エネルギーが３００ｋｅＶ、ドーズ量が１．０×１０13／ｃｍ2の条件でイオン注入する。
【００５９】
続いて、図１０（ｂ）に示すように、灰化処理等によりレジストマスク３を除去した後、図１０（ｃ）に示すように、ウェットエッチングによりシリコン酸化膜２を除去する。
続いて、図１１（ａ）に示すように、例えばＣＶＤ法により、半導体基板１の全面にシリコン窒化膜５を膜厚５０ｎｍ程度に形成する。
【００６０】
続いて、図１１（ｂ）に示すように、シリコン窒化膜５をリソグラフィー及びドライエッチングにより加工し、シリコン窒化膜５に半導体基板１の表面における素子分離領域を露出させる開口５ａを形成する。
続いて、図１１（ｃ）に示すように、シリコン窒化膜５をマスクとして、半導体基板１の表面におけるシリコン窒化膜５の開口５ａから露出する部分をドライエッチングし、分離溝６を例えば深さ４００ｎｍ程度に形成する。
【００６１】
続いて、図１２（ａ）に示すように、半導体基板１上で活性領域を画定するＳＴＩ（Shallow Trench Isolation）素子分離構造７を形成する。
詳細には、先ず、半導体基板１の全面に絶縁膜、ここではシリコン酸化物７ａを例えばＣＶＤ法により堆積し、分離溝６をシリコン酸化物７ａで埋め込む。
次に、シリコン窒化膜５の表面が露出するまでシリコン酸化物を研磨、ここではＣＭＰにより研磨して平坦化する。
次に、図１２（ｂ）に示すように、ウェットエッチングによりシリコン窒化膜５を除去する。これにより、分離溝６をシリコン酸化物で充填してなるＳＴＩ素子分離構造７が形成される。
【００６２】
続いて、図１２（ｃ）に示すように、半導体基板１上にレジスト（不図示）を塗布し、リソグラフィーによりレジストを加工して、隣接するＳＴＩ素子分離構造７間の活性領域の一部を露出させる開口８ａを有するレジストマスク８を形成する。
続いて、図１３（ａ）に示すように、半導体基板１の活性領域に、閾値制御のためのチャネルドーズイオン注入を行う。ｎ型ＭＯＳトランジスタを作製する場合には、例えばホウ素（Ｂ+）を加速エネルギーが１５ｋｅＶ、ドーズ量が１．０×１０13／ｃｍ2の条件でイオン注入する。一方、ｐ型ＭＯＳトランジスタを作製する場合には、例えば砒素（Ａｓ+）を加速エネルギーが８０ｋｅＶ、ドーズ量が１．０×１０13／ｃｍ2の条件でイオン注入する。
次に、灰化処理等によりレジストマスク８を除去した後、導入した不純物の活性化アニールを例えば処理温度９５０℃で１０秒間の条件で行う。
【００６３】
続いて、図１３（ｂ）に示すように、半導体基板１の全面にＳｉＯ2膜９を形成する。
図１３（ｂ）〜図２７では、図中で左側がｎ型ＭＯＳトランジスタの形成領域であるＮＭＯＳ活性領域であり、右側がｐ型ＭＯＳトランジスタの形成領域であるＰＭＯＳ活性領域である。
詳細には、例えばＳｉＯ膜を熱ＣＶＤ法により膜厚０．５〜１ｎｍ程度、ここでは０．７ｎｍ程度に成膜する。そして、ＳｉＯ膜をＯ3，Ｏ2，酸化窒化ガス等の酸素元素を含む酸化雰囲気で酸化し、ＳｉＯ2膜９を形成する。ＳｉＯ2膜９の代わりに、ＳｉＯ膜を形成した後、これをＮ2ガスを含む雰囲気でプラズマ処理し、続いて７５０℃〜１１００℃でアニールしてＳｉＯＮ膜を形成しても良い。この場合、ＳｉＯＮ膜下の活性領域のＳｉにダメージが入らないように、Ｎ2プラズマの処理条件を最適化する必要がある。
【００６４】
続いて、図１３（ｃ）に示すように、ＳｉＯ2膜９上にハフニウムシリコン酸化膜（ＨｆＳｉＯ膜）１０を形成する。
詳細には、熱ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により、ＳｉＯ2膜９上にハフニウムシリコン酸化膜１０を膜厚１ｎｍ〜４ｎｍ程度、例えば１ｎｍ程度に成膜する。
ハフニウムシリコン酸化膜１０中にＺｒ，Ｔｉ，Ａｌ，Ｓｉ,Ｔａ，Ｌａ，Ｙ，Ｍｇのうち、少なくとも１つの元素をｐ型ＭＯＳトランジスタの閾値電圧（Ｖｔｈ）の制御可能範囲で混入させても良い。また、ハフニウムシリコン酸化膜１０の成膜後に、Ｎ2プラズマ処理し、７５０℃〜１１００℃でアニールして窒化しても好適である。
【００６５】
続いて、図１４（ａ）に示すように、ハフニウムシリコン酸化膜１０上にアルミニウム酸化膜（ＡｌＯ膜）１１を形成する。
詳細には、ｐ型ＭＯＳトランジスタ用のダイポールを形成する材料を堆積すべく、熱ＣＶＤ法、ＡＬＤ法又はＰＶＤ法により、ハフニウムシリコン酸化膜１０上にアルミニウム酸化膜１１を膜厚０．３ｎｍ〜１ｎｍ程度、例えば０．５ｎｍ程度に成膜する。
アルミニウム酸化膜１１を形成する代わりに、例えばチタン酸化膜又はタンタル酸化膜等を形成しても良い。
【００６６】
続いて、図１４（ｂ）に示すように、ＴｉＮ膜１２及びＳｉＮ膜１３を順次形成する。
詳細には、先ず、例えばＰＶＤ法により、アルミニウム酸化膜１１上にＴｉＮ膜１２を膜厚１０ｎｍ〜５０ｎｍ程度、例えば３０ｎｍ程度に成膜する。単層のＴｉＮ膜１２を形成する代わりに、ＴｉＮと、ＷＮ，ＴｉＡｌＮ，ＺｒＮ，ＨｆＮ，ＩｒＯ2，ＰｔＲａ，Ｉｒ，ＴａＣＮ，Ｍｏ，ＭｏＮ，ＲｕＯ2，Ｒｕ，Ｐｔのうちから選ばれた少なくとも１種との積層膜を形成しても良い。また、ＷＮ，ＴｉＡｌＮ，ＺｒＮ，ＨｆＮ，ＩｒＯ2，ＰｔＲａ，Ｉｒ，ＴａＣＮ，Ｍｏ，ＭｏＮ，ＲｕＯ2，Ｒｕ，Ｐｔのうちから選ばれた少なくとも２種の積層膜を形成しても好適である。
【００６７】
続いて、図１４（ｃ）に示すように、ＰＭＯＳ活性領域上のみを覆うレジストマスク１４を形成する。
詳細には、ＳｉＮ膜１３上にレジストを塗布し、このレジストをリソグラフィーにより加工して、ＰＭＯＳ活性領域上のみを覆うレジストマスク１４を形成する。
【００６８】
続いて、図１５（ａ）に示すように、レジストマスク１４を用いてＳｉＮ膜１３をドライエッチングし、ＰＭＯＳ活性領域上のみにＳｉＮ膜１３を残す。
続いて、図１５（ｂ）に示すように、レジストマスク１４を灰化処理等により除去する。
続いて、図１５（ｃ）に示すように、ＳｉＮ膜１３をマスクとして用い、ＴｉＮ膜１２を例えばＨ2Ｏ2でウェットエッチングし、ＰＭＯＳ活性領域上のみにＴｉＮ膜１２を残す。
【００６９】
続いて、図１６（ａ）に示すように、ＴｉＮ膜１２をマスクとして用い、アルミニウム酸化膜１１を例えば希釈したフッ酸でウェットエッチングし、ＰＭＯＳ活性領域上のみにアルミニウム酸化膜１１を残す。ここで、ＳｉＮ膜１３は比較的低温で成膜されたものであるため、ｎ型ＭＯＳトランジスタの活性領域（ＮＭＯＳ）におけるＳｉＮ膜１３の除去と同時に、ＰＭＯＳ活性領域のＳｉＮ膜１３は除去される。このとき、ＰＭＯＳのＴｉＮ膜１２がマスクとなり、ＰＭＯＳ活性領域のアルミニウム酸化膜１１は残る。
続いて、図１６（ｂ）に示すように、ＴｉＮ膜１２を例えばＨ2Ｏ2でウェットエッチングして除去する。
【００７０】
続いて、図１６（ｃ）に示すように、ｐ型ＭＯＳトランジスタ用のダイポール層１５を形成する。
詳細には、熱処理、例えば７５０℃〜１１００℃程度の温度でＲＴＡ熱処理を５秒間行う。これにより、ハフニウムシリコン酸化膜１０内にアルミニウム酸化膜１１中のアルミニウムが拡散し、ハフニウムシリコン酸化膜１０とＳｉＯ2膜９との界面まで広がり、ダイポール層１５が形成される。ダイポール層１５により、ｐ型ＭＯＳトランジスタの閾値（Ｖｔｈ）が制御される。上記の熱処理前に、Ｎ2プラズマ処理して微量の窒素をダイポール層１５中に混入させて、誘電率を若干高くするようにしても良い。
なお、上記の熱処理を省略し、ダイポールの熱処理を後述するソース／ドレイン領域の不純物を活性化させるためのアニール処理と兼用しても良い。
【００７１】
続いて、図１７（ａ）に示すように、ゲート金属膜１６を形成する。
詳細には、例えばＰＶＤ法、ＡＬＤ法又はＣＶＤ法により、例えばＴｉＮ膜を膜厚０．５ｎｍ〜３０ｎｍ程度、ここでは１０ｎｍ程度に成膜し、ゲート金属膜１６を形成する。このＴｉＮ膜をＰＶＤ法で形成する際には、例えば基板温度−３０℃〜４００℃、ＲＦパワー０〜２０００Ｗ、ＤＣパワー０〜５００００Ｗとし、Ｎ2ガスのみ又はＡｒ＋Ｎ2ガスの雰囲気で成膜する。
ゲート金属膜１６としては、単層のＴｉＮを形成する代わりに、ＴｉＮと、ＷＮ，ＴｉＡｌＮ，ＺｒＮ，ＨｆＮ，ＩｒＯ2，ＰｔＲａ，Ｉｒ，ＴａＣＮ，Ｍｏ，ＭｏＮ，ＲｕＯ2，Ｒｕ，Ｐｔのうちから選ばれた少なくとも１種との積層膜を形成しても良い。また、ＷＮ，ＴｉＡｌＮ，ＺｒＮ，ＨｆＮ，ＩｒＯ2，ＰｔＲａ，Ｉｒ，ＴａＣＮ，Ｍｏ，ＭｏＮ，ＲｕＯ2，Ｒｕ，Ｐｔのうちから選ばれた少なくとも２種の積層膜を形成しても好適である。但し、ｐ型ＭＯＳトランジスタに適した仕事関数を持つ材料を用いる。また、バルク状態における融点が２０００℃以上の材料を用いる。
【００７２】
続いて、図１７（ｂ）に示すように、ゲート金属膜１６を加工し、ＰＭＯＳ活性領域上のみにゲート金属膜１６を残す。
詳細には、ハードマスクとなるＳｉＮ膜を成膜した後、レジストを塗布してリソグラフィーによりレジストを加工し、ＰＭＯＳ活性領域上のみを覆うレジストマスクを形成する。このレジストマスクを用いてＮＭＯＳ活性領域上のＳｉＮ膜をドライエッチングにより除去する。その後、レジストを除去し、ＰＭＯＳ活性領域上に残ったＳｉＮ膜を、希釈したフッ酸により除去する。
【００７３】
続いて、図１７（ｃ）に示すように、全面に多結晶シリコン膜１７及びＳｉＮ膜１８を順次形成する。
詳細には、先ず、例えば熱ＣＶＤ法により多結晶シリコン膜１７を１０ｎｍ〜１００ｎｍ程度、例えば５０ｎｍ程度に成膜する。多結晶シリコン膜１７の代わりにアモルファス・シリコン膜を形成しても良い。
次に、例えばＣＶＤ法により、ゲート加工用のハードマスクとなるＳｉＮ膜１８を５ｎｍ〜１００ｎｍ程度、例えば５０ｎｍ程度に成膜する。ＳｉＮ膜１８は形成しない場合もある。
【００７４】
続いて、図１８（ａ）に示すように、ＳｉＮ膜１８及び多結晶シリコン膜１７を電極形状に加工する。
詳細には、ＳｉＮ膜１８上にレジストを塗布してリソグラフィーによりレジストを加工し、ＮＭＯＳ活性領域上及びＰＭＯＳ活性領域上にそれぞれ電極形状のレジストマスクを形成する。このレジストマスクを用いてＮＭＯＳ活性領域上及びＰＭＯＳ活性領域上のＳｉＮ膜１８をドライエッチングにより加工する。その後、レジストマスクを除去し、ＳｉＮ膜１８をマスクとして多結晶シリコン膜１７をドライエッチングする。
【００７５】
続いて、図１８（ｂ）に示すように、ＳｉＮ膜１８をマスクとしてＰＭＯＳ上のゲート金属膜１６をエッチングする。
このエッチングとしては、ドライエッチング、Ｈ2Ｏ2を用いたウェットエッチング、又はドライエッチングと当該ウェットエッチングを組み合わせて行う。
【００７６】
続いて、図１８（ｃ）に示すように、ＮＭＯＳ活性領域上及びＰＭＯＳ活性領域上に、ゲート絶縁膜１９ａ，１９ｂを介してゲート電極２０ａ，２０ｂを形成する。
詳細には、ＳｉＮ膜１８をマスクとして、ドライエッチング、希釈したフッ酸又は硝酸によるウェットエッチング、又はドライエッチングと当該ウェットエッチングを組み合わせて行い、ハフニウムシリコン酸化膜１０（ダイポール層１５）及びＳｉＯ2膜９を加工する。その後、ＳｉＮ膜１８を希釈したフッ酸を用いたウェットエッチングにより除去する。以上により、ＮＭＯＳ上には、ＳｉＯ2膜９及びハフニウムシリコン酸化膜１０からなるゲート絶縁膜１９ａを介して、多結晶シリコン膜１７からなるゲート電極２０ａが形成される。ＰＭＯＳ上には、ＳｉＯ2膜９及びダイポール層１５からなるゲート絶縁膜１９ｂを介して、ゲート金属膜１６及び多結晶シリコン膜１７からなるゲート電極２０ｂが形成される。
【００７７】
続いて、図１９（ａ）に示すように、半導体基板１の表層にエクステンション領域２１ａ，２１ｂを形成する。
詳細には、ゲート電極２０ａ，２０ｂをマスクとして、ゲート電極２０ａ，２０ｂの両側における半導体基板１の表層に不純物を導入し、エクステンション領域２１ａ，２１ｂを形成する。
ｐ型ＭＯＳトランジスタを作製する場合には、ＮＭＯＳ活性領域上をレジストマスクで覆い、ＰＭＯＳ活性領域に例えばホウ素（Ｂ+）を加速エネルギーが０．５ｋｅＶ、ドーズ量が１．０×１０15／ｃｍ2の条件でイオン注入してエクステンション領域２１ｂを形成する。一方、ｎ型ＭＯＳトランジスタを作製する場合には、ＰＭＯＳ活性領域上をレジストマスクで覆い、ＮＭＯＳ活性領域に例えば砒素（Ａｓ+）を加速エネルギーが１ｋｅＶ、ドーズ量が１．０×１０15／ｃｍ2の条件でイオン注入してエクステンション領域２１ａを形成する。
【００７８】
続いて、図１９（ｂ）に示すように、ゲート電極２０ａ，２０ｂ上を含む半導体基板１の全面を覆うように絶縁膜、ここではシリコン酸化膜２２を例えばＣＶＤ法により膜厚１００ｎｍ程度に堆積する。
続いて、図１９（ｃ）に示すように、シリコン酸化膜２２の全面を反応性イオンエッチング（ＲＩＥ）により異方性ドライエッチングし、ゲート電極２０ａ，２０ｂの両側面にのみシリコン酸化物を残して、サイドウォール絶縁膜２３を形成する。
【００７９】
続いて、図２０（ａ）に示すように、半導体基板１の表層にエクステンション領域２１ａ，２１ｂと一部重畳されるソース／ドレイン領域２４ａ，２４ｂを形成する。
詳細には、ゲート電極２０ａ，２０ｂ及びサイドウォール絶縁膜２３をマスクとして、ゲート電極２０ａ，２０ｂ及びサイドウォール絶縁膜２３の両側における半導体基板１の表層に不純物を導入し、エクステンション領域２１ａ，２１ｂと一部重畳されるソース／ドレイン領域２４ａ，２４ｂを形成する。
ｐ型ＭＯＳトランジスタを作製する場合には、ＮＭＯＳ活性領域上をレジストマスクで覆い、例えばホウ素（Ｂ+）を加速エネルギーが５ｋｅＶ、ドーズ量が５．０×１０15／ｃｍ2の条件でイオン注入してソース／ドレイン領域２４ｂを形成する。一方、ｎ型ＭＯＳトランジスタを作製する場合には、ＰＭＯＳ活性領域上をレジストマスクで覆い、例えばリン（Ｐ+）を加速エネルギーが８ｋｅＶ、ドーズ量が１．０×１０16／ｃｍ2の条件でイオン注入してソース／ドレイン領域２４ａを形成する。
次に、導入した不純物の活性化アニールを例えば処理温度１０２５℃で３秒間の条件で行う。
【００８０】
続いて、図２０（ｂ）に示すように、ＰＭＯＳ活性領域におけるソース／ドレイン領域２４ｂの表層部位に凹部２６を形成する。
先ず、半導体基板１の全面に、例えばＣＶＤ法により膜厚４０ｎｍ程度にシリコン酸化膜２５を形成する。
次に、リソグラフィー及びドライエッチングによりシリコン酸化膜２５を加工する。これにより、ＰＭＯＳ活性領域上及びこれを画定するＳＴＩ素子分離領域７上のシリコン酸化膜２５を除去し、ＮＭＯＳ活性領域上及びこれを画定するＳＴＩ素子分離領域７上にシリコン酸化膜２５を選択的に残存させる。
次に、シリコン酸化膜２５をマスクとして、例えばＲＩＥ法により、シリコン酸化膜２５に対して高い選択比でＰＭＯＳ活性領域をエッチングする。これにより、ゲート電極１８ｂ及びサイドウォール絶縁膜２３の両側のソース／ドレイン領域２４ｂ内に、深さ５０ｎｍ程度の凹部２６が形成される。このとき、ゲート電極２０ｂの表層部分も若干エッチングされる。
次に、凹部２６が形成された半導体基板１の表面を、希フッ酸（例えば、ＨＦ：Ｈ2Ｏ＝５：１００）を用いて、例えば５秒間クリーニングする。
【００８１】
続いて、図２０（ｃ）に示すように、凹部２６内にシリコンゲルマニウム膜（Ｓｉ1-xＧｅx膜，０＜ｘ＜１）２７を形成する。
詳細には、シリコン酸化膜２５をマスクとして、例えばＣＶＤ法により凹部２６内にドーパント不純物が導入されたＳｉ1-xＧｅx膜２７を、例えば膜厚６０ｎｍ程度に選択的にエピタキシャル成長する。
ドーパント不純物としては、例えばホウ素を用いる。Ｓｉ1-xＧｅx膜２７の組成は、例えばＳｉ0.76Ｇｅ0.24とする。Ｓｉ1-xＧｅx膜２７の成膜条件は、例えば、原料ガスとしてＧｅＨ4、ＳｉＨ4及びＢ2Ｈ6の混合ガスを用い、ＧｅＨ4の分圧を０．３Ｐａ、ＳｉＨ4の分圧を６Ｐａ、Ｂ2Ｈ6の分圧を０．００００１Ｐａとし、成膜温度を５５０℃とする。Ｓｉ1-xＧｅx膜２５におけるＧｅの組成比ｘは、０．２４に限定されるものではない。Ｇｅの組成比ｘは、０＜ｘ＜１の範囲で適宜設定することができる。
こうして、ＰＭＯＳ活性領域において、ソース／ドレイン領域２４ｂの凹部２６内にＳｉ1-xＧｅx膜２７が埋め込み形成される。ここで、ゲート電極２０ｂの上面にも、Ｓｉ1-xＧｅx膜（不図示）が形成される。
【００８２】
続いて、図２１（ａ）に示すように、例えばフッ酸処理により、ＮＭＯＳ活性領域に形成されているシリコン酸化膜２５を除去する。
このように、ＰＭＯＳ活性領域において、ソース／ドレイン領域２４ｂにＳｉ1-xＧｅx膜２７が埋め込まれている。Ｓｉ1-xＧｅxの格子定数がＳｉの格子定数より大きいため、ｐ型ＭＯＳトランジスタのチャネル領域には圧縮歪みが加えられる。これにより、高いホール移動度が実現され、ｐ型ＭＯＳトランジスタの動作速度の向上を図ることができる。
【００８３】
続いて、図２１（ｂ）に示すように、シリサイド金属膜であるＮｉＰｔ膜２８及びキャップ膜２９を順次形成する。
詳細には、先ず、ゲート電極２０ａ，２０ｂ上及びソース／ドレイン領域２４ａ，２４ｂ上に形成された自然酸化膜をフッ酸処理により除去する。フッ酸処理の代わりに、Ａｒスパッタによって物理的に自然酸化膜を除去しても良い。三フッ化窒素（ＮＦ3）ガスのプラズマ又はＨ2ガスのプラズマを用いたケミカル処理により、自然酸化膜を還元して除去するようにしても良い。このケミカル処理としては、例えばＮＦ3ガスとＮＨ3ガス、更にＡｒガス又はＨ2ガスを添加し、リモートプラズマによって（ＮＨ4）2ＳｉＦ6を形成し、昇華させて自然酸化膜を還元除去するようにしても好適である。
【００８４】
次に、シリサイド金属であるＮｉの合金ターゲットを用意する。このターゲットは、ＮｉとＰｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素とを含有、ここではＰｔを含有するＮｉＰｔからなる。ターゲットにおけるＰｔの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
【００８５】
上記のターゲットを用いたスパッタ法により、ゲート電極２０ａ，２０ｂ上及びサイドウォール絶縁膜２４上を含む半導体基板１の全面にＮｉＰｔ膜２８を５ｎｍ〜２０ｎｍ程度、ここでは膜厚２０ｎｍ程度に堆積する。ここで、スパッタ法の代わりに、ＮｉＰｔ膜を例えば電子ビーム蒸着により形成しても良い。
【００８６】
次に、ＮｉＰｔ膜２８を覆うように、例えばスパッタ法によりＴｉＮ膜を膜厚５ｎｍ〜５０ｎｍ程度に堆積し、キャップ膜２９を形成する。ここで、キャップ膜２９としては、Ｔｉ膜を膜厚５ｎｍ〜３０ｎｍ程度に堆積して形成しても良い。また、キャップ膜２９は不要である場合もある。
【００８７】
続いて、図２１（ｃ）に示すように、ゲート電極２０ａ，２０ｂの表層部分及びソース／ドレイン領域２４ａ，２４ｂの表層部分をシリサイド化し、（ＮｉＰｔ）2Ｓｉ層３０ａ，３０ｂを形成する。
詳細には、比較的低温（３００℃以下）、例えば２００℃〜２９０℃、ここでは２７０℃で６０秒間〜３００秒間程度のアニール処理（第１のアニール処理）を行う。この処理により、ゲート電極２０ａ，２０ｂの表層部分及びソース／ドレイン領域２４ａ，２４ｂの表層部分がシリサイド化され、ゲート電極２０ａ，２０ｂの表層部分には（ＮｉＰｔ）2Ｓｉ層３０ａが、ソース／ドレイン領域２４ａ，２４ｂの表層部分には（ＮｉＰｔ）2Ｓｉ層３０ｂがそれぞれ形成される。（ＮｉＰｔ）2Ｓｉ層３０ａ，３０ｂの表層部分には、（ＮｉＰｔ）2ＳｉのＰｔリッチ層（不図示）が形成される。
上記のアニール処理の代わりに、炉アニール(或いは炉アニール＋急速加熱処理)を行うようにしても良い。
【００８８】
続いて、図２２（ａ）に示すように、キャップ膜２９及び未反応のＮｉＰｔ膜２８を硫酸：過酸化水素水＝３：１の処理液を用いて化学処理（ＳＰＭ処理）し、これらを選択的に除去する。上記の処理溶液の代わりに、塩酸＋過酸化水素水の処理液を用いても良い。
【００８９】
続いて、図２２（ｂ）に示すように、ゲート電極２０ａ，２０ｂの表層部分及びソース／ドレイン領域２４ａ，２４ｂの表層部分を再度シリサイド化し、（ＮｉＰｔ）Ｓｉ層３２ａ，３２ｂを形成する。
詳細には、処理温度を比較的高温（３５０℃〜６００℃）、例えば４００℃とし、処理時間を１０秒間〜１２０秒間、例えば３０秒間の急速アニール処理（第２のアニール処理）を行う。この処理により、ゲート電極２０ａ，２０ｂの表層部分及びソース／ドレイン領域２４ａ，２４ｂの表層部分が更にシリサイド化され、（ＮｉＰｔ）2Ｓｉ層３０ａ，３０ｂは（ＮｉＰｔ）Ｓｉ層３２ａ，３２ｂとなる。
【００９０】
続いて、図２２（ｂ）の状態にある半導体基板１にｍsecアニール処理、ここではフラッシュランプアニール処理（第１のフラッシュランプアニール処理）を施す。
この処理により、ソース／ドレイン領域２４ａ，２４ｂには（ＮｉＰｔ）Ｓｉ層３２ｂが形成された状態が保持されて、ゲート電極２０ａ，２０ｂのみが選択的にシリサイド化される。その結果、上述したように、複数のゲート電極２０ａ，２０ｂのうち、大部分（例えば９割程度）のゲート電極２０ａ，２０ｂでは、（ＮｉＰｔ）Ｓｉ2にフル・シリサイド化される。その一方で、残り（例えば１割程度）のゲート電極２０ａ，２０ｂでは、上部にＳｉ層２０Ｂが露出した状態でその下部が（ＮｉＰｔ）Ｓｉ2層２０Ａにシリサイド化される。ゲート電極２０ａ，２０ｂが後者の状態とされたＣＭＯＳトランジスタを図２２（ｃ）に示す。以下、このＣＭＯＳトランジスタのみを例示する。本実施形態で後述する処理を施すに際して、後者のゲート電極２０ａ，２０ｂでは、上部のＳｉ層２０Ｂが図示のように均一に露出した状態が好ましい。このようなＳｉ層２０Ｂの均一な状態は、フラッシュランプアニール処理の照射条件を強度が高い方へ微調整することで得られる。
【００９１】
この選択的なシリサイド化は、第１のフラッシュランプアニール処理時において、ソース／ドレイン領域２４ａ，２４ｂの周囲が熱を逃がし易い構造とされているのに対して、ゲート電極１２の周囲が熱を逃がさない構造とされていることに起因すると推測される。
即ち、ゲート電極２０ａ，２０ｂは、ゲート絶縁膜１９ａ，１９ｂ及びサイドウォール絶縁膜２３により囲まれており、第１のフラッシュランプアニール処理時にゲート電極２０ａ，２０ｂがこれらのシリコン酸化膜により保温状態とされて加熱され易く、シリサイド化が促進される。これに対して、ソース／ドレイン領域２４ａ，２４ｂは半導体基板１の奥行き方向に熱が逃げ易いことから(熱伝導率 Ｓｉ：１４８Ｗ／ｍＫ＝３５．３×１０-2cal／ｃｍ秒℃、ＳｉＯ2：２．５５×１０-2cal／ｃｍ秒℃（Ｃ軸平行方向）、１．４８×１０-2cal／ｃｍ秒℃（Ｃ軸垂直方向）)、ゲート電極２０ａ，２０ｂに比べれば殆ど加熱されず、シリサイド化が進行しない。なお、本実施形態では、サイドウォール絶縁膜２３はシリコン酸化膜で形成したが、シリコン酸化膜の他、同様に絶縁性を有するシリコン窒化膜や、シリコン酸化膜とシリコン窒化膜の積層構造などであっても、ゲート電極の熱の放出が抑えられ、本実施形態が適用できる。
【００９２】
上記した第１のフラッシュランプアニールの処理条件としては、ランプの照射エネルギーを２４Ｊ／ｃｍ2〜２８Ｊ／ｃｍ2、照射時間を０．５ｍ秒間〜１．５ｍ秒間、アシスト温度（処理を行うに際して、処理対象、ここでは半導体基板１の保持温度）を３００℃〜４５０℃の各条件により行う。本実施形態では、アシスト温度を４５０℃、ランプの照射エネルギーを２４Ｊ／ｃｍ2、照射時間を０．８ｍ秒間に設定して、上記の第１のフラッシュランプアニール処理を実行する。
ここで、ゲート電極２０ａ，２０ｂのＳｉ層２０Ｂ上に元々形成されていた（ＮｉＰｔ）Ｓｉ層中のＰｔは、固溶してＳｉ層２０Ｂ中に広く拡散する。
【００９３】
なお、このアシスト温度は図２２（ｂ）の急速アニール処理の温度範囲内である。従って、図２２（ｂ）のアニール処理と第１のフラッシュランプアニール処理とをフラッシュランプアニール装置内で連続的に行うようにしても良い。
また、本実施形態では、ｍsecアニール処理として、フラッシュランプアニール処理の代わりにレーザアニール処理を行うようにしても良い。
【００９４】
続いて、ゲート電極２０ａ，２０ｂの上部に露出したＳｉ層２０Ｂをシリサイド化する。
なお、上記したフラッシュランプアニール処理によりフル・シリサイド化されたゲート電極を有するＣＭＯＳトランジスタについても、当該シリサイド化が施される。この場合でも、フル・シリサイドゲート電極としての高いトランジスタ特性が実現する。
【００９５】
先ず、ゲート電極２０ａ，２０ｂ上及びソース／ドレイン領域２４ａ，２４ｂ上に形成された自然酸化膜を除去する。このとき、フッ酸を用いてウェットエッチングを行えば、ソース／ドレイン領域２４ａ，２４ｂの（ＮｉＰｔ）Ｓｉ層３２ｂもエッチングされてしまう。そこで、例えばＩＣＰプラズマによるＡｒスパッタにより自然酸化膜を除去する。Ａｒスパッタは、自然シリコン酸化膜の膜厚換算で例えば２ｎｍ〜４ｎｍ分程度行う。
このＡｒスパッタの代わりに、三フッ化窒素（ＮＦ3）ガスのプラズマ又はＨ2ガスのプラズマを用いたケミカル処理により、自然酸化膜を還元して除去するようにしても良い。このケミカル処理としては、例えばＮＦ3ガスとＮＨ3ガス、更にＡｒガス又はＨ2ガスを添加し、リモートプラズマによって（ＮＨ4）2ＳｉＦ6を形成し、昇華させて自然酸化膜を還元除去するようにしても好適である。
【００９６】
次に、図２３（ａ）に示すように、半導体基板１の全面を覆うようにシリサイド金属膜であるＮｉＰｔ膜３３及びキャップ膜３４を順次形成する。
先ず、シリサイド金属であるＮｉターゲット又はＮｉの合金ターゲットを用意する。Ｎｉ合金ターゲットは、ＮｉとＰｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ａｌ，Ｌａ，Ｔｉの群から選ばれた少なくとも１種の元素とを含有する。本実施形態では、ターゲットとしてＰｔを含有するＮｉＰｔターゲットを用いる。このターゲットにおけるＰｔの含有量（濃度）は、１原子％〜１０原子％、好ましくは２原子％〜１０原子％であり、ここでは５原子％とされる。
このターゲットを用いたスパッタ法により、ゲート電極２０ａ，２０ｂ上及びサイドウォール絶縁膜２３上を含む半導体基板１の全面にＮｉＰｔ膜３３を膜厚５ｎｍ〜１００ｎｍ程度、ここでは９ｎｍ程度に堆積する。スパッタ法の代わりに、ＮｉＰｔ膜３３を例えば電子ビーム蒸着により形成しても良い。
【００９７】
次に、ＮｉＰｔ膜３３を覆うように、例えばスパッタ法によりＴｉＮ膜を膜厚５ｎｍ〜５０ｎｍ程度、ここでは１０ｎｍ程度に堆積し、キャップ膜３４を形成する。ここで、キャップ膜３４としては、Ｔｉ膜を膜厚５ｎｍ〜３０ｎｍ程度に堆積して形成しても良い。また、キャップ膜３４は不要である場合もある。
【００９８】
次に、図２３（ｂ）に示すように、ゲート電極２０ａ，２０ｂの上部に露出したＳｉ層２０Ｂをシリサイド化し、（ＮｉＰｔ）Ｓｉ層３５を形成する。ここでは、Ｓｉ層２０Ｂの上部に（ＮｉＰｔ）Ｓｉ層３５を形成する場合について説明する。
アニール処理（第３のアニール処理）を、２００℃〜６００℃、好ましくは２００℃〜４５０℃の範囲内の温度、例えば４００℃で例えば３０秒間行う。
ソース／ドレイン領域２４ａ，２４ｂの（ＮｉＰｔ）Ｓｉ層３２ｂは、上面にＰｔリッチ層が存在するあるため、このアニール処理が施されても膜厚増加が抑えられる。一方、ゲート電極２０ａ，２０ｂのＳｉ層２０ＢにはＰｔが偏析していないため、シリサイドとして反応する。
なお、このアニール処理を２００℃〜２９０℃程度の温度で行って、ゲート電極２０ａ，２０ｂの上面を（Ｎｉ2Ｐｔ）Ｓｉとし、その後に℃アニール処理を４００℃の温度で行って、ゲート電極２０ａ，２０ｂの上部を（ＮｉＰｔ）Ｓｉ層を形成するようにとしても良い。
【００９９】
続いて、図２３（ｃ）に示すように、キャップ膜３４及び未反応のＮｉＰｔ膜３３を除去する。
詳細には、キャップ膜３４及び未反応のＮｉＰｔ膜３３を、例えば硫酸：過酸化水素水＝３：１の処理液を用いて化学処理（ＳＰＭ処理）し、これらを選択的に除去する。ここで、上記の処理溶液の代わりに、塩酸＋過酸化水素水の処理液を用いても良い。
【０１００】
続いて、図２４（ａ）に示すように、図２３（ｃ）の状態にある半導体基板１にｍsecアニール処理、ここではフラッシュランプアニール処理（第２のフラッシュランプアニール処理）を施す。
この処理により、ソース／ドレイン領域２４ａ，２４ｂには（ＮｉＰｔ）Ｓｉ層３２ｂが形成された状態が保持されて、ゲート電極２０ａ，２０ｂ（ゲート電極２０ｂのゲート金属膜１６を除く）が選択的にシリサイド化される。その結果、ゲート電極２０ａ，２０ｂ（ゲート電極２０ｂのゲート金属膜１６を除く）が（ＮｉＰｔ）Ｓｉ2にフル・シリサイド化され、フル・シリサイドゲート電極３６ａ，３６ｂが形成される。ここで、フル・シリサイドゲート電極３６ｂについては、ゲート電極２０ｂのゲート金属膜１６を除く部分３１がフル・シリサイド化されたものであるが、便宜上、ゲート金属膜１６及びフル・シリサイド化された部分３１を合わせてフル・シリサイドゲート電極３６ｂと記す。ゲート電極２０ａ及び部分３１に供給されるＮｉ量は、ゲート電極２０ａ及び部分３１の内部のＳｉ量に対してＮｉ（Ｐｔ）Ｓｉ2を形成するに十分な量であるから、ゲート電極２０ａ及び部分３１は一様に（ＮｉＰｔ）Ｓｉ2にフル・シリサイド化されることになる。
【０１０１】
第２のフラッシュランプアニールの処理条件としては、ランプの照射エネルギーを２４Ｊ／ｃｍ2〜２８Ｊ／ｃｍ2、照射時間を０．５ｍ秒間〜１．５ｍ秒間、アシスト温度（処理を行うに際して、処理対象、ここでは半導体基板１の保持温度）を３００℃〜４５０℃の各条件により行う。本実施形態では、アシスト温度を４５０℃、ランプの照射エネルギーを２４Ｊ／ｃｍ2、照射時間を０．８ｍ秒間に設定して、上記の第２のフラッシュランプアニール処理を実行する。
【０１０２】
続いて、図２４（ｂ）に示すように、ＮＭＯＳ活性領域にはシリコン窒化膜３７を、ＰＭＯＳ活性領域にはシリコン窒化膜３８をそれぞれ形成する。
フル・シリサイドゲート電極３６ａ，３６ｂ及びサイドウォール絶縁膜２３の全面を覆うように、シリコン窒化膜３７，３８を、例えばＣＶＤ法により４００℃の処理温度で膜厚５０ｎｍ程度に形成する。シリコン窒化膜３７，３８は、いわゆるデュアル・ストレス・ライナー（Dual Stress Liner）と呼ばれる膜である。
【０１０３】
ｐ型ＭＯＳトランジスタを作製する場合には、コンプレッシブ（圧縮）ストレスを有するシリコン窒化膜３７を形成し、一方、ｎ型ＭＯＳトランジスタを作製する場合には、テンサイル（引張）ストレスを有するシリコン窒化膜３８を形成する。これにより、チャネル部分に格子歪を与え、キャリアの移動度を向上させることができる。
詳細には、例えば、エッチングストッパーとしてシリコン酸化膜を１０ｎｍ成膜し、更にテンサイルストレスを有するシリコン窒化膜を５０ｎｍ全面に成膜する。
次に、レジストを塗布し、リソグラフィーによりＮＭＯＳ活性領域にレジストが残るようにパターニングする。
次に、ＮＭＯＳ活性領域のレジストをマスクとして、ＰＭＯＳ活性領域のテンサイルストレスを有するシリコン窒化膜３７をドライエッチングする。レジストは灰化処理等により除去する。
次に、エッチングストッパーとしてシリコン酸化膜を１０ｎｍ成膜し、更にコンプレッシブストレスを有するシリコン窒化膜３８を５０ｎｍ全面に成膜する。
次に、レジストを塗布し、リソグラフィーによりＰＭＯＳ活性領域のレジストが残るようにパターニングする。
次に、ＰＭＯＳ活性領域のレジストをマスクとして、ＮＭＯＳ活性領域のコンプレッシブストレスを有するシリコン窒化膜３８をドライエッチングする。レジストは灰化処理等により除去する。
【０１０４】
続いて、図２４（ｃ）に示すように、シリコン窒化膜３７，３８を覆うようにシリコン酸化膜３９を形成する。このシリコン酸化膜３９は、例えばプラズマＣＶＤ法により４００℃の処理温度で膜厚６００ｎｍ程度に形成する。
【０１０５】
続いて、図２５（ａ）に示すように、シリコン酸化膜３９の表面を例えばＣＭＰにより研磨し、平坦化する。
続いて、図２５（ｂ）に示すように、リソグラフィー及びドライエッチングによりシリコン酸化膜３９及びシリコン窒化膜３７，３８を加工し、フル・シリサイドゲート電極３６ａ，３６ｂの表面の一部を露出させる接続孔４０ａと、ソース／ドレイン領域２４ａ，２４ｂの（ＮｉＰｔ）Ｓｉ層３２ｂの表面の一部を露出させる接続孔４０ｂ，４０ｃとを形成する。このドライエッチング時において、シリコン窒化膜３７，３８がエッチングストッパーとして適宜機能し、フル・シリサイドゲート電極３６ａ，３６ｂ及びソース／ドレイン領域２４ａ，２４ｂの（ＮｉＰｔ）Ｓｉ層３２ｂの不測のオーバーエッチングが防止される。
【０１０６】
続いて、図２５（ｃ）に示すように、下地膜４１と、下地膜４１を介して接続孔４０ａ，４０ｂ，４０ｃを埋め込むＷ膜４２とを形成する。
詳細には、先ず、接続孔４０ａ，４０ｂ，４０ｃの内壁面を覆うように、例えばスパッタ法によりシリコン酸化膜３９上に例えばＴｉ及びＴｉＮをそれぞれ膜厚１０ｎｍ程度及び５０ｎｍ程度に堆積し、下地膜４１を形成する。
次に、下地膜４１を介して接続孔４０ａ，４０ｂ，４０ｃを導電材料で埋め込むように、例えばＣＶＤ法によりＷ膜４２を膜厚３００ｎｍ程度に堆積する。
【０１０７】
続いて、図２６（ａ）に示すように、下地膜４１を介して接続孔４０ａ，４０ｂ，４０ｃをＷ４２で充填してなる接続プラグ４３ａ，４３ｂ，４３ｃを形成する。
詳細には、シリコン酸化膜３９の表面が露出するまでＷ膜４２を例えばＣＭＰにより研磨して平坦化する。この平坦化処理により、下地膜４１を介して接続孔４０ａ，４０ｂ，４０ｃをＷ４２で充填してなる接続プラグ４３ａ，４３ｂ，４３ｃが形成される。
【０１０８】
続いて、図２６（ｂ）に示すように、層間絶縁膜４４及び配線４６ａ，４６ｂ，４６ｃを形成する。
詳細には、先ず、接続プラグ４３ａ，４３ｂ，４３ｃの上面を覆うように、例えばＣＶＤ法によりシリコン酸化膜３９上に絶縁膜、ここではシリコン酸化膜を堆積し、層間絶縁膜４４を形成する。
次に、いわゆるダマシン法、ここではシングルダマシン法を行う。先ず、リソグラフィー及びドライエッチングにより層間絶縁膜４２を加工し、層間絶縁膜４４に配線溝４５ａ，４５ｂ，４５ｃを形成する。その後、配線溝４５ａ，４５ｂ，４５ｃの内壁面を覆うように例えばＴａを堆積して下地膜４６を形成し、例えばメッキ法により下地膜４６を介して配線溝４５ａ，４５ｂ，４５ｃを埋め込むようにＣｕ又はＣｕ合金（不図示）を堆積する。そして、層間絶縁膜４４の表面が露出するまでＣｕ又はＣｕ合金を例えばＣＭＰにより研磨して平坦化する。以上により、配線溝４５ａ，４５ｂ，４５ｃをＣｕ又はＣｕ合金で充填し、接続プラグ４３ａ，４３ｂ，４３ｃと接続されてなる配線４６ａ，４６ｂ，４６ｃが形成される。
【０１０９】
続いて、図２７に示すように、図２６（ｂ）と同様の工程を行い、層間絶縁膜４８を形成した後、層間絶縁膜４８にビア孔４９ａ，４９ｂ，４９ｃを形成する。次に、ビア孔４９ａ，４９ｂ，４９ｃを例えばＴａからなる下地膜４８を介してＣｕ又はＣｕ合金で充填し、配線４６ａ，４６ｂ，４６ｃと接続されてなるビア部５０ａ，５０ｂ，５０ｃを形成する。そして、層間絶縁膜４８上で延在し、ビア部５０ａ，５０ｂ，５０ｃと接続されてなる、例えばＡｌ又はＡｌ合金からなる配線５１ａ，５１ｂ，５１ｃを形成する。
【０１１０】
しかる後、層間絶縁膜及び上層配線の形成、保護膜（不図示）の形成等の工程を経て、本実施形態によるＣＭＯＳトランジスタを形成する。
なお、ｍsecアニール処理として第４のフラッシュランプアニール処理を行った後、以下の工程を実行する場合もあり得る。不要な自然酸化膜を除去する工程、半導体基板１上を覆うようにＮｉ合金膜等を形成する工程、半導体基板１をアニール処理する工程、未反応のＮｉ合金膜等を除去する工程、ｍsecアニール処理としてフラッシュランプアニール処理を行う工程を含むプロセスを一連工程とする。この一連工程を、更に充分なフル・シリサイドゲート電極が形成されるまで少なくとも１回以上繰返して実行することも考えられる。上記の一連工程では、フラッシュランプアニール処理の工程が不要な場合も考えられる。
【０１１１】
以上説明したように、本実施形態によれば、工程増を招くことなく、極めて高い歩留まりでゲート電極２０ａ，２０ｂについて均一で十分なフル・シリサイド化を確実に実現することができる。これにより、フル・シリサイドゲート電極３６ａ，３６ｂを有する信頼性の高い半導体装置が実現する。
【０１１２】
以下、諸態様を付記としてまとめて記載する。
【０１１３】
（付記１）半導体基板の上方にシリコンを有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に不純物を注入し、ソース領域及びドレイン領域を形成する工程と、
前記ゲート電極、前記ソース領域、及び前記ドレイン領域を覆うように、第１金属膜を堆積する工程と、
前記第１金属膜を加熱する第１アニールを行い、前記ゲート電極の表層、前記ソース領域の表層、及び前記ドレイン領域の表層にそれぞれシリサイド層を形成する工程と、
前記第１アニールの後、前記第１金属膜を除去する工程と、
前記第１金属膜を除去する工程の後、ｍsecアニール法により前記各シリサイド層を加熱する第２アニールを行う工程と、
前記第２アニールの後、前記ゲート電極、前記ソース領域、及び前記ドレイン領域を覆うように第２金属膜を形成する工程と、
前記第２金属膜を加熱する第３アニールを行う工程と、
前記第３アニールを行う工程の後、前記第２金属膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１１４】
（付記２）前記第２アニールの前記ｍsecアニール法は、フラッシュランプアニール法又はレーザアニール法であることを特徴とする付記１に記載の半導体装置の製造方法。
【０１１５】
（付記３）前記フラッシュランプアニールを、照射エネルギーが２４Ｊ／ｃｍ2以上２８Ｊ／ｃｍ2以下、照射時間が０．５ｍ秒間以上１．５ｍ秒間以下、アシスト温度が３００℃以上４５０℃以下の条件で行うことを特徴とする付記２に記載の半導体装置の製造方法。
【０１１６】
（付記４）前記レーザアニールを、制御温度が７００℃以上１０００℃以下の条件で行うことを特徴とする付記２に記載の半導体装置の製造方法。
【０１１７】
（付記５）前記第３アニールを、処理温度が２００℃以上４５０℃以下の条件で行うことを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【０１１８】
（付記６）前記第２金属膜を除去する工程の後、ｍsecアニール法により前記各シリサイド層を加熱する第４アニールを行う工程を更に含むことを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【０１１９】
（付記７）前記第４アニールの前記ｍsecアニール法は、フラッシュランプアニール法又はレーザアニール法であることを特徴とする付記６に記載の半導体装置の製造方法。
【０１２０】
（付記８）前記第１金属膜は、Ｎｉ又はＮｉ合金を含むことを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【０１２１】
（付記９）前記第２金属膜は、Ｎｉ又はＮｉ合金を含むことを特徴とする付記１〜８のいずれか１項に記載の半導体装置の製造方法。
【０１２２】
（付記１０）前記Ｎｉ合金は、Ｐｔ，Ｔａ，Ｗ，Ｒｅ，Ｙ，Ｙｂ，Ｌａ，Ａｌ，Ｔｉの群から選ばれた少なくとも１種の元素を含有することを特徴とする付記８又は９に記載の半導体装置の製造方法。
【０１２３】
（付記１１）前記Ｎｉ合金は、前記群から選ばれた少なくとも１種の元素を、それぞれ２原子％以上１０原子％以下の濃度で含有することを特徴とする付記１０に記載の半導体装置の製造方法。
【産業上の利用可能性】
【０１２４】
本件の半導体装置の製造方法によれば、工程増を招くことなく、極めて高い歩留まりでゲート電極について均一で十分なフル・シリサイド化を確実に実現することができる。
【符号の説明】
【０１２５】
１，１０１  半導体基板
２，７ａ，３９  シリコン酸化膜
３，８、１４  レジストマスク
３ａ，５ａ，８ａ  開口
４  ウェル４
５，２２，２５，３７，３８  シリコン窒化膜
６  分離溝
７  ＳＴＩ素子分離構造
９  ＳｉＯ2膜
１０  ハフニウムシリコン酸化膜（ＨｆＳｉＯ膜）
１１  アルミニウム酸化膜（ＡｌＯ膜）
１２  ＴｉＮ膜
１３，１８  ＳｉＮ膜
１５  ダイポール層
１６  ゲート金属膜
１７  多結晶シリコン膜
１９ａ，１９ｂ，１０３  ゲート絶縁膜
２０ａ，２０ｂ，１０４ａ，１０４ｂ  ゲート電極
２０Ａ，１０４Ａ  ＮｉＳｉ2層
２０Ｂ，１０４Ｂ  Ｓｉ層
２１ａ，２１ｂ，１０５ａ，１０５ｂ  エクステンション領域
２３，１０６  サイドウォール絶縁膜
２４ａ，２４ｂ，１０７ａ，１０７ｂ  ソース／ドレイン領域
２６  凹部
２７  Ｓｉ1-xＧｅx膜
２８，３３  ＮｉＰｔ膜
２９，３４，１０９，１１３  キャップ膜
３０ａ，３０ｂ  （ＮｉＰｔ）2Ｓｉ層
３１  部分
３２ａ，３２ｂ  （ＮｉＰｔ）Ｓｉ層
３５  （ＮｉＰｔ）Ｓｉ層
３６ａ，３６ｂ，１１５ａ，１１５ｂ  フル・シリサイドゲート電極
４０ａ，４０ｂ，４０ｃ  接続孔
４１  下地膜
４２  Ｗ膜
４３ａ，４３ｂ，４３ｃ  接続プラグ
４４，４８  層間絶縁膜
４５ａ，４５ｂ，４５ｃ  配線溝
４６ａ，４６ｂ，４６ｃ，５１ａ，５１ｂ，５１ｃ  配線
４９ａ，４９ｂ，４９ｃ  ビア孔
５０ａ，５０ｂ，５０ｃ  ビア部
１０２  素子分離構造
１０８，１１２  Ｎｉ膜
１１０ａ，１１０ｂ  Ｎｉ2Ｓｉ層
１１１ａ，１１１ｂ，１１４  ＮｉＳｉ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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