(57)【要約】【課題】通常モード動作試験（１６ビットでの動作試験）と、テストモード動作試験（４ビットのパラレル試験）とを、同一の試験用ボードを用いて行うことができる半導体装置の試験方法及び半導体装置の試験用ボードを提供する。【解決手段】半導体装置５００Ａ〜５００Ｄは、データビット数を内部で圧縮し、テスト結果をｍ個（ｍ＝４）のデータ入出力端子ＤＱ［０：３］に出力する。半導体装置をｎ個（ｎ＝４）試験用ボードに搭載し、半導体試験装置３０１Ｂのｎ×ｍ個（１６個）のテスタ端子ＴＤＱ０３〜ＴＤＱ１２１５を、半導体装置５００Ａ〜５００Ｄの全てのデータ入出力端子（ＤＱ［０：３］、ＤＱ［４：７］、ＤＱ［８：１１］及びＤＱ［１２：１５］）に割り当てる。その際、各半導体装置におけるデータ入出力端子ＤＱ［０：３］は、インターポーザ２０２Ａ〜２０２Ｄを介して、互いに異なるテスタ端子ＴＤＱ０３〜ＴＤＱ１２１５に接続される。【選択図】図２
2011002251.tif 000002
【特許請求の範囲】
【請求項１】
データビット数を内部で圧縮してｍ（ｍは自然数）個の圧縮入出力端子からデータ出力し、或いは、圧縮されたデータを前記ｍ個の圧縮入出力端子を介して内部へ取り込みデータビット数を伸張するテストモードを有する半導体装置の試験方法であって、
半導体試験装置のｎ×ｍ個のテスタ端子を、ｍを基本単位とするｎ組のテスタ端子に分類し、ｎ個の前記半導体装置各々において、前記ｍ個の圧縮入出力端子をｎ組のテスタ端子のいずれかへ、ｎ個の前記半導体装置が互いに異なるように接続し、かつ、前記ｍ個の圧縮入出力端子以外の入出力端子を前記ｍ個の圧縮入出力端子が接続される組以外のテスタ端子へ接続する工程を有することを特徴とする半導体装置の試験方法。
【請求項２】
前記半導体試験装置から、前記ｎ個の半導体装置のチップセレクト端子へ各々の半導体装置の選択を行わせる信号を個々に供給し、かつ前記ｎ個の半導体装置のコマンドアドレス端子へ読み出し動作を行わせるコマンドを入力し、前記ｎ個の半導体装置の入出力端子から出力されたデータの良不良を判定する工程を更に有する請求項１記載の半導体装置の試験方法。
【請求項３】
前記半導体試験装置から、前記ｎ個の半導体装置のチップセレクト端子へ各々の半導体装置の選択を行わせる信号を同時に供給し、かつ前記ｎ個の半導体装置のコマンドアドレス端子へテストモード動作を行わせるコマンドを入力し、前記ｎ個の半導体装置の圧縮入出力端子から出力されたｍ×ｎ個のデータの良不良を判定する工程を更に有する請求項１または２記載の半導体装置の試験方法。
【請求項４】
請求項１乃至３記載の半導体装置の試験方法に用いられる半導体装置の試験用ボードであって、
ベース基板上にインターポーザを介して前記ｎ個の半導体装置が搭載されるソケットを有し、
前記インターポーザにおいては、
ｍを基本単位とするｎ組のテスタ端子に分類された前記半導体試験装置のｎ×ｍ個のテスタ端子を、ｎ個の前記半導体装置各々において、前記ｍ個の圧縮入出力端子をｎ組のテスタ端子のいずれかへ、ｎ個の前記半導体装置が互いに異なるように接続し、かつ、前記ｍ個の圧縮入出力端子以外の入出力端子を前記ｍ個の圧縮入出力端子が接続される組以外のテスタ端子へ接続することを特徴とする半導体装置の試験用ボード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の試験方法および半導体装置の試験用ボードに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される多ビット構成の半導体装置はＤＱ端子（データ入出力端子）の端子数が多く、半導体試験装置で測定する際に、半導体試験装置に具備されるドライバピン及びコンパレータピンを多数使用する。
図３に、上記４個の半導体装置を試験する際の構成を示す。図３においては、テスタ（半導体試験装置３０１Ａ）を用いて、４個の半導体装置３００Ａ〜３００Ｄを試験する際の構成を示している。図３において、実線または破線で示す各半導体装置からテスタへの結線は、図示しない試験用ボード（ソケット、インターポーザ及びボード基板から構成される）における電気配線を示している。
【０００３】
半導体装置３００Ａ〜３００Ｄは、例えばＤＲＡＭデバイスであり、チップセレクト端子ＣＳ、コマンドアドレス入力端子ＣＭＤ／ＡＤＤ、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５（以下、データ入出力端子ＤＱ［０：１５］とする）を有する。また、各半導体装置は、同一構成であり、チップセレクト端子ＣＳを介して、半導体装置の選択を示す電気信号が入力され、コマンドアドレス入力端子ＣＭＤ／ＡＤＤに所定のコマンドが入力されると、コマンド入力に応じた動作を行う。
【０００４】
また、図３において、半導体試験装置３０１Ａは、例えばメモリテスタであり、ユーザが作成したプログラムに従ったバイアス条件、タイミング条件等により、テスタ端子ＴＣＳＡ〜ＴＣＳＤから、上記チップセレクト端子ＣＳへ入力する電気信号を、テスタ端子ＴＣＭＡＤＡ〜ＴＣＭＡＤＤ４から、コマンドアドレス入力端子ＣＭＤ／ＡＤＤへ入力する電気信号を、テスタ端子ＴＤＱから、データ入出力端子ＤＱ［０：１５］へ入出力する電気信号を、それぞれ試験用ボード上の電気配線を介して各半導体装置へ供給する。なお、テスタ端子ＴＤＱは、図３において、テスタ端子ＴＤＱ０３Ａ、テスタ端子ＴＤＱ４７Ａ、テスタ端子ＴＤＱ８１１Ａ、テスタ端子ＴＤＱ１２１５Ａのように示されているが、これらは４ビット分のデータが入出力される４つのテスタ端子を総称して示している。
【０００５】
例えば、テスタ端子ＴＤＱ０３Ａは、テスタ内において、データ入出力端子ＤＱ０〜ＤＱ３（図３においてＤＱ［０：３］で示す）へデータを出力する４つのドライバ、データ入出力端子ＤＱ０〜ＤＱ３から入力されるデータを判定する４つのコンパレータへと接続／非接続される。そして、テスタ内においては、上記プログラムに従って、ドライバはデータを半導体装置へ出力し、コンパレータは半導体装置から入力されるデータを判定する。
【０００６】
同様に、テスタ端子ＴＤＱ４７Ａは、半導体装置３００Ａのデータ入出力端子ＤＱ［４：７］に、テスタ端子ＴＤＱ８１１Ａは、データ入出力端子ＤＱ［８：１１］に、データ入出力端子ＤＱ［１２：１５］に、それぞれ対応するテスタ端子である。また、テスタ端子ＴＤＱ０３Ｂ、テスタ端子ＴＤＱ４７Ｂ、テスタ端子ＴＤＱ８１１Ｂ及びテスタ端子ＴＤＱ１２１５Ｂは、半導体装置３００Ｂのデータ入出力端子ＤＱ［０：１５］に対応するテスタ端子である。また、テスタ端子ＴＤＱ０３Ｃ、テスタ端子ＴＤＱ４７Ｃ、テスタ端子ＴＤＱ８１１Ｃ及びテスタ端子ＴＤＱ１２１５Ｃは、半導体装置３００Ｃのデータ入出力端子ＤＱ［０：１５］に対応するテスタ端子である。また、テスタ端子ＴＤＱ０３Ｄ、テスタ端子ＴＤＱ４７Ｄ、テスタ端子ＴＤＱ８１１Ｄ及びテスタ端子ＴＤＱ１２１５Ｄは、半導体装置３００Ｄのデータ入出力端子ＤＱ［０：１５］に対応するテスタ端子である。
【０００７】
以上のように、図３に示した４個の半導体装置を試験する際の構成は、各半導体装置のチップセレクト端子ＣＳ、コマンドアドレス入力端子ＣＭＤ／ＡＤＤ及びデータ入出力端子ＤＱ［０：１５］の各々に対応するテスタ端子を、テスタ（半導体試験装置３０１Ａ）に設ける構成である。そして、半導体試験装置３０１Ａは、ユーザー作成のテストプログラムに従って、４個の半導体装置を同時に試験し、半導体装置ごとに良不良判定をすることができる。
【０００８】
しかし、上述の構成では、４個の半導体装置のＤＱ端子の合計本数は６４端子となり、対応するテスタにおけるテスタ端子も６４端子となる。また、テスタ端子の増加に伴って、テスタに具備されるドライバピン及びコンパレータピンを多数使用することになる。
一方、テスタに具備されるドライバピン及びコンパレータピンには制限があるため、半導体装置の同時測定個数が大幅に減少してしまうことになる。例えば、上記従来例において、半導体装置のＤＱ端子数が３２端子に増えれば、同時測定数は２となり半減する。
【０００９】
また、限られたテスタ端子の範囲内で、半導体装置の同時測定数を増やすために、図４に示す半導体装置の試験方法の構成をとることもある。図４に示した４個の半導体装置を試験する際の構成は、各半導体装置のコマンドアドレス入力端子ＣＭＤ／ＡＤＤに対応するテスタ端子としてテスタ端子ＴＣＭＡＤを、データ入出力端子ＤＱ［０：１５］に対応するテスタ端子としてテスタ端子ＴＤＱを、共用する構成である。テスタ端子ＴＤＱ０３は、半導体装置３００Ａ〜３００Ｄのデータ入出力端子ＤＱ［０：３］に、テスタ端子ＴＤＱ４７は、データ入出力端子ＤＱ［４：７］に、テスタ端子ＴＤＱ８１１は、データ入出力端子ＤＱ［８：１１］に、テスタ端子ＴＤＱ１２１５は、データ入出力端子ＤＱ［１２：１５］に、それぞれ接続されている。
【００１０】
このような構成であれば、４個の半導体装置のＤＱ端子に対応するテスタ端子数は１６端子で済む構成となる。すなわち、上記図５に示した例とは異なり、半導体装置のＤＱ端子に対応するテスタ端子が１６端子しかない場合でも、４個の半導体装置の測定が可能となる。しかし、各半導体装置におけるデータ入出力端子ＤＱが互いに電気的に接続される構成となるため、各半導体装置の試験の際、時分割で読み出し（Ｒｅａｄ）判定する必要がある。同時読み出しを行うと、いずれかの半導体装置に不具合がある場合、データ入出力端子ＤＱの出力電圧レベル次第で４個全てを良品と誤判定する場合もあるからである。
【００１１】
例えば、４個全ての半導体装置に同一データ「０」を書き込んで、同時に読み出す場合を考える。１個の半導体装置に不具合があり「１」を出力し、残りの３個が正しく「０」を出力する場合、出力バッファの電源電圧レベルをＶＤＤＱとすると、出力レベルは、（１／４）×ＶＤＤＱとなるが、コンパレータの判定レベルの設定値を（１／４）×ＶＤＤ以上に設定した場合、全て良品と誤判定される。また、判定レベルを（１／４）×ＶＤＤ未満に設定して、いずれかの１個の半導体装置に不具合があると判定できても、４個の半導体装置のうちのどの半導体装置に不具合があるかという判定までを行うことはできない。
【００１２】
すなわち、図４に示す半導体装置の試験方法の構成をとった場合、同時測定はできず、テスタ端子ＴＣＳＡ〜ＴＣＳＤから、異なる時間において４つの半導体装置のチップセレクト端子ＣＳに電気信号を供給して、各々の半導体装置を個々に選択状態とする必要がある。このことは、４個の半導体装置を別々の時間において判定することになるので、試験時間が増大してしまう問題がある。
【００１３】
このような試験時間増大を抑制する技術として、例えば特許文献１及び特許文献２において、テストモードを有する１６ＤＱ端子のＤＲＡＭが開示されており、該テストモードにおいては１６ビットのデータ出力を４ビットに圧縮し、４ＤＱ端子から出力する。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平１０−１０２６９０号公報
【特許文献２】特開平１０−１０２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１５】
特許文献１及び特許文献２に開示されたテストモードを有する半導体装置（ＤＲＡＭ）であれば、上記図４の説明における半導体試験装置３０１Ｂを用いて、４個の半導体装置３００Ａ〜３００Ｂを試験する際、時分割で読み出し判定する必要はなく、同時判定が可能となり、試験時間の増大を抑制できる。図５は、かかる半導体装置の同時測定における試験方法の構成を示す概略概念図である。
図５に示した４個の半導体装置を試験する際の構成において、半導体装置５００Ａ〜５００Ｄは、例えば１６ビットのデータ入出力端子ＤＱ［０：１５］を有するＤＲＡＭデバイスであり、通常モードにおいては、１６ビットのデータがデータ入出力端子ＤＱ［０：１５］へ入出力される。一方、テストモードにおいては、１６ビットのデータが４ビットのデータに圧縮され、データ入出力端子ＤＱ［０：３］へ出力される。そして、試験用ボードを介して、半導体装置５００Ａにおけるデータ入出力端子ＤＱ［０：３］は、半導体試験装置３０１Ｂのテスタ端子ＴＤＱ０３へ、半導体装置５００Ｂにおけるデータ入出力端子ＤＱ［０：３］は、テスタ端子ＴＤＱ４７へ、半導体装置５００Ｃにおけるデータ入出力端子ＤＱ［０：３］は、テスタ端子ＴＤＱ８１１へ、半導体装置５００Ｄにおけるデータ入出力端子ＤＱ［０：３］は、テスタ端子ＴＤＱ１２１５へ接続される。
【００１６】
また、各半導体装置におけるチップセレクト端子ＣＳも、半導体試験装置３０１Ｂにおけるテスタ端子ＴＣＳＡ〜ＴＣＳＤへ別々に接続される。一方、各半導体装置におけるコマンドアドレス入力端子ＣＭＤ／ＡＤＤは、半導体試験装置３０１Ｂにおけるテスタ端子ＴＣＭＡＤへ共通接続される。このような構成により、半導体試験装置３０１Ｂは、テスタ端子ＴＣＳＡ〜ＴＣＳＤへ電気信号を供給し、半導体装置５００Ａ〜５００Ｄを同時に選択する。そして、テスタ端子ＴＣＭＡＤからテストコマンド（テストモードへ移行させるコマンド）を各半導体装置へ出力し、４個の半導体装置の同時読み出しを可能にする。
【００１７】
こうして、半導体試験装置３０１Ｂのコンパレータにおいては、各半導体装置において４ビットに縮退されたデータが、それぞれテスタ端子ＴＤＱ０３、テスタ端子ＴＤＱ４７、テスタ端子ＴＤＱ８１１及びテスタ端子ＴＤＱ１２１５を介して入力され、半導体装置から読み出されたデータの誤りの有無が判定される。
【００１８】
すなわち、このような４ビットのパラレル試験（４個の半導体装置を並列に配置し、各半導体装置において１６ビットのデータを４ビットのデータに圧縮して出力する試験。以下、テストモード動作試験とする。）においては、各半導体装置におけるデータ入出力端子ＤＱ［０：３］は、異なるテスタ端子ＴＤＱ０３〜ＴＤＱ１２１５へ接続されている。従って、図４を用いて説明した試験方法のように、時分割で読み出し判定する必要はなく、同時判定が可能となる。
【００１９】
しかし、このような試験方法では、各半導体装置におけるデータ入出力端子のうちパラレル試験に関わらない１２ビットのデータ入出力端子は半導体試験装置３０１Ｂに接続されないので、１６ビットのデータ入出力の動作試験（以下、通常モード動作試験とする。）を行うことができない。
なお、図４において示した試験用ボードを使用することも考えられるが、この場合、テストモード動作試験と通常モード動作試験のいずれの試験においても、上記図４において説明したように、いずれの半導体装置に不具合があるかまでは判定できない。そのため、異なる時間において、４つの半導体装置のチップセレクト端子ＣＳに電気信号を供給して各々の半導体装置を選択状態にする必要があり、結局試験時間が増大を招く。
【００２０】
すなわち、従来の半導体装置の試験方法では、テストモード動作試験と通常モード動作試験とを、別々の試験用ボードを用いて行う必要があり、試験用ボード作成にかかる費用により試験コストが増大するという問題があった。また、同じテスタを用いる場合、試験用ボードの装着し直す工程が加わることで試験に要する総時間が増大し、試験コストが増大するという問題があった。
【課題を解決するための手段】
【００２１】
本発明は、データビット数を内部で圧縮してｍ（ｍは自然数）個の圧縮入出力端子からデータ出力し、或いは、圧縮されたデータをｍ個の圧縮入出力端子を介して内部へ取り込みデータビット数を伸張するテストモードを有する半導体装置の試験方法であって、
半導体試験装置のｎ×ｍ個のテスタ端子を、ｍを基本単位とするｎ組のテスタ端子に分類し、ｎ個の半導体装置各々において、ｍ個の圧縮入出力端子をｎ組のテスタ端子のいずれかへ、ｎ個の半導体装置が互いに異なるように接続し、かつ、ｍ個の圧縮入出力端子以外の入出力端子をｍ個の圧縮入出力端子が接続される組以外のテスタ端子へ接続する工程を有することを特徴とする半導体装置の試験方法である。
【発明の効果】
【００２２】
本発明の半導体装置の試験方法によれば、テストモード動作試験と通常モード動作試験とを、同一の試験用ボードを用いて行うことが可能となるので、試験用ボード作成にかかる費用を削減でき、また、試験用ボードの装着し直す工程が生じないので試験時間を短縮でき、試験コストを低減できる効果を奏する。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係る半導体装置の試験方法の概略概念図である。
【図２】本発明の一実施形態に係る半導体装置の試験方法の概略概念図である。
【図３】従来における半導体装置の試験方法の概略概念図である。
【図４】従来における半導体装置の試験方法の概略概念図である。
【図５】従来における半導体装置の試験方法の概略概念図である。
【発明を実施するための形態】
【００２４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の試験方法の概略概念図である。なお、図１において、図５と同一の部分には同一の符号を付している。図１においては、テスタ（半導体試験装置３０１Ｂ）を用いて、４個の半導体装置５００Ａ〜５００Ｄを測定する際の構成を示している。図１（ａ）は、半導体装置５００Ａ〜５００Ｄの試験において、通常モード動作試験を行う際の構成を示し、図１（ｂ）は、テストモード動作試験を行う際の構成を示している。また、図１（ａ）及び（ｂ）において、実線または破線で示す各半導体装置からテスタへの結線は、図示しない試験用ボード（ソケット、インターポーザ及びボード基板から構成される）における電気配線を示している。
【００２５】
半導体装置５００Ａ〜５００Ｄは、例えばＤＲＡＭデバイスであり、チップセレクト端子ＣＳ、コマンドアドレス入力端子ＣＭＤ／ＡＤＤ、１６個のデータ入出力端子ＤＱ０〜ＤＱ１５（以下、データ入出力端子ＤＱ［０：１５］とする）を有する。また、各々の半導体装置は、同一構成であり、チップセレクト端子ＣＳを介して、半導体装置の選択を示す電気信号が入力され、コマンドアドレス入力端子ＣＭＤ／ＡＤＤに所定のコマンドが入力されることで、コマンド入力に応じた動作を行う。
【００２６】
半導体装置５００Ａ〜５００Ｄは、ＲＥＡＤコマンド（読み出しモードへ移行させるコマンド）が入力されると、メモリセルに記憶された１６ビットのデータを、データ入出力端子ＤＱ［０：１５］から出力する。また、ＷＲＩＴＥコマンド（書き込みモードへ移行させるコマンド）が入力されると、１６ビットのデータがデータ入出力端子ＤＱ［０：１５］から入力され、書き込まれたデータに対応してメモリセルへデータを記憶させる。
【００２７】
一方、半導体装置５００Ａ〜５００Ｄは、テストコマンド（テストモードへ移行させるコマンド）が入力されると、読み出しモードにおいては、１６ビットのデータを内部で４ビットのデータに圧縮し、データ入出力端子ＤＱ０〜３から４ビットのデータを出力する。また、書き込みモードにおいては、圧縮された４ビットのデータをデータ入出力端子ＤＱ０〜３から取り込み、内部において１６ビットへ伸長し、メモリセルに記憶させる。
【００２８】
また、図１において、半導体試験装置３０１Ｂは、例えばメモリテスタであり、ユーザの作成したプログラムに従ったバイアス条件、タイミング条件等により、半導体装置５００Ａ〜５００Ｄに電気信号を供給し、その動作試験をする。半導体試験装置３０１Ｂは、動作試験において、テスタ端子ＴＣＳＡ〜ＴＣＳＤから、上記チップセレクト端子ＣＳへ入力する電気信号を、テスタ端子ＴＣＭＡＤから、コマンドアドレス入力端子ＣＭＤ／ＡＤＤへ入力する電気信号を、テスタ端子ＴＤＱから、データ入出力端子ＤＱ［０：１５］へ入出力する電気信号を、それぞれ試験用ボード上の電気配線を介して各半導体装置へ供給する。
【００２９】
図１においては図示しない試験用ボード上においては、各半導体装置におけるチップセレクト端子ＣＳが、半導体試験装置３０１Ｂにおけるテスタ端子ＴＣＳＡ〜ＴＣＳＤへ別々に接続される。一方、各半導体装置におけるコマンドアドレス入力端子ＣＭＤ／ＡＤＤは、半導体試験装置３０１Ｂにおけるテスタ端子ＴＣＭＡＤへ共通接続される。
なお、テスタ端子ＴＤＱは、図１において、テスタ端子ＴＤＱ０３、テスタ端子ＴＤＱ４７、テスタ端子ＴＤＱ８１１、テスタ端子ＴＤＱ１２１５で示しており、これらの端子はそれぞれ４ビット分のデータが入出力される４つのテスタ端子を総称して示している。
【００３０】
例えば、テスタ端子ＴＤＱ０３は、テスタ内において、各半導体装置の４つのデータ入出力端子へデータを出力する４つのドライバ、４つのデータ入出力端子から入力されるデータを判定する４つのコンパレータへと接続／非接続される。そして、テスタ内においては、上記プログラムに従って、ドライバはデータを半導体装置へ出力し、コンパレータは半導体装置から入力されるデータを判定する。
【００３１】
ここで、図１（ａ）及び図１（ｂ）において、図５と相違する点は次の通りである。
テスタ端子ＴＤＱ０３は、図示しない試験用ボードを介して、半導体装置５００Ａにおけるデータ入出力端子ＤＱ［０：３］、半導体装置５００Ｂにおけるデータ入出力端子ＤＱ［４：７］、半導体装置５００Ｃにおけるデータ入出力端子ＤＱ［８：１１］及び半導体装置５００Ｄにおけるデータ入出力端子ＤＱ［１２：１５］へ接続される。
また、テスタ端子ＴＤＱ４７は、半導体装置５００Ａにおけるデータ入出力端子ＤＱ［４：７］、半導体装置５００Ｂにおけるデータ入出力端子ＤＱ［８：１１］、半導体装置５００Ｃにおけるデータ入出力端子ＤＱ［１２：１５］及び半導体装置５００Ｄにおけるデータ入出力端子ＤＱ［０：３］へ接続される。
【００３２】
テスタ端子ＴＤＱ８１１は、半導体装置５００Ａにおけるデータ入出力端子ＤＱ［８：１１］、半導体装置５００Ｂにおけるデータ入出力端子ＤＱ［１２：１５］、半導体装置５００Ｃにおけるデータ入出力端子ＤＱ［０：３］及び半導体装置５００Ｄにおけるデータ入出力端子ＤＱ［４：７］へ接続される。
また、テスタ端子ＴＤＱ１２１５は、半導体装置５００Ａにおけるデータ入出力端子ＤＱ［１２：１５］、半導体装置５００Ｂにおけるデータ入出力端子ＤＱ［０：３］、半導体装置５００Ｃにおけるデータ入出力端子ＤＱ［４：７］及び半導体装置５００Ｄにおけるデータ入出力端子ＤＱ［８：１１］へ接続される。
【００３３】
すなわち、本実施形態においては、半導体装置はｎ個（ｎ＝４）試験用ボード上に搭載され、試験用ボードを介して半導体試験装置３０１Ｂへ接続されるが、各半導体装置におけるパラレル試験用のデータ入出力端子ＤＱ数は、上記の通りｍ（＝４）端子である。
また、半導体試験装置３０１Ｂのｎ×ｍ（＝１６）個のテスタ端子は、ｎ（＝４）組のテスタ端子（テスタ端子ＴＤＱ０３、ＴＤＱ４７、ＴＤＱ８１１、ＴＤＱ１２１５）に分類され、このｎ（＝４）組のテスタ端子のうちｍ（＝４）個の出力端子に割り当てられるテスタ端子の組は、半導体装置５００Ａ〜５００Ｄ各々において互いに異なるようになっている。
【００３４】
すなわち、図１（ｂ）において実線で示した結線により、テスタ端子ＴＤＱ０３は、半導体装置５００Ａにおけるデータ入出力端子ＤＱ［０：３］へ、テスタ端子ＴＤＱ４７は、半導体装置５００Ｄにおけるデータ入出力端子ＤＱ［０：３］へ、テスタ端子ＴＤＱ８１１は、半導体装置５００Ｃにおけるデータ入出力端子ＤＱ［０：３］へ、テスタ端子ＴＤＱ１２１５は、半導体装置５００Ｂにおけるデータ入出力端子ＤＱ［０：３］へと接続され、パラレル試験に係るｍ（＝４）個の出力端子（データ入出力端子ＤＱ［０：３］）に割り当てられるテスタ端子の組（テスタ端子ＴＤＱ０３、ＴＤＱ４７、ＴＤＱ８１１、ＴＤＱ１２１５）は、半導体装置５００Ａ〜５００Ｄ各々において互いに異なるようになっている。
【００３５】
このような構成により、半導体試験装置３０１Ｂは、通常モード動作試験とテストモード動作試験において、次に説明する動きをする。
通常モード動作試験において、テスタ端子ＴＣＳＡ〜ＴＣＳＤから、異なる時間において、４つの半導体装置のチップセレクト端子ＣＳに電気信号を供給して各々の半導体装置を選択状態にする。
すなわち、図１（ａ）の実線で示した結線により、まずテスタ端子ＴＣＳＡへ電気信号を供給し、半導体装置５００Ａのみを選択する。
【００３６】
半導体試験装置３０１Ｂは、書き込みモードにおいて、ＷＲＩＴＥコマンド（書き込みコマンド）を半導体装置５００Ａへ出力する。また、半導体試験装置３０１Ｂ内の１６台のドライバは、半導体装置５００Ａのデータ入出力端子ＤＱ［０：１５］に対して、「０」または「１」の１６ビットのデータを、テスタ端子ＴＤＱ０３、テスタ端子ＴＤＱ４７、テスタ端子ＴＤＱ８１１及びテスタ端子ＴＤＱ１２１５を介して出力する。半導体装置５００Ａは、１６ビットのデータをデータ入出力端子ＤＱ［０：１５］から取り込み、これをメモリセルへ記憶させる。
【００３７】
一方、半導体試験装置３０１Ｂは、読み出しモードにおいて、テスタ端子ＴＣＭＡＤから、ＲＥＡＤコマンド（読み出しコマンド）を半導体装置５００Ａへ出力する。これに応じて、半導体装置５００Ａは、データ入出力端子ＤＱ［０：１５］から１６ビットのデータを出力する。これに対応して、半導体試験装置３０１Ｂ内の１６台のコンパレータは、半導体装置５００Ａから出力された１６ビットのデータが、テスタ端子ＴＤＱ０３、テスタ端子ＴＤＱ４７、テスタ端子ＴＤＱ８１１及びテスタ端子ＴＤＱ１２１５を介して入力され、半導体装置から読み出された１６ビットのデータの誤りの有無を判定する。
【００３８】
続いて、半導体装置５００Ａを選択した時間とは異なる時間において、テスタ端子ＴＣＳＢ〜ＴＣＳＤから、半導体装置５００Ｂ〜５００Ｄのチップセレクト端子ＣＳに電気信号を供給して、各半導体装置を別々の時間において選択状態にし、上記書き込み及び読み出し動作を行わせることで、４個の半導体装置全ての１６ビットでの動作試験を行う。
【００３９】
一方、テストモード動作試験においては、図１（ｂ）の実線で示した結線により、テスタ端子ＴＣＳＡ〜ＴＣＳＤへ同時に電気信号を供給し、半導体装置５００Ａ〜５００Ｄ全てを選択状態とする。そして、テスタ端子ＴＣＭＡＤから、テストコマンド（テストモードへ移行させるコマンド）を半導体装置５００Ａ〜５００Ｄへ出力する。
【００４０】
テストモード動作試験の書き込みモードにおいて、半導体試験装置３０１Ｂは、内部の１６台のドライバから、半導体装置５００Ａ〜５００Ｄのデータ入出力端子ＤＱ［０：３］に対して、「０」または「１」の１６ビットのデータを、テスタ端子ＴＤＱ０３、テスタ端子ＴＤＱ４７、テスタ端子ＴＤＱ８１１及びテスタ端子ＴＤＱ１２１５を介して出力する。半導体装置５００Ａは、テスタ端子ＴＤＱ０３からの４ビットのデータを、データ入出力端子ＤＱ［０：３］から取り込み、これを内部で１６ビットに伸張し、メモリセルへ記憶させる。同様に、半導体装置５００Ｂ〜５００Ｄは、それぞれテスタ端子ＴＤＱ４７、テスタ端子ＴＤＱ８１１、テスタ端子ＴＤＱ１２１５から、４ビットのデータを、それぞれのデータ入出力端子ＤＱ［０：３］から取り込み、これを内部で１６ビットに伸張し、メモリセルへ記憶させる。
【００４１】
テストモード動作試験の読み出しモードにおいて、半導体装置５００Ａ〜５００Ｄは、それぞれのデータ入出力端子ＤＱ［０：３］から４ビットのデータを出力する。これに対応して、半導体試験装置３０１Ｂ内の１６台のコンパレータは、半導体装置５００Ａ〜５００Ｄの各々から出力された４ビットのデータがテスタ端子ＴＤＱ０３、テスタ端子ＴＤＱ４７、テスタ端子ＴＤＱ８１１及びテスタ端子ＴＤＱ１２１５を介して入力され、４個の半導体装置から読み出された合計１６ビットのデータの誤りの有無を判定する。
【００４２】
このように、本実施形態による半導体装置の試験方法は、データビット数（上記説明においては１６ビット）を内部で圧縮してｍ（ｍは自然数であって、上記説明においてはｍ＝４）個の圧縮入出力端子（データ入出力端子ＤＱ［０：３］）からデータ出力し、或いは、圧縮されたデータ（上記説明においては４ビット）をｍ（ｍ＝４）個の圧縮入出力端子（データ入出力端子ＤＱ［０：３］）を介して内部へ取り込みデータビット数を伸張するテストモードを有する半導体装置の試験方法であって、
半導体試験装置（半導体試験装置３０１Ｂ）のｎ×ｍ個（１６個）のテスタ端子（テスタ端子ＴＤＱ０３、ＴＤＱ４７、ＴＤＱ８１１、ＴＤＱ１２１５）を、ｍ（＝４）を基本単位とするｎ組（＝４組）のテスタ端子（テスタ端子ＴＤＱ０３、ＴＤＱ４７、ＴＤＱ８１１、ＴＤＱ１２１５）に分類し、ｎ（＝４）個の半導体装置各々（半導体装置５００Ａ〜５００Ｄ）において、ｍ（＝４）個の圧縮入出力端子（データ入出力端子ＤＱ［０：３］）をｎ（＝４）組のテスタ端子のいずれかへ、ｎ（＝４）個の半導体装置（半導体装置５００Ａ〜５００Ｄ）が互いに異なるように接続し、かつ、ｍ（＝４）個の圧縮入出力端子（データ入出力端子ＤＱ［０：３］）以外の入出力端子（データ入出力端子ＤＱ［４：１５］）をｍ（＝４）個の圧縮入出力端子が接続される組以外のテスタ端子へ接続する工程を有することを特徴とする半導体装置の試験方法である。
【００４３】
本発明の半導体装置の試験方法によれば、テストモード動作試験と通常モード動作試験とを、同一の試験用ボードを用いて行うことが可能となるので、試験用ボード作成にかかる費用を削減でき、また、試験用ボードの装着し直す工程が生じないので試験時間を短縮でき、試験コストを低減できる効果を奏する。
【００４４】
なお、本発明の実施形態においては、半導体装置５００Ａ〜５００Ｄの圧縮入出力端子（データ入出力端子ＤＱ［０：３］）の合計の端子数は１６であり、この値は、半導体装置５００Ａ〜５００Ｄ各々の入出力端子（データ入出力端子ＤＱ［０：１５］）の端子数１６と同じになっている。しかし、半導体装置５００Ａ〜５００Ｄ各々の入出力端子数が、半導体装置５００Ａ〜５００Ｄの圧縮入出力端子の合計数と同じとならなくてもよい。
【００４５】
例えば、半導体装置５００Ａ〜５００Ｄ各々のデータ入出力端子数が３２であり、そのうち圧縮入出力端子が４の場合、半導体試験装置３０１Ｂにおけるデータ入出力端子に対応するテスタ端子数は、通常モード動作試験においては３２に、テストモード動作試験においては１６となる。また、半導体装置５００Ａ〜５００Ｄ各々のデータ入出力端子数が８であり、そのうち圧縮入出力端子が４の場合、半導体試験装置３０１Ｂにおけるデータ入出力端子に対応するテスタ端子数は、通常モード動作試験においては８に、テストモード動作試験においては１６となる。
【００４６】
図２は、本発明の実施形態に係る半導体装置の試験方法の概略概念図であり、半導体装置の試験方法に用いられる試験用ボードを概念的に示した図である。図２（ａ）は、図１に対応し、同一部分については同一符号を付している。また、図２（ｂ）は、試験用ボードの概略断面図である。
図２（ｂ）に示すように、試験用ボード２００は、ベース基板２０１上に配置されたインターポーザ２０２Ａ〜２０２Ｄと、さらにインターポーザに接続された４個のソケット２０３から構成される。
【００４７】
半導体装置５００Ａ〜５００Ｄの試験において、試験用ボード２００は半導体試験装置３０１Ｂに装着され、各半導体装置はソケット２０３に装着される。こうして、各半導体装置においては、試験用ボード２００を介して、すなわちベース基板２０１における電気配線、インターポーザ２０２Ａ〜２０２Ｄ及びソケット２０３を介して、半導体試験装置３０１Ｂから電気信号が供給される。
ここで、インターポーザは、ベース基板（テストボード基板）と、ソケットとを電気的に接続する、例えば４層程度の薄型基板である。図２（ａ）においては、インターポーザ２０２Ａ〜２０２Ｄ内の結線を示している。
【００４８】
図２（ａ）に示すように、インターポーザ２０２Ａは、半導体装置５００Ａにおけるデータ入出力端子ＤＱ［０：３］と半導体試験装置３０１Ｂのテスタ端子ＴＤＱ０３とを、データ入出力端子ＤＱ［４：７］とテスタ端子ＴＤＱ４７とを、データ入出力端子ＤＱ［８：１１］とテスタ端子ＴＤＱ８１１とを、データ入出力端子ＤＱ［１２：１５］とテスタ端子ＴＤＱ１２１５とを、それぞれ電気的に接続する。
また、インターポーザ２０２Ｂは、半導体装置５００Ｂにおけるデータ入出力端子ＤＱ［０：３］と半導体試験装置３０１Ｂのテスタ端子ＴＤＱ１２１５とを、データ入出力端子ＤＱ［４：７］とテスタ端子ＴＤＱ０３とを、データ入出力端子ＤＱ［８：１１］とテスタ端子ＴＤＱ４７とを、データ入出力端子ＤＱ［１２：１５］とテスタ端子ＴＤＱ８１１とを、それぞれ電気的に接続する。
【００４９】
インターポーザ２０２Ｃは、半導体装置５００Ｃにおけるデータ入出力端子ＤＱ［０：３］と半導体試験装置３０１Ｂのテスタ端子ＴＤＱ８１１とを、データ入出力端子ＤＱ［４：７］とテスタ端子ＴＤＱ１２１５とを、データ入出力端子ＤＱ［８：１１］とテスタ端子ＴＤＱ０３とを、データ入出力端子ＤＱ［１２：１５］とテスタ端子ＴＤＱ４７とを、それぞれ電気的に接続する。
また、インターポーザ２０２Ｄは、半導体装置５００Ｄにおけるデータ入出力端子ＤＱ［０：３］と半導体試験装置３０１Ｂのテスタ端子ＴＤＱ４７とを、データ入出力端子ＤＱ［４：７］とテスタ端子ＴＤＱ８１１とを、データ入出力端子ＤＱ［８：１１］とテスタ端子ＴＤＱ１２１５とを、データ入出力端子ＤＱ［１２：１５］とテスタ端子ＴＤＱ０３とを、それぞれ電気的に接続する。
【００５０】
このように、本発明は、上述の半導体装置の試験方法に用いられる半導体装置の試験用ボード（試験用ボード２００）であって、
ベース基板（ベース基板２０１）上にインターポーザ（インターポーザ２０２Ａ，２０２Ｂ，２０２Ｃ，２０２Ｄ）を介してｎ個（４個）の半導体装置（半導体装置５００Ａ〜５００Ｄ）が搭載されるソケット（ソケット２０３）を有し、
インターポーザにおいては、ｍ（＝４）を基本単位とするｎ（＝４）組のテスタ端子に分類された半導体試験装置（半導体試験装置３０１Ｂ）のｎ×ｍ個（１６個）のテスタ端子（テスタ端子ＴＤＱ０３、ＴＤＱ４７、ＴＤＱ８１１、ＴＤＱ１２１５）を、ｎ（＝４）個の半導体装置各々（半導体装置５００Ａ〜５００Ｄ）において、
ｍ（＝４）個の圧縮入出力端子（データ入出力端子ＤＱ［０：３］）をｎ（＝４）組のテスタ端子（テスタ端子ＴＤＱ０３、ＴＤＱ４７、ＴＤＱ８１１、ＴＤＱ１２１５）のいずれかへ、ｎ（＝４）個の半導体装置が互いに異なるように接続し、かつ、ｍ（＝４）個の圧縮入出力端子（データ入出力端子ＤＱ［０：３］）以外の入出力端子（データ入出力端子ＤＱ［４：１５］）をｍ（＝４）個の圧縮入出力端子（データ入出力端子ＤＱ［０：３］）が接続される組以外のテスタ端子へ接続することを特徴とする半導体装置の試験用ボードである。
【００５１】
これにより、半導体装置５００Ａ〜５００Ｄの試験において、上述したように、通常モード動作試験を半導体装置ごとに行い、テストモード動作試験を半導体装置全てに対して行うことができる。
すなわち、本発明の半導体装置の試験用ボードによれば、通常モード動作試験とテストモード動作試験とを、同一の試験用ボードを用いて行うことができる半導体装置の試験方法を提供できる。また、上記試験において、別々の試験用ボードを作成する必要がなくなり、半導体装置の試験コストを低減できる効果を奏する。
【００５２】
以上、本発明者によってなされた発明を、実施形態に基づき説明したが、本発明は説明した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。本実施形態においては、データ入出力端子ＤＱ数が１６であって、テストモードにおいてｍ（＝４）個のデータ入出力端子から縮退データを入出力する半導体装置を、ｎ（＝４）個試験用ボードに搭載してパラレル試験する構成について説明したが、この数字に限られるものではない。
【００５３】
例えば、データ入出力端子ＤＱ数が６４であって、テストモードにおいてｍ（＝８）個のデータ入出力端子から縮退データを入出力する半導体装置を、ｎ（＝６）個パラレル試験する構成であってもよい。この場合、半導体試験装置においては、半導体装置のデータ入出力端子ＤＱに対応するテスタ端子は６４端子設けられる。そして、通常モード動作試験においては、６個の半導体装置は、異なる時間において、データ入出力端子ＤＱから６４ビットのデータを入出力し、半導体試験装置は６個の半導体装置を順番に試験する構成となる。一方、テストモード動作試験においては、６個の半導体装置各々は８個のデータ入出力端子から縮退データを入出力する。半導体試験装置においては、４８個のテスタ端子を介して、ドライバが合計４８ビットのデータを出力し、或いは、コンパレータが合計４８ビットのデータの誤りの有無を判定する構成となる。
【００５４】
また、本実施例では半導体装置としてＤＲＡＭを例に説明したが、ＳＲＡＭ等の他のメモリ製品、或いは多ビットのデータ入出力端子を有するマイコン製品、ＡＳＩＣ製品であってもよい。
【符号の説明】
【００５５】
２００…試験用ボード、２０１…ベース基板、２０２Ａ，２０２Ｂ，２０２Ｃ，２０２Ｄ…インターポーザ、２０３…ソケット、３００Ａ，３００Ｂ，３００Ｃ，３００Ｄ，５００Ａ，５００Ｂ，５００Ｃ，５００Ｄ…半導体装置、３０１Ａ，３０１Ｂ…半導体試験装置、ＣＳ…チップセレクト端子、ＣＭＤ…コマンドアドレス入力端子、ＤＱ，ＤＱ０…データ入出力端子、ＴＣＳＡ，ＴＣＳＢ，ＴＣＳＣ，ＴＣＳＤ，ＴＣＭＡＤ，ＴＣＭＡＤＡ，ＴＣＭＡＤＢ，ＴＣＭＡＤＣ，ＴＣＭＡＤＤ，ＴＤＱ，ＴＤＱ０３，ＴＤＱ４７，ＴＤＱ８１１，ＴＤＱ１２１５，ＴＤＱ０３Ａ，ＴＤＱ４７Ａ，ＴＤＱ８１１Ａ，ＴＤＱ１２１５Ａ，ＴＤＱ０３Ｂ，ＴＤＱ４７Ｂ，ＴＤＱ８１１Ｂ，ＴＤＱ１２１５Ｂ，ＴＤＱ０３Ｃ，ＴＤＱ４７Ｃ，ＴＤＱ８１１Ｃ，ＴＤＱ１２１５Ｃ，ＴＤＱ０３Ｄ，ＴＤＱ４７Ｄ，ＴＤＱ８１１Ｄ，ＴＤＱ１２１５Ｄ…テスタ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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