(57)【要約】【課題】マスタースライス配線用の配線トラックの領域をより有効に活用することを可能にした半導体装置を提供する。【解決手段】第１の方向に並んで配置された複数の論理回路の入力端子のそれぞれが第１の方向に直交する第２の方向について同じ位置に配置され、活性化される論理回路の入力端子のそれぞれが第１の方向に延在する入力配線に接続され、非活性化される論理回路の入力端子が非活性配線と接続されており、入力配線と非活性配線とは第２の方向について互いに実質的に等しい位置に配置されている構成である。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号を受ける入力端子および出力信号を出力する出力端子をそれぞれ備え、第１の方向に並んで配置された複数の論理回路を有し、
前記複数の論理回路の入力端子のそれぞれが前記第１の方向に直交する第２の方向について同じ位置に配置され、
前記複数の論理回路のうち活性化される論理回路の前記入力端子のそれぞれが前記第１の方向に延在する入力配線に接続され、該複数の論理回路のうち非活性化される論理回路の前記入力端子が非活性配線と接続され、
前記入力配線と前記非活性配線とは前記第２の方向について互いに実質的に等しい位置に配置されている、半導体装置。
【請求項２】
前記複数の論理回路の出力端子のそれぞれが前記第２の方向について同じ位置に配置され、
前記複数の論理回路のうち前記活性化される論理回路の前記出力端子のそれぞれが前記第１の方向に延在する出力配線に接続されている、請求項１記載の半導体装置。
【請求項３】
前記非活性配線が前記論理回路に一定の電位を供給するための配線に接続されている、請求項１または２記載の半導体装置。
【請求項４】
前記論理回路がインバータ回路である、請求項１から３のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の論理回路を含む半導体装置に関する。
【背景技術】
【０００２】
基板表面に形成されるトランジスタ素子のレイアウトを変更せず、トランジスタ素子よりも上層に形成される配線層のみの変更で専用回路を設計できるマスタースライスの一例が開示されている（特許文献１）。特許文献１には、第１層配線素片と第２層配線とを接続するためのコンタクトホールの位置が一直線上に並ぶように、複数の第１層配線素片を並べることで、第２層配線の配線トラックの領域を広くすることが記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０１−１０９７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に開示された技術では、論理回路と第１層配線との位置関係までは詳細に記載されておらず、論理回路のレイアウトを考慮した、配線トラックの有効活用に対する効果は不明である。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、第１の方向に並んで配置された複数の論理回路の入力端子のそれぞれが第１の方向に直交する第２の方向について同じ位置に配置され、活性化される論理回路の入力端子のそれぞれが第１の方向に延在する入力配線に接続され、非活性化される論理回路の入力端子が非活性配線と接続されており、入力配線と非活性配線とは第２の方向について互いに実質的に等しい位置に配置されている構成である。
【０００６】
本発明によれば、活性化される論理回路に信号を入力するための入力配線と非活性化される論理回路の入力端子に接続される非活性配線とが同じ配線トラックに設けられているため、入力配線と非活性配線とで別々に配線トラックを設ける必要がない。
【発明の効果】
【０００７】
本発明によれば、マスタースライス配線用の配線トラックの領域が広くなるので、配線トラックを有効に利用できる。
【図面の簡単な説明】
【０００８】
【図１】本実施形態の半導体装置の一構成例を示す論理回路図である。
【図２】図１に示した論理回路図をレイアウト図に表した図である。
【図３】図２に示したレイアウトの各パターンの階層構造を説明するための断面模式図である。
【図４】図１に示した論理回路ブロックが複数設けられた回路の一例を示すレイアウト図である。
【発明を実施するための形態】
【０００９】
本実施形態の半導体装置について説明する。図１は本実施形態の半導体装置の一構成例を示す論理回路図である。以下に説明する半導体装置を、例えば、バッファサイズの調整（ＦＡＮＯＵＴ調整）やディレイ量の調整など、様々な用途に用いることが可能である。
【００１０】
本実施形態の半導体装置には、図１に示すように、複数の論理回路が並列に設けられている。図１では、本実施形態の半導体装置に設けられた複数の論理回路に、３つのインバータ１０ａ〜１０ｃが含まれていることを示す。この３つのインバータ１０ａ〜１０ｃを、図の上から順に１段目、２段目、３段目とする。入力配線５は、信号を論理回路に入力するための配線である。出力配線６は、論理回路から出力される信号を出力するための配線である。
【００１１】
インバータ１０ａ〜１０ｃのうち、２段目および３段目のインバータ１０ｂ、１０ｃは活性化または非活性化が選択可能な構成で設けられている。図１に示す例では、２段目のインバータ１０ｂは、入力配線５に入力端子が接続され、出力配線６に出力端子が接続されており、インバータ１０ａと同様に活性化された状態である。一方、３段目のインバータ１０ｃは非活性化された状態である。
【００１２】
３段目のインバータ１０ｃの入力端子をオープンの状態、つまりフローティングにしてしまうと、ＯＮ／ＯＦＦ動作の際の予期せぬノイズや貫通電流等が流れてしまう不具合につながるおそれがある。そのため、非活性化させる論理回路に関しては、図１に示すように、入力端子を所定の電位に固定する必要がある。
【００１３】
なお、図１では、複数の論理回路に含まれる回路例として３つのインバータを用いて説明したが、論理回路はインバータに限らない。また、並列に設ける論理回路の数は３つに限らない。また、図１では、インバータ１０ｃの入力端子を接地電位（ＶＳＳ）に接続して接地電位に固定しているが、接地電位に限らず、固定できる電位であれば他の電位であってもよい。固定できる、他の電位として、例えば、電源電位（ＶＤＤ）がある。
【００１４】
図１に示すように、非活性化対象の論理回路の入力端子を所定の電位に固定させることによって、動作に伴って不具合を生じさせることなく、論理回路の調整等を行うことができる。
【００１５】
次に、本実施形態の半導体装置に含まれる論理回路のレイアウトについて説明する。図２は図１に示した論理回路図をレイアウト図に表したものである。
【００１６】
図２では、配線およびコンタクトのパターンを模式的に示している。レイアウトの方向を定義するために、Ｘ軸およびＹ軸を図２に示すように定めるものとする。図２の左右方向がＸ軸方向であり、図２の上下方向がＹ軸方向である。
【００１７】
図２に示すように、半導体装置は、３つのインバータ１０ａ〜１０ｃを有する構成である。これら３つのインバータ１０ａ〜１０ｃはＸ軸方向に並んで配置されている。インバータ１０ａは、ＰＭＯＳトランジスタ１５ａおよびＮＭＯＳトランジスタ１７ａを有する。インバータ１０ｂは、ＰＭＯＳトランジスタ１５ｂおよびＮＭＯＳトランジスタ１７ｂを有する。インバータ１０ｃは、ＰＭＯＳトランジスタ１５ｃおよびＮＭＯＳトランジスタ１７ｃを有する。
【００１８】
また、図２に示すように、各インバータにおいて、Ｙ軸方向にＮＭＯＳトランジスタとＰＭＯＳトランジスタとが所定の間隔をあけて配置されているが、Ｘ軸方向に対しては、ＮＭＯＳとＰＭＯＳの位置はほぼ一致している。そのため、インバータ１０ａのＰＭＯＳトランジスタ１５ａのゲート電極２１ａとＮＭＯＳトランジスタ１７ａのゲート電極２５ａは、Ｘ軸方向に対する位置が一致している。このことは、他のインバータ１０ｂ、１０ｃについてもインバータ１０ａと同様である。
【００１９】
Ｘ軸方向に対して、ゲート電極２１ａとゲート電極２５ａの位置が一致しているため、Ｘ軸方向に対する、ＰＭＯＳトランジスタ１５ａのソース電極２２ａとＮＭＯＳトランジスタ１７ａのドレイン電極２６ａの位置も一致している。このことは、他のインバータ１０ｂ、１０ｃについてもインバータ１０ａと同様である。
【００２０】
図２に示す半導体装置では、Ｐ型導電性のシリコン基板を用いているが、ＰＭＯＳトランジスタを形成するためのＮウェル拡散層の領域を図に示すことを省略している。また、シリコン基板はＰ型に限らず、Ｎ型であってもよい。
【００２１】
図２において、×印は拡散層と第１配線層を接続するためのコンタクトを示す。このコンタクトを拡散層コンタクトＣＣと称する。また、△印はトランジスタのゲート電極と第１配線層を接続するためのコンタクトを示す。このコンタクトをゲートコンタクトＧＣと称する。さらに、○印は第１配線層と第２配線層を接続するためのスルーホールＴＨを示している。
【００２２】
電源配線として、図２に示す半導体装置では、電源電位を供給するＶＤＤ配線９１と、接地電位を供給するＶＳＳ配線９２が設けられている。ＶＤＤ配線９１およびＶＳＳ配線９２は第２配線層で形成されている。
【００２３】
インバータ１０ａのＰＭＯＳトランジスタ１５ａのドレイン電極２３ａは拡散層コンタクトＣＣ、第１配線３１ａおよびスルーホールＴＨ５１を介してＶＤＤ配線９１と接続されている。他のインバータ１０ｂ、１０ｃのＰＭＯＳトランジスタ１５ｂ、１５ｃのドレイン電極２３ｂ、２３ｃもＰＭＯＳトランジスタ１５ａと同様にしてＶＤＤ配線９１と接続されている。
【００２４】
インバータ１０ａのＮＭＯＳトランジスタ１７ａのソース電極２７ａは拡散層コンタクトＣＣ、第１配線３３ａおよびスルーホールＴＨ５４を介してＶＳＳ配線９２と接続されている。他のインバータ１０ｂ、１０ｃのＮＭＯＳトランジスタ１７ｂ、１７ｃのソース電極２７ｂ、２７ｃもＮＭＯＳトランジスタ１７ａと同様にしてＶＳＳ配線９２と接続されている。
【００２５】
図１で説明したようにインバータ１０ａに入力信号が入力されるため、ＰＭＯＳトランジスタ１５ａのゲート電極２１ａとＮＭＯＳトランジスタ１７ａのゲート電極２５ａはゲートコンタクトＧＣ、第１配線３５およびスルーホールＴＨ６４を介して第２配線９５と接続されている。上述したように、Ｘ軸方向に対して、ゲート電極２１ａとゲート電極２５ａの位置が一致しているため、第１配線３５は、Ｙ軸方向に平行で、かつ、それぞれのゲートコンタクトを直線で結ぶ配線パターンになっている。第２配線９５は図１に示した入力配線５に相当し、活性配線となる。スルーホールＴＨ６４はインバータ１０ａの入力端子に相当する。
【００２６】
また、インバータ１０ｂにも入力信号が入力されるため、ＰＭＯＳトランジスタ１５ｂのゲート電極２１ｂとＮＭＯＳトランジスタ１７ｂのゲート電極２５ｂはゲートコンタクトＧＣ、第１配線３６およびスルーホールＴＨ６５を介して第２配線９５と接続されている。スルーホールＴＨ６５はインバータ１０ｂの入力端子に相当する。図２に示すように、Ｙ軸方向に対して、スルーホールＴＨ６４、ＴＨ６５の位置が一致しているため、第２配線９５は、Ｘ軸方向に平行で、かつ、スルーホールＴＨ６４、ＴＨ６５を直線で結ぶ配線パターンになっている。
【００２７】
インバータ１０ａ、１０ｂについて、入力配線との接続について説明したが、次に、出力配線との接続について説明する。ＰＭＯＳトランジスタ１５ａのソース電極２２ａとＮＭＯＳトランジスタ１７ａのドレイン電極２６ａは拡散層コンタクトＣＣ、第１配線３２ａおよびスルーホールＴＨ６１を介して第２配線９３と接続されている。ＰＭＯＳトランジスタ１５ｂのソース電極２２ｂとＮＭＯＳトランジスタ１７ｂのドレイン電極２６ｂは拡散層コンタクトＣＣ、第１配線３２ｂおよびスルーホールＴＨ６２を介して第２配線９３と接続されている。第２配線９３は図１に示した出力配線６に相当する。スルーホールＴＨ６１はインバータ１０ａの出力端子に相当し、スルーホールＴＨ６２はインバータ１０ｂの出力端子に相当する。
【００２８】
図２に示すように、Ｙ軸方向に対して、スルーホールＴＨ６１、ＴＨ６２の位置が一致しているため、第２配線９３は、Ｘ軸方向に平行で、かつ、スルーホールＴＨ６４、ＴＨ６５を直線で結ぶ配線パターンとなっている。
【００２９】
一方、図１に示したように、インバータ１０ｃは入力配線５に接続されず、出力配線６にも接続されていない。図２に示すように、ＰＭＯＳトランジスタ１５ｃのゲート電極２１ｃとＮＭＯＳトランジスタ１７ｃのゲート電極２５ｃはゲートコンタクトＧＣ、第１配線３７およびスルーホールＴＨ６６を介して第２配線９６と接続されている。そして、この第２配線９６はスルーホールＴＨ６７、第１配線３８およびスルーホール５７を介してＶＳＳ配線９２と接続されている。スルーホールＴＨ６６はインバータ１０ｃの入力端子に相当する。
【００３０】
本実施形態では、図２に示すように、第２配線９６と第２配線９５とは電気的に絶縁され、図２に破線で示すように、第２配線９６は第２配線９５のパターンをＸ軸方向に延長させた位置に設けられている。つまり、第２配線９５と第２配線９６とはＹ軸方向について互いに実質的に等しい位置に配置されている。
【００３１】
続いて、インバータ１０ｃの出力端子の接続について説明する。図２に示すように、ＰＭＯＳトランジスタ１５ｃのソース電極２２ｃとＮＭＯＳトランジスタ１７ｃのドレイン電極２６ｃは拡散層コンタクトＣＣ、第１配線３２ｃおよびスルーホールＴＨ６３を介して第２配線９４と接続されている。第２配線９４は非活性配線である。スルーホールＴＨ６３はインバータ１０ｃの出力端子に相当する。
【００３２】
図２に示すようなレイアウトであれば、インバータ１０ｃも活性化させる場合、第２配線９５のパターンをＸ軸方向に第２配線９６まで伸ばし、また、第２配線９３のパターンをＸ軸方向に第２配線９４まで伸ばせばよい。これにより、インバータ１０ｃの入力端子をインバータ１０ａ、１０ｂと共通の入力配線に接続し、インバータ１０ｃの出力端子をインバータ１０ａ、１０ｂと共通の出力配線に接続することが可能となる。
【００３３】
ここで、図２のレイアウトに示す各パターンの接続について断面図を用いて簡単に説明する。図３は図２に示したレイアウトの各パターンの積層構造を説明するための断面模式図である。図３は、図２に示した各パターンの接続関係を模式的に示すものであり、膜厚および寸法を示すものではない。また、図３では、基板１００と表記しているが、図に示す基板１００がウェル拡散層であってもよい。
【００３４】
図３に示す拡散層３０は、図２に示したインバータ１０ａ〜１０ｃのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのソース電極またはドレイン電極に相当する。各トランジスタのゲート電極３０は基板１００の表面に形成されたゲート絶縁膜１２の上に設けられている。図２に示したトランジスタ素子および配線は、図３に示すように、絶縁膜１１０で覆われている。
【００３５】
本実施形態の特徴の一つは、複数の論理回路のうち、活性化させる論理回路と非活性化させる論理回路との間の点を通り、図２のＹ軸に平行な直線を軸として、非活性配線が入力配線と逆の位置、かつ、図２のＹ軸方向の同じ高さに設けられている点である。このような構成にすることで、図２に示すように、１つ目および２つ目の論理回路を活性化し、３つ目の論理回路を非活性化したい場合、入力配線を２つ目の論理回路上まで延在させ、一方、非活性配線を３つ目の論理回路上に延在させればよい。
【００３６】
本実施形態では、３個の論理回路の場合で説明したが、Ｎ個の論理回路の場合について説明する。Ｎ個の論理回路に対してｍ個の論理回路を活性化したい場合、本実施形態と同様にして、入力配線を論理回路ｍ個分延在させ、非活性配線を（Ｎ−ｍ）個分延在させればよい。つまり、入力配線と非活性配線が、活性化される論理回路と非活性化される論理回路との境界領域を挟んで互いに逆の位置に配置される。これにより、配線トラックを入力配線と非活性配線とで別々に設けることなく、１トラックのみで複数の論理回路の活性化と非活性化を制御できる。そのため、マスタースライス配線用の配線トラックの領域が広くなり、配線トラックをより有効に利用できる。
【００３７】
さらに、活性化される論理回路の出力端子の位置をＹ軸方向に対して同じ位置にすれば、これらの出力端子をＸ軸方向に平行な出力配線で接続することが可能となる。１つの配線トラックに設けられた出力配線で出力端子を統合できるので、他の配線のための配線トラックの領域をより広くすることが可能となる。
【００３８】
図１に示すような、複数の論理回路を含む回路を論理回路ブロックと称すると、次に、論理回路ブロックが複数設けられた半導体装置について説明する。
【００３９】
図４は図１に示した論理回路ブロックが複数設けられた回路の一例を示すレイアウト図である。図４では、出力配線を示すことを省略している。○印は配線層間のスルーホールＴＨを示している。また、図２と同様に、Ｘ軸およびＹ軸を定義する。各論理回路ブロックに設けられた複数の論理回路を表示することを省略している。
【００４０】
図４に示すように、複数の論理回路を含む論理回路ブロック２０１〜２０３が、ＶＤＤ配線９１およびＶＳＳ配線９２の間に配置されている。論理回路ブロック２０１に信号を入力するための入力配線２２１はスルーホールＴＨを介して第２配線２４１に接続され、論理回路ブロック２０２に信号を入力するための入力配線２２２はスルーホールＴＨを介して第２配線２４３に接続されている。
【００４１】
また、論理回路ブロック２０１および論理回路ブロック２０２の間には、第２配線２４２をスルーホールＴＨを介してＶＳＳ配線９２に接続するための非活性配線２３１が設けられている。非活性配線２３１は、論理回路ブロック２０１および論理回路ブロック２０２の少なくともいずれかのブロックに含まれる論理回路の入力端子を第２配線２４２を介して接地電位に固定する。
【００４２】
論理回路ブロック２０３に信号を入力するための入力配線２２３はスルーホールＴＨを介して第２配線２４４に接続されている。また、第２配線２４５をスルーホールＴＨを介してＶＳＳ配線９２に接続するための非活性配線２３２が設けられている。非活性配線２３１は、論理回路ブロック２０３に含まれる論理回路の入力端子を第２配線２４２を介して接地電位に固定する。
【００４３】
図４に破線で示すように、入力配線に接続される第２配線２４１、２４３と非活性配線に接続される第２配線２４２とは電気的に絶縁され、かつ、Ｙ軸方向に対して、位置が実質的に一致している。また、入力配線に接続される第２配線２４４と非活性配線に接続される第２配線２４５は電気的に絶縁され、かつ、Ｙ軸方向に対して、位置が実質的に一致している。そのため、入力配線と非活性配線とをＹ軸方向に対して別の位置に設ける場合に比べて、空き配線トラック２１１、２１２の領域が広くなる。
【００４４】
空き配線トラック２１１、２１２には、論理回路ブロック２０１〜２０３で使う配線の他、他の論理回路で用いられる、いわゆる通過配線も配置する必要がある。本実施形態では、入力配線と非活性配線の配線トラックを共通にすることによって、通過配線を設けるための領域を広くすることが可能となる。そのため、通過配線を空き配線トラックに問題なく配置することができ、回路領域を大きくすることなく効率的に配線トラックを活用できる。
【符号の説明】
【００４５】
５    入力配線
６    出力配線
１０ａ〜１０ｃ    インバータ
１５ａ〜１５ｃ    ＰＭＯＳトランジスタ
１７ａ〜１７ｃ    ＮＭＯＳトランジスタ
９１    ＶＤＤ配線
９２    ＶＳＳ配線
３２ａ〜３２ｃ、３５〜３７    第１配線
９３〜９６    第２配線
ＴＨ６１〜ＴＨ６７    スルーホール
【図１】
2011009529.tif 000003
【図２】
2011009529.tif 000004
【図３】
2011009529.tif 000005
【図４】
2011009529.tif 000006