(57)【要約】【課題】  ＡＤコンバータとともに半導体装置に搭載される機能ブロックの動作に依存せず、ＡＤコンバータの変換精度を一定にする。【解決手段】  半導体装置は、抵抗ラダーを有するＡＤコンバータと、消費電流が異なる複数の動作モードを有する少なくとも１つの機能ブロックと、ＡＤコンバータおよび機能ブロックに接続され、第１電源電圧を受ける第１電源端子と、機能ブロックの動作モードに応じて第１制御信号を出力する抵抗制御部と、第１電源端子と抵抗ラダーの間に配置され、第１制御信号に応じて抵抗値が変化する第１可変抵抗素子とを有している。機能ブロックの消費電流が動作モードに応じて変化するときにも、第１可変抵抗素子の抵抗値を変化させることで、抵抗ラダーに供給される基準電源電圧を一定にできる。【選択図】    図１
2011193104.tif 000002
【特許請求の範囲】
【請求項１】
抵抗ラダーを有するＡＤコンバータと、
消費電流が異なる複数の動作モードを有する少なくとも１つの機能ブロックと、
前記ＡＤコンバータおよび前記機能ブロックに接続され、第１電源電圧を受ける第１電源端子と、
前記機能ブロックの動作モードに応じて第１制御信号を出力する抵抗制御部と、
前記第１電源端子と前記抵抗ラダーの間に配置され、前記第１制御信号に応じて抵抗値が変化する第１可変抵抗素子と
を備えていることを特徴とする半導体装置。
【請求項２】
前記抵抗制御部は、前記機能ブロックが第１の電流を消費する第１動作モードで動作しているときに、前記第１可変抵抗素子の抵抗値を第１抵抗値にするための前記第１制御信号を生成し、前記機能ブロックが、前記第１の電流よりも少ない第２の電流を消費する第２動作モードで動作しているときに、前記第１可変抵抗素子の抵抗値を、前記第１抵抗値よりも高い第２抵抗値にするための前記第１制御信号を生成すること
を特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＡＤコンバータおよび前記機能ブロックに接続され、第２電源電圧を受ける第２電源端子と、
前記第２電源端子と前記抵抗ラダーの間に配置され、第２制御信号に応じて抵抗値が変化する第２可変抵抗素子と
を備え、
前記抵抗制御部は、前記機能ブロックの動作モードに応じて前記第２制御信号を出力すること
を特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記抵抗制御部は、前記機能ブロックが前記第１動作モードで動作しているときに、前記第２可変抵抗素子の抵抗値を第３抵抗値にするための前記第２制御信号を生成し、前記機能ブロックが前記第２動作モードで動作しているときに、前記第２可変抵抗素子の抵抗値を前記第３抵抗値よりも高い第４抵抗値にするための前記第２制御信号を生成すること
を特徴とする請求項３記載の半導体装置。
【請求項５】
前記機能ブロックは、前記第１動作モード中に第１動作周波数で動作し、第２動作モード中に前記第１動作周波数よりも低い第２動作周波数で動作すること
を特徴とする請求項１ないし請求項４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤコンバータを有する半導体装置に関する。
【背景技術】
【０００２】
一般に、ＡＤコンバータは、抵抗ラダーの両端に基準電源電圧を与えて複数の分圧電圧を生成し、入力電圧を分圧電圧と比較することでデジタル値を生成する。例えば、抵抗ラダーに与えられる基準電圧は、入力電圧を正しいデジタル値に変換するために、ＡＤコンバータの製造時の特性変動に応じて補正される（例えば、特許文献１参照。）。あるいは、抵抗ラダーの両端に与えられる基準電圧の差は、電源電圧が変動したときにも一定に保持される。（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−４０３５６号公報
【特許文献２】特開平５−３２７４９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＡＤコンバータを有する半導体装置において、端子数を減らすために、抵抗ラダーに基準電源電圧を供給する基準電源端子が他の機能ブロックの電源端子と共用されるときがある。このとき、他の機能ブロックの消費電流が変化すると、電源抵抗による電圧降下量が変化し、抵抗ラダーに供給される基準電源電圧も変化する。この結果、ＡＤコンバータの変換精度は、機能ブロックの動作に応じて変化してしまう。
【０００５】
本発明の目的は、ＡＤコンバータの変換精度が、ＡＤコンバータとともに半導体装置に搭載される機能ブロックの動作に応じて変化することを防止することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、半導体装置は、抵抗ラダーを有するＡＤコンバータと、消費電流が異なる複数の動作モードを有する少なくとも１つの機能ブロックと、ＡＤコンバータおよび機能ブロックに接続され、第１電源電圧を受ける第１電源端子と、機能ブロックの動作モードに応じて第１制御信号を出力する抵抗制御部と、第１電源端子と抵抗ラダーの間に配置され、第１制御信号に応じて抵抗値が変化する第１可変抵抗素子とを備えている。
【発明の効果】
【０００７】
機能ブロックの消費電流が動作モードの切り替えにより変化するときにも、第１可変抵抗素子の抵抗値を変化させることで、抵抗ラダーに供給される基準電源電圧を一定にできる。この結果、ＡＤコンバータの変換精度が、ＡＤコンバータとともに半導体装置に搭載される機能ブロックの動作に応じて変化することを防止できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における半導体装置の例を示している。
【図２】図１に示したＡＤコンバータの特性の変化の例を示している。
【図３】図１に示した可変抵抗素子を持たないときのＡＤコンバータの特性の変化の例を示している。
【図４】別の実施形態における半導体装置の例を示している。
【図５】図４に示したＡＤコンバータの特性の変化の例を示している。
【図６】図４に示した可変抵抗素子を持たないときのＡＤコンバータの特性の変化の例を示している。
【図７】別の実施形態における半導体装置の例を示している。
【図８】図７に示した可変抵抗素子の例を示している。
【図９】図７に示した抵抗制御部の動作の例を示している。
【図１０】別の実施形態における可変抵抗素子の例を示している。
【図１１】図１０に示した抵抗制御部の動作の例を示している。
【図１２】別の実施形態における半導体装置の例を示している。
【図１３】別の実施形態における半導体装置の例を示している。
【図１４】図１３に示した抵抗制御部の動作の例を示している。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面を用いて説明する。信号が伝達される信号線には、信号名と同じ符号を使用する。電圧が供給される電圧線には、電圧名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージの端子である。外部端子を介して供給される信号および電圧には、端子名と同じ符号を使用する。
【００１０】
図１は、一実施形態における半導体装置ＳＥＭの例を示している。半導体装置ＳＥＭは、ＡＤコンバータＡＤＣ、機能ブロックＦＢＬＫ、抵抗制御部ＲＥＳＣＮＴ、可変抵抗素子Ｒｆｃおよび抵抗Ｒｆ、Ｒｚ、Ｒａｚを有している。例えば、半導体装置ＳＥＭは、シリコン基板を用いてシステムオンチップとして形成されている。なお、半導体装置ＳＥＭは、複数の半導体チップをパッケージに封入することで形成されてもよい。このとき、例えば、ＡＤコンバータＡＤＣ、抵抗制御部ＲＥＳＣＮＴおよび可変抵抗素子Ｒｆｃが第１半導体チップに搭載され、機能ブロックＦＢＬＫが第２半導体チップに搭載される。第２半導体チップは、機能ブロックＦＢＬＫの動作モードを示す動作モード信号ＯＰＭを出力する端子を有する。第１半導体チップは、動作モード信号ＯＰＭを受ける端子を有する。そして、第１半導体チップの抵抗制御部ＲＥＳＣＮＴは、第２半導体チップからの動作モード信号ＯＰＭを受けて動作する。
【００１１】
例えば、ＡＤコンバータＡＤＣは、逐次比較型であり、複数の分圧電圧を生成するための抵抗ラダーＲＥＳＬを有している。入力電圧ＡＮは、複数の分圧電圧と比較されることでデジタル値に変換される。ＡＤコンバータＡＤＣは、抵抗Ｒｆおよび可変抵抗素子Ｒｆｃを介して電源電圧ＶＤＤを基準電源端子ＡＶＲＨで受ける。また、ＡＤコンバータＡＤＣは、抵抗Ｒｆを介して電源電圧ＶＤＤをアナログ電源端子ＡＶＣＣで受け、アナログ電源電圧ＡＶＳＳを抵抗Ｒａｚを介して基準電源端子ＡＶＲＬおよびアナログ電源端子ＡＶＳＳで受ける。
【００１２】
抵抗Ｒｆ、Ｒｚ、Ｒａｚは、電源線ＶＤＤ、ＶＳＳおよびアナログ電源線ＡＶＳＳの配線抵抗を示している。ここで、配線抵抗は、ＡＤコンバータＡＤＣおよび機能ブロックが搭載される半導体チップに形成される配線抵抗および半導体チップが収納されるパッケージの端子抵抗等である。以降の説明では、電源線ＶＳＳおよびアナログ電源線ＡＶＳＳを接地線ＶＳＳおよびアナログ接地線ＡＶＳＳとも称する。
【００１３】
符号ＩＶＤＤは、配線抵抗Ｒｆにより電源電圧ＶＤＤに対して降下する内部電源電圧を示し、符号ＩＶＳＳは、配線抵抗Ｒｚにより接地電圧ＶＳＳに対して上昇する内部接地電圧を示す。内部電源電圧ＩＶＤＤは、可変抵抗素子Ｒｆｃ、ＡＤコンバータＡＤＣのアナログ電源端子ＡＶＣＣＣおよび機能ブロックＦＢＬＫの電源端子ＶＤＤに供給される電圧である。内部接地電圧ＩＶＳＳは、ＡＤコンバータＡＤＣの基準電源端子ＡＶＲＬ、アナログ接地端子ＡＶＳＳおよび機能ブロックＦＢＬＫの接地電圧ＶＳＳに供給される電圧である。
【００１４】
機能ブロックＦＢＬＫは、抵抗Ｒｆを介して電源電圧ＶＤＤを電源端子ＶＤＤで受け、抵抗Ｒｚを介して接地電圧ＶＳＳを接地端子ＶＳＳで受ける。機能ブロックＦＢＬＫは、消費電流が異なる第１動作モードおよび第２動作モードを有している。例えば、第１動作モードは通常動作モードである。第１動作モード中、機能ブロックＦＢＬＫはほぼ一定の電流を消費する。例えば、第２動作モードはスリープモードである。スリープモード中、機能ブロックＦＢＬＫの消費電流はほぼゼロである。すなわち、第２動作モード中に消費される電流は、第1動作モード中に消費される電流より少ない。機能ブロックＦＢＬＫは、動作モードを示す動作モード信号ＯＰＭを抵抗制御部ＲＥＳＣＮＴに出力する。
【００１５】
抵抗制御部ＲＥＳＣＮＴは、動作モード信号ＯＰＭに応じて、可変抵抗素子Ｒｆｃの抵抗値を変更するための制御信号ＣＮＴを出力する。例えば、抵抗制御部ＲＥＳＣＮＴは、消費電流が少ないスリープモードを示す動作モード信号ＯＰＭを受けているときに、可変抵抗素子Ｒｆｃの抵抗値を上げるための制御信号ＣＮＴを出力する。抵抗制御部ＲＥＳＣＮＴは、消費電流が多い通常動作モードを示す動作モード信号ＯＰＭを受けているときに、可変抵抗素子Ｒｆｃの抵抗値を下げるための制御信号ＣＮＴを出力する。
【００１６】
機能ブロックＦＢＬＫが動作し、電源端子ＶＤＤから接地端子ＶＳＳに電源電流が流れると、電圧降下Ｖｄｒｏｐｆが発生し、内部電源線ＩＶＤＤは電源電圧ＶＤＤより低くなる。また、電圧降下Ｖｄｒｏｐｚが発生し、内部接地線ＩＶＳＳは接地電圧ＶＳＳより高くなる。電圧降下Ｖｄｒｏｐｆおよび電圧降下Ｖｄｒｏｐｚは、式（１）、（２）で表される。
Ｖｄｒｏｐｆ＝電源電流×Ｒｆ    ‥‥（１）
Ｖｄｒｏｐｚ＝電源電流×Ｒｚ  ‥‥（２）
機能ブロックＦＢＬＫの消費電流が多いとき、外部電源端子ＶＤＤから外部接地端子ＶＳＳに流れる電源電流は増え、抵抗Ｒｆによる電圧降下量Ｖｄｒｏｐｆは大きくなる。しかしながら、このとき、可変抵抗素子Ｒｆｃの抵抗値は、抵抗制御部ＲＥＳＣＮＴにより下げられる。このため、ＡＤコンバータＡＤＣの基準電源端子ＡＶＲＨに供給される電圧は、電圧降下量に依存せず一定になる。換言すれば、基準電源端子ＡＶＲＨに供給される電圧は、ＡＤコンバータＡＤＣとともに半導体チップに搭載される機能ブロックＦＢＬＫの動作モードに依存せず一定になる。
【００１７】
なお、この実施形態では、ＡＤコンバータＡＤＣの基準電源端子ＡＶＲＬは、接地端子ＶＳＳとは別のアナログ接地端子ＡＶＳＳに接続されている。このため、機能ブロックＦＢＬＫが動作し、消費電流が流れても、基準電源端子ＡＶＲＬは、抵抗Ｒｚによる電圧降下Ｖｄｒｏｐｚの影響を受けない。
【００１８】
図２は、図１に示したＡＤコンバータＡＤＣの特性の変化の例を示している。図２は、入力電圧（アナログ値）ＡＮが上昇すると変換出力（デジタル値）が増えることを示している。一般に、ＡＤコンバータＡＤＣでは、変換出力は、連続的に変化する入力電圧ＡＮに応じて階段状に変化するが、ここでは、説明を分かりやすくするために、直線で示している。
【００１９】
図２において、斜めに引かれた３本の破線は、可変抵抗素子Ｒｆｃ（図１）を持たない半導体装置において、電源電流がゼロのときの理想の変化を示している。このとき、基準電源端子ＡＶＲＨに供給される内部電源電圧ＩＶＤＤの電圧降下Ｖｄｒｏｐｆは発生しない。基準電源線ＡＶＲＬは接地端子ＶＳＳに接続されていないため、基準電源端子ＡＶＲＬの電圧降下Ｖｄｒｏｐｚも発生しない。
【００２０】
破線の間隔は、製造誤差による特性の変化のずれを示している。ここで、製造誤差は、半導体装置ＳＥＭの製造時に形成されるトランジスタ等の電気的特性のばらつきにより生じる。３本の破線のうち中央の線は、製造誤差が標準（Ｔｙｐ．）のときを示している。３本の破線のうち両側の線は、製造誤差が最も大きいとき（＋）、および最も小さいとき（−）を示している。
【００２１】
図２において、斜めに引かれた３本の細い実線は、図１に示した半導体装置ＳＥＭのＡＤコンバータＡＤＣの特性の変化を示している。３本の細い実線については、３本の破線と同様に、中央の線は、製造誤差が標準（Ｔｙｐ．）のときを示し、両側の線は、製造誤差が最も大きいとき（＋）、および最も小さいとき（−）をそれぞれ示している。
【００２２】
図１に示した機能ブロックＦＢＬＫは、通常動作モード中に一定の電流を消費する。このため、電源端子ＶＤＤから接地端子ＶＳＳに電源電流が流れ、電圧降下Ｖｄｒｏｐｆが発生する。電圧降下Ｖｄｒｏｐｆにより、ＡＤコンバータＡＤＣの基準電源端子ＡＶＲＨに供給される電圧は低下する。これにより、ＡＤコンバータＡＤＣに供給される入力電圧ＡＮの最大側に電圧降下Ｖｄｒｏｐｆ分の不感領域が生じる。したがって、通常動作モード中、入力電圧ＡＮが高い側でのＡＤコンバータＡＤＣの特性は、図２の上側の丸印を中心として、製造誤差を含めた三角印および四角印の範囲で変化する。
【００２３】
基準電源電圧ＡＶＲＬは、内部接地電圧ＩＶＳＳの電圧降下Ｖｄｒｏｐｚの影響を受けない。このため、入力電圧ＡＮが低い側の特性は、電源電流がゼロのときの理想の変化と同様に、図２の下側の丸印を中心として、製造誤差を含めた三角印および四角印の範囲で変化する。この結果、通常動作モード中におけるＡＤコンバータＡＤＣの特性は、図２に太線で示した範囲で変化する。ＡＤコンバータＡＤＣの特性のずれである総合誤差は、製造誤差のみにより発生し、電圧降下Ｖｄｒｏｐｆの影響を含まない。
【００２４】
動作モードが通常動作モードからスリープモードに遷移すると、機能ブロックＦＢＬＫの消費電流はほぼゼロになり、抵抗Ｒｆによる電圧降下Ｖｄｒｏｐｆはなくなる。通常動作モード中に低下していた内部電源電圧ＩＶＤＤは、電圧降下Ｖｄｒｏｐｆ分だけ上昇する。スリープモード中、可変抵抗素子Ｒｆｃの抵抗値は、抵抗制御部ＲＥＳＣＮＴの制御を受けて高くなる。例えば、可変抵抗素子Ｒｆｃの抵抗値は、通常動作モードからスリープモードへの遷移により、内部電源線ＩＶＤＤが電圧降下Ｖｄｒｏｐｆ分上昇するときに、基準電源電圧ＡＶＲＨが通常動作モード中と同じ値になるように設定される。
【００２５】
基準電源電圧ＡＶＲＬは、スリープモード中においても、内部接地電圧ＩＶＳＳの電圧降下Ｖｄｒｏｐｚの影響を受けない。このため、スリープモード中におけるＡＤコンバータＡＤＣの特性は、通常動作モード中と同様に、図２に太線で示した範囲で変化する。したがって、ＡＤコンバータＡＤＣの特性は、機能ブロックＦＢＬＫの動作モードに拘わらず常に一定になる。換言すれば、機能ブロックＦＢＬＫの消費電流が変化するときにも、抵抗ラダーＲＥＳＬに供給される基準電源電圧ＡＶＲＨ、ＡＶＲＬを一定にできる。この結果、正確なフルスケールトランジション電圧および正確なゼロトランジション電圧を生成でき、ＡＤコンバータＡＤＣの変換精度を一定にできる。
【００２６】
図３は、図１に示した可変抵抗素子Ｒｆｃを持たないときのＡＤコンバータＡＤＣの特性の変化の例を示している。図２と同じ要素については、詳細な説明は省略する。半導体装置ＳＥＭが可変抵抗素子Ｒｆｃを持たないとき、内部電源電圧ＩＶＤＤの電圧降下Ｖｄｒｏｐｆは、図１に示した機能ブロックＦＢＬＫがスリープモードに遷移しているときに発生せず、機能ブロックＦＢＬＫが通常動作モードに遷移しているときに発生する。このため、スリープモード中、入力電圧ＡＮが高い側でのＡＤコンバータＡＤＣの特性は、図３の上側に黒い三角印、丸印、四角印で示した範囲で変化する。通常動作モード中、入力電圧ＡＮが高い側でのＡＤコンバータＡＤＣの特性は、図２と同じである。また、入力電圧ＡＮが低い側でのＡＤコンバータＡＤＣの特性は、図２と同じである。したがって、ＡＤコンバータＡＤＣの特性は、図２に比べて大きく変化し、図３に太線で示した範囲（総合誤差）で変化する。換言すれば、機能ブロックＦＢＬＫの消費電流が変化するときに、抵抗ラダーＲＥＳＬに供給される基準電源電圧ＡＶＲＨを一定にできない。この結果、正確なフルスケールトランジション電圧および正確なゼロトランジション電圧を生成できない。
【００２７】
以上、この実施形態の半導体装置ＳＥＭは、機能ブロックＦＢＬＫの動作モードに応じて、可変抵抗素子Ｒｆｃの抵抗値を調整する。これにより、抵抗ラダーＲＥＳＬに供給される基準電源電圧ＡＶＲＨ、ＡＶＲＬを機能ブロックＦＢＬＫの消費電流に拘わらず一定にできる。この結果、ＡＤコンバータＡＤＣの基準電源端子ＡＶＲＨおよび機能ブロックＦＢＬＫの電源端子ＶＤＤが共通の外部電源端子ＶＤＤに接続されるときにも、ＡＤコンバータＡＤＣの変換精度を一定にできる。
【００２８】
図４は、別の実施形態における半導体装置の例を示している。図１と同じ要素については同じ符号を付し、詳細な説明は省略する。半導体装置ＳＥＭは、図１の半導体装置ＳＥＭの機能ブロックＦＢＬＫの代わりに別の機能ブロックとしてＣＰＵ（Central Processing Unit）を有している。また、半導体装置ＳＥＭは、図１の半導体装置ＳＥＭに可変抵抗素子Ｒｚｃを追加している。半導体装置ＳＥＭのその他の構成は、図１と同様である。
【００２９】
例えば、半導体装置ＳＥＭは、シリコン基板を用いてシステムオンチップとして形成されている。なお、半導体装置ＳＥＭは、複数の半導体チップをパッケージに封入することで形成されてもよい。このとき、例えば、ＡＤコンバータＡＤＣ、抵抗制御部ＲＥＳＣＮＴおよび可変抵抗素子Ｒｆｃ、Ｒｚｃが第１半導体チップに搭載され、ＣＰＵが第２半導体チップに搭載される。第２半導体チップは、ＣＰＵの動作モードを示す高周波数信号ＨＦＱを出力する端子を有する。第１半導体チップは、高周波数信号ＨＦＱを受ける端子を有する。そして、第１半導体チップの抵抗制御部ＲＥＳＣＮＴは、第２半導体チップからの高周波数信号ＨＦＱを受けて動作する。
【００３０】
ＣＰＵは、クロック制御部ＣＬＫＣＮＴおよび動作モードレジスタＯＭＲＥＧを有している。クロック制御部ＣＬＫＣＮＴは、クロック信号ＣＬＫに基づいてＣＰＵの内部回路を動作するための内部クロック信号ＩＣＬＫを生成する。動作モードレジスタＯＭＲＥＧは、例えば、半導体装置ＳＥＭの外部からの要求に基づいて内部クロック信号ＩＣＬＫの周波数を設定する。
【００３１】
高速モードを示す値が動作モードレジスタＯＭＲＥＧに設定されているとき、動作モードレジスタＯＭＲＥＧは、高周波数信号ＨＦＱを高レベルに設定する。低速モードを示す値が動作モードレジスタＯＭＲＥＧに設定されているとき、動作モードレジスタＯＭＲＥＧは、高周波数信号ＨＦＱを低レベルに設定する。高周波数信号ＨＦＱは、ＣＰＵの動作モードを示す動作モード信号である。クロック制御部ＣＬＫＣＮＴは、高レベルの高周波数信号ＨＦＱを受けているときに、クロック信号ＣＬＫの周波数を逓倍して内部クロック信号ＩＣＬＫを生成する。クロック制御部ＣＬＫＣＮＴは、低レベルの高周波数信号ＨＦＱを受けているときに、クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力し、あるいは、クロック信号ＣＬＫの周波数を分周して内部クロック信号ＩＣＬＫとして出力する。このように、ＣＰＵは、動作周波数が異なる複数の動作モードを有する。
【００３２】
抵抗制御部ＲＥＳＣＮＴは、高周波数信号ＨＦＱの論理と逆の論理を有する制御信号ＰＭＯＮを出力し、高周波数信号ＨＦＱの論理と同じ論理を有する制御信号ＮＭＯＮを出力する。可変抵抗素子Ｒｆｃは、抵抗ＲＰと、ソースおよびドレインが抵抗ＲＰの両端に接続されたｐＭＯＳトランジスタＰＭとを有している。ｐＭＯＳトランジスタＰＭのゲートは、制御信号ＰＭＯＮを受けている。可変抵抗素子Ｒｚｃは、抵抗ＲＮと、ソースおよびドレインが抵抗ＲＮの両端に接続されたｎＭＯＳトランジスタＮＭとを有している。ｎＭＯＳトランジスタＮＭのゲートは、制御信号ＮＭＯＮを受けている。
【００３３】
この実施形態では、ＣＰＵが高速モードに遷移しているときに、制御信号ＰＭＯＮ、ＮＭＯＮが低レベル、高レベルにそれぞれ設定され、ｐＭＯＳトランジスタＰＭおよびｎＭＯＳトランジスタＮＭがオンする。これより、基準電源端子ＡＶＲＨは、抵抗ＲＰを介することなく内部電源線ＩＶＤＤに接続される。基準接地端子ＡＶＲＬは、抵抗ＲＮを介することなく内部接地線ＩＶＳＳに接続される。すなわち、可変抵抗素子Ｒｆｃ、Ｒｚｃは、抵抗値が低い状態に設定される。
【００３４】
一方、ＣＰＵが低速モードに遷移しているときに、制御信号ＰＭＯＮ、ＮＭＯＮが高レベル、低レベルにそれぞれ設定され、ｐＭＯＳトランジスタＰＭおよびｎＭＯＳトランジスタＮＭがオフする。これより、基準電源端子ＡＶＲＨは、抵抗ＲＰを介して内部電源線ＩＶＤＤに接続される。基準接地端子ＡＶＲＬは、抵抗ＲＮを介して内部接地線ＩＶＳＳに接続される。すなわち、可変抵抗素子Ｒｆｃ、Ｒｚｃは、抵抗値が低い状態に設定される。
【００３５】
図５は、図４に示したＡＤコンバータＡＤＣの特性の変化の例を示している。図２および図３と同じ要素については、詳細な説明は省略する。斜めに引かれた破線、細い実線および太線の意味は、図２と同じである。
【００３６】
図４に示したＣＰＵが高速モードに遷移しているとき、可変抵抗素子Ｒｆｃ、Ｒｚｃの抵抗値は、抵抗制御部ＲＥＳＣＮＴの制御を受けて低くなる。高速モードでは、ＣＰＵの内部クロック信号ＩＣＬＫの周波数が高く設定され、ＣＰＵの消費電流は増加する。これにより、抵抗Ｒｆに流れる電源電流が増加し、電圧降下Ｖｄｒｏｐｆが発生し、内部電源電圧ＩＶＤＤは低下する。また、抵抗Ｒｚに流れる電源電流が増加し、電圧降下Ｖｄｒｏｐｚが発生し、内部接地電圧ＩＶＳＳは上昇する。
【００３７】
入力電圧ＡＮが高い側におけるＡＤコンバータＡＤＣの特性は、図２と同様に、電圧降下Ｖｄｒｏｐｆ分だけずれる。一方、入力電圧ＡＮが低い側におけるＡＤコンバータＡＤＣの特性は、理想値（破線）に対して電圧降下Ｖｄｒｏｐｚ分だけずれる。これは、ＣＰＵの消費電流は増加することで、抵抗Ｒｚに流れる電源電流が増加し、電圧降下Ｖｄｒｏｐｆが発生するためである。したがって、高速モード中におけるＡＤコンバータＡＤＣの特性は、図５に太線で示した範囲で変化する。ＡＤコンバータＡＤＣの特性のずれである総合誤差は、製造誤差のみにより発生し、電圧降下Ｖｄｒｏｐｆの影響を含まない。
【００３８】
一方、ＣＰＵが低速モードに遷移しているとき、可変抵抗素子Ｒｆｃ、Ｒｚｃの抵抗値は、抵抗制御部ＲＥＳＣＮＴの制御を受けて高くなる。低速モードでは、ＣＰＵの内部クロック信号ＩＣＬＫの周波数が低く設定され、ＣＰＵの消費電流は減少する。これにより、抵抗Ｒｆに流れる電源電流が減少し、電圧降下Ｖｄｒｏｐｆが発生しにくくなり、内部電源電圧ＩＶＤＤは上昇する。同様に、抵抗Ｒｚに流れる電源電流が減少し、電圧降下Ｖｄｒｏｐｚが発生しにくくなり、内部電源電圧ＩＶＳＳは下降する。なお、図５では、低速モード中のＣＰＵの消費電流は、通常動作モード中に比べて非常に少ないと仮定する。
【００３９】
例えば、可変抵抗素子Ｒｆｃの抵抗値は、高速モードから低速モードへの遷移により、内部電源線ＩＶＤＤが電圧降下Ｖｄｒｏｐｆ分上昇するときに、基準電源電圧ＡＶＲＨが高速モード中と同じ値になるように設定される。可変抵抗素子Ｒｚｃの抵抗値は、高速モードから低速モードへの遷移により、内部接地線ＩＶＳＳが電圧降下Ｖｄｒｏｐｚ分下降するときに、基準電源電圧ＡＶＲＬが高速モード中と同じ値になるように設定される。
【００４０】
このため、低速モードにおけるＡＤコンバータＡＤＣの特性は、高速モード中と同じ範囲（図５の太線の範囲）で変化する。したがって、ＡＤコンバータＡＤＣの特性は、ＣＰＵの動作モードに拘わらず常に一定になる。換言すれば、ＣＰＵの消費電流が変化するときにも、抵抗ラダーＲＥＳＬに供給される基準電源電圧ＡＶＲＨ、ＡＶＲＬを一定にできる。この結果、正確なフルスケールトランジション電圧および正確なゼロトランジション電圧を生成でき、ＡＤコンバータＡＤＣの変換精度を一定にできる。
【００４１】
図６は、図４に示した可変抵抗素子Ｒｆｃ、Ｒｚｃを持たないときのＡＤコンバータＡＤＣの特性の変化の例を示している。図３および図５と同じ要素については、詳細な説明は省略する。半導体装置ＳＥＭが可変抵抗素子Ｒｆｃを持たないとき、電圧降下量Ｖｄｒｏｐｆは、ＣＰＵが高速モードに遷移しているときに大きくなり、ＣＰＵが低速モード遷移しているときに小さくなる。このため、入力電圧ＡＮが高い側におけるＡＤコンバータＡＤＣの特性は、図３と同様の範囲で変化する。
【００４２】
一方、半導体装置ＳＥＭが可変抵抗素子Ｒｚｃを持たないとき、電圧降下量Ｖｄｒｏｐｚは、ＣＰＵが高速モードに遷移しているときに大きくなり、ＣＰＵが低速モードに遷移しているときに小さくなる。このため、高速モードでは、入力電圧ＡＮが低い側におけるＡＤコンバータＡＤＣの特性は、図５と同様に変化する。低速モードでは、入力電圧ＡＮが低い側におけるＡＤコンバータＡＤＣの特性は、電源電流がゼロのときの理想の変化（破線）と同様に、図６の下側に黒い三角印、丸印、四角印で示した範囲で変化する。
【００４３】
したがって、ＡＤコンバータＡＤＣの特性は、図５に比べて大きく変化し、図６に太線で示した範囲（総合誤差）で変化する。換言すれば、ＣＰＵの消費電流が変化するときに、抵抗ラダーＲＥＳＬに供給される基準電源電圧ＡＶＲＨ、ＡＶＲＬを一定にできない。この結果、正確なフルスケールトランジション電圧および正確なゼロトランジション電圧を生成できない。
【００４４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、基準電源線ＡＶＲＬを、ＣＰＵの動作モードに応じて抵抗値が変化する可変抵抗素子Ｒｆｚを介して内部電源線ＩＶＤＤに接続することで、基準電源電圧ＡＶＲＬをＣＰＵの動作モードに拘わりなく一定にできる。この結果、ＡＤコンバータＡＤＣの特性の変化量をさらに小さくでき、ＡＤコンバータＡＤＣの変換精度をさらに向上できる。
【００４５】
図７は、別の実施形態における半導体装置の例を示している。図４と同じ要素については、詳細な説明は省略する。例えば、半導体装置ＳＥＭは、シリコン基板を用いてシステムオンチップとして形成されている。なお、図４で説明したように、半導体装置ＳＥＭは、複数の半導体チップをパッケージに封入することで形成されてもよい。
【００４６】
この実施形態では、例えば、ＣＰＵは、動作周波数が異なる１６種類の動作モードを有している。動作モードレジスタＯＭＲＥＧは、４ビットの周波数信号ＦＱ０−３を設定された値に応じて出力する。周波数信号ＦＱ０−３は、ＣＰＵの動作モードを示す動作モード信号である。クロック制御部ＣＬＫＣＮＴは、周波数信号ＦＱ０−３の値に応じて、クロック信号ＣＬＫを分周あるいは逓倍し、１６種類の内部クロック信号ＩＣＬＫのいずれかを出力する。このように、ＣＰＵは、動作周波数が異なる複数の動作モードを有する。抵抗制御部ＲＥＳＣＮＴは、周波数信号ＦＱ０−３に応じて、制御信号ＰＭＯＮ０−１５および制御信号ＮＭＯＮ０−１５の論理を設定する。可変抵抗素子Ｒｆｃは、制御信号ＰＭＯＮ０−１５に応じて１６種類の抵抗値のいずれかに設定される。可変抵抗素子Ｒｚｃは、制御信号ＮＭＯＮ０−１５に応じて１６種類の抵抗値のいずれかに設定される。半導体装置ＳＥＭのその他の構成は、図４と同様である。
【００４７】
図８は、図７に示した可変抵抗素子Ｒｆｃ、Ｒｚｃの例を示している。可変抵抗素子Ｒｆｃは、直列に接続された１６個の抵抗ＲＰ０−ＲＰ１５と、抵抗ＲＰ０−ＲＰ１５の両端にソースおよびドレインが接続された１６個のｐＭＯＳトランジスタＰＭ０−ＰＭ１５とを有している。ｐＭＯＳトランジスタＰＭ０−ＰＭ１５のゲートは、制御信号ＰＭＯＮ０−１５をそれぞれ受けている。可変抵抗素子Ｒｚｃは、直列に接続された１６個の抵抗ＲＮ０−ＲＮ１５と、抵抗ＲＮ０−ＲＮ１５の両端にソースおよびドレインが接続された１６個のｎＭＯＳトランジスタＮＭ０−ＮＭ１５とを有している。ｎＭＯＳトランジスタＮＭ０−ＮＭ１５のゲートは、制御信号ＮＭＯＮ０−１５をそれぞれ受けている。
【００４８】
図９は、図７に示した抵抗制御部ＲＥＳＣＮＴの動作の例を示している。抵抗制御部ＲＥＳＣＮＴは、周波数信号ＦＱ３−０が”００００”のとき、制御信号ＰＭＯＮ１５−０を全て論理０に設定し、制御信号ＮＭＯＮ１５−０を全て論理１に設定する。このとき、図８に示した可変抵抗素子Ｒｆｃは、全てのｐＭＯＳトランジスタＰＭ１５−０をオンし、可変抵抗素子Ｒｆｃの抵抗値は最小になる。可変抵抗素子Ｒｚｃは、全てのｎＭＯＳトランジスタＮＭ１５−０をオンし、可変抵抗素子Ｒｚｃの抵抗値は最小になる。例えば、論理”００００”の周波数信号ＦＱ３−０は、内部クロック信号ＩＣＬＫが２０ＭＨｚであることを示す。内部クロック信号ＩＣＬＫの周波数は、周波数信号ＦＱ３−０が示す論理値が増えるに伴い順次高くなる。
【００４９】
図７および図８に示した抵抗制御部ＲＥＳＣＮＴは、周波数信号ＦＱ３−０の論理値が大きくなるにしたがって、制御信号ＰＭＯＮ１５−０の論理レベルを、番号が小さい側から順次に高レベルに設定する。また、抗制御部ＲＥＳＣＮＴは、周波数信号ＦＱ３−０の論理値が大きくなるにしたがって、制御信号ＮＭＯＮ１５−０の論理レベルを、番号が小さい側から順次に低レベルに設定する。
【００５０】
これにより、ＣＰＵの動作周波数が高いほど、オンするｐＭＯＳトランジスタＰＭ１５−０の数およびオンするｎＭＯＳトランジスタＮＭ１５−０の数が増え、可変抵抗素子Ｒｆｃ、Ｒｚｃの抵抗値は低くなる。ＣＰＵの動作周波数が低いほど、オフするｐＭＯＳトランジスタＰＭ１５−０の数およびオフするｎＭＯＳトランジスタＮＭ１５−０の数が増え、可変抵抗素子Ｒｆｃ、Ｒｚｃの抵抗値は高くなる。
【００５１】
図７に示した抵抗Ｒｆ、Ｒｚの電圧降下Ｖｄｒｏｐｆ、Ｖｄｒｏｐｚは、ＣＰＵの動作周波数が高く、消費電流（電源電流）が多いほど大きくなり、ＣＰＵの動作周波数が低く、消費電流が少ないほど小さくなる。電圧降下Ｖｄｒｏｐｆが大きいときに可変抵抗素子Ｒｆｃの抵抗値を減らし、電圧降下Ｖｄｒｏｐｆが小さいときに可変抵抗素子Ｒｆｃの抵抗値を増やすことで、基準電源端子ＡＶＲＨに供給される電圧をＣＰＵの動作に拘わりなく一定にできる。同様に、電圧降下Ｖｄｒｏｐｚが大きいときに可変抵抗素子Ｒｚｃの抵抗値を減らし、電圧降下Ｖｄｒｏｐｚが小さいときに可変抵抗素子Ｒｚｃの抵抗値を増やすことで、基準電源端子ＡＶＲＬに供給される電圧をＣＰＵの動作に拘わりなく一定にできる。
【００５２】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ＣＰＵが消費電力の異なる多数の動作モードを持つときにも、可変抵抗素子Ｒｆｃ、Ｒｚｃの抵抗値をＣＰＵの動作モードに応じて変更する。これにより、基準電源電圧ＡＶＲＨ、ＡＶＲＬをＣＰＵの動作モードに拘わらず一定にできる。特に、ＡＤコンバータＡＤＣの基準電源端子ＡＶＲＨおよびＣＰＵの電源端子ＶＤＤが共通の外部電源端子ＶＤＤに接続され、ＡＤコンバータＡＤＣの基準電源端子ＡＶＲＨおよびＣＰＵの電源端子ＶＤＤが共通の外部電源端子ＶＤＤに接続され、ＡＤコンバータＡＤＣの基準電源端子ＡＶＲＬおよびＣＰＵの接地端子ＶＳＳが共通の外部接地端子ＶＳＳに接続されるときにも、ＡＤコンバータＡＤＣの変換精度を一定にできる。
【００５３】
図１０は、別の実施形態における可変抵抗素子Ｒｆｃ、Ｒｚｃの例を示している。上述した実施形態と同じ要素については、詳細な説明は省略する。この実施形態では、抵抗制御部ＲＥＳＣＮＴおよび可変抵抗素子Ｒｆｃ、Ｒｚｃが図７と相違する。半導体装置ＳＥＭのその他の構成は、図７と同様である。
【００５４】
抵抗制御部ＲＥＳＣＮＴは、周波数信号ＦＱ０−３を制御信号ＰＭＯＮ０−３として出力し、周波数信号ＦＱ０−３の論理を反転した信号を制御信号ＮＭＯＮ０−３として出力する。可変抵抗素子Ｒｆｃは、直列に接続された４個の抵抗１ＲＰ、２ＲＰ、４ＲＰ、８ＲＰと、抵抗１ＲＰ、２ＲＰ、４ＲＰ、８ＲＰの両端にソースおよびドレインが接続された４個のｐＭＯＳトランジスタＰＭ０−ＰＭ３を有している。抵抗１ＲＰ、２ＲＰ、４ＲＰ、８ＲＰの抵抗値は、重み付けされており、この順に２倍ずつ大きくなる。ｐＭＯＳトランジスタＰＭ０−ＰＭ３のゲートは、制御信号ＰＭＯＮ０−ＰＭＯＮ３をそれぞれ受けている。可変抵抗素子Ｒｚｃは、直列に接続された４個の抵抗１ＲＮ、２ＲＮ、４ＲＮ、８ＲＮと、抵抗１ＲＮ、２ＲＮ、４ＲＮ、８ＲＮの両端にソースおよびドレインが接続された４個のｎＭＯＳトランジスタＮＭ０−ＮＭ３を有している。抵抗１ＲＮ、２ＲＮ、４ＲＮ、８ＲＮの抵抗値は、重み付けされており、この順に２倍ずつ大きくなる。ｎＭＯＳトランジスタＮＭ０−ＮＭ３のゲートは、制御信号ＮＭＯＮ０−ＮＭＯＮ３をそれぞれ受けている。
【００５５】
図１１は、図１０に示した抵抗制御部ＲＥＳＣＮＴの動作の例を示している。この実施形態では、抵抗値が重み付けされた抵抗１ＲＰ、２ＲＰ、４ＲＰ、８ＲＰの各々は、周波数信号ＦＱ０−３に応じて内部電源線ＩＶＤＤと基準電源端子ＡＶＲＨとの間に接続または非接続される。同様に、抵抗値が重み付けされた抵抗１ＲＮ、２ＲＮ、４ＲＮ、８ＲＮの各々は、周波数信号ＦＱ０−３に応じて基準電源端子ＡＶＲＬと内部接地線ＩＶＳＳとの間に接続または非接続される。これにより、可変抵抗素子Ｒｆｃ、Ｒｚｃの抵抗の数を減らしても、図７に示した半導体装置ＳＥＭと同様の動作を実施できる。
【００５６】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、回路規模が小さい可変抵抗素子Ｒｆｃ、Ｒｚｃおよび抵抗制御部ＲＥＳＣＮＴを用いて、基準電源電圧ＡＶＲＨ、ＡＶＲＬをＣＰＵの動作モードに拘わりなく一定にでき、ＡＤコンバータＡＤＣの変換精度を一定にできる。
【００５７】
図１２は、別の実施形態における半導体装置の例を示している。図１および図４と同じ要素については、詳細な説明は省略する。例えば、半導体装置ＳＥＭは、シリコン基板を用いてシステムオンチップとして形成されている。なお、図４で説明したように、半導体装置ＳＥＭは、複数の半導体チップをパッケージに封入することで形成されてもよい。
【００５８】
この実施形態では、半導体装置ＳＥＭに搭載されるＣＰＵは、図４に示した動作モードレジスタＯＭＲＥＧおよびクロック制御部ＣＬＫＣＮＴの代わりにスリープ制御部ＳＬＰＣＮＴおよびクロックバッファＣＬＫＢＵＦを有している。半導体装置ＳＥＭのその他の構成は、図４と同様である。
【００５９】
スリープ制御部ＳＬＰＣＮＴは、ＣＰＵが通常動作モードに遷移しているときに高レベルのスリープ信号／ＳＬＰを出力し、ＣＰＵがスリープモードに遷移しているときに低レベルのスリープ信号／ＳＬＰを出力する。スリープ信号／ＳＬＰは、ＣＰＵの動作モードを示す動作モード信号である。クロックバッファＣＬＫＢＵＦは、スリープ信号／ＳＬＰが高レベルのときに、クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力する。クロックバッファＣＬＫＢＵＦは、スリープ信号／ＳＬＰが低レベルのときに、内部クロック信号ＩＣＬＫの出力を停止する。内部クロック信号ＩＣＬＫの停止により、ＣＰＵの動作モードは、消費電流をほとんど流さないスリープモードに移行する。
【００６０】
抵抗制御部ＲＥＳＣＮＴは、スリープ信号／ＳＬＰが高レベル（通常動作モード）のとき、制御信号ＰＭＯＮを低レベルに設定し、制御信号ＮＭＯＮを高レベルに設定する。抵抗制御部ＲＥＳＣＮＴは、スリープ信号／ＳＬＰが低レベル（スリープモード）のとき、制御信号ＰＭＯＮを高レベルに設定し、制御信号ＮＭＯＮを低レベルに設定する。これにより、可変抵抗素子Ｒｆｃ、Ｒｚｃは、図４と同じ挙動を示す。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００６１】
図１３は、別の実施形態における半導体装置の例を示している。図４および図１２と同じ要素については、詳細な説明は省略する。例えば、半導体装置ＳＥＭは、シリコン基板を用いてシステムオンチップとして形成されている。なお、図４で説明したように、半導体装置ＳＥＭは、複数の半導体チップをパッケージに封入することで形成されてもよい。このとき、例えば、ＡＤコンバータＡＤＣ、抵抗制御部ＲＥＳＣＮＴおよび可変抵抗素子Ｒｆｃが第１半導体チップに搭載され、ＣＰＵおよびＭＰＥＧコントローラが第２半導体チップに搭載される。なお、ＭＰＥＧコントローラは、ＣＰＵとは別の半導体チップに搭載されてもよい。
【００６２】
この実施形態では、可変抵抗素子Ｒｆｃ、Ｒｚｃおよび抵抗制御部ＲＥＳＣＮＴが図１２と相違する。また、半導体装置ＳＥＭは、ＭＰＥＧコントローラ等の機能ブロックを有している。半導体装置ＳＥＭのその他の構成は、図４と同様である。
【００６３】
ＭＰＥＧコントローラの電源端子ＶＤＤは、ＡＤコンバータＡＤＣおよびＣＰＵと同様に外部電源端子ＶＤＤに接続されている。ＭＰＥＧコントローラの接地子ＶＳＳは、ＡＤコンバータＡＤＣおよびＣＰＵと同様に外部接地端子ＶＳＳに接続されている。すなわち、ＡＤコンバータＡＤＣおよびＣＰＵと共通の内部電源電圧ＩＶＤＤおよび内部接地電圧ＩＶＳＳを受けている。ＭＰＥＧコントローラは、画像の符号化または復号化を実行するアクティブ期間にアクティブ信号ＡＣＴを高レベルに設定する。ＭＰＥＧコントローラは、画像の符号化または復号化を実行しないスタンバイ期間にアクティブ信号ＡＣＴを低レベルに設定する。アクティブ信号ＡＣＴは、ＭＰＥＧコントローラの動作モードを示す動作モード信号である。
【００６４】
抵抗制御部ＲＥＳＣＮＴは、図１２と同様に、スリープ信号／ＳＬＰの論理と逆の論理を有する制御信号ＰＭＯＮ０を出力し、スリープ信号／ＳＬＰの論理と同じ論理を有する制御信号ＮＭＯＮ０を出力する。また、抵抗制御部ＲＥＳＣＮＴは、活性化信号ＡＣＴが高レベルのとき（アクティブ期間）、制御信号ＰＭＯＮ１を低レベルに設定し、制御信号ＮＭＯＮ１を高レベルに設定する。抵抗制御部ＲＥＳＣＮＴは、活性化信号ＡＣＴが低レベルのとき（スタンバイ期間）、制御信号ＰＭＯＮ１を高レベルに設定し、制御信号ＮＭＯＮ１を低レベルに設定する。
【００６５】
可変抵抗素子Ｒｆｃは、直列に接続された２個の抵抗ＲＰ０、ＲＰ１と、抵抗ＲＰ０、ＲＰ１の両端にソースおよびドレインが接続された２個のｐＭＯＳトランジスタＰＭ０、ＰＭ１を有している。ｐＭＯＳトランジスタＰＭ０、ＰＭ１のゲートは、制御信号ＰＭＯＮ１、ＰＭＯＮ２をそれぞれ受けている。可変抵抗素子Ｒｚｃは、直列に接続された２個の抵抗ＲＮ０、ＲＮ１と、抵抗ＲＮ０、ＲＮ１の両端にソースおよびドレインが接続された２個のｎＭＯＳトランジスタＮＭ０、ＮＭ１を有している。ｎＭＯＳトランジスタＮＭ０、ＮＭ１のゲートは、制御信号ＮＭＯＮ１、ＮＭＯＮ２をそれぞれ受けている。
【００６６】
図１４は、図１３に示した抵抗制御部ＲＥＳＣＮＴの動作の例を示している。例えば、ＣＰＵが通常動作モードでＭＰＥＧコントローラがアクティブ期間のとき（状態１）、半導体装置ＳＥＭの消費電力は最も高く、図１３に示した各抵抗Ｒｆ、Ｒｚの電圧降下量は最も大きい。このときに、ｐＭＯＳトランジスタＰＭ０−１をオンすることで、電圧降下により低下した基準電源電圧ＡＶＲＨがさらに低下することを防止できる。同様に、ｎＭＯＳトランジスタＮＭ０−１をオンすることで、電圧降下により上昇した基準電源端子ＡＶＲＬがさらに上昇することを防止できる。
【００６７】
一方、ＣＰＵがスリープモードでＭＰＥＧコントローラがスタンバイ期間のとき（状態４）、半導体装置ＳＥＭの消費電力は最も低く、図１３に示した各抵抗Ｒｆ、Ｒｚの電圧降下量は最も小さい。このときに、ｐＭＯＳトランジスタＰＭ０−１をオフすることで、抵抗ＲＰ０−１を用いて電圧降下を発生させ、基準電源電圧ＡＶＲＨが状態１に比べて上昇することを防止する。同様に、ｎＭＯＳトランジスタＮＭ０−１をオフすることで、抵抗ＲＮ０−１を用いて電圧降下を発生させ、基準電源電圧ＡＶＲＬが状態１に比べて下降することを防止する。これにより、抵抗Ｒｆと可変抵抗素子Ｒｆｃで発生する電圧降下量を状態１と状態４で同じにでき、抵抗Ｒｚと可変抵抗素子Ｒｚｃで発生する電圧降下量を状態１と状態４で同じにできる。
【００６８】
状態２および状態３においても、抵抗ＲＰ０−１の一方のみをオンすることで、抵抗Ｒｆで増加または減少した電圧降下量を、抵抗ＲＰ０−１を用いてキャンセルする。同様に、抵抗ＲＮ０−１の一方のみをオンすることで、抵抗Ｒｚで増加または減少した電圧降下量を、抵抗ＲＮ０−１を用いてキャンセルする。これにより、抵抗Ｒｆと可変抵抗素子Ｒｆｃで発生する電圧降下量を状態１から状態４で全て同じにでき、抵抗Ｒｚと可変抵抗素子Ｒｚｃで発生する電圧降下量を状態１から状態４で全て同じにできる。
【００６９】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、半導体装置ＳＥＭが、消費電流を変える複数の機能ブロック（ＣＰＵ、ＭＰＥＧコントローラ）を有するときにも、基準電源電圧ＡＶＲＨ、ＡＶＲＬを半導体装置ＳＥＭの消費電流に依存することなく一定にできる。この結果、ＡＤコンバータＡＤＣの変換精度を常に一定にできる。
【００７０】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
抵抗ラダーを有するＡＤコンバータと、
消費電流が異なる複数の動作モードを有する少なくとも１つの機能ブロックと、
前記ＡＤコンバータおよび前記機能ブロックに接続され、第１電源電圧を受ける第１電源端子と、
前記機能ブロックの動作モードに応じて第１制御信号を出力する抵抗制御部と、
前記第１電源端子と前記抵抗ラダーの間に配置され、前記第１制御信号に応じて抵抗値が変化する第１可変抵抗素子と
を備えていることを特徴とする半導体装置。
（付記２）
前記抵抗制御部は、前記機能ブロックが第１の電流を消費する第１動作モードで動作しているときに、前記第１可変抵抗素子の抵抗値を第１抵抗値にするための前記第１制御信号を生成し、前記機能ブロックが、前記第１の電流よりも少ない第２の電流を消費する第２動作モードで動作しているときに、前記第１可変抵抗素子の抵抗値を、前記第１抵抗値よりも高い第２抵抗値にするための前記第１制御信号を生成すること
を特徴とする付記１記載の半導体装置。
（付記３）
前記ＡＤコンバータおよび前記機能ブロックに接続され、第２電源電圧を受ける第２電源端子と、
前記第２電源端子と前記抵抗ラダーの間に配置され、第２制御信号に応じて抵抗値が変化する第２可変抵抗素子と
を備え、
前記抵抗制御部は、前記機能ブロックの動作モードに応じて前記第２制御信号を出力すること
を特徴とする付記１または付記２記載の半導体装置。
（付記４）
前記抵抗制御部は、前記機能ブロックが前記第１動作モードで動作しているときに、前記第２可変抵抗素子の抵抗値を第３抵抗値にするための前記第２制御信号を生成し、前記機能ブロックが前記第２動作モードで動作しているときに、前記第２可変抵抗素子の抵抗値を前記第３抵抗値よりも高い第４抵抗値にするための前記第２制御信号を生成すること
を特徴とする付記３記載の半導体装置。
（付記５）
前記機能ブロックは、前記第１動作モード中に第１動作周波数で動作し、第２動作モード中に前記第１動作周波数よりも低い第２動作周波数で動作すること
を特徴とする付記１ないし付記４のいずれか１項記載の半導体装置。
（付記６）
前記ＡＤコンバータは、前記第１電源端子に接続された電源端子を備えていることを特徴とする付記１ないし付記５のいずれか１項記載の半導体装置。
（付記７）
前記ＡＤコンバータおよび前記抵抗制御部を含み、前記動作モードを示す動作モード信号を受ける端子を有する第１半導体チップと、
前記機能ブロックを含み、前記動作モード信号を出力する端子を有する第２半導体チップと
を備えていることを特徴とする付記１ないし付記６のいずれか１項記載の半導体装置。
【００７１】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００７２】
ＡＤＣ‥ＡＤコンバータ；ＣＬＫ‥クロック信号；ＣＬＫＢＵＦ‥クロックバッファ；ＣＬＫＣＮＴ‥クロック制御部；ＦＢＬＫ‥機能ブロック；ＨＦＱ‥高周波数信号；ＩＣＬＫ‥内部クロック信号；ＮＭ‥ｎＭＯＳトランジスタ；ＯＭＲＥＧ‥動作モードレジスタ；ＯＰＭ‥動作モード信号；ＰＭ‥ｐＭＯＳトランジスタ；ＲＥＳＣＮＴ‥抵抗制御部；ＲＥＳＬ‥抵抗ラダー；Ｒｆｃ‥可変抵抗素子；Ｒｆ、Ｒｚ、Ｒａｚ‥抵抗；Ｒｚｃ‥可変抵抗素子；ＳＥＭ‥半導体装置；／ＳＬＰ‥スリープ信号；ＳＬＰＣＮＴ‥スリープ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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