(57)【要約】【課題】複数の回路ブロックを効率よくレイアウトする。【解決手段】Ｘ方向に沿って配列された複数の不揮発性記憶素子１１０と、不揮発性記憶素子１１０のそれぞれに割り当てられた複数の比較回路１２０と、複数の比較回路１２０に対して共通に割り当てられた判定回路１３０とを有する回路ブロック１００を複数備える。複数の回路ブロック１００のうち、所定の回路ブロックに含まれる不揮発性記憶素子１１０は領域Ａ１に配置されている。所定の回路ブロックに含まれる比較回路１２０及び判定回路１３０は、領域Ａ１に対してＹ方向に位置する領域Ａ２に設けられ、且つ、Ｘ方向に並べて配置されている。これにより、回路ブロックが整形された形状となることから、複数の回路ブロックを繰り返し配置する場合であっても、より一層の面積縮小を実現することが可能となる。【選択図】図１
2011009349.tif 000002
【特許請求の範囲】
【請求項１】
互いに同じ回路構成を有する複数の回路ブロックを含む半導体装置であって、
前記複数の回路ブロックのそれぞれは、
複数の単位回路が第１の方向に沿って配列された第１のサブブロックと、
前記複数の単位回路のそれぞれに割り当てられ、対応する前記単位回路より得られる情報をそれぞれ処理する複数の処理回路を含む第２のサブブロックと、
前記複数の処理回路に対して共通に割り当てられ、前記複数の処理回路よりそれぞれ得られる情報から一つの結果を出力する共通回路を含む第３のサブブロックと、を有し、
前記複数の回路ブロックのうち、所定の回路ブロックに含まれる前記第１のサブブロックは第１の領域に配置されており、
前記所定の回路ブロックに含まれる前記第２のサブブロックの少なくとも一部と、前記所定の回路ブロックに含まれる前記第３のサブブロックの少なくとも一部及び前記所定の回路ブロックとは異なる他の回路ブロックに含まれる前記第３のサブブロックの少なくとも一部のいずれか一方とが、前記第１の領域に対して前記第１の方向と交差する第２の方向に位置する第２の領域に設けられ、且つ、前記第１の方向に並べて配置されていることを特徴とする半導体装置。
【請求項２】
前記第２の領域は矩形であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記所定の回路ブロックに含まれる前記第２及び第３のサブブロックは、いずれも前記第２の領域に設けられ、
前記第１の領域の前記第１の方向における長さは、前記第２の領域の前記第１の方向における長さと等しいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記所定の回路ブロックに含まれる前記第２のサブブロックと、前記他の回路ブロックに含まれる前記第３のサブブロックは、前記第２の領域に設けられ、
前記第１の領域の前記第１の方向における長さは、前記第２の領域の前記第１の方向における長さと等しいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記所定の回路ブロックに含まれる前記第２のサブブロックと、前記他の回路ブロックに含まれる前記第３のサブブロックの前記第１の方向におけるそれぞれの長さは、同一であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第２の領域は、第１及び第２のサブ領域と、前記第１及び第２のサブ領域間に位置する第３のサブ領域とを含み、
前記第１乃至第３のサブ領域は前記第１の方向に配列されており、
前記第１のサブ領域には、前記複数の処理回路の一部が配置され、
前記第２のサブ領域には、前記複数の処理回路の残りが配置され、
前記第３のサブ領域には、前記所定の回路ブロックに含まれる前記共通回路が配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項７】
前記第２の領域は、前記第１の方向に配列された第１及び第２のサブ領域を含み、
前記第１のサブ領域には、前記複数の処理回路が配置され、
前記第２のサブ領域には、前記所定の回路ブロックに含まれる前記共通回路が配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項８】
前記第２の領域は、第１及び第２のサブ領域を含み、
前記第１のサブ領域と前記第２のサブ領域の境界は、前記第１の方向に沿った境界及び前記第２の方向に沿った境界を含み、
前記第１のサブ領域には、前記複数の処理回路が配置され、
前記第２のサブ領域には、前記所定の回路ブロックに含まれる前記共通回路が配置されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項９】
前記所定の回路ブロックに含まれる前記第２のサブブロックと、前記他の回路ブロックに含まれる前記第３のサブブロックは、前記第２の領域に設けられ、
前記所定の回路ブロックに含まれる前記第３のサブブロックと、前記他の回路ブロックに含まれる前記第２のサブブロックは、前記第１の領域との間に前記第２の領域を挟むように設けられた第３の領域に設けられ、
前記他の回路ブロックに含まれる前記第１のサブブロックは、前記第２の領域との間に前記第３の領域を挟むように設けられた第４の領域に設けられていることを特徴とする請求項１，２，４又は５に記載の半導体装置。
【請求項１０】
前記所定の回路ブロックと前記他の回路ブロックとにそれぞれ含まれる前記第２のサブブロックと前記第３のサブブロックとが、前記第２の領域に設けられ、
前記他の回路ブロックに含まれる前記第１のサブブロックは、前記第１の領域との間に前記第２の領域を挟むように設けられた第３の領域に設けられ、
前記第２の領域は、前記第１の領域及び第３の領域間に設けられ、且つ、それぞれ前記第２の方向に沿って配列された第１及び第２のサブ領域並びに第３及び第４のサブ領域と、を含み、
前記第１及び第３のサブ領域は前記第１の方向に並べて配置されており、
前記第２及び第４のサブ領域は前記第１の方向に並べて配置されており、
前記所定の回路ブロックに含まれる前記第２のサブブロックが前記第１のサブ領域に設けられ、前記所定の回路ブロックに含まれる前記第３のサブブロックが前記第２のサブ領域に設けられ、前記他の回路ブロックに含まれる前記第２のサブブロックが前記第３のサブ領域に設けられ、前記他の回路ブロックに含まれる前記第３のサブブロックが前記第４のサブ領域に設けられている、ことを特徴とする請求項１，２，４又は５に記載の半導体装置。
【請求項１１】
前記所定の回路ブロックに含まれる前記第２及び第３のサブブロックと、前記他の回路ブロックに含まれる前記第２及び第３のサブブロックは、前記第２の領域に設けられ、
前記他の回路ブロックに含まれる前記第１のサブブロックは、前記第１の領域との間に前記第２の領域を挟むように設けられた第３の領域に設けられていることを特徴とする請求項１乃至８及び１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記複数の処理回路の少なくとも一部は、前記第２の領域内において前記第２の方向に配列されていることを特徴とする請求項１乃至１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記所定の回路ブロックに含まれる前記第２及び第３のサブブロックは、前記第２の領域に設けられ、
前記他の回路ブロックに含まれる前記第２及び第３のサブブロックは、前記第１の領域との間に前記第２の領域を挟むように設けられた第３の領域に設けられ、
前記他の回路ブロックに含まれる前記第１のサブブロックは、前記第２の領域との間に前記第３の領域を挟むように設けられた第４の領域に設けられ、
前記第２及び第３の領域に設けられたそれぞれの前記第２のサブブロックは、互いに前記第２の方向に向かい合うように且つ前記第１の方向に沿った前記第２及び第３の領域の境界に配置されており、
前記第２及び第３の領域に設けられたそれぞれの前記第３のサブブロックは、互いに前記第２の方向に向かい合うように且つ前記第１の方向に沿った前記第２及び第３の領域の境界に配置されていることを特徴とする請求項１乃至３、６乃至８並びに１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記複数の回路ブロックのうち前記第１の方向に隣接する２つの回路ブロックにそれぞれ含まれる前記第２及び第３のサブブロックは、これら回路ブロックの境界線に対してミラー配置されていることを特徴とする請求項１乃至１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記複数の回路ブロックのうち前記第２の方向に隣接する２つの回路ブロックによってペアブロックが構成され、
前記ペアブロックが前記第１及び／又は第２の方向に繰り返し配置されていることを特徴とする請求項１乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記第２のサブブロックに含まれる一導電型のトランジスタと、前記第３のサブブロックに含まれる前記一導電型のトランジスタは、同じウェル内に形成されていることを特徴とする請求項１乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第１のサブブロックに含まれる一導電型のトランジスタと、前記第２又は第３のサブブロックに含まれる前記一導電型のトランジスタは、同じウェル内に形成されていることを特徴とする請求項１乃至１６のいずれか一項に記載の半導体装置。
【請求項１８】
前記単位回路は、情報を不揮発的に記憶する不揮発性記憶素子を含み、
前記処理回路は、対応する前記単位回路に記憶された前記情報と、供給されるビット信号との一致を検出する比較回路を含み、
前記共通回路は、同じ回路ブロックに含まれる全ての処理回路が一致を検出したか否かを判定する判定回路を含むことを特徴とする請求項１乃至１７のいずれか一項に記載の半導体装置。
【請求項１９】
少なくとも第１及び第２の回路ブロックを含む複数の回路ブロックを備えた半導体装置であって、
前記複数の回路ブロックのそれぞれは、
複数の単位回路が第１の方向に沿って配列された第１のサブブロックと、
前記複数の単位回路のそれぞれに割り当てられ、対応する前記単位回路より得られる情報をそれぞれ処理する複数の処理回路を含む第２のサブブロックと、
前記複数の処理回路に対して共通に割り当てられ、前記複数の処理回路よりそれぞれ得られる情報から一つの結果を出力する共通回路を含む第３のサブブロックと、を有し、
前記第１の回路ブロックに含まれる前記第１のサブブロックは第１の領域に配置されており、
前記第２の回路ブロックに含まれる前記第１のサブブロックは、前記第１の領域から見て前記第１の方向と交差する第２の方向に位置する第２の領域に配置されており、
前記第１及び第２の回路ブロックにそれぞれ含まれる前記第２及び第３のサブブロックは、前記第１及び第２の領域間に位置する第３の領域に配置されており、
前記第３の領域は、それぞれ前記第１の方向または第２の方向に沿って配列された第１及び第２のサブ領域並びに第３及び第４のサブ領域を含み、
前記第１及び第２の回路ブロックにそれぞれ含まれる前記第２及び第３のサブブロックは、互いに異なる前記第１乃至第４のサブ領域に配置されており、
前記第３の領域は矩形であり、且つ、前記第３の領域の前記第１の方向における長さが、前記第１及び第２の領域の前記第１の方向における長さと等しいことを特徴とする半導体装置。
【請求項２０】
前記第１及び第２のサブ領域並びに第３及び第４のサブ領域は、それぞれ前記第１の方向に沿って配列されており、
前記第１の回路ブロックに含まれる前記第２及び第３のサブブロックは、それぞれ前記第１及び第２のサブ領域に配置され、
前記第２の回路ブロックに含まれる前記第２及び第３のサブブロックは、それぞれ前記第３及び第４のサブ領域に配置されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２１】
前記第１及び第２のサブ領域並びに第３及び第４のサブ領域は、それぞれ前記第２の方向に沿って配列されており、
前記第１の回路ブロックに含まれる前記第２及び第３のサブブロックは、それぞれ前記第１及び第２のサブ領域に配置され、
前記第２の回路ブロックに含まれる前記第２及び第３のサブブロックは、それぞれ前記第３及び第４のサブ領域に配置されていることを特徴とする請求項１９に記載の半導体装置。
【請求項２２】
前記複数の回路ブロックは、前記第１の回路ブロックに対して前記第１の方向に隣接して配置された第３の回路ブロックと、前記第２の回路ブロックに対して前記第１の方向に隣接して配置され、前記第３の回路ブロックに対して前記第２の方向に隣接して配置された第４の回路ブロックとをさらに含み、
前記第１及び第２の回路ブロックにそれぞれ含まれる前記第２及び第３のサブブロックと、前記第３及び第４の回路ブロックにそれぞれ含まれる前記第２及び第３のサブブロックは、前記第２の方向に延在する直線に対してミラー配置されていることを特徴とする請求項１９乃至２１のいずれか一項に記載の半導体装置。
【請求項２３】
第１の方向に並べて配置された第１及び第２の回路ブロックを少なくとも含む複数の回路ブロックを備えた半導体装置であって、
前記複数の回路ブロックのそれぞれは、
複数の単位回路が前記第１の方向に沿って配列された第１のサブブロックと、
前記複数の単位回路のそれぞれに割り当てられ、対応する前記単位回路より得られる情報をそれぞれ処理する複数の処理回路を含む第２のサブブロックと、
前記複数の処理回路に対して共通に割り当てられ、前記複数の処理回路よりそれぞれ得られる情報から一つの結果を出力する共通回路を含む第３のサブブロックと、を有し、
前記第１及び第２の回路ブロックにそれぞれ含まれる前記第１のサブブロックは、第１の領域にそれぞれ前記第１の方向に沿って配列されており、
前記第１及び第２の回路ブロックにそれぞれ含まれる前記第２のサブブロックは、前記第１の領域から見て前記第１の方向と交差する第２の方向に位置する第２及び第３の領域にそれぞれ前記第１の方向に沿って配列されており、
前記第１及び第２の回路ブロックにそれぞれ含まれる前記第３のサブブロックは、前記第２及び第３の領域に挟まれた第４の領域に前記第１の方向に沿って配列されており、
前記第２乃至第４の領域からなる合成領域は矩形であり、且つ、前記第１の方向における長さが前記第１の領域の前記第１の方向における長さと等しいことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、半導体基板上に複数形成される回路ブロックのレイアウトに関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置には、欠陥のあるアドレスを救済するための冗長回路が設けられていることが多い。冗長回路は、特許文献１に記載されているように、欠陥のあるアドレスを記憶するヒューズ素子と、ヒューズ素子に記憶されたアドレスとアクセスが要求されたアドレスとを比較する比較回路と、アクセスが要求されたアドレスの全ビットが一致したか否かを判定する判定回路とを有している。そして、判定回路によって全ビットの一致が検出された場合、不良のあるワード線又はビット線の代わりに、冗長ワード線又は冗長ビット線に対して代替アクセスが行われる。これにより、不良のあるワード線又はビット線に割り当てられたアドレスが救済され、正常なチップとして取り扱うことが可能となる。
【０００３】
冗長回路のレイアウトとしては、特許文献２に記載されたレイアウトが知られている。特許文献２には、その図２に記載されているように、複数のヒューズ素子を一方向に並べるとともに、各ヒューズ素子にそれぞれ対応する複数の比較回路をヒューズ素子に隣接させて一方向に並べるレイアウトが記載されている。そして、ヒューズ素子の配列ピッチよりも比較回路の配列ピッチをやや狭く設計することによって比較回路列に隙間を生じさせ、この隙間に複数の比較回路に必要な共通配線を配置している。
【０００４】
また、ヒューズ素子は半導体記憶装置に限定して適用されるものではなく、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に使用されている。これら製品においても、ヒューズとその信号の処理回路は多数存在し、それらは半導体基板上の所定の場所に纏められて配置される。尚、ヒューズ素子は、光学レーザーで配線を切断する技術、電気ヒューズで配線を溶断する技術、アンチヒューズでトランジスタのゲート絶縁膜またはＰＮジャンクション等を破壊する技術等の様々な方式が適用される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−４３６９５号公報
【特許文献２】特開２００６−２３７６４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献２に記載されたレイアウトは、あくまで比較回路列に生じた隙間に配線をレイアウトしているだけであることから、各ヒューズ素子にそれぞれ対応する複数の比較回路が出力した複数の比較結果信号を纏め、冗長であるか否かの一つの判定結果信号を生成する判定回路については別の領域にレイアウトしなければならない。判定回路は、複数の比較回路に対して１個必要であることから、特許文献２のレイアウトでは複数の判定回路が前記一方向に分散して配置されることになる。その結果、冗長回路のレイアウト形状が無駄の多い不整形状となってしまい、チップ面積が増大するという問題があった。
【０００７】
尚、以上説明した問題は、半導体記憶装置の冗長回路に限られるものではない。つまり、半導体基板上に複数の回路ブロックが形成され、各回路ブロックが、複数の単位回路と、複数の単位回路のそれぞれに割り当てられた複数の処理回路と、複数の処理回路に対して共通に割り当てられた共通回路を含む半導体装置おいて常に生じる問題である。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、互いに同じ回路構成を有する複数の回路ブロックを含む半導体装置であって、前記複数の回路ブロックのそれぞれは、複数の単位回路が第１の方向に沿って配列された第１のサブブロックと、前記複数の単位回路のそれぞれに割り当てられ、対応する前記単位回路より得られる情報をそれぞれ処理する複数の処理回路を含む第２のサブブロックと、前記複数の処理回路に対して共通に割り当てられ、前記複数の処理回路よりそれぞれ得られる情報から一つの結果を出力する共通回路を含む第３のサブブロックと、を有し、前記複数の回路ブロックのうち、所定の回路ブロックに含まれる前記第１のサブブロックは第１の領域に配置されており、前記所定の回路ブロックに含まれる前記第２のサブブロックの少なくとも一部と、前記所定の回路ブロックに含まれる前記第３のサブブロックの少なくとも一部及び前記所定の回路ブロックとは異なる他の回路ブロックに含まれる前記第３のサブブロックの少なくとも一部のいずれか一方とが、前記第１の領域に対して前記第１の方向と交差する第２の方向に位置する第２の領域に設けられ、且つ、前記第１の方向に並べて配置されていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、１つ又は２以上回路ブロックに属する単位回路、処理回路及び共通回路を整形された領域に配置することができることから、複数の回路ブロックを繰り返し配置する場合であっても、無駄のないレイアウトを行うことができる。このため、従来に比べてチップ面積を縮小することが可能となり、その結果、低コスト化を実現することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の好ましい第１の実施形態による半導体装置に含まれる回路ブロック１００のレイアウト図である。
【図２】図１に示す回路ブロック１００の模式的なレイアウト図である。
【図３】図１に示す回路ブロック１００の回路図である。
【図４】複数の回路ブロック１００をＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図５】第１の変形例による回路ブロック１００ａをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図６】第１の変形例による回路ブロック１００ａと第２の変形例による回路ブロック１００ｂをＸ方向に交互に繰り返し配置した場合の模式的なレイアウト図である。
【図７】第３の変形例による回路ブロック１００ｃをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図８】第３の変形例による回路ブロック１００ｃと第４の変形例による回路ブロック１００ｄをＸ方向に交互に繰り返し配置した場合の模式的なレイアウト図である。
【図９】第１の変形例による回路ブロック１００ａをＸ方向に繰り返し配置するとともに、第５の変形例による回路ブロック１００ｅをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図１０】図９のレイアウトにおいて、比較回路１２０がトランスファゲートからなる場合のＰチャンネル領域の配置を説明するための図である。
【図１１】第１の変形例による回路ブロック１００ａと第２の変形例による回路ブロック１００ｂをＸ方向に交互に繰り返し配置するとともに、第５の変形例による回路ブロック１００ｅと第６の変形例による回路ブロック１００ｆをＸ方向に交互に繰り返し配置した場合の模式的なレイアウト図である。
【図１２】第１の変形例による回路ブロック１００ａをＸ方向に繰り返し配置するとともに、第６の変形例による回路ブロック１００ｆをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図１３】本発明の好ましい第２の実施形態による半導体装置に含まれる回路ブロック２００ａ，２００ｂの模式的なレイアウト図である。
【図１４】回路ブロック２００ａ，２００ｂからなる組をＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図１５】回路ブロック２００ａ，２００ｂからなる組をＸ方向及びＹ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図１６】回路ブロック２００ａ，２００ｂからなる組と、第１の変形例による回路ブロック２００ｃ，２００ｄからなる組を単位としてこれをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図１７】回路ブロック２００ａと第２の変形例による回路ブロック２００ｅからなる組を示す模式的なレイアウト図である。
【図１８】回路ブロック２００ａ，２００ｅからなる組を単位としてこれをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図１９】第３の変形例による回路ブロック２００ｆ，２００ｇからなる組を示す模式的なレイアウト図である。
【図２０】回路ブロック２００ｆ，２００ｇからなる組を単位としてこれをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図２１】回路ブロック２００ｂ，２００ｃからなる組を単位としてこれをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図２２】本発明の好ましい第３の実施形態による半導体装置に含まれる回路ブロック３００ａ，３００ｂの模式的なレイアウト図である。
【図２３】回路ブロック３００ａ，３００ｂからなる組をＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【図２４】３つのヒューズのＹ座標を互いにずらして一つのグループを形成した例を示すレイアウト図である。
【図２５】図１のレイアウトに対応する上層配線を示す図である。
【発明を実施するための形態】
【００１１】
本発明の課題を解決する技術思想の代表的ないくつかの例は、以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。
【００１２】
すなわち、本発明の一側面においては、同じ回路ブロックに属する単位回路、処理回路及び共通回路のうち、単位回路を第１の領域に配置し、処理回路及び共通回路をこれに隣接する第２の領域に配置することを技術思想とする。これにより、１つの回路ブロックを整形された形状とすることができる。
【００１３】
また、本発明の他の側面においては、同じ回路ブロックに属する単位回路、処理回路及び共通回路をＬ字状に配置し、対を成す２つの回路ブロックを組み合わせることを技術思想とする。これにより、２つの回路ブロックで１つの整形された形状とすることができる。
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい第１の実施形態による半導体装置に含まれる回路ブロック１００のレイアウト図である。また、図２は、図１に示す回路ブロック１００の模式的なレイアウト図であり、図３は、図１に示す回路ブロック１００の回路図である。尚、図１には拡散層及びゲート配線からなる部分を表示してある。図１のレイアウトに対応する一部の上層配線については、図２５に示されている。図１及び図２５に示されている黒い四角は、コンタクト導体であり、対応する位置に形成されている拡散層又はゲート配線と上層配線とが相互に接続される。
【００１６】
図１〜図３に示す回路ブロック１００は冗長回路の一部であり、１アドレスに対応する部分を示している。回路ブロック１００は、複数の不揮発性記憶素子１１０１〜１１０１６と、複数の不揮発性記憶素子１１０１〜１１０１６にそれぞれ割り当てられた複数の比較回路１２０１〜１２０１６と、複数の比較回路１２０１〜１２０１６に対して共通に割り当てられた判定回路１３０によって構成されている。以下、特定の不揮発性記憶素子を指す必要がない場合や、全ての不揮発性記憶素子を総称する場合には、単に「不揮発性記憶素子１１０」と呼ぶことがある。比較回路１２０についても同様である。
【００１７】
不揮発性記憶素子１１０１〜１１０１６からなる部分は、本発明における第１のサブブロックに相当し、個々の不揮発性記憶素子１１０１〜１１０１６は、本発明における単位回路に相当する。不揮発性記憶素子１１０としては、レーザビームによるジュール熱破壊型、又は大電流による溶断破壊型の切断可能なヒューズ素子であっても構わないし、高電圧の印加によって絶縁膜を破壊するトランジスタで構成されるアンチヒューズ素子、または高電圧の印加によってＰＮジャンクションを破壊するダイオードで構成されるアンチヒューズ素子であっても構わない。さらには、その他のＲＯＭ素子であっても構わない。すべての周知な不揮発性記憶素子、今後開発される不揮発性記憶素子が本願の不揮発性記憶素子として適用可能である。不揮発性記憶素子１１０は、１ビットの情報を記憶する素子であり、本実施形態においてはアドレスの１ビットに対して２個の不揮発性記憶素子１１０が割り当てられる。本実施形態では、１つの回路ブロック１００に１６個の不揮発性記憶素子１１０１〜１１０１６が設けられていることから、８ビットのアドレスを記憶することができる。アドレスの記憶は、対となる２つの不揮発性記憶素子１１０のいずれか一方を導通状態、他方を絶縁状態とすることにより行う。例えば、記憶すべきアドレスのビットＡ１が「０」であれば、不揮発性記憶素子１１０１を導通状態、不揮発性記憶素子１１０２を絶縁状態とし、逆に、記憶すべきアドレスのビットＡ１が「１」であれば、不揮発性記憶素子１１０１を絶縁状態、不揮発性記憶素子１１０２を導通状態とする。不揮発性記憶素子１１０は、一端が所定電位（例えばグランド電位ＧＮＤ）に接続される。導通状態である不揮発性記憶素子１１０の出力（他端）はローレベルとされ、絶縁状態である不揮発性記憶素子１１０の出力はハイレベル又はハイインピーダンス状態とされる。但し、本発明において、排他的論理和回路（ＥＯＲ回路）を用いることにより、アドレスの１ビットに対して１個の不揮発性記憶素子１１０を用いる方式を採用しても構わない。尚、本願の技術思想は、アドレス信号に限られない。また、アドレスの１ビットに対して２個の不揮発性記憶素子１１０が割り当てられる方式に限られない。
【００１８】
比較回路１２０１〜１２０１６からなる部分は、本発明における第２のサブブロックに相当し、個々の比較回路１２０１〜１２０１６は、本発明における処理回路に相当する。特に限定されるものではないが、図３に示すように、本実施形態では一つの比較回路１２０が直列接続された２つのＮチャンネルＭＯＳトランジスタＳＷ１，ＳＷ２によって構成されている。比較回路１２０の一端は対応する不揮発性記憶素子１１０に接続されており、他端は共通配線ＬＩＮＥに接続されている。トランジスタＳＷ１のゲートには、アドレスの対応するビットがそれぞれ供給される。例えば、比較回路１２０１に属するトランジスタＳＷ１のゲートには対応するビットＡ１が供給され、比較回路１２０２に属するトランジスタＳＷ１のゲートには対応するビットＡ１の反転信号Ａ１Ｂが供給される。一方、トランジスタＳＷ２のゲートには、アドレス比較信号ＣＯＭＰが共通に供給される。但し、各比較回路１２０を直列接続された２つのＮチャンネルＭＯＳトランジスタによって構成することは必須でなく、これらをトランスファゲートによって構成しても構わない。本願技術思想は、一つの不揮発性素子に対して一つの比較回路が接続される構成である点に注意が必要である。
【００１９】
判定回路１３０は、本発明における第３のサブブロックに相当し、複数の比較回路１２０１〜１２０１６に対して共通に設けられた共通回路を構成する。判定回路１３０は共通配線ＬＩＮＥに接続されており、共通配線ＬＩＮＥをプリチャージした後、比較回路１２０によって共通配線ＬＩＮＥがディスチャージされたか否かを検出することにより、アドレスの一致を判定する。したがって、判定回路１３０は１個の回路ブロック１００に対して１つだけ設けられる。
【００２０】
より具体的に説明すると、判定回路１３０は、共通配線ＬＩＮＥをプリチャージするプリチャージトランジスタ１３１と、ラッチ回路ＬＡＴを構成するインバータ１３２，１３３と、出力回路を構成するインバータ１３４と、排他的にオンするトランスファゲート１３５，１３６とを備えている。プリチャージトランジスタ１３１にはプリチャージ信号ＰＲＥが供給され、トランスファゲート１３５，１３６には相補のラッチ信号ＬＡＴＴ，ＬＡＴＢが供給される。かかる構成により、プリチャージトランジスタ１３１をオフさせた状態でトランスファゲート１３５をオンさせると、共通配線ＬＩＮＥの論理レベルがラッチ回路ＬＡＴに取り込まれる。取り込まれたデータは、トランスファゲート１３６をオンさせることにより保持される。本願技術思想は、複数の比較回路のそれぞれの結果（共通配線ＬＩＮＥ）に対して一つの判定回路が接続される構成である点に注意が必要である。
【００２１】
次に、回路ブロック１００の動作について説明する。
【００２２】
アドレス比較を行う前の状態においては、アドレス比較信号ＣＯＭＰ及びプリチャージ信号ＰＲＥはローレベルである。これにより、Ｎチャンネル型のトランジスタＳＷ２は全てオフし、Ｐチャンネル型のプリチャージトランジスタ１３１はオンすることから、共通配線ＬＩＮＥはハイレベルにプリチャージされる。この時、ラッチ信号ＬＡＴＴはハイレベル、ラッチ信号ＬＡＴＢはローレベルである。
【００２３】
アドレス比較を開始する場合には、比較回路１２０のＳＷ１にそれぞれ対応するビット信号を入力するとともに、アドレス比較信号ＣＯＭＰ及びプリチャージ信号ＰＲＥをハイレベルに変化させる。これにより、アドレスの各ビットに対応して設けられた２個の比較回路１２０ｉ〜１２０ｉ＋１（ｉは１〜１５の奇数）に設けられたトランジスタＳＷ１のうちいずれか一方がオンすることになる。つまり、合計で８つの比較回路のトランジスタＳＷ１がオンすることになる。この時、オンしているトランジスタＳＷ１に接続された不揮発性記憶素子１１０が１つでも導通状態（出力がローレベル）であれば、共通配線ＬＩＮＥは当該不揮発性記憶素子１１０を介してディスチャージされ、ローレベルに変化する。逆に、オンしているトランジスタＳＷ１に接続された不揮発性記憶素子１１０が全て絶縁状態（出力がハイレベル又はハイインピーダンス状態）であれば、共通配線ＬＩＮＥはプリチャージ状態を維持する。
【００２４】
このようにして共通配線ＬＩＮＥのレベルが確定した後、ラッチ信号ＬＡＴＴをローレベル、ラッチ信号ＬＡＴＢをハイレベルに変化させれば、ラッチ回路ＬＡＴに共通配線ＬＩＮＥのレベルが取り込まれ、インバータ１３４を介して出力される。ラッチ回路ＬＡＴに取り込まれた信号は、ラッチ信号ＬＡＴＴをハイレベル、ラッチ信号ＬＡＴＢをローレベルとすることにより保持される。
【００２５】
以上が回路ブロック１００の動作である。次に、本実施形態による回路ブロック１００のレイアウトについて詳細に説明する。
【００２６】
図１及び図２に示すように、本実施形態では不揮発性記憶素子１１０が領域Ａ１に配置されている。領域Ａ１は、Ｘ方向を長手方向とする矩形形状を有しており、不揮発性記憶素子１１０１〜１１０１６は領域Ａ１内でＸ方向にこの順に配列されている。また、本実施形態では比較回路１２０及び判定回路１３０が領域Ａ２に配置されている。領域Ａ２は、Ｘ方向を長手方向とする矩形形状を有しており、領域Ａ１に対してＹ方向に隣接している。また、領域Ａ１と領域Ａ２のＸ方向における長さは実質的に等しく、その結果、領域Ａ１，Ａ２からなる全体形状は矩形となる。複数の不揮発性記憶素子１１０をＸ方向に順に配列するのは、特にレーザーヒューズの場合、その切断工程において、時間短縮と精度向上の為に、Ｙ軸を固定としてＸ方向にレーザースポットを移動しながら対応するヒューズを切断する「オンザフライ」技術において重要である。尚、図２４に示すように、複数の不揮発性記憶素子１１０のＸ方向への展開ピッチ値を縮小して領域Ａ１のＸ方向の領域を短縮する為に、３つのヒューズのＹ座標を互いにずらして一つのグループを形成し、複数のグループをＸ方向に展開しても構わない。このように、不揮発性記憶素子１１０自体の座標がＹ方向にずれている場合であっても、個々の不揮発性記憶素子１１０とこれに接続された配線部分１１１，１１２を含む全体が互いに同一形状であり、これらがＸ方向に配列されていれば足りる。すなわち、本発明における「単位回路」とは、これら配線部分１１１，１１２を含む概念であり、素子（本実施形態では不揮発性記憶素子１１０）自体がＸ方向へ一直線に配列されている必要はない。
【００２７】
領域Ａ２は、Ｘ方向に配列された３つのサブ領域Ａ２−１〜Ａ２−３を含んでいる。このうち、サブ領域Ａ２−１には１６個の比較回路１２０１〜１２０１６のうち、不揮発性記憶素子１１０１〜１１０８に対応する８個の比較回路１２０１〜１２０８が配置されており、サブ領域Ａ２−２には１６個の比較回路１２０１〜１２０１６のうち、不揮発性記憶素子１１０９〜１１０１６に対応する８個の比較回路１２０９〜１２０１６が配置されている。また、サブ領域Ａ２−３はサブ領域Ａ２−１及びＡ２−２に挟まれており、ここに判定回路１３０が配置される。
【００２８】
図２に示すように、サブ領域Ａ２−１に配置された８個の比較回路１２０１〜１２０８のうち、比較回路１２０１、１２０４、１２０５、１２０８については、領域Ａ１に近い部分においてＸ方向に配列されている。また、比較回路１２０２、１２０３については、比較回路１２０１、１２０４から見てＹ方向に配置されており、比較回路１２０６、１２０７については、比較回路１２０２、１２０３から見てＹ方向に配置されている。サブ領域Ａ２−２においても同様である。このように、本実施形態では、全ての比較回路１２０１〜１２０１６をＸ方向に順に配列される対応する不揮発性記憶素子１１０１〜１１０１６と同様に順にＸ方向に並べるのではなく、いくつかの比較回路１２０をＹ方向に配置していることから、サブ領域Ａ２−１、Ａ２−２のＸ方向における幅が短縮されている。これにより、サブ領域Ａ２−１、Ａ２−２間にサブ領域Ａ２−３を配置することができ、ここに判定回路１３０を配置することによって回路ブロック１００の全体形状が矩形とされている。
【００２９】
尚、比較回路１２０１と比較回路１２０４のように、Ｘ方向に隣接する２つの比較回路は互いにドレイン（拡散領域と信号線とのコンタクト）を共有している。具体的には、図１に示すように、比較回路１２０１，１２０４が形成された部分は、ｐ型基板上に５つのｎ型拡散領域１２１〜１２５がＸ方向に配列され、これにより４つのＮチャンネルＭＯＳトランジスタが形成されている。このうち、片側２つのトランジスタは、比較回路１２０１を構成するトランジスタＳＷ１，ＳＷ２であり、もう片側の２つのトランジスタは、比較回路１２０４を構成するトランジスタＳＷ１，ＳＷ２である。そして、図１に示す回路の上層配線を示す図２５に示されるように、５つのｎ型拡散領域１２１〜１２５のうち、両端の拡散領域１２１，１２５はそれぞれ対応する不揮発性記憶素子１１０１，１１０４に接続されており、中央の拡散領域１２３は共通配線ＬＩＮＥに接続されている。
【００３０】
また、サブ領域Ａ２−１，Ａ２−２には、トランジスタが形成されていない配線領域ＬＡ１，ＬＡ２がそれぞれ設けられている。図２５に示すように、配線領域ＬＡ１，ＬＡ２には、複数の不揮発性記憶素子１１０とそれぞれ対応する複数の比較回路１２０とを接続する配線などが配置される。
【００３１】
かかるレイアウトにより、領域Ａ１，Ａ２に配置された回路ブロック１００の全体形状は矩形となる。このため、複数の回路ブロック１００を繰り返し配置する場合であってもレイアウトに無駄が生じないことから、チップ面積を縮小することが可能となる。しかも、本実施形態では比較回路１２０が２つのサブ領域Ａ２−１，Ａ２−２に分割配置されていることから、対応する不揮発性記憶素子１１０と比較回路１２０とを接続する配線の配線長を抑制することも可能となる。
【００３２】
図４は、複数の回路ブロック１００をＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【００３３】
図４に示すように、複数の回路ブロック１００をＸ方向に繰り返し配置すれば、複数の領域Ａ１がＸ方向に連続的にレイアウトされることから、ヒューズなどの不揮発性記憶素子１１０をＸ方向に沿って多数配置することが可能となる。また、比較回路１２０が相補型トランジスタで構成されるトランスファゲート（例えば、ＰチャンネルトランジスタとＮチャンネルトランジスタで構成される）からなる場合には、比較回路１２０内のＰチャンネル領域と判定回路１３０内のＰチャンネル領域とが、Ｘ方向に連続するようレイアウトすることが好ましい。換言すれば、比較回路１２０及び判定回路１３０に含まれるＰチャンネルＭＯＳトランジスタ同士が比較回路１２０と判定回路１３０の境界を介して対向し、同様に、比較回路１２０及び判定回路１３０に含まれるＮチャンネルＭＯＳトランジスタ同士が上記境界を介して対向するよう配置することが好ましい。図４において網掛け表示している部分がＰチャンネル領域であり、このようなレイアウトとすれば、比較回路１２０内のＰチャンネルＭＯＳトランジスタと判定回路１３０内のＰチャンネルＭＯＳトランジスタを同じｎウェル内に形成することが可能となり、より一層の面積縮小を実現することが可能となる。尚、Ｐチャンネルトランジスタ領域とＰチャンネルトランジスタ領域の順序は問わない。例えば、不揮発性記憶素子１１０がＰチャンネルに関連する構造体の素子（Ｐチャンネルトランジスタで構成された容量素子型等のアンチヒューズ素子）であれば、領域Ａ１に隣接する領域Ａ２の境界側には、Ｐチャンネルトランジスタを配置することが望ましい。更に、Ｐチャンネル領域とＮチャンネル領域の配置は、その半導体が採用するトランジスタ構造等のウェル構造に対応して柔軟に変更することが可能である。
【００３４】
また、不揮発性記憶素子１１０がＮチャンネルＭＯＳトランジスタを利用したアンチヒューズ素子からなる場合には、図４に示すように、領域Ａ２をＹ方向に分割し、領域Ａ１に近い側の領域Ａ２ｎをＮチャンネル領域、領域Ａ１から遠い側の領域Ａ２ｐをＰチャンネル領域とすることが好ましい。換言すれば、不揮発性記憶素子１１０に含まれるＮチャンネルＭＯＳトランジスタと、比較回路１２０及び判定回路１３０に含まれるＮチャンネルＭＯＳトランジスタが、これらの境界を介して対向するよう配置することが好ましい。これによれば、比較回路１２０内のＮチャンネルＭＯＳトランジスタとアンチヒューズを構成するＮチャンネルＭＯＳトランジスタを同じｐウェル内に形成することが可能となり、より一層の面積縮小を実現することが可能となる。
【００３５】
図５は、第１の変形例による回路ブロック１００ａをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【００３６】
図５に示す回路ブロック１００ａは、領域Ａ２のレイアウトが回路ブロック１００と相違している。具体的には、図５に示す回路ブロック１００ａでは、領域Ａ２がＸ方向に配列された２つのサブ領域Ａ２−４，Ａ２−５を含んでおり、サブ領域Ａ２−４には比較回路１２０が纏めて配置され、サブ領域Ａ２−５には判定回路１３０が配置されている。不揮発性記憶素子１１０の数が少なくＸ方向の距離が短い場合、若しくは不揮発性記憶素子１１０のＸ方向への展開ピッチ値がトランジスタの素子値より比較的大きな場合、又は不揮発性記憶素子１１０と比較回路１２０とを接続する配線の比抵抗（単位長あたりのその配線抵抗が備える所定の抵抗値）が低い場合等の条件において、このように、サブ領域Ａ２−４に複数の比較回路１２０を纏めて配置することによって、複数のトランジスタを効率よく集中配置することができる。
【００３７】
本例においても、比較回路１２０がトランスファゲートからなる場合には、図５において網掛け表示している部分にＰチャンネル領域を配置することが好ましい。かかる配置は、不揮発性記憶素子１１０がＮチャンネルＭＯＳトランジスタを利用したアンチヒューズ素子からなる場合おいて特に好ましい。その理由はすでに説明したとおりである。
【００３８】
図６は、第１の変形例による回路ブロック１００ａと第２の変形例による回路ブロック１００ｂをＸ方向に交互に繰り返し配置した場合の模式的なレイアウト図である。
【００３９】
回路ブロック１００ａ，１００ｂは、図６に示すようにＹ方向に沿った直線Ｌｙに対して互いに線対称である。換言すれば、Ｘ方向に隣接する２つの回路ブロック１００ａ，１００ｂは、これら回路ブロックの境界線に対してミラー配置されている。このようなレイアウトとすれば、比較回路１２０がＮチャンネルＭＯＳトランジスタのみからなる場合、すなわち、ｎウェルを必要とするのが判定回路１３０だけである場合であっても、網掛け表示しているように、隣接する２つの判定回路１３０のＰチャンネルＭＯＳトランジスタを同じｎウェル内に形成することが可能となる。
【００４０】
図６に示すレイアウトを別の見方で説明すると、回路ブロック１００ａ，１００ｂの不揮発性記憶素子１１０が配置された領域を領域Ａ１ａ、回路ブロック１００ａの比較回路１２０が配置された領域を領域Ａ２ａ、回路ブロック１００ｂの比較回路１２０が配置された領域を領域Ａ２ｂ、回路ブロック１００ａ，１００ｂの判定回路１３０が配置された領域を領域Ａ２ｃと定義した場合、領域Ａ２ｃは領域Ａ２ａ，Ａ２ｂに挟まれており、領域Ａ２ａ，Ａ２ｂ，Ａ２ｃからなる合成領域は矩形であり、且つ、Ｘ方向における長さが領域Ａ１ａのＸ方向における長さと等しいと言える。
【００４１】
図７は、第３の変形例による回路ブロック１００ｃをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【００４２】
図７に示す回路ブロック１００ｃは、領域Ａ２のレイアウトが回路ブロック１００と相違している。具体的には、図７に示す回路ブロック１００ｃでは、領域Ａ２が２つのサブ領域Ａ２−６，Ａ２−７を含んでおり、サブ領域Ａ２−６には比較回路１２０が纏めて配置され、サブ領域Ａ２−７には判定回路１３０が配置されている。サブ領域Ａ２−６とＡ２−７の境界は、Ｘ方向に沿った境界とＹ方向に沿った境界を含んでおり、これにより、サブ領域Ａ２−７が２辺からサブ領域Ａ２−６に囲まれたレイアウトとされている。かかるレイアウトは、比較回路１２０のサイズが比較的に大きい場合（詳細には、不揮発性記憶素子１１０の数が多く、それらに対応する比較回路１２０の総数を示す面積とそれらに共通する判定回路１３０の面積との比率が比較的大きい場合）に好適なレイアウトである。また、不揮発性記憶素子１１０と比較回路１２０がＸ方向における全幅に亘って隣接していることから、不揮発性記憶素子１１０と比較回路１２０とを接続する配線の比抵抗が高い場合等の条件において、これらを接続する配線の配線長を短縮することも可能となる。
【００４３】
図８は、第３の変形例による回路ブロック１００ｃと第４の変形例による回路ブロック１００ｄをＸ方向に交互に繰り返し配置した場合の模式的なレイアウト図である。
【００４４】
回路ブロック１００ｃ，１００ｄは、図８に示すようにＹ方向に沿った直線Ｌｙに対して互いに線対称である。換言すれば、Ｘ方向に隣接する２つの回路ブロック１００ｃ，１００ｄは、これら回路ブロックの境界線に対してミラー配置されている。このようなレイアウトとすれば、図６に示したレイアウトと同様、ｎウェルを必要とするのが判定回路１３０だけである場合であっても、網掛け表示しているように、隣接する２つの判定回路１３０のＰチャンネルＭＯＳトランジスタを同じｎウェル内に形成することが可能となる。
【００４５】
図９は、第１の変形例による回路ブロック１００ａをＸ方向に繰り返し配置するとともに、第５の変形例による回路ブロック１００ｅをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【００４６】
回路ブロック１００ａ，１００ｅは、図９に示すようにＸ方向に沿った直線Ｌｘに対して互いに線対称である。換言すれば、Ｙ方向に隣接する２つの回路ブロック１００ａ，１００ｅは、これら回路ブロックの境界線に対してミラー配置されている。すなわち、Ｙ方向に隣接する２つの回路ブロック１００ａ，１００ｅを単位として、これがＸ方向に繰り返し配置されている。
【００４７】
より具体的には、回路ブロック１００ｅに含まれる比較回路１２０及び判定回路１３０は、領域Ａ１との間に領域Ａ２を挟むように設けられた領域Ａ３に設けられ、回路ブロック１００ｅに含まれる不揮発性記憶素子１１０は、領域Ａ２との間に領域Ａ３を挟むように設けられた領域Ａ４に設けられている。そして、領域Ａ２，Ａ３に設けられた比較回路１２０は、互いにＹ方向に向かい合うように配置され、領域Ａ２，Ａ３に設けられた判定回路１３０は、互いにＹ方向に向かい合うように配置されている。
【００４８】
このようなレイアウトによれば、複数の回路ブロックがＹ方向にも隣接して配置されることから、より多くの回路ブロックを配置することが可能となる。また、ｎウェルを必要とするのが判定回路１３０だけである場合であっても、網掛け表示しているように、Ｙ方向に隣接する２つの判定回路１３０のＰチャンネルＭＯＳトランジスタを同じｎウェル内に形成することが可能となる。
【００４９】
一方、比較回路１２０がトランスファゲートからなる場合には、図１０において網掛け表示している部分にＰチャンネル領域を配置することが好ましい。これによれば、１つの大きなｎウェルに多数の回路ブロックにて用いるＰチャンネルＭＯＳトランジスタを形成することが可能となり、チップ面積を縮小することが可能となる。かかる配置は、不揮発性記憶素子１１０がＮチャンネルＭＯＳトランジスタを利用したアンチヒューズ素子からなる場合おいて特に好ましい。その理由はすでに説明したとおりである。
【００５０】
図１１は、第１の変形例による回路ブロック１００ａと第２の変形例による回路ブロック１００ｂをＸ方向に交互に繰り返し配置するとともに、第５の変形例による回路ブロック１００ｅと第６の変形例による回路ブロック１００ｆをＸ方向に交互に繰り返し配置した場合の模式的なレイアウト図である。
【００５１】
回路ブロック１００ｅ，１００ｆは、図１１に示すようにＹ方向に沿った直線Ｌｙに対して互いに線対称である。換言すれば、Ｘ方向に隣接する２つの回路ブロック１００ｅ，１００ｆは、これら回路ブロックの境界線に対してミラー配置されている。すなわち、Ｘ方向及びＹ方向に隣接する４つの回路ブロック１００ａ，１００ｂ，１００ｅ，１００ｆを単位として、これがＸ方向に繰り返し配置されている。
【００５２】
このようなレイアウトによれば、ｎウェルを必要とするのが判定回路１３０だけである場合であっても、網掛け表示しているように、Ｘ方向及びＹ方向に隣接する４つの判定回路１３０のＰチャンネルＭＯＳトランジスタを同じｎウェル内に形成することが可能となる。
【００５３】
図１２は、第１の変形例による回路ブロック１００ａをＸ方向に繰り返し配置するとともに、第６の変形例による回路ブロック１００ｆをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。尚、図１２においては、図面の見やすさを考慮して、回路ブロック１００ａの一つに右上がりのハッチングを施し、回路ブロック１００ｆの一つに右下がりのハッチングを施してある。
【００５４】
図１２に示すように、回路ブロック１００ａと回路ブロック１００ｆのＸ方向における座標は一致しておらず、比較回路１２０又は判定回路１３０のＸ方向における長さ分だけ、両者の座標がＸ方向にずれている。このようなレイアウトにおいても、図９及び図１０を用いて説明した効果と同様の効果を得ることが可能となる。このように、本発明において複数の回路ブロックをＹ方向に隣接して配置する場合、これら回路ブロックのＸ方向における座標が一致していることは必須でない。
【００５５】
以上説明したように、本実施形態によれば、１アドレスを比較判定する回路ブロックの形状が矩形であることから、これを多数個繰り返して配置する場合であっても、そのレイアウト領域は必ず整形された形状となる。これにより、無駄のないレイアウトを実現することが可能となる。
【００５６】
次に、本発明の好ましい第２の実施形態について説明する。
【００５７】
図１３は、本発明の好ましい第２の実施形態による半導体装置に含まれる回路ブロック２００ａ，２００ｂの模式的なレイアウト図である。尚、図１３においては、ハッチングが施された部分が回路ブロック２００ａであり、ハッチングが施されていない部分が回路ブロック２００ｂである。
【００５８】
図１３に示すように、回路ブロック２００ａ，２００ｂはいずれも、不揮発性記憶素子２１０、比較回路２２０及び判定回路２３０によって構成されている。これらの回路構成については、第１の実施形態において説明した不揮発性記憶素子１１０、比較回路１２０及び判定回路１３０と同一であることから、回路構成についての重複する説明は省略し、以下、レイアウトに着目して説明する。
【００５９】
図１３に示すように、本実施形態では、回路ブロック２００ａの不揮発性記憶素子２１０が領域Ｂ１に配置されている。領域Ｂ１は、Ｘ方向を長手方向とする矩形形状を有しており、複数の不揮発性記憶素子２１０が領域Ｂ１内でＸ方向に配列されている。また、回路ブロック２００ａの比較回路２２０及び判定回路２３０は、Ｙ方向に並べて配置されている。比較回路２２０及び判定回路２３０からなる部分は矩形であり、そのＸ方向における長さは、領域Ｂ１のＸ方向における長さの半分である。かかる構成により、回路ブロック２００ａの全体形状はＬ字状とされている。
【００６０】
回路ブロック２００ｂは、回路ブロック２００ａを１８０°回転させたレイアウトを有している他は、回路ブロック２００ａと同じである。このため、図１３に示すように、これら２つの回路ブロック２００ａ，２００ｂを組み合わせると、その全体形状は矩形となる。
【００６１】
一対の回路ブロック２００ａ，２００ｂからなる部分のレイアウトについてより詳細に説明すると、回路ブロック２００ａに含まれる比較回路２２０と、回路ブロック２００ｂに含まれる判定回路２３０は、領域Ｂ２に配置される。領域Ｂ２は、不揮発性記憶素子２１０が形成された領域Ｂ１に対してＹ方向に隣接する領域である。また、回路ブロック２００ａに含まれる判定回路２３０と、回路ブロック２００ｂに含まれる比較回路２２０は、領域Ｂ１との間に領域Ｂ２を挟むように設けられた領域Ｂ３に配置される。さらに、回路ブロック２００ｂに含まれる不揮発性記憶素子２１０は、領域Ｂ２との間に領域Ｂ３を挟むように設けられた領域Ｂ４に設けられている。このように、本実施形態では、領域Ｂ１，Ｂ２，Ｂ３，Ｂ４がＹ方向に並べてこの順に配置されており、且つ、これらのＸ方向における長さは互いに一致している。
【００６２】
このように、本実施形態では、２つの回路ブロック２００ａ，２００ｂを組み合わせた場合の形状が矩形であることから、これら回路ブロック２００ａ，２００ｂを繰り返し配置する場合であってもレイアウトに無駄が生じない。このため、チップ面積を縮小することが可能となる。また、本実施形態のレイアウトは、比較回路２２０及び判定回路２３０の占有面積が第１の実施形態と比べて相対的に小さい場合において好適である。
【００６３】
図１４は、回路ブロック２００ａ，２００ｂからなる組をＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【００６４】
図１４に示すように、回路ブロック２００ａ，２００ｂからなる組をＸ方向に繰り返し配置すれば、複数の領域Ｂ１，Ｂ４がＸ方向に連続的にレイアウトされることから、ヒューズなどの不揮発性記憶素子２１０をＸ方向に沿って多数配置することが可能となる。また、比較回路２２０がトランスファゲートからなる場合には、網掛け表示しているように、比較回路２２０内のＰチャンネル領域と判定回路２３０内のＰチャンネル領域とがＸ方向に連続するようレイアウトすれば、一層の面積縮小を実現することが可能となる。
【００６５】
また、不揮発性記憶素子２１０がＮチャンネルＭＯＳトランジスタを利用したアンチヒューズ素子からなる場合には、図１４に示すように、領域Ｂ２，Ｂ３をＹ方向に分割し、領域Ｂ１，Ｂ４に近い側の領域Ｂ２ｎ，Ｂ３ｎをＮチャンネル領域、領域Ｂ１，Ｂ４から遠い側の領域Ｂ２ｐ，Ｂ３ｐをＰチャンネル領域とすることが好ましい。これによれば、比較回路２２０内のＮチャンネルＭＯＳトランジスタとアンチヒューズを構成するＮチャンネルＭＯＳトランジスタを同じｐウェル内に形成することが可能となり、よりいっそうの面積縮小を実現することが可能となる。
【００６６】
図１５は、回路ブロック２００ａ，２００ｂからなる組をＸ方向及びＹ方向に繰り返し配置した場合の模式的なレイアウト図である。尚、図１５においては、図面の見やすさを考慮して、一つの回路ブロック２００ａ，２００ｂに含まれる不揮発性記憶素子２１０が８ビットである例を示している。図１５に示すように、回路ブロック２００ａ，２００ｂからなる組は矩形であることから、これをＸ方向及びＹ方向に繰り返し配置した場合であっても全体形状は整形された形状となることから、より一層の面積縮小を実現することが可能となる。
【００６７】
図１６は、回路ブロック２００ａ，２００ｂからなる組と、第１の変形例による回路ブロック２００ｃ，２００ｄからなる組を単位としてこれをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。
【００６８】
図１６に示すように、回路ブロック２００ａ，２００ｃはＹ方向に沿った直線Ｌｙに対して互いに線対称であり、同様に、回路ブロック２００ｂ，２００ｄはＹ方向に沿った直線Ｌｙに対して互いに線対称である。換言すれば、Ｘ方向に隣接する２つの回路ブロック２００ａ，２００ｃは、これら回路ブロックの境界線に対してミラー配置されており、同様に、２つの回路ブロック２００ｂ，２００ｄは、これら回路ブロックの境界線に対してミラー配置されている。これによれば、図１６に網掛け表示しているように、Ｐチャンネル領域の形状が図１５に示す例よりも直線部分の多い形状となることから、より一層の面積縮小を実現することが可能となる。
【００６９】
図１７は、上述した回路ブロック２００ａと第２の変形例による回路ブロック２００ｅからなる組を示す模式的なレイアウト図である。尚、図１７においては、ハッチングが施された部分が回路ブロック２００ａであり、ハッチングが施されていない部分が回路ブロック２００ｅである。回路ブロック２００ｅは、比較回路２２０と判定回路２３０のＹ方向における位置が入れ替わっている点において、図１３に示した回路ブロック２００ｂと異なる。
【００７０】
一対の回路ブロック２００ａ，２００ｅからなる部分のレイアウトについてより詳細に説明すると、回路ブロック２００ａ，２００ｅに含まれる比較回路２２０は領域Ｂ２に設けられ、回路ブロック２００ａ，２００ｅに含まれる判定回路２３０は領域Ｂ３に設けられる。回路ブロック２００ｅに含まれる不揮発性記憶素子２１０は、領域Ｂ４に設けられる。尚、領域Ｂ２と領域Ｂ３を一つの領域（請求項１０の第２の領域）と定義した場合、一つの領域は、領域Ｂ１と領域Ｂ４との間に４つのサブ領域を含む。第１及び第２のサブ領域並びに第３及び第４のサブ領域は、Ｙ方向に並べて配置され、第１及び第３のサブ領域並びに第２及び第４のサブ領域は、Ｘ方向に並べて配置されている。そして、回路ブロック２００ａに含まれる比較回路２２０が第１のサブ領域に設けられ、回路ブロック２００ａに含まれる判定回路２３０が第２のサブ領域に設けられ、回路ブロック２００ｅに含まれる比較回路２２０が第３のサブ領域に設けられ、回路ブロック２００ｅに含まれる判定回路２３０が第４のサブ領域に設けられている。
【００７１】
図１８は、回路ブロック２００ａ，２００ｅからなる組を単位としてこれをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。図１８に示すレイアウトによれば、網掛け表示しているように、Ｐチャンネル領域の輪郭がほぼ完全に直線的となることから、より一層の面積縮小を実現することが可能となる。
【００７２】
図１９は、第３の変形例による回路ブロック２００ｆ，２００ｇからなる組を示す模式的なレイアウト図である。尚、図１９においては、ハッチングが施された部分が回路ブロック２００ｆであり、ハッチングが施されていない部分が回路ブロック２００ｇである。
【００７３】
回路ブロック２００ｆの外形は図１３に示した回路ブロック２００ａと同じＬ字状であり、回路ブロック２００ｇは、回路ブロック２００ｆを１８０°回転させたレイアウトを有している。図１９に示すように、回路ブロック２００ｆ，２００ｇとも、比較回路２２０と判定回路２３０がＸ方向に隣接して配置されている。これにより、回路ブロック２００ｆ，２００ｇに含まれる比較回路２２０及び判定回路２３０は、いずれも領域Ｂ２に設けられることになる。また、領域Ｂ１，Ｂ３には、回路ブロック２００ｆ，２００ｇに含まれる不揮発性記憶素子２１０がそれぞれ配置される。
【００７４】
図２０は、回路ブロック２００ｆ，２００ｇからなる組を単位としてこれをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。図２０に示すレイアウトによれば、ｎウェルを必要とするのが判定回路２３０だけである場合であっても、網掛け表示しているように、Ｘ方向に隣接する２つの判定回路２３０のＰチャンネルＭＯＳトランジスタを同じｎウェル内に形成することが可能となり、且つ、ｎウェルの形状を矩形とすることが可能となる。
【００７５】
以上説明したように、本実施形態によれば、２つの回路ブロックを１組とした場合の形状が矩形であることから、これらを多数個繰り返し配置した場合であっても、そのレイアウト領域は必ず整形された形状となる。これにより、より一層の面積縮小を実現することが可能となる。但し、本発明において、２つの回路ブロックを１組とした場合の形状が矩形であることは必須でなく、多数の回路ブロックを隙間なく配置可能である限り、２つの回路ブロックからなる組の形状が不整形であっても構わない。次に説明する例は、２つの回路ブロックからなる組の形状は不整形であるが、全体として隙間なくレイアウト可能な例である。
【００７６】
図２１は、回路ブロック２００ｂ，２００ｃからなる組を単位としてこれをＸ方向に繰り返し配置した場合の模式的なレイアウト図である。尚、図２１においては、ハッチングが施された部分が回路ブロック２００ｃであり、ハッチングが施されていない部分が回路ブロック２００ｂである。
【００７７】
図２１に示すように、回路ブロック２００ｂ，２００ｃからなる組の形状は矩形ではない。具体的には、回路ブロック２００ｂに含まれる不揮発性記憶素子２１０と、回路ブロック２００ｃに含まれる不揮発性記憶素子２１０のＸ方向における座標は一致しておらず、１／２ピッチずれている。このように、本例では２つの回路ブロックからなる組単独では不整形状であるが、これをＸ方向に繰り返し配置することで、これら回路ブロックを隙間なくレイアウトすることが可能となる。本発明は、このようなレイアウトをも包含する。
【００７８】
次に、本発明の好ましい第３の実施形態について説明する。
【００７９】
図２２は、本発明の好ましい第３の実施形態による半導体装置に含まれる回路ブロック３００ａ，３００ｂの模式的なレイアウト図である。尚、図２２においては、ハッチングが施された部分が１つの回路ブロック３００ａであり、ハッチングが施されていない部分が別の回路ブロック３００ｂである。
【００８０】
図２２に示すように、回路ブロック３００ａ，３００ｂはいずれも、不揮発性記憶素子３１０、比較回路３２０及び判定回路３３０によって構成されている。これらの回路構成については、第１の実施形態において説明した不揮発性記憶素子１１０、比較回路１２０及び判定回路１３０と同一であることから、回路構成についての重複する説明は省略し、以下、レイアウトに着目して説明する。
【００８１】
図２２に示すように、本実施形態では、回路ブロック３００ａの不揮発性記憶素子３１０が領域Ｃ１に配置されている。領域Ｃ１は、Ｘ方向を長手方向とする矩形形状を有しており、複数の不揮発性記憶素子３１０が領域Ｃ１内でＸ方向に配列されている。また、回路ブロック３００ａの比較回路３２０及び判定回路３３０は、領域Ｃ２においてＸ方向に並べて配置されている。領域Ｃ２のＸ方向における長さは、領域Ｃ１のＸ方向における長さと実質的に等しい。一方、比較回路３２０と判定回路３３０のＹ方向における長さは互いに相違しており、これにより、回路ブロック３００ａの全体形状はＬ字状とされている。
【００８２】
回路ブロック３００ｂは、回路ブロック３００ａを１８０°回転させたレイアウトを有している他は、回路ブロック３００ａと同じである。このため、図２２に示すように、これら２つの回路ブロック３００ａ，３００ｂを組み合わせると、その全体形状は矩形となる。尚、回路ブロック３００ｂの不揮発性記憶素子３１０は領域Ｃ４に配置されており、回路ブロック３００ｂの比較回路３２０及び判定回路３３０は、領域Ｃ３に配置されている。
【００８３】
このように、本実施形態においても、２つの回路ブロック３００ａ，３００ｂを組み合わせた場合の形状が矩形であることから、第２の実施形態と同様の効果を得ることが可能となる。
【００８４】
図２３は、回路ブロック３００ａ，３００ｂからなる組をＸ方向に繰り返し配置した場合の模式的なレイアウト図である。図２３に示すように、回路ブロック３００ａ，３００ｂからなる組をＸ方向に繰り返し配置すれば、複数の領域Ｃ１，Ｃ４がＸ方向に連続的にレイアウトされることから、ヒューズなどの不揮発性記憶素子３１０をＸ方向に沿って多数配列することが可能となる。もちろん、Ｘ方向だけでなく、Ｙ方向にも繰り返し配置することが可能である。また、図１６と同様に、Ｘ方向に隣接する回路ブロックをＹ方向に延在する直線に対してミラー配置すれば、いっそうの面積縮小を実現することも可能となる。
【００８５】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８６】
例えば、上記実施形態では、本発明を冗長回路に適用した場合を例に説明したが、本発明の対象がこれに限定されるものではない。つまり、半導体基板上に複数の回路ブロックが形成され、各回路ブロックが、複数の単位回路と、複数の単位回路のそれぞれに割り当てられた複数の処理回路と、複数の処理回路に対して共通に割り当てられた共通回路を含む半導体装置全般に対して本発明の適用が可能である。
【００８７】
また、本願の技術思想においては、回路ブロック１００の回路方式は上記の各実施形態に限られない。例えば、不揮発性記憶素子１１０の一端を高電位に接続し、共通配線ＬＩＮＥをグランド電位ＧＮＤに初期充電する方式であってもよい。単位回路、処理回路と共通回路のそれぞれの回路形式は問わない。また、各実施形態で開示した不揮発性記憶素子、比較回路と判定回路で使用するトランジスタの導電型と半導体基板の導電型は、逆転していても良い。更に、本願の技術は、それらの様々な素子構造に適用できる。また、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【符号の説明】
【００８８】
１００〜１００ｆ，２００ａ〜２００ｇ，３００ａ，３００ｂ    回路ブロック
１１０，２１０，３１０    不揮発性記憶素子（単位回路）
１２０，２２０，３２０    比較回路（処理回路）
１３０，２３０，３３０    判定回路（共通回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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