(57)【要約】【課題】プリエンファシスと非プリエンファシスの２状態のデータを出力する送信回路において、データ変化点の波形のエッジに起因する電源変動、及びプリエンファシスと非プリエンファシスに起因する電源変動を抑制する。【解決手段】図Ａに示す第１回路、図Ｂに示す第２回路からなる。第１回路の第１回路の入力回路601g〜jには第１信号601n,601qと第１プリエンファシス信号601p,601rが入力される。第２回路の入力回路602g〜jには第２信号602n,602qと第２プリエンファシス信号602p,602rが入力される。第２信号は第１信号が変化するときは変化せずに、第１信号が変化しない時は変化する。第１回路の出力回路601a,601bと第２回路の出力回路602a,602bのどちらかがプリエンファシス状態となるので、出力回路全体で流れる電流値は一定となる。【選択図】図１
2011010066.tif 000002
【特許請求の範囲】
【請求項１】
出力振幅がプリエンファシス状態又は非プリエンファシス状態になる第１差動出力信号を一対の伝送線路へ送出する第１出力回路と、
２値の第１信号と、２値の第１プリエンファシス信号とが入力され、前記第１出力回路を駆動する第1バッファ信号と、第１プリエンファシスバッファ信号とを生成する第１入力バッファと
を有し、
前記第１プリエンファシス信号に応じて、前記第１差動出力信号の出力振幅がプリエンファシス状態又は非プリエンファシス状態になる送信回路であって、
出力振幅がプリエンファシス状態又は非プリエンファシス状態になる第２差動出力信号を出力し、前記第１出力回路と電源電位及び接地電位が共通で前記第１出力回路と等価な構成の第２出力回路と、
２値の第２信号と２値の第２プリエンファシス信号とが入力され、前記第２出力回路を駆動する第２バッファ信号と、第２プリエンファシスバッファ信号とを生成し、前記第１入力バッファと電源電位及び接地電位が共通で前記第１入力バッファと等価な構成の第２入力バッファと
を有するとともに、
前記第1差動出力信号の出力振幅がプリエンファシス状態のとき前記第２差動出力信号が非プリエンファシス状態となり、前記第1差動出力信号の出力振幅が非プリエンファシス状態のとき前記第２差動出力信号がプリエンファシス状態となる
ことを特徴とする送信回路。
【請求項２】
請求項１記載の送信回路において、
前記第２出力回路の出力遅延が前記第１差動出力信号の出力遅延と等しくなるように調整する出力遅延調整回路を前記第２出力回路に接続したことを特徴とする送信回路。
【請求項３】
請求項１又は２に記載の送信回路において、
前記第１出力回路は、前記一対の伝送線路に接続された第２出力端子及び第２出力端子を備え、
前記第１出力端子は、第１プルアップ抵抗回路を介して所定の電源電位に接続されると共に、第１プルダウン抵抗回路を介して接地電位に接続され、
前記第２出力端子は、第２プルアップ抵抗回路を介して前記電源電位に接続されると共に、第２プルダウン抵抗回路を介して前記接地電位に接続され、
前記第１プルアップ抵抗回路及び第２プルアップ抵抗回路、並びに前記第１プルダウン抵抗回路及び第２プルダウン抵抗回路は、前記第１信号及び前記第１プリエンファシス信号によって抵抗値がそれぞれ変化する
ことを特徴とする送信回路。
【請求項４】
請求項３記載の送信回路において、
前記第１出力回路では、
前記第１プルアップ抵抗回路及び第２プルアップ抵抗回路は、対応する前記第１出力端子及び前記第２出力端子と前記電源電位との間で、直列に接続された第１スイッチング素子と、第1抵抗とからなる複数の第１部分抵抗回路がそれぞれ並列に接続されており、
前記第１プルダウン抵抗回路及び第２プルダウン抵抗回路は、対応する前記第１出力端子及び第２出力端子と前記接地電位との間で、直列に接続された第２スイッチング素子と、第２抵抗とからなる複数の第２部分抵抗回路がそれぞれ並列に接続されており、
前記第１部分抵抗回路及び第２部分抵抗回路は、前記第１信号及び前記第１プリエンファシス信号に応じて対応する前記第１スイッチング素子及び第２スイッチング素子が、それぞれオン又はオフすることにより抵抗値がそれぞれ変化する
ことを特徴とする送信回路。
【請求項５】
請求項１乃至３のいずれかに記載の送信回路において、
前記第１出力端子は、第３プルダウン抵抗回路を介して前記第２出力端子に接続されていることを特徴とする送信回路。
【請求項６】
請求項５記載の送信回路において、
前記第３プルダウン抵抗回路は、前記第１出力端子と前記第２出力端子との間で、直列に接続された第３スイッチング素子と、第3部分抵抗回路からなり、前記第３部分抵抗回路は、前記第１プリエンファシス信号または前記第２プリエンファシス信号に応じてオン又はオフすることにより抵抗値が変化することを特徴とする送信回路。
【請求項７】
請求項１乃至６のいずれかに記載の送信回路において、
前記第１信号及び前記第２信号は差動信号であり、前記第２信号は前記第１信号が変化しないときに変化し、前記第1信号が変化するときに変化しないことを特徴とする送信回路。
【請求項８】
請求項７記載の送信回路において、
前記第１プリエンファシス信号は差動または単相であり、かつプリエンファシスする時に変化し、前記第２プリエンファシス信号は差動または単相であり、かつ前記第１プリエンファシス信号の反転であることを特徴とする送信回路。
【請求項９】
請求項８記載の送信回路において、
前記第１プリエンファシス信号が変化しない場合には変化し、前記第１プリエンファシス信号が変化する場合には変化しないダミー信号が入力され、かつ前記第１入力バッファと前記第２入力バッファの一部または全体と等価な構成を持つダミー回路を備えることを特徴とする送信回路。
【請求項１０】
請求項９記載の送信回路において、
前記第１入力バッファ及び第２入力バッファはそれぞれ第１入力端子と第２入力端子と出力端子を持つマルチプレクサを有し、
前記第1入力端子には第1信号又は第２信号が入力され、前記第２入力端子には電源電位又は接地電位が入力され、前記第１入力端子は第１スイッチを介して前記出力端子と接続され、前記第２入力端子は前記第１スイッチの反転信号でオンする第２スイッチを介して前記出力端子と接続され、
前記第１プリエンファシス信号又は前記第２プリエンファシス信号によって、前記第１入力端子又は前記第２入力端子と前記出力端子との間が導通することを選択することを特徴とする送信回路。
【請求項１１】
請求項２記載の送信回路において、
前記出力遅延調整回路の遅延時間が可変であることを特徴とする送信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速シリアル通信システムに好適な送信回路に関する。
【背景技術】
【０００２】
近年、機器間、ボード間、チップ間における大容量・高速データ伝送の要求を満たすため、伝送インターフェース規格の多くに採用されている方法として、伝送されるデータにその周波数のクロックが重畳され（エンベデッドクロック）、データ受信部で受信したデータからこのクロックを抽出し、抽出されたクロックに基づいて受信データを復元する、いわゆる高速シリアル伝送方法がある。
【０００３】
従来の伝送に比べてビットレートの高い高速シリアル伝送においても、更なる高ビットレートへの要求により、より高速な伝送が求められている。そのため、伝送される信号の帯域は高くなり、またジッタに対する要求は厳しくなる一方である。
【０００４】
高速シリアル伝送におけるジッタはランダムジッタ（Ｒｊ）とデタミニスティックジッタ（Ｄｊ）に大別される。ランダムジッタ（Ｒｊ）はトランジスタ等の熱雑音及び１／ｆ雑音等、ランダムに発生する雑音に起因するジッタである。デタミニスティックジッタ（Ｄｊ）には、スイッチング電源ノイズ等の外部ノイズソースに起因する周期ジッタ（Ｐｊ）、伝送ケーブルやデバイスの周波数応答及びデータパターンに関連して発生するデータ依存性ジッタ（ＤＤｊ）、波形の立ち上がりエッジと立ち下がりエッジのスルーレートの相違等に起因するデューティサイクルディストーション（ＤＣＤ）がある。
【０００５】
データ依存性ジッタ（ＤＤｊ）を低減する有効な手段として知られているのがプリエンファシスである。これは、図１３に示すように、データ変化時の送信側振幅を強調し、受信側の波形を改善する技術である。ＧＨｚクラスの伝送においては、表皮効果、誘電損失が伝送路の距離当たりの信号減衰量の対数が周波数の対数に比例して増大していくため、プリエンファシスが必要不可欠な技術となる。
【０００６】
また、ＤＤｊの原因として、データパターンによる消費電流の差異が引き起こす送信回路の電源変動があり、これを抑制する技術として、特許文献１に開示された電源変動抑制装置がある。
【０００７】
この電源変動抑制装置は、電源電圧変動のピーク値を測定する電源変動測定回路と、前記電源変動測定回路の出力信号に基づいて、電源が供給される多数の内部回路に供給するクロック信号の位相を、各内部回路の動作による電源電圧変動のピークを相殺するように調整するクロック信号制御部とを備えている。この電源変動抑制装置によれば、データが変化する時の電源変動を抑制することが可能となるため、例えばデジタル回路内の多数のＣＭＯＳ回路で同時に貫通電流が流れることによる電源電圧の変動を抑制することができる。
【０００８】
しかし、この電源変動抑制装置では、データが変化する時の消費電流とデータが変化しない時の消費電流の差異によって生じる電源変動を抑制することは困難である。また、データ遷移時（データ変化時）に発生するピーク電流による電源変動は非常に高周波であるため、回路内部の電源とＧＮＤ間にコンデンサを設けることで抑制可能であるが、高速シリアル伝送のジッタを抑制する効果は薄い。
【０００９】
一方、データパターンによる消費電流の差異を抑制する技術として、特許文献２に開示されたノイズキャンセル回路がある。これは、クロック信号に同期したタイミングで変化しうる第１の２値信号を出力する第１の回路と、第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する第２の回路とを備えることを特徴とするノイズキャンセル回路であり、回路全体で見てクロックが常に変化しているようにして、データパターンによらず消費電流を一定にすることができる。つまり、第１の回路と第２の回路で、データ変化点の波形のエッジ数を揃えることで、エッジ起因の電源変動を抑制することができる。
【００１０】
しかしながら、このノイズキャンセル回路のように第１の回路と第２の回路のデータ変化点の波形のエッジ数を揃えるだけでは、図１４に示す回路の消費電流を一定にすることは困難である。図示のように、ＣＭＯＳ構成の第１の回路501では、ｐＭＯＳトランジスタ503とｎＭＯＳトランジスタ504のドレインが出力端子507に接続され、第１の２値信号509d及び510dはそれぞれ、ｐＭＯＳトランジスタ503、ｎＭＯＳトランジスタ504のゲート端子509及び510に入力される。ｐＭＯＳトランジスタ503のソースはＶＤＤ（電源電位）に接続され、ｎＭＯＳトランジスタ504のソースはＶＳＳ（接地電位）に接続されている。
【００１１】
また、ＣＭＯＳ構成の第２の回路502では、ｐＭＯＳトランジスタ503と等価なｐＭＯＳトランジスタ505と、ｎＭＯＳトランジスタ504と等価なＭＯＳトランジスタ506のドレインが出力端子508に接続され、第２の２値信号511d及び512dはそれぞれ、ｐＭＯＳトランジスタ505、ｎＭＯＳトランジスタ506のゲート入力端子511及び512に入力される。
【００１２】
第１の２値信号509d及び510d並びに第２の２値信号511d及び512dの枠514内の期間では、第１の回路のｎＭＯＳトランジスタ503及びｐＭＯＳトランジスタ504は第1の２値信号509d及び510dが遷移する時のみ充放電電流及び貫通電流が流れる。この期間、第２の信号は511dがＨ（ハイレベル）、512dがＬ（ローレベル）であり、ｐＭＯＳトランジスタ511がオフなので、第２の回路で電流は消費されず、電流は513のようにデータの遷移点でのみ消費される。第１の２値信号509d及び510d並びに第２の２値信号511d及び512dの枠515内の期間では、第２の回路のみで電流が消費され、第１の回路では電流は消費されない。また、枠516内の期間では511dがＬ、512dがＨなので、ｐＭＯＳトランジスタ511がオン、ｎＭＯＳトランジスタ512がオンとなり、常に貫通電流が流れる。つまり、データパターン依存の消費電流の差異が発生する。
【００１３】
このようなデータパターン依存の電源変動は、同じデータが偶数回連続した後のデータ切り替わりで起こる。一般的にプリエンファシスはデータが連続して切り替わっている（クロック毎に変化している）時に行われ、同じデータが連続する場合、２番目以降は非プリエンファシスとなるので、同様の問題はプリエンファシスと非プリエンファシスの２状態のデータを出力する送信回路でも起こる。
【００１４】
そこで、プリエンファシスと非プリエンファシスの２状態のデータを出力する送信回路において、プリエンファシス時と非プリエンファシス時の貫通電流を揃えるため、第１出力回路がプリエンファシスの時に第２出力回路が非プリエンファシスとなり、第１出力回路が非プリエンファシスの時に第２出力回路がプリエンファシスとなるデータパターンにすることが考えられる。しかし、このデータパターンの場合、エッジ数が揃わない場合が生じ、今度はエッジ起因の電源変動が発生してしまう。
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は、このような問題を解決するためになされたものであり、その目的は、プリエンファシスと非プリエンファシスの２状態のデータを出力する第１出力回路及び第２出力回路を備えた送信回路において、データ変化点の波形のエッジに起因する電源変動、及びプリエンファシスと非プリエンファシスに起因する電源変動を抑制することである。
【課題を解決するための手段】
【００１６】
請求項１の発明は、出力振幅がプリエンファシス状態又は非プリエンファシス状態になる第１差動出力信号を一対の伝送線路へ送出する第１出力回路と、２値の第１信号と、２値の第１プリエンファシス信号とが入力され、前記第１出力回路を駆動する第1バッファ信号と、第１プリエンファシスバッファ信号とを生成する第１入力バッファとを有し、前記第１プリエンファシス信号に応じて、前記第１差動出力信号の出力振幅がプリエンファシス状態又は非プリエンファシス状態になる送信回路であって、出力振幅がプリエンファシス状態又は非プリエンファシス状態になる第２差動出力信号を出力し、前記第１出力回路と電源電位及び接地電位が共通で前記第１出力回路と等価な構成の第２出力回路と、２値の第２信号と２値の第２プリエンファシス信号とが入力され、前記第２出力回路を駆動する第２バッファ信号と、第２プリエンファシスバッファ信号とを生成し、前記第１入力バッファと電源電位及び接地電位が共通で前記第１入力バッファと等価な構成の第２入力バッファとを有するとともに、前記第1差動出力信号の出力振幅がプリエンファシス状態のとき前記第２差動出力信号が非プリエンファシス状態となり、前記第1差動出力信号の出力振幅が非プリエンファシス状態のとき前記第２差動出力信号がプリエンファシス状態となることを特徴とする送信回路である。
請求項２の発明は、請求項１記載の送信回路において、前記第２出力回路の出力遅延が前記第１差動出力信号の出力遅延と等しくなるように調整する出力遅延調整回路を前記第２出力回路に接続したことを特徴とする。
請求項３の発明は、請求項１又は２に記載の送信回路において、前記第１出力回路は、前記一対の伝送線路に接続された第１出力端子及び第２出力端子を備え、前記第１出力端子は、第１プルアップ抵抗回路を介して所定の電源電位に接続されると共に、第１プルダウン抵抗回路を介して接地電位に接続され、前記第２出力端子は、第２プルアップ抵抗回路を介して前記電源電位に接続されると共に、第２プルダウン抵抗回路を介して前記接地電位に接続され、前記第１プルアップ抵抗回路及び第２プルアップ抵抗回路、並びに前記第１プルダウン抵抗回路及び第２プルダウン抵抗回路は、前記第１信号及び前記第１プリエンファシス信号によって抵抗値がそれぞれ変化することを特徴とする。
請求項４の発明は、請求項３記載の送信回路において、前記第１出力回路では、前記第１プルアップ抵抗回路及び第２プルアップ抵抗回路は、対応する前記第１出力端子及び第２出力端子と前記電源電位との間で、直列に接続された第１スイッチング素子と、第1抵抗とからなる複数の第１部分抵抗回路がそれぞれ並列に接続されており、前記第１プルダウン抵抗回路及び第２プルダウン抵抗回路は、対応する前記第１出力端子及び第２出力端子と前記接地電位との間で、直列に接続された第２スイッチング素子と、第２抵抗とからなる複数の第２部分抵抗回路がそれぞれ並列に接続されており、前記第１部分抵抗回路及び第２部分抵抗回路は、前記第１信号及び前記第１プリエンファシス信号に応じて対応する前記第１スイッチング素子及び第２スイッチング素子が、それぞれオン又はオフすることにより抵抗値がそれぞれ変化することを特徴とする。
請求項５の発明は、請求項１乃至３のいずれかに記載の送信回路において、前記第１出力端子は、第３プルダウン抵抗回路を介して前記第２出力端子に接続されていることを特徴とする。
請求項６の発明は、請求項５記載の送信回路において、前記第３プルダウン抵抗回路は、前記第１出力端子と前記第２出力端子との間で、直列に接続された第３スイッチング素子と、第3部分抵抗回路からなり、前記第３部分抵抗回路は、前記第１プリエンファシス信号又は前記第２プリエンファシス信号に応じてオン又はオフすることにより抵抗値が変化することを特徴とする。
請求項７の発明は、請求項１乃至６のいずれかに記載の送信回路において、前記第１信号及び第２信号は差動信号であり、前記第２信号は前記第１信号が変化しないときに変化し、前記第１信号が変化するときに変化しないことを特徴とする。
請求項８の発明は、請求項７記載の送信回路において、前記第１プリエンファシス信号は差動または単相であり、かつプリエンファシスする時に変化し、前記第２プリエンファシス信号は差動または単相であり、かつ前記第１プリエンファシス信号の反転であることを特徴とする。
請求項９の発明は、請求項８記載の送信回路において、前記第１プリエンファシス信号が変化しない場合には変化し、前記第１プリエンファシス信号が変化する場合には変化しないダミー信号が入力され、かつ前記第１入力バッファと前記第２入力バッファの一部または全体と等価な構成を持つダミー回路を備えることを特徴とする。
請求項１０の発明は、請求項９記載の送信回路において、前記第１入力バッファ及び第２入力バッファはそれぞれ第１入力端子と第２入力端子と出力端子を持つマルチプレクサを有し、前記第1入力端子には第1信号又は第２信号が入力され、前記第２入力端子には電源電位又は接地電位が入力され、前記第１入力端子は第１スイッチを介して前記出力端子と接続され、前記第２入力端子は前記第１スイッチの反転信号でオンする第２スイッチを介して前記出力端子と接続され、前記第１プリエンファシス信号又は第２プリエンファシス信号によって、前記第１入力端子又は第２入力端子と前記出力端子との間が導通することを選択することを特徴とする。
請求項１１の発明は、請求項２記載の送信回路において、前記出力遅延調整回路の遅延時間が可変であることを特徴とする。
【発明の効果】
【００１７】
請求項１乃至４、並びに請求項７及び８の発明によれば、出力回路に流れる電流の位相差が等しいので、データパターンによらず出力回路の消費電流が一定となる。また、第１信号に対して、第１信号が変化するときは変化せずに、第１信号が変化しない時は変化する第２信号を用いることで、送信回路全体として、回路内部での充放電電流を一定にし、低ジッタの送信回路を実現可能である。さらに、出力遅延調整回路を送信回路内部に持つことで、余分な出力端子を持たずに済むため、低面積化を実現可能である。
請求項５及び６の発明によれば、より低消費電流の送信回路を実現可能である。
請求項８乃至１０の発明によれば、請求項５及び6の発明においても出力回路の消費電流をデータパターンによらず一定にすることが可能となり、請求項５及び６の発明と比べ、より低消費電流で、データパターンによらず消費電流を一定にすることが可能な低ジッタの送信回路を実現可能である。
請求項１１の発明によれば、出力遅延を調整可能であり、より低ジッタの送信回路を実現可能である。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施形態の送信回路を示す図である。
【図２】本発明の第１の実施形態の送信回路に入力されるデータの波形とタイミングを示す図である。
【図３】本発明の第１の実施形態の送信回路の等価回路を示す図である。
【図４】本発明の第１の実施形態の送信回路で出力調整遅延回路がない場合の電流の波形とタイミングを示す図である。
【図５】本発明の第１の実施形態の送信回路の電流の波形とタイミングを示す図である。
【図６】本発明の第２の実施形態の送信回路の一部を示す図である。
【図７】本発明の第２の実施形態の送信回路の残りの部分を示す図である。
【図８】本発明の第２の実施形態の送信回路に入力されるデータの波形とタイミングを示す図である。
【図９】本発明の第２の実施形態の送信回路の等価回路を示す図である。
【図１０】図６に示す回路からマルチプレクサを除いた回路を示す図である。
【図１１】図７に示す回路からマルチプレクサを除いた回路を示す図である。
【図１２】図１０及び図１１に示す回路に入力されるデータの波形とタイミングを示す図である。
【図１３】プリエンファシスを説明するための図である。
【図１４】従来のノイズキャンセル回路により消費電流を一定にすることが困難な回路を示す図である。
【発明を実施するための形態】
【００１９】
以下、本発明を実施するための形態について、図面を参照して説明する。
［第１の実施形態］
図１は本発明の送信回路の第１の実施形態の回路図である。この送信回路は、図１Ａに示す第１回路と、図１Ｂに示す第２回路とからなる。
【００２０】
図１Ａに示す第１回路は、プルアップ抵抗回路601cとプルダウン抵抗回路601dとを有する出力回路601aと、プルアップ抵抗回路601eとプルダウン抵抗回路601fとを有する出力回路601bとを備えている。出力回路601a及び601bが本発明の第１出力回路に相当する。
【００２１】
プルアップ抵抗回路601c及びプルダウン抵抗回路601dには入力回路（入力バッファ）601gの出力及び入力回路（入力バッファ）601hの出力が入力される。また、プルアップ抵抗回路601e及びプルダウン抵抗回路601fには入力回路（入力バッファ）601iの出力及び入力回路（入力バッファ）601jの出力が入力される。入力回路601aと入力回路601bとは等価な構成を持つ。入力回路601g〜601jが本発明の第１入力バッファに相当する。
【００２２】
入力回路601gの入力端子にはシリアルデータ601nが入力され、入力回路601hの入力端子にはプリエンファシスデータ601pが入力される。また、入力回路601iの入力端子にはシリアルデータ601qが入力され、入力回路601jの入力端子にはプリエンファシスデータ601rが入力される。
【００２３】
入力バッファ601a，601bで増幅されたシリアルデータ601n，601q及びプリエンファシスデータ601p，601rは出力回路601a，601bに入力され、出力端子TXP，TXMを駆動する。出力端子TXP，TXMに接続された保護容量601k，601mは１０セル等の容量であり、インダクタンスl601、キャパシタンスc601及びインダクタンスl602、キャパシタンスc602はチップ外部のインターポーザ等であり、抵抗re601は１００Ωの終端抵抗である。
【００２４】
プルアップ抵抗回路601cは、ｐＭＯＳトランジスタp601と、部分抵抗rp601との直列接続回路と、ｐＭＯＳトランジスタp602と、部分抵抗rp602との直列接続回路との並列接続回路を有する。そして、各ｐＭＯＳトランジスタのソースが共通の電源に接続され、ドレインに部分抵抗の一端が接続され、部分抵抗の他端が出力端子DXTPに接続されている。また、ｐＭＯＳトランジスタp601のゲートに入力回路601gの出力が入力され、ｐＭＯＳトランジスタp602のゲートに入力回路601hの出力が入力される。部分抵抗rp601は６６．６Ω、部分抵抗rp602は２００Ωである。
【００２５】
ここで、ｐＭＯＳトランジスタ同士は等価である。また、ｐＭＯＳトランジスタp601及びp602が本発明の第１スイッチング素子であり、部分抵抗rp601及びrp602が第１抵抗であり、直列接続回路が第１部分抵抗回路である。
【００２６】
プルダウン抵抗回路601dは、ｎＭＯＳトランジスタn601と、部分抵抗rn601との直列接続回路と、ｎＭＯＳトランジスタn602と、部分抵抗rn602との直列接続回路との並列接続回路を有する。そして、各ｎＭＯＳトランジスタのソースが共通の接地電位（ＧＮＤ）に接続され、ドレインに部分抵抗の一端が接続され、部分抵抗の他端が出力端子DXTPに接続されている。即ちプルアップ抵抗回路601c内の部分抵抗の他端と、プルダウン抵抗回路601d内の部分抵抗の他端とが接続されている。また、ｎＭＯＳトランジスタn601のゲートに入力回路601gの出力が入力され、ｎＭＯＳトランジスタn602のゲートに入力回路601hの出力が入力される。部分抵抗rn601は６６．６Ω、部分抵抗rn602は２００Ωである。
【００２７】
ここで、ｎＭＯＳトランジスタ同士は等価である。ｎＭＯＳトランジスタn601及びn602が本発明の第２スイッチング素子であり、部分抵抗rn601及びrn602が第２抵抗であり、直列接続回路が第２部分抵抗回路である。
【００２８】
保護容量601kは２個のキャパシタの直列接続回路からなり、その接続点が出力端子TXPに接続されている。同様に、保護容量601mも２個のキャパシタの直列接続回路からなり、その接続点が出力端子TXMに接続されている。
【００２９】
図１Ｂ示す第２回路は第１回路と同様に、プルアップ抵抗回路602cとプルダウン抵抗回路602dとを有する出力回路602aと、プルアップ抵抗回路602eとプルダウン抵抗回路602fとを有する出力回路602bとを備えている。出力回路602a及び602bが本発明の第２出力回路に相当する。また、プルアップ抵抗回路602c及びプルダウン抵抗回路602dには入力回路（入力バッファ）602gの出力及び入力回路（入力バッファ）602hの出力が入力される。また、プルアップ抵抗回路602e及びプルダウン抵抗回路602fには入力回路（入力バッファ）602iの出力及び入力回路（入力バッファ）602jの出力が入力される。第２回路内の各回路は第１回路内の各回路と等価であり、第２回路は全体として第１回路と等価である。
【００３０】
入力回路602gの入力端子にはシリアルデータ602nが入力され、入力回路602hの入力端子にはプリエンファシスデータ602pが入力される。また、入力回路602iの入力端子にはシリアルデータ602qが入力され、入力回路602jの入力端子にはプリエンファシスデータ602rが入力される。
【００３１】
入力回路602g，602iで増幅されたシリアルデータ602n，602q、及び入力回路602h，602jで増幅されたプリエンファシスデータ602p，602rは出力回路602a，602bで出力ノード（出力端子）DTXP，DTXMを駆動する。
【００３２】
DTXP，DTXMに接続された模擬容量602k，602mは保護容量601k，601mと等価な容量であり、インダクタンスl603、キャパシタンスc603及びインダクタンスl604、キャパシタンスc604、抵抗re602は、出力回路601a，601bに流れる電流と出力回路602a，602bに流れる電流の出力遅延が等しくなるように設定された出力遅延調整回路である。なお、出力ノードDTXP，DTXMはチップ内部のノードであり、チップ外部とは接続されていない。
【００３３】
入力回路601a，601bと入力回路602a，602bは等価な構成を為し、出力回路601a，601b，602a，602bもまた等価な構成を為す。
【００３４】
出力回路601aの出力端子TXPはプルアップ抵抗回路601cを介して電源電位に接続され、同様にプルダウン抵抗回路601dを介して接地電位（ＧＮＤ）に接続される。また、出力回路601bの出力端子TXMはプルアップ抵抗回路601eを介して電源電位に接続され、同様にプルダウン抵抗回路601fを介して接地電位（ＧＮＤ）接続される。
【００３５】
出力回路601b，602a，602bも同様の構成なので説明は省略する。
【００３６】
図２に各データの波形及びタイミングを示す。各データの縦軸のＨは２値信号のハイレベルを示し、Ｌはローレベルを示す。各データの横軸は時間である。シリアルデータ601nと、その反転データであるシリアルデータ601qは本発明の第１信号に相当する。プリエンファシスデータ601pと、その反転データであるプリエンファシスデータ601rは本発明の第１プリエンファシス信号に相当する。
【００３７】
シリアルデータ602nは、シリアルデータ601nが変化しない時に変化し、シリアルデータ601nが変化する時は変化しない。シリアデータ602qはシリアルデータ602nの反転データである。この２つのデータが本発明の第2信号に相当する。また、プリエンファシスデータ602p及びプリエンファシスデータ602rが第2プリエンファシスデータに相当する。
【００３８】
以下、動作について説明する。
シリアルデータ601nのＨが入力回路601gに入力されると、出力回路601aの第1スイッチング素子であるｐＭＯＳトランジスタp601と第２スイッチング素子であるｎＭＯＳトランジスタn601にはＬの電圧が入力され、ｐＭＯＳトランジスタp601がオンし、ｎＭＯＳトランジスタn601がオフし、出力端子TXPは部分抵抗rp601を介して電源電位にプルアップされる。
【００３９】
シリアルデータ601nのＬが入力回路601gに入力されると、出力回路601aのｐＭＯＳトランジスタp601とｎＭＯＳトランジスタn601にはＨの電圧が入力され、ｐＭＯＳトランジスタp601がオフし、ｎＭＯＳトランジスタn601がオンし、出力端子TXPは部分抵抗rn601を介して接地電位にプルダウンされる。
【００４０】
シリアルデータ601q，602n，602q及びプリエンファシスデータ601p，601r，602p，602rも同様の動作をするので説明を省略する。
【００４１】
図２において、t601及びt603はシリアルデータ601n，601qが１Ｔ毎にＨとＬの間を遷移する期間を示し、t602及びt604はシリアルデータ601n，601qのＨ又はＬが続いる期間を示している。
【００４２】
t601〜t604のそれぞれに対応する等価回路を図３に示す。
t601及びt603でシリアルデータ601nがＨの時の等価回路は図３Ａ及びＥである。ここで、図３Ａが第２回路の等価回路であり、図３Ｅが第１回路の等価回路である。
【００４３】
t601及びt603でシリアルデータ601nがＨの場合、プリエンファシスデータ601pもＨなので、図３Ｅに示すように、出力端子TXPが部分抵抗rp601及びrp602を介して接地電位に接続される。部分抵抗rp601が６６．６Ω、部分抵抗rp602が２００Ωであるから、この時の出力TXPの出力インピーダンスは５０Ωである。同様にして、出力端子TXMが部分抵抗rn603及びrn604を介して接地電位に接続されるので、出力端子TXMの出力インピーダンスは５０Ωである。
【００４４】
また、図３Ａに示すように、出力端子DTXPは部分rp605を介して電源電位に接続され、部分抵抗rn606を介して接地電位に接続され、出力端子DTXMは部分抵抗rn607を介して接地電位に接続され、部分抵抗rp608を介して電源電位に接続されるので、出力端子DTXP及びDTXM共に出力インピーダンスは５０Ωである。
【００４５】
このとき、電源電位をＶdd[Ｖ]、接地電位を０[V]とすると、「TXP-TXM = 1/2*Ｖdd[Ｖ] 」となり、「DTXP-DTXM = 1/4 * Ｖdd[Ｖ]」となる。つまり、「TXP-TXM」にはプリエンファシスがかかり「DTXP-DTXM」より振幅が大きくなる。
【００４６】
なお、t601及びt603において、シリアルデータ601nがＨの場合でもDTXP<DTXMの状態は存在し、シリアルデータ601nがＨの場合でもDTXP>DTXMの状態は存在するが、常に「TXP-TXMの振幅の絶対値」>「DTXP-DTXMの振幅の絶対値」である。
【００４７】
t601及びt603でシリアルデータ601nがＬの時の等価回路は図３Ｂ及びＦである。ここで、図３Ｂが第２回路の等価回路であり、図３Ｆが第１回路の等価回路である。
【００４８】
t601及びt603でシリアルデータ601nがＬの場合、プリエンファシスデータ601pもＬなので、図３Ｆに示すように、出力端子TXPが部分抵抗rn601及びrn602を介して接地電位に接続される。部分抵抗rn601が６６．６Ω、部分抵抗rn602が２００Ωなので、この時の出力端子TXPの出力インピーダンスは５０Ωである。同様にして、出力端子TXMが部分抵抗rp603及びrp604を介して電源電位に接続されるので、出力端子TXMの出力インピーダンスは５０Ωである。
【００４９】
また、図３Ｂに示すように、出力端子DTXPは部分抵抗rn605を介して接地電位に接続され、部分抵抗rp606を介して電源電位に接続され、出力端子DTXMは部分抵抗rp607を介して電源電位に接続され、部分抵抗rn608を介して接地電位に接続されるので、出力端子DTXP及びDTXM共に出力インピーダンスは５０Ωである。
【００５０】
この時、電源電位をＶdd[Ｖ]、接地電位を０[V]とすると、「TXP-TXM = -1/2*Ｖdd[Ｖ]」であり、「DTXP-DTXM = -1/4 * Ｖdd[Ｖ] 」となる。つまり、TXP-TXMにはプリエンファシスがかかり、DTXP-DTXMより振幅の絶対値が大きくなる。
【００５１】
なお、t601及びt603において、シリアルデータ601nがＬの場合でもDTXP>DTXMの状態は存在し、シリアルデータ601nがＬの場合でもDTXP<DTXMの状態は存在するが、常に「TXP-TXMの振幅の絶対値」>「DTXP-DTXMの振幅の絶対値」である。
【００５２】
同様にして、t603における等価回路は図３Ｃ及びＧである。この等価回路より、「TXP-TXM = 1/4 * Ｖdd」であり、「DTXP-DTXM = 1/2 * Ｖdd」である。また、t604における等価回路は図３Ｄ及びＨである。この等価回路より、「TXP-TXM =-1/4 * Ｖdd」であり、「DTXP-DTXM =-1/2 * Ｖdd」である。
【００５３】
よって、送信回路を全体として見ると、出力回路601a，601bと出力回路602a，602bのどちらかがプリエンファシスの状態となるので、出力回路601a，601b，602a，602b全体で流れる電流値は一定となる。
【００５４】
次に出力遅延調整回路の効果について説明する。
図４に、出力回路602a，602bに出力遅延調整回路l603，l604及びc603，c604がなく、出力端子DTXP，DTXMに直接終端抵抗re602を接続した場合の消費電流を示す。
【００５５】
ここで、入力回路の消費電流901は入力回路601g，601h，601i，601j全体の消費電流を示している。終端抵抗に流れる電流902はチップ外部のインダクタンスl601，l602、及びキャパシタンスc601，c602を介して終端抵抗re601に流れる電流を示しており、シリアルデータに対して１Ｔ分の遅延がある場合の消費電流を示している。終端抵抗re602に流れる電流903は出力遅延調整回路l603，l604及びc603，c604がない場合の終端抵抗re602に流れる電流を示している。
【００５６】
入力バッファに流れる電流901は、データの切り替わりのエッジがデータによらず一定になるので一定である。これに対し、終端抵抗re601に流れる電流902はシリアルデータ601nの遷移に対してインターポーザの分の出力遅延分遅れる。一方で終端抵抗re602に流れる電流903はシリアルデータ601nの遷移とほぼ同時に電流値が変化するので、終端抵抗に流れる電流に対しても位相差を持つ。その結果、合計の消費電流904はプリエンファシスと非プリエンファシスの切り替わりにおける１Ｔで一定とはならない。
【００５７】
図５に、出力回路602a，602bに出力遅延調整回路l603，l604及びc603，c604が付加された場合の消費電流を示す。終端抵抗re602に流れる電流1001は終端抵抗re601に流れる電流902と位相差が等しくなるように調整されているので、合計の消費電流はデータによらず一定となる。これによって、電源変動を抑制することで低ジッタの送信回路を実現可能となる。
【００５８】
このように、本発明の第１の実施形態によれば、第１出力回路（出力回路601a及び601b）と第２出力回路（出力回路602a及び602b）に流れる電流の位相差が等しいので、データパターンによらず出力回路全体の消費電流が一定となる。
また、第１信号（シリアルデータ601n，601q）に対して、第１信号が変化するときは変化せず、第１信号が変化しない時は変化する第２信号（シリアルデータ602n，602q）を用いることで、送信回路全体として、回路内部での充放電電流を一定にし、低ジッタの送信回路を実現することができる。
また、出力遅延調整回路（l603，l604及びc603，c604）をチップ内部に持つことで、余分な出力端子が不要となり、低面積化することができる。
【００５９】
［第２の実施形態］
図６及び７に本実施形態の送信回路の回路図を示す。ここで、図６は、送信回路を構成する第１の回路であり、図７は第２の回路である。図８にそれらの回路に入力されるデータの波形及びタイミングを示す。図８において、各データの縦軸のＨは２値信号のハイレベルを示し、Ｌはローレベルを示す。また、各データの横軸は時間を示す。これらの図において、図１と同一の部分又は対応する部分には図１と同じ参照符号を付した。
【００６０】
本実施形態では、第１の実施形態と同様、シリアルデータ601nと、シリアルデータ601nの反転データシリアルデータ601qが本発明の第１信号であり、シリアルデータ602nと、シリアルデータ602nの反転データシリアルデータ602qが本発明の第２信号である。また、プリエンファシス信号1101が第１プリエンファシス信号であり、プリエンファシス信号1102が第２プリエンファシス信号である。さらに、入力回路（入力バッファ）1101h，1101i,1101jが第１入力バッファであり、入力回路（入力バッファ）1102h，1102i,1102jが第２入力バッファである。入力バッファ1101h，1101jと入力バッファ1102h，1102jは等価な構成を為し、出力回路1101a，1101b，1102a，1102bもまた等価な構成を為す。さらに、入力バッファ1101iと入力バッファ1102iも等価な構成を為す。
【００６１】
図６において、入力回路1101h，1101jで増幅されたシリアルデータ601n，601q、及び入力回路1101iで増幅されたプリエンファシスデータ1101nは出力回路1101a，1101b及びプルダウン抵抗回路1101gで出力端子TXP及びTXMを駆動する。
【００６２】
出力端子TXP，TXMに接続された保護容量1101k，1101mは１０セル等の容量であり、インダクタンスl601、キャパシタンスc601及びインダクタンスl602、キャパシタンスc602はチップ外部のインターポーザ等であり、抵抗re601は１００Ωの終端抵抗である。
【００６３】
図７において、入力回路1102h，1102jに入力されたシリアルデータ602n，602q及び入力回路1102iに入力されたプリエンファシスデータ1102nは、出力回路1102a，1102b及びプルダウン抵抗回路1102gで出力端子DTXP，DTXMを駆動する。
【００６４】
出力端子DTXP，DTXMに接続された模擬容量1102k，1102mは保護容量1101k，1101mと等価の容量であり、インダクタンスl603、キャパシタンスc603及びインダクタンスl604、キャパシタンスc604、部分抵抗re602は出力回路1101a，1101bに流れる電流と出力回路1102a，1102bに流れる電流の位相が等しくなるように設定された出力遅延調整回路である。
【００６５】
入力回路11020は入力回路1101h，1101j，1102h，1102jの一部と等価な構成をなすダミー回路であり、その入力であるプリエンファシスデータ1103nはダミー信号である。プリエンファシスデータ1103nはプリエンファシスデータ1101nが変化しないときは変化し、プリエンファシスデータ1101nが変化するときは変化しない。
【００６６】
出力回路1101aの出力端子TXPはプルアップ抵抗回路1101cを介して電源電位に接続され、プルダウン抵抗回路1101dを介して接地電位に接続される。出力回路1101bの出力端子TXMはプルアップ抵抗回路1101eを介して電源電位に接続され、プルダウン抵抗回路1101fを介して接地電位に接続される。
【００６７】
プルアップ抵抗1101cは第1スイッチング素子であるｐＭＯＳトランジスタp1101，p1102と、それぞれスイッチング素子に直列に接続された部分抵抗rp1101，rp1102からなる。ここでは、部分抵抗rp1101，p1102は共に１００Ωとする。
【００６８】
プルダウン抵抗回路1101dは第２スイッチング素子であるｎＭＯＳトランジスタn1101，n1102とそれぞれスイッチング素子に直列に接続された部分抵抗rn1101，rn1102からなる。ここでは、部分抵抗rn1101，rn1102は共に１００Ωとする。
【００６９】
出力端子TXPは第３のプルダウン抵抗回路であるプルダウン抵抗回路1101gを介して出力端子TXMに接続される。
【００７０】
プルダウン抵抗回路1101gは、出力端子TXPと出力端子TXMとの間を接続する回路であり、ｎＭＯＳトランジスタn1109と、一端が出力端子TXPに接続され、他端がｎＭＯＳトランジスタn1109のドレインに接続された部分抵抗rn1109と、一端が出力端子TXMに接続され、他端がｎＭＯＳトランジスタn1109のソースに接続された部分抵抗rn1110からなる。ここでは、部分抵抗rn1109，rn1110は共に１００Ωとする。
【００７１】
入力回路1101hはマルチプレクサ11011乃至11014を有し、sel信号（ＤＣ値）によって、入力端子０と入力端子１がプリエンファシスデータ1101nによって選択可能であるかを決定し、選択可能である場合、プリエンファシスデータ1101nのレベルによって、出力端子には入力端子０又は入力端子１に入力されている値が出力される。入力回路1101j，1102h，1102jも同様である。
【００７２】
本実施形態では、スイッチング素子p1102，n1102，p1104，n1104，p1106，n1106，p1108，n1108に接続されるマルチプレクサは入力端子０か入力端子１を選択可能とし、それ以外のスイッチング素子に接続されているマルチプレクサは、プリエンファシスデータの値に関わらず、シリアルデータを出力するものとする。
【００７３】
以下、動作について説明する。
図８に示すプリエンファシスデータ1101nがＬの場合、シリアルデータ601ｎのＨが入力回路1101hに入力されると、出力回路1101aのｐＭＯＳトランジスタp1101とｎＭＯＳトランジスタn1101にはＬの電圧が入力され、ｐＭＯＳトランジスタp1101がオンし、ｎＭＯＳトランジスタn1101がオフし、出力端子TXPは部分抵抗rp1101を介して電源電位にプルアップされる。
【００７４】
シリアルデータ601nのＬが入力回路1101hに入力されると、出力回路1101aのｐＭＯＳトランジスタp1101とｎＭＯＳトランジスタn1101にはＨの電圧が入力され、ｐＭＯＳトランジスタp1101がオフし、ｎＭＯＳトランジスタn1101がオンし、出力端子TXPは部分抵抗rn1101を介して接地電位にプルダウンされる。
【００７５】
また、シリアルデータ601nの値に関わらずプリエンファシスデータがＬならば、プルダウン抵抗回路1101gのｎＭＯＳトランジスタn1109にはＨが入力され、オフとなる。
【００７６】
プリエンファシスデータ1101nがＨの場合、前記のとおり、マルチプレクサ11011，11012はシリアルデータ601nを出力し、マルチプレクサ11013，11014は出力端子1の電圧を出力する。
【００７７】
図６では、出力回路1101aに接続されているマルチプレクサの入力端子1は全て接地電位に接続されており、ｎＭＯＳトランジスタに接続されているマルチプレクサの入力端子１は全て電源電位に接続されているが、出力回路のトランジスタのゲートに入力される値は入力端子1と反対の値として説明する。
【００７８】
つまり、入力端子1に接地電位が接続されている場合、出力回路のトランジスタに入力される値はＬとし、入力端子1が選択された場合出力回路1101aのトランジスタはオフすることを意味する。
【００７９】
また、シリアルデータ601nの値に関わらず、プリエンファシスデータがＨならば、プルダウン抵抗回路1101gのｎＭＯＳトランジスタn1109にはＬが入力され、オンとなる。
【００８０】
シリアルデータ601q，602n，602q、及びプリエンファシスデータ1102n，1103nについても同様の動作をするので説明を省略する。
【００８１】
図８において、t1101及びt1103はシリアルデータ601n，601qが１Ｔ毎にＨとＬとの間で遷移する期間を示し、t1102及びt1104はシリアルデータ601n，612qのＨ又はＬが続いている期間を示している。
【００８２】
t1101〜t1104のそれぞれに対応する等価回路を図９に示す。
t1101及びt1104でシリアルデータ601nがＨの時の等価回路は図９Ａ及びＥ1である。ここで、図９Ａが第２回路の等価回路であり、図９Ｅが第１回路の等価回路である。
【００８３】
この時、シリアルデータ601nがＨであり、プリエンファシスデータ1101nがＬなので、マルチプレクサは出力端子０のデータを出力回路へ送る。このため、出力端子TXPが部分抵抗rp1101，rp1102を介して電源電位に接続される。部分抵抗rp1101，rp1102が共に１００Ωなので、この時の出力端子TXPの出力インピーダンスは５０Ωである。同様にして、出力端子TXMが部分抵抗rn1103，rn1104を介して接地電位に接続されるので、出力端子TXMの出力インピーダンスは５０Ωである。
【００８４】
出力端子DXTPはプリエンファシスデータ1102nがＬなので、ＭＯＳトランジスタp1106，n1106，p1108，n1108に接続されているマルチプレクサは出力端子１の各トランジスタをオフにする電圧を送るので、部分抵抗rp1105のみが電源電位に接続される。同様に、出力端子DXTMは部分抵抗rn1107を介して接地電位に接続され、出力端子DXTP，DXTMには部分抵抗rn1111，rn1112が直列に接続される。出力端子DTXP，DTXM共に出力インピーダンスは５０Ωである。
【００８５】
この時、電源電位をＶdd[Ｖ]、接地電位を０[V]とすると、「TXP-TXM = 1/2*Ｖdd[Ｖ]」であり、「DTXP-DTXM = 1/4 * Ｖdd[Ｖ] 」である。つまり、「TXP-TXM」にはプリエンファシスがかかり、「DTXP-DTXM」より振幅が大きくなる。
【００８６】
t1101及びt1104でシリアルデータ601nがＬの時の等価回路は図９Ｂ及びＦ2である。ここで、図９Ｂが第２回路の等価回路であり、図９Ｆが第１回路の等価回路である。
【００８７】
この時、シリアルデータ601n及びプリエンファシスデータ1102nが共にＬなので、出力端子TXPが部分抵抗rn1101，rn1102を介して電源電位に接続される。部分抵抗rn1101，rn1102は共に１００Ωなので、この時の出力端子TXPの出力インピーダンスは５０Ωである。同様にして、出力端子TXMが部分抵抗rp1103，rp1104を介して電源電位に接続されるので出力端子TXMの出力インピーダンスは５０Ωである。
【００８８】
出力端子DTXPは部分抵抗回路rn1105を介して接地電位に接続され、出力端子DTXMは部分抵抗rp1107を介して電源電位に接続され、出力端子DTXP，DTXMには部分抵抗rn1111，rn1112が直列に接続される。従って、出力端子DTXP，DTXM共に出力インピーダンスは５０Ωである。
【００８９】
この時、電源電圧をＶdd[Ｖ]、接地電位を０[Ｖ]とすると、「TXP-TXM = -1/2*Ｖdd[V]」であり、「DTXP-DTXM = -1/4 * Ｖdd[V]」である。つまり、「TXP-TXM」にはプリエンファシスがかかり、「DTXP-DTXM」より振幅の絶対値が大きくなる。
【００９０】
同様にして、t603における等価回路は図９Ｃ及びＧである。ここで、図９Ｃが第２回路の等価回路であり、図９Ｇが第１回路の等価回路である。この図において、「TXP-TXM = 1/4 * Ｖdd」であり、「DTXP-DTXM = 1/2 * Ｖdd」である。
【００９１】
同様に、t604における等価回路は図９Ｄ及びＨである。ここで、図９Ｄが第２回路の等価回路であり、図９Ｈが第１回路の等価回路である。この図において、「TXP-TXM =-1/4 * Ｖdd」であり、「DTXP-DTXM =-1/2 * Ｖdd」である。
【００９２】
よって、送信回路を全体としてみると、出力回路1101a，1101bと出力回路1102ａ，1102bのどちらかがプリエンファシスの状態となるので、出力回路全体で流れる電流値は一定となる。
【００９３】
図１０及び１１は、図５及び６において、入力回路にマルチプレクサがない場合の回路を示す図である。また、図１２にそれらの回路に入力されるデータの波形及びタイミングを示す。図１２において、各データの縦軸のＨは２値信号のハイレベルを示し、Ｌはローレベルを示す。また、各データの横軸は時間を示す。これらの図において、図６乃至８と同一の部分又は対応する部分にはそれらの図と同じ参照符号を付した。
【００９４】
出力回路のトランジスタのゲートに入力されるデータを図１２に示すデータの反転として説明する。図１２に示すデータは、出力端子TXP,TXMに流れる電流と出力端子DTXP,DTXMに流れる電流値の総和が一定になるように作られたデータである。データパターンによってはエッジの数が異なるので、データパターンによる消費電流の差が生まれてしまう。
【００９５】
これに対して、図５及び６に示す回路では、マルチプレクサによりこの問題が解決され、送信回路ではデータパターンによらず消費電流が一定となる。また出力遅延調整回路のインダクタンス及びキャパシタンスを可変にすることで、差動出力信号のジッタを計測して、インダクタンス、キャパシタンスの値を設定することで、より低ジッタの送信回路を実現可能となる。
【符号の説明】
【００９６】
601a，601b，602a，602b，1101a，1101b，1102a，1102b・・・出力回路、
601c，601e，602c，602e，1101c，1101e，1102c，1102e・・・プルアップ抵抗回路、
601d，601f，602d，602f，1101d，1101f，1101g，1102g，1201d，1201f・・・プルダウン抵抗回路、
601g〜601j，602g〜602j，1101h〜1101j，1102h〜1102j，11020・・・入力回路、
601n，601q，602n，602q・・・シリアルデータ、
601p，601r，602p，602r，1101n，1102n，1103n・・・プリエンファシスデータ、
1601〜1604・・・インダクタンス、
11011〜11014・・・マルチプレクサ、
TXP，TXM，DTXP，DTXM・・・出力端子、
p601〜p608，p1101〜p1108・・・ｐＭＯＳトランジスタ、
n601〜n608，n1101〜n1108・・・ｎＭＯＳトランジスタ、
rp601〜rp608，rn601〜rn608，rp1101〜rp1108，rn1101〜rn1108・・・部分抵抗、
c601〜c604・・・キャパシタンス。
【先行技術文献】
【特許文献】
【００９７】
【特許文献１】特開２００４−８８６３８号公報
【特許文献２】特開２００５−３１８２６４号公報
【図１】
2011010066.tif 000003
【図２】
2011010066.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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