(57)【要約】【課題】本発明は、前記従来の課題を解決するもので、Ｂｉを主成分とする接合材料により、半導体素子と電極とを接合した接合構造体において、半導体素子のＣｕあるいはＡｇを含む層のバリ発生を抑制することによって、品質の優れた半導体部品を提供すること。【解決手段】半導体素子に形成したバリア層（ＣｕあるいはＡｇを含む層）１０２の表面に、Ｂｉを主成分とするはんだ層１０３をめっき法や蒸着法、スパッタ法によって層状にあらかじめダイシング工程前に形成しておくことによって、ダイシング時に発生するバリア層（ＣｕあるいはＡｇを含む層）１０２のバリを防止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子と、
前記半導体素子の厚みに対して法線方向に位置する一方の面に、ＡｇあるいはＣｕを含む材料からなるバリア層、Ｂｉを主成分とするはんだ材料からなるはんだ層とを有することを特徴とする層を有した半導体素子。
【請求項２】
請求項１に記載の層を有した半導体素子と、
前記層を有した半導体素子の前記はんだ層に対向して配置された電極と、
を有した接合構造体。
【請求項３】
請求項１に記載の層を有した半導体素子の前記はんだ層を構成する接合材料を溶融させ、
前記はんだ層に対向して配置された電極と前記半導体素子とを接合し接合構造体を形成することを特徴とする接合構造体の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｂｉを主成分とする接合材料を層として有した半導体素子に関するものであり、更にはその半導体素子の接合材料の層に対向した電極とを接合した接合構造体に関するものである。
【背景技術】
【０００２】
半導体部品は、はんだ材料を用いて、基板に実装される。例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ  絶縁ゲート型バイポーラトランジスタ）のような半導体部品と電子回路基板とを接合するはんだ材料には、一般的に融点が２２０℃のＳｎ−３重量％Ａｇ−０．５重量％Ｃｕが用いられている。
【０００３】
図３は、半導体部品が電子回路基板に実装された模式図である。半導体部品１を電子回路基板２に実装する際には、はんだ浸漬方式のディップ装置により、例えば、融点が２２０℃のはんだ材料３であるＳｎ−３重量％Ａｇ−０．５重量％Ｃｕで、半導体部品１の外部電極４を基板電極５にはんだ付けする。このときはんだ材料３は、ディップ装置により２５０〜２６０℃に加熱されているため、半導体部品１の内部温度は２５０〜２６０℃に達することがある。半導体部品１はその内部に半導体素子６と内部電極７とが接合材料層８で接合されているが、半導体部品１の内部で、接合材料層８が溶融すると、短絡、断線、あるいは電気特性の変化が生じて最終製品に不良が生じる可能性がある。よって、半導体部品１の内部に用いる接合材料層８は、ディップ装置ではんだ付けする際に到達する半導体部品１内部の最高温度よりも高い溶融温度を有することが要求される。
【０００４】
そこで、溶融温度が２６０℃を超え、鉛を含まない接合材料として、Ｂｉを９０重量％以上含む接合材料（以降「Ｂｉを主成分とする接合材料」とする）（例えばＢｉ―２．５Ａｇ  融点２６２℃、Ｂｉ−０．５Ｃｕ  融点２７０℃）が適していると考えられている。他の接合材料としてＺｎも検討されているが、濡れ性や接合のしやすさなどを考慮すれば、現在では、前記のＢｉを主成分とする接合材料が適している。そこで、Ｂｉを主成分とする接合材料を用いたパワー半導体モジュールが提案されている（特許文献１、２参照）。
【０００５】
図４は、特許文献１に記載された従来の接合構造体の断面図である。図４（ａ）のように、内部電極７の表面にＢｉを主成分とする接合材料層９を形成させる。次に図４（ｂ）のように半導体素子６と内部電極７を接合させ半導体部品１を形成する。接合材料層９は、Ｂｉを主成分とする接合材料であり、半導体素子６と内部電極７とを安定して接合するために、内部電極７に対向する側の表面に、蒸着法で厚みが０．１μｍ〜１０μｍのＣｕ層１０を形成している。
【０００６】
また図５は、特許文献２に記載された従来の接合構造体の断面図である。図５（ａ）のように、内部電極７の表面にＢｉを主成分とする接合材料層９を形成させる。次に図５（ｂ）のように半導体素子６と内部電極７を接合させ半導体部品１１を形成する。接合材料層９は、Ｂｉを主成分とする接合材料であり、内部電極７に対向する側の表面に、Ａｇ層１２を形成している。
【０００７】
これら半導体素子６は、ＳｉやＳｉＣ、ＧａＮなどで構成された半導体素子であり、図６に示すように、例えばＡｇ層１２が形成された厚さ０．３ｍｍなどに薄くスライスされた半導体ウエハ１３から、ダイシング工程でブレード１４によって、例えば４．５ｍｍ×３．５５ｍｍなどの所望のサイズに切断され個片化されることによって得られる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２８１４１２号公報（第２４頁、図２）
【特許文献２】特表２００５−５０３９２６号公報（第１４頁、図８）
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体素子６の表面に配置されているＣｕ層１０あるいはＡｇ層１２は延性に優れた材料であるがために、半導体ウエハ１３から半導体素子を切り出すダイシング工程において、半導体ウエハ１３の切断時にＣｕ層１０あるいはＡｇ層１２が破断に至るまでに伸び変形を生じ、半導体素子６周辺に、図７に示すように、伸びによって出来たＣｕ層１０あるいはＡｇ層１２からなるバリ１４が発生してしまう（図７は、Ａｇを用いた図である）。その結果、製品歩留まりが低下し、品質が安定しないという課題を有していた。このバリ１４が例えばＡｕ系のはんだやＰｂ系のはんだのはんだ層によるものであれば、接合時に溶融することによって消失してしまうが、Ｃｕ層１０や、Ａｇ層１２は溶融しないがために、接合後にも残存するために、バリ１４の発生が問題となってしまう。
【００１０】
本発明は、前記従来の課題を解決するもので、Ｃｕ層のバリあるいはＡｇ層のバリ発生を抑制する半導体素子とその半導体素子と電極を接合させた接合構造体を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の層を有した半導体素子は、半導体素子と、前記半導体素子の厚みに対して法線方向に位置する一方の面に、ＡｇあるいはＣｕを含む材料からなるバリア層、Ｂｉを主成分とするはんだ材料からなるはんだ層とを有することを特徴とする。より詳細には、半導体素子に形成したＣｕ層あるいはＡｇ層の表面に、Ｂｉを主成分とするはんだ材料からなるはんだ層をめっき法や蒸着法、スパッタ法によって層状にあらかじめダイシング工程前に形成しておくことを特徴とする。
【発明の効果】
【００１２】
先にも述べたように、延性に優れたＡｇ層やＣｕ層が半導体素子表面に形成されている場合は、ダイシング工程において、ダイシング時に引っ張られ、伸び変形を生じることによって半導体素子周囲にバリが発生することに対し、本構造によって形成した接合構造体はＳｉ、ＳｉＣ、ＧａＮなどの半導体素子と半導体素子上に形成したはんだ層がＣｕやＡｇと比較して延びにくい性質を持っているために、ダイシング時に、伸びにくく硬い材料に挟まれたＣｕ層やＡｇ層の伸びが抑制され、切断時に発生するバリを抑制することができ、その結果、その半導体素子を用いて形成した接合構造体は優れた接合品質を有することができ、優れた半導体部品を得ることができる。
【００１３】
以上のように、本発明の層を有した半導体素子によれば、ＣｕあるいはＡｇを含むバリの発生が抑制されたＢｉ系はんだ接合体を得ることができるため、半導体素子と内部電極とを品質良く接合した鉛フリー半導体部品を得ることが出来る。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における接合構造体の断面図
【図２】本発明の実施の形態１においてＣｕ／Ａｇ多層接合層を用いた場合の接合構造体の断面図
【図３】半導体素子が基板に実装された模式図
【図４】従来の接合構造体の断面図
【図５】従来の接合構造体の断面図
【図６】半導体ウエハのダイシング工程を示した図
【図７】半導体素子にバリが形成された状態を示した図
【発明を実施するための形態】
【００１５】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１６】
（実施の形態１）
図１は、本発明の実施の形態１における接合構造体の断面図である。図１（ａ）は、半導体部品１００の半導体素子１０１搭載前（チップマウント前）の断面模式図であり、図１（ｂ）は半導体部品１００の半導体素子１０１搭載後（チップマウント後）の断面模式図である。
【００１７】
図１（ｂ）に示す半導体部品１００は半導体素子１０１の一方の面１０１ｂ面にバリア層１０２、はんだ層１０３を形成した半導体素子を、内部電極１０４にダイボンド工法により接合したものであり、図１（ａ）に示すように、はんだ層１０３が内部電極１０４側にではなく、半導体素子１０１側にバリア層１０２を介して設けられていることが本発明の特徴である。
【００１８】
より具体的には、例えば半導体素子１０１が内部電極１０４と対向する側１０１ｂ面に、厚さ１．５μｍのＡｇで構成されたバリア層１０２、厚さ１５μｍのＢｉを主成分とするはんだ材料で構成されたはんだ層１０３が順に配置されている。
【００１９】
半導体素子１０１は、ダイボンド工程においてはんだ層１０３を融点以上の温度に上げることで溶融させ、内部電極１０４にマウントすることによって接合されている。
【００２０】
半導体素子１０１は、Ｓｉで構成され、直径が６インチで厚みが０．１５ｍｍの半導体ウエハから、２．５ｍｍ×３．５ｍｍの大きさでダイシング工程によって切り出されている。半導体素子１０１は、Ｓｉに限らずＧｅで構成されていても良く、さらに化合物半導体のＧａＮ、ＧａＡｓ、ＩｎＰ、ＺｎＳ、ＺｎＳｅ、ＳｉＣ、ＳｉＧｅ等で構成されていても良い。また、半導体素子１０１の大きさは、半導体素子の機能により、６ｍｍ×５ｍｍと大きいもの、あるいは３ｍｍ×２．５ｍｍ、２ｍｍ×１．６ｍｍ等の小さいものを用いても良い。半導体層１０４の厚みは、半導体素子の大きさにより異なる場合もあり、０．１５ｍｍに限らず、０．４ｍｍ、０．３ｍｍ、０．１ｍｍ等のものを用いても良い。さらに半導体素子１０１の一方の面（内部電極１０４に対向した面と反対側の面１０１ａ）には回路パターン（図示せず）が形成されている。
【００２１】
次にバリア層１０２について説明する。半導体素子１０１の１０１ａ面にＢｉを主成分とする接合材料との接合を確実なものとするために、ＣｕあるいはＡｇからなるバリア層１０２が蒸着法により形成されている。
【００２２】
また今回は図示していないが、半導体素子１０１とバリア層１０２の間には半導体素子１０１への不純物の拡散を防止するために、拡散防止層が設けられており、例えば、Ｃｒ／Ｎｉ−Ｃｒ／Ｎｉや、Ｔｉ、Ａｕ／Ｇｅなどが形成されている。また拡散防止層としてＳｉ側からＣｒ、Ｎｉ−Ｃｒ、Ｎｉの順にそれぞれの厚みが０．０５μｍ、０．０５μｍ、０．３μｍの多層膜蒸着層が形成されることもできるが、拡散防止性を満足すれば拡散防止層を構成する材料としてＴｉ、ＴｉＮ、ＴｉＣ、Ｔａ、ＴａＮ、ＴｉＣ、Ｃｏ、Ｖ、Ｓｂ、Ａｕ、Ｇｅなどを組み合わせてもよい。
【００２３】
また図２に示したように、バリア層１０２としてＢｉに対する拡散バリア性と濡れ性、そり量を適正化するために、ＣｕあるいはＡｇの単層膜ではなく、Ｃｕ、Ａｇを多層に形成するなどしてもよい。バリア層１０２の形成方法は、蒸着法に限らず、スパッタリング法、電解めっき法、化学めっき法、析出法を用いても良い。
【００２４】
バリア層１０２は、はんだ層１０３と接することから、はんだ層１０３を溶融させたときにバリア層１０２がはんだ層１０３に溶け込んでしまう。そのためその溶け込みが多量に発生するとバリア層１０２が無くなり拡散防止層が露出すると、拡散防止層とＢｉとの反応が急激に進み拡散防止層が消失してＳｉが露出する。ＳｉとＢｉとは接合しないため、拡散防止層が露出すると剥離不良が発生する。そのため、バリア層１０２ははんだ層１０３と接した状態で３２０℃に加熱されても、消失することのない厚みにする必要がある。
【００２５】
表１は、接合前のＣｕ層の厚みと接合後のＣｕ層の厚みとの関係を示した表であり、Ｃｕ層のＢｉへの溶け込み量を示している。同様にＡｇ層に関する表を表２に示す。
【００２６】
【表１】
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【００２７】
【表２】
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【００２８】
表１において、縦と横が各５ｍｍで厚さが０．３ｍｍのＳｉ片の上に、蒸着法によりＣｕ層を形成して、この厚みを接合前のＣｕ層の厚みとする。ここで、厚みは、１０ヶ所を測定して、その平均値としている。Ｃｕ層の上に、蒸着法により厚さが０．０３ｍｍのＢｉ層を形成したものを試料とし、水素雰囲気中で３２０℃まで加熱し６０秒間保持した後に室温まで冷却して、接合後のＣｕ層の厚みを測定した。接合前のＣｕ層の厚みから、接合後のＣｕ層の厚みを減算した数値が、Ｂｉへの溶け込みによるＣｕ層の減少量を示している。
【００２９】
接合前のＣｕ層の厚みが０．２μｍの場合には、接合後にＣｕ層が０．０８μｍ残っているが、接合前のＣｕ層の厚みが０．１μｍの場合には、接合後にＣｕ層が消失している。このことから接合後のＣｕ層が消失しない、接合前のＣｕ層の厚みは、０．１μｍを超え、０．２μｍ必要である。しかし、接合前のＣｕ層の厚みが０．２μｍの場合は、接合後のＣｕ層の厚みが０．１μｍ以下まで減少し、また厚みの精度ばらつき（約０．１μｍ）を考慮すれば接合前のＣｕ層の厚みは０．３μｍ以上とすることが望ましい。
【００３０】
また、接合前のＣｕ層の厚みが５μｍを超えると、半導体ウエハから切り出す際のダイシングによって、チップ欠けおよびＣｕ蒸着膜の剥離が発生するため、接合前のＣｕ層の厚みは５μｍ以下であることが望ましい。これらからＣｕ層１０５の厚みは、０．２μｍから５μｍの間であれば良いが、望ましくは０．３μｍから２μｍの間である。
【００３１】
次にＡｇの蒸着膜について同様の実験を行った結果を説明する。表２において、縦と横が各５ｍｍで厚さが０．３ｍｍのＳｉ片の上に蒸着法によりＡｇ層を形成して、この厚みを接合前のＡｇ層の厚みとする。Ａｇ層の上に、蒸着法により厚さが０．０３ｍｍのＢｉ層を形成したものを試料とし、水素雰囲気中で３２０℃まで加熱し６０秒間保持した後に室温まで冷却して、接合後のＡｇ層の厚みを測定した。
【００３２】
接合前のＡｇ層の厚みが０．５μｍよりも厚い場合には、接合後にＡｇ層が残っているが、接合前のＡｇ層の厚みが０．２μｍ以下の場合には、接合後にＡｇ層が消失している。接合後のＡｇ層が消失しない、接合前のＡｇ層の厚みは、０．２μｍを超え、０．５μｍ以下の範囲であるため、接合前のＡｇ層の厚みは０．５μｍ以上であることが望ましい。
【００３３】
また、接合前のＡｇ層の厚みが５μｍを超えると、ウエハから切り出す際のダイシングによって、チップ欠けおよびＣｕ蒸着膜の剥離が発生するため、接合前のＣｕ層の厚みは５μｍ以下であることが望ましい。これらからバリア層（Ｃｕ層）１０６の厚みは、０．２μｍから５μｍの間であれば良いが、望ましくは０．３μｍから５μｍの間である。  
【００３４】
なお、拡散防止層として、一般的に用いられているＮｉ層を形成する必要がある場合は、ＮｉとＢｉとが反応して化合物を生成することを防ぐためにもこの、バリア層１０２の厚みの規定は重要である。
【００３５】
次に接合材料であるはんだ層１０３について説明する。本発明の実施の形態１における層を有した半導体素子のはんだ層１０３は、不可避的不純物を除き、Ｂｉを９０重量％以上含む接合材料（「Ｂｉを主成分とする接合材料」）からなる。はんだ層１０３は、溶融温度が３５０℃以下となる範囲でＢｉを主成分とする任意の組成を用いて良く、例えばＡｇ、Ｃｕを添加したものでもよい。しかしながら半導体素子を内部電極に接合するための、一般的なダイボンド装置の加熱温度上限は３５０〜４００℃であり、はんだ層１０３は３５０℃以下で溶融する材料であれば、はんだ層１０３の組成はこれに限らない。
【００３６】
また本発明の実施の形態１の層を有した半導体素子で用いたはんだ層１０３は、めっき法によって形成したものであるが、組成の制御ができる方法であれば、成膜方法はこの限りではない。はんだ層１０３として用いるＢｉは熱伝導率が９Ｗ／ｍ・ＫとＰｂと比較して約１／４と小さいため、はんだ層１０３が厚すぎると熱抵抗の観点から半導体部品の製品性能を満足せず、また薄すぎると接合不良となってしまう。以上のことから、厚みに関しては１０μｍ〜３０μｍ程度が好ましい。
【００３７】
本発明の実施例においては、水素の存在する還元雰囲気下において３００℃（融点＋約３０℃）でダイボンドによりリードフレーム上の内部電極と半導体素子との接合を行った。
【００３８】
次に本発明の実施例と比較例の半導体素子のダイシングによるバリの発生状況と製品歩留まりの結果を表３に示す。
【００３９】
【表３】
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【００４０】
なお比較例は実施例と比較して接合材料のＢｉの供給方法のみが異なるものとした。実施例では、Ｂｉのはんだ層を半導体素子側に設けたものに対し、比較例では、リードフレームの内部電極に３００℃に加熱溶融させたＢｉをポッティングにより塗布することによって供給したことに違いがある。はんだ層の厚みはＢｉのポッティングによる塗布量によって制御した。なお、リードフレームの内部電極にはＢｉの濡れ促進のために１．５μｍ厚のＡｇめっきを施している。
【００４１】
バリの発生状況についてはダイシング後の半導体素子を走査型電子顕微鏡（ＳＥＭ）によって観察することによって発生状況を確認した。このときのダイシング条件は例えば３万回転で４０ｍｍ／ｓとウエハごとにチューニングした条件を選定した。また製品歩留まりは、各構成により接合された接合構造体を組み立てたＮ数２０のＩＧＢＴで、１５０℃で５００時間の高温試験を実施した後の動作試験により、不良発生率を算出している。
【００４２】
この表３からわかるように、実施例１〜８は、半導体素子と、前記半導体素子の厚みに対して法線方向に位置する一方の面に、バリア層、Ｂｉを主成分とするはんだ材料からなるはんだ層とを有する層を有した半導体素子と、前記はんだ層に対向して配置された電極と、を有した接合構造体を示しており、半導体素子としては比較例１〜６と比較してバリの発生が問題ないレベルに抑制されており、また接合構造体としてみた場合も、製品歩留りも高く、品質が安定している。なお、今回バリの基準としては１５μｍ以下を良品と考えた。
【００４３】
かかる構成によれば、バリア層１０２の半導体素子１０１への拡散による半導体素子１０１の破壊は、Ｎｉ等の拡散防止層により防ぐことができることに加えて、バリア層１０２によりはんだ層１０３との濡れ性が確保される。
【産業上の利用可能性】
【００４４】
本発明の層を有した半導体素子およびその接合構造体は、バリア層として形成されたＣｕあるいはＡｇ層からなるバリの発生が無いため、バリによる接合品質の低下がないため、優れた接合構造体を得ることができることから、パワー半導体、特に小電力トランジスタ等の半導体パッケージの用途に適用できる。また特にＳｉＣやＧａＮなどＳｉに較べてダイシングが困難な半導体素子の品質安定に有効的である。
【符号の説明】
【００４５】
１００  半導体部品
１０１  半導体素子
１０２  バリア層
１０３  はんだ層
１０４  内部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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