(57)【要約】【課題】ストリング数が増大してもリードディスターブの影響を軽減できると共に、高速動作が可能で、消費電力の低減が図れる不揮発性半導体メモリ装置を提供する。【解決手段】読み出し時に、非選択のワード線の電圧を所定の電圧（０Ｖ又は３Ｖ）で固定し、ワード線選択時に、ワード線の電圧を所定の電圧（−３．５Ｖ又は０Ｖ）に設定する。これにより、読み出し時にワード線にパルス状の電圧が印加されることがなくなり、リードディスターブの影響を減少できる。また、読み出し時に必要な電圧が電源電圧Ｖｃｃと接地電圧Ｖｓｓの範囲、又は、電源電圧Ｖｃｃを超えるような電圧が必要な場合でも、電源電圧Ｖｃｃの絶対値の１．５倍程度とする。これにより、段数の多い昇圧回路が不要になり、動作時間が短縮でき、消費電力の削減を図ることができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを直列接続してなるストリングを複数配設し、同一行に並ぶメモリセルのゲートをそれぞれワード線に接続し、前記ストリングの一端を第１の選択トランジスタを介してビット線に接続し、前記ストリングの他端を第２の選択トランジスタを介して共通ソース線に接続してなる不揮発性半導体メモリ装置において、
前記ストリング中のメモリセルがそれぞれ接続されるワード線を順次選択し、前記ワード線に与える電圧を、ワード線が選択されている以外の間は第１の電圧で一定電圧に保ち、ワード線が選択されると第２の電圧に設定するワード線設定手段を備える
ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記第１の電圧は、前記非選択のワード線に接続されたメモリセルをオンさせるのに十分な電圧であり、
前記第２の電圧は、前記選択されたワード線に接続されたメモリセルにおけるプログラム状態に応じて前記選択されたワード線に接続されたメモリセルの導通状態を変化させる電圧である
ことを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第１の電圧は、電源電圧以下かつ正の電圧値であり、
前記第２の電圧は、接地電圧または負の電圧値であることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第１の電圧は接地電圧であり、前記第２の電圧は負電圧であることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１の電圧は接地電圧であり、前記第２の電圧は−４Ｖから−３Ｖの範囲の電圧であることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項６】
前記第１の電圧は電源電圧であり、前記第２の電圧は接地電圧であることを特徴とする請求項２に記載の不揮発性半導体メモリ装置。
【請求項７】
前記ワード線設定手段は、読み出し動作状態に入ったら、全てのワード線に与える電圧を前記第１の電圧に固定することを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項８】
前記ワード線設定手段は、さらに、コマンド受け付け可能となるレディ状態に遷移するときに、全てのワード線に与える電圧を前記第１の電圧に固定することを特徴とする請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
さらに、データ読み出し時に、前記ビット線をプリチャージするタイミングと、前記第１の選択トランジスタをオンさせるタイミングと、前記選択したワード線の電圧を前記第２の電圧に設定するタイミングと、前記第２の選択トランジスタをオンさせるタイミングとを設定するタイミング設定手段を備えることを特徴とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記タイミング設定手段は、前記ビット線のプリチャージを開始した後、第１の選択トランジスタをオンし、次に、前記選択したワード線の電圧を前記第２の電圧に設定し、最後に、第２の選択トランジスタをオンさせることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記タイミング設定手段は、前記ビット線のプリチャージを開始すると同時に前記第１の選択トランジスタをオンさせ、前記プリチャージが完了したら、前記選択したワード線の電圧を前記第２の電圧に設定し、最後に、前記第２の選択トランジスタをオンさせることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記タイミング設定手段は、前記ビット線のプリチャージを開始し、次に、選択したワード線の電圧を前記第２の電圧に設定し、次に前記第１の選択トランジスタをオンさせ、最後に、前記第２選択トランジスタをオンさせることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記タイミング設定手段は、
前記ビット線のプリチャージを開始した後、第１の選択トランジスタをオンし、次に、前記選択したワード線の電圧を前記第２の電圧に設定し、最後に、第２の選択トランジスタをオンさせる第１の読み出しモードと、
前記ビット線のプリチャージを開始すると同時に前記第１の選択トランジスタをオンさせ、前記プリチャージが完了したら、前記選択したワード線の電圧を前記第２の電圧に設定し、最後に、前記第２の選択トランジスタをオンさせる第２の読み出しモードと、
前記ビット線のプリチャージを開始し、次に、選択したワード線の電圧を前記第２の電圧に設定し、次に前記第１の選択トランジスタをオンさせ、最後に、前記第２選択トランジスタをオンさせる第３の読み出しモードと
が設定可能とされることを特徴とする請求項９に記載の不揮発性半導体メモリ装置。
【請求項１４】
複数のメモリセルを直列接続してなるストリングを複数配設し、同一行に並ぶメモリセルのゲートをそれぞれワード線に接続し、前記ストリングの一端を第１の選択トランジスタを介してビット線に接続し、前記ストリングの他端を第２の選択トランジスタを介して共通ソース線に接続してなる不揮発性半導体メモリ装置において、
前記ストリング中のメモリセルがそれぞれ接続されるワード線を順次選択し、前記ワード線に与える電圧を、ワード線が選択されている以外の間は第１の電圧で一定電圧に保ち、ワード線が選択されると第２の電圧に設定するワード線設定手段を備え、前記第２の電圧は負電圧であり、
前記ワード線設定手段は、メモリセルアレイのブロックを選択する第１のデコーダと、
非選択のワード線に前記第１の電圧を供給し、選択したワード線に前記第２の電圧を供給する第２のデコーダと、
前記第２のデコーダからの電源を前記ワード線に供給するワード線ドライバとを含み、
前記第１のデコーダは、前記ワード線ドライバを、ローレベルが負電圧となる信号で駆動することを特徴とする不揮発性半導体メモリ装置。
【請求項１５】
前記第２のデコーダは、前記第１の電圧を選択するトランジスタと、前記第２の電圧を選択するトランジスタと、ディスチャージ電圧を設定するトランジスタとを含み、
前記第２の電圧を選択するトランジスタは、ローレベルが負電圧となる信号で駆動されることを特徴とする請求項１４に記載の不揮発性半導体メモリ装置。
【請求項１６】
さらに、前記第１の電圧を選択するトランジスタ及び前記プリチャージ電圧を選択するトランジスタは、ローレベルが負電圧となる信号で駆動されることを特徴とする請求項１５に記載の不揮発性半導体メモリ装置。
【請求項１７】
複数のメモリセルを直列接続してなるストリングを複数配設し、同一行に並ぶメモリセルのゲートをそれぞれワード線に接続し、前記ストリングの一端を第１の選択トランジスタを介してビット線に接続し、前記ストリングの他端を第２の選択トランジスタを介して共通ソース線に接続してなる不揮発性半導体メモリ装置において、
前記ストリング中のメモリセルがそれぞれ接続されるワード線を順次選択し、前記ワード線に与える電圧を、当該ワード線が選択されている以外の間は第１の電圧で一定電圧に保ち、当該ワード線が選択されると第２の電圧に設定するワード線設定手段を備え、前記第１の電圧は電源電圧または正の電圧であり、
前記ワード線設定手段は、メモリセルアレイのブロックを選択する第１のデコーダと、
非選択のワード線に前記第１の電圧を供給し、選択したワード線に前記第２の電圧を供給する第２のデコーダと、
前記第２のデコーダからの電源を前記ワード線に供給するワード線ドライバとを含み、
前記第１のデコーダは、前記ワード線ドライバを、ハイレベルが電源電圧となる信号で駆動する
ことを特徴とする不揮発性半導体メモリ装置。
【請求項１８】
前記第２のデコーダは、前記第１の電圧を選択するトランジスタと、前記第２の電圧を選択するトランジスタと、ディスチャージ電圧を設定するトランジスタとを含み、
前記第１の電圧を選択するトランジスタを、Ｐチャネルトランジスタで構成することを特徴とする請求項１７に記載の不揮発性半導体メモリ装置。
【請求項１９】
さらに、前記ディスチャージ電圧を電源電圧とし、前記ディスチャージ電圧を選択するトランジスタを、Ｐチャネルトランジスタで構成することを特徴とする請求項１８に記載の不揮発性半導体メモリ装置。
【請求項２０】
複数の前記メモリセルと複数の前記第１の選択トランジスタ、または複数の第２の選択トランジスタは、エンハンスメント型トランジスタで構成される場合、前記不揮発性半導体メモリ装置を製造するプロセス工程終了後の試験時に、前記メモリセルのスレッショルド値を調整可能な第１のデコーダにより、スレッショルドを所定の値に調整できることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項２１】
前記メモリセルのスレッショルド値は、負の電圧値を特徴とする請求項２０に記載の不揮発性半導体メモリ装置。
【請求項２２】
複数の前記メモリセルと複数の前記第１の選択トランジスタ、または複数の第２の選択トランジスタは、ディプレッション型トランジスタで構成される場合、前記不揮発性半導体メモリ装置を製造するプロセス工程終了後の試験時に、前記第１の選択トランジスタ、または第２の選択トランジスタのスレッショルド値を調整可能な第１のデコーダにより、スレッショルドを所定の値に調整できることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
【請求項２３】
前記第１の選択トランジスタ、または第２の選択トランジスタのスレッショルド値は、正の電圧値を特徴とする請求項２２に記載の不揮発性半導体メモリ装置。
【請求項２４】
複数のメモリセルを直列接続してなるストリングを複数配設し、同一行に並ぶメモリセルのゲートをそれぞれワード線に接続し、前記ストリングの一端を第１の選択トランジスタを介してビット線に接続し、前記ストリングの他端を第２の選択トランジスタを介して共通ソース線に接続してなる不揮発性半導体メモリ装置の読み出し方法において、
前記ストリング中のメモリセルがそれぞれ接続されるワード線を順次選択し、前記ワード線に与える電圧を、ワード線が選択されている以外の間は第１の電圧で一定電圧に保ち、ワード線が選択されると第２の電圧に設定する
ことを特徴とする不揮発性半導体メモリ装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリに用いた好適な不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の読み出し方法に関するもので、特に、リードディスターブの改善に係わる。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリは、フローティングゲートを有するメモリセルを複数個直列に接続し、その両端に選択トランジスタを接続したＮＡＮＤストリングから構成されている。ＮＡＮＤ型フラッシュメモリの大容量化に伴い、ＮＡＮＤストリングに配設されるメモリセルの段数（ストリング数）は増加している。現在、ディジタルカメラで撮影した画像の記憶媒体として用いられている１Ｍバイトの容量を越える大容量のＮＡＮＤ型フラッシュメモリでは、ストリング数が３２のものが主流である。将来、メモリ容量がさらに増大すると、ストリング数が６４のＮＡＮＤ型フラッシュメモリが主流になると考えられる。
【０００３】
しかしながら、従来のＮＡＮＤ型フラッシュメモリでは、ストリング数が増加すると、リードディスターブの影響が大きくなるという問題が生じてくる。ここで、リードディスターブとは、特許文献１に記載されているように、選択ブロック（選択セグメント）内の非選択ワード線に比較的高い電圧が印加されるため、非選択ワード線に接続されたメモリセルが、読み出し時において軽いプログラム動作状態になり、電界ストレスを受けることにより生じるものである。
【０００４】
つまり、図３５は、ＮＡＮＤ型フラッシュメモリに配設されるＮＡＮＤストリングの構成を示すものである。図３５において、フローティングゲートを有するメモリセルＭ０、Ｍ１、…が直列接続され、その両端に選択トランジスタＳＧＤ及びＳＧＳが接続される。選択トランジスタＳＧＤのドレインはビット線ＢＬに接続され、選択トランジスタＳＧＳのソースは共通ソース線ＡＲＶＳＳに接続される。
【０００５】
各ＮＡＮＤストリングにおいて、水平方向に並ぶメモリセルＭ０、Ｍ１、…のゲートは、ワード線ＷＬ０、ＷＬ１、…に共通接続される。選択トランジスタＳＧＤのゲートは、選択信号線ＳＥＬＤに接続される。選択トランジスタＳＧＳのゲートは、選択信号線ＳＥＬＳに接続される。
【０００６】
図３６は、従来のＮＡＮＤストリングのメモリセルのスレッショルド値の分布を示すものである。図３６に示すように、データ"１"のときには、メモリセルＭ０、Ｍ１、…のスレッショルド値は０Ｖを中心にして分布し、データ"０"のときには、メモリセルＭ０、Ｍ１、…のスレッショルド値は３．５Ｖを中心にして分布する。したがって、メモリセルＭ０、Ｍ１、…のゲートに例えば６Ｖを印加すれば、メモリセルＭ０、Ｍ１、…は、全てオンとなる。メモリセルＭ０、Ｍ１、…のゲートに例えば２．５Ｖを印加すると、メモリセルＭ０、Ｍ１、…がプログラムされていればオフとなり、メモリセルＭ０、Ｍ１、…がプログラムされていなければオンとなる。
【０００７】
よって、読み出し時には、メモリセルＭ０、Ｍ１、…のうち、非選択のメモリセルは、全てオンさせるために、そのゲートに６Ｖが印加される。メモリセルＭ０、Ｍ１、…のうち、選択されたメモリセルのゲートには２．５Ｖが印加される。また、選択トランジスタＳＧＤ及びＳＧＳのゲートに、選択トランジスタＳＧＤ及びＳＧＳをオンさせるために、６Ｖの電圧が印加される。ここで、選択されたメモリセルがデータ"１"なら、選択されたメモリセルはオンし、選択されたメモリセルがデータ"０"なら、選択されたメモリセルはオフとなり、選択されたメモリセルに電流が流れるかどうかにより、データを読み出すことができる。
【０００８】
図３７は、従来のＮＡＮＤ型フラッシュメモリにおけるワード線の電圧を示す波形図である。この例では、非選択のワード線の電圧を６Ｖ、選択時のワード線電圧を２．５Ｖとしている。
【０００９】
図３７に示すように、先ず、ワード線ＷＬ０が選択されると、ワード線ＷＬ０に選択時のワード線電圧２．５Ｖがパルス状に印加され、他のワード線ＷＬ１、ＷＬ２、…、ＷＬ３１に、非選択時のワード線電圧６Ｖがパルス状に印加される。次に、ワード線ＷＬ１が選択されると、ワード線ＷＬ１に選択時のワード線電圧２．５Ｖがパルス状に印加され、他のワード線ＷＬ０、ＷＬ２、…、ＷＬ３１に、非選択時のワード線電圧６Ｖがパルス状に印加される。以下、ワード線ＷＬ２、ＷＬ３、…に選択時のワード線電圧２．５Ｖがパルス状に印加され、他のワード線に、非選択時のワード線電圧６Ｖがパルス状に印加される。
【００１０】
図３８に示すように、ＮＡＮＤストリングからなるメモリセルアレイでは、ワード線ＷＬ０、ＷＬ１、…とビット線ＢＬ１、ＢＬ２、…とが格子状に配線される。非選択時には、ワード線ＷＬ０、ＷＬ１、…の部分では０Ｖ、６Ｖ、０Ｖのパルスが印加される。また、選択時にはワード線ＷＬに、０Ｖ、２．５Ｖ、０Ｖのパルスが印加される。これは、図３９（Ｂ）に示すように、メモリセルに、パルス状のストレスを加えていることになる。
【００１１】
図３９（Ａ）に示すように、メモリセルアレイのプログラム時には、１５Ｖ〜２０Ｖの高電圧のプログラム電圧をパルス状のストレスを加えている。したがって、図３９（Ｂ）に示すように、読み出し時に非選択時にワード線ＷＬ０、ＷＬ１、…の部分に０Ｖ、６Ｖ、０Ｖのパルスが印加していることは、弱いプログラム電圧をパルス状に加えて書き込みを行っているのと等化であると見なせる。このような弱いプログラム電圧でも、パルス数がさらに多くなれば、メモリセルがプログラムされてしまう可能性もある。これがリードディスターブの大きな要因である。
【００１２】
ＮＡＮＤストリングのメモリセルの数が３２の場合、ひとつのメモリセルには、選択時の２．５Ｖのパルスが１回と、非選択時の６Ｖのパルスが３１回の合計３２回のパルスが印加されることになる。ＮＡＮＤストリングのメモリセルの数が６４以上に増加すると、さらに、読み出し時にワード線に印加されるパルスの数が増加し、リードディスターブの影響が大きくなると考えられる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００３−２１７２８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
このように、従来のＮＡＮＤ型フラッシュメモリでは、読み出し時に、非選択時のワード線には例えば６Ｖの電圧をパルス状に印加し、選択時のワード線には例えば２．５Ｖの電圧をパルス状に印加している。このような構造のＮＡＮＤストリングを有する従来のＮＡＮＤ型フラッシュメモリでは、ストリング数が増加するのに伴い、リードディスターブの影響が大きくなるという問題が生じる。
【００１５】
また、上述のよう、非選択時のワード線の電圧を６Ｖ、選択時のワード線の電圧を２．５Ｖとした場合には、読み出し時に、非選択時の６Ｖのワード線電圧を扱うために、電源電圧Ｖｃｃ以上の高電圧を用意する必要がある。メモリの電源として供給される電源電圧Ｖｃｃが３Ｖの場合には、非選択時の６Ｖのワード線電圧を扱うためには、３Ｖから６Ｖ以上の高電圧を生成する電源回路が必要になる。このような電源回路をチャージポンプ回路で形成したとすると、チャージポンプやブースターの段数が大きくなり、動作に時間かかかり、また、消費電力が大きくなる。
【００１６】
上述の課題を鑑み、本発明は、ストリング数が増大してもリードディスターブの影響を軽減できると共に、高速動作が可能で、消費電力の低減が図れる不揮発性半導体メモリ装置及び不揮発性半導体メモリ装置の読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述の課題を解決するために、本発明の第１の実施形態に係る半導体メモリ装置は、複数のメモリセルを直列接続してなるストリングを複数配設し、同一行に並ぶメモリセルのゲートをそれぞれワード線に接続し、ストリングの一端を第１の選択トランジスタを介してビット線に接続し、ストリングの他端を第２の選択トランジスタを介して共通ソース線に接続してなる不揮発性半導体メモリ装置において、ストリング中のメモリセルがそれぞれ接続されるワード線を順次選択し、ワード線に与える電圧を、ワード線が選択されている以外の間は第１の電圧で一定電圧に保ち、ワード線が選択されると第２の電圧に設定するワード線設定手段を備えることを特徴とする。
【００１８】
本発明の第１の実施形態に係る半導体メモリ装置は、複数のメモリセルを直列接続してなるストリングを複数配設し、同一行に並ぶメモリセルのゲートをそれぞれワード線に接続し、ストリングの一端を第１の選択トランジスタを介してビット線に接続し、ストリングの他端を第２の選択トランジスタを介して共通ソース線に接続してなる不揮発性半導体メモリ装置において、ストリング中のメモリセルがそれぞれ接続されるワード線を順次選択し、ワード線に与える電圧を、ワード線が選択されている以外の間は第１の電圧で一定電圧に保ち、ワード線が選択されると第２の電圧に設定するワード線設定手段を備え、第１の電圧は接地電圧であり、第２の電圧は負電圧であり、ワード線設定手段は、メモリセルアレイのブロックを選択する第１のデコーダと、非選択のワード線に第１の電圧を供給し、選択したワード線に第２の電圧を供給する第２のデコーダと、第２のデコーダからの電源をワード線に供給するワード線ドライバとを含み、第１のデコーダは、ワード線ドライバを、ローレベルが負電圧となる信号で駆動することを特徴とする。
【００１９】
本発明の第１の実施形態に係る半導体メモリ装置は、複数のメモリセルを直列接続してなるストリングを複数配設し、同一行に並ぶメモリセルのゲートをそれぞれワード線に接続し、ストリングの一端を第１の選択トランジスタを介してビット線に接続し、ストリングの他端を第２の選択トランジスタを介して共通ソース線に接続してなる不揮発性半導体メモリ装置において、ストリング中のメモリセルがそれぞれ接続されるワード線を順次選択し、ワード線に与える電圧を、当該ワード線が選択されている以外の間は第１の電圧で一定電圧に保ち、ワード線が選択されると第２の電圧に設定するワード線設定手段を備え、第１の電圧は電源電圧であり、第２の電圧は接地電圧であり、ワード線設定手段は、メモリセルアレイのブロックを選択する第１のデコーダと、非選択のワード線に第１の電圧を供給し、選択したワード線に第２の電圧を供給する第２のデコーダと、第２のデコーダからの電源をワード線に供給するワード線ドライバとを含み、第１のデコーダは、ワード線ドライバを、ハイレベルが電源電圧となる信号で駆動することを特徴とする。
【００２０】
本発明に係る不揮発性半導体メモリ装置の読み出し方法は、複数のメモリセルを直列接続してなるストリングを複数配設し、同一行に並ぶメモリセルのゲートをそれぞれワード線に接続し、ストリングの一端を第１の選択トランジスタを介してビット線に接続し、ストリングの他端を第２の選択トランジスタを介して共通ソース線に接続してなる不揮発性半導体メモリ装置の読み出し方法において、ストリング中のメモリセルがそれぞれ接続されるワード線を順次選択し、ワード線に与える電圧を、ワード線が選択されている以外の間は第１の電圧で一定電圧に保ち、ワード線が選択されると第２の電圧に設定することを特徴とする。
【発明の効果】
【００２１】
本発明によれば、非選択のワード線の電圧を所定の電圧で固定し、ワード線選択時に、ワード線の電圧が所定の電圧に設定するようにしている。これにより、リードディスターブの影響を減少させることができる。また、本発明によれば、読み出し時に、電源電圧Ｖｃｃと接地電圧Ｖｓｓの範囲、又は、電源電圧Ｖｃｃを超えるような電圧が必要な場合でも、電源電圧Ｖｃｃの絶対値の１．５倍程度の電圧となる。このため、段数の多い昇圧回路が不要になり、動作時間が短縮でき、消費電力の削減を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１の実施形態の構成を示すブロック図である。
【図２】本発明の第１の実施形態におけるＮＡＮＤストリングの説明図である。
【図３】本発明の第１の実施形態の説明に用いる状態遷移図である。
【図４】本発明の第１の実施形態におけるメモリセルのスレッショルド値の分布の説明図である。
【図５】本発明の第１の実施形態におけるワード線の電圧波形の説明図である。
【図６】エンハンスメント型のＭＯＳトランジスタで所望のスレッショルド値のメモリセルを形成する場合の説明図である。
【図７】ディプレッション型のＭＯＳトランジスタで所望のスレッショルド値のメモリセルを形成する場合の説明図である。
【図８】フローティングゲートを有するエンハンスメント型のＭＯＳトランジスタにより所望のスレッショルド値の選択トランジスタを形成する場合の説明図である。
【図９】フローティングゲートを有するディプレッション型のＭＯＳトランジスタにより所望のスレッショルド値の選択トランジスタを形成する場合の説明図である。
【図１０】各タイミング設定したときのプリチャージ電流の説明図である。
【図１１】第１のタイミング設定を実現するための回路構成の説明図である。
【図１２】第１のタイミング設定の説明に用いるタイミング図である。
【図１３】本発明の第１の実施形態で第１のタイミングに設定した場合の各部の波形図である。
【図１４】第２のタイミング設定を実現するための回路構成の説明図である。
【図１５】第２のタイミング設定の説明に用いるタイミング図である。
【図１６】本発明の第１の実施形態で第２のタイミングに設定した場合の各部の波形図である。
【図１７】第３のタイミング設定を実現するための回路構成の説明図である。
【図１８】第３のタイミング設定の説明に用いるタイミング図である。
【図１９】本発明の第１の実施形態で第３のタイミングに設定した場合の各部の波形図である。
【図２０】各タイミングを設定するために用いる遅延回路の説明に用いるブロック図である。
【図２１】各部の電圧設定のための主要部の構成の説明に用いるブロック図である。
【図２２】Ｘデコーダの構成の説明に用いるブロック図である。
【図２３】ＶＸデコーダの構成の説明に用いるブロック図である。
【図２４】本発明の第１の実施形態におけるＸデコーダの構成の説明に用いるブロック図である。
【図２５】本発明の第１の実施形態におけるＶＸデコーダの構成の説明に用いるブロック図である。
【図２６】ＮチャネルＭＯＳトランジスタで負電圧を扱う場合の説明図である。
【図２７】本発明の第１の実施形態においてワード線に供給する電圧の生成回路の構成を示すブロック図である。
【図２８】本発明の第２の実施形態におけるメモリセルのスレッショルド値の分布の説明図である。
【図２９】本発明の第２の実施形態におけるワード線の電圧波形の説明図である。
【図３０】本発明の第２の実施形態で第１のタイミングに設定した場合の各部の波形図である。
【図３１】本発明の第２の実施形態で第２のタイミングに設定した場合の各部の波形図である。
【図３２】本発明の第２の実施形態で第３のタイミングに設定した場合の各部の波形図である。
【図３３】本発明の第２の実施形態におけるＸデコーダの構成の説明に用いるブロック図である。
【図３４】本発明の第２の実施形態におけるＶＸデコーダの構成の説明に用いるブロック図である。
【図３５】従来のＮＡＮＤストリングの構成の説明図である。
【図３６】従来のＮＡＮＤストリングのメモリセルのスレッショルド値の分布の説明図である。
【図３７】従来のＮＡＮＤ型フラッシュメモリにおけるワード線の電圧を示す波形図である。
【図３８】リードディスターブの要因の説明図である。
【図３９】リードディスターブの要因の説明図である。
【発明を実施するための形態】
【００２３】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下において本発明をＮＡＮＤ型フラッシュメモリに当てはめた場合について説明するが、本発明はＮＡＮＤ型フラッシュメモリに限るものではなく、その他の態様のメモリにも本発明を適用することができ、そのようなものも本発明の範囲に含まれる。
【００２４】
＜１．第１の実施形態＞
＜１−１．全体構成＞
図１は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの構成の概要を示すブロック図である。図１において、メモリセルアレイ１０には、複数のＮＡＮＤストリングが配設されている。ＮＡＮＤストリングは、図２に示すように、メモリセルＭ０、Ｍ１、…を直列接続し、その両端に選択トランジスタＳＧＤ及びＳＧＳを接続して構成される。選択トランジスタＳＧＤのドレインはビット線ＢＬに接続され、選択トランジスタＳＧＳのソースは共通ソース線ＡＲＶＳＳに接続される。各ＮＡＮＤストリングにおいて、水平方向に並ぶメモリセルＭ０、Ｍ１、…のゲートは、ワード線ＷＬ０、ＷＬ１、…に共通接続される。選択トランジスタＳＧＤのゲートは、選択信号線ＳＥＬＤに接続される。選択トランジスタＳＧＳのゲートは、選択信号線ＳＥＬＳに接続される。
【００２５】
図１において、コマンドデコーダ１１には、アドレスラッチイネーブル信号ＡＬＥ、リードイネーブル信号／ＲＥ、チップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ、ラッチイネーブル信号／ＣＬＥ、入出力信号Ｉ／Ｏ等のコマンドが入力される。コマンドデコーダ１１は、これらのコマンドをデコードして、メモリコントローラ１２に出力する。メモリコントローラ１２は、コマンドデコーダ１１からの出力に応じて、各部の制御を行う。
【００２６】
アドレスラッチ及びコマンドジェネレータ１３には、アドレスが取り込まれる。アドレスラッチ及びコマンドジェネレータ１３に取り込まれたアドレスは、アドレスデコーダ１４に送られると共に、コマンドデコーダ１１に送られる。
【００２７】
アドレスデコーダ１４は、入力されたアドレスをデコードして、メモリセルアレイ１０上でアクセスするメモリセルを決定する。
【００２８】
ＷＬ／ｕＷＬレギュレータ１５は、読み出し時の選択時及び非選択時のワード線電圧を発生するものであり、ワード線の数だけ設けられる。図１においてはワード線の数がｎ個（ＷＬ／ｕＷＬレギュレータ１〜ＷＬ／ｕＷＬレギュレータｎ）あるものとしてＷＬ／ｕＷＬレギュレータ１５は示されている。このワード線電圧は、垂直信号線ＶＸ０〜ＶＸｎを介して、メモリセルアレイ１０のワード線ＷＬ０〜ＷＬｎに送られる。
【００２９】
センスアンプコントローラ１６は、メモリセルアレイ１０中のセンスアンプを制御する。
【００３０】
デコーダ及び読み出し判定回路１７は、メモリセルアレイ１０からデータを読み出す場合に、メモリセルアレイ１０の読み出し信号からデータを判定する。このデータは、ＳＲＡＭ２２やラッチ１８を介し、Ｉ／Ｏバッファ１９を介して出力される。なお、ＳＲＡＭ２２はデータを格納し、ラッチ１８はデータを一時保持する。ＳＲＡＭやラッチ等のデータを格納又は一時保持する構成は、製品ごとに適宜変更可能である。
【００３１】
図１に示す本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリでは、読み出し時のワード線電圧を設定するＷＬ／ｕＷＬレギュレータ１５が設けられる。ＷＬ／ｕＷＬレギュレータ１５により、読み出し時に、非選択のワード線の電圧が所定の電圧ＶＰＰＬ（本実施形態では接地電圧Ｖｓｓ（０Ｖ））で固定され、選択時に、ワード線の電圧が所定の電圧ＶＲＥＡＤ（本実施形態では−３．５Ｖ）に下げられる。
【００３２】
コマンドデコーダ１１からリードモード信号ＲＤｚが出力され、ＷＬ／ｕＷＬレギュレータ１５がトリガされる。これにより、ワード線ＷＬ０〜ＷＬｎのうち、非選択のワード線の電圧がＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定される。そして、メモリセルの選択時には、ＷＬ／ｕＷＬレギュレータ１５により、選択に対応するメモリセルのワード線電圧のみがＶＲＥＡＤ（−３．５Ｖ）に下げられ、非選択に対応するメモリセルのワード線電圧はＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定されたままである。
【００３３】
このように、本発明の第１の実施形態では、読み出し時に、非選択のワード線の電圧を所定の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定し、ワード線選択時に、選択ワード線の電圧のみを所定の電圧ＶＲＥＡＤ（−３．５Ｖ）に下げるようにしている。これにより、リードディスターブの影響を減少させることができる。また、本発明の第１の実施形態では、メモリの電源として供給される電源電圧Ｖｃｃ（３Ｖ）を大きく超えるような高電圧が読み出し時に不要になる。このため、段数の多いチャージポンプ回路やブースターが不要になり、読み出し時の動作時間が短縮できると共に、エネルギー効率が改善し、消費電力の削減を図ることができる。
【００３４】
＜１−２．各動作モードでのワード線電圧設定＞
上述のように、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリでは、読み出し時に、非選択のワード線の電圧を所定の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定し、ワード線選択時に、ワード線の電圧を所定の電圧ＶＲＥＡＤ（−３．５Ｖ）に下げるようにしている。これは、読み出し動作状態に入ったら、先ず、全てのワード線ＷＬ０〜ＷＬｎの電圧を非選択時のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））にし、そのワード線のメモリセルが選択されるときだけ、ワード線電圧を、選択時のワード線電圧ＶＲＥＡＤ（−３．５Ｖ）に下げる態様が一例として挙げられる。
【００３５】
また、ＮＡＮＤ型フラッシュメモリは、読み出し状態の他、プログラムや消去等、様々なモード状態で使用される。この第１の実施形態では、読み出し状態が開始するときばかりでなく、各動作状態からレディ状態に遷移するときに、ワード線電圧を非選択時のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定するようにしている。
【００３６】
図３は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの動作状態遷移図を示すものである。本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの動作状態としては、読み出し動作状態ＳＴ１、プログラム動作状態ＳＴ２、消去動作状態ＳＴ３、ブート／リセット動作状態ＳＴ４、スタンバイ動作状態ＳＴ５、その他の動作状態ＳＴ６がある。そして、各動作状態に遷移する間のレディ状態ＳＴ７がある。ここでレディ状態ＳＴ７とは、いずれかのコマンドが受付可能な状態となっている状態である。
【００３７】
図３において、矢印は、各種コマンド入力された後で、既に行き先の動作状態が決まっていることを示している。また各種の動作状態の後には、レディ状態ＳＴ７に戻ることも示されている。
【００３８】
また、図３において、ＰＴ１〜ＰＴ７は、全てのワード線ＷＬの電圧を、非選択時のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））に設定するタイミングを示している。図３に示すように、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリでは、リードコマンドで読み出し動作が始まると、黒丸のタイミングＰＴ１で選択ブロック内の非選択ワード線の電圧が非選択のワード線の電圧ＶＰＰＬに設定される。また、読み出し動作状態ＳＴ１を含む全ての動作状態ＳＴ２〜ＳＴ６が終了してからレディ状態ＳＴ７に入るときに、レディ状態ＳＴ７に入る直前の黒丸のタイミングＰＴ２〜ＰＴ７で、全てのワード線の電圧を非選択のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））に設定している。
【００３９】
なお、消去動作状態ＳＴ３やプログラム動作状態ＳＴ２等で、レディ状態ＳＴ７を経由しない動作が連続して行われる場合には、全てのワード線の電圧を非選択のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））に設定する処理は行わない。また、レディ状態ＳＴ７の動作が連続される場合は、いったん全てのワード線の電圧は、非選択のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））に戻される。
【００４０】
このように、本発明の第１の実施形態では、読み出し動作状態に入ったら、全てのワード線電圧を非選択時のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定すると共に、各動作状態からレディ状態に遷移するときに、非選択のワード線の電圧を所定の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定している。これにより、ベリファイ動作等の時間を短縮することができる。また、後述する本発明の第２の実施形態では、上記の電圧ＶＰＰＬは、電源電圧Ｖｃｃであり、例えば、フラッシュメモリの３Ｖ製品では、３Ｖとして説明する。なお、従来のＮＡＮＤ型フラッシュメモリでは、ブログラム動作や消去動作を終えた後に、放電動作を行うものもあるが、本発明の第１及び第２の実施形態では、「読み出し動作状態に入ったら、全てのワード線電圧を非選択時のワード線の電圧ＶＰＰＬで固定する」こと、「各動作状態からレディ状態に遷移するときに、非選択のワード線の電圧を所定の電圧ＶＰＰＬで固定する」ことにより、従来と異なる動作を行う。
【００４１】
＜１−３．第１の実施形態でのメモリセルのスレッショルド値について＞
次に、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルのスレッショルド値について説明する。本発明の実施形態のＮＡＮＤ型フラッシュメモリでは、リードディスターブの影響を軽減すると共に、動作時間の短縮や消費電力の低減を図ることができるように、メモリセルのスレッショルド値を決定している。このようなメモリセルのスレッショルド値について、以下に説明する。
【００４２】
図２に示したように、ＮＡＮＤストリングは、メモリセルＭ０、Ｍ１、…を直列に接続し、その両端に選択トランジスタＳＧＤ及びＳＧＳを接続して構成される。メモリセル（ストリング数）の数は、例えば３２である。なお、図２では、電荷を格納し、データを記憶する領域を有するメモリセルの一例として、フローティングゲートを有するメモリセルが図示されている。
【００４３】
図４は、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリにおけるメモリセルＭ０、Ｍ１、…のスレッショルド値の分布を示すものである。図４に示す例では、メモリセルのスレッショルド値は、データ"１"のときには−６Ｖを中心にして分布し、データ"０"のときには−２．５Ｖを中心にして分布する。したがって、ワード線ＷＬ０、ＷＬ１、…に０Ｖを印加すれば、全てのメモリセルＭ０、Ｍ１、…はオンとなる。また、ワード線ＷＬ０、ＷＬ１、…に−３．５Ｖを印加すれば、メモリセルＭ０、Ｍ１、…がプログラムされていればオフとなり、メモリセルＭ０、Ｍ１、…がプログラムされていなければオンとなる。このため、この場合には、選択時のワード線の電圧ＶＲＥＡＤは−３．５Ｖ、非選択時のワード線の電圧ＶＰＰＬは接地電圧Ｖｓｓ（０Ｖ）となる。
【００４４】
このように、本発明の第１の実施形態の場合には、メモリセルのスレッショルド値は０Ｖ以下になる。ＮＯＲ型のメモリセルの場合には、データを０Ｖ以上に書き戻す必要があるが、ＮＡＮＤ型のメモリセルの場合には、メモリセルのスレッショルド値を０Ｖ以下に設定しても問題はない。
【００４５】
ここで、本発明の第１の実施形態では、非選択のワード線の電圧は、接地電圧又は０Ｖとして説明しているが、この電圧は、図４から理解できるように、データ"０"のスレッショルド値より高い値であれば良く、０Ｖ近傍でも良く、＋０．２Ｖから−０．２Ｖの範囲内でも良い。非選択のワード線の電圧は、データ"０"のスレッショルド値より高い値における適正な範囲で適宜変更可能である。また、選択時のワード線の電圧は、−３．５Ｖとして説明しているが、この電圧は、図４から理解できるように、データ"１"のスレッショルド値とデータ"０"のスレッショルド値との間の値であれば良く、−３．５Ｖ近傍でも良く、−３．３Ｖから−３．７Ｖの範囲内でも良い。これは、データ"０"のスレッショルド分布において、データ"０"のスレッショルド値の下側エッジの値（図４では−３Ｖ）を整形し、この値を例えば−２．５Ｖとすれば、選択時のワード線電圧は、−３．０Ｖとすることができることをも意味する。選択時のワード線の電圧は、データ"１"のスレッショルド値とデータ"０"のスレッショルド値との間の値における適正な範囲で適宜変更可能である。
【００４６】
また、フラッシュメモリ製品に即して、以下において本発明の第１の実施形態における電圧値とは違った非選択ワード線の電圧値および選択ワード線の電圧値について説明する。
【００４７】
フラッシュメモリの１．８Ｖ製品の場合、非選択時のワード線の電圧は、例えば１．８Ｖとすること想定される。フラッシュメモリの１．８Ｖ製品の非選択時のワード線の電圧は、データ"０"のスレッショルド値より高い値における適正な範囲で適宜変更可能である。フラッシュメモリの１．８Ｖ製品の非選択時のワード線の電圧の一例として、１．８Ｖ近傍、例えば＋２．０Ｖから＋１．６Ｖの範囲内の電圧が挙げられる。また、フラッシュメモリの１．８Ｖ製品の選択時のワード線の電圧は、例えば０Ｖまたは−１．２Ｖとすること想定される。すなわち、フラッシュメモリの１．８Ｖ製品の選択時のワード線の電圧は、データ"１"のスレッショルド値とデータ"０"のスレッショルド値との間の値における適正な範囲で適宜変更可能である。フラッシュメモリの１．８Ｖ製品の選択時のワード線の電圧の一例として、０Ｖまたは−１．２Ｖ近傍、例えば＋０．２Ｖから−０．２Ｖの範囲内、または−１．０Ｖから−１．４Ｖの範囲内が挙げられる。フラッシュメモリの１．８Ｖ製品の場合も上記本発明の第１の実施形態の場合と同様に、データ"０"のスレッショルド分布において、データ"０"のスレッショルド値の下側エッジの値を整形すれば、選択時のワード線電圧は、さらに別の電圧とすることができる。その上でフラッシュメモリの１．８Ｖ製品の選択時のワード線の電圧は、データ"１"のスレッショルド値とデータ"０"のスレッショルド値との間の値における適正な範囲で適宜変更可能である。
【００４８】
また、上記のような非選択時のワード線の電圧、および選択時のワード線の電圧以外であっても、電源電圧の絶対値の１．５倍の範囲内の電圧の４．５Ｖから−４．５Ｖ（または、−３．０Ｖ）の範囲内の選定可能な範囲で非選択時のワード線の電圧、および選択時のワード線の電圧を設定する構成であってもよい。後述するように、電源電圧の絶対値の１．５倍の範囲内の電圧で読み出しが行えれば、チャージポンプ回路やブースター回路の段数は２段程度で実現でき、効率も８０％程度となる。このため、動作速度の低下やエネルギー効率の低下には、殆どならないからである。
【００４９】
その中でも非選択時のワード線の電圧を正の電圧、特に電源電圧以下にし、選択時のワード線の電圧を負の電圧値にする構成が好ましい。
【００５０】
今後、フラッシュメモリの１．５Ｖ製品やフラッシュメモリの１．２Ｖ製品が登場してくるが、その場合でも非選択時のワード線の電圧はそれぞれ１．５Ｖ、１．２Ｖにし、選択時のワード線の電圧はそれぞれ−１．５Ｖ、−１．８Ｖにするというように非選択時のワード線の電圧から選択時のワード線の電圧までの電圧の幅が３Ｖにすることが想定される。しかしながら、本発明においてはフラッシュメモリの１．５Ｖ製品やフラッシュメモリの１．２Ｖ製品の場合も、上記本発明の第１の実施形態やフラッシュメモリの１．８Ｖ製品の説明が当てはまり、非選択時のワード線の電圧、および選択時のワード線の電圧は所定の幅を持つものとして扱う。上記以外の電圧値のフラッシュメモリについても同様である。
【００５１】
図５は、上述のように、選択時のワード線の電圧ＶＲＥＡＤを−３．５Ｖ、非選択時のワード線の電圧ＶＰＰＬを（接地電圧Ｖｓｓ（０Ｖ））とした場合の各ワード線の電圧波形を示すものである。
【００５２】
図５に示すように、読み出し動作の状態に入るときには、既に全てのワード線ＷＬ０、ＷＬ１、…、ＷＬ３１は、非選択のワード線の電圧０Ｖに設定されている。そして、ワード線ＷＬ０が選択されると、ワード線ＷＬ０の電圧が選択時のワード線電圧である−３．５Ｖに下がり、データ読み出しを終了すると、ワード線ＷＬ０の電圧は０Ｖに戻る。次にワード線ＷＬ１が選択されると、ワード線ＷＬ１の電圧が選択時のワード線電圧である−３．５Ｖに下がり、データ読み出しを終了すると、ワード線ＷＬ０の電圧は０Ｖに戻る。以下、ワード線ＷＬ２、…、ＷＬ３１の電圧が選択時のワード線電圧である−３．５Ｖに下がり、データ読み出しを終了すると、ワード線ＷＬ０の電圧は０Ｖに戻っていく。その間、他の非選択のワード線の電圧は、０Ｖで一定である。
【００５３】
このように、本発明の第１の実施形態では、ストリング数がどのような場合であっても、１つのメモリセルの電圧は、選択時に１回−３．５Ｖに下げられ、他の期間では０Ｖで一定である。このように、読み出し時にパルス状の電圧がワード線に印加されず、また、メモリセルに与えられる電圧は殆ど０Ｖで一定であるから、リードディスターブの影響は殆どなくなる。
【００５４】
上述のように、本発明の実施形態では、読み出し動作状態では、全てのワード線電圧を非選択時のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））にして、そのワード線のメモリセルが選択されるときに、選択に対応するメモリセルのワード線電圧を、選択時のワード線の電圧ＶＲＥＡＤ（−３．５Ｖ）に下げるようにしている。このようなスレッショルド値は、以下のようにして、設定することができる。
【００５５】
図６は、エンハンスメント型のＭＯＳトランジスタで、メモリセルＭ０、Ｍ１、…を形成した場合のスレッショルド値の設定を説明したものである。
【００５６】
図６（Ａ）は、選択時のワード線電圧が２．５Ｖ、非選択時のワード線電圧が６Ｖのメモリセルのトランジスタを形成する場合の例を示している（図３６参照）。この場合、消去時のスレッショルド値Ｖｔｈが０Ｖを中心に分布し、プログラム時のスレッショルド値Ｖｔｈが３．５Ｖを中心に分布する。
【００５７】
エンハンスメント型のＭＯＳトランジスタの場合、図６（Ａ）に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈは、＋０．７Ｖである。ここで、ゲートを０Ｖにして、基板及びＰウェルに例えば２０Ｖの高電圧を印加して消去を行う。このようにすると、ＦＮトンネル電流によりメモリセルのフローティングゲートからＰウェルに電子が放出され、そのスレッショルド値Ｖｔｈは例えば０Ｖに下降する。プログラム時には、ゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが例えば＋３．５Ｖに上昇する。このように、図６（Ａ）の例では、消去時のスレッショルド値Ｖｔｈが０Ｖ、プログラム時のスレッショルド値Ｖｔｈが３．５Ｖになる。
【００５８】
図６（Ｂ）は、図４に示したように、選択時のワード線電圧が−３．５Ｖ、非選択時のワード線電圧が０Ｖのスレッショルド値のメモリセルのトランジスタを形成する場合の例を示している。エンハンスメント型の場合、図６（Ｂ）に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈは、＋０．７Ｖである。ここで、ゲートを０Ｖにして、Ｐウェル及び基板に例えば２０Ｖの高電圧を印加して消去を行う。このようにすると、メモリセルのフローティングゲートからＰウェルに電子が放出されていく。このとき、印加する電圧パルス数等を制御することで、フローティングゲートから多数の電子を放出させると、そのスレッショルド値Ｖｔｈは−６Ｖに下降する。プログラム時には、ゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが０Ｖに上昇する。このように、図６（Ｂ）の例では、消去時のスレッショルド値Ｖｔｈが−６Ｖ、プログラム時のスレッショルド値Ｖｔｈが−２．５Ｖになる。
【００５９】
図６（Ｃ）は、図４に示したように、選択時のワード線電圧が−３．５Ｖ、非選択時のワード線電圧が０Ｖの第１のスレッショルド値設定のメモリセルのトランジスタを形成する場合の他の例を示している。この例では、消去時に、ゲートを−２０Ｖにして、Ｐウェルに０Ｖを印加する。このようにすると、メモリセルのフローティングゲートからＰウェルに電子が放出され、そのスレッショルド値Ｖｔｈは−６Ｖに下降する。プログラム時には、ゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが０Ｖに上昇する。このように、図６（Ｃ）の例では、消去時のスレッショルド値Ｖｔｈが−６Ｖ、プログラム時のスレッショルド値Ｖｔｈが−２．５Ｖになる。なお、消去時に、Ｐウェルに＋１０Ｖを印加して、ゲートに−１０Ｖを印加しても良い。
【００６０】
以上のようにして形成したスレッショルド値を同一にするエンハンスメント型のＭＯＳトランジスタ構造により、例えばＮＡＮＤ型フラッシュメモリにおける複数のメモリセルを構成させると、メモリセルの制御が容易になる。
なお、
【００６１】
図７は、ディプレッション型のＭＯＳトランジスタで、メモリセルＭ０、Ｍ１、…を形成した場合のスレッショルド値の設定を説明したものである。
【００６２】
図７（Ａ）は、選択時のワード線電圧が２．５Ｖ、非選択時のワード線電圧が６Ｖのメモリセルのトランジスタを形成する場合の例を示している。この場合、消去時のスレッショルド値Ｖｔｈが０Ｖを中心に分布し、プログラム時のスレッショルド値Ｖｔｈが３．５Ｖを中心に分布する。
【００６３】
ディプレッション型のＭＯＳトランジスタの場合、図７（Ａ）に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈは、−１Ｖである。ここで、ゲートを０Ｖにして、Ｐウェルに例えば２０Ｖの高電圧を印加して消去を行う。このようにすると、そのスレッショルド値Ｖｔｈは例えば−２Ｖに下降する。プログラム時には、ゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが徐々に上昇して例えば＋３．５Ｖに上昇する。このように、図７（Ａ）の例では、消去時のスレッショルド値Ｖｔｈが−２Ｖ、プログラム時のスレッショルド値Ｖｔｈが３．５Ｖになる。
【００６４】
図７（Ｂ）は、図４に示したように、選択時のワード線電圧が−３．５Ｖ、非選択時のワード線電圧が０Ｖの第１のメモリセルのトランジスタを形成する場合の例を示している。ディプレッション型の場合、図７（Ｂ）に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈは、−１Ｖである。ここで、ゲートを０Ｖにして、Ｐウェルに例えば２０Ｖの高電圧を印加して消去を行う。このようにすると、メモリセルのフローティングゲートからＰウェルに電子が放出されていく。このとき、印加する電圧パルス数等を制御することで、そのスレッショルド値Ｖｔｈは−６Ｖに下降する。プログラム時には、ゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが−２．５Ｖに上昇する。このように、図７（Ｂ）の例では、消去時のスレッショルド値Ｖｔｈが−６Ｖ、プログラム時のスレッショルド値Ｖｔｈが−２．５Ｖになる。
【００６５】
上述のように、フローティングゲートを有するメモリセルでは、スレッショルド値を調整できる。図２に示したようなＮＡＮＤストリングを構成する場合の選択トランジスタＳＧＤ及びＳＧＳとしては、フローティングゲートを持たない通常のＭＯＳトランジスタで構成する他、メモリセルのトランジスタと同様なフローティングゲートを有するＭＯＳトランジスタから構成することもできる。選択トランジスタＳＧＤ及びＳＧＳを、メモリセルのトランジスタと同様なフローティングゲートを有するＭＯＳトランジスタから構成することの利点は、メモリセルＭ０、Ｍ１、…のトランジスタと同様のプロセスで選択トランジスタＳＧＤ及びＳＧＳを形成できることの他に、スレッショルド値を調整できることである。
【００６６】
以上のようにして形成したスレッショルド値を同一にするディプレッション型のＭＯＳトランジスタ構造により、例えばＮＡＮＤ型フラッシュメモリにおける複数のメモリセルを構成させると、メモリセルの制御が容易になる。
【００６７】
図８は、フローティングゲートを有するエンハンスメント型のＭＯＳトランジスタにより選択トランジスタを形成する場合の例を示している。
【００６８】
図８（Ａ）は、エンハンスメント型のフローティングゲートを有するＭＯＳトランジスタから、スレッショルド値が２Ｖの選択トランジスタを形成する例である。エンハンスメント型の場合、図８（Ａ）に示すように、製造プロセス終了後、イニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈは、＋０．７Ｖである。ここで、ゲートを０Ｖにして、基板及びＰウェルに例えば２０Ｖの高電圧を印加して消去を行う。このとき、印加する電圧パルス数等を調整することで、そのスレッショルド値Ｖｔｈを０Ｖに設定する。このようにすると、メモリセルのフローティングゲートからＰウェルに電子が放出され、スレッショルド値Ｖｔｈは０Ｖに下降する。そして、ゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにして、プログラムする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが上昇する。これにより、スレッショルド値が２．０Ｖの選択トランジスタが形成できる。
【００６９】
図８（Ｂ）は、フローティングゲートを有するエンハンスメント型のＭＯＳトランジスタにより、スレッショルド値が１．５Ｖの選択トランジスタを形成する場合の例を示している。
【００７０】
フローティングゲートを有するエンハンスメント型のＭＯＳトランジスタの場合、図８（Ｂ）に示すように、製造プロセス終了後、消去もプログラムもしていないイニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈは、＋０．７Ｖと一定であればよいが、ばらつきがあり、メモリセルのスレッショルド値Ｖｔｈが＋０．８Ｖ等であることがある。ここで、例えばゲートを０Ｖにして、Ｐウェルに例えば２０Ｖの高電圧を印加して消去を行う。このようにすると、メモリセルのフローティングゲートからＰウェルに電子が放出され、スレッショルド値Ｖｔｈは下降する。このとき、印加する電圧パルス数等を調整することで、上記のようなスレッショルド値Ｖｔｈが＋０．８Ｖのメモリセルは消去後のスレッショルド値Ｖｔｈが＋０．７Ｖに設定される。そして、スレッショルド値Ｖｔｈを＋０．７Ｖに設定されたメモリセルのゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにして、プログラムする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが上昇する。これにより、スレッショルド値が１．５Ｖの選択トランジスタが形成できる。
【００７１】
ＮＡＮＤ型フラッシュメモリの電源電圧Ｖｃｃは３Ｖである。このように、選択トランジスタのスレッショルド値が１．５Ｖになっていると、接地電圧Ｖｓｓ（０Ｖ）と、電源電圧Ｖｃｃ（３Ｖ）の中間にスレッショルド値（１．５Ｖ）があることになり、使い易いものとなる。
【００７２】
図８（Ｃ）は、フローティングゲートを有するエンハンスメント型のＭＯＳトランジスタにより、スレッショルド値が１．５Ｖの選択トランジスタを形成する場合の他の例を示している。この例では、消去を行わず、ゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにして、プログラムする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが上昇する。このとき、印加する電圧パルス数等を調整することで、そのスレッショルド値Ｖｔｈを１．５Ｖに設定する。これにより、スレッショルド値が１．５Ｖの選択トランジスタが形成できる。イニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈのバラツキが少ない場合には、このように消去を行わずに、プログラムだけで、スレッショルド値が１．５Ｖの選択トランジスタが形成できる。
【００７３】
以上のようにして形成したスレッショルド値を同一にするエンハンスメント型のＭＯＳトランジスタにより、例えばＮＡＮＤ型フラッシュメモリにおける複数の選択トランジスタを構成させると、選択トランジスタの制御が容易になる。
【００７４】
図９は、フローティングゲートを有するディプレッション型のＭＯＳトランジスタにより、選択トランジスタＳＧＤ及びＳＧＳを形成する場合の例を示している。
【００７５】
図９（Ａ）は、フローティングゲートを有するディプレッション型のＭＯＳトランジスタにより、スレッショルド値が２．０Ｖの選択トランジスタを形成する場合の例を示している。ディプレッション型の場合、図９（Ａ）に示すように、製造プロセス終了後、消去もプログラムもしていないイニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈは、−１Ｖである。ここで、ゲートに例えば２０Ｖの高電圧を印加し、基板及びＰウェルを例えば０Ｖにして、プログラムする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが上昇する。これにより、スレッショルド値が２．０Ｖの選択トランジスタが形成できる。
【００７６】
図９（Ｂ）は、フローティングゲートを有するディプレッション型のＭＯＳトランジスタにより、スレッショルド値が１．５Ｖの選択トランジスタを形成する場合の例を示している。ディプレッション型の場合、図９（Ｂ）に示すように、製造プロセス終了後、消去もプログラムもしていないイニシャル状態のときのメモリセルのスレッショルド値Ｖｔｈは、−１Ｖである。ここで、ゲートに例えば２０Ｖの高電圧を印加し、Ｐウェルを例えば０Ｖにして、プログラムする。このようにすると、Ｐウェルからフローティングゲートに電子が注入され、そのスレッショルド値Ｖｔｈが上昇する。このとき、印加する電圧パルス数等を調整することにより、スレッショルド値が１．５Ｖになるように調整する。これにより、スレッショルド値が１．５Ｖの選択トランジスタが形成できる。
【００７７】
以上のようにして形成したスレッショルド値を同一にするディプレッション型のＭＯＳトランジスタにより、例えばＮＡＮＤ型フラッシュメモリにおける複数の選択トランジスタを構成させると、選択トランジスタの制御が容易になる。
【００７８】
なお、図６〜図９のメモリセルＭ０、Ｍ１、・・・及びＭＯＳトランジスタのスレッショルド値の調整時、その時のメモリセル、ＭＯＳトランジスタのコントロールゲートの電圧は、後述する図２１及び図２２に示されるＸデコーダにより、所定の電圧にすることが可能である。所定の電圧は段落００５５〜段落００７７で示される電圧設定とする。
【００７９】
＜１−４．第１の実施形態での読み出しタイミングについて＞
次に、本発明の実施形態のＮＡＮＤ型フラッシュメモリにおける読み出しタイミングについて説明する。先ず、ＮＡＮＤ型フラッシュメモリの読み出し動作の概要について説明する。
【００８０】
図１０に示すようなＮＡＮＤストリングからデータを読み出す場合には、ビット線ＢＬをプリチャージしておき、選択トランジスタＳＧＤを導通させ、非選択のワード線の電圧をＶＰＰＬに設定し、選択したワード線の電圧をＶＲＥＡＤに設定し、選択トランジスタＳＧＳを導通させる。前述したように、本発明の第１実施形態では、選択時のワード線の電圧ＶＲＥＡＤは−３．５Ｖ、非選択時のワード線電圧ＶＰＰＬは０Ｖである。
【００８１】
図１０では、メモリセルＭ２が選択されており、ワード線ＷＬ２が選択時のワード線の電圧ＶＲＥＡＤ（−３．５Ｖ）であり、他のワード線の電圧は、非選択時のワード線の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））になっている。
【００８２】
このようにすると、選択したメモリセルがプログラムされているかどうかに応じて、ビット線ＢＬの電圧が変化する。
【００８３】
すなわち、非選択のワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ３１の電圧をＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））に設定すると、非選択のメモリセルＭ０、Ｍ１、Ｍ３〜Ｍ３１は全てオンとなる。また、選択したワード線ＷＬ２のワード線電圧をＶＲＥＡＤ（−３．５Ｖ）に設定すると、メモリセルＭ２がプログラムされていなければ、メモリセルＭ２はオンとなり、メモリセルＭ２がプログラムされていれば、メモリセルＭ２はオフとなる。
【００８４】
したがって、メモリセルＭ２がプログラムされていなければ、ビット線ＢＬにチャージされていた電荷が選択トランジスタＳＧＤ、メモリセルＭ０〜Ｍ３１、選択トランジスタＳＧＳを介して、共通ソース線ＡＲＶＳＳに流れ、ビット線ＢＬの電圧が下降していく。これに対して、メモリセルＭ２がプログラムされていれば、メモリセルＭ２がオフするので、ビット線ＢＬにチャージされていた電荷は共通ソース線ＡＲＶＳＳに流れることはなく、ビット線ＢＬの電圧は下降しない。よって、ビット線ＢＬの電圧から、データを判定することができる。
【００８５】
図１に示した本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの構成では、センスアンプコントローラ１６により、ビット線ＢＬのプリチャージの制御が行われる。また、ＷＬ／ｕＷＬレギュレータ１５により、選択時のワード線の電圧ＶＲＥＡＤと非選択時のワード線の電圧ＶＰＰＬが設定される。そして、データ読み出し判定回路１７により、ビット線ＢＬの電圧から、データが判定される。このデータがＳＲＡＭ２２に格納され、ラッチ１８に取り込まれ、Ｉ／Ｏバッファ１９から取り出される。
【００８６】
このように、ＮＡＮＤ型フラッシュメモリでは、ビット線ＢＬをプリチャージし、選択トランジスタＳＧＤを導通させ、ワード線ＷＬ２のワード線電圧をＶＲＥＡＤに設定し、他の非選択時のワード線ＷＬ０、ＷＬ１、ＷＬ３〜ＷＬ３１の電圧をＶＰＰＬに設定し、選択トランジスタＳＧＳを導通させ、ビット線ＢＬの電圧を判定することで、データの読み出しが行える。このときのタイミングについて説明する。
【００８７】
前述したように、本発明の第１の実施形態では、読み出し動作の状態に入ると、全てのワード線の電圧がＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定され、メモリセルの選択時に、ワード線電圧が電圧ＶＲＥＡＤ（−３．５Ｖ）に下げられるので、ワード線の設定タイミングについては、選択時のワード線電圧を設定するタイミングだけを考慮すれば良い。よって、読み出し時に考慮しなければならないタイミングは、ビット線ＢＬをプリチャージするタイミングと、選択トランジスタＳＧＤをオンするタイミングと、選択ワード線の電圧をＶＲＥＡＤに下げるタイミングと、選択トランジスタＳＧＳをオンするタイミングである。
【００８８】
これらの中で、選択トランジスタＳＧＳをオンするタイミングについては、最後に行うことが好ましい。なぜなら、選択トランジスタＳＧＳがオンになると、データが確定する前にビット線ＢＬの電荷がディスチャージしてしまうことがあるからである。また、ビット線ＢＬのプリチャージはデータを確定するために行うので、ワード線を選択時のワード線電圧ＶＲＥＡＤに下げるタイミングより前に行う。以上の点から考慮すると、本発明の実施形態における読み出し時のタイミングとしては、以下の３つのタイミング設定が考えられる。
【００８９】
（１）第１のタイミング設定
ビット線ＢＬのプリチャージを開始した後、選択トランジスタＳＧＤをオンし、次に、選択ワード線の電圧をＶＲＥＡＤに下げ、最後に、選択トランジスタＳＧＳをオンする。
【００９０】
（２）第２のタイミング設定
ビット線ＢＬのプリチャージを開始すると同時に選択トランジスタＳＧＤをオンし、プリチャージが完了したら、選択ワード線の電圧をＶＲＥＡＤに下げ、最後に、選択トランジスタＳＧＳをオンする。
【００９１】
（３）第３のタイミング設定
ビット線ＢＬのプリチャージを開始し、選択ワード線電圧をＶＲＥＡＤに下げ、選択トランジスタＳＧＤをオンし、最後に、選択トランジスタＳＧＳをオンする。なお、選択トランジスタＳＧＤ及び選択トランジスタＳＧＳをオンする順番を変えたものでも良い。
【００９２】
第１のタイミング設定は、ビット線ＢＬをプリチャージし、選択トランジスタＳＧＤをオンし、選択ワード線の電圧をＶＲＥＡＤに下げ、最後に、選択トランジスタＳＧＳをオンするという、ＮＡＮＤ型ストリングの基本的な読み出し方法に沿った設定である。この場合、図１０に示すように、選択トランジスタＳＧＤをオンするまで、ＮＡＮＤストリングのプリチャージは行われない。選択トランジスタＳＧＤをオンさせてからＮＡＮＤストリングがプリチャージされるまで、選択ワード線の電圧をＶＲＥＡＤに下げるタイミングを待つ。
【００９３】
また、上記（１）の第１のタイミング設定において、非選択のワード線の電圧を所望の電圧値に固定しているため、ビット線ＢＬのプリチャージを開始した後から選択トランジスタＳＧＳをオンするまでの間の所定期間に、非選択のワード線の電圧の立ち上げ動作、及び立ち下げ動作を行っていない。
【００９４】
第２のタイミング設定は、ビット線ＢＬのプリチャージの開始タイミングと選択トランジスタＳＧＤをオンするタイミングが同時であるので、図１０に示すように、プリチャージの開始と共に、ＮＡＮＤストリングのプリチャージも行われていく。このため、選択ワード線の電圧をＶＲＥＡＤに下げるまでの動作マージンを確保でき、出力サイクルを早め、高速読み出しが可能になる。
【００９５】
また、上記（２）の第２のタイミング設定において、非選択のワード線の電圧を所望の電圧値に固定しているため、ビット線ＢＬのプリチャージを開始すると同時に選択トランジスタＳＧＤをオンした後から選択トランジスタＳＧＳをオンするまでの間の所定期間に、非選択のワード線の電圧の立ち上げ動作、及び立ち下げ動作を行っていない。
【００９６】
第３のタイミング設定は、選択ワード線電圧をＶＲＥＡＤに下げてから選択トランジスタＳＧＤをオンしているので、図１０に示すように、選択ワード線のメモリセルＭ２がプログラムされていれば、メモリセルＭ２はオフとなる。このため、メモリセルＭ２がプログラムされている場合、選択トランジスタＳＧＤをオンさせたときに、ＮＡＮＤストリング中のメモリセルＭ２までしかプリチャージされないことになり、消費電力の低減を図ることができる。
【００９７】
また、上記（３）の第３のタイミング設定において、非選択のワード線の電圧を所望の電圧値に固定しているため、ビット線ＢＬのプリチャージを開始した後から選択トランジスタＳＧＳをオンするまでの間の所定期間に、非選択のワード線の電圧の立ち上げ動作、及び立ち下げ動作を行っていない。
【００９８】
次に、各タイミング設定での動作について説明する。先ず、第１のタイミング設定の場合について説明する。前述したように、第１のタイミング設定は、ビット線ＢＬのプリチャージを開始した後、選択トランジスタＳＧＤをオンし、次に、選択ワード線の電圧をＶＲＥＡＤに下げ、最後に、選択トランジスタＳＧＳをオンするものである。このようなタイミングの設定は、図１１（Ａ）〜図１１（Ｃ）に示すようなタイミング回路により実現できる。
【００９９】
図１１（Ａ）は、プリチャージ信号ＰＲＥのタイミング設定回路、図１１（Ｂ）は、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤのタイミング回路、図１１（Ｃ）は、選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳのタイミング回路である。
【０１００】
図１で説明したように、読み出し状態になると、コマンドデコーダ１１からのリードモード信号ＲＤｚがハイレベルになる。図１１（Ａ）に示すように、プリチャージ信号ＰＲＥは、リードモード信号ＲＤｚと、遅延素子３１、３２，３３を介されたリードモード信号ＲＤｚとをＮＡＮＤゲート３４に供給することで形成できる。
【０１０１】
図１１（Ｂ）に示すように、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤは、遅延素子３５、３６で遅延されたリードモード信号ＲＤｚと、プリチャージ信号ＰＲＥ（図１１（Ａ））とをＮＡＮＤゲート３７に供給し、このＮＡＮＤゲート３７の出力信号ＳＥＬＤＢを選択スイッチドライバ３８（図２４の選択スイッチドライバ２４２に対応する）に供給して形成できる。
【０１０２】
図１１（Ｃ）に示すように、選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳは、図１１（Ｂ）で示した信号ＳＥＬＤＢを、遅延素子３９、４０、４１、４２で遅延させた信号ＳＥＬＳＢを、選択スイッチドライバ４３（図２４の選択スイッチドライバ２４３に対応する）に供給して形成できる。
【０１０３】
なお、以上の図１１（Ａ）乃至図１１（Ｃ）における遅延素子による遅延の度合いは、様々な時間オーダーが考えられる。そして、その内の所望するタイミングの時間オーダーにより上記構成以外にも様々な構成のタイミング設定回路及びタイミング回路が考えられ、それらも本発明に含まれる。
【０１０４】
また、ワード線のタイミングについては、Ｘデコーダ２００（図２４）のブロック選択信号ＳＥＬＢ＿Ｎのタイミングや、高圧電源ＨＶ１、ＨＶ２、ＨＶ３の調整や、ＶＸデコーダ２０１（図２５）のスイッチングタイミングで調整できる。
【０１０５】
図１２は、第１のタイミングに設定した場合の各部のタイミングを示すものである。図１２に示すように、リードモード信号ＲＤｚがハイレベルになると、プリチャージ信号ＰＲＥがローレベルになり、それから、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤがハイレベルになり、選択トランジスタＳＧＤがオンする。そして、選択ワード線の電圧がＶＲＥＡＤに下がり、最後に、選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳがハイレベルになり、選択トランジスタＳＧＳがオンする。選択ワード線（選択ＷＬ）の電圧がＶＲＥＡＤに下がった後に、選択トランジスタＳＧＳがオンするという動作のマージン（ｍａｒｇｉｎ）を確保する必要があるが、図１１において説明したタイミング設定回路及びタイミング回路により上記動作のマージンを確保している。
【０１０６】
図１３は、第１のタイミングに設定したときの各部の波形を示すものである。前述したように、第１のスレッショルド値の設定例では、選択時のワード線の電圧ＶＲＥＡＤは−３．５Ｖ、非選択時のワード線の電圧ＶＰＰＬは接地電圧Ｖｓｓ（０Ｖ）である。
【０１０７】
図１３に示すように、時刻Ｔ１１では、コマンドデコーダ１１からのリードコマンドＲＤが受け付けられると、イニシャル動作に入り、信号ＰＳＥＬでビット線ＢＬがディスチャージされる。この時点では、選択ワード線ＷＬの電圧も、非選択ワード線ｕＷＬの電圧も、接地電圧Ｖｓｓ（０Ｖ）である。
【０１０８】
次に、時刻Ｔ１２で、プリチャージ信号ＰＲＣＨがローレベルになり、ビット線ＢＬのプリチャージが開始される。これにより、ビット線ＢＬの電圧が上昇していく。ここでは、ビット線ＢＬを１Ｖにプリチャージしている。
【０１０９】
なお、プリチャージの終了タイミングは、プリチャージ開始以降で、選択信号線ＳＥＬＤが立ち上がる前後か同時でも良いし、選択ワード線ＷＬが立ち下がる前後か同時でも良いし、選択信号線ＳＥＬＳの立ち上がる前か、同時でも良い（信号ＰＲＣＨの点線参照）。選択信号線ＳＥＬＤが立ち上がる以前にプリチャージを終了すれば、消費電流が少なくできる利点がある。プリチャージの終了をそれ以降にすれば、プリチャージの時間を長くできる。また、選択トランジスタＳＧＤが開いた後に、選択ワード線ＷＬまでの分も追加してチャージされるので、ビット線ＢＬのデータによるレベル差を大きく取れ、リードマージンが上がる。
【０１１０】
次に、時刻Ｔ１３で、選択信号線ＳＥＬＤの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＤがオンされる。
【０１１１】
次に、時刻Ｔ１４で、選択ワード線ＷＬの電圧が−３．５Ｖに下げられ、時刻Ｔ１５で、選択信号線ＳＥＬＳの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＳがオンされる。
【０１１２】
時刻Ｔ１６で、ビット線ＢＬの読み出し判定後、選択信号線ＳＥＬＤ及びＳＥＬＳの電圧が０Ｖに戻され、選択ワード線ＷＬの電圧が０Ｖ（接地電圧Ｖｓｓ）に戻される。
【０１１３】
時刻Ｔ１７で、ラッチパルスＬａｔｃｈにより、出力データがラッチ１８にラッチされ、Ｉ／Ｏバッファ１９から出力される。また、時刻Ｔ１１〜Ｔ１７の間、非選択のワード線ｕＷＬは、固定電位を維持している。
【０１１４】
次に、第２のタイミング設定の場合について説明する。第２のタイミング設定は、ビット線ＢＬのプリチャージを開始すると同時に選択トランジスタＳＧＤをオンし、プリチャージが完了したら、選択ワード線の電圧をＶＲＥＡＤに下げ、最後に、選択トランジスタＳＧＳをオンすることで、高速動作を可能にしたものである。このようなタイミングの設定は、図１４（Ａ）〜図１４（Ｄ）に示すようなタイミング回路により実現できる。
【０１１５】
図１４（Ａ）は、プリチャージ信号ＰＲＥのタイミング設定回路、図１４（Ｂ）は、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤのタイミング回路、図１４（Ｃ）及び図１４（Ｄ）は、選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳのタイミング回路である。
【０１１６】
読み出し状態になると、コマンドデコーダ１１からのリードモード信号ＲＤｚがハイレベルになる。図１４（Ａ）に示すように、プリチャージ信号ＰＲＥは、リードモード信号ＲＤｚと、遅延素子５１〜５５を介されたリードモード信号ＲＤｚとをＮＡＮＤゲート５６に供給することで形成できる。
【０１１７】
図１４（Ｂ）に示すように、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤは、遅延素子５７、５８、５９で遅延されたリードモード信号ＲＤｚにより出力信号ＳＥＬＤＢを形成し、この信号ＳＥＬＤＢを選択スイッチドライバ３８（図２４の選択スイッチドライバ２４２に対応する）に供給して形成できる。
【０１１８】
選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳは、図１４（Ｃ）に示すように、信号ＳＥＬＤＢ（図１４（Ｂ））を遅延素子６０、６１、６２で遅延させて信号ＳＥＬＤＢＢを形成し、図１４（Ｄ）に示すように、この信号ＳＥＬＤＢＢとプリチャージ信号ＰＲＥとをＮＡＮＤゲート６３に供給し、ＮＡＮＤゲート６３の出力を遅延素子６４、６５を介して、選択スイッチドライバ４３（図２４の選択スイッチドライバ２４３に対応する）に供給して形成できる。
【０１１９】
なお、遅延素子６０〜６２は、選択トランジスタＳＧＤへの配線抵抗と配線容量とにより生じる遅延以上の遅延量をもち、遅延素子６４、６５は、ワード線の配線抵抗と配線容量とにより生じる遅延以上の遅延量をもつ。
【０１２０】
また、以上の図１４（Ａ）乃至図１４（Ｄ）における遅延素子による遅延の度合いは、様々な時間オーダーが考えられる。そして、その内の所望するタイミングの時間オーダーにより上記構成以外にも様々な構成のタイミング設定回路及びタイミング回路が考えられ、それらも本発明に含まれる。
【０１２１】
図１５は、第２のタイミングに設定した場合の各部のタイミングを示すものである。図１５に示すように、リードモード信号ＲＤｚがハイレベルになると、プリチャージ信号ＰＲＥがローレベルになり、プリチャージを行っているのと同時に、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤがハイレベルになり、選択トランジスタＳＧＤがオンする。そして、選択ワード線の電圧がＶＲＥＡＤに下がり、最後に、選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳがハイレベルになり、選択トランジスタＳＧＳがオンする。なお、プリチャージ信号ＰＲＥがローレベルからハイレベルに戻るタイミングは、駆動信号ＧＳＥＬＳがハイレベルになる前であれば、選択ワード線の電圧がＶＲＥＡＤに下がる前でも後でもよい。選択ワード線の電圧がＶＲＥＡＤに下がった後に、選択トランジスタＳＧＳがオンするという動作のマージン（ｍａｒｇｉｎ）を確保する必要があるが、図１４において説明したタイミング設定回路及びタイミング回路により上記動作のマージンを確保している。
【０１２２】
図１６は、第２のタイミングに設定したときの各部の波形を示すものである。図１６に示すように、時刻Ｔ２１では、コマンドデコーダ１１からのリードコマンドＲＤが受け付けられると、イニシャル動作に入り、信号ＰＳＥＬでビット線ＢＬがディスチャージされる。この時点では、選択ワード線ＷＬの電圧も、非選択ワード線ｕＷＬの電圧も、０Ｖ（Ｖｓｓ）である。
【０１２３】
次に、時刻Ｔ２２で、プリチャージ信号ＰＲＣＨがローレベルになり、ビット線ＢＬのプリチャージが開始される。これにより、ビット線ＢＬの電圧が上昇していく。ここでは、ビット線ＢＬを１Ｖにプリチャージしている。これと同時に、時刻Ｔ２２で、選択信号線ＳＥＬＤの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＤがオンされる。
【０１２４】
なお、プリチャージの終了タイミングは、プリチャージ開始以降で、選択信号線ＳＥＬＤが立ち上がる前後か同時でも良いし、選択ワード線ＷＬが立ち下がる前後か同時でも良いし、選択信号線ＳＥＬＳの立ち上がる前か同時でも良い（信号ＰＲＣＨの点線参照）。選択信号線ＳＥＬＤが立ち上がる以前にプリチャージを終了すれば、消費電流が少なくできる利点がある。プリチャージの終了をそれ以降にすれば、プリチャージの時間を長くできる。また、選択トランジスタＳＧＤが開いた後に、選択ワード線ＷＬまでの分も追加してチャージされるので、ビット線ＢＬのデータによるレベル差を大きく取れ、リードマージンが上がる。
【０１２５】
次に、時刻Ｔ２３で、選択ワード線ＷＬの電圧が−３．５Ｖに下げられ、時刻Ｔ２４で、選択信号線ＳＥＬＳの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＳがオンされる。
【０１２６】
時刻Ｔ２５で、ビット線ＢＬの読み出し判定後、選択信号線ＳＥＬＤ及びＳＥＬＳの電圧が０Ｖに戻され、選択ワード線ＷＬの電圧が０Ｖ（接地電圧Ｖｓｓ）に戻される。
【０１２７】
時刻Ｔ２６で、ラッチパルスＬａｔｃｈにより、出力データがラッチ１８にラッチされ、Ｉ／Ｏバッファ１９から出力される。また、時刻Ｔ２１〜Ｔ２６の間、非選択のワード線ｕＷＬは、固定電位を維持している。
【０１２８】
次に、第３のタイミング設定の場合について説明する。第３のタイミング設定は、ビット線ＢＬのプリチャージを開始し、選択ワード線電圧をＶＲＥＡＤに下げ、選択トランジスタＳＧＤをオンし、最後に、選択トランジスタＳＧＳをオンすることで、消費電力の低減を図るものである。このようなタイミングの設定は、図１７（Ａ）〜図１７（Ｄ）に示すようなタイミング回路により実現できる。
【０１２９】
図１７（Ａ）は、プリチャージ信号ＰＲＥのタイミング設定回路、図１７（Ｂ）は、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤのタイミング回路、図１７（Ｃ）及び図１７（Ｄ）は、選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳのタイミング回路である。
【０１３０】
読み出し状態になると、コマンドデコーダ１１からのリードモード信号ＲＤｚがハイレベルになる。図１７（Ａ）に示すように、プリチャージ信号ＰＲＥは、リードモード信号ＲＤｚと、遅延素子７１〜７５を介されたリードモード信号ＲＤｚとをＮＡＮＤゲート７６に供給することで形成できる。
【０１３１】
図１７（Ｂ）に示すように、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤは、遅延素子７７、７８、７９で遅延されたリードモード信号ＲＤｚにより出力信号ＳＥＬＤＢを形成し、この信号ＳＥＬＤＢを選択スイッチドライバ３８（図２４の選択スイッチドライバ２４２に対応する）に供給して形成できる。
【０１３２】
図１７（Ｃ）に示すように、遅延素子７７、７８、７９で遅延されたリードモード信号ＳＥＬＤＢ（図１７（Ｂ））は、遅延素子８０、８１、８２で遅延されて信号ＳＥＬＤＢＢを形成する。そして、図１７（Ｄ）に示すように、この信号ＳＥＬＤＢＢとプリチャージ信号ＰＲＥとをＮＡＮＤゲート８３に供給し、ＮＡＮＤゲート８３の出力を遅延素子８４，８５を介して、選択スイッチドライバ４３（図２４の選択スイッチドライバ２４３に対応する）に供給して形成できる。
【０１３３】
なお、遅延素子８０〜８２は、選択トランジスタＳＧＤへの配線抵抗と配線容量とにより生じる遅延以上の遅延量をもち、遅延素子８４、８５は、ワード線の配線抵抗と配線容量とにより生じる遅延以上の遅延量をもつ。
【０１３４】
また、以上の図１７（Ａ）乃至図１７（Ｄ）における遅延素子による遅延の度合いは、様々な時間オーダーが考えられる。そして、その内の所望するタイミングの時間オーダーにより上記構成以外にも様々な構成のタイミング設定回路及びタイミング回路が考えられ、それらも本発明に含まれる。
【０１３５】
図１８は、第３のタイミングに設定した場合の各部のタイミングを示すものである。図１８に示すように、リードモード信号ＲＤｚがハイレベルになると、プリチャージ信号ＰＲＥがローレベルになり、プリチャージを行っている。そして、選択ワード線ＷＬの電圧がＶＲＥＡＤに下がった後に、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤがハイレベルになり、選択トランジスタＳＧＤがオンする。最後に、選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳがハイレベルになり、選択トランジスタＳＧＳがオンする。選択ワード線の電圧がＶＲＥＡＤに下がった後に、選択トランジスタＳＧＳがオンするという動作のマージン（ｍａｒｇｉｎ）を確保する必要があるが、図１７において説明したタイミング設定回路及びタイミング回路により上記動作のマージンを確保している。
【０１３６】
図１９は、第３のタイミングに設定したときの各部の波形を示すものである。図１９に示すように、時刻Ｔ３１では、コマンドデコーダ１１からのリードコマンドＲＤが受け付けられると、イニシャル動作に入り、信号ＰＳＥＬでビット線ＢＬがディスチャージされる。この時点では、選択ワード線ＷＬの電圧も、非選択ワード線ｕＷＬの電圧も、０Ｖ（接地電圧Ｖｓｓ）である。
【０１３７】
次に、時刻Ｔ３２で、プリチャージ信号ＰＲＣＨがローレベルになり、ビット線ＢＬのプリチャージが開始される。これにより、ビット線ＢＬの電圧が上昇していく。ここでは、ビット線ＢＬを１Ｖにプリチャージしている。なお、プリチャージの終了タイミングは、選択信号線ＳＥＬＤが立ち上がる前である。
【０１３８】
次に、時刻Ｔ３３で、選択ワード線ＷＬの電圧が−３．５Ｖに下げられ、時刻Ｔ３４で、選択信号線ＳＥＬＤの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＤがオンされる。そして、時刻Ｔ３５で、選択信号線ＳＥＬＳの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＳがオンされる。
【０１３９】
時刻Ｔ３６で、ビット線ＢＬの読み出し判定後、選択信号線ＳＥＬＤ及びＳＥＬＳの電圧が０Ｖに戻され、選択ワード線ＷＬの電圧が０Ｖ（接地電圧Ｖｓｓ）に戻される。
【０１４０】
時刻Ｔ３７で、ラッチパルスＬａｔｃｈにより、出力データがラッチ１８にラッチされ、時刻Ｔ３７で、Ｉ／Ｏバッファ１９から出力される。また、時刻Ｔ３１〜Ｔ３７の間、非選択のワード線ｕＷＬは、固定電位を維持している。
【０１４１】
なお、図１１、図１４、図１７では、遅延回路として、インバータによる遅延回路を用いているが、図２０に示すように、Ｄフリップフロップ９１及び９２から構成されるようなタイマ回路を用いても良い。このようなタイマ回路では、クロックに同期した正確な遅延量が得られる。すなわち、本発明においては所望のタイミング（第１のタイミング〜第３のタイミング）を実現できる全ての回路が含まれる。
【０１４２】
なお、第２のタイミング設定は高速動作が可能で、第３のタイミング設定は、消費電力が低減できるという特徴がある。そこで、第１のタイミング設定を通常モード、第２のタイミング設定を高速モード、第３のタイミング設定を低消費電力モードとして、用途に応じて、モードを設定可能にするようにしても良い。
【０１４３】
なお、通常モード、高速モード及び低消費電力モードは、外部入力されるコマンド等で設定可能であり、各々のモードは単数または複数用意されているようにしても良い。
【０１４４】
また、第１のタイミングで動作するＮＡＮＤ型フラッシュメモリと、第２のタイミングで動作するＮＡＮＤ型フラッシュメモリと、第３のタイミングで動作するＮＡＮＤ型フラッシュメモリとをそれぞれ用意して販売し、ユーザが使用目的により選んで購入できるようにしても良い。
【０１４５】
＜１−５．第１の実施形態でのワード線の電源供給について＞
本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリでは、読み出し時に、非選択のワード線の電圧を所定の電圧ＶＰＰＬ（接地電圧Ｖｓｓ（０Ｖ））で固定し、選択時に、所定電圧ＶＲＥＡＤ（−３．５Ｖ）に下げるようにしている。このようなワード線電圧に設定しておくと、読み出し時に、電源電圧Ｖｃｃを超えるような電圧が必要な場合でも、電源電圧の１．５倍程度の電圧となる。しかしながら、本発明の第１の実施形態では、ワード線に０Ｖ以下の電圧を供給する必要が生じてくる。このため、ワード線に０Ｖ以下の電圧を供給しても、確実に動作できるようにしておく必要がある。以下、本発明の実施形態のＮＡＮＤ型フラッシュメモリにおけるワード線の電源について説明する。
【０１４６】
ＮＡＮＤ型フラッシュメモリでは、図２１に示すように、Ｘデコーダ１００とＶＸデコーダ１０１とを用いて、ワード線ＷＬ０〜ＷＬ３１に電源を供給するようになっている。
【０１４７】
図２１に示すように、ワード線ＷＬ０〜ＷＬ３１、選択信号線ＳＥＬＤ及びＳＥＬＳは、Ｘデコーダ１００からメモリセルアレイ１０に向かって導出されている。また、ワード線ＷＬ０〜ＷＬ３１に対する電源は、垂直信号線ＶＸ０〜ＶＸ３１を介して、ＶＸデコーダ１０１から供給される。また、Ｘデコーダ１００に対して、選択信号線ＳＥＬＤ及びＳＥＬＳに対する駆動信号ＧＳＥＬＤ及びＧＳＥＬＳの駆動信号線１０２、（図示しない）デコード補助用高圧電源ＨＶ１、ＨＶ２、ＨＶ３からの電源線１０３が設けられている。
【０１４８】
Ｘデコーダ１００は、アドレスデコーダ１４からのデコード信号により、選択したいメモリセルを含むブロックを選択する。ＶＸデコーダ１０１は、アドレスデコーダ１４からのデコード信号により、ワード線ＷＬ０〜ＷＬ３１の中で、選択ワード線と非選択ワード線に応じて、必要な電圧を供給する。
【０１４９】
ＮＡＮＤ型フラッシュメモリでは、非選択時のワード線に６Ｖが供給され、選択時のワード線に２．５Ｖが供給されるようになっている。この場合、Ｘデコーダ１００及びＶＸデコーダ１０１は、図２２及び図２３に示すように、構成されている。
【０１５０】
図２２に示すように、Ｘデコーダ１００は、３２個のワード線ドライバ１４０−０〜１４０−３１を有している。ワード線ドライバ１４０−０〜１４０−３１は、ＭＯＳトランジスタ１４１から構成されており、ワード線ドライバ１４０−０〜１４０−３１を構成するＭＯＳトランジスタ１４１の一端は、ＶＸデコーダ１０１から導出されている垂直信号線ＶＸ０〜ＶＸ３１に接続され、その他端は、ワード線ＷＬ０〜ＷＬ３１に接続される。また、ワード線ドライバ１４０−０〜１４０−３１を構成するＭＯＳトランジスタ１４１のゲートは、Ｋノードに接続される。
【０１５１】
また、Ｘデコーダ１００は、選択スイッチドライバ１４２及び１４３を有している。選択スイッチドライバ１４２は、ＮチャネルＭＯＳトランジスタ１４４及び１４５とから構成されている。ＭＯＳトランジスタ１４４のドレインには選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤが供給される。ＭＯＳトランジスタ１４５のソースは接地電圧Ｖｓｓのラインに接続される。ＭＯＳトランジスタ１４４とＭＯＳトランジスタ１４５との接続点から、選択信号線ＳＥＬＤが導出される。ＭＯＳトランジスタ１４４のゲートはＫノードに接続される。ＭＯＳトランジスタ１４５のゲートは、アドレスデコーダ１４からのデコード信号（メモリセルにおけるブロックを選択する信号）であるブロック選択信号ＳＥＬＢ＿Ｎの信号線に接続される。
【０１５２】
選択スイッチドライバ１４３は、ＮチャネルＭＯＳトランジスタ１４６及び１４７から構成されている。ＭＯＳトランジスタ１４６のドレインには選択トランジスタＳＧＳの駆動信号ＧＳＥＬＳが供給される。ＭＯＳトランジスタ１４７のソースは接地電圧Ｖｓｓのラインに接続される。ＭＯＳトランジスタ１４６とＭＯＳトランジスタ１４７との接続点から、選択信号線ＳＥＬＳが導出される。ＭＯＳトランジスタ１４６のゲートはＫノードに接続される。ＭＯＳトランジスタ１４７のゲートは、アドレスデコーダ１４からのデコード信号（メモリセルにおけるブロックを選択する信号）であるブロック選択信号ＳＥＬＢ＿Ｎの信号線に接続される。
【０１５３】
ＰチャネルＭＯＳトランジスタ１５１及び１５２、ＮチャネルＭＯＳトランジスタ１５３、１５４、１５５は、クロスカップル型のレベルシフタを構成している。この例では、非選択時のワード線電圧は６Ｖ、選択時のワード線電圧は２．５Ｖなので、ワード線ドライバ１４０−０〜１４０−３１を構成するＭＯＳトランジスタ１４１がオンできるように、Ｋノードの電圧を設定する必要がある。ＰチャネルＭＯＳトランジスタ１５１及び１５２、ＮチャネルＭＯＳトランジスタ１５３、１５４、１５５からなるクロスカップル型のレベルシフタは、高圧電源ＨＶ１、ＨＶ２により、所定の電圧を形成する。また、Ｋノードには、コンデンサ１５６を介して、高圧電源ＨＶ３が与えられ、Ｋノードがブーストされる。これにより、ＭＯＳトランジスタ１４１がオンできる電圧がＭＯＳトランジスタ１４１のゲートに供給される。なお、高圧電源ＨＶ１、ＨＶ２、ＨＶ３は、６Ｖ〜１５Ｖの電圧のものである。
【０１５４】
一方、ＶＸデコーダ１０１は、図２３に示すように、ＮチャネルＭＯＳトランジスタ１６１〜１６３と、ハイレベルの信号を高電圧Ｖｐｐレベルにし、ローレベルの信号をＶｓｓレベルにするレベルシフタ１６４〜１６６とから構成される。なお、高電圧Ｖｐｐレベルは、ＮチャネルＭＯＳトランジスタ１６１〜１６３をオンさせる電圧である。また、このＶＸデコーダ１０１は、１つの垂直信号線ＶＸｎについての構成であり、ワード線が３２本の場合には、このような構成の回路が３２個あることになる。
【０１５５】
ＭＯＳトランジスタ１６１の一端には選択時のワード線の電圧ＶＲＥＡＤ（２．５Ｖ）が供給され、ＭＯＳトランジスタ１６１の他端は垂直信号線ＶＸｎに接続される。ＭＯＳトランジスタ１６２の一端には接地電圧Ｖｓｓ（０Ｖ）が供給され、ＭＯＳトランジスタ１６１の他端は垂直信号線ＶＸｎに接続される。ＭＯＳトランジスタ１６３の一端には非選択時のワード線電圧ＶＰＰＬ（６Ｖ）が供給され、ＭＯＳトランジスタ１６１の他端は垂直信号線ＶＸｎに接続される。
【０１５６】
選択信号ＧＷＬＳｎは、ワード線選択時にハイレベルとなる。この選択信号ＧＷＬＳｎは、レベルシフタ１６４を介して、ＭＯＳトランジスタ１６１のゲートに供給されると伴に、インバータ１６７で反転される。インバータ１６７からは、ワード線非選択時にハイレベルになる選択信号ＧＷＬＳＢｎが出力される。この選択信号ＧＷＬＳＢｎがレベルシフタ１６６を介して信号ＳＥＬ＿ＥＬＥＶとしてＭＯＳトランジスタ１６３のゲートに供給される。
【０１５７】
また、信号ＤＩＳＣＨＡＲＧＥは、プログラム等所定動作終了後に、垂直信号線ＶＸｎや、その際のワード線ＷＬ０ｎの電荷をディスチャージするときにハイレベルになる。通常のリード時には、信号ＤＩＳＣＨＡＲＧＥは、ローレベルである。この信号ＤＩＳＣＨＡＲＧＥは、レベルシフタ１６５を介して、ＭＯＳトランジスタ１６２のゲートに供給される。
【０１５８】
ＭＯＳトランジスタ１６１〜１６３は、ワード線選択時と、ワード線非選択時と、ディスチャージ時とで、垂直信号線ＶＸｎに出力する電圧を選択する。
【０１５９】
すなわち、ワード線選択時には、選択信号ＧＷＬＳｎはハイレベルで、レベルシフタ１６４により選択信号ＧＷＬＳｎはＶｐｐレベルの信号ＳＥＬＧＡＴＥ＿ＶＸとなる。Ｖｐｐのレベルの信号ＳＥＬＧＡＴＥ＿ＶＸがＭＯＳトランジスタ１６１に供給されて、ＭＯＳトランジスタ１６１がオンする。一方、選択信号ＧＷＬＳｎは、インバータ１６７で反転されてローレベルの選択信号ＧＷＬＳＢｎになり、レベルシフタ１６６によりＶｓｓレベルの信号ＳＥＬ＿ＥＬＥＶとなる。この信号ＳＥＬ＿ＥＬＥＶはＶｓｓレベルであるため、ＭＯＳトランジスタ１６３はオフとなる。ＭＯＳトランジスタ１６２は上述のようにこの場合オフである。よって、上記の場合、垂直信号線ＶＸｎには、選択時のワード線の電圧ＶＲＥＡＤ（２．５Ｖ）が供給される。
【０１６０】
ワード線非選択時には、選択信号ＧＷＬＳｎがローレベルになり、インバータ１６７の出力の選択信号ＧＷＬＳＢｎがハイレベルになる。このため、ＭＯＳトランジスタ１６３のゲートに供給される信号ＳＥＬ＿ＥＬＥＶのレベルは高電圧Ｖｐｐのレベルとなり、ＭＯＳトランジスタ１６３がオンし、ＭＯＳトランジスタ１６１及び１６２はオフとなる。よって、このときには、垂直信号線ＶＸｎには、非選択時のワード線の電圧ＶＰＰＬ（６Ｖ）が供給される。
【０１６１】
ディスチャージ時には、信号ＤＩＳＣＨＡＲＧＥがハイレベルになる。このため、ＭＯＳトランジスタ１６２のゲートに供給される信号ＧＮＤ＿ＣＬＡＭＰのレベルは高電圧Ｖｐｐのレベルとなり、ＭＯＳトランジスタ１６２がオンし、ＭＯＳトランジスタ１６１及び１６３はオフとなる。よって、このときには、垂直信号線ＶＸｎには、接地電圧Ｖｓｓ（０Ｖ）が供給される。
【０１６２】
なお、この例では、非選択時のワード線の電圧ＶＰＰＬは６Ｖ、選択時のワード線の電圧ＶＲＥＡＤは２．５Ｖなので、ＭＯＳトランジスタ１６１〜１６３がオンできるように、ＭＯＳトランジスタ１６１〜１６３にゲートに供給する信号をレベルシフタ１６４〜１６６で高電圧Ｖｐｐにレベルシフトしている。このレベルシフタ１６４〜１６６としては、図２２に示したようなクロスカップル型レベルシフタを用いることができる。
【０１６３】
図２３に示した垂直信号線ＶＸｎは、図２２のＸデコーダ１００のワード線ドライバ１４０−ｎに接続される。よって、垂直信号線ＶＸｎには、ワード線選択時には選択時のワード線の電圧ＶＲＥＡＤ（２．５Ｖ）が供給され、ワード線非選択時には非選択時のワード線の電圧ＶＰＰＬ（６Ｖ）が供給され、ディスチャージ時には接地電圧Ｖｓｓ（０Ｖ）が供給される。
【０１６４】
図２２において、ブロック選択信号ＳＥＬＢ＿Ｎがローレベルになると、高圧電源ＨＶ１の電圧に基づいて、Ｋノードがハイレベルになる。また、Ｋノードには、コンデンサ１５６を介して、高圧電源ＨＶ３が与えられ、これにより、Ｋノードがブーストされる。Ｋノードがハイレベルになると、ワード線ドライバ１４０−０〜１４０−３１を構成するＭＯＳトランジスタ１４１がオンとなる。
【０１６５】
ワード線ドライバ１４０−０〜１４０−３１を構成するＭＯＳトランジスタ１４１がオンすると、垂直信号線ＶＸ０〜ＶＸ３１からの電圧が、ＭＯＳトランジスタ１４１を介して、ワード線ＷＬ０〜ＷＬ３１に供給される。これにより、ワード線ＷＬ０〜ＷＬ３１のうち、選択されたワード線には電圧ＶＲＥＡＤ（２．５Ｖ）が供給され、非選択のワード線非選択時には電圧ＶＰＰＬ（６Ｖ）が供給され、ディスチャージ時には接地電圧Ｖｓｓ（０Ｖ）が供給される。
【０１６６】
また、Ｋノードがハイレベルになると、選択スイッチドライバ１４２を構成するＭＯＳトランジスタ１４４及び選択スイッチドライバ１４３を構成するＭＯＳトランジスタ１４６がオンする。ＭＯＳトランジスタ１４４がオンすると、選択トランジスタＳＧＤの駆動信号ＧＳＥＬＤがＭＯＳトランジスタ１４４を介して選択信号線ＳＥＬＤに供給される。また、ＭＯＳトランジスタ１４６がオンすると、選択トランジスタＳＧＳの駆動信号ＳＥＬＳがＭＯＳトランジスタ１４６を介して選択信号線ＳＥＬＳに供給される。
【０１６７】
次に、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリの場合のＸデコーダ及びＶＸデコーダについて説明する。前述したように、本発明の第１の実施形態では、メモリセルのスレッショルド値が０Ｖ以下である。本発明の第１の実施形態では、メモリセルのスレッショルド値が０Ｖ以下になるのに対応して、図２４及び図２５に示すように、Ｘデコーダ２０１及びＶＸデコーダ２０１が構成される。
【０１６８】
図２４において、ＭＯＳトランジスタ２４１、ＭＯＳトランジスタ２４４〜２４７、ＭＯＳトランジスタ２５１〜２５５、コンデンサ２５６は、図２２におけるＭＯＳトランジスタ１４１、ＭＯＳトランジスタ１４４〜１４７、ＭＯＳトランジスタ１５１〜１５５、コンデンサ１５６に対応している。
【０１６９】
図２４におけるＸデコーダ２００には、メモリセルのスレッショルド値が０Ｖ以下になるのに対応して、負電源２７１、インバータ２７２、負電源２７３が設けられる。負電源２７１及び２７３は、−３．５Ｖの負電圧を発生する。
【０１７０】
本発明の第１の実施形態では、垂直信号線ＶＸｎには、選択時のワード線電圧ＶＲＥＡＤとして−３．５Ｖ、非選択のワード線電圧ＶＰＰＬとして０Ｖが供給されてくる。このため、ブロックを選択しないとき、ワード線ドライバ２４０−０〜２４０−３１を構成するＭＯＳトランジスタ２４１のゲートに負電圧を与え、ＭＯＳトランジスタ２４１を確実にオフさせる必要がある。このため、負電源２７１及び２７３が設けられる。このブロックを選択していないときには、Ｋノードの電圧が負電源２７３のレベルまで引き下げられる。これにより、ワード線ドライバ２４０−１〜２４０−３１を構成するＭＯＳトランジスタ２４１のゲートには、ローレベルで−３．５Ｖが供給されることになる。したがって、選択時のワード線電圧として−３．５Ｖが垂直信号線ＶＸｎに供給されているときでも、ＭＯＳトランジスタ２４１をオフできる。
【０１７１】
なお、全ての動作の終了時に、図２５に示すＶＸデコーダ２０１により、垂直信号線ＶＸｎは接地電圧Ｖｓｓレベルの状態となっている。ブロック選択信号ＳＥＬＢ＿Ｎはローレベルにすることで、Ｘデコーダ２００は選択状態となる。スタンバイ時等、高圧電源の作成が困難な時は、高圧電源ＨＶ１，ＨＶ２，ＨＶ３は電源電圧Ｖｃｃレベルで構わない。なぜならワード線は各種動作終了時に既に接地電圧Ｖｓｓレベルに近くなっているので、Ｋノードの部分が、（Ｖｃｃ−Ｖｔｈ）分の電圧でも十分に接地電圧Ｖｓｓレベルにキープできるからである。高圧電源ＨＶ１，ＨＶ２，ＨＶ３は電源電圧Ｖｃｃレベルなら、ワード線ドライバ２４０−１〜２４０−３１を構成するＭＯＳトランジスタ２４１には、ハイレベルがＶｃｃ（３．０Ｖ）、ローレベルが−３．５Ｖの信号が供給されることになる。
【０１７２】
また、図２５において、ＭＯＳトランジスタ２６１〜２６３、レベルシフタ２６４〜２６６は、図２３におけるＭＯＳトランジスタ１６１〜１６３、レベルシフタ１６４〜１６６に対応している。図２５に示すように、ＶＸデコーダ２０１には、メモリセルのスレッショルド値が０Ｖ以下になるのに対応して、負電圧供給部２８１〜２８３が設けられている。負電圧供給部２８１は、例えば負電源２８１ａと、負電圧ポンプ電源２８１ｂとを備える。負電源２８１ａは、読み出し時にリードモード信号ＲＤｚがハイレベルになると、電圧ＲＮＥＧＰとして負電圧ＮＥＧＰ（−３．５Ｖ）を発生する。負電圧ポンプ電源２８１ｂは、負電圧ＮＥＧＰ（−３．５Ｖ）を負電源２８１ａに供給する。なお、負電圧供給部２８２、２８３の構成は、負電圧供給部２８１と同様の構成としてもよいし、その他の構成であってもよい。また、図２５においては、負電圧供給部が３つ設けられているが、可能な範囲で負電圧供給部を共用する構成も本発明の範囲に含まれる。
【０１７３】
図２５に示すように、本発明の第１の実施形態では、選択時のワード線の電圧ＶＲＥＡＤは−３．５Ｖとなり、非選択のワード線の電圧ＶＰＰＬは接地電圧Ｖｓｓ（０Ｖ）となる。
【０１７４】
ＭＯＳトランジスタ２６１〜２６３は、ワード線選択時と、ワード線非選択時と、ディスチャージ時とで、垂直信号線ＶＸｎに出力する電圧を選択する。しかしながら、選択時のワード線の電圧ＶＲＥＡＤは負電圧（−３．５Ｖ）である。そこで、ワード線非選択時に、負電圧の選択時のワード線の電圧ＶＲＥＡＤを止められるように、負電圧供給部２８１が設けられている。これにより、ＭＯＳトランジスタ２６１のゲートに供給されるローレベルは負電圧（−３．５Ｖ）になる。
【０１７５】
例えば、ワード線選択時には、選択信号ＧＷＬＳｎはハイレベルで、ＭＯＳトランジスタ２６１のゲートに供給される信号ＳＥＬＧＡＴＥ＿ＶＸのレベルは高電圧Ｖｐｐのレベルとなり、ＭＯＳトランジスタ２６１がオンし、選択ワード線の電圧ＶＲＥＡＤ（この場合−３．５ｖ）が垂直信号線ＶＸｎに供給される。
【０１７６】
ワード線非選択時には、選択信号ＧＷＬＳｎはローレベルで、その選択信号ＧＷＬＳｎはインバータ２６７により反転される。この場合、インバータ２６７からは、ハイレベルの選択信号ＧＷＬＳＢｎが出力される。このハイレベルの選択信号ＧＷＬＳＢｎは、レベルシフタ２６６を介して高電圧Ｖｐｐのレベルの信号ＳＥＬ＿ＥＬＥＶとしてＭＯＳトランジスタ２６３のゲートに供給される。その結果、ＭＯＳトランジスタ２６３がオンし、非選択ワード線の電圧ＶＰＰＬ（この場合接地電圧Ｖｓｓレベル（０ｖ））が垂直信号線ＶＸｎに供給される。このとき、ＭＯＳトランジスタ２６１のゲートに供給される信号ＳＥＬＧＡＴＥ＿ＶＸのレベルは負電圧ＲＮＥＧＰ（−３．５ｖ）のレベルとなり、ＭＯＳトランジスタ２６１がオフし、選択時のワード線の電圧ＶＲＥＡＤが垂直信号線ＶＸｎに供給されないようにしている。
【０１７７】
また、ワード線選択時には、選択ワード線の電圧ＶＲＥＡＤ（この場合−３．５ｖ）が垂直信号線ＶＸｎに供給される。この時に、この負電圧になっている電圧ＶＲＥＡＤが、ＮチャネルのＭＯＳトランジスタ２６２、２６３を介して、接地電圧Ｖｓｓの供給ラインや非選択時のワード線の電圧ＶＰＰＬの供給ラインへリークすることが考えられる。
【０１７８】
この時、ＭＯＳトランジスタ２６２のゲートに送られる信号ＧＮＤ＿ＣＬＡＭＰ、又はＭＯＳトランジスタ２６３のゲートに送られる信号ＳＥＬ＿ＥＬＥＶのノードのローレベルが、負電圧ＲＮＥＧＰ（−３．５ｖ）となるように、負電圧供給部２８２、２８３が設けられている。なお、上述のように、負電圧供給部２８２、２８３は負電圧供給部２８１と同様の構成であってもよいし、その他の構成であってもよい。これにより、負電圧の選択ワード線の電圧ＶＲＥＡＤがＮチャネルのＭＯＳトランジスタ２６２、２６３を介して、接地電圧Ｖｓｓの供給ラインや非選択時のワード線の電圧ＶＰＰＬの供給ラインへリークするのを防止できる。
【０１７９】
また、もし非選択時のワード線電圧を０Ｖにするなら、ワード線非選択時に、非選択時のワード線電圧用のＭＯＳトランジスタ２６３の代わりに、ディスチャージ用のＭＯＳトランジスタ２６２をオンさせるようにしても良い。この場合、信号ＤＩＳＣＨＡＲＧＥ信号や、信号ＧＷＬＢのロジックを変更させるだけで良い。
【０１８０】
また、非選択時のワード線電圧ＶＰＰＬ（０Ｖ）レベルの場合は、全ての動作の終了時に、ＭＯＳトランジスタ２６３のゲートに供給される信号ＳＥＬ＿ＥＬＥＶ又はＭＯＳトランジスタ２６２のゲートに供給される信号ＧＮＤ＿ＣＬＡＭＰのノードの電圧を上げておく。すなわち、非選択時のワード線電圧が０Ｖなら、非選択時のワード線電圧を信号ＧＮＤ＿ＣＬＡＭＰで選択し、例えば−０．２ｖのような電圧ならば、非選択時のワード線電圧を信号ＳＥＬ＿ＥＬＥＶで選択するようにしても良い。
【０１８１】
なお、レベルシフタ２６４〜２６６には高電圧Ｖｐｐを使用しているが、スタンバイ時にも高電圧Ｖｐｐを発生させると、消費電流が多くなってしまう。本発明の第１の実施形態では、非選択時のワード線電圧は０Ｖ、選択時のワード線電圧は−３．５Ｖであるため、高電圧Ｖｐｐのレベルは電源電圧Ｖｃｃとしても良い。ＭＯＳトランジスタ２６３のゲートの信号ＳＥＬ＿ＥＬＥＶやＭＯＳトランジスタ２６２のゲートの信号ＧＮＤ＿ＣＬＡＭＰのレベルが電源電圧Ｖｃｃレベルになっていれば、もともと垂直信号線ＶＸｎの電圧は接地電圧Ｖｓｓレベルになっているので、十分その電圧を継続させるのは問題ない。高電圧Ｖｐｐのレベルは電源電圧Ｖｃｃとすると、選択時のワード線電圧ＶＲＥＡＤを選択するためのＭＯＳトランジスタのゲートには、ハイレベルが電源電圧Ｖｃｃ（３Ｖ）でローレベルが−３．５Ｖの信号が供給されることになる。
【０１８２】
なお、上述の例では、ＮチャネルのＭＯＳトランジスタで負電圧を扱っている。このように、ＮチャネルＭＯＳトランジスタで負電圧を扱う場合は、ＮチャネルＦＥＴのバックゲート（ＨＶ−ＰＷＥＬＬ）に、負電圧を供給している。なお、通常は、ＮチャネルＦＥＴのバックゲート（ＨＶ−ＰＷＥＬＬ）には、接地電圧Ｖｓｓを供給している。
【０１８３】
図２６は、図２５における負電圧供給部２８１〜２８３の具体的回路構成の一例であり、ＮチャネルＭＯＳトランジスタのバックゲート（ＨＶ−ＰＷＥＬＬ）に負電圧を供給して、負電圧を扱えるようにした例である。図２６に示す回路は、ＰチャネルＭＯＳトランジスタ１７０〜１７４と、ＮチャネルＭＯＳトランジスタ１７７〜１８０とからなり、正電圧ＶＰＷＲと負電圧ＮＥＧＰが供給されている。ＮチャネルＭＯＳトランジスタ１７７〜１８０のバックゲートには、全て、負電圧ＮＥＧＰが供給されている。この回路では、負電圧ＮＥＧＰが供給されている時に、信号ＥＮ＿ＮＥＧがハイレベルになると、出力電圧ＲＮＥＧＰには負電圧ＮＥＧＰ電圧が出力され、信号ＥＮ＿ＮＥＧ信号がローレベルになると、出力電圧ＲＮＥＧＰには０ｖ（ＶＧＮＤ）が出力される。このような回路では、非選択のＮチャネルＭＯＳトランジスタが確実にオフするように、ＮチャネルＭＯＳトランジスタ１７７〜１７９のバックゲートに負電圧ＮＥＧＰを供給している。
【０１８４】
図２４及び図２５に示したＸデコーダ２００及びＶＸデコーダ２０１の場合にも、負電圧で非選択のＮチャネルＭＯＳトランジスタが確実にオフするように、ＮチャネルＭＯＳトランジスタのバックゲートに負電圧ＮＥＧＰを供給している。
【０１８５】
前述までの説明で明らかなように、本発明の第１の実施形態ＮＡＮＤ型フラッシュメモリでは、読み出し時に、非選択時のワード線電圧である０Ｖと、選択時のワード線電圧である−３．５Ｖが必要になる。次に、このワード線に与える電圧の生成について説明する。
【０１８６】
図２７は、本発明の第１の実施形態においてＷＬ／ｕＷＬレギュレータ１５の構成の一例を示すものである。図２７において、非選択ワード線電圧レギュレータ１８１は、非選択時のワード線の電圧ＶＰＰＬ（０Ｖ）を生成している。非選択ワード線電圧レギュレータ１８１からの電圧は、ＭＯＳトランジスタ１８２を介して、電圧供給線１８３に供給され、非選択時のワード線の電圧ＶＰＰＬとして、ＶＸデコーダ２０１に供給される。ＭＯＳトランジスタ１８２のゲートには、信号ＥＮ＿ＶＲＥＡＤ＿ＨＶが与えられる。
【０１８７】
選択ワード線電圧レギュレータ１８４は、選択時のワード線電圧（−３．５Ｖ）を生成している。選択ワード線電圧レギュレータ１８４からの電圧は、ＭＯＳトランジスタ１８６を介して電圧供給線１８８に供給され、選択時のワード線の電圧ＶＲＥＡＤとして、ＶＸデコーダ２０１に供給される。
【０１８８】
また、ＰＧＭ電圧用レギュレータ１８５は、プログラム時の電圧を生成している。ＰＧＭ電圧用レギュレータ１８５からの電圧は、ＭＯＳトランジスタ１８７を介して電圧供給線１８８に供給され、プログラム時の電圧として、ＶＸデコーダ２０１に供給される。
【０１８９】
このように、ワード線に供給する電圧は、非選択ワード線電圧レギュレータ１８１や、選択ワード線電圧レギュレータ１８４で生成し、ＶＸデコーダ２０１に供給している。これらの非選択ワード線電圧レギュレータ１８１や、選択ワード線電圧レギュレータ１８４は、リード時に、ＰＯＲ信号とＶＣＣＯＫ信号によって起動される。
【０１９０】
電圧供給線１８８は、例えばプログラム用の高電圧を供給する際にも用いられる。それらの電圧は、セレクト用のＭＯＳトランジスタ１８６及び１８７で選択されるが、そのＭＯＳトランジスタ１８６及び１８７のゲート電圧は、通常、非使用時は０Ｖである。その場合、選択時のワード線の電圧ＶＲＥＡＤが負電圧になっていた場合、プログラム用の方は完全にカットできずリークが生じる。そのため、レベルシフタ１８９、１８９´及び負電圧供給部１９０、１９０´が設けられ、セレクト用のＭＯＳトランジスタ１８６、１８７のゲート電圧を、非使用時には負電圧にしている。
【０１９１】
なお、上述までの説明では、非選択のワード線電圧ＶＰＰＬは接地電圧（Ｖｓｓ（０Ｖ））、と述べているが、非選択のワード線電圧ＶＰＰＬは完全に０Ｖとする必要はなく、誤差を含んでいても良い。同様に、選択時のワード線電圧ＶＲＥＡＤは−３．５Ｖと述べているが、選択時のワード線電圧ＶＲＥＡＤは完全に−３．５Ｖとする必要はなく、誤差を含んでいても良い。すなわち、本発明において非選択のワード線電圧ＶＰＰＬ及び選択時のワード線電圧ＶＲＥＡＤは、以上説明したような本発明の動作を実行できる範囲のものも含む。
【０１９２】
また、上述の例では、非選択のワード線電圧ＶＰＰＬを接地電圧（Ｖｓｓ（０Ｖ））とし、選択時のワード線の電圧ＶＲＥＡＤを−３．５Ｖとしているため、選択ワード線電圧レギュレータ１８４には、負電圧チャージポンプで生成した−３．５Ｖを供給する必要がある。しかしながら、電源電圧Ｖｃｃの極性を反転した−３Ｖから、−３．５Ｖを生成するには、２段のチャージポンプで十分である。
【０１９３】
すなわち、電源電圧の絶対値の１．５倍の範囲内の電圧で読み出しが行えれば、チャージポンプ回路やブースター回路の段数は２段程度で実現でき、効率も８０％程度となる。このため、動作速度の低下やエネルギー効率の低下には、殆どならない。勿論、選択時のワード線の電圧ＶＲＥＡＤを−３．０Ｖとすれば、負電圧チャージポンプは不要になる。よって、選択時のワード線電圧ＶＲＥＡＤは、電源電圧の絶対値の１．５倍の範囲内となる、−４Ｖから−３Ｖの範囲の電圧とすれば良い。
【０１９４】
また、本発明の第１の実施形態では、読み出し時に、メモリセルアレイのウェルに負の電圧を供給する必要がない。ウェルを常にマイナスにバイアスする場合には、負電圧のチャージポンプやブースターを常に動作させなければならず、スタンバイ時の消費電力が増加してしまう。
【０１９５】
＜２．第２の実施形態＞
＜２−１．第２の実施形態におけるスレッショルド値について＞
次に、本発明の第２の実施形態について説明する。前述の第１の実施形態では、メモリセルのスレッショルド値を、データ"１"のときには−６Ｖを中心にして分布し、データ"０"のときには−２．５Ｖを中心にして分布するようにし、選択時のワード線の電圧ＶＲＥＡＤを−３．５Ｖ、非選択時のワード線の電圧ＶＰＰＬを０Ｖとして設定している。これに対して、本発明の第２の実施形態では、以下のように、スレッショルド値を設定している。
【０１９６】
図２８は、本発明の第２の実施形態におけるメモリセルＭ０、Ｍ１、…のスレッショルド値分布を示すものである。図２８に示す例では、メモリセルのスレッショルド値は、データ"１"のときには−２．５Ｖを中心にして分布し、データ"０"のときには１．０Ｖを中心にして分布する。したがって、ワード線ＷＬ０、ＷＬ１、…に３Ｖ（電源電圧Ｖｃｃ）を印加すれば、メモリセルＭ０、Ｍ１、…は、全てオンとなる。また、ワード線ＷＬ０、ＷＬ１、…に０Ｖを印加すれば、メモリセルＭ０、Ｍ１、…がプログラムされていればオフとなり、メモリセルＭ０、Ｍ１、…がプログラムされていなければオンとなる。このため、この場合には、選択時のワード線の電圧ＶＲＥＡＤは０Ｖ、非選択時のワード線の電圧ＶＰＰＬは３Ｖ（電源電圧Ｖｃｃ）となる。
【０１９７】
図２９は、上述のように、選択時のワード線の電圧ＶＲＥＡＤを接地電圧Ｖｓｓ（０Ｖ）、非選択時のワード線の電圧ＶＰＰＬを電源電圧Ｖｃｃ（３Ｖ）とした場合の各ワード線の電圧波形を示すものである。
【０１９８】
図２９に示すように、読み出し動作の状態に入るときに、全てのワード線ＷＬ０、ＷＬ１、…、ＷＬ３１は、非選択のワード線の電圧３Ｖに設定される。そして、ワード線ＷＬ０が選択されると、ワード線ＷＬ０の電圧が選択時のワード線電圧である０Ｖに下がり、データ読み出しを終了すると、ワード線ＷＬ０の電圧は３Ｖに戻る。次にワード線ＷＬ１が選択されると、ワード線ＷＬ１の電圧が選択時のワード線電圧である０Ｖに下がり、データ読み出しを終了すると、３Ｖに戻り、以下、ワード線ＷＬ２、ＷＬ３、…の電圧が選択時のワード線電圧である０Ｖに下がり、データ読み出しを終了すると、３Ｖに戻っていく。その間、他の非選択のワード線の電圧は、３Ｖで一定である。
【０１９９】
このように、この場合、ひとつのメモリセルのワード線の電圧は、選択時に１回、０Ｖに下がり、他の期間では、３Ｖで一定である。読み出し状態の間、メモリセルに与えられる電圧は殆ど一定であるから、リードディスターブの影響は殆どなくなる。
【０２００】
＜２−２．第２の実施形態での読み出しタイミングについて＞
次に、本発明の第２の実施形態の読み出し時のタイミング設定について説明する。前述の第１の実施形態と同様に、本発明の第２の実施形態における読み出し時のタイミングとしては、ビット線ＢＬのプリチャージを開始した後、選択トランジスタＳＧＤをオンし、次に、選択ワード線の電圧をＶＲＥＡＤに下げ、最後に、選択トランジスタＳＧＳをオンするタイミング設定（第１のタイミング設定）と、ビット線ＢＬのプリチャージを開始すると同時に選択トランジスタＳＧＤをオンし、プリチャージが完了したら、選択ワード線の電圧をＶＲＥＡＤに下げ、最後に、選択トランジスタＳＧＳをオンするタイミング設定（第２のタイミング設定）と、ビット線ＢＬのプリチャージを開始し、選択ワード線電圧をＶＲＥＡＤに下げ、選択トランジスタＳＧＤをオンし、最後に、選択トランジスタＳＧＳをオンするタイミング設定（第３のタイミング設定）とが可能である。
【０２０１】
図３０は、第２の実施形態で、第１のタイミング設定での波形を示すものである。図３０に示すように、時刻Ｔ４１では、コマンドデコーダ１１からのリードコマンドＲＤが受け付けられると、イニシャル動作に入り、信号ＰＳＥＬでビット線ＢＬがディスチャージされる。この時点では、選択ワード線ＷＬの電圧も、非選択ワード線ｕＷＬの電圧も、３Ｖ（電源電圧Ｖｃｃ）である。
【０２０２】
次に、時刻Ｔ４２で、プリチャージ信号ＰＲＣＨがローレベルになり、ビット線ＢＬのプリチャージが開始される。これにより、ビット線ＢＬの電圧が上昇していく。ここでは、ビット線ＢＬを１Ｖにプリチャージしている。
【０２０３】
なお、プリチャージの終了タイミングは、プリチャージ開始以降で、選択信号線ＳＥＬＤが立ち上がる前後か同時でも良いし、選択ワード線ＷＬが立ち下がる前後か同時でも良いし、選択信号線ＳＥＬＳの立ち上がる前か同時でも良い（信号ＰＲＣＨの点線参照）。選択信号線ＳＥＬＤが立ち上がる以前にプリチャージを終了すれば、消費電流が少なくできる利点がある。プリチャージの終了をそれ以降にすれば、プリチャージの時間を長くできる。また、選択トランジスタＳＧＤが開いた後に、選択ワード線ＷＬまでの分も追加してチャージされるので、ビット線ＢＬのデータによるレベル差を大きく取れ、リードマージンが上がる。
【０２０４】
次に、時刻Ｔ４３で、選択信号線ＳＥＬＤの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＤがオンされる。
【０２０５】
次に、時刻Ｔ４４で、選択ワード線ＷＬの電圧が０Ｖ（接地電圧Ｖｓｓ）に下げられ、時刻Ｔ４５で、選択信号線ＳＥＬＳの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＳがオンされる。
【０２０６】
時刻Ｔ４６で、ビット線ＢＬの読み出し判定後、選択信号線ＳＥＬＤ及びＳＥＬＳの電圧が０Ｖに戻され、選択ワード線ＷＬの電圧が３Ｖ（電源電圧Ｖｃｃ）に戻される。
【０２０７】
時刻Ｔ４７で、ラッチパルスＬａｔｃｈにより、出力データがラッチ１８にラッチされ、Ｉ／Ｏバッファ１９から出力される。また、時刻Ｔ４１〜Ｔ４７の間、非選択のワード線ｕＷＬは、固定電位を維持している。
【０２０８】
図３１は、第２の実施形態で、第２のタイミング設定での波形を示すものである。図３１に示すように、時刻Ｔ５１では、コマンドデコーダ１１からのリードコマンドＲＤが受け付けられると、イニシャル動作に入り、信号ＰＳＥＬでビット線ＢＬがディスチャージされる。この時点では、選択ワード線ＷＬの電圧も、非選択ワード線ｕＷＬの電圧も、３Ｖ（電源電圧Ｖｃｃ）である。
【０２０９】
次に、時刻Ｔ５２で、プリチャージ信号ＰＲＣＨがローレベルになり、ビット線ＢＬのプリチャージが開始される。これにより、ビット線ＢＬの電圧が上昇していく。ここでは、ビット線ＢＬを１Ｖにプリチャージしている。これと同時に、時刻Ｔ５２で、選択信号線ＳＥＬＤの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＤがオンされる。
【０２１０】
なお、プリチャージの終了タイミングは、プリチャージ開始以降で、選択信号線ＳＥＬＤが立ち上がる前後か同時でも良いし、選択ワード線ＷＬが立ち下がる前後か同時でも良いし、選択信号線ＳＥＬＳの立ち上がる前か同時でも良い（信号ＰＲＣＨの点線参照）。選択信号線ＳＥＬＤが立ち上がる以前にプリチャージを終了すれば、消費電流が少なくできる利点がある。プリチャージの終了をそれ以降にすれば、プリチャージの時間を長くできる。また、選択トランジスタＳＧＤが開いた後に、選択ワード線ＷＬまでの分も追加してチャージされるので、ビット線ＢＬのデータによるレベル差を大きく取れ、リードマージンが上がる。
【０２１１】
次に、時刻Ｔ５３で、選択ワード線ＷＬの電圧が０Ｖ（接地電圧Ｖｓｓ）に下げられ、時刻Ｔ５４で、選択信号線ＳＥＬＳの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＳがオンされる。
【０２１２】
時刻Ｔ５５で、ビット線ＢＬの読み出し判定後、選択信号線ＳＥＬＤ及びＳＥＬＳの電圧が０Ｖに戻され、選択ワード線ＷＬの電圧が３Ｖ（電源電圧Ｖｃｃ）に戻される。
【０２１３】
時刻Ｔ５６で、ラッチパルスＬａｔｃｈにより、出力データがラッチ１８にラッチされ、Ｉ／Ｏバッファ１９から出力される。また、時刻Ｔ５１〜Ｔ５６の間、非選択のワード線ｕＷＬは、固定電位を維持している。
【０２１４】
図３２は、第２の実施形態で、第３のタイミング設定での波形を示すものである。図３２に示すように、時刻Ｔ６１では、コマンドデコーダ１１からのリードコマンドＲＤが受け付けられると、イニシャル動作に入り、信号ＰＳＥＬでビット線ＢＬがディスチャージされる。この時点では、選択ワード線ＷＬの電圧も、非選択ワード線ｕＷＬの電圧も、３Ｖ（電源電圧Ｖｃｃ）である。
【０２１５】
次に、時刻Ｔ６２で、プリチャージ信号ＰＲＣＨがローレベルになり、ビット線ＢＬのプリチャージが開始される。これにより、ビット線ＢＬの電圧が上昇していく。ここでは、ビット線ＢＬを１Ｖにプリチャージしている。なお、プリチャージの終了タイミングは、選択信号線ＳＥＬＤが立ち上がる前である。
【０２１６】
次に、時刻Ｔ６３で、選択ワード線ＷＬの電圧が０Ｖ（接地電圧Ｖｓｓ）に下げられ、時刻Ｔ６４で、選択信号線ＳＥＬＤの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＤがオンされる。そして、時刻Ｔ６５で、選択信号線ＳＥＬＳの駆動信号が電源電圧Ｖｃｃになり、選択トランジスタＳＧＳがオンされる。
【０２１７】
時刻Ｔ６６で、ビット線ＢＬの読み出し判定後、選択信号線ＳＥＬＤ及びＳＥＬＳの電圧が０Ｖに戻され、選択ワード線ＷＬの電圧が３Ｖ（電源電圧Ｖｃｃ）に戻される。
【０２１８】
時刻Ｔ６７で、ラッチパルスＬａｔｃｈにより、出力データがラッチ１８にラッチされ、Ｉ／Ｏバッファ１９から出力される。また、時刻Ｔ６１〜Ｔ６７の間、非選択のワード線ｕＷＬは、固定電位を維持している。
【０２１９】
＜２−３．第２の実施形態でのワード線の電源供給について＞
次に、本発明の第２の実施形態のＮＡＮＤ型フラッシュメモリの場合のＸデコーダ３００及びＶＸデコーダ３０１について説明する（図３３及び図３４）。前述したように、本発明の第２の実施形態では、非選択時のワード線電圧ＶＰＰＬは電源電圧Ｖｃｃ（３Ｖ）、選択時のワード線電圧ＶＲＥＡＤは接地電圧Ｖｓｓ（０Ｖ）であり、メモリセルのスレッショルド値は０Ｖ以下にならない。このため、基本的には、図２２及び図２３に示した構成のＸデコーダ１００及びＶＸデコーダ１０１と同様な構成のＸデコーダ３００及びＶＸデコーダ３０１を用いることができる。
【０２２０】
図３３は、本発明の第２の実施形態におけるＸデコーダ３００の構成を示すものである。図３３において、ＭＯＳトランジスタ３４１、ＭＯＳトランジスタ３４４〜３４７、ＭＯＳトランジスタ３５１〜３５５、コンデンサ３５６は、図２２におけるＭＯＳトランジスタ１４１、ＭＯＳトランジスタ１４４〜１４７、ＭＯＳトランジスタ１５１〜１５５、コンデンサ１５６に対応している。なお、この場合、高圧電源ＨＶ１、ＨＶ２、ＨＶ３は、電源電圧Ｖｃｃ（３Ｖ）レベルで良い。また、この場合、ワード線ドライバ３４０−１〜３４０−３１を構成するＭＯＳトランジスタ３４１のゲートには、ハイレベルが３．０Ｖ、ローレベルがＶｓｓ（０Ｖ）の信号が供給されることになる。
【０２２１】
また、図３４は、本第２の実施形態におけるＶＸデコーダ３０１の構成を示すものである。図３４において、ＭＯＳトランジスタ３６１〜３６３、レベルシフタ３６４〜３６６は、図２３におけるＭＯＳトランジスタ１６１〜１６３、レベルシフタ１６４〜１６６に対応している。レベルシフタ３６４，３６５，３６６に供給される高電圧Ｖｐｐとしては電源電圧Ｖｃｃで良い。
【０２２２】
図３４に示すように、この実施形態では、選択時のワード線の電圧ＶＲＥＡＤは接地電圧Ｖｓｓ（０Ｖ）であり、非選択時のワード線の電圧ＶＰＰＬは電源電圧Ｖｃｃ（３Ｖ）である。また、この実施形態では、ディスチャージ電圧を電源電圧Ｖｃｃとして、垂直信号線ＶＸｎを電源電圧Ｖｃｃにプルアップしている。
【０２２３】
また、スタンバイ時に電圧を消費しないように、ディスチャージ時の電圧を選択するＭＯＳトランジスタ３６２及び非選択のワード線電圧を選択するＭＯＳトランジスタ３６３として、Ｐチャネルのものを用いている。このようにすると、ＭＯＳトランジスタ３６３のゲートにローレベルを供給してＭＯＳトランジスタ３６３がオンになり、スタンバイ時に、ワード線電圧を非選択時のワード線電圧に維持することができる。
【０２２４】
この場合、選択時のワード線電圧ＶＲＥＡＤを選択するためのＭＯＳトランジスタ３６１には、ハイレベルが電源電圧Ｖｃｃ、ローレベルがＶｓｓの信号ＳＥＬＧＡＴＥ＿ＶＸが供給される。非選択時のワード線電圧ＶＰＰＬを選択するためのＭＯＳトランジスタ３６３には、ハイレベルが電源電圧Ｖｃｃ、ローレベルがＶｓｓの信号ＳＥＬ＿ＥＬＥＶが供給される。プリチャージ時の電圧を選択するためのＭＯＳトランジスタ３６２には、ハイレベルが電源電圧Ｖｃｃ、ローレベルがＶｓｓの信号ＧＮＤ＿ＣＬＡＭＰが供給される。ＭＯＳトランジスタ３６１がＮチャネル、ＭＯＳトランジスタ３６２及び３６３がＰチャネルなので、選択時のワード線電圧ＶＲＥＡＤを選択するときと、非選択時のワード線電圧ＶＰＰＬ及びプリチャージ時の電圧を選択するときとでは、論理が反対になる。
【０２２５】
なお、上述までの説明では、非選択のワード線電圧ＶＰＰＬは電源電圧（Ｖｃｃ（３Ｖ））、と述べているが、非選択のワード線電圧ＶＰＰＬは完全に３Ｖとする必要はなく、誤差を含んでいても良い。同様に、選択時のワード線電圧ＶＲＥＡＤは接地電圧（Ｖｓｓ（０Ｖ））と述べているが、選択時のワード線電圧ＶＲＥＡＤは完全に０Ｖとする必要はなく、誤差を含んでいても良い。また、ここでは、電源電圧Ｖｃｃを３Ｖとしているが、電源電圧Ｖｃｃが他のレベルであっても、同様である。
【０２２６】
以上説明したように、本発明の第２実施形態では、読み出し時に、非選択のワード線の電圧を所定の電圧ＶＰＰＬ（電源電圧Ｖｃｃ（３Ｖ））で固定し、ワード線選択時に、ワード線の電圧が所定の電圧ＶＲＥＡＤ（接地電圧Ｖｓｓ（０Ｖ））に下げるようにしている。これにより、リードディスターブの影響を減少させることができる。また、本発明の第２の実施形態では、読み出し時に、電源電圧Ｖｃｃ（３Ｖ）と接地電圧Ｖｓｓ（０Ｖ）の範囲で駆動できる。このため、マイナス電源や昇圧回路が不要になり、動作時間が短縮でき、消費電力の削減を図ることができる。
【０２２７】
本発明は、上述した実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【符号の説明】
【０２２８】
１０：メモリセルアレイ
１１：コマンドデコーダ
１２：メモリコントローラ
１３：コマンドジェネレータ
１４：アドレスデコーダ
１５：ＷＬ／ｕＷＬレギュレータ
１６：センスアンプコントローラ
１７：デコーダ及び読み出し判定回路
１８：ラッチ
１９：バッファ
２２：ＳＲＡＭ
１００、２００、３００：Ｘデコーダ
１０１、２０１、３０１：ＶＸデコーダ
ＷＬ０〜ＷＬｎ：ワード線
ＢＬ：ビット線
【図１】
2011138571.tif 000003
【図２】
2011138571.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011138571.tif 000009
【図８】
2011138571.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2011138571.tif 000036
【図３５】
2011138571.tif 000037
【図３６】
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【図３７】
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【図３８】
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【図３９】
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【手続補正書】
【提出日】平成23年2月24日(2011.2.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性な情報を記憶する複数の電界効果トランジスタがそれぞれ有する複数のソース及び複数のドレインが、直列に接続された複数のメモリセルを含むストリングと、
前記ストリングの一端及び他端にそれぞれ接続するビット線及びソース線と、
前記複数の電界効果トランジスタのゲートにそれぞれ接続する複数のワード線と、
前記複数のワード線を制御するワードドライバと、
前記ワードドライバに第１及び第２の電位をそれぞれ供給する第１及び第２の電源線と、を備え、
前記第１の電位は、第１の情報を記憶する第１の前記電界効果トランジスタが有する第３の電位と、第２の情報を記憶する第２の前記電界効果トランジスタが有する第４の電位との間の電位であり、
前記第２の電位は、前記第１乃至第３の電位よりも絶対値で大きな電位であり、
前記ワードドライバは、
前記ストリングをアクセスしないレディ時に、前記複数のワード線に前記第２の電位を供給し、
前記ストリングをアクセスするリード時に、アクセス対象である前記複数の電界効果トランジスタの中の電界効果トランジスタのゲートに前記第１の電位を供給し、非アクセス対象である残りの複数の前記電界効果トランジスタのゲートに前記第２の電位を供給する、ことを特徴とする不揮発性半導体メモリ装置。
【請求項２】
前記第２の電位は、前記複数の電界効果トランジスタが前記第１及び第２の情報を有するか否かに係わらず、前記複数の電界効果トランジスタを電気的に導通させうる電位である、請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記第３及び第４の電位は、接地電位よりも絶対値で低い電位である、請求項２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記第１の電位は、接地電位よりも絶対値で低い電位であり、
前記第２の電位は、接地電位である、請求項３に記載の不揮発性半導体メモリ装置。
【請求項５】
前記複数の電界効果トランジスタは、ディプレッション型の電界効果トランジスタである、請求項２乃至４のいずれか一項に記載の不揮発性半導体メモリ装置。
【請求項６】
前記第１の電位は、不揮発性半導体メモリ装置に外部から供給される高電位側の電位よりも絶対値で低い低電位であり、
前記第２の電位は、前記高電位側の電位である、請求項２に記載の不揮発性半導体メモリ装置。
【請求項７】
前記第３の電位は、接地電位よりも絶対値で低い電位であり、
前記第４の電位は、接地電位よりも絶対値で高い電位であり、
前記第１の電位は、前記低電位であり、
前記第２の電位は、前記高電位側の電位である、請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第１の電位は、接地電位である、請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
更に、不揮発性半導体メモリ装置の外部から前記ストリングをアクセスするコマンドが供給され、前記コマンドに対応して第１の制御信号を生成する第１の制御回路を備え、
前記ワードドライバは、前記第１の制御信号に対応して、
アクセス対象である前記電界効果トランジスタに対応するワード線の電位を、前記レディ時の前記第２の電位から前記第１の電位へ遷移させ、
非アクセス対象である前記電界効果トランジスタに対応するワード線の電位を、前記レディ時の前記第２の電位に維持する、請求項１乃至８のいずれか一項に記載の不揮発性半導体メモリ装置。
【請求項１０】
更に、前記第１の制御信号に対応して、前記ビット線を所定の電位に充電する充電回路と、
前記第１の制御信号に対応して、第１及び第２の選択トランジスタ、並びに前記充電回路を制御する第２の制御回路と、を備え、
前記ストリングは、
直列に接続された前記複数の電界効果トランジスタの一端と前記ストリングの一端を電気的に接続する前記第１の選択トランジスタと、
前記直列に接続された複数の電界効果トランジスタの他端と前記ストリングの他端を電気的に接続する前記第２の選択トランジスタと、を含む、請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記第１及び第２の制御回路は、前記コマンドに対応して、
前記充電回路、前記第１の選択トランジスタ、アクセス対象である前記電界効果トランジスタ、及び前記第２の選択トランジスタを、それら記載の順序で時系列に活性化する、請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記第１及び第２の制御回路は、前記コマンドに対応して、
前記充電回路及び前記第１の選択トランジスタ、アクセス対象である前記電界効果トランジスタ、前記第２の選択トランジスタを、それら記載の順序で時系列に活性化する、請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記第１及び第２の制御回路は、前記コマンドに対応して、
前記充電回路、アクセス対象である前記電界効果トランジスタ、前記第１の選択トランジスタ、前記第２の選択トランジスタを、それら記載の順序で時系列に活性化する、請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１４】
外部からメモリセルの読み出しを示すコマンドを受領し、
前記コマンドに対応して、読み出しとしてアクセス対象である第１のメモリセルに関連する第１のワード線の電位を、レディ時に供給していた第２の電位から前記第２の電位よりも絶対値で低い第１の電位に遷移させ、
前記コマンドに対応して、非アクセス対象であり、前記第１のメモリセルに直列に接続する複数の第２のメモリセルに関連する複数の第２のワード線の電位を、前記第２の電位に維持する、不揮発性半導体メモリ装置の制御方法。
【請求項１５】
前記第１の電位は、接地電位よりも絶対値で低い電位であり、
前記第２の電位は、接地電位である、請求項１４に記載の不揮発性半導体メモリ装置の制御方法。
【請求項１６】
前記第１の電位は、接地電位であり、
前記第２の電位は、不揮発性半導体メモリ装置に外部から供給される高電位側の電位である、請求項１４に記載の不揮発性半導体メモリ装置の制御方法。
【請求項１７】
前記コマンドに対応して、
前記第１のメモリセル及び前記複数の第２のメモリセルを含むストリングの一端に接続するビット線を充電し、
その後、直列に接続された前記第１のメモリセル及び前記複数の第２のメモリセルの一端と前記ストリングの一端を電気的に接続する前記第１の選択トランジスタを活性し、
更にその後、前記第１のワード線を活性し、
更にその後、前記直列に接続された前記第１のメモリセル及び前記複数の第２のメモリセルの他端と前記ストリングの他端を電気的に接続する第２の選択トランジスタを活性する、請求項１４に記載の不揮発性半導体メモリ装置の制御方法。
【請求項１８】
前記コマンドに対応して、
前記第１のメモリセル及び前記複数の第２のメモリセルを含むストリングの一端に接続するビット線を充電し、及び、直列に接続された前記第１のメモリセル及び前記複数の第２のメモリセルの一端と前記ストリングの一端を電気的に接続する前記第１の選択トランジスタを活性し、
その後、前記第１のワード線を活性し、
更にその後、前記直列に接続された前記第１のメモリセル及び前記複数の第２のメモリセルの他端と前記ストリングの他端を電気的に接続する第２の選択トランジスタを活性する、請求項１４に記載の不揮発性半導体メモリ装置の制御方法。
【請求項１９】
前記コマンドに対応して、
前記第１のメモリセル及び前記複数の第２のメモリセルを含むストリングの一端に接続するビット線を充電し、
その後、前記第１のワード線を活性し、
更にその後、直列に接続された前記第１のメモリセル及び前記複数の第２のメモリセルの一端と前記ストリングの一端を電気的に接続する前記第１の選択トランジスタを活性し、
更にその後、前記直列に接続された前記第１のメモリセル及び前記複数の第２のメモリセルの他端と前記ストリングの他端を電気的に接続する第２の選択トランジスタを活性する、請求項１４に記載の不揮発性半導体メモリ装置の制御方法。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正の内容】
【図２】
2011138571.tif 000042