(57)【要約】【課題】マスクアライメント精度を向上させることが可能な半導体装置を提供すること。【解決手段】基板１２上に設けられ、絶縁層側Ｘ軸目盛り部７０及び絶縁層側Ｘ軸目盛り部７２が形成された絶縁層１４と、絶縁層１４上に設けられた再配線１６と、再配線１６から分岐し、平面視で絶縁層側Ｘ軸目盛り部７０及び絶縁層側Ｘ軸目盛り部７２とそれぞれ重なる配線側Ｘ軸目盛り部４４及び配線側Ｘ軸目盛り部５０と、再配線１６上に形成された柱状電極１８と、柱状電極１８上に形成された外部端子２２と、再配線１６及び柱状電極１８を封止する封止樹脂層２０と、を半導体装置１０が有することで、この装置を製造する際のマスクアライメント精度を向上させることができる。【選択図】図１
2011009647.tif 000002
【特許請求の範囲】
【請求項１】
基板上に設けられ、複数の凹部が形成された絶縁層と、
前記絶縁層上に設けられた配線と、
前記配線から分岐し、平面視で前記複数の凹部とそれぞれ重なる複数の分岐配線と、
前記配線上に形成された導電部と、
前記導電部上に形成された外部端子と、
前記配線及び前記導電部を封止する封止樹脂層と、
を有する半導体装置。
【請求項２】
前記凹部は、前記配線及び前記分岐配線を形成するためのマスクにおいて前記分岐配線を形成するための分岐配線部を重ねて前記マスクの位置合わせを行なうためのアライメントマークである請求項１に記載の半導体装置。
【請求項３】
前記複数の凹部は、一方向に等間隔で配列された第１目盛り部と、一方向と直交する方向に等間隔で配列された第２目盛り部と、で構成される請求項２に記載の半導体装置。
【請求項４】
基板上に設けられ、複数の凹部が形成された絶縁層と、
前記絶縁層上に設けられた配線と、
前記配線に形成され、平面視で前記複数の凹部をそれぞれ取り囲む複数の切り欠きと、
前記配線上に形成された導電部と、
前記導電部上に形成された外部端子と、
前記配線及び前記導電部を封止する封止樹脂層と、
を有する半導体装置。
【請求項５】
前記凹部は、前記配線及び前記切り欠きを形成するためのマスクにおいて前記切り欠きを形成するための切り欠き部で取り囲んで前記マスクの位置合わせを行なうためのアライメントマークである請求項４に記載の半導体装置。
【請求項６】
前記導電部は、前記配線の台座部の中央側に形成され、
前記切り欠きは、前記台座部の外周部に形成された請求項５に記載の半導体装置。
【請求項７】
基板上に絶縁層を形成し、該絶縁層上に複数の凹部を形成する工程と、
前記複数の凹部をアライメントマークとして前記絶縁層上に配線を形成する工程と、
前記配線上に導電部を形成する工程と、
前記配線及び前記導電部の側面を覆うように、前記絶縁層上に封止樹脂層を形成する工程と、
前記導電部上に外部端子を形成する工程と、
を有する半導体装置の製造方法。
【請求項８】
前記複数の凹部は、一方向に等間隔で配列された第１目盛り部と、一方向と直交する方向に等間隔で配列された第２目盛り部と、を有し、
前記配線は、一方向に等間隔で配列された第１分岐配線と、一方向と直交する方向に等間隔で配列された第２分岐配線と、を有し、
前記配線、前記第１分岐配線及び前記第２分岐配線を形成するためのマスクにおいて、平面視で前記第１分岐配線を形成するための第１分岐配線部と前記第１目盛り部とを重ね、前記第２分岐配線を形成するための第２分岐配線部と前記第２目盛り部とを重ねて前記マスクの位置合わせを行なう請求項７に記載の半導体装置の製造方法。
【請求項９】
前記導電部は、前記配線の台座部に形成され、
前記台座部の外周部に複数の切り欠きが形成され、
前記配線、及び前記複数の切り欠きを形成するためのマスクにおいて、平面視で前記複数の切り欠きを形成するための前記複数の切り欠き部で前記複数の凹部をそれぞれ取り囲んで前記マスクの位置合わせを行なう請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記導電部を形成する工程は、前記導電部を形成するためのマスクの位置合わせに前記切り欠きをアライメントマークとして用いる請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものであり、特に、ＣＳＰ（チップ・スケール。パッケージ）に代表される小型の半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路などの半導体素子をパッケージングした集積回路パッケージでは、小型化及び薄型化に対する要求が高まってきており、近年、特に薄型化を要求される分野の半導体集積回路パッケージを中心に、半導体素子の表面に球状の端子を格子状に配置したＣ・Ｓ・Ｐ（Ｃｈｉｐ・Ｓｃａｌｅ・Ｐａｃｋａｇｅ）が提唱されている。
【０００３】
特許文献１には、半導体基板上に絶縁層が配置され、その上に金属配線層が配置され、金属配線層のランド部に柱状電極が形成された半導体装置が開示されている。この半導体装置では、ランド部に十文字形状の凹部を形成し、この凹部をアライメントマークとして柱状電極のマスクのアライメント精度を向上させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−３１９６３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
近年、半導体装置には、更なるファインピッチ化やファインパターン化等のために、各層の露光合わせ精度の高精度化が要求されている。
【０００６】
本発明は、マスクアライメント精度を向上させることが可能な半導体装置、及び半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、基板上に設けられ、複数の凹部が形成された絶縁層と、前記絶縁層上に設けられた配線と、前記配線から分岐し、平面視で前記複数の凹部とそれぞれ重なる複数の分岐配線と、前記配線上に形成された導電部と、前記導電部上に形成された外部端子と、前記配線及び前記導電部を封止する封止樹脂層と、を有する半導体装置である。
【０００８】
請求項１に記載の半導体装置によれば、製造時に、配線及び分岐配線を形成するためのマスクに形成される複数の分岐配線部と絶縁層の複数の凹部とがそれぞれ重なるようにマスクの位置合わせを行なうことで、マスクアライメント精度を向上させることができる。
【０００９】
請求項２に記載の発明は、前記凹部は、前記配線及び前記分岐配線を形成するためのマスクにおいて前記分岐配線を形成するための分岐配線部を重ねて前記マスクの位置合わせを行なうためのアライメントマークである半導体装置である。
【００１０】
請求項２に記載の半導体装置によれば、製造時に、絶縁層の複数の凹部をマスクのアライメントマークとして、絶縁層の複数の凹部とマスクの複数の分岐配線部を重ねてマスクの位置合わせを行なうことで、マスクアライメント精度を向上させることができる。
【００１１】
請求項３に記載の発明は、前記複数の凹部は、一方向に等間隔で配列された第１目盛り部と、一方向と直交する方向に等間隔で配列された第２目盛り部と、で構成される半導体装置である。
【００１２】
請求項３に記載の半導体装置によれば、製造時に、アライメントマークとなる第１目盛り部と第２目盛り部は互いに直交する方向に凹部を配列していることから、マスクアライメント精度をさらに向上できる。
【００１３】
請求項４に記載の発明は、基板上に設けられ、複数の凹部が形成された絶縁層と、前記絶縁層上に設けられた配線と、前記配線に形成され、平面視で前記複数の凹部をそれぞれ取り囲む複数の切り欠きと、前記配線上に形成された導電部と、前記導電部上に形成された外部端子と、前記配線及び前記導電部を封止する封止樹脂層と、を有する半導体装置である。
【００１４】
請求項４に記載の半導体装置によれば、製造時に、配線及び切り欠きを形成するためのマスクに形成される複数の切り欠き部に絶縁層の複数の凹部がそれぞれ取り囲まれるようにマスクの位置合わせを行なうことで、マスクアライメント精度を向上させることができる。
【００１５】
請求項５に記載の発明は、前記凹部は、前記配線及び前記切り欠きを形成するためのマスクにおいて前記切り欠きを形成するための切り欠き部で取り囲んで前記マスクの位置合わせを行なうためのアライメントマークである半導体装置である。
【００１６】
請求項５に記載の半導体装置によれば、製造時に、絶縁層の複数の凹部をマスクのアライメントマークとして、絶縁層の複数の凹部をマスクの複数の切り欠き部で取り囲ませてマスクの位置合わせを行なうことで、マスクアライメント精度を向上させることができる。
【００１７】
請求項６に記載の発明は、前記導電部は、前記配線の台座部の中央側に形成され、前記切り欠きは、前記台座部の外周部に形成された半導体装置である。
【００１８】
請求項６に記載の半導体装置によれば、製造時に、台座部の切り欠きを、導電部を形成するためのマスクのアライメントマークとしてこのマスクの位置合わせを行なうことで、導電部を形成するためのマスクのマスクアライメント精度を向上させることができる。
【００１９】
請求項７に記載の発明は、基板上に絶縁層を形成し、該絶縁層上に複数の凹部を形成する工程と、前記複数の凹部をアライメントマークとして前記絶縁層上に配線を形成する工程と、前記配線上に導電部を形成する工程と、前記配線及び前記導電部の側面を覆うように、前記絶縁層上に封止樹脂層を形成する工程と、前記導電部上に外部端子を形成する工程と、を有する半導体装置の製造方法である。
【００２０】
請求項７に記載の半導体装置の製造方法によれば、絶縁層上に形成した複数の凹部をアライメントマークとして、絶縁層上に配線を形成するため、配線を形成するためのマスクのアライメント精度が向上する。
【００２１】
請求項８に記載の発明は、前記複数の凹部は、一方向に等間隔で配列された第１目盛り部と、一方向と直交する方向に等間隔で配列された第２目盛り部と、を有し、前記配線は、一方向に等間隔で配列された第１分岐配線と、一方向と直交する方向に等間隔で配列された第２分岐配線と、を有し、前記配線、前記第１分岐配線及び前記第２分岐配線を形成するためのマスクにおいて、平面視で前記第１分岐配線を形成するための第１分岐配線部と前記第１目盛り部とを重ね、前記第２分岐配線を形成するための第２分岐配線部と前記第２目盛り部とを重ねて前記マスクの位置合わせを行なう半導体装置の製造方法である。
【００２２】
請求項８に記載の半導体装置の製造方法によれば、平面視で第１分岐配線部と第１目盛り部とを重ね、第２分岐配線部と第２目盛り部とを重ねてマスクの位置合わせを行なうため、マスクアライメント精度をさらに向上できる。
【００２３】
請求項９に記載の発明は、前記導電部は、前記配線の台座部に形成され、前記台座部の外周部に複数の切り欠きが形成され、前記配線、及び前記複数の切り欠きを形成するためのマスクにおいて、平面視で前記複数の切り欠きを形成するための前記複数の切り欠き部に前記複数の凹部をそれぞれ取り囲ませて前記マスクの位置合わせを行なう半導体装置の製造方法である。
【００２４】
請求項９に記載の半導体装置の製造方法によれば、平面視で複数の切り欠き部で複数の凹部をそれぞれ取り囲んで前記マスクの位置合わせを行なうため、マスクアライメント精度をさらに向上させることができる。
【００２５】
請求項１０に記載の発明は、前記導電部を形成する工程は、前記導電部を形成するためのマスクの位置合わせに前記切り欠きをアライメントマークとして用いる半導体装置の製造方法である。
【００２６】
請求項１０に記載の半導体装置の製造方法によれば、導電部を形成するためのマスクの位置合わせに切り欠きがアライメントマークとして用いられるため、導電部を形成するためのマスクのマスクアライメント精度を向上させることができる。
【発明の効果】
【００２７】
以上説明したように、本発明の半導体装置及び半導体装置製造方法は、マスクアライメント精度を向上させることができる。
【図面の簡単な説明】
【００２８】
【図１】（Ａ）は本発明の第１実施形態における半導体装置を外部端子側から見た平面図である。  （Ｂ）は図１（Ａ）のＢ１−Ｂ１線断面図である。  （Ｃ）は、図１（Ａ）のＣ１部拡大断面図である。
【図２】第１の実施形態の基板上に絶縁層が形成された状態を示す基板の側断面図である。
【図３】（Ａ）は第１の実施形態の絶縁層の表面に凹部が形成された状態を示す絶縁層の平面図である。  （Ｂ）は図３（Ａ）のＢ３−Ｂ３線端面図である。
【図４】第１の実施形態の絶縁層上に金属膜及びフォトレジストを形成した状態を示す基板の側断面図である。
【図５】第１の実施形態の再配線を形成するためのマスクの配線パターンの一部を示すマスクの平面図である。
【図６】第１の実施形態の基板とマスクが位置合わせされた状態をマスク側から見た平面図である。
【図７】第１の実施形態の絶縁層上に再配線が形成された状態を示す再配線の平面図である。
【図８】第１の実施形態の再配線上に柱状電極が形成され、絶縁層及び再配線上に封止樹脂が形成され、柱状電極の端面に外部端子が形成された状態を示す基板の側断面図である。
【図９】第１の実施形態の基板を切断し、複数の半導体装置が形成された状態を示す半導体装置の側断面図である。
【図１０】第２の実施形態の半導体装置の再配線の一部を示す平面図である。
【図１１】第２の実施形態の絶縁層の表面に凹部が形成された状態を示す絶縁層の平面図である。
【図１２】第２の実施形態の再配線を形成するためのマスクの配線パターンの一部を示すマスクの平面図である。
【図１３】第２の実施形態の基板とマスクが位置合わせされた状態をマスク側から見た平面図である。
【図１４】第２の実施形態の絶縁層上に再配線が形成された状態を示す再配線の平面図である。
【発明を実施するための形態】
【００２９】
＜第１の実施形態の半導体装置＞
以下、本発明を実施するための第１実施形態を図面に基づき説明する。
図１（Ａ）は本発明の第１の実施形態における半導体装置１０を外部端子側から見た平面図であり、図１（Ｂ）は図１（Ａ）のＢ１−Ｂ１線断面図であり、図１（Ｃ）は図１（Ａ）のＣ１部の部分断面拡大図である。
【００３０】
図１（Ａ）に示すように、半導体装置１０は略矩形状とされ、表面に略球状の外部端子２２が複数個（本実施形態では６個）配設されている。
【００３１】
また、半導体装置１０は図１（Ｂ）に示すように、電子回路を有する基板１２と、この基板１２上に形成された例えばポリイミド等の絶縁層１４と、絶縁層１４上に形成された複数の再配線１６（配線の一例）と、各再配線１６上に形成された柱状電極１８（導電部の一例）と、絶縁層１４及び再配線１６の上に形成され柱状電極１８の側面を覆ってこれらを封止する封止樹脂層２０と、封止樹脂層２０の表面から露出した柱状電極１８の端面上に形成された前述の外部端子２２と、を有している。なお、本実施形態では、図示省略しているが、絶縁層１４には貫通穴が設けられ、この貫通穴には導電層が形成されている。この導電層は、基板１２の各電子回路毎に設けられ、電子回路と電気的に接続されている。そして、導電層、再配線１６及び柱状電極１８を介して基板１２の各電子回路と、それに対応する外部端子２２とが電気的に接続されている。
【００３２】
図１（Ｃ）には、各電子回路と各外部端子２２とをそれぞれ接続する再配線１６のうちの一つである再配線１６Ａが示されている。再配線１６Ａは、絶縁層１４の一方向（図１（Ｃ）ではＸ軸方向）へ延びる第１配線部３０と、この第１配線部３０の一端部から絶縁層１４の一方向と直交する方向（図１（Ｃ）ではＹ軸方向）へ延びる第２配線部３２と、を有している。なお、第１配線部３０の他端部は、柱状電極１８が略中央部に形成される台座部３４とされている。
【００３３】
第１配線部３０には、第１配線部３０から分岐してＹ軸方向へ延び出す線状部４０がＸ軸方向に等間隔で複数本（本実施形態では３本）形成されている。また、第１配線部３０には、第１配線部３０から分岐してＹ軸方向へ延び出す、線状部４０よりも長さが短い線状部４２が、隣接する線状部４０の間に複数本（本実施形態では３本）形成されている。なお、線状部４０と線状部４２の間隔、及び線状部４２間の間隔は均等とされている。これらの線状部４０及び線状部４２はＸ軸の目盛りを形成しており、以下では、このＸ軸の目盛りを配線側Ｘ軸目盛り部４４として示す。
【００３４】
第２配線部３２には、第２配線部３２から分岐してＸ軸方向へ延び出す線状部４６がＹ軸方向に等間隔で複数本（本実施形態では３本）形成されている。また、第２配線部３２には、第２配線部３２から分岐してＸ軸方向へ延び出す、線状部４６よりも長さが短い線状部４８が隣接する線状部４６の間に複数本（本実施形態では３本）形成されている。なお、線状部４６と線状部４８の間隔、及び線状部４８間の間隔は均等とされている。これらの線状部４６及び線状部４８はＹ軸の目盛りを形成しており、以下では、このＹ軸の目盛りを配線側Ｙ軸目盛り部５０として示す。
【００３５】
図１（Ｃ）に示すように、絶縁層１４の表面には、複数の凹部が形成され、この複数の凹部で配線側Ｘ軸目盛り部４４と重なるＸ軸の目盛り（以下では絶縁層側Ｘ軸目盛り部７０）が形成されている。具体的には、配線側Ｘ軸目盛り部４４の線状部４０と絶縁層側Ｘ軸目盛り部７０の溝部６０とが重なり、配線側Ｘ軸目盛り部４４の線状部４２と絶縁層側Ｘ軸目盛り部７０の溝部６２とが重なっている。また、絶縁層側Ｘ軸目盛り部７０は、溝部６０（本実施形態では３個）と、それよりも長さが短い溝部６０とで形成されており、隣接する溝部６０の間に溝部６０が複数個（本実施形態では３個）形成されている。なお、溝部６０と溝部６２の間隔、及び溝部６２間の間隔は均等とされている。
【００３６】
また、絶縁層１４の表面には、複数の凹部が形成され、この複数の凹部で配線側Ｙ軸目盛り部５０と重なるＹ軸の目盛り（以下では絶縁層側Ｙ軸目盛り部７２）が形成されている。具体的には、配線側Ｙ軸目盛り部５０の線状部４６と絶縁層側Ｙ軸目盛り部７２の溝部６４とが重なり、配線側Ｙ軸目盛り部５０の線状部４８と絶縁層側Ｙ軸目盛り部７２の溝部６６とが重なっている。また、絶縁層側Ｙ軸目盛り部７２は、溝部６４（本実施形態では３個）と、それよりも長さが短い溝部６６とで形成されており、隣接する溝部６４の間に溝部６６が複数個（本実施形態では３個）形成されている。なお、溝部６４と溝部６６の間隔、及び溝部６６間の間隔は均等とされている。
【００３７】
本実施形態では、図１（Ｃ）に示すように、線状部よりも溝部の幅を広めとしているが、本発明はこの構成に限らず、線状部と溝部の幅が同じでも、線状部よりも溝部の幅が狭くてもよい。
【００３８】
〔第１の実施形態の半導体装置の製造方法〕
次に、半導体装置１０の製造方法について説明する。
まず、図２に示すように、電子回路を有する基板１２上全面に例えばポリイミド等の絶縁層１４をスピンコート等により形成する。そして、図３（Ａ）及び図３（Ｂ）に示すように、絶縁層１４の表面に絶縁層側Ｘ軸目盛り部７０及び絶縁層側Ｙ軸目盛り部７２を形成する。このとき絶縁層１４の各電子回路の近傍となる部位に図示しない貫通穴を形成する。その後、貫通穴内に電子回路と電気的に接続される図示しない導電層を形成する。
【００３９】
次に、図４に示すように、絶縁層１４上全面にスパッタリング法等によって金属膜１６Ｍを形成し、この金属膜１６Ｍ上全面にフォトレジスト１００（感光材料）を形成する。そして、ステッパー等の光学装置のマーク検出器によって予め検出しておいた絶縁層側Ｘ軸目盛り部７０及び絶縁層側Ｙ軸目盛り部７２の位置情報に基づいて、再配線１６（再配線１６Ａ含む）、配線側Ｘ軸目盛り部４４、及び配線側Ｙ軸目盛り部５０を形成するための配線パターン１６Ｐが形成されたマスク１０２と基板１２との位置合わせを行なう。なお、図５及び図６では、配線パターン１６Ｐのうち、配線側Ｘ軸目盛り部４４を形成する部位をＸ軸目盛りパターン４４Ｐ、配線側Ｙ軸目盛り部５０を形成する部位をＹ軸目盛りパターン５０Ｐとして示している。この位置合わせでは、絶縁層側Ｘ軸目盛り部７０とＸ軸目盛りパターン４４Ｐとのズレ（Ｘ軸のズレ）を数値化し、絶縁層側Ｙ軸目盛り部７２とＹ軸目盛りパターン５０Ｐとのズレ（Ｙ軸のズレ）を数値化して、これらが平面視で重なるように、マスク１０２の位置を調整する（図６参照）。このため、マスク１０２は、所望の位置へ高い精度で位置合わせされる。
【００４０】
次に、マスク１０２上の配線パターン１６Ｐに基づいてフォトレジスト１００を露光し、現像処理を実行して未露光部分のレジストを除去する。その後、金属膜１６Ｍをエッチングし、残ったレジストを除去する。これにより、図７に示すように、再配線１６が絶縁層１４上に形成される。
【００４１】
次に、図８に示すように、再配線１６の台座部３４の中央部に柱状電極１８を形成する。そして、絶縁層１４、再配線１６、及び柱状電極１８を覆うように封止樹脂層２０で被覆する。この際、柱状電極１８の端面が露出するようにＣＭＰ等で封止樹脂層２０を研削する。その後、柱状電極１８の前記端面上に外部端子２２を配設し、基板１２の裏面に印（ロット番号や方向を示すマーク）などを施した後、ダイシングソーにて半導体素子をダイシングし、個変に分割して半導体装置１０が製造される（図９参照）。
【００４２】
ここで、前述のようにマスク１０２の位置合わせが行なわれた半導体装置１０は、再配線１６が高精度に形成される。また、例えば、基板に金属などで目盛りを形成した場合、切削部位（ダイシングエリア）に（目盛り状の）金属が配設されることがあり、個片分割のときに切断し難いなどの不具合を生じさせる虞がある。これに対して、本実施形態では、絶縁層側Ｘ軸目盛り部７０及び絶縁層側Ｙ軸目盛り部７２を再配線１６のうちの再配線１６Ａのみに形成し、かつ半導体装置１０のダイシングエリア側でなく、中央側に配置しているため切断し難いなどの不具合が生じない。
【００４３】
また、マスク１０２のアライメントマークとなる絶縁層側Ｘ軸目盛り部７０及び絶縁層側Ｙ軸目盛り部７２とそれぞれ重なる配線側Ｘ軸目盛り部４４及び配線側Ｙ軸目盛り部５０は、再配線１６Ａから分岐する構成としているが、本発明はこれに限らず、再配線１６Ａから分岐しない構成としてもよい。しかし、再配線１６Ａから分岐させることで、金属膜１６Ｍのエッチング時に配線側Ｘ軸目盛り部４４及び配線側Ｙ軸目盛り部５０が絶縁層１４から剥がれ落ちるのを抑制することができる。
【００４４】
第１の実施形態では、再配線１６Ａに配線側Ｘ軸目盛り部４４及び配線側Ｙ軸目盛り部５０を形成する構成としたが、本発明の半導体装置の製造方法はこの構成に限定されず、マスク１０２と基板１２の位置合わせを行ない、マスク１０２上の配線パターン１６Ｐに基づいてフォトレジスト１００を露光した後、フォトレジスト１００上のＸ軸目盛りパターン４４Ｐ及びＹ軸目盛りパターン５０Ｐに対応する未露光部分のみをハーフエッチングとし、それ以外のレジストを除去する構成としてもよい。このような構成にすることで、再配線１６Ａに配線側Ｘ軸目盛り部４４及び配線側Ｙ軸目盛り部５０を形成しなくてすむため、配線パターンの設計自由度が向上する。
【００４５】
＜第２の実施形態の半導体装置＞
以下、本発明を実施するための第２の実施形態の半導体装置８０を図面に基づき説明する。なお、第１の実施形態の半導体装置と同一部材については、同一符号を付して説明を省略する。
【００４６】
半導体装置８０は、第１の実施形態の半導体装置１０の絶縁層側Ｘ軸目盛り部７０、絶縁層側Ｙ軸目盛り部７２、配線側Ｘ軸目盛り部４４、及び配線側Ｙ軸目盛り部５０の代わりに、第１凹部８２、第２凹部８４、第１切り欠き９４、及び第２切り欠き９６を備えている。以下、具体的に説明する。
【００４７】
図１０には、各電子回路と各外部端子２２とをそれぞれ接続する再配線９０のうちの一つである再配線９０Ａが示されている。再配線９０Ａは、台座部９２の外周部にコの字状の切り欠きが台座部９２の中心から９０度ずれて２個形成されている。なお、以下では、この切り欠きのうちの一方を第１切り欠き９４、他方を第２切り欠き９６として示す。また、台座部９２の中央部には柱状電極１８が形成されている。この柱状電極１８は、平面視で第１切り欠き９４及び第２切り欠き９６に重ならないように配置されている。
【００４８】
絶縁層１４の表面には、複数の凹部（本実施形態では２個）が形成されている。この複数の凹部は、略矩形状の第１凹部８２及び略矩形状の第２凹部８４とで構成され、第１凹部８２は第１切り欠き部９４に取り囲まれ、第２凹部８４は第２切り欠き部９４に取り囲まれている。なお、本実施形態では、第１凹部８２と第１切り欠き部９４との間の空隙部の幅Ｔ１が略均等とされ、第２凹部８４と第２切り欠き部９６との間の空隙部の幅Ｔ２が略均等とされ、且つ幅Ｔ１と幅Ｔ２が略等しくなっている。
【００４９】
〔第２の実施形態の半導体装置の製造方法〕
次に、半導体装置８０の製造方法について説明する。
なお、第１の実施形態の半導体装置の製造方法と同一工程については、説明を省略する。
まず、図２に示すように、電子回路を有する基板１２上全面に例えばポリイミド等の絶縁層１４をスピンコート等により形成する。そして、図１１に示すように、絶縁層１４の表面に第１凹部８２、第２凹部８４を形成する。このとき絶縁層１４の各電子回路の近傍となる部位に図示しない貫通穴を形成する。その後、貫通穴内に電子回路と電気的に接続される図示しない導電層を形成する。
【００５０】
次に、図４に示すように、絶縁層１４上全面にスパッタリング法等によって金属膜１６Ｍ（９０Ｍ）を形成し、この金属膜９０Ｍ上全面にフォトレジスト１０４（感光材料）を形成する。そして、ステッパー等の光学装置のマーク検出器によって予め検出しておいた第１凹部８２及び第２凹部８４の位置情報に基づいて、再配線９０（再配線９０Ａ含む）、第１切り欠き９４及び第２切り欠き９６を形成するための配線パターン９０Ｐが形成されたマスク１０６と基板１２との位置合わせを行なう。なお、図１２及び図１３では、配線パターン９０Ｐのうち、第１切り欠き９４を形成する部位を第１切り欠きパターン９４Ｐ、第２切り欠き９６を形成する部位を第２切り欠き９６パターン９６Ｐとして示している。この位置合わせでは、第１切り欠きパターン９４Ｐで第１凹部８２を取り囲み、第１切り欠きパターン９４Ｐと第１凹部８２との空隙部の幅Ｔ１が均等となり、かつ第２切り欠きパターン９６Ｐで第２凹部８４を取り囲み、第２切り欠きパターン９６Ｐとの空隙部の幅Ｔ２が均等となるようにマスク１０２の位置を調整する（図１３参照）。このため、マスク１０２は、所望の位置へ高い精度で位置合わせされる。
【００５１】
次に、マスク１０２上の配線パターン１６Ｐに基づいてフォトレジスト１００を露光し、現像処理を実行して未露光部分のレジストを除去する。その後、金属膜９０Ｍをエッチングし、残ったレジストを除去する。これにより、図１３に示すように、再配線９０が絶縁層１４上に形成される。
【００５２】
次に、図１４に示すように、再配線９０の台座部９２の中央部に柱状電極１８を形成する。柱状電極１８を形成する際、まず、再配線９０及び絶縁層１４の表面全面に図示しないフォトレジストを形成し、予め検出しておいた第１切り欠き９４及び第２切り欠き９６の位置を検出し、検出した位置情報に基づいて、柱状電極１８を形成するためのパターンが形成されたマスクと基板１２との位置合わせを行ない、露光及び現像でフォトレジストにレジストパターンを形成し、露出した台座部９２の中央部に電解めっき処理で柱状電極１８を形成する。
【００５３】
そして、絶縁層１４、再配線１６、及び柱状電極１８を覆うように封止樹脂層２０で被覆する。この際、柱状電極１８の端面が露出するようにＣＭＰ等で封止樹脂層２０を研削する。その後、柱状電極１８の前記端面上に外部端子２２を配設し、基板１２の裏面に印（ロット番号や方向を示すマーク）などを施した後、ダイシングソーにて半導体素子をダイシングし、個変に分割して半導体装置１０が製造される（図９参照）。
【００５４】
ここで、前述のようにマスク１０６の位置合わせが行なわれた半導体装置８０は、再配線９０が高精度に形成され、さらに、再配線９０の台座部９２に形成される柱状電極１８も高精度に配置される。また、図１０に示すように、第１切り欠き９４及び第２切り欠き９６を台座部９２の外周部に形成するため、その他の部位に形成するよりも再配線の設計自由度が向上し、さらに抵抗値を下げることができる。さらに、第１切り欠き９４及び第２切り欠き９６が平面視で柱状電極１８と重ならない台座部９２に設けられていることで、柱状電極１８からのズレ量を検出することができる。
【００５５】
なお、本発明は前記実施形態によらず、絶縁層１４の表面に絶縁層側Ｘ軸目盛り部４４及び絶縁層側Ｙ軸目盛り部５０、第１凹部８２、及び第２凹部８４を形成し、再配線に配線側Ｘ軸目盛り部７０、配線側Ｙ軸目盛り部７２、第１切り欠き部９４及び第２切り欠き部９６を形成してもよい。
【００５６】
また、第１の施形態では、線状部を第１配線部３０及び第２配線部３２に形成する構成としたが、本発明はこの構成に限定されず、台座部３４に線状部を形成する構成としてもよく、さらに、第２の実施形態では、台座部３４に切り欠きを形成する構成としたが、本発明はこの構成に限定されず、第１配線部３０及び第２配線部３２に切り欠きを形成する構成としてもよい。
【００５７】
なお、第１の実施形態及び第２の実施形態の半導体装置の製造方法は一例であり、例えば、再配線の形成に電解めっき処理を用いてもよい。
【００５８】
以上、実施形態を挙げて本発明の実施の形態を説明したが、これらの実施形態は一例であり、要旨を逸脱しない範囲内で種々変更して実施できる。また、本発明の権利範囲がこれらの実施形態に限定されないことは言うまでもない。
【符号の説明】
【００５９】
１０    半導体装置
１２    基板
１４    絶縁層
１６    再配線
１８    柱状電極
２０    封止樹脂層
２２    外部端子
３４    台座部
４０    線状部（第１分岐配線）
４２    線状部（第１分岐配線）
４４    配線側Ｘ軸目盛り部（第１分岐配線）
４６    線状部（第２分岐配線）
４８    線状部（第２分岐配線）
５０    配線側Ｙ軸目盛り部（第２分岐配線）
６０    溝部（凹部）
６２    溝部（凹部）
６４    溝部（凹部）
６６    溝部（凹部）
７０    絶縁層側Ｘ軸目盛り部（第１目盛り部）
７２    絶縁層側Ｙ軸目盛り部（第２目盛り部）
８０    半導体装置
８２    第１凹部
８４    第２凹部
９０    再配線
９２    台座部
９６    第１切り欠き
９８    第２切り欠き
１０２  マスク
１０６  マスク
【図１】
2011009647.tif 000003
【図２】
2011009647.tif 000004
【図３】
2011009647.tif 000005
【図４】
2011009647.tif 000006
【図５】
2011009647.tif 000007
【図６】
2011009647.tif 000008
【図７】
2011009647.tif 000009
【図８】
2011009647.tif 000010
【図９】
2011009647.tif 000011
【図１０】
2011009647.tif 000012
【図１１】
2011009647.tif 000013
【図１２】
2011009647.tif 000014
【図１３】
2011009647.tif 000015
【図１４】
2011009647.tif 000016