(57)【要約】【課題】ソース・ドレイン領域にエピタキシャル結晶を含み、エピタキシャル結晶上の金属シリサイドに起因する接合リークの発生を抑えた半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置１は、ファセット面１３ｆを有するエピタキシャル結晶層１３を有するＭＩＳＦＥＴ１０と、ＭＩＳＦＥＴ１０を他の素子から電気的に分離し、上層３ａのゲート電極１２側の端部の水平方向の位置が下層３ｂのそれよりもゲート電極１２に近く、上層３ａの一部がファセット面１３ｆに接する素子分離絶縁膜３と、エピタキシャル結晶層１３の上面、およびファセット面１３ｆの上層３ａとの接触部よりも上側の領域に形成されたシリサイド層１８と、を有する。【選択図】図１
2011009412.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート電極の両側の領域のうち少なくとも一方に形成され、前記半導体基板の主面と異なる面方位を有するファセット面を有するエピタキシャル結晶層と、を有するトランジスタと、
前記半導体基板中に形成され、前記トランジスタを他の素子から電気的に分離し、下層および前記下層上の上層を含み、前記上層の前記ゲート電極側の端部の水平方向の位置が前記下層のそれよりもゲート電極に近く、前記上層の一部が前記ファセット面に接する素子分離絶縁膜と、
前記エピタキシャル結晶層の上面、および前記ファセット面の前記上層との接触部よりも上側の領域に形成された金属シリサイド層と、
を有する半導体装置。
【請求項２】
前記金属シリサイド層の最下部が前記エピタキシャル結晶層中に位置する、
請求項１に記載の半導体装置。
【請求項３】
前記トランジスタはｐ型トランジスタであり、
前記エピタキシャル結晶層はＳｉＧｅ結晶からなる、
請求項１または２に記載の半導体装置。
【請求項４】
前記半導体基板は、主面の面方位が｛１００｝であるＳｉ系結晶であり、
前記トランジスタのチャネル方向は＜１１０＞である、
請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
半導体基板中に、前記半導体基板の素子形成領域を囲むように、上部の前記素子形成領域側の端部の水平方向の位置が下部のそれよりも前記素子形成領域に近い素子分離溝を形成する工程と、
前記素子分離溝中に絶縁膜を埋め込み、上層の前記素子形成領域側の端部の水平方向の位置が下層のそれよりも前記素子形成領域に近い素子分離絶縁膜を形成する工程と、
前記半導体基板の前記素子分離絶縁間に囲まれた前記素子形成領域上に、ゲート絶縁膜を介して位置するゲート電極を形成する工程と、
前記素子形成領域内の前記半導体基板中の前記ゲート電極の両側の領域のうち少なくとも一方に溝を形成する工程と、
前記溝内に露出した前記半導体基板の表面を下地として、前記半導体基板の主面と異なる面方位を有するファセット面が前記素子分離絶縁膜の前記上層に接触するように、結晶をエピタキシャル成長させる工程と、
前記結晶の上面、および前記ファセット面の前記上層との接触部よりも上側の領域に、金属シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、選択エピタキシャル結晶成長技術を用いた歪みシリコン技術を導入した半導体装置が報告されている。
【０００３】
従来の半導体装置によれば、Ｓｉ基板に凹部を形成するエッチングを行い、凹部に基板のＳｉとは異なる格子定数を有するＳｉＧｅ結晶を選択エピタキシャル成長させてソース・ドレイン領域の一部とすることにより、ソース・ドレイン間のチャネル領域に応力を加えて歪みを生じさせる。Ｓｉの結晶格子に歪み（圧縮歪み、あるいは伸張歪み）を生じさせることにより、チャネル領域中の電荷の移動度を向上させることができる。
【０００４】
しかし、ＳｉＧｅ結晶を成長させる際に、結晶の面方位毎の成長速度の違いにより、ファセット面と呼ばれる面がＳｉＧｅ結晶の面に現れ、ＳｉＧｅ結晶と素子分離絶縁膜との間に隙間が形成される。
【０００５】
そのため、ＳｉＧｅ結晶の表面をシリサイド化させる場合、シリサイド化に用いる金属膜がＳｉＧｅ結晶と素子分離絶縁膜との間の隙間に入り込み、金属シリサイド層がＳｉＧｅ結晶の底部に近い位置、またはＳｉＧｅ結晶下のＳｉ基板に接触する位置に達するおそれがある。これにより、接合リークが発生しやすくなるという問題が生じる。
【０００６】
特に、ＳｉＧｅと金属の化合物からなる金属シリサイドは熱力学的に不安定であるため、金属シリサイド層がＳｉＧｅ結晶下のＳｉ基板に接触した場合、シリサイド化反応がその接触部分からＳｉ基板内部に向かって急激に進行し、より接合リークが発生しやすくなる。
【０００７】
このような問題を解決するために、ファセット面と素子分離絶縁膜との間の隙間に絶縁膜を埋め込んだ後に、シリサイド化に用いる金属膜をＳｉＧｅ結晶上に形成することにより、ファセット面に金属シリサイドが形成されることを防ぐ技術が知られている（例えば、特許文献１参照）。
【０００８】
しかし、この特許文献１に記載の技術によれば、ファセット面と素子分離絶縁膜との間の隙間に選択的に絶縁膜を埋め込むことが困難であるという問題や、金属シリサイドの合計面積が減少するために、ソース・ドレイン領域の電気抵抗が上昇するおそれがあるという問題がある。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００７−２２７７２１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、ソース・ドレイン領域にエピタキシャル結晶を含み、エピタキシャル結晶上の金属シリサイドに起因する接合リークの発生を抑えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板中の前記ゲート電極の両側の領域のうち少なくとも一方に形成され、前記半導体基板の主面と異なる面方位を有するファセット面を有するエピタキシャル結晶層と、を有するトランジスタと、前記半導体基板中に形成され、前記トランジスタを他の素子から電気的に分離し、下層および前記下層上の上層を含み、前記上層の前記ゲート電極側の端部の水平方向の位置が前記下層のそれよりもゲート電極に近く、前記上層の一部が前記ファセット面に接する素子分離絶縁膜と、前記エピタキシャル結晶層の上面、および前記ファセット面の前記上層との接触部よりも上側の領域に形成された金属シリサイド層と、を有する半導体装置を提供する。
【００１２】
また、本発明の他の態様は、半導体基板中に、前記半導体基板の素子形成領域を囲むように、上部の前記素子形成領域側の端部の水平方向の位置が下部のそれよりも前記素子形成領域に近い素子分離溝を形成する工程と、前記素子分離溝中に絶縁膜を埋め込み、上層の前記素子形成領域側の端部の水平方向の位置が下層のそれよりも前記素子形成領域に近い素子分離絶縁膜を形成する工程と、前記半導体基板の前記素子分離絶縁間に囲まれた前記素子形成領域上に、ゲート絶縁膜を介して位置するゲート電極を形成する工程と、前記素子形成領域内の前記半導体基板中の前記ゲート電極の両側の領域のうち少なくとも一方に溝を形成する工程と、前記溝内に露出した前記半導体基板の表面を下地として、前記半導体基板の主面と異なる面方位を有するファセット面が前記素子分離絶縁膜の前記上層に接触するように、結晶をエピタキシャル成長させる工程と、前記結晶の上面、および前記ファセット面の前記上層との接触部よりも上側の領域に、金属シリサイド層を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【００１３】
本発明によれば、ソース・ドレイン領域にエピタキシャル結晶を含み、エピタキシャル結晶上の金属シリサイドに起因する接合リークの発生を抑えた半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態に係る半導体装置の断面図。
【図２Ａ】（ａ）〜（ｄ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｂ】（ｅ）〜（ｈ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図２Ｃ】（ｉ）〜（ｌ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３】（ａ）、（ｂ）は、エピタキシャル結晶層と上層との接触部分周辺の拡大図。
【発明を実施するための形態】
【００１５】
〔実施の形態〕
（半導体装置の構成）
図１は、本発明の実施の形態に係る半導体装置１の断面図である。半導体装置１は、半導体基板２上の素子分離絶縁膜３により囲まれた素子形成領域に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）１０を有する。
【００１６】
ＭＩＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２中のゲート電極１２の両側の領域に形成され、ソース・ドレイン領域の深い領域として機能するエピタキシャル結晶層１３と、ソース・ドレイン領域のエクステンション領域１４と、ゲート絶縁膜１１下のエクステンション領域１４の間のチャネル領域１５と、ゲート電極１２の側面に形成されたオフセットスペーサ１６と、オフセットスペーサ１６の側面に形成されたゲート側壁１７と、を有する。
【００１７】
また、ゲート電極１２の表面にはシリサイド層１８が形成され、エピタキシャル結晶層１３の表面にはシリサイド層１９が形成される。
【００１８】
半導体基板２は、Ｓｉ結晶等の、Ｓｉを主成分とする結晶からなる。
【００１９】
素子分離絶縁膜３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する。また、素子分離絶縁膜３は、下層３ｂと、下層３ｂ上の上層３ａを有する。
【００２０】
図１に示されるように、上層３ａのゲート電極１２側の端部の水平方向の位置は、下層３ｂのそれよりもゲート電極１２に近い。さらに、上層３ａのゲート電極１２側の端部の一部はエピタキシャル結晶層１３に接する。なお、素子分離絶縁膜３の構造は、この条件を満たすものであればよく、図１に示されるものに限られない。
【００２１】
ゲート絶縁膜１１は、例えばＳｉＯ２、ＳｉＯＮや、高誘電率材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料、Ｌａ２Ｏ３）からなる。
【００２２】
ゲート電極１２は、例えば、導電型不純物を含む多結晶シリコン等のＳｉ系多結晶からなる。この導電型不純物としては、ｎ型の場合は、Ａｓ、Ｐ等が用いられ、ｐ型の場合は、Ｂ、ＢＦ２等が用いられる。また、ゲート電極１２は、ＴｉＮ、ＷＮ、ＴａＣ等の金属からなるメタルゲート電極であってもよく、さらに、金属層と、金属層上のＳｉ系多結晶層からなる二層構造を有してもよい。なお、ゲート電極１２がメタルゲート電極である場合は、ゲート電極１２上のシリサイド層１８は形成されない。
【００２３】
エピタキシャル結晶層１３は、半導体基板２の表面を下地として成長する、Ｓｉ単結晶、ＳｉＧｅ単結晶、ＳｉＣ単結晶等のＳｉを主成分とするＳｉ系単結晶からなる。
【００２４】
また、エピタキシャル結晶層１３は導電型不純物を含み、ソース・ドレイン領域の一部として機能する。この導電型不純物としては、ｎ型の場合は、Ａｓ、Ｐ等が用いられ、ｐ型の場合は、Ｂ、ＢＦ２等が用いられる。
【００２５】
エピタキシャル結晶層１３を形成する際には、結晶のエピタキシャル成長と同時に導電型不純物を結晶中に導入できる（in-situドーピング）。このため、エピタキシャル結晶層１３中の導電型不純物の濃度分布は、イオン注入法により形成したソース・ドレイン領域中のそれよりも均一である。
【００２６】
また、半導体基板２を構成する結晶よりも格子定数が大きい結晶をエピタキシャル結晶層１３として用いる場合は、半導体基板２中のチャネル領域１５にチャネル方向の圧縮歪みを発生させ、チャネル領域１５中の正孔の移動度を増加させることができる。このため、ＭＩＳＦＥＴ１０がｐ型である場合に、動作性能を向上させることができる。
【００２７】
例えば、半導体基板２がＳｉ結晶からなる場合に、Ｓｉ結晶よりも格子定数が大きいＳｉＧｅ結晶をエピタキシャル結晶層１３として用いることにより、ｐ型のＭＩＳＦＥＴ１０の動作性能を向上させることができる。なお、ＳｉＧｅ結晶中のＧｅ濃度は、２０〜４０原子％であることが好ましい。２０原子％未満ではチャネル領域１５に発生させる歪みの大きさが不十分になり、４０原子％を超えるとＳｉＧｅ結晶中の結晶欠陥が大きくなる傾向があるためである。
【００２８】
また、半導体基板２を構成する結晶よりも格子定数が小さい結晶をエピタキシャル結晶層１３として用いる場合は、半導体基板２中のチャネル領域１５にチャネル方向の伸張歪みを発生させ、チャネル領域１５中の電子の移動度を増加させることができる。このため、ＭＩＳＦＥＴ１０がｎ型である場合に、動作性能を向上させることができる。
【００２９】
例えば、半導体基板２がＳｉ結晶からなる場合に、Ｓｉ結晶よりも格子定数が小さいＳｉＣ結晶をエピタキシャル結晶層１３として用いることにより、ｎ型のＭＩＳＦＥＴ１０の動作性能を向上させることができる。なお、ＳｉＣ結晶中のＣ濃度は、１〜２原子％であることが好ましい。１原子％未満ではチャネル領域１５に発生させる歪みの大きさが不十分になり、２原子％を超えるとＳｉＣ結晶中の結晶欠陥が大きくなる傾向があるためである。
【００３０】
また、エピタキシャル結晶層１３は、半導体基板２の主面と異なる面方位を有するファセット面１３ｆを有する。ファセット面１３ｆは、結晶の面方位毎の成長速度の違いにより現れる面であり、ファセット面１３ｆと素子分離絶縁膜３との間には、隙間が生じる。素子分離絶縁膜３に隣接する領域にファセット面１３ｆが現れるのは、素子分離絶縁膜３の表面からはエピタキシャル結晶成長が起こらないためである。
【００３１】
例えば、半導体基板２の主面の面方位が｛１００｝であり、チャネル方向が＜１１０＞である場合、ファセット面１３ｆの面方位は｛１１１｝となる。ここで、｛１００｝は、（１００）および（１００）と等価な面方位を表す。また、｛１１１｝は、（１１１）および（１１１）と等価な面方位を表す。また、＜１１０＞は、［１１０］および［１１０］と等価な方向を表す。
【００３２】
図１のシリサイド層１９中の点線は、シリサイド層１９形成前のエピタキシャル結晶層１３の輪郭を表す。シリサイド層１９は、エピタキシャル結晶層１３の上面、およびファセット面１３ｆの上層３ａとの接触部よりも上側の領域に形成される。
【００３３】
なお、ファセット面１３ｆを有するエピタキシャル結晶層１３は、ゲート電極１２の両側の領域のうち、いずれか一方にのみ形成されてもよい。
【００３４】
エクステンション領域１４は、エクステンション領域の浅い低濃度の領域であり、例えば、イオン注入法を用いて半導体基板２に導電型不純物を注入することにより形成される。この導電型不純物としては、ｎ型の場合は、Ａｓ、Ｐ等が用いられ、ｐ型の場合は、Ｂ、ＢＦ２等が用いられる。
【００３５】
オフセットスペーサ１６、およびゲート側壁１７は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁１７は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ等の複数種の絶縁材料からなる２層構造、更には３層以上の構造を有してもよい。
【００３６】
シリサイド層１８は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、Ｙ、Ｐｄ、Ｉｒ等の金属とゲート電極１２を構成するＳｉ系結晶との化合物である金属シリサイドからなる。
【００３７】
シリサイド層１９は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、ＮｉＰｔ、Ｙ、Ｐｄ、Ｉｒ等の金属とエピタキシャル結晶層１３を構成するＳｉ系結晶との化合物である金属シリサイドからなる。
【００３８】
シリサイド層１９は、ファセット面１３ｆの上層３ａとの接触部よりも下側の領域には形成されないため、ファセット面１３ｆの全面に形成される場合と比較して、最下部の位置が高くなる。このため、シリサイド層１９の最下部はエピタキシャル結晶層１３中に位置し、シリサイド層１９はエピタキシャル結晶層１３下の半導体基板２に接しない。
【００３９】
以下に、本実施の形態に係る半導体装置１の製造方法の一例を示す。
【００４０】
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｈ）、図２Ｃ（ｉ）〜（ｌ）は、本発明の実施の形態に係る半導体装置１の製造工程を示す断面図である。
【００４１】
まず、図２Ａ（ａ）に示すように、半導体基板２上に素子分離絶縁膜３の下層３ｂのパターンを有するマスク２０、２１を形成する。マスク２０、２１は、例えば、それぞれＳｉＯ２、ＳｉＮからなる。
【００４２】
次に、図２Ａ（ｂ）に示すように、マスク２０、２１をマスクとして半導体基板２にエッチングを施し、下層３ｂのパターンを有する溝２２ａを形成する。
【００４３】
次に、図２Ａ（ｃ）に示すように、Ｈ３ＰＯ４（リン酸）を用いた処理等により、マスク２０、２１の開口部を広げて、素子分離絶縁膜３の上層３ａのパターンを形成する。
【００４４】
次に、図２Ａ（ｄ）に示すように、マスク２０、２１をマスクとして半導体基板２にエッチングを施し、上層３ａのパターンを有する溝２２ｂを形成する。
【００４５】
ここで、半導体基板２の溝２２ａ、２２ｂに囲まれる領域は、ＭＩＳＦＥＴ１０が形成される素子形成領域２３となる。溝２２ｂの深さは溝２２ａの深さよりも浅く、溝２２ｂの素子形成領域２３側の端部の水平方向の位置は、溝２２ａのそれよりも素子形成領域２３に近くなる。
【００４６】
次に、図２Ｂ（ｅ）に示すように、マスク２０、２１を除去した後、溝２２ａ、２２ｂ中に素子分離絶縁膜３を形成する。
【００４７】
具体的には、素子分離絶縁膜３の材料を溝２２ａ、２２ｂを埋めるように半導体基板２上に堆積させた後、その材料の溝２２ａ、２２ｂの外側の部分をＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により除去して、素子分離絶縁膜３を形成する。素子分離絶縁膜３を形成した後、素子形成領域２３中にウェル（図示しない）を形成してもよい。
【００４８】
ここで、素子分離絶縁膜３の溝２２ｂ中の領域が上層３ａとなり、溝２２ａ中の領域が下層３ｂとなる。そのため、上層３ａの素子形成領域２３側の端部の水平方向の位置が下層３ｂのそれよりも素子形成領域２３に近くなる。
【００４９】
次に、図２Ｂ（ｆ）に示すように、半導体基板２の素子分離絶縁膜３に囲まれた素子形成領域２３上に、ゲート絶縁膜１１、ゲート電極１２、およびオフセットスペーサ１６を形成し、半導体基板２中のゲート電極１２の両側にソース・ドレイン領域の浅い領域２４を形成する。
【００５０】
具体的には、ゲート絶縁膜１１およびゲート電極１２は、半導体基板２上にそれぞれの材料膜を形成した後、これらの材料膜をパターニングすることにより形成される。また、オフセットスペーサ１６は、ゲート電極１２の表面を覆うように材料膜を形成した後、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングによりこの材料膜を加工することにより形成される。また、浅い領域２４は、ゲート電極１２およびオフセットスペーサ１６をマスクとして用いて、半導体基板２の素子形成領域２３に導電型不純物を注入することにより形成される。
【００５１】
次に、図２Ｂ（ｇ）に示すように、オフセットスペーサ１６の側面にゲート側壁１７を形成する。
【００５２】
具体的には、ゲート側壁１７は、ゲート電極１２およびオフセットスペーサ１６の表面を覆うように材料膜を形成した後、ＲＩＥ法等の異方性エッチングによりこの材料膜を加工することにより形成される。
【００５３】
次に、図２Ｂ（ｈ）に示すように、ゲート電極１２、オフセットスペーサ１６、およびダミー側壁１３をマスクとして用いて半導体基板２の素子形成領域２３にエッチングを施し、溝２５を形成する。
【００５４】
次に、図２Ｃ（ｉ）に示すように、溝２５により露出した半導体基板２の表面を下地として、Ｓｉ系結晶２６をエピタキシャル成長させる。図２Ｃ（ｉ）は、Ｓｉ系結晶２６が成長して上層３ａに接触する段階の状態を表している。
【００５５】
Ｓｉ系結晶２６は主に上面の面方向に成長し、素子分離絶縁膜３側にファセット面１３ｆが現れる。なお、素子分離絶縁膜３からはＳｉ系結晶２６の成長は起こらない。また、Ｓｉ系結晶２６のファセット面１３ｆの面方向の成長速度は、上面の面方向の成長速度よりも格段に小さい。
【００５６】
例えば、Ｓｉ系結晶２６としてＳｉＧｅ結晶を成長させる場合は、モノシラン（ＳｉＨ４）またはジクロロシラン（ＳｉＨＣｌ２）、水素化ゲルマニウム（ＧｅＨ４）、水素ガス等の雰囲気中で７００〜７５０℃の温度条件下で成長させる。
【００５７】
また、エピタキシャル結晶層１３をソース・ドレイン領域の一部として用いるために、上記の雰囲気中に導電型不純物を含むガスを加えて、Ｓｉ系結晶２６に導電型不純物をin-situドーピングすることができる。in-situドーピングを行わない場合は、結晶成長後にイオン注入法により導電型不純物を注入してもよい。
【００５８】
次に、図２Ｃ（ｊ）に示すように、Ｓｉ系結晶２６の成長を続け、エピタキシャル結晶層１３を得る。ここで、上層３ａの一部がファセット面１３ｆに接触しているため、ファセット面１３ｆの上層３ａとの接触部よりも下側の領域は素子分離絶縁膜３に覆われ、上側の領域のみが外部に露出する。
【００５９】
図３（ａ）、（ｂ）は、エピタキシャル結晶層１３と上層３ａとの接触部分周辺の拡大図である。図中のＸは、上層３ａのゲート電極１２側の端部の水平方向位置と、下層３ｂのそれとの差である。また、Ｙは、上層３ａの高さである。また、Ｚは、上層３ａの上面の高さとエピタキシャル結晶層１３の底面の高さとの差である。また、θは、ファセット面１３ｆの水平面からの仰角である。
【００６０】
これらの物理量は、次の式（１）に表される関係を満たす。
Ｚ−Ｙ≦Ｘ・ｔａｎθ・・・（１）
【００６１】
図３（ａ）は、式（１）の右辺と左辺が等しい場合のエピタキシャル結晶層１３の形状を示す。この場合、上層３ａの一部（図３（ａ）における上層３ａの左下隅の部分）がちょうどエピタキシャル結晶層１３に接触し、ファセット面１３ｆの上層３ａとの接触部分の上側の領域と下側の領域は、ほぼ連続した１枚の面を形成する。
【００６２】
図３（ｂ）は、式（１）の右辺が左辺よりも大きい場合のエピタキシャル結晶層１３の形状を示す。この場合、図２Ｃ（ｉ）、（ｊ）に示すように、Ｓｉ系結晶２６の成長中、Ｓｉ系結晶２６上面が上層３ａの下面に接触した後は、上層３ａの内側の領域において成長が続く。この結果、ファセット面１３ｆは、上層３ａとの接触部よりも上側の領域と下側の領域の、連続しない２つの領域に分けられる。ここで、上層３ａは、ファセット面１３ｆの上側の領域の下端と、下側の領域の上端に接触する。
【００６３】
次に、図２Ｃ（ｋ）に示すように、ゲート電極１２およびエピタキシャル結晶層１３の露出した表面を覆うように、Ｎｉ等からなる金属膜２７をスパッタリングにより堆積させる。
【００６４】
このとき、上層３ａとエピタキシャル結晶層１３との接触部よりも下のファセット面１３ｆは素子分離絶縁膜３に覆われているため、金属膜２７に接触しない。
【００６５】
次に、図２Ｃ（ｌ）に示すように、熱処理により、金属膜２７とゲート電極１２の接触部分、および金属膜２７とエピタキシャル結晶層１３の接触部分にシリサイド化反応を発生させ、金属膜２７の上面にシリサイド層１８を形成し、エピタキシャル結晶層１３の上面、およびファセット面１３ｆの上層３ａとの接触部よりも上側の領域にシリサイド層１９を形成する。金属膜２７の未反応部分は、エッチングにより除去される。
【００６６】
（実施の形態の効果）
本発明の実施の形態によれば、シリサイド層１９はファセット面１３ｆの上層３ａとの接触部よりも上側の領域に選択的に形成され、接触部よりも下側の領域には形成されないため、エピタキシャル結晶層１３下の半導体基板２とシリサイド層１９との距離を大きくし、接合リークの発生を抑えることができる。
【００６７】
特に、エピタキシャル結晶層１３としてＳｉＧｅ結晶を用いる場合は、ＳｉＧｅ結晶をシリサイド化することにより形成する金属シリサイドが熱力学的に不安定な性質を有し、エピタキシャル結晶層１３下の半導体基板２に向かって異常成長するおそれがあるため、接合リークが発生するおそれが高まる。このため、エピタキシャル結晶層１３としてＳｉＧｅ結晶を用いる場合には、本実施の形態は特に有効である。
【００６８】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。例えば、図２Ｂ（ｅ）に示した素子分離絶縁膜３を形成する工程の後、半導体基板２の素子形成領域２３上にＳｉＧｅ結晶をエピタキシャル成長させ、このＳｉＧｅ結晶をチャネル領域の一部として用いてもよい。
【符号の説明】
【００６９】
１  半導体装置、２  半導体基板、  ３  素子分離絶縁膜、  ３ａ  上層、  ３ｂ  下層、  １０  ＭＩＳＦＥＴ、  １１  ゲート絶縁膜、  １２  ゲート電極、  １３  エピタキシャル結晶層、  １３ｆ  ファセット面、  １９  シリサイド層、  ２２ａ、２２ｂ  溝、  ２３  素子形成領域、  ２５  溝、  ２６  Ｓｉ系結晶、  ２７  金属膜
【図１】
2011009412.tif 000003
【図２Ａ】
2011009412.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図３】
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