(57)【要約】【課題】異なる電源系統の論理回路が交互に接続されている場合であっても、同一電源系統の論理回路で構成した場合と同様に、レイアウト面積を削減することができる半導体装置を提供する。【解決手段】半導体装置は、交互に接続された電源系統（電源線Ｌ１、電源線Ｌ２、ＧＮＤ線ＬＳ１、ＧＮＤ線ＬＳ２）が異なる複数の論理回路（インバータ回路）のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている。【選択図】図６
2011138915.tif 000002
【特許請求の範囲】
【請求項１】
交互に接続された電源系統が異なる複数の論理回路のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている
ことを特徴とする半導体装置。
【請求項２】
同一の電源系統に接続される複数の論理回路をブロックとし、異なるブロック間の論理回路が順に接続されるとともに、ブロックに含まれる論理回路を重複しないように接続することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記素子がＭＯＳトランジスタの場合、同一のブロック内において隣接する論理回路それぞれのＭＯＳトランジスタが電源に接続される拡散層を共有化して構成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
第１の電源配線と、
当該第１の電源配線に対して系統が異なる第２の電源配線と、
前記第１の電源配線で駆動する第１の論理回路からなる第１のブロックと、
前記第２の電源配線で駆動する第２の論理回路からなる第２のブロックと
を有し、
前記第１のブロックにおける第１の論理回路と、前記第２のブロックにおける第２の論理回路との入出力が交互に接続されている
ことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第１のブロックが２つの第１の論理回路から構成され、前記第２のブロックが２つの第2の論理回路から構成され、
前記第１のブロックと第２のブロックとが交互に順番に配置され、最終のブロックが前段のブロックと異なる電源配線に接続され、かつ１つの論理回路から構成されており、
配置された前記第１のブロック及び前記第２のブロック各々において、２つの論理回路の一方が前記最終のブロック方向に信号が伝搬されるように、入力端子及び出力端子が接続され、前記最終のブロックで折り返し、第１のブロック及び第２のブロック各々において、２つの論理回路の他方が配列の最初のブロック方向に信号が伝搬されるように、入力端子及び出力端子が接続されている
ことを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のブロックが２つの第１の論理回路から構成され、前記第２のブロックが２つの第2の論理回路から構成され、
第１のブロックと第２のブロックとが交互にＮ個ずつ直列に配置されており、
配置された前記第１のブロック及び前記第２のブロック各々において、前段のブロックの２つの論理回路の一方の論理回路の出力端子が次段のブロックの２つの論理回路の一方の論理回路の入力端子に接続され、当該次段のブロックの一方の論理回路の出力端子が前記前段のブロックの他方の論理回路の入力端子に接続され、当該前端のブロックの他方の論理回路の出力端子が前記次段のブロックの他方の論理回路の入力端子に接続され、
ていることを特徴とする請求項４に記載の半導体装置。
【請求項７】
第１及び第２のブロックが直列に配列されて構成され、前記第１のブロックと第２のブロックとは同一数の複数の論理素子あるいはいずれか一方が１つ多い複数の論理素子から構成されており、
前記第１のブロック及び前記第２のブロック各々において、前段のブロックの複数の論理回路のうちの１番目の論理回路の出力端子が次段のブロックの複数の論理回路うちの１番目の論理回路の入力端子に接続され、当該次段のブロックの１番目の論理回路の出力端子が前記前段のブロックの複数の論理回路のうち２番目の論理回路の入力端子に接続され、当該前端のブロックの２番目の論理回路の出力端子が前記次段のブロックの複数の論理回路のうち２番目の論理回路の入力端子に接続され、以降、各ブロックにおいて接続されていない論理回路に対して上記接続順序を繰り返し、各ブロック内の論理回路の入力端子及び出力端子が接続されている
ことを特徴とする請求項４に記載の半導体装置。
【請求項８】
交互に接続された電源系統が異なる複数の論理回路のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている回路を有する半導体装置のレイアウトを生成する場合、拡散層が共有化される論理回路の数と、論理回路間を配線する配線本数とを調整する制御部を備える、
ことを特徴とする半導体装置のレイアウト設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交互に異なる電源系統を用いる論理回路を含む半導体装置、および半導体装置のレイアウト設計装置に関するものである。
【背景技術】
【０００２】
図１０は、一般的な半導体装置の例として、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ）及びＮチャネル型ＮＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタ）からなるＭＯＳ論理回路であるインバータ回路（ＩＮＶ）回路の構成を示している。図１０（Ａ）は、インバータ回路のレイアウト例、図１０（Ｂ）は、インバータ回路の構成図、図１０（Ｃ）は、インバータ回路のシンボル表記を示している。
図１０（Ａ）に示すように、インバータ回路は、ＰＭＯＳトランジスタＰ１のゲート電極ＧｐとＮＭＯＳトランジスタＮ１のゲート電極とがゲート配線部Ｇｎが上部の配線層（不図示）により共通接続され、またＰＭＯＳトランジスタＰ１のドレインＤｐとＮＭＯＳトランジスタＮ１のドレインＤｎとが配線Ｊにより接続されて構成される。ＰＭＯＳトランジスタＰ１は、拡散層１０１に構成されており、ソースが配線層Ｍ１ｎ及びビア（Ｖｉａ）を介して電源（ＶＣＣ）の配線に接続され、ドレインＤｐがＮＭＯＳトランジスタＮ１のドレインＤｎに接続されている。ＮＭＯＳトランジスタＮ１は、ソースが配線層Ｍ１ｐ及びビアを介してＧＮＤ（ＶＳＳ）の配線に接続されている。
【０００３】
また、図１１に示すように、複数個の図１０に示すインバータ回路を直列接続してレイアウトする場合、隣接したインバータ回路ＩＮＶ１，ＩＮＶ２において対向する同一電源のソースを形成する拡散層を共有化してレイアウト面積を縮小する構成が一般的に行われている。
この図１１に示す例では、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２において、それぞれの対向する電源に接続される拡散層ＱＰ１と拡散層ＱＰ２とともに、拡散層ＱＮ１と拡散層Ｑ１Ｎとを重ね合わせ、隣接する拡散層を共有化したレイアウトとしている。また、共有化した拡散層に対する配線層Ｍ１も共有化される。このように、共有化して削減された拡散層の数分の領域と、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２との電源に接続される拡散層の対向する領域とを削減することで、全体的な回路のレイアウト面積を縮小している。
【０００４】
一方、論理回路を直列に接続する回路構成において、交互に異なる電源系統を用いる論理回路が用いられる場合がある。
これは、近年、ＤＲＡＭ等の半導体装置がモバイル機器に搭載されることが多く、スタンバイ時の消費電流を低減させるためである。この場合、電源電位及び接地電位からなる電源系統に加えて、サブ電源電位及びサブ接地（ＧＮＤ）電位からなる電源系統を用いてＭＯＳトランジスタのサブスレッショルド電流を抑制可能とした回路構成（以下、電源電流制御構成）が採用されている（例えば、特許文献１参照）。
【０００５】
また、この特許文献１においては、インバータ回路の電源に接続される拡散層に対し、配線層Ｍ１を介して電源を供給する電源系及びサブ電源系の配線を、半導体装置の上面からの平面視にて重なる構成とする。また、重ね合わせた電源系統及びサブ電源系統の配線の間の配線層として、この電源系及びサブ電源系の配線と交差するように配線層Ｍ１を形成する。
これにより、直列に接続される論理回路において、交互に配列している異なる電源系の論理回路に対して電源を供給する配線のレイアウト面積を削減し、全体のレイアウト面積を削減している。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００７−３２４４０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１は、交互に異なる電源系統を用いる論理回路を直列接続した回路において、電源系統とサブ電源系統の配線を平面視にて重ねることにより、電源配線のレイアウト面積を低減し、半導体装置全体のサイズを低減することはできるものの、隣接する論理回路の電源系統が異なる場合、図１１に示すインバータ回路の直列接続のように、隣接するインバータ回路の拡散層を共有化することができない。このため、図１１に示す同一電源系統で構成した場合のように、電源に接続される拡散層を共有化することでレイアウト面積の低減を行うことができない。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、交互に接続された電源系統が異なる複数の論理回路のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている。
【発明の効果】
【０００９】
このように、上記半導体装置は、異なる電源系統の論理回路からなる回路において、同一の電源系統に接続される論理回路を隣接するようにレイアウトすることにより、異なる電源系統の論理回路で構成した場合であっても、隣接するトランジスタの電源に接続される拡散層を共有化することが可能となる。このため、異なる電源系統の論理回路の入出力が交互に接続される構成においても、電源に接続される拡散層を共有化することにより、同一電源系統で構成した場合と同様に、半導体装置のレイアウト面積を削減することができる。
【図面の簡単な説明】
【００１０】
【図１】電源電流制御構成で形成された論理回路の例を示す図である。
【図２】電源電流制御構成のインバータ回路の動作について説明するための図である。
【図３】図２のインバータ回路に対応するレイアウト例を示す図である。
【図４】複数の電源電流制御構成の論理回路を多段に直列接続した場合の例を示す。
【図５】本発明の第１の実施の形態に係わる半導体装置における論理回路の配置順を示す図である。
【図６】図５に示す半導体装置のレイアウト例を示す図である。
【図７】本発明の第２の実施の形態に係わる半導体装置における論理回路の配置順を示す図である。
【図８】本発明の第３の実施の形態に係わる半導体装置における論理回路の配置順を示す図である。
【図９】本発明のレイアウト設計装置の構成を示す図である。
【図１０】一般的なインバータ回路の構成例を示す図である。
【図１１】通常セルを用いたインバータ回路を直列接続したレイアウト例を示す図である。
【発明を実施するための形態】
【００１１】
本実施形態の説明を行う前に、異なる電源系統の回路の一例として用いる電源電流制御構成の回路の説明を行う。図１は、電源電流制御構成の回路の例を示す図である。
この回路は、半導体装置の待機時（スタンバイ時）に低消費電力を実現する回路であり、ＭＯＳトランジスタを用いた４段のインバータ回路の例である。図１に示すインバータ回路では、入力信号ＩＮが４段のインバータ回路を通過して出力信号ＯＵＴとして出力され、スタンバイ時に入力信号ＩＮがローとなる場合の構成を示している。また、ＰＭＯＳトランジスタＰ３，Ｐ５,Ｐ７はＰチャネル側のドライバとして用いられ、ソースに印加された電源線Ｌ１の電圧ＶＣＣを、ゲートに印加された制御電圧Ｖｇｐにより制御し、ドレインに接続される電源線Ｌ２（サブ電源）にサブ電源電圧ＶＣＴを供給する。一方、ＮＭＯＳトランジスタＮ５，Ｎ７，Ｎ９はＮチャネル側のドライバとして用いられ、ソースに印加された接地電圧ＶＳＳを、ゲートに印加された制御電圧Ｖｇｎにより制御し、ドレインに接地電圧ＶＳＳよりサブ接地電圧ＶＳＴを発生し、ＧＮＤ線ＬＳ２（サブＧＮＤ）に供給する。すなわち、電源電圧ＶＣＣを供給する電源線Ｌ１（電源）と、接地電圧ＶＳＳを供給するＧＮＤ線ＬＳ１（ＧＮＤ）と、サブ電源電圧ＶＣＴを供給する電源線Ｌ２と、サブ接地電圧ＶＳＴを供給するＧＮＤ線ＬＳ２とが設けられている。
【００１２】
そして、電源線Ｌ２は、通常動作時にはＰチャネル側のドライバがオンになり、「電源線Ｌ１の電圧ＶＣＣ＝電源線Ｌ２の電圧ＶＣＴ（より正確には、電圧ＶＣＴは電圧ＶＣＣよりＰＭＯＳトランジスタのソース・ドレイン間の電圧降下分だけ低い）」となる。また、スタンバイ時には、Ｐチャネル側のドライバがオフになり、電源線Ｌ２はフローティング状態になる。また、ＧＮＤ線ＬＳ２は、通常動作時にはＮチャネル側のドライバがオンになり、「ＧＮＤ線ＬＳ２の電圧ＶＳＴ＝ＧＮＤ線ＬＳ１の電圧ＶＳＳ（より正確には、電圧ＶＳＴは電圧ＶＳＳよりＮＭＯＳトランジスタのソース・ドレイン間の電圧降下分だけ高い）」となる。また、スタンバイ時には、Ｎチャネル側のドライバがオフになり、ＧＮＤ線ＬＳ２はフローティング状態になる。
【００１３】
そして、スタンバイ時には入力信号ＩＮがローとなり、初段において、オンとなるＰＭＯＳトランジスタＰ１のソースは電源線Ｌ１に接続される一方、オフとなるＮＭＯＳトランジスタＮ１のソースはＧＮＤ線ＬＳ２に接続される。また、２段目において、オフとなるＰＭＯＳトランジスタＰ２のソースは電源線Ｌ２に接続される一方、オンとなるＮＭＯＳトランジスタＮ２のソースはＧＮＤ線ＬＳ１に接続される。また、３段目において、オンとなるＰＭＯＳトランジスタＰ３のソースは電源線Ｌ１に接続される一方、オフとなるＮＭＯＳトランジスタＮ３のソースはＧＮＤ線ＬＳ２に接続される。また、４段目において、オフとなるＰＭＯＳトランジスタＰ４のソースは電源線Ｌ２に接続される一方、オンとなるＮＭＯＳトランジスタＮ４のソースはＧＮＤ線ＬＳ１に接続される。
【００１４】
図２は、電源電流制御構成のインバータ回路の動作について説明するための図であり、図１に示す初段目のインバータ回路（Ｐ１，Ｎ１）と、２段目のインバータ回路（Ｐ２，Ｎ２）の部分を示している。図２に示す電源電流制御構成のインバータ回路において、スタンバイ時のゲートレベルがロー（Ｌｏｗ）のインバータ回路ＩＮＶ１では、ＰＭＯＳトランジスタＰ１のソースに電源線Ｌ１（標準電源）が接続され、ＮＭＯＳトランジスタＮ１のソースにＧＮＤ線ＬＳ２（フローティング状態）が接続される。また、スタンバイ時のゲートレベルがハイ（Ｈｉｇｈ）のインバータ回路ＩＮＶ２では、ＰＭＯＳトランジスタＰ２のソースに電源線Ｌ２（フローティング状態）が接続され、ＮＭＯＳトランジスタＮ２のソースにＧＮＤ線ＬＳ１（標準ＧＮＤ）が接続される。このように電源電流制御構成のインバータ回路では、スタンバイ時に電源線Ｌ２およびＧＮＤ線ＬＳ２をフローティング状態にすることで、ソース・ドレイン間に流れていた微小電流であるスタンバイオフ電流Ｉｏｆｆを減少させることで消費電流の低減を図っている。
【００１５】
図３は、前述した図２のインバータ回路に対応するレイアウト例を示す図である。図３に示すレイアウトでは、ＰＭＯＳトランジスタＰ１，Ｐ２が形成される拡散層１０１，２０１と、ＮＭＯＳトランジスタＮ１，Ｎ２が形成される拡散層１０２，２０２と、トランジスタＰ１およびＮ１のゲート電極に接続されるゲート配線部Ｇｐ１と、トランジスタＰ２およびＮ２のゲート電極に接続されるゲート配線部Ｇp２と、標準電源（電圧ＶＣＣ）となる電源線Ｌ１と、サブ電源系統（電圧ＶＣＴ）となる電源Ｌ２と、標準ＧＮＤ（電圧ＶＳＳ）となるＧＮＤ線ＬＳ１と、サブＧＮＤ系統（電圧ＶＳＴ）となるＧＮＤ線ＬＳ２と、が配置されている。
【００１６】
図３に示すように、電源線Ｌ１とＧＮＤ線ＬＳ２に接続されるインバータ回路（論理回路Ｓ１）と、電源線Ｌ２とＧＮＤ線ＬＳ１に接続されるインバータ回路（論理回路Ｓ２）とを並べて配置する場合、それぞれの電源が異なる。このため、ＰＭＯＳトランジスタＰ１の電源線Ｌ１に接続される配線層Ｍ１（Ｓｐ１２およびＳｐ１２）と、ＰＭＯＳトランジスタＰ２の電源線Ｌ２に接続される配線層Ｍ１（Ｓｐ２１およびＳｐ２２）との間には、共有化できる拡散層がない。同様にして、ＮＭＯＳトランジスタＮ１のＧＮＤ線ＬＳ２に接続される配線層Ｍ１（Ｓｎ１１およびＳｎ１２）と、ＮＭＯＳトランジスタＮ２のＧＮＤ線ＬＳ１に接続される配線層Ｍ１（Ｓｎ２１およびＳｎ２２）との間には、共有化できる拡散層がない。このため、図１１に示す通常セルを配置する場合と比較して、レイアウト面積（セルサイズ）が符号ａで示す領域の幅だけ増大する。
【００１７】
また、図４は、複数の電源電流制御構成の論理回路を多段に直列接続した場合の例を示しており、符号＃１〜＃８で示す８個のインバータ回路が直列接続された例を示している。図４においては、電源線Ｌ１とＧＮＤ線ＬＳ２に接続されるインバータ回路Ｓ１と、電源線Ｌ２とＧＮＤ線ＬＳ１に接続されるインバータ回路Ｓ２とを交互に並べて配置した例である。
【００１８】
このように、図３および図４で示す電源電流制御構成の配置例では、異なる電源系統の電源線Ｌ１（ＶＣＣ）と電源線Ｌ２（ＶＳＴ）とが交互に配置され、また、異なる電源系統のＧＮＤ線ＬＳ１とＧＮＤ線ＬＳ２とが交互に配置される。このため、電源電流制御構成において、電源系統の異なる論理回路を交互にレイアウトすると、隣接する論理回路間で電源に接続される拡散層の共有化が行えない。
【００１９】
以下、本発明の実施の形態を添付図面を参照して説明する。
［第１の実施の形態］
図５は、本発明の第１の実施形態に係わる半導体装置であり、直列に入出力が接続される論理回路のレイアウトの配置順を示す図である。この図５の回路は電源電流制御構成により構成されており、論理回路Ｓ１、Ｓ２は異なる電源系統により駆動される。図５（Ａ）は、８個の電源電流制御構成のインバータ回路（論理回路）が直列接続されて並ぶ論理回路のレイアウトにおける８個のインバータ回路の配置順を示している。図５（Ｂ）は、Ｎ個（Ｎは偶数）の電源電流制御構成のインバータ回路が直列接続されて並ぶ論理回路のレイアウトにおけるＮ個のインバータ回路の配置順を示している。また、図５（Ａ）、図５（Ｂ）においては、インバータ回路に接続される電源線およびグランド線ＧＮＤを明示するため、電源線Ｌ１とＧＮＤ線ＬＳ２とに接続される論理回路を簡易的に「Ｓ１」、電源線Ｌ２とＧＮＤ線ＬＳ１とに接続される論理回路を「Ｓ２」で表現し、論理回路の配置順、素子間の信号接続順を示している。
【００２０】
図５（Ａ）に示すように、インバータ回路として、８個のインバータ回路Ｓ１（＃１、＃３、＃５、＃７）、インバータ回路Ｓ２（＃２、＃４、＃６、＃８）が直列接続される場合、最初と最後に１つのインバータ回路Ｓ１が配置され、その間に、２つの論理回路Ｓ２のブロック（「Ｓ２，Ｓ２」）と、２つのインバータ回路Ｓ１のブロック（「Ｓ１，Ｓ１」）とが交互に配置される。図５（Ａ）に示す例では、図上で左側から、「Ｓ１」、「Ｓ２，Ｓ２」、「Ｓ１，Ｓ１」、「Ｓ２，Ｓ２」、「Ｓ１」の順番に配置される。ここで、＃１から＃８は、各インバータ回路Ｓ１またはインバータ回路Ｓ２の入力端子と出力端子とが接続される順番を示し、かつ各インバータ回路を識別するための番号を示している。
【００２１】
図６は、図５（Ａ）のインバータ回路に対応するレイアウト例を示す図である。この図６に示すように、ブロック内において隣接する論理回路において、一方の論理回路を構成するＭＯＳトランジスタと、他方の論理回路を構成するＭＯＳトランジスタとの電源に接続される拡散層が、レイアウト配置した際に対向した場合、この対向した電源に接続される拡散層を対向したＭＯＳトランジスタにより共有化したレイアウトを行う。
ここで、２つの論理回路Ｓ２が隣接するブロック（「Ｓ２，Ｓ２」）では、それぞれ電源線Ｌ２に接続される拡散層１０１と拡散層２０１の対向する部分の拡散層が重ね合わされて共有化され、またＧＮＤ線ＬＳ１に接続される拡散層１０２と拡散層２０２の対向する部分の拡散層が重ね合わされて共有化されている。
同様にして、２つの論理回路Ｓ１が隣接するブロック（「Ｓ１，Ｓ１」）では、電源線Ｌ２に接続される拡散層１０１と拡散層２０１の対向する部分の拡散層が重ね合わされて共有化され、またＧＮＤ線ＬＳ１に接続される拡散層１０２と拡散層２０２の対向する部分の拡散層が重ね合わされて共有化されている。
この図６のレイアウト構成の場合、２つの論理回路が隣接するブロックが３つあるため、共有化される電源配線層（ソース配線層）は合計３箇所となる。
【００２２】
なお、隣接するインバータ回路Ｓ２（＃８）及びインバータ回路Ｓ２（＃２）の共有化された拡散層において、ＰＭＯＳトランジスタの共有化された拡散層はソース配線層Ｓｐ１によりビア（図６において×印の部分）を介して、電源線Ｌ２に接続される。また、ＮＭＯＳトランジスタの拡散層はソース配線層Ｓｎ１によりビアを介してグランドＧＮＤ線ＬＳ１に接続される。
また、隣接するインバータ回路Ｓ１（＃７）及びインバータ回路Ｓ２（＃３）の共有化された拡散層において、ＰＭＯＳトランジスタの拡散層はソース配線層Ｓｐ２によりビアを介して電源線Ｌ１に接続される。また、ＮＭＯＳトランジスタの拡散層はビアを介してソース配線層Ｓｎ２によりグランドＧＮＤ線ＬＳ２に接続される。
【００２３】
次に、図６のレイアウト構成において、各論理回路（インバータ回路）の接続について説明する。図５（Ａ）に示すインバータ回路の直列接続において、インバータ回路Ｓ１（＃１）の入力端子が、図５に示されていない外部の他の回路の出力端子に接続されている。そして、インバータ回路（＃１）の出力端子は、インバータ回路Ｓ２（＃２）の入力端子に接続される。以降順番に、インバータ回路Ｓ１（＃３）、インバータ回路Ｓ２（＃４）、インバータ回路Ｓ１（＃５）各々の出力端子と入力端子とが順に接続される。そして、インバータ回路の配列の端部に配置されているインバータ回路Ｓ１（＃５）において配線の接続が折り返され、インバータ回路Ｓ１（＃５）の出力端子がインバータ回路Ｓ２（＃６）の入力端子に接続される。以下、同様に、インバータ回路Ｓ２（＃６）、インバータ回路Ｓ１（＃７）、インバータ回路Ｓ２（＃８）各々の入力端子及び出力端子が順に接続されている。このように、インバータ回路間で、入力端子と出力端子との接続を行うの配線領域は、インバータ回路Ｓ１（＃１）からインバータ回路Ｓ１（＃５）までの入力端子と出力端子とを接続する配線が配置されるための配線領域と、インバータ回路Ｓ１（＃５）からインバータ回路Ｓ２（＃８）までの入力端子と出力端子とを接続する配線が配置されるための配線領域との２本分の配線領域となる。
【００２４】
また、図５（Ｂ）は、電源電流制御構成の論理回路がＮ個（Ｎは偶数）直列に接続した回路のレイアウトにおける各論理回路の配置順を示している。図に示すように、図上で左側から、「インバータ回路Ｓ１（＃１）、インバータ回路Ｓ２（＃８）、インバータ回路Ｓ１（＃Ｎ―１）、…、インバータ回路（＃（Ｎ／２）−１）」のように一定の法則（ルール）で並べる。なお、隣接したインバータ回路間の対向した同一電源に接続される拡散層は共有化されている。そして、素子間の信号接続は、インバータ回路Ｓ１（＃１）からインバータ回路Ｓ２（＃Ｎ）まで、＃で示す順番に、各インバータ回路の出力端子と入力端子とを接続する。図５（Ｂ）の場合も、図５（Ａ）と同様に、インバータ回路を１づつ飛ばしながら接続し、（Ｎ／２）＋１番目素子で信号を折り返して、Ｎ番目の論理回路まで順番に接続する。図５（Ａ）の場合と同様に、２本分の配線領域を用いて論理回路間を接続する。
【００２５】
また、初段のインバータ回路Ｓ１（＃１）から、配列の端部に配置された折り返しのインバータ回路に向かって、各ブロックのいずれか一方の論理回路の入力端子と出力端子とが順次接続され、端部のインバータ回路にて折り返し、初段のインバータ回路（＃１）に向かってブロック内の残っている他方の論理回路の入力端子と出力端子とが接続されていれば良い。  
【００２６】
上述したように、インバータ回路Ｓ１およびＳ２の配置順を一定の法則（ルール）に従い並べることにより、隣り合ったインバータ回路間のＰＭＯＳトランジスタ、および隣り合ったインバータ回路間のＮＭＯＳトランジスタにおいて、電源拡散層（ソース配線層）を共有化してセルサイズを縮小することができる。また、連続して配置する素子数Ｎに関係無く素子間の入力端子及び出力端子を接続する配線を、同一の電源系統を用いる回路に比較し、１本分増加するだけで、ブロック内にて隣接するＭＯＳトランジスタの電源に接続される拡散層を共有化することができるため、回路のレイアウト面積の縮小が図れる。
また、  特許文献１の構成と組み合わせることにより、配列方向の幅を低減するだけでなく、配列方向に対して垂直方向の幅も低減することができる。
なお、図５（Ａ）および（Ｂ）で示す例では、レイアウトの配置において、１番目の論理回路（＃１）を「論理回路Ｓl」として開始しているが、１番目の論理回路（＃１）を「論理回路Ｓ２」から開始し、最初のブロックを論理回路Ｓ１として構成してもよい。
【００２７】
上述したように、本実施形態によれば、異なる電源系統で駆動される論理回路の入力端子及び出力端子が交互に複数接続された回路において、同一電源にて駆動される論理回路をブロックとしている。そのため、ブロック内において隣接する論理回路において、一方の論理回路を構成するＭＯＳトランジスタと、他方の論理回路を構成するＭＯＳトランジスタとの電源に接続される拡散層が、レイアウト配置した際に対向した場合、この対向した電源（電源、サブ電源、ＧＮＤ、サブＧＮＤ）の拡散層を共有化することができ、共有化して削減された拡散層の数分の領域と、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２との電源に接続される拡散層の対向する領域とを削減することで、全体的な回路のレイアウト面積を縮小することができる。さらに、電源電流制御構成であるため、スタンバイ時の消費電流を低減することもできる。
【００２８】
なお、図５（Ａ）の回路は、入力信号ＩＮに対して同一論理の出力信号ＯＵＴが出力される、全体の機能としてはバッファの構成である。
この図５（Ａ）の構成とは異なり、インバータ回路Ｓ１（＃１）を削除し、上述したように、インバータ回路Ｓ２（＃２）から、インバータ回路Ｓ２（＃５）で折り返して、インバータ回路Ｓ２（＃８）まで、順番に入力端子及び出力端子を接続し、入力信号ＩＮに対して反転論理の出力信号ＯＵＴが出力される反転回路として構成しても良い。
【００２９】
このように、本実施形態においては、交互に接続された電源系統（電源線Ｌ１、電源線Ｌ２、ＧＮＤ線ＬＳ１、ＧＮＤ線ＬＳ２）が異なる複数の論理回路（インバータ回路）のうち、同一の電源系統に接続される論理回路が隣接してレイアウト配置され、当該隣接した一方の論理回路を形成する素子と他方の論理回路を形成する素子との電源に接続される拡散層が共有化されている。
【００３０】
［第２の実施形態］
図７は、本発明の第２の実施形態に係わる半導体装置における論理回路の配置順を示す図である。図７（Ａ）は、８個の電源電流制御構成のインバータ回路が直列接続されて並ぶ場合の配置順を示している。図７（Ｂ）は、Ｎ個の電源電流制御構成のインバータ回路（論理回路）が直列接続されて並ぶ場合の配置順を示している。
【００３１】
図７（Ａ）に示すように、８個のインバータ回路として、インバータ回路Ｓ１（＃１、＃３、＃５、＃７）、インバータ回路Ｓ２（＃２、＃４、＃６、＃８）が直列接続される場合、最初に２つの第１の論理回路Ｓ１のブロック（「Ｓ１，Ｓ１」）が配置され、最後に２つの第２の論理回路のブロック（「Ｓ２，Ｓ２」）が配置され、その間に、２つの論理回路のブロック（「Ｓ２，Ｓ２」）と、２つの論理回路（「Ｓ１，Ｓ１」）のブロックとが配置される。図７（Ａ）に示す例では、図上の左側から、「Ｓ１，Ｓ２」、「Ｓ２，Ｓ２」、「Ｓ１，Ｓ１」、「Ｓ２，Ｓ２」のブロックの順番に配置される。従って、２つの論理回路が隣接するブロックが４つあり、それぞれのブロックにおいて電源に接続される拡散層が共有化されるため、共有化される電源に接続される拡散層（ソース拡散層）は合計４箇所となる。
【００３２】
次に、図７（Ａ）のレイアウト構成において、各論理回路（インバータ回路）の接続について説明する。図７（Ａ）に示すインバータ回路の直列接続において、インバータ回路Ｓ１（＃１）の入力端子が他の回路の出力端子に接続されている。そして、インバータ回路（＃１）の出力端子は、インバータ回路Ｓ２（＃２）の入力端子に接続される。以降順番に、インバータ回路Ｓ１（＃３）、インバータ回路Ｓ２（＃４）、インバータ回路Ｓ１（＃５）、インバータ回路Ｓ２（＃６）、インバータ回路Ｓ１（＃７）及びインバータ回路Ｓ２（＃８）各々の出力端子と入力端子とが接続される。この場合、異なる電源系統のインバータ回路Ｓ１とインバータ回路Ｓ２とを隣接するブロック間において交互に接続させている。このため、インバータ回路Ｓ１（＃１）の出力端子と、インバータ回路Ｓ２（＃２）の入力端子とを接続した後、一旦、配線の方向を折り返し、インバータ回路Ｓ２（＃２）の出力端子とインバータ回路Ｓ１（＃３）の入力端子とを接続している。このため、第１の実施形態に比較して折り返す配線層が必要となるため、インバータ回路間で、入力端子と出力端子との接続の配線領域は配線３本分となる。
【００３３】
また、図７（Ｂ）は、電源電流制御構成のインバータ回路がＮ個並列（Ｎは偶数）に並ぶ場合の配置順を示している。図に示すように、最初に２つの第１の論理回路のブロック（「Ｓ１，Ｓ１」）が配置され、最後に２つの第２の論理回路のブロック（「Ｓ２，Ｓ２」）が配置され、その間に、２つの第２の論理回路のブロック（「Ｓ２，Ｓ２」）と、２つの第１の論理回路のブロック（「Ｓ１，Ｓ１」）とが交互に配置される。
【００３４】
そして、そのセル配置順は、図上で左側から、インバータ回路Ｓ１（＃１）、インバータ回路Ｓ２（＃２）、インバータ回路Ｓ１（＃３）、インバータ回路Ｓ２（＃４）、・・・、インバータ回路Ｓ１（＃Ｎ−３）、インバータ回路Ｓ２（＃Ｎ−２）、インバータ回路Ｓ１（＃Ｎ−１）、インバータ回路Ｓ２（＃Ｎ）、という一定の法則（ルール）で並べ、隣り合ったインバータ回路で対向した同一電源の間で電源に接続される拡散層（ソースの拡散層）を共有化する。
【００３５】
また、インバータ回路間の出力端子と入力端子との接続において、インバータ回路Ｓ１（＃１）の出力端子とインバータ回路Ｓ２（＃２）の入力端子を接続し、インバータ回路Ｓ２（＃２）において折り返し、インバータ回路Ｓ２（＃２）の出力端子とインバータ回路Ｓ１（＃３）の入力端子とを接続し、…、インバータ回路Ｓ１（＃Ｎ−３）の出力端子とインバータ回路Ｓ２（＃Ｎ−２）の入力端子を接続し、インバータ回路Ｓ２（＃Ｎ−２）において折り返し、インバータ回路Ｓ２（＃Ｎ−２）の出力端子とインバータ回路Ｓ１（＃Ｎ―１）の入力端子とを接続し、インバータ回路Ｓ１（＃Ｎ−１）の出力端子とインバータ回路Ｓ２（＃Ｎ）の入力端子とを順番に接続する。
このように、図７に示す配置例では、図５に示す配置例と比較して、共有化できる電源に接続される拡散層（ソースの拡散層）の数が増加するが、信号を伝達するために使用される素子間接続配線層は３本となる。
なお、図７（Ａ）および（Ｂ）で示す例では、１番目の論理回路を「論理回路Ｓl」として開始しているが、「論理回路Ｓ２」で開始しても構わない。
【００３６】
［第３の実施形態］
図８は、本発明の第３の実施形態に係わる半導体装置における論理回路の配置順を示す図である。図８は、８個の電源電流制御構成のインバータ回路（論理回路）が直列接続されて並ぶ場合の配置順を示している。
【００３７】
図８に示すように、８個のインバータ回路が直列接続される場合、前段に４個のインバータ回路Ｓ１のブロック（「Ｓ１，Ｓ１，Ｓ１，Ｓ１」）が配置され、後段に４個のインバータ回路Ｓ２のブロック（「Ｓ２，Ｓ２，Ｓ２，Ｓ２」）が配置される。
ここで、４つの論理回路Ｓ１が隣接するブロック（「Ｓ１，Ｓ１，Ｓ１，Ｓ１」）では、電源線Ｌ１およびＧＮＤ線ＬＳ２のそれぞれに接続される、各インバータ回路の電源に接続される拡散層が共有化される。同様にして、４つの論理回路Ｓ２が隣接するブロック（「Ｓ２，Ｓ２，Ｓ２，Ｓ２」）において、電源線Ｌ２およびＧＮＤ線ＬＳ１のそれぞれに接続される、各インバータ回路Ｓ２の電源に接続される拡散層が共有化される。従って、４つの論理回路が隣接するブロックが２つあるため、共有化される電源に接続される拡散層（ソースの拡散層）は３箇所づつあり、合計６箇所となる。
【００３８】
また、各論理回路に対する信号の接続順は、前段のブロック内のインバータ回路Ｓ１（＃１）の出力端子が後段ブロック内のインバータ回路Ｓ２（＃２）の入力端子と接続され、このインバータ回路Ｓ２（＃２）から折り返して、インバータ回路Ｓ２（＃２）の出力端子と前段ブロック内のインバータ回路Ｓ１（＃３）の入力端子と接続され、インバータ回路Ｓ１（＃３）の出力端子と次段のインバータ回路Ｓ２（＃４）の入力端子とが接続される。以降、上記接続順序を繰り返して各ブロック内の論理回路に信号が接続される。このため、各インバータ回路を接続するための配線に必要な配線領域としては７本分必要となる。
【００３９】
また、並列配置される論理回路がＮ個（Ｎが偶数）の場合は、共有化される電源に接続される拡散層（ソースの拡散層）は、（Ｎ−２）箇所となる。また、インバータ回路間を接続する配線のに必要な配線領域としては、（Ｎ−１）本分必要となる。このように、図８に示す配置順の場合、共有化するソースの拡散領域の数は大幅に増えるが、インバータ回路間を接続する配線に必要な配線領域の数も多く必要になる。なお、図８で示す例では、１番目の論理回路を「論理回路Ｓl」として開始しているが、「論理回路Ｓ２」で開始しても構わない。
【００４０】
[第４の実施形態]
次に、本発明の第４の実施形態として、本発明の半導体装置のレイアウト設計を行うためのレイアウト設計装置について説明する。
図９は、本発明の実施の形態に係わるレイアウト設計装置の構成を示す図である。レイアウト設計装置１１はＣＡＤツール、パーソナルコンピュータおよびワークステーション等の情報処理装置であり、内部にＣＰＵおよびメモリを含むコンピュータシステムを有している。
【００４１】
図９（Ａ）に示すように、レイアウト設計装置１１は、各処理部を統括して制御すると共にレイアウト設計のための演算処理を行う制御部１２と、論理回路情報および配置順付加ルール等のデザインルール情報を格納するための記憶部１３と、後述するセル構成情報入力部１４と、優先情報入力部１５と、配置順付加ルール選択部１６と、セル配置順付加部１７とを有している。このレイアウト設計装置１１では、ＣＰＵがメモリに記憶されたプログラムを読み出して、情報の加工、演算処理を実行することにより、各処理部における機能が実現される。また、入力装置２１は、設計者が指示情報を入力するための装置（例えば、キーボードやマウス等）である。出力装置３１はディスプレイ装置やプリンタ装置等である。
【００４２】
このレイアウト設計装置１１内のセル構成情報入力部１４は、半導体装置内の論理回路を構成するセル（論理回路）が、通常セルであるか、電源電流制御構成のセルであるかの指示情報を、入力装置２１を通して受け付け記憶する。
優先情報入力部１５は、セル構成情報入力部１４により電源電流制御構成のセルが指定された場合に、セルサイズの低減を優先するか、素子間配線層数の低減を優先するかの指定情報を、入力装置２１を通して受け付け記憶する。
【００４３】
配置順付加ルール選択部１６は、セル構成情報入力部１４により指定されたセル構成の指示情報と、優先情報入力部１５により選択された指定情報とに従い、記憶部１３を参照して配置順付加ルールを選択する。
また、セル配置順付加部１７は、配置順付加ルール選択部１６により選択された配置順付加ルールに従い、電源電流制御構成のセルに配置順を付加する処理を行う。この処理結果は、出力装置３１に出力され、ディスプレイ表示または印刷出力される。
【００４４】
また、図９（Ｂ）は、レイアウト設計装置１１において行われる素子配置順指定フローを示す図である。このレイアウト設計装置１１では、多くのセル設計装置と同様に論理回路に付加きれた配置順を基にして素子をレイアウトする。
図９（Ｂ）のフローチャートを参照して、まず、最初に、設計者が、入力装置２１を通して、セル構成情報入力部１４に、設計対象となる半導体装置が、通常の同一電源で動作するセル構成か、あるいは電源電流制御構成のセルかを指定する（ステップＳ１１）。そして、通常セル構成が指定された場合は（ステップＳ１１：通常セル）、セル配置順付加部１７では、入力から出力までの順番にセルに配置順（番号）を付加する（ステップＳ１２）。
【００４５】
一方、電源電流制御構成のセルが指定された場合（ステップＳ１１：電源電流制御構成の論理回路）、続いて、設計者は入力装置２１を通して、論理回路のレイアウト面積優先か素子間配線数を優先するかの指定情報を優先情報入力部１５に入力する（ステップＳ１３）。そして、ステップＳ１３における指定情報に従い、配置順付加ルール選択部１６は、記憶部１３を参照して配置順付加ルールを選択する（ステップＳ１４）。それから、セル配置順付加部１７は、配置順付加ルール選択部１６により選択された配置順付加ルールに従い、電源電流制御構成のセルに配置順を付加する（ステップＳ１５）。
以上の処理手順により、レイアウト設計装置において、電源電流制御構成のセルに対して素子配置順を付加する際に、優先条件（レイアウト面積の縮小を優先するか、または信号を伝達するための素子間配線数の低減を優先するかの条件）と、素子配置順ルールとの開係を予め決めておくことにより、所望の条件にあった電源電流制御構成のセルのレイアウトを行うことができる。
【００４６】
以上、説明したように、本発明の半導体装置では、電源電流制御構成のセルで論理回路を構成する場合において、電源配線層の共有化によりセルサイズの縮小を図ることができる。また、素子間を接続する配線数と、電源に接続される拡散層の共有化数の関係から、希望するセル構成を選択することができる。
【００４７】
なお、上述した電源電流制御構成のセル（論理回路）としては、インバータ回路に限らず共有化できる電源配線層を持つ素子全般に適用できるものである。さらには、電流削減の目的のために使用される電源電流制御構成のセルに限らず、異なる電源を持つ素子が交互に並ぶ構成の回路全般に適用できるものである。
【００４８】
以上、本発明の実施形態について説明したが、ここで上述した実施形態と本発明との対応関係について補足して説明しておく。
【００４９】
以上、本発明の実施の形態について説明したが、本発明の半導体装置およびレイアウト設計装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【符号の説明】
【００５０】
１１・・・レイアウト設計装置、１２・・・制御部、１３・・・記憶部、１４・・・セル構成情報入力部、１５・・・優先情報入力部、１６・・・配置順付加ルール選択部、１７・・・セル配置順付加部、２１・・・入力装置、３１・・・出力装置、１０１，２０１・・・ＰＭＯＳトランジスタの拡散層、１０２，２０２・・・NＭＯＳトランジスタの拡散層、Ｓｐ１，Ｓｐ２，Ｓｐ３・・・ＰＭＯＳトランジスタのソース配線層、Ｓｎ１，Ｓｎ２，Ｓｎ３・・・ＮＭＯＳトランジスタのソース配線層、Ｇｐ，Ｇｐ１，Ｇｐ２・・・ゲート配線部、ＩＮＶ,ＩＮＶ１，ＩＮＶ２・・・インバータ回路、Ｍ１，Ｍ２・・・配線層、Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６，Ｐ７・・・ＰＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７・・・ＮＭＯＳトランジスタ、Ｓ１・・・電源線Ｌ１とＧＮＤ線ＬＳ２に接続される論理回路、Ｓ２・・・電源線Ｌ２とＧＮＤ線ＬＳ１に接続される論理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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