(57)【要約】【課題】本発明は、最適な仕事関数を有するメタルゲート電極を持つ半導体装置及びその製造方法に関する。【解決手段】n チャネルMIS トランジスタを含む半導体装置であり、n チャネルMIS トランジスタは、基板上に形成されたp 型半導体領域、p 型半導体領域に形成されたソース領域１０２及びドレイン領域１０４、ソース領域１０２及びドレイン領域１０４間のp 型半導体領域上に形成されたゲート絶縁膜１０６、ゲート絶縁膜１０６上に形成された金属層１０８及び化合物層１１０からなる積層構造を持つゲート電極を有する。金属層１０８は2 nm未満の厚さ及び4.3 eV以下の仕事関数を有し、化合物層１１０は4.4 eVを越える仕事関数を有しかつAl及び金属層１０８とは異なる金属を含んでいる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基板上にp 型半導体領域を形成する工程と、
前記p 型半導体領域内にソース／ドレイン領域を互いに離間して形成する工程と、
前記p 型半導体領域上の前記ソース／ドレイン領域間にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に4.4 eVよりも大きい仕事関数を有する化合物層と、前記化合物層上にシリサイド層を形成する工程と、
前記シリサイド層にAlをイオン注入する工程と、
アニールにより注入されたAlを拡散させ、前記ゲート絶縁膜と前記化合物層との界面に2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有するAlパイルアップ層を形成する工程とを有する半導体装置の製造方法。
【請求項２】
前記Alパイルアップ層を形成する工程において、前記化合物層と前記シリサイド層との間にAl層を形成する請求項１に記載の半導体装置の製造方法。
【請求項３】
基板と、第１のn チャネルMIS トランジスタとを備え、
前記第１のn チャネルMIS トランジスタは、
前記基板上に形成されたp 型半導体領域と、
前記p 型半導体領域内で互いに離間して形成された第１のソース／ドレイン領域と、
前記p 型半導体領域上の前記第１のソース／ドレイン領域間に形成された第１のゲート絶縁膜と、
第１の金属層及び第１の化合物層からなる積層構造を有し、前記第１の金属層は2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有し、前記第１の化合物層は前記第１の金属層上に形成され、4.4 eVよりも大きい仕事関数を有し、かつ前記第１の化合物層はAl及び前記第１の金属とは異なる第２の金属を含み、第１のゲート絶縁膜上に形成された第１のゲート電極とを具備する半導体装置。
【請求項４】
p チャネルMIS トランジスタをさらに備え、
前記p チャネルMIS トランジスタは、
前記基板上に形成されたn 型半導体領域と、
前記n 型半導体領域内で互いに離間して形成された第２のソース／ドレイン領域と、
前記n 型半導体領域上の前記第２のソース／ドレイン領域間に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成され、4.4 eVよりも大きい仕事関数を有する第２の化合物層からなる第２のゲート電極とを具備する請求項３に記載の半導体装置。
【請求項５】
第２のn チャネルMIS トランジスタをさらに備え、
前記第２のn チャネルMIS トランジスタは、
前記基板上に形成されたp 型半導体領域と、
前記p 型半導体領域内で互いに離間して形成された第２のソース／ドレイン領域と、
前記p 型半導体領域上の前記第２のソース／ドレイン領域間に形成された第２のゲート絶縁膜と、
第２の金属層及び第２の化合物層からなる積層構造を有し、前記第２の金属層は2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有し、前記第２の化合物層は前記第２の金属層上に形成され、4.4 eVよりも大きい仕事関数を有し、かつ前記第２の化合物層はAl及び前記第２の金属とは異なる金属を含み、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを具備する請求項３または４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、MIS トランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
シリコン大規模集積回路は、今後の進化した情報社会を支援する基本のデバイス技術のうちの１つである。高度に精巧な機能を備えた集積回路を生産するために、MOSFETやCMOSFET などのような集積回路を構成することができる、高性能を発揮できる半導体装置を準備する必要がある。デバイスの性能は、基本的に、スケーリングルールに従って改善される。しかし、近年では、種々の物理的な限界により、デバイスの縮小化によって高性能を達成することは困難である。
【０００３】
シリコンを用いてゲート電極を形成すると、より高いデバイス動作速度で観測されるゲート寄生抵抗の増大、絶縁膜との境界におけるキャリアの減少による絶縁膜の実効キャパシタンスの減少、及びチャネル領域に広がる追加の不純物によるしきい電圧の変動、などの問題が生じる。これらの問題を解決するためにメタルゲート材料の採用が考えられる。
【０００４】
メタルゲート電極の形成技術の１つが、ゲート電極が全てNi又はCoでシリサイド化される完全シリサイドゲート電極技術（fully-silicided gate electrode technique）である。最適な動作しきい電圧を備えたデバイス動作を達成するために、メタルゲート電極は、ターゲットのVt値と同様に導電型に従って異なる仕事関数を持つ必要がある。
【０００５】
その理由は、各MIS トランジスタのしきい電圧は、ゲート電極とゲート絶縁膜との間の境界におけるゲート電極の仕事関数（実効仕事関数：φeff ）の変化によって変調されるからである。導電型に従ってそれぞれの最適の仕事関数を持つゲート電極の形成は、CMOSFET の生産プロセスを複雑にし、製造コストを増加させる。従って、簡単な手順で各電極の仕事関数をコントロールする方法が開発されている。しかし、各電極の仕事関数をコントロールするための典型的な技術は複雑で高価な手続きを含む。
【０００６】
非特許文献１には、ポリシリコンゲートの一部をAl置換してnMOSにおけるVtを調整することが記載されている。しかし、この方法はBEOLプロセスの間にAlゲートのチャネルへの機械的ストレスおよび浸透により、トランジスタの信頼性を低下させる。さらに、非特許文献２には、HK/I.L境界に希土類金属を挿入してnMOSFET のVtをコントロールすることが記載されている。しかし、この方法はHK層の中に固定電荷を生成するので、トランジスタの性能及び信頼性を低下させる。
【先行技術文献】
【非特許文献】
【０００７】
【非特許文献１】Chang Seo Park et al., “Dual Metal Gate Process by Metal Substitution of Dopant-Free Polysilicon on High-K Dielectric””, 2005 Symposium on VLSI Technology Digest of Technical Papers
【非特許文献２】P.Sivasubramani et al., “Dipole Moment Model Explaining nFET Vt Tuning Utilizing La, Sc, Er, and Sr Doped HfSiON Dielectics”, 2007 Symposium on VLSI Technology Digest of Technical Papers
【発明の概要】
【課題を解決するための手段】
【０００８】
本発明の第１の視点によれば、基板上にp 型半導体領域を形成する工程と、前記p 型半導体領域内にソース／ドレイン領域を互いに離間して形成する工程と、前記p 型半導体領域上の前記ソース／ドレイン領域間にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に4.4 eVよりも大きい仕事関数を有する化合物層と、前記化合物層上にシリサイド層を形成する工程と、前記シリサイド層にAlをイオン注入する工程と、アニールにより注入されたAlを拡散させ、前記ゲート絶縁膜と前記化合物層との界面に2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有するAlパイルアップ層を形成する工程とを有する半導体装置の製造方法が提供される。
【０００９】
本発明の第２の視点によれば、基板と、第１のn チャネルMIS トランジスタとを備え、前記第１のn チャネルMIS トランジスタは、前記基板上に形成されたp 型半導体領域と、前記p 型半導体領域内で互いに離間して形成された第１のソース／ドレイン領域と、前記p 型半導体領域上の前記第１のソース／ドレイン領域間に形成された第１のゲート絶縁膜と、第１の金属層及び第１の化合物層からなる積層構造を有し、前記第１の金属層は2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有し、前記第１の化合物層は前記第１の金属層上に形成され、4.4 eVよりも大きい仕事関数を有し、かつ前記第１の化合物層はAl及び前記第１の金属とは異なる第２の金属を含み、第１のゲート絶縁膜上に形成された第１のゲート電極とを具備する半導体装置が提供される。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置の断面図。
【図２】第２の実施形態に係る半導体装置の断面図。
【図３】第３の実施形態に係る半導体装置の断面図。
【図４】第４の実施形態に係る半導体装置の断面図。
【図５】一実施形態に係る半導体装置の製造方法を示す断面図。
【発明を実施するための形態】
【００１１】
以下、図面を参照して本発明を実施の形態により説明する。なお、図面中に示されている形状、サイズ、比率は実際のデバイスのものとは必ずしも一致しない。また、以下の各実施形態では、MIS トランジスタあるいはCMISトランジスタを例にして記載する。しかし、本発明はシステムLSI 、及びロジック回路を含むもの及びMIS トランジスタが集積された他の回路を含んでいるその他同種のものに実施することができる。
【００１２】
図１は第１の実施の形態に係る半導体装置１００の断面図である。この半導体装置１００は、ドーブトポリSi/TiN 境界と比べて、nMOS を備えたNiSi/TiN で接触抵抗を低減させることができる。この半導体装置１００は、基板及びn チャネルMIS トランジスタを含むように示されている。n チャネルMIS トランジスタは、基板上に形成されたp 型半導体領域、ソース領域１０２及びドレイン領域１０４を有し、ソース領域１０２及びドレイン領域１０４は、p 型半導体領域内で互いに離間して形成されている。n チャネルMIS トランジスタは、さらに、ソース／ドレイン領域間のp 型半導体領域上に形成されたゲート絶縁膜を有する。n チャネルMIS トランジスタは、ゲート誘電体層１０６、金属層１０８、及び化合物層１１０からなる積層構造を持つゲート電極を有する。ゲート誘電体層１０６は、高誘電率の材料からなるゲート絶縁層である。ゲート誘電体層１０６として、ハフニウムオキサイド又は酸化金属シリコン材料が使用できる。酸化金属シリコン材料は以下の化学式で表わされる組成を含む。すなわち、MSiO 、MSiON、M1M2SiO 、MxSi1-xO2及びMxSi1-xONであり、M とM1は、独立してグループIVA の元素あるいはランタン系列の元素であり、M2は、窒素、グループIVA の元素あるいはランタン系列の元素であり、さらにx は0 より大きく1 未満である。具体例としてHfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO 、HfZrSiON、HfLaSiO 及びHfGdSiO を含み、x は0 と1 の間である。一例では、ゲート誘電体層１０６の厚さは約0.1 nmから約25nmまでである。金属層１０８は2 nm未満の厚さ及び4.3eV以下の仕事関数を有する。化合物層１１０は、金属層１０８上に形成されており、4.4eVを超える仕事関数を有し、Al及び金属層１０８の金属とは異なる金属を含んでいる。一般に、金属層１０８は金属Alパイルアップ層からなり、化合物層１１０はTiNまたは4.4 eVを超える仕事関数を有する金属からなる。さらに、金属層１０８は、Al、In、TiAl、TiInの少なくとも１つから選択される少なくとも１つの金属又は合金からなる。この半導体装置１００は、ＮＦＥＴにおけるAlの濃度x が1e17cm-3< x <3e21cm-3であるようなNiSi領域１１２を有する。NiSi領域１１２におけるNi+Siに対するNiの原子比率は、0.3 <Ni/ (Ni+Si)<0.7 の範囲である。このような原子比率の範囲であれば、Vtを変調するのに十分なAlがゲート誘電体の境界にパイルアップできる。化合物層１１０の膜厚は1 nmから30nmの間である。さらに、化合物層１１０は、TiN 、TiAlN 、TiC 、TaC 、TaN 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属または合金からなる。化合物層１１０及びNiSi領域１１２に含まれる金属は、金属層１０８の金属種に従って変更される。金属層１０８と同じ金属種が化合物層１１０及びNiSi領域１１２に含まれている。以下の説明では、nMOSのゲート誘電体と接触する金属層として金属Alパイルアップ層が使用されるが、他の金属種又は合金でも図１と実質的に同じように使用することができる。
【００１３】
図２は第２の実施の形態に係る半導体装置２００の断面図である。この半導体装置２００では、CMOS構造においてNiSi及びTiN で接触抵抗を低減させることができる。この半導体装置２００は、基板及びn チャネルMIS トランジスタを含む。n チャネルMIS トランジスタは、基板上に形成されたp 型半導体領域、ソース領域１０２及びドレイン領域１０４を有し、ソース領域１０２及びドレイン領域１０４は、p 型半導体領域内で互いに離間して形成されている。n チャネルMIS トランジスタは、さらに、ソース／ドレイン領域間のp 型半導体領域上に形成されたゲート絶縁膜を有する。n チャネルMIS トランジスタは、ゲート誘電体層１０６、金属層１０８、及び化合物層１１０からなる積層構造を持つゲート電極を有する。ゲート誘電体層１０６は、高誘電率の材料からなるゲート絶縁層である。ゲート誘電体層１０６として、ハフニウムオキサイド又は酸化金属シリコン材料が使用できる。酸化金属シリコン材料は以下の化学式で表わされる組成を含む。すなわち、MSiO 、MSiON、M1M2SiO 、MxSi1-xO2及びMxSi1-xONであり、M とM1は、独立してグループIVA の元素あるいはランタン系列の元素であり、M2は、窒素、グループIVA の元素あるいはランタン系列の元素であり、さらにx は0 より大きく1 未満である。具体例としてHfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO 、HfZrSiON、HfLaSiO 及びHfGdSiO を含み、x は0 と1 の間である。一例では、ゲート誘電体層１０６の厚さは約0.1 nmから約25nmまでである。金属層１０８は2 nm未満の厚さ及び4.3 eV以下の仕事関数を有する。化合物層１１０は、金属層１０８上に形成されており、4.4 eVを超える仕事関数を有し、Al及び金属層１０８の金属とは異なる金属を含む。n チャネルMIS トランジスタは、Alの濃度x が1e17cm-3< x <3e21cm-3であるようなNiSi領域１１２を有する。NiSi領域１１２におけるNi+Siに対するNiの原子比率は、0.3 <Ni/ (Ni+
Si)<0.7 の範囲である。このような原子比率の範囲であれば、Vtを変調するのに十分なAlがゲート誘電体の境界にパイルアップできる。
【００１４】
この半導体装置２００は、さらにp チャネルMIS トランジスタを含む。p チャネルMIS トランジスタは、基板上に形成されたn 型半導体領域を有する。p チャネルMIS トランジスタは、さらに、n 型半導体領域内に互いに分離して形成されたソース領域２０２及びドレイン領域２０４を有する。p チャネルMIS トランジスタは、さらに、ソース／ドレイン領域間のn 型半導体領域上に形成されたゲート絶縁膜を有する。さらに、p チャネルMIS トランジスタは、ゲート誘電体層２０６及び化合物層２０８からなる積層構造を持つゲート電極を有する。化合物層２０８は、ゲート誘電体層２０６上に形成され、4.4 eVを超える仕事関数を有する。一般に、化合物層２０８はTiNまたは4.4 eVを超える仕事関数を有する適切な金属からなる。p チャネルMIS トランジスタは、さらに、NiSiを含む領域２１０を有する。p チャネルMIS トランジスタの化合物層２０８の膜厚は1 nmから30nmまでである。さらに、p チャネルMIS トランジスタの化合物層２０８は、TiN 、TiAlN 、TiC 、TaC 、TaN 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属又は合金からなる。p チャネルMIS トランジスタは、Alを含むNiSiからなる領域２１０をさらに有する。NiSi領域２１０におけるNi+Siに対するNiの原子比率が0.3 <Ni/ (Ni+Si)<0.7 の範囲であると、化合物層２０８がnFETにおける化合物層１１０よりも厚い、又はn チャネルMIS トランジスタの化合物層１１０よりもp チャネルMIS トランジスタの化合物層２０８におけるAl拡散係数が低い場合、Alパイルアップ層の形成が阻害される。これに対し、NiSi領域２１０におけるNi+Siに対するNiの原子比率が0.7 を超える(Ni/(Ni+Si)>0.7 )場合、化合物層２０８の厚さ及びAl拡散係数はnFETと同じであってもよい。
【００１５】
図３は第３の実施の形態に係る半導体装置３００の断面図である。この半導体装置３００では、高Vt NFET及び低Vt NFETを備え、NiSi及びTiN で接触抵抗を低減させることができる。この半導体装置３００は、基板、及び図１中のトランジスタと実質的に同じであり、高Vt のn チャネルMIS トランジスタを有する。このn チャネルMIS トランジスタは、基板上に形成されたp 型半導体領域、ソース領域１０２及びドレイン領域１０４を有し、ソース領域１０２及びドレイン領域１０４は、p 型半導体領域内で互いに離間して形成されている。n チャネルMIS トランジスタは、さらに、ソース／ドレイン領域間のp 型半導体領域上に形成されたゲート絶縁膜を有する。n チャネルMIS トランジスタは、ゲート誘電体層１０６、金属層１０８、及び化合物層１１０からなる積層構造を持つゲート電極を有する。ゲート誘電体層１０６は、高誘電率の材料からなるゲート絶縁層である。ゲート誘電体層１０６として、ハフニウムオキサイド又は酸化金属シリコン材料が使用できる。酸化金属シリコン材料は以下の化学式で表わされる組成を含む。すなわち、MSiO 、MSiON、M1M2SiO 、MxSi1-xO2及びMxSi1-xONであり、M とM1は、独立してグループIVA の元素あるいはランタン系列の元素であり、M2は、窒素、グループIVA の元素あるいはランタン系列の元素であり、さらにx は0 より大きく1 未満である。具体例としてHfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO 、HfZrSiON、HfLaSiO 及びHfGdSiO を含み、x は0 と1 の間である。一例では、ゲート誘電体層１０６の厚さは約0.1 nmから約25nmまでである。金属層１０８は2 nm未満の厚さ及び4.3eV以下の仕事関数を有する。化合物層１１０は、金属層１０８上に形成されており、4.4eVを超える仕事関数を有し、Al及び金属層１０８の金属とは異なる金属及びグループIVの半導体元素を含む。この半導体装置３００は、Alの濃度x が1e17cm-3<x<3e21cm-3であるようなNiSi領域１１２を有す
る。NiSi領域１１２におけるNi+Siに対するNiの原子比率は、0.3 <Ni/ (Ni+Si)<0.7 の範囲である。このような原子比率の範囲であれば、Vtを変調するのに十分なAlがゲート誘電体の境界にパイルアップできる。
【００１６】
この半導体装置３００は、基板上に形成されたp 型半導体領域、p 型半導体領域内に形成されたソース領域３０４及びドレイン領域３０６を有し、ソース領域３０４及びドレイン領域３０６はp 型半導体領域内で互いに離間して形成されている、低Vt のn チャネルMIS トランジスタを有する。このn チャネルMIS トランジスタは、さらに、ソース／ドレイン領域間のp型半導体領域上に形成されたゲート絶縁膜を有する。n チャネルMIS トランジスタは、ゲート誘電体層３０８、金属層１１０及び化合物層３１２からなる積層構造を持つゲート電極を有する。金属層３１０は2 nm未満の厚さ及び4.3 eV以下の仕事関数を有する。化合物層３１２は、金属層３１０上に形成されており、4.4 eVを超える仕事関数を有し、Al及び金属層３１０の金属とは異なる金属を含む。低Vt のn チャネルMIS トランジスタに含まれるゲート電極では、ゲート誘電体層３０８と金属層３１０との間に希土類金属酸化物キャップ層３０２を形成してもよい。
【００１７】
高Vtのn チャネルMIS トランジスタの化合物層１１０の膜厚及び低Vtのn チャネルMIS トランジスタの化合物層３１２の膜厚は1 nmと30nmの間である。さらに、高Vtのn チャネルMIS トランジスタの化合物層１１０及び低Vtのn チャネルMIS トランジスタの化合物層３１２は、TiN 、TiAlN 、TiC 、TaC 、TaN 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属又は合金からなる。さらに、NiSi領域におけるAlの濃度x は1e17cm-3< x <3e21cm-3であり、NiSi/TiN 境界における濃度x は1e20cm-3< x である。NiSi領域３１４におけるNi+Siに対するNiの原子比率は、0.3 <Ni/(Ni+Si)<0.7 の範囲である。このような原子比率の範囲であれば、Vtを変調するのに十分なAlがゲート誘電体の境界にパイルアップできる。
【００１８】
図４は第４の実施の形態に係る半導体装置４００の断面図である。この半導体装置４００は、３種類のVt （例えば、nMOS、中間、pMOS）のトランジスタを備えている。この半導体装置４００は、基板、及び基板内に形成され、図１中のトランジスタと実質的に同一のn チャネルMIS トランジスタを有する。このn チャネルMIS トランジスタは、基板上に形成されたp 型半導体領域、p 型半導体領域内で互いに分離して形成されたソース領域１０２及びドレイン領域１０４、ソース／ドレイン領域間のp 型半導体領域上に形成されたゲート絶縁膜を有する。n チャネルMIS トランジスタは、さらに、ゲート誘電体層１０６、金属層１０８、及び化合物層１１０からなる積層構造を持つゲート電極を有する。ゲート誘電体層１０６は、高誘電率の材料からなるゲート絶縁層である。ゲート誘電体層１０６として、ハフニウムオキサイド又は酸化金属シリコン材料が使用できる。酸化金属シリコン材料は以下の化学式で表わされる組成を含む。すなわち、MSiO 、MSiON、M1M2SiO 、MxSi1-xO2及びMxSi1-xONであり、M とM1は、独立してグループIVA の元素あるいはランタン系列の元素であり、M2は、窒素、グループIVA の元素あるいはランタン系列の元素であり、さらにx は0 より大きく1 未満である。具体例としてHfxSi1-xO2、HfxSi1-xON、ZrxSi1-xO2、ZrxSi1-xON、LaxSi1-xO2、LaxSi1-xON、GdxSi1-xO2、GdxSi1-xON、HfZrSiO 、HfZrSiON、HfLaSiO 及びHfGdSiO を含み、x は0 と1 の間である。一例では、ゲート誘電体層１０６の厚さは約0.1 nmから約25nmまでである。金属層１０８は2 nm未満の厚さ及び4.3 eV以下の仕事関数を有する。化合物層１１０は、金属層１０８上に形成されており、4.4 eVを超える仕事関数を有し、Al及び金属層１０８の金属とは異なる金属を含む。
【００１９】
この半導体装置４００は、第１のp チャネルMIS トランジスタ（高Vt-pFET）を備えている。第１のp チャネルMIS トランジスタは、基板上に形成されたn 型半導体領域、n 型半導体領域内に互いに分離して形成されたソース領域４０２及びドレイン領域４０４、ソース／ドレイン領域間のn 型半導体領域上に形成されたゲート絶縁膜を有する。第１のp チャネルMIS トランジスタは、さらに、ゲート誘電体層４０６及び金属層４０８からなる積層構造を持つゲート電極を有する。第１のp チャネルMIS トランジスタ内の金属層４０８は、4.4 eV以上であるSi中間ギャップ仕事関数以上の仕事関数を持つ。中間ギャップ仕事関数又はSi中間ギャップ仕事関数以上の金属は、TiN 、TiAlN 、TiC 、TaC 、TaN 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属又は合金である。
【００２０】
さらに、この半導体装置４００は、第２のp チャネルMIS トランジスタ（低Vt-pFET）を備えている。第２のp チャネルMIS トランジスタは、基板上に形成されたn 型半導体領域、n 型半導体領域内に互いに分離して形成されたソース領域４１０及びドレイン領域４１２、ソース／ドレイン領域間のn 型半導体領域上に形成されたゲート絶縁膜を有する。第２のp チャネルMIS トランジスタは、ゲート誘電体層４１４、ゲート誘電体層４１４と接触するAl酸化層４１６、化合物層４１８及び金属Al層４２０からなる積層構造を持つゲート電極を有する。Al酸化層４１６は、ゲート誘電体層４１４上に2 nm未満の厚さで形成される。化合物層４１８は、4.4 eVを超える仕事関数を有し、Al酸化層４１６上に形成される。また、化合物層４１８はAl及び金属Al層の金属とは異なる金属を含む。
【００２１】
Al酸化層４１６はAl酸化層である。n チャネルMIS トランジスタの化合物層１１０の膜厚及び第２のp チャネルMIS トランジスタの化合物層４１８の膜厚は1 nmから30nmの間である。n チャネルMIS トランジスタの化合物層１１０及び第２のp チャネルMIS トランジスタの化合物層４１８は、TiN 、TiAlN 、TiC 、TaC 、TaN 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属又は合金からなる。NiSi領域におけるNi+Siに対するNiの原子比率が0.3 <Ni/(Ni+Si)<0.7 の範囲であると、高Vt pFETの化合物層４０８がnFETの化合物層１１０よりも厚いと、又は高Vt pFETの化合物層４０８におけるAl拡散係数がnFETの化合物層１１０よりも低いと、Alパイルアップ層の形成が阻害される。これに対し、高Vt pFETでNiSi領域におけるNi+Siに対するNiの原子比率が0.7 を超える(Ni/(Ni+Si)>0.7 )と、化合物層４０８の厚さ及びAl拡散係数はnFETと同じであってもよい。これら３つのFET のゲート電極上部のNiSi領域のAlの濃度x は1e17cm-3< x <3e21cm-3である。
【００２２】
次に、図５を参照して一実施形態に係る半導体装置の製造方法を説明する。図５は、第１乃至第４の実施形態に係る半導体装置で説明したnFET の製造方法を工程順に示す断面図である。図５（ａ）に示されるように、基板上にp 型半導体領域を形成した後、p 型半導体領域上にゲート誘電体層５０８、前述したようにTiN などの金属又は合金からなる層５０６、及びポリSi又はポリSiGeなどの層５０４が堆積されて積層構造が形成される。続いてゲート反応性イオンエッチング（ゲートRIE ）により上記積層構造が選択的に残されてゲート電極が形成され、イオンインプラ(I/I)によりソース／ドレイン領域が形成される。続いて、図５（ｂ）に示されるように、FUSIプロセスにより、層５０４がNiシリサイド(NiSi)化されると共にゲート側壁５１２が形成される。次に、図５（ｃ）に示されるように、NiSiゲートに対して1e15cm-2を超えるドーズ量でAlがイオンインプラされる。続いて、Al拡散アニールが行なわれる。このAl拡散アニールの温度範囲は250 ℃と650 ℃の間である。このAl拡散アニールより、図５（ｄ）に示されるように、ゲート誘電体膜５０８とTiN からなる化合物層との間に、Alパイルアップ層５１８が2 nm未満の厚さで形成される。これと同時に、TiN からなる化合物層とNiシリサイド層との界面にAl５２０が形成され、NiSi/TiN 界面における酸化膜の低減により、接触抵抗Rcの削減が図られる。
【００２３】
上に記述されているものは、開示された発明の例を含んでいる。当然ながら、開示されている発明を記述する目的で要素または方法体系の全ての考え得る組み合わせを説明することは不可能ではあるが、当業者は開示されている発明の多くのさらなる組み合わせおよび置換が可能であることを認識し得る。したがって、記述されている発明は、添付の請求項に含まれる全てのそのような修正、変更、及び変形を包含することを意図されている。
【００２４】
また、本発明は以下の実施態様を取り得る。
【００２５】
（１）基板と、n チャネルMIS トランジスタとを備え、前記n チャネルMIS トランジスタは、前記基板上に形成されたp 型半導体領域と、前記p 型半導体領域内で互いに離間して形成された第１のソース／ドレイン領域と、前記p 型半導体領域上の前記第１のソース／ドレイン領域間に形成された第１のゲート絶縁膜と、第１の金属層及び第１の化合物層からなる積層構造を有し、前記第１の金属層は2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有し、前記第１の化合物層は前記第１の金属層上に形成され、4.4 eVよりも大きい仕事関数を有し、かつ前記第１の化合物層はAl及び前記第１の金属とは異なる金属を含む、ゲート電極と、を有する半導体装置。
【００２６】
（２）前記第１の化合物層の厚さが1 nmから30nmの間である（１）の半導体装置。
【００２７】
（３）前記第１の化合物層は、TiN 、TiAlN 、TiC 、TaC 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される金属又は合金である（１）の半導体装置。
【００２８】
（４）第１の金属層は、Al、In、TiAl及びTiInの少なくとも１つから選択される（１）の半導体装置。
【００２９】
（５）p チャネルMIS トランジスタをさらに備え、前記p チャネルMIS トランジスタは、前記基板上に形成されたn 型半導体領域と、前記n 型半導体領域内で互いに離間して形成された第１のソース／ドレイン領域と、前記n 型半導体領域上の前記第１のソース／ドレイン領域間に形成された第１のゲート絶縁膜と、第１の化合物層からなり、前記第１の化合物層は前記第１のゲート絶縁膜上に形成されて4.4 eVよりも大きい仕事関数を有する第１のゲート電極と、を有する（１）の半導体装置。
【００３０】
（６）前記p チャネルMIS トランジスタの前記第１の化合物層の厚さが1 nmから30nmの間である（５）の半導体装置。
【００３１】
（７）前記p チャネルMIS トランジスタの前記第１の化合物層は、TiN 、TiAlN 、TiC 、TaC 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属又は合金である（５）の半導体装置。
【００３２】
（８）前記n チャネルMIS トランジスタの前記第１のゲート絶縁膜は、希土類金属酸化物で覆われており、第２のn チャネルMIS トランジスタをさらに備え、前記第２のn チャネルMIS トランジスタは、前記基板上に形成されたp 型半導体領域と、前記p 型半導体領域内で互いに離間して形成された第２のソース／ドレイン領域と、前記p 型半導体領域上の前記第２のソース／ドレイン領域間に形成された第２のゲート絶縁膜と、第２の金属層及び第２の化合物層からなる積層構造を有し、前記第２の金属層は2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有し、前記第２の化合物層は前記金属層上に形成され、4.4 eVよりも大きい仕事関数を有し、かつ前記第２の化合物層はAl及び前記第２の金属とは異なる金属を含む第２のゲート電極と、を有する（１）の半導体装置。
【００３３】
（９）前記n チャネルMIS トランジスタの前記第１の化合物層の厚さ、及び前記第２のn チャネルMIS トランジスタの前記第２の化合物層の厚さが1 nmから30nmの間である（８）の半導体装置。
【００３４】
（１０）前記n チャネルMIS トランジスタの前記第１の化合物層及び前記第２のn チャネルMIS トランジスタの前記第２の金属層は、TiN 、TiAlN 、TiC 、TaC 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属又は合金である（８）の半導体装置。
【００３５】
（１１）前記第１の金属層は、Al、In、TiAl及びTiInの少なくとも１つから選択される（８）の半導体装置。
【００３６】
（１２）基板と、n チャネルMIS トランジスタと、第１のp チャネルMIS トランジスタと、第２のp チャネルMIS トランジスタを備え、前記n チャネルMIS トランジスタは、前記基板上に形成されたp 型半導体領域と、前記p 型半導体領域内で互いに離間して形成された第１のソース／ドレイン領域と、前記p 型半導体領域上の前記第１のソース／ドレイン領域間に形成された第１のゲート絶縁膜と、第１の金属層及び第１の化合物層からなる積層構造を有し、前記第１の金属層は2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有し、前記第１の化合物層は前記第１の金属層上に形成され、4.4 eVよりも大きい仕事関数を有し、かつ前記第１の化合物層はAl及び前記第１の金属とは異なる金属を含む第１のゲート電極と、を有し、前記第１のp チャネルMISトランジスタは、前記基板上に形成されたn 型半導体領域と、前記n 型半導体領域内で互いに離間して形成された第２のソース／ドレイン領域と、前記n 型半導体領域上の前記第２のソース／ドレイン領域間に形成された第２のゲート絶縁膜と、第２の化合物層からなり、前記第２の化合物層は前記第２のゲート絶縁膜上に形成され、4.4 eVよりも大きい仕事関数を有する第２のゲート電極と、を有し、前記第２のp チャネルMIS トランジスタは、前記基板上に形成されたn 型半導体領域と、前記n 型半導体領域内で互いに離間して形成された第３のソース／ドレイン領域と、前記n 型半導体領域上の前記第３のソース／ドレイン領域間に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜に接触する酸化層、第３の金属層、第３の化合物層及び金属Al層からなる積層構造を有し、前記酸化層は前記第３のゲート絶縁膜上に2 nm未満の厚さで形成され、前記第３の金属層は2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有し、前記第３の金属層は4.4 eVよりも大きい仕事関数を有する前記第３の化合物層上に形成され、前記第３の化合物層はAl及び前記第３の金属とは異なる金属を含む第３のゲート電極と、を有する、半導体装置。
【００３７】
（１３）前記酸化層はAl酸化層である（１２）の半導体装置。
【００３８】
（１４）前記第１のp チャネルMIS トランジスタの前記第２の化合物層は、Si中間ギャップ仕事関数金属又はそれよりも高い仕事関数の金属であり、その仕事関数は4.4 eVよりも大きい（１２）の半導体装置。
【００３９】
（１５）前記Si中間ギャップ仕事関数金属又はそれよりも高い仕事関数の金属は、TiN 、TiAlN 、TiC 、TaC 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属又は合金である（１４）の半導体装置。
【００４０】
（１６）前記n チャネルMIS トランジスタの前記第１の化合物層の厚さ及び前記第２のp チャネルMISトランジスタの前記第２の化合物層の厚さが1 nmから30nmの間である（１２）の半導体装置。
【００４１】
（１７）前記n チャネルMIS トランジスタの前記第１の金属層及び前記第２のp チャネルMIS トランジスタの前記第２の金属層は、TiN 、TiAlN 、TiC 、TaC 、TaAlC 、TaAlN 、Ru、Re及びIrの少なくとも１つから選択される少なくとも１つの金属又は合金である（１２）の半導体装置。
【００４２】
（１８）前記n チャネルMIS トランジスタの前記第１の金属及び前記第２のp チャネルMIS トランジスタの前記第２の金属は、Al、In、TiAl及びTiInの少なくとも１つから選択されるクレーム（１２）の半導体装置。
【００４３】
（１９）基板上にp 型半導体領域を形成し、前記p 型半導体領域内にソース／ドレイン領域を互いに離間して形成し、前記p 型半導体領域上の前記ソース／ドレイン領域間にゲート絶縁膜を形成し、2 nm未満の厚さを有しかつ4.3 eV以下の仕事関数を有する金属層、及び前記金属層上に形成されて4.4 eVよりも大きい仕事関数を有し、Al及び前記金属層の金属とは異なる金属を含む化合物層からなる積層構造を有するゲート電極を形成する、半導体装置の製造方法。
【００４４】
（２０）さらに、IV群の半導体領域及び前記化合物層に堆積された膜を利用し、反応性イオンエッチング（RIE ）を行って前記ゲート電極を形成し、完全シリサイドプロセス（FUS ）によりゲート側壁、及びNiシリサイドを形成し、Niシリサイドの上部に対してAlイオンを注入し、Al拡散アニールを行なう、（１９）の半導体装置の製造方法。
【符号の説明】
【００４５】
１００、２００…半導体装置、１０２、２０２、３０４、４０２、４１０…ソース領域、３０２…希土類金属酸化物キャップ層、１０４、２０４、３０６、４０４、４１２…ドレイン領域、１０６、２０６、３０８、４０６、４１４…ゲート誘電体層、１０８、３１０、４０８…金属層、１１０、２０８、３１２、４１８…化合物層、１１２、２１０、３１４…NiSi領域、４１６…Al酸化層、４２０…金属Al層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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