(57)【要約】【課題】切り欠き等の複雑な形状を含むＰＤＮを、高速に解析することができるパワーインテグリティ解析装置を提供する。【解決手段】パワーインテグリティ解析装置１は、多層構造の回路基板に含まれる電源層及びグラウンド層の形状とその配置を示す構造情報を入力する構造情報入力部１０と、電源層及びグラウンド層を格子状に分割し、対向する２つの単位面によって挟まれた３次元領域を単位セルとして画定する単位セル画定部１１と、各単位セルに単位セル等価回路の基本構成を適用し各単位セルの単位面の大きさと単位面間の距離とに基づいて、各単位セルの等価回路を構成する接地キャパシタ及びインダクタの値を決定して各単位セルの等価回路を生成した後、互いに隣接する単位セルの等価回路を連結して全体の等価回路を生成する等価回路生成部１３と、所定の位置に電圧を印加したときに他の位置に生じる電圧値を計算するパワーインテグリティ計算部１４とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの電源層及び少なくとも１つのグラウンド層を含む多層構造の回路基板の上記電源層及び上記グラウンド層の形状とその配置を示す構造情報を入力する構造情報入力部と、
上記電源層及び上記グラウンド層を格子状に分割し、分割された単位面毎に対向する電源層又はグラウンド層の単位面を上記構造情報に基づいて求め、対向する２つの単位面によって挟まれた３次元領域を単位セルとして画定すると共に各単位セルの位置関係を求める単位セル画定部と、
単位セルの電気的特性を表現した単位セル等価回路の基本構成であって、全節点に接地キャパシタが接続され、全節点間にインダクタが接続された単位セル等価回路を記憶する記憶部と、
上記単位セル画定部にて画定された各単位セルに対して、上記記憶部に記憶された単位セル等価回路の基本構成を適用し、かつ、上記各単位セルの単位面の大きさと単位面間の距離とに基づいて、上記各単位セルの等価回路を構成する接地キャパシタ及びインダクタの値を決定して上記各単位セルの等価回路を生成した後、互いに隣接する単位セルの等価回路を連結することにより、上記回路基板全体の等価回路を生成する等価回路生成部と、
上記回路基板の所定の位置に電圧を印加したときに上記回路基板の他の位置に生じる電圧値を計算して出力するパワーインテグリティ計算部とを備えたパワーインテグリティ解析装置において、
上記等価回路生成部は、
上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが変化する位置があるときに、当該厚さが変化する位置である節点が、上記各基本セルを接続する節点に対応するように、上記記憶部に記憶された単位セル等価回路の基本構成を適用して、上記回路基板全体の等価回路を生成し、
上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、当該厚さが変化する位置である節点において、上記等価回路を互いに隣接する複数のサブ等価回路に分割して切り離し、一方のサブ等価回路の基本セルに対して当該基本セルの節点から流れる電流と等価な電流を流す電流制御電流源を付加する一方、他方のサブ等価回路の基本セルに対して当該基本セルの節点に印加される電圧と等価な電圧を印加する電圧制御電圧源を付加することにより、互いに隣接する複数のサブ等価回路どうしを関係付け、上記回路基板の等価回路を生成することを特徴とするパワーインテグリティ解析装置。
【請求項２】
上記等価回路生成部は、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、上記第２の厚さの部分において電源層が存在して上記厚さが変化しないように仮定したときの仮定電流を仮定し、上記第１の厚さの電源層に流れる電流が当該電源層から上記グランド層に流れる電流と上記仮定電流とに分岐して流れるように仮定するという条件のもとで、上記電流制御電流源及び上記電圧制御電圧源を付加することを特徴とする請求項１記載のパワーインテグリティ解析装置。
【請求項３】
上記等価回路生成部は、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、上記第２の厚さが実質的に上記第１の厚さの２倍の厚さであるとき、上記第２の厚さの部分において電源層が存在して上記厚さが変化せず、上記第１の厚さをそれぞれ有する２つのサブ等価回路に分割するように仮定したとき、各サブ等価回路での回路基板の面に平行な２つの磁界が上記分割しないときの当該磁界に実質的に一致するという条件のもとで、上記電流制御電流源及び上記電圧制御電圧源を付加することを特徴とする請求項２記載のパワーインテグリティ解析装置。
【請求項４】
上記等価回路生成部は、
互いに隣接する第１の単位セルと第２の単位セルの単位セル等価回路を関係付ける場合に、上記第１の単位セルの単位セル等価回路に、上記第２の単位セルの単位セル等価回路において上記第１の単位セルとの境界に流れ込む電流と等価の電流を与える電流制御電流源を付加し、
上記第２の単位セルの単位セル等価回路に、上記第１の単位セルの単位セル等価回路において上記第２の単位セルとの境界に印加される電圧と等価の電圧を与える電圧制御電圧源を付加することを特徴とする請求項１乃至３のうちのいずれか１つに記載のパワーインテグリティ解析装置。
【請求項５】
上記パワーインテグリティ計算部は、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を時間的に交互に計算する潜在性挿入手法（Latency Insertion Method；ＬＩＭ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力することを特徴とする請求項１乃至４のうちのいずれか１つに記載のパワーインテグリティ解析装置。
【請求項６】
上記パワーインテグリティ計算部は、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を、各電流と各電圧との関係を示す連立方程式を数値積分法を用いて解くことにより計算するシミュレーションプログラム（Simulation Program with Integrated Circuit Emphasis；ＳＰＩＣＥ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力することを特徴とする請求項１乃至４のうちのいずれか１つに記載のパワーインテグリティ解析装置。
【請求項７】
上記記憶部は、単位セルの電気的特性を表現した単位セル等価回路の基本構成であって、全節点に接地キャパシタ及び接地コンダクタンスが接続され、全節点間にインダクタ及び抵抗が接続された単位セル等価回路を記憶することを特徴とする請求項１乃至６のうちのいずれか１つに記載のパワーインテグリティ解析装置。
【請求項８】
少なくとも１つの電源層及び少なくとも１つのグラウンド層を含む多層構造の回路基板のパワーインテグリティをコンピュータにより解析するパワーインテグリティ解析方法であって、
上記コンピュータは、単位セルの電気的特性を表現した単位セル等価回路の基本構成であって、全節点に接地キャパシタが接続され、全節点間にインダクタが接続された単位セル等価回路を記憶する記憶部を備え、
上記パワーインテグリティ解析方法は、
少なくとも１つの電源層及び少なくとも１つのグラウンド層を含む多層構造の回路基板の上記電源層及び上記グラウンド層の形状とその配置を示す構造情報を入力するステップと、
上記電源層及び上記グラウンド層を格子状に分割し、分割された単位面毎に対向する電源層又はグラウンド層の単位面を上記構造情報に基づいて求め、対向する２つの単位面によって挟まれた３次元領域を単位セルとして画定すると共に各単位セルの位置関係を求めるステップと、
上記単位セル画定部にて画定された各単位セルに対して、上記記憶部に記憶された単位セル等価回路の基本構成を適用し、かつ、上記各単位セルの単位面の大きさと単位面間の距離とに基づいて、上記各単位セルの等価回路を構成する接地キャパシタ及びインダクタの値を決定して上記各単位セルの等価回路を生成した後、互いに隣接する単位セルの等価回路を連結することにより、上記回路基板全体の等価回路を生成するステップと、
上記回路基板の所定の位置に電圧を印加したときに上記回路基板の他の位置に生じる電圧値を計算して出力するステップとを含むパワーインテグリティ解析方法において、
上記等価回路を生成するステップは、
上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが変化する位置があるときに、当該厚さが変化する位置である節点が、上記各基本セルを接続する節点に対応するように、上記記憶部に記憶された単位セル等価回路の基本構成を適用して、上記回路基板全体の等価回路を生成し、
上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、当該厚さが変化する位置である節点において、上記等価回路を互いに隣接する複数のサブ等価回路に分割して切り離し、一方のサブ等価回路の基本セルに対して当該基本セルの節点から流れる電流と等価な電流を流す電流制御電流源を付加する一方、他方のサブ等価回路の基本セルに対して当該基本セルの節点に印加される電圧と等価な電圧を印加する電圧制御電圧源を付加することにより、互いに隣接する複数のサブ等価回路どうしを関係付け、上記回路基板の等価回路を生成することを特徴とするパワーインテグリティ解析方法。
【請求項９】
上記等価回路を生成するステップは、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、上記第２の厚さの部分において電源層が存在して上記厚さが変化しないように仮定したときの仮定電流を仮定し、上記第１の厚さの電源層に流れる電流が当該電源層から上記グランド層に流れる電流と上記仮定電流とに分岐して流れるように仮定するという条件のもとで、上記電流制御電流源及び上記電圧制御電圧源を付加することを特徴とする請求項８記載のパワーインテグリティ解析方法。
【請求項１０】
上記等価回路を生成するステップは、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、上記第２の厚さが実質的に上記第１の厚さの２倍の厚さであるとき、上記第２の厚さの部分において電源層が存在して上記厚さが変化せず、上記第１の厚さをそれぞれ有する２つのサブ等価回路に分割するように仮定したとき、各サブ等価回路での回路基板の面に平行な２つの磁界が上記分割しないときの当該磁界に実質的に一致するという条件のもとで、上記電流制御電流源及び上記電圧制御電圧源を付加することを特徴とする請求項９記載のパワーインテグリティ解析方法。
【請求項１１】
上記等価回路を生成するステップは、
互いに隣接する第１の単位セルと第２の単位セルの単位セル等価回路を関係付ける場合に、上記第１の単位セルの単位セル等価回路に、上記第２の単位セルの単位セル等価回路において上記第１の単位セルとの境界に流れ込む電流と等価の電流を与える電流制御電流源を付加し、
上記第２の単位セルの単位セル等価回路に、上記第１の単位セルの単位セル等価回路において上記第２の単位セルとの境界に印加される電圧と等価の電圧を与える電圧制御電圧源を付加することを特徴とする請求項８乃至１０のうちのいずれか１つに記載のパワーインテグリティ解析方法。
【請求項１２】
上記パワーインテグリティを計算するステップは、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を時間的に交互に計算する潜在性挿入手法（Latency Insertion Method；ＬＩＭ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力することを特徴とする請求項８乃至１１のうちのいずれか１つに記載のパワーインテグリティ解析方法。
【請求項１３】
上記パワーインテグリティを計算するステップは、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を、各電流と各電圧との関係を示す連立方程式を数値積分法を用いて解くことにより計算するシミュレーションプログラム（Simulation Program with Integrated Circuit Emphasis；ＳＰＩＣＥ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力することを特徴とする請求項８乃至１１のうちのいずれか１つに記載のパワーインテグリティ解析方法。
【請求項１４】
上記記憶部は、単位セルの電気的特性を表現した単位セル等価回路の基本構成であって、全節点に接地キャパシタ及び接地コンダクタンスが接続され、全節点間にインダクタ及び抵抗が接続された単位セル等価回路を記憶することを特徴とする請求項８乃至１３のうちのいずれか１つに記載のパワーインテグリティ解析方法。
【請求項１５】
請求項８乃至１４のうちのいずれか１つに記載のパワーインテグリティ解析方法の各ステップを含むことを特徴とする、コンピュータにより実行可能なプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板のパワーインテグリティを解析する装置及び方法並びにコンピュータにより実行可能なプログラムに関する。
【背景技術】
【０００２】
半導体素子の高速化、低電圧化によって、これらを搭載するパッケージやボードレベルにおけるパワーインテグリティの確保が重要視されている。詳細なパワーインテグリティの検証では、実装基板内の電源分配回路網（ＰＤＮ：Power Distribution Network；以下、ＰＤＮという。）の３次元的なレイアウトを考慮した詳細回路シミュレーションを行う必要がある。実装基板内の電源・グラウンド層が平行平板プレーンと見な単位セル場合、ＰＤＮはユニット単位セルを用いて単純なＲＬＣ回路網としてモデル化することができる（例えば、非特許文献５参照。）。
【０００３】
図１３は解析対象の回路基板であって、誘電体基板７３の上下に、理想的な平行平板からなる電源導体層（以下、電源層という。）Ｐ及びグラウンド導体層（以下、グランド層という。）Ｇを貼り合わせた回路基板の構造例及びその中の基本セル７０の構造を示す斜視図である。この回路基板のパワーインテグリティを解析する際には、図１３に示すように、回路基板をＭ×Ｎ個のユニット単位セルに分割し、ユニット単位セル毎に等価回路のモデルを求める。このようにモデル化されたＲＬＣ回路網は、ＬＩＭ（潜在性挿入方法：Latency Insertion Method；以下、ＬＩＭという。）に代表されるアルゴリズムを用いることで、効率よく過渡解析できることが報告されている（例えば、非特許文献２〜３参照。）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０６５７６５号公報。
【特許文献２】特開２００８−１７７３８４号公報。
【非特許文献】
【０００５】
【非特許文献１】L. D. Smith et al., “Power Plane SPICE Models and Simulated Performance for Materials and Geometries”, IEEE Transactions on Advanced Packaging, Vol. 24, No. 3, pp.277-287, August 2001.
【非特許文献２】J. E. Schutt-Aine, “Latency Insertion Method (LIM) for the Fast Transient Simulation of Large Networks,” IEEE Trans, on Circuits and Systems", Vol. 48, No. 1, pp. 81-89, Jan. 2001.
【非特許文献３】Z. Deng et al., “Stability analysis of latency insertion method (LIM)”, in Proceedings of IEEE Topical Meeting on Electrical Performance of Electronic Packaging (EPEP) 2004, pp. 167-170, 2004.
【非特許文献４】T. Watanabe et al., “Parallel-Distributed Time-Domain Circuit Simulation of Power Distribution Networks with Frequency-Dependent Parameters”, in Proceedings of Asia and South Pacific Design Automation Conference (ASP-DAC) 2006, January 2006.
【非特許文献５】T. Watanabe et al., “Fast Transient Simulation of Power Distribution Networks Containing Dispersion Based on Parallel-Distributed Leapfrog Algorithm”, IEICE Transactions on Fundamentals of Electronics, Communications, Vol. E90-A, No. 2, pp.388-397, February 2007.
【非特許文献６】E. Engin et al., “Multilayered finite-difference method (MFDM) for modeling of package and printed circuit board planes”, IEEE Transactions on EMC, Vol. 27, No. 2. 2007.
【非特許文献７】K. Bharath et al., “Signal and Power Integrity Co-Simulation for Multi-layered System on Package Modules”, in Proceedings of IEEE International Symposium on Electromagnetic Compatibility 2007, pp. 1-6, July 2007.
【非特許文献８】Synopsys Corporation, “HSPICE Simulation and Analysis User Guide”, pp.312, June 2006.
【非特許文献９】丹治裕一ほか，「線形回路シミュレータＦＡＬＣＯＮのマルチコアＣＰＵ上での実装」，電子情報通信学会研究報告，非線形問題研究会，ＮＬＰ２００９−５８，ｐｐ．７７−８１，２００９年８月。
【非特許文献１０】K. Kundert, “SPARSE 1.4”, Internet URL: http://sparse.sourceforge.net/, as published in January 2010.
【非特許文献１１】E. A. Ege et al., “Multilayered finite difference method (MFDM) for modeling of package and printed circuit board planes”, IEEE Trans. on EMC, Vol.27, No.2, 2007.
【非特許文献１２】渡邉貴之,「３次元構造の等価回路表現とその回路シミュレーションに関する一考察」，電子情報通信学会研究技術報告，非線形問題研究会，ＮＬＰ２００７−１０２，ｐｐ．３９−４４，２００７年１１月。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、現実の実装基板における電源・グラウンド層では、多数の切り欠きやホール、スリットが存在しており、理想的な平行平板として見なすことは困難である。このような複雑な形状を含むＰＤＮのモデル化方法として、多層有限差分法（Multilayered finite-difference method；以下、Ｍ−ＦＤＭという。）が提案されている（例えば、非特許文献１１参照。）。
【０００７】
一方、ＬＩＭが適用できる回路構造には、すべての節点に接地キャパシタを含み、すべての枝にインダクタを含まなければならないという制約があるが、Ｍ−ＦＤＭによってモデル化された等価回路はこの制約に合致していない。
【０００８】
本発明の目的は以上の問題点を解決し、切り欠き等の複雑な形状を含むＰＤＮを、高速に解析することができるパワーインテグリティ解析装置及び方法並びにコンピュータにより実行可能なプログラムを提供することにある。
【課題を解決するための手段】
【０００９】
第１の発明に係るパワーインテグリティ解析装置は、
少なくとも１つの電源層及び少なくとも１つのグラウンド層を含む多層構造の回路基板の上記電源層及び上記グラウンド層の形状とその配置を示す構造情報を入力する構造情報入力部と、
上記電源層及び上記グラウンド層を格子状に分割し、分割された単位面毎に対向する電源層又はグラウンド層の単位面を上記構造情報に基づいて求め、対向する２つの単位面によって挟まれた３次元領域を単位セルとして画定すると共に各単位セルの位置関係を求める単位セル画定部と、
単位セルの電気的特性を表現した単位セル等価回路の基本構成であって、全節点に接地キャパシタが接続され、全節点間にインダクタが接続された単位セル等価回路を記憶する記憶部と、
上記単位セル画定部にて画定された各単位セルに対して、上記記憶部に記憶された単位セル等価回路の基本構成を適用し、かつ、上記各単位セルの単位面の大きさと単位面間の距離とに基づいて、上記各単位セルの等価回路を構成する接地キャパシタ及びインダクタの値を決定して上記各単位セルの等価回路を生成した後、互いに隣接する単位セルの等価回路を連結することにより、上記回路基板全体の等価回路を生成する等価回路生成部と、
上記回路基板の所定の位置に電圧を印加したときに上記回路基板の他の位置に生じる電圧値を計算して出力するパワーインテグリティ計算部とを備えたパワーインテグリティ解析装置において、
上記等価回路生成部は、
上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが変化する位置があるときに、当該厚さが変化する位置である節点が、上記各基本セルを接続する節点に対応するように、上記記憶部に記憶された単位セル等価回路の基本構成を適用して、上記回路基板全体の等価回路を生成し、
上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、当該厚さが変化する位置である節点において、上記等価回路を互いに隣接する複数のサブ等価回路に分割して切り離し、一方のサブ等価回路の基本セルに対して当該基本セルの節点から流れる電流と等価な電流を流す電流制御電流源を付加する一方、他方のサブ等価回路の基本セルに対して当該基本セルの節点に印加される電圧と等価な電圧を印加する電圧制御電圧源を付加することにより、互いに隣接する複数のサブ等価回路どうしを関係付け、上記回路基板の等価回路を生成することを特徴とする。
【００１０】
上記パワーインテグリティ解析装置において、上記等価回路生成部は、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、上記第２の厚さの部分において電源層が存在して上記厚さが変化しないように仮定したときの仮定電流を仮定し、上記第１の厚さの電源層に流れる電流が当該電源層から上記グランド層に流れる電流と上記仮定電流とに分岐して流れるように仮定するという条件のもとで、上記電流制御電流源及び上記電圧制御電圧源を付加することを特徴とする。
【００１１】
また、上記パワーインテグリティ解析装置において、上記等価回路生成部は、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、上記第２の厚さが実質的に上記第１の厚さの２倍の厚さであるとき、上記第２の厚さの部分において電源層が存在して上記厚さが変化せず、上記第１の厚さをそれぞれ有する２つのサブ等価回路に分割するように仮定したとき、各サブ等価回路での回路基板の面に平行な２つの磁界が上記分割しないときの当該磁界に実質的に一致するという条件のもとで、上記電流制御電流源及び上記電圧制御電圧源を付加することを特徴とする。
【００１２】
さらに、上記パワーインテグリティ解析装置において、上記等価回路生成部は、互いに隣接する第１の単位セルと第２の単位セルの単位セル等価回路を関係付ける場合に、上記第１の単位セルの単位セル等価回路に、上記第２の単位セルの単位セル等価回路において上記第１の単位セルとの境界に流れ込む電流と等価の電流を与える電流制御電流源を付加し、
上記第２の単位セルの単位セル等価回路に、上記第１の単位セルの単位セル等価回路において上記第２の単位セルとの境界に印加される電圧と等価の電圧を与える電圧制御電圧源を付加することを特徴とする。
【００１３】
またさらに、上記パワーインテグリティ解析装置において、上記パワーインテグリティ計算部は、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を時間的に交互に計算する潜在性挿入手法（Latency Insertion Method；ＬＩＭ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力することを特徴とする。
【００１４】
またさらに、上記パワーインテグリティ解析装置において、上記パワーインテグリティ計算部は、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を、各電流と各電圧との関係を示す連立方程式を数値積分法を用いて解くことにより計算するシミュレーションプログラム（Simulation Program with Integrated Circuit Emphasis；ＳＰＩＣＥ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力することを特徴とする。
【００１５】
またさらに、上記パワーインテグリティ解析装置において、上記記憶部は、単位セルの電気的特性を表現した単位セル等価回路の基本構成であって、全節点に接地キャパシタ及び接地コンダクタンスが接続され、全節点間にインダクタ及び抵抗が接続された単位セル等価回路を記憶することを特徴とする。
【００１６】
第２の発明に係るパワーインテグリティ解析方法は、
少なくとも１つの電源層及び少なくとも１つのグラウンド層を含む多層構造の回路基板のパワーインテグリティをコンピュータにより解析するパワーインテグリティ解析方法であって、
上記コンピュータは、単位セルの電気的特性を表現した単位セル等価回路の基本構成であって、全節点に接地キャパシタが接続され、全節点間にインダクタが接続された単位セル等価回路を記憶する記憶部を備え、
上記パワーインテグリティ解析方法は、
少なくとも１つの電源層及び少なくとも１つのグラウンド層を含む多層構造の回路基板の上記電源層及び上記グラウンド層の形状とその配置を示す構造情報を入力するステップと、
上記電源層及び上記グラウンド層を格子状に分割し、分割された単位面毎に対向する電源層又はグラウンド層の単位面を上記構造情報に基づいて求め、対向する２つの単位面によって挟まれた３次元領域を単位セルとして画定すると共に各単位セルの位置関係を求めるステップと、
上記単位セル画定部にて画定された各単位セルに対して、上記記憶部に記憶された単位セル等価回路の基本構成を適用し、かつ、上記各単位セルの単位面の大きさと単位面間の距離とに基づいて、上記各単位セルの等価回路を構成する接地キャパシタ及びインダクタの値を決定して上記各単位セルの等価回路を生成した後、互いに隣接する単位セルの等価回路を連結することにより、上記回路基板全体の等価回路を生成するステップと、
上記回路基板の所定の位置に電圧を印加したときに上記回路基板の他の位置に生じる電圧値を計算して出力するステップとを含むパワーインテグリティ解析方法において、
上記等価回路を生成するステップは、
上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが変化する位置があるときに、当該厚さが変化する位置である節点が、上記各基本セルを接続する節点に対応するように、上記記憶部に記憶された単位セル等価回路の基本構成を適用して、上記回路基板全体の等価回路を生成し、
上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、当該厚さが変化する位置である節点において、上記等価回路を互いに隣接する複数のサブ等価回路に分割して切り離し、一方のサブ等価回路の基本セルに対して当該基本セルの節点から流れる電流と等価な電流を流す電流制御電流源を付加する一方、他方のサブ等価回路の基本セルに対して当該基本セルの節点に印加される電圧と等価な電圧を印加する電圧制御電圧源を付加することにより、互いに隣接する複数のサブ等価回路どうしを関係付け、上記回路基板の等価回路を生成することを特徴とする。
【００１７】
上記パワーインテグリティ解析方法において、上記等価回路を生成するステップは、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、上記第２の厚さの部分において電源層が存在して上記厚さが変化しないように仮定したときの仮定電流を仮定し、上記第１の厚さの電源層に流れる電流が当該電源層から上記グランド層に流れる電流と上記仮定電流とに分岐して流れるように仮定するという条件のもとで、上記電流制御電流源及び上記電圧制御電圧源を付加することを特徴とする。
【００１８】
また、上記パワーインテグリティ解析方法において、上記等価回路を生成するステップは、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、上記第２の厚さが実質的に上記第１の厚さの２倍の厚さであるとき、上記第２の厚さの部分において電源層が存在して上記厚さが変化せず、上記第１の厚さをそれぞれ有する２つのサブ等価回路に分割するように仮定したとき、各サブ等価回路での回路基板の面に平行な２つの磁界が上記分割しないときの当該磁界に実質的に一致するという条件のもとで、上記電流制御電流源及び上記電圧制御電圧源を付加することを特徴とする。
【００１９】
さらに、上記パワーインテグリティ解析方法において、
上記等価回路を生成するステップは、
互いに隣接する第１の単位セルと第２の単位セルの単位セル等価回路を関係付ける場合に、上記第１の単位セルの単位セル等価回路に、上記第２の単位セルの単位セル等価回路において上記第１の単位セルとの境界に流れ込む電流と等価の電流を与える電流制御電流源を付加し、
上記第２の単位セルの単位セル等価回路に、上記第１の単位セルの単位セル等価回路において上記第２の単位セルとの境界に印加される電圧と等価の電圧を与える電圧制御電圧源を付加することを特徴とする。
【００２０】
またさらに、上記パワーインテグリティ解析方法において、
上記パワーインテグリティを計算するステップは、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を時間的に交互に計算する潜在性挿入手法（Latency Insertion Method；ＬＩＭ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力することを特徴とする。
【００２１】
またさらに、上記パワーインテグリティ解析方法において、
上記パワーインテグリティを計算するステップは、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を、各電流と各電圧との関係を示す連立方程式を数値積分法を用いて解くことにより計算するシミュレーションプログラム（Simulation Program with Integrated Circuit Emphasis；ＳＰＩＣＥ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力することを特徴とする。
【００２２】
またさらに、上記パワーインテグリティ解析方法において、
上記記憶部は、単位セルの電気的特性を表現した単位セル等価回路の基本構成であって、全節点に接地キャパシタ及び接地コンダクタンスが接続され、全節点間にインダクタ及び抵抗が接続された単位セル等価回路を記憶することを特徴とする。
【００２３】
第３の発明に係るコンピュータにより実行可能なプログラムは、上記パワーインテグリティ解析方法の各ステップを含むことを特徴とする。
【発明の効果】
【００２４】
従って、本発明に係るパワーインテグリティ解析装置及び方法並びにプログラムによれば、全節点に接地キャパシタが接続され、全節点間にインダクタが接続された回路基板全体の等価回路を生成し、当該全体の等価回路を用いてパワーインテグリティの計算を高速に行うことができる。特に、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、当該厚さが変化する位置である節点において、上記等価回路を互いに隣接する複数のサブ等価回路に分割して切り離し、一方のサブ等価回路の基本セルに対して当該基本セルの節点から流れる電流と等価な電流を流す電流制御電流源を付加する一方、他方のサブ等価回路の基本セルに対して当該基本セルの節点に印加される電圧と等価な電圧を印加する電圧制御電圧源を付加することにより、互いに隣接する複数のサブ等価回路どうしを関係付け、上記回路基板の等価回路を生成することができる。これにより、電源層において切り欠け等があっても、従来技術に比較して高精度でしかも高速で当該回路基板のパワーインテグリティを計算することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係るパワーインテグリティ解析装置の構成を示すブロック図である。
【図２】（ａ）は解析対象の回路基板の電源層及びグラウンド層を格子状に分割した例を示す斜視図であり、（ｂ）は（ａ）に示す多層構造の回路基板をＢ−Ｂ方向から見た側面図である。
【図３】（ａ）は図１のパワーインテグリティ解析装置で用いる単位セルの等価回路３０の基本構成を示す回路図であり、（ｂ）は（ａ）の基本構成を２個縦続接続してなる等価回路３０−２の回路図であり、（ｃ）は（ａ）の基本構成を３個縦続接続してなる等価回路３０−３の回路図である。
【図４】図２の回路基板に対して単位セルの等価回路を適用したときの全体の等価回路（３つのサブ回路からなる）を示す図である。
【図５】図４において、互いに隣接する単位セルについて関係付けを行った全体の等価回路を示す図である。
【図６】図１のパワーインテグリティ解析装置のハードウェア構成を示す図である。
【図７】図６のパワーインテグリティ解析装置によって実行されるパワーインテグリティ解析処理を示すフローチャートである。
【図８】図７のパワーインテグリティ処理の計算結果の一例を示す図であって、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔを示す波形図である。
【図９】図７のパワーインテグリティ処理によって得られた回路基板の全体の等価回路を示す回路図である。
【図１０】図８の実施例の計算条件について説明する図であって、回路基板の斜視図である。
【図１１】図７のパワーインテグリティ処理の解析結果の一例を示す図であって、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔを示す波形図である。
【図１２】図７のパワーインテグリティ処理によって得られた、回路基板の別の例の全体の等価回路を示す回路図である。
【図１３】解析対象の回路基板であって、誘電体基板７３の上下に、理想的な平行平板からなる電源層７１及びグラウンド層７２を貼り合わせた回路基板の構造例及びその中の基本セル７０の構造を示す斜視図である。
【図１４】図１３の基本セル７０の３次元の等価回路を示す回路図である。
【図１５】（ａ）は潜在性挿入手法（Latency Insertion Method；ＬＩＭ）を用いて回路解析するときの、２つの節点間の枝の回路を示す回路図であり、（ｂ）は（ａ）の節点からの電流流出及び接地回路を示す回路図である。
【図１６】（ａ）は解析対象の多層回路基板の縦断面図であり、（ｂ）は（ａ）の多層回路基板の等価回路を示す回路図である。
【図１７】（ａ）は３つのプレーン８１（Ｐ１）〜８３（Ｐ３）を含む基本セルの構造を示す斜視図であり、（ｂ）は従来技術に係る多層有限差分法（Multilayered finite-difference method；以下、Ｍ−ＦＤＭという。）による基本セルの等価回路を示す回路図である。
【図１８】中間の電源層も右半分において切り欠けがあるときの回路基板の一例を示す縦断面図である。
【図１９】従来技術に係るＭ−ＦＤＭを用いて作成された図１８の等価回路を示す回路図である。
【図２０】（ａ）は従来技術に係るＭ−ＦＤＭを用いて作成された等価回路の一例を示す回路図であり、（ｂ）は本実施形態に係る基本セルモデルを用いて作成された等価回路の一例を示す回路図である。
【図２１】変形されたＭ−ＦＤＭを用いて作成された等価回路の一例を示す回路図である。
【図２２】本実施形態に係る基本セルモデルを用いて作成された図１８の等価回路を示す回路図である。
【図２３Ａ】図２２の３つのサブ回路を接続するための変数を定義するための回路基板の構造を示す斜視図である。
【図２３Ｂ】本実施形態に係る等価回路を作成するときに用いる仮定条件を説明するための図２３Ａの斜視図である。
【図２４】本実施形態に係る基本セルを用いた等価回路作成方法によって作成された全体の等価回路の第１の例の回路図である。
【図２５】本実施形態に係る基本セルを用いた等価回路作成方法によって作成された全体の等価回路の第２の例の回路図である。
【図２６】本実施形態による解析対象のＰＤＮ回路基板の一例を示す斜視図である。
【図２７】図２６のＰＤＮ回路基板に印加する入力電圧Ｖｉｎを示す波形図である。
【図２８】図２６のＰＤＮ回路基板に入力電圧Ｖｉｎを印加したときに各解析方法によって得られた出力電圧Ｖｏｕｔを示す波形図である。
【図２９】図２６のＰＤＮ回路基板に入力電圧Ｖｉｎを印加したときに、図２８の場合に比較して１０倍の損失抵抗を設定したときの各解析方法によって得られた出力電圧Ｖｏｕｔを示す波形図である。
【図３０】図２９の場合において各解析方法によって得られた出力電圧Ｖｏｕｔを示す波形図である。
【図３１】図２９の場合において各解析方法によって得られた出力電圧Ｖｏｕｔを示す波形図である。
【図３２】本実施例に係る等価回路に対してＨＳＰＩＣＥシミュレーションを行ったときのＣＰＵ時間を示す表である。
【図３３】本実施例に係る等価回路に対してＨＳＰＩＣＥシミュレータ及びリープフロッグシミュレータを用いてシミュレーションを行ったときのＣＰＵ時間を示す表である。
【図３４】本発明の第３の実施形態に係る等価回路において電流制御電流源及び電圧制御電圧源を付加する方法を示す回路図である。
【図３５】（ａ）は第３の実施形態の実施例１に係る回路基板の縦断面図であり、（ｂ）は実施形態に係る基本セルで分割画成したときの回路基板の縦断面図であり、（ｃ）は（ｂ）の回路基板に対して本実施形態に係る基本セルの等価回路、並びに、電流源及び電圧源の付加方法を用いたときの全体の等価回路の回路図である。
【図３６】（ａ）は第３の実施形態の実施例２に係る回路基板の縦断面図であり、（ｂ）は実施形態に係る基本セルで分割画成したときの回路基板の縦断面図であり、（ｃ）は（ｂ）の回路基板に対して本実施形態に係る基本セルの等価回路、並びに、電流源及び電圧源の付加方法を用いたときの全体の等価回路の回路図である。
【図３７】（ａ）は第３の実施形態の実施例３に係る回路基板の縦断面図であり、（ｂ）は実施形態に係る基本セルで分割画成したときの回路基板の縦断面図であり、（ｃ）は（ｂ）の回路基板に対して本実施形態に係る基本セルの等価回路、並びに、電流源及び電圧源の付加方法を用いたときの全体の等価回路の回路図である。
【図３８】図３６の実施例２に係る等価回路に対してＳＰＩＣＥを用いて解析したときの等価回路を示す回路図である。
【図３９】図３８の解析結果を示す図であって、入力電圧Ｖ１並びに出力電圧Ｖ１１，Ｖ１２を示す波形図である。
【図４０】図３７の実施例３に係る等価回路に対してＳＰＩＣＥを用いて解析したときの等価回路を示す回路図である。
【図４１】図４０の解析結果を示す図であって、入力電圧Ｖ１並びに出力電圧Ｖ１１，Ｖ１２を示す波形図である。
【発明を実施するための形態】
【００２６】
以下、本発明の実施形態のパワーインテグリティ解析装置及びパワーインテグリティ解析方法について説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００２７】
第１の実施形態．
図１は本発明の第１の実施形態に係るパワーインテグリティ解析装置１の構成を示すブロック図である。本実施形態に係るパワーインテグリティ解析装置１は、解析の対象となる回路基板の構造情報を入力する構造情報入力部１０を有している。また、パワーインテグリティ解析装置１は、入力された構造情報に基づいて回路基板全体の等価回路（以下、全体の等価回路という。）を生成するための構成として、単位セル画定部１１と、等価回路生成部１３とを有している。さらに、パワーインテグリティ解析装置１は、全体の等価回路に基づいて回路基板のパワーインテグリティを計算するパワーインテグリティ計算部１４と、計算結果を出力する結果出力部１５とを有している。以下、パワーインテグリティ解析装置１の各構成について説明する。
【００２８】
構造情報入力部１０は、回路基板に含まれる電源層とグラウンド層の形状と配置の情報を構造情報として入力する。回路基板には少なくとも１つの電源層と少なくとも１つのグラウンド層が含まれている。電源層とグラウンド層の形状の情報とは、電源層とグラウンド層に存在する切り欠きやホールの座標情報である。また、電源層とグラウンド層の配置の情報とは、電源層とグラウンド層の各層間の距離を示す情報である。多層構造を有する回路基板の各層の厚さが決まっている場合には、電源層やグラウンド層が何層目にあるかを示す情報であってもよい。例えば、一層の厚みがｄ［ｍｍ］である場合に、第１層、第７層がグラウンド層、第５層が電源層であるとの情報を入力すると、グラウンド層（第１層）と電源層（第５層）との間には３層の配線層が介在することが分かり、その距離を３×ｄ［ｍｍ］と求めることができ、電源層（第５層）とグラウンド層（第７層）との距離をｄ［ｍｍ］であると求めることができる。
【００２９】
単位セル画定部１１は、電源層Ｐ及びグラウンド層Ｇ１，Ｇ２を格子状に分割する。図２（ａ）は解析対象の回路基板の電源層Ｐ及びグラウンド層Ｇ１，Ｇ２を格子状に分割した例を示す斜視図である。図２（ａ）に示す例では、グラウンド層Ｇ１、電源層Ｐ、グラウンド層Ｇ２の３層構造を持つ回路基板を示している。電源層Ｐは、半分が切り欠かれた形状を有している。単位セル画定部１１は、グラウンド層Ｇ１、電源層Ｐ、グラウンド層Ｇ２を格子状に分割して、単位面を形成する。次に、単位セル画定部１１は、分割により得られた単位面のそれぞれについて、対向する電源層Ｐ又はグラウンド層Ｇ１，Ｇ２の単位面を構造情報に基づいて求める。そして、単位セル画定部１１は、対向する２つの単位面によって挟まれた３次元領域を単位セル３０〜３５として画定し、各単位セル３０〜３５の位置関係を求める。
【００３０】
図２（ｂ）は、図２（ａ）に示す多層構造の回路基板をＢ−Ｂ方向から見た側面図である。図２（ｂ）に示す構造情報に基づいて、各単位面に対向する単位面を求める。図２（ｂ）では、例えば、以下のように単位セル３０〜３６を画成する。
（１）単位面２１と単位面２５が対向しており、単位面２１と単位面２５で挟まれる３次元領域を単位セル３０として画定する。
（２）単位面２２と単位面２８が対向しており、単位面２２と単位面２８で挟まれる３次元領域を単位セル３１として画定する。
（３）単位面２５と単位面２７が対向しており、単位面２５と単位面２７で挟まれる３次元領域を単位セル３２として画定する。
（４）単位面２３と単位面２９が対向しており、単位面２３と単位面２９で挟まれる３次元領域を単位セル３３として画定する。
（５）単位面２０と単位面２４が対向しており、単位面２０と単位面２４で挟まれる３次元領域を単位セル３４として画定する。
（６）単位面２４と単位面２６が対向しており、単位面２４と単位面２６で挟まれる３次元領域を単位セル３５として画定する。
【００３１】
ここで、例えば単位面２５は、単位面２１の他に単位面２７とも対向している。高周波数で動作する回路基板においては、電流は、電源層Ｐ又はグラウンド層Ｇ１，Ｇ２の表面を流れる表皮効果が生じる。従って、単位面２５の上面に流れる電流と下面に流れる電流は互いに影響せず、単位面２５の上下の単位セル３０，３２を電気的に独立した単位セルとして扱うことができる。このように、単位セル画定部１１は、電源層Ｐ及びグラウンド層Ｇ１，Ｇ２の構造情報に基づいて単位セル３０〜３５を画定し、各単位セル３０〜３５の大きさ（単位面の大きさ、対向面の距離など）の情報と共に、各単位セルの位置関係を求めて記憶部１６に記憶する。
【００３２】
等価回路生成部１２は、単位セル画定部１１にて画定した単位セルの電気的特性を表す単位セルの等価回路を用いて、全体の等価回路を生成する。記憶部１６には、単位セル等価回路の基本構成が記憶されている。
【００３３】
図３（ａ）は図１のパワーインテグリティ解析装置で用いる単位セルの等価回路３０の基本構成を示す回路図である。図３（ａ）に示すように、単位セルの等価回路の基本構成は、全節点に接地キャパシタ（Ｃ／２）及び接地コンダクタンス（Ｇ／２）が接続され、全節点間にインダクタＬ及び抵抗Ｒが接続されている。実質的に無損失のとき、もしくは損失を考慮しないときは、Ｇ＝Ｒ＝０としてもよい。なお、単位セルの等価回路を求める計算方法は、例えば、非特許文献１２に詳しく記載されている。図３（ａ）に示す単位セル等価回路の基本構成は、当該非特許文献１２に記載された方法に従って求めたものである。
【００３４】
図３（ｂ）は図３（ａ）の基本構成を２個縦続接続してなる等価回路３０−２の回路図であり、図３（ｃ）は図３（ａ）の基本構成を３個縦続接続してなる等価回路３０−３の回路図である。図３（ｂ）及び図３（ｃ）に示すように、互いに隣接する各２つの接地キャパシタ（Ｃ／２）及び各２つの接地コンダクタンス（Ｇ／２）を並列接続することにより１つの接地キャパシタＣ及び１つの接地コンダクタンスＧにまとめている。
【００３５】
等価回路生成部１３は、単位セル画定部１１にて画定された各単位セルに対して、記憶部１６に記憶された単位セル等価回路の基本構成を適用し、かつ、各単位セルの単位面の大きさと単位面間の距離とに基づいて、各単位セルの等価回路を構成する接地キャパシタ及びインダクタの値を決定して各単位セルの等価回路を生成した後、互いに隣接する単位セルの等価回路を連結することにより、回路基板全体の等価回路を生成する。ここで、等価回路生成部１３は、回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが変化する位置があるときに、当該厚さが変化する位置である節点が、各基本セルを接続する節点に対応するように、記憶部に記憶された単位セル等価回路の基本構成を適用して、回路基板全体の等価回路を生成する（図４）。図４は図２の回路基板に対して単位セルの等価回路を適用したときの全体の等価回路（３つのサブ回路からなる）の回路図であって、図２（ｂ）に示す単位セル３０〜３５の単位セル等価回路をその位置関係と共に示す回路図である。
【００３６】
次いで、等価回路生成部１３は、例えば、図２（ｂ）に示すように、電源層Ｐに切り欠けがあるときなど、回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さｄから、第１の厚さｄよりも大きな第２の厚さｄ１に変化する位置があるときに、当該厚さが変化する位置である節点において、等価回路を互いに隣接する複数のサブ等価回路に分割して切り離し、一方のサブ等価回路の基本セルに対して当該基本セルの節点から流れる電流と等価な電流を流す電流制御電流源を付加する一方、他方のサブ等価回路の基本セルに対して当該基本セルの節点に印加される電圧と等価な電圧を印加する電圧制御電圧源を付加することにより、互いに隣接する複数のサブ等価回路どうしを関係付け、回路基板の等価回路を生成する（図５）。ここで、等価回路生成部１３は、回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さｄから、第１の厚さｄよりも大きな第２の厚さｄ１に変化する位置があるときに、図２３Ａ及び図２３Ｂを参照して説明するように、第２の厚さｄ２の部分において電源層が存在して厚さが変化しないように仮定したときの仮定電流を仮定し、第１の厚さｄの電源層に流れる電流が当該電源層からグランド層に流れる電流と仮定電流とに分岐して流れるように仮定するという条件（後述の式（２２）参照）のもとで、電流制御電流源及び電圧制御電圧源を付加する。なお、当該条件は、詳細後述するように、第１の厚さｄから、第１の厚さｄよりも大きな第２の厚さｄ１に変化する位置があるときに、第２の厚さｄ１が実質的に第１の厚さｄの２倍の厚さであるとき、第２の厚さｄ１の部分において電源層が存在して厚さが変化せず、第１の厚さｄをそれぞれ有する２つのサブ等価回路に分割するように仮定したとき、各サブ等価回路での回路基板の面に平行な２つの磁界が分割しないときの当該磁界に実質的に一致する（後述の式（２３）参照）という条件である。
【００３７】
また、等価回路生成部１３は、互いに隣接する第１の単位セルと第２の単位セルの単位セル等価回路を関係付ける場合に、第１の単位セルの単位セル等価回路に、第２の単位セルの単位セル等価回路において第１の単位セルとの境界に流れ込む電流と等価の電流を与える電流制御電流源を付加し、第２の単位セルの単位セル等価回路に、第１の単位セルの単位セル等価回路において第２の単位セルとの境界に印加される電圧と等価の電圧を与える電圧制御電圧源を付加する（図５）。
【００３８】
図５は図４において、互いに隣接する単位セルについて関係付けを行った全体の等価回路を示す図である。図５に示すように、単位セル３１の単位セル等価回路に対して、互いに隣接する単位セル３０の単位セル等価回路に印加される電圧Ｖ１と等価な電圧を与える電圧制御電圧源４０と、互いに隣接する単位セル３２の単位セル等価回路に印加される電圧Ｖ２と等価な電圧を与える電圧制御電圧源４１を付加している。なお、電圧制御電圧源４０，４１を元にあったＲＣ回路と入れ替えているが、これは電圧制御電圧源４０，４１が電圧Ｖ１，Ｖ２と等価な電圧を強制的に印加する機能を有するためである。また、単位セル３０の単位セル等価回路に対して、互いに隣接する単位セル３１の単位セル等価回路を流れる電流Ｉａと等価な電流を与える電流制御電流源４２を付加している。同様に、単位セル３２の単位セル等価回路に対して、互いに隣接する単位セル３１の単位セル等価回路を流れる電流Ｉａと等価な電流を与える電流制御電流源４３を付加している。
【００３９】
パワーインテグリティ計算部１４は、全体の等価回路の所定の節点（以下、入力節点という。）に所定の入力電圧（例えば、パルス電圧）を印加したときに、入力接点とは異なる節点（以下、出力節点という）に生じる電圧値の変化を求める。パワーインテグリティ計算部１４は、例えば、上記回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を時間的に交互に計算するＬＩＭ（潜在性挿入方法：Latency Insertion Method）を用いて、入力節点から出力節点に至る経路上にある節点に生じる電圧及び節点間に流れる電流を時間的に交互に計算する。結果出力部１５は、パワーインテグリティ計算部１４にて計算された出力節点の電圧の時間変化の結果を例えばディスプレイに出力して表示し、もしくはプリンタに出力して印字する。なお、パワーインテグリティ計算部１４は、回路基板の所定の位置に電圧を印加したときに、上記回路基板全体の等価回路の各節点に印加される電流及び各節点間に流れる電流の値を、各電流と各電圧との関係を示す連立方程式を数値積分法を用いて解くことにより計算するシミュレーションプログラム（Simulation Program with Integrated Circuit Emphasis；ＳＰＩＣＥ）を用いて上記回路基板の他の位置に生じる電圧値を計算して出力してもよい。
【００４０】
図６は図１のパワーインテグリティ解析装置１のハードウェア構成を示す図である。パワーインテグリティ解析装置１は、ＣＰＵ５０、ＲＡＭ５１、ＲＯＭ５２、通信インターフェース５４、ハードディスクメモリ５５、操作部５６、ディスプレイ５７がデータバス５８によって接続された、例えばデジタル計算機などのコンピュータによって構成される。ＣＰＵ５０が、ＲＯＭ５２に書き込まれたプログラム５３に従って演算処理を実行することにより、上記したパワーインテグリティ解析装置１の機能が実現される。このようなプログラム５３は、本発明の範囲に含まれる。当該プログラムは、コンピュータによって実行可能であって、例えばＣＤ−ＲＯＭなどの記録媒体に記録して提供してもよい。
【００４１】
図７は図６のパワーインテグリティ解析装置によって実行されるパワーインテグリティ解析処理を示すフローチャートである。パワーインテグリティ解析装置１は、まず、解析対象の回路基板の構造情報の入力を受け付ける（Ｓ１０）。構造情報は、回路基板に含まれる電源層及びグラウンド層の形状及び配置を示す情報である。パワーインテグリティ解析装置１は、回路基板の設計図の情報から電源層及びグラウンド層の情報を読み込むこととしてもよい。
【００４２】
パワーインテグリティ解析装置１は、入力された構造情報に基づいて単位セルを画定する（Ｓ１２）。具体的には、上述したとおり、電源層及びグラウンド層を格子状に分割し、分割によって形成された単位面が対向する３次元領域を単位セルとして画定する。パワーインテグリティ解析装置１は、画定した単位セルの情報及び単位セルの位置関係のデータを記憶部１６に記憶する。パワーインテグリティ解析装置１は、画定された各単位セルに対して、記憶部１６に記憶された単位セル等価回路の基本構成を適用し、かつ、上記各単位セルの単位面の大きさと単位面間の距離とに基づいて、上記各単位セルの等価回路を構成する接地キャパシタ及びインダクタの値を決定して上記各単位セルの等価回路を生成した後、互いに隣接する単位セルの等価回路を連結することにより、上記回路基板全体の等価回路を生成する（Ｓ１６）。ここで、記憶部１６に記憶された単位セル等価回路の基本構成を読み出し、読み出した基本構成に含まれる接地キャパシタ、インダクタの値を単位セルの大きさや回路基板の材質等に基づいて決定する。パワーインテグリティ解析装置１は、各単位セルの単位セル等価回路を関係付けて、回路基板の全体の等価回路を生成する（Ｓ１６）。
【００４３】
また、等価回路生成部１３は、互いに隣接する第１の単位セルと第２の単位セルの単位セル等価回路を以下のようにして関係付ける。すなわち、第１の単位セルの単位セル等価回路に印加される電圧と等価の電圧を印加する電圧制御電圧源を第２の単位セルの単位セル等価回路に付加する。これとは逆に、第１の単位セルの単位セル等価回路に対しては、第２の単位セルの単位セル等価回路に流れる電流と等価の電流を流す電流制御電流源を付加する。等価回路生成部１３は、互いに隣接するすべての単位セルについて上記の処理を行うことにより、すべての単位セルの単位セル等価回路を関係付けて全体の等価回路を生成する。
【００４４】
パワーインテグリティ解析装置１は、全体の等価回路を用いて、回路基板のパワーインテグリティを計算する（Ｓ１８）。全体の等価回路の所定の入力節点に所定の入力電圧（例えば、パルス電圧）を印加したときに、全体の等価回路の出力節点に生じる電圧の時間変位を求める。具体的には、パワーインテグリティ計算部１４は、入力節点から出力節点に至る経路上にある節点に生じる電圧及び節点間に流れる電流を例えばＬＩＭを用いて時間的に交互に計算し、出力節点における電圧を求める。パワーインテグリティ解析装置１は、パワーインテグリティの計算結果をディスプレイに表示することによって出力する（Ｓ２０）。
【００４５】
図８は図７のパワーインテグリティ処理の計算結果の一例を示す図であって、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔを示す波形図である。また、図９は図７のパワーインテグリティ処理によって得られた回路基板の全体の等価回路を示す回路図である。すなわち、図８は、図９に示す全体の等価回路において、入力節点にパルス電圧Ｖｉｎをかけたときに出力節点に生じる電圧Ｖｏｕｔの時間変化を示す。図８に示すように、入力節点にパルス電圧をかけると、出力節点の電圧値が変動することが分かる。以上、本実施形態のパワーインテグリティ解析装置１の構成及び動作について説明した。
【００４６】
本実施形態のパワーインテグリティ解析装置１は、対向する単位面によって挟まれた３次元領域を単位セルとし、単位セルの電気的特性を表現した単位セル等価回路を生成する。そして、互いに隣接する単位セル等価回路どうしを関係付けて全体の等価回路を生成する。この全体の等価回路は、全節点に接地キャパシタが接続され、全節点間にインダクタが接続されているので、節点に印加される電流及び節点間に流れる電流の値を時間的に交互に計算することができ、パワーインテグリティの計算を高速に行うことができる。
【実施例】
【００４７】
図１０は図８の実施例の計算条件について説明する図であって、回路基板の斜視図である。本実施例では、グラウンド層Ｇ１、電源層Ｐ、グラウンド層Ｇ２の３層を含む回路基板のパワーインテグリティを解析した。なお、電源層Ｐは切り欠かれており、グラウンド層Ｇ１，Ｇ２の半分の大きさである。図１０では、各層を格子状に分割したときの単位面の数によって各層の大きさを示している。回路基板の比誘電率は３．０、導体損失は０．０００１［Ω］、各層間の距離は１［ｍｍ］として計算した。また、単位面のサイズが２０［ｍｍ］×２０［ｍｍ］となるように、電源層Ｐ、グラウンド層Ｇ１，Ｇ２を分割した。
【００４８】
このような回路基板において、グラウンド層Ｇ１と電源層Ｐとの間に入力電圧Ｖｉｎを印加したときに、対角線上にある頂点において、グラウンド層Ｇ２に現れる出力電圧Ｖｏｕｔの時間的変化を本発明のパワーインテグリティ解析装置１によって求めた。また、比較例１として、従来技術に係るＭ−ＦＤＭを用いて回路基板の等価回路を生成し、公知のＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis；以下、ＳＰＩＣＥという。）を用いてパワーインテグリティの解析を行い、比較例２として本実施形態と同様に生成した回路基板の等価回路に基づいてＳＰＩＣＥを用いてパワーインテグリティの解析を行った。
【００４９】
図１１は図７のパワーインテグリティ処理の解析結果の一例を示す図であって、入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔを示す波形図である。図１１に示すように、本発明の実施例、比較例１及び比較例２は、ほぼ同じ精度で解析を行うことができた。下記表１は、解析に要した時間を示す表である。
【００５０】
【表１】
2011076583.tif 000003
【００５１】
表１に示すように実施例では、比較例１に示すように、従来技術に係るＭ−ＦＤＭでは、４０１７．６８１（秒）もの時間を要したのに対し、本実施例では、わずか０．０５４（秒）で解析を行うことができた。このように、実施例では、従来技術に係るＭ−ＦＤＭを用いたパワーインテグリティの解析方法と比較して、劇的に処理速度が向上した。また、本実施例と同様の単位セル等価回路を用いた場合であっても、パワーインテグリティの計算にＳＰＩＣＥを用いた場合には、比較例２に示すように４１．０７４（秒）の時間を要し、本実施例より１００倍程度の時間がかかった。
【００５２】
比較例１、比較例２で用いたＳＰＩＣＥによる解析は、解析時に、時間ステップ毎に
、Ａｘ＝ｂ（Ａ：回路行列、ｘ：未知数ベクトル、Ｂ：入力ベクトル）の連立方程式を解く方法である。本実施例では、ＬＩＭを用いたことにより、このような連立方程式を解かなくてもよいので、高速に計算を行えたと考えられる。
【００５３】
なお、比較例２が比較例１よりも高速で計算を行えた理由としては、回路基板の等価回路の含まれる節点数が少ないこと、モデル化した回路行列に非ゼロ要素（フィル・イン）が少ないことが挙げられる。
【００５４】
以上説明したように、本実施形態によれば、対向する単位面によって挟まれた３次元領域を単位セルとし、単位セルの電気的特性を表現した単位セル等価回路を生成する。単位セルの電気的特性は、全節点に接地キャパシタが接続され、全節点間にインダクタが接続された単位セル等価回路によって表現する。これにより、複数の単位セル等価回路を関係付けて生成した全体の等価回路では、節点に印加される電圧値と節点間に流れる電流値を例えば時間的に交互に計算することができ、パワーインテグリティの計算を高速に行うことができる。
【００５５】
本実施形態のパワーインテグリティ解析装置１は、上記単位セル等価回路の基本構成を記憶した記憶部１６を備え、上記等価回路生成部１３は、記憶部１６から上記単位セル等価回路の基本構成を読み出し、上記単位セルの単位面の大きさと単位面間の距離とに基づいて、上記単位セル等価回路を構成する接地キャパシタ及びインダクタの値を決定し、上記単位セル等価回路を生成してもよい。
【００５６】
単位セル画定部１１にて生成される単位セルはいずれも２つの単位面で挟まれた同一の構成を有しているので、その電気的特性を表す単位セル等価回路の基本構成は同じである。単位セル等価回路の基本構成をあらかじめ記憶部１６に記憶しておくことにより、単位セル等価回路を高速に生成することができる。
【００５７】
本実施形態のパワーインテグリティ解析装置において、等価回路生成部１３は、互いに隣接する第１の単位セルと第２の単位セルの単位セル等価回路を関係付ける場合に、上記第１の単位セルの単位セル等価回路に、上記第２の単位セルの単位セル等価回路において上記第１の単位セルとの境界に流れ込む電流と等価の電流を与える電流制御電流源を付加し、上記第２の単位セルの単位セル等価回路に、上記第１の単位セルの単位セル等価回路において上記第２の単位セルとの境界に印加される電圧と等価の電圧を与える電圧制御電圧源を付加してもよい。この構成により、複数の単位セル等価回路を好適に関係付けることができる。
【００５８】
第２の実施形態．
まず、第２の実施形態の背景技術について以下に説明する。
【００５９】
近年、パワーインテグリティは、高速アナログ／デジタル混合回路の設計において最も重要な問題の１つとなっている。パワーインテグリティを検証するためには、電源分配回路網（ＰＤＮ）を解析して、グランドバウンス、デルタ電流（ΔＩ)雑音及び同時スイッチング雑音（ＳＳＮ）等の望ましくないノイズを推定しなければならない。
【００６０】
通常、プリント配線基板（以下、ＰＣＢという。）又はプリント配線パッケージのＰＤＮは、多層の電源／グランド（Ｐ／Ｇ）プレーンペア（以下、電源プレーンとグランドプレーンとのペアを、Ｐ／Ｇプレーンペアという。なお、プレーンは導体板を意味する。）を用いて設計される。全波電磁シミュレータを用いるＰＤＮの詳細な解析は、正確な結果をもたらす。しかしながら、これは、膨大なＣＰＵ時間及び大量のメモリ容量を要する。ＰＣＢ又はパッケージの場合、ＰＤＮは、多くの事例で二次元Ｐ／Ｇプレーンとしてモデル化することができる。
【００６１】
図１３は解析対象の回路基板であって、誘電体基板７３の上下に、理想的な平行平板からなる電源層７１及びグラウンド層７２を貼り合わせた回路基板の構造例及びその中の基本セル７０の構造を示す斜視図である。また、図１４は図１３の基本セル７０の３次元の等価回路を示す回路図である。周知のように、１つのＰ／Ｇプレーンペアは、図１３及び図１４に示すような単位セルモデルへ空間的に離散化されることが可能である。単位セルの等価回路の各ＲＬＧＣパラメータは、サイズ及び媒体係数によって導出される（例えば、非特許文献１参照。）。従って、全波シミュレータの代わりに、Ｐ／Ｇプレーンペアが多数の集中ＲＬＣ素子としてモデル化されれば、ＳＰＩＣＥ等の従来型のシミュレータを利用可能である。しかしながら、ＳＰＩＣＥを用いてこれらを解析することは、ＰＤＮ回路が大規模であることに起因してやはり困難である。
【００６２】
一方で、潜在性挿入方法（ＬＩＭ）は、リープフロッグ（leapflog）アルゴリズムを基礎とする高速過渡シミュレーション方法の１つである（例えば、非特許文献２及び３参照、）。ＬＩＭシミュレーションでは、節点電圧ベクトル及び枝電流ベクトルが交互に計算される。これは、ＳＰＩＣＥのようなシミュレータに使用される黙示的な数値積分とは対照的に、大規模ＲＬＣ回路を極めて効率的に解析することができ、連立方程式を解く計算コストは遙かに少ない。例えば非特許文献４及び５において、発明者らは、リープフロッグアルゴリズムが、表皮効果及び誘電損失等の何らかの周波数依存分散を有する単位セルモデルよりなるＰＤＮ等価回路のシミュレーションに適することを示した。
【００６３】
上述したように、１つのＰ／Ｇプレーンペアは、この単位セルモデルでモデル化することができる。しかしながら、実際のＰＤＮは、通常は多くの正孔及びホールを有する多層Ｐ／Ｇプレーンペアよりなる。２つのプレーンペア間には、正孔を通じて垂直方向に電磁結合が存在することから、単位セルモデルを単純に適用して実際のＰＤＮをモデル化することはできない。この問題を克服するために、例えば非特許文献６及び７において多層有限差分法（Ｍ−ＦＤＭ）が提案されている。Ｍ−ＦＤＭは、正孔及びホールを有する複雑なプレーンペアを大規模ＲＬＣ回路としてモデル化することができる。これらの回路は、ＳＰＩＣＥにより時間領域で解くことができるが、演算速度は遅い。さらに、リープフロッグアルゴリズムは解析される回路構成に限界を有することから、リープフロッグアルゴリズムがＭ−ＦＤＭにより生成される等価回路を解くことは困難である。換言すれば、すべての枝はインダクタを有していなければならず、すべての節点は悉く接地されたキャパシタと接続されなければならない。Ｍ−ＦＤＭにより生成される等価回路は、ＬＩＭの条件を満たさない。
【００６４】
本実施形態では、正孔及びホールを有する多層Ｐ／Ｇプレーンペアよりなる電源分配回路網（ＰＤＮ）の効果的なモデル化方法を提案する。発明者らの方法では、垂直方向に結合される独立したプレーンペアをそれぞれ、単位セルモデルよりなる集中ＲＬＣ等価回路としてモデル化する。正孔又はホール同士の境界では、別々にモデル化した回路を、電界と磁界との関係に従って電圧制御電圧源（ＶＣＶＳ）及び電流制御電流源（ＣＣＣＳ）によって接続する。その結果、発明者らの方法により生成される等価回路全体は、リープフロッグアルゴリズムにより難なく解くことができる。さらに、発明者らの方法により生成される等価回路は、ＳＰＩＣＥを用いても、Ｍ−ＦＤＭにより生成されるものよりはるかに高速で解くことができる。
【００６５】
次いで、以下では、リープフロッグアルゴリズムを基礎とする高速過渡回路シミュレーション方法の１つであるＬＩＭを簡単に説明する（例えば、非特許文献２及び３参照。）。例えば非特許文献４及び５において、発明者らは既に、ＬＩＭが単位セルモデルよりなるＰＤＮ等価回路のシミュレーションに適することを示している。ＬＩＭにより解析されるべき回路は、各枝がインダクタを有しかつ各節点が接地されたキャパシタを有することを要する。
【００６６】
図１５（ａ）は潜在性挿入手法（Latency Insertion Method；ＬＩＭ）を用いて回路解析するときの、２つの節点間の枝の回路を示す回路図であり、図１５（ｂ）は図１５（ａ）の節点からの電流流出及び接地回路を示す回路図である。図１５（ａ）に示すように、直列のインダクタ、抵抗及び電圧源よりなる枝の場合、キルヒホッフの電圧則方程式（以下、ＫＶＬ方程式という。）は次式で表される。なお、当該明細書において、数式がイメージ入力された墨付き括弧の数番号と、数式が文字入力された大括弧の数式番号とを混在して用いており、また、当該明細書での一連の数式番号として「式（１）」の形式を用いて数式番号を式の最後部に付与して（付与していない数式も存在する）用いることとする。
【００６７】
【数１】
2011076583.tif 000004
【００６８】
ここで、上付き文字ｎは時間指数を示す。次に、枝電流は次式のように更新される。
【００６９】
【数２】
2011076583.tif 000005
【００７０】
各節点は、図１５（ｂ）に示すように、キャパシタ、コンダクタンス及び電流源のグランド（接地）への並列接続回路を有する。よって、キルヒホッフの電流則方程式（以下、ＫＣＬ方程式という。）は次式で表される。
【００７１】
【数３】
2011076583.tif 000006
【００７２】
ここで、Ｍａは節点ａへ接続される枝の数である。次に、節点電圧は次式のように更新される。
【００７３】
【数４】
2011076583.tif 000007
【００７４】
最後に、式（２）及び（４）に従った、かつ交互的な半分の時間ステップにおける枝電流及び節点電圧の交互「リープフロッグ」更新によって過渡シミュレーションが行われる。安定的なシミュレーションを行うために、時間ステップΔｔのサイズは、回路内のインダクタンス及びキャパシタンスの最小値を基礎として、次式のように決定される。
【００７５】
【数５】
2011076583.tif 000008
【００７６】
次いで、多層有限差分法について以下に説明する。
【００７７】
図１６（ａ）は解析対象の多層回路基板の縦断面図であり、図１６（ｂ）は図１６（ａ）の多層回路基板の等価回路を示す回路図である。複数のＰ／Ｇプレーンペアが積層されるものとすると、図１６に示すように、プレーンペア間に正孔及びホールが存在しなければ、各Ｐ／Ｇプレーンペアは、単位セルモデルよりなる等価回路として別々にモデル化することができる。これは、周波数が高い電流は、表皮効果によって導体の表面のみを流れることに起因する。一方で、実際の多層のＰ／Ｇプレーンペアは通常、多くの正孔及びホールを有する。２つのプレーンペア間には正孔を通じて垂直方向に電磁結合が存在することから、単位セルモデルを単純に適用して実際のＰＤＮをモデル化することはできない。この問題を克服するために、例えば非特許文献６及び７において多層有限差分法（Ｍ−ＦＤＭ）が提案されている。以下は、最初にこのＭ−ＦＤＭを簡単に説明し、次に、Ｍ−ＦＤＭに導体損失のモデル化を改良する余地のあることを指摘する。
【００７８】
ここで、まず、Ｍ−ＦＤＭを基礎とする多層プレーンペアのモデル化について以下に説明する。
【００７９】
図１７（ａ）は３つのプレーン８１（Ｐ１）〜８３（Ｐ３）を含む基本セルの構造を示す斜視図であり、図１７（ｂ）は従来技術に係る多層有限差分法（Multilayered finite-difference method；以下、Ｍ−ＦＤＭという。）による基本セルの等価回路を示す回路図である。Ｍ−ＦＤＭは、図１７のような多層プレーンをモデル化する。この事例では、プレーン８３（Ｐ３）が共通基準端子として選択されている。プレーン８１（Ｐ１）及びプレーン８２（Ｐ２）の部分自己インダクタンスがそれぞれＬ１及びＬ２であれば、プレーン８１（Ｐ１）とプレーン８２（Ｐ２）との間に部分相互インダクタンスＬ２が導入される。
【００８０】
図１８は中間の電源層も右半分において切り欠けがあるときの回路基板の一例を示す縦断面図である。図１８において、切り欠けにより誘電体層９０が厚さｄ及びｄから厚さｄ１（≒２ｄ）に変化している（図２３Ａ及び図２６も同様に示す。）。図１８に示す例は、中間プレーンの右半分がないことから、単位セルモデルによって単純にモデル化することはできない。これに対して、Ｍ−ＦＤＭはこれを図１９のようにモデル化することができる。
【００８１】
図１９は従来技術に係るＭ−ＦＤＭを用いて作成された図１８の等価回路を示す回路図である。図１９の等価回路はＳＰＩＣＥによって解くことができるが、リープフロッグアルゴリズムは解析されるべき回路構成に限界を有することから、リープフロッグアルゴリズムがこれを解くことは困難である。
【００８２】
次いで、単位セルモデルとＭ−ＦＤＭとの等価性について以下に説明する。
【００８３】
図２０（ａ）は従来技術に係るＭ−ＦＤＭを用いて作成された１次元の等価回路の一例を示す回路図であり、図２０（ｂ）は本実施形態に係る基本セルモデルを用いて作成された１次元の等価回路の一例を示す回路図である。多層プレーンペア間に正孔及びホールが存在しなければ、Ｍ−ＦＤＭにより生成される等価回路は、数学的には１つの単位セルモデルよりなるものに等しくなるはずである。例えば、図２０に示すように３つのプレーンを含む単純な一次元事例では、Ｍ−ＦＤＭにより生成される等価回路のＫＶＬ方程式は次式で表される。
【００８４】
［数１］
Ｖａｎ−１−Ｖａｎ＝（Ｒ１＋ｓＬ１＋ｓＬ２）Ｉａｎ−１＋ｓＬ２Ｉｂｎ−１    （６）
［数２］
Ｖｂｎ−１−Ｖｂｎ＝ｓＬ２Ｉａｎ−１＋（Ｒ２＋ｓＬ２）Ｉｂｎ−１    （７）
【００８５】
ここで、ｓ＝ｊωである。また、ＫＣＬ方程式は次式で表される。
【００８６】
［数３］
（Ｇ＋ｓＣ）（Ｖａｎ−Ｖｂｎ）＝Ｉａｎ−１−Ｉａｎ    （８）
［数４］
（Ｇ＋ｓＣ）Ｖｂｎ＝Ｉｂｎ−１−Ｉｂｎ＋Ｉａｎ−１−Ｉａｎ    （９）
【００８７】
Ｒ１＝Ｒ２＝０のように導体損失が無視できるものであるとして、発明者らは下記のような変数の変更を導入する。
【００８８】
［数５］
Ｖａｂｎ＝Ｖａｎ−Ｖｂｎ，Ｖａｂｎ−１＝Ｖａｎ−１−Ｖｂｎ−１    （１０）
［数６］
Ｉ’ｂｎ＝Ｉａｎ＋Ｉｂｎ，Ｉ’ｂｎ−１＝Ｉａｎ−１＋Ｉｂｎ−１    （１１）
【００８９】
その結果、式（６）から（９）は、下記のように書き換えられる。
【００９０】
［数７］
Ｖａｂｎ−１−Ｖａｂｎ＝ｓＬ１Ｉａｎ−１    （１２）
［数８］
Ｖｂｎ−１−Ｖｂｎ＝ｓＬ２Ｉ’ｂｎ−１    （１３）
［数９］
（Ｇ＋ｓＣ）Ｖａｂｎ＝Ｉａｎ−１−Ｉａｎ    （１４）
［数１０］
（Ｇ＋ｓＣ）Ｖｂｎ＝Ｉ’ｂｎ−１−Ｉ’ｂｎ    （１５）
【００９１】
実際のところ、式（１２）から（１５）は、図２０（ｂ）に示すような単位セルモデルを用いる等価回路のＫＶＬ及びＫＣＬと全く同じである。従って、抵抗Ｒが無視できるものであれば、Ｍ−ＦＤＭと単位セルモデルとの間に等価性を見出すことができる。しかしながら、高周波では、導体損失は通常無視できる程度ではない。導体損失を含む事例では、図２０（ａ）と図２０（ｂ）は数学的に等しくはない。
【００９２】
図２１は変形されたＭ−ＦＤＭを用いて作成された等価回路の一例を示す回路図である。従って、発明者らは導体損失の処理を是正するために、Ｍ−ＦＤＭを基礎とする等価回路を図２１のように変形する。この変形では、プレーン８１（Ｐ１）とプレーン８２（Ｐ２）との間に相互抵抗を導入する。図２１のＫＶＬ方程式は次式で表される。
【００９３】
［数１１］
Ｖａｎ−１−Ｖａｎ＝（Ｒ１＋Ｒ２＋ｓＬ１＋ｓＬ２）Ｉａｎ−１＋（Ｒ２＋ｓＬ２）Ｉｂｎ−１
（１６）
［数１２］
Ｖｂｎ−１−Ｖｂｎ＝（Ｒ２＋ｓＬ２）Ｉａｎ−１＋（Ｒ２＋ｓＬ２）Ｉｂｎ−１    （１７）
【００９４】
式（１０）及び（１１）を使用すれば、式（１６）及び（１７）は次式のように書き換えられる。
【００９５】
［数１３］
Ｖａｂｎ−１−Ｖａｂｎ＝（Ｒ１＋ｓＬ１）Ｉａｎ−１    （１８）
［数１４］
Ｖｂｎ−１−Ｖｂｎ＝（Ｒ２＋ｓＬ２）Ｉ’ｂｎ−１    （１９）
【００９６】
式（１８）及び（１９）は、図２０（ｂ）に示す単位セルモデルを用いる等価回路のＫＶＬに等しいことが分かる。図２１の等価回路がＳＰＩＣＥによって解析されるとすれば、電流制御電圧源であるＨ素子を相互抵抗として使用することができる。一方で、Ｍ−ＦＤＭ及び変形されたＭ−ＦＤＭにより生成される等価回路をＬＩＭが解くことは、これらの方法がＬＩＭ条件を満たさないことから困難である。
【００９７】
次いで、リープフロッグアルゴリズムに適する多層プレーンペアのモデル化について以下に説明する。すなわち、正孔及びホールを有する多層Ｐ／Ｇプレーンペアの効果的なモデル化方法を提案する。提案する方法では、垂直方向に接続される独立したプレーンペアをそれぞれ、単位セルモデルよりなる集中ＲＬＣ等価回路としてモデル化する。例えば、図１８の場合、プレーン８１（Ｐ１）及び８３（Ｐ３）は、これらのプレーンの右半分で接続されている。従って、このペアを独立した等価回路としてモデル化する。
【００９８】
図２２は本実施形態に係る基本セルモデルを用いて作成された図１８の等価回路を示す回路図である。これらのプレーンの左半分には２つのプレーンペアが存在することから、図２２に示すように、独立した３つのサブ回路の等価回路を得ることができる。
【００９９】
次には、３つのサブ回路の等価回路を正しく接続することが必要である。例えば非特許文献６は、プレーンペア間の相互接続を実現することは困難であると述べているが、この問題を電磁レベルで考察すれば、これらを正しく接続することは難しくない。
【０１００】
図２３Ａは図２２の３つのサブ回路を接続するための変数を定義するための回路基板の構造を示す斜視図であり、図２３Ｂは本実施形態に係る等価回路を作成するときに用いる仮定条件を説明するための図２３Ａの斜視図である。
【０１０１】
まず、電圧、電流及び磁界を図２３（ａ）に示すように定義する。ここで、Δｘ、Δｙ及びΔｚはそれぞれ、ｘ、ｙ及びｚ方向の単位セルサイズを示す。例えば、Ｖｚ１とＩｚ１との関係は次式で表される。
【０１０２】
【数６】
2011076583.tif 000009
【０１０３】
ここで、σ及びεはそれぞれ誘電損失及び誘電率である。次に、垂直電流Ｉｚ１及びＩｚ２を、アンペアの法則によって次の近似式のように概算することができる。
【０１０４】
［数１５］
Ｉｚ１≒Ｈｙ１Δｙ−Ｈｙ３Δｙ＝Ｉｘ１−Ｉａ    （２１）
［数１６］
Ｉｚ２≒Ｈｙ２Δｙ−Ｈｙ３Δｙ＝Ｉｘ２−Ｉａ    （２２）
【０１０５】
ここで、ｘ方向の磁場は除外する。その結果、図２２に示す３つの等価回路を電圧制御電圧源（ＶＣＶＳ）及び電流制御電流源（ＣＣＣＳ）によって図２４に示すように接続することができる。上記式（２１）及び（２２）の近似の設定条件は、図２３Ｂに示すように、プレーン８２（Ｐ２）を延在させるように仮定したときに、延在するプレーン８２（Ｐ２）の上側の磁界Ｈｙ３ａと下側の磁界Ｈｙ３ｂと、プレーン８２（Ｐ２）を延在させないときの磁界Ｈｙ３（図２３Ａ）が次式のごとく実質的に同一となる条件である。
【０１０６】
［数１７］
Ｈｙ３≒Ｈｙ３ａ≒Ｈｙ３ｂ      （２３）
【０１０７】
図２４は本実施形態に係る基本セルを用いた等価回路作成方法によって作成された全体の等価回路の第１の例の回路図であり、図２５は本実施形態に係る基本セルを用いた等価回路作成方法によって作成された全体の等価回路の第２の例の回路図である。図２４及び図２５に示すように、互いに隣接する基本セルの等価回路において、電圧制御電圧源と、電流制御電流源及びそれに並列接続されたＧＣ回路との並列回路とを入れ替えることができる。図１８は典型例であるが、提案方法は、さらに複雑な構成を難なくモデル化することができる。さらに、発明者らが提案する方法によって生成される等価回路は、ＬＩＭ等のリープフロッグアルゴリズムによって解くことができる。
【０１０８】
次いで、第２の実施形態の数値計算結果について以下に説明する。
【０１０９】
図２６は本実施形態による解析対象のＰＤＮ回路基板の一例を示す斜視図である。まず、提案するモデル化方法の有効性を検証するために、図２６に示すＰＤＮをシミュレーションした。図２７は図２６のＰＤＮ回路基板に印加する入力電圧Ｖｉｎを示す波形図である。入力電圧Ｖｉｎの電圧源ポイントを、図２７にプロットした三角波形で励起した。Ｐ／Ｇプレーンペアは、異なる３つのモデル化方法で、すなわちＭ−ＦＤＭ、変形されたＭ−ＦＤＭ及び発明者らが上記で提案した方法でモデル化する。提案するモデル化の有効性及び効率を検証するために、シノプシス社のＳｔａｒ−ＨＳＰＩＣＥ（登録商標）を使用してシミュレーションした過渡応答を比較した。シミュレーションはすべて、３２ビットＷｉｎｄｏｗｓ  Ｖｉｓｔａ（登録商標）オペレーティングシステムを有するインテル製Ｃｏｒｅ２Ｄｕｏ（登録商標）２．３３ＧＨｚパーソナルコンピュータ上で実行した。ＨＳＰＩＣＥ（登録商標）は、式（５）から３．５４ｐｓｅｃとして選択される一定の時間ステップサイズを使用する。また、発明者らは、正確なオプションを１に設定している。ＨＳＰＩＣＥ（登録商標）では、正確なオプションを１に設定すると、より詳細なシミュレーションを実行することができるが、シミュレーション時間は長くなる（例えば、非特許文献８参照。）。
【０１１０】
単位セルのサイズ及び媒体係数は、ｗ＝１．０ｍｍ、ｄ＝０．２ｍｍ、ｔ＝０．０２ｍｍ、σ＝５．８ｘ１０７、εｒ＝４．５である。ここで、ｗ、ｔ及びｄは単位セル７０の幅、プレーン（導体板）厚さ、及び誘電体厚さであり、ｗ＞ｄであって、図１３に定義されている。導体損失Ｒは次式で計算される。
【０１１１】
【数７】
2011076583.tif 000010
【０１１２】
ここで、ｆは信号周波数である。当然ながら、例えば非特許文献５において提案した周波数依存の単位セルモデルを使用することもできるが、単純化のために周波数独立モデルを使用する。このシミュレーションでは、ｆ＝１ＧＨｚであるものとして、導体損失はＲ≒０．１８２Ωである。
【０１１３】
図２８は図２６のＰＤＮ回路基板に入力電圧Ｖｉｎを印加したときに各解析方法によって得られた出力電圧Ｖｏｕｔを示す波形図である。すなわち、図２８はＨＳＰＩＣＥ（登録商標）を用いてシミュレーションした出力電圧Ｖｏｕｔにおける電圧波形をプロットしたものである。提案するモデル化方法の波形は、他の波形とよく一致している。次に、導体損失のモデル化の正確さを検証するために、導体損失を故意に１０倍に増大させ、この変形の後、再度ＨＳＰＩＣＥ（登録商標）シミュレーションを実行した。
【０１１４】
図２９は図２６のＰＤＮ回路基板に入力電圧Ｖｉｎを印加したときに、図２８の場合に比較して１０倍の損失抵抗を設定したときの各解析方法によって得られた出力電圧Ｖｏｕｔを示す波形図である。すなわち、図２９は出力電圧Ｖｏｕｔにおける電圧波形をプロットしたものである。提案するモデル化方法の波形と変形されたＭ−ＦＤＭの波形とは完全に一致しているが、Ｍ−ＦＤＭの波形は、上述した理由により他とは異なっている。
【０１１５】
図３２は本実施例に係る等価回路に対してＨＳＰＩＣＥ（登録商標）シミュレーションを行ったときのＣＰＵ時間を示す表である。フィルインの数は提案するモデル化方法が最少であることから、提案方法によって生成された等価回路は、Ｍ−ＦＤＭ及び変形されたＭ−ＦＤＭにより生成されたものより高速で解かれ得ることが分かる。フィルインの数が最少である理由は、提案する等価回路ではキャパシタがすべて接地されることにある。
【０１１６】
次に、リープフロッグアルゴリズムの効率を検証するために、ＰＤＮの過渡応答をシミュレーションした。その配置は図２６と同じであるが、プレーンの深さを２５ｍｍから１００ｍｍに変更した。リープフロッグアルゴリズムを基礎とする提案する過渡回路シミュレータを用いてシミュレーションした過渡応答を、疎行列（スパース行列）ＬＵ分解（例えば、非特許文献１０参照。）を基礎とする発明者らの線形回路シミュレータであるＦＡＬＣＯＮ（例えば、非特許文献９参照。）及びＨＳＰＩＣＥ（登録商標）と比較する。このシミュレーションでは、時間ステップオプションを２回に分けて変更することにより、ＨＳＰＩＣＥ（登録商標）シミュレーションを実行した。ＭＳ−Ｖｉｓｕａｌ  Ｃ＋＋コンパイラ、バージョン２００８を用いて、発明者らの２つのシミュレータをコンパイルした。ＦＡＬＣＯＮ及びＨＳＰＩＣＥ（登録商標）シミュレーションでは、提案するモデル化方法によって生成された等価回路の節点数が７６，８６０になった。
【０１１７】
図３０及び図３１は図２９の場合において各解析方法によって得られた出力電圧Ｖｏｕｔを示す波形図である。すなわち、図３０は出力電圧Ｖｏｕｔにおける電圧波形をプロットしたものである。図３０及び図３１から明らかなように、発明者らのシミュレータで計算された波形は、ＦＡＬＣＯＮ及び時間ステップが一定であるＨＳＰＩＣＥ（登録商標）とよく一致している。
【０１１８】
図３３は本実施例に係る等価回路に対してＨＳＰＩＣＥシミュレータ及びリープフロッグシミュレータを用いてシミュレーションを行ったときのＣＰＵ時間を示す表である。図３３から明らかなように、発明者らのシミュレータが、同じ時間ステップサイズでＦＡＬＣＯＮ及びＨＳＰＩＣＥ（登録商標）よりそれぞれ約１０５倍及び４８６倍高速であることを示している。ＨＳＰＩＣＥ（登録商標）が可変時間ステップを使用すればＣＰＵ時間は改善されるが、図３１に示すように、シミュレーションの精度は下がる。
【０１１９】
以上説明したように、本実施形態によれば、正孔及びホールを有する多層Ｐ／Ｇプレーンペアの効果的なモデル化方法を提案した。数値結果から、提案方法によって生成される等価回路は、ＳＰＩＣＥを用いてもＭ−ＦＤＭにより生成されるものより高速で解くことができる。また、発明者らのモデル化方法が導体損失を正しくモデル化できることは明らかである。さらにリープフロッグアルゴリズムは、同レベルの精度でＨＳＰＩＣＥ（登録商標）より４８６倍の高速化を可能にする。
【０１２０】
第３の実施形態．
図３４は本発明の第３の実施形態に係る等価回路において、２つのサブ回路に分割して電流制御電流源及び電圧制御電圧源を付加する方法を示す回路図である。図３４において、基本的な手順は以下の通りである。
（１）ある節点において２つのサブ回路に分割したときに、接地キャパシタ及び接地コンダクタンスＧを分割したどちらか一方の節点に残す。
（２）接地キャパシタＣ及び接地コンダクタンスＧが残った節点には電流制御電流源を接続する。
（３）接地キャパシタＣ及び接地コンダクタンスＧが無くなった節点には電圧制御電圧源を接続する。
【０１２１】
図３５（ａ）は第３の実施形態の実施例１に係る回路基板の縦断面図であり、図３５（ｂ）は実施形態に係る基本セルで分割画成したときの回路基板の縦断面図であり、図３５（ｃ）は図３５（ｂ）の回路基板に対して本実施形態に係る基本セルの等価回路、並びに、電流源及び電圧源の付加方法を用いたときの全体の等価回路の回路図である。図３５及びそれ以下の図において、８１，８３はグランド層であり、８２，８４は電源層である。９０は誘電体層である。図３５（ａ）において、左半分では、電源層８２，８４により誘電体層９０が各厚さｄで分割されているが、右半分では、電源層８２，８４の切り欠けにより合計厚さｄ２（≒３ｄ）となっている。図３５（ａ）の回路基板で図１の単位セル画成部１１により基本セルを画成すると、図３５（ｂ）のようになる。ここで、図３５（ｂ）の回路基板に対して、図１の等価回路生成部１３により、基本セルの等価回路の適用、サブ回路への分割、及び電流制御電流源及び電圧制御電圧源の付加を行うと、図３５（ｃ）のようになる。なお、図３５（ｃ）において、右半分のサブ回路において、ＧＣ回路を１つの並列回路にまとめているが、本発明はこれに限らず、まとめなくてもよい。
【０１２２】
図３６（ａ）は第３の実施形態の実施例２に係る回路基板の縦断面図であり、図３６（ｂ）は実施形態に係る基本セルで分割画成したときの回路基板の縦断面図であり、図３６（ｃ）は図３６（ｂ）の回路基板に対して本実施形態に係る基本セルの等価回路、並びに、電流源及び電圧源の付加方法を用いたときの全体の等価回路の回路図である。図３６（ａ）において、左半分では、電源層８２により誘電体層９０が各厚さｄ，ｄ１（≒２ｄ）で分割されているが、右半分では、電源層８４の切り欠けにより各厚さｄ１，ｄで分割されている。すなわち、２つの切り欠け位置は回路基板の平面上で一致しているが、深さが異なる例である。図３６（ａ）の回路基板で図１の単位セル画成部１１により基本セルを画成すると、図３６（ｂ）のようになる。ここで、図３６（ｂ）の回路基板に対して、図１の等価回路生成部１３により、基本セルの等価回路の適用、サブ回路への分割、及び電流制御電流源及び電圧制御電圧源の付加を行うと、図３６（ｃ）のようになる。なお、図３６（ｃ）において、左下のサブ回路及び右上のサブ回路において、ＧＣ回路を１つの並列回路にまとめているが、本発明はこれに限らず、まとめなくてもよい。
【０１２３】
図３７（ａ）は第３の実施形態の実施例３に係る回路基板の縦断面図であり、図３７（ｂ）は実施形態に係る基本セルで分割画成したときの回路基板の縦断面図であり、図３７（ｃ）は図３７（ｂ）の回路基板に対して本実施形態に係る基本セルの等価回路、並びに、電流源及び電圧源の付加方法を用いたときの全体の等価回路の回路図である。図３７（ａ）において、図３６（ａ）と同様に、左半分では、電源層８２により誘電体層９０が各厚さｄ，ｄ１（≒２ｄ）で分割されているが、右半分では、電源層８４の切り欠けにより各厚さｄ１，ｄで分割されている。すなわち、２つの切り欠け位置は回路基板の平面上で一致しているが、深さが異なる例である。図３７（ａ）の回路基板で図１の単位セル画成部１１により基本セルを画成すると、図３７（ｂ）のようになる。ここで、図３７（ｂ）の回路基板に対して、図１の等価回路生成部１３により、基本セルの等価回路の適用、サブ回路への分割、及び電流制御電流源及び電圧制御電圧源の付加を行うと、図３７（ｃ）のようになる。図３７の実施例３では、図３６の実施例２に比較して、３番目の電圧制御電圧源を右下のサブ回路ではなく、左下のサブ回路に挿入したことを特徴としている。このように構成しても等価回路としては等価である。
【０１２４】
図３８は図３６の実施例２に係る等価回路に対してＳＰＩＣＥを用いて解析したときの等価回路を示す回路図であり、図３９は図３８の解析結果を示す図であって、２つの三角波信号からなる入力電圧Ｖ１並びに出力電圧Ｖ１１，Ｖ１２を示す波形図である。また、図４０は図３７の実施例３に係る等価回路に対してＳＰＩＣＥを用いて解析したときの等価回路を示す回路図であり、図４１は図４０の解析結果を示す図であって、２つの三角波信号からなる入力電圧Ｖ１並びに出力電圧Ｖ１１，Ｖ１２を示す波形図である。図３９と図４１との比較から明らかなように、波形の解析結果は同じであり、図３６の等価回路と、図３８の等価回路とが等価であることを実証できた。
【０１２５】
変形例．
以上、本発明のパワーインテグリティ解析装置について実施形態を挙げて詳細に説明したが、本発明のパワーインテグリティ解析装置は上記した実施形態に限定されるものではない。
【０１２６】
上記した実施形態で示した等価回路は一例であり、等価回路としては別のモデルを採用してもよい。ただし、単位セルの等価回路（基本構成）は、少なくとも全節点に接地キャパシタが接続され、全節点間にインダクタを有することが必要である。
【０１２７】
また、上述の実施形態で示した各サブ回路の等価回路を関係付ける方法は一例であり、各単位セルの境界条件が整合すれば、別の方法で関係付けを行ってもよい。
【０１２８】
図１２は図７のパワーインテグリティ処理によって得られた、回路基板の別の例の全体の等価回路を示す回路図である。例えば、図５に示す回路の一部を入れ替えて、図１２に示す回路を生成して関係付けを行うことも可能である。
【０１２９】
また、上述の実施形態では、所定の出力節点の電圧の時間変位をパワーインテグリティの出力結果として出力する例を示したが、回路基板の全体の等価回路の全節点に生じる電圧変位を出力結果として出力してもよい。
【産業上の利用可能性】
【０１３０】
以上詳述したように、本発明に係るパワーインテグリティ解析装置及び方法並びにプログラムによれば、全節点に接地キャパシタが接続され、全節点間にインダクタが接続された回路基板全体の等価回路を生成し、当該全体の等価回路を用いてパワーインテグリティの計算を高速に行うことができる。特に、上記回路基板の電源層とグラウンド層との間の厚さ、もしくは電源層と別の電源層との間の厚さが第１の厚さから、上記第１の厚さよりも大きな第２の厚さに変化する位置があるときに、当該厚さが変化する位置である節点において、上記等価回路を互いに隣接する複数のサブ等価回路に分割して切り離し、一方のサブ等価回路の基本セルに対して当該基本セルの節点から流れる電流と等価な電流を流す電流制御電流源を付加する一方、他方のサブ等価回路の基本セルに対して当該基本セルの節点に印加される電圧と等価な電圧を印加する電圧制御電圧源を付加することにより、互いに隣接する複数のサブ等価回路どうしを関係付け、上記回路基板の等価回路を生成することができる。これにより、これにより、電源層において切り欠け等があっても、従来技術に比較して高精度でしかも高速で当該回路基板のパワーインテグリティを計算することができる。
【符号の説明】
【０１３１】
１…パワーインテグリティ解析装置、
１０…構造情報入力部、
１１…単位セル画定部、
１３…等価回路生成部、
１４…パワーインテグリティ計算部、
１５…結果出力部、
１６…記憶部、
２０〜２９…単位面、
３０〜３５…単位セル、
３０−２，３０−３…等価回路、
４０，４１…電圧制御電圧源、
４２，４３…電流制御電流源、
５０…ＣＰＵ、
５１…ＲＡＭ、
５２…ＲＯＭ、
５３…プログラム、
５４…通信インターフェース、
５５…ハードディスクメモリ、
５６…操作部、
５７…ディスプレイ、
５８…バス、
７０…単位セル、
Ｐ，７１，８２，８４…電源導体層（電源層）、
Ｇ１，Ｇ２，７２，８１，８３…グランド導体層（グランド層）、
７３，９０〜９３…誘電体層、
Ｐ１〜Ｐ３…プレーン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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