(57)【要約】【課題】製造時に発生する不具合を減少しつつ、回路面積を縮小可能なチップレイアウトを設計する。【解決手段】本発明による半導体集積回路の設計方法は、事前に設計されたレイアウトパタン２０４と物理モデル２０１とを用いて行われるプロセスシミュレーションの結果に基づいて、設計対象となる半導体集積回路上の場所毎に、不具合の発生する危険度を算出するステップと、場所毎の危険度に応じて設計基準２０３を修正し、場所毎のコンパクション条件２０６を生成するステップとを具備する。又、コンパクション条件を生成するステップでは、危険度が所定の値より高い危険エリアに対して、設計基準２０３より厳しいコンパクション条件２０６が生成され、危険度が所定の値より低い第１安全エリアに対しては、設計基準２０３を緩和したコンパクション条件２０３が生成される。【選択図】図８
2011090438.tif 000002
【特許請求の範囲】
【請求項１】
コンピュータによって実行される半導体集積回路の設計方法において、
事前に設計されたレイアウトパタンと物理モデルとを用いて行われるプロセスシミュレーションの結果に基づいて、設計対象となる半導体集積回路上の場所毎に、不具合の発生する危険度を算出するステップと、
前記場所毎の危険度に応じて設計基準を修正し、前記設計されたレイアウトパタンをコンパクションするための場所毎のコンパクション条件を生成するステップと、
を具備し、
前記コンパクション条件を生成するステップにおいて、前記危険度が所定の値より高い領域に対して、前記設計基準より厳しいコンパクション条件が生成され、前記危険度が前記所定の値より低い領域に対して、前記設計基準を緩和したコンパクション条件が生成される
半導体集積回路の設計方法。
【請求項２】
請求項１に記載の半導体集積回路の設計方法において、
前記場所毎の危険度の大きさに応じて設計基準の修正量が決まる
半導体集積回路の設計方法。
【請求項３】
請求項１又は２に記載の半導体集積回路の設計方法において、
前記コンパクション条件を生成するステップにおいて、
前記危険度が前記所定の値と一致する領域に対して、前記設計基準を前記コンパクション条件として設定する
半導体集積回路の設計方法。
【請求項４】
請求項１から３のいずれか１項に記載の半導体集積回路の設計方法において、
前記危険度を算出するステップは、
計算対象領域を設定するステップと、
前記シミュレーションによって得られた回路パタンと判定基準とを比較して、前記シミュレーションによって得られた回路パタンの危険度を算出するステップと、
前記シミュレーションによって得られた回路パタンの危険度を前記計算対象領域の危険度として設定するステップと
を備える
半導体集積回路の設計方法。
【請求項５】
請求項４に記載の半導体集積回路の設計方法において、
前記危険度を算出するステップは、前記計算対象領域内において、前記シミュレーションによって得られた回路パタンの危険度が複数存在する場合、前記複数の危険度のうち最も大きい危険度を、前記計算対象領域の危険度として設定するステップを備える
半導体集積回路の設計方法。
【請求項６】
請求項１から５のいずれか１項に記載の半導体集積回路の設計方法において、
前記プロセスシミュレーションは、複数のプロセスシミュレーションを含み、
前記複数のプロセスシミュレーションのそれぞれに対してプロセス毎の危険度を算出するステップと、
前記プロセス毎の危険度に応じて前記設計基準を修正し、前記設計されたレイアウトパタンをコンパクションするためのプロセス毎のコンパクション条件を生成するステップと、
を更に具備する
半導体集積回路の設計方法。
【請求項７】
請求項１から６のいずれか１項に記載の半導体集積回路の設計方法において、
前記プロセスシミュレーションは、光近接効果を考慮したリソグラフィシミュレーションである
半導体集積回路の設計方法。
【請求項８】
請求項１から６のいずれか１項に記載の半導体集積回路の設計方法において、
前記プロセスシミュレーションは、エッチング形状シミュレーションである
半導体集積回路の設計方法。
【請求項９】
請求項１から８のいずれか１項に記載の半導体集積回路の設計方法において、
前記コンパクション条件に従って、前記設計されたレイアウトパタンをコンパクションするステップと、
前記コンパクションされたレイアウトデータを記憶装置に記録するステップと、
を更に具備する
半導体集積回路の設計方法。
【請求項１０】
請求項９に記載の半導体集積回路の設計方法によって記録された前記レイアウトデータを用いてマスクパタンを形成するステップと、
前記マスクパタンを用いて回路パタンを形成するステップと、
前記形成された回路パタンに応じて素子を形成するステップと
を具備する
半導体集積回路の製造方法。
【請求項１１】
請求項１から９のいずれか１項に記載の半導体集積回路の設計方法をコンピュータに実行させる設計支援プログラム。
【請求項１２】
事前に設計されたレイアウトパタンと物理モデルとを用いて行われるプロセスシミュレーションの結果に基づいて、設計対象となる半導体集積回路上の場所毎に、不具合の発生する危険度を算出する危険／安全地図生成部と、
前記場所毎の危険度に応じて設計基準を修正し、前記設計されたレイアウトパタンをコンパクションするための場所毎のコンパクション条件を生成するコンパクション条件生成部と、
前記コンパクション条件が格納される記憶装置と
を具備し、
前記コンパクション条件生成部は、前記危険度が所定の値より高い領域に対して、前記設計基準より厳しいコンパクション条件を生成し、前記危険度が前記所定の値より低い領域に対して、前記設計基準を緩和したコンパクション条件を生成する
半導体集積回路の設計支援装置。
【請求項１３】
請求項１２に記載の半導体集積回路の設計支援装置において、
前記場所毎の危険度の大きさに応じて設計基準の修正量が決まる
半導体集積回路の設計支援装置。
【請求項１４】
請求項１２又は１３に記載の半導体集積回路の設計支援装置において、
前記コンパクション条件生成部は、前記危険度が前記所定の値と一致する領域に対して、前記設計基準を前記コンパクション条件として設定する
半導体集積回路の設計支援装置。
【請求項１５】
請求項１２から１４のいずれか１項に記載の半導体集積回路の設計支援装置において、
前記危険／安全地図生成部は、設定した計算対象領域において、前記シミュレーションによって得られた回路パタンと判定基準とを比較して、前記シミュレーションによって得られた回路パタンの危険度を算出し、前記シミュレーションによって得られた回路パタンの危険度を前記計算対象領域の危険度として設定する
半導体集積回路の設計支援装置。
【請求項１６】
請求項１５に記載の半導体集積回路の設計支援装置において、
前記危険／安全地図生成部は、前記計算領域内において、前記シミュレーションによって得られた回路パタンの危険度が複数存在する場合、前記複数の危険度のうち最も大きい危険度を、前記計算対象領域の危険度として設定する
半導体集積回路の設計支援装置。
【請求項１７】
請求項１２から１６のいずれか１項に記載の半導体集積回路の設計支援装置において、
前記プロセスシミュレーションは、複数のプロセスシミュレーションを含み、
前記危険／安全地図生成部は、前記複数のプロセスシミュレーションのそれぞれに対してプロセス毎の危険度を算出し、
前記コンパクション条件生成部は、前記プロセス毎の危険度に応じて前記設計基準を修正し、前記設計されたレイアウトパタンをコンパクションするためのプロセス毎のコンパクション条件を生成し、
前記プロセス毎のコンパクション条件は、プロセス毎に記録される
半導体集積回路の設計支援装置。
【請求項１８】
請求項１２から１７のいずれか１項に記載の半導体集積回路の設計支援装置において、
前記プロセスシミュレーションは、光近接効果を考慮したリソグラフィシミュレーションである
半導体集積回路の設計支援装置。
【請求項１９】
請求項１２から１７のいずれか１項に記載の半導体集積回路の設計支援装置において、
前記プロセスシミュレーションは、エッチング形状シミュレーションである
半導体集積回路の設計支援装置。
【請求項２０】
請求項１２から１９のいずれか１項に記載の半導体集積回路の設計支援装置において、
コンパクションエンジンが、前記コンパクション条件に従って、前記設計されたレイアウトパタンをコンパクションし、
前記コンパクションされたレイアウトデータが記憶装置に記録される
半導体集積回路の設計支援装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法、設計プログラム、設計支援装置、半導体集積回路の製造方法に関し、特に、事前に設計された回路レイアウトをコンパクションする方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）の機能の多様化により、回路規模が増大している。一方、ＬＳＩ生産単価を安価にするために、チップ面積の増大を抑制することが求められている。又、高速動作を実現するために、製造プロセスの微細化が急速に進んでいる。
【０００３】
製造加工寸法がある程度大きい場合、レイアウトフェーズにおいて設計されたチップレイアウトに忠実な回路パタン（マスクパタン）を形成することができた。しかし、製造プロセスの微細化に伴い、配線や素子の間の距離が近づくと、製造工程の特性上、設計されたレイアウトと同じ寸法の回路パタン（マスクパタン）を形成できないという問題があった。
【０００４】
例えば、リソグラフィ工程におけるホットスポットの発生や、エッチング工程におけるアンダーエッチング又はオーバーエッチングによって、設計時におけるレイアウトと異なる回路パタン（マスクパタン）が形成されることがある。
【０００５】
このような問題を解決するため、設計されたチップレイアウトをデザインルール（設計基準）に従って修正するコンパクション処理が行われている。コンパクション処理は、上述のような製造工程の特性に起因した問題を解決することのみならず、回路規模を縮小する効果も有する。
【０００６】
コンパクション処理は通常、予め決められた設計基準に従って行われる。設計基準は、チップ全体に対する光近接効果や、その他の製造工程におけるマージンを考慮して設定される。しかし、実際の製造性能は、設計基準２０３と異なる場合があるため、設計基準を遵守してコンパクションをおこなっても製造工程によってホットスポットやアンダーエッチング等が発生する場合がある。
【０００７】
このため、ホットスポットやアンダーエッチング等の不具合が発生する可能性の高い領域を危険パタンとして特定し、当該領域に対し厳しい条件でコンパクションする技術が知られている。このような技術は例えば、特開２００５−１８１５２４（特許文献１参照）や特開２００８−１０３３７７に記載されている（特許文献２参照）。あるいは、特開２００２−２６１２６には、光近接効果等を考慮して、コンパクション処理に用いるデザインルールを変更し、危険パタンのないレイアウトを実現する技術が記載されている（特許文献３参照）。
【０００８】
図１は、特許文献１に記載のコンパクション処理の動作を示すフロー図である。図１を参照して、特許文献１に記載のコンパクション処理では、先ず、レイアウトフェーズにおいて設計されたレイアウトデータ（レイアウトパタン）に対し、シミュレータによってＯＰＣ（ｏｐｔｉｃａｌ  ｐｒｏｘｉｍｉｔｙ  ｃｏｒｒｅｃｔｉｏｎ）処理による補正が行われ、その結果に基づき危険パタンが特定される（ステップＳ１１）。ここでは、例えばホットスポットが発生する領域が危険パタンとして抽出される。次に、特定された危険パタン（ホットスポット）の位置情報及びレイアウトデータとシミュレーション結果との差分に基づいて、修正指針（修正する優先順位や修正方法）が設定される（ステップＳ１２）。修正指針には、後に行われるコンパクション処理における危険パタン毎の修正量や修正順、又は修正方法が含まれる。修正方法としては、パタン幅とスペース幅との比率を変更するリサイズ処理や、パタン幅を保持したままパタン間のピッチを変動させるシフト処理等が含まれる。最後に、危険パタンに対して修正指針に従ったコンパクション処理が実行され、その他の領域は、デザインルールに従ったコンパクション処理が行われる（ステップＳ１３）。コンパクション処理されたレイアウトは、修正されたレイアウトデータとして更新される（ステップＳ１４）。
【０００９】
このように、従来技術によるコンパクション方法によれば、製造工程を経て得られる回路パタン（マスクパタン）において危険パタンとなり得る領域に対し、他の領域とは異なる厳しい条件及び修正方法でレイアウトデータを修正することができる。これにより、与えられたプロセス条件下で危険パタンのない回路パタンを得ることが可能となる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００５−１８１５２４
【特許文献２】特開２００８−１０３３７７
【特許文献３】特開２００２−２６１２６
【発明の概要】
【発明が解決しようとする課題】
【００１１】
危険パタンに対して厳しい条件でコンパクションすると、そのパタンの面積は、コンパクションする前に比べて拡張され、チップサイズが増大する。すなわち、従来技術によるコンパクション処理では、危険パタンを減じる処理と、チップ面積の縮小を両立できないという問題があった。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための形態］の記載との対応関係を明らかにするために、［発明を実施するための形態］で使用される番号・符号が付加されている。ただし、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１３】
本発明による半導体集積回路の設計方法は、事前に設計されたレイアウトパタン（２０４）と物理モデル（２０１）とを用いて行われるプロセスシミュレーションの結果に基づいて、設計対象となる半導体集積回路上の場所毎に、不具合の発生する危険度を算出するステップと、場所毎の危険度に応じて設計基準（２０３）を修正し、設計されたレイアウトパタン（２０４）をコンパクションするための場所毎のコンパクション条件（２０６）を生成するステップとを具備する。又、コンパクション条件を生成するステップでは、危険度が所定の値より高い領域（危険エリア）に対して、設計基準（２０３）より厳しいコンパクション条件（２０６）が生成され、危険度が所定の値より低い領域（第１安全エリア）に対して、設計基準（２０３）を緩和したコンパクション条件（２０３）が生成される。
【００１４】
本発明による半導体装置の製造方法は、上述の設計方法によって生成されたコンパクション条件（２０３）に従って、設計されたレイアウトパタンをコンパクションするステップと、コンパクションされたレイアウトデータを記憶装置に記録するステップと、記録されたレイアウトデータ（２０４）を用いてマスクパタンを形成するステップと、マスクパタンを用いて回路パタンを形成するステップと、形成された回路パタンに応じて素子を形成するステップとを具備する。
【００１５】
本発明による半導体集積回路の設計方法は、コンピュータによって実行される設計支援プログラムによって実現されることが好ましい。
【００１６】
本発明による半導体集積回路の設計支援装置は、危険／安全地図生成部（１０２）と、コンパクション条件生成部（１０３）と、記憶装置とを具備する。危険／安全地図生成部（１０２）は、事前に設計されたレイアウトパタン（２０４）と物理モデル（２０１）とを用いて行われるプロセスシミュレーションの結果に基づいて、設計対象となる半導体集積回路上の場所毎に、不具合の発生する危険度を算出する。コンパクション条件生成部（１０３）は、場所毎の危険度に応じて設計基準（２０３）を修正し、設計されたレイアウトパタン（２０４）をコンパクションするための場所毎のコンパクション条件（２０６）を生成する。コンパクション条件は記憶装置に格納される。
【００１７】
ここで、コンパクション条件生成部（１０３）は、危険度が所定の値より高い領域に対して、設計基準（２０４）より厳しいコンパクション条件（２０６）を生成する。又、コンパクション条件生成部（１０３）は、危険度が所定の値より低い領域に対して、設計基準（２０４）を緩和したコンパクション条件を生成する。
【００１８】
以上のように、本発明によれば、設計基準（２０４）を厳しい基準に従ったコンパクションにより、半導体集積回路における不具合の発生確率を減少させるレイアウトパタンを得ることが可能となる。又、設計基準（２０４）を緩和した基準に従ったコンパクションにより、半導体集積回路の更なる縮小化を実現できる。更に、製造段階では、半導体集積回路に対し一律の条件で各プロセスが行われるが、本発明では、設計段階において場所毎に異なる条件でレイアウトの修正を行うことができる。
【発明の効果】
【００１９】
従って、本発明によれば、製造時に発生する不具合を減少しつつ、回路面積を縮小可能なチップレイアウトを設計することができる。
【００２０】
又、製造時に発生する不具合を減少しつつ、回路面積を縮小するためのデザインルールを生成することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、従来技術によるコンパクション方法を示すフロー図である。
【図２】図２は、本発明による回路設計支援装置を示す機能ブロック図である。
【図３】図３（ａ）、（ｂ）は、本発明に係る危険／安全地図の一例を示す図である。
【図４】図４は、危険エリアにおけるセルのシミュレーション結果の一例を示す図である。
【図５】図５は、第２安全エリアにおけるセルのシミュレーション結果の一例を示す図である。
【図６】図６は、第１安全エリアにおけるセルのシミュレーション結果の一例を示す図である。
【図７】図７は、本発明によるデザインルール修正処理によって生成されたコンパクション条件の一例を示す図である。
【図８】図８は、本発明によるコンパクション処理の動作の一例を示すフロー図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示す。
【００２３】
（回路設計支援装置の構成）
図２から図７を参照して、本発明による回路設計支援装置の実施の形態における構成を説明する。図２は、本発明による回路設計支援装置を示す機能ブロック図である。本発明による回路設計支援装置は、図示しない出力装置、入力装置、記憶装置、演算処理装置（ＣＰＵ）を備えるコンピュータ装置である。
【００２４】
記憶装置はハードディスクやメモリ等に例示される記憶装置である。入力装置は、キーボードやマウスに例示され、ユーザによって操作されることで、各種データをＣＰＵや記憶装置に出力する。出力装置は、モニタやプリンタに例示され、ＣＰＵから出力される回路設計結果をユーザに対し視認可能に出力する。
【００２５】
図示しない記憶装置は、図２に示す設計支援プログラム１００を格納する。図２を参照して、設計支援プログラム１００は、図示しないＣＰＵによって実行されることでシミュレータ部１０１、危険／安全地図生成部１０２、コンパクション条件生成部１０３、コンパクションエンジン１０４の各機能を実現する。又、図示しない記憶装置には、物理モデル２０１、判定基準２０２、設計基準（デザインルール）２０３が予め記録されており、レイアウトデータ２０４、危険／安全地図２０５、コンパクション条件２０６が格納される領域を有している。
【００２６】
レイアウト設計フェーズでは、論理回路図をもとにＣＡＤを使用して実際の素子と配線のパタンとなるレイアウト設計が行われ、回路パタン（マスクパタン）の仮レイアウトが作成される。レイアウトデータ２０４は、半導体集積回路（半導体チップ）の各層におけるセルや配線の位置を規定したレイアウトパタンに関する情報を含む。当初、レイアウトデータ２０４として、仮のレイアウトパタンが格納されているものとし、後述する設計支援プログラム１００を実行することで、レイアウトパタンが修正されレイアウトデータ２０４は更新される。
【００２７】
次に、設計支援プログラム１００を実行することで実現される各機能について説明する。
【００２８】
シミュレータ部１０１は、物理モデル２０１及び事前に設計された仮レイアウトパタンのレイアウトデータ２０４を用いて、製造工程をシミュレーションするプロセスシミュレータである。シミュレータ部１０１は、実際の製造工程に応じた処理後のパタン寸法や、実際の製造工程後における半導体集積回路の半導体特性（電気的特性等）のシミュレーションが可能であることが好ましい。ここで実行されるシミュレーションは、製造工程後に得られた回路パタン（マスクパタン）の寸法が設計時のパタン寸法から変動する可能性の高い工程のシミュレーションや、実際の製造工程を経て得られる半導体集積回路の電気的特性を得るためのシミュレーションである。尚、シミュレータ部１０１は、複数のシミュレーションを選択的に利用できることが好ましい。
【００２９】
製造工程によって得られた回路パタン（マスクパタン）が設計時から変動する可能性の高い処理として、例えばリソグラフィ処理やエッチング処理がある。このため、シミュレータ部１０１はリソグラフィシミュレータやエッチング形状シミュレータを備えることが好ましい。
【００３０】
リソグラフィシミュレータは、フォトレジストの感光から現像に至る一連のプロセスを、光近接効果等を考慮して、レイアウトデータ２０４で示されるレイアウトパタンに従った回路パタン（マスクパタン）の２次元解析又は３次元解析を行う。リソグラフィシミュレータの解析結果として、現像後のマスクパタン形状が出力される。ここでは、物理モデル２０１として、例えば、露光波長、レンズの開口数、光強度分布等が利用される。
【００３１】
エッチング形状シミュレータは、レイアウトデータ２０４で示されるレイアウトパタンに従ったエッチング処理をシミュレートし、エッチング処理後の２次元形状又は３次元形状を出力する。ここでは、等方性エッチング、異方性エッチング、指向性エッチング等のシミュレーションが行われる。物理モデル２０１としては、例えば、ウェットエッチングシミュレーションの場合、エッチング液の種類・温度・濃度、エッチング時間が利用され、ドライエッチングシミュレーションの場合、イオンやラジカルの流速等が利用される。
【００３２】
又、リソグラフィ処理やエッチング処理の他、製造上の特性によってチップレイアウト（マスクパタン）が設計時から変動する可能性のある処理として、例えば、平坦化処理、成膜処理、デポジション処理等がある。このため、シミュレータ部１０１は、平坦化シミュレータ、デポジションシミュレータ、又は成膜シミュレータを備えることで、各層における素子や配線の膜厚や平坦度を３次元解析することができることが好ましい。
【００３３】
更に、シミュレータ部１０１は、製造工程後の半導体特性（電気的特性）を、物理モデル２０１に基づいてシミュレーションできることが好ましい。例えば、シミュレータ部１０１は、拡散層内の電荷密度やイオン分布、半導体チップ上の電位分布等を２次元又は３次元解析可能な電荷密度分布シミュレータを備える。
【００３４】
シミュレータ部１０１は、半導体チップ全体のシミュレーションを行う必要はなく、シミュレーション対象となる領域を抽出し、必要な領域のみをシミュレーションすることが好ましい。又、上記シミュレーションの内容毎に異なる領域を抽出してシミュレーションしても良い。ここで抽出される領域は、後述する危険エリアや第１安全エリアとなる可能性が高いことが予想される領域であることが好ましい。
【００３５】
危険／安全地図作成部１０２は、シミュレータ部１０１による解析結果に応じて、不具合が発生する可能性が高い領域（以下、危険エリアと称す）と、不具合が発生しない可能性が高い領域（以下、安全エリアと称す）とに分類し、この結果を危険／安全地図２０５として出力する。
【００３６】
詳細には、危険／安全地図作成部１０２は、半導体チップを複数の領域に分割し、それぞれの領域内にシミュレーションによって得られた回路パタン（マスクパタン）が存在する場合、判定基準２０２を用いて当該回路パタン（マスクパタン）の危険判定を行う。ここで、分割される領域は、シミュレーション対象となる領域に対応する領域でも良いし、任意の位置及び大きさに分割された領域でも良い。又、後述するが、設定された領域内にシミュレーションされた回路パタン（マスクパタン）がない場合、当該領域は、第２安全エリアとして分類され、設計基準２０４の修正対象領域から外される。
【００３７】
危険／安全地図作製部１０２は、領域内のおけるパタンの危険度を算出する。この際、領域内で危険度が最も大きいパタンの危険度を当該領域の危険度として設定することが好ましい。ただし、設計の都合上、他の危険度を領域に対する危険度として設定しても構わない。
【００３８】
より具体的には、シミュレータ部１０１による解析結果が、リソグラフィシミュレータによるマスクパタンの形状である場合、危険／安全地図作成部１０２は、隣り合う素子や配線間（スペースを介して隣接するパタン間）の距離（スペース幅）や、パタン幅等と、判定基準２０２で示される閾値とを比較し、危険エリアか安全エリアかを判定する。ここで危険／安全地図作成部１０２は、シミュレーション結果であるスペース幅やパタン幅と、判定基準２０２で示される閾値（所定の幅を有しても良い）との差分に基づいて、不具合となる可能性の高さを示す危険度を算出する。
【００３９】
後述するように、領域毎のコンパクション条件２０６は、設計基準２０４を修正することで生成される。設計基準２０４の修正量は、危険／安全地図２０５に記録された場所毎の危険度の大きさに応じて設定されることが好ましい。
【００４０】
図３（ａ）、（ｂ）は、本発明に係る危険／安全地図２０５の一例を示す図である。危険／安全地図作成部１０２は、半導体チップ全体を複数の領域に分割し、それぞれの領域に危険度を対応付けることで危険／安全地図２０５を作成する。図３（ａ）を参照して、危険／安全地図作成部１０２は、領域を特定するためのエリア識別子２１と、危険度２２と、当該危険度２２を算出する際に利用されたシミュレーションの内容を特定する工程名２３とが対応付けられて危険／安全地図２０５として記録される。エリア識別子２１は、危険度２２が付与される領域を特定する情報であり、例えば、チップ上における領域の位置や範囲を示す座標や、他の領域との相対位置を示す行列番号等が好適である。危険／安全地図２０５は、シミュレーションされる製造工程やチップの電気的特性の種類毎に生成されることが好ましい。この場合、危険度２２を判定する領域も製造工程毎に異なるため、エリア識別子２１及び危険度２２は、シミュレーションされる製造工程毎に算出され対応付けられる。
【００４１】
図３（ｂ）には、一例として、リソグラフィ工程に対する半導体チップ１０の危険／安全地図２０５を示す。ここでは、半導体チップ１０は複数のエリアＡ１−１〜３−５に分割され、それぞれに危険度２２が対応付けられている。Ａ１−１〜Ａ３−５は、エリア識別子２１を示し、工程名２３としてリソグラフィ工程が対応付けられている。ここで、危険度２２が正である領域は、リソグラフィ工程によって不具合（例えばショートや配線断）が生じる可能性が高い危険エリアを示す。又、危険度２２が負である領域は、設計基準２０３よりも厳しい基準でコンパクション処理が行われる第１安全エリアを示す。更に、危険度２２が“０”である領域は、設計基準２０３を変更せずにコンパクション処理が行われる第２安全エリアを示す。
【００４２】
図３（ｂ）から図６を参照して、危険度２２の算出方法について説明する。図４から図６は、設計段階において同一構造（同一寸法）のレイアウトパタンＰ１〜Ｐ３（セルＣ）のリソグラフィシミュレーション結果（レイアウト形状）を示す図である。図４はエリアＡ３−１におけるセルＣ、図５はエリアＡ１−１におけるセルＣ、図６はエリアＡ１−３におけるセルＣのシミュレーション結果を示す。ここで、簡単な一例として距離Ｌ０を判定基準２０２として危険度２２の算出方法について説明する。ただし、距離Ｌ０は、所定の幅を有する長さであることが好ましい。
【００４３】
図４を参照して、エリアＡ３−１では、シミュレーションの結果として、設計値であるレイアウトパタンＰ１、Ｐ２、Ｐ３がマスクパタンＢ１、Ｂ２、Ｂ３となる。この領域では、マスクパタンＢ１の外縁が光近接効果の影響により、レイアウトパタンＰ１よりも拡大する。これにより、マスクパタンＢ１、Ｂ２間の距離は、レイアウトパタンＰ１、Ｐ２間の距離よりも短くなり、距離Ｌ１となる。危険／安全地図生成部１０２は、距離Ｌ１と距離Ｌ０とを比較する。ここでは、距離Ｌ１は距離Ｌ０に対して所定の範囲内で一致する（距離Ｌ０が所定の幅を有するときその範囲内に距離Ｌ１が含まれる）。この場合、危険度２２は“０”に設定され、エリアＡ３−１は、第２安全エリアとして危険／安全地図２０５に登録される。
【００４４】
図５を参照して、エリアＡ１−１では、シミュレーションの結果として、設計値であるレイアウトパタンＰ１、Ｐ２、Ｐ３がマスクパタンＢ１、Ｂ２、Ｂ３となる。この領域では、マスクパタンＢ１の外縁が光近接効果の影響により、レイアウトパタンＰ１よりも拡大する。これにより、マスクパタンＢ１、Ｂ２間の距離は、レイアウトパタンＰ１、Ｐ２間の距離よりも短くなり、距離Ｌ２となる。危険／安全地図生成部１０２は、距離Ｌ２と距離Ｌ０とを比較する。ここでは、距離Ｌ２は距離Ｌ０（距離Ｌ０が所定の幅を有するときその最小値）よりも短くなる。この場合、危険度２２は正の値に設定され、エリアＡ１−１は、危険エリアとして危険／安全地図２０５に登録される。危険／安全地図生成部１０２は、距離Ｌ２と距離Ｌ０との差（距離Ｌ０が所定の幅を有するときその最小値との差）に応じて危険度２２の大きさを決定する。距離Ｌ２と距離Ｌ０の差が大きいほど、危険度２２として大きな値（絶対値が大きい値）が設定される。エリアＡ１−１には、危険度“＋２”が設定される。
【００４５】
図６を参照して、エリアＡ１−３では、シミュレーションの結果として、設計値であるレイアウトパタンＰ１、Ｐ２、Ｐ３がマスクパタンＢ１、Ｂ２、Ｂ３となる。この領域では、マスクパタンＢ１の外縁が光近接効果の影響により、レイアウトパタンＰ１よりも拡大する。これにより、マスクパタンＢ１、Ｂ２間の距離は、レイアウトパタンＰ１、Ｐ２間の距離よりも短くなり、距離Ｌ３となる。危険／安全地図生成部１０２は、距離Ｌ３と距離Ｌ０とを比較する。ここでは、距離Ｌ３は距離Ｌ０（距離Ｌ０が所定の幅を有するときその最大値）よりも長くなる。この場合、危険度２２は負の値に設定され、エリアＡ３−１は、第１安全エリアとして危険／安全地図２０５に登録される。危険／安全地図生成部１０２は、距離Ｌ３と距離Ｌ０との差（距離Ｌ０が所定の幅を有するときその最大値との差）に応じて危険度２２の大きさを決定する。距離Ｌ３と距離Ｌ０の差が大きいほど、危険度２２としてちいさな値（絶対値が大きい値）が設定される。エリアＡ１−３には、危険度“−１”が設定される。
【００４６】
尚、図３（ｂ）を参照して、シミュレーションの対象（ここではリソグラフィシミュレーションの対象）とならず、危険度判定もされていない領域（例えばエリアＡ１−５〜Ａ３−５）も危険度“０”の第１安全エリアとして登録されることが好ましい。
【００４７】
以上のように、危険／安全地図生成部１０２は、シミュレーション結果に応じて、隣り合う素子や配線の間隔（スペース）が判定基準２０２で示される閾値よりも短く、両者が接触する可能性に応じて危険度を設定するとともに、スペース幅等が判定基準２０２よりも広くより緩やかな条件でコンパクション処理が可能な領域を特定することができる。
【００４８】
危険／安全地図生成部１０２は、シミュレーションされた領域（又は特定の素子や回路ブロック等）を危険度の判定領域として設定し、その領域毎（例えば素子毎）に危険度２２を算出しても良い。あるいは、危険／安全地図生成部１０２は、半導体チップ１０全体を複数の領域に分割し、それぞれの領域内におけるシミュレーションされたパタン（例えば所定の素子や配線又は回路ブロック等）を解析対象として抽出し、当該パタンの解析結果に応じた危険度を、当該素子が属する領域の危険度２２として設定しても良い。
【００４９】
危険／安全地図生成部１０２は、危険度が正と判定される危険パタンと、危険度が負又は０と判定される安全パタンとが、同一の領域内に存在する場合、危険パタンを優先して当該領域を危険エリアに設定する。このとき、同一領域内に複数の危険パタンが存在する場合、領域内で最も大きい危険度が当該領域の危険度２２に設定されることが好ましい。又、領域内に危険パタンがない場合、当該エリアは安全エリアに設定される。この場合も領域内で最も大きい危険度が、当該領域内の危険度として設定されることが好ましい。
【００５０】
判定基準２０２や危険／安全地図２０５の作成アルゴリズムは、シミュレーションされる製造工程の種類に応じて異なるものが用意される。例えば、電子密度分布シミュレーションに対する危険／安全地図２０５を作成する場合、判定基準２０２として、例えば、パタン間のスペースにおいて、所定の電子密度以上の領域がパタンからどのくらいはなれているかを示す距離が設定される。又、膜厚やデポジションシミュレーションに対する危険／安全地図２０５を作成する場合、判定基準２０２として所定の膜厚が設定される。
【００５１】
図２を参照して、設計基準２０３はデザインルールとも呼ばれ、製造プロセスに応じた素子や配線の寸法に関する基準値（上限値及び下限値）を含む。例えば、配線幅や配線間隔の下限値は、リソグラフィやメタルの蒸着、加工等の精度等の要素により決定される。一方、配線幅や配線間隔の上限値は、配線金属と層間絶縁膜の応力や、化学機械研磨の加工時の制限等により制限される。又、プラズマ雰囲気内での加工におけるアンテナ効果等を考慮してゲート長や金属配線長も設計基準２０３によって規定される。更に、エッチングの精度等によりパタン幅の下限値等も設計基準２０３によって規定される。
【００５２】
コンパクション条件生成部１０３は、危険／安全地図２０５に応じて、設計基準２０３を修正し、コンパクション条件２０６を生成する。コンパクションエンジン１０４は、設計基準２０３ではなくコンパクション条件２０６に従って設計されたレイアウトのコンパクション処理を行う。コンパクションエンジン１０４によるコンパクション方法は、通常のコンパクションエンジンと同様であるが、使用する寸法基準は、予め用意された設計基準２０３を修正して生成されたコンパクション条件２０６が用いられる。
【００５３】
図７は、コンパクション条件２０６の構成を示す図である。コンパクション条件生成部１０３は、危険／安全地図２０５に基づいて、場所毎及び工程毎に設計基準２０３を修正して、それぞれに対するコンパクション条件３３として設定する。このため、図７に示すように領域を特定するためのエリア識別子３１と、製造工程の種類を識別する工程名３２と、コンパクション条件３３とが対応付けられてコンパクション条件２０６として記録される。
【００５４】
コンパクション条件生成部１０３は、コンパクション処理を行う上で着目する工程を選択し、半導体チップ上に分割された領域毎の危険度に応じて設計基準２０３に対する修正量を設定する。そして、コンパクション条件生成部１０３は、設定した修正量に応じて領域毎（場所毎）に設計基準２０３を修正し、工程及び領域毎のコンパクション条件３３とする。
【００５５】
例えば、危険度２２が正の領域に対する設計基準２０３は、より厳しい基準となるように修正され、危険度２２が負の領域に対する設計基準２０３は、緩やかな基準となるように修正される。又、危険度２２が０の領域に対して設計基準２０３は修正されず、そのままコンパクション条件２０６として登録される。この際、危険度２２の絶対値が大きい程、設計基準２０３は大きく修正される。
【００５６】
具体例として、設計基準２０３に従うコンパクション処理にセルＣのパタンＰ１とパタンＰ２の間隔（スペース）がＸだけ短縮される場合を一例に危険度と危険度と設計基準２０８の修正量との関係について説明する。図４を参照して、エリアＡ３−１の危険度は“０”であるため、設計基準２０３がそのままコンパクション条件２０６として設定される。この場合、コンパクション処理によりパタンＰ１とパタンＰ２との間隔はＸだけ短縮される。図５を参照して、エリアＡ１−１の危険度は“＋２”であり、これに応じた修正量で修正された設計基準２０３が、コンパクション条件２０６として設定される。この場合、コンパクション条件２０６は、設計基準２０３より“＋２”に対応する値だけ厳しい基準となる。このため、コンパクション処理により、エリアＡ１−１におけるパタンＰ１とパタンＰ２との間隔はＸ−２だけ短縮される。図６を参照して、エリアＡ１−３の危険度は“−２”であり、これに応じた修正量で修正された設計基準２０３が、コンパクション条件２０６として設定される。この場合、コンパクション条件２０６は、設計基準２０３より“−２”に対応する値だけ緩やかな基準となる。このため、コンパクション処理により、エリアＡ１−３におけるパタンＰ１とパタンＰ２との間隔はＸ＋２だけ短縮される。同様に、危険度“＋５”の危険エリアではパタン間隔はＸ−５だけ短縮され、危険度“−３”の第１安全エリアでは、パタン間隔はＸ＋３だけ短縮される。
【００５７】
通常、設計基準２０３に従ってコンパクション処理が行われることで、ホットスポットやアンダーエッチング等の不具合の発生を抑制することができる。しかし、実際の製造性能は、設計基準２０３と異なる場合がある。例えば、設計基準２０３が製造性能に比べて緩やかである場合、設計基準２０３を遵守してコンパクションをおこなっても製造工程によってホットスポットやアンダーエッチング等が発生する場合がある。これとは逆に、設計基準２０３が製造性能に比べて厳しい場合、設計基準２０３を遵守してコンパクションをおこなうと、縮小の余地がある領域を縮小することができない。
【００５８】
本発明による設計支援装置は、実際の製造性能や電気的特性に応じたシミュレーションによって生成した危険／安全地図２０５に応じて、設計基準２０３を修正している。このため、本発明によれば、実際の製造性能に応じて不具合の発生を回避することができる。又、半導体チップ上の場所毎の危険度に応じて場所毎に異なるコンパクション条件２０６下でコンパクション処理が行われる。ここでは、危険度が所定の値より高い領域（場所）に対して、設計基準２０３より厳しい基準（コンパクション条件２０６）が生成される。又、危険度が所定の値より低い領域（場所）に対して、設計基準２０３を緩和した基準（コンパクション条件２０６）が生成される。すなわち、半導体チップ上の場所毎にことなる素子構造や製造工程上の特性に応じた不具合の発生を抑制することが可能となる。更に、実際の製造性能や電気的特性に応じたシミュレーションに応じて安全エリアを特定し、この領域に対して緩和した条件でコンパクションを行っている。これにより、上述の縮小の余地のある領域を縮小することが可能となり、回路面積（チップ面積）を縮小することができる。以上のことから、本発明によれば、製造歩留まりを向上させるとともに回路規模を縮小することが可能となる。
【００５９】
回路設計動作（コンパクション動作）
次に、図８を参照して、本発明による半導体集積回路の設計方法（コンパクション方法）を説明する。図８は、本発明によるコンパクション処理の動作の一例を示すフロー図である。ここでは、事前に半導体集積回路のレイアウトが設計され、レイアウトデータ２０４として記憶装置に記録されているものとする。
【００６０】
先ず、設計支援装置は、レイアウトフェーズにおいて設計されたレイアウトデータ２０４に対し物理モデル２０１を利用したシミュレーションを行う（ステップＳ２１）。ここでは、最初に、レイアウトデータ２０４に基づいて、シミュレーション対象となる領域と、シミュレーションの内容を設定する。シミュレーション対象となる領域は、半導体チップを複数の領域（計算対象領域）に分割し、その中でシミュレーション対象となる素子や配線、又は論理ブロック等を選択することで設定する。あるいは、半導体チップ上で不具合となる可能性が高い領域（計算対象領域）を指定し、当該領域をシミュレーション対象として設定する。シミュレーションの内容としては、不具合が起こりやすい製造工程や、半導体チップの電気的特性を、作成する半導体チップの特性に応じて選択することが好ましい。シミュレーションの内容を選択可能とすることで、特定の電気的特性に応じた不具合や、特定の製造工程に応じた不具合の発生を選択的に抑制することが可能となる。
【００６１】
次に、設計支援装置は、ステップＳ２１におけるシミュレーション結果に応じて危険／安全地図２０５を作成する（ステップＳ２２）。ここでは、例えば、シミュレーションされた製造工程や電気的特性の種類別にチップ上の領域（計算対象領域）毎の危険度が算出され、危険／安全地図２０５として記録される。危険／安全地図２０５は、半導体チップの各層に応じて生成されることが好ましい。
【００６２】
設計支援装置は、危険／安全地図に従い設計基準２０３を修正し、場所毎及び工程毎（又は電気的特性毎）のコンパクション条件２０６を作成する（ステップＳ２３）。設計支援装置は、コンパクション条件２０６に従い設計レイアウトに対してコンパクション処理を行い、レイアウトデータ２０５を更新する（ステップＳ２４、Ｓ２５）。これにより、半導体チップ上の場所毎に応じて適切なコンパクション処理が可能となり、危険エリアにおける不具合発生の抑制のみならず、安全エリアの更なる縮小を実現できる。
【００６３】
ステップＳ２３において生成されたコンパクション条件２０６は、新たな設計基準２０３として利用可能である。この場合、同様な機能ブロック等を有する半導体集積回路のレイアウトを設計する際、新たな設計基準２０３を利用することで、物理モデル２０１を用いたシミュレーションをすることなく製造工程等に起因する不具合が低減されるレイアウ設計が可能となる。又、ステップＳ２１におけるシミュレーションの内容を変更して、上述の動作を行うことで、製造工程（プロセス）に応じたコンパクション条件２０６を生成及び記録することができる。例えばリソグラフィ工程やエッチング工程のそれぞれに対応するコンパクション条件２０６を生成及び記録することができる。
【００６４】
コンパクション処理されたレイアウトデータ２０５は、半導体集積回路の製造工程においてマスクパタンの形成処理に利用される。その後、マスクパタンを利用してリソグラフィ工程、露光工程、エッチング工程等を経て回路パタンが形成され、回路パタンに応じて基板上に各種素子が形成されることで、半導体集積回路が作製される。本発明によれば、光近接効果によるホットスポットや、アンダーエッチング、あるいは電荷分布異常等の不具合が低減された半導体集積回路を作製することができ、製品歩留まりを向上させることが可能となる。
【００６５】
以上のことから、本発明による設計方法では、実際の製造性能や電気的特性に応じたシミュレーションによって生成した危険／安全地図２０５に応じて、設計基準２０３を修正している。このため、実際の製造性能に応じて不具合の発生を回避することができる。又、危険度が高い場所に対しては厳しい基準となるように設計基準２０３が修正され、危険度が低い場所に対しては設計基準２０３を緩和するように修正される。これは、製造段階では、半導体チップに対して一律の条件で各プロセスが行われるが、設計段階において場所毎に異なる条件でレイアウトの修正が行われることを意味する。すなわち、半導体チップ上の場所毎にことなる素子構造や製造工程上の特性に応じた不具合の発生を抑制することが可能となる。
【００６６】
更に、実際の製造性能や電気的特性に応じたシミュレーションに応じて安全エリアを特定し、この領域に対して緩和した条件でコンパクションを行っている。これにより、縮小の余地のある領域を特定して縮小することが可能となり、回路面積（チップ面積）を従来に比べて更に縮小することができる。
【００６７】
以上のことから、本発明によれば、製造歩留まりを向上させるとともに回路規模を縮小することが可能となる。
【００６８】
以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。シミュレータ部１０１で使用される物理モデル２０１は、図示しない他の装置や入力装置から入力されたパラメータでも良い。
【符号の説明】
【００６９】
１００：設計支援プログラム
１０１：シミュレータ部
１０２：危険／安全地図生成部
１０３：コンパクション条件生成部
１０４：コンパクションエンジン
２０１：物理モデル
２０２：判定基準
２０３：設計基準
２０４：レイアウトデータ
２０５：危険／安全地図
２０６、３３：コンパクション条件
２１、３１：エリア識別子
２２：危険度
２３、３２：工程名
【図１】
2011090438.tif 000003
【図２】
2011090438.tif 000004
【図３】
2011090438.tif 000005
【図４】
2011090438.tif 000006
【図５】
2011090438.tif 000007
【図６】
2011090438.tif 000008
【図７】
2011090438.tif 000009
【図８】
2011090438.tif 000010