(57)【要約】【課題】従来に比してメモリセルの積層数を抑えながら記憶密度を高めることができる不揮発性半導体記憶装置を提供する。【解決手段】柱状の半導体膜１３１の側面に形成される電荷蓄積層１３３、および電荷蓄積層１３３上に形成されるゲート電極膜１３４を備えるトランジスタが半導体膜１３１の高さ方向に複数設けられるメモリストリングスＭＳが、半導体基板１０１上に略垂直にマトリックス状に配置され、第１の方向に配置されたメモリストリングスＭＳの同じ高さのトランジスタのゲート電極膜１３４間が接続された不揮発性半導体記憶装置において、第１の方向に隣接するメモリストリングスＭＳの少なくとも最上層のトランジスタ形成位置における半導体膜１３１間の距離は、電荷蓄積層１３３の厚さの２倍よりも小さい。【選択図】図２−１
2011138945.tif 000002
【特許請求の範囲】
【請求項１】
柱状の半導体膜の側面に形成されるゲート誘電体膜、および前記ゲート誘電体膜上に形成されるゲート電極膜を備えるトランジスタが前記半導体膜の高さ方向に複数設けられるメモリストリングスが、基板上に略垂直にマトリックス状に配置され、第１の方向に配置された前記メモリストリングスの同じ高さの前記トランジスタの前記ゲート電極膜間が接続された不揮発性半導体記憶装置において、
前記第１の方向に隣接する前記メモリストリングスの少なくとも最上層の前記トランジスタ形成位置における前記半導体膜間の距離は、前記ゲート誘電体膜の厚さの２倍よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の方向に隣接する前記メモリストリングスのすべての前記トランジスタ形成位置における前記半導体膜間の距離は、前記ゲート誘電体膜の厚さの２倍よりも小さく、
前記第１の方向に配列した前記メモリストリングスの各高さの前記トランジスタ形成位置に形成される前記ゲート電極膜は、前記半導体膜を挟んで前記第１の方向に垂直な第２の方向に電気的に分割され、前記分割された各ゲート電極膜に前記トランジスタの駆動回路に接続される配線が接続されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記半導体膜は、Inversion型のトランジスタのチャネルとして動作することを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート誘電体膜は、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜が順に積層された構成を有し、
前記第１の方向に隣接する前記メモリストリングスのすべての前記トランジスタの形成位置における前記半導体膜間の距離は、前記トンネル絶縁膜と前記チャージトラップ膜の膜厚の２倍よりも大きいことを特徴とする請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
【請求項５】
前記柱状の半導体膜は、中空の柱状の半導体膜によって構成され、
前記中空の柱状の半導体膜の内部に絶縁膜が埋め込まれていることを特徴とする請求項１〜４のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリの分野では、リソグラフィ技術の解像度の限界に制約されることなく高集積化を達成することが可能な積層型メモリが注目されている。たとえば、側面を覆うように電荷蓄積層としての絶縁膜が形成された柱状の半導体膜と交差するように高さ方向に所定の間隔をおいて平板形状の電極が複数配置されるメモリストリングスが２次元的にマトリックス状に配置され、所定の方向に隣接するメモリストリングス間で平板形状の電極が共有された構造の不揮発性半導体記憶装置が提案されている（たとえば、特許文献１参照）。
【０００３】
このような不揮発性半導体記憶装置は、つぎのようにして製造される。まず、周辺回路を形成した半導体基板上に、制御ゲートとなる導電性不純物を添加した多結晶シリコン膜と、制御ゲート間の絶縁膜となる酸化ケイ素膜とを交互に複数層積層する。ついで、多結晶シリコン膜と酸化ケイ素膜からなる積層膜を貫通するようにメモリプラグホールを形成する。そして、このメモリプラグホールの内壁にのみＯＮＯ膜を形成し、さらにこのメモリプラグホールを埋めるようにアモルファスシリコン層を形成し最終的に結晶化させることで、上記構造の不揮発性半導体記憶装置が得られる。
【０００４】
このように、従来の方法では、多結晶シリコン膜と酸化ケイ素膜の積層膜に形成したメモリプラグホールにＯＮＯ膜を形成してから柱状のアモルファスシリコン層を形成しなければならない。そのため、電極が共有される方向の隣接するメモリストリングス間に、平板状の電極が入り込む構造となり、隣接する柱状のアモルファスシリコン層との間の距離を縮めることが困難であるという問題点があった。このように平面上でのメモリセルの配置に制約があり、セル面積の縮小化には限界があるため、記憶密度を高めるには多結晶シリコン層の積層数を増加させなければならない。たとえば、ハーフピッチの目標を２０ｎｍとした場合には、従来の構造ではハーフピッチが６５〜５０ｎｍ程度が微細化の限界であるので、多結晶シリコン層の積層数は１０以上になってしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７１９１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、ゲート誘電体膜が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスが２次元的にマトリックス状に配置され、所定の方向に隣接する同じ高さのゲート電極膜が接続された構造の不揮発性半導体記憶装置において、従来に比してメモリセルの積層数を抑えながら記憶ビット密度を高めることができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、柱状の半導体膜の側面に形成されるゲート誘電体膜、および前記ゲート誘電体膜上に形成されるゲート電極膜を備えるトランジスタが前記半導体膜の高さ方向に複数設けられるメモリストリングスが、基板上に略垂直にマトリックス状に配置され、第１の方向に配置された前記メモリストリングスの同じ高さの前記トランジスタの前記ゲート電極膜間が接続された不揮発性半導体記憶装置において、前記第１の方向に隣接する前記メモリストリングスの少なくとも最上層の前記トランジスタ形成位置における前記半導体膜間の距離は、前記ゲート誘電体膜の厚さの２倍よりも小さいことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明によれば、ゲート誘電体膜が側面に形成された柱状の半導体膜と交差するゲート電極膜が高さ方向に複数配置されるメモリストリングスが２次元的にマトリックス状に配置され、所定の方向に隣接する同じ高さのゲート電極膜が接続された構造の不揮発性半導体記憶装置において、従来に比してメモリセルの積層数を抑えながら記憶ビット密度を高めることができるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。
【図２−１】図２−１は、第１の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その１）。
【図２−２】図２−２は、第１の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その２）。
【図３】図３は、メモリセル部のメモリセルトランジスタが形成される領域の一部を切り出した斜視図である。
【図４−１】図４−１は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図４−２】図４−２は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図４−３】図４−３は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図４−４】図４−４は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図４−５】図４−５は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図４−６】図４−６は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図４−７】図４−７は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図４−８】図４−８は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図４−９】図４−９は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図４−１０】図４−１０は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図５−１】図５−１は、第２の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その１）。
【図５−２】図５−２は、第２の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その２）。
【図６−１】図６−１は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図６−２】図６−２は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図６−３】図６−３は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図６−４】図６−４は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図６−５】図６−５は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図６−６】図６−６は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図６−７】図６−７は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図６−８】図６−８は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図６−９】図６−９は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【図６−１０】図６−１０は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１０）。
【図７】図７は、本発明の実施の形態による不揮発性半導体記憶装置のメモリセルの構造の一例を模式的に示す断面図である。
【図８】図８は、半導体膜の配置方法の一例を示す図である。
【図９】図９は、第１と第２の実施の形態の構造を有する不揮発性半導体記憶装置のスケーリングシナリオの一例を示す図である。
【図１０】図１０は、第４の実施の形態による不揮発性半導体記憶装置のメモリセル部とワード線コンタクト部の一部を切り出した斜視図である。
【図１１−１】図１１−１は、第４の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その１）。
【図１１−２】図１１−２は、第４の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その２）。
【図１２−１】図１２−１は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１２−２】図１２−２は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１２−３】図１２−３は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１２−４】図１２−４は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１２−５】図１２−５は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１２−６】図１２−６は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１２−７】図１２−７は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１２−８】図１２−８は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図１３】図１３は、半導体膜に電荷蓄積層とゲート電極膜を形成した状態のメモリセル部とワード線コンタクト部の状態を模式的に示す一部斜視図である。
【図１４−１】図１４−１は、第５の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その１）。
【図１４−２】図１４−２は、第５の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図である（その２）。
【図１５−１】図１５−１は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その１）。
【図１５−２】図１５−２は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その２）。
【図１５−３】図１５−３は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その３）。
【図１５−４】図１５−４は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その４）。
【図１５−５】図１５−５は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その５）。
【図１５−６】図１５−６は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その６）。
【図１５−７】図１５−７は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その７）。
【図１５−８】図１５−８は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その８）。
【図１５−９】図１５−９は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である（その９）。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態にかかる不揮発性半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる不揮発性半導体記憶装置の斜視図と断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１１】
以下の実施の形態は、基板に垂直に柱状に設けられたチャネルとしての半導体膜と、半導体膜の側面に電荷蓄積層を介して設けられるゲート電極膜とを有するＳＧＴ（Surrounding  Gate  Transistor）型のメモリセル（トランジスタ）が、高さ方向に複数設けられた構造の不揮発性半導体記憶装置に適用されるものである。そこで、最初にこのような不揮発性半導体記憶装置の全体的な構造の一例について説明を行い、その後に、各実施の形態について説明を行う。
【００１２】
図１は、不揮発性半導体記憶装置の構造の一例を模式的に示す斜視図である。不揮発性半導体記憶装置１は、メモリセル部１１、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３、ドレイン側選択ゲート線駆動回路１４、センスアンプ１５、ワード線１６、ソース側選択ゲート線１７、ドレイン側選択ゲート線１８、ビット線１９などを有している。
【００１３】
メモリセル部１１は、複数のメモリセルトランジスタ（以下、単にメモリセルともいう）と、メモリセルトランジスタ列の上端および下端にそれぞれ設けられるドレイン側選択トランジスタおよびソース側選択トランジスタとを有するメモリストリングスが基板上にマトリックス状に配置された構成を有する。後述するように、メモリセルトランジスタは、チャネルとなる柱状の半導体膜の側面に電荷蓄積層を介して制御ゲート電極が設けられる構造を有し、ドレイン側選択トランジスタおよびソース側選択トランジスタは、柱状の半導体膜の側面にゲート誘電体膜としての電荷蓄積層を介して選択ゲート電極が設けられる構造を有している。ここでは、１つのメモリストリングスに４層のメモリセルが設けられている場合を例示している。
【００１４】
ワード線１６は、所定の方向に隣接するメモリストリングスの同じ高さのメモリセルの制御ゲート電極間を接続している。このワード線１６の延在する方向を、以下では、ワード線方向という。また、ソース側選択ゲート線１７は、ワード線方向に隣接するメモリストリングスのソース側選択トランジスタの選択ゲート電極間を接続し、ドレイン側選択ゲート線１８は、ワード線方向に隣接するメモリストリングスのドレイン側選択トランジスタの選択ゲート電極間を接続している。さらに、ビット線１９は、ワード線方向に交差する方向（ここでは直交方向）で、各メモリストリングスの上部と接続するように設けられる。以下では、ビット線１９の延在する方向を、ビット線方向という。
【００１５】
ワード線駆動回路１２は、ワード線１６に印加する電圧を制御する回路であり、ソース側選択ゲート線駆動回路１３は、ソース側選択ゲート線１７に印加する電圧を制御する回路であり、ドレイン側選択ゲート線駆動回路１４は、ドレイン側選択ゲート線１８に印加する電圧を制御する回路である。また、センスアンプ１５は、選択されたメモリセルから読み出した電位を増幅する回路である。なお、以下の説明では、ソース側選択ゲート線１７およびドレイン側選択ゲート線１８を区別する必要がない場合には、単に選択ゲート線と表記する。また、ソース側選択トランジスタおよびドレイン側選択トランジスタについても区別する必要がない場合には、単に選択トランジスタと表記する。
【００１６】
メモリセル部１１のワード線１６、ソース側選択ゲート線１７およびドレイン側選択ゲート線１８と、ワード線駆動回路１２、ソース側選択ゲート線駆動回路１３およびドレイン側選択ゲート線駆動回路１４とは、メモリセル部１１に設けられたワード線コンタクト部２０で、それぞれコンタクトを介して接続される。ワード線コンタクト部２０は、メモリセル部１１のワード線駆動回路１２側に設けられており、各高さのメモリセルと選択トランジスタに接続されるワード線１６と選択ゲート線１７，１８が階段状に加工された構造となっている。
【００１７】
（第１の実施の形態）
図２−１〜図２−２は、第１の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図２−１（ａ）はメモリセル部の平面断面図であり、図２−１（ｂ）は（ａ）のＡ−Ａ断面図であり、図２−１（ｃ）は（ａ）のＢ−Ｂ断面図であり、図２−２はワード線コンタクト部のビット線方向に垂直な方向の断面図である。なお、図２−１（ａ）は、図２−１（ｂ）、（ｃ）のＣ−Ｃ断面に相当している。また、図３は、メモリセル部のメモリセルトランジスタが形成される領域の一部を切り出した斜視図である。
【００１８】
メモリセル部１１には、図２−１（ａ）〜（ｃ）に示されるように、柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成されたメモリセルＭＣを含むメモリストリングスＭＳが、ソース領域１１１が形成された半導体基板１０１上に、略垂直にマトリックス状に配置されている。ここでは、柱状の半導体膜１３１は、Ｐ型多結晶シリコンなどのＰ型の半導体材料によって構成されているものとする。
【００１９】
メモリストリングスＭＳは、柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成された構造のトランジスタが、高さ方向に複数直列に接続された構造を有しているが、このうち上下両端のトランジスタは選択トランジスタである。図２−１（ｂ）、（ｃ）では、下側にソース側選択トランジスタＳＧＳが配置され、上側にドレイン側選択トランジスタＳＧＤが配置されている。これらの２つの選択トランジスタＳＧＳ，ＳＧＤ間に１以上のメモリセルトランジスタＭＣが所定の間隔をおいて形成される。上記したように、第１の実施の形態では、選択トランジスタＳＧＳ，ＳＧＤの構造は、メモリセルトランジスタＭＣと同じ構造を有している。また、メモリストリングスＭＳの上端には、ドレイン領域１１２が形成されている。さらに、メモリセル部１１では、所定の方向に配列するメモリストリングスＭＳの選択トランジスタＳＧＳ，ＳＧＤの選択ゲート電極は互いに接続され、所定の方向に配列するメモリストリングスＭＳの同じ高さのメモリセルトランジスタＭＣの制御ゲート電極も互いに接続される。なお、以下では、制御ゲート電極と選択ゲート電極とを区別する必要がない場合には、ゲート電極膜１３４というものとする。
【００２０】
具体的には、図２−１（ｃ）に示されるように、チャネルとして機能する柱状の半導体膜１３１の側面には、半導体膜１３１の周囲を囲むスペーサ膜１２１が高さ方向に所定の間隔で形成されており、このスペーサ膜１２１を含む柱状の半導体膜１３１の側面を電荷蓄積層１３３が被覆し、上下のスペーサ膜１２１に挟まれる領域の柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成される。ここで、柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成される上下のスペーサ膜１２１に挟まれる領域が、１つのトランジスタとして機能する。メモリストリングスＭＳの上下両端に配置されるトランジスタは選択トランジスタＳＧＳ，ＳＧＤとなり、２つの選択トランジスタＳＧＳ，ＳＧＤに挟まれる１以上のトランジスタがメモリセルトランジスタＭＣとなる。ここでは、２つの選択トランジスタＳＧＳ，ＳＧＤ間に４つのメモリセルトランジスタＭＣが形成される場合が示されている。
【００２１】
ワード線コンタクト部２０には、図２−２に示されるように、メモリセル部１１から延長されるゲート電極膜１３４が積層して配置される。ゲート電極膜１３４は、下層のゲート電極膜１３４が露出するように、階段状の構成を有している。なお、ワード線コンタクト部２０では、ゲート電極膜１３４の周囲は、電荷蓄積層１３３で囲まれており、上下に隣接する電荷蓄積層１３３で囲まれたゲート電極膜１３４の間には、スペーサ膜１２１が形成される構造となっている。
【００２２】
ワード線コンタクト部２０での階段状のゲート電極膜１３４上には平坦化膜１４１が形成され、メモリセル部１１のメモリストリングスＭＳ上、ワード線コンタクト部２０の平坦化膜１４１上、およびビット線方向に隣接するメモリストリングスＭＳ間には、層間絶縁膜１４３が形成される。平坦化膜１４１としては、たとえばシリコン酸化膜を用いることができ、層間絶縁膜１４３としては、たとえばＴＥＯＳ（Tetraethyl  orthosilicate）／Ｏ3膜を用いることができる。
【００２３】
層間絶縁膜１４３上には、ビット線やソース側選択ゲート線、ドレイン側選択ゲート線などを有する多層配線層が形成される。ここでは、層間絶縁膜１４３上に、配線層１５１、層間絶縁膜１６１、配線層１５２、層間絶縁膜１６２、配線層１５３および層間絶縁膜１６３が順に形成されている。配線層１５１は、メモリセル部１１の各メモリストリングスＭＳの上面およびワード線コンタクト部２０のゲート電極膜１３４と、コンタクト１４５によって接続されている。コンタクト１４５と配線層１５１〜１５３の材料としては、たとえばＷやＡｌを用いることができる。
【００２４】
ここで、半導体基板１０１および柱状の半導体膜１３１の材料は、たとえば、Ｓｉ，Ｇｅ，ＳｉＧｅ，ＳｉＳｎ，ＰｂＳ，ＧａＡｓ，ＩｎＰ，ＧａＰ，ＧａＮ，ＺｎＳｅまたはＩｎＧａＡｓＰなどの中から選択することができる。柱状の半導体膜１３１は、単結晶半導体で構成されてもよいし、多結晶半導体から構成されてもよい。
【００２５】
また、電荷蓄積層１３３として、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の構造を有するものを用いることができ、たとえば、ＯＮＯ（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）構造を用いるようにしてもよいし、ＡＮＯ（酸化アルミニウム膜／シリコン窒化膜／シリコン酸化膜）構造を用いるようにしてもよい。または、ＡＮＯ構造の酸化アルミニウム膜に代えて、ＨｆＯ2，Ｌａ2Ｏ3，Ｐｒ2Ｏ3，Ｙ2Ｏ3，ＺｒＯ2などの金属酸化膜、あるいはこのような金属酸化膜を複数種組み合わせた膜を用いるようにしてもよい。また、これらの構造において、トンネル絶縁膜としてＯＮＯ膜を用いてもよい。
【００２６】
さらに、ゲート電極膜１３４の材料として、たとえばＷ，ＴａＮ，ＴｉＮ，ＴｉＡｌＮ，ＷＮ，ＷＳｉ，ＣｏＳｉ，ＮｉＳｉ，ＰｒＳｉ，ＮｉＰｔＳｉ，ＰｔＳｉ，Ｐｔ，Ｒｕ，ＲｕＯ2，Ｂドープ多結晶シリコン膜、Ｐドープ多結晶シリコン膜などの導電体膜を単独で、または積層して用いることができる。また、スペーサ膜１２１の材料として、たとえばシリコン酸化膜を用いるようにしてもよいし、有機膜を用いるようにしてもよい。
【００２７】
第１の実施の形態では、図３に示されるように、メモリストリングスＭＳの少なくとも最上部に形成されるトランジスタで、ワード線方向に隣接するメモリストリングスＭＳの同じ高さのトランジスタの間にゲート電極膜１３４が挿入されないように、電荷蓄積層１３３が隣接するトランジスタ間で交わった形状を有している。具体的には、ゲート電極膜１３４を共有するトランジスタにおいて、少なくとも最上層のトランジスタの電荷蓄積層１３３を、隣接するメモリセルトランジスタとの間で一部共有する構造としている。
【００２８】
このような構造とするためには、ワード線方向に隣接するメモリストリングスＭＳの最上層のトランジスタ形成位置において、次式（０）が成立するようにメモリストリングスＭＳ（半導体膜１３１）が配置される。ただし、隣接する半導体膜１３１（チャネル）間の距離をＬとし、トンネル絶縁膜１３３Ａの厚さをｔTNLとし、チャージトラップ膜１３３Ｂの厚さをｔCTとし、チャージブロック膜１３３Ｃの厚さをｔCBとする。
Ｌ＜（ｔTNL＋ｔCT＋ｔCB）×２  ・・・（０）
【００２９】
（０）式の条件を満たす構造では、少なくとも最上層の隣接する２つのトランジスタでは、チャージブロック膜１３３Ｃの一部が交わった（merge）構造になるので、ワード線方向に隣接する半導体膜１３１間の距離を詰めることができる。なお、チャージトラップ膜１３３Ｂまでを隣接するトランジスタ間で交わらせることで、さらなる微細化を実現することができるが、チャージトラップ膜１３３Ｂを交わらせてしまうと、チャージトラップ膜１３３Ｂ内に蓄えられた電荷が、交わった部分を介して隣接するトランジスタに漏出してしまう可能性があるために好ましくない。このため、隣接する半導体膜１３１間の距離Ｌは、次式（１）を満たすように設定することが好ましい。
Ｌ＞（ｔTNL＋ｔCT）×２  ・・・（１）
【００３０】
なお、本構造では、柱状の半導体膜１３１の側面に電荷蓄積層１３３が被覆される構造となるので、トンネル絶縁膜１３３Ａとチャージブロック膜１３３Ｃとでは曲率半径が異なる。そのため、曲率半径の小さいトンネル絶縁膜１３３Ａにより強く電界を集中させることができるので、平面ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）構造に比べて大幅に書き込み／消去特性を改善することができると共にＭＬＣ（Multi-Level  Cell）動作を行うのに有効である。
【００３１】
上述した説明では、半導体膜１３１をＰ型多結晶シリコン膜で構成し、Inversion型のトランジスタが接続される積層メモリとしている。Inversion型は各ゲート電極に電圧を印加することによって形成される空乏層を繋いでチャネルを形成するトランジスタであり、チャネルに通常電子が存在しないので、非選択セルにＶpassが印加されてもプログラムディスターブやリードディスターブによる誤動作が起こりにくい。また、チャネルとなる半導体膜１３１がＰ-型なので、消去時に半導体基板１０１からホールを容易に引き込むことができるので、消去特性がよい。さらに、後述するように、Depletion型の場合とは異なり選択トランジスタの作り分けが不要である。なお、上述した説明において、半導体膜１３１をＮ型多結晶シリコン膜で構成し、Depletion型のトランジスタとして駆動させることも可能である。ただし、この場合には、メモリセルＭＣ列の上下に配置される選択トランジスタＳＧＳ，ＳＧＤを、ノーマリーオフの選択トランジスタとするために、そのチャネル部分を、Ｐ型多結晶シリコン膜にしてInversion型のトランジスタとして駆動させるようにすればよい。
【００３２】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図４−１〜図４−１０は、第１の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ワード線方向の断面を示し、（ｂ）は、ワード線方向に垂直な方向の断面を示し、（ｃ）は、（ａ）のＤ−Ｄ線で切った場合の平面断面図を示しており、（ｄ）は、（ｂ）のＥ−Ｅ線で切った場合の平面断面図を示しており、（ｅ）は、ワード線コンタクト部のワード線方向の断面を示している。
【００３３】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。また、図４−１に示されるように、半導体基板１０１のメモリセル部に、イオン注入法によって所定の導電型の不純物を打ち込み、活性化させることで、ソース領域１１１を形成する。このソース領域１１１は、たとえばＮ型とすることができる。
【００３４】
ついで、半導体基板１０１の全面にＰＥＣＶＤ（Plasma-Enhanced  Chemical  Vapor  Deposition）法などの成膜法によって、メモリセルを構成するスペーサ膜１２１と犠牲膜１２２を交互に複数層積層し、最後はスペーサ膜１２１で終わるようにする。また、最上層のスペーサ膜１２１上に、ＣＭＰ（Chemical  Mechanical  Polishing）処理時のストッパとなるストッパ膜１２３を形成し、積層膜を形成する。ここでは、犠牲膜１２２が６層となるように積層させる。犠牲膜１２２として、後のウエットエッチングによる処理で、スペーサ膜１２１に比してエッチングレートが大きな絶縁材料が選択される。たとえば、スペーサ膜１２１としては、シリコン酸化膜を用いることができ、犠牲膜１２２としては、シリコン窒化膜を用いることができる。また、ストッパ膜１２３としては、たとえばシリコン窒化膜を用いることができる。なお、積層膜を形成する方法として、ＰＥＣＶＤ法以外にも、ＳＡＣＶＤ（Sub-Atmospheric  CVD）法、ＬＰＣＶＤ（Low  Pressure  CVD）法、スパッタ法、Spin-On  Dielectric（ＳＯＤ）などの技術を適宜組み合わせて用いることも可能である。
【００３５】
その後、図４−２に示されるように、ストッパ膜１２３上の全面に図示しないマスク膜を形成し、リソグラフィ技術と反応性イオンエッチング技術（以下、ＲＩＥ（Reactive  Ion  Etching）法という）によって、スペーサ膜１２１と犠牲膜１２２とストッパ膜１２３とからなる積層膜を一括加工して、後にチャネルとなる半導体膜１３１を埋め込む貫通孔１３５をメモリセル部に形成する。この貫通孔１３５は、メモリセル部にマトリックス状に配置され、その底部は半導体基板１０１に連通している。ここで、マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。続いて、マスク膜を除去する。これによって、半導体膜１３１の鋳型が形成される。
【００３６】
ついで、図４−３に示されるように、ＬＰＣＶＤ法などの成膜法によって、チャネルとなる半導体膜１３１を形成する。このとき、半導体膜１３１は、貫通孔１３５内に埋め込まれ、下端が半導体基板１０１と接続するように形成される。ここで、半導体膜１３１としては、たとえばＢドープ多結晶シリコン膜を用いることができ、このときのＢ濃度は、たとえば１×１０17〜１×１０18ｃｍ-3に設定することができる。なお、半導体膜１３１は、貫通孔１３５を完全に埋め込むように形成してもよいし、マカロニ状に中空に埋め込むように形成してもよい。中空に埋め込む場合には、ゲート電極膜１３４で制御する半導体膜１３１の肉厚が積層されたメモリセルＭＣ間で等しくなるので、しきい値電圧（Ｖｔｈ）のばらつきを抑制するのに有効である。以下の説明では、貫通孔１３５を完全に半導体膜１３１で埋め込むように形成する場合を例示する。また、半導体膜１３１として、ＬＰＣＶＤ法以外にも、レーザアニールもしくはＮｉ触媒法で結晶化させた多結晶シリコン膜、または単結晶シリコン膜を用いてもよい。
【００３７】
その後、ＲＩＥ法によってエッチバックを行って、ストッパ膜１２３上の半導体膜１３１を除去する。これによって、貫通孔１３５内にのみ半導体膜１３１が残存する。続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、ドレイン領域１１２を形成する。ここでは、不純物元素として、たとえば砒素を用いることができる。
【００３８】
ついで、図４−４〜図４−６に示されるように、リソグラフィ技術とＲＩＥ法を用いて、ワード線コンタクト部の積層膜を階段状に加工する処理を行う。ここで、積層膜について、下から順に第１のスペーサ膜１２１、第１の犠牲膜１２２、第２のスペーサ膜１２１、第２の犠牲膜１２２、・・・、第６のスペーサ膜１２１、第６の犠牲膜１２２、第７のスペーサ膜１２１というものとする。
【００３９】
まず、図４−４では、ワード線コンタクト部の中央付近からメモリセル部とは反対側の端部に至る領域において、ストッパ膜１２３から第５のスペーサ膜１２１までを除去する。これによって、２段の段差が形成される。その後、同様の加工を２回繰り返すことで、階段状に各層の犠牲膜１２２が露出した構造のワード線コンタクト部が加工される。具体的には、図４−４で形成された上段の平坦部分の中央付近から１段目の段差部に至る領域において、ストッパ膜１２３から第６のスペーサ膜１２１までと、下段の平坦部分の中央付近からメモリセル部とは反対側の端部に至る領域において、第４の犠牲膜１２２から第３のスペーサ膜１２１までと、を同時に除去する。これによって、図４−５に示されるように４段の段差が形成される。さらに、図４−５で形成された最上段の平坦部分のメモリセル部との隣接部付近から上から１つ目の段差部に至る領域において、ストッパ膜１２３と第６のスペーサ膜１２１が除去される。また、これと同時に上から２段目〜４段目の平坦部分では、それぞれの平坦部分の中央付近からメモリセル部とは反対側の端部に至る領域において、１層分の犠牲膜１２２とスペーサ膜１２１が除去される。これによって、図４−６に示されるように７段の段差が形成され、ワード線コンタクト部が形成される。
【００４０】
ついで、図４−７に示されるように、半導体基板１０１の全面に、平坦化膜１４１を形成する。平坦化膜１４１として、たとえばシリコン酸化膜を用いることができる。その後、ストッパ膜１２３が露出するまで、ＣＭＰ技術によって平坦化する。
【００４１】
その後、半導体基板１０１の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、スペーサ膜１２１と犠牲膜１２２とストッパ膜１２３とからなる積層膜、および平坦化膜１４１を、一括加工してトレンチ１４２を形成する。このトレンチ１４２は、ビット線方向に隣接する半導体膜１３１間を切断するように、ワード線方向に延在する形状を有する。ここで、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１４２を形成した後、マスク膜を除去する。
【００４２】
ついで、図４−８に示されるように、ウエットエッチングによって、犠牲膜１２２を選択的に除去することによって、上下のスペーサ膜１２１間に空洞１２２ａを形成する。このとき、半導体膜１３１が柱となって、スペーサ膜１２１を支えているので、空洞１２２ａがつぶれることはない。ここで、スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２２にシリコン窒化膜を用いる場合には、ウエットエッチングの薬液としては、シリコン窒化膜がシリコン酸化膜に比して選択的にエッチングされるように、たとえば、熱燐酸を用いることができる。この犠牲膜１２２が除去された後の空洞１２２ａは、後のＭＯＮＯＳ構造を形成する際の鋳型となる。
【００４３】
その後、図４−９に示されるように、ＣＶＤ法などの成膜法によって、一部がスペーサ膜１２１で覆われた柱状の半導体膜１３１の側面が覆われるように、ＭＯＮＯＳセルを構成する電荷蓄積層１３３を形成する。電荷蓄積層１３３は、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の積層構造を有する。トンネル絶縁膜としては、たとえばＬＰＣＶＤ法で形成したＯＮＯ膜を用いることができ、チャージトラップ膜としては、ＡＬＤ（Atomic  Layer  Deposition）法で形成したシリコン窒化膜を用いることができ、チャージブロック膜としては、ＡＬＤ法で形成したアルミナ膜を用いることができる。このとき、トレンチ１４２の延在方向（ワード線方向）に隣接した少なくとも最上層のトランジスタでは、図３に示したようにワード線方向にＭＯＮＯＳセルを構成する電荷蓄積層１３３の一部が交わった形状になり、少なくとも最上層のトランジスタにおいて上記した（０）式の関係が成り立っている。
【００４４】
これは、図４−２で形成した貫通孔１３５を、次式（２）を満たすように形成することで達成される。
隣接貫通孔間距離＜（ｔTNL＋ｔCT＋ｔCB）×２  ・・・（２）
【００４５】
このように、ワード線方向に隣接したチャネル間の距離を詰めることができるので、より高い平面内のビット密度を実現することが可能になる。
【００４６】
さらに、ＣＶＤ法などの成膜法によって、電荷蓄積層１３３を形成した柱状の半導体膜１３１の側面に、ゲート電極膜１３４を形成した後、ドライエッチング法によってトレンチ１４２の底部などに形成されたゲート電極膜１３４をリセスし、積層された各トランジスタに対する電極となるように分割する。ゲート電極膜１３４の材料として、たとえば窒化タンタル／タングステン積層膜を用いることができ、ドライエッチングのエッチングガスとして、たとえばＣＦ4を用いることができる。
【００４７】
続いて、図４−１０に示されるように、半導体基板１０１の全面に、ＣＶＤ法などの成膜法によって、トレンチ１４２を埋め込むように層間絶縁膜１４３を形成する。この層間絶縁膜１４３としては、ＴＥＯＳ／Ｏ3膜を用いることができる。そして、層間絶縁膜１４３の表面をＣＭＰ技術によって平坦化する。
【００４８】
ついで、リソグラフィ技術とＲＩＥ法によって、メモリセル部の柱状の半導体膜１３１と、ワード線コンタクト部のゲート電極膜１３４に連通するコンタクトホール１４４を形成する。その後、ＣＶＤ法などの成膜法によって、コンタクトホール１４４内に導電性材料膜を埋め込み、ＣＭＰ技術によって、層間絶縁膜１４３が露出するまで平坦化し、コンタクト１４５を形成する。なお、コンタクト１４５の材料としては、たとえばタングステンを用いることができる。
【００４９】
その後、コンタクト１４５に接続される配線層１５１〜１５３などを、層間絶縁膜１６１〜１６３を介して形成し、多層配線層を形成する。以上によって、図２−１〜図２−２に示される構造の不揮発性半導体記憶装置が得られる。
【００５０】
第１の実施の形態では、ワード線方向に隣接する半導体膜１３１間にワード線が入り込まないようにした。その結果、ワード線方向の半導体膜１３１間の距離を、加工限界まで近づけることが可能になるので、ワード線方向のメモリセルピッチを、隣接する半導体膜１３１間にワード線（ゲート電極膜１３４）が挿入された従来の構造に比べると、大幅に圧縮することができる。
【００５１】
たとえば、チャネルとなる半導体膜１３１の直径を５０ｎｍとし、ＭＯＮＯＳを構成する電荷蓄積層１３３（ＯＮＯ膜）の膜厚を２５ｎｍとすると、従来の隣接する半導体膜１３１間にゲート電極膜が挿入された構造では、ワード線方向のメモリセルピッチは、次式（３）によって算出される。
ワード線方向のメモリセルピッチ
＝電荷蓄積層膜厚＋半導体膜直径＋電荷蓄積層膜厚＋加工条件で制約されるゲート電極膜幅
＝２５ｎｍ＋５０ｎｍ＋２５ｎｍ＋５０ｎｍ
＝１５０ｎｍ  ・・・（３）
【００５２】
一方、第１の実施の形態の構造では、ワード線方向のメモリセルピッチは、次式（４）によって算出される。
ワード線方向のメモリセルピッチ
＝半導体膜直径＋電荷蓄積層の内トンネル絶縁膜とチャージトラップ膜の膜厚の合計＋電荷蓄積層の内トンネル絶縁膜とチャージトラップ膜の膜厚の合計＋最近接チャージトラップ膜間距離
＝５０ｎｍ＋１０ｎｍ＋１０ｎｍ＋５ｎｍ
＝７５ｎｍ  ・・・（４）
【００５３】
（３）、（４）式を比較すると、第１の実施の形態の構造によれば、従来の構造に比して、ワード線方向のメモリセルピッチを、ほぼ半減できることが期待される。これは、従来技術と同等の積層数で約２倍のビット密度を実現できる、あるいは従来技術で形成されたメモリと同等のビット密度を約１／２の積層数で達成できることを示す。
【００５４】
このように、第１の実施の形態によれば、より高いビット密度をより少ない積層数、すなわちより低い立体構造で実現できるので、インテグレーションに大きな負担をかけることなくさらに高ビット密度の不揮発性半導体記憶装置を提供することが可能になる。
【００５５】
また、積層膜を一括加工することで工程数を大きく増大させることなくトランジスタを積層して単位面積当たりのビット容量を向上させることができ、微細化を行わなくても、集積度の向上が可能になる。さらに、ゲート電極膜１３４を形成する前に半導体膜１３１を先に独立の貫通孔１３５内に埋め込むことで形成するので、チャネル（半導体膜１３１）間の距離を近づけてもチャネル同士が融合することがない。
【００５６】
（第２の実施の形態）
第１の実施の形態では、上下両端に選択トランジスタが形成されたメモリストリングスが、基板に垂直にマトリックス状に配置された構造の不揮発性半導体記憶装置について説明した。第２の実施の形態では、ビット線方向に隣接する一対のメモリストリングスが、下部で接続される構造の不揮発性半導体記憶装置について説明する。
【００５７】
図５−１〜図５−２は、第２の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図５−１（ａ）はメモリセル部の平面断面図であり、図５−１（ｂ）は（ａ）のＦ−Ｆ断面図であり、図５−１（ｃ）は（ａ）のＧ−Ｇ断面図であり、図５−２はワード線コンタクト部のビット線方向に垂直な方向の断面図である。なお、図５−１（ａ）は、図５−１（ｂ）、（ｃ）のＨ−Ｈ断面に相当している。
【００５８】
第２の実施の形態では、メモリセル部１１とワード線コンタクト部２０とは、半導体基板１０１上に形成された層間絶縁膜１０２上に形成される。メモリセル部１１には、図５−１（ａ）〜（ｃ）に示されるように、中空の柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成されたメモリセルＭＣを含むメモリストリングスＭＳが、層間絶縁膜１０２上に、略垂直にマトリックス状に配置されている。ここでは、中空の柱状の半導体膜１３１は、Ｐ型多結晶シリコンなどのＰ型半導体材料によって構成されているものとする。また、中空の柱状の半導体膜１３１の底部は接続されており、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などの絶縁膜１３２が形成されている。
【００５９】
このように、半導体膜１３１を中空の柱状（マカロニ状）に構成することで、ゲート電極膜１３４で制御するチャネル（半導体膜１３１）の肉厚が積層されたメモリセルＭＣ間で等しくなるので、しきい値電圧（Ｖth）のばらつきを抑制することが可能となる。
【００６０】
メモリストリングスＭＳは、中空の柱状の半導体膜１３１の側面に電荷蓄積層１３３を介してゲート電極膜１３４が形成された構造のトランジスタが、高さ方向に複数直列に接続された構造を有しているが、このうち上端のトランジスタは選択トランジスタＳＧＳ，ＳＧＤであり、選択トランジスタＳＧＳ，ＳＧＤよりも下側（半導体基板１０１側）に、１以上のメモリセルトランジスタＭＣが形成される。ここでは、４つのメモリセルトランジスタＭＣが形成される場合を示している。この第２の実施の形態でも、選択トランジスタＳＧＳ，ＳＧＤの構造は、メモリセルトランジスタＭＣと同じ構造を有している。なお、メモリストリングスＭＳを構成する選択トランジスタＳＧＳ，ＳＧＤとメモリセルトランジスタＭＣの構造は、第１の実施の形態と同様であるので、その説明を省略する。また、メモリセル部１１では、所定の方向に配列するメモリストリングスＭＳの選択トランジスタＳＧＳ，ＳＧＤの選択ゲート電極は互いに接続され、所定の方向に配列するメモリストリングスＭＳの同じ高さのメモリセルトランジスタＭＣの制御ゲート電極は互いに接続されている。
【００６１】
さらに、ゲート電極膜１３４と交差する方向（たとえば、直交方向）に隣接する一対のメモリストリングスＭＳ間は、層間絶縁膜１０２に形成されたチャネル接続層１３７によって接続されている。チャネル接続層１３７は、半導体膜１３１とは極性の異なる半導体材料からなり、たとえばＮ型多結晶シリコンなどのＮ型半導体材料によって構成される。
【００６２】
このように、第２の実施の形態では、チャネル接続層１３７で接続される２本のメモリストリングスＭＳで１つのメモリセル列を構成する。そのため、一方のメモリストリングスＭＳの選択トランジスタはソース側選択トランジスタＳＧＳとして機能し、他方のメモリストリングスＭＳの選択トランジスタはドレイン側選択トランジスタＳＧＤとして機能する。また、ソース側選択トランジスタＳＧＳが形成されるメモリストリングスＭＳの半導体膜１３１の上端にはソース領域１１１が形成され、ドレイン側選択トランジスタＳＧＤが形成されるメモリストリングスＭＳの半導体膜１３１の上端にはドレイン領域１１２が形成されている。
【００６３】
なお、半導体基板１０１、スペーサ膜１２１、半導体膜１３１、電荷蓄積層１３３およびゲート電極膜１３４の材料としては、第１の実施の形態と同様のものを用いることができる。また、その他の構成は第１の実施の形態と略同様であるので、第１の実施の形態と同一の構成要素には同一の符号を付して、その説明を省略している。
【００６４】
さらに、第２の実施の形態でも、ワード線方向（ゲート電極膜１３４の延在方向）に隣接するメモリストリングスＭＳの最上層のトランジスタ形成位置での最隣接チャネル間距離が、第１の実施の形態と同様に（０）式の関係が満たされるように、メモリストリングスＭＳが形成される。
【００６５】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図６−１〜図６−１０は、第２の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ワード線方向の断面を示し、（ｂ）は、ワード線方向に垂直な方向の断面を示し、（ｃ）は、（ａ）のＩ−Ｉ線で切った場合の平面断面図を示しており、（ｄ）は、（ｂ）のＪ−Ｊ線で切った場合の平面断面図を示しており、（ｅ）は、ワード線コンタクト部のワード線方向の断面を示している。
【００６６】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。その後、図６−１に示されるように、周辺回路を形成した半導体基板１０１のメモリセル部とワード線コンタクト部の形成領域に層間絶縁膜１０２を形成し、リソグラフィ技術およびＲＩＥ法によってチャネル接続層１３７を形成するためのトレンチ１３６を形成する。このトレンチ１３６は、ビット線方向に隣接する２つのメモリストリングスＭＳを接続することができる長さで形成される。ついで、トレンチ１３６を形成した層間絶縁膜１０２上にＮ型の半導体材料からなるチャネル接続層１３７を形成した後、ＣＭＰ法などの方法で層間絶縁膜１０２が露出するまでリセスする。これによって、チャネル接続層１３７は、トレンチ１３６内にのみ形成される。ここで、層間絶縁膜１０２としては、たとえばシリコン酸化膜を用いることができ、チャネル接続層１３７としては、ＰをドープしたＮ型多結晶シリコン膜を用いることができる。
【００６７】
その後、半導体基板１０１の全面に、ＬＰＣＶＤ法などの成膜法によって、メモリセルを構成するスペーサ膜１２１と、後に除去される犠牲膜１２２とを交互に複数層積層し、最上層はスペーサ膜１２１で終わるようにする。また、最上層のスペーサ膜１２１上に、ＣＭＰ処理時のストッパとなるストッパ膜１２３を形成し、積層膜を形成する。ここでは、犠牲膜１２２が５層となるように積層させる。犠牲膜１２２として、後のエッチングによる処理で、スペーサ膜１２１に比してエッチングレートが大きな絶縁材料が選択される。たとえば、スペーサ膜１２１としては、シリコン酸化膜を用いることができ、犠牲膜１２２としては、シリコン窒化膜を用いることができる。なお、積層膜を形成する方法として、ＬＰＣＶＤ法以外にも、ＳＡＣＶＤ法、ＰＥＣＶＤ法、スパッタ法、ＳＯＤなどの技術を適宜組み合わせて用いることも可能である。
【００６８】
ついで、図６−２〜図６−４に示されるように、リソグラフィ技術とＲＩＥ法を用いて、ワード線コンタクト部の積層膜を階段状に加工する処理を行う。ここで、積層膜について、下から順に第１のスペーサ膜１２１、第１の犠牲膜１２２、第２のスペーサ膜１２１、第２の犠牲膜１２２、・・・、第５のスペーサ膜１２１、第５の犠牲膜１２２、第６のスペーサ膜１２１というものとする。
【００６９】
まず、図６−２では、ワード線コンタクト部の中央付近からメモリセル部とは反対側の端部に至る領域において、ストッパ膜１２３から第４のスペーサ膜１２１までを除去する。これによって、２段の段差が形成される。その後、同様の加工を２回繰り返すことで、階段状に各層の犠牲膜１２２が露出した構造のワード線コンタクト部が加工される。具体的には、図６−２で形成された上段の平坦部分の中央付近から段差部に至る領域では、ストッパ膜１２３と第６のスペーサ膜１２１と、下段の平坦部分の中央付近からメモリセル部とは反対側の端部に至る領域では、第３の犠牲膜１２２と第３のスペーサ膜１２１と、を同時に除去する。これによって、図６−３に示されるように４段の段差が形成される。さらに、図６−３で形成された上から２段目の平坦部分の中央付近から上から２つ目の段差部に至る領域では、第５の犠牲膜１２２と第５のスペーサ膜１２１が除去される。また、これと同時に上から４段目の平坦部分では、それぞれの平坦部分の中央付近からメモリセル部とは反対側の端部に至る領域において、１層分の犠牲膜１２２とスペーサ膜１２１が除去される。これによって、図６−４に示されるように６段の段差が形成され、ワード線コンタクト部が形成される。
【００７０】
ついで、図６−５に示されるように、半導体基板１０１全面に、平坦化膜１４１を形成する。平坦化膜１４１として、たとえばシリコン酸化膜を用いることができる。その後、ストッパ膜１２３をストッパとして、ＣＭＰ技術によって平坦化する。
【００７１】
さらに、半導体基板１０１の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、スペーサ膜１２１と犠牲膜１２２とストッパ膜１２３とからなる積層膜を一括加工して、メモリセル部に貫通孔１３５を形成する。この貫通孔１３５は、メモリセル部にマトリックス状に配置され、その底部はチャネル接続層１３７に連通している。なお、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。貫通孔１３５を形成した後、マスク膜を除去する。これによって、チャネルとなる半導体膜１３１を形成するための鋳型が形成される。
【００７２】
ついで、図６−６に示されるように、ＬＰＣＶＤ法などの成膜法によって、チャネルとなるＰ型の半導体材料からなる半導体膜１３１を形成する。このとき、半導体膜１３１は、貫通孔１３５内に埋め込まれ、下端がチャネル接続層１３７と接続するように形成される。ここで、半導体膜１３１としては、たとえばＢドープ多結晶シリコン膜を用いることができる。なお、半導体膜１３１は、第１の実施の形態と同様に貫通孔１３５を完全に埋め込むように形成してもよいし、マカロニ状に中空に埋め込むように形成してもよい。ここでは、中空に埋め込むものとする。
【００７３】
その後、ＡＬＤ法によって、中空のマカロニ状に形成された半導体膜１３１内を埋め込むように、シリコン酸化膜などからなる絶縁膜１３２を形成する。ついで、ＲＩＥ法によってエッチバックを行って、ストッパ膜１２３上の半導体膜１３１と絶縁膜１３２を除去する。これによって、貫通孔１３５内にのみ中空の半導体膜１３１と絶縁膜１３２とが残存する。続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、ソース領域１１１とドレイン領域１１２を形成する。ここでは、不純物元素として、たとえば砒素を用いることができる。
【００７４】
ついで、図６−７に示されるように、半導体基板１０１の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、積層膜および平坦化膜１４１を、一括加工してトレンチ１４２を形成する。このトレンチ１４２は、ビット線方向に隣接する半導体膜１３１間を切断するように、ワード線方向に延在する形状を有する。なお、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１４２を形成した後、マスク膜を除去する。
【００７５】
ついで、図６−８に示されるように、気相エッチングによって、犠牲膜１２２を選択的に除去して、上下のスペーサ膜１２１間に空洞１２２ａを形成する。このとき、半導体膜１３１が柱となって、スペーサ膜１２１を支えているので、空洞１２２ａがつぶれることはない。また、スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２２にシリコン窒化膜を用いる場合には、シリコン窒化膜がシリコン酸化膜に比して選択的にエッチングされるように、たとえば、フッ酸気相エッチングを用いることができる。この犠牲膜１２２が除去された後の空洞１２２ａは、後のＭＯＮＯＳ構造を形成する際の鋳型となる。
【００７６】
その後、図６−９に示されるように、一部がスペーサ膜１２１で覆われた中空の柱状の半導体膜１３１の側面が覆われるように、ＭＯＮＯＳセルを構成する電荷蓄積層１３３を形成する。電荷蓄積層１３３は、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の積層構造を有する。トンネル絶縁膜としては、たとえばＩＳＳＧ（In-Situ  Steam  Generator）酸化で形成した熱酸化膜を用いることができ、チャージトラップ膜としては、ＡＬＤ法で形成したシリコン窒化膜を用いることができ、チャージブロック膜としては、ＡＬＤ法で形成したハフニア膜を用いることができる。このとき、トレンチの延在方向（ワード線方向）に隣接した少なくとも最上層のメモリセルでは、ワード線方向にＭＯＮＯＳセルを構成する電荷蓄積層１３３の一部が交わった形状になり、少なくとも最上層のトランジスタにおいて、第１の実施の形態で説明した（０）式の関係が成り立っている。
【００７７】
これは、図６−５に示される貫通孔１３５を、（２）式を満たすように形成することで達成される。これによって、隣接したチャネル間の距離を詰めることができるので、より高い平面内のビット密度を実現することが可能になる。
【００７８】
さらに、ＣＶＤ法などの成膜法によって、電荷蓄積層１３３を形成した中空の柱状の半導体膜１３１の側面に、ゲート電極膜１３４を形成した後、ドライエッチング法によってトレンチ１４２の底部などに形成されたゲート電極膜１３４をリセスし、積層された各トランジスタに対する電極となるように分割する。ここで、ゲート電極膜１３４の材料として、たとえば窒化チタン／タングステン積層膜を用いることができ、ドライエッチングのエッチングガスとして、たとえば希釈ＣｌＦ3を用いることができる。
【００７９】
続いて、図６−１０に示されるように、半導体基板１０１の全面に、ＣＶＤ法などの成膜法によって、トレンチ１４２を埋め込むように層間絶縁膜１４３を形成する。この層間絶縁膜１４３としては、ＴＥＯＳ／Ｏ3膜を用いることができる。そして、層間絶縁膜１４３の表面をＣＭＰ技術によって平坦化する。
【００８０】
ついで、リソグラフィ技術とＲＩＥ法によって、メモリセル部の中空の柱状の半導体膜１３１と、ワード線コンタクト部のゲート電極膜１３４に連通するコンタクトホール１４４を形成する。その後、ＣＶＤ法などの成膜法によって、コンタクトホール１４４内に導電性材料膜を埋め込み、ＣＭＰ技術によって、層間絶縁膜１４３が露出するまで平坦化し、コンタクト１４５を形成する。コンタクト１４５の材料としては、たとえばタングステンを用いることができる。
【００８１】
その後、コンタクト１４５に接続される配線層１５１〜１５３などを、層間絶縁膜１６１〜１６３を介して形成し、多層配線層を形成する。以上によって、図５−１〜図５−２に示される構造の不揮発性半導体記憶装置が得られる。
【００８２】
第２の実施の形態によっても、第１の実施の形態と同様の効果を得ることができる。
【００８３】
（第３の実施の形態）
図７は、本発明の実施の形態による不揮発性半導体記憶装置のメモリセルの構造の一例を模式的に示す断面図であり、（ａ）はメモリセル部のビット線方向の一部断面図であり、（ｂ）は（ａ）のＫ−Ｋ断面図である。また、図８は、半導体膜の配置方法の一例を示す図である。
【００８４】
上記したように、第１と第２の実施の形態の製造方法では、ゲート電極膜１３４を埋め込んだ後に等方エッチングでリセスを行う必要があるため、ビット線方向に隣接する半導体膜１３１間の距離Ｌは、スペーサ膜１２１の幅をｔSpacerとし、ゲート電極膜１３４の膜厚をｔGATEとすると、次式（５）となるように設定される。
Ｌ＞（ｔTNL＋ｔCT＋ｔCB＋ｔSpacer＋ｔGATE）×２  ・・・（５）
【００８５】
これは、（５）式を満たさないと、ビット線方向に隣接する半導体膜１３１間のゲート電極膜１３４のリセスができないからである。すなわち、上記した第１と第２の実施の形態の構造ではワード線方向には微細化が可能であるが、ビット線方向の微細化には制約がある。そのため図８に示されるように、第１と第２の実施の形態でも説明した通り、最上層のトランジスタ形成位置において（０）式を満たすことで側面の電荷蓄積層１３３がワード線方向で交わった半導体膜１３１が、（５）式を満たしながらビット線方向に配置されることになる。
【００８６】
図９は、第１と第２の実施の形態の構造を有する不揮発性半導体記憶装置のスケーリングシナリオの一例を示す図である。ここでは、ワード線方向およびビット線方向を最小寸法とした場合に、チャネルとなる半導体膜１３１の直径によって、１２８ＧｂＮＡＮＤを実現する積層数がどのように変化するかを示している。そのため、この図の横軸は、チャネルとなる半導体膜１３１の直径（ｎｍ）を示し、縦軸は、１２８ＧｂＮＡＮＤ型フラッシュメモリを製造するために必要なメモリセルの積層数を示している。この図９に示されるように、半導体膜１３１の直径を微細化していくことで、積層数を大きく抑制することができる。特に、半導体膜１３１の直径を２０ｎｍとすると、積層数を１０層以下にすることが可能となる。
【００８７】
第３の実施の形態によれば、チャネルとなる半導体膜１３１の直径を微細化することで、積層メモリ数を減少させることができ、積層メモリ数が多い場合に比して少ない製造工程で、不揮発性半導体記憶装置を製造することができる。その結果、２５６ＧｂＮＡＮＤ型フラッシュメモリや１ＴｂＮＡＮＤ型フラッシュメモリといったさらなるビット密度の向上も可能となる。
【００８８】
（第４の実施の形態）
図１０は、第４の実施の形態による不揮発性半導体記憶装置のメモリセル部とワード線コンタクト部の一部を切り出した斜視図である。また、図１１−１〜図１１−２は、第４の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図１１−１（ａ）はメモリセル部の平面断面図であり、図１１−１（ｂ）は（ａ）のＬ−Ｌ断面図であり、図１１−１（ｃ）は（ａ）のＭ−Ｍ断面図であり、図１１−２（ａ）はワード線コンタクト部のワード線コンタクト形成位置におけるビット線方向に垂直な方向の断面図であり、図１１−２（ｂ）はワード線コンタクト部のメモリストリングスの形成位置に対応する位置でのビット線方向に垂直な方向の断面図である。なお、図１１−１（ａ）は、図１１−１（ｂ）、（ｃ）のＮ−Ｎ断面に相当している。
【００８９】
第４の実施の形態では、メモリストリングスＭＳの各高さに形成されるトランジスタについて、電荷蓄積層１３３を介して配置されるゲート電極膜１３４が、半導体膜１３１を挟んだビット線方向の両側でそれぞれ独立した構造を有する。つまり、半導体膜１３１の同じ高さに、独立した２つのゲート電極膜１３４を配置することによって、第１〜第３の実施の形態の構造に比して記憶密度を２倍に高めている。
【００９０】
このような構造とするために、図１０、図１１−１（ａ）〜（ｃ）および図１１−２（ｂ）に示されるように、メモリセル部１１における構造は、メモリストリングスＭＳが柱状の中空の半導体膜１３１からなり、その内部が絶縁膜１３２で埋め込まれる点を除いて第１の実施の形態と同じであるが、ワード線コンタクト部２０の形状がメモリセル部１１から延びるゲート電極膜１３４を、１つのメモリストリングスＭＳにおいて２つに分離するための構造となっている。具体的には、中空の柱状の半導体膜１３１が、ワード線コンタクト部２０まで延長して配置されている。このとき、ワード線コンタクト部２０においても、ワード線方向に隣接する半導体膜１３１は、第１の実施の形態で説明した（０）式の関係を満たすように配置される。これによって、ワード線方向に隣接する半導体膜１３１間には、ゲート電極膜１３４は入り込めなくなり、半導体膜１３１を挟んでビット線方向の両側に形成される２つのゲート電極膜１３４を電気的に分離することが可能となる。ワード線コンタクト部２０に配置される半導体膜１３１は、メモリストリングスを構成するものではなく、単に半導体膜１３１を挟んでビット線方向の両側に配置されるゲート電極膜１３４を分離するためのものである。
【００９１】
また、図１０と図１１−２（ａ）に示されるように、メモリストリングスＭＳのある高さに形成されるメモリセルＭＣまたは選択トランジスタＳＧＳ，ＳＧＤの２つのゲート電極膜１３４と、図示しないワード線駆動回路または選択ゲート線駆動回路とを接続するために、ワード線コンタクト部２０では、ダミーの半導体膜１３１のビット線方向の両側に１本ずつコンタクト１４５が設けられる。なお、第１の実施の形態と同一の構成要素には同一の符号を付してその説明を省略している。
【００９２】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図１２−１〜図１２−８は、第４の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ワード線方向の断面を示し、（ｂ）は、ワード線方向に垂直な方向の断面を示し、（ｃ）は、（ａ）のＯ−Ｏ線で切った場合の平面断面図を示しており、（ｄ）は、（ｂ）のＰ−Ｐ線で切った場合の平面断面図を示しており、（ｅ）は、ワード線コンタクト部のコンタクト形成位置でのワード線方向の断面を示しており、（ｆ）は、ワード線コンタクト部のダミーセル形成位置でのワード線方向の断面図を示している。
【００９３】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。また、図１２−１に示されるように、半導体基板１０１のメモリセル部に、イオン注入法によって所定の導電型の不純物を打ち込み、活性化させることで、ソース領域１１１を形成する。このソース領域１１１としては、たとえばＮ型のソース領域とすることができる。
【００９４】
ついで、半導体基板１０１の全面にＰＥＣＶＤ法などの成膜法によって、メモリセルを構成するスペーサ膜１２１と犠牲膜１２２を交互に複数層積層し、最後はスペーサ膜１２１で終わるようにする。また、最上層のスペーサ膜１２１上に、ＣＭＰ処理時のストッパとなるストッパ膜１２３を形成し、積層膜を形成する。ここでは、犠牲膜１２２が６層となるように積層させる。犠牲膜１２２として、後のウエットエッチングによる処理で、スペーサ膜１２１に比してエッチングレートが大きな絶縁材料が選択される。たとえば、スペーサ膜１２１としては、シリコン酸化膜を用いることができ、犠牲膜１２２としては、シリコン窒化膜を用いることができる。また、ストッパ膜１２３としては、たとえばシリコン窒化膜を用いることができる。なお、積層膜を形成する方法として、ＰＥＣＶＤ法以外にも、ＳＡＣＶＤ法、ＬＰＣＶＤ法、スパッタ法、ＳＯＤなどの技術を適宜組み合わせて用いることも可能である。
【００９５】
ついで、図１２−２に示されるように、リソグラフィ技術とＲＩＥ法を用いて、ワード線コンタクト部の積層膜を階段状に加工する処理を行い、階段状に各層の犠牲膜１２２が露出した構造のワード線コンタクト部を形成する。なお、この階段状のワード線コンタクト部の形成は、第１の実施の形態の図４−４〜図４−６で説明した方法と同様の方法で行われる。
【００９６】
その後、図１２−３に示されるように、半導体基板１０１の全面に、平坦化膜１４１を形成する。平坦化膜１４１として、たとえばシリコン酸化膜を用いることができる。その後、ストッパ膜１２３が露出するまで、ＣＭＰ技術によって、平坦化する。
【００９７】
ついで、ストッパ膜１２３上の全面に、図示しないマスク膜を形成し、公知のリソグラフィ技術とＲＩＥ法によって、メモリセル部とワード線コンタクト部の積層膜を一括加工し、半導体基板１０１に連通する貫通孔１３５を形成する。ここで、マスク膜としては、たとえばＣＶＤカーボン膜を用いることができる。このとき、第１の実施の形態とは異なり、チャネルを形成する必要のないワード線コンタクト部に関しても同じ密度で貫通孔１３５を形成する。続いて、マスク膜を除去して、チャネル半導体の鋳型を形成する。
【００９８】
ついで、図１２−４に示されるように、ＬＰＣＶＤ法などの成膜法によって、チャネルとなる半導体膜１３１を形成する。このとき、半導体膜１３１は、貫通孔１３５内に埋め込まれ、下端が半導体基板１０１と接続するように形成される。ここで、半導体膜１３１としては、たとえばＢドープ多結晶シリコン膜を用いることができ、このときのＢ濃度は、たとえば１×１０17〜１×１０18ｃｍ-3に設定することができる。なお、半導体膜１３１は、貫通孔１３５の内面に沿って、マカロニ状に中空に埋め込むように形成する。中空に埋め込むことで、ゲート電極膜１３４で制御する半導体膜１３１の肉厚が積層されたメモリセルＭＣ間で等しくなるので、各メモリセルＭＣ間のトランジスタ特性のばらつきを小さくできるとともに、１本のチャネル（半導体膜）の両側のメモリセルＭＣに独立に電子を書き込む際のメモリセルＭＣ間の干渉が起こりにくくなる。
【００９９】
さらに、ＡＬＤ法によって、中空の柱状の半導体膜１３１の内部を埋め込むように、シリコン酸化膜などからなる絶縁膜１３２を形成する。その後、ＲＩＥ法などの方法によってエッチバックを行って、ストッパ膜１２３上の半導体膜１３１と絶縁膜１３２を除去する。これによって、貫通孔１３５内にのみ中空の柱状の半導体膜１３１と絶縁膜１３２とが残存する。続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、ドレイン領域１１２を形成する。ここでは、不純物元素として、たとえば砒素を用いることができる。
【０１００】
その後、図１２−５に示されるように、半導体基板１０１の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、積層膜および平坦化膜１４１を、一括加工してトレンチ１４２を形成する。このトレンチ１４２は、ビット線方向に隣接する半導体膜１３１間を切断するように、ワード線方向に延在する形状を有する。なお、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１４２を形成した後、マスク膜を除去する。
【０１０１】
ついで、図１２−６に示されるように、ウエットエッチングによって、犠牲膜１２２を選択的に除去することによって、上下のスペーサ膜１２１間に空洞１２２ａを形成する。このとき、半導体膜１３１が柱となってスペーサ膜１２１を支えているので、空洞１２２ａがつぶれることはない。また、スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２２にシリコン窒化膜を用いる場合には、ウエットエッチングの薬液としては、シリコン窒化膜がシリコン酸化膜に比して選択的にエッチングされるように、たとえば、熱燐酸を用いることができる。この犠牲膜１２２が除去された後の空洞１２２ａは、後のＭＯＮＯＳ構造を形成する際の鋳型となる。
【０１０２】
その後、図１２−７に示されるように、ＣＶＤ法などの成膜法によって、一部がスペーサ膜１２１で覆われた柱状の半導体膜１３１の側面が覆われるように、ＭＯＮＯＳセルを構成する電荷蓄積層１３３を形成する。電荷蓄積層１３３は、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の積層構造を有する。トンネル絶縁膜としては、たとえばＬＰＣＶＤ法で形成したＯＮＯ膜を用いることができ、チャージトラップ膜としては、ＡＬＤ法で形成したシリコン窒化膜を用いることができ、チャージブロック膜としては、ＡＬＤ法で形成したアルミナ膜を用いることができる。このとき、トレンチ１４２の延在方向（ワード線方向）に隣接したトランジスタでは、ワード線方向にＭＯＮＯＳセルを構成する電荷蓄積層１３３の一部が交わった形状になり、メモリストリングスＭＳ上のすべてのトランジスタで、第１の実施の形態で示した（０）式の関係が成り立っている。
【０１０３】
これは、図１２−３で形成された貫通孔１３５を、第１の実施の形態で示した（２）式を満たすように形成することで達成される。このとき、ワード線方向に隣接した２つのメモリセルでは、チャージブロック膜の一部が隣り合うメモリセルで交わった（merge）構造になる。これによって、隣接した半導体膜１３１間の距離を詰めることができる。
【０１０４】
なお、チャージトラップ膜までを隣接セル間で交わらせることでさらなる微細化が可能であるが、チャージトラップ膜を交わらせてしまうとチャージトラップ膜内に蓄えられた電荷が交わった部分を介して隣接するメモリセルに漏出する可能性があるため好ましくない。したがって、貫通孔１３５の加工精度を考慮すると、チャージブロック膜を厚膜化する方が確実に隣接するメモリセル間でチャージブロック膜を交わった（共有した）構造にすることができる。そのため、チャージブロック膜として、アルミナやハフニア、ジルコニアなどの高誘電率材料を採用することが望ましい。
【０１０５】
さらに、ＣＶＤ法などの成膜法によって、電荷蓄積層１３３を形成した柱状の半導体膜１３１の側面に、ゲート電極膜１３４を形成した後、ドライエッチング法によってトレンチ１４２の底部などに形成されたゲート電極膜１３４をリセスし、積層された各トランジスタに対する電極となるように分割する。ゲート電極膜１３４の材料として、たとえばタングステンを用いることができ、ドライエッチングのエッチングガスとして、たとえばＣＦ4を用いることができる。
【０１０６】
図１３は、半導体膜に電荷蓄積層とゲート電極膜を形成した状態のメモリセル部とワード線コンタクト部の状態を模式的に示す一部斜視図である。このゲート電極膜１３４の形成時に、ワード線方向のメモリストリングスＭＳ間の空間には、隣接するトランジスタ間で電荷蓄積層１３３の一部が共有されるように電荷蓄積層１３３が形成されているので、ゲート電極膜１３４は形成されることがない。つまり、半導体膜１３１を挟んだビット線方向の両側に形成される２つのゲート電極膜１３４は、物理的に接続されることがなく、それぞれ独立して形成される。
【０１０７】
このように、メモリストリングスＭＳのすべての高さの隣接したトランジスタ間で、チャージブロック膜の一部が隣り合うトランジスタと交わった構造にすることで、半導体膜１３１を挟んで自動的にゲート電極膜１３４を分割することが可能になり、独立した電極として機能させることができる。つまり、半導体膜１３１の同じ高さに形成されるゲート電極膜１３４を、ビット線方向に分割するための追加の加工工程を必要としない。このために、本来メモリセルを設けないワード線コンタクト部にもダミーセルを設けることで、ゲート電極膜１３４をメモリセル部およびワード線コンタクト部で完全に分割している。
【０１０８】
また、第４の実施の形態の構造では円筒形のチャネル（半導体膜１３１）の片側にしか電極が形成されないことになり、円筒形チャネルの片側のみをメモリとして利用することになるが、本メモリセルはジャンクションフリーのInversion型セルであるため、トランジスタ動作上は問題なく円筒形チャネルシリコンの片側のみを反転させてチャネルとして利用することになる。
【０１０９】
以上で６層分のゲート電極膜１３４が一括形成されるが、上から１番目と６番目のゲート電極膜１３４が選択ゲート電極（ＳＧ）となり、上から２〜５番目の電極がワード線となる制御ゲート電極（ＣＧ）となる。
【０１１０】
続いて、図１２−８に示されるように、半導体基板１０１の全面に、ＣＶＤ法などの成膜法によってトレンチ１４２を埋め込むように層間絶縁膜１４３を形成する。この層間絶縁膜１４３としては、ＴＥＯＳ／Ｏ3膜を用いることができる。そして、層間絶縁膜１４３の表面をＣＭＰ技術によって平坦化する。
【０１１１】
ついで、リソグラフィ技術とＲＩＥ法によって、メモリセル部の柱状の半導体膜１３１と、ワード線コンタクト部のゲート電極膜１３４に連通するコンタクトホール１４４を形成する。その後、ＣＶＤ法などの成膜法によって、コンタクトホール１４４内に導電性材料膜を埋め込み、ＣＭＰ技術によって、層間絶縁膜１４３が露出するまで平坦化し、コンタクト１４５を形成する。なお、コンタクト１４５の材料としては、たとえばタングステンを用いることができる。
【０１１２】
その後、コンタクト１４５に接続される配線層１５１〜１５３などを、層間絶縁膜１６１〜１６３を介して形成し、多層配線層を形成する。以上によって、図１１−１〜図１１−２に示される構造の不揮発性半導体記憶装置が得られる。
【０１１３】
第４の実施の形態では、メモリストリングスＭＳの高さ方向のすべてのトランジスタの形成位置で（０）式が満たされるように、メモリセル部とワード線コンタクト部に中空の柱状の半導体膜１３１を形成したので、半導体膜１３１の各トランジスタの形成位置には、ビット線方向に物理的に（電気的に）分割された２つのゲート電極膜１３４が形成され、第１〜第３の実施の形態の場合に比して２倍の記憶密度を達成することができるという効果を有する。
【０１１４】
また、第４の実施の形態の構造でも、第１〜第３の実施の形態と同様に、半導体膜１３１を加工限界まで近づけることが可能になるので、ビット線／ワード線方向のメモリセルピッチを、従来の隣り合う半導体膜間にゲート電極膜が挿入された構造に比べて大幅に圧縮することが可能になる。たとえば、半導体膜１３１の直径（中空の柱状の半導体膜１３１の外径）が５０ｎｍであり、ＭＯＮＯＳセルを構成する電荷蓄積層１３３の膜厚を２５ｎｍであるとすると、従来のワード線方向に隣り合う半導体膜１３１間にゲート電極膜１３４が挿入される構造では、ワード線方向のメモリセルピッチは、次式（６）によって算出される。
ワード線方向のメモリセルピッチ
＝電荷蓄積層膜厚＋半導体膜直径＋電荷蓄積層膜厚＋加工条件で制約されるゲート電極膜幅
＝２５ｎｍ＋５０ｎｍ＋２５ｎｍ＋５０ｎｍ
＝１５０ｎｍ  ・・・（６）
【０１１５】
また、ビット線方向のメモリセルピッチは、次式（７）によって算出される。
ビット線方向のメモリセルピッチ
＝加工条件で制約されるゲート電極膜幅＋電荷蓄積層膜厚＋半導体膜直径＋電荷蓄積層膜厚＋加工条件で制約されるゲート電極幅＋加工条件で制約されるゲート電極膜間隔
＝２５ｎｍ＋２５ｎｍ＋５０ｎｍ＋２５ｎｍ＋２５ｎｍ＋５０ｎｍ
＝２００ｎｍ  ・・・（７）
【０１１６】
（６）式と（７）式を用いて、従来の構造のセル面積を算出すると、３０，０００ｎｍ2程度必要であることがわかる。
【０１１７】
一方、第４の実施の形態の構造では、ワード線方向のメモリセルピッチは、次式（８）によって算出される。
ワード線方向のメモリセルピッチ
＝半導体膜直径＋電荷蓄積層膜の内トンネル絶縁膜とチャージトラップ膜の膜厚の合計＋電荷蓄積層膜の内トンネル絶縁膜とチャージトラップ膜の膜厚の合計＋最近接チャージトラップ膜間距離
＝５０ｎｍ＋１０ｎｍ＋１０ｎｍ＋５ｎｍ
＝７５ｎｍ  ・・・（８）
【０１１８】
また、ビット線方向のメモリセルピッチは、従来の構造と同じで、（７）式から２００ｎｍである。第４の実施の形態では、半導体膜１３１の両側を別々のメモリセルとして用いることを考慮して、（７）式と（８）式とを用いて、第４の実施の形態でのセル面積は、次式（９）によって算出される。
セル面積
＝ワード線方向のピッチ×ビット線方向のピッチ×１／２
＝７５ｎｍ×２００ｎｍ×１／２
＝７，５００ｎｍ2  ・・・（９）
【０１１９】
このように、第４の実施の形態の構造によれば、従来技術の１／４程度までセル面積を縮小できることが期待される。これは、従来技術と同等の積層数で約４倍のビット密度を実現できる、あるいは従来技術で形成されたメモリと同等のビット密度を約１／４の積層数で達成できることを示す。たとえば、従来では２４層の積層が必要であった場合、第４の実施の形態の構造によれば、６層の積層で従来と同等のビット密度を実現することが可能になる。
【０１２０】
このように第４の実施の形態によれば、より高いビット密度をより少ない積層数、すなわちより低い立体構造で実現することが可能になるので、インテグレーションに大きな負担をかけることなくさらに高ビット密度の不揮発性半導体記憶装置を提供することが可能になる。また、半導体膜１３１をゲート電極膜１３４の形成よりも先に独立の貫通孔１３５内に埋め込むことで形成するので、チャネル（半導体膜１３１）間の距離を近づけてもチャネル同士が融合することがない。
【０１２１】
（第５の実施の形態）
第４の実施の形態では、半導体膜を挟んだビット線方向の両側のゲート電極膜を分離するために、チャネル間の距離に厳しい制約が課される場合を例示した。第５の実施の形態では、第４の実施の形態に比して合わせ精度が要求される代わりに、チャネル間の距離に厳しい制約が課されない構造の不揮発性半導体記憶装置について説明する。なお、以下では、第２の実施の形態のようにビット線方向に隣接する一対のメモリストリングスが下部で接続される構造の不揮発性半導体記憶装置を例に挙げて、ワード線方向に延在する絶縁膜で電荷蓄積層およびゲート電極膜を２つに分割する場合について説明する。
【０１２２】
図１４−１〜図１４−２は、第５の実施の形態による不揮発性半導体記憶装置の構成の一例を模式的に示す断面図であり、図１４−１（ａ）はメモリセル部の平面断面図であり、図１４−１（ｂ）は（ａ）のＱ−Ｑ断面図であり、図１４−１（ｃ）は（ａ）のＲ−Ｒ断面図であり、図１４−２はワード線コンタクト部のビット線方向に垂直な方向の断面図である。なお、図１４−１（ａ）は、図１４−１（ｂ）、（ｃ）のＳ−Ｓ断面に相当している。
【０１２３】
メモリセル部は、図１４−１（ａ）〜（ｃ）に示されるように、第２の実施の形態と略同様の構造を有しているが、メモリストリングスＭＳの各高さに設けられる電荷蓄積層１３３およびゲート電極膜１３４は、メモリストリングスＭＳを挟んだビット線方向の両側で分離されるように、メモリストリングスＭＳの略中央付近を通り、ワード線方向に延在する絶縁膜１４７が設けられる。この絶縁膜１４７は、ワード線コンタクト部まで設けられている。なお、この第５の実施の形態では、ワード線方向に隣接する半導体膜１３１が、第１の実施の形態で説明した（０）式を満たすように形成されなくてもよい。
【０１２４】
また、ワード線コンタクト部も、図１４−２に示されるように、第２の実施の形態と略同様の構造を有しているが、電荷蓄積層１３３とゲート電極膜１３４は、幅方向（ビット線方向）の略中央付近で図示されない絶縁膜によって分離されている。つまり、メモリストリングスＭＳのある高さに形成される半導体膜１３１から、２つのゲート電極膜１３４が独立して引き出される構造となっている。そして、それぞれのゲート電極膜１３４にコンタクト１４５が設けられている。図１４−２では、メモリストリングスＭＳを挟んで一方の側に配置されるゲート電極膜１３４上の断面を示している。なお、メモリストリングスＭＳを挟んで他方のゲート電極膜１３４上にも同様にコンタクト１４５が設けられるが、ワード線方向上の位置は図示されているコンタクト１４５の位置とは異なり、図中のコンタクト１４５と接続されていない配線層１５１の位置に形成される。なお、その他の構成については、第２の実施の形態と同様であるので、その説明を省略する。
【０１２５】
つぎに、このような構造の不揮発性半導体記憶装置の製造方法について説明する。図１５−１〜図１５−９は、第５の実施の形態による不揮発性半導体記憶装置の製造方法の手順の一例を模式的に示す断面図である。これらの図において、（ａ）は、ワード線方向の断面を示し、（ｂ）は、ワード線方向に垂直な方向の断面を示し、（ｃ）は、（ａ）のＴ−Ｔ線で切った場合の平面断面図を示しており、（ｄ）は、（ｂ）のＵ−Ｕ線で切った場合の平面断面図を示しており、（ｅ）は、ワード線コンタクト部のワード線方向の断面を示している。
【０１２６】
まず、半導体基板１０１上に不揮発性半導体記憶装置の図示しない周辺回路を形成する。また、図１５−１に示されるように、周辺回路が形成された半導体基板１０１のメモリセル部とワード線コンタクト部の形成領域に層間絶縁膜１０２を形成し、リソグラフィ技術およびＲＩＥ法によってチャネル接続層１３７を形成するためのトレンチ１３６を形成する。このトレンチ１３６は、ビット線方向に隣接する２つのメモリストリングスＭＳを接続することができる長さで形成される。ついで、トレンチ１３６を形成した層間絶縁膜１０２上にＮ型の半導体材料からなるチャネル接続層１３７を形成した後、ＣＭＰ法などの方法で層間絶縁膜１０２が露出するまでリセスする。これによって、チャネル接続層１３７は、トレンチ１３６内にのみ形成される。ここで、層間絶縁膜１０２としては、たとえばシリコン酸化膜を用いることができ、チャネル接続層１３７としては、ＰをドープしたＮ型多結晶シリコン膜を用いることができる。
【０１２７】
その後、半導体基板１０１の全面に、ＰＥＣＶＤ法などの成膜法によって、メモリセルを構成するスペーサ膜１２１と、後に除去される犠牲膜１２２とを交互に複数層積層し、最上層はスペーサ膜１２１で終わるようにする。また、最上層のスペーサ膜１２１上に、ＣＭＰ処理時のストッパとなるストッパ膜１２３を形成し、積層膜を形成する。ここでは、犠牲膜１２２が５層となるように積層させる。犠牲膜１２２として、後のエッチングによる処理で、スペーサ膜１２１に比してエッチングレートが大きな絶縁材料が選択される。たとえば、スペーサ膜１２１としては、シリコン酸化膜を用いることができ、犠牲膜１２２としては、シリコン窒化膜を用いることができる。なお、積層膜を形成する方法として、ＰＥＣＶＤ法以外にも、ＳＡＣＶＤ法、ＬＰＣＶＤ法、スパッタ法、ＳＯＤなどの技術を適宜組み合わせて用いることが可能である。
【０１２８】
ついで、図１５−２に示されるように、リソグラフィ技術とＲＩＥ法によって、後に形成するゲート電極膜１３４を、メモリストリングスＭＳを挟んだビット線方向の両側で分割するため絶縁膜１４７形成用のスリット１４６を形成する。そして、このスリット１４６内にシリコン酸化膜などの絶縁膜１４７からなる分離膜を形成する。
【０１２９】
ついで、図１５−３に示されるように、リソグラフィ技術とＲＩＥ法を用いて、ワード線コンタクト部の積層膜を階段状に加工する処理を行い、下層の犠牲膜１２２が露出するように階段状に加工を行う。なお、この積層膜の階段状の加工は、第２の実施の形態の図６−２〜図６−４で説明したものと同様の方法で行うことができる。ついで、半導体基板１０１全面に、平坦化膜１４１を形成する。平坦化膜１４１として、たとえばシリコン酸化膜を用いることができる。その後、ストッパ膜１２３をストッパとして、ＣＭＰ技術によって平坦化する。
【０１３０】
その後、図１５−４に示されるように、半導体基板１０１の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、メモリセル部の積層膜を一括加工して貫通孔１３５を形成する。この貫通孔１３５は、メモリセル部の図１５−２で形成した絶縁膜１４７を含む領域上にマトリックス状に配置され、その底部はチャネル接続層１３７に連通している。なお、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。貫通孔１３５を形成した後、マスク膜を除去する。これによって、チャネルとなる半導体膜１３１を形成するための鋳型が形成される。また、第５の実施の形態では、絶縁膜１４７を形成しているので、第４の実施の形態で説明したように、高さ方向の各層のワード線方向に隣接する半導体膜１３１間で、（２）式を満たすように貫通孔１３５を形成する必要はない。
【０１３１】
ついで、図１５−５に示されるように、ＬＰＣＶＤ法などの成膜法によって、チャネルとなるＰ型の半導体材料からなる半導体膜１３１を形成する。このとき、半導体膜１３１は、貫通孔１３５内に埋め込まれ、下端がチャネル接続層１３７と接続するように形成される。ここで、半導体膜１３１としては、たとえばＢドープ多結晶シリコン膜を用いることができ、このときのＢ濃度は、たとえば１×１０17〜１×１０18cm-3に設定することができる。なお、半導体膜１３１は、第４の実施の形態と同様に、貫通孔１３５に沿って、マカロニ状に中空に埋め込むように形成される。
【０１３２】
さらに、ＡＬＤ法などの方法によって、中空の柱状に形成された半導体膜１３１内を埋め込むように、シリコン酸化膜などからなる絶縁膜１３２を形成する。その後、ＲＩＥ法などの方法によってエッチバックを行って、ストッパ膜１２３上の半導体膜１３１と絶縁膜１３２を除去する。これによって、貫通孔１３５内にのみ中空の柱状の半導体膜１３１と絶縁膜１３２とが残存する。続いて、リソグラフィ技術とイオン注入技術とを用いて、半導体膜１３１の上部に所定の導電型の不純物元素をイオン注入し、ソース領域１１１とドレイン領域１１２を形成する。ここでは、不純物元素として、たとえば砒素を用いることができる。
【０１３３】
ついで、図１５−６に示されるように、半導体基板１０１の全面に、図示しないマスク膜を形成し、リソグラフィ技術とＲＩＥ法によって、積層膜および平坦化膜１４１を、一括加工してトレンチ１４２を形成する。このトレンチ１４２は、ビット線方向に隣接する半導体膜１３１間を切断するように、ワード線方向に延在する形状を有する。なお、マスク膜として、たとえばＣＶＤカーボン膜を用いることができる。トレンチ１４２を形成した後、マスク膜を除去する。
【０１３４】
ついで、図１５−７に示されるように、ウエットエッチングによって、犠牲膜１２２を選択的に除去することによって、上下のスペーサ膜１２１間に空洞１２２ａを形成する。このとき、半導体膜１３１が柱となってスペーサ膜１２１を支えているので、空洞１２２ａがつぶれることはない。また、スペーサ膜１２１にシリコン酸化膜を用い、犠牲膜１２２にシリコン窒化膜を用いる場合には、ウエットエッチングの薬液としては、シリコン窒化膜がシリコン酸化膜に比して選択的にエッチングされるように、たとえば、熱燐酸を用いることができる。この犠牲膜１２２が除去された後の空洞１２２ａは、後のＭＯＮＯＳ構造を形成する際の鋳型となる。
【０１３５】
その後、図１５−８に示されるように、一部がスペーサ膜１２１で覆われた中空の柱状の半導体膜１３１の側面が覆われるように、ＭＯＮＯＳセルを構成する電荷蓄積層１３３を形成する。電荷蓄積層１３３は、トンネル絶縁膜／チャージトラップ膜／チャージブロック膜の積層構造を有する。トンネル絶縁膜としては、たとえばＬＰＣＶＤ法で形成したＯＮＯ膜を用いることができ、チャージトラップ膜としては、ＡＬＤ法で形成したシリコン窒化膜を用いることができ、チャージブロック膜としては、ＡＬＤ法で形成したアルミナ膜を用いることができる。また、上記したように、貫通孔１３５は（２）式を必ずしも満たしていないので、高さ方向の各層でワード線方向に隣接した２つのトランジスタで、電荷蓄積層１３３（チャージブロック膜）が一部交わった構造とならなくてもよい。
【０１３６】
さらに、ＣＶＤ法などの成膜法によって、電荷蓄積層１３３を形成した中空の柱状の半導体膜１３１の側面に、ゲート電極膜１３４を形成する。このとき、第４の実施の形態と異なり、第５の実施の形態では、絶縁膜１４７がワード線方向に隣接するメモリストリングスＭＳを貫くようにスリット状に形成されているので、ゲート電極膜１３４は半導体膜１３１を挟んで自動的に分割され、独立した電極として機能することになる。
【０１３７】
その後、ドライエッチング法によってトレンチ１４２の底部などに形成されたゲート電極膜１３４をリセスし、積層された各トランジスタに対する電極となるように分割する。ここで、ゲート電極膜１３４の材料として、たとえば窒化タングステン／タングステン積層膜を用いることができ、ドライエッチングのエッチングガスとして、たとえばＣＦ4を用いることができる。以上の処理で、５層分のゲート電極膜１３４が一括形成されるが、上から１層目のゲート電極膜１３４が選択ゲート電極となり、２〜５層目のゲート電極膜１３４がワード線となる制御ゲート電極となる。
【０１３８】
続いて、図１５−９に示されるように、半導体基板１０１の全面に、ＣＶＤ法などの成膜法によって、トレンチ１４２を埋め込むように層間絶縁膜１４３を形成する。これによって、図１５−６で形成されたビット線方向に所定の間隔で形成されたトレンチ１４２に層間絶縁膜１４３が埋め込まれる。この層間絶縁膜１４３としては、ＴＥＯＳ／Ｏ3膜を用いることができる。そして、層間絶縁膜１４３の表面をＣＭＰ技術によって平坦化する。
【０１３９】
ついで、リソグラフィ技術とＲＩＥ法によって、メモリセル部の中空の柱状の半導体膜１３１と、ワード線コンタクト部のゲート電極膜１３４に連通するコンタクトホール１４４を形成する。その後、ＣＶＤ法などの成膜法によって、コンタクトホール１４４内に導電性材料膜を埋め込み、ＣＭＰ技術によって、層間絶縁膜１４３が露出するまで平坦化し、コンタクト１４５を形成する。コンタクト１４５の材料としては、たとえばタングステンを用いることができる。
【０１４０】
その後、コンタクト１４５に接続される配線層１５１〜１５３などを、層間絶縁膜１６１〜１６３を介して形成し、多層配線層を形成する。以上によって、図１４−１〜図１４−２に示される構造の不揮発性半導体記憶装置が得られる。
【０１４１】
第５の実施の形態の構造によれば、メモリストリングスＭＳを挟んでゲート電極膜１３４をビット線方向に２つに分断するスリット状の絶縁膜１４７を設けるようにしたので、第４の実施の形態とは異なり、チャネルとなる半導体膜１３１をワード線方向に十分に近づけなくても、ゲート電極膜１３４を分割することができる。さらに、第４の実施の形態と同様にワード線方向に隣接する半導体膜１３１間の距離を近づけることで、セル面積を従来技術の１／４程度まで縮小できる。
【０１４２】
また、第４の実施の形態の場合には、半導体膜１３１の鋳型となる貫通孔１３５がテーパ形状になってしまった場合など、下層に形成されるトランジスタの位置でのワード線方向に隣接する貫通孔１３５間の距離が、上記（２）式を満たさず、下層のゲート電極膜１３４がうまく分割されない場合も考えられる。しかし、第５の実施の形態によれば、ゲート電極膜１３４で互いに接続されるメモリストリングスＭＳの半導体膜１３１を、メモリストリングスＭＳの中央付近からビット線方向の両側に分割するスリット状の絶縁膜１４７を設けたので、確実に半導体膜１３１を挟んで独立な２つのゲート電極膜１３４に分割することができる。その結果、より高いビット密度をより少ない積層数、すなわちより低い立体構造で実現することが可能になり、インテグレーションに大きな負担をかけることなくさらに高ビット密度の不揮発性メモリを提供することが可能になる。
【０１４３】
さらに、半導体基板１０１上に周辺回路を設け、その上に層間絶縁膜１０２を介してメモリセル部を設けるようにしたので、第４の実施の形態に比してさらに記憶密度を向上させることができるという効果も有する。
【０１４４】
なお、上述した説明での半導体膜１３１とチャネル接続層１３７の導電型は一例であり、これに限定されるものではない。
【符号の説明】
【０１４５】
１…不揮発性半導体記憶装置、１１…メモリセル部、１２…ワード線駆動回路、１３…ソース側選択ゲート線駆動回路、１４…ドレイン側選択ゲート線駆動回路、１５…センスアンプ、１６…ワード線、１７…ソース側選択ゲート線、１８…ドレイン側選択ゲート線、１９…ビット線、２０…ワード線コンタクト部、１０１…半導体基板、１０２，１４３，１６１〜１６３…層間絶縁膜、１１１…ソース領域、１１２…ドレイン領域、１２１…スペーサ膜、１２２…犠牲膜、１２２ａ…空洞、１２３…ストッパ膜、１３１…半導体膜、１３２，１４７…絶縁膜、１３３Ａ…トンネル絶縁膜、１３３Ｂ…チャージトラップ膜、１３３Ｃ…チャージブロック膜、１３３…電荷蓄積層、１３４…ゲート電極膜、１３５…貫通孔、１３６，１４２…トレンチ、１３７…チャネル接続層、１４１…平坦化膜、１４４…コンタクトホール、１４５…コンタクト、１４６…スリット、１５１〜１５３…配線層。
【図１】
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【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図４−６】
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【図４−７】
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【図４−８】
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【図４−９】
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【図４−１０】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図６−３】
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【図６−４】
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【図６−５】
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【図６−６】
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【図６−７】
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【図６−８】
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【図６−９】
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【図６−１０】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１−１】
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【図１１−２】
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【図１２−１】
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【図１２−２】
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【図１２−３】
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【図１２−４】
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【図１２−５】
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【図１２−６】
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【図１２−７】
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【図１２−８】
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【図１３】
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【図１４−１】
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【図１４−２】
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【図１５−１】
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【図１５−２】
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【図１５−３】
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【図１５−４】
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【図１５−５】
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【図１５−６】
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【図１５−７】
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【図１５−８】
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【図１５−９】
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