(57)【要約】【課題】電流駆動型デバイスに対するプリチャージを速やかに行うことができ、電流信号の書込みを精度よく行うことができる電流駆動型デバイスの駆動回路、この駆動回路と電流駆動型デバイスとを備えた電流駆動型装置、及びその駆動方法を提供する。【解決手段】プリチャージ回路２５０にスイッチ用のＮチャネル型トランジスタＴ１を設け、このトランジスタＴ１のソース・ドレインの一方に基準電位Ｖｂを印加し、他方を接続点Ａに接続し、ゲートにプリチャージ信号ＰＣ１を印加する。基準電位Ｖｂは、画素１００が０階調表示（黒表示）を行う場合のプリチャージ出力電位、即ちＰ型トランジスタＴ３５に流れる電流が最も小さくなる電位とする。【選択図】図６
2011090324.tif 000002
【特許請求の範囲】
【請求項１】
電流制御用トランジスタによって決められた電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、ゲートがドレインに短絡されソース・ドレイン間に電流信号が流されることによりゲート電位が前記電流制御用トランジスタのゲート電位と等しくなる駆動用トランジスタと、前記駆動用トランジスタに対して前記電流信号を出力する電流源と、非反転入力端子に前記駆動用トランジスタのドレインが接続され出力端子が反転入力端子及び前記電流制御用トランジスタのゲートに接続されるオペアンプと、所定の初期化電位が入力される入力端子と、この入力端子と前記オペアンプの非反転入力端子との間に接続されたスイッチと、を有することを特徴とする電流駆動型デバイスの駆動回路。
【請求項２】
前記初期化電位を生成する初期化電位生成回路を有し、この初期化電位生成回路は基準電流源と、初期化電位生成用トランジスタと、を有し、前記初期化電位生成用トランジスタは前記基準電流源から電流が供給されることによりゲート電位が前記初期化電位になり、この初期化電位を前記スイッチに供給するものであることを特徴とする請求項１に記載の電流駆動型デバイスの駆動回路。
【請求項３】
電流制御用トランジスタによって決められた電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、ゲートがドレインに短絡されソース・ドレイン間に電流信号が流されることによりゲート電位が前記電流制御用トランジスタのゲート電位と等しくなる駆動用トランジスタと、前記駆動用トランジスタに対して前記電流信号を出力する電流源と、非反転入力端子に前記駆動用トランジスタのドレインが接続され出力端子が反転入力端子及び前記電流制御用トランジスタのゲートに接続されるオペアンプと、前記駆動用トランジスタに流すことにより前記駆動用トランジスタのゲート電位が初期化電位に初期化される初期化電流を出力する他の電流源と、この他の電流源と前記駆動用トランジスタのドレインとの間に接続されたスイッチと、を有することを特徴とする電流駆動型デバイスの駆動回路。
【請求項４】
電流制御用トランジスタによって決められた電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、ゲートがドレインに短絡されソース・ドレイン間に電流信号が流されることによりゲート電位が前記電流制御用トランジスタのゲート電位と等しくなる駆動用トランジスタと、前記駆動用トランジスタに対して前記電流信号を出力する電流源と、非反転入力端子に前記駆動用トランジスタのドレインが接続され出力端子が反転入力端子及び前記電流制御用トランジスタのゲートに接続されるオペアンプと、前記駆動用トランジスタに流すことにより前記駆動用トランジスタのゲート電位が初期化電位に初期化される初期化電流のｎ倍（ｎは１以上の実数）の電流を出力する他の電流源と、この他の電流源に前記駆動用トランジスタと並列に接続され前記駆動用トランジスタの（ｎ−１）倍の駆動能力を持つ他の駆動用トランジスタと、前記他の電流源と前記駆動用トランジスタのドレイン及び前記他の駆動用トランジスタのドレインとの間に接続されたスイッチと、を有することを特徴とする電流駆動型デバイスの駆動回路。
【請求項５】
電流制御用トランジスタによって決められた電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、ゲートがドレインに短絡されソース・ドレイン間に前記電流制御用トランジスタから電流駆動型デバイスに供給される電流信号より大きい電流が流されることによりゲート電位が前記電流制御用トランジスタのゲート電位と等しくなる駆動用トランジスタと、前記駆動用トランジスタに対して前記大きい電流を出力する電流源と、非反転入力端子に前記駆動用トランジスタのドレインが接続され出力端子が反転入力端子及び前記電流制御用トランジスタのゲートに接続されるオペアンプと、所定の初期化電位が入力される入力端子と、この入力端子と前記オペアンプの非反転入力端子との間に接続されたスイッチと、を有することを特徴とする電流駆動型デバイスの駆動回路。
【請求項６】
前記大きい電流が前記電流信号の２ｍ倍（ｍは自然数）の電流であり、前記電流源が、デジタル信号が入力され、このデジタル信号を電流信号に変換して前記電流信号を生成し、前記デジタル信号をｍビット上位側にデータシフトして得られた他のデジタル信号を電流信号に変換して前記２ｍ倍の電流を生成するものであることを特徴とする請求項５に記載の電流駆動型デバイスの駆動回路。
【請求項７】
前記電流源が、デジタル信号が入力され、このデジタル信号を電流信号に変換して前記電流信号を生成するものであることを特徴とする請求項１乃至５のいずれか１項に記載の電流駆動型デバイスの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流が供給されることにより駆動される電流駆動型デバイスを駆動するための電流駆動型デバイスの駆動回路、この駆動回路及び電流駆動型デバイスを備えた電流駆動型装置、及びこの電流駆動型装置の駆動方法に関する。
【背景技術】
【０００２】
従来より、供給される電流により動作が制御される電流駆動型装置が開発されている。このような電流駆動型装置の一例として、有機ＥＬ（Electro Luminescence：電界発光）表示装置がある。
【０００３】
有機ＥＬ表示装置に使用する有機ＥＬ素子は、その開発が進むにつれて効率が向上しており、有機ＥＬ表示装置の低消費電力化につながっている。しかしながら、有機ＥＬ素子の効率の向上に伴い、有機ＥＬ素子に流す電流が小さくなり、この小さな電流を正確に且つ速やかに有機ＥＬ素子が設けられた画素回路に供給する（書き込む）駆動回路が必要となる。本願発明者等は、かつてこのような駆動回路を発明し、それを開示した（特許文献１参照。）。
【０００４】
図２７は特許文献１に記載された従来の有機ＥＬ表示装置を示すブロック図であり、図２８は図２７に示す有機ＥＬ表示装置における１データライン分の電流源、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【０００５】
図２７に示すように、有機ＥＬ表示装置５００には、表示部４００が設けられている。表示部４００においては、水平方向に延びる複数本（Ｙ本）の制御線１１０と、垂直方向に延びる複数本（Ｘ本）のデータ線１２０とが設けられており、制御線１１０とデータ線１２０との各交点に画素１００が配置されている。これにより、表示部４００においては、（Ｘ×Ｙ）個の画素１００がマトリクス状に配列されている。なお、有機ＥＬ表示装置５００がカラー表示装置である場合は、水平方向に配列され相互に隣接する３つの画素１００が１組になり、各画素１００が赤（Ｒ）、青（Ｂ）及び緑（Ｇ）の各色の光を発光するようになっている。画素１００には、夫々発光素子として有機ＥＬ素子が設けられている。
【０００６】
また、有機ＥＬ表示装置５００には、表示部４００における垂直方向に延びる辺に沿って、制御線１１０に接続された垂直走査回路３００が設けられており、制御線１１０を順次選択するようになっている。また、表示部４００における水平方向に延びる辺に沿って、データ線１２０に接続された水平駆動回路２００が設けられており、垂直走査回路３００により選択された制御線１１０に接続された画素１００に対して、電流信号を供給するようになっている。画素１００に設けられた発光素子においては、供給される電流と輝度とは比例関係にあり、画素１００の階調表示は、データ線１２０を介して画素１００に供給される電流の大きさを調整することにより実現される。なお、水平駆動回路２００及び垂直走査回路３００により、有機ＥＬ表示装置５００の駆動回路が形成されている。
【０００７】
図２８に示すように、水平駆動回路２００においては、表示部４００（図２７参照）の各データ線１２０に対して電流信号Ｉｏｕｔを出力する複数（Ｘ個）の電流源２２０が設けられており、電流源２２０とデータ線１２０との間には、データ線１２０をプリチャージするプリチャージ回路２５０が接続されている。
【０００８】
また、画素１００の画素回路においては、電源電圧Ｖｅｌと接地電位ＧＮＤとの間に、電流記憶用のＰチャネル型トランジスタＴ２１、スイッチ用のＰチャネル型トランジスタＴ２４及び発光素子としての有機ＥＬ素子１３０がこの順に直列に接続されている。そして、電流記憶用Ｐチャネル型トランジスタＴ２１のゲートは、スイッチ用のＮチャネル型トランジスタＴ２２及びＴ２３を介して、データ線１２０に接続されている。また、スイッチ用トランジスタＴ２２乃至Ｔ２４のゲートには制御線１１０が接続されている。更に、電流記憶用トランジスタＴ２１のゲートと電源電圧Ｖｅｌとの間には、容量Ｃ１が設けられている。更にまた、スイッチ用トランジスタＴ２２とＴ２３との間の接続点は、電流記憶用トランジスタＴ２１とスイッチ用トランジスタＴ２４との間の接続点に接続されており、これにより、電流記憶用Ｐチャネル型トランジスタＴ２１のゲートが、スイッチ用トランジスタＴ２２を介して、トランジスタＴ２１のドレインに接続されている。そして、データ線１２０と接地電位との間には、寄生容量Ｃｐ１が形成されている。
【０００９】
また、プリチャージ回路２５０においては、電源電圧Ｖｅｌが印加されており、この電源電圧Ｖｅｌが印加される端子と電流源２２０との間には、電位生成回路として、駆動用のＰチャネル型トランジスタＴ３５及びスイッチ用のＮチャネル型トランジスタＴ３１がこの順に直列に接続されている。即ち、Ｎチャネル型トランジスタＴ３１のソース・ドレインの一方（以下、一端子という）は駆動用Ｐチャネル型トランジスタＴ３５に接続されており、ソース・ドレインの他方（以下、他端子という）は電流源２２０を介して接地電位に接続されている。なお、駆動用Ｐチャネル型トランジスタＴ３５のサイズは画素１００の電流記憶用Ｐチャネル型トランジスタＴ２１のサイズと等しく、このため、両トランジスタの特性は相互に実質的に等しくなっている。また、スイッチ用のＮチャネル型トランジスタＴ３２及びＴ３３並びにＰチャネル型トランジスタＴ３４が設けられており、これらのスイッチ用トランジスタＴ３１乃至Ｔ３４のゲートが配線２５２に接続されている。配線２５２には外部からプリチャージ信号ＰＣ２が入力されるようになっている。
【００１０】
そして、駆動用Ｐチャネル型トランジスタＴ３５とスイッチ用Ｎチャネル型トランジスタＴ３１との間の接続点Ａはスイッチ用のＮチャネル型トランジスタＴ３３の一端子に接続されており、このトランジスタＴ３３の他端子は駆動用Ｐチャネル型トランジスタＴ３５のゲートに接続されている。また、接続点Ａとスイッチ用トランジスタＴ３２との間には、ボルテージフォロワアンプ２５１が設けられており、接続点Ａがこのボルテージフォロワアンプ２５１の非反転入力端子に接続され、アンプ２５１の出力はトランジスタＴ３２の一端子及びアンプ２５１の反転入力端子に接続されている。更に、トランジスタＴ３２の他端子はデータ線１２０に接続されている。更にまた、スイッチ用Ｐチャネル型トランジスタＴ３４の一端子は電流源２２０に接続されており、トランジスタＴ３４の他端子はデータ線１２０に接続されている。
【００１１】
次に、上述の如く構成された有機ＥＬ表示装置の動作について説明する。先ず、図２７に示す垂直走査回路３００が制御線１１０を走査する。即ち、垂直走査回路３００が１本目の制御線１１０からＹ本目の制御線１１０までを順次選択して、選択した制御線１１０にハイレベルの信号を印加する。
【００１２】
そして、水平駆動回路２００の電流源２２０が、各データ線１２０に対して電流信号を出力する。このとき、水平駆動回路２００は、垂直走査回路３００が選択した制御線１１０に接続されている画素１００に表示させたい階調に対応した電流を、その画素１００に接続されたデータ線１２０に流す。この結果、図２８に示すように、プリチャージ回路２５０のスイッチ用Ｎチャネル型トランジスタＴ３１及びスイッチ用Ｐチャネル型トランジスタＴ３４に電流信号Ｉｏｕｔが供給される。プリチャージ信号ＰＣ２が非選択、即ちロウレベルであれば、スイッチ用Ｎチャネル型トランジスタＴ３１及びＴ３２がオフになり、スイッチ用Ｐチャネル型トランジスタＴ３４がオンになるため、電流信号Ｉｏｕｔが電流源２２０からトランジスタＴ３４を介してデータ線１２０に供給される。このようにして、水平駆動回路２００からデータ線１２０に対して電流信号Ｉｏｕｔが出力される。
【００１３】
このとき、垂直走査回路３００（図２７参照）により選択された画素１００においては、制御線１１０に選択を示すハイレベルの信号が印加されている。このため、スイッチ用Ｎチャネル型トランジスタＴ２２及びＴ２３がオンになり、この結果、データ線１２０がトランジスタＴ２３及びＴ２２を介して、電流記憶用Ｐチャネル型トランジスタＴ２１のゲート及び容量Ｃ１の一端に接続される。また、スイッチ用Ｐチャネル型トランジスタＴ２４はオフになる。これにより、電流記憶用Ｐチャネル型トランジスタＴ２１に流れる電流量が決定されると共に、容量Ｃ１が充電される。この結果、画素１００に対する電流信号Ｉｏｕｔの書込みが行われる。
【００１４】
そして、垂直走査回路３００による制御線の走査が次に移り、図２８に示す制御線１１０の電位がハイレベル（選択）からロウレベル（非選択）に切り替わると、スイッチ用Ｎチャネル型トランジスタＴ２２及びＴ２３がオフになり、スイッチ用Ｐチャネル型トランジスタＴ２４がオンになる。この結果、電源電圧Ｖｅｌから接地電位ＧＮＤまで、電流記憶用Ｐチャネル型トランジスタＴ２１、スイッチ用Ｐチャネル型トランジスタＴ２４及び有機ＥＬ素子１３０がこの順に直列に接続された電流経路が、データ線１２０から独立して形成される。即ち、電流記憶用Ｐチャネル型トランジスタＴ２１の一端子に電源電圧Ｖｅｌが印加され、このトランジスタＴ２１の他端子がスイッチ用Ｐチャネル型トランジスタＴ２４の一端子に接続され、このトランジスタＴ２４の他端子が有機ＥＬ素子１３０の入力端子に接続され、この有機ＥＬ素子１３０の出力端子に接地電位ＧＮＤが印加されている。この結果、この電流経路に電流記憶用Ｐチャネル型トランジスタＴ２１に書き込まれた電流が流れ、この電流に応じた階調で有機ＥＬ素子１３０が発光する。なお、このとき、容量Ｃ１により電流記憶用Ｐチャネル型トランジスタＴ２１のゲート電位が一定値に保たれ、従ってトランジスタＴ２１を流れる電流量が一定値に維持され、有機ＥＬ素子１３０の輝度が所定の階調に維持される。
【００１５】
そして、垂直走査回路３００が制御線１１０を走査してＹ本の制御線１１０を１本毎に順次選択し、水平駆動回路２００がその都度、垂直走査回路３００により選択された制御線１１０に接続された画素１００に、発光させたい階調に応じた電流信号Ｉｏｕｔを出力することにより、表示部４００に画像が表示される。
【００１６】
このように、原理的には、プリチャージ回路２５０がなくても、表示部４００に画像を表示することはできる。しかしながら、データ線１２０には寄生容量Ｃｐ１が付加されているため、データ線１２０の電位を変化させる際には、その都度、寄生容量Ｃｐ１を充放電する必要が生じる。このため、データ線１２０の電位を所望の値にするためには、ある程度の書込時間が必要である。そして、この書込時間はデータ線１２０に供給される電流信号Ｉｏｕｔが小さいほど増大する。一方、視聴者にフリッカを感じさせないように画像を表示するためには、垂直走査回路３００は一定以上の速度で制御線１１０を走査する必要があり、１本の制御線１１０が選択されている時間には上限がある。このため、書込時間が長くなり過ぎると、書込動作が不十分となり、画質が劣化するという問題点がある。
【００１７】
そこで、この特許文献１に記載された従来例においては、電流源２２０とデータ線１２０との間に、プリチャージ回路２５０を設けている。図２８に示すように、プリチャージ回路２５０において、新たな制御線１１０が選択された直後に、プリチャージ信号ＰＣ２をハイレベル（選択）にする。これにより、スイッチ用Ｎチャネル型トランジスタＴ３１乃至Ｔ３３がオンになり、スイッチ用Ｐチャネル型トランジスタＴ３４がオフになる。この結果、電流源２２０から出力された電流信号Ｉｏｕｔが、トランジスタＴ３１及びＴ３３を介して、駆動用Ｐチャネル型トランジスタＴ３５に供給される。これにより、駆動用Ｐチャネル型トランジスタＴ３５に流れる電流量が決定され、接続点Ａの電位が電流信号Ｉｏｕｔに対応した電位になる。なお、トランジスタＴ３５のサイズ及び特性は、画素１００のトランジスタＴ２１のサイズ及び特性と実質的に等しいため、前述の接続点Ａの電位は、トランジスタＴ２１に電流信号Ｉｏｕｔが印加された場合のトランジスタＴ２１のゲートの電位と実質的に等しい電位になる。そして、接続点Ａの電位がボルテージフォロワアンプ２５１の非反転入力端子に印加され、ボルテージフォロワアンプ２５１の出力端子から接続点Ａの電位に等しい電位がデータ線１２０に対して出力される。このとき、ボルテージフォロワアンプ２５１は電流供給能力が大きいため、データ線１２０の寄生容量Ｃｐ１を速やかに充放電することができる。これにより、プリチャージ回路２５０を設けることにより、プリチャージ回路２５０を設けない場合よりも速やかに、データ線１２０の電位を電流信号Ｉｏｕｔに対応した電位とすることができる。
【００１８】
そしてその後、プリチャージ信号ＰＣ２がロウレベル（非選択）となり、データ線１２０に電流信号Ｉｏｕｔが直接供給される。このとき、上述のプリチャージ回路２５０の動作により、データ線１２０の電位は既に目標値に近い電位となっており、電流信号Ｉｏｕｔはプリチャージ時におけるデータ線１２０の電位の誤差を補正するだけでよく、この補正に多くの時間は必要としない。この結果、画素１００の書込時間を短縮することができる。なお、プリチャージ時におけるデータ線１２０の電位の誤差は、ボルテージフォロワアンプ２５１の入力オフセット電圧、及び駆動用Ｐチャネル型トランジスタＴ３５と駆動用Ｐチャネル型トランジスタＴ２１との特性差によって生じる。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００３−１９５８１２号公報（図２８、図２９）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述の従来の技術には、以下に示すような問題点がある。図２８に示すように、プリチャージ回路２５０において、電流信号Ｉｏｕｔが流れる配線と接地電位との間には寄生容量が形成されている。即ち、トランジスタＴ３５からボルテージフォロワアンプ２５１の非反転入力端子までの配線には寄生容量Ｃｐ２が付加されており、電流源２２０からトランジスタＴ３１及びＴ３４までの配線には、寄生容量Ｃｐ３が付加されている。なお、寄生容量Ｃｐ２は、主としてスイッチ用Ｎチャネル型トランジスタＴ３３がオン状態であるときの駆動用Ｐチャネル型トランジスタＴ３５のゲート容量及びボルテージフォロワアンプ２５１の入力容量からなり、寄生容量Ｃｐ３は主として引き回された配線と他の配線との間に生じる容量からなる。これらの寄生容量Ｃｐ２及びＣｐ３は、データ線１２０の寄生容量Ｃｐ１よりは小さいものの、これらの寄生容量Ｃｐ２及びＣｐ３の影響により、プリチャージ信号ＰＣ２が選択、即ちハイレベルに切り替わったときに、プリチャージ出力電位、即ち、ボルテージフォロワアンプ２５１の非反転入力端子に印加される電位が一定値に収束するまでの整定時間が長くなる。これは、電流信号Ｉｏｕｔの値が変わる度に、寄生容量Ｃｐ２及びＣｐ３を充放電する必要があるからである。
【００２１】
図２９は、横軸に電流信号Ｉｏｕｔの大きさをとり、縦軸にボルテージフォロワアンプの入力電位の整定時間をとって、ボルテージフォロワアンプの入力電位の整定時間に及ぼす電流信号Ｉｏｕｔの影響を示すグラフ図である。なお、図２９に示す「ΔＶ」とは、ボルテージフォロワアンプの入力電位の変化量であり、１つ前の制御線１１０が選択されたときのデータ線１２０の電位と、その次の制御線１１０が選択されたときのデータ線１２０の電位との差を示している。
【００２２】
図２９に示すように、電流信号Ｉｏｕｔの大きさが小さくなるほど、ボルテージフォロワアンプの入力電位の整定時間が長くなる。従って、画素に低い階調、即ち暗い階調を発光させる場合には、電流信号Ｉｏｕｔが小さいため、整定時間の増大が顕著であり、０階調表示、即ち、黒表示を行う場合に、整定時間が最も長くなる。そして、近時、有機ＥＬ素子の効率が向上し、それに伴って電流信号Ｉｏｕｔは益々小さくなっているため、ボルテージフォロワアンプの入力電位の整定時間が益々増大しつつある。また、電位変化量ΔＶが大きいほど、ボルテージフォロワアンプの入力電位の整定時間が増大する。これは、例えば、１つ前の制御線１１０が選択されたときには電流信号Ｉｏｕｔが大きく、その次の制御線１１０が選択されたときには電流信号Ｉｏｕｔが小さい場合に相当する。
【００２３】
そして、ボルテージフォロワアンプの入力電位の整定時間が長くなると、プリチャージに必要な時間が長くなり、その分、電流信号Ｉｏｕｔを直接画素１００に対して出力する時間が減少し、プリチャージ時におけるデータ線１２０の電位の誤差を十分に補正できなくなる。このため、画素１００に対する電流信号Ｉｏｕｔの書込精度が低下し、画質が低下する。具体的には、例えば、書込不良による尾引状の欠陥が発生する。
【００２４】
本発明はかかる問題点に鑑みてなされたものであって、電流駆動型デバイスの電流制御用トランジスタに対する電位の整定を速やかに行うことができ、信号の書込みを精度よく行うことができる電流駆動型デバイスの駆動回路、この駆動回路と電流駆動型デバイスとを備えた電流駆動型装置、及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２５】
請求項１に記載の発明に係る電流駆動型デバイスの駆動回路は、入力される電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、前記電流駆動型デバイスに直列に接続されそのゲート電位により前記電流駆動型デバイスに供給する前記電流の大きさを決定する電流制御用トランジスタと、この電流制御用トランジスタのゲート電位を前記電流駆動型デバイスに前記電流を流すような電位とする電位出力回路と、を有し、前記電位出力回路は、前記電位を生成する電位生成回路と、この電位生成回路が前記電位を生成する前にこの電位生成回路を初期化電位に初期化する初期化回路と、を有することを特徴とする。
【００２６】
本発明においては、電位生成回路が電位を生成する前に、初期化回路が電位生成回路を初期化電位に初期化するため、この初期化により電位生成回路に付加された寄生容量を充放電することができ、電位の生成を速やかに行うことができる。即ち、電位の整定に要する時間を短縮することができる。
【００２７】
また、前記電流制御用トランジスタは電流信号が入力されることによりそのゲート電位が決定されるものであり、前記電位出力回路は前記電流制御用トランジスタに前記電流信号が入力される前にこの電流制御用トランジスタのゲート電位をこの電流制御用トランジスタに前記電流信号が入力されることによって決まる電位にプリチャージするプリチャージ回路であってもよい。
【００２８】
これにより、電位生成回路がプリチャージ用の電位を生成する前に、初期化回路が電位生成回路を初期化電位に初期化するため、この初期化により電位生成回路に付加された寄生容量を充放電することができ、電位の生成を速やかに行うことができる。即ち、プリチャージ用の電位の整定に要する時間を短縮することができる。これにより、プリチャージに要する時間を短縮することができる。
【００２９】
また、前記電流信号が複数水準設定されており、前記プリチャージ回路が前記電流制御用トランジスタのゲート電位を前記複数水準の電流信号によって決まる複数の電位にプリチャージするものであり、前記初期化電位が前記複数の電位から選択された少なくとも１の電位であってもよく、このとき、前記初期化電位は、前記複数の電位のうち、対応する前記電流信号が小さい順に選択されたものであることが好ましい。これにより、電位の生成に特に時間がかかる電流信号が小さい場合において、電位の生成に要する時間を短縮することができる。
【００３０】
請求項１２に記載の発明に係る電流駆動型デバイスの駆動回路は、電流制御用トランジスタによって決められた電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、ゲートがドレインに短絡されソース・ドレイン間に電流信号が流されることによりゲート電位が前記電流制御用トランジスタのゲート電位と等しくなる駆動用トランジスタと、前記駆動用トランジスタに対して前記電流信号を出力する電流源と、非反転入力端子に前記駆動用トランジスタのドレインが接続され出力端子が反転入力端子及び前記電流制御用トランジスタのゲートに接続されるオペアンプと、所定の初期化電位が入力される入力端子と、この入力端子と前記オペアンプの非反転入力端子との間に接続されたスイッチと、を有することを特徴とする。
【００３１】
請求項１４に記載の発明に係る電流駆動型デバイスの駆動回路は、電流制御用トランジスタによって決められた電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、ゲートがドレインに短絡されソース・ドレイン間に電流信号が流されることによりゲート電位が前記電流制御用トランジスタのゲート電位と等しくなる駆動用トランジスタと、前記駆動用トランジスタに対して前記電流信号を出力する電流源と、非反転入力端子に前記駆動用トランジスタのドレインが接続され出力端子が反転入力端子及び前記電流制御用トランジスタのゲートに接続されるオペアンプと、前記駆動用トランジスタに流すことにより前記駆動用トランジスタのゲート電位が初期化電位に初期化される初期化電流を出力する他の電流源と、この他の電流源と前記駆動用トランジスタのドレインとの間に接続されたスイッチと、を有することを特徴とする。
【００３２】
本発明においては、他の電流源が初期化電流を駆動用トランジスタに流すことにより、初期化電位を生成しているため、駆動用トランジスタの特性にばらつきがあっても、初期化電位の誤差を小さくすることができる。
【００３３】
請求項１５に記載の発明に係る電流駆動型デバイスの駆動回路は、電流制御用トランジスタによって決められた電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、ゲートがドレインに短絡されソース・ドレイン間に電流信号が流されることによりゲート電位が前記電流制御用トランジスタのゲート電位と等しくなる駆動用トランジスタと、前記駆動用トランジスタに対して前記電流信号を出力する電流源と、非反転入力端子に前記駆動用トランジスタのドレインが接続され出力端子が反転入力端子及び前記電流制御用トランジスタのゲートに接続されるオペアンプと、前記駆動用トランジスタに流すことにより前記駆動用トランジスタのゲート電位が初期化電位に初期化される初期化電流のｎ倍（ｎは１以上の実数）の電流を出力する他の電流源と、この他の電流源に前記駆動用トランジスタと並列に接続され前記駆動用トランジスタの（ｎ−１）倍の駆動能力を持つ他の駆動用トランジスタと、前記他の電流源と前記駆動用トランジスタのドレイン及び前記他の駆動用トランジスタのドレインとの間に接続されたスイッチと、を有することを特徴とする。
【００３４】
本発明においては、初期化電流のｎ倍の電流により初期化を行うことができるため、より速やかに初期化することができる。
【００３５】
請求項１６に記載の発明に係る電流駆動型デバイスの駆動回路は、電流制御用トランジスタによって決められた電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、ゲートがドレインに短絡されソース・ドレイン間に前記電流制御用トランジスタから電流駆動型デバイスに供給される電流信号より大きい電流が流されることによりゲート電位が前記電流制御用トランジスタのゲート電位と等しくなる駆動用トランジスタと、前記駆動用トランジスタに対して前記大きい電流を出力する電流源と、非反転入力端子に前記駆動用トランジスタのドレインが接続され出力端子が反転入力端子及び前記電流制御用トランジスタのゲートに接続されるオペアンプと、所定の初期化電位が入力される入力端子と、この入力端子と前記オペアンプの非反転入力端子との間に接続されたスイッチと、を有することを特徴とする。
【００３６】
請求項１９に記載の発明に係る電流駆動型装置は、入力される電流の大きさにより動作が制御される電流駆動型デバイスと、この電流駆動型デバイスに前記電流を供給する前記駆動回路と、を有することを特徴とする。
【００３７】
また、前記電流駆動型デバイスが有機ＥＬ素子であり、本発明に係る電流駆動型装置は、有機ＥＬ表示装置であってもよい。
【００３８】
請求項２２に記載の発明に係る電流駆動型装置の駆動方法は、入力される電流の大きさにより動作が制御される電流駆動型デバイスを備えた電流駆動型装置の駆動方法において、前記電流駆動型デバイスに供給する前記電流の大きさを決定する電流制御用トランジスタに信号を書き込む書込工程と、書き込まれた前記信号に基づいて前記電流駆動型デバイスに前記電流を供給して前記電流駆動型デバイスを駆動させる駆動工程と、を有し、前記書込工程は、電位生成回路により前記電流制御用トランジスタのゲート電位を前記電流駆動型デバイスに前記電流を流すような電位とする電位生成工程と、前記電流制御用トランジスタのゲート電位を前記電位とする前に前記電位生成回路を初期化電位に初期化する初期化工程と、を有することを特徴とする。
【００３９】
また、前記電流制御用トランジスタは電流信号が入力されることによりそのゲート電位が決定されるようになっており、前記書込工程は、前記電位生成工程の後に前記電流信号を前記電流制御用トランジスタに入力する電流信号入力工程を有し、前記電位生成工程は、前記電流制御用トランジスタのゲート電位をこの電流制御用トランジスタに前記電流信号が入力されることによって決まる電位にプリチャージするプリチャージ工程であってもよい。
【発明の効果】
【００４０】
本発明によれば、電位生成回路が電位を生成する前に、初期化回路が電位生成回路を初期化電位に初期化することにより、電位の生成を速やかに行うことができる。これにより、電位整定に要する時間を短縮することができる。特に、電流制御用トランジスタが電流信号に基づいて制御されるものであり、電位出力回路がこの電流制御用トランジスタのプリチャージ回路である場合は、プリチャージに要する時間を短縮することができ、その分、電流信号の書込時間を長くすることができ、電流信号の書込みを精度よく行うことができる。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態に係る有機ＥＬ表示装置の水平駆動回路を示すブロック図である。
【図２】図１に示す水平駆動回路のＤ／Ｉ変換部を示すブロック図である。
【図３】図２に示すＤ／Ｉ変換部の１出力Ｄ／Ｉ変換部を示すブロック図である。
【図４】図３に示すデータ作成回路を示す回路図である。
【図５】図３に示す１ビットＤ／Ｉ変換部を示すブロック図である。
【図６】本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図７】本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図である。
【図８】図７に示す１水平期間（１ライン選択期間）の動作を示すタイミング図である。
【図９】第１の実施形態の変形例に係る有機ＥＬ表示装置の動作を示すタイミング図である。
【図１０】本発明の第２の実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図１１】本実施形態に係る有機ＥＬ表示装置における０階調信号生成部を示す回路図である。
【図１２】横軸に階調をとり、縦軸にボルテージフォロワアンプの入力電位の整定時間をとって、ボルテージフォロワアンプの入力電位を基準電位Ｖｐｓから各階調電位に変化させる場合の整定時間を示すグラフ図である。
【図１３】本発明の第３の実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図１４】本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図である。
【図１５】本発明の第４の実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図１６】本発明の第５の実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図１７】本発明の第６の実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図１８】本発明の第７の実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図１９】本発明の第８の実施形態に係る有機ＥＬ表示装置における１出力Ｄ／Ｉ変換部を示すブロック図である。
【図２０】図１９に示す１出力Ｄ／Ｉ変換部におけるデータ作成回路を示す回路図である。
【図２１】本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図２２】本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図である。
【図２３】本発明の第９の実施形態に係る有機ＥＬ表示装置における１出力Ｄ／Ｉ変換部を示すブロック図である。
【図２４】１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図２５】本発明の有機ＥＬ表示装置に使用可能な他の画素回路を示す回路図である。
【図２６】本発明の有機ＥＬ表示装置に使用可能な更に他の画素回路を示す回路図である。
【図２７】特許文献１に記載された従来の有機ＥＬ表示装置を示すブロック図である。
【図２８】図２７に示す有機ＥＬ表示装置における１データライン分の電流源、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【図２９】横軸に電流信号Ｉｏｕｔの大きさをとり、縦軸にボルテージフォロワアンプの入力電位の整定時間をとって、ボルテージフォロワアンプの入力電位の整定時間に及ぼす電流信号Ｉｏｕｔの影響を示すグラフ図である。
【発明を実施するための形態】
【００４２】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施形態について説明する。本実施形態に係る電流駆動型装置は有機ＥＬ表示装置である。図１は本実施形態に係る有機ＥＬ表示装置の水平駆動回路を示すブロック図であり、図２は図１に示す水平駆動回路のＤ／Ｉ変換部を示すブロック図であり、図３は図２に示すＤ／Ｉ変換部の１出力Ｄ／Ｉ変換部を示すブロック図であり、図４は図３に示すデータ作成回路を示す回路図であり、図５は図３に示す１ビットＤ／Ｉ変換部を示すブロック図であり、図６は、本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。
【００４３】
図２７に示すように、本実施形態に係る有機ＥＬ表示装置５００においては、表示部４００が設けられており、この表示部４００においては、複数の画素１００がマトリクス状に配列されている。また、有機ＥＬ表示装置５００には、表示部４００を駆動する水平駆動回路２００及び垂直走査回路３００が設けられている。そして、水平駆動回路２００はデータ線１２０を介して画素１００に接続されており、垂直走査回路３００は制御線１１０を介して画素１００に接続されている。
【００４４】
また、図１に示すように、水平駆動回路２００においては、デジタルデータ信号が入力され、このデジタルデータ信号を保持し、データ線１２０に対応させて順次出力するデータレジスタ２０３が設けられている。なお、図１においては、白い矢印は電圧信号を示し、黒い矢印は電流信号を示している。デジタルデータ信号は表示データを表す電圧信号であり、例えば各色３ビットのデジタル信号である。また、データシフトレジスタ制御信号が入力され、データレジスタ２０３に対して走査信号を出力するデータシフトレジスタ２０２が設けられている。この走査信号は、データレジスタ２０３がデジタルデータ信号を保持するタイミングを制御するため信号である。更に、ラッチ信号及びデータレジスタ２０３の出力信号が入力され、ラッチ信号に同期してデータレジスタ２０３の出力信号を保持し、１ライン分まとめて出力するデータラッチ２０４が設けられている。更にまた、データラッチ２０４の出力信号、即ち、デジタル電圧信号が入力され、この出力信号をアナログ電流信号に変換してデータ線１２０を介して表示部４００に出力するＤ／Ｉ変換部２１０が設けられている。更にまた、Ｄ／Ｉ変換部２１０に対して基準電流を供給する基準電流源２１２が設けられている。
【００４５】
図２に示すように、Ｄ／Ｉ変換部２１０においては、データ線１２０（図２７参照）の数だけ１出力Ｄ／Ｉ変換部２３０が設けられており、１出力Ｄ／Ｉ変換部２３０とデータ線１２０との間には、プリチャージ回路２５０が設けられている。各１出力Ｄ／Ｉ変換部２３０はプリチャージ回路２５０を介して夫々１本のデータ線１２０に接続されており、この１本のデータ線１２０に対して、電流信号を出力するものである。また、ＲＧＢの各色に発光する３個の画素に対応して、３個の１出力Ｄ／Ｉ変換部２３０が１組となりＲＧＢ−Ｄ／Ｉ変換部２４０を形成しており、このＲＧＢ−Ｄ／Ｉ変換部２４０毎に１個のフリップフロップ（Ｆ／Ｆ）２９０が設けられている。
【００４６】
そして、Ｄ／Ｉ変換部２１０においては、全てのＦ／Ｆ２９０により１つのシフトレジスタが構成されている。このシフトレジスタは、電流を記憶するタイミング制御のためのスタート信号ＩＳＴ、クロック信号ＩＣＬ及びこのクロック信号ＩＣＬの反転信号であるクロック反転信号ＩＣＬＢが入力され、１出力Ｄ／Ｉ変換部２３０に対して信号ＭＳＷＡ及びＭＳＷＢを出力するものである。
【００４７】
また、プリチャージ回路２５０は、電流信号Ｉｏｕｔ、プリチャージ信号ＰＣ２及び電源電圧Ｖｅｌが入力され、プリチャージ信号ＰＣ２がハイレベルのときはデータ線１２０を所定の電位にプリチャージし、プリチャージ信号ＰＣ２がロウレベルのときはデータ線１２０に対して電流信号Ｉｏｕｔを供給するものである。
【００４８】
次に、１出力Ｄ／Ｉ変換部２３０の構成についてより詳細に説明する。１出力Ｄ／Ｉ変換部２３０には、Ｆ／Ｆ２９０から信号ＭＳＷＡ及びＭＳＷＢが入力され、基準電流源２１２（図１参照）から基準電流ＩＲ０〜ＩＲ２、ＩＧ０〜ＩＧ２、ＩＢ０〜ＩＢ２のいずれか１組（以下、基準電流Ｉ０〜Ｉ２ともいう）が供給され、データラッチ２０４（図１参照）から３ビットのデジタルデータ信号Ｄ０〜Ｄ２が入力され、更に、電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２が入力されるようになっている。これにより、１出力Ｄ／Ｉ変換部２３０は、３ビットのデジタルデータ信号Ｄ０〜Ｄ２を８水準の電流信号Ｉｏｕｔに変換して、プリチャージ回路２５０に対して出力する。なお、スタート信号ＩＳＴ、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢ、電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２をまとめて記憶制御信号（図１参照）ともいう。
【００４９】
基準電流ＩＲ０〜ＩＲ２は赤色（Ｒ）の発光素子を所定の階調で発光させるための電流であり、基準電流ＩＲ０は発光素子を１階調で発光させるための電流に相当し、基準電流ＩＲ１は発光素子を２階調で発光させるための電流に相当し、基準電流ＩＲ２は発光素子を４階調で発光させるための電流に相当する。そして、これらの基準電流を任意に組み合わせることにより、電流信号Ｉｏｕｔの値として０から基準電流ＩＲ０〜ＩＲ２の合計値までの８水準の値を生成することができ、この結果、発光素子に８階調の表示を実現させることができる。基準電流ＩＧ０〜ＩＧ２（緑色）及び基準電流ＩＢ０〜ＩＢ２（青色）についても同様である。
【００５０】
図３に示すように、１出力Ｄ／Ｉ変換部２３０においては、データ作成回路２３２が設けられている。データ作成回路２３２は、デジタルデータ信号Ｄ０〜Ｄ２と電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２とが入力され、これらの信号に基づいて、デジタルデータ信号Ｄ０Ａ〜Ｄ２Ａ及びデジタルデータ信号Ｄ０ＢからＤ２Ｂを生成するものである。また、１出力Ｄ／Ｉ変換部２３０においては、６個の１ビットＤ／Ｉ変換部２３１ａ乃至２３１ｆが設けられており、３個ずつ２つの出力ブロックに組分けされている。即ち、１ビットＤ／Ｉ変換部２３１ａ乃至２３１ｃが出力ブロック２３５ａを構成し、１ビットＤ／Ｉ変換部２３１ｄ乃至２３１ｆが出力ブロック２３５ｂを構成している。
【００５１】
そして、各１ビットＤ／Ｉ変換部には１ビットのデジタルデータ信号及び１の基準電流が入力され、この１の基準電流を記憶し、デジタルデータ信号が「選択」（例えばハイレベル）のときに、前記１の基準電流と等しい大きさの電流を出力し、「非選択」（例えばロウレベル）のときに、この電流を出力しないようになっている。即ち、１ビットＤ／Ｉ変換部２３１ａは、デジタルデータ信号Ｄ０Ａ及び基準電流Ｉ０が入力され、デジタルデータ信号Ｄ０Ａが「選択」のときに、基準電流Ｉ０と等しい大きさの電流を出力するようになっており、１ビットＤ／Ｉ変換部２３１ｂは、デジタルデータ信号Ｄ１Ａ及び基準電流Ｉ１が入力され、デジタルデータ信号Ｄ１Ａが「選択」のときに、基準電流Ｉ１と等しい大きさの電流を出力するようになっており、１ビットＤ／Ｉ変換部２３１ｃは、デジタルデータ信号Ｄ２Ａ及び基準電流Ｉ２が入力され、デジタルデータ信号Ｄ２Ａが「選択」のときに、基準電流Ｉ２と等しい大きさの電流を出力するようになっており、１ビットＤ／Ｉ変換部２３１ａ乃至２３１ｃの出力電流の合計が、出力ブロック２３５ａから出力される電流信号Ｉｏｕｔとなっている。
【００５２】
同様に、１ビットＤ／Ｉ変換部２３１ｄは、デジタルデータ信号Ｄ０Ｂ及び基準電流Ｉ０が入力され、デジタルデータ信号Ｄ０Ｂが「選択」のときに、基準電流Ｉ０と等しい大きさの電流を出力するようになっており、１ビットＤ／Ｉ変換部２３１ｅは、デジタルデータ信号Ｄ１Ｂ及び基準電流Ｉ１が入力され、デジタルデータ信号Ｄ１Ｂが「選択」のときに、基準電流Ｉ１と等しい大きさの電流を出力するようになっており、１ビットＤ／Ｉ変換部２３１ｆは、デジタルデータ信号Ｄ２Ｂ及び基準電流Ｉ２が入力され、デジタルデータ信号Ｄ２Ｂが「選択」のときに、基準電流Ｉ２と等しい大きさの電流を出力するようになっており、１ビットＤ／Ｉ変換部２３１ｄ乃至２３１ｆの出力電流の合計が、出力ブロック２３５ｂから出力される電流信号Ｉｏｕｔとなっている。
【００５３】
更に、１出力Ｄ／Ｉ変換部２３０には、出力ブロック２３５ａ及び２３５ｂのどちらの出力ブロックから電流信号Ｉｏｕｔを出力するかを切り替えるスイッチＳＷ３１及びＳＷ３２が設けられている。
【００５４】
図５に示すように、１ビットＤ／Ｉ変換部２３１には、電流記憶・出力用のＮチャネル型トランジスタ（ＴＦＴ）Ｔ１０１、スイッチＳＷ１乃至ＳＷ３及び容量Ｃ１０１が設けられている。スイッチＳＷ１はＮチャネル型トランジスタＴ１０１のドレインに接続されており、デジタルデータ信号Ｄ＊により制御される。スイッチＳＷ１の他端から、出力電流Ｉｏｕｔが出力される。スイッチＳＷ２は、スイッチＳＷ１とＮチャネル型トランジスタＴ１０１との接点と、容量Ｃ１０１の一端及びＮチャネル型トランジスタＴ１０１のゲートとの間に接続されており、信号ＭＳＷＡ又はＭＳＷＢにより制御される。スイッチＳＷ３の一端は基準電流Ｉ＊が供給される信号線に接続され、その他端はスイッチＳＷ１とＮチャネル型トランジスタＴ１０１との接点と容量Ｃ１０１の一端との間に接続されており、信号ＭＳＷＡ又はＭＳＷＢにより制御される。また、Ｎチャネル型トランジスタＴ１０１のソース及び容量素子Ｃ１０１の他端は、例えば接地されているが、動作上問題がない場合には、接地電位ＧＮＤよりも高い電圧が供給されてもよい。なお、デジタルデータ信号Ｄ＊及び基準電流Ｉ＊は、デジタルデータ信号Ｄ０及び基準電流Ｉ０、デジタルデータ信号Ｄ１及び基準電流Ｉ１、デジタルデータ信号Ｄ２及び基準電流Ｉ２のいずれかに相当する。
【００５５】
また、図４に示すように、データ作成回路２３２においては、デジタルデータ信号Ｄ０〜Ｄ２のいずれか１の信号及び電流セレクタ信号ＩＳＥＬ１が入力されるＮＡＮＤ回路ＮＡＮＤ０Ａ〜ＮＡＮＤ２Ａ、及び夫々ＮＡＮＤ回路ＮＡＮＤ０Ａ〜ＮＡＮＤ２Ａの出力信号が入力されるインバータＩＶ０Ａ〜ＩＶ２Ａが設けられており、インバータＩＶ０Ａ〜ＩＶ２Ａの出力がデジタルデータ信号Ｄ０Ａ〜Ｄ２Ａとなっている。また、デジタルデータ信号Ｄ０〜Ｄ２のいずれか１の信号及び電流セレクタ信号ＩＳＥＬ２が入力されるＮＡＮＤ回路ＮＡＮＤ０Ｂ〜ＮＡＮＤ２Ｂ、及び夫々ＮＡＮＤ回路ＮＡＮＤ０Ｂ〜ＮＡＮＤ２Ｂの出力信号が入力されるインバータＩＶ０Ｂ〜ＩＶ２Ｂが設けられており、インバータＩＶ０Ｂ〜ＩＶ２Ｂの出力がデジタルデータ信号Ｄ０Ｂ〜Ｄ２Ｂとなっている。これにより、図３に示すように、電流セレクタ信号ＩＳＥＬ１が「選択」で電流セレクタ信号ＩＳＥＬ２が「非選択」のときは、デジタルデータ信号Ｄ０Ａ〜Ｄ２Ａが出力ブロック２３５ａに対して出力され、電流セレクタ信号ＩＳＥＬ１が「非選択」で電流セレクタ信号ＩＳＥＬ２が「選択」のときは、デジタルデータ信号Ｄ０Ｂ〜Ｄ２Ｂが出力ブロック２３５ｂに対して出力されるようになっている。
【００５６】
また、図６に示すように、画素１００の画素回路においては、電源電圧Ｖｅｌと接地電位ＧＮＤとの間に、電流制御用トランジスタとしての電流記憶用のＰチャネル型トランジスタＴ２１、スイッチ用のＰチャネル型トランジスタＴ２４及び発光素子としての有機ＥＬ素子１３０がこの順に直列に接続されている。そして、電流記憶用Ｐチャネル型トランジスタＴ２１のゲートは、スイッチ用のＮチャネル型トランジスタＴ２２及びＴ２３を介して、データ線１２０に接続されている。また、スイッチ用トランジスタＴ２２乃至Ｔ２４のゲートには制御線１１０が接続されている。更に、電流記憶用トランジスタＴ２１のゲートと電源電圧Ｖｅｌとの間には、容量Ｃ１が設けられている。更にまた、スイッチ用トランジスタＴ２２とＴ２３との間の接続点は、電流記憶用トランジスタＴ２１とスイッチ用トランジスタＴ２４との間の接続点に接続されており、これにより、電流記憶用Ｐチャネル型トランジスタＴ２１のゲートが、スイッチ用トランジスタＴ２２を介して、トランジスタＴ２１のソースに接続されている。そして、データ線１２０と接地電位との間には、寄生容量Ｃｐ１が形成されている。
【００５７】
更に、図６に示すように、プリチャージ回路２５０においては、電源電圧Ｖｅｌが印加されており、この電源電圧Ｖｅｌが印加される端子と１出力Ｄ／Ｉ変換部２３０との間には、電位生成回路として、駆動用のＰチャネル型トランジスタＴ３５及びスイッチ用のＮチャネル型トランジスタＴ３１がこの順に直列に接続されている。即ち、Ｎチャネル型トランジスタＴ３１のソース・ドレインの一方（以下、一端子という）は駆動用Ｐチャネル型トランジスタＴ３５に接続されており、ソース・ドレインの他方（以下、他端子という）は１出力Ｄ／Ｉ変換部２３０を介して接地電位に接続されている。なお、駆動用Ｐチャネル型トランジスタＴ３５のサイズは画素１００の電流記憶用Ｐチャネル型トランジスタＴ２１のサイズと等しく、このため、両トランジスタの特性は相互に実質的に等しくなっている。また、スイッチ用のＮチャネル型トランジスタＴ３２及びＴ３３並びにＰチャネル型トランジスタＴ３４が設けられており、これらのスイッチ用トランジスタＴ３１乃至Ｔ３４のゲートが配線２５２に接続されている。配線２５２には外部からプリチャージ信号ＰＣ２が入力されるようになっている。
【００５８】
そして、駆動用Ｐチャネル型トランジスタＴ３５とスイッチ用Ｎチャネル型トランジスタＴ３１との間の接続点Ａはスイッチ用のＮチャネル型トランジスタＴ３３の一端子に接続されており、このトランジスタＴ３３の他端子は駆動用Ｐチャネル型トランジスタＴ３５のゲートに接続されている。また、接続点Ａとスイッチ用トランジスタＴ３２との間には、ボルテージフォロワアンプ２５１が設けられており、接続点Ａがこのボルテージフォロワアンプ２５１の非反転入力端子に接続され、アンプ２５１の出力はトランジスタＴ３２の一端子及びアンプ２５１の反転入力端子に接続されている。更に、トランジスタＴ３２の他端子はデータ線１２０に接続されている。更にまた、スイッチ用Ｐチャネル型トランジスタＴ３４の一端子は１出力Ｄ／Ｉ変換部２３０に接続されており、トランジスタＴ３４の他端子はデータ線１２０に接続されている。なお、図６に示すように、本実施形態においては、駆動用Ｐチャネル型トランジスタＴ３５のゲートをドレインに短絡するか否かを切り替えるスイッチ用Ｎチャネル型トランジスタＴ３３を設けているが、このトランジスタＴ３３を省略して駆動用Ｐチャネル型トランジスタＴ３５のゲートをドレインに直接短絡してもよい。
【００５９】
更にまた、プリチャージ回路２５０には、初期化回路としてスイッチ用のＮチャネル型トランジスタＴ１が設けられており、このＮチャネル型トランジスタＴ１のソース・ドレインの一方（一端子）には基準電位Ｖｂが印加され、他方（他端子）は接続点Ａに接続され、ゲートにはプリチャージ回路２５０の外部からプリチャージ信号ＰＣ１が印加されるようになっている。なお、基準電位Ｖｂは、画素１００が０階調表示（黒表示）を行う場合の駆動用Ｐチャネル型トランジスタＴ３５のソース及びゲートの電位（プリチャージ出力電位）に等しい。即ち、基準電位Ｖｂは電流信号Ｉｏｕｔが最も小さくなる電位であり、従って、Ｐチャネル型トランジスタＴ３５がオフ状態に最も近くなる電位であり、プリチャージ出力電位としては、全階調の電位のうち、最も高い電位である。また、基準電位Ｖｂは、水平駆動回路２００における全てのプリチャージ回路２５０に共通して印加されている。なお、本実施形態においては、有機ＥＬ素子１３０が電流駆動型デバイスであり、画素１００の画素回路のうち有機ＥＬ素子１３０を除く部分並びに水平駆動回路２００及び垂直走査回路３００が有機ＥＬ素子１３０を駆動する駆動回路である。
【００６０】
次に、上述の如く構成された本実施形態に係る駆動回路の動作、即ち、本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。図７は本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図であり、図８は図７に示す１水平期間（１ライン選択期間）の動作を示すタイミング図である。なお、図８においては、制御線１１０の動作として、３本の制御線Ｙ＿ｎ−１、Ｙ＿ｎ、Ｙ＿ｎ＋１の動作を示している。
【００６１】
図７に示すように、図２７に示す垂直走査回路３００が表示部４００を垂直走査し始めてから、次の垂直走査が始まるまでを１フレーム期間とする。即ち、１フレーム期間は表示部４００が１枚の画像を表示する基本周期である。本実施形態の場合、相補信号である電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２の一方がハイレベルとなり他方がロウレベルとなる２種類のフレーム期間、即ち、Ａブロック出力期間及びＢブロック出力期間が交互に現れる。この２種類のフレーム期間においては、図３に示す出力ブロック２３５ａ（Ａブロック）及び２３５ｂ（Ｂブロック）のうち一方が基準電流を記憶し、他方が記憶した基準電流を使用して電流信号を作成し、この電流信号を出力する。即ち、Ａブロック出力期間においては、出力ブロック２３５ａ（Ａブロック）が１つ前のフレーム期間において記憶した基準電流を使用してデジタルデータ信号に基づいて電流信号を作成し、この電流信号を、プリチャージ回路２５０を介して表示部４００に出力し、その間に、出力ブロック２３５ｂ（Ｂブロック）が基準電流を記憶する。また、このＡブロック出力期間に続くＢブロック出力期間においては、出力ブロック２３５ｂ（Ｂブロック）が電流信号を出力すると共に、出力ブロック２３５ａ（Ａブロック）がその次のＡブロック出力期間において使用する基準電流を記憶する。
【００６２】
次に、１フレーム期間における動作について説明する。図７に示すように、１フレーム期間においては、動作周期が異なる２種類の動作が並行して行われる。この２種類の動作とは、例えば、Ａブロック出力期間においては、出力ブロック２３５ａ（Ａブロック）が電流信号を出力する動作と、出力ブロック２３５ｂ（Ｂブロック）が基準電流を記憶する動作である。Ａブロックが信号を出力する動作の基本周期は、表示部４００における画素１００の行数、即ち、制御線１１０の本数によって決まり、１フレーム期間を画素１００の行数で除した時間となる。一方、Ｂブロックに信号を記憶させる動作の基本周期は、表示部４００において列方向に配列されたＲＧＢ各色の画素１００からなる組の列数、即ち、ＲＧＢ−Ｄ／Ｉ変換部２４０の数によって決まり、１フレーム期間を画素１００の列数の（１／３）の数で除した時間となる。なお、図７に示す電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２は各出力ブロックの記憶動作及び出力動作を切り替えるものであり、制御信号Ｙ＿１及びＹ＿２、デジタルデータ信号Ｄ０〜Ｄ２、Ｄ０Ａ〜Ｄ２Ａ、Ｄ０Ｂ〜Ｄ２Ｂは出力動作に関連するものであり、スタート信号ＩＳＴ、クロック信号ＩＣＬ、信号ＭＳＷＡ＿１、ＭＳＷＡ＿２、ＭＳＷＢ＿１及びＭＳＷＢ＿２は記憶動作に関連するものである。
【００６３】
先ず、図１に示すように、水平駆動回路２００において、データシフトレジスタ制御信号がデータシフトレジスタ２０２に入力され、データシフトレジスタ２０２はデータレジスタ２０３に対して走査信号を出力する。次に、データレジスタ２０３はこの走査信号に同期して、画像内容を示すデジタルデータ信号を取り込み、データ線１２０に対応させてデータラッチ２０４に対して順次出力する。なお、デジタルデータ信号はＲＧＢの各色が夫々３ビットの電圧信号である。次に、データラッチ２０４にラッチ信号が入力され、データラッチ２０４はこのラッチ信号に同期してデータレジスタ２０３の出力信号を取り込み、１ライン分まとめてＤ／Ｉ変換部２１０に対して出力する。このとき、各ラインに対して出力される信号が、デジタルデータ信号Ｄ０〜Ｄ２である。また、基準電流源２１２が基準電流Ｉ０〜Ｉ２をＤ／Ｉ変換部２１０に対して供給する。
【００６４】
そして、図２に示すように、Ｄ／Ｉ変換部２１０の１出力Ｄ／Ｉ変換部２３０にデジタルデータ信号Ｄ０〜Ｄ２が入力される。また、１出力Ｄ／Ｉ変換部２３０には基準電流Ｉ０〜Ｉ２も入力される。なお、赤色の画素に対して基準電流を出力する１出力Ｄ／Ｉ変換部２３０には赤色基準電流ＩＲ０〜ＩＲ２が入力され、緑色の画素に対して基準電流を出力する１出力Ｄ／Ｉ変換部２３０には緑色基準電流ＩＧ０〜ＩＧ２が入力され、青色の画素に対して基準電流を出力する１出力Ｄ／Ｉ変換部２３０には青色基準電流ＩＢ０〜ＩＢ２が入力される。
【００６５】
一方、Ｄ／Ｉ変換部２１０においてシフトレジスタを構成するＦ／Ｆ２９０のうち、最前段のＦ／Ｆ２９０に、スタート信号ＩＳＴ、クロック信号ＩＣＬ及びクロック反転信号ＩＣＬＢが入力される。図７に示すように、最前段のＦ／Ｆ２９０は、スタート信号ＩＳＴがハイレベルになったときに、クロック信号ＩＣＬに同期して信号ＭＳＷＢ＿１を、このＦ／Ｆ２９０と同じＲＧＢ−Ｄ／Ｉ変換部２４０に属する１出力Ｄ／Ｉ変換部２３０に対して出力する。即ち、信号ＭＳＷＢ＿１がハイレベルとなり、信号ＭＳＷＡ＿１はロウレベルとなる。また、次のクロック周期においては、信号ＭＳＷＢ＿１はロウレベルとなり、次段のＦ／Ｆ２９０が同じＲＧＢ−Ｄ／Ｉ変換部２４０に属する１ビットＤ／Ｉ変換部２３１に対して、ハイレベルの信号ＭＳＷＢ＿２を出力する。このようにして、スタート信号ＩＳＴがハイレベルになった後、シフトレジスタを構成する複数のＦ／Ｆ２９０が、その出力信号ＭＳＷＢをクロック信号に同期して順次ハイレベルにしていく。
【００６６】
このとき、図３に示すように、１出力Ｄ／Ｉ変換部２３０においては、データ作成回路２３２にデジタルデータ信号Ｄ０〜Ｄ２が入力されると共に、電流セレクタ信号ＩＳＥＬ１及びＩＳＥＬ２が入力される。なお、Ａブロック出力期間においては、電流セレクタ信号ＩＳＥＬ１はハイレベル、電流セレクタ信号ＩＳＥＬ２はロウレベルとなっている。そして、図４に示すように、データ作成回路２３２においては、電流セレクタ信号ＩＳＥＬ１がハイレベルとなっているため、ＮＡＮＤ回路ＮＡＮＤ０Ａ〜ＮＡＮＤ２Ａが夫々デジタルデータ信号Ｄ０〜Ｄ２を反転させた信号をインバータＩＶ０Ａ〜ＩＶ２Ａに対して出力する。そして、インバータＩＶ０Ａ〜ＩＶ２Ａが夫々デジタルデータ信号Ｄ０〜Ｄ２と同じレベルの信号Ｄ０Ａ〜Ｄ２Ａを夫々１ビットＤ／Ｉ変換部２３１ａ〜２３１ｃに対して出力する。一方、電流セレクタ信号ＩＳＥＬ２はロウレベルとなっているため、ＮＡＮＤ回路ＮＡＮＤ０Ｂ〜ＮＡＮＤ２Ｂはデジタルデータ信号Ｄ０〜Ｄ２のレベルに拘らず常にハイレベルを出力し、インバータＩＶ０Ｂ〜ＩＶ２Ｂは１ビットＤ／Ｉ変換部２３１ｄ〜２３１ｆに対して常にロウレベルのデジタルデータ信号Ｄ０Ｂ〜Ｄ２Ｂを出力する。
【００６７】
この結果、図３に示すように、出力ブロック２３５ａ（Ａブロック）に属する１ビットＤ／Ｉ変換部２３１ａ〜２３１ｃには、デジタルデータ信号Ｄ０Ａ〜Ｄ２Ａのうちいずれか１の信号と、基準電流Ｉ０〜Ｉ２のうちいずれか１の電流と、信号ＭＳＷＡが入力される。具体的には、１ビットＤ／Ｉ変換部２３１ａにはデジタルデータ信号Ｄ０Ａ、基準電流Ｉ０及び信号ＭＳＷＡが入力され、１ビットＤ／Ｉ変換部２３１ｂにはデジタルデータ信号Ｄ１Ａ、基準電流Ｉ１及び信号ＭＳＷＡが入力され、１ビットＤ／Ｉ変換部２３１ｃにはデジタルデータ信号Ｄ２Ａ、基準電流Ｉ２及び信号ＭＳＷＡが入力される。なお、Ａブロック出力期間においては、信号ＭＳＷＡはロウレベルである。
【００６８】
一方、出力ブロック２３５ｂ（Ｂブロック）に属する１ビットＤ／Ｉ変換部２３１ｄ〜２３１ｆには、デジタルデータ信号Ｄ０Ｂ〜Ｄ２Ｂのいずれか１の信号と、基準電流Ｉ０〜Ｉ２のいずれか１の電流と、信号ＭＳＷＢが入力される。Ａブロック出力期間においては、デジタルデータ信号Ｄ０Ｂ〜Ｄ２Ｂは常にロウレベルであり、信号ＭＳＷＢはハイレベルである。
【００６９】
次に、図５を参照して、各１ビットＤ／Ｉ変換部２３１の動作について説明する。先ず、出力ブロック２３５ｂ（Ｂブロック）に属する１ビットＤ／Ｉ変換部２３１ｄ〜２３１ｆの記憶動作について説明する。１ビットＤ／Ｉ変換部２３１ｄ〜２３１ｆにおいては、信号ＭＳＷＢ＿１（図５ではＭＳＷと表記）がハイレベルであり、デジタルデータ信号Ｄ０Ｂ〜Ｄ２Ｂ（図５ではＤ＊と表記）がロウレベルであるため、スイッチＳＷ２及びＳＷ３がオンになり、スイッチＳＷ１がオフになる。この結果、容量Ｃ１０１に基準電流Ｉ＊により電荷が蓄積されると共に、電流記憶・出力用のＮチャネル型トランジスタＴ１０１のゲート−ドレイン間がショートされ、トランジスタＴ１０１が飽和領域で動作するようになる。そして、本動作が安定した状態では、Ｎチャネル型トランジスタＴ１０１のドレイン−ソース間に基準電流Ｉ＊が流れるように、Ｎチャネル型トランジスタＴ１０１の電流能力に合わせてそのゲート電圧が設定される。
【００７０】
Ｎチャネル型トランジスタＴ１０１のゲート電圧が安定状態になった後に、信号ＭＳＷＢ＿１がロウレベルになり、第２段目のＦ／Ｆ２９０の出力信号ＭＳＷＢ＿２がハイレベルになると、第１段目のＦ／Ｆ２９０が設けられたＲＧＢ−Ｄ／Ｉ変換部２４０内の１ビットＤ／Ｉ変換部２３１ｄ〜２３１ｆのスイッチＳＷ２及びＳＷ３がオフとなる。このとき、容量Ｃ１０１により、Ｎチャネル型トランジスタＴ１０１のゲート電圧は、ソース・ドレイン間に基準電流が流れるような電圧に保持される。この結果、Ｎチャネル型トランジスタＴ１０１には、夫々の電流能力に関わらず、基準電流が記憶される。なお、図７に示すように、このように信号ＭＳＷがハイレベルとなっている期間を、そのＲＧＢ−Ｄ／Ｉ変換部２４０における３出力電流記憶期間とする。次に、信号ＭＳＷＢ＿２がハイレベルとなることにより、第２段目のＦ／Ｆ２９０が設けられたＲＧＢ−Ｄ／Ｉ変換部２４０内の１ビットＤ／Ｉ変換部２３１ｄ〜２３１ｆにおいてスイッチＳＷ２及びＳＷ３がオンとなり、基準電流が記憶される。このようにして、ＲＧＢ−Ｄ／Ｉ変換部２４０に順次基準電流が記憶されていく。
【００７１】
次に、出力ブロック２３５ａ（Ａブロック）に属する１ビットＤ／Ｉ変換部２３１ａ〜２３１ｃの出力動作について説明する。なお、１ビットＤ／Ｉ変換部２３１ａ〜２３１ｃには、１つ前のフレーム期間において、基準電流が記憶されている。１ビットＤ／Ｉ変換部２３１ａ〜２３１ｃにおいては、信号ＭＳＷＡ＿１（図５ではＭＳＷと表記）がロウレベルであるため、スイッチＳＷ２及びＳＷ３がオフになる。この結果、Ｎチャネル型トランジスタＴ１０１には基準電流Ｉ＊は印加されない。そして、デジタルデータ信号Ｄ０Ａ〜Ｄ２Ａ（図５ではＤ＊と表記）は表示データを示すハイレベル又はロウレベルの信号であるため、この信号Ｄ＊に基づいて、スイッチＳＷ１がオン又はオフに切り替えられる。即ち、デジタルデータ信号Ｄ＊がハイレベルであると、スイッチＳＷ１がオンになり、電流信号が出力される。このとき、容量Ｃ１０１によりＮチャネル型トランジスタＴ１０１のゲート電圧は所定値に保持されているため、この出力電流の大きさは基準電流Ｉ＊と等しくなる。一方、デジタルデータ信号Ｄ＊がロウレベルであると、スイッチＳＷ１がオフになり、電流信号は出力されない。そして、図３に示すように、出力ブロック２３５ａ（Ａブロック）に属する１ビットＤ／Ｉ変換部２３１ａ〜２３１ｃの出力電流の合計が、出力電流Ｉｏｕｔとしてプリチャージ回路２５０（図２参照）に対して出力される。
【００７２】
次に、プリチャージ回路２５０及び表示部４００の動作について説明する。図８に示すように、垂直走査回路３００が、制御線１１０を順次選択していき、制御線Ｙ＿ｎ−１、Ｙ＿ｎ、Ｙ＿ｎ＋１に印加する信号を順次ハイレベル（選択）にしていく。１本の制御線にハイレベルの信号が印加されている期間が１ライン選択期間であり、表示部４００において１ライン分の信号の書込みを行う書込期間に相当する。なお、例えば、制御線Ｙ＿ｎ−１が選択されているときは、この制御線Ｙ＿ｎ−１に接続されている画素は書込期間となっており、他の制御線に接続されている画素は、書込期間において書き込まれた信号に基づいて画像の表示を行う表示期間（駆動期間）となっている。そして、１ライン選択期間においては、プリチャージ期間及び電流出力期間がこの順に配置されており、プリチャージ期間の初期にはプリチャージ回路初期化期間が設けられている。
【００７３】
先ず、垂直走査回路３００（図２７参照）が制御線１１０を走査する。そして、垂直走査回路３００が制御線Ｙ＿ｎ−１に印加する信号をハイレベルに切り換えて、制御線Ｙ＿ｎ−１の１ライン選択期間を開始すると、これに同期してプリチャージ信号ＰＣ１及びＰＣ２をハイレベルとし、プリチャージ期間におけるプリチャージ回路初期化期間を開始する。このとき、図６に示すように、スイッチ用のＮチャネル型トランジスタＴ１がオンになり、駆動用のＰチャネル型トランジスタＴ３５のソース及びゲートの電位、即ち、ボルテージフォロワアンプの入力電位が基準電位Ｖｂとなる。この基準電位Ｖｂは０階調表示（黒表示）を行う場合のプリチャージの電位に等しくなるように設定されている。なお、このとき、スイッチ用Ｎチャネル型トランジスタＴ３１乃至Ｔ３３がオンになり、スイッチ用Ｐチャネル型トランジスタＴ３４がオフになる。
【００７４】
一方、水平駆動回路２００の１出力Ｄ／Ｉ変換部２３０が、表示データであるデジタルデータ信号に基づいて電流信号Ｉｏｕｔを生成し、データ線１２０に対して出力する。表示データは、例えば前述の如く、ＲＧＢの各色について夫々３ビット、即ち８階調の表示データである。
【００７５】
その後、図６に示すように、プリチャージ信号ＰＣ１がロウレベル（非選択）になり、プリチャージ回路初期化期間が終了する。このとき、プリチャージ信号ＰＣ２はハイレベル（選択）のままである。従って、トランジスタＴ１はオンからオフに切り替わるが、スイッチ用Ｎチャネル型トランジスタＴ３１乃至Ｔ３３はオンのままであり、スイッチ用Ｐチャネル型トランジスタＴ３４はオフのままである。この結果、１出力Ｄ／Ｉ変換部２３０から出力された電流信号Ｉｏｕｔが、トランジスタＴ３１及びＴ３３を介して、駆動用Ｐチャネル型トランジスタＴ３５のゲート及びソースに供給される。これにより、駆動用Ｐチャネル型トランジスタＴ３５に流れる電流量が決定され、接続点Ａの電位が電流信号Ｉｏｕｔに対応した電位になる。
【００７６】
なお、電流信号Ｉｏｕｔは画素１００に表示させる階調を反映した信号であり、その階調は０階調とは限らない。従って、画素１００に表示させる階調が０階調以外の階調である場合には、接続点Ａの電位は、プリチャージ回路初期化期間において一旦基準電位Ｖｂとなった後、プリチャージ回路初期化期間終了後に、電流信号Ｉｏｕｔによって決まる所定の電位、即ち、各階調に相当する電位（以下、階調電位ともいう）まで引き下げられる。また、画素１００に表示させる階調が０階調である場合は、電流信号Ｉｏｕｔにより決定されるＰチャネル型トランジスタＴ３５のソース及びゲートの電位（プリチャージ出力電位）が基準電位Ｖｂとほぼ等しいため、プリチャージ回路初期化期間終了後においても接続点Ａの電位はほとんど変化しない。
【００７７】
そして、この接続点Ａの電位がボルテージフォロワアンプ２５１の非反転入力端子に印加され、ボルテージフォロワアンプ２５１の出力端子から接続点Ａの電位に等しい電位がデータ線１２０に対して出力され、データ線１２０がプリチャージされる。
【００７８】
このとき、垂直走査回路３００（図２７参照）により選択された画素１００においては、制御線１１０にハイレベルの信号が印加されている。このため、スイッチ用Ｎチャネル型トランジスタＴ２２及びＴ２３がオンになり、この結果、データ線１２０がトランジスタＴ２３及びＴ２２を介して、電流記憶用Ｐチャネル型トランジスタＴ２１のゲート及び容量Ｃ１の一端に接続される。また、スイッチ用Ｐチャネル型トランジスタＴ２４はオフになる。これにより、電流記憶用Ｐチャネル型トランジスタＴ２１に流れる電流量が決定されると共に、容量Ｃ１が充電される。これにより、電流記憶用Ｐチャネル型トランジスタＴ２１のゲートには、電流信号Ｉｏｕｔに相当する電位を書き込むことができる。即ち、画素１００の電流記憶用Ｐチャネル型トランジスタＴ２１のサイズ及び特性は、プリチャージ回路２５０の駆動用Ｐチャネル型トランジスタＴ３５のサイズ及び特性と等しいため、ゲート電位が等しければ、ソース・ドレイン間に流れる電流も等しくなり、トランジスタのＩｄ／Ｖｄ特性の飽和特性を平坦にしておくことで、同じ大きさの電流を流すことができる。
【００７９】
次に、プリチャージ信号ＰＣ２がロウレベルに切り替わることにより、プリチャージ期間が終了して電流出力期間が開始される。プリチャージ信号ＰＣ２がロウレベルに切り替わることにより、スイッチ用Ｎチャネル型トランジスタＴ３１及びＴ３２がオフになり、スイッチ用Ｐチャネル型トランジスタＴ３４がオンになる。この結果、電流信号Ｉｏｕｔが１出力Ｄ／Ｉ変換部２３０からトランジスタＴ３４を介してデータ線１２０に供給される。このようにして、水平駆動回路２００からデータ線１２０に対して電流信号Ｉｏｕｔが出力される。
【００８０】
この結果、画素１００に対する電流信号Ｉｏｕｔの書込みが行われる。そして、このとき、データ線１２０の電位は既にプリチャージされて目標値に近い電位となっており、電流信号Ｉｏｕｔはプリチャージ時におけるデータ線１２０の電位の誤差を補正するだけでよい。これにより、画素１００に電流信号Ｉｏｕｔが書き込まれる。
【００８１】
そして、電流出力期間が終了し、垂直走査回路３００が次の制御線Ｙ＿ｎを選択すると、制御線Ｙ＿ｎ−１に印加される信号はロウレベルに切り替わる。これにより、電流記憶用Ｐチャネル型トランジスタＴ２１、スイッチ用Ｐチャネル型トランジスタＴ２４及び有機ＥＬ素子１３０がこの順に直列に接続された電流経路に、書き込まれた電流信号Ｉｏｕｔと等しい大きさの電流が流れ、この電流に応じた階調で有機ＥＬ素子１３０が発光する。
【００８２】
そして、垂直走査回路３００が制御線１１０を走査してＹ本の制御線１１０を１本毎に順次選択し、水平駆動回路２００がその都度、垂直走査回路３００により選択された制御線１１０に接続された画素１００に、発光させたい階調に応じた電流信号Ｉｏｕｔを出力することにより、表示部４００に画像が表示される。
【００８３】
本実施形態においては、プリチャージ期間の初期にプリチャージ回路初期化期間を設けて、プリチャージ回路２５０の駆動用Ｐチャネル型トランジスタＴ３５のゲート及びソースの電位、即ちボルテージフォロワアンプの入力電位を、一旦０階調表示（黒表示）に相当する電位Ｖｂに引き上げている。これにより、画素１００に０階調表示を行わせる場合には、プリチャージ回路初期化期間終了後のプリチャージ期間において、ボルテージフォロワアンプの入力電位を整定するための時間がほとんどかからない。これにより、０階調表示（黒表示）を精度よく行うことができる。また、全階調表示のうち最もボルテージフォロワアンプの入力電位の整定時間が長い０階調表示時の整定時間を短縮できるため、整定時間を全体的に短縮することができる。この結果、プリチャージ期間を短縮することができ、その分、電流出力期間を増加させることができ、プリチャージ時におけるデータ線１２０の電位の誤差を十分に補正することができるようになる。これにより、画素１００に対する電流信号Ｉｏｕｔの書込精度が向上し、画質が向上する。
【００８４】
次に、本第１の実施形態の変形例について説明する。図９は本変形例に係る有機ＥＬ表示装置の動作を示すタイミング図である。図９に示すように、本変形例においては、プリチャージ回路初期化期間を、プリチャージ期間の初期ではなく、１つ前の１ライン選択期間における電流出力期間の最後に設けている。本変形例に係る有機ＥＬ表示装置の構成及び上記以外の動作は、前述の第１の実施形態と同様である。
【００８５】
本変形例においては、１つ前のラインにおいて電流信号の書込みを行っている間に、プリチャージ出力電位を基準電位Ｖｂとし、プリチャージ回路を初期化することができる。これにより、プリチャージ期間をより一層短縮することができる。本変形例における上記以外の効果は、前述の第１の実施形態における効果と同様である。なお、この場合、スイッチ用Ｎチャネル型トランジスタＴ３３を省略して駆動用Ｐチャネル型トランジスタＴ３５のゲートをドレインに直接短絡してもよく、又は、トランジスタＴ３３のゲートにプリチャージ信号ＰＣ１及びＰＣ２の論理和（ＯＲ出力）信号が入力されるようにしてもよい。このプリチャージ信号ＰＣ１及びＰＣ２の論理和（ＯＲ出力）信号は、図９においてプリチャージ信号ＰＣ１の立ち上がりでハイレベルになり、プリチャージ信号ＰＣ２の立ち下がりでロウレベルになる信号である。
【００８６】
次に、本発明の第２の実施形態について説明する。図１０は本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図であり、図１１は本実施形態に係る有機ＥＬ表示装置における０階調信号生成部を示す回路図である。図１０に示すように、本実施形態に係る有機ＥＬ表示装置においては、前述の第１の実施形態に係る有機ＥＬ表示装置（図６参照）と比較して、プリチャージ回路２５０に、更に、スイッチ用のＮチャネル型トランジスタＴ６、ＡＮＤ回路２５３及び２５４、並びにインバータ２５５が設けられている点が異なっている。そして、プリチャージ回路２５０には外部から０階調信号Ｌ０が入力されるようになっている。０階調信号Ｌ０は、画素に表示させる階調が０階調である場合にハイレベルになり、それ以外の階調である場合にロウレベルになる２値信号である。
【００８７】
この０階調信号Ｌ０はＡＮＤ回路２５３及びインバータ２５５に入力されるようになっており、ＡＮＤ回路２５３には０階調信号Ｌ０の他にプリチャージ信号ＰＣ１が入力されるようになっており、ＡＮＤ回路２５４にはインバータ２５５の出力信号及びプリチャージ信号ＰＣ１が入力されるようになっている。そして、ＡＮＤ回路２５３の出力信号、即ち、０階調信号Ｌ０とプリチャージ信号ＰＣ１との論理積は、スイッチ用のＮチャネル型トランジスタＴ１のゲートに入力されるようになっており、ＡＮＤ回路２５４の出力信号、即ち、０階調信号Ｌ０の反転信号とプリチャージ信号ＰＣ１との論理積は、スイッチ用のＮチャネル型トランジスタＴ６のゲートに入力されるようになっている。また、このトランジスタＴ６の一端子には基準電位Ｖｐｓが印加され、他端子は接続点Ａに接続されている。基準電位Ｖｐｓは、１階調電位、即ち、画素に０階調の次に暗い階調を表示させる際のトランジスタＴ２１のゲート電位に等しく、従って、０階調電位に等しい基準電位Ｖｂよりもわずかに低い電位である。また、基準電位Ｖｐｓは、全てのプリチャージ回路２５０に共通して印加されている。
【００８８】
このような構成により、プリチャージ信号ＰＣ１がハイレベルであり、０階調信号Ｌ０がハイレベルであるときは、トランジスタＴ１がオンになり、トランジスタＴ６がオフになり、接続点Ａの電位は電位Ｖｂになる。また、プリチャージ信号ＰＣ１がハイレベルであり、０階調信号Ｌ０がロウレベルであるときは、トランジスタＴ１はオフになり、トランジスタＴ６がオンになり、接続点Ａの電位は電位Ｖｐｓになる。更に、プリチャージ信号ＰＣ１がロウレベルになると、０階調信号の値に関係なく、トランジスタＴ１及びＴ６は共にオフとなり、接続点Ａの電位は電流信号Ｉｏｕｔにより決定される電位となる。
【００８９】
また、水平駆動回路２００には、図１１に示すような０階調信号生成部２０６が設けられている。０階調信号生成部２０６においては、夫々デジタルデータ信号Ｄ０乃至Ｄ２が入力されるインバータ２０７ａ乃至２０７ｃが設けられており、更に、このインバータ２０７ａ乃至２０７ｃの出力信号が入力されるＡＮＤ回路２０８が設けられている。そして、このＡＮＤ回路２０８の出力信号が、０階調信号Ｌ０となっている。なお、デジタルデータ信号Ｄ０乃至Ｄ２はデータ作成回路２３２（図３参照）に入力される信号であり、表示データを示す電圧信号である。本実施形態に係る有機ＥＬ表示装置における上記以外の構成は、前述の第１の実施形態に係る有機ＥＬ表示装置の構成と同様である。
【００９０】
次に、上述の如く構成された本実施形態に係る駆動回路の動作、即ち、本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。本実施形態の有機ＥＬ表示装置のタイミング図は、図８に示すものと同じになる。即ち、１ライン選択期間がプリチャージ期間及び電流出力期間からなり、プリチャージ期間の初期にプリチャージ回路初期化期間が設けられている。以下、図８、図１０及び図１１を参照して説明する。
【００９１】
各１ライン選択期間のプリチャージ回路初期化期間においては、前述の第１の実施形態と同様に、プリチャージ信号ＰＣ１及びＰＣ２が共にハイレベルになっている。この１ライン選択期間において選択される画素に０階調表示（黒表示）を行わせる場合は、図１１に示す０階調生成部２０６において、合計３ビットのデジタルデータ信号Ｄ０乃至Ｄ２が全てロウレベルになる。これにより、ＡＮＤ回路２０８に入力されるインバータ２０７ａ乃至２０７ｃの出力信号は全てハイレベルになり、ＡＮＤ回路２０８の出力信号、即ち０階調信号Ｌ０がハイレベルとなる。
【００９２】
そして、図１０に示すように、プリチャージ信号ＰＣ１がハイレベルであり、０階調信号Ｌ０がハイレベルであると、トランジスタＴ１がオンになり、トランジスタＴ６がオフになり、接続点Ａの電位は電位Ｖｂに初期化される。この電位Ｖｂは０階調電位に等しく設定されている。次に、プリチャージ信号ＰＣ１がロウレベルになり、プリチャージ回路初期化期間が終了すると、接続点Ａの電位は電流信号Ｉｏｕｔにより決定される電位となる。このとき、接続点Ａの電位は、予めトランジスタＴ１を介して０階調電位となっているため、接続点Ａの電位、即ち、ボルテージフォロワアンプの入力電位の整定はプリチャージ回路初期化期間における電位の誤差を補正するだけのものとなり、極めて短時間で行うことができる。
【００９３】
また、デジタルデータ信号が０階調以外の階調、即ち、１階調乃至７階調のいずれかを示す信号であると、図１１に示すデジタルデータ信号Ｄ０乃至Ｄ２のうち少なくとも１の信号がハイレベルになる。この結果、ＡＮＤ回路２０８の出力信号、即ち０階調信号Ｌ０がロウレベルとなる。そして、図１０に示すプリチャージ回路２５０において、プリチャージ信号ＰＣ１がハイレベルであり、０階調信号Ｌ０がロウレベルであると、トランジスタＴ１がオフになり、トランジスタＴ６がオンになり、接続点Ａの電位は電位Ｖｐｓに初期化される。次に、プリチャージ信号ＰＣ１がロウレベルになり、プリチャージ回路初期化期間が終了すると、接続点Ａの電位は電流信号Ｉｏｕｔにより決定される電位となる。このとき、接続点Ａの電位は、予めトランジスタＴ６を介して１階調表示に対応した電位Ｖｐｓとなっているため、電流信号Ｉｏｕｔは接続点Ａの電位を、１階調に相当する電位Ｖｐｓから、１階調乃至７階調に相当する各階調電位まで低下させればよい。このため、前述の第１の実施形態に示すように、接続点Ａの電位を０階調に相当する電位Ｖｂから１階調乃至７階調に相当する各階調電位まで低下させる場合と比較して、電位の変化量が小さいため、より短時間でボルテージフォロワアンプの入力電位の整定を行うことができる。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【００９４】
このように、本実施形態においては、画素に表示させる階調が０階調である場合には、前述の第１の実施形態と同様に、プリチャージ回路初期化期間において接続点Ａの電位を０階調表示に相当する電位Ｖｂとすることができ、ボルテージフォロワアンプの入力電位の整定を速やかに行うことができる。また、画素に表示させる階調が０階調以外の階調、例えば１階調乃至７階調のいずれかである場合には、プリチャージ回路初期化期間において接続点Ａの電位を１階調表示に相当する電位Ｖｐｓとすることができ、前述の第１の実施形態のように電位Ｖｂとする場合と比較して、ボルテージフォロワアンプの入力電位をより速やかに整定することができる。
【００９５】
以下、上述の本実施形態の効果を、シミュレーション結果に基づいて具体的に説明する。図１２は横軸に階調をとり、縦軸にボルテージフォロワアンプの入力電位の整定時間をとって、ボルテージフォロワアンプの入力電位を基準電位Ｖｐｓから各階調電位に変化させる場合の整定時間を示すグラフ図である。図１２において、四角形のプロット（□）は基準電位Ｖｐｓを１階調電位とした場合を示し、円形のプロット（○）は基準電位Ｖｐｓを２階調電位とした場合を示し、三角形のプロット（△）は基準電位Ｖｐｓを３階調電位とした場合を示す。なお、このシミュレーションにおいては、寄生容量Ｃｐ２及びＣｐ３の合計値を０．２ｐＦとし、電流信号Ｉｏｕｔを１階調当たり１００ｎＡとして設定する。即ち、０階調に相当する電流信号Ｉｏｕｔを０ｎＡとし、１階調に相当する電流信号Ｉｏｕｔを１００ｎＡとし、以下、階調が１つ上がるごとに電流信号Ｉｏｕｔを１００ｎＡずつ増加させ、７階調に相当する電流信号Ｉｏｕｔを７００ｎＡとする。
【００９６】
図１２に示すように、基準電位Ｖｐｓを１階調電位とした場合は、ボルテージフォロワアンプの入力電位を１階調電位とするまでの整定時間は０であり、２階調電位とするまでの整定時間は時間ｔ１であり、２階調以上の階調電位とするまでの整定時間は、階調が高くなるほど短くなる。これは、階調が高くなるほど、電位の変化量は大きくなるものの、より大きな電流信号Ｉｏｕｔにより寄生容量を充電することができるためであり、結果として階調が高くなるほど整定時間は短くなる。即ち、基準電位Ｖｐｓを１階調電位とした場合は、ボルテージフォロワアンプの入力電位を２階調電位とする場合に整定時間が最も長くなり、その整定時間はｔ１である。また、基準電位Ｖｐｓを２階調電位とした場合は、ボルテージフォロワアンプの入力電位を２階調電位とするまでの整定時間は０であり、３階調以上の階調電位とするまでの整定時間は、階調が高くなるほど短くなっており、いずれもｔ１未満である。しかし、ボルテージフォロワアンプの入力電位を１階調電位とするまでの整定時間は時間ｔ１よりも長くなっている。更に、基準電位Ｖｐｓを３階調電位とした場合は、ボルテージフォロワアンプの入力電位を３階調電位とするまでの整定時間は０であり、４階調以上の階調電位とするまでの整定時間は、階調が高くなるほど短くなっており、いずれもｔ１未満である。しかし、ボルテージフォロワアンプの入力電位を１階調電位とするまでの整定時間は時間ｔ１よりも長くなっている。また、図１２には示していないが、０階調表示時に接続点Ａの電位を電位Ｖｂに初期化しない場合においては、ボルテージフォロワアンプの入力電位を基準電位Ｖｐｓから０階調電位とするまでの整定時間は、他の階調電位とするまでの時間よりも長くなる。
【００９７】
従って、図１２のシミュレーション結果から、基準電位Ｖｐｓを１階調電位とした場合に、ボルテージフォロワアンプの入力電位の整定時間が最も短くなることがわかる。即ち、プリチャージ回路初期化期間において、プリチャージ回路における電流信号Ｉｏｕｔが流れる配線に印加する基準電位としては、先ず、基準電位Ｖｂとして０階調電位を設定し、次に、基準電位Ｖｐｓを１階調電位に設定することが最も効果的である。
【００９８】
なお、本実施形態においては、基準電位Ｖｐｓを１水準だけ設定する例を示したが、本発明はこれに限定されず、複数の基準電位を設定し、基準電位毎にスイッチ用のトランジスタを設け、このトランジスタを作動させることにより接続点Ａに各基準電位を印加するようにしてもよい。この場合、図１２に示すシミュレーション結果から、基準電位は低い階調電位から順に設定していくことが効果的である。例えば、基準電位Ｖｂの他に２水準の基準電位を設定する場合には、基準電位Ｖｂを０階調電位とし、他の基準電位を１階調電位及び２階調電位に設定する。そして、画素に０階調表示を行わせる場合には、プリチャージ回路初期化期間において接続点Ａに基準電位Ｖｂ（０階調電位）を印加し、画素に１階調表示を行わせる場合には、プリチャージ回路初期化期間において接続点Ａに１階調電位を印加し、画素に２階調以上の階調表示を行わせる場合には、プリチャージ回路初期化期間において接続点Ａに２階調電位を印加すればよい。
【００９９】
また、本実施形態においては、前述の第１の実施形態の変形例に示すように、プリチャージ回路初期化期間を１つ前の１ライン選択期間の最後に設けてもよい。これは、表示データのラッチタイミングを変更し、プリチャージ信号ＰＣ１の立ち上がりでラッチされるデジタルデータ信号を新たに作成することで、可能となる。また、この場合、前述の第１の実施形態の変形例と同様に、スイッチ用Ｎチャネル型トランジスタＴ３３を省略して駆動用Ｐチャネル型トランジスタＴ３５のゲートをドレインに直接短絡してもよく、又は、トランジスタＴ３３のゲートにプリチャージ信号ＰＣ１及びＰＣ２の論理和（ＯＲ出力）信号が入力されるようにしてもよい。このプリチャージ信号ＰＣ１及びＰＣ２の論理和（ＯＲ出力）信号は、図９においてプリチャージ信号ＰＣ１の立ち上がりでハイレベルになり、プリチャージ信号ＰＣ２の立ち下がりでロウレベルになる信号である。
【０１００】
次に、本発明の第３の実施形態について説明する。図１３は本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。図１３に示すように、本実施形態に係る有機ＥＬ表示装置においては、前述の第１の実施形態に係る有機ＥＬ表示装置と比較して、プリチャージ回路２５０にトランジスタＴ１が設けられておらず、その代わりに、基準電流源２５６が設けられており、また、一端子がこの基準電流源２５６に接続され、他端子が接続点Ａに接続され、ゲートが配線２５２に接続されたスイッチ用のＰチャネル型トランジスタＴ２が設けられている点が異なっている。基準電流源２５６は、画素１００に１階調表示を行わせる場合に、画素１００の電流記憶用Ｐチャネル型トランジスタＴ２１に流れる電流（以下、１階調電流ともいう）と同じ大きさの電流Ｉｐｓを供給する電流源である。また、プリチャージ回路２５０にはプリチャージ信号ＰＣ２のみが入力され、プリチャージ信号ＰＣ１は入力されない。本実施形態に係る有機ＥＬ表示装置における上記以外の構成は、前述の第１の実施形態に係る有機ＥＬ表示装置の構成と同様である。
【０１０１】
次に、上述の如く構成された本実施形態に係る駆動回路の動作、即ち、本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。図１４は本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図である。図１４に示すように、本実施形態においては、１ライン選択期間内にプリチャージ期間及び電流出力期間が設けられており、電流出力期間がプリチャージ回路初期化期間を兼ねている。以下、図１３及び図１４を参照して説明する。
【０１０２】
先ず、１ライン選択期間のプリチャージ期間においては、プリチャージ信号ＰＣ２がハイレベルになる。これにより、スイッチ用Ｐチャネル型トランジスタＴ２及びＴ３４はオフになり、スイッチ用Ｎチャネル型トランジスタＴ３１及びＴ３２はオンになり、電源電圧Ｖｅｌから接地電位ＧＮＤまで、駆動用Ｐチャネル型トランジスタＴ３５、スイッチ用Ｎチャネル型トランジスタＴ３１及び１出力Ｄ／Ｉ変換部２３０からなる経路に電流信号Ｉｏｕｔが流れる。この結果、前述の従来の有機ＥＬ表示装置（図２８参照）と同様な動作により、駆動用Ｐチャネル型トランジスタＴ３５に流れる電流値が電流信号Ｉｏｕｔにより決定される値となり、接続点Ａの電位が駆動用Ｐチャネル型トランジスタＴ３５に電流信号Ｉｏｕｔを流したときのゲート電位となって、この電位がボルテージフォロワアンプ２５１を介して、データ線１２０に印加される。このとき、データ線１２０に付加している寄生容量Ｃｐ１が充放電され、データ線１２０がプリチャージされる。
【０１０３】
次に、プリチャージ信号ＰＣ２がハイレベルからロウレベルへ切り替わることにより、プリチャージ期間が終了し、電流出力期間が開始される。これにより、スイッチ用Ｎチャネル型トランジスタＴ３１及びＴ３２はオフになり、スイッチ用Ｐチャネル型トランジスタＴ３４はオンになり、１出力Ｄ／Ｉ変換部２３０から電流信号Ｉｏｕｔがデータ線１２０に供給される。このとき、制御線１１０によって選択された画素回路では、スイッチ用Ｎチャネル型トランジスタＴ２２及びＴ２３がオンになり、プリチャージ出力電位が電流記憶用Ｐチャネル型トランジスタＴ２１のソース及びゲート並びに容量Ｃ１に印加される。これにより、画素１００に電流信号Ｉｏｕｔが書き込まれる。
【０１０４】
また、電流出力期間においては、プリチャージ信号ＰＣ２がロウレベルとなるため、スイッチ用Ｐチャネル型トランジスタＴ２がオンとなり、電源電圧Ｖｅｌ、駆動用Ｐチャネル型トランジスタＴ３５、スイッチ用Ｐチャネル型トランジスタＴ２及び基準電流源２５６からなる経路に、１階調表示に相当する電流Ｉｐｓが流れる。この結果、駆動用Ｐチャネル型トランジスタＴ３５のソース・ドレイン間に流れる電流が電流Ｉｐｓによって決定される値となり、接続点Ａの電位が電流Ｉｐｓにより決定される値に初期化される。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【０１０５】
本実施形態においては、電流出力期間において、接続点Ａの電位が１階調電位に初期化される。このため、次の１ライン選択期間が開始されたときに、プリチャージ出力電位を速やかに所定の階調電位とすることができる。
【０１０６】
前述の第２の実施形態においては、基準電位Ｖｐｓにより接続点Ａの電位を１階調電位に初期化していたが、この方法では、初期化電位が駆動用トランジスタＴ３５の特性のばらつきの影響を受けてしまう。即ち、基準電位Ｖｐｓを駆動用トランジスタＴ３５の設計値によって決まる１階調電位に等しくなるように設定しても、実際の製品においては、駆動用トランジスタＴ３５の１階調電位は設計値からずれてしまう場合があり、このような場合は、実際の駆動用トランジスタＴ３５の１階調電位が、基準電位Ｖｐｓからずれてしまう。そして、プリチャージ回路初期化期間においては、接続点Ａの電位は基準電位Ｖｐｓに初期化される。このため、プリチャージ出力電位を１階調電位とする場合に、このずれを補正する必要が生じ、整定に時間がかかってしまう。なお、トランジスタをガラス基板等の表面にポリシリコンＴＦＴ（Thin Film Transistor：薄膜トランジスタ）として形成する場合には、特性のばらつきが特に大きくなりやすい。トランジスタのばらつきには、ロット間のばらつき及び同一ロット内の個々の製品のばらつきがある。
【０１０７】
これに対して、本実施形態においては、１階調電流に等しく設定された電流Ｉｐｓにより駆動用トランジスタＴ３５の１階調電位を設定している。このため、駆動用トランジスタＴ３５の特性がばらついても、接続点Ａの電位をこの駆動用トランジスタＴ３５なりの１階調電位とすることができ、上述の問題は発生しない。この結果、プリチャージ出力電位を１階調電位とする場合に、電位の誤差を補正するための時間が不要になり、整定時間を確実に短縮することができる。この本実施形態の効果は、寄生容量Ｃｐ２、即ち、駆動用Ｐチャネル型トランジスタＴ３５のゲート容量及びボルテージフォロワアンプ２５１の入力容量の合計容量が、寄生容量Ｃｐ３、即ち、引き回された配線と他の配線との間に生じる容量よりも大きい場合に、特に大きくなる。
【０１０８】
なお、本実施形態においては、基準電流Ｉｐｓの大きさを１階調電流とする例を示したが、本発明はこれに限定されず、２階調以上の階調電流としてもよい。
【０１０９】
次に、本発明の第４の実施形態について説明する。図１５は本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。図１５に示すように、本実施形態は、前述の第１の実施形態と第３の実施形態とを組み合わせた形態である。本実施形態に係る有機ＥＬ表示装置においては、前述の第１の実施形態に係る有機ＥＬ表示装置と比較して、スイッチ用Ｐチャネル型トランジスタＴ２、基準電流源２５６及びＡＮＤ回路２５７が設けられている点が異なっている。スイッチ用Ｐチャネル型トランジスタＴ２及び基準電流源２５６の接続位置は、前述の第３の実施形態と同様である。また、ＡＮＤ回路２５７には０階調信号Ｌ０及びプリチャージ信号ＰＣ１が入力されるようになっており、両信号の論理積がスイッチ用Ｎチャネル型トランジスタＴ１のゲートに対して出力されるようになっている。なお、０階調信号Ｌ０は、前述の第２の実施形態において示した０階調信号生成部２０６（図１１参照）によって生成される。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【０１１０】
次に、上述の如く構成された本実施形態に係る駆動回路の動作、即ち、本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図は、図８と同様な図になる。即ち、１ライン選択期間内にプリチャージ期間及び電流出力期間が設けられており、プリチャージ期間の最初にプリチャージ回路初期化期間が設けられている。なお、図９に示すように、１つ前の１ライン選択期間の最後に、プリチャージ回路初期化期間を設けてもよい。
【０１１１】
本実施形態においては、プリチャージ回路初期化期間において、０階調信号Ｌ０がハイレベルであれば、ＡＮＤ回路２５７の出力信号がハイレベルになり、スイッチ用Ｎチャネル型トランジスタＴ１がオンになる。この結果、接続点Ａの電位が、０階調電位である基準電位Ｖｂに初期化される。また、０階調信号Ｌ０がロウレベルであれば、ＡＮＤ回路２５７の出力信号がロウレベルになり、スイッチ用Ｎチャネル型トランジスタＴ１がオフになる。この結果、接続点Ａの電位が、１階調電流である基準電流Ｉｐｓにより決定される電位、即ち、１階調電位に初期化される。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【０１１２】
本実施形態においては、電流出力期間において、接続点Ａの電位が０階調電位又は１階調電位に初期化される。このため、次の１ライン選択期間が開始されたときに、プリチャージ出力電位を速やかに所定の階調電位とすることができる。また、プリチャージ回路を基準電流Ｉｐｓにより１階調電位に初期化しているため、初期化時に電位の誤差が生じることを防止できる。
【０１１３】
次に、本発明の第５の実施形態について説明する。図１６は本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。図１６に示すように、本実施形態に係る有機ＥＬ表示装置においては、前述の第３の実施形態に係る有機ＥＬ表示装置と比較して、駆動用Ｐチャネル型トランジスタＴ３及びスイッチ用Ｐチャネル型トランジスタＴ４が設けられている点が異なっている。駆動用Ｐチャネル型トランジスタＴ３のドレインには電源電圧Ｖｅｌが印加されるようになっており、ソースはスイッチ用Ｐチャネル型トランジスタＴ４の一端子に接続されており、ゲートは接続点Ａに接続されている。また、スイッチ用Ｐチャネル型トランジスタＴ４の他端子は基準電流源２５６に接続されており、ゲートは配線２５２に接続されている。また、駆動用Ｐチャネル型トランジスタＴ３のチャネル長は駆動用Ｐチャネル型トランジスタＴ３５のチャネル長と等しく、駆動用Ｐチャネル型トランジスタＴ３のチャネル幅は駆動用Ｐチャネル型トランジスタＴ３５のチャネル幅の（ｎ−１）倍となっている。なお、ｎは１以上の実数であり、例えば２以上の整数である。これにより、ゲートに印加される電位が等しいとき、駆動用Ｐチャネル型トランジスタＴ３は駆動用Ｐチャネル型トランジスタＴ３５の（ｎ−１）倍の電流を流すことができる。即ち、駆動用Ｐチャネル型トランジスタＴ３の駆動能力は駆動用Ｐチャネル型トランジスタＴ３５の（ｎ−１）倍である。更に、基準電流源２５６の電流値は、１階調電流のｎ倍の値に設定されている。本実施形態における上記以外の構成は、前述の第３の実施形態と同様である。
【０１１４】
次に、上述の如く構成された本実施形態に係る駆動回路の動作、即ち、本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図は、図１４と同様な図になる。即ち、１ライン選択期間内にプリチャージ期間及び電流出力期間が設けられており、電流出力期間がプリチャージ回路初期化期間を兼ねている。
【０１１５】
電流出力期間、即ち、プリチャージ回路初期化期間においては、プリチャージ信号ＰＣ２がロウレベルになる。これにより、スイッチ用Ｎチャネル型トランジスタＴ３１及びＴ３２はオフになり、駆動用Ｐチャネル型トランジスタＴ３並びにスイッチ用Ｐチャネル型トランジスタＴ２、Ｔ４及びＴ３４がオンになる。この結果、電源電圧Ｖｅｌから接地電位に到る経路、即ち、Ｐチャネル型トランジスタＴ３５、Ｔ３及びＴ４、スイッチ用Ｐチャネル型トランジスタＴ２、並びに基準電流源２５６からなる経路に、（ｎ×Ｉｐｓ）の大きさの電流が流れる。このとき、駆動用Ｐチャネル型トランジスタＴ３５及び駆動用Ｐチャネル型トランジスタＴ３には並列に電流が流れ、駆動用Ｐチャネル型トランジスタＴ３５にはＩｐｓの大きさの電流が流れ、駆動用Ｐチャネル型トランジスタＴ３には｛（ｎ−１）×Ｉｐｓ｝の大きさの電流が流れる。この結果、駆動用Ｐチャネル型トランジスタＴ３５に流れる電流値がこの電流Ｉｐｓによって決定される値となり、接続点Ａの電位が電流Ｉｐｓにより決定される値に初期化される。
【０１１６】
そして、プリチャージ期間においては、プリチャージ信号ＰＣ２がハイレベルになるため、スイッチ用Ｐチャネル型トランジスタＴ２及びＴ４がオフになり、駆動用Ｐチャネル型トランジスタＴ３には電流が流れず、駆動用Ｐチャネル型トランジスタＴ３５にのみ電流が流れる。本実施形態における上記以外の動作は、前述の第３の実施形態と同様である。
【０１１７】
本実施形態においては、大きさが（ｎ×Ｉｐｓ）である電流により接続点Ａを初期化するため、前述の第３の実施形態と比較して、より速やかに初期化を行うことができる。本実施形態における上記以外の効果は、前述の第３の実施形態と同様である。
【０１１８】
なお、本実施形態においては、駆動能力が駆動用Ｐチャネル型トランジスタＴ３５の（ｎ−１）倍である駆動用Ｐチャネル型トランジスタＴ３を設ける代わりに、ｎ個の駆動用Ｐチャネル型トランジスタＴ３５を相互に並列に設けてもよい。また、前述の第４の実施形態と同様に、スイッチ用Ｎチャネル型トランジスタＴ１を設け、このトランジスタＴ１を動作させることにより、接続点Ａに基準電位Ｖｂを印加するようにしてもよい。これにより、０階調表示を行う際に、プリチャージ回路２５０を０階調電位である基準電位Ｖｂにより初期化することができ、０階調表示をより確実に行うことができる。
【０１１９】
次に、本発明の第６の実施形態について説明する。図１７は本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。図１７に示すように、本実施形態に係る有機ＥＬ表示装置は、前述の第２の実施形態に係る有機ＥＬ表示装置（図１０参照）と比較して、基準電位Ｖｐｓを、初期化電位生成用Ｐチャネル型トランジスタＴ５、基準電流源２５６及びボルテージフォロワアンプ２５８により生成している点が異なっている。即ち、水平駆動回路２００において、電源電圧Ｖｅｌと接地電位ＧＮＤとの間に初期化電位生成用Ｐチャネル型トランジスタＴ５及び基準電流源２５６が直列に接続されており、トランジスタＴ５のドレインには電源電圧Ｖｅｌが印加されるようになっており、ソース及びゲートは基準電流源２５６に接続されており、基準電流源２５６には接地電位ＧＮＤが印加されている。また、トランジスタＴ５のゲートがボルテージフォロワアンプ２５８の非反転入力端子に接続されており、ボルテージフォロワアンプ２５８の出力端子がボルテージフォロワアンプ２５８の反転入力端子及びプリチャージ回路２５０におけるトランジスタＴ６の一端子に接続されている。基準電流源２５６は電流記憶用Ｐチャネル型トランジスタＴ２１及びＴ３５の１階調電流と等しい基準電流Ｉｐｓを出力する電流源である。また、初期化電位生成用Ｐチャネル型トランジスタＴ５は駆動用Ｐチャネル型トランジスタＴ３５と同じ工程で形成されたものであり、初期化電位生成用Ｐチャネル型トランジスタＴ５のサイズ及び特性は、駆動用Ｐチャネル型トランジスタＴ３５のサイズ及び特性と等しくなっている。なお、トランジスタＴ５、基準電流源２５６及びボルテージフォロワアンプ２５８により電位生成回路が構成されている。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。
【０１２０】
次に、上述の如く構成された本実施形態に係る駆動回路の動作、即ち、本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図は、図８と同様な図になる。即ち、１ライン選択期間内にプリチャージ期間及び電流出力期間が設けられており、プリチャージ期間の初期にプリチャージ回路初期化期間が設けられている。
【０１２１】
本実施形態においては、基準電流源２５６から出力された基準電流Ｉｐｓが初期化電位生成用Ｐチャネル型トランジスタＴ５を流れることにより、トランジスタＴ５のソース及びゲートの電位が、基準電流Ｉｐｓによって決定される電位になる。このとき、基準電流Ｉｐｓを１階調電流に設定しているため、トランジスタＴ５のドレイン及びゲートの電位はほぼ１階調電位になる。そして、この電位がボルテージフォロワアンプ２５８の非反転入力端子に入力され、同じ電位がボルテージフォロワアンプ２５８の出力端子から出力され、スイッチ用Ｎチャネル型トランジスタＴ６の一端に入力される。
【０１２２】
このとき、画素１００に０階調以外の階調を表示させる場合には、スイッチ用Ｎチャネル型トランジスタＴ６がオンになるため、ボルテージフォロワアンプ２５８の出力がトランジスタＴ６を介して接続点Ａに印加される。駆動用Ｐチャネル型トランジスタＴ３５のサイズ及び特性は、初期化電位生成用Ｐチャネル型トランジスタＴ５のサイズ及び特性と等しく設定されているため、ボルテージフォロワアンプ２５８の出力は、駆動用Ｐチャネル型トランジスタＴ３５の１階調電位と等しくなる。本実施形態における上記以外の動作は、前述の第２の実施形態と同様である。
【０１２３】
本実施形態においては、初期化電位生成用Ｐチャネル型トランジスタＴ５及び駆動用Ｐチャネル型トランジスタＴ３５が同じ工程において形成されているため、そのばらつきは同じ傾向を示す可能性が高い。このため、初期化電位生成用Ｐチャネル型トランジスタＴ５及びＴ３５において製造ばらつきが生じた場合においても、両トランジスタは同じ傾向でばらつき、両トランジスタの特性は相互にほぼ等しくなる可能性が高い。従って、基準電流Ｉｐｓによって決定される初期化電位生成用Ｐチャネル型トランジスタＴ５のソース及びゲートの電位は、電流信号Ｉｏｕｔが１階調表示を示す信号である場合の駆動用Ｐチャネル型トランジスタＴ３５のソース及びゲートの電位にほぼ等しくなり、初期化における電位のずれが少なくなる。これにより、駆動用Ｐチャネル型トランジスタＴ３５のロット間のばらつきを相殺することができる。本実施形態における上記以外の効果は、前述の第２の実施形態の効果と同様である。
【０１２４】
なお、本実施形態においては、前述の第１の実施形態の変形例（図９参照）と同様に、１つ前の１ライン選択期間にプリチャージ回路初期化期間を設けてもよい。これは、表示データのラッチタイミングを変更し、プリチャージ信号ＰＣ１の立ち上がりでラッチされるデジタルデータ信号を新たに作成することで、可能となる。また、この場合、前述の第１の実施形態の変形例と同様に、スイッチ用Ｎチャネル型トランジスタＴ３３を省略して駆動用Ｐチャネル型トランジスタＴ３５のゲートをドレインに直接短絡してもよく、又は、トランジスタＴ３３のゲートにプリチャージ信号ＰＣ１及びＰＣ２の論理和（ＯＲ出力）信号が入力されるようにしてもよい。このプリチャージ信号ＰＣ１及びＰＣ２の論理和（ＯＲ出力）信号は、図９においてプリチャージ信号ＰＣ１の立ち上がりでハイレベルになり、プリチャージ信号ＰＣ２の立ち下がりでロウレベルになる信号である。更に、初期化電位生成用Ｐチャネル型トランジスタＴ５、基準電流源２５６及びボルテージフォロワアンプ２５８は、プリチャージ回路２５０の外部に設けられていてもよく、内部に設けられていてもよい。
【０１２５】
次に、本発明の第７の実施形態について説明する。図１８は本実施形態に係る有機ＥＬ表示装置における１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。図１８に示すように、本実施形態に係る有機ＥＬ表示装置は、前述の第６の実施形態に係る有機ＥＬ表示装置（図１７参照）と比較して、スイッチ用Ｎチャネル型トランジスタＴ１、ＡＮＤ回路２５３及び２５４、並びにインバータ２５５が設けられておらず、スイッチ用Ｎチャネル型トランジスタＴ６のゲートにプリチャージ信号ＰＣ１が入力されるようになっている点が異なっている。本実施形態における上記以外の構成及び動作は、前述の第６の実施形態と同様である。
【０１２６】
本実施形態においては、０階調表示を行う際にも、プリチャージ回路初期化期間において、接続点Ａの電位を１階調電位に初期化する。このため、前述の第６の実施形態と比較して、０階調表示を行う場合のボルテージフォロワアンプの入力電位の整定時間が長くなる。しかし、前述の第６の実施形態と比較して、回路構成を簡略化して、レイアウト面積を低減することができる。なお、本実施形態においても、プリチャージ回路初期化期間において接続点Ａの電位を１階調電位に初期化するため、従来の有機ＥＬ表示装置と比較するとボルテージフォロワアンプの入力電位の整定時間が短くなり、書込み精度を向上させることができる。本実施形態における上記以外の効果は、前述の第６の実施形態の効果と同様である。
【０１２７】
次に、本発明の第８の実施形態について説明する。図１９は本実施形態に係る有機ＥＬ表示装置における１出力Ｄ／Ｉ変換部を示すブロック図であり、図２０は図１９に示す１出力Ｄ／Ｉ変換部におけるデータ作成回路を示す回路図であり、図２１は１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。図１９に示すように、本実施形態における１出力Ｄ／Ｉ変換部２３０ａにおいては、プリチャージ信号ＰＣ２が入力され、このプリチャージ信号ＰＣ２に基づいて、３ビットのデジタルデータ信号Ｄ０〜Ｄ２を４ビットのデジタルデータ信号Ｄ０１〜Ｄ３１に変換するデータシフト回路２３３が設けられている。表１にデータシフト回路２３３の入出力データを示す。
【０１２８】
【表１】
2011090324.tif 000003
【０１２９】
表１に示すように、データシフト回路２３３は、プリチャージ信号ＰＣ２がハイレベルであるとき、デジタルデータ信号Ｄ０〜Ｄ２を上位側に１桁シフトしてデジタルデータ信号Ｄ１１〜Ｄ３１を生成すると共に、デジタルデータ信号Ｄ０１を０として、４ビットのデジタルデータ信号Ｄ０１〜Ｄ３１を出力する。この４ビットの信号Ｄ０１〜Ｄ３１が示すデータは、デジタルデータ信号Ｄ０〜Ｄ２が示すデータの２倍の大きさとなる。一方、プリチャージ信号ＰＣ２がロウレベルであるとき、データシフト回路２３３は、デジタルデータ信号Ｄ０〜Ｄ２をそのままデジタルデータ信号Ｄ０１〜Ｄ２１として出力し、デジタルデータ信号Ｄ３１を０として出力する。
【０１３０】
また、データ作成回路２３２ａは前述の４ビットのデジタルデータ信号Ｄ０１〜Ｄ３１が入力され、これを夫々４ビットのデジタルデータ信号Ｄ０Ａ〜Ｄ３Ａ及びデジタルデータ信号Ｄ０Ｂ〜Ｄ３Ｂとして出力するようになっている。
【０１３１】
また、１出力Ｄ／Ｉ変換部２３０においては、基準電流Ｉ０〜Ｉ２の他に、大きさが基準電流Ｉ２の２倍である基準電流Ｉ３が入力されるようになっている。そして、１出力Ｄ／Ｉ変換部２３０においては、出力ブロック２３５ａ及び２３５ｂが夫々４個の１ビットＤ／Ｉ変換部２３１を備えている。即ち、前述の第１の実施形態における１出力Ｄ／Ｉ変換部２３０（図３参照）と比較して、出力ブロック２３５ａは１ビットＤ／Ｉ変換部２３１ａ〜２３１ｃの他に、１ビットＤ／Ｉ変換部２３１ｇを備えており、出力ブロック２３５ｂは１ビットＤ／Ｉ変換部２３１ｄ〜２３１ｆの他に、１ビットＤ／Ｉ変換部２３１ｈを備えている。１ビットＤ／Ｉ変換部２３１ｇは、デジタルデータ信号Ｄ３Ａ及び基準電流Ｉ３が入力され、この基準電流Ｉ３を記憶し、デジタルデータ信号Ｄ３Ａの値がハイレベルであるときに基準電流Ｉ３と等しい大きさの電流を出力するものである。また、１ビットＤ／Ｉ変換部２３１ｈは、デジタルデータ信号Ｄ３Ｂ及び基準電流Ｉ３が入力され、この基準電流Ｉ３を記憶し、デジタルデータ信号Ｄ３Ｂの値がハイレベルであるときに基準電流Ｉ３と等しい大きさの電流を出力するものである。これにより、本実施形態においては、前述の第１の実施形態と比較して、１出力Ｄ／Ｉ変換部２３０が２倍の電流信号（２×Ｉｏｕｔ）を出力できるようになっている。
【０１３２】
更に、図２０に示すように、データ作成回路２３２ａにおいては、前述の第１の実施形態におけるデータ作成回路２３２（図４参照）と比較して、電流セレクタ信号ＩＳＥＬ１及びデジタルデータ信号Ｄ３１が入力されるＮＡＮＤ回路ＮＡＮＤ３Ａ及びこのＮＡＮＤ回路ＮＡＮＤ３Ａの出力が入力されデジタルデータ信号Ｄ３Ａを出力するインバータＩＶ３Ａが設けられており、電流セレクタ信号ＩＳＥＬ２及びデジタルデータ信号Ｄ３１が入力されるＮＡＮＤ回路ＮＡＮＤ３Ｂ及びこのＮＡＮＤ回路ＮＡＮＤ３Ｂの出力が入力されデジタルデータ信号Ｄ３Ｂを出力するインバータＩＶ３Ｂが設けられている。
【０１３３】
更にまた、図２１に示すように、プリチャージ回路２５０においては、前述の第１の実施形態における駆動用Ｐチャネル型トランジスタＴ３５（図６参照）の替わりに、この駆動用Ｐチャネル型トランジスタＴ３５の２倍の駆動能力を持つ駆動用Ｐチャネル型トランジスタＴ３５ａが設けられている。この駆動用Ｐチャネル型トランジスタＴ３５ａは、前述の第１の実施形態における駆動用トランジスタＴ３５を２個並列に接続して形成されていてもよく、チャネル幅をトランジスタＴ３５の２倍である１個のトランジスタとして形成してもよい。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【０１３４】
次に、上述の如く構成された本実施形態に係る駆動回路の動作、即ち、本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。図２２は本実施形態に係る有機ＥＬ表示装置の動作を示すタイミング図である。図２２に示すように、本実施形態においては、プリチャージ期間において１出力Ｄ／Ｉ変換部２３０ａが電流信号Ｉｏｕｔのｎ倍（本実施形態においては２倍）の電流を出力する。なお、電流出力期間においては、前述の第１の実施形態と同様に、１出力Ｄ／Ｉ変換部２３０ａは電流信号Ｉｏｕｔを出力する。以下、本実施形態の動作について詳細に説明する。
【０１３５】
先ず、プリチャージ期間の動作について説明する。プリチャージ期間においては、データラッチ２０４（図１参照）からデータシフト回路２３３（図１９参照）に３ビットのデジタルデータ信号Ｄ０〜Ｄ２が入力される。このとき、プリチャージ信号ＰＣ２はハイレベルであるため、データシフト回路２３３が、表１に示すように、デジタルデータ信号Ｄ０〜Ｄ２を上位側に１桁シフトしてデジタルデータ信号Ｄ１１〜Ｄ３１とすると共に、デジタルデータ信号Ｄ０１を０として、これにより４ビットのデジタルデータ信号Ｄ０１〜Ｄ３１を生成し、データ作成回路２３２ａに対して出力する。この４ビットの信号Ｄ０１〜Ｄ３１が示すデータは、デジタルデータ信号Ｄ０〜Ｄ２が示すデータの２倍の大きさである。
【０１３６】
次に、図２０に示すように、電流セレクタ信号ＩＳＥＬ１がハイレベルであり電流セレクタ信号ＩＳＥＬ２がロウレベルであれば、データ作成回路２３２ａは、デジタルデータ信号Ｄ０１〜Ｄ３１に基づいてデジタルデータ信号Ｄ０Ａ〜Ｄ３Ａを生成し、出力ブロック２３５ａに対して出力する。一方、電流セレクタ信号ＩＳＥＬ１がロウレベルであり電流セレクタ信号ＩＳＥＬ２がハイレベルであれば、データ作成回路２３２ａは、デジタルデータ信号Ｄ０１〜Ｄ３１に基づいてデジタルデータ信号Ｄ０Ｂ〜Ｄ３Ｂを生成し、出力ブロック２３５ｂに対して出力する。
【０１３７】
データ作成回路２３２ａが出力ブロック２３５ａに対してデジタルデータ信号Ｄ０Ａ〜Ｄ３Ａを出力した場合は、図１９に示すように、出力ブロック２３５ａがデジタルデータ信号Ｄ０Ａ〜Ｄ３Ａに基づいて基準電流Ｉ０〜Ｉ３に夫々等しい４水準の電流のうちいくつかを選択し、選択した電流の合計電流を電流信号としてプリチャージ回路２５０（図２参照）に対して出力する。一方、データ作成回路２３２ａが出力ブロック２３５ｂに対してデジタルデータ信号Ｄ０Ｂ〜Ｄ３Ｂを出力した場合は、出力ブロック２３５ｂがデジタルデータ信号Ｄ０Ｂ〜Ｄ３Ｂに基づいて基準電流Ｉ０〜Ｉ３に夫々等しい４水準の電流のうちいくつかを選択し、選択した電流の合計電流を電流信号としてプリチャージ回路２５０に対して出力する。いずれの場合においても、プリチャージ回路２５０に入力される電流信号は、前述の第１の実施形態においてプリチャージ回路２５０に入力される電流信号Ｉｏｕｔの２倍の電流になる。
【０１３８】
そして、図２１に示すように、プリチャージ回路２５０においては、プリチャージ信号ＰＣ２がハイレベルになっているため、１出力Ｄ／Ｉ変換部２３０ａから出力された電流信号（２×Ｉｏｕｔ）が、駆動用Ｐチャネル型トランジスタＴ３５ａに流れる。このとき、本実施形態においては、前述の第１の実施形態の駆動用トランジスタＴ３５の２倍の駆動能力を持つ駆動用トランジスタＴ３５ａに、前述の第１の実施形態の電流信号Ｉｏｕｔの２倍の大きさの電流信号が流れるため、各階調に対応する接続点Ａの電位は、前述の第１の実施形態における接続点Ａの電位と等しくなる。
【０１３９】
次に、電流出力期間の動作について説明する。電流出力期間においても、データラッチ２０４（図１参照）からデータシフト回路２３３（図１９参照）に３ビットのデジタルデータ信号Ｄ０〜Ｄ２が入力される。このとき、データシフト回路２３３は、プリチャージ信号ＰＣ２がロウレベルであるため、表１に示すように、デジタルデータ信号Ｄ０〜Ｄ２をそのままデジタルデータ信号Ｄ０１〜Ｄ２１とすると共に、デジタルデータ信号Ｄ３１を０として４ビットのデジタルデータ信号Ｄ０１〜Ｄ３１を生成し、データ作成回路２３２ａに対して出力する。この４ビットの信号Ｄ０１〜Ｄ３１が示すデータは、デジタルデータ信号Ｄ０〜Ｄ２が示すデータと同じ大きさである。
【０１４０】
次に、図２０に示すように、電流セレクタ信号ＩＳＥＬ１がハイレベルであり電流セレクタ信号ＩＳＥＬ２がロウレベルであれば、データ作成回路２３２ａがデジタルデータ信号Ｄ０１〜Ｄ３１に基づいてデジタルデータ信号Ｄ０Ａ〜Ｄ３Ａを出力ブロック２３５ａに対して出力し、出力ブロック２３５ａがこの信号Ｄ０Ａ〜Ｄ３Ａに基づいて電流信号Ｉｏｕｔを出力する。一方、電流セレクタ信号ＩＳＥＬ１がロウレベルであり電流セレクタ信号ＩＳＥＬ２がハイレベルであれば、データ作成回路２３２ｂがデジタルデータ信号Ｄ０１〜Ｄ３１に基づいてデジタルデータ信号Ｄ０Ｂ〜Ｄ３Ｂを出力ブロック２３５ｂに対して出力し、出力ブロック２３５ｂがこの信号Ｄ０Ｂ〜Ｄ３Ｂに基づいて電流信号Ｉｏｕｔを出力する。この電流信号Ｉｏｕｔは、前述の第１の実施形態における電流信号Ｉｏｕｔと同じ大きさの電流である。
【０１４１】
そして、図２１に示すように、プリチャージ回路２５０においては、プリチャージ信号ＰＣ２がロウレベルになっているため、１出力Ｄ／Ｉ変換部２３０ａから出力された電流信号が、駆動用Ｐチャネル型トランジスタＴ３５ａには流れず、直接データ線１２０に直接供給される。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【０１４２】
本実施形態においては、プリチャージ期間において、駆動用トランジスタＴ３５ａに電流信号Ｉｏｕｔの２倍の電流を流すことにより、接続点Ａの電位をより速やかに整定させることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【０１４３】
なお、本実施形態においては、プリチャージ期間に駆動用トランジスタＴ３５ａに流す電流を電流信号Ｉｏｕｔの２倍とする例を示したが、本発明はこれに限定されない。即ち、プリチャージ期間において駆動用トランジスタに流す電流を、電流信号Ｉｏｕｔのｎ倍としてもよい。なお、ｎは１以上の実数である。ｎが２、４、８、１６、・・・等の２の累乗、即ち２ｍ（ｍは自然数）と表記できる数である場合は、データシフト回路を３ビットのデジタルデータ信号を（３＋ｍ）ビットのデジタルデータ信号に変換するものとし、データ作成回路を（３＋ｍ）ビットのデジタルデータ信号を扱う回路とし、各出力ブロックに（３＋ｍ）個の１ビットＤ／Ｉ変換部を設け、プリチャージ回路の駆動用トランジスタの駆動能力を第１の実施形態の駆動用トランジスタＴ３５の駆動能力の２ｍ倍とすればよい。また、ｎが２の累乗以外の数である場合は、Ｄ／Ｉ変換部２１０（図１参照）にプリチャージ期間専用の１出力Ｄ／Ｉ変換部を設け、この１出力Ｄ／Ｉ変換部に入力する基準電流Ｉ０〜Ｉ２の大きさを、夫々本実施形態における基準電流Ｉ０〜Ｉ２の大きさのｎ倍とすればよい。
【０１４４】
次に、本発明の第９の実施形態について説明する。図２３は本実施形態に係る有機ＥＬ表示装置における１出力Ｄ／Ｉ変換部を示すブロック図であり、図２４は１データライン分のＤ／Ｉ変換部、プリチャージ回路及び１画素分の画素回路を示す回路図である。図２３に示すように、本実施形態における１出力Ｄ／Ｉ変換部２３０ｂにおいては、前述の第１の実施形態における１出力Ｄ／Ｉ変換部２３０（図３参照）と比較して、データシフト回路２３３ａが設けられている点が異なっている。表２にデータシフト回路２３３ａの入出力データを示す。
【０１４５】
【表２】
2011090324.tif 000004
【０１４６】
表２に示すように、データシフト回路２３３ａは、プリチャージ期間においては、デジタルデータ信号Ｄ０〜Ｄ２が、画素に表示させる８階調のうち暗い側の４階調、即ち、０階調〜３階調を示す信号である場合は、信号Ｄ０及びＤ１を夫々１ビット上位側にシフトさせて信号Ｄ１２及びＤ２２とし、最下位ビットを示す信号Ｄ０２に０を挿入する。これにより、３ビットのデジタルデータ信号Ｄ０〜Ｄ２を３ビットのデジタルデータ信号Ｄ０２〜Ｄ２２に変換する。このとき、信号Ｄ０２〜Ｄ２２が示すデータは、信号Ｄ０〜Ｄ２が示すデータの２倍の大きさとなる。
【０１４７】
また、デジタルデータ信号Ｄ０〜Ｄ２が、画素に表示させる８階調のうち明るい側の４階調、即ち、４階調〜７階調を示す信号である場合は、信号Ｄ０〜Ｄ２をシフトせずにそのまま夫々信号Ｄ０２〜Ｄ２２として出力する。これにより、３ビットのデジタルデータ信号Ｄ０〜Ｄ２を３ビットのデジタルデータ信号Ｄ０２〜Ｄ２２に変換する。このとき、信号Ｄ０２〜Ｄ２２が示すデータは、信号Ｄ０〜Ｄ２が示すデータと同じ大きさとなる。
【０１４８】
一方、電流出力期間においては、表示の階調に拘らず、デジタルデータ信号Ｄ０〜Ｄ２をシフトせずにそのまま夫々信号Ｄ０２〜Ｄ２２として出力する
【０１４９】
また、図２４に示すように、本実施形態におけるプリチャージ回路２５０の構成は、前述の第１の実施形態におけるプリチャージ回路２５０（図６参照）と比較して、駆動用Ｐチャネル型トランジスタＴ３及びスイッチ用Ｐチャネル型トランジスタＴ４が設けられている点が異なっている。駆動用Ｐチャネル型トランジスタＴ３のソースには電源電圧Ｖｅｌが印加されるようになっており、ドレインはスイッチ用Ｐチャネル型トランジスタＴ４の一端子に接続されており、ゲートは接続点Ａに接続されている。また、スイッチ用Ｐチャネル型トランジスタＴ４の他端子は接続点Ａに接続されており、ゲートには４〜７階調信号が入力されるようになっている。４〜７階調信号は、表示させる階調が４〜７階調のときにハイレベルとなり、０〜３階調のときにロウレベルとなる信号である。駆動用Ｐチャネル型トランジスタＴ３は駆動用Ｐチャネル型トランジスタＴ３５と同じ駆動能力を持つトランジスタである。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【０１５０】
次に、上述の如く構成された本実施形態に係る駆動回路の動作、即ち、本実施形態に係る有機ＥＬ表示装置の駆動方法について説明する。プリチャージ期間においては、図２３に示すように、デジタルデータ信号Ｄ０〜Ｄ２が１出力Ｄ／Ｉ変換部２３０ｂのデータシフト回路２３３ａに入力される。このとき、デジタルデータ信号Ｄ０〜Ｄ２が０階調〜３階調のうちいずれかの階調を示す信号であれば、表２に示すように、データシフト回路２３３ａは信号Ｄ０及びＤ１を夫々１ビット上位側にシフトさせて信号Ｄ１２及びＤ２２とし、信号Ｄ０２を０として３ビットのデジタルデータ信号Ｄ０２〜Ｄ２２を生成し、データ作成回路２３２ｂに対して出力する。そして、出力ブロック２３５ａ又は２３５ｂが、このデジタルデータ信号Ｄ０２〜Ｄ２２に基づいて電流信号を生成し、プリチャージ回路２５０に対して出力する。このとき、１出力Ｄ／Ｉ変換部２３０ｂからプリチャージ回路２５０に対して出力される電流信号は、データシフト回路２３３ａがデータシフトを行わない場合に出力される電流信号Ｉｏｕｔの２倍の大きさとなる。
【０１５１】
そして、図２４に示すように、プリチャージ回路２５０においては、４〜７階調信号がロウレベルとなるため、スイッチ用Ｐチャネル型トランジスタＴ４がオンになる。この結果、駆動用トランジスタＴ３５及びＴ３に並列に電流が流れる。このとき、駆動用トランジスタＴ３の駆動能力は駆動用トランジスタＴ３５の駆動能力と等しくなっているため、駆動用トランジスタＴ３５及びＴ３には相互に等しい電流が流れ、駆動用トランジスタＴ３５に流れる電流の大きさは電流信号Ｉｏｕｔと等しくなる。
【０１５２】
一方、デジタルデータ信号Ｄ０〜Ｄ２が４階調〜７階調のうちいずれかの階調を示す信号であれば、表２に示すように、データシフト回路２３３ａは信号Ｄ０〜Ｄ２をそのままシフトせずにデジタルデータ信号Ｄ０２〜Ｄ２２としてデータ作成回路２３２ｂに対して出力する。そして、出力ブロック２３５ａ又は２３５ｂが、このデジタルデータ信号Ｄ０２〜Ｄ２２に基づいて電流信号を生成し、プリチャージ回路２５０に対して出力する。このとき、１出力Ｄ／Ｉ変換部２３０ｂからプリチャージ回路２５０に対して出力される電流信号の大きさは、データシフト回路２３３ａがデータシフトを行わない場合に出力される電流信号Ｉｏｕｔと等しい大きさになる。
【０１５３】
このとき、図２４に示すように、プリチャージ回路２５０においては、４〜７階調信号がハイレベルとなるため、スイッチ用Ｐチャネル型トランジスタＴ４がオフになる。この結果、駆動用トランジスタＴ３には電流が流れずに、駆動用トランジスタＴ３５のみに電流が流れる。この電流の大きさは電流信号Ｉｏｕｔと等しくなる。このように、どの階調を表示する際にも、駆動用トランジスタＴ３５には電流信号Ｉｏｕｔと等しい電流が流れ、画素回路内の電流制御用トランジスタＴ２１のゲートに、このトランジスタＴ２１に電流信号Ｉｏｕｔを流すために必要な電位を印加することができる。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。
【０１５４】
本実施形態においては、電流信号が小さく電位の整定に特に時間がかかる低位側の階調、即ち、１階調〜３階調において、電流信号を電流信号Ｉｏｕｔの２倍の大きさとすることにより、接続点Ａの電位をより速やかに整定させることができる。また、本実施形態においては、前述の第８の実施形態と比較して、１出力変換部において、１ビットＤ／Ｉ変換部を追加する必要がなく、また、データ作成回路にＮＡＮＤ回路及びインバータを追加する必要がない。このため、前述の第８の実施形態と比較して、回路を簡略化して低コスト化及び小面積化を図ることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【０１５５】
なお、本実施形態においては、プリチャージ期間に駆動用トランジスタＴ３５ａに流す電流を電流信号Ｉｏｕｔの２倍とする例を示したが、本発明はこれに限定されず、プリチャージ回路に対して供給する電流の大きさを電流信号Ｉｏｕｔのｎ倍（ｎは１以上の実数）とすることができる。この場合は、駆動用トランジスタＴ３の駆動能力を駆動用トランジスタＴ３５の駆動能力の（ｎ−１）倍とする。例えば、１階調表示（Ｄ０＝１、Ｄ１＝０、Ｄ２＝０）の際に、信号Ｄ０を２ビット分上位側にシフトして（Ｄ０＝０、Ｄ１＝０、Ｄ２＝１）とし、４倍の電流を流してもよい。このとき、駆動用トランジスタＴ３の駆動能力は、駆動用トランジスタＴ３５の駆動能力の３倍とする。本実施形態において示した方法によれば、表示させる階調数をｓとするとき、プリチャージ回路の駆動用トランジスタに、電流信号Ｉｏｕｔの２倍〜（ｓ／２）倍の範囲で、ｎ＝２ｍ倍の電流を流すことが可能である。
【０１５６】
なお、前述の第３乃至第７の実施形態において、前述の第２の実施形態において示したように、基準電位Ｖｐｓ又は基準電流Ｉｐｓを複数水準設け、各基準電位Ｖｐｓ又は各基準電流Ｉｐｓによって決まる電位を接続点Ａに印加するためのスイッチ用トランジスタを電位毎に設けてもよい。この場合、図１２に示すシミュレーション結果により説明したように、低い階調に相当する電位から順に設定していくことが好ましい。
【０１５７】
また、前述の各実施形態においては、基準電位Ｖｐｓ及び基準電流Ｉｐｓを夫々１水準とする例を示したが、本発明はこれに限定されず、基準電位Ｖｐｓ又は基準電流Ｉｐｓを複数水準設けておき、表示させる階調に応じて選択することも可能である。
【０１５８】
更に、前述の各実施形態においては、電流駆動型装置として有機ＥＬ表示装置を示したが、本発明はこれに限定されず、入力される電流の大きさにより動作が制御される電流駆動型デバイスを備えた装置であれば、どのような装置にも適用することができる。例えば、本発明は、無機ＥＬ表示装置及びＬＥＤ（Light Emitting Diode：発光ダイオード）等の電流駆動型表示装置にも適用することができ、ＭＲＡＭ（Magneto resistive Random Access Memory：磁気抵抗ランダムアクセスメモリ）等の電流駆動型記憶装置に適用することもできる。
【０１５９】
更にまた、本発明においては、画素回路として、前述の第１乃至第９の実施形態に示す画素回路（図６参照）以外の画素回路を使用することもできる。図２５は本発明の有機ＥＬ表示装置に使用可能な他の画素回路を示す回路図である。図２５に示すように、画素回路１０３においては、電源電圧Ｖｅｌが印加される電源電圧線１０５と接地電位が印加される接地電位線１０６との間に、電流駆動用のＰチャネル型トランジスタＴ１０５及び有機ＥＬ素子１３０が電源電圧線１０５から接地電位線１０６に向かってこの順に直列に接続されている。即ち、Ｐチャネル型トランジスタＴ１０５のソースが電源電圧線１０５に接続されており、ドレインが有機ＥＬ素子１３０に接続されている。また、画素回路１０３には電流記憶用Ｐチャネル型トランジスタＴ１０２が設けられており、Ｐチャネル型トランジスタＴ１０２のソースが電源電圧線１０５に接続されており、ドレインがスイッチＳＷ１０２を介してデータ線１２０に接続されており、ゲートがスイッチＳＷ１０１を介してＰチャネル型トランジスタＴ１０５のゲートに接続されている。Ｐチャネル型トランジスタＴ１０５及びＴ１０２の駆動能力は相互に等しくなっており、Ｐチャネル型トランジスタＴ１０５及びＴ１０２はカレントミラーを構成している。そして、スイッチＳＷ１０１及びＳＷ１０２の開閉は制御線１１０の電位によって制御され、制御線１１０の電位がハイレベルであるときに閉じ、ロウレベルであるときに開くようになっている。更に、電源電圧線１０５とＰチャネル型トランジスタＴ１０１のゲートとの間には容量Ｃ１００が設けられている。
【０１６０】
次に、この画素回路が設けられた有機ＥＬ表示装置の動作について説明する。垂直走査回路３００（図２７参照）により第Ｋ番目の制御線１１０が選択されてその電位がハイレベルになると、図２５に示すスイッチＳＷ１０１及びＳＷ１０２がオンになる。これにより、水平駆動回路２００の第Ｌ番目の出力電流が電源電位線１０５からＰチャネル型トランジスタＴ１０２、スイッチＳＷ１０２、データ線１２０を介して水平駆動回路２００に流れるように、Ｐチャネル型トランジスタＴ１０２のゲート電圧が決まる。Ｐチャネル型トランジスタＴ１０２及びＴ１０５はカレントミラーとなっているため、Ｐチャネル型トランジスタＴ１０５にはＰチャネル型トランジスタＴ１０２に流れる電流、即ち、水平駆動回路２００の出力電流値と同じ電流が流れる。この結果、有機ＥＬ素子１３０がその電流値に応じた強度で発光する。なお、Ｐチャネル型トランジスタＴ１０５のゲート電圧は、容量Ｃ１００により、制御線１１０が非選択となりスイッチＳＷ１０１及びＳＷ１０２がオフとなった後も保持される。図２５に示す画素回路は、前述の各実施形態において使用することができる。
【０１６１】
次に、本発明に適用可能な更に他の画素回路について説明する。図２６は本発明の有機ＥＬ表示装置に使用可能な更に他の画素回路を示す回路図である。前述の各実施形態においては、有機ＥＬ素子に直列に接続されたトランジスタに電流信号を記憶させる例を示したが、図２６に示す画素回路においては、有機ＥＬ素子に直列に接続されたトランジスタに電圧信号を記憶させる。図２６に示すように、画素回路１０７においては、電源電圧Ｖｅｌが印加される電源電圧線１０５と接地電位が印加される接地電位線１０６との間に、電圧駆動用のＰチャネル型トランジスタＴ１０３及び有機ＥＬ素子１３０が電源電圧線１０５から接地電位線１０６に向かってこの順に直列に接続されている。即ち、Ｐチャネル型トランジスタＴ１０３のソースが電源電圧線１０５に接続されており、ドレインが有機ＥＬ素子１３０に接続されており、ゲートがスイッチＳＷ１０３を介してデータ線１２０に接続されている。また、電源電圧線１０５とＰチャネル型トランジスタＴ１０３のゲートとの間には容量Ｃ１００が設けられている。そして、スイッチＳＷ１０３の開閉は制御線１１０の電位によって制御され、制御線１１０の電位がハイレベルであるときに閉じ、ロウレベルであるときに開くようになっている。この画素回路を使用する場合は、垂直走査回路３００（図２７参照）は、電流信号ではなくプリチャージ回路から出力される電圧信号をデータ線１２０に対して出力する。
【０１６２】
次に、この画素回路が設けられた有機ＥＬ表示装置の動作について説明する。垂直走査回路３００（図２７参照）により第Ｋ番目の制御線１１０が選択されてその電位がハイレベルになると、図２６に示すスイッチＳＷ１０３がオンになる。これにより、水平駆動回路２００の第Ｌ番目の出力電圧が、水平駆動回路２００からデータ線１２０及びスイッチＳＷ１０３を介してＰチャネル型トランジスタＴ１０３のゲートに印加される。これにより、Ｐチャネル型トランジスタＴ１０３が飽和領域で動作するようになり、このゲート電圧に応じた電流がＰチャネル型トランジスタＴ１０３のソース・ドレイン間を流れ、同じ電流が有機ＥＬ素子１３０に流れる。この結果、有機ＥＬ素子１３０がその電流値に応じた強度で発光する。図２６に示す画素回路１０７は、前述の第１乃至第９の実施形態において、画素回路１００（図６参照）に置き換えて使用することができる。
【産業上の利用可能性】
【０１６３】
本発明は、有機ＥＬ表示装置の他に、無機ＥＬ表示装置及びＬＥＤ等の電流駆動型表示装置、ＭＲＡＭ等の電流駆動型記憶装置、並びにそれらの駆動回路に適用することができる。
【符号の説明】
【０１６４】
１００；画素
１０３、１０７；画素回路
１０５；電源電圧線
１０６；接地電位線
１１０；制御線
１２０；データ線
１３０；有機ＥＬ素子
２００；水平駆動回路
２０３；データレジスタ
２０２；データシフトレジスタ
２０４；データラッチ
２０６；０階調信号生成部
２０７ａ、２０７ｂ、２０７ｃ；インバータ
２０８；ＡＮＤ回路
２１０；Ｄ／Ｉ変換部
２１２；基準電流源
２２０；電流源
２３０、２３０ａ；１出力Ｄ／Ｉ変換部
２３１ａ〜２３１ｈ；１ビットＤ／Ｉ変換部
２３２、２３２ａ、２３２ｂ；データ作成回路
２３３、２３３ａ；データシフト回路
２３５ａ、２３５ｂ；出力ブロック
２４０；ＲＧＢ−Ｄ／Ｉ変換部
２５０；プリチャージ回路
２５１；ボルテージフォロワアンプ
２５２；配線
２５３、２５４；ＡＮＤ回路
２５５；インバータ
２５６；基準電流源
２５７；ＡＮＤ回路
２５８；ボルテージフォロワアンプ
２９０；フリップフロップ（Ｆ／Ｆ）
３００；垂直走査回路
４００；表示部
５００；有機ＥＬ表示装置
Ａ；接続点
Ｃ１、Ｃ１００、Ｃ１０１；容量
Ｃｐ１、Ｃｐ２、Ｃｐ３；寄生容量
Ｄ０〜Ｄ２、Ｄ０１〜Ｄ３１、Ｄ０２〜Ｄ２２；デジタルデータ信号
ＧＭＤ；接地電位
ＩＣＬ；クロック信号
ＩＣＬＢ；クロック反転信号
Ｉｏｕｔ；電流信号
Ｉｐｓ；基準電流
ＩＳＴ；スタート信号
ＩＳＥＬ１、ＩＳＥＬ２；電流セレクタ信号
Ｉ０〜Ｉ３、ＩＲ０〜ＩＲ２、ＩＧ０〜ＩＧ２、ＩＢ０〜ＩＢ２；基準電流
Ｌ０；０階調信号
ＭＳＷＡ、ＭＳＷＢ；信号
ＰＣ１、ＰＣ２；プリチャージ信号
ＳＷ１〜ＳＷ３、ＳＷ３１、ＳＷ３２、ＳＷ１０１、ＳＷ１０３；スイッチ
ｔ１；ボルテージフォロワアンプの入力電位が１階調電位から２階調電位に変化するときの整定時間
Ｔ１〜Ｔ６、Ｔ２１〜Ｔ２４、Ｔ３１〜Ｔ３５、Ｔ１０１〜Ｔ１０３；トランジスタ
Ｖｂ、Ｖｐｓ；基準電位
Ｖｅｌ；電源電圧
Ｙ＿ｎ−１、Ｙ＿ｎ、Ｙ＿ｎ＋１；制御線
【図１】
2011090324.tif 000005
【図２】
2011090324.tif 000006
【図３】
2011090324.tif 000007
【図４】
2011090324.tif 000008
【図５】
2011090324.tif 000009
【図６】
2011090324.tif 000010
【図７】
2011090324.tif 000011
【図８】
2011090324.tif 000012
【図９】
2011090324.tif 000013
【図１０】
2011090324.tif 000014
【図１１】
2011090324.tif 000015
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【手続補正書】
【提出日】平成23年1月7日(2011.1.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力される電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、前記電流駆動型デバイスに直列に接続されそのゲート電位により前記電流駆動型デバイスに供給する電流の大きさを決定する電流制御用トランジスタと、この電流制御用トランジスタのゲート電位を前記電流駆動型デバイスに目標電流を流すような目標電位とする電位出力回路と、を有し、前記電位出力回路は、電位生成回路と、初期化回路と、を有し、前記電位生成回路は、前記電流制御用トランジスタのゲートに接続される第１の電流源と、前記第１の電流源から供給される電流によりゲート電位が決定する第１の駆動用トランジスタと、前記第１の駆動用トランジスタのゲート電位をインピーダンス変換するオペアンプと、を有し、プリチャージ期間に、前記オペアンプが前記電流制御用トランジスタのゲートに前記目標電位を印加することにより前記電流制御用トランジスタのゲートと前記第１の電流源との間の容量をプリチャージし、電流出力期間に、前記第１の電流源が前記電流制御用トランジスタに前記目標電流と同じ大きさの電流を流すことにより前記電流制御用トランジスタのゲートに前記目標電位を直接印加し、前記初期化回路は、前記第１の駆動用トランジスタに初期化電流を供給する第２の電流源と、前記第２の電流源と前記第１の駆動用トランジスタのゲートとの間に接続されたスイッチと、を有し、初期化期間に、前記スイッチを導通させて前記第１の駆動用トランジスタのゲート電位を強制的に初期化電位とすることにより、前記第１の駆動用トランジスタのゲートと前記第２の電流源との間の容量をプリチャージすることを特徴とする電流駆動型デバイスの駆動回路。
【請求項２】
前記初期化回路は、前記第２の電流源に前記第１の駆動用トランジスタと並列に接続され前記第１の駆動用トランジスタの（ｎ−１）倍（ただし、ｎは１以上の実数）の駆動能力を持つ第２の駆動用トランジスタをさらに有し、前記スイッチは、前記第２の電流源と前記第１の駆動用トランジスタのゲートとを接続するとともに、さらに、前記第２の電流源と前記第２の駆動用トランジスタとを接続し、前記第２の電流源は、前記初期化電流のｎ倍の大きさの電流を出力することを特徴とする請求項１に記載の電流駆動型デバイスの駆動回路。
【請求項３】
前記第１の駆動用トランジスタは、前記電流制御用トランジスタのｋ（ただし、ｋは１以上の実数）倍の駆動能力を有し、前記第１の電流源は、前記プリチャージ期間に、前記第１の駆動用トランジスタに前記目標電流のｋ倍の大きさの電流を流すことを特徴とする請求項１または２に記載の電流駆動型デバイスの駆動回路。
【請求項４】
前記ｋは２ｍ（ｍは自然数）であり、前記第１の電流源は、所定のデジタル値の入力を受け付け、前記電流出力期間に、前記受け付けたデジタル値を変換して前記目標電流と同じ大きさの電流を生成し、前記プリチャージ期間に、前記受け付けたデジタル値をｍビット上位側にデータシフトして得られたデジタル値を変換して前記目標電流の２ｍ倍の電流を生成するものであることを特徴とする請求項３に記載の電流駆動型デバイスの駆動回路。
【請求項５】
前記第１の電流源は、所定のデジタル値の入力を受け付け、前記受け付けたデジタル値を変換して前記出力する電流を生成するものであることを特徴とする請求項１乃至４のいずれか１項に記載の電流駆動型デバイスの駆動回路。
【請求項６】
前記目標電流が複数水準設定されており、前記電位生成回路が前記電流制御用トランジスタのゲート電位を前記複数水準の目標電流によって決まる複数の電位のうちのいずれか１の電位にプリチャージするものであり、前記初期化電位が前記複数の電位からあらかじめ選択された１の電位であることを特徴とする請求項１乃至５のいずれか１項に記載の電流駆動型デバイスの駆動回路。
【請求項７】
前記初期化電位が、前記複数水準の目標電流のうち最も小さな目標電流によって決まる１の電位であることを特徴とする請求項６に記載の電流駆動型デバイスの駆動回路。
【請求項８】
前記電流駆動型デバイスがマトリクス状に配列されており、前記電位生成回路は前記電流駆動型デバイスの列毎に設けられたデータ線を介して前記電流制御用トランジスタのゲート電位をプリチャージするものであることを特徴とする請求項１乃至７のいずれか１項に記載の電流駆動型デバイスの駆動回路。
【請求項９】
前記電流駆動型デバイスが有機ＥＬ素子であることを特徴とする請求項８に記載の電流駆動型デバイスの駆動回路。
【請求項１０】
入力される電流の大きさにより動作が制御される電流駆動型デバイスと、この電流駆動型デバイスに前記目標電流を供給する請求項１乃至９のいずれか１項に記載の駆動回路と、を有することを特徴とする電流駆動型装置。
【請求項１１】
電流駆動型表示装置又は電流駆動型記憶装置であることを特徴とする請求項１０に記載の電流駆動型装置。
【請求項１２】
前記電流駆動型デバイスが有機ＥＬ素子であり、有機ＥＬ表示装置であることを特徴とする請求項１１に記載の電流駆動型装置。
【請求項１３】
入力される電流の大きさにより動作が制御される電流駆動型デバイスを備えた電流駆動型装置の駆動方法において、前記電流駆動型デバイスに供給する電流の大きさを決定する電流制御用トランジスタに信号を書き込む書込工程と、書き込まれた前記信号に基づいて前記電流駆動型デバイスに目標電流を供給して前記電流駆動型デバイスを駆動させる駆動工程と、を有し、前記書込工程は、電位生成工程と、初期化工程と、を有し、前記電位生成工程では、プリチャージ期間に、第１の電流源から供給される電流によりゲート電位が決定する第１の駆動用トランジスタのゲート電位をインピーダンス変換するオペアンプが前記電流制御用トランジスタのゲートに目標電位を印加することにより前記電流制御用トランジスタのゲートと前記第１の電流源との間の容量をプリチャージし、電流出力期間に、前記第１の電流源が前記電流制御用トランジスタに前記目標電流と同じ大きさの電流を流すことにより前記電流制御用トランジスタのゲートに前記目標電位を直接印加し、前記初期化工程では、前記第１の駆動用トランジスタに初期化電流を供給する第２の電流源と前記第１の駆動用トランジスタのゲートとの間に接続されたスイッチを導通させて前記第１の駆動用トランジスタのゲート電位を強制的に初期化電位とすることにより、前記第１の駆動用トランジスタのゲートと前記第２の電流源との間の容量をプリチャージすることを特徴とする電流駆動型装置の駆動方法。
【請求項１４】
前記スイッチは、前記第２の電流源と前記第１の駆動用トランジスタのゲートとを接続するとともに、さらに、前記第２の電流源と、前記第２の電流源に前記第１の駆動用トランジスタと並列に接続され前記第１の駆動用トランジスタの（ｎ−１）倍（ただし、ｎは１以上の実数）の駆動能力を持つ第２の駆動用トランジスタと、を接続し、前記初期化工程では、前記第２の電流源は、前記初期化電流のｎ倍の大きさの電流を出力することを特徴とする請求項１３に記載の電流駆動型装置の駆動方法。
【請求項１５】
前記第１の駆動用トランジスタは、前記電流制御用トランジスタのｋ（ただし、ｋは１以上の実数）倍の駆動能力を有し、前記プリチャージ工程では、前記第１の電流源は、前記第１の駆動用トランジスタに前記目標電流のｋ倍の大きさの電流を流すことを特徴とする請求項１３または１４に記載の電流駆動型装置の駆動方法。
【請求項１６】
前記ｋは２ｍ（ｍは自然数）であり、前記第１の電流源は、所定のデジタル値の入力を受け付け、前記電流出力工程では、前記受け付けたデジタル値を変換して前記目標電流と同じ大きさの電流を生成し、前記プリチャージ工程では、前記受け付けたデジタル値をｍビット上位側にデータシフトして得られたデジタル値を変換して前記目標電流の２ｍ倍の電流を生成するものであることを特徴とする請求項１５に記載の電流駆動型装置の駆動方法。
【請求項１７】
前記第１の電流源は、所定のデジタル値の入力を受け付け、前記受け付けたデジタル値を変換して前記出力する電流を生成するものであることを特徴とする請求項１３乃至１６のいずれか１項に記載の電流駆動型装置の駆動方法。
【請求項１８】
前記目標電流が複数水準設定されており、前記電位生成工程が、前記電流制御用トランジスタのゲート電位を前記複数水準の目標電流によって決まる複数の電位のうちのいずれか１の電位にプリチャージする工程であり、前記初期化電位が前記複数の電位からあらかじめ選択された１の電位であることを特徴とする請求項１３乃至１７のいずれか１項に記載の電流駆動型装置の駆動方法。
【請求項１９】
前記初期化電位が、前記複数水準の目標電流のうち最も小さな目標電流によって決まる１の電位であることを特徴とする請求項１８に記載の電流駆動型装置の駆動方法。
【請求項２０】
前記電流駆動型装置において各１個の前記電流駆動型デバイス及び前記電流制御用トランジスタを含む複数の画素回路がマトリクス状に配列されており、前記電位出力期間に、前記画素回路の列毎に設けられたデータ線を介して前記電流制御用トランジスタに前記目標電流と同じ大きさの電流を入力し、前記プリチャージ期間に、前記データ線を介して前記電流制御用トランジスタのゲート電位をプリチャージすることを特徴とする請求項１３乃至１９のいずれか１項に記載の電流駆動型装置の駆動方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
上記目的を達成するために、本発明の第１の観点に係る電流駆動型デバイスの駆動回路は、入力される電流の大きさにより動作が制御される電流駆動型デバイスを駆動する電流駆動型デバイスの駆動回路において、前記電流駆動型デバイスに直列に接続されそのゲート電位により前記電流駆動型デバイスに供給する電流の大きさを決定する電流制御用トランジスタと、この電流制御用トランジスタのゲート電位を前記電流駆動型デバイスに目標電流を流すような目標電位とする電位出力回路と、を有し、前記電位出力回路は、電位生成回路と、初期化回路と、を有し、前記電位生成回路は、前記電流制御用トランジスタのゲートに接続される第１の電流源と、前記第１の電流源から供給される電流によりゲート電位が決定する第１の駆動用トランジスタと、前記第１の駆動用トランジスタのゲート電位をインピーダンス変換するオペアンプと、を有し、プリチャージ期間に、前記オペアンプが前記電流制御用トランジスタのゲートに前記目標電位を印加することにより前記電流制御用トランジスタのゲートと前記第１の電流源との間の容量をプリチャージし、電流出力期間に、前記第１の電流源が前記電流制御用トランジスタに前記目標電流と同じ大きさの電流を流すことにより前記電流制御用トランジスタのゲートに前記目標電位を直接印加し、前記初期化回路は、前記第１の駆動用トランジスタに初期化電流を供給する第２の電流源と、前記第２の電流源と前記第１の駆動用トランジスタのゲートとの間に接続されたスイッチと、を有し、初期化期間に、前記スイッチを導通させて前記第１の駆動用トランジスタのゲート電位を強制的に初期化電位とすることにより、前記第１の駆動用トランジスタのゲートと前記第２の電流源との間の容量をプリチャージすることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
本発明においては、電位生成回路が電位を生成する前に、初期化回路が電位生成回路を初期化電位に初期化するため、この初期化により電位生成回路に付加された寄生容量を充放電することができ、電位の生成を速やかに行うことができる。即ち、電位の整定に要する時間を短縮することができる。
また、電位生成回路がプリチャージ用の電位を生成する前に、初期化回路が電位生成回路を初期化電位に初期化するため、この初期化により電位生成回路に付加された寄生容量を充放電することができ、電位の生成を速やかに行うことができる。即ち、プリチャージ用の電位の整定に要する時間を短縮することができる。これにより、プリチャージに要する時間を短縮することができる。
さらに、本発明においては、第２の電流源が初期化電流を第１の駆動用トランジスタに流すことにより、初期化電位を生成しているため、第１の駆動用トランジスタの特性にばらつきがあっても、初期化電位の誤差を小さくすることができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
前記初期化回路は、前記第２の電流源に前記第１の駆動用トランジスタと並列に接続され前記第１の駆動用トランジスタの（ｎ−１）倍（ただし、ｎは１以上の実数）の駆動能力を持つ第２の駆動用トランジスタをさらに有し、前記スイッチは、前記第２の電流源と前記第１の駆動用トランジスタのゲートとを接続するとともに、さらに、前記第２の電流源と前記第２の駆動用トランジスタとを接続し、前記第２の電流源は、前記初期化電流のｎ倍の大きさの電流を出力してもよい。
本発明においては、初期化電流のｎ倍の電流により初期化を行うことができるため、より速やかに初期化することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
前記第１の駆動用トランジスタは、前記電流制御用トランジスタのｋ（ただし、ｋは１以上の実数）倍の駆動能力を有し、前記第１の電流源は、前記プリチャージ期間に、前記第１の駆動用トランジスタに前記目標電流のｋ倍の大きさの電流を流してもよい。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
前記ｋは２ｍ（ｍは自然数）であり、前記第１の電流源は、所定のデジタル値の入力を受け付け、前記電流出力期間に、前記受け付けたデジタル値を変換して前記目標電流と同じ大きさの電流を生成し、前記プリチャージ期間に、前記受け付けたデジタル値をｍビット上位側にデータシフトして得られたデジタル値を変換して前記目標電流の２ｍ倍の電流を生成するものであってもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
前記第１の電流源は、所定のデジタル値の入力を受け付け、前記受け付けたデジタル値を変換して前記出力する電流を生成するものであってもよい。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
前記目標電流が複数水準設定されており、前記電位生成回路が前記電流制御用トランジスタのゲート電位を前記複数水準の目標電流によって決まる複数の電位のうちのいずれか１の電位にプリチャージするものであり、前記初期化電位が前記複数の電位からあらかじめ選択された１の電位であってもよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
前記初期化電位が、前記複数水準の目標電流のうち最も小さな目標電流によって決まる１の電位であってもよい。これにより、電位の生成に特に時間がかかる目標電流が小さい場合において、電位の生成に要する時間を短縮することができる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
前記電流駆動型デバイスがマトリクス状に配列されており、前記電位生成回路は前記電流駆動型デバイスの列毎に設けられたデータ線を介して前記電流制御用トランジスタのゲート電位をプリチャージするものであってもよい。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
前記電流駆動型デバイスが有機ＥＬ素子であってもよい。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
上記目的を達成するために、本発明の第２の観点に係る電流駆動型装置は、入力される電流の大きさにより動作が制御される電流駆動型デバイスと、この電流駆動型デバイスに前記目標電流を供給する前記駆動回路と、を有することを特徴とする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
前記電流駆動型装置は、電流駆動型表示装置又は電流駆動型記憶装置であってもよい。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
前記電流駆動型デバイスが有機ＥＬ素子であり、前記電流駆動型装置は、有機ＥＬ表示装置であってもよい。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
上記目的を達成するために、本発明の第３の観点に係る電流駆動型装置の駆動方法は、入力される電流の大きさにより動作が制御される電流駆動型デバイスを備えた電流駆動型装置の駆動方法において、前記電流駆動型デバイスに供給する電流の大きさを決定する電流制御用トランジスタに信号を書き込む書込工程と、書き込まれた前記信号に基づいて前記電流駆動型デバイスに目標電流を供給して前記電流駆動型デバイスを駆動させる駆動工程と、を有し、前記書込工程は、電位生成工程と、初期化工程と、を有し、前記電位生成工程では、プリチャージ期間に、第１の電流源から供給される電流によりゲート電位が決定する第１の駆動用トランジスタのゲート電位をインピーダンス変換するオペアンプが前記電流制御用トランジスタのゲートに目標電位を印加することにより前記電流制御用トランジスタのゲートと前記第１の電流源との間の容量をプリチャージし、電流出力期間に、前記第１の電流源が前記電流制御用トランジスタに前記目標電流と同じ大きさの電流を流すことにより前記電流制御用トランジスタのゲートに前記目標電位を直接印加し、前記初期化工程では、前記第１の駆動用トランジスタに初期化電流を供給する第２の電流源と前記第１の駆動用トランジスタのゲートとの間に接続されたスイッチを導通させて前記第１の駆動用トランジスタのゲート電位を強制的に初期化電位とすることにより、前記第１の駆動用トランジスタのゲートと前記第２の電流源との間の容量をプリチャージすることを特徴とする。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
前記スイッチは、前記第２の電流源と前記第１の駆動用トランジスタのゲートとを接続するとともに、さらに、前記第２の電流源と、前記第２の電流源に前記第１の駆動用トランジスタと並列に接続され前記第１の駆動用トランジスタの（ｎ−１）倍（ただし、ｎは１以上の実数）の駆動能力を持つ第２の駆動用トランジスタと、を接続し、前記初期化工程では、前記第２の電流源は、前記初期化電流のｎ倍の大きさの電流を出力してもよい。
前記第１の駆動用トランジスタは、前記電流制御用トランジスタのｋ（ただし、ｋは１以上の実数）倍の駆動能力を有し、前記プリチャージ工程では、前記第１の電流源は、前記第１の駆動用トランジスタに前記目標電流のｋ倍の大きさの電流を流してもよい。
前記ｋは２ｍ（ｍは自然数）であり、前記第１の電流源は、所定のデジタル値の入力を受け付け、前記電流出力工程では、前記受け付けたデジタル値を変換して前記目標電流と同じ大きさの電流を生成し、前記プリチャージ工程では、前記受け付けたデジタル値をｍビット上位側にデータシフトして得られたデジタル値を変換して前記目標電流の２ｍ倍の電流を生成するものであってもよい。
前記第１の電流源は、所定のデジタル値の入力を受け付け、前記受け付けたデジタル値を変換して前記出力する電流を生成するものであってもよい。
前記目標電流が複数水準設定されており、前記電位生成工程が、前記電流制御用トランジスタのゲート電位を前記複数水準の目標電流によって決まる複数の電位のうちのいずれか１の電位にプリチャージする工程であり、前記初期化電位が前記複数の電位からあらかじめ選択された１の電位であってもよい。
前記初期化電位が、前記複数水準の目標電流のうち最も小さな目標電流によって決まる１の電位であってもよい。
前記電流駆動型装置において各１個の前記電流駆動型デバイス及び前記電流制御用トランジスタを含む複数の画素回路がマトリクス状に配列されており、前記電位出力期間に、前記画素回路の列毎に設けられたデータ線を介して前記電流制御用トランジスタに前記目標電流と同じ大きさの電流を入力し、前記プリチャージ期間に、前記データ線を介して前記電流制御用トランジスタのゲート電位をプリチャージしてもよい。