(57)【要約】【課題】ＭＥＭＳセンサーなどの物理量センサー、および、物理量センサーを比較的容易に製造できる物理量センサーの製造方法、および、物理量センサーを備えた電子機器を提供する。【解決手段】静電容量型加速度センサー１００は、固定部としての固定枠部１１０と、可動錘部１２０と、固定電極を有する固定電極部（固定腕部）１５０（１５０ａ，１５０ｂ）と、可動電極を有する少なくとも一つの可動電極部（可動腕部）１４０（１４０ａ，１４０ｂ）と、を有し、固定電極部１５０（１５０ａ，１５０ｂ）は、第１積層構造体ＡＩＳの側面に形成された、固定電極としての第１側面導体膜ＣＱ１（ＣＱ１ａ，ＣＱ１ｂ）および第１接続電極部Ｌ４（Ｌ４ａ，Ｌ４ｂ）と、を有し、可動電極部１４０（１４０ａ，１４０ｂ）は、第２積層構造体層構造体ＢＩＳの側面に形成された、可動電極としての第２側面導体膜ＣＱ２（ＣＱ２ａ，ＣＱ２ｂ）および第２接続電極部Ｌ５（Ｌ５ａ，Ｌ５ｂ）を有する。【選択図】図２
2011075543.tif 000002
【特許請求の範囲】
【請求項１】
固定部と、
弾性変形部と、
前記弾性変形部を介して前記固定部に連結された可動錘部と、
前記固定部から延出された固定腕部と、
前記可動錘部から延出され、且つ、間隙を介して前記固定腕部に対向して配置された可動腕部と、を有し、
前記固定腕部および前記可動腕部は、絶縁層と導体層とを含む積層構造体であり、
前記固定腕部は、前記固定腕部の側面に設けられた第１側面導体膜と、
前記導体層を用い、且つ、前記第１側面導体膜に電気的に接続された第１接続電極部と、を有し、
前記可動腕部は、前記第１側面導体膜に対向する側面に設けられた第２側面導体膜と、
前記導体層を用い、且つ、前記第２側面導体膜に電気的に接続された第２接続電極部と、を有することを特徴とする物理量センサー。
【請求項２】
請求項１に記載の物理量センサーであって、
前記第１接続電極部および前記第２接続電極部は、前記絶縁層の内部に設けられたことを特徴とする物理量センサー。
【請求項３】
請求項２に記載の物理量センサーであって、
前記固定腕部または前記可動腕部にはコンタクトホールが設けられ、
前記コンタクトホールを介して、前記第１接続電極部および前記第１側面導体膜、または、前記第２接続電極部および前記第２側面導体膜を接続したことを特徴とする物理量センサー。
【請求項４】
請求項１ないし３のいずれか一項に記載の物理量センサーであって、
前記固定部には、集積回路部が設けられ、
前記集積回路部には、前記第１接続電極部と前記第２接続電極部とが接続されたことを特徴とする物理量センサー。
【請求項５】
請求項１ないし４のいずれか一項に記載の物理量センサーであって、
前記第１接続電極部および前記第２接続電極部のいずれか一方は、接地されたことを特徴とする物理量センサー。
【請求項６】
請求項１ないし５のいずれか一項に記載の物理量センサーを搭載した電子機器。
【請求項７】
基板上に、絶縁層と導体層とを用いて積層構造体を形成する工程と、
前記積層構造体をエッチングして、固定部、記可動錘部、前記固定部と前記可動錘部とを連結する弾性変形部、前記固定部から延出する固定腕部、および、前記可動錘部から延出する可動腕部を形成する工程と、
前記固定腕部の側面に第１側面導体膜を形成し、前記可動腕部の側面に第２側面導体膜を形成する工程と、
前記固定腕部の前記導体層を用いて形成された第１接続電極部と前記第１側面導体膜とを接続し、前記可動腕部の前記導体層を用いて形成された第２接続電極部と前記第２側面導体膜とを接続する工程と、
前記基板をエッチングすることにより、前記可動錘部、前記可動腕部、および前記弾性変形部の各々と、前記基板との間に空隙を形成する工程と、を備えたことを特徴とする物理量センサーの製造方法。
【請求項８】
請求項７に記載の物理量センサーの製造方法であって、
前記第１側面導体膜および前記第２側面導体膜は、イオン化ＰＶＤまたはロングスロースパッタにより形成されることを特徴とする物理量センサーの製造方法。
【請求項９】
請求項７または８に記載の物理量センサーの製造方法であって、
前記第１接続電極部および前記第２接続電極部は前記絶縁層の内部に形成され、前記第１接続電極部および前記第２接続電極部の表面の少なくとも一部が露出するようにコンタクトホールを形成する工程と、
前記コンタクトホールの内壁面、前記固定腕部の表面、および、前記可動腕部の表面に電極を形成して、前記第１接続電極部と前記第１側面導体膜との接続と、前記第２接続電極部と前記第２側面導体膜との接続を行う工程と、を備えたこと特徴とする物理量センサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＭＥＭＳセンサー（Micro Electro Mechanical Sensor：マイクロエレクトロメカニカルセンサー）等の物理量センサー、物理量センサーの製造方法、および、物理量センサーを備えた電子機器等に関する。
【背景技術】
【０００２】
半導体製造技術を用いて製造される物理量センサーとしての静電容量型のＭＥＭＳセンサーが、例えば、特許文献１に記載されている。このようなＭＥＭＳセンサーは、シリコン（Ｓｉ）により構成される構造体が用いられるのが一般的である。シリコンは絶縁材料ではないため、シリコンが連続している構成部分は電気的に導通してしまう。よって、容量検出のためには何らかの方法で電気的に分離する必要がある。
【０００３】
ＳＯＩ（シリコンオンインシュレーター）基板を使用すれば、構造体を構成する複数の部分の各々を電気的に独立させることが容易である（例えば、特許文献２参照）。また、通常のシリコン基板に、例えばトレンチアイソレーションを形成し、絶縁が必要な部分同士を電気的に分離する方法もある（例えば、特許文献３参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平７−３０１６４０号公報
【特許文献２】特開２００７−１５００９８号公報
【特許文献３】特表２００２―５１０１３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献２に記載のＭＥＭＳセンサーでは、ＳＯＩ基板は高価であるため、ＭＥＭＳセンサーの低コスト化が強く求められる場合には、採用がむずかしくなるという問題があった。また、特許文献３に記載のＭＥＭＳセンサーでは、シリコン基板にトレンチアイソレーションを設ける場合、ＭＥＭＳセンサーの製造工程が複雑化する虞があった。
【０００６】
本発明の少なくとも一つの実施形態によれば、例えば、通常の半導体製造技術を用いて比較的容易に物理量センサー（ＭＥＭＳセンサー）を製造することができ、また例えば、物理量センサーの低コスト化が実現される。
【課題を解決するための手段】
【０００７】
本発明の物理量センサーの一態様は、固定枠部と、弾性変形部と、前記弾性変形部を介して前記固定枠部に連結され、周囲に空洞部が形成された可動錘部と、前記固定枠部に固定された、容量素子の一方の電極である固定電極を有する、少なくとも一つの固定電極部と、前記可動錘部と一体的に移動し、かつ前記固定電極部に対向して設けられる、前記容量素子の他方の電極である可動電極を有する少なくとも一つの可動電極部と、を有し、前記固定電極部は、前記固定枠部から突出して形成された、基板上に積層された複数の絶縁層を含む第１積層構造体と、前記第１積層構造体の、前記突出方向に沿う側面に形成された、前記固定電極としての第１側面導体膜と、前記第１積層構造体中、あるいは前記第１積層構造体上に設けられた、前記第１側面導体膜に電気的に接続されている第１接続電極部と、を有し、前記可動電極部は、前記可動錘部から突出し、かつ前記固定電極部に対向するように形成された、基板上に積層された複数の絶縁層を含む第２積層構造体と、前記第２積層構造体の、前記突出方向に沿う側面であって前記固定電極としての前記第１側面導体膜に対向する側面に形成された、前記可動電極としての第２側面導体膜と、前記第２積層構造体中、あるいは前記第２積層構造体上に設けられた、前記第２側面導体膜に電気的に接続されている第２接続電極部と、を有する。
また、他の態様では、固定部と、弾性変形部と、前記弾性変形部を介して前記固定部に連結された可動錘部と、前記固定部から延出された固定腕部と、前記可動錘部から延出され、且つ、間隙を介して前記固定腕部に対向して配置された可動腕部と、を有し、前記固定腕部および前記可動腕部は、絶縁層と導体層とを含む積層構造体であり、前記固定腕部は、前記固定腕部の側面に設けられた第１側面導体膜と、前記導体層を用い、且つ、前記第１側面導体膜に電気的に接続された第１接続電極部と、を有し、前記可動電極部は、前記第１側面導体膜に対向する側面に設けられた第２側面導体膜と、前記導体層を用い、且つ、前記第２側面導体膜に電気的に接続された第２接続電極部と、を有することを特徴とする。
【０００８】
本態様の物理量センサーは、例えば、半導体製造技術を用いて基板上に形成された積層構造体を加工して製造される。また、本態様の物理量センサーは、固定枠部（固定部）と、弾性変形部に支持され、検出軸方向に移動することが可能な可動錘部と、検出対象の物理量（例えば加速度）を検出するための、容量素子（可変容量コンデンサー）と、を有する。
【０００９】
容量素子（可変容量コンデンサー）は、固定枠部に固定されている固定電極部（固定腕部）と、固定電極部に対向して配置され、可動錘部と一体的に移動する可動電極部（可動腕部）とを有する（少なくとも一組の固定電極部および可動電極部が設けられる）。可動電極部は、可動錘部から突出形成されている。この可動電極部は、例えば、基板上の積層構造体を加工して形成される第１積層構造体（複数層の積層形成された絶縁層を含む）と、突出方向に沿う側面（少なくとも固定電極部に対向する側の側面）に設けられた（例えば、その側面上を覆うように形成された）固定電極としての第１側面導体膜を有する。また、可動電極部は、例えば、基板上の積層構造体を加工して形成される第２積層構造体（複数層の積層形成された絶縁層を含む）と、突出方向に沿う側面（少なくとも固定電極部に対向する側の側面）に設けられた（例えば、その側面上を覆うように形成された）可動電極としての第２側面導体膜を有する。なお、第１側面導体膜は、第１側面導体あるいは第１側壁導体と言い換えることができる。同様に、第２側面導体膜は、第２側面導体あるいは第２側壁導体と言い換えることができる。
【００１０】
２つの絶縁性構造物（第１積層構造体および第２積層構造体）の各々における互いに対向する側面に容量電極としての側面導体膜（第１側面導体膜および第２側面導体膜）が形成されるが、これだけでは、容量電極間に直流バイアスを与える経路あるいは検出信号を取り出す経路が確保できないため、そこで、本態様では、第１積層構造体の内部あるいは第１積層構造体上に第１接続電極部を設け、同様に、第２積層構造体の内部あるいは第２積層構造体上に第２接続電極部を設ける。
【００１１】
第１接続電極部は、固定電極としての第１側面導体膜に電気的に接続されている。第１接続電極部は、例えば、第１積層構造体中あるいは第１積層構造体上に形成された、所定パターンをもつ導体層により形成することができる。例えば、その導体層の側面を、固定電極としての第１側面導体膜の一部に接触させて電気的導通を確保することができる。また、例えば、その導体層が第１積層構造体中に埋め込まれている場合に、その埋め込まれている導体層（第１内部導体）の表面の少なくとも一部を露出するような第１コンタクトホール（ビアホールあるいはスルーホールということもできる）を形成し、その第１コンタクトホールの底面および内壁面を覆い、かつ第１側面導体膜に連接するようなコンタクト用導体（第１接続導体）を形成して、第１接続電極部としての導体層（第１内部導体）と固定電極としての第１側面導体膜との電気的接続を実現することもできる。
【００１２】
このように、固定電極としての第１側面導体膜には第１接続電極部が電気的に接続されていることから、第１接続電極部を経由して、固定電極としての第１側面導体膜にバイアス電圧を与えることができる。また、固定電極が検出信号の出力電極である場合には、その第１接続電極部を経由して検出信号を取り出すことができる。第１積層構造体は絶縁性構造物であるため、第１接続電極部を設けることは容易である。
【００１３】
同様に、第２接続電極部は、可動電極としての第２側面導体膜に電気的に接続されている。第２接続電極部は、例えば、第２積層構造体中あるいは第２積層構造体上に形成された、所定パターンをもつ導体層により形成することができる。例えば、その導体層の側面を、可動電極としての第２側面導体膜の一部に接触させて電気的導通を確保することができる。また、例えば、その導体層が第２積層構造体中に埋め込まれている場合に、その埋め込まれている導体層（第２内部導体）の表面の少なくとも一部を露出するような第２コンタクトホール（ビアホールあるいはスルーホールということもできる）を形成し、その第２コンタクトホールの底面および内壁面を覆い、かつ第２側面導体膜に連接するようなコンタクト用導体（第２接続導体）を形成して、第２接続電極部としての導体層（第２内部導体）と可動電極としての第２側面導体膜との電気的接続を実現することもできる。
【００１４】
このように、可動電極としての第２側面導体膜には第２接続電極部が電気的に接続されていることから、第２接続電極部を経由して、可動電極としての第２側面導体膜にバイアス電圧を与えることができる。また、可動電極が検出信号の出力電極である場合には、その第２接続電極部を経由して検出信号を取り出すことができる。第２積層構造体は絶縁性構造物であるため、第２接続電極部を設けることは容易である。
【００１５】
本態様の構造によれば、容量素子の容量電極（固定電極および可動電極）は、絶縁性構造物（絶縁性ベース）の側面に形成された導体膜により構成される。絶縁性構造物を基本とするため、固定電極および可動電極は、本質的に電気的に絶縁されている。また、絶縁性構造物を用いると、複数本の配線も電気的に独立に配置することが容易であり、接続用電極等の他の電極（容量電極以外の電極）を設ける場合でも、各電極間の電気的独立を確保することができる。よって、シリコンベースの物理量センサー（ＭＥＭＳセンサー）の場合のように、異なる導体の各々を電気的に分離するための特別な工夫が不要となり、製造工程が複雑化しない。また、例えば、通常の半導体製造技術を用いて製造することができるため、ＳＯＩ基板等の高価な特別な基板を用いる必要がなく、コスト上昇を抑えることができる。また、例えば、容量電極間のギャップ（電極距離）は、積層構造体を構成する絶縁層のパターニング精度で決まり、現状の半導体の微細加工技術を使用すれば、容量電極間のギャップは、十分に狭くすることが可能である。このことは、センサーの高感度化に有効であり、また、チップ面積の削減にもつながる。
【００１６】
本発明の物理量センサーの他の態様では、前記第１接続電極部は、前記第１積層構造体の内部または上部に設けられ、その端部が前記第１積層構造体の側面に到達している第１接続導体層を有し、前記第１接続導体層の側面が、前記固定電極としての前記第１側面導体膜に接触しており、前記第２接続電極部は、前記第２積層構造体の内部または上部に設けられ、その端部が前記第２積層構造体の側面に到達している第２接続導体層を有し、前記第２接続導体層の側面が、前記可動電極としての前記第２側面導体膜に接触している。
また、他の態様では、前記第１接続電極部および前記第２接続電極部は、前記絶縁層の内部に設けられたことを特徴とする。
【００１７】
本態様では、第１接続電極部は、例えば、第１積層構造体中あるいは第１積層構造体上に形成されており、かつ、少なくとも一つの端部が第１積層構造体の側面にまで到達しており、その端部の側面が、固定電極としての第１側面導体膜の一部に接触しており、これによって、第１接続電極部と第１側面導体膜との間の電気的接続（つまり、第１接続電極部を構成する導体層の側面が直接的に第１側面導体膜に接続されることによる面接触による接続）が確保される。
【００１８】
例えば、基板上に積層構造体を形成するときに第１接続電極部となる導体パターンを形成しておき、積層構造体を垂直に加工して第１積層構造体を形成し、その結果生じる第１積層構造体の側面（第１接続電極部となる導体層の側面が露出している）に、第１側面導体膜をスパッタリング等により形成することによって、本態様の構造を容易に形成することができる。
【００１９】
同様に、第２接続電極部は、例えば、第２積層構造体中あるいは第２積層構造体上に形成されており、かつ、少なくとも一つの端部が第２積層構造体の側面にまで到達しており、その端部の側面が、可動電極としての第２側面導体膜の一部に接触しており、これによって、第２接続電極部と第２側面導体膜との間の電気的接続（つまり、第２接続電極部を構成する導体層の側面が直接的に第２側面導体膜に接続されることによる面接触による接続）が確保される。
【００２０】
例えば、基板上に積層構造体を形成するときに第２接続電極部となる導体パターンを形成しておき、積層構造体を垂直に加工して第２積層構造体を形成し、その結果生じる第２積層構造体の側面（第２接続電極部となる導体層の側面が露出している）に、第２側面導体膜をスパッタリング等により形成することによって、本態様の構造を容易に形成することができる。このような構造とすることにより、固定電極部または可動電極部の配線を簡素化することができる。
【００２１】
本発明の物理量センサーの他の態様では、前記第１接続電極部は、前記第１積層構造体の内部に設けられた第１内部導体と、前記第１内部導体の表面の少なくとも一部を露出するように形成された第１コンタクトホールが設けられた前記第１積層構造体の内壁面を覆い、前記第１コンタクトホールに露出している前記第１内部導体の表面を覆い、かつ、前記固定電極としての前記第１側面導体膜に連接する第１接続導体と、を有し、前記第２接続電極部は、前記第２積層構造体の内部に設けられた第２内部導体と、前記第２内部導体の表面の少なくとも一部を露出するように形成された第２コンタクトホールが設けられた前記第２積層構造体の内壁面を覆い、前記第２コンタクトホールに露出している前記第２内部導体の表面を覆い、かつ、前記固定電極としての前記第１側面導体膜に連接する第２接続導体と、を有する。
また、他の態様では、前記固定腕部または前記可動腕部にはコンタクトホールが設けられ、前記コンタクトホールを介して、前記第１接続電極部および前記第１側面導体膜、または、前記第２接続電極部および前記第２側面導体膜を接続したことを特徴とする。
【００２２】
本態様では、第１接続電極部としての「第１内部導体」が、第１積層構造体中に埋め込まれて形成されており、その「第１内部導体」は、「第１接続導体」を介して第１側面導体膜に電気的に接続されている。「第１接続導体」は、第１接続電極部としての第１内部導体と第１側面導体膜との間の電気的接続を確保するためのコンタクト用導体であり、例えば、第１内部導体の表面の少なくとも一部を露出するように形成された第１コンタクトホール（コンタクトホール）が設けられた第１積層構造体の内壁面を覆い、第１コンタクトホールに露出している第１内部導体の表面を覆い、かつ、固定電極としての第１側面導体膜に連接している。すなわち、第１接続電極部としての導体層（第１内部導体）が第１積層構造体中に埋め込まれている場合に、その埋め込まれている第１内部導体の表面の少なくとも一部を露出するような第１コンタクトホール（ビアホールあるいはスルーホールということもできる）を形成し、その第１コンタクトホールの底面（つまり、第１内部導体の露出している面上ということになる）および内壁面を覆い、かつ第１側面導体膜に連接するようなコンタクト用導体（第１接続導体）を形成して、第１接続電極部としての導体層（第１内部導体）と固定電極としての第１側面導体膜との電気的接続を実現するものである。
【００２３】
この接続構造した場合の利点としては、例えば、各部（つまり第１側面導体膜、第１接続導体、第１内部導体）間の接続を確実に確保でき、導体間の接触面を広くとることができ、製造時のマージン（位置余裕等）を確保することも容易であり、また、コンタクトホール等を利用した実績ある半導体製造プロセスを利用できることから、製造プロセス上の安定性に優れる、といった諸点を掲げることができる。
【００２４】
同様に、第２接続電極部としての「第２内部導体」が、第２積層構造体中に埋め込まれて形成されており、その「第２内部導体」は、「第２接続導体」を介して第２側面導体膜に電気的に接続されている。「第２接続導体」は、第２接続電極部としての第２内部導体と第２側面導体膜との間の電気的接続を確保するためのコンタクト用導体であり、例えば、第２内部導体の表面の少なくとも一部を露出するように形成された第２コンタクトホール（コンタクトホール）が設けられた第２積層構造体の内壁面を覆い、第２コンタクトホールに露出している第２内部導体の表面を覆い、かつ、可動電極としての第２側面導体膜に連接している。すなわち、第２接続電極部としての導体層（第２内部導体）が第２積層構造体中に埋め込まれている場合に、その埋め込まれている第２内部導体の表面の少なくとも一部を露出するような第２コンタクトホール（ビアホールあるいはスルーホールということもできる）を形成し、その第２コンタクトホールの底面（つまり、第２内部導体の露出している面上ということになる）および内壁面を覆い、かつ第２側面導体膜に連接するようなコンタクト用導体（第２接続導体）を形成して、第２接続電極部としての導体層（第２内部導体）と可動電極としての第２側面導体膜との電気的接続を実現する。
【００２５】
この接続構造した場合の利点としては、上述のとおり、例えば、各部（つまり第２側面導体膜、第２接続導体、第２内部導体）間の接続を確実に確保でき、導体間の接触面を広くとることができ、製造時のマージン（位置余裕等）を確保することも容易であり、また、コンタクトホール等を利用した実績ある半導体製造プロセスを利用できることから、製造プロセス上の安定性に優れる、といった諸点を掲げることができる。
【００２６】
本発明の物理量センサーの他の態様では、前記固定部には、集積回路部が設けられ、前記集積回路部には、前記第１接続電極部と前記第２接続電極部とが接続されたことを特徴とする。
【００２７】
物理量センサーの集積回路部の一構成は、例えば、検出回路部を含み、その検出回路部は、増幅回路と、アナログ校正およびＡ／Ｄ変換回路ユニットと、中央演算ユニット（ＣＰＵ）と、インターフェース回路と、を含むことができる。但し、この構成に限定されるものではなく、例えば、ＣＰＵは制御ロジックに置き換えることができ、また、Ａ／Ｄ変換回路は検出回路部に設けられる増幅回路の出力段に設けることもできる。また、アナログ／デジタル変換回路、中央演算ユニット、は場合によっては、別の集積回路に設けることもできる。
このような検出回路部は、物理量センサーの固定電極部（固定腕部）と可動電極部とに接続される。一対の可動電極部（可動腕部）および固定電極部によりコンデンサーが構成される。コンデンサーの一極の電位は、基準電位（例えば接地電位）に固定されている。ここで、基準電位（例えば接地電位）は、可動電極部または固定電極部のいずれかに接続する。
【００２８】
上記した集積回路部が接続された物理センサーに加速度が作用すると、一対の可動電極部および固定電極部の各電極間のギャップが大きく、または、小さく変化する。ギャップと静電容量とは反比例の関係にあるので、可動電極部と固定電極部とで形成されるコンデンサーの静電容量値は小さく、または、大きくなる。コンデンサーの容量値の変化に伴って電荷の移動が生じる。
検出回路部は、例えばチャージアンプ（Ｑ／Ｖ変換回路）を有しており、このチャージアンプは、サンプリング動作および積分（増幅）動作によって、電荷の移動によって生じる微小な電流信号（電荷信号）を電圧信号に変換する。チャージアンプから出力される電圧信号、すなわち、物理量センサーによって検出された加速度検出信号は、アナログ校正およびＡ／Ｄ変換回路ユニットによって、キャリブレーション処理（例えば位相や信号振幅の調整）を受けた後、アナログ信号からデジタル信号に変換されて出力される。
【００２９】
以上述べたような検出回路部は、例えば、半導体プロセス（ＣＭＯＳプロセス）を用いて、物理量センサーの固定部に形成することができる。このように、物理量センサーの固定部に、固定電極部と可動電極部とに接続された集積回路を一体形成することにより、物理量センサー、および、それを用いた電子機器の小型化に寄与できる。
【００３０】
本発明の物理量センサーの他の態様では、前記第１接続電極部および前記第２接続電極部の一方は、接地されたことを特徴とする。
【００３１】
上記したように物理量センサーに集積回路部（検出回路部を含む）を含む構成とした場合に、集積回路部に含まれる検出回路部は、物理量センサーの固定電極部と可動電極部とに接続される。そして、一対の可動電極部および固定電極部によりコンデンサーが構成される。コンデンサーの一極の電位は、基準電位（例えば接地電位）に固定されている。ここで、基準電位（例えば接地電位）は、可動電極部または固定電極部のいずれかに接続される。
【００３２】
検出回路部が有するチャージアンプ（Ｑ／Ｖ変換回路）の基本的な構成は、可変容量とともに入力部のスイッチトキャパシターを構成する第１スイッチおよび第２スイッチと、オペアンプと、帰還容量（積分容量）と、帰還容量をリセットするための第３スイッチと、オペアンプの出力電圧をサンプリングするための第４スイッチと、ホールディング容量と、を有する（図５Ａを参照）。
一対の可動電極部および固定電極部により構成されたコンデンサー（可変容量）の両端には、所定の電圧が印加されて、可変容量に電荷が蓄積される。帰還容量がリセット状態（両端がショートされた状態）である状態から、可変容量の両端を共に接地電位にした場合に、可変容量に蓄積されていた電荷が移動し、電荷量が保存される。次に、オペアンプの出力電圧が、ホールディング容量Ｃｈによって保持され、この保持された電圧がチャージアンプの出力電圧となる。
以上のような物理量センサーおよび集積回路部の回路構成とすることにより、容量値を精度よく検出することから、高感度な物理量センサーの提供に効果を奏する。
【００３３】
本発明の電子機器は、上記した態様の物理量センサーのうち、いずれかに記載の物理量センサーを搭載している。
【００３４】
本態様の電子機器は、上記した態様の物理量センサーを搭載しているので、低コスト化および高機能化が図られた小型の電子機器を提供することができる。
すなわち、上記の物理量センサーは、ＳＯＩ基板などの高価で特別な材料を用いることなく、既存の半導体プロセスを利用して製造することができるので、電子機器の低コスト化を図ることができる。
また、半導体プロセスを利用して、可動電極部および固定電極部からなる容量電極間の微小なギャップを形成して、容量電極間の微小な容量変化を検出すること可能な物理量センサーを搭載していることにより、高感度な物理量検出を実現して高機能化が図られた電子機器の提供に効果を奏する。
また、半導体プロセスを利用した微細加工によって小型の物理量センサーを形成できることや、検出回路部を含む集積回路部を固定部に形成することなどにより、物理量センサーを搭載した電子機器の小型化に寄与できる。
【００３５】
本発明の物理量センサーの製造方法の一態様は、基板上に、複数の絶縁層および少なくとも一層の導体層を含み、かつ前記少なくとも一層の導体層のパターニングによって形成された、容量素子の固定電極に接続するための第１接続電極部および前記容量素子の可動電極に接続するための第２接続電極部を含む積層構造体を形成する工程と、前記積層構造体をパターニングして、固定枠部と、弾性変形部と、前記弾性変形部を介して前記固定枠部に連結された可動錘部と、前記固定枠部に固定された、少なくとも一つの第１積層構造体を含む固定電極部と、前記可動錘部と一体的に移動し、かつ前記固定電極部に対向して設けられる、少なくとも一つの第２積層構造体を含む可動電極部と、に区画する工程と、前記固定電極部に固定電極を形成し、前記可動電極部に可動電極を形成する工程と、前記基板をエッチングして、前記可動錘部および前記可動電極部の各々を、前記固定枠部から分離する工程と、を含み、前記固定電極部に固定電極を形成する場合には、前記固定枠部から突出して形成された前記第１積層構造体の、前記突出方向に沿う側面に前記固定電極としての第１側面導体膜が形成され、前記固定電極としての前記第１側面導体膜は、前記第１接続電極部に電気的に接続されるように形成され、前記可動電極部に可動電極部を形成する場合には、前記可動錘部から突出し、かつ前記固定電極部に対向するように形成された前記第２積層構造体の、前記突出方向に沿う側面であって前記固定電極としての前記第１側面導体膜に対向する側面に前記可動電極としての第２側面導体膜が形成され、前記可動電極としての前記第２側面導体膜は、前記第２接続電極部に電気的に接続されるように形成される。
また、他の態様では、基板上に、絶縁層と導体層とを用いて積層構造体を形成する工程と、前記積層構造体をエッチングして、固定部、可動錘部、前記固定部と前記可動錘部とを連結する弾性変形部、前記固定部から延出する固定腕部、および前記可動錘部から延出する可動腕部を形成する工程と、前記固定腕部の側面に第１側面導体膜を形成し、前記可動腕部の側面に第２側面導体膜を形成する工程と、前記固定腕部の前記導体層を用いて形成された第１接続電極部と前記第１側面導体膜とを接続し、前記可動腕部の前記導体層を用いて形成された第２接続電極部と前記第２側面導体膜とを接続する工程と、前記基板をエッチングすることにより、前記可動錘部、前記可動腕部、および前記弾性変形部の各々と、前記基板との間に空隙を形成する工程と、を備えたことを特徴とする。
【００３６】
本態様の製造方法では、まず、例えば、基板上に複数層の絶縁層と少なくとも１層の導体層を含む積層構造体を形成する。この積層構造体には、例えば、少なくとも１層の導体層をパターニングして形成された、所定パターンの第１接続電極部および第２接続電極部が予め形成されている。
【００３７】
そして、積層構造体をパターニングして、固定枠部（固定部）と、弾性変形部と、可動錘部と、少なくとも一つの固定電極部（固定腕部、第１積層構造体）と、少なくとも一つの可動電極部（可動腕部、第２積層構造体）と、に区画する（但し、この状態では、基板は加工されないため、各部は基板を介して接続された状態である）。
【００３８】
その後、固定電極部に固定電極を形成し、可動電極部に可動電極を形成する。固定電極の形成工程は、すなわち、例えば第１積層構造体の側面（少なくとも第２積層構造体に対向する側の側面）に第１導体膜を形成する工程である。この第１導体膜は、第１接続電極部に接続されるように形成される。例えば、第１接続電極部を構成する導体層（第１接続導体層）の少なくとも一つの端部が第１積層構造体の側面に到達している場合、その側面を覆うように第１側面導体膜を形成すれば、その結果として、第１接続電極部を構成する導体層（第１接続導体層）の側面が第１側面導体膜に必然的に接触し、その側面による面接触によって、導体層（第１接続導体層）と第１側面導体膜間の電気的導通が確保される（但し、これは一例である）。
【００３９】
可動電極の形成についても同様である。つまり、例えば、可動電極の形成工程は、すなわち第２積層構造体の側面（少なくとも第１積層構造体に対向する側の側面）に第２導体膜を形成する工程である。この第２導体膜は、第２接続電極部に接続されるように形成される。例えば、第２接続電極部を構成する導体層（第２接続導体層）の少なくとも一つの端部が第２積層構造体の側面に到達している場合、その側面を覆うように第２側面導体膜を形成すれば、その結果として、第２接続電極部を構成する導体層（第２接続導体層）の側面が第２側面導体膜に必然的に接触し、その側面による面接触によって、導体層（第２接続導体層）と第２側面導体膜との間の電気的導通が確保される（但し、これは一例である）。
【００４０】
本発明の物理量センサーの製造方法の他の態様では、前記固定電極部に固定電極を形成し、前記可動電極部に可動電極を形成する工程では、前記第１積層構造体および前記第２積層構造体に導体材料を被着させた後、エッチバックによって不要な前記導体材料を除去し、これによって前記固定電極としての前記第１側面導体膜および前記可動電極としての前記第２側面導体膜を形成する。
【００４１】
本態様では、第１側面導体膜および第２側面導体膜を形成するために、導体材料を、例えばパターニングされた積層構造体（第１積層構造体および第２積層構造体を含む）の全面に被着させた後（例えば、スパッタリングやＣＶＤで成膜した後）、その被着された金属材料おエッチバックする。すなわち、エッチングによって第１積層構造体や第２積層構造体の上に堆積している部分（基板に溝部が形成されていて、その溝部の底面部にも導体材料が堆積している場合にはその堆積部分を含む）を除去する。結果的に、第１積層構造体や第２積層構造体の側面に付着している導体材料膜は残存し、その導体材料膜が第１側面導体膜および第２側面導体膜となる。
【００４２】
本発明の物理量センサーの製造方法の他の態様では、前記固定電極部に固定電極を形成し、前記可動電極部に可動電極を形成する工程では、前記第１積層構造体および前記第２積層構造体に対して、導体材料の方向性スパッタリングを実行し、これによって前記固定電極としての前記第１側面導体膜および前記可動電極としての前記第２側面導体膜を形成する。
また、他の態様では、前記第１側面導体膜および前記第２側面導体膜は、イオン化ＰＶＤまたはロングスロースパッタにより形成されることを特徴とする。
【００４３】
本態様では、第１側面導体膜および第２側面導体膜を形成する際に、方向性スパッタ（指向性スパッタともいう）を利用する。方向性スパッタ（指向性スパッタ）は、例えば、ターゲットからスパッタされて飛び出した金属原子の方向を揃え、その方向が揃った金属原子によって金属層や金属膜を形成する技術である。方向性スパッタ（指向性スパッタ）としては、イオン化ＰＶＤ（Physical Vapor Deposition）法や、低圧ロングスロースパッタ法を用いることができる。方向性スパッタ（指向性スパッタ）を利用することによって、第１積層構造体の側面および第２積層構造体の側面に、直接的に（つまり、エッチバック無しに）、第１側面導体膜および第２側面導体膜の各々を成膜することができる。
【００４４】
イオン化ＰＶＤは、例えば、高アスペクト比ビアホールに対する、良好なカバレッジをもつ成膜（バリアメタル等の形成）のために使用されることがあり、ある程度の成膜速度を確保でき、膜質の向上、ダメージの少ない成膜等の利点がある。イオン化ＰＶＤの高指向性は、例えば、ターゲットからスパッタされた金属原子がプラズマ中でイオン化され、その金属イオンが基板表面のシース内で加速され、基板（ここでは積層構造体が形成された基板）に垂直に入射することによって実現することができる。高指向性を実現するために、ターゲットの直上のみに強い局所磁場を発生させことも有効である。
【００４５】
また、ロングスロースパッタは、反射角の影響や背景原子との衝突の影響を抑制して、指向性を高めたスパッタ法である。イオンビームスパッタは、一般に、Ar、Xeなどの希ガスをプラズマで発生させ、ターゲット金属電極に衝突させはじき出された原子を反対側におかれた基板に堆積させる。スパッタ原子は等方的に散乱するため、ターゲット電極と基板との間の距離が近いと散乱角度の影響を受けて、スパッタされた原子が種々の角度で基板に入射してしまう。それを防ぐためにターゲット電極と基板との間の距離を意図的に広げ、圧力を下げるとことにより、反射角の影響、背景原子との衝突の影響を防ぐことができる。この手法を利用した指向性をもつスパッタがロングスロースパッタ（ＬＴＳ）であり、ロングスロースパッタを用いると、段差被覆性（ステップカバーレジ）が格段に向上する。したがって、第１積層構造体や第２積層構造体の側面（例えば垂直面）にも、安定して第１側面導体膜や第２側面導体膜を成膜することができる。但し、これらの例は一例であり、その他の方向性（指向性）スパッタ法を利用することもできる。
【００４６】
本発明の物理量センサーの製造方法の他の態様では、前記固定電極部に固定電極を形成し、前記可動電極部に可動電極を形成する工程では、前記第１積層構造体に第１コンタクトホールを形成し、かつ前記第２積層構造体に第２コンタクトホールを形成し、これによって、前記固定電極用接続電極部としての第１内部導体の表面の少なくとも一部および前記可動電極用接続電極部としての第２内部導体の表面の少なくとも一部を露出させ、前記第１コンタクトホールが形成された前記第１積層構造体および前記第２コンタクトホールが形成された前記第２積層構造体に対して導体材料を被着させ、これによって、前記固定電極としての前記第１側面導体膜と、前記第１内部導体の表面の少なくとも一部を露出するように形成された前記第１コンタクトホールが設けられた前記第１積層構造体の内壁面を覆い、前記第１コンタクトホールに露出している前記第１内部導体の表面を覆い、かつ、前記固定電極としての前記第１側面導体膜に連接する第１接続導体と、前記可動電極としての前記第２側面導体膜と、前記第２内部導体の表面の少なくとも一部を露出するように形成された前記第２コンタクトホールが設けられた前記第２積層構造体の内壁面を覆い、前記第２コンタクトホールに露出している前記第２内部導体の表面を覆い、かつ、前記可動電極としての前記第２側面導体膜に連接する第２接続導体と、を形成する。
また、他の態様では、前記第１接続電極部および前記第２接続電極部は前記絶縁層の内部に形成され、前記第１接続電極部および前記第２接続電極部の表面の少なくとも一部が露出するようにコンタクトホールを形成する工程と、前記コンタクトホールの内壁面、前記固定腕部の表面、および前記可動腕部の表面に電極を形成して、前記第１接続電極部と前記第１側面導体膜との接続と、前記第２接続電極部と前記第２側面導体膜との接続を行う工程と、を備えたことを特徴とする。
【００４７】
本態様の製造方法では、固定電極部（固定腕部）に固定電極を形成し、可動電極部（可動腕部）に可動電極を形成する際に、上記（３）で説明した方法（コンタクトホールを形成して電気的導通を確保する方法）を採用する。
【００４８】
すなわち、第１接続電極部としての導体層（第１内部導体）が第１積層構造体中に埋め込まれており、その埋め込まれている第１内部導体の表面の少なくとも一部を露出するような第１コンタクトホール（ビアホールあるいはスルーホールということもできる）を形成し、スパッタリング等によって、その第１コンタクトホールの底面（つまり、第１内部導体の露出している面上ということになる）および内壁面を覆い、かつ第１側面導体膜に連接するようなコンタクト用導体（第１接続導体）を形成すると共に、同時に、固定電極としての第１側面導体膜を形成する。
【００４９】
同様に、第２接続電極部としての導体層（第２内部導体）が第２積層構造体中に埋め込まれており、その埋め込まれている第２内部導体の表面の少なくとも一部を露出するような第２コンタクトホール（ビアホールあるいはスルーホールということもできる）を形成し、スパッタリングやＣＶＤ等によって、その第２コンタクトホールの底面（つまり、第２内部導体の露出している面上ということになる）および内壁面を覆い、かつ第２側面導体膜に連接するようなコンタクト用導体（第２接続導体）を形成すると共に、同時に、可動電極としての第２側面導体膜を形成する。
【００５０】
この方法を採用することによって、上述のとおり、例えば、各部（つまり側面導体膜、接続導体、内部導体）間の接続を確実に確保することができ、導体間の接触面を広くとることができ、製造時のマージン（位置余裕等）を確保することも容易であり、また、コンタクトホール等を利用した実績ある半導体製造プロセスを利用できることから、製造プロセス上の安定性に優れる、といった利点を得ることができる。
【００５１】
なお、「固定電極部に固定電極を形成し、可動電極部に可動電極を形成する工程において、第１積層構造体に第１コンタクトホールを形成し、かつ第２積層構造体に第２コンタクトホールを形成する」ための具体的な製造方法としては２つの方法がある。すなわち、第１の方法は、基板上の積層構造体を第１積層構造体と第２積層構造体に区分する前に、共通の積層構造体に所定間隔を隔てて第１コンタクトホールと第２コンタクトホールを形成し、その後、共通の積層構造体の、第１コンタクトホールと第２コンタクトホールとの間の部分を選択的に除去して、第１積層構造体と第２積層構造体とに区分する。この方法では、多数の櫛歯構造が形成される前の共通の積層構造体に対してコンタクトホールを形成するため、コンタクトホールを精度良く形成し易いという利点がある。但し、第１の方法の代わりに、コンタクトホール形成と櫛歯構造の形成の順序を逆にした第２方法を採用することも可能である。つまり、第２方法では、積層構造体を加工して第１積層構造体と第２積層構造体に区分し（つまり、櫛歯構造を形成し）、その後、各櫛歯構造（つまり、第１積層構造体および第２積層構造体の各々）において、第１コンタクトホールおよび第２コンタクトホールの各々を形成する。いずれの方法を採用しても、得られる構造は同じである。つまり、いずれの方法を採用した場合でも、結果的に、「第１積層構造体に第１コンタクトホールが形成され、かつ第２積層構造体に第２コンタクトホールが形成された構造」が得られる。
【００５２】
本発明の物理量センサーの製造方法の他の態様では、基板上に、複数の絶縁層および少なくとも一層の導体層を含み、かつ前記少なくとも一層の導体層のパターニングによって形成された、容量素子の固定電極に接続するための第１接続電極部および前記容量素子の可動電極に接続するための第２接続電極部を有する積層構造体を形成する工程と、前記積層構造体の、前記容量素子が形成される領域のみをパターニングして、少なくとも一つの開口部を設ける工程と、前記少なくとも一つの開口部が設けられた前記積層構造体の内壁面を覆う導体膜を形成する工程と、前記導体膜が形成された前記積層構造体をパターニングして、固定枠部と、弾性変形部と、前記弾性変形部を介して前記固定枠部に連結された可動錘部と、前記固定枠部に固定された、少なくとも一つの第１積層構造体を含む固定電極部と、前記可動錘部と一体的に移動し、かつ前記固定電極部に対向して設けられる、少なくとも一つの第２積層構造体を含む可動電極部と、に区画し、かつ、前記開口部の内壁面を覆う前記導体膜をパターニングした結果として前記固定電極および前記可動電極を形成する工程と、前記基板をエッチングして、前記可動錘部および前記可動電極部の各々を、前記固定枠部から分離する工程と、を含む。
【００５３】
本態様の製造方法では、基板上の積層構造体のパターニングを、２回に分けて行う。第１回目のパターニングでは容量素子が形成される領域（つまり対向電極が形成される領域を含む容量素子形成領域）を選択的に開口する。そして、その開口部の内壁面を覆う導体膜を形成する。この導体膜の形成には、例えば、上記のスパッタとエッチバックを組み合わせた方法や、方向性（指向性）スパッタ法等を用いることができる。この導体膜は、後に固定電極としての第１側面導体膜あるいは可動電極としての第２側面導体膜となるが、この状態では、開口部の内壁面（内周面）の全部に成膜されており、容量電極として機能しない不要な部分も含まれている。
【００５４】
この後、第２回目のパターニングを実行し、これによって、固定枠部、弾性変形部、可動錘部、固定電極部、可動電極部に区画する。この際、上記の、容量電極として機能しない不要な導体膜部分が除去され、固定電極としての第１側面導体膜あるいは可動電極としての第２側面導体膜が形成される。例えば、その後、開口部を介して等方性エッチング用のエッチャントを基板に到達させて基板を等方性エッチングし、これによって、可動錘部および可動電極部を、固定枠部から切り離す。本態様の方法は、例えば、製造プロセスのバリエーション（変形例）として有効である。
【図面の簡単な説明】
【００５５】
【図１】本発明の物理量センサーとしてのＭＥＭＳセンサーの一例（ここでは静電容量型加速度センサー）の構成を示す平面図。
【図２】容量素子部の要部の平面図およびＩ−Ｉ線に沿う断面図。
【図３】図３（Ａ）〜図３（Ｆ）は、図１および図２に示された静電容量型加速度センサーの基本的な製造工程（第１例）の概略を説明するための図（デバイスの断面図）。
【図４】静電容量型加速度センサーの集積回路部（検出回路部を含む）の構成例を示す図。
【図５】図５（Ａ）〜図５（Ｃ）は、Ｑ／Ｖ変換回路の構成と動作の一例を説明するための図。
【図６】基板上に積層構造体を形成した状態（第２実施形態の第１工程）におけるデバイスの平面形状と断面構造を示す図。
【図７】基板上の積層構造体をパターニングした状態（第２実施形態の第２工程）におけるデバイスの平面形状と断面構造を示す図。
【図８】基板をエッチングして可動錘部および可動電極部を固定部から分離した状態（第２実施形態の第３工程）におけるデバイスの平面形状と断面構造を示す図。
【図９】デバイスの全面に金属材料を被着させた状態（第２実施形態の第４工程）におけるデバイスの平面形状と断面構造を示す図。
【図１０】デバイスの全面に形成されている金属膜をエッチバックした状態（第２実施形態の第５工程）におけるデバイスの平面形状と断面構造を示す図。
【図１１】容量部（櫛歯電極部分）に選択的にエッチングマスク（レジスト）を形成した状態（第２実施形態の第６工程）におけるデバイスの平面形状と断面構造を示す図。
【図１２】レジストをエッチングマスクとして用いて全面的にエッチングを行った後に、レジストを除去した状態（第２実施形態の第７工程）におけるデバイスの平面形状と断面構造を示す図。
【図１３】容量電極の形成のために方向性スパッタを使用する製造方法（第３実施形態）について説明するためのデバイスの平面図および断面図。
【図１４】第４実施形態における、第１回目の積層構造体のパターニング後のデバイスの平面図。
【図１５】第４実施形態における、開口部が形成された積層構造体の内壁面に金属を被着させた状態を示すデバイスの平面図。
【図１６】第４実施形態における、レジストをパターニングした状態を示すデバイスの平面図。
【図１７】第４実施形態における、レジストパターンをエッチングマスクとして用いて、積層構造体を構成する絶縁膜および金属膜をエッチングした状態を示すデバイスの平面図。
【図１８】第４実施形態における、エッチングマスクとしてのレジストパターンを除去した状態を示すデバイスの平面図。
【図１９】図１９（Ａ），図１９（Ｂ）は、図１および図２に示される静電容量型加速度センサーの製造方法（第２例）の概略を説明するための、第１工程および第２工程におけるデバイスの断面図。
【図２０】図２０（Ａ）〜図２０（Ｃ）は、静電容量型加速度センサーの製造方法（第２例）の概略を説明するための、第３工程〜第５工程におけるデバイスの断面図。
【図２１】図２１（Ａ）〜図２１（Ｃ）は、静電容量型加速度センサーの製造方法（第２例）の概略を説明するための、第６工程〜第８工程におけるデバイスの断面図。
【発明を実施するための形態】
【００５６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００５７】
（第１の実施形態）
まず、物理量センサーとしてのＭＥＭＳセンサーの一構成例について説明する。
【００５８】
（静電容量型加速度センサーの全体構成）
図１は、本発明の物理量センサーとしてのＭＥＭＳセンサーの一例（ここでは静電容量型加速度センサーとする）の構成を示す平面図である。図中、導電材料で形成される配線や電極は、太い実線で示している。
【００５９】
図１において、静電容量型加速度センサー１００は、半導体製造技術を用いて、基板上に積層構造体を形成し、積層構造体および基板を選択的に加工することによって製造することができる。例えば、基板上に積層構造体を形成した後、積層構造体を、例えば異方性ドライエッチングを用いて選択的にパターニングして、空洞部１１１，１１３，１１５を形成し、さらに、空洞部１１１，１３，１１５を介して等方性エッチング用のエッチャントを基板表面に到達させて、基板を等方性エッチングすることによって、図１の静電容量型加速度センサー１００の構造を得ることができる。
【００６０】
図１に示される静電容量型加速度センサー１００は、固定部としての固定枠部１１０（例えばシリコン基板）と、弾性変形部（バネ部）１３０と、弾性変形部１３０を介して固定枠部１１０に連結され、その周囲に空洞部１１１および１１３が形成されている可動錘部１２０と、固定枠部１１０に固定され、容量部１４５（容量素子Ｃ１または容量素子Ｃ２を含む）の一方の電極部を構成する少なくとも一つの固定電極部（固定腕部）１５０と、可動錘部１２０と一体的に移動し、かつ固定電極部１５０に対向して設けられる、容量部１４５（容量素子Ｃ１および容量素子Ｃ２）の他方の電極部を構成する少なくとも一つの可動電極部（可動腕部）１４０と、を有する。なお、本実施形態では、静電容量型加速度センサー１００の固定部として枠状の固定枠部１１０を用いた例を説明するが、固定部の形態は枠状に限らず、例えば、矩形状や、矩形を組み合わせたＬ字状などの形状、あるいは円弧を含む形状の固定部を用いることができる。
【００６１】
また、容量部１４５としては、絶対値が同じで極性が異なる検出信号を出力する２つの容量部１４５ａ，１４５ｂが設けられている。したがって、２つの容量部から得られる信号の極性に基づいて、加速度が加わった方向を検出することができる。容量部１４５ａは、互いに対向して配置された固定電極部１５０ａおよび可動電極部１４０ａを有する。固定電極部１５０ａおよび可動電極部１４０ａによって容量素子Ｃ１が形成される。同様に、容量部１４５ｂは、互いに対向して配置された固定電極部１５０ｂおよび可動電極部１４０ｂを有する。固定電極部１５０ｂよび可動電極部１４０ｂによって容量素子Ｃ２が形成される。
【００６２】
図１の例では、可動電極部１４０の可動電極は基準電位（ここではＧＮＤ）に接続されており、固定電極部１５０における固定電極には所定電位（≠ＧＮＤ）が印加され、この固定電極が検出信号の出力電極となる。但し、これは一例であり、固定電極をＧＮＤに接続し、可動電極を検出信号の出力電極とすることもできる。可動電極と固定電極との電位差は、例えばＶｄである（図５（Ａ），図５（Ｃ）参照））。また、図１において、ＧＮＤ配線（コモン配線という場合がある）として、第１配線Ｌ１ａ（可動錘部１２０内に設けられる配線）と、第２配線Ｌ１ｂ（弾性変形部１３０に沿って配設される配線）と、第３配線Ｌ１ｃ（固定枠部１１０上に設けられる配線）が設けられている。
【００６３】
また、固定電極部１５０（１５０ａ，１５０ｂ）から出力される検出信号（＋ＶＳ１および−ＶＳ１）を、集積回路部１０２（の検出回路部２４）に伝達するために、検出信号配線（信号出力配線）ＬＱａ，ＬＱｂが設けられている。
【００６４】
また、センサー部に隣接して、集積回路部１０２（検出回路部２４を有する）が設けられる。集積回路部１０２は例えばＣＭＯＳプロセスで形成される回路である。この回路には、検出回路部２４を含むことができ、その検出回路部２４には、Ｑ／Ｖ変換回路（電荷／電圧変換回路）、差動増幅回路を含むことができ、さらに、必要に応じて、アナログ校正回路やＡ／Ｄ変換器、ＣＰＵ（信号処理回路）等を含むことができる。センサー部と集積回路部１０２とは、共通の半導体製造プロセス技術を用いて、同時並行的に形成することができる。
【００６５】
可動電極部１４０は、可動錘部１２０と一体的に構成されており、可動錘部１２０が加速度による力を受けて振動すると、同様に振動する（なお、図１中、可動錘部１２０の可動方向は、太い矢印で示されている）。これによって、容量部１４５（容量素子Ｃ１，Ｃ２）のギャップ（ｄ）が変化し、容量部１４５（容量素子Ｃ１，Ｃ２）の容量値が変化し、これに伴って電荷の移動が生じる。この電荷の移動によって生じる微小電流を、検出回路部２４に含まれる増幅回路によって増幅することによって、可動錘部１２０に加わった加速度（物理量）の値を検出することができる。また、上述のとおり、２つの差動信号（＋ＶＳ１，−ＶＳ１）の極性から、加速度の方向を検出することができる。
【００６６】
（容量素子部の具体的な構成例（第１例））
図２は、容量素子部の要部の平面図およびＩ−Ｉ線に沿う断面図である。図１では、２つの容量素子Ｃ１，Ｃ２の各々が、可動錘部１２０の異なる辺において形成されていたが、実際には、図２に示すように、各容量素子Ｃ１，Ｃ２は、櫛歯状電極（櫛の歯のように入り組んで形成される電極）によって形成することができる。現実的には、所望の容量値をもつ容量素子を形成するためには、何十〜何百の電極ペア（対向する一組の可動電極と固定電極）が設けられる。
【００６７】
図２の平面図（図２の上側の図）からわかるように、可動錘部１２０には、コモン配線（ＧＮＤ配線）Ｌ１ａが形成されている。また、可動電極部１４０ａ，１４０ｂにおける可動電極をＧＮＤに接続するために、引き出し配線Ｌ２ａおよびＬ２ｂが設けられている。引き出し配線Ｌ２ａ，Ｌ２ｂの各々の一端は、コモン配線（ＧＮＤ配線）Ｌ１ａに接続されている。また、引き出し配線Ｌ２ａ，Ｌ２ｂの各々の他端は、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂの各々に接続される。
【００６８】
また、固定電極部１５０ａ，１５０ｂにおける固定電極から検出信号を取り出すために、引き出し配線Ｌ３ａおよびＬ３ｂが設けられている。引き出し配線Ｌ３ａ，Ｌ３ｂの各々の一端は、検出信号配線（信号出力配線）ＬＱａ，ＬＱｂの各々に接続されている。また、引き出し配線Ｌ３ａ，Ｌ３ｂの各々の他端は、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂの各々に接続される。
【００６９】
図２の下側に示される断面図からわかるように、基板ＢＳ上には、積層構造体ＩＳＸ（複数層の絶縁層を含むことから、絶縁性構造体ということができる）が形成されている。上述のとおり、この積層構造体ＩＳＸをＲＩＥ（リアクティブイオンエッチング）等を用いてパターニングすることによって、積層構造体ＩＳＸは、固定枠部１１０、弾性変形部１３０（図２では不図示）、可動電極部（１４０ａ，１４０ｂ：図２では１４０ｂのみが示されている）ならびに固定電極部（１５０ａ，１５０ｂ：図２では１５０ｂのみが示されている）に区画される。
【００７０】
可動錘部１２０の周囲には空洞部１１１，１１３が形成されており、可動錘部１２０は、弾性変形部１３０によって、検出方向に沿って可動自在に支持されている。
【００７１】
また、固定電極部（１５０ａ，１５０ｂ）を構成する積層構造体を、説明の便宜上、第１積層構造体ＡＩＳと称する。また、可動電極部（１４０ａ，１４０ｂ）を構成する積層構造体を、説明の便宜上、第２積層構造体ＢＩＳと称する。
【００７２】
固定電極部１５０（１５０ａ，１５０ｂ）を構成する第１積層構造体ＡＩＳの側面（少なくとも、容量素子Ｃ１あるいはＣ２の形成に関係する側面）には、固定電極としての第１側面導体膜ＣＱ１（ＣＱ１ａ，ＣＱ１ｂ）が形成されている。同様に、可動電極部１４０（１４０ａ，１４０ｂ）を構成する第２積層構造体ＢＩＳの側面（少なくとも、容量素子Ｃ１あるいはＣ２の形成に関係する側面）には、可動電極としての第２側面導体膜ＣＱ２（ＣＱ２ａ，ＣＱ２ｂ）が形成されている。固定電極ＣＱ１ａと可動電極ＣＱ２ａとによって第１容量素子（第１可変容量コンデンサー）Ｃ１が形成され、固定電極ＣＱ１ｂと可動電極ＣＱ２ｂとによって第２容量素子（第２可変容量コンデンサー）Ｃ２が形成される。
【００７３】
また、第１積層構造体ＡＩＳには、第１接続電極部として機能する第１接続導体層Ｌ４ａ，Ｌ４ｂが設けられる。この第１接続導体層Ｌ４ａ，Ｌ４ｂは、第１積層構造体ＡＩＳの内部または第１積層構造体ＡＩＳ上に設けることができるが、図２の例では、第１接続導体層Ｌ４ａ，Ｌ４ｂは、第１積層構造体ＡＩＳの内部に埋め込まれて形成されている。この場合、埋め込み形成された第１接続導体層Ｌ４ａ，Ｌ４ｂの各々は、第１積層構造体ＡＩＳを構成する絶縁層によって保護される。
【００７４】
また、第１接続導体層Ｌ４ａ，Ｌ４ｂの各々の上側および下側の双方にＣＶＤ酸化膜等が設けられるため、厚さ方向に対する層構造の対称性が良くなり、周囲温度の変化に対する安定性に優れた層構造が得られる。すなわち、異なる材料層間に熱膨張係数の差があるとしても、層構造に対称性があれば応力がバランスし、配線の反り等が生じることが抑制される。よって、回路の特性が、温度変化に対して優れた安定性をもつことになる。
【００７５】
同様に、可動電極部１４０を構成する第２積層構造体ＢＩＳには、第２接続電極部として機能する第２接続導体層Ｌ５ａ，Ｌ５ｂが設けられる。この第２接続導体層Ｌ５ａ，Ｌ５ｂは、第２積層構造体ＢＩＳの内部または第２積層構造体ＢＩＳ上に設けることができるが、図２の例では、第２接続導体層Ｌ５ａ，Ｌ５ｂは、第２積層構造体ＢＩＳの内部に埋め込まれて形成されている。この場合、埋め込み形成された第２接続導体層Ｌ５ａ，Ｌ５ｂの各々は、第２積層構造体ＢＩＳを構成する絶縁層によって保護される。
【００７６】
また、第２接続導体層Ｌ５ａ，Ｌ５ｂの各々の上側および下側の双方にＣＶＤ酸化膜等が設けられるため、厚さ方向に対する層構造の対称性が良くなり、周囲温度の変化に対する安定性に優れた層構造が得られる。すなわち、異なる材料層間に熱膨張係数の差があるとしても、層構造に対称性があれば応力がバランスし、配線の反り等が生じることが抑制される。よって、回路の特性が、温度変化に対して優れた安定性をもつことになる。
【００７７】
第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂは、所定パターン（図２では直線状のパターン）をもち、所定面積の側面を有する導体層（例えば、ＡＬやＣｕ等）により形成することができる。第１接続導体層Ｌ４ａ，Ｌ４ｂの側面は、固定電極としての第１側面導体膜ＣＱ１ａ，ＣＱ１ｂの一部に接触しており、これによって、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂと固定電極としての第１側面導体膜ＣＱ１ａ，ＣＱ１ｂとの電気的接続を確保することができる。図２では、電気的導通を確保するための面接触部ＦＳは、点線で囲まれて示されている。固定電極としての第１側面導体膜ＣＱ１ａ，ＣＱ１ｂには、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂが電気的に接続されていることから、この第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂを経由して、固定電極としての第１側面導体膜ＣＱ１ａ，ＣＱ１ｂにバイアス電圧を与えることができ、また、固定電極が検出信号の出力電極である場合（図２の例）では、その第１接続電極部を経由して検出信号を取り出すことができる。第１積層構造体ＡＩＳは絶縁性構造物であるため、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂを設けることは容易である。
【００７８】
同様に、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂは、所定パターン（図２では直線状のパターン）をもち、所定面積の側面を有する導体層（例えば、ＡＬやＣｕ等）により形成することができる。第２接続導体層Ｌ５ａ，Ｌ５ｂの側面は、可動電極としての第２側面導体膜ＣＱ２ａ，ＣＱ２ｂの一部に接触しており、これによって、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂと可動電極としての第２側面導体膜ＣＱ２ａ，ＣＱ２ｂとの電気的接続を確保することができる。図２では、電気的導通を確保するための面接触部ＦＳは、点線で囲まれて示されている。可動電極としての第２側面導体膜ＣＱ２，ＣＱ２ｂには、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂが電気的に接続されていることから、この第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂを経由して、可動電極としての第２側面導体膜ＣＱ２ａ，ＣＱ２ｂにバイアス電圧を与えることができる（また、可動電極が検出信号の出力電極である場合には、その第２接続電極部を経由して検出信号を取り出すことができる）。第２積層構造体ＢＩＳは絶縁性構造物であるため、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂを設けることは容易である。
【００７９】
このように、図２に示すＭＥＭＳ構造によれば、容量素子の容量電極（固定電極および可動電極）は、絶縁性構造物（絶縁性ベース）の側面に形成された導体膜（第１側面導体膜ＣＱ１ａ，ＣＱ１ｂおよび第２側面導体膜ＣＱ２ａ，ＣＱ２ｂ）により構成される。絶縁性構造物を基本とするため、固定電極および可動電極は、本質的に電気的に絶縁されている。また、絶縁性構造物を用いると、複数本の配線も電気的に独立に配置することが容易であり、接続用電極等の他の電極（容量電極以外の電極）を設ける場合でも、各電極間の電気的独立を確保することができる。よって、シリコンベースのＭＥＭＳセンサーの場合のように、異なる導体の各々を電気的に分離するための特別な工夫が不要となり、製造工程が複雑化しない。また、例えば、通常の半導体製造技術を用いて製造することができるため、ＳＯＩ基板等の高価な特別な基板を用いる必要がなく、コスト上昇を抑えることができる。また、例えば、容量電極間のギャップ（電極距離）は、積層構造体を構成する絶縁層のパターニング精度で決まり、現状の半導体の微細加工技術を使用すれば、容量電極間のギャップは、十分に狭くすることが可能である。このことは、センサーの高感度化に有効であり、また、チップ面積の削減にもつながる。
【００８０】
（容量素子の製造方法の例（第１例））
図３（Ａ）〜図３（Ｆ）は、図１および図２に示される静電容量型加速度センサー１００のようなＭＥＭＳセンサーの基本的な製造工程（第１例）の概略を説明するための図（デバイスの断面図）である。
【００８１】
図３（Ａ）に示される第１工程では、基板ＢＳ上に、絶縁層と、少なとも１層の導体層ＱＬ（例えば、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂや、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂや、引き出し配線Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ３ｂ等になる導体層である）とが形成されている積層構造体ＩＳＸが形成される。
【００８２】
図３（Ｂ）に示される第２工程では、基板ＢＳ上に形成された積層構造体ＩＳＸを、異方性エッチングによってパターニングして第１空洞部ＯＰａ（具体的には第１空洞部１１１ａ，１１３ａ，１１５ａ）を形成する。少なとも１層の導体層ＱＬがパターニングされることによって、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂや、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂが形成される。また、第１空洞部ＯＰａ（１１１ａ，１１３ａ，１１５ａ）は、積層構造体ＩＳＸを貫通して形成されるため、基板ＢＳの主面が露出する。
【００８３】
図３（Ｃ）に示される第３工程では、例えば、ＡＬ等の金属材料をスパッタリングし他後にエッチバックして（あるいは、方向性スパッタ法を用いて）、第１側面導体膜ＣＱ１（ＣＱ１ａ，ＣＱ１ｂ）ならびに第２側面導体膜ＣＱ２（ＣＱ２ａ，ＣＱ２ｂ）を形成する。
【００８４】
図３（Ｄ）に示される第４工程では、レジストを基板ＢＳの全面に塗布した後、パターニングして、容量電極部のみを覆うレジスト層ＲＧを形成し、続いて、レジストＲＧで覆われていない領域の側面導体膜（図３（Ｄ）では、側面導体膜ＣＱＸ，ＣＱＹ）をエッチングによって除去する。
【００８５】
図３（Ｅ）に示される第５工程では、レジストＲＧを除去する。図３（Ｆ）に示される第６工程では、第１空洞部ＯＰａ（具体的には第１空洞部１１１ａ，１１３ａ，１１５ａ）から、等方性エッチング用のエッチャントＯＥを導入して、下地の基板ＢＳを等方性エッチングによって除去し、第２空洞部ＯＰｂ（具体的には、１１１ｂ，１１３ｂ，１１５ｂ）を形成する。第１空洞部ＯＰａ（１１１ａ，１１３ａ，１１５ａの各々）と、第２空洞部ＯＰｂ（１１１ｂ，１１３ｂ，１１５ｂの各々）とが連通して、連続する空洞部ＯＰ（１１１，１１３，１１５）が形成される。これによって、可動構造体が、固定部としての固定枠部１１０から分離される（可動構造体のリリース工程）。
【００８６】
なお、図３（Ａ）〜図３（Ｆ）の製造方法では、弾性変形部１３０や可動電極部１４０の下の基板ＢＳ、ならびに可動錘部１２０の下の基板ＢＳはすべて除去されるが、製造工程を変更すると、可動錘部１２０の直下にのみ基板ＢＳを残すことができる（製造方法の応用例）。可動錘部１２０の下に基板ＢＳが残存すると、基板ＢＳの分だけ可動錘部の質量が増大し、検出感度が向上する。この応用例の製造方法は、例えば、以下の工程を含むことができる。
【００８７】
すなわち、積層構造体ＩＳＸを形成する前の基板ＢＳの裏面をエッチングして、基板ＢＳの厚みを予め調整しておく。次に、図３（Ｂ）に示されるように、積層構造体ＩＳＸに第１空洞部ＯＰａ（具体的には第１空洞部１１１ａ，１１３ａ，１１５ａ）を形成する。次に、第１空洞部ＯＰａ（第１空洞部１１１ａ，１１３ａ，１１５ａ）を介してエッチャントを基板ＢＳの表面に到達させて基板ＢＳを垂直に加工し、基板ＢＳを貫通する貫通孔を形成する。この状態で、可動錘部１２０（直下の基板ＢＳを含む）は、固定部としての固定枠部１１０から分離されることから、可動錘部１２０は加速度センサーの可動構造体としての機能をもつことになる。
【００８８】
但し、この状態では、可動電極部１４０および弾性変形部１３０の下にも基板ＢＳが残存している。例えば、容量部のダンピング係数の調整や弾性変形部のバネ定数の調整が必要である場合には、可動電極部１４０および弾性変形部１３０の下の基板ＢＳを等方性エッチングで除去することができる（このことは、容量部のダンピング係数の設計や弾性変形部のバネ定数の設計の自由度を高める効果をもつ）。上述の等方性エッチングの時間を適切に制御すると、線幅が細い弾性変形部１３０や可動電極部１４０の下の基板ＢＳは両側面からエッチングされて完全に除去されるが、可動錘部１２０の中央部の下には基板ＢＳを残すことができる（可動錘部１２０は面積が大きいため、４辺の側面から等方性エッチングされても、周辺部分が除去されるだけで、中央部分の基板ＢＳは残存する）。このようにして、図１，図２に示される静電容量型加速度センサー１００のようなＭＥＭＳセンサーを製造することができる。
【００８９】
（容量素子の製造方法の例（第２例））
図１９〜図２１は、図１および図２に示される静電容量型加速度センサー１００の製造方法（第２例）の概略を説明するための工程毎のデバイスの断面図である。
【００９０】
図１９〜図２１に示される静電容量型加速度センサー１００の製造方法では、固定電極部１５０に固定電極（第１側面導体ＣＱ１）を形成し、可動電極部１４０に可動電極（第２側面導体ＣＱ２）を形成する際に、コンタクトホールの底面や内壁面を覆うように形成されたコンタクト用導体（接続導体）を介して電気的導通を確保する方法を採用する。
【００９１】
すなわち、図１９（Ａ）に示される第１工程では、第１接続電極部としての導体層（第１内部導体：ここでは説明の便宜上ＬＸ１と記載する）が積層構造体ＩＳＸ中に埋め込まれている。第１内部導体ＬＸ１の端部は、積層構造体ＩＳＸの側面（図中の左側面）まで到達する必要はない。同様に、第２接続電極部としての導体層（第２内部導体：ここでは説明の便宜上ＬＸ２と記載する）が積層構造体ＩＳＸ中に埋め込まれている。第２内部導体ＬＸ２の端部は、積層構造体ＩＳＸの側面（図中の右側面）まで到達する必要はない。
【００９２】
図１９（Ｂ）に示される第２工程では、積層構造体ＩＳＸをパターニングして、埋め込まれている第１内部導体ＬＸ１の表面の少なくとも一部を露出するような第１コンタクトホールＣＨ１（ビアホールあるいはスルーホールということもできる）と、埋め込まれている第２内部導体ＬＸ２の表面の少なくとも一部を露出するような第２コンタクトホールＣＨ２（ビアホールあるいはスルーホールということもできる）とを形成する。第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２は、共通の製造工程で同時に製造することができる。
【００９３】
なお、図１９（Ｂ）において、ａ部は、コンタクトホールの底部（底面部）であり、ｂ部は、コンタクトホールの内壁面（内周面）部分であり、ｃ部は、コンタクトホールの周囲に存在する、積層構造体の肩部である。
【００９４】
続いて、図２０（Ａ）〜図２０（Ｃ）に示される工程を実施する。図２０（Ａ）に示される第３工程では、第１コンタクトホールＣＨ１と第２コンタクトホールＣＨ２との間に、第１空洞部ＯＰａ（１１１ａ，１１３ａ，１１５ａ）を形成する。これによって、共通の積層構造体ＩＳＸが、固定電極部用の第１積層構造体ＡＩＳと、可動電極部用の第２積層構造体ＢＩＳとに区分（区画）される。この製造方法では、図１９（Ｂ）の工程において、多数の櫛歯構造が形成される前の共通の積層構造体ＩＳＸに対してコンタクトホールＣＨ１，ＣＨ２を形成するため、コンタクトホールを精度良く形成し易いという利点がある。
【００９５】
但し、図１９（Ｂ）の工程と図２０（Ａ）の工程の実施順序を逆にすることも可能である。つまり、積層構造体ＩＳＸを加工して第１積層構造体ＡＩＳと第２積層構造体ＢＩＳに区分し（つまり、櫛歯構造を形成し）、その後、各櫛歯構造（つまり、第１積層構造体ＡＩＳおよび第２積層構造体ＢＩＳの各々）において、第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２の各々を形成する。いずれの方法を採用しても、図２０（Ａ）に示される構造が得られる。つまり、いずれの方法を採用した場合でも、結果的に、第１積層構造体ＡＩＳに第１コンタクトホールＣＨ１が形成され、かつ第２積層構造体ＢＩＳに第２コンタクトホールＣＨ２が形成されたデバイス構造（図２０（Ａ）の構造）が得られる。
【００９６】
図２０（Ｂ）に示される第４工程では、第１空洞部ＯＰａを介して等方性エッチング用のエッチャントを基板ＢＳの表面に到達させ、基板ＢＳを、等方性エッチングによって除去する。これによって、可動構造体が固定部としての固定枠部１１０から分離される（可動構造体のリリース）。
【００９７】
図２０（Ｃ）に示される第５工程では、スパッタリングやＣＶＤ等によって、第１コンタクトホールＣＨ１の底面（つまり、第１内部導体ＬＸ１の露出している面上ということになる）および内壁面を覆い、かつ第１側面導体膜に連接するような（つまり、肩部であるｃ部において、第１側面導体膜ＣＱ１まで延在する部分を有する）コンタクト用導体（第１接続導体：ここではＶＰＭ１とする）を形成すると共に、同時に、固定電極としての第１側面導体膜ＣＱ１を形成する。
【００９８】
これと並行して、上記のスパッタリングやＣＶＤ等によって、第２コンタクトホールＣＨ２の底面（つまり、第２内部導体ＬＸ２の露出している面上ということになる）および内壁面を覆い、かつ第２側面導体膜ＣＱ２に連接するような（つまり、肩部であるｃ部において、第２側面導体膜ＣＱ２まで延在する部分を有する）コンタクト用導体（第２接続導体ＶＰＭ２）を形成し、これと同時に、可動電極としての第２側面導体膜ＣＱ２を形成する。
【００９９】
続いて、図２１（Ａ）〜図２１（Ｃ）に示される工程を実施する。図２１（Ａ）に示される第６工程では、不要な側面導体膜を除去するためのレジストマスクＲＧを形成する。図２１（Ｂ）に示される第７工程では、レジストマスクＲＧにより覆われていない領域に位置する、不要な側面導体膜（不要な側面金属膜）をエッチングにより除去する。図２１（Ｂ）では、説明の便宜上、デバイスの左端の側面導体膜およびデバイスの右端の側面導体膜が除去された状態を示している。図２１（Ｃ）に示される第８工程では、レジストマスクＲＧを除去する。これによって、図１および図２に示される静電容量型加速度センサー１００が完成する。
【０１００】
図１９〜図２１に示される各工程を含む製造方法を採用することによって、例えば、各部（つまり側面導体膜、接続導体、内部導体）間の接続を確実に確保することができ、導体間の接触面を広くとることができ、製造時のマージン（位置余裕等）を確保することも容易であり、また、コンタクトホール等を利用した実績ある半導体製造プロセスを利用できることから、製造プロセス上の安定性に優れる、といった利点を得ることができる。
【０１０１】
（加速度センサーの集積回路部の構成例について）
図４は、静電容量型加速度センサーの集積回路部（検出回路部を含む）の構成例を示す図である。静電容量型加速度センサー１００は、少なくとも２対の可動・固定電極ペアを有する。図４では、第１可動電極部１４０ａおよび第２可動電極部１４０ｂ、第１固定電極部１５０ａおよび第２固定電極部１５０ｂを有する。第１可動電極部１４０ａと第１固定電極部１５０ａによって第１容量素子（第１可変容量コンデンサー）Ｃ１が構成される。第２可動電極部１４０ｂと第２固定電極部１５０ｂよって第２容量素子（第２可変容量コンデンサー）Ｃ２が構成される。第１および第２容量素子Ｃ１，Ｃ２の各々における一極（ここでは、可動電極）の電位は、基準電位（例えば接地電位）に固定されている。なお、固定電極部の電位を基準電位（例えば接地電位）に接続してもよい。
【０１０２】
集積回路部１０２に含まれる検出回路部２４は、例えばＣＭＯＳプロセスによって形成される。検出回路部２４は、増幅回路ＳＡと、アナログ校正およびＡ／Ｄ変換回路ユニット２６と、中央演算ユニット（ＣＰＵ）２８およびインターフェース（Ｉ／Ｆ）回路３０と、を含むことができる。但し、この構成は一例であり、この構成に限定されるものではない。例えば、ＣＰＵ２８は制御ロジックに置き換えることができ、また、Ａ／Ｄ変換回路は、検出回路部２４に設けられる増幅回路の出力段に設けることも可能である。なお、アナログ／デジタル変換回路、中央演算ユニット、は場合によっては、別の集積回路に設けることもできる。
【０１０３】
可動錘部１２０が止まっている状態から可動錘部１２０に加速度が作用すると、可動錘部１２０には加速度による力が作用して、可動・固定電極ペアの各ギャップが変化する。図４の矢印方向に可動錘部１２０が移動したとすると、第１可動電極部１４０ａと第１固定電極部１５０ａとの間のギャップが大きくなり、第２可動電極部１４０ｂと第２固定電極部１５０ｂの間のギャップが小さくなる。ギャップと静電容量とは反比例の関係にあるので、第１可動電極部１４０ａと第１固定電極部１５０ａとで形成される第１容量素子Ｃ１の静電容量値Ｃ１は小さくなり、第２可動電極部１４０ｂと第２固定電極部１５０ｂとで形成される第２容量素子Ｃ２の静電容量値Ｃ２は大きくなる。
【０１０４】
第１および第２容量素子Ｃ１，Ｃ２の容量値の変化に伴って電荷の移動が生じる。検出回路部２４は、例えばスイッチトキャパシターを用いたチャージアンプ（Ｑ／Ｖ変換回路）を有しており、このチャージアンプは、サンプリング動作および積分（増幅）動作によって、電荷の移動によって生じる微小な電流信号（電荷信号）を電圧信号に変換する。チャージアンプから出力される電圧信号（すなわち、加速度センサーによって検出された加速度検出信号）は、アナログ校正およびＡ／Ｄ変換回路ユニット２６によって、キャリブレーション処理（例えば位相や信号振幅の調整等、さらにローパスフィルター処理が行われてもよい）を受けた後、アナログ信号からデジタル信号に変換される。
【０１０５】
ここで、図５（Ａ）〜図５（Ｃ）を用いて、Ｑ／Ｖ変換回路の構成と動作の一例について説明する。図５（Ａ）は、スイッチトキャパシターを用いたＱ／Ｖ変換アンプ（チャージアンプ）の基本構成を示す図であり、図５（Ｂ）は、図５（Ａ）に示されるＱ／Ｖ変換アンプの各部の電圧波形を示す図である。
【０１０６】
図５（Ａ）に示すように、基本的なＱ／Ｖ変換回路は、第１スイッチＳＷ１および第２スイッチＳＷ２（可変容量Ｃ１（またはＣ２）と共に入力部のスイッチトキャパシターを構成する）と、オペアンプ（ＯＰＡ）１と、帰還容量（積分容量）Ｃｃと、帰還容量Ｃｃをリセットするための第３スイッチＳＷ３と、オペアンプ（ＯＰＡ）１の出力電圧Ｖｃをサンプリングするための第４スイッチＳＷ４と、ホールディング容量Ｃｈと、を有する。
【０１０７】
図５（Ｂ）に示すように、第１スイッチＳＷ１および第３スイッチＳＷ３は同相の第１クロックでオン／オフが制御され、第２スイッチＳＷ２は、第１クロックとは逆相の第２クロックでオン／オフが制御される。第４スイッチＳＷ４は、第２スイッチＳＷ２がオンしている期間の最後において短くオンする。第１スイッチＳＷ１がオンすると、可変容量Ｃ１（Ｃ２）の両端には、所定の電圧Ｖｄが印加されて、可変容量Ｃ１（Ｃ２）に電荷が蓄積される。このとき、帰還容量Ｃｃは、第３スイッチＳＷ３がオン状態であることから、リセット状態（両端がショートされた状態）である。次に、第１スイッチＳＷ１および第３スイッチＳＷ３がオフし、第２スイッチＳＷ２がオンすると、可変容量Ｃ１（Ｃ２）の両端は共に接地電位となるため、可変容量Ｃ１（Ｃ２）に蓄積されていた電荷が、オペアンプ（ＯＰＡ）１に向けて移動する。このとき、電荷量が保存されるため、Ｖｄ・Ｃ１（Ｃ２）＝Ｖｃ・Ｃｃが成立し、よって、オペアンプ（ＯＰＡ）１の出力電圧Ｖｃは、（Ｃ１／Ｃｃ）・Ｖｄとなる。すなわち、チャージアンプのゲインは、可変容量Ｃ１（あるいはＣ２）の容量値と帰還容量Ｃｃの容量値との比によって決定される。次に、第４スイッチ（サンプリングスイッチ）ＳＷ４がオンすると、オペアンプ（ＯＰＡ）１の出力電圧Ｖｃが、ホールディング容量Ｃｈによって保持される。保持された電圧がＶｏであり、このＶｏがチャージアンプの出力電圧となる。
【０１０８】
図４に示されるとおり、実際の検出回路部２４には、２つのコンデンサー、すなわち第１容量素子Ｃ１および第２容量素子Ｃ２の各々からの差動信号が入力される。この場合には、チャージアンプとして、例えば、図５（Ｃ）に示されるような、差動構成のチャージアンプを使用することができる。図５（Ｃ）に示されるチャージアンプでは、入力段において、可変容量Ｃ１からの信号を増幅するための第１のスイッチトキャパシターアンプ（ＳＷ１ａ，ＳＷ２ａ，ＯＰＡ１ａ，Ｃｃａ，ＳＷ３ａ）と、可変容量Ｃ２からの信号を増幅するための第２のスイッチトキャパシターアンプ（ＳＷ１ｂ，ＳＷ２ｂ，ＯＰＡ１ｂ，Ｃｃｂ，ＳＷ３ｂ）と、が設けられる。そして、オペアンプ（ＯＰＡ）１ａおよび１ｂの各出力信号（差動信号）は、出力段に設けられた差動アンプ（ＯＰＡ２，抵抗Ｒ１〜Ｒ４）に入力される。この結果、増幅された出力信号Ｖｏが、オペアンプ（ＯＰＡ）２から出力される。差動アンプを用いることによりベースノイズ（同相ノイズ）を除去できるという効果が得られる。
【０１０９】
なお、以上説明したチャージアンプの構成例は一例であり、この構成に限定されるものではない。また、図４，図５においては、説明の便宜上、２対の可動・固定電極ペアのみ図示しているが、この形態に限ったものではなく、必要とされる容量値に応じて電極ペアの数は増やすことができる。実際には、例えば、数十から数百の電極ペアが設けられる。また、上記の例では、２つのコンデンサー、すなわち第１容量素子Ｃ１および第２容量素子Ｃ２において、電極間のギャップが変化して各コンデンサー（第１および第２容量素子Ｃ１，Ｃ２）の容量が変化しているが、これに限定されるものではなく、一つの基準電極に対する２つの可動電極の各々の対向面積が変化し、２つのコンデンサー（第１および第２容量素子Ｃ１，Ｃ２）の容量が変化する構成も採用することができる（この構成は、例えば、Ｚ軸方向（基板に垂直な方向）に作用する加速度を検出する場合に有効である）。
【０１１０】
（第２の実施形態）
本実施形態では、容量型ＭＥＭＳ加速度センサーの製造方法の一例について説明する。以下、図１に示される加速度センサーモジュールの製造方法について、図６〜図１２を参照して説明する。図６〜図１２に示される製造方法では、先に図３（Ａ）〜図３（Ｅ）を用いて説明した方法を採用している（これは一例であり、図１９（Ａ），（Ｂ）に示す方法を採用することもできる）。
【０１１１】
（第１工程）
図６は、基板上に積層構造体を形成した状態（第１工程）におけるデバイスの平面形状と断面構造を示す図である。図６の上側の図は平面図であり、図６の下側の図は、平面図におけるＩ−Ｉ線に沿う断面図である。
【０１１２】
工程１では、少なくとも１層の導体層および複数層の絶縁層を含む積層構造体（基本的には絶縁性である構造物：絶縁性構造物）を形成する。なお、半導体基板（ここではシリコン基板とする）ＢＳの裏面を選択的にエッチングしてシリコン基板ＢＳの厚みを、予め調整することもできる。
【０１１３】
具体的には、シリコン基板ＢＳ上に、半導体製造技術を用いて積層構造体ＩＳＸを形成する。この積層構造体ＩＳＸは、例えば、積層された、階層が異なる複数の絶縁層を含むことができる。積層構造体ＩＳＸは、例えば、シリコン基板ＢＳの表面を覆う表面保護膜としての絶縁層、ｎ層（ｎは１以上の整数）の層間絶縁膜、最終保護膜としての絶縁層等を含むことができ、また、少なくとも１層の導体材料層（例えば、ｎ層の金属層を含む多層配線であってもよい）を含むことができる。各層の絶縁層は、例えば、ＮＳＧ、ＢＰＳＧ，ＳＯＧ、ＴＥＯＳ等の材料をＣＶＤにより１００００〜２００００Åの膜厚で堆積することによって形成することができる。
【０１１４】
図６に示されるように、積層構造体ＩＳＸを形成する過程において、少なくとも１層の導体層がパターニングされて、図１や図２を用いて先に説明した各配線や各電極が形成される。つまり、コモン配線（グランド配線）Ｌ１ａ，Ｌ１ｂと、引き出し配線Ｌ２ａ，Ｌ２ｂおよびＬ３ａ，Ｌ３ｂと、検出信号配線（信号出力配線）ＬＱａ，ＬＱｂと、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂと、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂと、が形成される。
【０１１５】
（第２工程）
図７は、基板上の積層構造体をパターニングした状態（第２工程）におけるデバイスの平面形状と断面構造を示す図である。図７の上側の図は平面図であり、図７の下側の図は、平面図のＩ−Ｉ線に沿う断面図である。
【０１１６】
第２工程では、積層構造体ＩＳＸを貫通する第１空洞部（第１開口部）１１１ａ，１１３ａ（ならびに１１５ａ）を形成する。なお、第１空洞部（第１開口部）１１１ａは、可動電極部１４０および固定電極部１５０の周囲に形成される開口部である。第２開口部１１３ａは、可動錘部１２０を構成する四辺（平面視の場合）のうちの、可動電極部１４０が設けられない辺の周囲に形成される開口部である。説明の便宜上、第１空洞部（第１開口部）を、その形成場所に応じて空洞部１１１ａ、空洞部１１３ｂの２つに分けているが、これらは同時に形成される空洞部（開口部）であり、これらは一つの空洞部（１１１ａ，１１３ａのいずれか）として把握することも可能である。
【０１１７】
この第１空洞部（第１開口部：１１１ａ，１１３ａ）は、積層構造体ＩＳＸを異方性エッチングによって選択的にパターニングすることによって形成される。このエッチング工程は、例えば、開口径Ｄ（例えば１μｍ）に対するエッチング深さＨ（例えば４〜６μｍ）の比（Ｈ／Ｄ）が高アスペクト比となる絶縁膜の異方性エッチングとなる。この異方性エッチングのエッチャントとしては、例えばＣＦ4，ＣＨＦ3等の混合ガスを用いることができる。このエッチングにより、積層構造体を、固定部としての固定枠部１１０、可動錘部１２０および弾性変形部１３０の各々に区画することができる。但し、下地のシリコン基板ＢＳは加工されていないため、各部は、シリコン基板ＢＳによって固定枠部１１０に接続されている状態である。
【０１１８】
（第３工程）
図８は、基板をエッチングして可動錘部および可動電極部を固定部としての固定枠部から分離した状態（第３工程）におけるデバイスの平面形状と断面構造を示す図である。図８の上側の図は平面図であり、図８の下側の図は、平面図のＩ−Ｉ線に沿う断面図である。
【０１１９】
第３工程では、積層構造体ＩＳＸに形成された第１空洞部（第１開口部）１１１ａ，１１３ａ（ならびに１１５ａ）を介して等方性エッチング用のエッチャントを導入して、シリコン基板ＢＳを等方性エッチングする。この等方性エッチングによってシリコン基板ＢＳの一部が除去され、第２空洞部（第２開口部）１１１ｂ，１１３ｂ（ならびに１１５ｂ）が形成される。第１空洞部（第１開口部）１１１ａと第２空洞部（第２開口部）１１１ｂは連通し、これによって可動錘部１２０の周囲に空洞部１１１が形成される。同様に、第１空洞部（第１開口部）１１３ａと第２空洞部（第２開口部）１１３ｂとが連通し、これによって可動錘部１２０の周囲に空洞部１１３が形成される。また、第１空洞部（第１開口部）１１５ａと第２空洞部（第２開口部）１１５ｂとが連通し、これによって可動錘部１２０の下のシリコン基板ＢＳが除去されて、空洞部１１５が形成される。
【０１２０】
なお、このシリコン基板ＢＳのエッチングは、容量電極を形成した後（つまり、図１２の工程が完了した後）に行うこともできる。
【０１２１】
（第４工程）
図９は、デバイスの全面に金属材料を被着させた状態（第４工程）におけるデバイスの平面形状と断面構造を示す図である。図９の上側の図は平面図であり、図９の下側の図は、平面図のＩ−Ｉ線に沿う断面図である。
【０１２２】
図９における平面図に示されるように、デバイスの全面に金属膜（例えばＡＬ膜）ＳＰＭが、スパッタあるいはＣＶＤにより形成される（ここでは、スパッタを用いるものとする）。この結果、図９における断面図に示すように、積層構造体上の、櫛歯電極となる部分には金属材料ＳＰＭａが堆積し、また、積層構造体の側面上には金属材料ＳＭＰｂが形成され、また、シリコン基板ＢＳのエッチング除去部分（シリコン基板ＢＳ内の空洞部ということができる）の底面には、部分的に、金属材料ＳＰＭｃが堆積する。
【０１２３】
（第５工程）
図１０は、デバイスの全面に形成されている金属膜をエッチバックした状態（第５工程）におけるデバイスの平面形状と断面構造を示す図である。図１０の上側の図は平面図であり、図１０の下側の図は、平面図のＩ−Ｉ線に沿う断面図である。
【０１２４】
図１０における平面図に示されるように、例えば、デバイスの全面に対して異方性ドライエッチングを実行する（エッチバック処理）。これによって、積層構造体上に堆積していた金属材料ＳＰＭａが除去され、同時に、シリコン基板ＢＳのエッチング除去部分（シリコン基板ＢＳ内の空洞部）の底面に堆積していた金属材料ＳＰＭｃも除去される。結果的に、積層構造体の側面において、一方の容量電極（つまり、固定電極）となる第１側面導体ＣＱ１（ＣＱ１ａ，ＣＱ１ｂ）と、他方の容量電極（つまり、可動電極）となる第２側面導体ＣＱ２（ＣＱ２ａ，ＣＱ２ｂ）と、が形成される。
【０１２５】
（第６工程）
図１１は、容量部（櫛歯電極部分）に選択的にエッチングマスク（レジスト）を形成した状態（第６工程）におけるデバイスの平面形状と断面構造を示す図である。図１１の上側の図は平面図であり、図１１の下側の図は、平面図のＩ−Ｉ線に沿う断面図である。
【０１２６】
第６工程では、図１１に示されるように、容量部（櫛歯電極部分）において、選択的にエッチングマスクとしてのレジストＲＧ１を形成する。
【０１２７】
（第７工程）
図１２は、レジストをエッチングマスクとして用いて全面的にエッチングを行った後に、レジストを除去した状態（第７工程）におけるデバイスの平面形状と断面構造を示す図である。図１２の上側の図は平面図であり、図１２の下側の図は、平面図のＩ−Ｉ線に沿う断面図である。
【０１２８】
第７工程では、図１２に示されるように、レジストＲＧ１をエッチングマスクとして用いて、デバイスの全面にエッチング（例えば、ＲＩＥ等の異方性エッチング）を実行し、容量部（櫛歯電極部）以外の部分に堆積している金属材料を除去する。この結果、図１や図２に示される静電容量型加速度センサー１００のようなＭＥＭＳセンサーが完成する。
【０１２９】
（第３の実施形態）
図１３は、容量電極の形成のために方向性スパッタを使用する製造方法について説明するためのデバイスの平面図および断面図である。図１３の上側の図は平面図であり、図１３の下側の図は、平面図のＩ−Ｉ線に沿う断面図である。
【０１３０】
図１３に示されるように、本実施形態では、固定電極としての第１側面導体膜ＣＱ１（ＣＱ１ａ，ＣＱ１ｂ）および可動電極としての第２側面導体膜ＣＱ２（ＣＱ２ａ，ＣＱ２ｂ）を形成する際に、方向性スパッタ（指向性スパッタともいう）を利用する。方向性スパッタ（指向性スパッタ）は、例えば、ターゲットからスパッタされて飛び出した金属原子の方向を揃え、その方向が揃った金属原子によって金属層や金属膜を形成する技術である。
【０１３１】
方向性スパッタ（指向性スパッタ）としては、イオン化ＰＶＤ（Physical Vapor Deposition）法や、低圧ロングスロースパッタ法を用いることができる。方向性スパッタ（指向性スパッタ）を利用することによって、第１積層構造体ＡＩＳの側面および第２積層構造体ＢＩＳの側面に、直接的に（つまり、エッチバック無しに）、第１側面導体膜ＣＱ１（ＣＱ１ａ，ＣＱ１ｂ）および第２側面導体膜ＣＱ２（ＣＱ２ａ，ＣＱ２ｂ）の各々を成膜することができる。
【０１３２】
イオン化ＰＶＤは、例えば、高アスペクト比ビアホールに対する、良好なカバレッジをもつ成膜（バリアメタル等の形成）のために使用されることがあり、ある程度の成膜速度を確保でき、膜質の向上、ダメージの少ない成膜等の利点がある。イオン化ＰＶＤの高指向性は、例えば、ターゲットからスパッタされた金属原子がプラズマ中でイオン化され、その金属イオンが基板表面のシース内で加速され、基板（ここでは第１積層構造体ＡＩＳおよび第２積層構造体ＢＩＳが形成された基板ＢＳ）に垂直に入射することによって実現することができる。高指向性を実現するために、ターゲットの直上のみに強い局所磁場を発生させることも有効である。
【０１３３】
また、ロングスロースパッタは、反射角の影響や背景原子との衝突の影響を抑制して、指向性を高めたスパッタ法である。イオンビームスパッタは、一般に、アルゴン（Ａｒ）、キセノン（Ｘｅ）などの希ガスをプラズマで発生させ、ターゲット金属電極に衝突させはじき出された原子を反対側におかれた基板に堆積させる。スパッタ原子は等方的に散乱するため、ターゲット電極と基板との間の距離が近いと散乱角度の影響を受けて、スパッタされた原子が種々の角度で基板に入射してしまう。それを防ぐためにターゲット電極と基板ＢＳとの間の距離を意図的に広げ、圧力を下げるとことにより、反射角の影響、背景原子との衝突の影響を防ぐことができる。この手法を利用した指向性をもつスパッタがロングスロースパッタ（ＬＴＳ）であり、ロングスロースパッタを用いると、段差被覆性（ステップカバーレジ）が格段に向上する。
【０１３４】
したがって、第１積層構造体ＡＩＳや第２積層構造体ＢＩＳの側面（例えば垂直面）にも、安定して第１側面導体膜ＣＱ１（ＣＱ１ａ，ＣＱ１ｂ）や第２側面導体膜ＣＱ２（ＣＱ２ａ，ＣＱ２ｂ）を成膜することができる。但し、上記の例は一例であり、その他の方向性（指向性）スパッタ法を利用することもできる。
【０１３５】
なお、方向性（指向性）スパッタにより金属膜を成膜したとき、積層構造体の側面だけではなく、積層構造体の上面にも成膜される。よって、この上面の金属膜は、例えば、ＲＩＥ等の異方性ドライエッチングで除去する。また、例えば、絶縁膜エッチング時のレジスト（図１１の工程で使用されるレジスト）が残存している状態で金属スパッタ等を実行し、その後、レジストを除去することで、積層構造体の上面の上に存在する金属膜を除去することもできる（レジストを用いたリフトオフによる金属膜除去）。また、方向性（指向性）スパッタを行ったとき、積層構造体の側面のうちの、金属原子の流れに沿う方向の側面上にも、薄く金属が被着される。そのようにして形成された薄い金属膜は、容量電極（コンデンサーの電極）として機能しない、不要な金属膜である。この不要な金属膜は、例えば、短い時間の等方性エッチングによって除去することができる。
（第４の実施形態）
本実施形態の製造方法では、基板上の積層構造体のパターニングを、２回に分けて行う。その概要を述べれば、以下のとおりである。すなわち、第１回目のパターニングでは容量素子が形成される領域（つまり対向電極が形成される領域を含む容量素子形成領域）を選択的に開口する。そして、その開口部の内壁面を覆う導体膜を形成する。この導体膜の形成には、例えば、スパッタとエッチバックを組み合わせた方法や、方向性（指向性）スパッタ法等を用いることができる。この導体膜は、後に固定電極としての第１側面導体膜あるいは可動電極としての第２側面導体膜となるが、この状態では、開口部の内壁面（内周面）の全部に成膜されており、容量電極として機能しない不要な部分も含まれている。
【０１３６】
そこで、この後、第２回目のパターニングを実行し、これによって、固定部としての固定枠部、弾性変形部、可動錘部、固定電極部、可動電極部に区画する。この際、上記の、容量電極として機能しない不要な導体膜部分が除去され、固定電極としての第１側面導体膜あるいは可動電極としての第２側面導体膜が形成される。例えば、その後、開口部を介して等方性エッチング用のエッチャントを基板に到達させて基板を等方性エッチングし、これによって、可動錘部および可動電極部を、固定枠部（固定部）から切り離す。本実施形態の方法は、例えば、製造プロセスのバリエーション（変形例）として有効である。以下、図１４〜図１８を参照して具体的に説明する。
【０１３７】
（第１工程）
図１４は、第１回目の積層構造体のパターニング後のデバイスの平面図である。先に説明したように、積層構造体には、コモン配線（グランド配線）Ｌ１ａ，Ｌ１ｂと、引き出し配線Ｌ２ａ，Ｌ２ｂおよびＬ３ａ，Ｌ３ｂと、検出信号配線（信号出力配線）ＬＱａ，ＬＱｂと、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂと、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂと、が形成されている。
【０１３８】
図１４に示される第１工程では、第１回目の絶縁層のドライエッチングによって、選択的に開口部（積層構造体を貫通する開口部）ＯＰ１が形成される。この第１開口部ＯＰ１が設けられた積層構造体の内壁面（内周面）には、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂの端部が到達し、この結果としてその側面が露出し、同様に、第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂの端部が到達して、この結果としてその側面が露出する。
【０１３９】
（第２工程）
図１５は、開口部が形成された積層構造体の内壁面に金属を被着させた状態を示すデバイスの平面図である。
【０１４０】
図１５に示される第２工程では、スパッタあるいはＣＶＤによって、デバイスの全面に金属膜（導体膜）を成膜し、ＲＩＥ等の異方性ドライエッチングによってエッチバックする。この結果、開口部ＯＰ１が形成された積層構造体の内壁面の金属膜（導体膜）のみが残ることになる。この金属膜（導体膜）は、第１接続電極部としての第１接続導体層Ｌ４ａ，Ｌ４ｂならびに第２接続電極部としての第２接続導体層Ｌ５ａ，Ｌ５ｂと接触している（つまり、電気的導通が確保されている）。なお、先に説明した方向性（指向性）スパッタを用いて金属膜（導体膜）を被着することもできる。
【０１４１】
（第３工程）
図１６は、レジストをパターニングした状態を示すデバイスの平面図である。図１６に示される第３工程では、デバイスの全面にレジストパターンＲＧ２を塗布した後、フォトリソグラフィによりパターニングする。
【０１４２】
（第４工程）
図１７は、レジストパターンをエッチングマスクとして用いて、積層構造体を構成する絶縁膜および側面金属膜をエッチングした状態を示すデバイスの平面図である。
【０１４３】
図１７に示される第４工程では、レジストパターンＲＧ２をエッチングマスクとして用いて、積層構造体を構成する絶縁膜（多層の絶縁層）および側面金属膜をエッチングし、積層構造体を貫通する開口部ＯＰ２を形成する。絶縁膜（積層された絶縁層）のエッチングには、例えば、ＲＩＥ等の異方性ドライエッチングを使用することができる。また、側面金属膜のエッチングは、絶縁層のエッチングの前または後に行うことができ、ＲＩＥ等の異方性ドライエッチングを用いることができる。その後、基板の等方性エッチングを行い、構造体をリリースする。
【０１４４】
（第５工程）
図１８は、エッチングマスクとしてのレジストパターンを除去した状態を示すデバイスの平面図である。エッチングマスクとしてのレジストパターンＲＧ２を除去することによって、静電容量型ＭＥＭＳセンサー（ここでは、静電容量型加速度センサー）が完成する。図１８において、前掲の図面と共通する部分には同じ参照符号を付している。
【０１４５】
以上説明した少なくとも一つの実施形態では、絶縁体ベースの構造体を使用するため、絶縁用トレンチ形成のような、煩雑な工程を設ける必要がなく、少ない工程数で静電容量型ＭＥＭＳセンサー（ここでは、静電容量型加速度センサー）を製造することができる。また、通常の半導体製造技術を用いて、通常の基板（例えばシリコン基板）上に、静電容量型ＭＥＭＳセンサーを製造することができる。
【０１４６】
また、例えば、容量電極間のギャップ（電極距離）は、積層構造体を構成する絶縁層のパターニング精度で決まり、現状の半導体の微細加工技術を使用すれば、容量電極間のギャップは、十分に狭くすることが可能である。このことは、センサーの高感度化に有効であり、また、チップ面積の削減にもつながる。
【０１４７】
また、第１接続導体層Ｌ４ａ，Ｌ４ｂや第２接続導体層Ｌ５ａ，Ｌ５ｂを絶縁性の積層構造体の内部に埋め込み形成した場合には、各導体層の上側および下側の双方にＣＶＤ酸化膜等が設けられるため、厚さ方向に対する層構造の対称性が良くなり、周囲温度の変化に対する安定性に優れた層構造が得られる。すなわち、異なる材料層間に熱膨張係数の差があるとしても、層構造に対称性があれば応力がバランスし、配線の反り等が生じることが抑制される。よって、回路の特性が、温度変化に対して優れた安定性を有することになる。
【０１４８】
（電子機器）
上記実施形態の静電容量型加速度センサー１００などの物理量センサーを搭載した電子機器は、小型化や高性能化、あるいは低コスト化を図ることができる。
物理量センサーが搭載される電子機器として、例えば、ＧＰＳ（Global Positioning System）として広く知られる汎地球測位システムや、ＰＤＡ（Personal Digital Assistant）などの携帯情報端末、あるいは、それらの機能を具備した携帯電話やモバイルコンピューターなどの小型の電子機器が挙げられる。このような小型の電子機器においては、近年、小型・薄型化の要求がますます高まっているとともに、機能の充実や低コスト化を同時に求められている。これらの電子機器に搭載する物理量センサーとして、低コスト化や高精度化、あるいは小型化が図られた静電容量型加速度センサー１００などの上記実施形態の製造方法により製造された物理量センサーを用いることにより、低コストで、高機能化が図られた小型の電子機器を提供することができる。
【０１４９】
以上、いくつかの実施形態について説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるものである。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。
【０１５０】
例えば、本発明に係る物理量センサー（ＭＥＭＳセンサー）は、必ずしも静電容量型加速度センサーに適用されるものに限らず、ピエゾ抵抗型の加速度センサーにも適用することが可能である。また、可動錘部の移動により静電容量の変化を検出する物理センサーであれば適用が可能である。たとえばジャイロセンサー、シリコンダイヤフラム型の圧力センサー等に適用が可能である。例えば、キャビティ（中空室）の空気圧によってシリコンダイヤフラムを変形させ、その変形による静電容量の変化（あるいはピエゾ抵抗の抵抗値の変化等）を検出する圧力センサーにも適用が可能である。
【０１５１】
また、ギャップ（電極間距離）が可変である対向電極を一つ設ければ、少なくとも物理量の大きさを検出することができる。ただし、一つの容量素子では、物理量が作用する方向は検出できない。そこで、ギャップの変化の方向が逆である２つの容量素子を設けるのが好ましい。２つの容量素子の各々からは、絶対値が同じで極性が異なる信号（つまり差動信号）が得られることから、差動信号の各々極性を判定することによって、物理量（加速度等）が作用している方向を知ることができる。また、物理量の検出軸は上述した一軸や二軸に限らず、三軸以上の多軸とすることができる。また、コンデンサーの電極間の対向面積の変化によって、物理量を検出する方法を採用することもできる。
【符号の説明】
【０１５２】
２４…検出回路部、１００…物理量センサーとしてのＭＥＭＳセンサーの一例である静電容量型加速度センサー、１０２…集積回路部、１１０…固定部としての固定枠部、１１１，１１３，１１５…空洞部、１２０…可動錘部、１３０…弾性変形部（バネ部）、１４０（１４０ａ，１４０ｂ）…可動電極部（可動腕部）、１４５（１４５ａ，１４５ｂ）…容量部（容量素子部）、１５０（１５０ａ，１５０ｂ）…固定電極部（固定腕部）、Ｃ１，Ｃ２…容量素子、Ｌ１ａ〜Ｌ１ｃ…（コモン配線：例えばＧＮＤ配線）、ＬＱａ，ＬＱｂ…検出信号配線（信号出力配線）、ＡＩＳ…第１積層構造体、ＢＩＳ…第２積層構造体、Ｌ２ａ，Ｌ２ｂ，Ｌ３ａ，Ｌ３ｂ…引き出し配線、Ｌ４ａ，Ｌ４ｂ…第１接続電極部としての第１接続導体層、Ｌ５ａ，Ｌ５ｂ…第２接続電極部としての第２接続導体層、ＣＱ１（ＣＱ１ａ，ＣＱ１ｂ）…第１側面導体膜（第１側面導体、第１側壁導体）、ＣＱ２（ＣＱ２ａ，ＣＱ２ｂ）…第２側面導体膜（第２側面導体、第２側壁導体）、ＢＳ…基板（シリコン基板）、ＦＳ…面接触部。
【図１】
2011075543.tif 000003
【図２】
2011075543.tif 000004
【図３】
2011075543.tif 000005
【図４】
2011075543.tif 000006
【図５】
2011075543.tif 000007
【図６】
2011075543.tif 000008
【図７】
2011075543.tif 000009
【図８】
2011075543.tif 000010
【図９】
2011075543.tif 000011
【図１０】
2011075543.tif 000012
【図１１】
2011075543.tif 000013
【図１２】
2011075543.tif 000014
【図１３】
2011075543.tif 000015
【図１４】
2011075543.tif 000016
【図１５】
2011075543.tif 000017
【図１６】
2011075543.tif 000018
【図１７】
2011075543.tif 000019
【図１８】
2011075543.tif 000020
【図１９】
2011075543.tif 000021
【図２０】
2011075543.tif 000022
【図２１】
2011075543.tif 000023