(57)【要約】【課題】画素共有を行いかつ複数個の画素が市松状に配置された画素アレイを有し、全画素読み出しモード時に２行同時読み出しを行って読み出し時間の短縮化を図る。【解決手段】複数個の画素を市松状に配置し、行走査回路に奇数列の画素アクセス用の第１の読み出し用行走査回路及び偶数列の画素アクセス用の第２の読み出し用行走査回路を設け、列方向で隣り合う各２単位画素の画素内の４個の光電変換素子のうち画素間で隣り合う２個の光電変換素子に接続した前記２個の転送トランジスタを同時に導通させて、奇数列及び偶数列の２行分の画素内の各光電変換素子から並列的に信号を読み出す。【選択図】    図１
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【特許請求の範囲】
【請求項１】
奇数列の画素と偶数列の画素を列方向で半ピッチずらして市松状に配置した複数の画素を含み、各単位画素は２個の光電変換素子、この２個の光電変換素子に接続した２個の転送トランジスタ、及び前記２個の光電変換素子で共有した出力回路を含む画素アレイと、
画素列毎に設けられ、各画素列内の前記光電変換素子からの読み出し信号を転送するそれぞれ２本の垂直信号線と、
奇数列の画素アクセス用の第１の読み出し用行走査回路及び偶数列の画素アクセス用の第２の読み出し用行走査回路を有し、列方向で隣り合う各２単位画素の画素内の４個の光電変換素子のうち画素間で隣り合う２個の光電変換素子に接続した前記２個の転送トランジスタを同時に導通させて、奇数列及び偶数列の２行分の単位画素内の各光電変換素子から並列的に信号を読み出す制御を行なう行走査回路
を具備したことを特徴する固体撮像装置。
【請求項２】
前記第１及び第２の読み出し用行走査回路は、前記画素アレイ内の複数の画素行を１行おきに読み出す制御を行なうことを特徴する請求項１記載の固体撮像装置。
【請求項３】
前記第１及び第２の読み出し用行走査回路は、同じタイミングシーケンスで前記奇数列及び偶数列の画素内の各光電変換素子から並列的に信号を読み出す制御を行なうことを特徴する請求項１記載の固体撮像装置。
【請求項４】
列方向で隣り合う各２単位画素の画素内の４個の光電変換素子のうち画素間で隣り合う２個の光電変換素子に接続した前記２個の転送トランジスタの制御ゲート同士を互いに接続したことを特徴する請求項１記載の固体撮像装置。
【請求項５】
列方向で隣り合う各２単位画素の画素内の４個の光電変換素子のうち画素間で隣り合う２個の光電変換素子に接続した前記２個の転送トランジスタの制御ゲートを、前記第１もしくは第２の読み出し用行走査回路から出力される同じタイミングを有する制御信号が転送される２本の制御信号線のそれぞれに接続したことを特徴する請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係り、特に信号読み出し回路に関するもので、例えばCMOSイメージセンサに使用される。
【背景技術】
【０００２】
CMOSイメージセンサでは、様々な理由から画素ピッチの縮小化が進んでいる。画素ピッチの縮小化に当り、画素配置として市松状（千鳥状）配置を採用する、複数個の光電変換素子（フォトトダイオード）でリセットトランジスタ、増幅トランジスタ等からなる出力回路を共有する（以下、画素共有と称する）、選択トランジスタを省略する、等の対策が図られている。例えば、特許文献１には、画素共有を行ない、画素を市松状に配置したCMOSイメージセンサが開示されている。このような画素配置は、現状のベイヤー配列の色フィルタが２×２の４画素単位で色の３原色のＲ、Ｇ、Ｂが配置されている繰り返しユニットと同じであるため、繰り返し配置の違いによる周期的な不規則性が生じない。つまり、ベイヤー配列内の２つのＧ画素（Ｇｒ、Ｇｂ）は市松状に配置されており、画素レイアウトが市松状である。Ｇ画素（Ｇｒ、Ｇｂ）が同じレイアウトになり、２つのＧ画素同士で配置に起因する不規則性が生じないので、製造ばらつきが抑えられ、正確な画像色信号を出力することができ、後段の色信号処理回路に正確な画像色信号が送られることが知られている。
【０００３】
一方、非特許文献１には、画素共有を行ない、全ての画素から信号を読み出す全画素読み出しモード時に、画素共有をしていない２個の光電変換素子から同時に信号を読み出して、２行同時読み出しを実現したCMOSイメージセンサが開示されている。２行同時読み出しを行うことにより、全ての画素から信号を読み出すのに要する時間が短縮でき、読み出し時間を通常のフレームレートの1/2の時間に収めることができる。
【０００４】
ところで、画素共有をしているCMOSイメージセンサで２行同時読み出しを行うには、画素信号が混ざらないように、異なる画素内のフローティング拡散部にそれぞれ異なる光電変換素子から信号を転送し、異なる垂直信号線に信号を出力しなければならない。
【０００５】
しかし、特許文献１に記載されているCMOSイメージセンサのように、画素が市松状に配置されている場合、２行の画素を同時に選択すると、偶数列（または奇数列）は必ず画素共有している２個の転送トランジスタが同時に導通し、フローティング拡散部で画素信号が混ざるために、全画素読み出しモード時に２行同時読み出しが行えないという不都合が生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−３０２９７０号公報
【非特許文献】
【０００７】
【非特許文献１】Mitsuyoshi mori et al., ”A 1/4in 2M Pixel CMOS Image Sensor with 1.75Transistor/Pixel” , 2004 IEEE International Solis-State Circuits Conference
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は上記のような事情を考慮してなされたものであり、その目的は、画素共有を行いかつ複数個の画素が市松状に配置された画素アレイを有し、全画素読み出しモード時における読み出し時間の短縮化を図ることができる固体撮像装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の１視点の固体撮像装置は、奇数列の画素と偶数列の画素を列方向で半ピッチずらして市松状に配置した複数の画素を含み、各単位画素は２個の光電変換素子、この２個の光電変換素子に接続した２個の転送トランジスタ、及び前記２個の光電変換素子で共有した出力回路を含む画素アレイと、画素列毎に設けられ、各画素列内の前記光電変換素子からの読み出し信号を転送するそれぞれ２本の垂直信号線と、奇数列の画素アクセス用の第１の読み出し用行走査回路及び偶数列の画素アクセス用の第２の読み出し用行走査回路を有し、列方向で隣り合う各２単位画素の画素内の４個の光電変換素子のうち画素間で隣り合う２個の光電変換素子に接続した前記２個の転送トランジスタを同時に導通させて、奇数列及び偶数列の２行分の単位画素内の各光電変換素子から並列的に信号を読み出す制御を行なう行走査回路を具備している。
【発明の効果】
【００１０】
本発明によれば、画素共有を行いかつ複数個の画素が市松状に配置された画素アレイを有し、全画素読み出しモード時における読み出し時間の短縮化を図ることができる固体撮像装置を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態に係るCMOSイメージセンサの回路図。
【図２】グローバルシャッタ動作時に図１中の画素アレイ内の画素を２行同時に選択して読み出しを行う場合の動作の一例を示すタイミング図。
【図３】通常動作時に図１中の画素アレイ内の画素を２行同時に選択して読み出しを行う場合の動作の一例を示すタイミング図。
【図４】図１のCMOSイメージセンサにおいて２行同時読み出しを行う場合の各画素と、各画素から読み出され、それぞれ各２本の垂直信号線を介して転送される信号を処理する列処理回路と併せて読み出し信号の流れを示すブロック図。
【図５】第２の実施形態に係るCMOSイメージセンサにおいて２行同時読み出しを行う場合の各画素と、各画素から読み出され、それぞれ各２本の垂直信号線を介して転送される信号を処理する列処理回路と併せて読み出し信号の流れを示すブロック図。
【発明を実施するための形態】
【００１２】
以下、図面を参照して本発明を実施の形態により説明する。  
図１は、本発明の第１の実施の形態に係るCMOSイメージセンサの回路図である。このCMOSイメージセンサは、複数個の単位画素１０が行方向及び列方向に配列されている画素アレイ２０、行選択を行なう行走査回路３０、列選択回路（図示せず）、行走査回路３０及び列選択回路にタイミング信号を供給して動作を制御する画素駆動制御回路４０を含む。
【００１３】
画素アレイ２０では、列方向で隣接している画素で画素共有が行なわれており、複数個の単位画素１０を、奇数列の画素と偶数列の画素を列方向で半ピッチずらして市松状に配置している。各単位画素１０は、光電変換素子である２個のフォトダイオード１１ａ、１１ｂ、２個のフォトダイオード１１ａ、１１ｂに接続され、この２個のフォトダイオード１１ａ、１１ｂの信号電荷をフローティング拡散部１２に転送する転送トランジスタ１３ａ、１３ｂ、及び２個のフォトダイオード１１ａ、１１ｂで共有した出力回路から構成されている。出力回路は、リセットトランジスタ１４及び増幅トランジスタ１５を含んでいる。リセットトランジスタ１４のソース・ドレイン間は、画素電源ノードとフローティング拡散部１２との間に挿入されている。増幅トランジスタ１５の制御ゲートはフローティング拡散部１２に接続され、ソース・ドレイン間の一端は画素電源ノードに接続されている。ここで、列方向で隣り合う各２個の単位画素１０内の４個のフォトダイオードのうち画素間で隣り合う２個のフォトダイオードに接続した２個の転送トランジスタ１３ａ、１３ｂの制御ゲート同士を互いに接続している。例えば、画素アレイ２０の左端側に示されている奇数列の単位画素１０ａ内と、この単位画素１０ａに対して列方向で隣り合う単位画素１０ｂ内の４個のフォトダイオードのうち、画素間で隣り合う２個のフォトダイオード１１ｂ、１１ａに接続した２個の転送トランジスタ１３ｂ、１３ａの制御ゲート同士を互いに接続している。同様に、単位画素１０ｂ内と、この単位画素１０ｂに対して列方向で隣り合う単位画素１０ｃ内の４個のフォトダイオードのうち画素間で隣り合う２個のフォトダイオード１１ｂ、１１ａに接続した２個の転送トランジスタ１３ｂ、１３ａの制御ゲート同士を互いに接続している。
【００１４】
画素アレイ２０内には、画素列毎にそれぞれ２本の垂直信号線VSLa、VSLbが設けられている。なお、奇数列（N+1、N+3、…）の２本の垂直信号線VSLa、VSLbをVSLa(odd)、VSLb(odd)で示し、偶数列（N+2、N+4、…）の２本の垂直信号線VSLa、VSLbをVSLa(even)、VSLb(even)で示している。奇数列及び偶数列の単位画素１０内の増幅トランジスタ１５のソース・ドレイン間の他端は、各２本の垂直信号線VSLa、VSLbに交互に接続されている。さらに、画素アレイ２０内には、それぞれ複数本の読み出し制御線READi（i=1、2、3、…）及びリセット制御線RESETiが設けられている。複数本の読み出し制御線READiは、奇数列（N+1、N+3、…）の画素を選択するもの（READ1、READ3、READ5、…）と、偶数列（N+2、N+4、…）の画素を選択するもの（READ2、READ4、READ6、…）とに分けられ、対応する画素内の転送トランジスタ１３ａ、１３ｂの制御ゲートに対し、行単位で共通に接続されている。同様に、複数本のリセット制御線RESETiは、奇数列（N+1、N+3、…）の画素を選択するもの（RESET1、RESET3、RESET5、…）と、偶数列（N+2、N+4、…）の画素を選択するもの（RESET2、RESET4、RESET6、…）とに分けられ、対応する画素内のリセットトランジスタ１４の制御ゲートに対し、行単位で共通に接続されている。
【００１５】
行走査回路３０は、読み出し制御線READi及びリセット制御線RESETiを駆動して画素を行単位で選択するものであり、奇数列の画素アクセス用の読み出し用行走査回路３１と、偶数列の画素アクセス用の読み出し用行走査回路３２と、奇数列及び偶数列のリセット用行走査回路３３とから構成されている。
【００１６】
なお、図示していないが、各２本の垂直信号線VSLa、VSLbのそれぞれと接地電圧との間には電流源用のトランジスタが接続されており、画素アレイ２０の上端側及び下端側には、垂直信号線VSLa、VSLbに伝達される読み出し信号を処理するための列処理回路が設けられている。列処理回路は、例えば、相関二重サンプリング（Correlated double Sampling;CDS）回路、AD変換回路、水平シフトレジスタ等を含んでいる。また、図中、画素アレイ２０において、垂直方向で最も上部に位置している画素行を便宜上、M行と称し、これに続く画素行を順次M+1行、M+2行、…と称する。
【００１７】
ここで、各単位画素１０の基本的な動作を簡単に説明しておく。  
まず、画素電源ノードに電源電圧（VDD）を印加し、垂直信号線VSLa、VSLbに接続されている電流源用のトランジスタの制御ゲートにバイアス電圧を印加する。この状態でリセットトランジスタ１４を導通させて、フローティング拡散部１２の電圧をVDDに設定する。その後、増幅トランジスタ１３と電流源用のトランジスタからなるソースホロワ回路に電流が流れ、フローティング拡散部１２の電圧から一定電圧シフトした値の電圧が垂直信号線に出力される（リセット電圧の読み出し）。その後、このリセット電圧が列処理回路内の相関二重サンプリング回路でサンプリングされる。
【００１８】
リセット電圧をサンプリングした後、転送トランジスタ（１３ａまたは１３ｂ）を導通させて、フォトダイオード（１１ｂまたは１１ａ）に蓄積された信号電荷をフローティング拡散部１２に読み出す。このフローティング拡散部１２の電圧が増幅トランジスタ１３で増幅され、垂直信号線に出力される（画素信号電圧の読み出し）。その後、画素信号電圧が相関二重サンプリング回路でサンプリングされる。その後、サンプリングしたリセット電圧と画素信号電圧の差分を取ることで、増幅トランジスタ１３のしきい値ばらつき等に起因する固定パターンノイズが除去され、この差分信号が列処理回路内のAD変換回路によりAD変換され、デジタル信号として出力される。
【００１９】
図２は、グローバルシャッタ動作時に図１中の画素アレイ２０内の画素を２行同時に選択して読み出しを行う場合の動作の一例を示すタイミング図である。  
グローバルシャッタ動作時は、画素からの読み出し動作に先立ち、予め行走査回路３０内のリセット用行走査回路３３から全てのリセット制御線RESETiにリセットパルス信号が出力される。これにより、前述したように、画素アレイ２０内の全ての単位画素１０がリセットされる。次に、行走査回路３０内の奇数列の画素アクセス用の読み出し用行走査回路３１及び偶数列の画素アクセス用の読み出し用行走査回路３２から、互いに隣り合う２行の読み出し制御線READiに同時に読み出しパルス信号が出力され、その後は、同じタイミングシーケンスで各２行の読み出し制御線READiに同時に読み出しパルス信号が順次出力される。例えば、読み出し制御線READ2に読み出しパルス信号が出力されると、偶数列でM+1行の各画素内の転送トランジスタ１３ｂが導通し、かつ偶数列でM+2行の各画素内の転送トランジスタ１３ａが導通し、それぞれのフォトダイオード１１ｂ、１１ａに蓄積された信号電荷がフローティング拡散部１２に読み出され、各２本の垂直信号線VSLa(even)、VSLb(even)に読み出し信号（Signal）が出力される。読み出し制御線READ2に読み出しパルス信号が出力されると同時に、読み出し制御線READ3にも読み出しパルス信号が出力される。これにより、奇数列でM+2行の各画素内の転送トランジスタ１３ｂが導通し、かつ奇数列でM+3行の各画素内の転送トランジスタ１３ａが導通し、それぞれのフォトダイオード１１ｂ、１１ａに蓄積された信号電荷がフローティング拡散部１２に読み出され、各２本の垂直信号線VSLa(odd)、VSLb(odd)に読み出し信号（Signal）が出力される。
【００２０】
以下、同様に、行走査回路３０内の奇数列の画素アクセス用の読み出し用行走査回路３１及び偶数列の画素アクセス用の読み出し用行走査回路３２から、互いに隣り合う２行の読み出し制御線READiに同時に読み出しパルス信号が出力される。この場合、奇数列の画素アクセス用の読み出し用行走査回路３１及び偶数列の画素アクセス用の読み出し用行走査回路３２は、画素アレイ２０内の複数の画素行を１行おきに読み出す制御を行なう。これにより、偶数列で２行分の各画素内のフォトダイオード１１ｂ、１１ａに蓄積された信号電荷に従った読み出し信号（Signal）が各２本の垂直信号線VSLa(even)、VSLb(even)に出力され、かつ奇数列で２行分の各画素内のフォトダイオード１１ｂ、１１ａに蓄積された信号電荷に従った読み出し信号（Signal）が各２本の垂直信号線VSLa(odd)、VSLb(odd)に順次出力される。
【００２１】
図３は、通常動作時に図１中の画素アレイ２０内の画素を２行同時に選択して読み出しを行う場合の動作の一例を示すタイミング図である。グローバルシャッタ動作時では、画素からの読み出し動作に先立ち、予め全てのリセット制御線RESETiにリセットパルス信号が出力される。しかし、通常動作時では、それぞれ２行分の画素内の各フォトダイオードから並列的に信号を読み出す前に、信号読み出しが行なわれる２行を含む一部（本例では４行分）のリセット制御線RESETiにリセットパルス信号が出力される点が異なる。
【００２２】
このように、第１の実施形態のCMOSイメージセンサでは、信号読み出し動作時に、行走査回路３０が、列方向で隣り合う各２個の画素内の４個のフォトダイオードのうち画素間で隣り合う２個のフォトダイオードに接続した２個の転送トランジスタを同時に導通させるように読み出しパルス信号を出力する。これにより、奇数列及び偶数列の２行分の画素内の各フォトダイオードから並列的に信号を読み出すことが可能になり、全画素読み出し動作時に読み出し時間が短縮でき、通常のフレームレートの1/2の時間に収めることができる。
【００２３】
なお、読み出し系統を奇数列と偶数列とに分けているために、行走査回路３０には奇数列の画素アクセス用の読み出し用行走査回路３１と偶数列の画素アクセス用の読み出し用行走査回路３２を設ける必要があるが、リセット系統は奇数列及び偶数列で共通のリセット用行走査回路３３を１個のみ設ければよい。しかし、画素アクセス用と同様に、リセット系統も奇数列と偶数列とに分けて、２個のリセット用行走査回路を設けるようにしてもよい。また、第１の実施形態では、単位画素１０が選択トランジスタを含んでいない場合を説明したが、単位画素１０が選択トランジスタを含んでいるものに実施することも可能である。
【００２４】
図４は、図１のCMOSイメージセンサにおいて２行同時読み出しを行う場合の各画素と、各画素から読み出され、それぞれ各２本の垂直信号線VSLa、VSLbを介して転送される信号を処理する列処理回路と併せて読み出し信号の流れを示すブロック図である。なお、リセット制御線RESETiについては図示を省略している。列処理回路は、画素アレイ２０の上部側に設けられている第１の列処理回路５０ａと、下部側に設けられている第２の列処理回路５０ｂとに分けられている。
【００２５】
例えば、読み出し制御線READ2、READ3に同時に読み出しパルス信号が出力されると、画素共有している図中斜線を施した画素の信号と、画素共有している図中細かな点を施した画素の信号が同時に読み出される。画素共有している画素内の２個のフォトダイオードのうち上側に位置するフォトダイオードからの読み出し信号は、２本の垂直信号線VSLa、VSLbの一方を経由して第１の列処理回路５０ａに送られ、前述したような処理が行われる。他方、画素共有している画素内の２個のフォトダイオードのうち下側に位置するフォトダイオードからの読み出し信号は、２本の垂直信号線VSLa、VSLbの他方を経由して第２の列処理回路５０ｂに送られ、前述したような処理が行われる。
【００２６】
ところで、行走査回路３０内の奇数列の画素アクセス用の読み出し用行走査回路３１と偶数列の画素アクセス用の読み出し用行走査回路３２とは、各行を選択するための単位回路を１行分ずらして配置すればよい。また、奇数列の画素アクセス用の読み出し用行走査回路３１と偶数列の画素アクセス用の読み出し用行走査回路３２は、同じタイミングシーケンスで奇数列及び偶数列の画素内の各フォトダイオードから並列的に信号を読み出す制御を行なうため、画素駆動制御回路４０から両回路３１、３２に同じシーケンスでタイミング信号を送ることができ、画素駆動制御回路４０の構成が複雑にならず、回路面積が増加することもない。
【００２７】
図５は、第２の実施形態に係るCMOSイメージセンサにおいて２行同時読み出しを行う場合の各画素と、各画素から読み出され、それぞれ各２本の垂直信号線VSLa、VSLbを介して転送される信号を処理する列処理回路と併せて読み出し信号の流れを示すブロック図である。
【００２８】
第１の実施形態のCMOSイメージセンサでは、奇数列の画素列と偶数列の画素列のそれぞれにおいて、列方向で隣り合う各２個の単位画素１０内の４個のフォトダイオードのうち画素間で隣り合う２個のフォトダイオードに接続した２個の転送トランジスタ１３ａ、１３ｂの制御ゲート同士を互いに接続している。これに対して、本実施形態に係るCMOSイメージセンサでは、画素アレイ２０の各行に対応して１対の読み出し制御線READia、READib（i=1、2、3、…）を設け、列方向で隣り合う各２個の単位画素１０内の４個のフォトダイオードのうち画素間で隣り合う２個のフォトダイオードに接続した２個の転送トランジスタ１３ａ、１３ｂの制御ゲートを各１対の読み出し制御線READia、READibのそれぞれに行単位で接続している。さらに、行走査回路３０内の奇数列の画素アクセス用の読み出し用行走査回路３１及び偶数列の画素アクセス用の読み出し用行走査回路３２は、各１対の読み出し制御線READia、READibを同じタイミングで駆動する。つまり、画素アレイ２０の列方向で隣り合う各２個の画素内の４個のフォトダイオードのうち画素間で隣り合う２個のフォトダイオードに接続した２個の転送トランジスタの制御ゲートを、奇数列の画素アクセス用の読み出し用行走査回路３１もしくは偶数列の画素アクセス用の読み出し用行走査回路３２から出力される同じタイミングを有する読み出しパルス信号が転送される各１対の読み出し制御線READia、READibのそれぞれに接続している。なお、リセット制御線RESETiについては図１の場合と同様に各行毎に１本ずつ設けられているが、図５では図示を省略している。
【００２９】
第２の実施形態では、第１の実施形態と比べて画素アレイ２０内を通過する読み出し制御線の本数が増加する。しかし、全画素から信号読み出しを行なう場合に、１行ずつ行選択を行なって読み出しを行なうことが可能になる。
【符号の説明】
【００３０】
１０…単位画素、１１ａ、１１ｂ…フォトダイオード、１２…フローティング拡散部、１３ａ、１３ｂ…転送トランジスタ、１４…リセットトランジスタ、１５…増幅トランジスタ、２０…画素アレイ、３０…行走査回路、３１…奇数列の画素アクセス用の読み出し用行走査回路、３２…偶数列の画素アクセス用の読み出し用行走査回路、４０…画素駆動制御回路、５０ａ…第１の列処理回路、５０ｂ…第２の列処理回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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