(57)【要約】【課題】出力電圧の目標電圧と入力電圧との電圧差が小さくなっても、ノイズの発生を抑制することができる、スイッチング電源回路を提供すること。【解決手段】入力される目標電圧ＶＳに応じたデューティ比Ｄでスイッチング素子Ｑ１をＰＷＭ駆動するＰＷＭ駆動回路１２を備え、ＰＷＭ駆動回路１２によるスイッチング素子Ｑ１の駆動により、目標電圧ＶＳを目標値とする出力電圧ＶＴＬを入力電圧ＶＢから生成するスイッチング電源回路であって、入力電圧ＶＢと目標電圧ＶＳとの差が予め定められた設定値α以下のとき、目標電圧ＶＳにかかわらず、デューティ比Ｄを固定する制御回路１３及び目標電圧制限回路１４を備えることを特徴とする、スイッチング電源回路。【選択図】図３
2011193548.tif 000002
【特許請求の範囲】
【請求項１】
目標電圧に応じたデューティ比でスイッチング素子を駆動する駆動手段を備え、
前記駆動手段による前記スイッチング素子の駆動により、前記目標電圧を目標値とする出力電圧を入力電圧から生成するスイッチング電源回路であって、
前記入力電圧と前記目標電圧との差が予め定められた設定値以下のとき、前記目標電圧にかかわらず、前記デューティ比を固定する固定手段を備えることを特徴とする、スイッチング電源回路。
【請求項２】
前記固定手段が、前記入力電圧と前記出力電圧との差を前記設定値以下の一定値に収束させる値に前記デューティ比を固定する、請求項１に記載のスイッチング電源回路。
【請求項３】
前記一定値が、前記設定値に等しい、請求項２に記載のスイッチング電源回路。
【請求項４】
前記一定値が、零に等しい、請求項２に記載のスイッチング電源回路。
【請求項５】
スイッチング素子と、
前記スイッチング素子に接続されたインダクタと、
目標電圧に応じたデューティ比で前記スイッチング素子を駆動する駆動手段とを備え、
前記駆動手段による前記スイッチング素子の駆動により、前記目標電圧を目標値とする出力電圧を入力電圧から生成するスイッチング電源回路であって、
前記入力電圧と前記目標電圧との差が予め定められた設定値以下のとき、前記目標電圧にかかわらず、前記デューティ比を固定する固定手段を備えることを特徴とする、スイッチング電源回路。
【請求項６】
目標電圧に応じたデューティ比でスイッチング素子を駆動する駆動手段を備え、
前記駆動手段による前記スイッチング素子の駆動により、前記目標電圧を目標値とする出力電圧を入力電圧から生成するスイッチング電源回路であって、
前記入力電圧と前記目標電圧とが略等しいとき、前記目標電圧にかかわらず、前記デューティ比を固定する固定手段を備えることを特徴とする、スイッチング電源回路。
【請求項７】
前記デューティ比が、前記出力電圧に基づくフィードバック値と前記目標電圧に基づく入力値との誤差に応じて決まるものであって、
前記固定手段が、前記入力値を前記目標電圧にかかわらず調整することによって、前記デューティ比を固定する、請求項１から６のいずれか一項に記載のスイッチング電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、目標電圧に応じたデューティ比でスイッチング素子を駆動することにより、前記目標電圧を目標値とする出力電圧を入力電圧から生成するスイッチング電源回路に関する。
【背景技術】
【０００２】
従来技術として、入力端子からＤＣ入力電圧を入力し出力端子より降圧されたＤＣ出力電圧を出力する電源装置が知られている（例えば、特許文献１を参照）。この電源装置は、誤差増幅器の出力をパルス幅変調（ＰＷＭ）するパルス幅変調発振器と、該パルス幅変調発振器からのパルス信号より駆動信号を生成する駆動回路と、該駆動回路からの駆動信号に基づいてＤＣ入力電圧を降圧してＤＣ出力電圧を生成する一対の電力半導体スイッチング素子とを有するものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００７−１５９１７６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、入力電圧ＶＢをスイッチングして出力電圧ＶＴＬを目標電圧に制御する図１のようなスイッチング電源回路において、出力電圧ＶＴＬの目標電圧と入力電圧ＶＢとが近いことにより入力電圧ＶＢと出力電圧ＶＴＬが略等しくなる場合、スイッチング素子Ｑ１のオン状態が継続する連続オン期間とスイッチング素子Ｑ１の或るデューティ比でのオン／オフのスイッチング状態が継続するスイッチング期間とが繰り返されることがある。このような繰り返し現象が、図２に示されるように周期的に発生することにより、この繰り返し周期Ｔ（周波数１／Ｔ）を基本波とする高調波ノイズが発生する。繰り返し周波数１／Ｔは、例えば、誤差アンプを含むフィードバックループの遅延時間（発振防止のための位相補償要素を含む）などによって決まり、数百ｋＨｚとなる場合がある。
【０００５】
このような繰り返し現象が発生するのは、使用される電子部品の特性・回路遅延時間などによって、ＰＷＭ駆動回路から出力されるＰＷＭ信号（デューティ信号）の最小パルス幅に限界があるからである。
【０００６】
例えば、入力電圧ＶＢよりも僅かに低い電圧が出力電圧ＶＴＬの目標電圧として設定された場合、スイッチング素子Ｑ１を駆動するためのＰＷＭ信号の理論的なデューティ比（デューティ値）が仮に９９．９９９％であったとしても、最小パルス幅のときの出力可能なデューティ比は実際には９９％程度である。然るに、スイッチング素子Ｑ１がデューティ比９９％でＰＷＭ駆動された場合には『目標電圧＞出力電圧ＶＴＬ』であるので、ＰＷＭ駆動回路はデューティ比をさらに増加させようとするために、デューティ比は１００％に張り付き、スイッチング素子Ｑ１が完全にオン状態になる。しかしながら、スイッチング素子Ｑ１が完全にオン状態になると『目標電圧＜出力電圧ＶＴＬ』となるので、ＰＷＭ駆動回路はＰＷＭ信号のデューティ比を下げるように動作する。したがって、スイッチング素子Ｑ１の動作状態は、図２に示すように、スイッチング素子Ｑ１が連続してオンとなる期間とスイッチング素子Ｑ１が或るデューティ比でスイッチングする期間とが繰り返された状態になる。
【０００７】
また、入力電圧ＶＢの変動によって出力電圧ＶＴＬの目標電圧と入力電圧ＶＢとの電圧差が非常に小さくなる場合でも、同様に、連続オンとスイッチングの両状態が繰り返されることがある。
【０００８】
このような繰り返し動作によって、入力電圧ＶＢの入力配線や出力電圧ＶＴＬの出力配線などの配線（ハーネス）に電流リップルが誘発することにより、１００ｋＨｚ以上のラジオノイズなどのノイズが発生することがある。
【０００９】
そこで、本発明は、出力電圧の目標電圧と入力電圧との電圧差が小さくなっても、ノイズの発生を抑制することができる、スイッチング電源回路の提供を目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明に係るスイッチング電源回路は、
目標電圧に応じたデューティ比でスイッチング素子を駆動する駆動手段を備え、
前記駆動手段による前記スイッチング素子の駆動により、前記目標電圧を目標値とする出力電圧を入力電圧から生成するスイッチング電源回路であって、
前記入力電圧と前記目標電圧との差が予め定められた設定値以下のとき、前記目標電圧にかかわらず、前記デューティ比を固定する固定手段を備えることを特徴とするものである。
【００１１】
また、上記目的を達成するため、本発明に係るスイッチング電源回路は、
スイッチング素子と、
前記スイッチング素子に接続されたインダクタと、
目標電圧に応じたデューティ比で前記スイッチング素子を駆動する駆動手段とを備え、
前記駆動手段による前記スイッチング素子の駆動により、前記目標電圧を目標値とする出力電圧を入力電圧から生成するスイッチング電源回路であって、
前記入力電圧と前記目標電圧との差が予め定められた設定値以下のとき、前記目標電圧にかかわらず、前記デューティ比を固定する固定手段を備えることを特徴とするものである。
【００１２】
また、上記目的を達成するため、本発明に係るスイッチング電源回路は、
目標電圧に応じたデューティ比でスイッチング素子を駆動する駆動手段を備え、
前記駆動手段による前記スイッチング素子の駆動により、前記目標電圧を目標値とする出力電圧を入力電圧から生成するスイッチング電源回路であって、
前記入力電圧と前記目標電圧とが略等しいとき、前記目標電圧にかかわらず、前記デューティ比を固定する固定手段を備えることを特徴とするものである。
【発明の効果】
【００１３】
本発明によれば、出力電圧の目標電圧と入力電圧との電圧差が小さくなっても、ノイズの発生を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】従来のスイッチング電源回路のブロック図である。
【図２】スイッチング素子Ｑ１の動作状態と入力電圧ＶＢ（又は、出力電圧ＶＴＬ）のリップル成分を示した図である。
【図３】本発明に係るスイッチング電源回路の第１の実施形態である降圧型スイッチング電源回路１０の構成を示した図である。
【図４】目標電圧ＶＳと出力電圧ＶＴＬとの関係を示した図である。
【図５】スイッチング素子Ｑ１が所定のデューティ比でスイッチング動作している状態を示した図である。
【図６】本発明に係るスイッチング電源回路の第２の実施形態である降圧型スイッチング電源回路２０の構成を示した図である。
【図７】目標電圧ＶＳと出力電圧ＶＴＬとの関係を示した図である。
【図８】スイッチング素子Ｑ１が連続オンしている状態を示した図である。
【図９】本発明に係るスイッチング電源回路の第３の実施形態である降圧型スイッチング電源回路３０の構成を示した図である。
【図１０】本発明に係るスイッチング電源回路の第４の実施形態である降圧型スイッチング電源回路４０の構成を示した図である。
【発明を実施するための形態】
【００１５】
以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図３は、本発明に係るスイッチング電源回路の第１の実施形態である降圧型スイッチング電源回路１０の構成を示した図である。降圧型スイッチング電源回路１０は、外部から指令値として入力される目標電圧ＶＳに応じたデューティ比Ｄでスイッチング素子Ｑ１をＰＷＭ駆動することにより、目標電圧ＶＳを目標値とする出力電圧ＶＴＬを入力電圧ＶＢから生成する電源装置である。
【００１６】
降圧型スイッチング電源回路１０は、出力電圧ＶＴＬに基づくフィードバック値ＶＦＢ（図１の場合、ＶＦＢはＶＴＬに等しい）と目標電圧ＶＳに基づく入力値ＶＳＩとの誤差ＥＲＲに応じて決定されるデューティ比Ｄで、スイッチング素子Ｑ１をＰＷＭ駆動する駆動手段として、ＰＷＭ駆動回路１２を具備する。また、ＰＷＭ駆動回路１２によってスイッチング素子Ｑ１が駆動されている状態において入力電圧ＶＢと目標電圧ＶＳとの差が予め定められた微小な設定値Ｖｔｈ以下のとき（言い換えれば、入力電圧ＶＢと目標電圧ＶＳが略等しいとき）、入力値ＶＳＩを目標電圧ＶＳにかかわらず調整することによってデューティ比Ｄを固定する固定手段として、制御回路１３、目標電圧制限回路１４及び誤差アンプ１１を具備する。つまり、当該固定手段は、入力電圧ＶＢと目標電圧ＶＳとの差が設定値Ｖｔｈ以下の状態では、外部から与えられる目標電圧ＶＳが変化してもデューティ比Ｄを動かないようにする。
【００１７】
降圧型スイッチング電源回路１０は、上述のような構成を具備しているので、図４に示されるように、ＰＷＭ駆動回路１２が目標電圧ＶＳに従ってスイッチング素子Ｑ１をＰＷＭ駆動することによって、入力電圧ＶＢが電圧変換されて、目標電圧ＶＳに一致するように出力電圧ＶＴＬが生成される（ＶＴＬ＝ＶＳ）。ここで、入力電圧ＶＢと目標電圧ＶＳの少なくともいずれか一方の変動によって、入力電圧ＶＢと目標電圧ＶＳとの差が微小な設定値Ｖｔｈ（＝一定値α（＞０））以下になるほど入力電圧ＶＢと目標電圧ＶＳが近接又は一致した状態では、目標電圧ＶＳによらずに、デューティ比Ｄが固定される。図４は、入力電圧ＶＢから目標電圧ＶＳを引いた電圧差（ＶＢ−ＶＳ）が一定値α以下のとき、デューティ比Ｄが、入力電圧ＶＢから出力電圧ＶＴＬを引いた電圧差（ＶＢ−ＶＴＬ）を一定値αに収束させる値（言い換えれば、出力電圧ＶＴＬを（ＶＢ−α）に収束させる値）に固定された例を示している。例えば、入力電圧ＶＢから出力電圧ＶＴＬを引いた電圧差（ＶＢ−ＶＴＬ）を一定値αに収束させるためのデューティ比Ｄの固定値は、回路部品の特性等によるＰＷＭ信号の最小パルス幅の限界を考慮し、９９％に設定される。
【００１８】
つまり、（ＶＢ−α）よりも大きい目標電圧ＶＳ（入力電圧ＶＢ以上の目標電圧ＶＳでもよい）が外部から入力されても、出力電圧ＶＴＬを（ＶＢ−α）に収束させる値にデューティ比Ｄは固定されるので、上述のスイッチング素子Ｑ１の連続オンとスイッチングの両状態が繰り返されるのを防止できる。その結果、当該繰り返し現象に陥ることが回避されることにより、入力電圧ＶＢの入力配線や出力電圧ＶＴＬの出力配線などのハーネスに電流リップルが誘発されないため、ノイズの発生を抑制することができる。
【００１９】
次に、図３に示した降圧型スイッチング電源回路１０の構成について、より詳細な説明をする。降圧型スイッチング電源回路１０は、電源入力端子から基準電源電圧として入力される入力電圧ＶＢを用いて負荷Ｌｄに電力を供給する電源装置であって、入力電圧ＶＢや負荷Ｌｄの消費電流（負荷電流）が変動しても、要求される目標電圧ＶＳに従って、基準電源からの入力電圧ＶＢを降圧変換した一定の出力電圧ＶＴＬを負荷Ｌｄ側に出力端子ＴＬを介して出力するものである。いわゆる、降圧型スイッチングレギュレータである。
【００２０】
例えば、降圧型スイッチング電源回路１０が車両の搭載部品の場合、入力電圧ＶＢの供給源は車載電源（より具体的には、バッテリ、ＤＣ−ＤＣコンバータなど）に相当し、負荷Ｌｄは車載の電気負荷（より具体的には、マイクロコンピュータ、ＩＣ、抵抗負荷、モータなど）に相当する。
【００２１】
降圧型スイッチング電源回路１０は、誤差アンプ１１と、ＰＷＭ駆動回路１２と、スイッチング素子Ｑ１と、スイッチング素子Ｑ１に接続されたインダクタＬと、出力コンデンサ６と、フライバック用のダイオードＤｆと、同期整流用のスイッチング素子Ｑ２と、制御回路１３と、目標電圧制限回路１４とを具備する。
【００２２】
誤差アンプ１１は、負荷Ｌｄに印加される出力電圧ＶＴＬに対応するフィードバック値ＶＦＢと出力電圧ＶＴＬの目標電圧ＶＳに対応する入力値ＶＳＩとの誤差ＥＲＲを無限大に増幅して負帰還をかけることにより、フィードバック値ＶＦＢと入力値ＶＳＩが等しくなるように、誤差アンプ１１の出力電圧を調整する。負帰還がかけられた誤差アンプ１１は、誤差ＥＲＲを所定の増幅度で増幅した増幅電圧をＰＷＭ駆動回路１２に出力する。
【００２３】
ＰＷＭ駆動回路１２は、誤差ＥＲＲに応じたデューティ比Ｄを有する、スイッチング素子Ｑ（Ｑ１，Ｑ２）をＰＷＭ駆動するためのＰＷＭ信号を出力する。例えば、ＰＷＭ信号を生成するためのキャリア信号（例えば、ランプ信号などの三角波）と誤差アンプ１１の出力電圧との比較結果に従って、出力電圧ＶＴＬが目標電圧ＶＳとなるようなデューティ比Ｄでスイッチング素子Ｑを駆動するための矩形波のＰＷＭ信号を出力する。なお、ＰＷＭ駆動回路１２の内部で生成されるＰＷＭ信号の生成方法は、上述の方法でなくてもよく、公知の方法を用いることができる。
【００２４】
ＰＷＭ駆動回路１２から出力されるＰＷＭ信号に基づきスイッチング素子Ｑのそれぞれがスイッチング動作を行うことによって、基準電源からの入力電圧ＶＢの降圧がなされる。なお、スイッチング素子Ｑの具体例として、ＩＧＢＴ，ＭＯＳＦＥＴ，バイポーラトランジスタ等の半導体素子が挙げられる。
【００２５】
ＰＷＭ信号に基づき、ハイサイドのスイッチング素子Ｑ１がオンし、ローサイドのスイッチング素子Ｑ２がオフすると、スイッチング素子Ｑ１とＱ２との間の接続点に接続されたインダクタＬに電流が流れ、出力コンデンサＣに蓄電される。そして、ＰＷＭ信号に基づき、スイッチング素子Ｑ１がオフし、スイッチング素子Ｑ２がオンすると、インダクタＬに流れていた電流を流し続けようと、インダクタＬとインダクタＬの出力側に接続された出力コンデンサＣとスイッチング素子Ｑ２とを順番に通って電流が還流する。このようなスイッチング動作をすることによって、平滑された出力電圧ＶＴＬが出力端子ＴＬから出力される。なお、スイッチング素子Ｑ２をインダクタＬの入力側に接続されたダイオードＤｆに並列に設けることによって、ダイオードＤｆによる発熱を抑えることができる。また、ダイオードＤｆがあれば、電流の還流が可能であるため、スイッチング素子Ｑ２が無い構成であってもよい。
【００２６】
制御回路１３は、入力電圧ＶＢと出力電圧ＶＴＬとの電圧差に応じて、制御電圧ＶＣを出力する。制御回路１３は、予め決められた一定値αを正の定数とすると、電圧差（ＶＢ−ＶＴＬ）が一定値αよりも大きい場合、制御電圧ＶＣとして＋∞を出力し、電圧差（ＶＢ−ＶＴＬ）が一定値α以下の場合、制御電圧ＶＣとして０を出力する。例えば、降圧型スイッチング電源回路１０が１２Ｖの入力電圧ＶＢから０〜１２Ｖに可変する出力電圧ＶＴＬを生成する回路の場合、一定値αを０．５Ｖに設定すると、連続オンとスイッチングの繰り返し現象を効果的に回避できる。
【００２７】
制御回路１３は、電圧差（ＶＢ−ＶＴＬ）に応じて制御電圧ＶＣをこのように変化させるため、例えば、演算式『ＶＣ＝（ＶＢ−ＶＴＬ−α）×Ｎ』に従って、制御電圧ＶＣを出力するとよい。Ｎは、（ＶＢ−ＶＴＬ−α）に比べて、十分大きな値である。演算式『ＶＣ＝（ＶＢ−ＶＴＬ−α）×Ｎ』によれば、『（ＶＢ−ＶＴＬ）＞α』のときには（言い換えれば、出力電圧ＶＴＬが（ＶＢ−α）に比べて小さいときには）制御電圧ＶＣは＋∞と演算され、『（ＶＢ−ＶＴＬ）＝α』のときには制御電圧ＶＣは０と演算される。なお、『（ＶＢ−ＶＴＬ）＜α』のときには、制御電圧ＶＣは上述の演算式によれば−∞と演算されるが、回路構成上、『（ＶＢ−ＶＴＬ）＜α』のときには、制御回路１３は制御電圧ＶＣを０と演算する。
【００２８】
目標電圧制限回路１４は、入力値ＶＳＩを制御電圧ＶＣ以下に制限する手段であって、入力値ＶＳＩの上限を制御電圧ＶＣにクランプする回路である。『（ＶＢ−ＶＴＬ）＞α』のときには制御電圧ＶＣは＋∞と演算されるため、入力値ＶＳＩの上限値は＋∞となり、入力値ＶＳＩは目標電圧ＶＳに等しい（ＶＳＩ＝ＶＳ）。一方、『（ＶＢ−ＶＴＬ）≦α』のときには制御電圧ＶＣは０と演算されるため、入力値ＶＳＩの上限値は０となり、入力値ＶＳＩは０に制限される（ＶＳＩ＝０）。
【００２９】
ここで、目標電圧制限回路１４によって入力値ＶＳＩが目標電圧ＶＳと異なる値に制限されたと仮定すると（例えば、ＶＳ＝１０，ＶＳＩ＝０）、誤差アンプ１１の入力端子間のイマジナリショート（バーチャルショート）によって出力端子ＶＴＬは０Ｖとなる。ゆえに、『（ＶＢ−ＶＴＬ）＞α』であるため、制御電圧ＶＣは＋∞となり、入力値ＶＳＩに制限がかからないことになる。
【００３０】
つまり、制御回路１３の出力によるフィードバックループは、図４に示されるように、出力電圧ＶＴＬの上限を（ＶＢ−α）に制限するように作用することになるため、入力電圧ＶＢから目標電圧ＶＳを引いた差が一定値α以下のときには、出力電圧ＶＴＬは必ず（ＶＢ−α）に収束する。一方、入力電圧ＶＢから目標電圧ＶＳを引いた差が一定値αより大きければ、出力電圧ＶＴＬは目標電圧ＶＳに等しくなって（ＶＴＬ＝ＶＳ）、目標電圧ＶＳが出力電圧ＶＴＬとしてそのまま出力される。
【００３１】
このように、制御回路１３と目標電圧制限回路１４によれば、入力電圧ＶＢから目標電圧ＶＳを引いた差が一定値α以下のときには、入力値ＶＳＩに限度（上限）を設けることができるので、出力電圧ＶＴＬを（ＶＢ−α）に収束させる値（例えば、９９％）にデューティ比Ｄを固定させることができる。
【００３２】
したがって、入力電圧ＶＢから目標電圧ＶＳを引いた差が一定値α以下になるような目標電圧ＶＳが入力されても、（ＶＢ−α）になるように出力電圧ＶＴＬが制御されることにより、図５に示されるように、トランジスタＱ１がオン状態で固定された状態に陥らずに１００％未満のデューティ比で常時スイッチング駆動される。その結果、入力電圧ＶＢの入力配線や出力電圧ＶＴＬの出力配線などのハーネスに電流リップルが誘発されないため、ノイズの発生を抑制することができる。
【００３３】
図６は、本発明に係るスイッチング電源回路の第２の実施形態である降圧型スイッチング電源回路２０の構成を示した図である。図３の降圧型スイッチング電源回路１０と同様の構成・機能については、その説明を省略又は簡略する。降圧型スイッチング電源回路２０は、外部から指令値として入力される目標電圧ＶＳに応じたデューティ比Ｄでスイッチング素子Ｑ１をＰＷＭ駆動することにより、目標電圧ＶＳを目標値とする出力電圧ＶＴＬを入力電圧ＶＢから生成する電源装置である。
【００３４】
降圧型スイッチング電源回路２０は、図３のＰＷＭ駆動回路１２と同様のＰＷＭ駆動回路２２を具備する。また、ＰＷＭ駆動回路２２によってスイッチング素子Ｑ１が駆動されている状態において入力電圧ＶＢと目標電圧ＶＳとの差が予め定められた微小な設定値Ｖｔｈ以下のとき（言い換えれば、入力電圧ＶＢと目標電圧ＶＳが略等しいとき）、入力値ＶＳＩを目標電圧ＶＳにかかわらず調整することによって、デューティ比Ｄを固定する固定手段として、制御回路２３、加算回路２４及び誤差アンプ２１を具備する。
【００３５】
降圧型スイッチング電源回路２０は、上述のような構成を具備しているので、図７に示されるように、ＰＷＭ駆動回路２２が目標電圧ＶＳに従ってスイッチング素子Ｑ１をＰＷＭ駆動することによって、入力電圧ＶＢが電圧変換されて、目標電圧ＶＳに一致するように出力電圧ＶＴＬが生成される（ＶＴＬ＝ＶＳ）。ここで、入力電圧ＶＢと目標電圧ＶＳの少なくともいずれか一方の変動によって、入力電圧ＶＢと目標電圧ＶＳとの差が微小な設定値Ｖｔｈ（＝一定値α（＞０））以下になるほど入力電圧ＶＢと目標電圧ＶＳが近接又は一致した状態では、目標電圧ＶＳによらずに、デューティ比Ｄが固定される。図７は、入力電圧ＶＢから目標電圧ＶＳを引いた電圧差（ＶＢ−ＶＳ）が一定値α以下のとき、デューティ比Ｄが、入力電圧ＶＢから出力電圧ＶＴＬを引いた差を零に収束させる値（言い換えれば、出力電圧ＶＴＬを入力電圧ＶＢに収束させる値）に固定された例を示している。例えば、入力電圧ＶＢから出力電圧ＶＴＬを引いた差を零に収束させるためのデューティ比Ｄの固定値は、回路部品の特性等によるＰＷＭ信号の最小パルス幅の限界を考慮し、１００％に設定される。
【００３６】
つまり、（ＶＢ−α）よりも大きい目標電圧ＶＳ（入力電圧ＶＢ以上の目標電圧ＶＳでもよい）が外部から入力されても、出力電圧ＶＴＬを入力電圧ＶＢに収束させる値にデューティ比Ｄは固定されるので、上述のスイッチング素子Ｑ１の連続オンとスイッチングの両状態が繰り返されるのを防止できる。その結果、当該繰り返し現象に陥ることが回避されることにより、入力電圧ＶＢの入力配線や出力電圧ＶＴＬの出力配線などのハーネスに電流リップルが誘発されないため、ノイズの発生を抑制することができる。
【００３７】
次に、図６に示した降圧型スイッチング電源回路２０の構成について、より詳細な説明をする。
【００３８】
制御回路２３は、入力電圧ＶＢと目標電圧ＶＳとの電圧差に応じて、制御電圧ＶＣを出力する。制御回路２３は、予め決められた一定値αを正の定数とすると、電圧差（ＶＢ−ＶＳ）が一定値αよりも小さい場合、制御電圧ＶＣとして＋∞を出力し、電圧差（ＶＢ−ＶＳ）が一定値α以下の場合、制御電圧ＶＣとして０を出力する。例えば、降圧型スイッチング電源回路２０が１２Ｖの入力電圧ＶＢから０〜１２Ｖに可変する出力電圧ＶＴＬを生成する回路の場合、一定値αを０．５Ｖに設定すると、連続オンとスイッチングの繰り返し現象を効果的に回避できる。
【００３９】
制御回路２３は、電圧差（ＶＢ−ＶＳ）に応じて制御電圧ＶＣをこのように変化させるため、例えば、演算式『ＶＣ＝（α−（ＶＢ−ＶＳ））×Ｎ』に従って、制御電圧ＶＣを出力するとよい。Ｎは、（α−（ＶＢ−ＶＳ））に比べて、十分大きな値である。演算式『ＶＣ＝（α−（ＶＢ−ＶＳ））×Ｎ』によれば、『（ＶＢ−ＶＳ）＜α』のときには制御電圧ＶＣは＋∞と演算され、『（ＶＢ−ＶＳ）＝α』のときには制御電圧ＶＣは０と演算される。なお、『（ＶＢ−ＶＳ）＞α』のときには、制御電圧ＶＣは上述の演算式によれば−∞と演算されるが、回路構成上、『（ＶＢ−ＶＳ）＞α』のときには、制御回路２３は制御電圧ＶＣを０と演算する。
【００４０】
加算回路２４は、外部から入力された目標電圧ＶＳに制御電圧ＶＣを加算した入力値ＶＳＩを出力する。制御電圧ＶＣが＋∞のときには入力値ＶＳＩは＋∞となり、制御電圧ＶＣが０のときには入力値ＶＳＩは目標電圧ＶＳに等しくなる。
【００４１】
つまり、制御回路２３の出力によるフィードバックループは、図７に示されるように、入力電圧ＶＢから目標電圧ＶＳを引いた差が一定値α以下のときには、出力電圧ＶＴＬは必ず入力電圧ＶＢに収束する。一方、入力電圧ＶＢから目標電圧ＶＳを引いた差が一定値αより大きければ、出力電圧ＶＴＬは目標電圧ＶＳに等しくなって（ＶＴＬ＝ＶＳ）、目標電圧ＶＳが出力電圧ＶＴＬとしてそのまま出力される。
【００４２】
このように、制御回路２３と加算回路２４によれば、入力電圧ＶＢから目標電圧ＶＳを引いた差が一定値α以下のときには、入力値ＶＳＩを＋∞に発散させることができるので、出力電圧ＶＴＬを入力電圧ＶＢに収束させる値（例えば、１００％）にデューティ比Ｄを固定させることができる。
【００４３】
したがって、入力電圧ＶＢから目標電圧ＶＳを引いた差が一定値α以下になるような目標電圧ＶＳが入力されても、入力電圧ＶＢになるように出力電圧ＶＴＬが制御されることにより、図８に示されるように、トランジスタＱ１がスイッチング駆動された状態にならずにオン状態で固定される。その結果、入力電圧ＶＢの入力配線や出力電圧ＶＴＬの出力配線などのハーネスに電流リップルが誘発されないため、ノイズの発生を抑制することができる。
【００４４】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００４５】
例えば、上述のデューティ比Ｄを固定する固定手段は、入力値ＶＳＩを調整するのではなく、フィードバック値ＶＦＢを出力電圧ＶＴＬにかかわらず調整することによって、デューティ比Ｄを固定してもよい。
【００４６】
また、本発明の実施例として降圧型スイッチング電源回路の場合を例に挙げたが、本発明は昇圧型スイッチング電源回路に適用することもできる。
【００４７】
また、図４において、出力電圧ＶＴＬが（ＶＢ−α）に収束するように制御されているが、要求される出力電圧ＶＴＬの精度の範囲内であれば、出力電圧ＶＴＬが（ＶＢ−α）よりも僅かに低い値に収束するように制御されてもよい。
【００４８】
また、負荷Ｌｄがグランドと出力端子ＴＬとの間に接続される場合の本発明の実施形態として、図３の降圧型スイッチング電源回路１０を例示したが、負荷Ｌｄが入力電圧ＶＢと出力端子ＴＬとの間に接続される場合、本発明の実施形態として、図９のような構成が考えられる。図９は、本発明に係るスイッチング電源回路の第３の実施形態である降圧型スイッチング電源回路３０の構成を示した図である。この場合の出力電圧ＶＴＬは入力電圧ＶＢと出力電圧ＶＴＬとの間に発生するため、誤差アンプ１１にフィードバック入力すべきスイッチング電源回路の出力電圧は、入力電圧ＶＢから出力電圧ＶＴＬを引いた電圧差（ＶＢ−ＶＴＬ）であればよい。また、負荷Ｌｄが出力電圧ＶＢにプルアップされていることに対応して、フライバック用のダイオードＤｆはスイッチング素子Ｑ１に並列に接続されるため、図３の場合とは逆に、スイッチング素子Ｑ２が主スイッチング素子としてＰＷＭ駆動され、スイッチング素子Ｑ１が同期整流用として駆動される。
【００４９】
つまり、降圧型スイッチング電源回路３０は、出力電圧ＶＴＬに基づくフィードバック値ＶＦＢ（図９の場合、ＶＦＢは、差動アンプ１５で（ＶＢ−ＶＴＬ）を増幅した値に等しい）と目標電圧ＶＳに基づく入力値ＶＳＩとの誤差ＥＲＲに応じて決定されるデューティ比Ｄで、スイッチング素子Ｑ２をＰＷＭ駆動する駆動手段として、ＰＷＭ駆動回路１２を具備している。なお、降圧型スイッチング電源回路３０のその他の構成、並びに動作態様及びその効果については、図３の降圧型スイッチング電源回路１０と同様のため、その説明を省略する。
【００５０】
また、負荷Ｌｄがグランドと出力端子ＴＬとの間に接続される場合の本発明の実施形態として、図６の降圧型スイッチング電源回路４０を例示したが、負荷Ｌｄが入力電圧ＶＢと出力端子ＴＬとの間に接続される場合、本発明の実施形態として、図１０のような構成が考えられる。図１０は、本発明に係るスイッチング電源回路の第４の実施形態である降圧型スイッチング電源回路４０の構成を示した図である。この場合の出力電圧ＶＴＬは入力電圧ＶＢと出力電圧ＶＴＬとの間に発生するため、誤差アンプ２１にフィードバック入力すべきスイッチング電源回路の出力電圧は、入力電圧ＶＢから出力電圧ＶＴＬを引いた電圧差（ＶＢ−ＶＴＬ）であればよい。また、負荷Ｌｄが出力電圧ＶＢにプルアップされていることに対応して、フライバック用のダイオードＤｆはスイッチング素子Ｑ１に並列に接続されるため、図６の場合とは逆に、スイッチング素子Ｑ２が主スイッチング素子としてＰＷＭ駆動され、スイッチング素子Ｑ１が同期整流用として駆動される。
【００５１】
つまり、降圧型スイッチング電源回路４０は、出力電圧ＶＴＬに基づくフィードバック値ＶＦＢ（図１０の場合、ＶＦＢは、差動アンプ２５で（ＶＢ−ＶＴＬ）を増幅した値に等しい）と目標電圧ＶＳに基づく入力値ＶＳＩとの誤差ＥＲＲに応じて決定されるデューティ比Ｄで、スイッチング素子Ｑ２をＰＷＭ駆動する駆動手段として、ＰＷＭ駆動回路２２を具備している。なお、降圧型スイッチング電源回路４０のその他の構成、並びに動作態様及びその効果については、図６の降圧型スイッチング電源回路２０と同様のため、その説明を省略する。
【符号の説明】
【００５２】
１０，２０，３０，４０  降圧型スイッチング電源回路
１１，２１  誤差アンプ
１２，２２  ＰＷＭ駆動回路
１３，２３  制御回路
１４  目標電圧制限回路
１５，２５  差動アンプ
２４  加算回路
【図１】
2011193548.tif 000003
【図２】
2011193548.tif 000004
【図３】
2011193548.tif 000005
【図４】
2011193548.tif 000006
【図５】
2011193548.tif 000007
【図６】
2011193548.tif 000008
【図７】
2011193548.tif 000009
【図８】
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【図９】
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【図１０】
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