(57)【要約】【課題】  半導体メモリのアクセス効率を向上し、メモリシステムの性能を向上する【解決手段】  メモリシステムは、Ｎ個の端子を使用してデータの入出力が行われるメモリシステムにおいて、所定単位でデータアクセスされるとともに、データを入出力するためのＭ個の端子を有する第１メモリと第２メモリとを含む。第１メモリおよび第２メモリは、Ｎ単位でのデータアクセスを行うための第１アドレスと、所定単位でのデータアクセスを行うための第２アドレスと、Ｎ個の端子にＭ個の端子を割り付ける割付情報とに基づいて第３アドレスを生成するアドレス生成回路を有する。第１および第２メモリ毎に、第１アドレス、第２アドレスおよび割付情報に基づいて第３アドレスを生成することで、半導体メモリのアクセス効率を向上でき、メモリシステムの性能を向上できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
Ｎ個の端子（Ｎは２以上の整数）を使用してデータの入出力が行われるメモリシステムにおいて、
所定単位でデータアクセスされるとともに、前記データを入出力するためのＭ個の端子（Ｍは１以上の整数、Ｍ＜Ｎ）を有する第１メモリと第２メモリとを含み、
前記第１メモリおよび前記第２メモリは、
Ｎ単位でのデータアクセスを行うための第１アドレスと、前記所定単位でのデータアクセスを行うための第２アドレスと、前記Ｎ個の端子にＭ個の端子を割り付ける割付情報と、に基づいて第３アドレスを生成するアドレス生成回路を有すること
を特徴とするメモリシステム。
【請求項２】
前記アドレス生成回路は、前記第２アドレスと前記割付情報に基づいて前記第１アドレスに所定値を加算する加算器を備えること
を特徴とする請求項１に記載のメモリシステム。
【請求項３】
前記アドレス生成回路は、
前記Ｍ個の端子を前記Ｎ個の端子の第１部分に割り付ける第１割付回路と、
前記Ｍ個の端子を前記Ｎ個の端子の第２部分に割り付ける第２割付回路と、
前記割付情報に基づいて第１割付回路の出力または前記第２割付回路の出力を選択する選択回路と
を備えることを特徴とする請求項１又は請求項２に記載のメモリシステム。
【請求項４】
アドレスに基づき第１ビット幅でデータアクセスされるメモリシステムにおいて
第２ビット幅でデータアクセスされる第１メモリと、
前記第２ビット幅でデータアクセスされる第２メモリと、
を含み、
前記アドレスと、前記第２ビット幅内でのアクセス開始位置を示す位置情報と、前記第１ビット幅と前記第２ビット幅との対応を示す対応情報とに基づいて、前記第１メモリおよび前記第２メモリをアクセスすること
を特徴とするメモリシステム。
【請求項５】
前記対応情報は、前記第１ビット幅の上位ビット部分または下位ビット部分が前記第２ビット幅に対応することを示す情報を含むこと
を特徴とする請求項４に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリを有するメモリシステムに関する。
【背景技術】
【０００２】
画像データ等の二次元データが半導体メモリに保持される場合、いわゆる水平アクセスや矩形アクセスが行われる。水平アクセスは、二次元に割り当てられたアドレスマップに対して、一方向に順次アクセスする手法である。矩形アクセスは、二次元に割り当てられたアドレスマップ上の矩形領域をアクセスする手法である。
【０００３】
矩形アクセスでは、アクセスする矩形領域の境界がアドレスの境界と一致しない場合、アクセス回数が増え、アクセス効率は低下する。アクセス効率の低下を防止するために、データを多数のバンクに順次に格納する手法が提案されている（例えば、特許文献１参照。）。また、アクセスされるデータを矩形領域に合わせてシフトするために、データ群毎にアドレスを変更する手法が提案されている（例えば、特許文献２参照。）。
【０００４】
一方、転送先のアクセス単位と転送元のアクセス単位が異なるときに効率よく転送を行う手法が提案されている（例えば、特許文献３参照。）。半導体メモリが積層されるマルチチップパッケージにおいて、データのビット幅を変更可能にするために、パッド配置を最適化する手法が提案されている（例えば、特許文献４参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１１２１６３号公報
【特許文献２】特開２００８−１５９１３１号公報
【特許文献３】特開平９−１１４７３０号公報
【特許文献４】特開２００３−３３８１７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したように、二次元データが単一の半導体メモリに格納されるときに、矩形領域のアクセス効率を向上する手法は提案されている。しかし、二次元データが複数の半導体メモリに交互に割り付けられるとき、矩形領域のアクセス効率を向上する手法は提案されていない。
【０００７】
本発明の目的は、データが複数の半導体メモリに交互に割り付けられるとき、半導体メモリのアクセス効率を向上し、メモリシステムの性能を向上することである。
【課題を解決するための手段】
【０００８】
本発明の一形態では、メモリシステムは、Ｎ個の端子（Ｎは２以上の整数）を使用してデータの入出力が行われるメモリシステムにおいて、所定単位でデータアクセスされるとともに、データを入出力するためのＭ個の端子（Ｍは１以上の整数、Ｍ＜Ｎ）を有する第１メモリと第２メモリとを含み、第１メモリおよび第２メモリは、Ｎ単位でのデータアクセスを行うための第１アドレスと、所定単位でのデータアクセスを行うための第２アドレスと、Ｎ個の端子にＭ個の端子を割り付ける割付情報とに基づいて第３アドレスを生成するアドレス生成回路を有する。
【発明の効果】
【０００９】
第１および第２メモリ毎に、第１アドレス、第２アドレスおよび割付情報に基づいて第３アドレスを生成することで、半導体メモリのアクセス効率を向上でき、メモリシステムの性能を向上できる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態におけるメモリシステムの例を示している。
【図２】別の実施形態におけるメモリシステムの例を示している。
【図３】図２に示した半導体メモリの例を示している。
【図４】図３に示したメモリコアおよびアドレス生成回路の例を示している。
【図５】図４に示したアドレス生成回路の例を示している。
【図６】図４に示したアドレス生成回路の例を示している。
【図７】図５および図６に示したアドレス生成回路の論理を示している。
【図８】図２に示したメモリシステム内の２つの半導体メモリのデータの割り付けの例を示している。
【図９】図８に示した２つの半導体メモリにおけるアドレスとデータの割り付けの例を示している。
【図１０】図９の太枠内の矩形読み出しアクセスを実行するときの半導体メモリの動作の例を示している。
【図１１】図９の太枠内の矩形書き込みアクセスを実行するときの半導体メモリの動作の例を示している。
【図１２】図２に示したメモリシステムに１つの半導体メモリが搭載されるときのアドレスとデータの割り付けの例を示している。
【図１３】図１２の太枠内の矩形読み出しアクセスを実行するときの半導体メモリの動作の例を示している。
【図１４】図１２の太枠内の矩形書き込みアクセスを実行するときの半導体メモリの動作の例を示している。
【図１５】別の実施形態におけるメモリシステムの例を示している。
【図１６】図１５に示した半導体メモリの例を示している。
【図１７】別の実施形態におけるメモリシステムの例を示している。
【図１８】図１７に示した半導体メモリにおけるアドレス生成回路の例を示している。
【図１９】図１７に示した半導体メモリにおけるアドレス生成回路の例を示している。
【図２０】図１８および図１９に示したアドレス生成回路の論理を示している。
【図２１】別の実施形態におけるメモリシステムの例を示している。
【発明を実施するための形態】
【００１１】
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を有する。太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”の付いている信号は、正論理を示している。先頭に”／”の付いている信号および末尾に”Ｘ”の付いている信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１２】
図１は、一実施形態におけるメモリシステムＭＳＹＳの例を示している。メモリシステムＭＳＹＳは、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。メモリシステムＭＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、メモリシステムＭＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、メモリシステムＭＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、メモリシステムＭＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態を有していてもよい。
【００１３】
メモリシステムＭＳＹＳは、複数の半導体メモリＭＥＭ（ＭＥＭ１−２）と、半導体メモリＭＥＭ１−２にアクセスするメモリコントローラＭＣＮＴとを有している。メモリコントローラＭＣＮＴは、半導体メモリＭＥＭ１−２のアクセスを制御するための専用コントローラでもよく、ＣＰＵ等の汎用コントローラでもよい。半導体メモリＭＥＭ１−２は、互いに同じ回路である。
【００１４】
メモリコントローラＭＣＮＴは、書き込みデータ信号ＬＤＴおよびバイトセレクト信号ＳＢを半導体メモリＭＥＭ１に出力し、読み出しデータ信号ＬＤＴを半導体メモリＭＥＭ１から受ける。また、メモリコントローラＭＣＮＴは、書き込みデータ信号ＵＤＴおよびバイトセレクト信号／ＳＢを半導体メモリＭＥＭ２に出力し、読み出しデータ信号ＵＤＴを半導体メモリＭＥＭ２から受ける。メモリコントローラＭＣＮＴは、アドレス信号ＡＤ１、ＡＤ２を、半導体メモリＭＥＭ１−２に共通に出力する。
【００１５】
例えば、データ信号ＬＤＴは、Ｍビット（１ビット以上）を有しており、メモリシステムＭＳＹＳで扱われるデータの下位部である。データ信号ＵＤＴは、Ｍビットを有しており、メモリシステムＭＳＹＳで扱われるデータの上位部である。そして、メモリコントローラＭＣＮＴは、Ｎビット（この例ではＭビットの２倍）のデータを半導体メモリＭＥＭ１−２に出力し、あるいは半導体メモリＭＥＭ１−２から受ける。例えば、半導体メモリＭＥＭ１−２を有するメモリシステムＭＳＹＳでは、図９に示すように、下位部Ｂ０−Ｂ３と上位部Ｂ４−Ｂ７とが、アドレスＡＤ１（ＣＡ１−０）を増加させながら交互に割り付けられる。
【００１６】
バイトセレクト信号ＳＢ、／ＳＢは、相補の信号である。この実施形態では、メモリコントローラＭＣＮＴは、低論理レベルのバイトセレクト信号ＳＢおよび高論理レベルのバイトセレクト信号／ＳＢを常に出力する。低論理レベルのバイトセレクト信号ＳＢを受けた半導体メモリＭＥＭ（この例ではＭＥＭ１）は、下位部のデータ信号ＬＤＴを受けることを認識する。高論理レベルのバイトセレクト信号／ＳＢを受ける半導体メモリＭＥＭ（この例ではＭＥＭ２）は、上位部のデータ信号ＵＤＴを受けることを認識する。
【００１７】
このように、バイトセレクト信号ＳＢ、／ＳＢは、Ｎビットのデータ信号ＬＤＴ、ＵＤＴを半導体メモリＭＥＭ１−２に割り付けるための情報ビットである。データ信号ＬＤＴ、ＵＤＴの割付情報ＳＢ、／ＳＢを半導体メモリＭＥＭ１−２にそれぞれ伝達することにより、後述するように、共通のアドレス信号ＡＤ１、ＡＤ２を受ける半導体メモリＭＥＭ１−２のデータアクセスを、個別に制御できる。
【００１８】
なお、バイトセレクト信号ＳＢ、／ＳＢは、半導体メモリＭＥＭ１−２にアクセスする間のみ、低論理レベルおよび高論理レベルにそれぞれ設定されてもよい。あるいは、メモリシステムＭＳＹＳがＳｏＣまたはＣｏＣの形態のとき、プログラム状態に応じてバイトセレクト信号ＳＢ、／ＳＢを生成するヒューズ回路を、ＳＯＣ上またはＣｏＣ上に形成してもよい。メモリシステムＭＳＹＳがＭＣＰ、ＳｉＰまたはＰｏＰの形態のとき、バイトセレクト信号ＳＢ、／ＳＢを伝達する信号線は、メモリコントローラＭＣＮＴに接続されることなく、パッケージ基板上で接地線および電源線にそれぞれ接続されてもよい。さらに、半導体メモリＭＥＭ１−２内に、バイトセレクト信号ＳＢ、／ＳＢを生成するモードレジスタ等の回路を形成し、バイトセレクト信号ＳＢ、／ＳＢの論理を設定するための割付情報を、メモリコントローラＭＣＮＴから半導体メモリＭＥＭ１−２に供給してもよい。
【００１９】
アドレス信号ＡＤ１は、Ｎビット単位でデータ信号ＬＤＴ、ＵＤＴをアクセスするために、半導体メモリＭＥＭ１−２に供給される。アドレス信号ＡＤ２は、アドレス信号ＡＤ１によりアクセスされる所定単位（例えば、Ｎビット）のデータ信号ＬＤＴ、ＵＤＴのアクセス開始位置を示す位置情報を含む。換言すれば、アドレス信号ＡＤ２は、アクセスすべきデータが、連続する２つのアドレス信号ＡＤ１を跨いでいるとき、１つのアドレス信号ＡＤ１のみを用いて一度にアクセスするために、アクセスされるデータの境界位置（シフト値）を示す。
【００２０】
例えば、データ信号ＬＤＴが１バイトＢ０であり、データ信号ＵＤＴが１バイトＢ１であるとする。アドレス信号ＡＤ２が”０”のとき、半導体メモリＭＥＭ１−２のメモリセルアレイＡＲＹ内のアドレス信号ＡＤ１に割り当てられた領域がアクセスされ、２バイトのデータ信号Ｂ０−Ｂ１が入力または出力される。
【００２１】
アドレスＡＤ２が”１”のとき、半導体メモリＭＥＭ１のメモリセルアレイＡＲＹ内のアドレスＡＤ１に”１”を加えたアドレスに割り当てられた領域と、半導体メモリＭＥＭ２のメモリセルアレイＡＲＹ内のアドレスＡＤ１に割り当てられた領域とが同時にアクセスされる。そして、アドレスＡＤ１に”１”を加えた領域のデータ信号Ｂ０と、アドレスＡＤ１の領域のデータ信号Ｂ１とが入力または出力される。
【００２２】
例えば、データ信号ＬＤＴが２バイトＢ０−Ｂ１であり、データ信号ＵＤＴが２バイトＢ２−Ｂ３であるとする。アドレス信号ＡＤ２が”０”のとき、半導体メモリＭＥＭ１−２のメモリセルアレイＡＲＹ内のアドレス信号ＡＤ１に割り当てられた領域がアクセスされ、４バイトのデータ信号Ｂ０−Ｂ３が入力または出力される。
【００２３】
アドレスＡＤ２が”１”のとき、半導体メモリＭＥＭ１のメモリセルアレイＡＲＹ内のアドレスＡＤ１に割り当てられた領域の一部と、アドレスＡＤ１に”１”を加えたアドレスに割り当てられた領域の一部とが同時にアクセスされる。そして、アドレスＡＤ１の領域のデータ信号Ｂ１−Ｂ３が入力または出力され、アドレスＡＤ１に”１”を加えた領域のデータ信号Ｂ０が入力または出力される。同様に、アドレスＡＤ２が”２”のとき、アドレスＡＤ１の領域のデータ信号Ｂ２−Ｂ３が入力または出力され、アドレスＡＤ１に”１”を加えた領域のデータ信号Ｂ０−Ｂ１が入力または出力される。アドレスＡＤ２が”３”のとき、アドレスＡＤ１の領域のデータ信号Ｂ３が入力または出力され、アドレスＡＤ１に”１”を加えた領域のデータ信号Ｂ０−Ｂ２が入力または出力される。
【００２４】
上記機能を実現するために、半導体メモリＭＥＭ０−１は、アドレス生成回路ＡＤＧＥＮをそれぞれ有している。半導体メモリＭＥＭ０−１のアドレス生成回路ＡＤＧＥＮは互いに同じ回路であるが、バイトセレクト信号ＳＢ、／ＳＢの値に応じて異なる動作を実行する。例えば、データ信号ＬＤＴが２バイトＢ０−Ｂ１であり、データ信号ＵＤＴが２バイトＢ２−Ｂ３であるとする。
【００２５】
低論理レベルのバイトセレクト信号ＳＢを受ける半導体メモリＭＥＭ１のアドレス生成回路ＡＤＧＥＮは、アドレス信号ＡＤ２が”０”のとき、メモリセルアレイＡＲＹ内のバイトデータＢ０−Ｂ１を保持するメモリ領域に対してアドレス信号ＡＤ１をアドレス信号ＡＤ３として出力する。アドレス信号ＡＤ２が”１”のとき、半導体メモリＭＥＭ１のアドレス生成回路ＡＤＧＥＮは、バイトデータＢ１を保持するメモリ領域に対してアドレス信号ＡＤ１をアドレス信号ＡＤ３として出力し、バイトデータＢ０を保持するメモリ領域に対してアドレス信号ＡＤ１に”１”を加えた値をアドレス信号ＡＤ３として出力する。アドレス信号ＡＤ２が”２”または”３”のとき、半導体メモリＭＥＭ１のアドレス生成回路ＡＤＧＥＮは、バイトデータＢ０−Ｂ１を保持するメモリ領域に対してアドレス信号ＡＤ１に”１”を加えた値をアドレス信号ＡＤ３として出力する。
【００２６】
一方、高論理レベルのバイトセレクト信号ＳＢを受ける半導体メモリＭＥＭ２のアドレス生成回路ＡＤＧＥＮは、アドレス信号ＡＤ２が”０”、”１”、”２”のいずれかのとき、メモリセルアレイＡＲＹ内のバイトデータＢ２−Ｂ３を保持するメモリ領域に対してアドレス信号ＡＤ１をアドレス信号ＡＤ３として出力する。アドレス信号ＡＤ２が”３”のとき、半導体メモリＭＥＭ２のアドレス生成回路ＡＤＧＥＮは、バイトデータＢ３を保持するメモリ領域に対してアドレス信号ＡＤ１をアドレス信号ＡＤ３として出力し、バイトデータＢ２を保持するメモリ領域に対してアドレス信号ＡＤ１に”１”を加えた値をアドレス信号ＡＤ３として出力する。
【００２７】
以上、この実施形態では、ＮビットのデータのＭビットをそれぞれ保持する複数の半導体メモリＭＥＭが搭載されるメモリシステムＭＳＹＳにおいて、２つのアドレスを跨ぐデータアクセスが生じるときにも、１つのアドレスを用いてデータをアクセスできる。この結果、半導体メモリＭＥＭのアクセス効率を向上でき、メモリシステムＭＳＹＳの性能を向上できる。
【００２８】
図２は、別の実施形態におけるメモリシステムＭＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリシステムＭＳＹＳは、例えば、携帯機器等のマイクロコンピュータシステムの一部を構成する。
【００２９】
メモリシステムＭＳＹＳは、図１と同様に、複数の半導体メモリＭＥＭ１−２と、半導体メモリＭＥＭ１−２にアクセスするメモリコントローラＭＣＮＴとを有している。メモリコントローラＭＣＮＴは、半導体メモリＭＥＭ１−２のアクセスを制御するための専用コントローラでもよく、ＣＰＵ等の汎用コントローラでもよい。メモリコントローラＭＣＮＴおよび半導体メモリＭＥＭ１−２は、システムバスＳＢＵＳを介して互いに接続されている。特に限定されないが、半導体メモリＭＥＭ１−２は、ＳＤＲＡＭであり、互いに同じ回路である。なお、半導体メモリＭＥＭ１−２は、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。
【００３０】
メモリコントローラＭＣＮＴは、チップセレクト信号／ＣＳ１および書き込みデータ信号ＤＴ０−３１を半導体メモリＭＥＭ１に出力し、読み出しデータ信号ＤＴ０−３１を半導体メモリＭＥＭ１から受ける。また、メモリコントローラＭＣＮＴは、チップセレクト信号／ＣＳ２および書き込みデータ信号ＤＴ３２−６３を半導体メモリＭＥＭ２に出力し、読み出しデータ信号ＤＴ３２−６３を半導体メモリＭＥＭ１−２から受ける。メモリコントローラＭＣＮＴは、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、コマンド信号ＣＭＤ、バンクアドレス信号ＢＡおよびアドレス信号ＡＤを、半導体メモリＭＥＭ１−２に共通に出力する。例えば、コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを含む。アドレス信号ＡＤは、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡおよび選択アドレス信号ＳＡを含む。
【００３１】
半導体メモリＭＥＭ１は、チップセレクト信号／ＣＳ１をチップセレクト端子／ＣＳで受ける。半導体メモリＭＥＭ１は、システムバスＳＢＵＳ上に伝達される３２ビットのデータ信号ＤＴ０−３１をデータ信号ＤＱ０−３１（バイトデータＢ０−Ｂ３）として記憶する。半導体メモリＭＥＭ２は、チップセレクト信号／ＣＳ２をチップセレクト端子／ＣＳで受ける。半導体メモリＭＥＭ２は、システムバスＳＢＵＳ上に伝達される３２ビットのデータ信号ＤＴ３２−６３をデータ信号ＤＱ０−３１（バイトデータＢ４−Ｂ７）として記憶する。
【００３２】
図３は、図２に示した半導体メモリＭＥＭ（ＭＥＭ１−２）の例を示している。特に限定されないが、半導体メモリＭＥＭ１−２は、動画像データを記憶するためにメモリシステムＭＳＹＳに搭載される。半導体メモリＭＥＭは、クロックバッファ１０、アドレスバッファ１２、コマンドデコーダ１４、データ入出力回路１６、アドレス制御回路１８、モードレジスタ２０、メモリコア制御回路２２、バス制御回路２４、メモリコア２６およびアドレス生成回路ＡＤＧＥＮ（ＡＤＧＥＮａ−ｄ）を有している。半導体メモリＭＥＭは、セルフリフレッシュ動作を自動的に実行するためのリフレッシュタイマ、リフレッシュアドレスカウンタ等を有していてもよい。
【００３３】
クロックバッファ１０は、クロックイネーブル信号ＣＫＥの高レベル期間に、クロック信号ＣＬＫを内部クロック信号ＩＣＬＫとして出力する。内部クロック信号ＩＣＬＫは、コマンドデコーダ１４、データ入出力回路１６、アドレス制御回路１８等のクロック同期回路に供給される。
【００３４】
アドレスバッファ１２は、コマンドデコーダ１４で受けるロウアドレスストローブ信号／ＲＡＳが低論理レベルＬのときに内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してバンクアドレス信号ＢＡおよびロウアドレスＲＡを受ける。アドレスバッファ１２は、コマンドデコーダ１４で受けるコラムアドレスストローブ信号／ＣＡＳが低論理レベルＬのときに内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して、バンクアドレス信号ＢＡ、コラムアドレス信号ＣＡおよび選択アドレス信号ＳＡを受ける。アドレスバッファ１２は、受けたアドレスをアドレス制御回路１８に出力する。
【００３５】
コマンドデコーダ１４は、コマンド端子を介してコマンド信号ＣＭＤを受け、受けた信号を解読し、メモリコア２６を動作させるための内部コマンド信号ＩＣＭＤおよびモードレジスタ２０を設定するためのモードレジスタ設定信号ＭＲＳを出力する。内部コマンド信号は、アクティブコマンド信号ＡＣＴ、読み出しコマンド信号ＲＤ、書き込みコマンド信号ＷＲ、プリチャージ信号ＰＲＥおよびリフレッシュコマンド信号ＲＥＦを含む。
【００３６】
データ入出力回路１６は、例えば、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期してデータ信号ＤＱ（ＤＱ０−３１）をラッチし、ラッチした信号をデータバスＤＢに出力する。データ入出力回路２０は、例えば、内部クロック信号ＩＣＬＫの立ち上がりエッジに同期して、データバスＤＢ上の読み出しデータ信号をデータ信号ＤＱとして出力する。
【００３７】
アドレス制御回路１８は、アドレスバッファ１２から供給されるアドレス信号をバンクアドレス信号ＢＡ、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡおよび選択アドレス信号ＳＡとして出力する。また、アドレス制御回路１８は、アドレスバッファ１２からのアドレス信号をモードレジスタ２０に出力する。
【００３８】
モードレジスタ２０は、モードレジスタ設定信号ＭＲＳに同期してアドレス信号を受け、受けたアドレス信号の値を、動作モード等を設定するためのレジスタに設定する。例えば、バイトセレクトビットＳＢ、バースト長ＢＬおよびデータレイテンシＣＬ等の情報が、モードレジスタ２０に格納される。
【００３９】
バイトセレクトビットＳＢが低論理レベルに設定されているとき、半導体メモリＭＥＭは、システムバスＳＢＵＳ上のデータ信号ＤＴ０−６３の下位部分ＤＴ０−３１を記憶するために動作する。バイトセレクトビットＳＢが高論理レベルに設定されているとき、半導体メモリＭＥＭは、システムバスＳＢＵＳ上のデータ信号ＤＴ０−６３の上位部分ＤＴ３２−６３を記憶するために動作する。このように、バイトセレクトビットＳＢは、半導体メモリＭＥＭのデータ端子ＤＱ０−３１を、データ信号ＤＴ０−６３の下位部分ＤＴ０−３１または上位部分ＤＴ３２−６３に割り付けるための情報を含んでいる。換言すれば、バイトセレクトビットＳＢは、半導体メモリＭＥＭのデータ端子ＤＱ０−３１と、下位部分ＤＴ０−３１または上位部分ＤＴ３２−６３との対応を示す情報を含んでいる。
【００４０】
バースト長ＢＬは、１回の読み出しコマンドＲＤに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドＷＲに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。データレイテンシＣＬは、読み出しコマンドを受けてから最初の読み出しデータ信号ＤＱが出力されるまでのクロックサイクル数である。
【００４１】
メモリコア制御回路２２は、内部コマンド信号ＩＣＭＤ（ＡＣＴ、ＲＤ、ＷＲ、ＰＲＥ、ＲＥＦ）に応じて、メモリコア２６の動作を制御する制御信号ＣＮＴ（タイミング信号）を出力する。一部の制御信号ＣＮＴの出力タイミングおよび出力回数は、データレイテンシＣＬおよびバースト長ＢＬに応じて変化する。
【００４２】
バス制御回路２４は、例えば、読み出し動作時に動作する並列直列変換回路および書き込み動作時に動作する直列並列変換回路を有する。並列直列変換回路は、メモリコア２６からデータバスＤＢに出力される並列の読み出しデータを直列データに変換し、データバスＤＢに順次に出力する。直列並列変換回路は、データバスＤＢに順次に供給される直列の書き込みデータを並列データに変換し、メモリコア２６に出力する。
【００４３】
メモリコア２６は、メモリセルアレイＡＲＹ、ロウデコーダＸＤＥＣ、コラムデコーダＹＤＥＣ、プリチャージ回路ＰＲＥ、センスアンプＳＡ、コラムスイッチＣＳＷ、リードアンプＲＡおよびライトアンプＷＡを有している。特に限定されないが、メモリコア２６は、バンクアドレス信号ＢＡに応じて選択される複数のバンクを有している。図３に示したメモリコア２６は、バンクの１つを示している。
【００４４】
メモリセルアレイＡＲＹは、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続される複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続される複数のビット線対ＢＬＺ、ＢＬＸとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬＺ（またはＢＬＸ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧と同じである。
【００４５】
ロウデコーダＸＤＥＣは、読み出し動作、書き込み動作およびリフレッシュ動作時にアクセスされるメモリセルＭＣに接続されたワード線ＷＬを選択するために、ロウアドレス信号ＲＡをデコードする。コラムデコーダＹＤＥＣは、読み出し動作および書き込み動作時にアクセスされるメモリセルＭＣに接続されたビット線ＢＬＺ、ＢＬＸおよびコラムスイッチＣＳＷを選択するために、コラムアドレス信号ＣＡをデコードする。
【００４６】
プリチャージ回路ＰＲＥは、動作していないセンスアンプＳＡに接続されたビット線対ＢＬＺ、ＢＬＸをプリチャージ電圧に設定する。センスアンプＳＡは、読み出し動作、書き込み動作およびリフレッシュ動作時に動作し、ビット線ＢＬＺ、ＢＬＸの電圧差を増幅する。コラムスイッチＣＳＷは、読み出し動作および書き込み動作時に、コラムデコーダＹＤＥＣからのコラム線信号に応じて、ビット線対ＢＬＺ、ＢＬＸをリードアンプＲＡまたはライトアンプＷＡに接続する。
【００４７】
リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータの信号レベルを増幅し、その論理をラッチする。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬＺ、ＢＬＸに供給する。
【００４８】
アドレス生成回路ＡＤＧＥＮ（ＡＤＧＥＮａ−ｄ）は、バイトセレクトビットＳＢおよび選択アドレス信号ＳＡの論理値に応じて、コラムアドレス信号ＣＡの値に”１”を加えるか否かを判断する機能を有している。アドレス生成回路ＡＤＧＥＮは、演算により生成したコラムアドレス信号ＣＡをシフトコラムアドレス信号ＳＣＡとしてメモリコア２６に出力する。アドレス生成回路ＡＤＧＥＮの例は図４から図７に示す。
【００４９】
図４は、図３に示したメモリコア２６およびアドレス生成回路ＡＤＧＥＮの例を示している。アドレス生成回路ＡＤＧＥＮは、半導体メモリＭＥＭのデータ端子ＤＱ０−７、ＤＱ８−１５、ＤＱ１６−２３、ＤＱ２４−３１にそれぞれ対応する４つのアドレス生成回路ＡＤＧＥＮａ−ｄを有している。すなわち、アドレス生成回路ＡＤＧＥＮａ−ｄは、バイトデータＤ０−Ｄ３毎（またはバイトデータＤ４−Ｄ７毎）に形成される。アドレス生成回路ＡＤＧＥＮａ−ｄは、バイトデータＤ０−Ｄ３（またはバイトデータＤ４−Ｄ７）に対応するメモリセルアレイＡＲＹａ−ｄをアクセスするために、コラムデコーダＹＤＥＣにシフトコラムアドレス信号ＳＣＡ（ＳＣＡ０−７）をそれぞれ出力する。上述したように、半導体メモリＭＥＭは、バイトセレクトビットＳＢの論理に応じて、下位バイト群Ｄ０−Ｄ３または上位バイト群Ｄ４−Ｄ７を記憶する。
【００５０】
図５は、図４に示したアドレス生成回路ＡＤＧＥＮａ、ＡＤＧＥＮｂの例を示している。アドレス生成回路ＡＤＧＥＮａは、３２ビットのデータのうち最下位のバイトデータＢ０またはＢ４を記憶するメモリセルアレイＡＲＹａ（図４）に対応する。アドレス生成回路ＡＤＧＥＮｂは、３２ビットのデータＤＱ０−３１の下位から２バイト目のバイトデータＢ１またはＢ５を記憶するメモリセルアレイＡＲＹｂ（図４）に対応する。
【００５１】
アドレス生成回路ＡＤＧＥＮａは、アドレスシフトロジックＳＡＳＬ（Ｂ０）、ＳＡＳＬ（Ｂ４）、選択回路ＳＥＬおよび加算器ＡＤＤＲを有している。アドレスシフトロジックＳＡＳＬ（Ｂ０）は、選択アドレス信号ＳＡ０−２の論理に応じてシフト信号ＬＳＦＴを出力する。アドレスシフトロジックＳＡＳＬ（Ｂ４）は、選択アドレス信号ＳＡ０−２の論理に応じてシフト信号ＵＳＦＴを出力する。
【００５２】
選択回路ＳＥＬは、バイトセレクトビットＳＢが低論理レベルのとき、すなわち、データ端子ＤＱ０−３１がシステムバスＳＢＵＳの下位バイト群Ｂ０−Ｂ３（ＤＴ０−３１）に割り付けられているとき、シフト信号ＬＳＦＴを加算器ＡＤＤＲに出力する。選択回路ＳＥＬは、バイトセレクトビットＳＢが高論理レベルのとき、すなわち、データ端子ＤＱ０−３１がシステムバスＳＢＵＳの上位バイト群Ｂ４−Ｂ７（ＤＴ３２−６３）に割り付けられているとき、シフト信号ＵＳＦＴを加算器ＡＤＤＲに出力する。このように、アドレスシフトロジックＳＡＳＬ（Ｂ０）、ＳＡＳＬ（Ｂ４）は、半導体メモリＭＥＭのデータ端子ＤＱ０−３１をメモリシステムＭＳＹＳのデータ端子ＤＴ０−３１またはＤＴ３２−６３に割り付ける割付回路としても機能する。
【００５３】
加算器ＡＤＤＲは、選択回路ＳＥＬにより選択されたシフト信号ＬＳＦＴまたはＵＳＦＴが低論理レベルのとき、コラムアドレス信号ＣＡ０−７をシフトコラムアドレス信号ＳＣＡ０−７として出力する。加算器ＡＤＤＲは、選択回路ＳＥＬにより選択されたシフト信号ＬＳＦＴまたはＵＳＦＴが高論理レベルのとき、コラムアドレス信号ＣＡ０−７の値に”１”を加え、シフトコラムアドレス信号ＳＣＡ０−７として出力する。
【００５４】
アドレス生成回路ＡＤＧＥＮｂは、アドレスシフトロジックＳＡＳＬ（Ｂ１）、ＳＡＳＬ（Ｂ５）の論理が、アドレスシフトロジックＳＡＳＬ（Ｂ０）、ＳＡＳＬ（Ｂ４）の論理と異なることを除き、アドレス生成回路ＡＤＧＥＮａと同じである。
【００５５】
図６は、図４に示したアドレス生成回路ＡＤＧＥＮｃ、ＡＤＧＥＮｄの例を示している。アドレス生成回路ＡＤＧＥＮｃは、３２ビットのデータのうち最下位から３番目のバイトデータＢ２またはＢ６を記憶するメモリセルアレイＡＲＹｃ（図４）に対応する。アドレス生成回路ＡＤＧＥＮｄは、３２ビットのデータＤＱ０−３１の最上位のバイトデータＢ３またはＢ７を記憶するメモリセルアレイＡＲＹｄ（図４）に対応する。
【００５６】
アドレス生成回路ＡＤＧＥＮｃは、アドレスシフトロジックＳＡＳＬ（Ｂ２）、ＳＡＳＬ（Ｂ６）の論理が、図５に示したアドレスシフトロジックＳＡＳＬ（Ｂ０）、ＳＡＳＬ（Ｂ４）の論理と異なることを除き、アドレス生成回路ＡＤＧＥＮａと同じである。
【００５７】
アドレス生成回路ＡＤＧＥＮｄは、アドレスシフトロジックＳＡＳＬ（Ｂ３）、選択回路ＳＥＬおよび加算器ＡＤＤＲを有している。アドレスシフトロジックＳＡＳＬ（Ｂ３）は、選択アドレス信号ＳＡ０−２の論理に応じてシフト信号ＬＳＦＴを出力する。選択回路ＳＥＬは、バイトセレクトビットＳＢが低論理レベルのとき、シフト信号ＬＳＦＴを加算器ＡＤＤＲに出力し、バイトセレクトビットＳＢが高論理レベルのとき、低論理レベルに固定されたシフト信号ＵＳＦＴを加算器ＡＤＤＲに出力する。加算器ＡＤＤＲの動作は、図５と同じである。
【００５８】
図７は、図５および図６に示したアドレス生成回路ＡＤＧＥＮａ−ｄの論理を示している。図中の論理０および論理１は、選択回路ＳＥＬの出力レベルを示している。”ＳＡＳ  Ｌｏｇｉｃ”に示した演算式は、アドレスシフトロジックＳＡＳＬの論理を示している。
【００５９】
アドレス生成回路ＡＤＧＥＮａ−ｄは、バイトセレクトビットＳＢが低論理レベルＬのとき、メモリセルアレイＡＲＹに下位のバイトデータＢ０−Ｂ３を保持するために動作する。アドレス生成回路ＡＤＧＥＮａ−ｄは、バイトセレクトビットＳＢが高論理レベルＨのとき、メモリセルアレイＡＲＹに上位のバイトデータＢ４−Ｂ７を保持するために動作する。
【００６０】
バイトセレクトビットＳＢが低論理レベルＬのとき、選択アドレス信号ＳＡ０−２の論理が”０”（ＬＬＬ）から”４”（ＨＬＬ）に増えるにしたがって、論理１を出力する選択回路ＳＥＬの数が順次に増えていく。バイトセレクトビットＳＢが高論理レベルＨのとき、選択アドレス信号ＳＡ０−２の論理が”４”（ＨＬＬ）から”７”（ＨＨＨ）に増えるにしたがって、論理１を出力する選択回路ＳＥＬの数が順次に増えていく。
【００６１】
図８は、図２に示したメモリシステム内の２つの半導体メモリＭＥＭ１−２のデータの割り付けの例を示している。各半導体メモリＭＥＭ１−２のモードレジスタ２０のバイトセレクトビットＳＢは、例えば、メモリシステムＭＳＹＳの起動時の初期化処理により設定される。この実施形態では、モードレジスタ２０のバイトセレクトビットＳＢに低論理レベルＬが設定された半導体メモリＭＥＭ１には、下位のバイトデータＢ０−Ｂ３（ＤＴ０−３１）が割り付けられる。モードレジスタ２０のバイトセレクトビットＳＢに高論理レベルＨが設定された半導体メモリＭＥＭ２には、上位のバイトデータＢ４−Ｂ７（ＤＴ３２−６３）が割り付けられる。
【００６２】
図９は、図８に示した２つの半導体メモリＭＥＭ１−２におけるアドレスとデータの割り付けの例を示している。なお、図９では、説明を分かりやすくするために、二次元データの最小限のメモリマップを示している。特に限定されないが、図９の小さい矩形は、１画素のデータを記憶する１バイトのデータ領域ＤＡを示している。各データ領域ＤＡの枠内には、割り付けられているコラムアドレスＣＡ（ＳＣＡ）の番号（００から０７）と、割り付けられているバイトデータＢの番号（０−７）を示している。例えば、二次元データは、画面に表示する画像データである。３つのデータ領域ＤＡにより、カラー画像の輝度信号Ｙと色差信号Ｃｂ、Ｃｒが記憶され、あるいはカラー画像のＲＧＢ階調信号が記憶される。
【００６３】
一般に、画像データを処理するメモリシステムＭＳＹＳでは、画面に表示する画像データを絶え間なくアクセスするため水平アクセスと、所定の矩形領域の画像データをアクセスする矩形アクセスとが行われる。例えば、メモリシステムＭＳＹＳのメモリマップでは、画面上の画素領域が所定の大きさの矩形に分割され、半導体メモリＭＥＭ１−２の記憶領域が交互に割り付けられる。特に限定されないが、分割される所定の大きさは、４行×４列の１６バイトのデータ領域ＤＡ（単位アクセス領域）である。
【００６４】
図９では、左から右に向け、かつ上の行から下の行に向けてコラムアドレスＣＡが増加し、半導体メモリＭＥＭ１−２が左右方向に交互に割り付けられている。１つのコラムアドレスＣＡにより、半導体メモリＭＥＭ毎に４バイト（Ｂ０−Ｂ３またはＢ４−Ｂ７）のデータがアクセスされる。１６バイトのデータ領域ＤＡを含む単位アクセス領域は、４つのコラムアドレスＣＡによりアクセスされる。太枠で示した領域は、図１０および図１１でアクセスされる矩形領域を示している。
【００６５】
図１０は、図９の太枠内の矩形読み出しアクセスを実行するときの半導体メモリの動作の例を示している。この例では、予め、バースト長ＢＬは”１”に設定され、データレイテンシＣＬは”２”に設定されている。アクセスは、バンク０のみ（バンクアドレス信号ＢＡ１−０＝０）を用いて実行される。データ端子ＤＱ０−６３に出力される読み出しデータには、データが記憶されているメモリセルＭＣのコラムアドレスＣＡ（＝ＳＣＡ）の番号を示している。クロック信号ＣＬＫ、コマンド信号ＣＭＤ、アドレス信号ＡＤ０−１１およびバンクアドレス信号ＢＡ１−０は、半導体メモリＭＥＭ１−２に共通に供給される。図８に示したように、半導体メモリＭＥＭ１のバイトセレクトビットＳＢは、低論理レベルに設定され、半導体メモリＭＥＭ２のバイトセレクトビットＳＢは、高論理レベルに設定されている。
【００６６】
まず、通常のＳＤＲＡＭと同様に、メモリコントローラＭＣＮＴは、１番目のクロック信号ＣＬＫに同期して、アクティブコマンドＡＣＴとともにアドレス端子ＡＤ０−１１にロウアドレスＲＡ０−１１を供給する（図１０（ａ））。次に、メモリコントローラＭＣＮＴは、４番目のクロック信号ＣＬＫに同期して、読み出しコマンドＲＤとともにアドレス端子ＡＤ０−７にコラムアドレスＣＡ０−７（＝００）を供給し、アドレス端子Ａ８−９、Ａ１１に選択アドレス信号ＳＡ０−１、ＳＡ２を供給する（図１０（ｂ））。なお、アドレス端子Ａ１０にオートプリチャージ機能が割り付けられている場合、アドレス端子Ａ１０は、低論理レベルＬに設定される。
【００６７】
この後、メモリコントローラＭＣＮＴは、５番目から７番目のクロック信号ＣＬＫに同期して、読み出しコマンドＲＤとともにコラムアドレス信号ＣＡ０−７（＝０２、０４、０６）および選択アドレス信号ＳＡ０−２を順次に供給する（図１０（ｃ、ｄ、ｅ））。
【００６８】
図９に太枠で示した矩形領域では、コラムアドレスＣＡ１−０＝００のバイトデータＢ２−Ｂ３、Ｂ４−Ｂ７と、コラムアドレスＣＡ１−０＝０１のバイトデータＢ０−Ｂ１がアクセスされる。換言すれば、アクセスするデータ領域を右側に２つシフトするために、選択アドレス信号ＳＡ２−０は、２進数で”２”を示す”ＬＨＬ”に設定される。このように、選択アドレス信号ＳＡ２−０は、コラムアドレスＣＡによりアクセスされる３２ビットのデータ（バイトデータＢ０−Ｂ３またはＢ４−Ｂ７）のアクセス開始位置を示す位置情報を含む。
【００６９】
さらに、メモリコントローラＭＣＮＴは、８番目のクロック信号ＣＬＫに同期して、プリチャージコマンドＰＲＥを供給する（図１０（ｆ））。読み出しデータは、データレイテンシＣＬ（＝２）にしたがって、読み出しコマンドＲＤから２クロック後に順次に出力される（図１０（ｇ、ｈ、ｉ、ｊ））。このとき、バイトデータＢ０−Ｂ１（ＤＴ０−１５）は、選択アドレス信号ＳＡ２−０の論理にしたがって、半導体メモリＭＥＭに供給されるコラムアドレス信号ＣＡに”１”を加えたアドレス領域から読み出される（図１０（ｋ））。バイトデータＢ２−Ｂ７（ＤＴ１６−６３）も、選択アドレス信号ＳＡ２−０の論理にしたがって、半導体メモリＭＥＭに供給されるコラムアドレス信号ＣＡの領域から読み出される（図１０（ｌ））。
【００７０】
以上のアクセス動作により、図９に示した３つの単位アクセス領域に跨る矩形領域に記憶されている矩形データを、最小限のクロックサイクルで読み出すことができる。特に、バイトデータＢ０−Ｂ７が複数の半導体メモリＭＥＭ１−２に割り付けられるときに、半導体メモリＭＥＭ１−２のアクセスアドレスを、選択アドレス信号ＳＡ０−２の論理に応じて、互いに独立してシフトできる。具体的には、図９の太枠内の矩形アクセスでは、半導体メモリＭＥＭ１は、バイトデータＢ０−Ｂ１とＢ２−Ｂ３を異なるアクセスアドレスＣＡを用いてアクセスする。一方、半導体メモリＭＥＭ２は、バイトデータＢ４−Ｄ７を同じアクセスアドレスＣＡを用いてアクセスする。
【００７１】
図１１は、図９の太枠内の矩形書き込みアクセスを実行するときの半導体メモリの動作の例を示している。図１０と同じ動作については、詳細な説明は省略する。この例では、図１０の読み出しコマンドＲＤの代わりに書き込みコマンドＷＲが半導体メモリＭＥＭ１−２に供給される（図１１（ａ））。また、書き込みデータは、書き込みコマンドＷＲとともに、半導体メモリＭＥＭ１−２に供給される（図１１（ｂ））。アクセスは、バンク０のみ（バンクアドレスＢＡ０−１＝０）を用いて実行される。データ端子ＤＱ０−６３に供給される書き込みデータには、データが書き込むメモリセルＭＣのコラムアドレスＣＡ（ＳＣＡ）の番号を示している。
【００７２】
書き込み動作においても、バイトデータＢ０−Ｂ１（ＤＴ０−１５）は、選択アドレス信号ＳＡ２−０の論理にしたがって、コラムアドレス信号ＣＡに”１”を加えたアドレス領域に書き込まれる（図１１（ｃ））。これにより、読み出し動作と同様に、図９に示した３つの単位アクセス領域に跨る矩形領域に、画像データを最小限のクロックサイクルで書き込むことができる。
【００７３】
図１２は、図２に示したメモリシステムＭＳＹＳに１つの半導体メモリＭＥＭ１のみが搭載されるときのアドレスとデータの割り付けの例を示している。図１２においても、説明を分かりやすくするために、画像データを表示する画面の最小限の割付マップを示している。１つの半導体メモリＭＥＭ１にデータが保持されるため、各データ領域ＤＡは、１６個のコラムアドレスＣＡ００−ＣＡ１５と、バイトデータＢ０−Ｂ３の組み合わせのいずれかに割り付けられる。この例では、４行×４列の１６個のデータ領域ＤＡ（単位アクセス領域）は、４つのコラムアドレスＣＡ（例えば、ＣＡ００、ＣＡ０４、ＣＡ０８、ＣＡ１２）に割り付けられている。半導体メモリＭＥＭ１は、図３と同じである。太枠で示した領域は、図１３および図１４において、アクセスされる矩形領域を示している。
【００７４】
図１３は、図１２の太枠内の矩形読み出しアクセスを実行するときの半導体メモリＭＥＭの動作の例を示している。図１０と同じ動作については、詳細な説明は省略する。半導体メモリＭＥＭのモードレジスタ２０のバイトセレクトビットＳＢは、予め低論理レベルＬに設定される。この例では、バースト長ＢＬが”２”に設定されるため、読み出しコマンドＲＤは、１クロックサイクルおきに供給される。コラムアドレス信号ＣＡは、図１２に示した太枠内の各行の先頭アドレス（０１、０５、０９、１３）が順次に設定される。
【００７５】
図１２に太枠で示した矩形領域では、コラムアドレスＣＡ１−０＝０１のバイトデータＢ１−Ｂ３と、コラムアドレスＣＡ１−０＝１０のバイトデータＢ０−Ｂ３と、コラムアドレスＣＡ１−０＝１１のバイトデータＢ０とがアクセスされる。換言すれば、アクセスするデータ領域を右側に１つシフトするために、選択アドレス信号ＳＡ２−０は、２進数で”１”を示す”ＬＬＨ”に設定される。
【００７６】
バイトセレクトビットＳＢが低論理レベルＬのため、図５および図６に示したアドレス生成回路ＡＤＧＥＮの選択回路ＳＥＬは、アドレスシフトロジックＳＡＳＬ（Ｂ０）、（Ｂ１）、（Ｂ２）、（Ｂ３）の論理演算により生成されるシフト信号ＬＳＦＴを選択する。そしてシフト信号ＬＳＦＴの値にそれぞれ応じて、コラムアドレスＣＡを”１”増加するか否かが、バイトデータＢ０−Ｂ３毎に決まる。具体的には、選択アドレス信号ＳＡ２−０が”ＬＬＨ”のため、図７に示したように、バイトデータＢ０に対応するコラムアドレスＣＡのみに”１”が加えられる。
【００７７】
６番目のクロック信号ＣＬＫに同期して、コラムアドレスＣＡ０１に対応する記憶領域からバイトデータＢ１−Ｂ３が読み出され、コラムアドレスＣＡ０２に対応する記憶領域からバイトデータＢ０が読み出される（図１３（ａ））。バースト長ＢＬが”２”に設定されているため、読み出しコマンドＲＤに応答して、データは２回連続して出力される。このために、７番目のクロックサイクルでは、半導体メモリＭＥＭ内でコラムアドレスＣＡが”１”増加される。そして、コラムアドレスＣＡ０２に対応する記憶領域からバイトデータＢ１−Ｂ３が読み出され、コラムアドレスＣＡ０３に対応する記憶領域からバイトデータＢ０が読み出される（図１３（ｂ））。
【００７８】
以降の読み出し動作も、最初の読み出し動作と同様に実行される。すなわち、バイトデータＢ０のみがコラムアドレスＣＡに”１”を加えた記憶領域から読み出される。このように、メモリシステムＭＳＹＳに１つの半導体メモリＭＥＭが搭載されるときも、２つの単位アクセス領域に跨る矩形領域に記憶されている画像データを、最小限のクロックサイクルで読み出すことができる。
【００７９】
図１４は、図１２の太枠内の矩形書き込みアクセスを実行するときの半導体メモリの動作の例を示している。図１１および図１３と同じ動作については、詳細な説明は省略する。この例では、図１３の読み出しコマンドＲＤの代わりに書き込みコマンドＷＲが半導体メモリＭＥＭに供給される（図１４（ａ））。書き込み動作は、バースト長ＢＬが”２”に設定されていること、書き込みコマンドＷＲが１クロックサイクルおきに供給されることを除き、図１１と同じである。
【００８０】
書き込み動作においても、バイトデータＢ０は、選択アドレス信号ＳＡ２−０の論理（ＬＬＨ）にしたがって、コラムアドレス信号ＣＡに”１”を加えたアドレス領域に書き込まれる（図１４（ｂ））。これにより、読み出し動作と同様に、２つの単位アクセス領域に跨る矩形領域に記憶されている画像データを、最小限のクロックサイクルで書き込むことができる。
【００８１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。すなわち、二次元データを記憶する単位アクセス領域が、複数の半導体メモリＭＥＭ１−２に交互に割り付けられる場合に、アクセスする矩形領域の境界が単位アクセス領域の途中に設定されるときにも、１つのアドレスＣＡを用いてデータをアクセスできる。この結果、半導体メモリＭＥＭ１−２のアクセス効率を向上でき、メモリシステムＭＳＹＳの性能を向上できる。
【００８２】
さらに、シフトコラムアドレス信号ＳＣＡを生成するアドレス生成回路ＡＤＧＥＮは、下位バイト群Ｄ０−Ｄ３用のシフト信号ＬＳＦＴと上位バイト群Ｄ４−Ｄ７用のシフト信号ＵＳＦＴをそれぞれ生成するアドレスシフトロジックＳＡＳＬと、選択回路ＳＥＬを有する。そして、データ端子ＤＱの割付を示すバイトセレクトビットＳＢに応じて選択回路ＳＥＬによりシフト信号ＬＳＦＴ、ＵＳＦＴの一方を選択し、選択したシフト信号によりシフトコラムアドレス信号ＳＣＡを生成する。これにより、半導体メモリＭＥＭ１−２に共通で、かつ個別に動作するアドレス生成回路ＡＤＧＥＮを簡易に形成できる。
【００８３】
バイトセレクトビットＳＢをモードレジスタ２０により設定することで、バイトセレクトビットＳＢ用の外部端子を不要にでき、システムバスＳＢＵＳ上に配線されるバイトセレクトビットＳＢ用の信号線を不要にできる。レイアウトサイズが大きい外部端子を不要にできるため、半導体メモリＭＥＭ１−２のチップサイズを小さくできる。この結果、半導体メモリＭＥＭ１−２およびメモリシステムＭＳＹＳのコストを削減できる。
【００８４】
図１５は、別の実施形態におけるメモリシステムの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭ１−２は、図１と同様に、メモリコントローラＭＣＮＴからの相補のバイトセレクト信号ＳＢ、／ＳＢを、バイトセレクト端子ＳＢでそれぞれ受ける。このために、バイトセレクト信号線ＳＢ、／ＳＢがシステムバスＳＢＵＳ上に配線される。その他の構成は、半導体メモリＭＥＭ１−２が異なることを除き、図２と同じである。なお、この実施形態では、モードレジスタ２０Ａ（図１６）を半導体メモリＭＥＭ１−２毎に設定する必要がない。このため、半導体メモリＭＥＭ１−２に共通のチップセレクト信号／ＣＳ（／ＣＳ１−２のいずれか）を供給してもよい。これにより、システムバスＳＢＵＳの配線数を最小限にできる。
【００８５】
図１６は、図１５に示した半導体メモリＭＥＭ（ＭＥＭ１−２）の例を示している。図３と同じ要素については、詳細な説明は省略する。半導体メモリＭＥＭは、モードレジスタ２０Ａが、図３に示したモードレジスタ２０と相違している。また、半導体メモリＭＥＭは、バイトセレクト端子ＳＢを有している。その他の構成は、図３と同じである。
【００８６】
この実施形態では、バイトセレクトビットＳＢの論理は、モードレジスタ２０Ａにより設定されるのではなく、半導体メモリＭＥＭの外部から供給される。モードレジスタ２０Ａは、バイトセレクトビットＳＢを持たないことを除き、図３に示したモードレジスタ２０と同じである。バイトセレクト端子ＳＢに供給されるバイトセレクト信号ＳＢは、アドレス生成回路ＡＤＧＥＮに供給される。図１５に示したメモリシステムＭＳＹＳの動作は、図１０、図１１、図１３、図１４と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００８７】
図１７は、別の実施形態におけるメモリシステムＭＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリシステムＭＳＹＳは、例えば、携帯機器等のマイクロコンピュータシステムの一部を構成する。
【００８８】
メモリシステムＭＳＹＳは、複数の半導体メモリＭＥＭ（ＭＥＭ１−４）と、半導体メモリＭＥＭにアクセスするメモリコントローラＭＣＮＴとを有している。この実施形態では、図２に示したシステムバスＳＢＵＳにチップセレクト信号線／ＣＳ３−４およびデータ線ＤＴ６４−１２７が追加されている。
【００８９】
各半導体メモリＭＥＭは、モードレジスタ２０にバイトセレクトビットＳＢ１−２が設定されることと、４ビットの選択アドレス信号ＳＡ０−３を受けることと、アドレス生成回路ＡＤＧＥＮの回路構成が異なることを除き、図３と同じである。
【００９０】
４つの半導体メモリＭＥＭを用いるため、データのバス幅は１２８ビットである。コマンド信号ＣＭＤは、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥを含む。アドレス信号ＡＤは、ロウアドレス信号ＲＡ、コラムアドレス信号ＣＡおよび選択アドレス信号ＳＡを含む。選択アドレス信号ＳＡは、アドレス信号ＡＤとして割り付けることができないとき、専用の信号線によりメモリコントローラＭＣＮＴから半導体メモリＭＥＭ１−４に供給されてもよい。
【００９１】
メモリコントローラＭＣＮＴは、半導体メモリＭＥＭのアクセスを制御するための専用コントローラでもよく、ＣＰＵ等の汎用コントローラでもよい。メモリコントローラＭＣＮＴおよび半導体メモリＭＥＭは、システムバスＳＢＵＳを介して互いに接続されている。特に限定されないが、半導体メモリＭＥＭは、ＳＤＲＡＭであり、互いに同じ回路である。なお、半導体メモリＭＥＭは、クロック信号ＣＬＫに同期して動作するが、クロック信号ＣＬＫに非同期で動作してもよい。
【００９２】
図１８は、図１７に示した半導体メモリＭＥＭ１−４におけるアドレス生成回路ＡＤＧＥＮａ−ｂの例を示している。アドレス生成回路ＡＤＧＥＮａは、３２ビットのデータのうち最下位のバイトデータＢ０、Ｂ４、Ｂ８またはＢ１２を記憶するメモリセルアレイＡＲＹａ（図４）に対応する。アドレス生成回路ＡＤＧＥＮｂは、３２ビットのデータＤＱ０−３１の下位から２バイト目のバイトデータＢ１、Ｂ５、Ｂ９またはＢ１３を記憶するメモリセルアレイＡＲＹｂ（図４）に対応する。
【００９３】
アドレス生成回路ＡＤＧＥＮａは、アドレスシフトロジックＳＡＳＬ（Ｂ０）、ＳＡＳＬ（Ｂ４）、ＳＡＳＬ（Ｂ８）、ＳＡＳＬ（Ｂ１２）、選択回路ＳＥＬおよび加算器ＡＤＤＲを有している。アドレスシフトロジックＳＡＳＬ（Ｂ０）−（Ｂ１２）は、選択アドレス信号ＳＡ０−３の論理に応じてシフト信号ＳＦＴ（ＳＦＴ０−３）をそれぞれ出力する。
【００９４】
選択回路ＳＥＬは、バイトセレクト信号ＳＢ１−０の値に応じてシフト信号ＳＦＴ０−３のいずれかを選択し、加算器ＡＤＤＲに出力する。バイトセレクト信号ＳＢ１−０の値は、半導体メモリＭＥＭのデータ端子ＤＱ０−３１がどのバイト群に割り付けられているかを示す。例えば、バイトセレクト信号ＳＢ１−０の論理値が、バイト群Ｂ０−Ｂ３の割り付けを示す”０”のとき、シフト信号ＳＦＴ０が選択される。バイトセレクト信号ＳＢ１−０の論理値が、バイト群Ｂ９−Ｂ１１割り付けを示す”２”のとき、シフト信号ＳＦＴ２が選択される。このように、アドレスシフトロジックＳＡＳＬ（Ｂ０）−（Ｂ４）は、半導体メモリＭＥＭのデータ端子ＤＱ０−３１をメモリシステムＭＳＹＳのデータ端子ＤＴ０−３１、ＤＴ３２−６３、ＤＴ６４−９５、ＤＴ９６−１２７のいずれかに割り付ける割付回路としても機能する。
【００９５】
加算器ＡＤＤＲは、図５と同様に、選択回路ＳＥＬにより選択されたシフト信号ＳＦＴが低論理レベルのとき、コラムアドレス信号ＣＡ０−７をシフトコラムアドレス信号ＳＣＡ０−７として出力する。加算器ＡＤＤＲは、選択回路ＳＥＬにより選択されたシフト信号ＳＦＴが高論理レベルのとき、コラムアドレス信号ＣＡ０−７の値に”１”を加え、シフトコラムアドレス信号ＳＣＡ０−７として出力する。
【００９６】
アドレス生成回路ＡＤＧＥＮｂは、アドレスシフトロジックＳＡＳＬ（Ｂ１）、ＳＡＳＬ（Ｂ５）、ＳＡＳＬ（Ｂ９）、ＳＡＳＬ（Ｂ１３）の論理が、アドレスシフトロジックＳＡＳＬ（Ｂ０）、ＳＡＳＬ（Ｂ４）、ＳＡＳＬ（Ｂ８）、ＳＡＳＬ（Ｂ１２）の論理と異なることを除き、アドレス生成回路ＡＤＧＥＮａと同じである。
【００９７】
図１９は、図１７に示した半導体メモリＭＥＭ１−４におけるアドレス生成回路ＡＤＧＥＮｃ−ｄの例を示している。アドレス生成回路ＡＤＧＥＮｃは、３２ビットのデータのうち最下位から３番目のバイトデータＢ２、Ｂ６、Ｂ１０またはＢ１４を記憶するメモリセルアレイＡＲＹｃ（図４）に対応する。アドレス生成回路ＡＤＧＥＮｄは、３２ビットのデータＤＱ０−３１の最上位のバイトデータＢ３、Ｂ７、Ｂ１１またはＢ１５を記憶するメモリセルアレイＡＲＹｄ（図４）に対応する。
【００９８】
アドレス生成回路ＡＤＧＥＮｃは、アドレスシフトロジックＳＡＳＬ（Ｂ２）、ＳＡＳＬ（Ｂ６）、ＳＡＬＳ（Ｂ１０）、ＳＡＬＳ（Ｂ１４）の論理が、図１８に示したアドレスシフトロジックＳＡＳＬ（Ｂ０）、ＳＡＳＬ（Ｂ４）、ＳＡＳＬ（Ｂ８）、ＳＡＳＬ（Ｂ１２）の論理と異なることを除き、図１８に示したアドレス生成回路ＡＤＧＥＮａと同じである。
【００９９】
アドレス生成回路ＡＤＧＥＮｄは、アドレスシフトロジックＳＡＳＬ（Ｂ３）、ＳＡＳＬ（Ｂ７）、ＳＡＳＬ（Ｂ１１）、選択回路ＳＥＬおよび加算器ＡＤＤＲを有している。アドレスシフトロジックＳＡＳＬ（Ｂ３）、ＳＡＳＬ（Ｂ７）、ＳＡＳＬ（Ｂ１１）は、選択アドレス信号ＳＡ３−０の論理に応じてシフト信号ＳＦＴ０−２を出力する。シフト信号ＳＦＴ３は、低論理レベルＶＳＳに固定されている。選択回路ＳＥＬおよび加算器ＡＤＤＲの動作は、図１８と同じである。
【０１００】
図２０は、図１８および図１９に示したアドレス生成回路ＡＤＧＥＮａ−ｄの論理を示している。図２０の内容は、バイト群Ｂ８−Ｂ１５が増えたことと、選択アドレス信号ＳＡ０−３およびバイトセレクト信号ＳＢ１−０のビット数が増えたことを除き、図７と同じである。図中の論理０および論理１は、選択回路ＳＥＬの出力レベルを示している。図１８および図１９に示したアドレスシフトロジックＳＡＳＬ（Ｂ０）−（Ｂ１４）の論理は、図２０の論理に基づいて設計される。
【０１０１】
アドレス生成回路ＡＤＧＥＮａ−ｄは、バイトセレクトビットＳＢ１−０が”００”のとき、メモリセルアレイＡＲＹにバイトデータＢ０−Ｂ３を保持するために動作する。アドレス生成回路ＡＤＧＥＮａ−ｄは、バイトセレクトビットＳＢ１−０が”０１”のとき、メモリセルアレイＡＲＹにバイトデータＢ４−Ｂ７を保持するために動作する。アドレス生成回路ＡＤＧＥＮａ−ｄは、バイトセレクトビットＳＢ１−０が”１０”のとき、メモリセルアレイＡＲＹにバイトデータＢ８−Ｂ１１を保持するために動作する。アドレス生成回路ＡＤＧＥＮａ−ｄは、バイトセレクトビットＳＢ１−０が”１１”のとき、メモリセルアレイＡＲＹにバイトデータＢ１２−Ｂ１５を保持するために動作する。
【０１０２】
この実施形態においても、図７と同様に、選択アドレス信号ＳＡ３−０の論理が”０”（ＬＬＬＬ）から”１５”（ＨＨＨＨ）に増えるにしたがって、半導体メモリＭＥＭ１−４内の論理１を出力する選択回路ＳＥＬの数が順次に増えていく。
【０１０３】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、メモリシステムＭＳＹＳに４個の半導体メモリＭＥＭ１−４が搭載される場合にも、矩形領域を最小限のコラムアドレスＣＡを用いてアクセスできる。この結果、半導体メモリＭＥＭ１−４のアクセス効率を向上でき、メモリシステムＭＳＹＳの性能を向上できる。
【０１０４】
各アドレス生成回路ＡＤＧＥＮａ−ｄは、４つのアドレスシフトロジックＳＡＳＬと、選択回路ＳＥＬと加算器ＡＤＤＲにより簡易に形成できる。特に、アドレスシフトロジックＳＡＳＬの論理は、図２０に示したように、単純な規則で設計できる。この結果、メモリシステムＭＳＹＳに多数の半導体メモリＭＥＭが搭載される場合にも、アドレス生成回路ＡＤＧＥＮを簡易に形成できる。
【０１０５】
図２１は、別の実施形態におけるメモリシステムＭＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体メモリＭＥＭ１−４は、図１５と同様に、メモリコントローラＭＣＮＴからのバイトセレクト信号ＳＢ０１−００、ＳＢ１１−１０、ＳＢ２１−２０、ＳＢ３１−３０を、バイトセレクト端子ＳＢ１−０でそれぞれ受ける。このために、バイトセレクト信号線ＳＢ０１−００、ＳＢ１１−１０、ＳＢ２１−２０、ＳＢ３１−３０がシステムバスＳＢＵＳ上に配線される。その他の構成は、半導体メモリＭＥＭ１−４が異なることを除き、図１７と同じである。
【０１０６】
この実施形態では、バイトセレクトビットＳＢ１−０の論理は、半導体メモリＭＥＭの外部から供給される。このため、各半導体メモリＭＥＭ１−４は、図１６に示したモードレジスタ２０Ａを有している。バイトセレクト端子ＳＢ１−０に供給されるバイトセレクト信号ＳＢ０１−００（または、ＳＢ１１−１０、ＳＢ２１−２０、ＳＢ３１−３０）は、図１８および図１９に示したアドレス生成回路ＡＤＧＥＮａ−ｄに供給される。アドレス生成回路ＡＤＧＥＮａ−ｄは、図１８から図２０と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【０１０７】
なお、上述した実施形態では、メモリシステムＭＳＹＳに２個または４個の半導体メモリＭＥＭを搭載する例について述べた。しかし、例えば、メモリシステムＭＳＹＳにさらに多くの半導体メモリＭＥＭを搭載してもよい。
【０１０８】
上述した実施形態は、ＳＤＲＡＭが搭載されるメモリシステムＭＳＹＳに適用する例について述べた。しかし、例えば、ＳＲＡＭ、ＮＯＲ型フラッシュメモリ、または強誘電体メモリが搭載されるメモリシステムＭＳＹＳに適用してもよい。この際、半導体メモリＭＥＭのデータ端子ＤＱは、３２ビット以外でもよい。
【０１０９】
上述した実施形態は、クロック信号ＣＬＫの立ち上がりエッジに同期してデータを入力または出力するＳＤＲ（Single Data Rate）タイプの半導体メモリＭＥＭに適用する例について述べた。しかし、例えば、クロック信号ＣＬＫの立ち上がりエッジと立ち下がりエッジにそれぞれ同期してデータを入力または出力するＤＤＲ（Double Data Rate）タイプの半導体メモリＭＥＭに適用してもよい。
【０１１０】
上述した実施形態は、アドレスマルチプレクスタイプの半導体メモリＭＥＭに適用する例について述べた。しかし、例えば、アドレスノンマルチプレクスタイプの半導体メモリＭＥＭに適用してもよい。アドレスノンマルチプレクスタイプでは、ロウアドレスとコラムアドレスが異なるアドレス端子を用いて、同時に供給される。
【０１１１】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
Ｎ個の端子（Ｎは２以上の整数）を使用してデータの入出力が行われるメモリシステムにおいて、
所定単位でデータアクセスされるとともに、前記データを入出力するためのＭ個の端子（Ｍは１以上の整数、Ｍ＜Ｎ）を有する第１メモリと第２メモリとを含み、
前記第１メモリおよび前記第２メモリは、
Ｎ単位でのデータアクセスを行うための第１アドレスと、前記所定単位でのデータアクセスを行うための第２アドレスと、前記Ｎ個の端子にＭ個の端子を割り付ける割付情報と、に基づいて第３アドレスを生成するアドレス生成回路を有すること
を特徴とするメモリシステム。
（付記２）
前記アドレス生成回路は、前記第２アドレスと前記割付情報に基づいて前記第１アドレスに所定値を加算する加算器を備えること
を特徴とする付記１に記載のメモリシステム。
（付記３）
前記アドレス生成回路は、
前記Ｍ個の端子を前記Ｎ個の端子の第１部分に割り付ける第１割付回路と、
前記Ｍ個の端子を前記Ｎ個の端子の第２部分に割り付ける第２割付回路と、
前記割付情報に基づいて第１割付回路の出力または前記第２割付回路の出力を選択する選択回路と
を備えることを特徴とする付記１又は付記２に記載のメモリシステム。
（付記４）
前記第１メモリおよび前記第２メモリは前記割付情報を格納するモードレジスタを含むこと
を特徴とする付記１、付記２または付記３に記載のメモリシステム。
（付記５）
前記Ｎ個の端子は上位部と下位部を含み、
前記第１メモリのＭ個の端子は下位部に割り付けられ、
前記第２メモリのＭ個の端子は上位部に割り付けられること
を特徴とする付記１、付記２、付記３または付記４に記載のメモリシステム。
（付記６）
アドレスに基づき第１ビット幅でデータアクセスされるメモリシステムにおいて
第２ビット幅でデータアクセスされる第１メモリと、
前記第２ビット幅でデータアクセスされる第２メモリと、
を含み、
前記アドレスと、前記第２ビット幅内でのアクセス開始位置を示す位置情報と、前記第１ビット幅と前記第２ビット幅との対応を示す対応情報とに基づいて、前記第１メモリおよび前記第２メモリをアクセスすること
を特徴とするメモリシステム。
（付記７）
前記対応情報は、前記第１ビット幅の上位ビット部分または下位ビット部分が前記第２ビット幅に対応することを示す情報を含むこと
を特徴とする付記６に記載のメモリシステム。
（付記８）
前記アドレスで前記第２メモリがアクセスされるとともに、前記アドレスに前記所定値が加算されたアドレスで前記第１メモリがアクセスされること
を特徴とする付記６または付記７に記載のメモリシステム。
（付記９）
前記第２ビット幅のＮ倍（Ｎは２以上の整数）が前記第１ビット幅であること
を特徴とする付記６、付記７または付記８に記載のメモリシステム。
【０１１２】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【０１１３】
１０‥クロックバッファ；１２‥アドレスバッファ；１４‥コマンドデコーダ；１６‥データ入出力回路；１８‥アドレス制御回路；２０、２０Ａ‥モードレジスタ；２２‥メモリコア制御回路；２４‥バス制御回路；２６‥メモリコア；ＡＤＤＲ‥加算器；ＡＤＧＥＮ‥アドレス生成回路；ＡＲＹ‥メモリセルアレイ；Ｂ０−Ｂ１５‥バイトデータ；ＣＳＷ‥コラムスイッチ；ＬＤＴ‥データ信号；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ１−４‥半導体メモリ；ＭＳＹＳ‥メモリシステム；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＳＡ‥センスアンプ；ＳＡＳＬ‥アドレスシフトロジック；ＳＢ、／ＳＢ‥バイトセレクト信号；ＳＥＬ‥選択回路；ＵＤＴ‥データ信号；ＷＡ‥ライトアンプ；ＸＤＥＣ‥ロウデコーダ；ＹＤＥＣ‥コラムデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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