(57)【要約】【課題】  保護ダイオードのＥＳＤ耐量を向上させる手法として、保護ダイオードを構成するｐｎ接合の総面積（以下ｐｎ接合面積）、またはｐｎ接合面に沿った長さ（以下ｐｎ接合長）を増加させることが知られている。しかしこの場合、同じチップサイズで比較すると、動作領域の面積を縮小することになりＭＯＳＦＥＴのオン抵抗が増大する。あるいは同じ動作領域の面積を確保すると、チップサイズが拡大してしまう問題がある。【解決手段】  保護ダイオードは、ｐ型半導体領域と、ｎ型半導体領域と、ｐ型半導体領域およびｎ型半導体領域が当接するｐｎ接合面とを有し、ｐ型半導体領域およびｎ型半導体領域はそれぞれ、ｐｎ接合面の延在方向に沿って凹部と凸部が交互に配置される。保護ダイオード下方の絶縁膜を部分的にエッチングすることで、凸部と凹部を形成する。ｐｎ接合面積の増分に応じて、ＥＳＤ耐量を増加できる。【選択図】    図２
2011009630.tif 000002
【特許請求の範囲】
【請求項１】
被保護素子を保護する半導体基板上に設けられた保護ダイオードであって、
ｐ型半導体領域と、ｎ型半導体領域と、前記ｐ型半導体領域および前記ｎ型半導体領域が当接するｐｎ接合面とを有し、
前記ｐ型半導体領域および前記ｎ型半導体領域はそれぞれ、前記ｐｎ接合面の延在方向に沿って凹部と凸部が交互に配置されることを特徴とする保護ダイオード。
【請求項２】
前記被保護素子は前記半導体基板に設けられた絶縁ゲート型半導体素子であり、前記保護ダイオードは、前記絶縁ゲート型半導体素子の絶縁ゲートを保護することを特徴とする請求項１に記載の保護ダイオード。
【請求項３】
前記ｐｎ接合面に交差する方向に電流が流れることを特徴とする請求項１または請求項２に記載の保護ダイオード。
【請求項４】
前記凸部の下方に第１絶縁膜が設けられ、前記凹部の下方に前記第１絶縁膜より薄い第２絶縁膜が設けられ、前記ｐ型半導体領域および前記ｎ型半導体領域の厚みはそれぞれ、均一であることを特徴とする請求項３に記載の保護ダイオード。
【請求項５】
前記凸部は、該凸部の厚みに応じたサイドウォールを有することを特徴とする請求項４に記載の保護ダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は保護ダイオードに係り、特に静電気放電耐量を向上した保護ダイオードに関する。
【背景技術】
【０００２】
従来の絶縁ゲート型半導体装置（例えばＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）では、薄いゲート絶縁膜（酸化膜）を静電気放電（electrostatic  discharge：以下ＥＳＤ）から保護するため、ゲート電極とソース電極間に保護ダイオードが接続され、更に保護用の抵抗体をゲート電極に接続している。
【０００３】
図６は従来の保護ダイオードを説明するための平面図である。図６（Ａ）がＭＯＳＦＥＴ１５０の平面図であり、図６（Ｂ）が保護ダイオード１３２（図６（Ａ）のｅ−ｅ線）の断面図、図６（Ｃ）が保護ダイオード１３２の一部（図６（Ａ）のｆ−ｆ線）の断面図である。
【０００４】
動作領域１３５はＭＯＳＦＥＴのセル１３６が多数配置され、各セル１３６のゲート電極はゲート連結電極１３４により動作領域１３５外に引き出され、ゲートパッド電極１３１と接続する。保護ダイオード１３２は、ＭＯＳＦＥＴ１５０と同一チップ上に集積化されている。
【０００５】
保護ダイオード１３２はゲートパッド電極１３１下方に配置され、ｐｎ接合ダイオードを複数接続した双方向のツェナーダイオードである。
【０００６】
図６（Ｂ）を参照して、保護ダイオード１３２は、半導体基板ＳＢ上に例えば８０００Åの絶縁膜１４０を堆積しその上にポリシリコンを所望の形状にパターンニングしたものである。ポリシリコンにはｐ型半導体領域１３２ｐ不純物とｎ型半導体領域１３２ｎが例えば同心円状に交互に配置され、これらのｐｎ接合によってツェナーダイオードを構成している。
【０００７】
ポリシリコンは、同心円の中心に向かう方向においても、ｐｎ接合面１３３の延在方向（図６（Ａ）では環状のｐｎ接合面１３３に沿った方向）においても、均一な厚みに堆積される（図６（Ｂ）（Ｃ））。保護ダイオード１３２は一端が各セル１３６上を覆うソース電極Ｓに接続し、他端がゲートパッド電極３１を介してゲート電極Ｇに接続する（例えば特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００２−４３５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
保護ダイオード１３２のＥＳＤ耐量を向上させる手法として、保護ダイオード１３２を構成するｐｎ接合面１３３の総面積（以下ｐｎ接合面積）、またはｐｎ接合面１３３の延在方向の長さ（以下ｐｎ接合長）を増加させることが知られている。例えば、同心円状に形成された保護ダイオード１３２のサイズを拡大することによって、ｐｎ接合面積（ｐｎ接合長）を増加させることができる。
【００１０】
しかしこの場合、同じチップサイズで比較すると、動作領域の面積を縮小することになりＭＯＳＦＥＴのオン抵抗が増大する。あるいは同じ動作領域の面積を確保すると、チップサイズが拡大してしまう問題がある。
【課題を解決するための手段】
【００１１】
本発明は上述した諸々の事情に鑑み成されたもので、被保護素子を保護する半導体基板上に設けられた保護ダイオードであって、ｐ型半導体領域と、ｎ型半導体領域と、前記ｐ型半導体領域および前記ｎ型半導体領域が当接するｐｎ接合面とを有し、前記ｐ型半導体領域および前記ｎ型半導体領域はそれぞれ、前記ｐｎ接合面の延在方向に沿って凹部と凸部を交互に配置することにより解決するものである。
【発明の効果】
【００１２】
本実施形態に依れば以下の効果が得られる。
【００１３】
第１に、保護ダイオードを構成するｐ型半導体領域およびｎ型半導体領域のそれぞれに、ｐｎ接合面に沿って凹部と凸部を形成することにより、従来の保護ダイオードのサイズを維持しつつ、ｐｎ接合長（ｐｎ接合面積）を増加させることができ、保護ダイオードに流れる電流を増加させることができ、ｐｎ接合容量が増加するのでＥＳＤ耐量を増加させることができる。
【００１４】
第２に、凹部下方の第２絶縁膜を凸部下方の第１絶縁膜より薄く設けることにより、静電容量が向上するので、これによってもＥＳＤ耐量を向上させることができる。
【図面の簡単な説明】
【００１５】
【図１】本実施形態の保護ダイオードを備えた絶縁ゲート型半導体装置を説明する平面図である。
【図２】本実施形態の保護ダイオードを説明する平面図である。
【図３】本実施形態の保護ダイオードを説明する（Ａ）斜視図、（Ｂ）断面図である。
【図４】本実施形態の保護ダイオードを説明する断面図である。
【図５】本実施形態の保護ダイオードを説明する平面図である。
【図６】従来の保護ダイオードを説明する（Ａ）平面図、（Ｂ）断面図、(Ｃ)断面図である。
【発明を実施するための形態】
【００１６】
本発明の実施の形態を、図１から図５を参照して、動作領域にＭＯＳＦＥＴのトランジスタセルが設けられる場合を例に説明する。
【００１７】
まず、図１から図４を参照して第１の実施形態を説明する。図１はＭＯＳＦＥＴ全体の一例を示す平面図である。
【００１８】
ＭＯＳＦＥＴ１０は、ゲートパッド電極１と、保護ダイオード２と、動作領域５とを備える。
【００１９】
動作領域５には、多数のＭＯＳトランジスタセル６が配置される。以降、動作領域５とはＭＯＳトランジスタセル６の配置領域をいう。ゲートパッド電極１は、例えば動作領域５の外部に配置され、動作領域５の周囲に配置されるゲート連結電極４によりそれぞれのＭＯＳトランジスタセル６のゲート電極（不図示）と接続される。
【００２０】
動作領域５のＭＯＳトランジスタセルは既知の構成であるので図示は省略するが、例えばｎ＋型の半導体基板の上にｎ−型半導体層を積層してドレイン領域とし、その表面にｐ型チャネル層を設ける。チャネル層を貫通するトレンチ内壁はゲート絶縁膜（酸化膜）で被膜され、トレンチ内にゲート電極が埋設される。トレンチに隣接したチャネル層表面にはｎ＋型ソース領域が形成され、ソース領域間のチャネル層表面にはｐ＋型のボディ領域が形成される。ゲート電極（トレンチ）はここでは格子状に設けられゲート電極に囲まれた領域がＭＯＳトランジスタセル６となる。ゲート電極上は層間絶縁膜で覆われ、その上にソース電極７が設けられる。
【００２１】
保護ダイオード２は、ＭＯＳトランジスタセル６と同一チップ上に集積化され、例えばゲートパッド電極１の下方に配置される。保護ダイオード２は、ＭＯＳＦＥＴ１０のソース−ゲート間に接続され、外部の静電気や動作中の過電圧からゲート酸化膜を保護している。
【００２２】
半導体基板ＳＢ表面に設けられた絶縁膜（不図示）に、例えば中心から放射状に溝３３を設ける。保護ダイオード２のｐｎ接合面２３は、たとえば同心円状に配置され、溝３３に交差して延在する。
【００２３】
図２から図４を参照して保護ダイオード２について説明する。図２は保護ダイオード２の一例を示す全体の平面図である。図３は保護ダイオード２の一部を示す図であり、図３（Ａ）は図２のａ−ａ線断面の斜視図であり、図３（Ｂ）は図２のｂ−ｂ線断面図である。尚、図３（Ａ）と図３（Ｂ）の縮尺は異なっている。図４は、図２のｃ−ｃ線断面図（図４（Ａ））、ｄ−ｄ線断面図（図４（Ｂ））である。
【００２４】
保護ダイオード２は、絶縁膜３０上に例えば矩形状に堆積したポリシリコンであり、ポリシリコン中にｎ型不純物を拡散したｎ型半導体領域２ｎと、ｐ型不純物を拡散したｐ型半導体領域２ｐを有する。ｎ型半導体領域２ｎとｐ型半導体領域２ｐは当接する同心状に交互に配置され、耐圧に応じて１つ以上の同心状のｐｎ接合面２３が形成される。ｐｎ接合は、その接合端をポリシリコン側面に露出しないように閉ループの形状を採用し、リーク電流を抑制している。尚、図２においては、同心円状（環状）にｐｎ接合面２３が形成される場合を示したが、これに限らず、同心状の矩形や正多角形にｐｎ接合面２３が形成されてもよい。
【００２５】
１つの（環状の）ｐ型半導体領域２ｐは連続した領域であるが、ｐｎ接合面２３の延在方向（ここでは円周方向）に沿って、凸部（ｐ型凸部）２１ｐと、凹部（ｐ型凹部）２２ｐとを有する（図３）。ｐ型凸部２１ｐおよびｐ型凹部２２ｐはｐｎ接合面２３の延在方向に沿って交互に配置される。
【００２６】
図３を参照して、保護ダイオード２は、チップを構成する半導体基板ＳＢの表面に絶縁膜３０を介して配置される。半導体基板ＳＢは、例えばｎチャネル型ＭＯＳＦＥＴの場合は、ｎ型半導体層であるが、保護ダイオード２下方にｐ型不純物領域が設けられていてもよい。
【００２７】
保護ダイオード２下方の絶縁膜３０は、ｐｎ接合面２３に沿って異なる厚みに設けられる。具体的には、ｐ型凸部２１ｐ下方の第１絶縁膜３１の厚みｄ３は従来構造と同等の８０００Åである。一方、ｐ型凹部２２ｐ下方の第２絶縁膜３２の厚みｄ４は、例えばゲート絶縁膜程度（例えば６００Å）である。これらは厚みは異なるが、ｐｎ接合面２３の延在方向に連続している。
【００２８】
第２絶縁膜３２は、例えば、半導体基板ＳＢ表面に８０００Åの均一な厚みの絶縁膜３０を形成した後、ｐ型凹部２２ｐのパターンに沿ってｐｎ接合面２３と交差するようにエッチング（７４００Å）して形成する。あるいは、８０００Åエッチングした後、熱酸化膜を６００Å形成してもよい。エッチングにより形成された溝３３は、ここではｐｎ接合面積２３に対して垂直に交差し延在しているが（図２、図３（Ａ））、ｐｎ接合面２３と交差していればこれに垂直でなくてもよい。図２の如く、ｐｎ接合面２３が同心円状に設けられる場合には、溝３３は例えば中心から放射状に設けられる。
【００２９】
ｐ型凸部２１ｐの厚みｄ１とｐ型凹部２２ｐの厚みｄ２は、同等である。すなわち、凹凸形状を有する絶縁膜３０（第１絶縁膜３１および第２絶縁膜３２）上に均一な厚み（例えば８０００Å）でポリシリコンを堆積してｐ型半導体領域２ｐを形成することによって、第１絶縁膜３１および第２絶縁膜３２の段差に沿って、ｐ型凸部２１ｐおよびｐ型凹部２２ｐが設けられる。ｐ型凸部２１ｐの幅ｗ１は、環状の場合には一定とならないが、例えば２μｍ以上であり、ｐ型凹部２２ｐ（溝３３）の幅ｗ２は例えば２μｍ程度である。
【００３０】
また、段差のある第１絶縁膜３１および第２絶縁膜３２上にポリシリコンを堆積することによって、ｐ型凸部２１ｐは両側にサイドウォール２１ｐｓが形成される。
【００３１】
以上の構成は、ｎ型半導体領域２ｎにおいても同様である。つまり、半導体基板ＳＢ上に第１絶縁膜３１および第２絶縁膜３２が設けられ、その上に均一な厚み（例えば８０００Å）でポリシリコンを堆積することにより、第１絶縁膜３１および第２絶縁膜３２の段差に沿って、ｎ型凸部２１ｎおよびｎ型凹部２２ｎが設けられる。ｎ型凸部２１ｎの幅ｗ１と厚みｄ１および、ｎ型凹部２２ｎの幅ｗ２と厚みｄ２は、ｐ型半導体領域２ｐと同等である。また、ｎ型凸部２１ｎは両側にサイドウォール２１ｎｓが形成される（図３（Ａ））。
【００３２】
すなわち、図４の如く、図２のｃ−ｃ線断面においては、厚い第１絶縁膜３１上にｐ型凸部２１ｐおよびｎ型凸部２１ｎが配置され（図４（Ａ））、図２（Ａ）のｄ−ｄ線断面においては、薄い第２絶縁膜３２上にｐ型凹部２２ｐおよびｎ型凹部２２ｎが配置される（図４(Ｂ))。保護ダイオード２は一端が各セル上を覆うソース電極Ｓに接続し、他端がゲートパッド電極１を介してゲート電極Ｇに接続する。
【００３３】
本実施形態では、ｐ型半導体領域２ｐおよびｎ型半導体領域２ｎのそれぞれの凸部２１（ｐ型凸部２１ｐおよびｎ型凸部２１ｎ）は、凸部２１の厚みに応じたサイドウォール２２１ｐｓおよびサイドウォール２１ｎｓを有する。従って、サイドウォール２１ｐｓおよびサイドウォール２１ｎｓにおけるｐｎ接合面２３ｓ（図３（Ａ）におけるハッチング部分）の総面積が、保護ダイオード２の接合面積として増加することになる。
【００３４】
保護ダイオード２を流れる電流は、ｐｎ接合面２３に交差する方向（図３（Ａ）の矢印方向）に流れる。本実施形態では、ｐｎ接合面積の増分に応じて、保護ダイオード２に流れる電流（ＩＧＳＳ）を増加させることができ、ＥＳＤ耐量が向上できる。
【００３５】
また、ｐｎ接合面積の増分に応じてｐｎ接合容量も増加するので、吸収できる静電エネルギーが増加し、これによっても保護ダイオード２のＥＳＤ耐量を増加させることができる。
【００３６】
更に、第２絶縁膜３２は、従来と同等の厚みの第１絶縁膜３１より薄く（厚みが１０分の１以下）であるので、第２絶縁膜３２部分を誘電体とする静電容量が保護ダイオード２全体として増加するので、これによってもＥＳＤ耐量を増加させることができる。
【００３７】
図５は、第２の実施形態を示す図であり、保護ダイオード２の全体の平面図である。第１の実施形態および第２の実施形態では、保護ダイオード２が同心状に設けられる場合を例に説明したが、これに限らず、保護ダイオード２がストライプ状であってもよい。すなわち、ｐ型半導体領域２ｐとｎ型半導体領域２ｎが第１の方向（Ｙ方向）に当接して交互に配置され、ｐｎ接合面２３が、これと異なる第２の方向（Ｘ方向）に延在する保護ダイオード２である。
【００３８】
この場合であっても、保護ダイオード２のｐｎ接合面２３の延在方向（Ｘ方向）に沿って、凸部２１および凹部２２を設ける。具体的には、例えば、ｐｎ接合面２３に交差するように保護ダイオード２下方の絶縁膜（ここでは不図示）を選択的にエッチングして、破線の如く溝３３を設け、この上にポリシリコンを堆積することで、凸部２１および凹部２２を設ける。
【００３９】
以上、保護ダイオード２とともに集積化される絶縁ゲート型半導体素子としてＭＯＳＦＥＴの場合を例に説明したが、ＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）であっても同様に実施でき、同様の効果が得られる。
【００４０】
また、ＭＯＳＦＥＴ、ＩＧＢＴの保護ダイオードに限らず、本実施形態の保護ダイオードの構造を一般的な電子回路のＥＳＤ（electrostatic  discharge：静電気放電）保護デバイスにも用いることができる。 
【符号の説明】
【００４１】
１        ゲートパッド電極
２        保護ダイオード
２ｎ      ｎ型半導体領域
２ｐ      ｐ型半導体領域
４        ゲート連結電極
５        動作領域
６        セル
７        ソース電極
１０      ＭＯＳＦＥＴ
２１      凸部
２２      凹部
２１ｐ    ｐ型凸部
２１ｎ    ｎ型凸部
２２ｐ    ｐ型凹部
２２ｎ    ｎ型凹部
２３      ｐｎ接合面
３０      絶縁膜
３１      第１絶縁膜
３２      第２絶縁膜
３３      溝
１３１      ゲートパッド電極
１３２      保護ダイオード
１３４      ゲート連結電極
１３５      動作領域
１３６      セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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