(57)【要約】    【課題】安定した発振周期の信号を出力することができるオシレータを提供すること。    【解決手段】複数の論理素子がリング状に接続され、所定の周期の発振信号を出力する可変駆動電圧により動作するオシレータであって、複数の論理素子に選択的に印加される第１及び第２の駆動電圧を発生させる内部電圧発生手段を備え、発振信号の周期が正常状態である場合には、第１の駆動電圧が複数の論理素子に印加され、発振信号の周期が正常状態より短いか又は長い場合には、第２の駆動電圧ＶＯＳＣが複数の論理素子に印加され、発振信号の周期が一定に維持されるように構成されている。【選択図】図５
2011072018.tif 000002
【特許請求の範囲】
【請求項１】
複数の論理素子がリング状に接続され、所定の周期の発振信号を出力するオシレータにおいて、
前記複数の論理素子に選択的に印加される第１及び第２の駆動電圧を発生させる内部電圧発生手段を備え、
前記内部電圧発生手段が、
第１の基準電圧を発生させる基準電圧発生部と、前記第１の基準電圧を受信して、第２の基準電圧を出力する第１のレベルシフト回路と、前記第１の基準電圧を受信して、第３の基準電圧を出力する第２のレベルシフト回路と、前記第２の基準電圧を受信して、前記第２の基準電圧と同じレベルである前記第１の駆動電圧を出力する第１の駆動部と、前記第３の基準電圧を受信して、前記第３の基準電圧と同じレベルである前記第２の駆動電圧を出力する第２の駆動部とを備え、
前記発振信号の周期が正常状態である場合には、前記第１の駆動電圧が前記複数の論理素子に印加され、
前記発振信号の周期が正常状態より短いか又は長い場合には、前記第２の駆動電圧が前記複数の論理素子に印加されることにより、前記発振信号の周期が一定に維持されるように構成されていることを特徴とする可変駆動電圧により動作するオシレータ。
【請求項２】
前記発振信号の周期が正常状態より長い場合には、前記第２の駆動電圧が前記第１の駆動電圧より高くなるように調節されることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項３】
前記発振信号の周期が正常状態より短い場合には、前記第２の駆動電圧が前記第１の駆動電圧より低くなるように調節されることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項４】
前記複数の論理素子がインバータであり、チェーン状に直列に接続されていることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項５】
前記第３の基準電圧を調節することにより、前記第２の駆動電圧が調節されるように構成されていることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項６】
前記発振信号の周期が正常状態より短い場合には、前記第３の基準電圧のレベルが、前記第２の基準電圧より低くなるように調節され、
前記発振信号の周期が正常状態より長い場合には、前記第３の基準電圧の電位レベルが前記第２の基準電圧より高くなるように調節されるように構成されていることを特徴とする請求項５に記載の可変駆動電圧により動作するオシレータ。
【請求項７】
それぞれの前記第１のレベルシフト回路及び前記第２のレベルシフト回路が、
ソースを介して電源電圧が印加される第１、第２及び第３のｐＭＯＳトランジスタと、
ゲートを介して前記第１の基準電圧を受信する第１のｎＭＯＳトランジスタと
前記第２のｐＭＯＳトランジスタのドレインと前記第１のｎＭＯＳトランジスタのソースとの間に接続された第２のｎＭＯＳトランジスタと、
ゲートを介してバイアス電圧を受信する第３のｎＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタのドレインと第１ノードとの間に接続された第１の抵抗素子と、
前記第１のノードと接地との間に接続された第２の抵抗素子とを備え、
前記第１及び第２のｐＭＯＳトランジスタのゲートが相互に接続され、
前記第２のｐＭＯＳトランジスタのゲートとドレインとが相互に接続され、
前記第１のｐＭＯＳトランジスタのドレインと前記第１のｎＭＯＳトランジスタのドレインとが相互に接続され、
前記第２のｐＭＯＳトランジスタのドレインと前記第２のｎＭＯＳトランジスタのドレインとが相互に接続され、
前記第１のｎＭＯＳトランジスタのソースと前記第２のｎＭＯＳトランジスタのソースとが相互に接続され、
前記第１のｎＭＯＳトランジスタのソースと接地との間に前記第３のｎＭＯＳトランジスタが接続され、
前記第１のｎＭＯＳトランジスタのドレインと前記第３のｐＭＯＳトランジスタのゲートとが相互に接続され、
前記第２のｎＭＯＳトランジスタのゲートが、前記第１のノードと接続され、
前記第２の基準電圧が、前記第３のｐＭＯＳトランジスタのドレインから出力されるように構成されていることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項８】
前記第１及び第２の抵抗素子の抵抗値を調節することにより、前記第２の基準電圧を変化させることができるように構成されていることを特徴とする請求項７に記載の可変駆動電圧により動作するオシレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変駆動電圧により動作するオシレータに関し、特にオシレータから出力される発振信号の周期を調節するために、オシレータを駆動するための電圧を変化させることができる、可変駆動電圧出力手段を有するオシレータに関する。
【背景技術】
【０００２】
オシレータは、所定の周期のパルス信号を出力する装置であり、図１は、一般的なリングオシレータを示す回路図である。
【０００３】
図１に示したリングオシレータの回路は、６つのインバータと１つのナンドゲートとを備え、これらの論理素子がリング状に接続されている。点線で示した枠内はコンデンサを表しており、メタルオプションによって接続されるか又は分離することができるようになっている。
【０００４】
図１に示した回路において、イネーブル信号は制御信号であり、イネーブル信号がハイレベルを維持している間、オシレータは所定の周期の発振信号を出力する。一般に、リングオシレータから出力される発振信号の周期は、図１に示したコンデンサ（点線で示した枠部）の数の影響を受ける。例えば、コンデンサの数が多い場合には、ＲＣ遅延時間が増加して発振信号の周期が長くなり、コンデンサの数が少ない場合には、ＲＣ遅延時間が減少して発振信号の周期が短くなる。さらに、オシレータの周期は、プロセス、電圧及び温度の変化の影響を受けるので、設計者は、メタルオプションが可能な余分のコンデンサを設けた設計をするのが一般的である。このようなコンデンサは、ＦＩＢ装置(Focused Ion Beam device)を用いることによって、オシレータに接続するか又はオシレータから分離することができる。したがって、設計者は、通常、ＦＩＢ装置を使って、オシレータと接続されるコンデンサの数を調節することにより、発振周期を調節するようにしている。
【０００５】
このように、製品開発の段階では、オシレータから出力される発振周期を最適化するために、ＦＩＢ装置を利用することにより、オプションのコンデンサを接続するか又は既に接続されているコンデンサを分離するという一連の操作を行っている。
【０００６】
ところが、このような操作を行う場合には、半導体チップ内に多数のオシレータが存在する場合には、テストに長時間を必要とし、多くの費用を要するという問題点がある。
【０００７】
また、発振周期を長くするために設けられるオプションのコンデンサによって、半導体チップ全体の面積が増加するという問題点もある。そのため、半導体チップのサイズが大きくなり、オシレータの数が増加している現在の状況下では、上記の問題点を解決する上で、大きな障害になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、前述した問題点を解決するために提案されたものであり、安定した発振周期を出力することができるオシレータを提供することを目的としている。
【０００９】
本発明の別の目的は、オシレータを駆動する電源供給装置から出力される電圧のレベルを調節することにより、駆動能力を調節することができるオシレータを提供することにある。
【００１０】
本発明のさらに別の目的は、オシレータに印加される駆動電圧のレベルを調節することにより、出力される発振信号の周期を調節することができるるオシレータを提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係るオシレータは、オシレータを構成する複数の論理素子の駆動電圧を変化させることにより、オシレータから出力される発振信号の周期を変化させることができるようになっている。
【００１２】
本発明に係る可変駆動電圧により動作するオシレータは、複数の論理素子がリング状に接続され、所定の周期の発振信号を出力するオシレータであって、前記複数の論理素子に選択的に印加される第１及び第２の駆動電圧を発生させる内部電圧発生手段を備え、前記内部電圧発生手段が、第１の基準電圧を発生させる基準電圧発生部と、前記第１の基準電圧を受信して、第２の基準電圧を出力する第１のレベルシフト回路と、前記第１の基準電圧を受信して、第３の基準電圧を出力する第２のレベルシフト回路と、前記第２の基準電圧を受信して、前記第２の基準電圧と同じレベルである前記第１の駆動電圧を出力する第１の駆動部と、前記第３の基準電圧を受信して、前記第３の基準電圧と同じレベルである前記第２の駆動電圧を出力する第２の駆動部とを備え、前記発振信号の周期が正常状態である場合には、前記第１の駆動電圧が前記複数の論理素子に印加され、前記発振信号の周期が正常状態より短いか又は長い場合には、前記第２の駆動電圧が前記複数の論理素子に印加されることにより、前記発振信号の周期が一定に維持されるように構成されている。
【００１３】
ここで、前記発振信号の周期が正常状態より長い場合には、前記第２の駆動電圧が前記第１の駆動電圧より高くなるように調整され、前記発振信号の周期が正常状態より短い場合には、前記第２の駆動電圧が前記第１の駆動電圧より低くなるように調整されるようになっている。
【００１４】
本発明に係る上記の事項、別の目的、特徴及び長所などは、以下に説明する発明を実施するための形態によって、さらに明確になるであろう。
【発明の効果】
【００１５】
従来のオシレータでは、オシレータから出力される発振信号の周期を調節するために、多数のオプションコンデンサを接続するか又は分離することによって、発振信号の周期が調節されるようになっており、テストに長時間を必要とし、多くの費用を要するという問題点があった。
【００１６】
しかし、本発明に係るオシレータの場合には、オシレータを駆動する電圧を変化させることによって、発振信号の周期が調節されるように構成されているので、テストに要する時間及び費用を大幅に節減することができるという長所がある。
【図面の簡単な説明】
【００１７】
【図１】一般的なリングオシレータを示す回路図である。
【図２Ａ】実施の形態に係るオシレータで用いられる内部電圧発生器の一例を示す回路図である。
【図２Ｂ】図２Ａに示した回路における電圧の変化を示すグラフである。
【図３】本発明の実施の形態に係るオシレータに用いられる内部電圧発生器の別の例を示す回路図である。
【図４Ａ】図３を参照して説明したレベルシフト回路の出力電圧ＶＲＥＦ ＯＳＣを調節するための抵抗比（ｒｘ／ｒｙ）を変化させる回路の例を示す図である。
【図４Ｂ】図３を参照して説明したレベルシフト回路の出力電圧ＶＲＥＦ ＯＳＣを調節するための抵抗比（ｒｘ／ｒｙ）を変化させる回路の例を示す図である。
【図４Ｃ】図３を参照して説明したレベルシフト回路の出力電圧ＶＲＥＦ ＯＳＣを調節するための抵抗比（ｒｘ／ｒｙ）を変化させる回路の例を示す図である。
【図５】図３に示した内部電圧発生器から出力される電圧を駆動電圧として利用するオシレータを示す回路図であり、内部電圧ＶＯＳＣが利用される状態を示している。
【発明を実施するための形態】
【００１８】
以下、図面を参照して、本発明の実施の形態に係るオシレータを具体的に説明する。
【００１９】
図２Ａは、実施の形態に係るオシレータで用いられる内部電圧発生器の一例を示す回路図である。図２Ａに示した内部電圧発生器は、基準電圧（ＶＲＥＦ ＢＡＳＥ）を発生させる基準電圧発生器２００と、基準電圧ＶＲＥＦ ＢＡＳＥの電圧レベルを変更して、別の基準電圧ＶＲＥＦ ＩＮＴを出力するレベルシフト回路２１０と、基準電圧ＶＲＥＦ ＩＮＴを受信して、半導体装置の内部回路に印加する内部電圧ＶＩＮＴを出力する駆動部２２０とを備えている。
【００２０】
基準電圧発生器２００には、所定の基準電圧を発生させる一般的な回路（例えば、Ｂａｎｄｇａｐ基準電圧発生器、Ｗｉｄｌａｒ基準電圧発生器など）を用いることができる。この基準電圧発生器２００に関しては、当業者であれば、基準電圧を発生させる公知の回路のうち一つを適宜選択して用いることができる。
【００２１】
レベルシフト回路２１０は、第１の電圧レベルを有する入力信号を受信して、第２の電圧レベルを有する出力信号を発生させる回路である。ここで、第１の電圧レベルを有する入力信号は、基準電圧（ＶＲＥＦ ＢＡＳＥ）で表され、第２の電圧レベルを有する出力信号は基準電圧ＶＲＥＦ ＩＮＴで表される。
【００２２】
図２Ａに示したレベルシフト回路２１０は、ソースを介して電源電圧ＶＤＤを受信する第１、第２及び第３のｐＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３と、ゲートを介して第１の基準電圧ＶＲＥＦ ＢＡＳＥを受信する第１のｎＭＯＳトランジスタＮ２１と、第２のｐＭＯＳトランジスタＰ２２のドレインと第１のｎＭＯＳトランジスタＮ２１のソースとの間に接続された第２のｎＭＯＳトランジスタＮ２２と、ゲートを介してバイアス電圧ＶＢＩＡＳを受信する第３のｎＭＯＳトランジスタＮ２３と、第３のｐＭＯＳトランジスタＰ２３のドレインと第１のノードＮＤ２１との間に接続された第１の抵抗素子Ｒ１と、第１のノードＮＤ２１と接地との間に接続された第２の抵抗素子Ｒ２とを備えている。
【００２３】
レベルシフト回路２１０の動作は次のとおりである。まず、差動増幅器の一方側の入力端に印加された基準電圧ＶＲＥＦ ＢＡＳＥによって、トランジスタＰ２３がターンオンされる。トランジスタＰ２３がターンオンされると、差動増幅器のもう一方側の入力端の電圧ＶＲは、基準電圧ＶＲＥＦ ＢＡＳＥと同じレベルになるまで上昇し、その後、フィードバック動作によって、基準電圧ＶＲＥＦ ＢＡＳＥと電圧ＶＲとは同じ電圧に維持される。この場合、抵抗素子Ｒ２に流れる電流は、ＶＲ／ｒ２（ｒ２は抵抗素子Ｒ２の抵抗値）であるため、レベルシフト回路２１０から出力される電圧（出力電圧）ＶＲＥＦ ＩＮＴは、次の式で表される。なお、ｒ１は、抵抗素子Ｒ１の抵抗値である。
【００２４】
ＶＲＥＦ ＩＮＴ＝ＶＲ（１＋ｒ１／ｒ２）
したがって、レベルシフト回路２１０からの出力電圧ＶＲＥＦ ＩＮＴは、基準電圧ＶＲＥＦ ＢＡＳＥより高い電圧にシフトされる。
【００２５】
駆動部２２０は、レベルシフト回路２１０から出力される出力電圧ＶＲＥＦ ＩＮＴを受信して、リングオシレータなどの半導体の内部装置で使われる内部電圧ＶＩＮＴを出力する駆動回路である。
【００２６】
駆動部２２０は、レベルシフト回路２１０からの出力電圧である入力電圧ＶＲＥＦ ＩＮＴと駆動部２２０からの出力電圧ＶＩＮＴとを比較し、出力電圧ＶＩＮＴが入力電圧ＶＲＥＦ ＩＮＴ以下に低下した時に、トランジスタＰ４をターンオンさせる。トランジスタＰ４がターンオンすると、外部の電源電圧ＶＤＤが印加されて、出力電圧ＶＩＮＴの電圧が、入力電圧ＶＲＥＦ ＩＮＴと同じレベルになるまで上昇する。
【００２７】
図２Ｂは、図２Ａに示した回路におけるそれぞれの電圧の変化を示すグラフである。図２Ｂには、外部の電源電圧ＶＤＤ、基準電圧発生器２００から出力される基準電圧ＶＲＥＦ ＢＡＳＥ及びレベルシフト回路２１０から出力される基準電圧ＶＲＥＦ ＩＮＴが示されている。基準電圧ＶＲＥＦ ＢＡＳＥ及び基準電圧ＶＲＥＦ ＩＮＴは、外部の電源電圧ＶＤＤが印加された後、一定時間が経過すると、電圧が一定のレベルに維持されるようになる。
【００２８】
図３は、本発明の実施の形態に係るオシレータに用いられる内部電圧発生器の別の例を示す回路図である。図３に示した内部電圧発生器は、基準電圧（第１の基準電圧）ＶＲＥＦ ＢＡＳＥを発生させる基準電圧発生器３００と、基準電圧ＶＲＥＦ ＢＡＳＥの電圧レベルを変更して、別の基準電圧（第２の基準電圧）ＶＲＥＦ ＩＮＴを出力するレベルシフト回路３１０と、基準電圧ＶＲＥＦ ＩＮＴを受信して内部電圧（第１の駆動電圧）ＶＩＮＴを出力する駆動部（第１の駆動部）３２０と、基準電圧ＶＲＥＦ ＢＡＳＥの電圧レベルを変更して、さらに別の基準電圧（第３の基準電圧）ＶＲＥＦ ＯＳＣを出力するレベルシフト回路３３０と、基準電圧ＶＲＥＦ ＯＳＣを受信して内部電圧（第２の駆動電圧）ＶＯＳＣを出力する駆動部（第２の駆動部）３４０とを備えている。駆動部３２０の出力電圧（第１の駆動電圧）ＶＩＮＴは、フィードバック動作によって、基準電圧ＶＲＥＦ ＩＮＴと同じ電圧になるように制御され、一方、駆動部３４０からの出力電圧（第２の駆動電圧）ＶＯＳＣは、基準電圧ＶＲＥＦ ＯＳＣと同じ電圧になるように制御される。
【００２９】
図３に示した内部電圧発生器の構造は、レベルシフト回路３３０と駆動部３４０とが加えられたということを除くと、基本的には図２Ａを参照して説明した内部電圧発生器の構成と同じである。
【００３０】
レベルシフト回路３３０は、ソースを介して電源電圧ＶＤＤが印加される第１、第２及び第３のｐＭＯＳトランジスタＰ３１、Ｐ３２、Ｐ３３と、ゲートを介して第１の基準電圧ＶＲＥＦ ＢＡＳＥが印加される第１のｎＭＯＳトランジスタＮ３１と、第２のｐＭＯＳトランジスタＰ３２のドレインと第１のｎＭＯＳトランジスタＮ３１のソースとの間に接続された第２のｎＭＯＳトランジスタＮ３２と、ゲートを介してバイアス電圧ＶＢＩＡＳが印加される第３のｎＭＯＳトランジスタＮ３３と、第３のｐＭＯＳトランジスタＰ３３のドレインと第１のノードＮＤ３１との間に接続された第１の抵抗素子Ｒｘと、第１のノードＮＤ３１と接地との間に接続された第２の抵抗素子Ｒｙとを備えている。
【００３１】
ここで、第１及び第２のｐＭＯＳトランジスタＰ３１、Ｐ３２のゲートが相互に接続され、第２のｐＭＯＳトランジスタＰ３２のゲートとドレインとが相互に接続され、第１のｐＭＯＳトランジスタＰ３１のドレインと第１のｎＭＯＳトランジスタＮ３１のドレインとが相互に接続され、第２のｐＭＯＳトランジスタＰ３２のドレインと第２のｎＭＯＳトランジスタＮ３２のドレインとが相互に接続され、第１のｎＭＯＳトランジスタＮ３１のソースと第２のｎＭＯＳトランジスタＮ３２のソースとが相互に接続され、第１のｎＭＯＳトランジスタＮ３１のソースと接地との間に、第３のｎＭＯＳトランジスタＮ３３が接続され、第１のｎＭＯＳトランジスタＮ３１のドレインと第３のｐＭＯＳトランジスタＰ３３のゲートとが相互に接続され、第２のｎＭＯＳトランジスタＮ３２のゲートが、第１のノードＮＤ３１と接続されている。そして、第３の基準電圧ＶＲＥＦ ＯＳＣが、第３のｐＭＯＳトランジスタＰ３３のドレインから出力されるようになっている。
【００３２】
図３に示した、レベルシフト回路３１０から出力される基準電圧（第２の基準電圧）ＶＲＥＦ ＩＮＴとレベルシフト回路３３０から出力される基準電圧（第３の基準電圧）ＶＲＥＦ ＯＳＣとは相違している。また、レベルシフト回路３３０の基本動作は、図２Ａを参照して説明したレベルシフト回路２１０の場合と同じである。すなわち、フィードバック動作によって差動増幅器の電圧ＶＲ２が、基準電圧（第１の基準電圧）ＶＲＥＦ ＢＡＳＥと同じレベルに維持される。したがって、レベルシフト回路３３０から出力される基準電圧ＶＲＥＦ ＯＳＣは、次の式によって表わされる。なお、ｒｘ、ｒｙは、それぞれ抵抗素子Ｒｘ、Ｒｙの抵抗値である。
【００３３】
ＶＲＥＦ ＯＳＣ＝ＶＲ２（１＋ｒｘ／ｒｙ）
上記の式から、レベルシフト回路３３０の出力電圧ＶＲＥＦ ＯＳＣは、抵抗値ｒｘ、ｒｙを変化させることによって、調節可能なことが分かる。
【００３４】
上記のように、内部電圧発生器から出力される内部電圧ＶＩＮＴ、ＶＯＳＣが、半導体装置の内部回路に選択的に印加される。
【００３５】
図４Ａ〜４Ｃは、図３を参照して説明したレベルシフト回路３３０から出力される基準電圧（第３の基準電圧）ＶＲＥＦ ＯＳＣを調節するための抵抗比（ｒｘ／ｒｙ）を変化させる回路の例を示す図である。すなわち、図４Ａ、４Ｂに示したように、メタルスィッチを利用（すなわち、メタルショート状態又はメタルオープン状態を利用）することにより、抵抗比（ｒｘ／ｒｙ）を調節可能なことが分かる。また、図４Ｃに示したように、トランジスタをターンオン又はターンオフさせることにより、抵抗比（ｒｘ／ｒｙ）を調節可能なことが分かる。このように、抵抗比（ｒｘ／ｒｙ）を調節することにより、レベルシフト回路３３０から出力される基準電圧ＶＲＥＦ ＯＳＣの電圧を調節することができる。
【００３６】
図５は、図３に示した内部電圧発生器から出力される電圧（内部電圧）を駆動電圧として利用するオシレータを示す回路図であり、内部電圧（第２の駆動電圧）ＶＯＳＣが利用される状態を示している。図５に示したオシレータは、６つのインバータと１つのナンドゲートとを備え、これら論理素子がリング状、すなわち、直列にチェーン状に接続され、インバータチェーンを構成している。また、これら論理素子の駆動電圧は、内部電圧発生器（第２の駆動部）からの出力電圧（第２の駆動電圧）ＶＯＳＣとなっている。従来の場合とは異なり、ＦＩＢ装置によって接続されるオプションコンデンサが設けられておらず、基本的なコンデンサだけが接続されていることが分かる。すなわち、図５に示したコンデンサは、設計者が初めに目標にした発振周期を発生させることができるように接続された、基本的なコンデンサである。
【００３７】
また、図５に示したオシレータの動作は次のとおりである。最初に、オシレータの駆動電圧として、内部電圧発生器（第１の駆動部）からの出力電圧（第１の駆動電圧）ＶＩＮＴを用いることによって、オシレータから出力される信号の発振周期を、テスト回路を利用して検査する。前述のように、フィードバック動作によって、内部電圧発生器（第１の駆動部）からの出力電圧（第１の駆動電圧）ＶＩＮＴは、基準電圧（第２の基準電圧）ＶＲＥＦ ＩＮＴと同じレベルになっている。また、フィードバック動作によって、内部電圧発生器（第２の駆動部）からの出力電圧（第２の駆動電圧）ＶＯＳＣは、基準電圧（第３の基準電圧）ＶＲＥＦ ＯＳＣと同じレベルになっている。
【００３８】
前記テスト回路を利用した検査の結果、発振周期が目標の発振周期と一致した場合には、内部電圧発生器（第１の駆動部）からの第１の内部電圧（第１の駆動電圧）ＶＩＮＴが、オシレータの駆動電圧として用いられる。
【００３９】
前記テスト回路を利用した検査の結果、発振周期が目標の発振周期より短い場合には、内部電圧発生器（第２の駆動部）からの第２の内部電圧（第２の駆動電圧）ＶＯＳＣが、オシレータの駆動電圧として用いられる。この場合、抵抗比（ｒｘ／ｒｙ）を調節することにより、第２の内部電圧（第２の駆動電圧）ＶＯＳＣのレベルが、第１の内部電圧（第１の駆動電圧）ＶＩＮＴより低くなるようにする。
【００４０】
前記テスト回路を利用した検査の結果、発振周期が目標の発振周期より長い場合には、内部電圧発生器（第２の駆動部）からの第２の内部電圧（第２の駆動電圧）ＶＯＳＣが、オシレータの駆動電圧として用いられる。この場合、抵抗比（ｒｘ／ｒｙ）を調節することにより、第２の内部電圧（第２の駆動電圧）ＶＯＳＣのレベルが、第１の内部電圧（第１の駆動電圧）ＶＩＮＴより高くなるようにする。
【００４１】
上記の実施の形態の場合には、２つのレベルシフト回路３１０、３３０を利用する例を開示したが、１つのレベルシフト回路３３０を利用しても、ほぼ同様な効果を得ることができる。
【００４２】
以上の説明により理解されるように、本発明は、駆動電圧を調節することにより、その発振信号の周期を調節することができるオシレータを提供することを目的としている。そのために、本発明に係るオシレータは、可変内部電圧を発生させることができる内部電圧発生器を備えている。当業者であれば、本発明に係るオシレータに用いられる内部電圧発生器は、オシレータに駆動電圧を供給すること以外にも、半導体装置に必要な任意の電圧を発生させ、供給することができるということを容易に認識することができるであろう。
【００４３】
以上、本発明に係るオシレータを実施の形態によって詳細に説明したが、本発明は実施の形態に限定されるものではなく、本発明が属する技術分野において通常の知識を有するものであれば、本発明の技術思想と精神を逸脱することなく、本発明を改良又は変更することが可能であり、それらも本発明の技術的範囲に属する。
【符号の説明】
【００４４】
２００、３００    基準電圧発生器
２１０、３１０、３３０  レベルシフト回路
２２０、３２０、３４０  駆動部
【図１】
2011072018.tif 000003
【図２Ａ】
2011072018.tif 000004
【図２Ｂ】
2011072018.tif 000005
【図３】
2011072018.tif 000006
【図４Ａ】
2011072018.tif 000007
【図４Ｂ】
2011072018.tif 000008
【図４Ｃ】
2011072018.tif 000009
【図５】
2011072018.tif 000010
【手続補正書】
【提出日】平成22年12月27日(2010.12.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の論理素子がリング状に接続され、所定の周期の発振信号を出力するオシレータにおいて、
前記複数の論理素子に選択的に印加される第１及び第２の駆動電圧を発生させる内部電圧発生手段を備え、
前記内部電圧発生手段が、
第１の基準電圧を発生させる基準電圧発生部と、前記第１の基準電圧を受信して、第２の基準電圧を出力する第１のレベルシフト回路と、前記第１の基準電圧を受信して、第３の基準電圧を出力する第２のレベルシフト回路と、前記第２の基準電圧を受信して、前記第２の基準電圧と同じレベルである前記第１の駆動電圧を出力する第１の駆動部と、前記第３の基準電圧を受信して、前記第３の基準電圧と同じレベルである前記第２の駆動電圧を出力する第２の駆動部とを備え、
前記発振信号の周期が正常状態である場合には、前記第１の駆動電圧が前記複数の論理素子に印加され、
前記発振信号の周期が正常状態より短いか又は長い場合には、前記第２の駆動電圧が前記複数の論理素子に印加されることにより、前記発振信号の周期が一定に維持されるように構成されていることを特徴とする可変駆動電圧により動作するオシレータ。
【請求項２】
前記発振信号の周期が正常状態より長い場合には、前記第２の駆動電圧が前記第１の駆動電圧より高くなるように調節されることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項３】
前記発振信号の周期が正常状態より短い場合には、前記第２の駆動電圧が前記第１の駆動電圧より低くなるように調節されることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項４】
前記複数の論理素子がインバータであり、チェーン状に直列に接続されていることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項５】
前記第３の基準電圧を調節することにより、前記第２の駆動電圧が調節されるように構成されていることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項６】
それぞれの前記第１のレベルシフト回路及び前記第２のレベルシフト回路が、
ソースを介して電源電圧が印加される第１、第２及び第３のｐＭＯＳトランジスタと、
ゲートを介して前記第１の基準電圧を受信する第１のｎＭＯＳトランジスタと
前記第２のｐＭＯＳトランジスタのドレインと前記第１のｎＭＯＳトランジスタのソースとの間に接続された第２のｎＭＯＳトランジスタと、
ゲートを介してバイアス電圧を受信する第３のｎＭＯＳトランジスタと、
前記第３のｐＭＯＳトランジスタのドレインと第１ノードとの間に接続された第１の抵抗素子と、
前記第１のノードと接地との間に接続された第２の抵抗素子とを備え、
前記第１及び第２のｐＭＯＳトランジスタのゲートが相互に接続され、
前記第２のｐＭＯＳトランジスタのゲートとドレインとが相互に接続され、
前記第１のｐＭＯＳトランジスタのドレインと前記第１のｎＭＯＳトランジスタのドレインとが相互に接続され、
前記第２のｐＭＯＳトランジスタのドレインと前記第２のｎＭＯＳトランジスタのドレインとが相互に接続され、
前記第１のｎＭＯＳトランジスタのソースと前記第２のｎＭＯＳトランジスタのソースとが相互に接続され、
前記第１のｎＭＯＳトランジスタのソースと接地との間に前記第３のｎＭＯＳトランジスタが接続され、
前記第１のｎＭＯＳトランジスタのドレインと前記第３のｐＭＯＳトランジスタのゲートとが相互に接続され、
前記第２のｎＭＯＳトランジスタのゲートが、前記第１のノードと接続され、
前記第２の基準電圧が、前記第３のｐＭＯＳトランジスタのドレインから出力されるように構成されていることを特徴とする請求項１に記載の可変駆動電圧により動作するオシレータ。
【請求項７】
前記第１及び第２の抵抗素子の抵抗値を調節することにより、前記第２の基準電圧を変化させることができるように構成されていることを特徴とする請求項６に記載の可変駆動電圧により動作するオシレータ。