(57)【要約】【課題】書き込み速度の遅れや書き込み不良等を招くことなく、更なる微細化を実現し得る不揮発性半導体記憶装置及びその書き込み方法を提供する。【解決手段】選択トランジスタとメモリセルトランジスタとを有する複数のメモリセルと、選択トランジスタのドレインに接続されたビット線と、メモリセルトランジスタのコントロールゲートに接続された第１のワード線と、選択トランジスタのセレクトゲートに接続された第２のワード線と、メモリセルトランジスタのソースに接続されたソース線とを有し、第１の電圧Ｖｓｔｅｐ（１）を第１のワード線に印加しながら、ソース線に第２の電圧Ｖｐｕｌｓｅ（１）をパルス状に印加する第１のステップと、第１の電圧より高い第３の電圧Ｖｓｔｅｐ（２）を第１のワード線に印加しながら、ソース線に第２の電圧より低い第４の電圧Ｖｐｕｌｓｅ（２）をパルス状に印加する第２のステップとを少なくとも実行することにより、メモリセルに情報を書き込む。【選択図】図１４
2011076685.tif 000002
【特許請求の範囲】
【請求項１】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有する複数のメモリセルと、
前記選択トランジスタのドレインに接続されたビット線と、
前記メモリセルトランジスタのコントロールゲートに接続された第１のワード線と、
前記選択トランジスタのセレクトゲートに接続された第２のワード線と、
前記メモリセルトランジスタのソースに接続されたソース線とを有し、
第１の電圧を前記第１のワード線に印加しながら、前記ソース線に第２の電圧をパルス状に印加する第１のステップと、前記第１のステップの後に、前記第１の電圧より高い第３の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第４の電圧をパルス状に印加する第２のステップとを少なくとも実行することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記第２のステップの後に、前記第３の電圧より高い第５の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第６の電圧をパルス状に印加する第３のステップを更に実行することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記第６の電圧は、前記第４の電圧と等しい
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有する複数のメモリセルと；前記選択トランジスタのドレインに接続されたビット線と；前記メモリセルトランジスタのコントロールゲートに接続された第１のワード線と；前記選択トランジスタのセレクトゲートに接続された第２のワード線と；前記メモリセルトランジスタのソースに接続されたソース線とを有する不揮発性半導体記憶装置の書き込み方法であって、
第１の電圧を前記第１のワード線に印加しながら、前記ソース線に第２の電圧をパルス状に印加する第１のステップと、前記第１のステップの後に、前記第１の電圧より高い第３の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第４の電圧をパルス状に印加する第２のステップとを少なくとも実行することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【請求項５】
請求項４記載の不揮発性半導体記憶装置の書き込み方法において、
前記第２のステップの後に、前記第３の電圧より高い第５の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第６の電圧をパルス状に印加する第３のステップを更に実行することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその書き込み方法に関する。
【背景技術】
【０００２】
近時、選択トランジスタとメモリセルトランジスタとによりメモリセルが形成された不揮発性半導体記憶装置が提案されている。
【０００３】
このような不揮発性半導体記憶装置では、ビット線、ワード線、ソース線等を列デコーダや行デコーダにより適宜選択することにより、メモリセルが選択され、選択されたメモリセルに対して情報の読み出し、書き込み、消去等が行われる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−１８８５８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、更なる微細化を図ろうとした場合には、書き込み速度の遅れや書き込み不良等が生じることが考えられる。
【０００６】
本発明の目的は、書き込み速度の遅れや書き込み不良等を招くことなく、更なる微細化を実現し得る不揮発性半導体記憶装置及びその書き込み方法を提供することにある。
【課題を解決するための手段】
【０００７】
実施形態の一観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有する複数のメモリセルと、前記選択トランジスタのドレインに接続されたビット線と、前記メモリセルトランジスタのコントロールゲートに接続された第１のワード線と、前記選択トランジスタのセレクトゲートに接続された第２のワード線と、前記メモリセルトランジスタのソースに接続されたソース線とを有し、第１の電圧を前記第１のワード線に印加しながら、前記ソース線に第２の電圧をパルス状に印加する第１のステップと、前記第１のステップの後に、前記第１の電圧より高い第３の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第４の電圧をパルス状に印加する第２のステップとを少なくとも実行することにより、前記メモリセルに情報を書き込むことを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
実施形態の他の観点によれば、選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有する複数のメモリセルと；前記選択トランジスタのドレインに接続されたビット線と；前記メモリセルトランジスタのコントロールゲートに接続された第１のワード線と；前記選択トランジスタのセレクトゲートに接続された第２のワード線と；前記メモリセルトランジスタのソースに接続されたソース線とを有する不揮発性半導体記憶装置の書き込み方法であって、第１の電圧を前記第１のワード線に印加しながら、前記ソース線に第２の電圧をパルス状に印加する第１のステップと、前記第１のステップの後に、前記第１の電圧より高い第３の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第４の電圧をパルス状に印加する第２のステップとを少なくとも実行することにより、前記メモリセルに情報を書き込むことを特徴とする不揮発性半導体記憶装置の書き込み方法が提供される。
【発明の効果】
【０００９】
開示の不揮発性半導体記憶装置及びその書き込み方法によれば、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧の大きさが、第２ステップ以降においてソース線ＳＬに印加するパルス状の電圧の大きさより高く設定される。閾値電圧が著しく低いメモリセルトランジスタの閾値電圧を所定の判定レベルまで急激に上昇させることが必要となるのは、書き込みの第１ステップである。一方、書き込みの第１ステップにおいては、第１のワード線の電位が比較的低いため、ソース線に印加するパルス状の電圧を比較的高く設定しても、非選択のメモリセルに対して誤書き込みが生じることもない。第１ステップの書き込みにおいてメモリセルトランジスタの閾値電圧が所定の判定レベルを超えるため、書き込みの第２ステップ以降においては、ソース線に印加するパルス状の電圧を比較的高く設定する必要はない。書き込みの第２ステップ以降においては、ソース線に印加するパルス状の電圧が比較的高く設定されないため、非選択のメモリセルに対する誤書き込みが生じることはない。従って、書き込み速度の遅れや書き込み不良等を招くことなく、不揮発性半導体記憶装置の微細化を図ることが可能となる。
【図面の簡単な説明】
【００１０】
【図１】参考例による不揮発性半導体記憶装置を示す回路図である。
【図２】図１に示す不揮発性半導体記憶装置のメモリセルの断面を示す概略図である。
【図３】図１及び図２に示す不揮発性半導体記憶装置の書き込み方法を示すフローチャートである。
【図４】コントロールゲート電圧と閾値電圧との差ＶＯＤと、閾値電圧のシフト量ΔＶｔｈとの関係を示すグラフである。
【図５】メモリセルトランジスタの閾値電圧のばらつきを示すグラフ（その１）である。
【図６】メモリセルトランジスタの閾値電圧のばらつきを示すグラフ（その２）である。
【図７】不揮発性半導体記憶装置の書き込み方法を示すフローチャートである。
【図８】一実施形態による不揮発性半導体記憶装置を示す回路図である。
【図９】一実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。
【図１０】図９のＡ−Ａ′断面図である。
【図１１】図９のＢ−Ｂ′断面図である。
【図１２】図９のＣ−Ｃ′断面図である。
【図１３】一実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。
【図１４】一実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【図１５】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１６】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１７】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１８】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その４）である。
【図１９】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その５）である。
【図２０】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その６）である。
【図２１】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その７）である。
【図２２】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その８）である。
【図２３】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その９）である。
【図２４】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１０）である。
【図２５】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１１）である。
【図２６】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１２）である。
【図２７】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１３）である。
【図２８】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１４）である。
【図２９】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１５）である。
【図３０】一実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１６）である。
【図３１】一実施形態による不揮発性半導体記憶装置の書き込み方法の変形例（その１）を示すタイムチャートである。
【図３２】一実施形態による不揮発性半導体記憶装置の書き込み方法の変形例（その２）を示すタイムチャートである。
【発明を実施するための形態】
【００１１】
図１は、参考例による不揮発性半導体記憶装置を示す回路図である。
【００１２】
図１に示すように、選択トランジスタＳＴと、選択トランジスタＳＴに接続されたメモリセルトランジスタＭＴとによりメモリセルＭＣが形成されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。
【００１３】
複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイ１１０が形成されている。
【００１４】
同一の列に存在する複数の選択トランジスタＳＴのドレインは、ビット線ＢＬにより共通接続されている。同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、第１のワード線ＷＬ１により共通接続されている。同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートは、第２のワード線ＷＬ２により共通接続されている。同一の行に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。互いに隣接する行に存在するメモリセルトランジスタＭＴのソースは、共通のソース線ＳＬにより接続されている。
【００１５】
選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、列デコーダ１１２に接続されている。列デコーダ１１２には、ビット線ＢＬに流れる電流を検出するためのセンスアンプ１１３が接続されている。
【００１６】
メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１は、第１の行デコーダ１１４に接続されている。選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、第２の行デコーダ１１６に接続されている。メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、第３の行デコーダ１１８に接続されている。
【００１７】
図２は、図１に示す不揮発性半導体記憶装置のメモリセルの断面を示す概略図である。
【００１８】
図２に示すように、半導体基板１２０上には、トンネル絶縁膜２８ａを介してメモリセルトランジスタＭＴのフローティングゲート（ＦＧ）１３０ａが形成されている。フローティングゲート１３０ａ上には、絶縁膜１３２ａを介してメモリセルトランジスタＭＴのコントロールゲート（ＣＧ）１３４ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート１３４ａは、共通接続されている。換言すれば、フローティングゲート１３０ａ上には、絶縁膜１３２ａを介して、コントロールゲート１３４ａを共通接続する第１のワード線ＷＬ１が形成されている。
【００１９】
半導体基板１２０上には、メモリセルトランジスタＭＴのフローティングゲート１３０ａと並行して、選択トランジスタＳＴのセレクトゲート（ＳＧ）１３０ｂが形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート１３０ｂは、共通接続されている。換言すれば、半導体基板１２０上には、ゲート絶縁膜１２８ｂを介して、セレクトゲート１３０ｂを共通接続する第２のワード線ＷＬ２が形成されている。セレクトゲート１３０ｂ上には、絶縁膜１３２ｂを介して、ポリシリコン層１３４ｂが形成されている。
【００２０】
フローティングゲート１３０ａの両側の半導体基板１２０内、及び、セレクトゲート１３０ｂの両側の半導体基板１２０内には、Ｎ型の不純物拡散層１３６ａ、１３６ｂ、１３６ｃが形成されている。メモリセルトランジスタＭＴのドレインとなる不純物拡散層１３６ｂと選択トランジスタＳＴのソースとなる不純物拡散層１３６ｂとは、同一の不純物拡散層１３６ｂにより形成されている。
【００２１】
こうして、フローティングゲート１３０ａとコントロールゲート１３４ａとソース／ドレイン拡散層１３６ａ、１３６ｂとを有するメモリセルトランジスタＭＴが形成されている。また、セレクトゲート１３０ｂとソース／ドレイン拡散層１３６ｂ、１３６ｃとを有する選択トランジスタＳＴが形成されている。
【００２２】
メモリセルトランジスタＭＴのソース拡散層１３６ａは、ソース線ＳＬに接続されている。選択トランジスタＳＴのドレイン拡散層１３６ｃは、ビット線ＢＬに接続されている。  図１及び図２に示す不揮発性半導体記憶装置では、ホットキャリアを発生させ、発生したホットキャリアをメモリセルトランジスタＭＴのフローティングゲート１３０ａに注入することにより、メモリセルトランジスタＭＴに情報が書き込まれる。
【００２３】
図３は、図１及び図２に示す不揮発性半導体記憶装置の書き込み方法を示すフローチャートである。
【００２４】
メモリセルトランジスタＭＴに情報を書き込む際には、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をＶＣＣとする。
【００２５】
また、選択すべきメモリセルに接続されている第２のワード線ＷＬ２の電位をＶＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。
【００２６】
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１に印加する電圧を徐々に上昇させる。第１のワード線ＷＬ１に印加する電圧は、例えば３つの段階に分けて徐々に上昇させる。第１ステップにおいて第１のワード線ＷＬ１に印加する電圧は、例えば３Ｖとする。第２ステップにおいて第１のワード線ＷＬ１に印加する電圧は、例えば４．５Ｖとする。第３ステップにおいて第１のワード線ＷＬ１に印加する電圧は、例えば６Ｖとする。一方、選択された第１のワード線ＷＬ１以外の第１のワード線ＷＬ１の電位を、０Ｖ又はフローティングとする。
【００２７】
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬに、パルス状に電圧を印加する。ソース線ＳＬに印加するパルス状の電圧は、例えば５．５Ｖとする。一方、選択されたソース線ＳＬ以外のソース線ＳＬの電位を、０Ｖ又はフローティングとする。
【００２８】
このように、選択すべきメモリセルＭＣに接続された第１のワード線ＷＬ１に印加する電圧を除々に上昇させながら、選択すべきメモリセルＭＣに接続されたソース線ＳＬに電圧をパルス状に印加することにより、メモリセルトランジスタＭＴに情報が書き込まれる。
【００２９】
選択行の第１のワード線ＷＬ１に印加する電圧を徐々に上昇させながら、選択行のソース線ＳＬに電圧をパルス状に印加するのは、以下のような理由によるものである。即ち、メモリセルトランジスタＭＴのコントロールゲート１３４ｂに比較的高い電圧を印加した場合には、メモリセルトランジスタＭＴのソース／ドレイン間における電気抵抗が小さくなる。そうすると、メモリセルトランジスタＭＴのソース／ドレイン間の電気抵抗が、選択トランジスタＳＴのソース／ドレイン間の電気抵抗と比較して小さくなる。そうすると、選択トランジスタＳＴのソース／ドレイン間に比較的大きい横方向電界が印加される一方、メモリセルトランジスタＭＴのソース／ドレイン間には十分な横方向電界が印加されないこととなる。メモリセルトランジスタＭＴのソース／ドレイン間に十分な横方向電界が印加されないと、メモリセルトランジスタＭＴのソース／ドレイン間において電子が加速されず、書き込み速度が遅くなってしまう。
【００３０】
これに対し、書き込みの初期の段階において、選択行の第１のワード線ＷＬ１に比較的低い電圧を印加するようにすれば、メモリセルトランジスタＭＴのソース／ドレイン間の電気抵抗が過度に小さくなってしまうことはない。そして、選択行のソース線ＳＬに電圧をパルス状に印加すると、メモリセルトランジスタＭＴのフローティングゲート１３０ａに電荷が注入される。
【００３１】
選択行の第１のワード線ＷＬ１の電圧を徐々に上昇させながら、選択行のソース線ＳＬに電圧をパルス状に印加すれば、メモリセルトランジスタＭＴのフローティングゲート１３０ａに電荷が徐々に注入されていく。選択行の第１のワード線ＷＬ１に印加される電圧は徐々に上昇していくが、フローティングゲート１３０ａに蓄積される電荷も徐々に増加していくため、メモリセルトランジスタＭＴのソース／ドレイン間における電気抵抗が過度に小さくなってしまうことはない。
【００３２】
このように、選択行の第１のワード線ＷＬ１に印加する電圧を徐々に上昇させながら、選択行のソース線ＳＬに電圧をパルス状に印加すれば、メモリセルトランジスタＭＴへの情報の書き込みを高速化することが可能となる。
【００３３】
図４は、コントロールゲート電圧と閾値電圧との差ＶＯＤと、閾値電圧のシフト量ΔＶｔｈとの関係を示すグラフである。図４（ａ）、図４（ｂ）における横軸は、コントロールゲート電圧と閾値電圧との差ＶＯＤを示している。図４（ａ）、図４（ｂ）における縦軸は、閾値電圧のシフト量ΔＶｔｈを示している。
【００３４】
図４（ａ）は、選択トランジスタのゲート電圧ＶＳＧを変化させた場合を示している。図４（ａ）における■印のプロットは、選択トランジスタＳＴのゲート電圧ＶＳＧを１．７Ｖとした場合を示している。図４（ａ）における◆印のプロットは、選択トランジスタＳＴのゲート電圧ＶＳＧを２Ｖとした場合を示している。図４（ａ）における○印のプロットは、選択トランジスタＳＴのゲート電圧ＶＳＧを２．３Ｖとした場合を示している。図４（ａ）における▲印のプロットは、選択トランジスタＳＴのゲート電圧ＶＳＧを２．６Ｖとした場合を示している。
【００３５】
なお、図４（ａ）に示す電気的特性を取得する際には、以下のような条件に設定した。ソース電圧ＶＳは、５．５Ｖとした。ドレイン電流ＩＤは、１μＡとした。ソース線ＳＬに印加する電圧のパルス幅は、５μｓｅｃとした。メモリセルトランジスタＭＴに書き込まれた情報を予め消去する時間は、４００ｍｓとした。
【００３６】
図４（ｂ）は、ソース電圧ＶＳを変化させた場合を示している。図４（ｂ）における■印のプロットは、ソース電圧ＳＬにパルス状に印加する電圧を４．７５Ｖとした場合を示している。図４（ｂ）における◆印のプロットは、ソース電圧ＳＬにパルス状に印加する電圧を５Ｖとした場合を示している。図４（ｂ）における□印のプロットは、ソース電圧ＳＬにパルス状に印加する電圧を５．２５Ｖとした場合を示している。図４（ｂ）における○印のプロットは、ソース電圧ＳＬにパルス状に印加する電圧を５．５Ｖとした場合を示している。図４（ｂ）における▲印のプロットは、ソース電圧ＳＬにパルス状に印加する電圧を５．７５Ｖとした場合を示している。
【００３７】
なお、図４（ｂ）に示す特性を取得する際には、以下のような条件に設定した。選択トランジスタＳＴのゲート電圧ＶＳＧは、ＶＣＣ、即ち、２．３Ｖとした。ドレイン電流ＩＤは、１μＡとした。ソース線ＳＬに印加する電圧ＶＳのパルス幅は、５μｓｅｃとした。メモリセルトランジスタＭＴに書き込まれた情報を予め消去する時間は、４００ｍｓとした。
【００３８】
図４（ａ）及び図４（ｂ）から分かるように、書き込みの際における閾値電圧のシフト量ΔＶｔｈは、メモリセルトランジスタＭＴのコントロールゲート電圧、選択トランジスタＳＴのゲート電圧ＶＳＧ、ソース線ＳＬに印加する電圧ＶＳ等により異なる。
【００３９】
図５は、メモリセルトランジスタの閾値電圧のばらつきを示すグラフ（その１）である。図５における横軸は、メモリセルトランジスタの閾値電圧Ｖｔｈを示している。図５における縦軸は、標準正規累積分布の逆関数を示している。
【００４０】
図５における◇印のプロットは、消去後、即ち、書き込み前におけるメモリセルトランジスタの閾値電圧の分布を示している。図５における○印のプロットは、第１ステップの書き込みが完了した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。即ち、第１のワード線ＷＬ１の電圧を３Ｖに上昇させるとともに、ソース線ＳＬに５．５Ｖのパルス状の電圧を印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００４１】
図５における△印のプロットは、第２ステップの書き込みが完了した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。即ち、第１のワード線ＷＬ１の電圧を４．５Ｖに上昇させるとともに、ソース線ＳＬに５．５Ｖのパルス状の電圧を印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００４２】
図５における□印のプロットは、第３ステップの書き込みが完了した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。即ち、第１のワード線ＷＬ１の電圧を６Ｖに上昇させるとともに、ソース線ＳＬに５．５Ｖのパルス状の電圧を印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００４３】
なお、ソース線ＳＬに印加する電圧のパルス幅は、５μｓｅｃとした。また、第１ステップ、第２ステップ、第３ステップの各々において、ソース線ＳＬに印加するパルスの数は、それぞれ１回ずつとした。
【００４４】
各々のステップにおいては、メモリセルトランジスタＭＴの閾値電圧が各々の判定レベルを超えることが必要である。第１ステップにおいては、メモリセルトランジスタＭＴの閾値電圧が第１の判定レベルを超えることが必要である。また、第２ステップにおいては、メモリセルトランジスタＭＴの閾値電圧が第２の判定レベルを超えることが必要である。また、第３ステップにおいては、メモリセルトランジスタＭＴの閾値電圧が第３の判定レベルを超えることが必要である。第１の判定レベルは、例えば−０．５Ｖとされる。第２の判定レベルは、例えば１Ｖとされる。第３の判定レベルは、例えば２．５Ｖとされる。メモリセルトランジスタＭＴの閾値電圧が所定の判定レベルを超えたか否かは、所定の判定レベルの電圧を第１のワード線ＷＬ１に印加した際にビット線ＢＬに流れる電流を検出することにより、判定することが可能である。
【００４５】
メモリセルトランジスタＭＴに情報の書き込みを行う際には、メモリセルトランジスタＭＴの閾値電圧が各々の判定レベルを超えるまで、ソース線ＳＬにパルス状の電圧が繰り返し印加される。ソース線ＳＬにパルス状の電圧を１回印加しただけでは、メモリセルトランジスタＭＴの閾値電圧が所定の判定レベルを超えない場合には、１つのステップ内において、ソース線ＳＬにパルス状の電圧が複数回印加される場合もある。なお、図３においては、各々のステップにおいてソース線ＳＬにパルス状の電圧を１回ずつ印加した場合の例を示している。
【００４６】
図５の場合には、書き込み前におけるメモリセルトランジスタＭＴの閾値電圧のばらつきが比較的小さく、閾値電圧が極めて低いメモリセルトランジスタＭＴも存在しない。
【００４７】
従って、書き込みの第１ステップにおいて、ソース線ＳＬにパルス状の電圧の印加を１回行っただけで、いずれのメモリセルトランジスタＭＴの閾値電圧も第１の判定レベルを超える。また、書き込みの第２のステップにおいても、ソース線ＳＬにパルス状の電圧の印加を１回行っただけで、いずれのメモリセルトランジスタＭＴの閾値電圧も第２の判定レベルを超える。また、書き込みの第３のステップにおいても、ソース線ＳＬにパルス状の電圧の印加を１回行っただけで、いずれのメモリセルトランジスタＭＴの閾値電圧も第３の判定レベルを超える。
【００４８】
しかしながら、不揮発性半導体記憶装置の微細化を進めていくと、メモリセルトランジスタＭＴの消去特性のばらつきが大きくなり、書き込みを行う前におけるメモリセルトランジスタＭＴの閾値電圧のばらつきが大きくなる虞がある。そして、メモリセルＭＣの各部に印加される印加電圧の変動等の様々な条件を考慮した場合には、図６のようなばらつきが生じることが考えられる。
【００４９】
図６は、メモリセルトランジスタの閾値電圧のばらつきを示すグラフ（その２）である。図６における横軸は、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈを示している。図６における縦軸は、標準正規累積分布の逆関数を示している。
【００５０】
図６における◇印のプロットは、消去後、即ち、書き込み前におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００５１】
図６における大きな●印のプロット、大きな○印のプロット、小さな●印のプロット及び小さな○印のプロットは、第１ステップの書き込みを行った際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。図６における大きな●印のプロットは、第１のワード線ＷＬ１の電位を第１ステップの電位まで上昇させるとともに、ソース線ＳＬにパルス状の電圧を１回印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００５２】
図６における大きな○印のプロットは、第１のワード線ＷＬ１の電位を第１ステップの電位まで上昇させるとともに、ソース線ＳＬにパルス状の電圧を６回印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００５３】
図６における小さな●印のプロットは、第１のワード線ＷＬ１の電位を第１ステップの電位まで上昇させるとともに、ソース線ＳＬにパルス状の電圧を１２回印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００５４】
図６における小さな○印のプロットは、第１のワード線ＷＬ１の電位を第１ステップの電位まで上昇させるとともに、ソース線ＳＬにパルス状の電圧を１９回印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００５５】
なお、第１ステップにおける第１のワード線ＷＬ１の電位は３．０Ｖとした。また、ソース線ＳＬに印加される電圧がばらつく場合を考慮し、ソース線ＳＬに印加する電圧は定格値より５％低い値とした。また、選択トランジスタＳＴのゲート電圧がばらつく場合を考慮し、選択トランジスタＳＴのゲート電圧は、定格値である２．３Ｖより１０％低い値である２．０７Ｖとした。
【００５６】
図６における▲印のプロット及び△印のプロットは、第２ステップの書き込みを行った際におけるメモリセルトランジスタの閾値電圧の分布を示している。図６における▲印のプロットは、第１のワード線ＷＬ１の電位を第２ステップの電位まで上昇させるとともに、ソース線ＳＬにパルス状の電圧を１回印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００５７】
図６における△印のプロットは、第１のワード線ＷＬ１の電位を第２ステップの電位まで上昇させるとともに、ソース線ＳＬにパルス状の電圧を２回印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００５８】
なお、第２ステップにおける第１のワード線ＷＬ１の電位は４．５Ｖとした。また、ソース線ＳＬに印加される電圧がばらつく場合を考慮し、ソース線ＳＬに印加する電圧は定格値より５％低い値とした。また、選択トランジスタＳＴのゲート電圧がばらつく場合を考慮し、選択トランジスタＳＴのゲート電圧は、定格値である２．３Ｖより１０％低い値である２．０７Ｖとした。
【００５９】
図６における■印のプロットは、第３ステップの書き込みを行った際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。図６における■印のプロットは、第１のワード線ＷＬ１の電位を第３ステップの電位まで上昇させるとともに、ソース線ＳＬにパルス状の電圧を１回印加した際におけるメモリセルトランジスタＭＴの閾値電圧の分布を示している。
【００６０】
なお、第３ステップにおける第１のワード線ＷＬ１の電位は６．０Ｖとした。また、ソース線ＳＬに印加される電圧がばらつく場合を考慮し、ソース線ＳＬに印加する電圧は定格値より５％低い値とした。また、選択トランジスタＳＴのゲート電圧がばらつく場合を考慮し、選択トランジスタＳＴのゲート電圧は、定格値である２．３Ｖより１０％低い値である２．０７Ｖとした。
【００６１】
なお、ソース線ＳＬに印加する電圧のパルス幅は、いずれも５μｓｅｃとした。
【００６２】
不揮発性半導体記憶装置の更なる微細化等を行った場合には、図６から分かるように、消去後、即ち、書き込み前におけるメモリセルトランジスタＭＴの閾値電圧のばらつきが比較的大きくなる。そして、書き込み前における閾値電圧が例えば−４．５Ｖ程度と著しく低いメモリセルトランジスタＭＴも生じ得る。
【００６３】
図６から分かるように、書き込み前における閾値電圧が著しく低いメモリセルトランジスタＭＴの場合には、ソース線ＳＬにパルス状の電圧を例えば１９回印加しても、メモリセルトランジスタＭＴの閾値電圧が第１の判定レベルを超えない場合がある。このように閾値電圧が著しく低いメモリセルトランジスタＭＴは、第２ステップにおいて第１のワード線ＷＬ１に印加する電圧が上昇すると、更に書き込みが進行しにくくなり、最終的に書き込み不良が生じてしまう。
【００６４】
書き込み不良を防止するための手法としては、選択トランジスタＳＴのゲート電圧ＶＳＧを上昇させることが考えられる。選択トランジスタＳＴのゲート電圧ＶＳＧを高く設定するほど、メモリセルトランジスタＭＴの閾値電圧のシフト量ΔＶｔｈが大きくなる傾向があるためである（図４（ａ）参照）。
【００６５】
しかしながら、選択トランジスタＳＴのゲート電圧ＶＳＧを上昇させた場合には、ビット線ＢＬのリーク電流が増加してしまう虞がある。
【００６６】
また、ソース線ＳＬに印加する電圧ＶＳを上昇させることにより、書き込み不良を防止することが考えられる。ソース線ＳＬに印加する電圧ＶＳを高く設定するほど、メモリセルトランジスタＭＴの閾値電圧のシフト量ΔＶｔｈが大きくなる傾向があるためである（図４（ｂ）参照）。
【００６７】
しかしながら、ソース線ＳＬに印加する電圧ＶＳを単に高くした場合には、非選択のメモリセルＭＣに対して誤書き込みが生じる虞がある。
【００６８】
即ち、図１を用いて上述したように、同一の行に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。このため、選択されたメモリセルＭＣと同じ行に存在する非選択のメモリセルＭＣのメモリセルトランジスタＭＴのソースにも、選択されたメモリセルＭＣのメモリセルトランジスタＭＴのソース電圧と同じ電圧が印加される。このため、ソース線ＳＬに印加する電圧ＶＳが高くなるほど、非選択のメモリセルＭＣに対する誤書き込みが生じやすくなる。
【００６９】
なお、第１のワード線ＷＬ１の電圧が高くなるほど、非選択のメモリセルＭＣに対する誤書き込みは生じやすくなる。第１のワード線ＷＬ１の電圧が高くなるほど、非選択のメモリセルＭＣに対する誤書き込みが生じやすくなるのは、第１のワード線ＷＬ１の電圧を高くするほど、ホットキャリアがフローティングゲート１３０ａに注入されやすくなるためである。
【００７０】
本願発明者は、鋭意検討した結果、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧の大きさを、第２ステップ以降においてソース線ＳＬに印加するパルス状の電圧の大きさより高くすることに想到した（図７参照）。図７は、不揮発性半導体記憶装置の書き込み方法を示すフローチャートである。
【００７１】
書き込みの第１ステップにおいては、第１のワード線ＷＬ１の電圧は例えば３Ｖとなる（図３参照）。閾値電圧が例えば−４ＶのメモリセルトランジスタＭＴに対して、第１ステップの書き込みを行う際には、コントロールゲート電圧と閾値電圧との差ＶＯＤは７Ｖとなる。ソース線ＳＬに印加する電圧ＶＳを５．７５Ｖ（図７参照）とした場合において、コントロールゲート電圧と閾値電圧との差ＶＯＤが７Ｖである場合には、図４（ｂ）から分かるように、閾値電圧のシフト量ΔＶｔｈは４Ｖ程度となる。従って、この場合には、第１ステップの書き込みにおいて、ソース線ＳＬにパルス状の電圧を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧を０Ｖにまで上昇させることができる。第１の判定レベルが例えば−０．５Ｖである場合には、５．７５Ｖのパルス状の電圧をソース線ＳＬに１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧は第１の判定レベルを超える。
【００７２】
なお、書き込み前におけるメモリセルトランジスタＭＴの閾値電圧が例えば−４．５Ｖ程度と著しく低い場合には、ソース線ＳＬに５．７５Ｖのパルス状の電圧を１回印加しただけでは、第１の判定レベルを超えないこともあり得る。
【００７３】
しかし、５．７５Ｖのパルス状の電圧をソース線ＳＬに例えば２回印加すれば、メモリセルトランジスタＭＴの閾値電圧は第１の判定レベルを超える。
【００７４】
従って、メモリセルトランジスタＭＴの閾値電圧が例えば−４．５Ｖ程度と極めて低い場合であっても、特段の問題は生じない。
【００７５】
なお、書き込みの第１のステップにおいては、第１のワード線ＷＬ１に印加する電圧が３Ｖと比較的低いため、ソース線ＳＬに印加するパルス状の電圧が５．７５Ｖと比較的高いにもかかわらず、非選択のメモリセルＭＣに対して誤書き込みが生じることはない。
【００７６】
書き込みの第２ステップにおいては、ソース線ＳＬに印加する電圧を例えば５．５Ｖとする。書き込みの第２ステップにおいては、第１のワード線ＷＬ１には例えば４．５Ｖの電圧が印加される（図３参照）。閾値電圧が０Ｖにまで上昇したメモリセルトランジスタＭＴに対して、第２ステップの書き込みを行う際には、コントロールゲート電圧と閾値電圧との差ＶＯＤは４．５Ｖとなる。ソース線ＳＬに印加する電圧ＶＳを５．５Ｖとした場合において、コントロールゲート電圧と閾値電圧との差ＶＯＤが４．５Ｖである場合には、図４（ｂ）から分かるように、閾値電圧のシフト量ΔＶｔｈは２Ｖ程度となる。従って、この場合には、第２ステップの書き込みにおいて、ソース線ＳＬにパルス状の電圧を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが２Ｖにまで上昇する。第２の判定レベルが例えば１Ｖである場合には、ソース線ＳＬにパルス状の電圧を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧は第２の判定レベルを超える。
【００７７】
なお、書き込みの第２ステップにおいては、ソース線ＳＬに印加する電圧が例えば５．５Ｖと比較的低いため、非選択のメモリセルＭＣに対して誤書き込みが生じることもない。
【００７８】
書き込みの第３ステップにおいても、ソース線ＳＬに印加する電圧を例えば５．５Ｖとする。書き込みの第３ステップにおいては、第１のワード線ＷＬ１には例えば６Ｖの電圧が印加される（図３参照）。閾値電圧が２Ｖにまで上昇したメモリセルトランジスタＭＴに対して、第３ステップの書き込みを行う際には、コントロールゲート電圧と閾値電圧との差ＶＯＤは４Ｖとなる。ソース線ＳＬに印加する電圧を５．５Ｖとした場合において、コントロールゲート電圧と閾値電圧との差ＶＯＤが４Ｖである場合には、図４（ｂ）から分かるように、閾値電圧のシフト量ΔＶｔｈは１．７Ｖ程度となる。この場合には、第３ステップの書き込みにおいて、ソース線ＳＬにパルス状の電圧を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが例えば３．７Ｖにまで上昇する。第３の判定レベルが例えば２．５Ｖである場合には、ソース線ＳＬにパルス状の電圧を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧は第３の判定レベルを超える。
【００７９】
書き込みの第３ステップにおいても、ソース線ＳＬに印加する電圧ＶＳが５．５Ｖと比較的低いため、非選択のメモリセルＭＣに対して誤書き込みが生じることはない。
【００８０】
このように、本願発明者は、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧の大きさを、第２ステップ以降においてソース線ＳＬに印加するパルス状の電圧の大きさより高くすることに想到した。閾値電圧が著しく低いメモリセルトランジスタＭＴの閾値電圧を第１の判定レベルまで急激に上昇させることが必要となるのは、書き込みの第１ステップである。一方、書き込みの第１ステップにおいては、第１のワード線ＷＬ１の電位が比較的低いため、ソース線ＳＬに印加するパルス状の電圧を比較的高く設定しても、非選択のメモリセルＭＣに対して誤書き込みが生じることもない。第１ステップの書き込みにおいてメモリセルトランジスタＭＴの閾値電圧が第１の判定レベルを超えるため、書き込みの第２ステップ以降においては、ソース線ＳＬに印加するパルス状の電圧を比較的高く設定する必要はない。書き込みの第２ステップ以降においては、ソース線ＳＬに印加するパルス状の電圧が比較的高く設定されないため、非選択のメモリセルＭＣに対する誤書き込みが生じることはない。従って、本願発明者が想到した方法によれば、書き込み速度の遅れや書き込み不良等を招くことなく、不揮発性半導体記憶装置の微細化を図ることが可能となる。
【００８１】
［一実施形態］
第１実施形態による不揮発性半導体記憶装置及びその書き込み方法、読み出し方法、消去方法、並びに、その不揮発性半導体記憶装置の製造方法を図８乃至図３０を用いて説明する。
【００８２】
（不揮発性半導体記憶装置）
まず、本実施形態による不揮発性半導体記憶装置について図８乃至図１２を用いて説明する。図８は、本実施形態による不揮発性半導体記憶装置を示す回路図である。
【００８３】
図８に示すように、本実施形態による不揮発性半導体記憶装置は、選択トランジスタＳＴと、選択トランジスタＳＴに接続されたメモリセルトランジスタＭＴとによりメモリセルＭＣが形成されている。選択トランジスタＳＴのソースは、メモリセルトランジスタＭＴのドレインに接続されている。より具体的には、選択トランジスタＳＴのソースとメモリセルトランジスタＭＴのドレインとは、１つの不純物拡散層により一体に形成されている。
【００８４】
複数のメモリセルＭＣは、マトリクス状に配列されている。マトリクス状に配列された複数メモリセルＭＣにより、メモリセルアレイ１０が形成されている。
【００８５】
同一の列に存在する複数の選択トランジスタＳＴのドレインは、ビット線ＢＬにより共通接続されている。同一の行に存在する複数のメモリセルトランジスタＭＴのコントロールゲートは、第１のワード線ＷＬ１により共通接続されている。同一の行に存在する複数の選択トランジスタＳＴのセレクトゲートは、第２のワード線ＷＬ２により共通接続されている。
【００８６】
同一の行に存在する複数のメモリセルトランジスタＭＴのソースは、ソース線ＳＬにより共通接続されている。互いに隣接する行に存在するメモリセルトランジスタＭＴのソースは、共通のソース線ＳＬにより接続されている。
【００８７】
選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬは、列デコーダ１２に接続されている。列デコーダ１２は、選択トランジスタＳＴのドレインを共通接続する複数のビット線ＢＬの電位を制御するためのものである。列デコーダ１２には、ビット線ＢＬに流れる電流を検出するためのセンスアンプ１３が接続されている。列デコーダ１２は、比較的低い電圧で動作する低電圧回路により形成されている。
【００８８】
メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１は、第１の行デコーダ１４に接続されている。第１の行デコーダ１４は、メモリセルトランジスタＭＴのコントロールゲートを共通接続する複数の第１のワード線ＷＬ１の電位をそれぞれ制御するためのものである。第１の行デコーダ１４は、高電圧回路（高耐圧回路）により形成されている。
【００８９】
第１の行デコーダ１４には、図示しない第１の電圧印加手段が接続されている。第１の電圧印加手段は、出力電圧を適宜変化させ得るものである。従って、本実施形態では、第１のワード線ＷＬ１に印加する電圧を適宜変化させることができる。
【００９０】
選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２は、第２の行デコーダ１６に接続されている。第２の行デコーダ１６は、選択トランジスタＳＴのセレクトゲートを共通接続する複数の第２のワード線ＷＬ２の電位を制御するためのものである。第２の行デコーダ１６は、低電圧回路（低耐圧回路）により形成されている。
【００９１】
メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬは、第３の行デコーダ１８に接続されている。第３の行デコーダ１８は、メモリセルトランジスタＭＴのソースを共通接続する複数のソース線ＳＬの電位を制御するためのものである。第３の行デコーダ１８は、高電圧回路（高耐圧回路）により形成されている。
【００９２】
第３の行デコーダ１８には、図示しない第２の電圧印加手段が接続されている。第２の電圧印加手段は、出力電圧を適宜変化させ得るものである。従って、本実施形態では、ソース線ＳＬに印加する電圧の大きさを適宜変化させることができる。
【００９３】
次に、本実施形態による不揮発性半導体記憶装置のメモリセルアレイの構造を図９乃至図１２を用いて説明する。図９は、本実施形態による不揮発性半導体記憶装置のメモリセルアレイを示す平面図である。図１０は、図９のＡ−Ａ′断面図である。図１１は、図９のＢ−Ｂ′断面図である。図１２は、図９のＣ−Ｃ′断面図である。
【００９４】
半導体基板２０には、素子領域２１を画定する素子分離領域２２が形成されている。半導体基板２０としては、例えばＰ型のシリコン基板が用いられている。素子分離領域２２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。
【００９５】
素子分離領域２２が形成された半導体基板２０内には、Ｎ型の埋め込み拡散層２４が形成されている。Ｎ型の埋め込み拡散層２４の上側の部分は、Ｐ型ウェル２６となっている。
【００９６】
半導体基板２０上には、トンネル絶縁膜２８ａを介してフローティングゲート３０ａが形成されている。フローティングゲート３０ａは、各々の素子領域２１毎に電気的に分離されている。
【００９７】
フローティングゲート３０ａ上には、絶縁膜３２ａを介してコントロールゲート３４ａが形成されている。同一の行に存在するメモリセルトランジスタＭＴのコントロールゲート３４ａは、共通接続されている。換言すれば、フローティングゲート３０上には、絶縁膜３２ａを介して、コントロールゲート３４ａを共通接続する第１のワード線ＷＬ１が形成されている。
【００９８】
半導体基板２０上には、フローティングゲート３０ａと並行して、選択トランジスタＳＴのセレクトゲート３０ｂが形成されている。同一の行に存在する選択トランジスタＳＴのセレクトゲート３０ｂは、共通接続されている。換言すれば、半導体基板２０上には、ゲート絶縁膜２８ｂを介して、セレクトゲート３０ｂを共通接続する第２のワード線ＷＬ２が形成されている。選択トランジスタＳＴのゲート絶縁膜２８ｂの膜厚は、メモリセルトランジスタＭＴのトンネル絶縁膜２８ａの膜厚と等しくなっている。
【００９９】
セレクトゲート３０ｂ上には、絶縁膜３２ｂを介して、ポリシリコン層３４ｂが形成されている。
【０１００】
フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内には、Ｎ型の不純物拡散層３６ａ、３６ｂ、３６ｃが形成されている。
【０１０１】
メモリセルトランジスタＭＴのドレインとなる不純物拡散層３６ｂと選択トランジスタＳＴのソースとなる不純物拡散層３６ｂとは、同一の不純物拡散層３６ｂにより形成されている。
【０１０２】
フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【０１０３】
また、セレクトゲート３０ｂとポリシリコン層３４ｂとを有する積層体の側壁部分には、サイドウォール絶縁膜３７が形成されている。
【０１０４】
メモリセルトランジスタＭＴのソース領域３６ａ上、選択トランジスタＳＴのドレイン領域３６ｃ上、コントロールゲート３４ａの上部、及び、ポリシリコン層３４ｂの上部には、例えばコバルトシリサイドより成るシリサイド層３８ａ〜３８ｄがそれぞれ形成されている。ソース電極３６ａ上のシリサイド層３８ａは、ソース電極として機能する。ドレイン電極３６ｃ上のシリサイド層３８ｃは、ドレイン電極として機能する。
【０１０５】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成されている。
【０１０６】
また、セレクトゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成されている。
【０１０７】
メモリセルトランジスタＭＴ及び選択トランジスタＳＴが形成された半導体基板２０上には、シリコン窒化膜（図示せず）とシリコン酸化膜（図示せず）とから成る層間絶縁膜４０が形成されている。
【０１０８】
層間絶縁膜４０には、ソース電極３８ａ、ドレイン電極３８ｂにそれぞれ達するコンタクトホール４２が形成されている。
【０１０９】
コンタクトホール４２内には、例えばタングステンより成る導体プラグ４４が埋め込まれている。
【０１１０】
導体プラグ４４が埋め込まれた層間絶縁膜４０上には、配線（第１金属配線層）４６が形成されている。
【０１１１】
配線４６が形成された層間絶縁膜４０上には、層間絶縁膜４８が形成されている。
【０１１２】
層間絶縁膜４８には、配線４６に達するコンタクトホール５０が形成されている。
【０１１３】
コンタクトホール５０内には、例えばタングステンより成る導体プラグ５２が埋め込まれている。
【０１１４】
導体プラグ５２が埋め込まれた層間絶縁膜４８上には、配線（第２金属配線層）５４が形成されている。
【０１１５】
配線５４が形成された層間絶縁膜４８上には、層間絶縁膜５６が形成されている。
【０１１６】
層間絶縁膜５６には、配線５４に達するコンタクトホール５８が形成されている。
【０１１７】
コンタクトホール５８内には、例えばタングステンより成る導体プラグ６０が埋め込まれている。
【０１１８】
導体プラグ６０が埋め込まれた層間絶縁膜５６上には、配線（第３金属配線層）６２が形成されている。
【０１１９】
こうして、本実施形態による不揮発性半導体記憶装置のメモリセルアレイ１０（図８参照）が形成されている。
【０１２０】
（不揮発性半導体記憶装置の動作）
次に、本実施形態による不揮発性半導体記憶装置の動作方法を図１３及び図１４を用いて説明する。図１３は、本実施形態による不揮発性半導体記憶装置の読み出し方法、書き込み方法及び消去方法を示す図である。図１３において括弧内は非選択線の電位を示している。また、図１３においてＦはフローティングを示している。図１４は、本実施形態による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【０１２１】
（書き込み方法）
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１３及び図１４を用いて説明する。
【０１２２】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０１２３】
即ち、メモリセルトランジスタＭＴに情報を書き込む際には、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をＶＣＣとする。
【０１２４】
また、選択すべきメモリセルに接続されている第２のワード線ＷＬ２の電位をＶＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。
【０１２５】
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを徐々に上昇させる。第１のワード線ＷＬ１に印加する電圧は、例えば３つの段階に分けて徐々に上昇させる。
【０１２６】
書き込みの第１ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）は、例えば３Ｖとする。なお、第１ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）は、３Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）を適宜設定すればよい。
【０１２７】
書き込みの第２ステップにおいては、書き込みの第１のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）より高い電圧Ｖｓｔｅｐ（２）を、第１のワード線ＷＬ１に印加する。書き込みの第２ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）は、例えば４．５Ｖとする。なお、書き込みの第２のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）は、４．５Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）を適宜設定すればよい。
【０１２８】
書き込みの第３ステップにおいては、書き込みの第２のステップにおいて第１のワード線ＷＬ１に印加する電圧より高い電圧Ｖｓｔｅｐ（３）を、第１のワード線ＷＬ１に印加する。書き込みの第３ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（３）は、例えば６Ｖとする。なお、書き込みの第３のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（３）は、６Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（３）を適宜設定すればよい。
【０１２９】
なお、選択された第１のワード線ＷＬ１以外の第１のワード線ＷＬ１の電位を、０Ｖ又はフローティングとする。
【０１３０】
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬに、パルス状に電圧Ｖｐｕｌｓｅを印加する。書き込みの第１ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（１）を例えば５．８Ｖとする。書き込みの第２ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（２）を例えば５．５Ｖとする。書き込みの第３ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（３）を例えば５．５Ｖとする。ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅのパルス幅は、例えば５μｓｅｃとする。
【０１３１】
なお、本実施形態において、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を例えば５．８Ｖとするのは、以下のような理由によるものである。即ち、図７においては、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧を５．７５Ｖとしたが、ソース線ＳＬに印加する電圧を５．８Ｖとした場合にも、ほぼ同様の特性が得られる。また、ソース線ＳＬに印加する電圧を高くすれば、メモリセルトランジスタＭＴの閾値電圧のシフト量の向上に寄与し得る。従って、本実施形態においては、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を例えば５．８Ｖとしている。
【０１３２】
なお、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）は、５．８Ｖに限定されるものではない。書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、５．８Ｖより高く設定してもよいし、５．８Ｖより低く設定してもよい。例えば、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、図７と同様に、５．７５Ｖとしてもよい。第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、少なくとも、第２ステップにおいてソース線ＳＬに印加する電圧より高く設定すれば、第１のステップにおける書き込みの進行を促進させることが可能である。
【０１３３】
メモリセルトランジスタＭＴに情報の書き込みを行う際には、メモリセルトランジスタＭＴの閾値電圧が各々の判定レベルを超えるまで、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を繰り返し印加する。ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を１回印加しただけでは、メモリセルトランジスタＭＴの閾値電圧が所定の判定レベルを超えない場合には、１つのステップ内において、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）が複数回印加される。なお、図１４においては、各々のステップにおいてソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を１回ずつ印加した場合の例を示している。
【０１３４】
書き込みの第２のステップ以降においてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）は、５．５Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）を適宜設定すればよい。
【０１３５】
また、書き込みの第３のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（３）は、書き込みの第２のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）と等しくてもよいし、電圧Ｖｐｕｌｓｅ（２）と異なっていてもよい。ただし、書き込みの第３のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（３）は、書き込みの第１のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）より低く設定することが好ましい。
【０１３６】
第１のステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）の大きさは、第２のステップ以降においてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）の大きさより大きく設定される。
【０１３７】
なお、ウェル２６の電位は常に０Ｖ（接地）とする。
【０１３８】
このように、本実施形態では、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）の大きさを、第２ステップ以降においてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）の大きさより大きくする。
【０１３９】
書き込みの第１ステップにおいては、第１のワード線ＷＬ１の電圧Ｖｓｔｅｐ（１）は例えば３Ｖとなる（図１４参照）。閾値電圧が例えば−４ＶのメモリセルトランジスタＭＴに対して、第１ステップの書き込みを行う際には、コントロールゲート電圧と閾値電圧との差ＶＯＤは７Ｖとなる。ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を５．８Ｖとした場合において、コントロールゲート電圧と閾値電圧との差ＶＯＤが７Ｖである場合には、閾値電圧のシフト量ΔＶｔｈは４Ｖ程度となる（図４（ｂ）参照）。ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を５．８Ｖとした場合のメモリセルトランジスタＭＴの閾値電圧のシフト量は、ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を５．７５Ｖとした場合のメモリセルトランジスタＭＴの閾値電圧のシフト量とほぼ同等だからである。従って、この場合には、第１ステップの書き込みにおいて、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧を０Ｖにまで上昇させることができる。第１の判定レベルが例えば−０．５Ｖである場合には、５．８Ｖのパルス状の電圧Ｖｐｕｌｓｅ（１）をソース線ＳＬに１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧は第１の判定レベルを超える。
【０１４０】
なお、書き込み前におけるメモリセルトランジスタＭＴの閾値電圧が例えば−４．５Ｖ程度と著しく低い場合には、ソース線ＳＬに５．７５Ｖのパルス状の電圧Ｖｐｕｌｓｅ（１）を１回印加しただけでは、第１の判定レベルを超えないこともあり得る。
【０１４１】
しかし、５．８Ｖのパルス状の電圧Ｖｐｕｌｓｅ（１）をソース線ＳＬに例えば２回印加すれば、メモリセルトランジスタＭＴの閾値電圧は第１の判定レベルを超える。
【０１４２】
従って、メモリセルトランジスタＭＴの閾値電圧が例えば−４．５Ｖ程度と極めて低い場合であっても、特段の問題は生じない。
【０１４３】
なお、第１のステップにおいては、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）が比較的低いため、ソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）が比較的高いにもかかわらず、非選択のメモリセルＭＣに対して誤書き込みが生じることはない。
【０１４４】
書き込みの第２ステップにおいては、ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）を例えば５．５Ｖとする。書き込みの第２ステップにおいては、第１のワード線ＷＬ１には例えば４．５Ｖの電圧Ｖｓｔｅｐ（２）が印加される（図１４参照）。閾値電圧が０Ｖにまで上昇したメモリセルトランジスタＭＴに対して、第２ステップの書き込みを行う際には、コントロールゲート電圧と閾値電圧との差ＶＯＤは４．５Ｖとなる。ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）を５．５Ｖとした場合において、コントロールゲート電圧と閾値電圧との差ＶＯＤが４．５Ｖである場合には、図４（ｂ）から分かるように、閾値電圧のシフト量ΔＶｔｈは２Ｖ程度となる。従って、この場合には、第２ステップの書き込みにおいて、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（２）を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが２Ｖにまで上昇する。第２の判定レベルが例えば１Ｖである場合には、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（２）を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧は第２の判定レベルを超える。
【０１４５】
なお、書き込みの第２ステップにおいては、ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）が例えば５．５Ｖと比較的低いため、非選択のメモリセルＭＣに対して誤書き込みが生じることもない。
【０１４６】
書き込みの第３ステップにおいても、ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（３）を例えば５．５Ｖとする。書き込みの第３ステップにおいては、第１のワード線ＷＬ１には例えば６Ｖの電圧Ｖｓｔｅｐ（３）が印加される（図１４参照）。閾値電圧が２Ｖにまで上昇したメモリセルトランジスタＭＴに対して、第３ステップの書き込みを行う際には、コントロールゲート電圧と閾値電圧との差ＶＯＤは４Ｖとなる。ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（３）を５．５Ｖとした場合において、コントロールゲート電圧と閾値電圧との差ＶＯＤが４Ｖである場合には、図４（ｂ）から分かるように、閾値電圧のシフト量ΔＶｔｈは１．７Ｖ程度となる。この場合には、第３ステップの書き込みにおいて、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（３）を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが例えば３．７Ｖにまで上昇する。第３の判定レベルが例えば２．５Ｖである場合には、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（３）を１回印加しただけで、メモリセルトランジスタＭＴの閾値電圧は第３の判定レベルを超える。
【０１４７】
書き込みの第３ステップにおいても、ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（３）が比較的低いため、非選択のメモリセルＭＣに対して誤書き込みが生じることはない。
【０１４８】
このように、本実施形態では、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）の大きさを、第２ステップ以降においてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）の大きさより高く設定する。即ち、本実施形態では、書き込みの第１のステップにおいては、第１の電圧Ｖｓｔｅｐ（１）を第１のワード線ＷＬ１に印加しながら、ソース線ＳＬに第２の電圧Ｖｐｕｌｓｅ（１）をパルス状に印加する。そして、書き込みの第２のステップにおいては、第１の電圧Ｖｓｔｅｐ（１）より高い第３の電圧Ｖｓｔｅｐ（２）を第１のワード線ＷＬ１に選択的に印加しながら、ソース線ＳＬに第２の電圧Ｖｐｕｌｓｅ（１）より低い第４の電圧Ｖｐｕｌｓｅ（２）をパルス状に印加する。そして、書き込みの第３のステップにおいては、第３の電圧Ｖｓｔｅｐ（２）より高い第５の電圧Ｖｓｔｅｐ（３）を第１のワード線ＷＬ１に選択的に印加しながら、ソース線ＳＬに第２の電圧Ｖｐｕｌｓｅ（１）より低い第６の電圧Ｖｐｕｌｓｅ（３）を印加する。閾値電圧が著しく低いメモリセルトランジスタＭＴの閾値電圧を第１の判定レベルまで急激に上昇させることが必要となるのは、書き込みの第１ステップである。一方、書き込みの第１ステップにおいては、第１のワード線ＷＬ１の電位Ｖｓｔｅｐ（１）が比較的低いため、ソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）を比較的高く設定しても、非選択のメモリセルＭＣに対して誤書き込みが生じることもない。第１ステップの書き込みにおいてメモリセルトランジスタＭＴの閾値電圧が第１の判定レベルを超えるため、書き込みの第２ステップ以降においては、ソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）を高めに設定する必要はない。書き込みの第２ステップ以降においては、ソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）が比較的低いため、非選択のメモリセルＭＣに対する誤書き込みが生じることはない。従って、本実施形態によれば、書き込み速度の遅れや書き込み不良等を招くことなく、不揮発性半導体記憶装置の微細化を図ることが可能となる。
【０１４９】
（読み出し方法）
まず、本実施形態による不揮発性半導体記憶装置の読み出し方法について図１３を用いて説明する。
【０１５０】
メモリセルアレイ１０に書き込まれた情報を読み出す際には、各部の電位を以下のように設定する。
【０１５１】
即ち、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位をＶＣＣとする。一方、選択されたビット線以外のビット線ＢＬの電位を０Ｖとする。ソース線ＳＬの電位は、いずれも０Ｖとする。第１のワード線ＷＬ１の電位は、読み出し待機時において、いずれも常時ＶＣＣとする。選択すべきメモリセルＭＣに接続されている第２のワード線ＷＬ２の電位をＶＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖとする。ウェル２６の電位はいずれも０Ｖとする。
【０１５２】
ソース線ＳＬの電位が読み出し待機時において０Ｖに設定されており、第１のワード線ＷＬ１の電位が読み出し待機時において常時ＶＣＣに設定されているため、ビット線ＢＬの電位と第２のワード線ＷＬ２の電位とを制御するだけで、情報の読み出しを行い得る。
【０１５３】
本実施形態では、ビット線ＢＬの電位を制御する列デコーダ１２が低電圧回路により形成されているため、ビット線ＢＬが高速で制御される。また、第２のワード線ＷＬ２の電位を制御する第２の行デコーダ１６が低電圧回路により形成されているため、第２のワード線ＷＬ２が高速で制御される。このため、本実施形態によれば、メモリセルトランジスタＭＴに書き込まれた情報を高速で読み出すことができる。
【０１５４】
メモリセルトランジスタＭＴに情報が書き込まれている場合、即ち、メモリセルトランジスタＭＴの情報が０”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されている。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れず、選択された一のビット線ＢＬには電流が流れない。この場合には、メモリセルトランジスタＭＴの情報は“０”であると判断される。
【０１５５】
一方、メモリセルトランジスタＭＴに書き込まれた情報が消去されている場合、即ち、メモリセルの情報が“１”の場合には、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない。この場合には、メモリセルトランジスタＭＴのソース拡散層３６ａと選択トランジスタＳＴのドレイン拡散層３６ｃとの間に電流が流れ、選択された一のビット線ＢＬに電流が流れる。選択された一のビット線ＢＬに流れる電流は、センスアンプ１３により検出される。この場合には、メモリセルトランジスタＭＴの情報が“１”であると判断される。
【０１５６】
（消去方法）
次に、本実施形態による不揮発性半導体記憶装置の消去方法について図１３を用いて説明する。
【０１５７】
メモリセルアレイ１０に書き込まれた情報を消去する際には、各部の電位を以下のように設定する。
【０１５８】
即ち、ビット線ＢＬの電位はいずれもフローティングとする。ソース線ＳＬの電位はいずれもフローティングとする。第１のワード線ＷＬ１の電位は、いずれも例えば−９Ｖとする。第２のワード線ＷＬ２の電位は、いずれもフローティングとする。ウェル２６の電位は、いずれも例えば＋９Ｖとする。
【０１５９】
各部の電位を上記のように設定すると、メモリセルトランジスタＭＴのフローティングゲート３０ａから電荷が引き抜かれる。これにより、メモリセルトランジスタＭＴのフローティングゲート３０ａに電荷が蓄積されていない状態となり、メモリセルトランジスタＭＴの情報が消去されることとなる。
【０１６０】
（不揮発性半導体記憶装置の製造方法）
次に、本実施形態による不揮発性半導体記憶装置の製造方法を図１５乃至図３０を用いて説明する。図１５乃至図３０は、本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【０１６１】
図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）及び図２４（ａ）、図２５、図２７及び図２９は、メモリセルアレイ領域（コア領域）２を示している。図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）及び図２４（ａ）、図２５、図２７及び図２９の紙面左側の図は、図９のＣ−Ｃ′断面に対応している。図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）、図２２（ａ）、図２３（ａ）及び図２４（ａ）、図２５、図２７及び図２９の紙面右側の図は、図９のＡ−Ａ′断面に対応している。
【０１６２】
図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）及び図２４（ｂ）、図２６、図２８及び図３０は、周辺回路領域４を示している。図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）及び図２４（ｂ）、図２６、図２８及び図３０の紙面左側は、高耐圧トランジスタが形成される領域６を示している。高耐圧トランジスタが形成される領域６のうちの紙面左側は高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。高耐圧Ｎチャネルトランジスタが形成される領域６Ｎの紙面右側は、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを示している。高耐圧Ｐチャネルトランジスタが形成される領域６Ｐの紙面右側は、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを示している。
【０１６３】
図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）、図２２（ｂ）、図２３（ｂ）及び図２４（ｂ）、図２６、図２８及び図３０の紙面右側は、低電圧トランジスタが形成される領域８を示している。低電圧トランジスタが形成される領域８のうちの紙面左側は低電圧Ｎチャネルトランジスタが形成される領域８Ｎを示しており、低電圧トランジスタが形成される領域８のうちの紙面右側は低電圧Ｐチャネルトランジスタが形成される領域８Ｐを示している。
【０１６４】
まず、半導体基板２０を用意する。かかる半導体基板２０としては、例えばＰ型のシリコン基板を用意する。
【０１６５】
次に、全面に、例えば熱酸化法により、膜厚１５ｎｍの熱酸化膜６４を形成する。
【０１６６】
次に、全面に、例えばＣＶＤ法により、膜厚１５０ｎｍのシリコン窒化膜６６を形成する。
【０１６７】
次に、全面に、例えばスピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０１６８】
次に、フォトリソグラフィ技術を用い、フォトレジスト膜に開口部（図示せず）を形成する。かかる開口部は、シリコン窒化膜６６をパターニングするためのものである。
【０１６９】
次に、フォトレジスト膜をマスクとして、シリコン窒化膜６６をパターニングする。これにより、シリコン窒化膜より成るハードマスク６６が形成される。
【０１７０】
次に、ドライエッチングにより、ハードマスク６６をマスクとして、半導体基板２０をエッチングする。これにより、半導体基板２０に溝６８が形成される（図１５参照）。半導体基板２０に形成する溝６８の深さは、半導体基板２０の表面から例えば４００ｎｍとする。
【０１７１】
次に、熱酸化法により、半導体基板２０のうちの露出している部分を酸化する。これにより、半導体基板２０のうちの露出している部分にシリコン酸化膜（図示せず）が形成される。
【０１７２】
次に、図１６に示すように、全面に、高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜２２を形成する。
【０１７３】
次に、図１７に示すように、ＣＭＰ（Chemical Mechanical Polishing、化学的機械的研磨）法により、シリコン窒化膜６６の表面が露出するまでシリコン酸化膜２２を研磨する。こうして、シリコン酸化膜より成る素子分離領域２２が形成される。
【０１７４】
次に、素子分離領域２２を硬化させるための熱処理を行う。熱処理条件は、例えば窒素雰囲気中で９００℃、３０分とする。
【０１７５】
次に、ウエットエッチングにより、シリコン窒化膜６６を除去する。
【０１７６】
次に、図１８に示すように、熱酸化法により、半導体基板２０の表面に犠牲酸化膜６９を成長する。
【０１７７】
次に、図１９に示すように、メモリセルアレイ領域２に、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。この際、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎにも、Ｎ型のドーパント不純物を深く注入することにより、Ｎ型の埋め込み拡散層２４を形成する。また、メモリセルアレイ領域２に、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル２６を形成する。また、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、埋め込み拡散層２４よりも浅くＰ型のドーパント不純物を注入することにより、Ｐ型のウェル７２Ｐを形成する。
【０１７８】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎに、Ｎ型の拡散層７０を枠状に形成する。かかる枠状の拡散層７０は、半導体基板２０の表面から埋め込み拡散層２４の周縁部に至るように形成する。Ｐ型のウェル７２Ｐは、埋め込み拡散層２４と拡散層７０とにより囲まれた状態となる。また、図示しないが、メモリセルアレイ領域２のＰ型のウェル２６も、埋め込み拡散層２４と枠状の拡散層７０により囲まれた状態となる。
【０１７９】
次に、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７２Ｎを形成する。
【０１８０】
次に、メモリセルアレイ領域２に、チャネルドーピングを行う（図示せず）。
【０１８１】
次に、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎと、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐとに、チャネルドーピングを行う（図示せず）。
【０１８２】
次に、半導体基板２０の表面に存在する犠牲酸化膜６９をエッチング除去する。
【０１８３】
次に、全面に、熱酸化法により、膜厚１０ｎｍのトンネル絶縁膜２８を形成する。
【０１８４】
次に、全面に、例えばＣＶＤ法により、膜厚９０ｎｍのポリシリコン膜３０を形成する。かかるポリシリコン膜３０としては、不純物がドープされたポリシリコン膜を形成する。
【０１８５】
次に、周辺回路領域４に存在するポリシリコン膜３０をエッチング除去する。
【０１８６】
次に、全面に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とを順次積層して成る絶縁膜（ＯＮＯ膜）３２を形成する。かかる絶縁膜３２は、フローティングゲート３０ａとコントロールゲート３４ａとを絶縁するためのものである。
【０１８７】
次に、図２０に示すように、低電圧Ｎチャネルトランジスタが形成される領域８Ｎに、Ｐ型のドーパント不純物を導入することにより、Ｐ型のウェル７４Ｐを形成する。
【０１８８】
次に、低電圧Ｐチャネルトランジスタが形成される領域８Ｐに、Ｎ型のドーパント不純物を導入することにより、Ｎ型のウェル７４Ｎを形成する。
【０１８９】
次に、低電圧Ｎチャネルトランジスタが形成される領域８Ｎと、低電圧Ｐチャネルトランジスタが形成される領域８Ｐとに、チャネルドーピングを行う（図示せず）。
【０１９０】
次に、周辺回路領域４に存在する絶縁膜（ＯＮＯ膜）３２をエッチング除去する。
【０１９１】
次に、全面に、熱酸化法により、例えば膜厚１５ｎｍのゲート絶縁膜７６を形成する。
【０１９２】
次に、ウエットエッチングにより、低電圧トランジスタが形成される領域８に存在するゲート絶縁膜７６を除去する。
【０１９３】
次に、全面に、熱酸化法により、例えば膜厚３ｎｍのゲート絶縁膜７８を形成する。これにより、低電圧トランジスタが形成される領域８においては、例えば膜厚３ｎｍのゲート絶縁膜が形成される。一方、高耐圧トランジスタが形成される領域６においては、ゲート絶縁膜７６の膜厚は例えば１６ｎｍ程度となる。
【０１９４】
次に、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜３４を形成する。
【０１９５】
次に、全面に、反射防止膜８０を形成する。
【０１９６】
次に、図２１に示すように、フォトリソグラフィ技術を用い、反射防止膜８０、ポリシリコン膜３４、絶縁膜３２及びポリシリコン膜３０をドライエッチングする。これにより、ポリシリコンより成るフローティングゲート３０ａと、ポリシリコンより成るコントロールゲート３４ａとを有する積層体が、メモリセルアレイ領域２内に形成される。また、ポリシリコンより成るセレクトゲート３０ｂと、ポリシリコン膜３４ｂとを有する積層体がメモリセルアレイ領域２内に形成される。
【０１９７】
次に、配線（第１金属配線）４６とセレクトゲート３０ｂとを接続すべき領域において、ポリシリコン膜３４ｂをエッチング除去する（図示せず）。
【０１９８】
次に、図２２に示すように、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ａの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜（図示せず）を形成する。
【０１９９】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２００】
次に、フォトリソグラフィ技術を用い、メモリセルアレイ領域２を露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２０１】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、フローティングゲート３０ａの両側の半導体基板２０内、及び、セレクトゲート３０ｂの両側の半導体基板２０内に、不純物拡散層３６ａ〜３６ｃが形成される。この後、フォトレジスト膜を剥離する。
【０２０２】
こうして、フローティングゲート３０ａとコントロールゲート３４ａとソース／ドレイン拡散層３６ａ、３６ｂとを有するメモリセルトランジスタＭＴが形成される。また、コントロールゲート３０ｂとソース／ドレイン拡散層３６ｂ、３６ｃとを有する選択トランジスタＳＴが形成される。
【０２０３】
次に、熱酸化法により、フローティングゲート３０ａの側壁部分、コントロールゲート３４ｂの側壁部分、セレクトゲート３０ｂの側壁部分及びポリシリコン膜３４ｂの側壁部分に、シリコン酸化膜８２を形成する。
【０２０４】
次に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜８４を形成する。
【０２０５】
次に、ドライエッチングにより、シリコン窒化膜８４を異方性エッチングすることにより、シリコン窒化膜より成るサイドウォール絶縁膜８４を形成する。この際、反射防止膜８０がエッチング除去されることとなる。
【０２０６】
次に、フォトリソグラフィ技術を用い、高耐圧トランジスタが形成される領域６と低電圧トランジスタが形成される領域８のポリシリコン膜３４をパターニングする。これにより、ポリシリコン膜３４より成る高耐圧トランジスタのゲート電極３４ｃが形成される。また、ポリシリコン３４より成る低電圧トランジスタのゲート電極３４ｄが形成される。
【０２０７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２０８】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２０９】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の低濃度拡散層８６が形成される。この後、フォトレジスト膜を剥離する。
【０２１０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２１１】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２１２】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の低濃度拡散層８８が形成される。この後、フォトレジスト膜を剥離する。
【０２１３】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２１４】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２１５】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の低濃度拡散層９０が形成される。この後、フォトレジスト膜を剥離する。
【０２１６】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２１７】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２１８】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の低濃度拡散層９２が形成される。この後、フォトレジスト膜を剥離する。
【０２１９】
次に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜９３を形成する。
【０２２０】
次に、ドライエッチングにより、シリコン酸化膜９３を異方性エッチングする。これにより、フローティングゲート３０ａとコントロールゲート３４ａとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される（図２３参照）。また、セレクトゲート３０ｂとポリシリコン膜３４ｂとを有する積層体の側壁部分に、シリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｃの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。また、ゲート電極３４ｄの側壁部分にシリコン酸化膜より成るサイドウォール絶縁膜９３が形成される。
【０２２１】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２２２】
次に、フォトリソグラフィ技術を用い、高耐圧Ｎチャネルトランジスタが形成される領域６Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２２３】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｎチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｎ型の高濃度拡散層９４が形成される。Ｎ型の低濃度拡散層８６とＮ型の高濃度拡散層９４とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層９６が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層９６とを有する高耐圧Ｎチャネルトランジスタ１１０Ｎが形成される。高耐圧Ｎチャネルトランジスタ１１０Ｎは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
【０２２４】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２２５】
次に、フォトリソグラフィ技術を用い、高耐圧Ｐチャネルトランジスタが形成される領域６Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２２６】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、高耐圧Ｐチャネルトランジスタのゲート電極３４ｃの両側の半導体基板２０内に、Ｐ型の高濃度拡散層９８が形成される。Ｐ型の低濃度拡散層８８とＰ型の高濃度拡散層９８とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１００が形成される。こうして、ゲート電極３４ｃとソース／ドレイン拡散層１００とを有する高耐圧Ｐチャネルトランジスタ１１０Ｐが形成される。高耐圧Ｐチャネルトランジスタ１１０Ｐは、高電圧回路（高耐圧回路）に用いられる。この後、フォトレジスト膜を剥離する。
【０２２７】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２２８】
次に、フォトリソグラフィ技術を用い、低電圧Ｎチャネルトランジスタが形成される領域８Ｎを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２２９】
次に、フォトレジスト膜をマスクとして、Ｎ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｎチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｎ型の高濃度拡散層１０２が形成される。Ｎ型の低濃度拡散層９０とＮ型の高濃度拡散層１０２とにより、ＬＤＤ構造のＮ型のソース／ドレイン拡散層１０４が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０４とを有する低電圧Ｎチャネルトランジスタ１１２Ｎが形成される。低電圧Ｎチャネルトランジスタ１１２Ｎは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０２３０】
次に、全面に、スピンコート法により、フォトレジスト膜（図示せず）を形成する。
【０２３１】
次に、フォトリソグラフィ技術を用い、低電圧Ｐチャネルトランジスタが形成される領域８Ｐを露出する開口部（図示せず）をフォトレジスト膜に形成する。
【０２３２】
次に、フォトレジスト膜をマスクとして、Ｐ型のドーパント不純物を半導体基板２０内に導入する。これにより、低電圧Ｐチャネルトランジスタのゲート電極３４ｄの両側の半導体基板２０内に、Ｐ型の高濃度拡散層１０６が形成される。Ｐ型の低濃度拡散層９２とＰ型の高濃度拡散層１０６とにより、ＬＤＤ構造のＰ型のソース／ドレイン拡散層１０８が形成される。こうして、ゲート電極３４ｄとソース／ドレイン拡散層１０８とを有する低電圧Ｐチャネルトランジスタ１１２Ｐが形成される。低電圧Ｐチャネルトランジスタ１１２Ｐは、低電圧回路に用いられる。この後、フォトレジスト膜を剥離する。
【０２３３】
次に、例えばスパッタリング法により、全面に、膜厚１０ｎｍのコバルト膜を形成する。
【０２３４】
次に、熱処理を行うことにより、半導体基板２０の表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、コントロールゲート３４ｃの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ポリシリコン膜３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。また、ゲート電極３４ｃ、３４ｄの表面のシリコン原子とコバルト膜中のコバルト原子とを反応させる。こうして、ソース／ドレイン拡散層３６ａ、３６ｃ上にコバルトシリサイド膜３８ａ、３８ｂが形成される（図２４参照）。また、コントロールゲート３４ａ上にコバルトシリサイド膜３８ｃが形成される。また、ポリシリコン膜３４ｂ上にコバルトシリサイド膜３８ｄが形成される。また、ソース／ドレイン拡散層９６、１００、１０４、１０８上にコバルトシリサイド膜３８ｅが形成される。また、ゲート電極３４ｃ、３４ｄ上にコバルトシリサイド膜３８ｆが形成される。
【０２３５】
次に、未反応のコバルト膜をエッチング除去する。
【０２３６】
選択トランジスタＳＴのドレイン拡散層３６ｃ上に形成されたコバルトシリサイド膜３８ｂは、ドレイン電極として機能する。
【０２３７】
メモリセルトランジスタＭＴのソース拡散層３６ａ上に形成されたコバルトシリサイド膜３８ａは、ソース電極として機能する。
【０２３８】
高耐圧トランジスタ１１０Ｎ、１１０Ｐのソース／ドレイン拡散層９６、１００上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０２３９】
低電圧トランジスタ１１２Ｎ、１１２Ｐのソース／ドレイン拡散層１０４、１０８上に形成されたコバルトシリサイド膜３８ｅは、ソース／ドレイン電極として機能する。
【０２４０】
次に、図２５及び図２６に示すように、全面に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、エッチングストッパとして機能するものである。
【０２４１】
次に、全面に、ＣＶＤ法により、膜厚１．６μｍのシリコン酸化膜１１６を形成する。こうして、シリコン窒化膜１１４とシリコン酸化膜１１６とから成る層間絶縁膜４０が形成される。
【０２４２】
次に、ＣＭＰ法により、層間絶縁膜４０の表面を平坦化する。
【０２４３】
次に、フォトリソグラフィ技術を用い、ソース／ドレイン電極３８ａ、３８ｂに達するコンタクトホール４２、コバルトシリサイド膜３８ｅに達するコンタクトホール４２、及び、コバルトシリサイド膜３８ｆに達するコンタクトホール４２を形成する（図２７、図２８参照）。
【０２４４】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２４５】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜４４を形成する。
【０２４６】
次に、ＣＭＰ法により、層間絶縁膜４０の表面が露出するまでタングステン膜４４及びバリア膜を研磨する。こうして、コンタクトホール４２内に、例えばタングステンより成る導体プラグ４４が埋め込まれる。
【０２４７】
次に、例えばスパッタリング法により、導体プラグ４４が埋め込まれた層間絶縁膜４０上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜４６を形成する。
【０２４８】
次に、フォトリソグラフィ技術を用い、積層膜４６をパターニングする。これにより、積層膜より成る配線（第１金属配線層）４６が形成される。
【０２４９】
次に、図２９及び図３０に示すように、例えば高密度プラズマＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜１１８を形成する。
【０２５０】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２０を形成する。シリコン酸化膜１１８とシリコン酸化膜１２０とにより層間絶縁膜４８が形成される。
【０２５１】
次に、フォトリソグラフィ技術を用い、配線４６に達するコンタクトホール５０を層間絶縁膜４８に形成する。
【０２５２】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２５３】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜５２を形成する。
【０２５４】
次に、ＣＭＰ法により、層間絶縁膜４８の表面が露出するまでタングステン膜５２及びバリア膜を研磨する。こうして、コンタクトホール５０内に、例えばタングステンより成る導体プラグ５２が埋め込まれる。
【０２５５】
次に、例えばスパッタリング法により、導体プラグ５２が埋め込まれた層間絶縁膜４８上に、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜、Ｔｉ膜及びＴｉＮ膜を順次積層して成る積層膜５４を形成する。
【０２５６】
次に、フォトリソグラフィ技術を用い、積層膜５４をパターニングする。これにより、積層膜より成る配線（第２金属配線層）５４が形成される。
【０２５７】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２２を形成する。
【０２５８】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２４を形成する。シリコン酸化膜１２２とシリコン酸化膜１２４とにより層間絶縁膜５６が形成される。
【０２５９】
次に、フォトリソグラフィ技術を用い、配線５４に達するコンタクトホール５８を層間絶縁膜５６に形成する。
【０２６０】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２６１】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜６０を形成する。
【０２６２】
次に、ＣＭＰ法により、層間絶縁膜５６の表面が露出するまでタングステン膜６０及びバリア膜を研磨する。こうして、コンタクトホール５８内に、例えばタングステンより成る導体プラグ６０（図３０参照）が埋め込まれる。
【０２６３】
次に、例えばスパッタリング法により、導体プラグ６０が埋め込まれた層間絶縁膜５６上に、積層膜６２を形成する。
【０２６４】
次に、フォトリソグラフィ技術を用い、積層膜６２をパターニングする。これにより、積層膜より成る配線（第３金属配線層）６２が形成される。
【０２６５】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１２６を形成する。
【０２６６】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１２８を形成する。シリコン酸化膜１２６とシリコン酸化膜１２８とにより層間絶縁膜１３０が形成される。
【０２６７】
次に、フォトリソグラフィ技術を用い、配線６２に達するコンタクトホール１３２を層間絶縁膜１３０に形成する。
【０２６８】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２６９】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１３４を形成する。
【０２７０】
次に、ＣＭＰ法により、層間絶縁膜１３０の表面が露出するまでタングステン膜１３４及びバリア膜を研磨する。こうして、コンタクトホール１３２内に、例えばタングステンより成る導体プラグ（図示せず）１３４が埋め込まれる。
【０２７１】
次に、例えばスパッタリング法により、導体プラグ１３４が埋め込まれた層間絶縁膜１３０上に、積層膜１３６を形成する。
【０２７２】
次に、フォトリソグラフィ技術を用い、積層膜１３６をパターニングする。これにより、積層膜より成る配線（第４金属配線層）１３６が形成される。
【０２７３】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１３８を形成する。
【０２７４】
次に、ＴＥＯＳＣＶＤ法により、シリコン酸化膜１４０を形成する。シリコン酸化膜１３８とシリコン酸化膜１４０とにより層間絶縁膜１４２が形成される。
【０２７５】
次に、フォトリソグラフィ技術を用い、配線１３６に達するコンタクトホール１４３を層間絶縁膜１４２に形成する。
【０２７６】
次に、全面に、スパッタリング法により、Ｔｉ膜とＴｉＮ膜とから成るバリア層（図示せず）を全面に形成する。
【０２７７】
次に、全面に、例えばＣＶＤ法により、膜厚３００ｎｍのタングステン膜１４６を形成する。
【０２７８】
次に、ＣＭＰ法により、層間絶縁膜１４２の表面が露出するまでタングステン膜１４６及びバリア膜を研磨する。こうして、コンタクトホール１４３内に、例えばタングステンより成る導体プラグ１４４が埋め込まれる。
【０２７９】
次に、例えばスパッタリング法により、導体プラグ１４４が埋め込まれた層間絶縁膜１４２上に、積層膜１４５を形成する。
【０２８０】
次に、フォトリソグラフィ技術を用い、積層膜１４５をパターニングする。これにより、積層膜より成る配線（第５金属配線層）１４５が形成される。
【０２８１】
次に、例えば高密度プラズマＣＶＤ法により、シリコン酸化膜１４６を形成する。
【０２８２】
次に、プラズマＣＶＤ法により、膜厚１μｍのシリコン窒化膜１４８を形成する。
【０２８３】
こうして本実施形態による不揮発性半導体記憶装置が製造される。
【０２８４】
このように、本実施形態では、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧の大きさが、第２ステップ以降においてソース線ＳＬに印加するパルス状の電圧の大きさより高く設定される。閾値電圧が著しく低いメモリセルトランジスタＭＴの閾値電圧を第１の判定レベルまで急激に上昇させることが必要となるのは、書き込みの第１ステップである。一方、書き込みの第１ステップにおいては、第１のワード線ＷＬ１の電位が比較的低いため、ソース線ＳＬに印加するパルス状の電圧を比較的高く設定しても、非選択のメモリセルＭＣに対して誤書き込みが生じることもない。第１ステップの書き込みにおいてメモリセルトランジスタＭＴの閾値電圧が第１の判定レベルを超えるため、書き込みの第２ステップ以降においては、ソース線ＳＬに印加するパルス状の電圧を比較的高く設定する必要はない。書き込みの第２ステップ以降においては、ソース線ＳＬに印加するパルス状の電圧が比較的高く設定されないため、非選択のメモリセルＭＣに対する誤書き込みが生じることはない。従って、本実施形態によれば、書き込み速度の遅れや書き込み不良等を招くことなく、不揮発性半導体記憶装置の微細化を図ることが可能となる。
【０２８５】
（変形例（その１））
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法の変形例（その１）について図３１を用いて説明する。図３１は本変形例による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【０２８６】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０２８７】
即ち、メモリセルトランジスタＭＴに情報を書き込む際には、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をＶＣＣとする。
【０２８８】
また、選択すべきメモリセルに接続されている第２のワード線ＷＬ２の電位をＶＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。
【０２８９】
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを徐々に上昇させる。ここでは、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを、例えば４段階で徐々に上昇させる。
【０２９０】
書き込みの第１ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）は、例えば１．０Ｖとする。なお、第１ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）は、１．０Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）を適宜設定すればよい。
【０２９１】
書き込みの第２ステップにおいては、書き込みの第１のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）より高い電圧Ｖｓｔｅｐ（２）を、第１のワード線ＷＬ１に印加する。書き込みの第２ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）は、例えば３．０Ｖとする。なお、書き込みの第２のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）は、３．０Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）を適宜設定すればよい。
【０２９２】
書き込みの第３ステップにおいては、書き込みの第２のステップにおいて第１のワード線ＷＬ１に印加する電圧より高い電圧Ｖｓｔｅｐ（３）を、第１のワード線ＷＬ１に印加する。書き込みの第３ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（３）は、例えば４．５Ｖとする。なお、書き込みの第３のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（３）は、４．５Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（３）を適宜設定すればよい。
【０２９３】
書き込みの第４ステップにおいては、書き込みの第２のステップにおいて第１のワード線ＷＬ１に印加する電圧より高い電圧Ｖｓｔｅｐ（４）を、第１のワード線ＷＬ１に印加する。書き込みの第４ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（４）は、例えば６．０Ｖとする。なお、書き込みの第４のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（４）は、６．０Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（４）を適宜設定すればよい。
【０２９４】
なお、選択された第１のワード線ＷＬ１以外の第１のワード線ＷＬ１の電位を、０Ｖ又はフローティングとする。
【０２９５】
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬに、パルス状に電圧Ｖｐｕｌｓｅを印加する。書き込みの第１ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（１）を例えば５．８Ｖとする。書き込みの第２ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（２）を例えば５．５Ｖとする。書き込みの第３ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（３）を例えば５．５Ｖとする。書き込みの第４ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（４）を例えば５．５Ｖとする。ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅのパルス幅は、例えば５μｓｅｃとする。
【０２９６】
なお、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）は、５．８Ｖに限定されるものではない。書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、５．８Ｖより高く設定してもよいし、５．８Ｖより低く設定してもよい。例えば、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、図７と同様に、５．７５Ｖとしてもよい。第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、少なくとも、第２ステップにおいてソース線ＳＬに印加する電圧より高く設定すれば、第１のステップにおける書き込みの進行を促進させることが可能である。
【０２９７】
メモリセルトランジスタＭＴに情報の書き込みを行う際には、メモリセルトランジスタＭＴの閾値電圧が各々の判定レベルを超えるまで、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を繰り返し印加する。ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を１回印加しただけでは、メモリセルトランジスタＭＴの閾値電圧が所定の判定レベルを超えない場合には、１つのステップ内において、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）が複数回印加される。なお、図３１においては、各々のステップにおいてソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を１回ずつ印加した場合の例を示している。
【０２９８】
書き込みの第２のステップ以降においてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）、Ｖｐｕｌｓｅ（４）は、５．５Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）、Ｖｐｕｌｓｅ（４）を適宜設定すればよい。
【０２９９】
また、書き込みの第３のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（３）は、書き込みの第２のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）と等しくてもよいし、電圧Ｖｐｕｌｓｅ（２）と異なっていてもよい。ただし、書き込みの第３のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（３）は、書き込みの第１のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）より低く設定することが好ましい。
【０３００】
また、第４のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（４）は、第２のステップや第３のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）と等しくてもよいし、電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）と異なっていてもよい。ただし、書き込みの第４のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（４）は、書き込みの第１のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）より低く設定することが好ましい。
【０３０１】
上述したように、第１のステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）の大きさは、第２のステップ以降においてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）、Ｖｐｕｌｓｅ（４）の大きさより大きく設定される。
【０３０２】
なお、ウェル２６の電位は常に０Ｖ（接地）とする。
【０３０３】
このように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを、４段階で徐々に上昇させるようにしてもよい。この場合にも、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）の大きさを、第２ステップ以降においてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）、Ｖｐｕｌｓｅ（３）、Ｖｐｕｌｓｅ（４）の大きさより大きく設定する。本変形例によっても、書き込み速度の遅れや書き込み不良等を招くことなく、不揮発性半導体記憶装置の微細化を図ることができる。
【０３０４】
（変形例（その２））
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法の変形例（その２）について図３２を用いて説明する。図３２は本変形例による不揮発性半導体記憶装置の書き込み方法を示すタイムチャートである。
【０３０５】
メモリセルトランジスタＭＴに情報を書き込む際には、各部の電位を以下のように設定する。
【０３０６】
即ち、メモリセルトランジスタＭＴに情報を書き込む際には、選択すべきメモリセルＭＣに接続されているビット線ＢＬの電位を０Ｖとする。一方、選択されたビット線ＢＬ以外のビット線ＢＬの電位をＶＣＣとする。
【０３０７】
また、選択すべきメモリセルに接続されている第２のワード線ＷＬ２の電位をＶＣＣとする。一方、選択された第２のワード線ＷＬ２以外の第２のワード線ＷＬ２の電位を０Ｖ（接地）とする。
【０３０８】
また、選択すべきメモリセルＭＣに接続されている第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを徐々に上昇させる。ここでは、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを、例えば２段階で徐々に上昇させる。
【０３０９】
書き込みの第１ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）は、例えば３．０Ｖとする。なお、第１ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）は、３．０Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）を適宜設定すればよい。
【０３１０】
書き込みの第２ステップにおいては、書き込みの第１のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（１）より高い電圧Ｖｓｔｅｐ（２）を、第１のワード線ＷＬ１に印加する。書き込みの第２ステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）は、例えば６．０Ｖとする。なお、書き込みの第２のステップにおいて第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）は、６．０Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐ（２）を適宜設定すればよい。
【０３１１】
なお、選択された第１のワード線ＷＬ１以外の第１のワード線ＷＬ１の電位を、０Ｖ又はフローティングとする。
【０３１２】
また、選択すべきメモリセルＭＣに接続されているソース線ＳＬに、パルス状に電圧Ｖｐｕｌｓｅを印加する。書き込みの第１ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（１）を例えば５．８Ｖとする。書き込みの第２ステップにおいては、ソース線ＳＬにパルス状に印加する電圧Ｖｐｕｌｓｅ（２）を例えば５．５Ｖとする。ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅのパルス幅は、例えば５μｓｅｃとする。
【０３１３】
なお、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）は、５．８Ｖに限定されるものではない。書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、５．８Ｖより高く設定してもよいし、５．８Ｖより低く設定してもよい。例えば、書き込みの第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、図７と同様に、５．７５Ｖとしてもよい。第１ステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（１）を、少なくとも、第２ステップにおいてソース線ＳＬに印加する電圧より高く設定すれば、第１のステップにおける書き込みの進行を促進させることが可能である。
【０３１４】
メモリセルトランジスタＭＴに情報の書き込みを行う際には、メモリセルトランジスタＭＴの閾値電圧が各々の判定レベルを超えるまで、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を繰り返し印加する。ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を１回印加しただけでは、メモリセルトランジスタＭＴの閾値電圧が所定の判定レベルを超えない場合には、１つのステップ内において、ソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）が複数回印加される。なお、図３２においては、各々のステップにおいてソース線ＳＬにパルス状の電圧Ｖｐｕｌｓｅ（１）を１回ずつ印加した場合の例を示している。
【０３１５】
書き込みの第２のステップにおいてソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）は、５．５Ｖに限定されるものではない。非選択のメモリセルＭＣに対する誤書き込みを生ずることなく、書き込みが効率的に進行するように、ソース線ＳＬに印加する電圧Ｖｐｕｌｓｅ（２）を適宜設定すればよい。
【０３１６】
上述したように、第１のステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）の大きさは、第２のステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）の大きさより大きく設定される。
【０３１７】
なお、ウェル２６の電位は常に０Ｖ（接地）とする。
【０３１８】
このように、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを、２段階で徐々に上昇させるようにしてもよい。この場合にも、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（１）の大きさを、第２ステップにおいてソース線ＳＬに印加するパルス状の電圧Ｖｐｕｌｓｅ（２）の大きさより大きく設定する。本変形例によっても、書き込み速度の遅れや書き込み不良等を招くことなく、不揮発性半導体記憶装置の微細化を図ることができる。
【０３１９】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０３２０】
例えば、上記実施形態では、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを２段階、段階又は４段階で徐々に上昇させる場合を例に説明したが、第１のワード線ＷＬ１に印加する電圧Ｖｓｔｅｐを５段階以上で徐々に上昇させるようにてもよい。この場合にも、第１ステップにおいてソース線ＳＬに印加するパルス状の電圧の大きさを、第２ステップ以降においてソース線ＳＬに印加するパルス状の電圧の大きさより大きく設定すればよい。
【０３２１】
上記実施形態に関し、更に以下の付記を開示する。
【０３２２】
（付記１）
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有する複数のメモリセルと、
前記選択トランジスタのドレインに接続されたビット線と、
前記メモリセルトランジスタのコントロールゲートに接続された第１のワード線と、
前記選択トランジスタのセレクトゲートに接続された第２のワード線と、
前記メモリセルトランジスタのソースに接続されたソース線とを有し、
第１の電圧を前記第１のワード線に印加しながら、前記ソース線に第２の電圧をパルス状に印加する第１のステップと、前記第１のステップの後に、前記第１の電圧より高い第３の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第４の電圧をパルス状に印加する第２のステップとを少なくとも実行することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
（付記２）
付記１記載の不揮発性半導体記憶装置において、
前記第２のステップの後に、前記第３の電圧より高い第５の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第６の電圧をパルス状に印加する第３のステップを更に実行することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置。
（付記３）
付記２記載の不揮発性半導体記憶装置において、
前記第６の電圧は、前記第４の電圧と等しい
ことを特徴とする不揮発性半導体記憶装置。
（付記４）
付記１乃至３のいずれかに記載の不揮発性半導体記憶装置において、
前記メモリセルに情報を書き込む際には、前記第２のワード線に第７の電圧を印加し、前記ビット線を接地する
ことを特徴とする不揮発性半導体記憶装置。
（付記５）
付記１乃至４のいずれかに記載の不揮発性半導体記憶装置において、
前記メモリセルトランジスタは、半導体基板上にトンネル絶縁膜を介して形成されたフローティングゲートと、前記フローティングゲート上に絶縁膜を介して形成された前記ゲート電極と、前記フローティングゲートの一方の側の前記半導体基板内に形成され、前記ソースである第１の不純物拡散層と、前記フローティングゲートの他方の側の前記半導体基板内に形成された第２の不純物拡散層とを有する
ことを特徴とする不揮発性半導体記憶装置。
（付記６）
選択トランジスタと、前記選択トランジスタに接続されたメモリセルトランジスタとを有する複数のメモリセルと；前記選択トランジスタのドレインに接続されたビット線と；前記メモリセルトランジスタのコントロールゲートに接続された第１のワード線と；前記選択トランジスタのセレクトゲートに接続された第２のワード線と；前記メモリセルトランジスタのソースに接続されたソース線とを有する不揮発性半導体記憶装置の書き込み方法であって、
第１の電圧を前記第１のワード線に印加しながら、前記ソース線に第２の電圧をパルス状に印加する第１のステップと、前記第１のステップの後に、前記第１の電圧より高い第３の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第４の電圧をパルス状に印加する第２のステップとを少なくとも実行することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
（付記７）
付記６記載の不揮発性半導体記憶装置の書き込み方法において、
前記第２のステップの後に、前記第３の電圧より高い第５の電圧を前記第１のワード線に印加しながら、前記ソース線に前記第２の電圧より低い第６の電圧をパルス状に印加する第３のステップを更に実行することにより、前記メモリセルに情報を書き込む
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
（付記８）
付記７記載の不揮発性半導体記憶装置の書き込み方法において、
前記第６の電圧は、前記第４の電圧と等しい
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
（付記９）
付記６乃至８のいずれかに記載の不揮発性半導体記憶装置の書き込み方法において、
前記メモリセルに情報を書き込む際には、前記第２のワード線に第７の電圧を印加し、前記ビット線を接地する
ことを特徴とする不揮発性半導体記憶装置の書き込み方法。
【符号の説明】
【０３２３】
２…メモリセルアレイ領域
４…周辺回路領域
６…高耐圧トランジスタが形成される領域
６Ｎ…高耐圧Ｎチャネルトランジスタが形成される領域
６Ｐ…高耐圧Ｐチャネルトランジスタが形成される領域
８…低電圧トランジスタが形成される領域
８Ｎ…低電圧Ｎチャネルトランジスタが形成される領域
８Ｐ…低電圧Ｐチャネルトランジスタが形成される領域
１０…メモリセルアレイ
１２…列デコーダ
１３…センスアンプ
１４…第１の行デコーダ
１６…第２の行デコーダ
１８…第３の行デコーダ
２０…半導体基板
２１…素子領域
２２…素子分離領域
２４…埋め込み拡散層
２６…ウェル
２８…トンネル絶縁膜
２８ａ…トンネル絶縁膜
２８ｂ…ゲート絶縁膜
３０ａ…フローティングゲート
３０ｂ…セレクトゲート
３２ａ、３２ｂ…絶縁膜
３４ａ…コントロールゲート
３４ｂ…ポリシリコン膜
３４ｃ、３４ｄ…ゲート電極
３６ａ…不純物拡散層、ソース拡散層
３６ｂ…不純物拡散層、ソース／ドレイン拡散層
３６ｃ…不純物拡散層、ドレイン拡散層
３７…サイドウォール絶縁膜
３８ａ…シリサイド層、ソース電極
３８ｂ…シリサイド層、ドレイン電極
３８ｃ〜３８ｆ…シリサイド層
３９…サイドウォール絶縁膜
４０…層間絶縁膜
４２…コンタクトホール
４４…導体プラグ
４６…配線（第１金属配線層）
４８…層間絶縁膜
５０…コンタクトホール
５２…導体プラグ
５４…配線（第２金属配線層）
５６…層間絶縁膜
５８…コンタクトホール
６０…導体プラグ
６２…配線（第３金属配線層）
６４…熱酸化膜
６６…シリコン窒化膜
６８…溝
６９…犠牲酸化膜
７０…埋め込み拡散層
７２Ｐ…Ｐ型ウェル
７２Ｎ…Ｎ型ウェル
７４Ｐ…Ｐ型ウェル
７４Ｎ…Ｎ型ウェル
７６…ゲート絶縁膜
７８…ゲート絶縁膜
８０…反射防止膜
８２…シリコン酸化膜
８４…シリコン窒化膜、サイドウォール絶縁膜
８６…低濃度拡散層
８８…低濃度拡散層
９０…低濃度拡散層
９２…低濃度拡散層
９３…シリコン酸化膜、サイドウォール絶縁膜
９４…高濃度拡散層
９６…ソース／ドレイン拡散層
９８…高濃度拡散層
１００…ソース／ドレイン拡散層
１０２…高濃度拡散層
１０４…ソース／ドレイン拡散層
１０６…高濃度拡散層
１０８…ソース／ドレイン拡散層
１１０Ｎ…高耐圧Ｎチャネルトランジスタ
１１０Ｐ…高耐圧Ｐチャネルトランジスタ
１１２Ｎ…低電圧Ｎチャネルトランジスタ
１１２Ｐ…低電圧Ｐチャネルトランジスタ
１１４…シリコン窒化膜
１１６…シリコン酸化膜
１１８…シリコン酸化膜
１２０…シリコン酸化膜
１２２…シリコン酸化膜
１２４…シリコン酸化膜
１２６…シリコン酸化膜
１２８…シリコン酸化膜
１３０…層間絶縁膜
１３２…コンタクトホール
１３４…導体プラグ
１３６…配線（第４金属配線層）
１３８…シリコン酸化膜
１４０…シリコン酸化膜
１４２…層間絶縁膜
１４３…コンタクトホール
１４４…導体プラグ
１４５…配線
１４６…シリコン酸化膜
１４８…シリコン窒化膜
ＳＴ…選択トランジスタ
ＭＴ…メモリセルトランジスタ
ＭＣ…メモリセル
ＢＬ…ビット線
ＷＬ１…第１のワード線
ＷＬ２…第２のワード線
ＳＬ…ソース線
２１０…メモリセルアレイ
２１２…列デコーダ
２１３…センスアンプ
２１４…第１の行デコーダ
２１６…第２の行デコーダ
２１８…第３の行デコーダ
２２０…半導体基板
２２８ａ…トンネル絶縁膜
２２８ｂ…ゲート絶縁膜
２３０ａ…フローティングゲート
２３０ｂ…セレクトゲート
２３２ａ、２３２ｂ…絶縁膜
２３４ａ…コントロールゲート
２３４ｂ…ポリシリコン膜
２３６ａ…不純物拡散層、ソース拡散層
２３６ｂ…不純物拡散層、ソース／ドレイン拡散層
２３６ｃ…不純物拡散層、ドレイン拡散層
【図１】
2011076685.tif 000003
【図２】
2011076685.tif 000004
【図３】
2011076685.tif 000005
【図４】
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【図５】
2011076685.tif 000007
【図６】
2011076685.tif 000008
【図７】
2011076685.tif 000009
【図８】
2011076685.tif 000010
【図９】
2011076685.tif 000011
【図１０】
2011076685.tif 000012
【図１１】
2011076685.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2011076685.tif 000017
【図１６】
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【図１７】
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【図１８】
2011076685.tif 000020
【図１９】
2011076685.tif 000021
【図２０】
2011076685.tif 000022
【図２１】
2011076685.tif 000023
【図２２】
2011076685.tif 000024
【図２３】
2011076685.tif 000025
【図２４】
2011076685.tif 000026
【図２５】
2011076685.tif 000027
【図２６】
2011076685.tif 000028
【図２７】
2011076685.tif 000029
【図２８】
2011076685.tif 000030
【図２９】
2011076685.tif 000031
【図３０】
2011076685.tif 000032
【図３１】
2011076685.tif 000033
【図３２】
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