(57)【要約】【課題】安価な回路で負荷の動作中に電源コントローラから負荷に出力する電圧を変化させることができる電圧可変回路および情報処理装置を提供する。【解決手段】メインメモリと、メインメモリに電圧を出力する出力電源ラインと、入力された電圧に従って出力電源ラインに出力する電圧を制御する電源コントローラと、電源コントローラに対して電圧を入力する入力電源ラインと、出力電源ラインと入力電源ラインとの間に並列接続された互いに抵抗値が異なる複数の第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３と、入力電源ラインを介して、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３に直列接続された第２抵抗素子Ｒｂと、出力電源ラインと入力電源ラインとの間に並列接続され、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３のオンまたはオフを制御する制御信号Ａ，Ｂ，Ｃに従って第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３をオンまたはオフするＰＮＰ型トランジスタと、を備える。【選択図】図３
2011193555.tif 000002
【特許請求の範囲】
【請求項１】
負荷に対して電圧を出力する出力ラインと入力された電圧に従って前記出力ラインに出力する電圧を制御する電源コントローラに対して電圧を入力する入力ラインとの間に並列接続された互いに抵抗値が異なる複数の第１抵抗素子と、
前記出力ラインを介して、前記第１抵抗素子と直列接続された第２抵抗素子と、
前記入力ラインと前記出力ラインとの間に並列接続され、前記各第１抵抗素子のオンまたはオフを制御する制御信号に従って前記複数の第１抵抗素子をオンまたはオフする複数のスイッチング素子と、
を備えたことを特徴とする電圧可変回路。
【請求項２】
前記スイッチング素子は、エミッタが前記第１抵抗素子と接続され、コレクタが前記出力ラインと接続され、ゲートが前記制御信号を出力する制御部と接続されたトランジスタであることを特徴とする請求項１に記載の電圧可変回路。
【請求項３】
前記トランジスタは、ＰＮＰ型トランジスタであることを特徴とする請求項２に記載の電圧可変回路。
【請求項４】
負荷と、
前記負荷に対して電圧を出力する出力ラインと、
入力された電圧に従って前記出力ラインに出力する電圧を制御する電源コントローラと、
前記電源コントローラに対して電圧を入力する入力ラインと、
前記出力ラインと前記入力ラインとの間に並列接続された互いに抵抗値が異なる複数の第１抵抗素子と、
前記入力ラインを介して、前記第１抵抗素子と直列接続された第２抵抗素子と、
前記入力ラインと前記出力ラインとの間に並列接続され、前記各第１抵抗素子のオンまたはオフを制御する制御信号に従って前記複数の第１抵抗素子をオンまたはオフする複数のスイッチング素子と、
を備えたことを特徴とする情報処理装置。
【請求項５】
前記スイッチング素子は、エミッタが前記第１抵抗素子と接続され、コレクタが前記出力ラインと接続され、ゲートが前記制御部と接続されたトランジスタであることを特徴とする請求項４に記載の情報処理装置。
【請求項６】
前記トランジスタは、ＰＮＰ型トランジスタであることを特徴とする請求項５に記載の情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧可変回路および情報処理装置に関する。
【背景技術】
【０００２】
メモリ等の負荷を搭載したＰＯＳ（Point  Of  Sales）端末などの情報処理装置において、負荷に出力する電圧を制御する電源コントローラに、ＣＰＵ（Central  Processing  Unit）からＶＩＤ（Voltage  ID）と呼ばれる信号を入力し、ＶＩＤの値によって負荷に出力する電圧を変化させる仕組みがある。
【０００３】
ところで、ＶＩＤの値によって負荷に出力する電圧を変化させる仕組みは、負荷に出力する電圧を細かく制御できるものの、ＶＩＤを利用して負荷に出力する電圧を変化させるＩＣ（Integrated  Circuit）が高価である。そのため、抵抗の分圧比によって電源コントローラから負荷に出力する電圧を変化させる方法が一般的である（特許文献１参照）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら抵抗の分圧比によって電源コントローラから負荷に出力する電圧を変化させる方法は、負荷に出力する電圧を変化させる場合、抵抗とＩＣとを接続する半田を取り除いた上で新たな抵抗を取り付けなければならないため、負荷の動作中に抵抗の分圧比を変えて電源コントローラから負荷に出力する電圧を変化させることができない、という課題がある。
【０００５】
本発明は、上記に鑑みてなされたものであって、安価な回路で負荷の動作中に電源コントローラから負荷に出力する電圧を変化させることができる電圧可変回路および情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本発明は、負荷に対して電圧を出力する出力ラインと入力された電圧に従って前記出力ラインに出力する電圧を制御する電源コントローラに対して電圧を入力する入力ラインとの間に並列接続された互いに抵抗値が異なる複数の第１抵抗素子と、前記出力ラインを介して、前記第１抵抗素子と直列接続された第２抵抗素子と、前記入力ラインと前記出力ラインとの間に並列接続され、前記各第１抵抗素子のオンまたはオフを制御する制御信号に従って前記複数の第１抵抗素子をオンまたはオフする複数のスイッチング素子と、を備えたことを特徴とする。
【０００７】
また、本発明は、負荷と、前記負荷に対して電圧を出力する出力ラインと、入力された電圧に従って前記出力ラインに出力する電圧を制御する電源コントローラと、前記電源コントローラに対して電圧を入力する入力ラインと、前記出力ラインと前記入力ラインとの間に並列接続された互いに抵抗値が異なる複数の第１抵抗素子と、前記入力ラインを介して、前記第１抵抗素子と直列接続された第２抵抗素子と、前記入力ラインと前記出力ラインとの間に並列接続され、前記各第１抵抗素子のオンまたはオフを制御する制御信号に従って前記複数の第１抵抗素子をオンまたはオフする複数のスイッチング素子と、を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明にかかる電圧可変回路および情報処理装置は、安価な回路で負荷の動作中に電源コントローラから負荷に出力する電圧を変化させることができる、という効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本実施の形態にかかるＰＯＳ端末の概観構成を示す図である。
【図２】図２は、本実施の形態にかかるＰＯＳ端末の制御系の構成を示すブロック図である。
【図３】図３は、電圧可変回路のハードウェア構成を示した図である。
【図４】図４は、ＣＰＵチップセットに搭載された部品によるハードウェア構成を示した図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、この発明にかかる電圧可変回路および情報処理装置の最良な実施の形態を詳細に説明する。なお、本実施の形態では、この発明にかかる電圧可変回路および情報処理装置をＰＯＳ（Point  Of  Sales）端末に適用した例について説明するが、抵抗の分圧比に従って負荷に出力する電圧を変化させる電源コントローラを搭載する装置であれば、これに限定するものではない。
【００１１】
図１は、本実施の形態にかかるＰＯＳ端末の概観構成を示す図である。ＰＯＳ端末１は、現金等を収容するドロワ２の上に載置され、ドロワ２の引出し２ａの開閉を制御する。ＰＯＳ端末１の正面側にはキーボード３とモードスイッチ４が設けられている。キーボード３は、オペレータが預かり金額等を入力するための操作部である。モードスイッチ４は、登録，点検，精算，設定等の各種業務モードを選択するための操作部であり、鍵により操作される。
【００１２】
ＰＯＳ端末１の正面側にはオペレータ用のメインディスプレイ５が接続され、背面側には客用のサブディスプレイ６が接続されている。メインディスプレイ５およびサブディスプレイ６は、バックライトを備えた液晶カラーディスプレイ等で構成され、販売登録された商品の品名および価格や１取引の合計金額や釣銭額等を表示する。
【００１３】
ＰＯＳ端末１はレシートおよびジャーナルを印字するＲ／Ｊプリンタ７を有し、Ｒ／Ｊプリンタ７により印字されたレシートはＰＯＳ端末１の正面側に形成されたレシート発行口８から発行される。ＰＯＳ端末１には、商品の販売登録の際に商品ラベルに印刷されたバーコードを読取るためのコードスキャナ９が接続されている。このようなＰＯＳ端末１の構成は、例えば特開２０００−１９４９４０号公報に開示されているため、その詳細な説明は省略する。
【００１４】
図２は、本実施の形態にかかるＰＯＳ端末の制御系の構成を示すブロック図である。ＰＯＳ端末１は、制御系として、ＣＰＵ（Central  Processing  Unit）チップセット２０１と、制御Ｉ／Ｏ２０２と、電源コントローラ２０３、電圧可変回路２０４と、電源２０５と、を備える。さらに、ＰＯＳ端末１は、制御Ｉ／Ｏ２０２を介して、キーボード３と、メインディスプレイ５と、サブディスプレイ６と、コードスキャナ９等を備える。
【００１５】
電源２０５は、ＣＰＵチップセット２０１を含むＰＯＳ端末１全体（負荷）に対して、電圧を出力するための出力電源ライン２０４ａ（出力ライン）を介して、ＰＯＳ端末１全体に電圧を出力する回路である。
【００１６】
電源コントローラ２０３は、電源コントローラフィードバック端子２０３ａから入力される電圧に従って、出力電源ライン２０４ａに出力する電圧を制御する。電源コントローラフィードバック端子２０３ａには、電源コントローラ２０３に電圧を入力する入力電源ライン２０４ｂ（入力ライン）が接続されている。
【００１７】
電圧可変回路２０４は、出力電源ライン２０３ａを介してＰＯＳ端末１全体に出力する電圧を分圧し、分圧した電圧を入力電源ライン２０４ｂを介して電源コントローラ２０３に入力する回路である。
【００１８】
図３は、電圧可変回路のハードウェア構成を示した図である。電圧可変回路２０４は、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）と、第２抵抗素子Ｒｂ（３０４）と、ＰＮＰ型トランジスタ３０５，３０６，３０７と、を備えている。
【００１９】
第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）は、出力電源ライン２０４ａと入力電源ライン２０４ｂとの間に並列接続された互いに抵抗値が異なる抵抗である。本実施の形態では、第１抵抗素子Ｒａ１（３０１）の抵抗値が２５ｋΩであり、第１抵抗素子Ｒａ２（３０２）の抵抗値が２８ｋΩであり、第１抵抗素子Ｒａ３（３０４）の抵抗値が２３ｋΩである。
【００２０】
第２抵抗素子Ｒｂ（３０４）は、入力電源ライン２０４ｂを介して、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）と直列接続された抵抗である。本実施の形態では、第２抵抗素子Ｒｂ（３０４）は、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）とグラウンド３０８（接地）との間に接続されている。本実施の形態では、第２抵抗素子Ｒｂ（３０４）の抵抗値が２０ｋΩである。
【００２１】
ＰＮＰ型トランジスタ３０５，３０６，３０７は、出力電源ライン２０４ａと入力電源ライン２０４ｂとの間に並列接続され、ＣＰＵチップセット２０１から出力された制御信号Ａ，Ｂ，Ｃに従って、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）をオンまたはオフするスイッチング素子である。ここで、制御信号Ａ，Ｂ，Ｃとは、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）のオンまたはオフを制御する信号であり、ＣＰＵチップセット２０１から出力される。
【００２２】
具体的には、ＰＮＰ型トランジスタ３０５，３０６，３０７は、ＣＰＵチップセット２０１から出力された制御信号Ａ，Ｂ，ＣがＨレベルの場合に、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）をオンし、ＣＰＵチップセット２０１から出力された制御信号Ａ，Ｂ，ＣがＬレベルの場合に、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）をオフする。
【００２３】
本実施の形態では、制御信号Ａ，Ｂ，Ｃのうちいずれか１つがＨレベルにすることにより、入力電源ライン２０４ｂから出力する電圧を制御する。入力電源ライン２０４ｂから出力する出力電圧Ｖは、以下に示す式（１）により計算される。
出力電圧Ｖ＝０．８＊（１＋Ｒａ／Ｒｂ）・・・・・式（１）
【００２４】
例えば、制御信号ＡがＨレベルの場合の出力電圧Ｖは１．８Ｖであり、制御信号ＢがＨレベルの場合の出力電圧Ｖは１．９２Ｖであり、制御信号ＣがＨレベルの場合の出力電圧Ｖは１．７２Ｖである。
【００２５】
本実施の形態では、ＰＮＰ型トランジスタ３０５，３０６，３０７は、エミッタが第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）に接続され、コレクタが出力電源ライン２０４ａに接続され、ゲートがＣＰＵチップセット２０１と接続されている。なお、本実施の形態では、ＰＮＰ型トランジスタ３０５，３０６，３０７を用いているが、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）をオンまたはオフするスイッチング素子であれば、これに限定するものではなく、例えば、ＮＰＮ型トランジスタ等を用いても良い。
【００２６】
図２に戻り、ＣＰＵチップセット２０１は、ＰＯＳ端末１の全体を制御する。具体的には、ＣＰＵチップセット２０１は、制御Ｉ／Ｏ２０２を介して接続された、キーボード３と、メインディスプレイ５と、サブディスプレイ６と、コードスキャナ９と、との制御を行う。
【００２７】
図４は、ＣＰＵチップセットに搭載された部品によるハードウェア構成を示した図である。図４に示すように、ＰＯＳ端末１は、ＣＰＵチップセット２０１内部に、ＣＰＵ４０１と、メモリコントローラ４０２と、ＩＯコントローラ４０３と、メインメモリ４０４と、を備えている。
【００２８】
本実施の形態では、ＰＯＳ端末１に電源を投入されると、これらＣＰＵチップセット２０１の構成に基づいて、電源コントローラ２０３からＰＯＳ端末１全体への電圧の出力の制御を行うこととする。
【００２９】
ＣＰＵ４０１は、図示しない記憶領域に格納されたプログラムに従って、ＰＯＳ端末１に関する処理をおこなう。その際、ＣＰＵ４０１は、メインメモリ４０４を作業領域として用いる。
【００３０】
その際、ＣＰＵ４０１は、例えばＩｎｔｅｌ（登録商標）社のＣｏｒｅ  ２  Ｄｕｏ（登録商標）など、図示しない記憶領域から読み出されたプログラムを実行することで、制御部４１０を実現する。
【００３１】
制御部４１０は、出力電源ライン２０４ａを介して電源コントローラ２０３から電圧が印加されるメインメモリ４０４（負荷）の規格により定められ電圧値に従って、制御信号Ａ，Ｂ，ＣのうちＨレベルにする制御信号を決定し、決定した制御信号をＨレベルにし、その他の制御信号をＬレベルにする。例えば、メインメモリ４０４（ＤＤＲ２）の規格により定められた電圧値が１．８Ｖの場合には、制御部４１０は、制御信号ＡをＨレベルにし、制御信号Ｂ，ＣをＬレベルにする。
【００３２】
メインメモリ４０４は、電源コントローラ２０３から出力された電圧により動作する負荷であり、ＣＰＵ４０１の作業領域として用いられるメモリ領域である。また、本実施の形態においては、メインメモリ４０４として、ＤＤＲ２（Double  Data  Rate  ２  ＳＤＲＡＭ）を用いることとする。なお、メインメモリ４０４は、ＤＤＲ２に制限するものではなく、例えばメインメモリとして、ＤＤＲ３（Double  Data  Rate  ３  ＳＤＲＡＭ）を適用しても良い。
【００３３】
メモリコントローラ４０２は、メインメモリ４０４と、ＣＰＵ４０１と、を接続するコントローラとする。また、メモリコントローラ４０２は、ＣＰＵ４０１からのコマンドに従って、メインメモリ４０４に対するコマンドを出力する。なお、メモリコントローラ４０２は、例えばＩｎｔｅｌ（登録商標）社のＭＣＨに相当する。
【００３４】
ＩＯコントローラ４０３は、メモリコントローラ４０２と（図示しない）ＰＣＩバスやＵＳＢ等の他の構成要素を接続するためコントローラとする。ＩＯコントローラ４０３は、メモリコントローラ４０２と高速なデータ転送が可能なインターフェースで接続されている。なお、ＩＯコントローラ４０３は、例えばＩｎｔｅｌ（登録商標）社のＩＣＨに相当する。
【００３５】
このように本実施の形態にかかるＰＯＳ端末１によれば、メインメモリ４０４と、メインメモリ４０４に電圧を出力する出力電源ライン２０４ａと、入力された電圧に従って出力電源ライン２０４ａに出力する電圧を制御する電源コントローラ２０３と、電源コントローラ２０３に対して電圧を入力する入力電源ライン２０４ｂと、出力電源ライン２０４ａと入力電源ライン２０４ｂとの間に並列接続された互いに抵抗値が異なる複数の第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）と、入力電源ライン２０４ｂを介して、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）に直列接続された第２抵抗素子Ｒｂ（３０４）と、出力電源ライン２０４ａと入力電源ライン２０４ｂとの間に並列接続され、第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）のオンまたはオフを制御する制御信号Ａ，Ｂ，Ｃに従って第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３（３０１，３０２，３０３）をオンまたはオフするＰＮＰ型トランジスタ３０５，３０６，３０７と、を備えることにより、抵抗の分圧比によって電源コントローラ２０３からメインメモリ４０４に出力する電圧を変化させる回路において、抵抗の取り外しを行うことなく、メインメモリ４０４に出力する電圧を変化させることができるので、安価な回路で負荷の動作中に電源コントローラ２０３からメインメモリ４０４に出力する電圧を変化させることができる。
【符号の説明】
【００３６】
１  ＰＯＳ端末
２０１  ＣＰＵチップセット
２０３  電源コントローラ
２０４  電圧可変回路
２０４ａ  出力電源ライン
２０４ｂ  入力電源ライン
３０１，３０２，３０３  第１抵抗素子Ｒａ１，Ｒａ２，Ｒａ３
３０４  第２抵抗素子Ｒｂ
３０５，３０６，３０７  ＰＮＰ型トランジスタ
Ａ，Ｂ，Ｃ  制御信号
【先行技術文献】
【特許文献】
【００３７】
【特許文献１】特開平０９−３２２３９９号公報
【図１】
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【図２】
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【図３】
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【図４】
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