(57)【要約】【課題】故障箇所の検出を容易に行なうことができる半導体装置を提供する。【解決手段】本発明に係る半導体装置３００は、記憶回路３０２の一のアドレス、一のアドレスに入力する入力データ、及び一のアドレスから出力される期待値を生成するテスト回路３０１と、テスト回路３０１によって生成された一のアドレスから読み出したデータと、テスト回路３０１によって生成された期待値とを比較する比較回路３０３と、比較回路３０３で比較された比較結果を一のアドレスと対応付けて出力端子ｏｕｔ１〜ｏｕｔ４から出力する出力回路３０４と、を備えている。【選択図】図１
2011138583.tif 000002
【特許請求の範囲】
【請求項１】
記憶回路の一のアドレス、前記一のアドレスに入力する入力データ、及び前記一のアドレスから出力される期待値を生成するテスト回路と、
前記テスト回路によって生成された前記一のアドレスから読み出されたデータと、前記テスト回路によって生成された前記期待値とを比較する比較回路と、
前記比較回路で比較された比較結果を前記一のアドレスと対応付けて出力端子から出力する出力回路と、を備えた半導体装置。
【請求項２】
前記比較回路は、前記一のアドレスから読み出されたデータと前記期待値とを１ビット毎に比較し、１ビット毎の前記比較結果を前記出力回路に出力する
請求項１に記載の半導体装置。
【請求項３】
前記出力回路は、前記比較結果及び前記一のアドレスを、複数の前記出力端子から複数の動作タイミングで出力する
請求項１又は２に記載の半導体装置。
【請求項４】
前記出力回路は、前記テスト回路から出力される選択信号によって指定された前記動作タイミングで、前記比較結果及び前記一のアドレスを前記出力端子から出力する
請求項３に記載の半導体装置。
【請求項５】
外部から選択信号を入力する入力端子を備え、
前記出力回路は、前記入力端子に入力された前記選択信号によって指定された前記動作タイミングで、前記比較結果及び前記一のアドレスを前記出力端子から出力する
請求項３又は４に記載の半導体装置。
【請求項６】
一の前記動作タイミングは、複数の出力サイクルを有し、
前記出力回路は、前記一のアドレスと、前記一のアドレスに対応する前記比較結果とを、異なる動作タイミングで、かつ、同一の出力サイクルで前記出力端子から出力する
請求項３乃至５のうちいずれか１項に記載の半導体装置。
【請求項７】
複数の前記比較結果の中に不良があるか否かを示す一の判定信号を生成して出力する判定回路を更に備えた
請求項３乃至６のうちいずれか１項に記載の半導体装置。
【請求項８】
前記判定回路は、１又は２以上の前記出力端子から出力される前記複数の比較結果の単位毎に、前記一の判定信号を生成する、請求項７に記載の半導体装置。
【請求項９】
前記判定回路は、１又は２以上の前記動作タイミングで出力される前記複数の比較結果の単位毎に、前記一の判定信号を生成する、請求項７に記載の半導体装置。
【請求項１０】
前記判定回路は、１又は２以上のアドレスに対応する前記複数の比較結果の単位毎に、前記一の判定信号を生成する、請求項７に記載の半導体装置。
【請求項１１】
記憶回路の一のアドレス、前記一のアドレスに入力する入力データ、及び前記一のアドレスから出力される期待値を生成し、
生成された前記一のアドレスから読み出されたデータと、生成された前記期待値とを比較し、
比較された比較結果を前記一のアドレスと対応付けて出力端子から出力する
半導体装置のテスト方法。
【請求項１２】
前記一のアドレスから読み出されたデータと前記期待値とを１ビット毎に比較し、１ビット毎の前記比較結果を出力する
請求項１１に記載の半導体装置のテスト方法。
【請求項１３】
前記比較結果及び前記一のアドレスを、複数の前記出力端子から複数の動作タイミングで出力する
請求項１１又は１２に記載の半導体装置のテスト方法。
【請求項１４】
前記半導体装置内部で生成した選択信号によって指定された前記動作タイミングで、前記比較結果及び前記一のアドレスを前記出力端子から出力する
請求項１３に記載の半導体装置のテスト方法。
【請求項１５】
前記半導体装置の外部から選択信号を受付け、
前記選択信号によって指定された前記動作タイミングで、前記比較結果及び前記一のアドレスを前記出力端子から出力する
請求項１３又は１４に記載の半導体装置のテスト方法。
【請求項１６】
一の前記動作タイミングは、複数の出力サイクルを有し、
前記一のアドレスと、前記一のアドレスに対応する前記比較結果とを、異なる動作タイミングで、かつ、同一の出力サイクルで前記出力端子から出力する
請求項１３乃至１５のうちいずれか１項に記載の半導体装置のテスト方法。
【請求項１７】
複数の前記比較結果の中に不良があるか否かを示す一の判定信号を生成して出力する
請求項１３乃至１６のうちいずれか１項に記載の半導体装置のテスト方法。
【請求項１８】
１又は２以上の前記出力端子から出力される前記複数の比較結果の単位毎に、前記一の判定信号を生成する、請求項１７に記載の半導体装置のテスト方法。
【請求項１９】
１又は２以上の前記動作タイミングで出力される前記複数の比較結果の単位毎に、前記一の判定信号を生成する、請求項１７に記載の半導体装置のテスト方法。
【請求項２０】
２以上のアドレスに対応する前記複数の比較結果の単位毎に、前記一の判定信号を生成する、請求項１７に記載の半導体装置のテスト方法。
【請求項２１】
テスト対象にアドレス情報を出力するアドレス生成回路と、
前記アドレス情報に対応する入力データを前記テスト対象に出力する入力データ生成回
路と、
前記アドレス情報と前記入力データとに応じて所望の期待値データを出力する期待値発生回路と、
前記テスト対象から出力されるデータと前記期待値データとを比較する比較回路と、
前記比較回路の出力と前記アドレス生成回路の出力とのいずれかを選択的に出力する
出力回路を備える半導体装置。
【請求項２２】
前記半導体装置はテスト対象のメモリを更に備える請求項２１記載の半導体装置。
【請求項２３】
前記回路の出力幅は前記比較回路の出力幅よりも小さい請求項２１又は２２に記載の半導体装置。
【請求項２４】
前記出力回路は前記比較回路の出力と前記アドレス生成回路の出力とをシリアル出力することを特徴とする請求項２１乃至２３のうちいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、メモリテスト回路を備えた半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
従来より、半導体装置においては、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のテストを行うために、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）テスタの機能の一部をＬＳＩチップ内に組み込んだＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  ｓｅｌｆ−ｔｅｓｔ）を適用し、テストで使用する入出力端子数を絞る傾向があった。このような半導体装置では、テスト結果である良否判定結果のみを取得したい場合には問題ないが、故障箇所の特定を行いたい場合には、出力数を絞りすぎることで故障箇所を特定するための情報の読み出しが困難になる。
【０００３】
故障箇所特定の容易化のために様々な方法が考えられてきたが、複雑な機能を盛り込もうとするほど、その機能を実現するための回路の、チップ全体の面積に対する占有面積が大きくなる傾向にある。そのため、機能と面積との関係も重要な要素となっている。
【０００４】
図８に、特許文献１に開示された装置を示す。この装置は、ＢＩＳＴデータ生成部１０１、被テスト対象であるＲＡＭ１０２、比較回路１０３及び圧縮回路１０４を備えている。比較回路１０３から出力される１ビット毎の比較結果は、圧縮手段１０４によって圧縮され、シリアルデータとして出力端子から出力される。なお、圧縮手段１０４は、図９に示すリニアフィードバックレジスタによって構成されている。圧縮手段１０４は、ＢＩＳＴが動作して比較回路１０３にデータが送られると、一旦ＢＩＳＴが止まり、比較結果が全て圧縮回路１０４経由でシリアルに出力されるとまた再開するという動作を繰り返す。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１６３９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された装置では、比較回路１０４の出力である比較結果のみが圧縮回路１０３出力されるため、故障箇所の特定を容易に行なうことができない。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の一態様は、記憶回路の一のアドレス、前記一のアドレスに入力する入力データ、及び前記一のアドレスから出力される期待値を生成するテスト回路と、前記一のアドレスから読み出したデータと、前記テスト回路によって生成された前記期待値とを比較する比較回路と、前記比較回路で比較された比較結果を前記一のアドレスと対応付けて出力端子から出力する出力回路と、を備えたことを特徴とする。
【０００８】
このように、本発明に係る半導体装置の一態様は、テスト回路によって生成された一のアドレスと、一のアドレスのデータの比較結果を対応付けて出力端子から出力することで、故障箇所の検出を容易に行なうことができる。
【発明の効果】
【０００９】
本発明に係る半導体装置の一態様によれば、故障箇所の検出を容易に行なうことができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１に係る半導体装置の全体構成を示す図である。
【図２】実施の形態１に係る半導体装置の出力回路のデコード部の構成を示す図である。
【図３】実施の形態１に係る半導体装置の出力回路の選択部の構成を示す図である。
【図４】実施の形態１に係る半導体装置の出力端子から出力される信号を示すタイミングチャートである。
【図５Ａ】実施の形態１に係る半導体装置の動作例を示すタイミングチャートである。
【図５Ｂ】実施の形態１に係る半導体装置の動作例を示すタイミングチャートである。
【図６】実施の形態１に係る半導体装置の出力回路から出力されるログの例を示す図である。
【図７】実施の形態２にかかる半導体装置の全体構成を示す図である。
【図８】特許文献１に開示された装置の構成を示す図である。
【図９】特許文献１に開示された装置の圧縮手段の構成を示す図である。
【発明を実施するための形態】
【００１１】
［実施の形態１］
以下、添付した図面を参照して、本発明の実施の形態について説明する。図１は、本発明の実施の形態１に係る半導体装置の構成例を示す図である。この半導体装置３００は、テスト回路３０１、被テスト対象であるＲＡＭ３０２、比較回路３０３及び出力回路３０４を備えている。以下の説明では、テスト対象であるＲＡＭ３０２の構成は、ワード線数が８、ビット幅が１６であるとして説明を行う。ここで、テスト対象のメモリセルは、アドレスによって指定される。このアドレスは、ワード線を選択するアドレスであっても、ビット線対を選択するアドレスであってもよく、その組み合わせであってもよい。本実施の形態では、１つのアドレスによって１本のワード線が選択されるものとして説明を行う。
【００１２】
テスト回路３０１は、コントローラ３０１１、アドレス発生部３０１２、入力データ発生部３０１３、及び期待値発生部３０１４を備えている。コントローラ３０１１は、選択信号Ｓ１〜Ｓ３を生成し、出力回路３０４に出力する。ここで、選択信号Ｓ１〜Ｓ３は、アドレスＡＤ１〜ＡＤ３及び比較結果Ｄ０１〜Ｄ１６を４本の出力端子ｏｕｔ１〜ｏｕｔ４から出力する際に、各データの出力の組み合わせを指定する信号である。
【００１３】
アドレス発生部３０１２は、ＲＡＭ３０２に対してテストを行なう一のアドレスを順次生成する。本説明において、一のアドレスとは、前述のように、１つワード線を指定する。アドレス発生部３０１２によって生成されたアドレスは、ＲＡＭ３０２に入力される。
【００１４】
入力データ発生部３０１３は、アドレス発生部３０１２によって生成されたアドレスに対応する入力データを、全ビット分生成する。ここでメモリの構成を、前述のように、ビット幅が１６であるとすると、一のアドレス（１本のワード線）に対応する入力データは１６ビット幅分のデータとして生成される。
【００１５】
期待値発生部３０１４は、アドレス発生部３０１２によって生成された一のアドレスによって指定される全ビット幅分の期待値を生成する。すなわち、一のアドレス（１本のワード線）に対して、期待値も入力データと同様に１６ビット幅分のデータとして生成される。
【００１６】
入力データ発生部３０１３及び期待値発生部３０１４は、コントローラ３０１１から入力される制御信号に応じて、入力データや期待値をそれぞれの回路で生成している。若しくは、入力データ発生部３０１３及び期待値発生部３０１４は、コントローラ３０１１から入力される制御信号に応じて、それぞれの回路が保有するデータを、入力データや期待値として選択的に出力している。
【００１７】
なお、図１では、テスト対象のメモリセルに入力される入力データと、テスト対象のメモリセルから出力される出力データ、すなわち、期待値とが異なる場合も想定し、入力データ発生部３０１３とは別に期待値発生部３０１４が設けられている。しかしながら、入力データと、出力データ（期待値）とが同じである場合には、期待値発生部３０１４を省略し、入力データ発生部３０１３によって生成した入力データを期待値としてもよい。
【００１８】
また、全てのアドレス、すなわち８本のワード線全てについてテストを行なう場合には、入力データ発生部３０１３は、８×１６＝１２８ビット分の入力データを生成する。同様に、期待値発生部３０１４は、８×１６＝１２８ビット分の期待値を生成する。
【００１９】
比較回路３０３は、コントローラ３０１１によって生成された一のアドレスから読み出された１６ビット幅分のデータと、期待値発生部３０１４によって生成された一のアドレスに対応する１６ビット幅分の期待値とを比較し、１６ビット幅分の比較結果Ｄ０１〜Ｄ１６を出力回路３０４に出力する。
【００２０】
出力回路３０４は、アドレス発生部３０１２によって生成されたアドレスＡＤ１〜ＡＤ３と、比較結果Ｄ０１〜Ｄ１６とを対応付けて出力端子ｏｕｔ１〜ｏｕｔ４から出力する。例えば、アドレス発生部３０１２によってすべてのワード線を選択する８個のアドレスが生成された場合には、８つのアドレスに対応する比較結果Ｄ０１〜１６がそれぞれ出力端子ｏｕｔ１〜４から出力される。出力回路３０４は、コントローラ３０１１によって生成される選択信号Ｓ１〜Ｓ３によって指定されるタイミングで、アドレスＡＤ１〜ＡＤ３及び比較結果Ｄ０１〜Ｄ１６を出力端子ｏｕｔ１〜ｏｕｔ４から出力する。
【００２１】
出力回路３０４は、選択信号Ｓ１〜Ｓ３をデコードするデコード部５０１（図２）と、デコード部５０１によってデコードされた信号に基づいて出力端子ｏｕｔ１〜ｏｕｔ４から出力されるデータを選択する信号を生成する選択部５０２（図３）を有している。デコード部５０１によって生成された信号は、４つの出力端子ｏｕｔ１〜ｏｕｔ４にそれぞれ設けられた４つの選択部５０２に分配される。図３では、４つの選択部５０２のうち、出力端子ｏｕｔ１の出力を選択する選択部５０２を例として示す。
【００２２】
図３に示すように、選択部５０２は、それぞれのソースとドレインが結合されたＰＭＯＳトランジスタとＮＭＯＳトランジスタから構成されるスイッチを、５組備えて構成されている。それぞれのスイッチには、アドレスＡＤ１、比較結果Ｄ０１、Ｄ０５、Ｄ０９、Ｄ１３がそれぞれ入力されている。選択部５０２は、選択信号Ｓ１〜Ｓ３に従ってスイッチのＯＮ／ＯＦＦを制御し、いずれか１つを出力端子ｏｕｔ１へ出力する。また、スイッチを構成する、ＰＭＯＳトランジスタＰ１〜Ｐ５とＮＭＯＳトランジスタＮ１〜Ｎ５のゲートには、デコード部５０１によって生成された制御信号が入力される。
【００２３】
デコード部５０１は、選択信号Ｓ１〜Ｓ３をデコードし、選択部５０２の動作を制御する。図２に示すように、デコード部５０１は、３入力のＮＡＮＤ回路２０１〜２０５を備えている。ＮＡＮＤ回路２０１には、選択信号Ｓ１はそのまま入力され、選択信号Ｓ２及びＳ３はインバータによって反転されて入力される。ＮＡＮＤ回路２０１の出力は、後述するＰＭＯＳトランジスタＰ１の制御ゲートに入力されると共に、反転回路を介してＮＭＯＳトランジスタＮ１の制御ゲートに入力される。
【００２４】
同様に、ＮＡＮＤ回路２０２には、選択信号Ｓ１〜Ｓ３がインバータにより全て反転されて入力される。ＮＡＮＤ回路２０２の出力は、後述するＰＭＯＳトランジスタＰ２の制御ゲートに入力されると共に、インバータを介してＮＭＯＳトランジスタＮ２の制御ゲートに入力される。また、ＮＡＮＤ回路２０３には、選択信号Ｓ１及びＳ２はインバータによって反転されて入力され、選択信号Ｓ３はそのまま入力される。ＮＡＮＤ回路２０３の出力は、後述するＰＭＯＳトランジスタＰ３の制御ゲートに入力されると共に、インバータを介してＮＭＯＳトランジスタＮ３の制御ゲートに入力される。
【００２５】
ＮＡＮＤ回路２０４には、選択信号Ｓ１、Ｓ３がインバータにより反転されて入力され、選択信号Ｓ２がそのまま入力される。ＮＡＮＤ回路２０４の出力は、ＰＭＯＳトランジスタＰ４の制御ゲートに入力されると共に、インバータを介してＮＭＯＳトランジスタＮ４の制御ゲートに入力される。また、ＮＡＮＤ回路２０５には、選択信号Ｓ１〜Ｓ３が反転されずにそのまま入力される。ＮＡＮＤ回路２０５の出力は、ＰＭＯＳトランジスタＰ５の制御ゲートに入力されると共に、インバータを介してＮＭＯＳトランジスタＮ５の制御ゲートに入力される。
【００２６】
上記のようにデコード部５０１を構成することで、３ビットの選択信号Ｓ１〜Ｓ３を用いて、５個のＮＡＮＤ回路２０１〜２０５のうちいずれか１個の出力によって選択部５０２の１組のＮＭＯＳトランジスタとＰＭＯＳトランジスタをＯＮとする。これにより、選択部５０２からは、選択信号Ｓ１〜Ｓ３によって選択されたタイミング（サイクル）でアドレスＡＤ１〜３又は比較結果Ｄ０１〜Ｄ１６が出力される。
【００２７】
具体的には、図２及び図３によって構成される回路の選択論理は、（Ｓ１，Ｓ２，Ｓ３）＝（１，０，０）のとき、出力端子ｏｕｔ１からアドレスＡＤ１が出力され、（０，０，０）のとき比較結果Ｄ０１、（０，０，１）のとき比較結果Ｄ０５、（０，１，０）のとき比較結果Ｄ０９、（０，１，１）のとき比較結果Ｄ１３が出力される。その他の出力端子ｏｕｔ２〜ｏｕｔ４から出力される信号については図４に示す。なお、デコード部５０１及び選択部５０２の構成は、上記に限られるものではなく、任意の構成に設計可能である。
【００２８】
図３で示した選択部５０２では、出力端子ｏｕｔ１〜ｏｕｔ４のそれぞれの出力を５通りに選択可能である。そのため、選択信号Ｓ１〜Ｓ３を変化させ、各選択状態でＢＩＳＴを計５回実行して出力端子ｏｕｔ１〜ｏｕｔ４のログを採取すれば、テスト回路３０１によって発生したアドレスＡＤ１〜３と、これに対応する全ビットの比較結果Ｄ０１〜Ｄ１６が出力されることとなる。
【００２９】
次に、このように構成された半導体装置の動作について説明する。図４は、本発明の実施の形態１に係る半導体装置３００の動作を示すタイミングチャートである。図４に示すように、選択信号Ｓ１〜Ｓ３を、１００、０００、００１、０１０、０１１と順に入力することで、１回目のＢＩＳＴ動作でアドレスＡＤ１〜ＡＤ３、２回目のＢＩＳＴ動作で比較結果Ｄ０１〜Ｄ０４、３回目のＢＩＳＴ動作で比較結果Ｄ０５〜Ｄ０８、４回目のＢＩＳＴ動作で比較結果Ｄ０９〜Ｄ１２、５回目のＢＩＳＴ動作で比較結果Ｄ１３〜Ｄ１６が順に出力端子ｏｕｔ１〜ｏｕｔ４から出力される。
【００３０】
図５Ａ及び図５Ｂのそれぞれに、出力端子ｏｕｔ１〜４から出力された、１回分のＢＩＳＴ動作のログを採取した例を示す。図５Ａは、図４の１回目のＢＩＳＴ動作のログを採取した例である。また、図５Ｂは、図４の４回目のＢＩＳＴ動作のログを採取した例である。図５Ａにおいて、６０１が出力端子名を、６０３がテスタのサイクル番号を、６０４が出力端子の観測値を表している。１回分のＢＩＳＴ動作には、複数の出力サイクルが含まれる。図５Ａに示すように、１回目のＢＩＳＴ動作では、テスト回路３０１のアドレス発生部３０１２によって生成されたアドレスＡＤ１〜ＡＤ３が複数のサイクルで順次出力される。すなわち、１回目のＢＩＳＴ動作において、各出力端子ｏｕｔ１〜ｏｕｔ４から出力された観測値を見れば、２回目から５回目のＢＩＳＴ動作において比較結果が出力されるメモリセルの場所を特定することができる。
【００３１】
アドレス発生部３０１２によって生成された３ビットのアドレス（ＡＤ１〜ＡＤ３）は、ビット毎に出力端子ｏｕｔ１〜４から出力される。具体的には、出力端子ｏｕｔ１からアドレスＡＤ１出力され、出力端子ｏｕｔ２からアドレスＡＤ２出力され、出力端子ｏｕｔ３からアドレスＡＤ３が出力される。また、出力端子ｏｕｔ４からは、アドレスやデータが出力されないため、観測値６０４には「×」を示す。また、図５Ａでは、はじめのサイクル１及びサイクル２は、アドレスが出力されていない初期状態を示しており、サイクル３からアドレスが出力された場合を示している。
【００３２】
各サイクル番号に対応する３ビットのアドレスＡＤ１〜ＡＤ３は、２回目以降のＢＩＳＴ動作において出力される、各サイクルの比較結果に対応するメモリセルの位置（本説明ではワード線の識別情報）を示している。ここで、１本のビットに接続された８本のワード線が、識別番号「０」〜「７」によって識別されているものとする。そして、３ビットの選択アドレスＡＤ１〜ＡＤ３によって示される２進数によって、１本のワード線の識別番号を表示するものとする。この場合には、サイクル５において、（ＡＤ１，ＡＤ２，ＡＤ３）＝（Ｌ，Ｈ，Ｌ）によって識別番号「２」が示されているため、２回目から５回目のＢＩＳＴ動作においては、サイクル５において「２」のワード線が読み出し対象として選択されることが示されていることになる。同様に、サイクル７においては、（ＡＤ１，ＡＤ２，ＡＤ３）＝（Ｈ，Ｌ，Ｌ）によって識別番号「４」が示されているため、２回目から５回目のＢＩＳＴ動作においては、サイクル７において、ワード線「４」が読み出し対象として選択されることが示されていることになる。
【００３３】
続いて、２回目から５回目の具体的なＢＩＳＴ動作を説明するために、例として図４の４回目のＢＩＳＴ動作の結果が、図５Ｂに示すログであったものとして説明する。図５Ｂにおいては、６０１が出力端子名を、６０２が不良箇所のマークを、６０３がテスタのサイクル番号を、６０４が出力端子の観測値を表している。出力端子ｏｕｔ１〜ｏｕｔ４からは、比較回路３０３から出力された４回目のＢＩＳＴ動作の比較結果Ｄ０９〜Ｄ１２が出力される（図４参照）。また、テスト回路３０１によって生成された全てのビットの比較結果の期待値は、Ｌｏｗであるものとする。換言すれば、メモリセルに欠陥がない場合は、観測値６０４としてＬレベルが現われ、メモリセルに欠陥があれば、観測値６０４としてＨレベルが現われるものとする。なお、はじめのサイクル１及びサイクル２は、比較結果が出力されていない初期状態を示しており、サイクル３から比較結果が出力された場合を示している。
【００３４】
各ビット線対に対応する比較結果Ｄ０９〜Ｄ１２は、１回目のＢＩＳＴ動作によって採取されたアドレスＡＤ１〜ＡＤ３によって示された順番で、各出力端子ｏｕｔ１〜ｏｕｔ４から出力される。１回目のＢＩＳＴ動作によって採取された各サイクルのアドレスは、２回目〜５回目の各サイクルの比較結果に対応している。具体的には、図５Ａでは、サイクル２〜１０において出力されたアドレスＡＤ１〜ＡＤ３によって示されるワード線の識別番号の順番（組み合せ）は、「０、１、２、６、４、３、７、５」であるため、図５Ｂに示すサイクル２〜１０で示すログでは「０、１、２、６、４、３、７、５」の順でワード線の比較結果が各出力端子ｏｕｔ１〜４から出力されていることになる。なお、この識別番号の順番やテストするワード線の選択は、アドレス発生部３０１２によって任意に設定することができる。
【００３５】
図５Ｂのログからは、比較結果Ｄ１１のうちサイクル５に対応するメモリセル、すなわち、比較結果Ｄ１１に対応するビット線対と識別番号「２」を有するワード線に接続されたメモリセルに欠陥があることがわかる。同様に、比較結果Ｄ０９のうちサイクル７に対応するメモリセル、すなわち、比較結果Ｄ０９に対応するビット線対と識別番号「４」を有するワード線に接続されたメモリセルに欠陥があることがわかる。
【００３６】
また、特定のアドレスの結果だけを読み取りたい場合は、図６に示すように、そのアドレスの結果が出力されるサイクルでクロックを止め、選択信号Ｓ１〜Ｓ３だけを動作させることで、特定のアドレスに対応する全ビット分の比較結果Ｄ０１〜Ｄ１６を読み取ることができる。なお、上記の説明では、全てのワード線についてテストを行なった場合を例としたが、一部のワード線についてテストを行なうよう構成してもよい。
【００３７】
このように、本発明の実施の形態１に係る半導体装置３００によれば、出力回路３０４から比較結果Ｄ０１〜Ｄ１６がテスト対象であるメモリセルの位置を示すアドレスＡＤ１〜ＡＤ３と対応付けて出力されるため、故障箇所の特定に必要な情報を読み取ることができる。このように全ビットの個別の比較結果がアドレス値と対応した状態で読み取れるので故障箇所の検出が容易にできる。
【００３８】
また、特許文献１に示された従来の装置では、比較結果は圧縮手段によって圧縮されていたが、本実施の形態１では、比較結果が非圧縮で出力されるため、故障箇所の検出を容易に行なうことができる。また、特許文献１に示された従来の装置では、レジスタを使った出力回路を用いているため、回路規模が大きくなるという問題を有しているが、本実施の形態では、レジスタを用いずに出力回路３０４を構成することで、回路規模を最小限にすることができる。
【００３９】
［実施の形態２］
図７は、本発明の実施の形態２に係る半導体装置４００の構成を示す図である。この半導体装置４００は、実施の形態１と同様に、テスト回路３０１、ＲＡＭ３０２、比較回路３０３、及び出力回路３０４を備えている。なお、実施の形態１と同様の構成要素については同一符号を付すことによりその説明を省略する。
【００４０】
実施の形態２の特徴は、図４に示すＢＩＳＴ動作における、Ｄ０１〜Ｄ１６に含まれる全ビットの比較結果をまとめて出力する判定回路４０５を備えた点にある。これがあることで、図４に示す選択信号（０，０，０）、（０，０，１）、（０，１，０）、及び（０，１，１）で指定される４回分のＢＩＳＴ動作中に、不良ビットが存在するか否か一の信号をモニタすることで判定できるようになる。例えば、比較回路３０３が、メモリ読み取り値とＢＩＳＴ期待値とをそれぞれＸＯＲする回路構成である場合には、不一致ビットの出力がＨｉｇｈになる。そのため、判定回路４０５としては、選択信号（０，０，０）、（０，０，１）、（０，１，０）、及び（０，１，１）で指定される４回分のＢＩＳＴ動作の比較結果Ｄ０１〜Ｄ１６（１２８ビット）をＯＲした判定信号を出力するだけで機能が実現できる。
【００４１】
また、選択信号Ｓ１〜Ｓ３も必ずしもコントローラ３０１１から制御する必要はなく、図７に示すように、外部入力端子から制御しても良い。
【００４２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、選択信号Ｓ１〜Ｓ３は、コントローラ３０１１と外部入力端子のいずれからも入力できる構成とすることができる。
【００４３】
また、実施の形態２では、判定回路４０５は、図４で示す４回のＢＩＳＴ動作、すなわち複数の出力端子ｏｕｔ１〜ｏｕｔ４からサイクル３〜１０で出力される全ビットの判定結果（Ｄ０１〜Ｄ１６）に対して、１つの判定信号を生成することとしたが、判定回路４０５の構成はこれに限られるものではない。判定回路４０５は、１又は２以上の出力端子から出力される複数の比較結果の単位毎に、一の判定信号を生成するように構成することもできる。また、判定回路は、１又は２以上の動作タイミングで出力される複数の比較結果の単位毎に、一の判定信号を生成するように構成することもできる。また、判定回路は、１又は２以上のアドレスに対応する複数の比較結果の単位毎に、一の判定信号を生成するよう構成することもできる。
【００４４】
具体的には、判定回路４０５は、任意の出力端子ｏｕｔ１〜ｏｕｔ４から、任意のサイクルで出力される複数の判定結果に対して、１つの判定信号を生成するよう構成することができる。具体的には、１つの出力端子ｏｕｔ１から出力されるサイクル３〜１０に対して、それぞれ１つの判定信号を出力するよう構成することもできる。また、４つの出力端子ｏｕｔ１〜ｏｕｔ４から出力される１つのサイクルにおける判定結果に対して、１つの判定結果を生成するよう構成することもできる。
【符号の説明】
【００４５】
３０１  テスト回路
３０２  ＲＡＭ
３０３  比較回路
３０４  出力回路
３０１１  コントローラ
３０１２  アドレス発生部
３０１３  入力データ発生部
３０１４  期待値発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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