(57)【要約】      （修正有）【課題】データ転送におけるオーバヘッドサイクルを解消する。【解決手段】データを記憶可能な複数のメモリＭ０〜Ｍｎ−１と、複数のメモリに対するアクセス要求を発行するデータ処理装置１０と、複数のメモリを第１メモリ群と第２メモリ群とにグループ化し、複数のメモリとデータ処理装置１０との間のデータ転送を制御するメモリ制御装置２０と、を備える。メモリ制御装置２０は、データ処理装置１０によって発行されたアクセス要求に含まれる第１アドレスＡを用いて第２アドレスｆ（Ａ）を算出するアドレス算出回路２１と、第１アドレスＡによりアクセスされる第１メモリ群の動作を制御する第１制御コマンドＣｍｄ（Ａ）及び第２アドレスｆ（Ａ）によりアクセスされる第２メモリ群の動作を制御する第２制御コマンドＣｍｄｆ（Ａ）を、それぞれ、同一サイクルに第１メモリ群及び第２メモリ群に出力する制御部２２と、を備える。【選択図】図１
2011138452.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶可能な複数のメモリと、
前記複数のメモリに対するアクセス要求を発行するデータ処理装置と、
前記複数のメモリを第１メモリ群と第２メモリ群とにグループ化し、前記複数のメモリと前記データ処理装置との間のデータ転送を制御するメモリ制御装置と、を備え、
前記メモリ制御装置は、
前記データ処理装置によって発行された前記アクセス要求に含まれる第１アドレスを用いて第２アドレスを算出するアドレス算出回路と、
前記第１アドレスによりアクセスされる前記第１メモリ群の動作を制御する第１制御コマンド及び前記第２アドレスによりアクセスされる前記第２メモリ群の動作を制御する第２制御コマンドを、それぞれ、同一サイクルに前記第１メモリ群及び前記第２メモリ群に出力する制御部と、を備えることを特徴とする情報処理システム。
【請求項２】
前記データ処理装置は、前記複数のメモリに記憶されたデータに対して２次元データの画像処理を行い、
前記データ処理装置によって画像処理されたデータを表示する表示装置をさらに備える請求項１記載の情報処理システム。
【請求項３】
第１メモリ群と第２メモリ群とにグループ化された複数のメモリとデータ処理装置との間のデータ転送を制御するメモリ制御装置であって、
前記データ処理装置によって発行されたアクセス要求が入力され、前記アクセス要求に含まれる第１アドレスを用いて第２アドレスを算出するアドレス算出回路と、
前記第１アドレスによりアクセスされる前記第１メモリ群の動作を制御する第１制御コマンド及び前記第２アドレスによりアクセスされる前記第２メモリ群の動作を制御する第２制御コマンドを、それぞれ、同一サイクルに前記複数のメモリに出力する制御部と、を備えることを特徴とするメモリ制御装置。
【請求項４】
前記制御部によって出力された第１制御コマンド及び第２制御コマンドを前記第１メモリ群に送る第１コマンド信号線と、
前記制御部によって出力された第１制御コマンド及び第２制御コマンドを前記第２メモリ群に送る第２コマンド信号線と、を備える請求項３記載のメモリ制御装置。
【請求項５】
前記第１コマンド信号線は、前記第１アドレスのアドレス値に対応する第１ピンを備え、
前記第２コマンド信号線は、前記第２アドレスのアドレス値のうち、対応する第１ピンがない非重複アドレス値に対応する第２ピンを備える請求項４記載のメモリ制御装置。
【請求項６】
前記制御部は、さらに、前記第１制御コマンドによる制御及び前記第２制御コマンドの有効又は無効を、前記複数のメモリ毎に選択するメモリ選択回路を備える請求項３乃至５の何れか１項記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置及び情報処理システムに関し、特に、複数のメモリを含むメモリ制御装置及びそのメモリ制御装置を含む情報処理システムに関する。
【背景技術】
【０００２】
従来、アクセス要求に含まれる第１アドレスを用いて第２アドレスを算出し、第１アドレスによりアクセスされる第１のメモリ群を制御する第１制御コマンドと、第２アドレスによりアクセスされる第２のメモリ群を制御する第２制御コマンドと、を出力するように構成されたメモリ制御装置が知られている（特許文献１を参照）。
【０００３】
しかしながら、特許文献１のメモリ制御装置では、第１制御コマンドと第２制御コマンドとが異なるサイクルに出力されるので、データ転送におけるオーバヘッドサイクルが生じていた（特許文献１の段落００４３を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−３４４０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、データ転送におけるオーバヘッドサイクルを解消するためのメモリ制御装置及びそのメモリ制御装置を含む情報処理システムを提供することである。
【課題を解決するための手段】
【０００６】
本発明の第１態様によれば、
データを記憶可能な複数のメモリと、
前記複数のメモリに対するアクセス要求を発行するデータ処理装置と、
前記複数のメモリを第１メモリ群と第２メモリ群とにグループ化し、前記複数のメモリと前記データ処理装置との間のデータ転送を制御するメモリ制御装置と、を備え、
前記メモリ制御装置は、
前記データ処理装置によって発行された前記アクセス要求に含まれる第１アドレスを用いて第２アドレスを算出するアドレス算出回路と、
前記第１アドレスによりアクセスされる前記第１メモリ群の動作を制御する第１制御コマンド及び前記第２アドレスによりアクセスされる前記第２メモリ群の動作を制御する第２制御コマンドを、それぞれ、同一サイクルに前記第１メモリ群及び前記第２メモリ群に出力する制御部と、を備えることを特徴とする情報処理システム
が提供される。
【０００７】
本発明の第２態様によれば、
第１メモリ群と第２メモリ群とにグループ化された複数のメモリとデータ処理装置との間のデータ転送を制御するメモリ制御装置であって、
前記データ処理装置によって発行されたアクセス要求が入力され、前記アクセス要求に含まれる第１アドレスを用いて第２アドレスを算出するアドレス算出回路と、
前記第１アドレスによりアクセスされる前記第１メモリ群の動作を制御する第１制御コマンド及び前記第２アドレスによりアクセスされる前記第２メモリ群の動作を制御する第２制御コマンドを、それぞれ、同一サイクルに前記複数のメモリに出力する制御部と、を備えることを特徴とするメモリ制御装置
が提供される。
【発明の効果】
【０００８】
本発明によれば、データ転送におけるオーバヘッドサイクルを解消することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１実施形態に係る情報処理システム１の構成を示すブロック図である。
【図２】２次元データの例を示す概略図である。
【図３】２次元データの例を示す概略図である。
【図４】図１のメモリ制御装置２０の動作を示すタイミングチャートである。
【図５】従来のメモリ制御装置の動作を示すタイミングチャートである。
【図６】本発明の第２実施形態に係るコマンド信号線の構成を示す概略図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面を参照して詳細に説明する。
【００１１】
（第１実施形態）
本発明の第１実施形態について説明する。本発明の第１実施形態は、複数のメモリのアクセスアドレスが同一であり、同一サイクルに、コマンドが複数のメモリに入力される例である。
【００１２】
本発明の第１実施形態に係る情報処理システムの構成について説明する。図１は、本発明の第１実施形態に係る情報処理システム１の構成を示すブロック図である。
【００１３】
図１に示すように、本発明の第１実施形態に係る情報処理システム１は、複数のメモリＭ０〜Ｍｎ−１（ｎ：２以上の整数）と、データ処理装置１０と、メモリ制御装置２０と、表示装置３０と、を備える。データ処理装置１０及びメモリ制御装置２０は、１つのチップＩＣ上に集積される。
【００１４】
メモリＭ０〜Ｍｎ−１は、それぞれ、データを記憶可能に構成される。例えば、メモリＭ０〜Ｍｎ−１は、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）である。メモリＭ０〜Ｍｎ−１の添え字（数字）はメモリ番号である。例えば、メモリＭ０のメモリ番号は０である。
【００１５】
データ処理装置１０は、メモリＭ０〜Ｍｎ−１に対するアクセス要求を発行し、且つ、メモリＭ０〜Ｍｎ−１に記憶されたデータに対してデータ処理を行うように構成される。例えば、データ処理装置１０は、メモリＭ０〜Ｍｎ−１に記憶されたデータに対して、Ｈ２６４デコード等の２次元データ用画像処理を行う画像処理プロセッサである。
【００１６】
データ処理装置１０は、メモリＭ０〜Ｍｎ−１に対するアクセス要求として、リクエストＲｅｑ（Ａ，Ｉ）を発行し、そのリクエストＲｅｑ（Ａ，Ｉ）をメモリアクセスリクエスト信号としてメモリ制御装置２０に出力するように構成される。リクエストＲｅｑ（Ａ，Ｉ）は、第１アドレスＡと、切替情報である切替番号Ｉと、を含む。切替情報は、データ処理装置１０が要求するデータが格納されたメモリＭ０〜Ｍｎ−１のアドレスに基づいて設定される。後述するように、切替情報を用いてメモリＭ０〜Ｍｎ−１がグループ化される。
【００１７】
メモリ制御装置２０は、切換情報を用いてメモリＭ０〜Ｍｎ−１を第１メモリ群Ｇ１と第２メモリ群Ｇ２とにグループ化し、メモリＭ０〜Ｍｎ−１とデータ処理装置１０との間のデータ転送を制御するように構成される。メモリ制御装置２０は、アドレス算出回路２１と、制御部２２と、データ転送部２３と、を備える。
【００１８】
アドレス算出回路２１は、データ処理装置１０によって発行されたアクセス要求に含まれ、且つ、第１メモリ群Ｇ１にアクセスするための第１アドレスＡを用いて、第２メモリ群Ｇ２にアクセスするための第２アドレスｆ（Ａ）を算出するように構成される。
【００１９】
制御部２２は、第１メモリ群Ｇ１の動作を制御する第１制御コマンドＣｍｄ（Ａ）及び第２メモリ群Ｇ２の動作を制御する第２制御コマンドＣｍｄ（ｆ（Ａ））を発行し、第１制御コマンドＣｍｄ（Ａ）及び第２制御コマンドＣｍｄ（ｆ（Ａ））を、それぞれ、同一サイクルに第１メモリ群Ｇ１及び第２メモリ群Ｇ２（すなわち、メモリＭ０〜Ｍｎ−１）に出力するように構成される。制御部２２は、メモリ選択回路２２１と、コマンド出力回路２２２と、を備える。
【００２０】
メモリ選択回路２２１は、第１制御コマンドＣｍｄ（Ａ）による制御及び第２制御コマンドＣｍｄ（ｆ（Ａ））による制御の有効又は無効を第１メモリ群Ｇ１及び第２メモリ群Ｇ２毎に（すなわち、メモリＭ０〜Ｍｎ−１毎に）選択するように構成される。
【００２１】
コマンド出力回路２２２は、複数のコマンド信号線ＣＬ０〜ＣＬｎ−１を介して、第１制御コマンドＣｍｄ（Ａ）を第１メモリ群Ｇ１に出力し、第２制御コマンドＣｍｄ（ｆ（Ａ））を第２メモリ群Ｇ２に出力するように構成される。
【００２２】
コマンド信号線ＣＬ０〜ＣＬｎ−１は、それぞれ、メモリＭ０〜Ｍｎ−１とコマンド出力回路２２２との間に設けられる。第１制御コマンドＣｍｄ（Ａ）は、第１メモリ群Ｇ１に送られる。第２制御コマンドＣｍｄ（ｆ（Ａ））は、第２メモリ群Ｇ２に送られる。
【００２３】
データ転送部２３は、メモリＭ０〜Ｍｎ−１とデータ処理装置１０との間でそれぞれデータＤ０〜Ｄｎ−１を転送するように構成される。データ転送部２３は、コンカチネイト回路２３１を備える。
【００２４】
コンカチネイト回路２３１は、メモリＭ０〜Ｍｎ−１からそれぞれ読み出されるデータＤ０〜Ｄｎ−１を連結して１つのデータ列ＤＴを作成するように構成される。
【００２５】
表示装置３０は、データ処理装置１０によって処理されたデータ（例えば、画像データ）を表示するように構成される。例えば、表示装置は、液晶ディスプレイ（ＬＣＤ：Liquid Crystal Display）である。
【００２６】
本発明の第１実施形態に係る情報処理システムの動作について図１を参照して説明する。以下では、メモリＭ０〜Ｍｎ−１が、メモリ番号が切替番号Ｉより小さい第２メモリ群Ｇ２と、メモリ番号が切替番号Ｉ以上の第１メモリ群Ｇ１とにグループ分けされるように、切替番号Ｉが設定される場合について説明する。すなわち、データ処理装置１０が要求するデータを第１アドレスＡに格納するメモリＭｉ〜Ｍｎ−１が第１メモリ群Ｇ１であり、データ処理装置１０が要求するデータを第２アドレスｆ（Ａ）に格納するメモリＭ０〜Ｍｉ−１が第２メモリ群Ｇ２である。
【００２７】
メモリ選択回路２２１は、第１制御コマンドＣｍｄ（Ａ）を有効にするために、メモリセレクト信号Ｓｉ〜Ｓｎ−１を第１メモリ群Ｇ１のメモリＭｉ〜Ｍｎ−１にそれぞれ出力する。そして、コマンド出力回路２２２は、第１コマンド信号線ＣＬｉ〜ＣＬｎ−１を介して、メモリＭｉ〜Ｍｎ−１に第１制御コマンドＣｍｄ（Ａ）を出力する。その結果、メモリＭｉ〜Ｍｎ−１からデータＤｉ〜Ｄｎ−１がそれぞれ読み出される。
【００２８】
一方、メモリ選択回路２２１は、第２制御コマンドＣｍｄ（ｆ（Ａ））を有効にするために、メモリセレクト信号Ｓ０〜Ｓｉ−１を第２メモリ群Ｇ２のメモリＭ０〜Ｍｉ−１に出力する。そして、コマンド出力回路２２２は、第２コマンド信号線ＣＬ０〜ＣＬｉ−１を介して、メモリＭ０〜Ｍｉ−１に第２制御コマンドＣｍｄ（ｆ（Ａ））を出力する。その結果、メモリＭ０〜Ｍｉ−１からデータＤ０〜Ｄｉ−１がそれぞれ読み出される。
【００２９】
すなわち、第２制御コマンドＣｍｄ（ｆ（Ａ））は、第１制御コマンドＣｍｄ（Ａ）と同一サイクルに出力される。その結果、第１メモリ群Ｇ１から読み出されたデータＤｉ〜Ｄｎ−１と第２メモリ群Ｇ２から読み出されたデータＤ０〜Ｄｉ−１とがそれぞれ同一サイクルに読み出される。例えば、メモリＭ０に記憶されたデータＤ０とメモリＭｉに記憶されたデータＤｉとが同一サイクルに読み出される。
【００３０】
第１メモリ群Ｇ１から読み出されたデータＤｉ〜Ｄｎ−１及び第２メモリ群Ｇ２から読み出されたデータＤ０〜Ｄｉ−１は、それぞれ、データ転送部２３のコンカチネイト回路２３１に入力される。コンカチネイト回路２３１は、データＤ０〜Ｄｎ−１を連結してデータ列ＤＴを作成し、データ処理装置１０に出力する。
【００３１】
図１の情報処理システム１を、Ｈ２６４デコード等の２次元データの処理に適用する例について説明する。「２次元データ」とは、仮想領域上にマトリクス状に配置された画像データ等である。図２は、２次元データの例を示す概略図である。
【００３２】
図２の２次元データは、ｙ＝０のデータＤ０（Ａ［０，０］）、Ｄ１（Ａ［０，０］）、Ｄ０（Ａ［１，０］）、及びＤ１（Ａ［１，０］）がｘ方向に配置されたデータである。ここで、“Ｄ”の添え字は、データが格納されたメモリを示す。すなわち、データＤ０（Ａ［０，０］）及びデータＤ０（Ａ［１，０］）はメモリＭ０に格納されたデータであり、データＤ１（Ａ［０，０］）及びデータＤ１（Ａ［１，０］）はメモリＭ１に格納されたデータである。また、アドレスＡ［０，０］の“［０，０］”は、２次元データの座標を示す。すなわち、データＤ０（Ａ［０，０］）は、メモリＭ０に格納された２次元データの座標（０，０）のデータである。図２の２次元データの座標（ｘ，ｙ）のデータは、データＤ０（Ａ［ｘ，ｙ］）及びデータＤ１（Ａ［ｘ，ｙ］）を含む。すなわち、同一座標のデータが、メモリＭ０及びメモリＭ１の同一アドレスに格納される。
【００３３】
以下、図１のデータ処理装置１０が、図２のデータＤ１（Ａ［０，０］），Ｄ０（Ａ［１，０］）（図２のハッチング部）を要求する場合について説明する。アドレス算出回路２１は、式（１）に示す関数によって、第１アドレスＡ［ｘ，ｙ］から第２アドレスｆ（Ａ［ｘ，ｙ］）を算出するように設定される。
【００３４】
ｆ（Ａ［ｘ，ｙ］）＝Ａ［ｘ＋１，ｙ］ ・・・・・（１）
データ処理装置１０は、リクエストＲｅｑ（Ａ［０，０］，１）をメモリ制御装置２０に出力する。アドレス算出回路２１は、式（１）を用いて、第１アドレスＡ［０，０］から、第２アドレスｆ（Ａ［０，０］）＝Ａ［１，０］を算出する。第１アドレスＡ［０，０］及び第２アドレスＡ［１，０］は制御部２２に入力される。
【００３５】
制御部２２は、第１アドレスＡ［０，０］、第２アドレスＡ［１，０］、及び切替番号Ｉ＝１に基づいて、メモリＭ０，Ｍ１をグループ化する。メモリＭ１は、第１アドレスＡ［０，０］にアクセスされる第１メモリ群Ｇ１に割り当てられ、メモリＭ０は、第２アドレスＡ［１，０］にアクセスされる第２メモリ群Ｇ２に割り当てられる。
【００３６】
メモリ選択回路２２１は、所定の時刻において、第１メモリ群Ｇ１のメモリＭ１にメモリセレクト信号Ｓ１を出力する。次いで、コマンド出力回路２２２が、第１制御コマンドＣｍｄ（Ａ［０，０］）をメモリＭ１に出力する。その結果、メモリＭ１のアドレスＡ［０，０］に格納されたデータＤ１がコンカチネイト回路２３１に転送される。
【００３７】
上記所定の時刻において、メモリ選択回路２２１が、第２メモリ群Ｇ２のメモリＭ０にメモリセレクト信号Ｓ０を出力する。次いで、コマンド出力回路２２２が、第２制御コマンドＣｍｄ（Ａ［１，０］）をメモリＭ１に出力する。その結果、メモリＭ０のアドレスＡ［１，０］に格納されたデータＤ０がコンカチネイト回路２３１に転送される。同時に、メモリＭ１のアドレスＡ［０，０］に格納されたデータＤ１がコンカチネイト回路２３１に転送される。コンカチネイト回路２３１は、データＤ０及びデータＤ１からなるデータ列ＤＴをデータ処理装置１０に出力する。
【００３８】
すなわち、メモリ選択回路２２１は、第１メモリ群Ｇ１のメモリＭ１に対するメモリセレクト信号Ｓ１と、第２メモリ群Ｇ２のメモリＭ０に対するメモリセレクト信号Ｓ０と、を同一サイクルに出力するように構成される。また、コマンド出力回路２２２は、第１メモリ群Ｇ１のメモリＭ１に対する第１制御コマンドＣｍｄ（Ａ［０，０］）と、第２メモリ群Ｇ２のメモリＭ０に対する第２制御コマンドＣｍｄ（Ａ［１，０］）と、を同一サイクルに出力するように構成される。
【００３９】
図１のメモリ制御装置２０の動作例について説明する。図３は、２次元データの例を示す概略図である。図４は、図１のメモリ制御装置２０の動作を示すタイミングチャートである。
【００４０】
図３の２次元データは、ｙ方向に４個、ｘ方向に３個のデータが配置された２次元データである。また、座標（ｘ，ｙ）のデータは、メモリＭ０に格納されたデータＤ０（Ａ［ｘ，ｙ］）及びメモリＭ１に格納されたデータＤ１（Ａ［ｘ，ｙ］）を含む。
【００４１】
以下、図１のデータ処理装置１０が、図３のデータＤ１（Ａ［０，ｊ］），Ｄ０（Ａ［１，ｊ］），Ｄ１（Ａ［１，ｊ］），Ｄ０（Ａ［２，ｊ］）（図３のハッチング部）を要求する場合について説明する（ｊ＝０〜３）。
【００４２】
図３のデータＤ１（Ａ［０，ｊ］），Ｄ０（Ａ［１，ｊ］），Ｄ１（Ａ［１，ｊ］），Ｄ０（Ａ［２，ｊ］）を読み出すために、データ処理装置１０は、リクエストＲｅｑ（Ａ［０，ｊ］，１），Ｒｅｑ（Ａ［１，ｊ］，１）を発行し、そのリクエストＲｅｑ（Ａ［０，ｊ］，１），Ｒｅｑ（Ａ［１，ｊ］，１）をメモリ制御装置２０に順次出力する。切替番号Ｉは１である。すなわち、メモリＭ１が第１アドレスＡ［０，ｊ］にアクセスされる第１メモリ群Ｇ１であり、メモリＭ０が第２アドレスＡ［１，ｊ］にアクセスされる第２メモリ群Ｇ２である。第２アドレスＡ［１，ｊ］は、式（１）により算出される。
【００４３】
メモリ制御装置２０は、図４のタイミングチャートに示されるように動作する。例えば、メモリＭ０，Ｍ１は、ダブルデータレート２（ＤＤＲ２）ＳＤＲＡＭ（以下、「ＤＤＲ２メモリ」という）である。ここで、アドレスＡ［ｘ，ｙ］は、ＤＤＲ２メモリのローアドレスＲ［ｘ，ｙ］、バンクセレクトＢ［ｘ，ｙ］、及びカラムアドレスＣ［ｘ，ｙ］を含む。さらに、図３のｘ＝０〜２及びｙ＝０〜３において、ローアドレスＲ［ｘ，ｙ］＝Ｒ０、及びバンクセレクトＢ［ｘ，ｙ］＝Ｂ０である。
【００４４】
図４において、信号ＣＳは情報処理システム１のシステムクロックである。メモリセレクト信号ＳＥ０，ＳＥ１は、ローレベルの場合に有効である。すなわち、メモリセレクト信号ＳＥ０がローレベルの場合に、メモリＭ０を制御する第２制御コマンドＣｍｄ（ｆ（Ａ））が有効になる。一方、メモリセレクト信号ＳＥ１がローレベルの場合に、メモリＭ１を制御する第１制御コマンドＣｍｄ（Ａ）が有効になる。コマンドＢＰｃｇはバンクプリチャージコマンドであり、コマンドＡｃｔはアクティベートコマンドであり、コマンドＲｅａｄはリードコマンドであり、コマンドＷｒｉｔはライトコマンドである。なお、図４において「Ｎｏｐ」は「Ｎｏ Ｏｐｅｒａｔｉｏｎ」の意味である。
【００４５】
また、図４において、信号ＡＤ０は、メモリＭ０のカラムアドレス及びローアドレスである。信号ＡＤ１は、メモリＭ１のカラムアドレス及びローアドレスである。信号ＡＤ０，ＡＤ１の「Ｃｘｙ」は、カラムアドレスＣ［ｘ，ｙ］を示す。信号ＢＳ０は、メモリＭ０のバンクセレクトである。信号ＢＳ１は、メモリＭ１のバンクセレクトである。ＳＤＲＡＭでは第１制御コマンドＣｍｄ（Ａ）等により、コマンドとアドレスを１つの信号で転送するが、説明を分かりやすくするために、図４では、コマンドＢＰｃｇ，Ａｃｔ，Ｒｅａｄ，Ｗｒｉｔと、アドレスと、が分けて示される。なお、図４では、常にバンクセレクトＢＳ０，ＢＳ１＝Ｂ０である。
【００４６】
サイクルｃ２において、メモリセレクト信号ＳＥ０，ＳＥ１がローレベルに設定されると共にコマンドＢＰｃｇが入力され、メモリＭ０，Ｍ１がプリチャージされる。
【００４７】
サイクルｃ６において、メモリセレクト信号ＳＥ０，ＳＥ１がローレベルに設定されると共にコマンドＡｃｔが入力され、メモリＭ０，Ｍ１のバンクＢ０及びローアドレスＲ０がアクティブになる。
【００４８】
サイクルｃ７において、リクエストＲｅｑ（Ａ［０，０］，１）に応じて、コマンドＲｅａｄが第１制御コマンドＣｍｄ（Ａ［０，０］）としてメモリＭ１に入力され、コマンドＲｅａｄが第２制御コマンドＣｍｄ（Ａ［１，０］）としてメモリＭ０に入力される。その結果、サイクルｃ７において、メモリＭ０のカラムアドレスＣ［１，０］及びメモリＭ１のカラムアドレスＣ［０，０］に格納されたデータの読み出し動作が開始する。図示を省略するが、サイクルｃ７から数サイクルのキャスレイテンシ後に、データＤ０（Ａ［１，０］）がメモリＭ０から読み出されると共に、データＤ１（Ａ［０，０］）がメモリＭ１から読み出される。
【００４９】
サイクルｃ９において、リクエストＲｅｑ（Ａ［０，１］，１）に応じて、メモリＭ０からデータＤ０（Ａ［１，１］）が読み出され、メモリＭ１からデータＤ１（Ａ［０，１］）が読み出される。
【００５０】
サイクルｃ１１において、リクエストＲｅｑ（Ａ［０，２］，１）に応じて、メモリＭ０からデータＤ０（Ａ［１，２］）が読み出され、メモリＭ１からデータＤ１（Ａ［０，２］）が読み出される。
【００５１】
サイクルｃ１３において、リクエストＲｅｑ（Ａ［０，３］，１）に応じて、メモリＭ０からデータＤ０（Ａ［１，３］）が読み出され、メモリＭ１からデータＤ１（Ａ［０，３］）が読み出される。
【００５２】
同様にして、サイクルｃ１５，ｃ１７，ｃ１９，ｃ２１において、Ｒｅｑ（Ａ［１，ｊ］，１）に応じて、メモリＭ０，Ｍ１からデータＤ０（Ａ［２，ｊ］），Ｄ１（Ａ［１，ｊ］）がそれぞれ読み出される。
【００５３】
（比較例）
比較例について説明する。比較例は、従来の情報処理システム（特許文献１の図１の情報処理システム）によって図３の２次元データが処理される例である。図５は、従来のメモリ制御装置の動作を示すタイミングチャートである。
【００５４】
以下、従来のデータ処理装置が、図３のデータＤ１（Ａ［０，ｊ］），Ｄ０（Ａ［１，ｊ］），Ｄ１（Ａ［１，ｊ］），データＤ０（Ａ［２，ｊ］）（図３のハッチング部）を要求する場合について説明する（ｊ＝０〜３）。
【００５５】
図３のデータ（図３のハッチング部）を読み出すために、従来のデータ処理装置は、リクエストＲｅｑ（Ａ［０，ｊ］，１），Ｒｅｑ（Ａ［１，ｊ］，１）を発行し、そのリクエストＲｅｑ（Ａ［０，ｊ］，１），Ｒｅｑ（Ａ［１，ｊ］，１）を従来のメモリ制御装置に順次出力する。切替番号Ｉは１である。すなわち、メモリＭ１が第１アドレスＡ［０，ｊ］にアクセスされる第１メモリ群Ｇ１であり、メモリＭ０が第２アドレスＡ［１，ｊ］にアクセスされる第２メモリ群Ｇ２である。第２アドレスＡ［１，ｊ］は、式（１）により算出される。
【００５６】
従来のメモリ制御装置は、図５のタイミングチャートに示されるように動作する。ここで、アドレスＡ［ｘ，ｙ］は、ＤＤＲ２メモリのローアドレスＲ［ｘ，ｙ］、バンクセレクトＢ［ｘ，ｙ］、及びカラムアドレスＣ［ｘ，ｙ］を含む。さらに、図３のｘ＝０〜２及びｙ＝０〜３において、ローアドレスＲ［ｘ，ｙ］＝Ｒ０、及びバンクセレクトＢ［ｘ，ｙ］＝Ｂ０である。
【００５７】
図５において、信号ＣＳは従来の情報処理システムのシステムクロックである。メモリセレクト信号ＳＥ０，ＳＥ１は、ローレベルの場合に有効である。すなわち、メモリセレクト信号ＳＥ０がローレベルの場合に、メモリＭ０を制御する第２制御コマンドＣｍｄ（ｆ（Ａ））が有効になる。一方、メモリセレクト信号ＳＥ１がローレベルの場合に、メモリＭ１を制御する第１制御コマンドＣｍｄ（Ａ）が有効になる。換言すると、図５では、メモリセレクト信号ＳＥ０がローレベルの場合には、信号ＣＤは第２制御コマンドＣｍｄ（ｆ（Ａ））を示し、メモリセレクト信号ＳＥ１がローレベルの場合には、信号ＣＤは第１制御コマンドＣｍｄ（Ａ）を示す。コマンドＢＰｃｇはバンクプリチャージコマンドであり、コマンドＡｃｔはアクティベートコマンドであり、コマンドＲｅａｄはリードコマンドであり、コマンドＷｒｉｔはライトコマンドである。なお、図５において「Ｎｏｐ」は「Ｎｏ Ｏｐｅｒａｔｉｏｎ」の意味である。
【００５８】
また、図５において、信号ＡＤはカラムアドレス及びローアドレスである。信号ＡＤの「Ｃｘｙ」は、カラムアドレスＣ［ｘ，ｙ］を示す。信号ＢＳは、バンクセレクトである。ＳＤＲＡＭでは第１制御コマンドＣｍｄ（Ａ）等により、コマンドとアドレスを１つの信号で転送するが、説明を分かりやすくするために、図５では、コマンドＢＰｃｇ，Ａｃｔ，Ｒｅａｄ，Ｗｒｉｔと、アドレスと、が分けて示される。なお、図５では、常にバンクセレクトＢＳ＝Ｂ０である。
【００５９】
サイクルｃ２において、メモリセレクト信号ＳＥ１がローレベルに設定されると共にコマンドＢＰｃｇが入力され、メモリＭ１がプリチャージされる。
【００６０】
サイクルｃ３において、メモリセレクト信号ＳＥ０がローレベルに設定されると共にコマンドＢＰｃｇが入力され、メモリＭ０がプリチャージされる。
【００６１】
サイクルｃ６において、メモリセレクト信号ＳＥ１をローレベルにすると共にコマンドＡｃｔが入力され、メモリＭ１のバンクＢ０及びローアドレスＲ０がアクティブになる。
【００６２】
サイクルｃ７において、メモリセレクト信号ＳＥ０をローレベルにすると共にコマンドＡｃｔが入力され、メモリＭ０のバンクＢ０及びローアドレスＲ０がアクティブになる。
【００６３】
サイクルｃ８において、メモリセレクト信号ＳＥ１をローレベルにする。そして、リクエストＲｅｑ（Ａ［０，０］，１）に応じて、コマンドＲｅａｄが第１制御コマンドＣｍｄ（Ａ［０，０］）としてメモリＭ１に入力される。その結果、サイクルｃ８において、メモリＭ１のカラムアドレスＣ［０，０］に格納されたデータの読み出し動作が開始する。図示を省略するが、サイクルｃ８から数サイクルのキャスレイテンシ後に、データＤ１（Ａ［０，０］）がメモリＭ１から読み出される。
【００６４】
サイクルｃ９において、メモリセレクト信号ＳＥ０をローレベルにする。そして、リクエストＲｅｑ（Ａ［０，０］，１）に応じて、コマンドＲｅａｄが第２制御コマンドＣｍｄ（Ａ［１，０］）としてメモリＭ０に入力される。その結果、サイクルｃ９において、メモリＭ０のカラムアドレスＣ［１，０］に格納されたデータの読み出し動作が開始する。図示を省略するが、数サイクルのキャスレイテンシ後に、データＤ０（Ａ［１，０］）がメモリＭ０から読み出される。データＤ１（Ａ［０，０］）及びデータＤ０（Ａ［１，０］）は、データ列ＤＴとして、従来のデータ処理装置に転送される。
【００６５】
リクエストＲｅｑ（Ａ［０，１］，１）に応じて、サイクルｃ１０においてメモリＭ１からデータＤ１（Ａ［０，１］）が読み出され、サイクルｃ１１においてメモリＭ０からデータＤ０（Ａ［１，１］）が読み出される。
【００６６】
リクエストＲｅｑ（Ａ［０，２］，１）に応じて、サイクルｃ１２においてメモリＭ１からデータＤ１（Ａ［０，２］）が読み出され、サイクルｃ１３においてメモリＭ０からデータＤ０（Ａ［１，２］）が読み出される。
【００６７】
リクエストＲｅｑ（Ａ［０，３］，１）に応じて、サイクルｃ１４においてメモリＭ１からデータＤ１（Ａ［０，３］）が読み出され、サイクルｃ１５においてメモリＭ０からデータＤ０（Ａ［１，３］）が読み出される。
【００６８】
同様にして、サイクルｃ１６〜サイクルｃ２３において、リクエストＲｅｑ（Ａ［１，ｊ］，１）に応じて、メモリＭ０及びメモリＭ１からデータＤ０（Ａ［２，ｊ］）及びデータＤ１（Ａ［１，ｊ］）がそれぞれ読み出される。
【００６９】
比較例で述べたように、従来の情報処理システムでは、メモリＭ０とメモリＭ１のアクセスアドレスが異なる。従って、コマンドＢＰｃｇ，Ａｃｔが、それぞれ、異なるサイクルにメモリＭ０，Ｍ１に入力される。その結果、コマンドＢＰｃｇ，ＡｃｔがメモリＭ０，Ｍ１に入力されるサイクルがオーバヘッドサイクルとなる。例えば、図５では、サイクルｃ２，ｃ３，ｃ６，ｃ７がオーバヘッドサイクルである（図５の破線部を参照）。図５では、データを読み出すのに必要なサイクル数は、２５サイクルである。
【００７０】
一方、図１の情報処理システム１では、メモリＭ０とメモリＭ１のアクセスアドレスが同一である。従って、コマンドＢＰｃｇ，Ａｃｔが、それぞれ、同一サイクルにメモリＭ０，Ｍ１に入力される。その結果、コマンドＢＰｃｇ，ＡｃｔがメモリＭ０，Ｍ１に入力されるサイクルがオーバヘッドサイクルとならない（図４を参照）。図４では、データを読み出すのに必要なサイクル数は、２３サイクルである。
【００７１】
本発明の実施形態によれば、データ転送におけるオーバヘッドサイクルを解消することができる。例えば、図４及び図５に示すように、本発明の実施形態に係る情報処理システム１では、従来の情報処理システムに対して、２サイクルのオーバヘッドサイクルが解消する。
【００７２】
（第２実施形態）
本発明の第２実施形態について説明する。本発明の第２実施形態は、第１コマンド信号線を構成するピンの一部が、第１コマンドの送信だけでなく、第２コマンドの送信にも使用される例である。なお、上述の実施形態と同様の説明は省略する。
【００７３】
本発明の第２実施形態に係るコマンド信号線の構成について説明する。図６は、本発明の第２実施形態に係るコマンド信号線の構成を示す概略図である。
【００７４】
RA0 [12:0] = {RA1[12], RA1[11:4], (RA1[3:0]+0or1)&0xf}  ・・・・・（２）
CA0[12:0]={CA1[12:9],(CA1[8:6]+1)&0x7,CA1[5:0]}   ・・・・・（３）
A0[12:9]=A1[12:9]   ・・・・・（４）
A0[5:4]=A1[5:4]   ・・・・・（５）
以下、第１アドレスＡと第２アドレスｆ（Ａ）との間の関係が式（２）〜（５）によって表されることを前提とする。式（２）において、ＲＡｉはメモリＭｉのローアドレスである。式（３）において、ＣＡｉはメモリＭｉのカラムアドレスである。式（４）及び式（５）において、ＡｉはＭｉのアドレス信号である。式（２）は、アドレス算出回路２１によって、メモリＭ０のローアドレスＲＡ０（１２）〜ＲＡ０（０）から、メモリＭ１のローアドレスＲＡ１（１２）と、ローアドレスＲＡ１（１１）〜ＲＡ１（４）と、ローアドレスＲＡ１（３）〜ＲＡ１（０）と、が算出されることを示す。式（３）は、アドレス算出回路２１によって、メモリＭ１のカラムアドレスＣＡ０（１２）〜ＣＡ０（０）から、メモリＭ１のカラムアドレスＣＡ１（１２）〜ＣＡ１（９）と、カラムアドレスＣＡ１（８）〜ＣＡ１（６）と、カラムアドレスＣＡ１（５）〜ＣＡ１（０）と、が算出されることを示す。式（４）は、メモリＭ０のアドレス信号Ａ０（１２）〜Ａ０（９）が、それぞれ、メモリＭ１のアドレス信号Ａ１（１２）〜（９）に等しいことを示す。式（５）は、メモリＭ０のアドレス信号Ａ０（５），Ａ０（４）が、それぞれ、メモリＭ１のアドレス信号Ａ１（５），Ａ１（４）に等しいことを示す。
【００７５】
図６に示すように、コマンド出力回路２２２は、第１コマンド信号線ＣＬｉ〜ＣＬｎ−１及び第２コマンド信号線ＣＬ０〜ＣＬｉ−１を介して第１メモリ群Ｇ１及び第２メモリ群Ｇ２に接続される。
【００７６】
第１コマンド信号線ＣＬｉ〜ＣＬｎ−１は、第１アドレスＡのアドレス値に対応する複数の第１ピンＰＩＮ０を備える。図６では、第１ピンＰＩＮ０は、１３本である。
【００７７】
第２コマンド信号線ＣＬ０〜ＣＬｉ−１は、第２アドレスｆ（Ａ）のアドレス値のうち、対応する第１ピンＰＩＮ０がないアドレス値（以下、「非重複アドレス値」という）に対応する第２ピンＰＩＮ１を備える。図６では、第２ピンＰＩＮ１は、７本である。
【００７８】
換言すると、第１コマンド信号線ＣＬｉ〜ＣＬｎ−１には、１３個のアドレス値（１２）〜（０）に対応する１３本の第１ピンＰＩＮ０が設けられる。一方、第２コマンド信号線ＣＬ０〜ＣＬｉ−１には、７個の非重複アドレス値に対応する７本の第２ピンＰＩＮ１が設けられ、第２アドレスｆ（Ａ）のアドレス値のうち、対応する第１ＰＩＮ０があるアドレス値（以下、「重複アドレス値」という）に対応するピンは設けられない。重複アドレス値に第２コマンドＣｍｄｆ（Ａ）を送信する場合には、重複アドレス値をサポートする第１ピンＰＩＮ０が使用される。
【００７９】
本発明の第２実施形態によれば、第１コマンド信号線ＣＬｉ〜ＣＬｎ−１は、第１アドレスＡのアドレス値に対応する複数の第１ピンを備え、第２コマンド信号線ＣＬ０〜ＣＬｉ−１は、第２アドレスｆ（Ａ）のアドレス値のうち、対応する第１ピンがない非重複アドレス値に対応する複数の第２ピンを備える。従って、本発明の第２実施形態に係る第２コマンド信号線ＣＬ０〜ＣＬｉ−１のピンの数は、本発明の第１実施形態に係る第２コマンド信号線ＣＬ０〜ＣＬｉ−１のピンの数より少ない。すなわち、本発明の第２実施形態では、本発明の第１実施形態に比べて、重複アドレス値の数だけピンの数が少なくなる。その結果、チップＩＣのサイズが小さくなり、且つ、チップＩＣの消費電力が低減する。それによって、チップＩＣの適用範囲が拡大する（例えば、小型チップを要求するモバイル製品にも適用可能になる）。
【００８０】
なお、本発明は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００８１】
１  情報処理装置
１０  データ処理装置
２０  メモリ制御装置
２１  アドレス算出回路
２２  制御部
２２１  メモリ選択回路
２２２  コマンド出力回路
２３  データ転送部
２３１  コンカチネイト回路
２３２  バッファ回路
ＣＬｉ〜ＣＬｎ−１  第１コマンド信号線
ＣＬ０〜ＣＬｉ−１  第２コマンド信号線
Ｍ０〜Ｍｎ−１  メモリ
ＰＩＮ０  第１ピン
ＰＩＮ１  第２ピン
【図１】
2011138452.tif 000003
【図２】
2011138452.tif 000004
【図３】
2011138452.tif 000005
【図４】
2011138452.tif 000006
【図５】
2011138452.tif 000007
【図６】
2011138452.tif 000008