(57)【要約】【課題】従来の半導体記憶装置では、精度良くデータの書き込みを行うことができないという問題があった。【解決手段】本発明にかかる半導体記憶装置は、記憶素子を構成する第１及び第２のインバータと、第１のインバータの出力側の記憶ノードＶ１と書き込み用ビット線ＷＢＬ０との間に設けられ、書き込み用ワード線ＷＷＬに基づいて電流が制御される書き込み用トランジスタＮ３と、第２のインバータの出力側の記憶ノードＶ２と書き込み用ビット線ＷＢＬ１との間に設けられ、書き込み用ワード線ＷＷＬに基づいて電流が制御される書き込み用トランジスタＮ４と、第１のインバータと高電位側電源との間に設けられ、記憶素子に書き込まれるデータに基づいて電流が制御される補助トランジスタＰ３と、第２のインバータと高電位側電源との間に設けられ、記憶素子に書き込まれるデータに基づいて電流が制御される補助トランジスタＰ４と、を備える。【選択図】図１
2011076673.tif 000002
【特許請求の範囲】
【請求項１】
記憶素子としてのラッチ回路を構成する第１及び第２のインバータと、
前記第１のインバータの出力端子と前記第２のインバータの入力端子とを接続する第１の記憶ノードと、書き込み用ビット線対の一方と、の間に設けられ、書き込み用ワード線からの信号に基づいて流れる電流が制御される第１の書き込み用アクセストランジスタと、
前記第２のインバータの出力端子と前記第１のインバータの入力端子とを接続する第２の記憶ノードと、書き込み用ビット線対の他方と、の間に設けられ、前記書き込み用ワード線からの信号に基づいて流れる電流が制御される第２の書き込み用アクセストランジスタと、
前記第１のインバータと高電位側電源との間に設けられ、前記記憶素子に書き込まれるデータに基づいて流れる電流が制御される第１の書き込み補助トランジスタと、
前記第２のインバータと高電位側電源との間に設けられ、前記記憶素子に書き込まれるデータに基づいて流れる電流が制御される第２の書き込み補助トランジスタと、を備えた半導体記憶装置。
【請求項２】
前記第１及び前記第２のインバータと、
前記第１及び前記第２の書き込み用アクセストランジスタと、
前記第１及び前記第２の書き込み補助トランジスタと、によって構成されるメモリセルを複数備えた請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の書き込み補助トランジスタは、前記書き込み用ビット線対の他方によって流れる電流が制御され、
前記第２の書き込み補助トランジスタは、前記書き込み用ビット線対の一方によって流れる電流が制御されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
読み出し用ビット線対の一方と低電位側電源との間に設けられ、読み出し用ワード線からの信号に基づいて流れる電流が制御される第１の読み出し用アクセストランジスタと、
前記第１の読み出し用アクセストランジスタに直列に接続され、前記第２の記憶ノードの電圧レベルに基づいて流れる電流が制御される第１の読み出し駆動トランジスタと、
読み出し用ビット線対の他方と前記低電位側電源との間に設けられ、前記読み出し用ワード線からの信号に基づいて流れる電流が制御される第２の読み出し用アクセストランジスタと、
前記第２の読み出し用アクセストランジスタに直列に接続され、前記第１の記憶ノードの電圧レベルに基づいて流れる電流が制御される第２の読み出し駆動トランジスタと、をさらに備えた請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項５】
読み出し用ビット線対の一方と前記第２の記憶ノードとの間に設けられ、読み出し用ワード線からの信号に基づいて流れる電流が制御される第１の読み出し用アクセストランジスタと、
読み出し用ビット線対の他方と前記第１の記憶ノードとの間に設けられ、前記読み出し用ワード線からの信号に基づいて流れる電流が制御される第２の読み出し用アクセストランジスタと、をさらに備えた請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項６】
読み出し用ビット線と低電位側電源との間に設けられ、読み出し用ワード線からの信号に基づいて流れる電流が制御される第１の読み出し用アクセストランジスタと、
前記第１の読み出し用アクセストランジスタに直列に接続され、前記第１及び前記第２の記憶ノードのいずれか一方の電圧レベルに基づいて流れる電流が制御される第１の読み出し駆動トランジスタと、をさらに備えた請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項７】
前記第１及び前記第２の記憶ノードのいずれか一方と読み出し用ビット線対との間に設けられ、読み出し用ワード線からの信号に基づいて流れる電流が制御される第１の読み出し用アクセストランジスタをさらに備えた請求項１〜３のいずれか一項に記載の半導体記憶装置。
【請求項８】
前記第１及び前記第２の書き込み補助トランジスタは、
ＰチャネルＭＯＳトランジスタであることを特徴とする請求項１〜７のいずれか一項に記載の半導体記憶装置。
【請求項９】
前記第１及び前記第２の書き込み補助トランジスタは、
ＰＮＰ型バイポーラトランジスタであることを特徴とする請求項１〜７のいずれか一項に記載の半導体記憶装置。
【請求項１０】
前記第１及び前記第２の書き込み用アクセストランジスタは、
ＮチャネルＭＯＳトランジスタであることを特徴とする請求項１〜９のいずれか一項に記載の半導体記憶装置。
【請求項１１】
前記第１及び前記第２のインバータは、それぞれＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタにより構成され、
前記第１の記憶ノードに０を書き込む場合には、前記第１のインバータのＰチャネルＭＯＳトランジスタと、当該ＰチャネルＭＯＳトランジスタと直列に接続された前記第１の書き込み補助トランジスタと、による抵抗成分は、前記第１の書き込み用アクセストランジスタの抵抗成分よりも大きく、
前記第２の記憶ノードに０を書き込む場合には、前記第２のインバータのＰチャネルＭＯＳトランジスタと、当該ＰチャネルＭＯＳトランジスタと直列に接続された前記第２の書き込み補助トランジスタと、による抵抗成分は、前記第２の書き込み用アクセストランジスタの抵抗成分よりも大きいことを特徴とする請求項１〜１０のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特にスタティックランダムアクセスメモリに関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスの微細化に伴い、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを構成するトランジスタの素子ばらつきが増大している。この素子ばらつきが増大することにより、ＳＲＡＭセルには、例えば以下のような問題が発生する。
Ａ）記憶データが破壊されやすくなる。
Ｂ）ＳＲＡＭセルにデータを書き込みにくくなる。
また、これらの問題により大規模ＳＲＡＭの歩留まりが低下する、という問題が発生している。
【０００３】
このような問題を解決するために、非特許文献１には、図６に示すような半導体記憶装置が提案されている。図６に示す回路は、記憶素子としてのラッチ回路を構成する２つのインバータ５０１、５０２と、書き込み用ビット線対ＷＢＬ、／ＷＢＬと、書き込み用ワード線ＷＷＬと、読み出し用ビット線ＲＢＬと、読み出し用ワード線ＲＷＬと、書き込み用アクセストランジスタ５０３、５０４と、読み出し用アクセストランジスタ５０５、読み出し用駆動トランジスタ５０６と、を備える。
【０００４】
インバータ５０１の出力端子は、インバータ５０２の入力端子に接続される。インバータ５０２の出力端子は、インバータ５０１の入力端子に接続される。インバータ５０１の出力端子とインバータ５０２の入力端子とを接続する接続ノードＶ１と、書き込み用ビット線対の一方ＷＢＬと、の間に書き込み用アクセストランジスタ５０３が接続される。書き込み用アクセストランジスタ５０３のゲートは、書き込み用ワード線ＷＷＬに接続される。インバータ５０２の出力端子とインバータ５０１の入力端子とを接続する接続ノードＶ２と、書き込み用ビット線対の他方／ＷＢＬと、の間に書き込み用アクセストランジスタ５０４が接続される。書き込み用アクセストランジスタ５０４のゲートは、書き込み用ワード線ＷＷＬに接続される。なお、便宜上、記号「Ｖ１」、「Ｖ２」はそれぞれノード名を示すと同時に、電位を示すものとする。
【０００５】
また、図６に示す回路の例では、読み出し用ビット線ＲＢＬに、読み出し用アクセストランジスタ５０５及び読み出し用駆動トランジスタ５０６が直列に接続される。読み出し用アクセストランジスタ５０５のゲートは、読み出し用ワード線ＲＷＬに接続される。読み出し用駆動トランジスタ５０６のゲートは、接続ノードＶ２に接続される。
【０００６】
図６に示す回路の読み出し及び書き込み動作について簡単に説明する。なお、図６に示す回路は、２ポートＳＲＡＭセルをシングルポートメモリとして用いている。記憶素子に記憶されたデータの読み出しは、読み出し専用ポートによって行われる。
【０００７】
まず、データの読み出し動作について説明する。最初に、読み出し用ビット線ＲＢＬの電位をＨレベルにプリチャージする。そして、読み出し用ワード線ＲＷＬを活性化させる（例えば、Ｈレベルに設定する）。それにより、読み出し用アクセストランジスタ５０５をオンする。
【０００８】
このとき、接続ノードＶ２の電位Ｖ２に基づいて読み出し用駆動トランジスタ５０６に流れる電流が制御される。つまり、電位Ｖ２がＨレベルの場合には、読み出し用駆動トランジスタ５０６がオンする。それにより、読み出し用ビット線ＲＢＬにプリチャージされた電荷は放電され、ビット線ＲＢＬの電位は低下する。一方、電位Ｖ２がＬレベルの場合は、読み出し用駆動トランジスタ５０６がオフする。それにより、読み出し用ビット線ＲＢＬの電位はＨレベルを保つ。このような動作により、データの読み出し時において記憶データが破壊されることを防ぐことができる。つまり、上述の問題（Ａ）を解決することができる。
【０００９】
次に、データの書き込み動作について説明する。なお、書き込み用ビット線対ＷＢＬ、／ＷＢＬは、いずれかの電圧レベルにプリチャージされている必要はない。まず、データ書き込み時において、書き込み用ビット線対ＷＢＬ、／ＷＢＬのうち、選択されたいずれか一方の電位をＬレベルに設定する。そして、書き込み用ワード線ＷＷＬを活性化させる（例えば、Ｈレベルに設定する）。それにより、書き込み用アクセストランジスタ５０３、５０４をオンする。
【００１０】
例えば、書き込み用ビット線対の一方ＷＢＬがＬレベルに設定された場合について説明する。この場合、接続ノードＶ１の電荷は、書き込み用アクセストランジスタ５０３を介してビット線ＷＢＬに放電される。つまり、電位Ｖ１はＬレベルを示す。また、インバータ５０２により、電位Ｖ２はＨレベルを示す。このようにして、記憶素子にデータが書き込まれる（記憶される）。
【００１１】
それ以外にも、非特許文献２には、図７に示すような半導体記憶装置が提案されている。図７に示す回路は、第１のインバータを構成するトランジスタＱ１、Ｑ３と、第２のインバータを構成するトランジスタＱ２、Ｑ４と、書き込み用ビット線対ＢＬ＿Ｗ、／ＢＬ＿Ｗと、書き込み用ワード線ＷＬ＿Ｗと、読み出し用ビット線対ＢＬ＿Ｒ、／ＢＬ＿Ｒと、読み出し用ワード線ＷＬ＿Ｒと、書き込み用アクセストランジスタＱ５、Ｑ６と、読み出し用アクセストランジスタＱ７、Ｑ８と、読み出し用駆動トランジスタＱ９、Ｑ１０と、を備える。なお、第１及び第２のインバータにより記憶素子としてのラッチ回路を構成する。また、トランジスタＱ１のドレインとトランジスタＱ３のドレインとを接続する接続ノードを第１の記憶ノードＶ１とする。トランジスタＱ２のドレインとトランジスタＱ４のドレインとを接続する接続ノードを第２の記憶ノードＶ２とする。
【００１２】
図７に示す回路は、図６に示す回路と比較して、読み出し用ビット線ＲＢＬの代わりに一対の差動信号ＢＬ＿Ｒ、／ＢＬ＿Ｒによってデータの読み出しを行う。その他の回路構成及び動作は、図６の場合と同様であるため説明を省略する。図７に示す回路も、図６に示す回路の場合と同様に、データの読み出し時において記憶データが破壊されることを防ぐことができる。つまり、上述の問題（Ａ）を解決することができる。
【００１３】
しかし、図６、図７に示す回路は、問題（Ｂ）を解決することができない。ここで、問題（Ｂ）について、図７に示す回路を用いて説明する。図７に示す回路の書き込み動作は、従来技術と同様に、書き込みビット線対ＢＬ＿Ｗ、／ＢＬ＿Ｗのうち、いずれか一方の電位をＬレベルに設定する。例えば、書き込み用ビット線対の一方ＢＬ＿Ｗの電位をＬレベルに設定した場合について説明する。これにより、第１の記憶ノードＶ１の電荷が、書き込み用アクセストランジスタＱ５を介して、書き込み用ビット線対の一方ＢＬ＿Ｗに放電される。
【００１４】
ここで、素子のばらつき等により、記憶用トランジスタＱ１の駆動能力が、書き込み用アクセストランジスタＱ５の駆動能力よりも大きくなる可能性がある。つまり、電源電圧ＶＤＤから第１の記憶ノードＶ１に供給される電荷が、第１の記憶ノードＶ１から書き込みビット線対の一方ＢＬ＿Ｗに放電される電荷よりも多くなる可能性がある。この場合、第１の記憶ノードＶ１に"０"を書き込むことができない。つまり、トランジスタの素子のばらつき等により、精度良くデータの書き込みを行うことができないという問題があった。なお、第２の記憶ノードＶ２に"０"を書き込む場合も同様である。
【先行技術文献】
【非特許文献】
【００１５】
【非特許文献１】Leland Chang et al., "Stable SRAM Cell Design for the 32 nm Node and Beyond", 2005 Symposium on VLSI Technology Digest of Technical Papers, June 2005, pp.128-129.
【非特許文献２】Nobutaro Shibata et al., "A 0.5-V 25-MHz 1-mW 256-Kb MTCMOS/SOI SRAM for Solar-Power-Operated Portable Personal Digital Equipment - Sure Write Operation by Using Step-Down Negatively Overdriven Bitline Scheme", IEEE JOURNAL OF SOLID-STATE CIRCUITS, MARCH 2006, VOL.41, No.3, pp.728-742.
【発明の概要】
【発明が解決しようとする課題】
【００１６】
上述のように、従来の半導体記憶装置では、素子のばらつき等により、精度良くデータの書き込みを行うことができないという問題があった。
【課題を解決するための手段】
【００１７】
本発明にかかる半導体記憶装置は、記憶素子としてのラッチ回路を構成する第１及び第２のインバータと、前記第１のインバータの出力端子と前記第２のインバータの入力端子とを接続する第１の記憶ノードと、書き込み用ビット線対の一方と、の間に設けられ、書き込み用ワード線からの信号に基づいて流れる電流が制御される第１の書き込み用アクセストランジスタと、前記第２のインバータの出力端子と前記第１のインバータの入力端子とを接続する第２の記憶ノードと、書き込み用ビット線対の他方と、の間に設けられ、前記書き込み用ワード線からの信号に基づいて流れる電流が制御される第２の書き込み用アクセストランジスタと、前記第１のインバータと高電位側電源との間に設けられ、前記記憶素子に書き込まれるデータに基づいて流れる電流が制御される第１の書き込み補助トランジスタと、前記第２のインバータと高電位側電源との間に設けられ、前記記憶素子に書き込まれるデータに基づいて流れる電流が制御される第２の書き込み補助トランジスタと、を備える。
【００１８】
上述のような回路構成により、精度良くデータの書き込みを行うことができる。
【発明の効果】
【００１９】
本発明により、精度良くデータの書き込みを行うことが可能な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１にかかる半導体記憶装置を示す図である。
【図２】本発明の実施の形態１にかかる半導体記憶装置の書き込み／読み出し動作を示すタイミングチャートである。
【図３】本発明の実施の形態２にかかる半導体記憶装置を示す図である。
【図４】本発明の実施の形態１、２にかかる半導体記憶装置を示す図である。
【図５】本発明の実施の形態１、２にかかる半導体記憶装置を示す図である。
【図６】従来技術の半導体記憶装置を示す図である。
【図７】従来技術の半導体記憶装置を示す図である。
【発明を実施するための形態】
【００２１】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、説明の明確化のため、必要に応じて重複説明は省略される。
【００２２】
実施の形態１
本発明の実施の形態１にかかる半導体記憶装置について図面を参照して説明する。図１は、本発明の実施の形態１にかかる半導体記憶装置である。図１に示す回路は、第１のインバータを構成する記憶用トランジスタＰ１、Ｎ１と、第２のインバータを構成する記憶用トランジスタＰ２、Ｎ２と、書き込み用ビット線対ＷＢＬ０、ＷＢＬ１と、書き込み用ワード線ＷＷＬと、読み出し用ビット線対ＲＢＬ０、ＲＢＬ１と、読み出し用ワード線ＲＷＬと、書き込み用アクセストランジスタ（第１の書き込み用アクセストランジスタ）Ｎ３、（第２の書き込み用アクセストランジスタ）Ｎ４と、書き込み補助トランジスタ（第１の書き込み補助トランジスタ）Ｐ３、（第２の書き込み補助トランジスタ）Ｐ４と、読み出し用アクセストランジスタ（第１の読み出し用アクセストランジスタ）Ｎ７、（第２の読み出し用アクセストランジスタ）Ｎ８と、読み出し用駆動トランジスタ（第１の読み出し駆動トランジスタ）Ｎ５、（第２の読み出し駆動トランジスタ）Ｎ６と、を備える。
【００２３】
なお、第１及び第２のインバータにより記憶素子としてのラッチ回路を構成する。また、記憶用トランジスタＰ１のドレインと記憶用トランジスタＮ１のドレインとを接続する接続ノードを第１の記憶ノードＶ１とする。また、記憶用トランジスタＰ２のドレインと記憶用トランジスタＮ２のドレインとを接続する接続ノードを第２の記憶ノードＶ２とする。つまり、第１のインバータの出力端子と第２のインバータの入力端子との接続ノードが第１の記憶ノードＶ１である。第２のインバータの出力端子と第１のインバータの入力端子との接続ノードが第２の記憶ノードＶ２である。
【００２４】
なお、便宜上、記号「Ｖ１」、「Ｖ２」はそれぞれノード名を示すと同時に、電位を示すものとする。また、記憶用トランジスタＰ１、Ｐ２と、書き込み補助トランジスタＰ３、Ｐ４と、はＰチャネルＭＯＳトランジスタである場合を例に説明する。また、記憶用トランジスタＮ１、Ｎ２と、書き込み用アクセストランジスタＮ３、Ｎ４と、読み出し用駆動トランジスタＮ５、Ｎ６と、読み出し用アクセストランジスタＮ７、Ｎ８と、はＮチャネルＭＯＳトランジスタである場合を例に説明する。
【００２５】
ここで、図１に示す回路は、記憶素子としてのラッチ回路を構成する第１及び第２のインバータと、電源電圧ＶＤＤと、の間にそれぞれ書き込み補助トランジスタＰ３、Ｐ４を備える。それにより、記憶素子にデータを書き込む場合（一方の記憶ノードをＬレベルにする場合）、電源電圧ＶＤＤから記憶ノードに対して供給される電荷を抑制することができる。つまり、精度良くデータの書き込みを行うことができることを特徴とする。
【００２６】
まず、図１に示す回路の回路構成を説明する。書き込み補助トランジスタＰ３のソース及び書き込み補助トランジスタＰ４のソースは、電源電圧ＶＤＤに接続される。書き込み補助トランジスタＰ３のドレインは、記憶用トランジスタＰ１のソースに接続される。書き込み補助トランジスタＰ４のドレインは、記憶用トランジスタＰ２のソースに接続される。記憶用トランジスタＰ１のドレインは、第１の記憶ノードＶ１を介して、記憶用トランジスタＮ１のドレインと、書き込み用アクセストランジスタＮ３のドレインと、記憶用トランジスタＰ２のゲートと、記憶用トランジスタＮ２のゲートと、読み出し用駆動トランジスタＮ６のゲートと、に接続される。記憶用トランジスタＰ２のドレインは、第２の記憶ノードＶ２を介して、記憶用トランジスタＮ２のドレインと、書き込み用アクセストランジスタＮ４のドレインと、記憶用トランジスタＰ１のゲートと、記憶用トランジスタＮ１のゲートと、読み出し用駆動トランジスタＮ５のゲートと、に接続される。記憶用トランジスタＮ１のソース及び記憶用トランジスタＮ２のソースは、接地電圧ＧＮＤに接続される。
【００２７】
読み出し用駆動トランジスタＮ５のソース及び読み出し用駆動トランジスタＮ６のソースは、接地電圧ＧＮＤに接続される。読み出し用駆動トランジスタＮ５のドレインは、読み出し用アクセストランジスタＮ７のソースに接続される。読み出し用アクセストランジスタＮ７のドレインは、読み出しビット線対の一方ＲＢＬ０に接続される。読み出し用駆動トランジスタＮ６のドレインは、読み出し用アクセストランジスタＮ８のソースに接続される。読み出し用アクセストランジスタＮ８のドレインは、読み出し用ビット線対の他方ＲＢＬ１に接続される。読み出し用アクセストランジスタＮ７のゲート及び読み出し用アクセストランジスタＮ８のゲートは、読み出し用ワード線ＲＷＬに接続される。
【００２８】
書き込み用アクセストランジスタＮ３のゲート及び書き込み用アクセストランジスタＮ４のゲートは、書き込み用ワード線ＷＷＬに接続される。書き込み用アクセストランジスタＮ３のソース及び書き込み補助トランジスタＰ４のゲートは、書き込み用ビット線対の一方ＷＢＬ０に接続される。書き込み用アクセストランジスタＮ４のソース及び書き込み補助トランジスタＰ３のゲートは、書き込み用ビット線対の他方ＷＢＬ１に接続される。なお、図１に示す回路は、１つのメモリセルを図示しているが、実際には、このような回路構成のメモリセルを複数備える。
【００２９】
次に、図２に示すタイミングチャートを参照しながら、図１に示す回路の動作について説明する。なお、第１のインバータの出力信号は、第２のインバータの入力端子に入力される。一方、第２のインバータの出力信号は、第１のインバータの入力端子に入力される。これにより、記憶素子としてのラッチ回路を構成している。
【００３０】
まず、データの読み出し動作について説明する。最初に、読み出し用ビット線対ＲＢＬ０、ＲＢＬ１の電位をＨレベルにプリチャージする。なお、書き込み用ビット線対ＷＢＬ０、ＷＢＬ１は、書き込み動作時以外、常にＬレベルにプリチャージされている。つまり、書き込み補助トランジスタＰ３、Ｐ４はオンしている。それにより、第１及び第２のインバータからなる記憶素子は、正常にデータを記憶する。次に、読み出し用ワード線ＲＷＬを活性化させる（Ｈレベルに設定する）。それにより、読み出し用アクセストランジスタＮ７、Ｎ８をオンする。
【００３１】
このとき、第１の記憶ノードＶ１の電位Ｖ１に基づいて読み出し用駆動トランジスタＮ６のソース−ドレイン間に流れる電流が制御される。また、第２の記憶ノードＶ２の電位Ｖ２に基づいて読み出し用駆動トランジスタＮ５のソース−ドレイン間に流れる電流が制御される。
【００３２】
例えば、図２のように第１の記憶ノードＶ１の電位がＨレベルの場合、読み出し用駆動トランジスタＮ６がオンする。それにより、読み出し用ビット線対の他方ＲＢＬ１の電位が降下する。一方、第２の記憶ノードＶ２の電位はＬレベルである。この場合、読み出し用駆動トランジスタＮ５はオフする。したがって、読み出し用ビット線対の一方ＲＢＬ０の電位は変化しない。その後、読み出し用ビット線対ＲＢＬ０、ＲＢＬ１の電位差に基づいて、記憶されたデータが読み出される。
【００３３】
このような動作により、図１に示す回路はデータの読み出しを行う。また、図１に示す回路は、データの読み出し専用ポートを用いて読み出しを行っている。そのため、データの読み出し時に記憶データが破壊されることを防ぐことができる。
【００３４】
次に、データの書き込み動作について説明する。前述のように、書き込み用ビット線対ＷＢＬ０、ＷＢＬ１は、Ｌレベルにプリチャージされている。データを書き込む場合、書き込み用ビット線対ＷＢＬ０、ＷＢＬ１のうち、選択されたいずれか一方の電位をＨレベルに設定する。
【００３５】
まず、図２に示すように、書き込み用ビット線対の他方ＷＢＬ１がＨレベル（ＷＢＬ０はＬレベル）に設定された場合を例に説明する。また、第１の記憶ノードＶ１の電位はＨレベル、第２の記憶ノードＶ２の電位はＬレベルを記憶している場合を例に説明する。まず、書き込み用ワード線ＷＷＬを活性化させる（Ｈレベルに設定する）。それにより、書き込み用アクセストランジスタＮ３、Ｎ４をオンする。それにより、第１の記憶ノードＶ１の電位は、書き込み用ビット線対の一方ＷＢＬ０によってＬレベルに降下する。
【００３６】
ここで、素子のばらつき等により、書き込み用アクセストランジスタＮ３のソース−ドレイン間の抵抗成分が、記憶用トランジスタＰ１のソース−ドレイン間の抵抗成分よりも大きい場合が考えられる。このような場合、従来技術では、電源電圧ＶＤＤから第１の記憶ノードＶ１に対して供給される電荷により、第１の記憶ノードＶ１の電位をＬレベルに降下させることができない場合があった。
【００３７】
この問題を解決するため、本発明の実施の形態１にかかる半導体記憶装置は、電源電圧ＶＤＤと記憶用トランジスタＰ１との間に書き込み補助トランジスタＰ３をさらに備える。データ書き込み時において、書き込み補助トランジスタＰ３は書き込み用ビット線対の他方ＷＢＬ１によってオフに制御される。そのため、電源電圧ＶＤＤから第１の記憶ノードＶ１に対して電荷が供給されない。したがって、電源電圧ＶＤＤから供給される電荷の影響を受けることなく、第１の記憶ノードＶ１の電位をＬレベルに降下させることができる。つまり、精度良くデータの書き込みを行うことができる。
【００３８】
なお、この場合、書き込み補助トランジスタＰ４は、書き込み用ビット線対の一方ＷＢＬ０によってオンに制御される。つまり、書き込み補助トランジスタＰ３、Ｐ４はいずれか一方がオフの場合、他方はオンする。それにより、第２のインバータは、通常のインバータ動作を行うことができる。つまり、第１の記憶ノードＶ１の電位がＬレベルに遷移した後、第２の記憶ノードＶ２の電位がＨレベルに遷移する。
【００３９】
次に、書き込み用ビット線対の一方ＷＢＬ０がＨレベル（ＷＢＬ１はＬレベル）に設定された場合を例に説明する。また、第１の記憶ノードＶ１の電位はＬレベル、第２の記憶ノードＶ２の電位はＨレベルを記憶している場合を例に説明する。まず、書き込み用ワード線ＷＷＬを活性化させる（Ｈレベルに設定する）。それにより、書き込み用アクセストランジスタＮ３、Ｎ４をオンする。それにより、第２の記憶ノードＶ２の電位は、書き込み用ビット線対の他方ＷＢＬ１によってＬレベルに降下する。
【００４０】
ここで、素子のばらつき等により、書き込み用アクセストランジスタＮ４のソース−ドレイン間の抵抗成分が、記憶用トランジスタＰ２のソース−ドレイン間の抵抗成分よりも大きい場合が考えられる。このような場合、従来技術では、電源電圧ＶＤＤから第２の記憶ノードＶ２に対して供給される電荷により、第２の記憶ノードＶ２の電位をＬレベルに降下させることができない場合があった。
【００４１】
この問題を解決するため、本発明の実施の形態１にかかる半導体記憶装置は、電源電圧ＶＤＤと記憶用トランジスタＰ２との間に書き込み補助トランジスタＰ４をさらに備える。データ書き込み時において、書き込み補助トランジスタＰ４は、書き込み用ビット線対の一方ＷＢＬ０によってオフに制御される。そのため、電源電圧ＶＤＤから第２の記憶ノードＶ２に対して電荷が供給されない。したがって、電源電圧ＶＤＤから供給される電荷の影響を受けることなく、第２の記憶ノードＶ２の電位をＬレベルに降下させることができる。つまり、精度良くデータの書き込みを行うことができる。
【００４２】
なお、この場合、書き込み補助トランジスタＰ３は、書き込み用ビット線対の他方ＷＢＬ１によってオンに制御される。そのため、第１のインバータは、通常のインバータ動作を行うことができる。つまり、第２の記憶ノードＶ２の電位がＬレベルに遷移した後、第１の記憶ノードＶ１の電位がＨレベルに遷移する。
【００４３】
このように、本発明の実施の形態１にかかる半導体記憶装置は、書き込み動作時において、電源電圧ＶＤＤから供給される電荷の影響を受けることなく、記憶ノードＶ１（Ｖ２）の電位をＬレベルに降下させることができる。それにより、素子ばらつきが増大した場合でもデータの書き込みに誤動作が生じない。つまり、精度良くデータの書き込みを行うことができる。そのため、より微細化した素子からなる半導体記憶装置の開発を進めることができる。また、電源電圧を低下させても誤動作しないため、ＤＶＦＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）等の技術にも適用することができる。
【００４４】
実施の形態２
本発明の実施の形態１では、データ書き込み時において、書き込み補助トランジスタＰ３、Ｐ４のいずれかが完全にオフする場合について説明した。しかし、データの書き込みに時間を要する場合、書き込みビット線対ＷＢＬ０、ＷＢＬ１に接続された他のメモリセル（不図示）が正常動作しない可能性がある。具体的には、あるメモリセルにデータの書き込みを行う場合、他のメモリセルに備えられた書き込み補助トランジスタも完全にオフしてしまう。そのため、これらの他のメモリセルに含まれるラッチ回路は、正常にデータを記憶できない可能性がある。本発明の実施の形態２にかかる半導体記憶装置は、このような問題を解決する。
【００４５】
なお、本発明の実施の形態２にかかる半導体記憶装置の回路構成及び接続関係は、図１に示す回路と同様である。また、データの読み出し動作も実施の形態１の場合と同様である。また、データの書き込み動作の手順も実施の形態１の場合と同様である。したがった、ここでは、図１に示す回路及び図３に示すタイミングチャートを用いて、データの書き込み動作の特徴的な部分についてのみ説明する。
【００４６】
本発明の実施の形態２にかかる半導体記憶装置は、データ書き込み時において、Ｌレベルにプリチャージされた書き込み用ビット線対ＷＢＬ０、ＷＢＬ１のいずれか一方の電位を上昇させる。このとき、書き込み補助トランジスタＰ３、Ｐ４が完全にオフしない程度の電位に設定する。
【００４７】
まず、書き込み用ビット線対の他方ＷＢＬ１の電位を上昇させた場合（ＷＢＬ０はＬレベル）を例に説明する。ここで、素子のばらつき等により、書き込み用アクセストランジスタＮ３のソース−ドレイン間の抵抗成分が、記憶用トランジスタＰ１のソース−ドレイン間の抵抗成分よりも大きい場合が考えられる。
【００４８】
この場合、電源電圧ＶＤＤと第１の記憶ノードＶ１との間の抵抗成分が、書き込み用アクセストランジスタＮ３のソース−ドレイン間の抵抗成分よりも大きくなるように調整する。つまり、このような条件を満たすように、データ書き込み時における書き込み補助トランジスタＰ３のソース−ドレイン間の抵抗成分を制御する。言い換えると、このような条件を満たすように、書き込み用ビット線対の他方ＷＢＬ１の電位を調整する。それにより、電源電圧ＶＤＤから供給される電荷の影響を抑制し、第１の記憶ノードＶ１の電位をＬレベルに降下させることができる。つまり、精度良くデータの書き込みを行うことができる。さらに、書き込み補助トランジスタＰ３は完全にはオフしていない。そのため、データの書き込みが行われない他のメモリセルは正常動作をすることができる。
【００４９】
次に、書き込み用ビット線対の一方ＷＢＬ０の電位を上昇させた場合（ＷＢＬ１はＬレベル）を例に説明する。ここで、素子のばらつき等により、書き込み用アクセストランジスタＮ４のソース−ドレイン間の抵抗成分が、記憶用トランジスタＰ２のソース−ドレイン間の抵抗成分よりも大きい場合が考えられる。
【００５０】
この場合、電源電圧ＶＤＤと第２の記憶ノードＶ２との間の抵抗成分が、書き込み用アクセストランジスタＮ４のソース−ドレイン間の抵抗成分よりも大きくなるように調整する。つまり、このような条件を満たすように、データ書き込み時における書き込み補助トランジスタＰ４のソース−ドレイン間の抵抗成分を制御する。言い換えると、このような条件を満たすように、書き込み用ビット線対の一方ＷＢＬ０の電位を調整する。それにより、電源電圧ＶＤＤから供給される電荷の影響を抑制し、第２の記憶ノードＶ２の電位をＬレベルに降下させることができる。さらに、書き込み補助トランジスタＰ４は完全にはオフしていない。そのため、データの書き込みが行われない他のメモリセルは正常動作をすることができる。
【００５１】
このように、本発明の実施の形態２にかかる半導体記憶装置は、書き込み動作時において、電源電圧ＶＤＤから供給される電荷の影響を抑制することにより、記憶ノードＶ１（Ｖ２）の電位をＬレベルに降下させることができる。それにより、素子ばらつきが増大した場合でもデータの書き込みに誤動作が生じない。つまり、精度良くデータの書き込みを行うことができる。そのため、より微細化した素子からなる半導体記憶装置の開発を進めることができる。また、電源電圧を低下させても誤動作しないため、ＤＶＦＳ（Ｄｙｎａｍｉｃ  Ｖｏｌｔａｇｅ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｃａｌｉｎｇ）等の技術にも適用することができる。
【００５２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図１に示す回路は、読み出し用ビット線が一対の差動対ＲＢＬ０、ＲＢＬ１である場合を例に説明したが、これに限られない。図４に示すように、読み出し用ビット線がシングルエンド方式の回路構成にも適宜変更可能である。図４に示す回路は、図１に示す回路と比較して、読み出し用ビット線対ＲＢＬ０、ＲＢＬ１の代わりに読み出し用ビット線ＲＢＬを備える。読み出し用アクセストランジスタＮ８のドレインには読み出し用ビット線ＲＢＬが接続される。また、読み出し用アクセストランジスタＮ７及び読み出し用駆動トランジスタＮ５を備えない。その他の回路構成及び動作は、図１に示す回路と同様であるため、説明を省略する。このような回路構成においても、上記実施の形態と同様の効果を得ることができる。
【００５３】
また、図１に示す回路では、読み出し用ビット線対の一方ＲＢＬ０と第２の記憶ノードＶ２との間に、読み出し用駆動トランジスタＮ５及び読み出し用アクセストランジスタＮ７が備えられた場合を例に説明した。同様に、読み出し用ビット線対の他方ＲＢＬ１と第１の記憶ノードＶ１との間に、読み出し用駆動トランジスタＮ６及び読み出し用アクセストランジスタＮ８を備えた場合を例に説明した。しかし、これに限られない。
【００５４】
例えば、図５に示すような回路構成にも適宜変更可能である。つまり、読み出し用ビット線対の一方ＲＢＬ０と第２の記憶ノードＶ２との間に、読み出し用アクセストランジスタＮ７のみが接続される。また、読み出し用ビット線対の他方ＲＢＬ１と第１の記憶ノードＶ１との間に、読み出し用アクセストランジスタＮ８のみが接続される。読み出し用アクセストランジスタＮ７、Ｎ８は、読み出し用ワード線ＲＷＬによってオンオフが制御される。また、読み出し用駆動トランジスタＮ５、Ｎ６は備えない。このような回路構成にも適宜変更可能である。つまり、データ読み出し用に用いられる回路の構成は適宜変更可能である。
【００５５】
また、図１に示す回路では、書き込みビット線ＷＢＬ０（ＷＢＬ１）によって書き込み補助トランジスタＰ４（Ｐ３）を制御する場合を例に説明したが、これに限られない。例えば、書き込み用ビット線ＷＢＬ０（ＷＢＬ１）と異なる他の制御信号によって書き込み補助トランジスタＰ４（Ｐ３）を制御する回路構成にも適宜変更可能である。
【００５６】
また、図１に示す回路では、記憶用トランジスタＰ１のソースと記憶用トランジスタＰ２のソースに、それぞれ、書き込み補助トランジスタＰ３のドレインと書き込み補助トランジスタＰ３のドレインとが接続される場合を例に説明したが、これに限られない。例えば、書き込み補助トランジスタＰ３と記憶用トランジスタＰ１とを交換する、もしくは、書き込み補助トランジスタＰ４と記憶用トランジスタＰ２とを交換するような回路構成にも適宜変更可能である。すなわち、記憶用トランジスタＰ１のソースが電源電圧ＶＤＤに接続され、記憶用トランジスタＰ１のドレインが書き込み補助トランジスタＰ３のソースに接続され、書き込み補助トランジスタＰ３のドレインが記憶ノードＶ１に接続されるような回路構成である。もしくは、記憶用トランジスタＰ２のソースが電源電圧ＶＤＤに接続され、記憶用トランジスタＰ２のドレインが書き込み補助トランジスタＰ４のソースに接続され、書き込み補助トランジスタＰ４のドレインが記憶ノードＶ２に接続されるような回路構成である。
【００５７】
また、図１に示す回路は、書き込み補助トランジスタＰ３、Ｐ４がＰチャネルＭＯＳトランジスタの場合を例に説明したが、これに限られない。例えば、書き込み補助トランジスタＰ３、Ｐ４がＰＮＰ型バイポーラトランジスタである回路構成にも適宜変更可能である。この場合、バイポーラトランジスタＰ３のコレクタ及びバイポーラトランジスタＰ４のコレクタは、電源電圧ＶＤＤに接続される。バイポーラトランジスタＰ３のエミッタは、記憶用トランジスタＰ１のソースに接続される。バイポーラトランジスタＰ４のエミッタは、記憶用トランジスタＰ２のソースに接続される。バイポーラトランジスタＰ４のベースは、書き込み用ビット線対の一方ＷＢＬ０に接続される。バイポーラトランジスタＰ３のベースは、書き込み用ビット線対の他方ＷＢＬ１に接続される。その他の回路構成については、図１に示す回路と同様であるため、説明を省略する。このような回路構成の場合でも、上記実施の形態と同様の効果を得ることができる。なお、その他のトランジスタについても、趣旨を逸脱しない範囲で適宜変更可能である。
【００５８】
なお、これらの変形例は、いわゆる通常の知識を有する当業者によって組み合わせることもできる。一例として、図４に示す回路は、書き込み補助トランジスタＰ３、Ｐ４がＰＮＰ型バイポーラトランジスタである回路構成にも適宜変更可能である。
【符号の説明】
【００５９】
Ｐ１  記憶用トランジスタ
Ｐ２  記憶用トランジスタ
Ｐ３  書き込み補助トランジスタ
Ｐ４  書き込み補助トランジスタ
Ｎ１  記憶用トランジスタ
Ｎ２  記憶用トランジスタ
Ｎ３  書き込み用アクセストランジスタ
Ｎ４  書き込み用アクセストランジスタ
Ｎ５  読み出し用駆動トランジスタ
Ｎ６  読み出し用駆動トランジスタ
Ｎ７  読み出し用アクセストランジスタ
Ｎ８  読み出し用アクセストランジスタ
Ｖ１  第１の記憶ノード
Ｖ２  第２の記憶ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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