(57)【要約】【課題】ＣＭＯＳインバータにより反転増幅回路を構成したサンプルホールド回路では、出力信号のオフセット電位が変動しやすい。【解決手段】サンプルホールド回路２の出力段に設けられるＣＭＯＳインバータ回路１４は、それぞれのゲートに共通の信号を入力されるＰＭＯＳトランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ１と、ＭＰ１と正電圧源ＶＣＣとの間にダイオード接続されたＮＭＯＳトランジスタＭＮ２と、ＭＮ１と接地電位ＧＮＤとの間にダイオード接続されたＰＭＯＳトランジスタＭＰ２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
処理対象信号を入力端子からスイッチトキャパシタ回路に入力され、前記処理対象信号に基づいて処理結果信号を生成し、当該処理結果信号をインバータ回路から出力端子へ出力するサンプルホールド回路であって、
前記インバータ回路は、
前記出力端子と第１電源との間に接続されたｐチャネルの第１ＭＯＳトランジスタと、前記出力端子と第２電源との間に接続されたｎチャネルの第２ＭＯＳトランジスタと、を含むＣＭＯＳインバータ回路であり、
さらに、前記第１ＭＯＳトランジスタと前記第１電源との間にダイオード接続されたｎチャネルの第３ＭＯＳトランジスタと、
前記第２ＭＯＳトランジスタと前記第２電源との間にダイオード接続されたｐチャネルの第４ＭＯＳトランジスタと、
を有することを特徴とするサンプルホールド回路。
【請求項２】
請求項１に記載のサンプルホールド回路において、
前記第１ＭＯＳトランジスタと前記第４ＭＯＳトランジスタとは互いに同じ特性を有し、
前記第２ＭＯＳトランジスタと前記第３ＭＯＳトランジスタとは互いに同じ特性を有すること、
を特徴とするサンプルホールド回路。
【請求項３】
第１スイッチトキャパシタ回路、第１インバータ回路、第１入力端子、第１出力端子、及び第１基準端子を備え、処理対象信号を前記第１入力端子から前記第１スイッチトキャパシタ回路に入力され、前記処理対象信号に基づいて処理結果信号を生成し、当該処理結果信号を前記第１インバータ回路から前記第１出力端子へ出力する第１サンプルホールド回路と、
前記第１サンプルホールド回路と同じ構成の回路であって、前記第１サンプルホールド回路に対応して第２スイッチトキャパシタ回路、第２インバータ回路、第２入力端子、第２出力端子、及び第２基準端子を備え、基準電圧信号を前記第２入力端子から前記第２スイッチトキャパシタ回路に入力され、前記基準電圧信号に基づいて補償電圧信号を生成し、当該補償電圧信号を前記第２インバータ回路から前記第２出力端子へ出力する第２サンプルホールド回路と、
を有し、
前記各基準端子は、それが設けられた前記サンプルホールド回路の前記スイッチトキャパシタ回路を構成するキャパシタの一の端子に直接に、又はスイッチ回路を介して所定の設定電圧を印加する端子であり、
前記各サンプルホールド回路は、前記設定電圧の変化に対し、当該変化に応じた大きさであって極性が反対の電圧変化を前記出力端子に生じ、
前記第２スイッチトキャパシタ回路の前記基準端子は、前記基準電圧信号を印加され、
前記第１スイッチトキャパシタ回路の前記基準端子は、前記第２出力端子から前記補償電圧信号を印加されること、
を特徴とするサンプルホールド回路。
【請求項４】
請求項３に記載のサンプルホールド回路において、
前記各インバータ回路は、ＣＭＯＳインバータ回路であること、を特徴とするサンプルホールド回路。
【請求項５】
請求項３又は請求項４に記載のサンプルホールド回路において、
前記各スイッチトキャパシタ回路は、
前記キャパシタの一方端を前記入力端子及び前記出力端子のいずれかに選択的に接続する第１切換器と、
前記キャパシタの他方端を前記基準端子及び前記インバータ回路の入力端のいずれかに選択的に接続する第２切換器と、
を有し、
前記第１及び第２切換器は、前記キャパシタを前記入力端子及び前記基準端子に接続する状態と、前記キャパシタを前記出力端子及び前記インバータ回路の入力端に接続する状態と、を交互に切り換えること、
を特徴とするサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータを反転増幅部として用いたサンプルホールド回路に関する。
【背景技術】
【０００２】
従来、サンプルホールド回路はスイッチトキャパシタと演算増幅器とを組み合わせて構成され、演算増幅器がサンプルホールド回路の出力段に用いられている。演算増幅器を用いることで、サンプルホールド回路のダイナミックレンジを確保し、かつ寄生容量の影響を抑制することが可能となる。
【０００３】
しかし演算増幅器は一般に入力差動型であり、入力電圧に対応した電流値の差に呼応して出力電圧を生成する。そのため、演算増幅器内部にて比較的大きな電流が生じる。このため従来のサンプルホールド回路は、その省電力性に限界がある。
【０００４】
そこで、下記特許文献１に示されるように、演算増幅器に代えてインバータ回路を反転増幅部として用いたサンプルホールド回路が存在する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１０−５１２７０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
インバータは演算増幅器に比べると回路構成が簡単であるが、温度等の変化に応じて、出力信号のオフセット電位が変動しやすい。特に、一対のｐチャネルＭＯＳトランジスタ（ＰＭＯＳ）とｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）とからなるＣＭＯＳインバータは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの特性の違いに起因して、オフセット電位が変動しやすい。
【０００７】
本発明は上記問題点を解決するためになされたものであり、演算増幅器の代わりにインバータ回路を用いつつ、オフセット電位の変動が抑制されるサンプルホールド回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るサンプルホールド回路は、処理対象信号を入力端子からスイッチトキャパシタ回路に入力され、前記処理対象信号に基づいて処理結果信号を生成し、当該処理結果信号をインバータ回路から出力端子へ出力するものであって、前記インバータ回路は、前記出力端子と第１電源との間に接続されたｐチャネルの第１ＭＯＳトランジスタと、前記出力端子と第２電源との間に接続されたｎチャネルの第２ＭＯＳトランジスタと、を含むＣＭＯＳインバータ回路であり、さらに、前記第１ＭＯＳトランジスタと前記第１電源との間にダイオード接続されたｎチャネルの第３ＭＯＳトランジスタと、前記第２ＭＯＳトランジスタと前記第２電源との間にダイオード接続されたｐチャネルの第４ＭＯＳトランジスタと、を有する。
【発明の効果】
【０００９】
本発明によれば、出力端子と第１電源との間（以下、第１区間と称する）、出力端子と第２電源との間（以下、第２区間と称する）のいずれにも一対のＰＭＯＳとＮＭＯＳとが直列に配置される。この構成は、第１区間にＣＭＯＳインバータを構成するＰＭＯＳだけが配置され、第２区間にＣＭＯＳインバータを構成するＮＭＯＳだけが配置される構成よりも、ＰＭＯＳとＮＭＯＳとでの特性変化の違いが第１、第２区間それぞれに与える影響の差を小さくすることができる。これにより、オフセット電位の変化を低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施形態に係るサンプルホールド回路の概略の回路構成図である。
【図２】インバータ回路の概略の構成を示す回路図である。
【図３】本発明の第２の実施形態に係るサンプルホールド回路の概略の回路構成図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００１２】
［第１の実施形態］
図１は、第１の実施形態に係るサンプルホールド回路の概略の回路構成図である。当該サンプルホールド回路２は、信号ＳＩＮを入力端子ＶＩＮに入力され、信号ＳＯＵＴを出力端子ＶＯＵＴから出力する。
【００１３】
サンプルホールド回路２は、２つのスイッチトキャパシタ（Switched Capacitor：ＳＣ）回路１０，１２と、インバータ回路１４と、制御部（不図示）とを有する。ＳＣ回路１０は、キャパシタＣ１と、当該キャパシタＣ１の両端に設けられキャパシタＣ１の充放電を切り換えるスイッチ回路１６，１８とで構成される。同様に、ＳＣ回路１２は、キャパシタＣ２と、当該キャパシタＣ２の両端に設けられキャパシタＣ２の充放電を切り換えるスイッチ回路２０，２２とで構成される。なお、キャパシタＣ１，Ｃ２は同一の容量値に設定される。
【００１４】
スイッチ回路１６，２０はそれぞれキャパシタＣ１，Ｃ２の一方端を入力端子ＶＩＮとインバータ回路１４の出力端とのいずれに接続するかを切り換える。また、スイッチ回路１８，２２はそれぞれキャパシタＣ１，Ｃ２の他方端を基準電位ＶＲＥＦとインバータ回路１４の入力端とのいずれに接続するかを切り換える。ＶＲＥＦとして例えば、接地電位ＧＮＤを用いることができる。ここで、各スイッチ回路１６，１８，２０，２２の切換動作は、制御部からの周波数ｆＳＷの制御クロックにより制御される。ＳＣ回路１０，１２はそれぞれ、キャパシタＣ１，Ｃ２が入力端子ＶＩＮ及び基準電位ＶＲＥＦの間に接続される第１状態と、インバータ回路１４の出力端及び当該インバータ回路１４の入力端の間に接続される第２状態とに交互に設定される。インバータ回路１４の出力端は出力端子ＶＯＵＴに接続される。
【００１５】
上述のスイッチ回路１６，１８，２０，２２の切換動作により、各ＳＣ回路１０，１２は、第１状態にて電圧（ＳＩＮ−ＶＲＥＦ）をサンプリングし、第２状態にて、そのサンプリング電圧に応じた電圧を出力端子ＶＯＵＴから出力する。ここで、ＳＣ回路１０，１２は互いに逆相で動作される。すなわち、ＳＣ回路１０が第１状態のときＳＣ回路１２は第２状態に設定され、一方、ＳＣ回路１０が第２状態のときにはＳＣ回路１２は第１状態に設定される。これにより、制御クロックの周波数ｆＳＷの２倍のレートでサンプリングが行われる。
【００１６】
なお、各スイッチ回路１６，１８，２０，２２は、ＭＯＳトランジスタを用いて構成することができる。
【００１７】
図２は、インバータ回路１４の概略の構成を示す回路図である。インバータ回路１４の基本的な構成は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とからなるＣＭＯＳインバータ回路である。トランジスタＭＰ１は出力端子ＶＯＵＴと正電圧電源ＶＣＣとの間に、またトランジスタＭＮ１は出力端子ＶＯＵＴと接地電位ＧＮＤとの間に、それぞれチャネルを直列にして接続される。トランジスタＭＰ１，ＭＮ１は互いのドレインを出力端子ＶＯＵＴに共通に接続され、また互いのゲートをスイッチ回路１８，２２に接続される。
【００１８】
さらにインバータ回路１４は、トランジスタＭＰ１と電源ＶＣＣとの間にチャネルを直列にして接続されたＮＭＯＳトランジスタＭＮ２と、トランジスタＭＮ１と接地電位ＧＮＤとの間にチャネルを直列にして接続されたＰＭＯＳトランジスタＭＰ２とを有する。具体的には、トランジスタＭＮ２は、ドレイン及びゲートを電源ＶＣＣに接続され、ソースをトランジスタＭＰ１のソースに接続されたダイオード接続によって、トランジスタＭＰ１と電源ＶＣＣとの間の電流経路に挿入される。また、トランジスタＭＰ２は、ドレイン及びゲートを接地電位ＧＮＤに接続され、ソースをトランジスタＭＮ１のソースに接続されたダイオード接続によって、トランジスタＭＮ１と接地電位ＧＮＤとの間の電流経路に挿入される。
【００１９】
このインバータ回路１４により、出力端子ＶＯＵＴから出力される信号ＳＯＵＴのオフセット電位の温度変動等を低減できる。特に、トランジスタＭＰ１，ＭＰ２を互いに同じ特性とし、トランジスタＭＮ１，ＭＮ２を互いに同じ特性とすることで、オフセット電位の変動が好適に抑制される。
【００２０】
上述の実施形態におけるサンプルホールド回路２におけるＳＣ回路の構成は一例であり、本発明のサンプルホールド回路２はＳＣ回路が上述の実施形態とは異なるものであっても適用可能である。
【００２１】
［第２の実施形態］
図３は、実施形態に係るサンプルホールド回路２の概略の回路構成図である。当該サンプルホールド回路２は、処理対象信号ＳＩＮを入力端子ＶＩＮに入力され、処理結果信号ＳＯＵＴを出力端子ＶＯＵＴから出力する。
【００２２】
サンプルホールド回路２は、第１のサンプルホールド回路４、第２のサンプルホールド回路６及び制御部（不図示）を有する。サンプルホールド回路４は、２つのスイッチトキャパシタ（Switched Capacitor：ＳＣ）回路１０ａ，１２ａと、インバータ回路１４ａとを有する。ＳＣ回路１０ａは、キャパシタＣＡ１と、当該キャパシタＣＡ１の両端に設けられキャパシタＣＡ１の充放電を切り換えるスイッチ回路１６ａ，１８ａとで構成される。同様に、ＳＣ回路１２ａは、キャパシタＣＡ２と、当該キャパシタＣＡ２の両端に設けられキャパシタＣＡ２の充放電を切り換えるスイッチ回路２０ａ，２２ａとで構成される。なお、キャパシタＣＡ１，ＣＡ２は同一の容量値に設定される。
【００２３】
スイッチ回路１６ａ，２０ａはそれぞれキャパシタＣＡ１，ＣＡ２の一方端を入力端子ＶＩＮとインバータ回路１４ａの出力端とのいずれに接続するかを切り換える。また、スイッチ回路１８ａ，２２ａはそれぞれキャパシタＣＡ１，ＣＡ２の他方端を節点ＰＡ（第１基準端子）とインバータ回路１４ａの入力端とのいずれに接続するかを切り換える。ここで、各スイッチ回路１６ａ，１８ａ，２０ａ，２２ａの切換動作は、制御部からの周波数ｆＳＷの制御クロックにより制御される。ＳＣ回路１０ａ，１２ａはそれぞれ、キャパシタＣＡ１，ＣＡ２が入力端子ＶＩＮ及び節点ＰＡの間に接続される第１状態と、インバータ回路１４ａの出力端及び当該インバータ回路１４ａの入力端の間に接続される第２状態とに交互に設定される。インバータ回路１４ａの出力端はサンプルホールド回路２の出力端子ＶＯＵＴに接続される。
【００２４】
上述のスイッチ回路１６ａ，１８ａ，２０ａ，２２ａの切換動作により、各ＳＣ回路１０ａ，１２ａは、第１状態にて信号ＳＩＮと節点ＰＡの電位ＶＰＡとの差（ＳＩＮ−ＶＰＡ）をサンプリングし、第２状態にて、そのサンプリング電圧に応じた信号を出力端子ＶＯＵＴから出力する。例えば、インバータ回路１４ａのゲインが十分に大きい場合には、インバータ回路１４ａの出力端のオフセット電位をＶＯＳとして、
ＳＯＵＴ＝（ＳＩＮ−ＶＰＡ）＋ＶＯＳ      ・・・（１）
と表される。
【００２５】
ＳＣ回路１０ａ，１２ａは互いに逆相で動作させる。すなわち、ＳＣ回路１０ａが第１状態のときＳＣ回路１２ａは第２状態に設定され、一方、ＳＣ回路１０ａが第２状態のときにはＳＣ回路１２ａは第１状態に設定される。これにより、制御クロックの周波数ｆＳＷの２倍のレートでサンプリングが行われる。
【００２６】
各スイッチ回路１６ａ，１８ａ，２０ａ，２２ａは、ＭＯＳトランジスタを用いて構成することができる。また、インバータ回路１４ａは例えば、ＰＭＯＳとＮＭＯＳとからなるＣＭＯＳインバータである。
【００２７】
サンプルホールド回路６は、基本的にサンプルホールド回路４と同じ構成を有する。そこで、サンプルホールド回路６の構成要素にはサンプルホールド回路４における対応する構成要素の符号の“ａ”又は“Ａ”を“ｂ”又は“Ｂ”に置き換えただけの符号を付している。これにより、サンプルホールド回路６の構成は上述のサンプルホールド回路４の説明から容易に理解できるので、その詳細な説明は省略し、相違点のみを以下説明する。
【００２８】
サンプルホールド回路６はＶＩＮに代えて、基準電圧信号を入力される。また、スイッチ回路１８ｂ，２２ｂが切り換える一方の端子は、サンプルホールド回路４での接点ＰＡに相当する節点ＰＢ（第２基準端子）である。節点ＰＢは基準電圧信号を印加される。本実施形態では、節点ＰＢは接地電位ＧＮＤに接続される。この構成により、ＳＣ回路１０ｂ，１２ｂはそれぞれ第１状態にて、両端を接地電位ＧＮＤに接続される。その結果、ＳＣ回路１０ｂ，１２ｂは入力信号が無信号である状態をサンプリングすることになり、インバータ回路１４ｂの出力端での信号も無信号状態となり、当該出力端の電位はインバータ回路１４ｂのオフセット電位となり、これは基本的にインバータ回路１４ａのオフセット電位ＶＯＳに等しい。
【００２９】
インバータ回路１４ｂの出力端はサンプルホールド回路４の節点ＰＡに接続され、電位ＶＰＡをＶＯＳに設定する。その結果、（１）式で表されるＳＯＵＴにおいて、インバータ回路１４ａのオフセット電位ＶＯＳがＶＰＡによって相殺され、ＳＯＵＴ＝ＳＩＮとなる。すなわち、ＳＯＵＴはインバータ回路１４ａのオフセット電位ＶＯＳを除去され、オフセット電位ＶＯＳの変動の影響を受けなくなる。
【００３０】
ちなみに、スイッチ回路１６ｂ，１８ｂ，２０ｂ，２２ｂそれぞれの切換動作は、サンプルホールド回路４の対応するスイッチ回路の切換動作と同様に、かつそれらと同期して行われる。すなわち、第１状態、第２状態のいずれであるかについて、ＳＣ回路１０ｂはＳＣ回路１０ａと同じ状態に設定され、一方、ＳＣ回路１２ｂはＳＣ回路１２ａと同じ状態に設定される。
【００３１】
上述の実施形態におけるサンプルホールド回路４，６は一例であり、サンプルホールド回路４，６は、それぞれの外部から電圧を設定される基準端子を有し、少なくとも１つの特定の基準端子に印加される設定電圧の変化に対し、当該変化に応じた大きさであって極性が反対の電圧変化を出力端子に生じるものであれば他の構成であってもよい。例えば、上記特定の基準端子は、上述の実施形態の節点ＰＡ，ＰＢのようにスイッチ回路を介してキャパシタの一つの端子に接続されるものに限られず、キャパシタの端子に直接、固定的に接続されるものであってもよい。
【００３２】
上記第２の実施形態で説明した本発明に係るサンプルホールド回路の基本的な構成は、第１スイッチトキャパシタ回路、第１インバータ回路、第１入力端子、第１出力端子、及び第１基準端子を備え、処理対象信号を前記第１入力端子から前記第１スイッチトキャパシタ回路に入力され、前記処理対象信号に基づいて処理結果信号を生成し、当該処理結果信号を前記第１インバータ回路から前記第１出力端子へ出力する第１サンプルホールド回路と、前記第１サンプルホールド回路と同じ構成の回路であって、前記第１サンプルホールド回路に対応して第２スイッチトキャパシタ回路、第２インバータ回路、第２入力端子、第２出力端子、及び第２基準端子を備え、基準電圧信号を前記第２入力端子から前記第２スイッチトキャパシタ回路に入力され、前記基準電圧信号に基づいて補償電圧信号を生成し、当該補償電圧信号を前記第２インバータ回路から前記第２出力端子へ出力する第２サンプルホールド回路と、を有する。前記各基準端子は、それが設けられた前記サンプルホールド回路の前記スイッチトキャパシタ回路を構成するキャパシタの一の端子に直接に、又はスイッチ回路を介して所定の設定電圧を印加する端子であり、前記各サンプルホールド回路は、前記設定電圧の変化に対し、当該変化に応じた大きさであって極性が反対の電圧変化を前記出力端子に生じ、前記第２スイッチトキャパシタ回路の前記基準端子は、前記基準電圧信号を印加され、前記第１スイッチトキャパシタ回路の前記基準端子は、前記第２出力端子から前記補償電圧信号を印加される。
【００３３】
この構成によれば、第１サンプルホールド回路及び第２サンプルホールド回路は互いに同じ回路構成とされる。第１サンプルホールド回路及び第２サンプルホールド回路はそれぞれの基準端子に印加される設定電圧の変化に対して、当該変化に応じた大きさであって極性が反対の電圧変化を前記出力端子に生じる構成を有する。例えば、第１基準端子又は第２基準端子の設定電圧の変化量をδとすると、第１出力端子、第２出力端子に生じる電圧変化は（−δ）に相当する量となる。第２サンプルホールド回路は、第２基準端子に印加される基準電圧信号が入力される無信号状態とされ、これにより第２サンプルホールド回路は、第２インバータ回路のオフセット電位を出力する。第２サンプルホールド回路は第１サンプルホールド回路と同じ回路構成であるので、第２サンプルホールド回路が出力するオフセット電位は第１サンプルホールド回路が有する第１インバータ回路のオフセット電位に相当する。この第２サンプルホールド回路にて抽出されるオフセット電位を第１基準端子に印加され、これにより、第１サンプルホールド回路から出力される処理結果信号は当該オフセット電位に相当する電圧が差し引かれたものとなる。すなわち、処理結果信号はオフセット電位が好適にキャンセルされ、オフセット電位の変動の影響を受けにくくなる。
【符号の説明】
【００３４】
２  サンプルホールド回路、４，６  サンプルホールド回路、１０，１０ａ，１０ｂ，１２，１２ａ，１２ｂ  スイッチトキャパシタ回路（ＳＣ回路）、１４，１４ａ，１４ｂ  インバータ回路、１６，１６ａ，１６ｂ，１８，１８ａ，１８ｂ，２０，２０ａ，２０ｂ，２２，２２ａ，２２ｂ  スイッチ回路、Ｃ１，Ｃ２  キャパシタ。
【図１】
2011009989.tif 000003
【図２】
2011009989.tif 000004
【図３】
2011009989.tif 000005