(57)【要約】【課題】複数段階の信号増幅処理を行う電波受信装置において、小型で簡易な構成のオフセット電圧除去回路を備えた電波受信装置を提供する。【解決手段】受信信号を復調する電波受信装置において、直列に配置された複数個のＩＦアンプ１０１を備え、これら複数個のＩＦアンプ１０１の段間のうち少なくとも一箇所には、受信された入力信号を所定の位相遅延させた遅延信号を生成する位相遅延回路１１２と、この遅延信号と入力信号との差分を出力する減算器４２を有するオフセット除去回路１０２を備えている。【選択図】図２
2011193179.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を復調する電波受信装置において、
直列に配置された複数個の信号増幅手段を備え、
前記複数個の信号増幅手段の段間のうち少なくとも一箇所には、
受信された入力信号を所定の位相遅延させた遅延信号を生成する遅延信号生成手段と、該遅延信号と前記入力信号との差分を出力する信号合成手段と、
を備えることを特徴とする電波受信装置。
【請求項２】
前記遅延信号生成手段は、
前記入力信号を所定の時間保持した後に出力するデータ保持手段を備える
ことを特徴とする請求項１記載の電波受信装置。
【請求項３】
前記入力信号は、該入力信号の周波数以上の周波数で離散的に前記遅延信号生成手段、及び、前記信号合成手段へ入力される
ことを特徴とする請求項２記載の電波受信装置。
【請求項４】
前記遅延信号生成手段は、
前記入力信号のアナログ電圧データを所定のサンプリング周波数でデジタル変換するアナログデジタル変換手段と、
デジタル信号をアナログ電圧データに変換するデジタルアナログ変換手段と
を備え、
前記データ保持手段は、
デジタル変換された前記入力信号を所定の時間保持した後に、前記デジタルアナログ変換手段へ出力する
ことを特徴とする請求項１〜３の何れか一項に記載の電波受信装置。
【請求項５】
前記信号合成手段の出力信号が入力され、前記入力信号と同一周波数の信号を選択的に出力する帯域フィルタを備える
ことを特徴とする請求項１〜４の何れか一項に記載の電波受信装置。
【請求項６】
前記受信信号を所定の中間周波数の信号に変換する周波数変換手段を備え、
前記入力信号は、当該変換された中間周波数信号である
ことを特徴とする請求項１〜５の何れか一項に記載の電波受信装置。
【請求項７】
請求項１〜６のいずれか一項に記載の電波受信装置を備え、
前記電波受信装置により標準電波を受信する電波時計。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、受信電波信号の増幅部を備えた電波受信装置、及び、この電波受信装置を備えた電波時計に関する。
【背景技術】
【０００２】
以前より、高い信号増幅率を得ることが可能な電波受信装置が開発されている。この電波受信装置では、受信した搬送波周波数の入力信号を搬送波周波数より低い周波数へと変換した後に、この低い周波数へと変換された信号を複数の信号増幅器を用いて増幅している。
【０００３】
しかしながら、信号増幅器により入力信号を増幅する際には、オフセット電圧が発生することが知られている。従って、複数段に亘る信号増幅処理においては、２段目以降の増幅の際に前段までの増幅で発生したオフセット電圧も増幅されることになる。そして、この増幅されたオフセット電圧によって信号波形の一部または全体が電波受信装置の動作電圧範囲を外れることにより、信号が歪んだり、或いは、全く信号が読み取れなくなってしまったりするという問題があった。
【０００４】
このような問題に対し、それぞれの信号増幅器の間にコンデンサを配置してオフセット電圧を除去する技術が知られている。しかし、中間周波数以下の低い周波数信号から直流オフセット電圧を除去するには、容量の大きいコンデンサが必要となる。このようなサイズの大きなコンデンサを小型のＬＳＩチップ上に配置するのは困難であった。そこで、従来、増幅された信号を所定の時間積分し、この積分値の平均からオフセット電圧を算出して信号増幅前の回路部分に帰還させ、入力電圧から減算することにより、オフセット電圧を除去するという技術が開示されている（例えば、特許文献１、特許文献２）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１１１７６４号公報
【特許文献２】国際公開２００７／０２０８４５号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、受信回路に帰還回路を追加してオフセット電圧を除去する場合には、オフセット電圧を正確に求めるための積分回路の規模が大きくなり、また、帰還処理により回路の安定性を損ないやすいという問題があった。また、オフセット電圧を求める際に所定の積分時間を要することにより、受信回路の応答性能を低下させるという課題があった。
【０００７】
この発明の目的は、複数段の信号増幅処理を行う電波受信装置において、簡易な構成で小型のオフセット電圧除去手段を備えた電波受信装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、上記目的を達成するため、請求項１に記載の発明は、
受信信号を復調する電波受信装置において、
直列に配置された複数個の信号増幅手段を備え、
前記複数個の信号増幅手段の段間のうち少なくとも一箇所には、
受信された入力信号を所定の位相遅延させた遅延信号を生成する遅延信号生成手段と、該遅延信号と前記入力信号との差分を出力する信号合成手段と、
を備えていることを特徴としている。
【０００９】
請求項２に記載の発明は、請求項１記載の電波受信装置において、
前記遅延信号生成手段は、
前記入力信号を所定の時間保持した後に出力するデータ保持手段
を備えていることを特徴としている。
【００１０】
請求項３に記載の発明は、請求項２記載の電波受信装置において、
前記入力信号は、該入力信号の周波数以上の周波数で離散的に前記遅延信号生成手段、及び、前記信号合成手段へ入力される
ことを特徴としている。
【００１１】
請求項４に記載の発明は、請求項１〜３の何れか一項に記載の電波受信装置において、
前記遅延信号生成手段は、
前記入力信号のアナログ電圧データを所定のサンプリング周波数でデジタル変換するアナログデジタル変換手段と、
デジタル信号をアナログ電圧データに変換するデジタルアナログ変換手段と
を備え、
前記データ保持手段は、
デジタル変換された前記入力信号を所定の時間保持した後に、前記デジタルアナログ変換手段へ出力する
ことを特徴としている。
【００１２】
請求項５に記載の発明は、請求項１〜４の何れか一項に記載の電波受信装置において、
前記信号合成手段の出力信号が入力され、前記入力信号と同一周波数の信号を選択的に出力する帯域フィルタを備える
ことを特徴としている。
【００１３】
請求項６に記載の発明は、請求項１〜５の何れか一項に記載の電波受信装置において、
前記受信信号を所定の中間周波数の信号に変換する周波数変換手段を備え、
前記入力信号は、当該変換された中間周波数信号である
ことを特徴としている。
【００１４】
請求項７に記載の発明は、請求項１〜６のいずれか一項に記載の電波受信装置を備え、
前記電波受信装置により標準電波を受信する電波時計である。
【発明の効果】
【００１５】
本発明に従うと、複数段の信号増幅処理を行う電波受信装置において、小型で簡易な構成によりオフセット電圧の除去を行うことができるという効果がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態の電波時計の内部構成を示すブロック図である。
【図２】電波時計の電波受信処理部に含まれる中間周波数増幅部およびオフセット除去回路の回路構成を示す図である。
【図３】電波時計の電波受信処理部に含まれる中間周波数増幅部およびオフセット除去回路の各部での信号波形を示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１８】
図１は、本発明の実施形態の電波受信装置を備えた電波時計の内部構成を示すブロック図である。
【００１９】
この実施形態における電波時計１は、標準電波を受信して現在時刻を修正する機能を有する時計である。標準電波は、例えば、日本ではＪＪＹと呼ばれる４０ｋＨｚおよび６０ｋＨｚの振幅変調波である。この標準電波では、１秒に１個の符号が毎分所定のフォーマットに従い６０個配列されて送信されている。ＪＪＹには３種類の送信符号があり、これらの符号は、所定の振幅で出力されるハイレベル期間と、ハイレベル期間の振幅の１０％の振幅であるローレベル期間との継続時間の比をそれぞれ異ならせた矩形波である。そして、これら３種類の符号の配列（タイムコード）を解読することで、時刻や日付のデータを取得することができる。
【００２０】
この電波時計１は、図１に示すように、標準電波を受信してタイムコード信号を出力する電波受信処理部１０と、所定の周波数のパルス信号（クロック信号）を生成する発振回路１１と、発振回路１１から入力するパルス信号に基づいて時刻を計数する計時回路１２と、電波時計１の全体的な制御処理を行うＣＰＵ１３と、ＣＰＵ１３からの制御信号に基づいて時刻などの情報を表示する表示部１４などを備えている。
【００２１】
表示部１４は、例えば、ＬＣＤ（液晶ディスプレイ）である。或いは、指針式時計の場合には、例えば、複数の指針と、指針をそれぞれ所定の角度ずつ回転させるステップモータと、ステップモータを駆動するパルスを出力する駆動回路などにより構成される。
【００２２】
電波受信処理部１０は、標準電波を受信するアンテナ２２と、受信した信号を増幅するＲＦアンプ２３と、この受信信号を所定の中間周波数帯の信号に変換する混合器２５と、混合器２５へ周波数変換用の信号を発振して出力する局部発振器２４と、混合器２５から出力された信号のうち、所定の中間周波数帯の信号のみを取り出すＢＰＦ（バンドパスフィルタ）２６と、ＢＰＦ２６から出力された信号を増幅する中間周波数増幅部１０１と、中間周波数増幅部１０１における信号増幅処理の中途に配置され、この中間周波数増幅部１０１で発生したオフセット電圧を除去するオフセット除去回路１０２（オフセット電圧除去手段）と、増幅された中間周波数の信号からタイムコード信号を復調する検波器２８と、復調された信号を基準電圧と比較することにより、この信号レベルを判定する比較器２９などを備えている。
【００２３】
アンテナ２２は、例えば、フェライトコアに巻き線を設けて構成されるバーアンテナである。このアンテナ２２と適宜な容量のコンデンサ（図示略）とを組み合わせることで、受信対象とする標準電波の周波数帯の電波を受信することができる。また、複数の異なる周波数帯の標準電波局の中から１つの標準電波を選択して受信する場合には、組み合わせるコンデンサの容量を変化させて同調周波数を移動させることが可能な構成とすることもできる。
【００２４】
局部発振器２４は、４０ｋＨｚの標準電波を受信する場合に、例えば、３９．９ｋＨｚの信号を発振して混合器２５へ出力する。そして、入力電波信号は、混合器２５において１００Ｈｚの中間周波数信号に変換される。この局部発振器２４は、例えば、ＶＣＯ（電圧制御発振器）を用いたものであり、複数の異なる周波数帯の標準電波局の中から１つの標準電波を選択して受信する場合には、発振周波数を変化させて、同一周波数の中間周波数信号を出力することができるように構成することが可能である。
【００２５】
ＢＰＦ２６は、混合器２５から出力された信号のうち、所定の中間周波数帯の信号のみを通過させて中間周波数増幅部１０１へと出力する。このＢＰＦ２６では、イメージ周波数の信号、局部発振器２４から漏出したオフセット電圧や、他の周波数のノイズなどが取り除かれる。
【００２６】
中間周波数増幅部１０１は、特に限られないが、３個のＩＦアンプＡ１、Ａ２、Ａ３（信号増幅手段）により構成されている。本実施形態では、中間周波数信号は、ＩＦアンプＡ１、Ａ２で二段階増幅された後にオフセット除去回路１０２へ入力されて、ＩＦアンプＡ１、Ａ２で発生し、また、増幅されたオフセット電圧が取り除かれる。そして、オフセット電圧が除去されたこの中間周波数信号は、三段目のＩＦアンプＡ３で更に増幅される。
【００２７】
図２は、オフセット除去回路１０２の回路構成を示す図である。
【００２８】
オフセット除去回路１０２は、ＩＦアンプＡ２とＩＦアンプＡ３との間に設けられている。このオフセット除去回路１０２は、ＩＦアンプＡ２の出力信号を所定の間隔でパルス状にノード４７へ出力させるスイッチ４１と、ノード４７からの入力信号を所定の位相遅延させる位相遅延回路１１２（遅延信号生成手段）と、ノード４７の入力信号と位相遅延回路１１２の出力信号との差分を算出して出力する減算器４２（信号合成手段）と、減算器４２の出力信号から中間周波数以下の周波数のみを通過させるＬＰＦ（ローパスフィルタ）４３などを備えている。
【００２９】
位相遅延回路１１２は、例えば、入力した中間周波数信号の電圧値を所定のサンプリング周波数で量子化してデジタル変換するＡＤＣ４６（アナログデジタル変換器）と、変換されたデジタルデータを保持するシフトレジスタ４５（データ保持手段）と、シフトレジスタ４５のデジタル出力データを再びアナログ変換するＤＡＣ４４（デジタルアナログ変換器）などを備えている。
【００３０】
減算器４２は、例えば、オペアンプを利用した減算回路であり、ノード４７からの入力信号を非反転端子（プラス端子）側に入力させるとともに、位相遅延回路１１２の出力信号を反転端子（マイナス端子）側に入力させる。
【００３１】
ＬＰＦ４３は、スイッチ４１の切り替えによる信号が重畳された信号から中間周波数信号を選択的に抜き出して復元する帯域フィルタである。従って、低周波数帯域も除外可能なＢＰＦを用いることとしてもよい。
【００３２】
図１および図２に示された上記の電子時計１の構成要素は、アンテナ２２および表示部１４を除いて電子時計１の内部に格納される一枚のＬＳＩ基板上に配置可能である。或いは、発振回路１１、計時回路１２やＣＰＵ１３を時計用のＬＳＩ基板上に形成し、また、アンテナ２２を除く電波受信処理部１０を異なる一枚のＬＳＩ基板上に形成することとしてもよい。
【００３３】
次に、オフセット電圧の除去方法、および、オフセット除去回路１０２における信号の流れについて説明する。
【００３４】
標準電波は、ハイレベル信号またはローレベル信号のいずれかが、それぞれ継続時間２００ｍｓ〜８００ｍｓの範囲で交互に送信される振幅変調波であり、従って、ＩＦアンプＡ１、Ａ２によって増幅された１００Ｈｚの中間周波数信号Ｖ１では、数式（１）で表されるように、ほぼ同一の振幅Ａおよび同一の周波数ω／（２π）の正弦波がオフセット電圧Ｖ０を伴って繰り返し出現する。
Ｖ１（ｔ）＝Ａｓｉｎ（ωｔ）＋Ｖ０  ・・・（１）
【００３５】
ここで、数式（１）の信号を所定の位相φ遅らせた遅延信号Ｖ２（数式（２））を生成する。
Ｖ２（ｔ）＝Ａｓｉｎ（ωｔ＋φ）＋Ｖ０  ・・・（２）
そして、数式（１）の信号から数式（２）の信号を減算すると、
Ｖｒ（ｔ）＝Ｖ１（ｔ）−Ｖ２（ｔ）
＝Ａ√（２（１−ｃｏｓφ））ｓｉｎ（ωｔ＋θ）  ・・・（３）
ただし、
θ＝ａｔａｎ（−（１−ｃｏｓφ）／ｓｉｎφ）  ・・・（４）
となり、数式（３）および数式（４）で表される合成信号Ｖｒが得られる。即ち、この出力信号Ｖｒは、元の信号Ｖ１よりも位相θだけ遅延し、振幅が√（２（１−ｃｏｓφ））倍に増幅され、且つ、オフセット電圧Ｖ０が取り除かれた信号となる。
【００３６】
従って、遅延信号Ｖｒの位相遅延φを、例えば、６０度に設定すると、振幅の増幅率は１となり、また、入力された中間周波数信号Ｖ１に対する合成信号Ｖｒの位相遅延θは−３０度となる。そして、オフセット電圧Ｖ０は、合成信号から除去されている。
【００３７】
図３は、中間周波数増幅部１０１およびオフセット除去回路１０２の各部での信号波形を示した図である。
【００３８】
先ず、ＩＦアンプＡ１への入力信号は、図３（ａ）に示すように、混合器２５およびＢＰＦ２６によって中間周波数の信号（例えば、１００Ｈｚ）に変換されたほぼ一定の振幅の正弦波である。
【００３９】
次に、この入力信号がＩＦアンプＡ１、Ａ２を通過すると、ＩＦアンプＡ２から出力される増幅信号には、図３（ｂ）に示すように、破線で表されているオフセット電圧Ｖ０が加算される。このオフセット電圧Ｖ０は、ＩＦアンプＡ１で発生したオフセット電圧にＩＦアンプＡ２の増幅率を乗じたものとＩＦアンプＡ２で発生するオフセット電圧との和の値となる。ここで、図３では、ＩＦアンプＡ１、Ａ２、Ａ３の信号増幅率をいずれも１として表示している。
【００４０】
続いて、ＩＦアンプＡ２の出力信号は、オフセット除去回路１０２に入力される。そして、この出力信号は、スイッチ４１がオンの期間にのみノード４７へ送られる。スイッチ４１のオン、オフを切り替える動作は、発振回路１１から入力するクロック信号に基づいて行われる。或いは、発振回路１１からのクロック信号を分周して適宜な周波数信号を入力させることも可能である。このクロック信号の周波数は、中間周波数以上で、且つ、後のＬＰＦ４３による中間周波数信号の分離処理が容易な値に設定される。ここでは、例えば、中間周波数の５倍、即ち、５００Ｈｚである（図３（ｇ））。
【００４１】
スイッチ４１は、クロック信号のローレベルからハイレベルへの立ち上がりに同期して
所定の時間オンされる。ノード４７における信号電圧波形（図３（ｃ））が示すように、例えば、スイッチ４１をオンとする期間を中間周波数信号やクロック信号の周期と比して短く設定することにより、ＩＦアンプＡ２の出力信号電圧は、パルス状に入力され、ノード４７の信号電圧は、この入力期間以外には、スイッチ４１がオフとなって電圧値が０となる。
【００４２】
ノード４７の信号電圧は、減算器４２および位相遅延回路１１２へ分岐して同時に入力される。位相遅延回路１１２へ入力する信号の電圧値は、ＡＤＣ４６によって所定のサンプリング周波数でデジタル値に変換され、変換されたデジタル値のビット数に対応したビット数を有するシフトレジスタ４５に順番に入力される。そして、所定の期間後にシフトレジスタ４５から出力されたデジタル信号は、ＤＡＣ４４によって再びアナログ信号に戻されて、位相遅延回路１１２から出力される。
【００４３】
位相遅延回路１１２から出力される信号の位相の遅延量は、シフトレジスタの段数と、各シフトレジスタを動作させる周波数とにより適宜設定される。本実施形態では、例えば、３段のシフトレジスタが設けられ、クロック信号の立ち上がりに同期して最初のシフトレジスタに入力されたデータは、半周期ごとに次のシフトレジスタに送られて、クロック信号の１周期半後の立ち下がりに同期して３段目のシフトレジスタから出力される。そして、ＡＤＣ４６によってアナログ変換された電圧信号が、減算器４２へ送られる。この結果、遅延信号は、図３（ｄ）に示すように、図３（ｃ）の増幅された入力信号から位相が３π／５遅れたものとなる。
【００４４】
減算器４２では、直接入力したノード４７の電圧値から、位相遅延回路１１２を経て入力した信号の電圧値が減算されてＬＰＦ４３へと出力される。本実施形態では、減算器４２への入力信号がパルス状であるので、減算器４２からの出力信号は、図３（ｅ）に示すように、図３（ｃ）に示される点線と等しい破線ｅ１上の離散信号と、図３（ｄ）に示される点線を反転した破線ｅ２上の離散信号とがそれぞれ現れた信号となる。
【００４５】
減算器４２からＬＰＦ４３へ出力された信号は、中間周波数以上の高周波数変動成分が取り除かれてからＩＦアンプＡ３に入力され、更に増幅されて中間周波数増幅部１０１から出力される。図３（ｅ）に示されるように、破線ｅ１の波形および破線ｅ２の波形を合成した信号は、点線ｅ３で示されるように、ＩＦアンプＡ２の出力信号を３π／１０進めた波形となる。一方、減算器４２から出力された離散信号の位相は、ＬＰＦ４３で遅延して、本実施形態では、最終的にＩＦアンプＡ３から出力される信号は、図３（ｆ）に示すように、中間周波数の信号が再現されるとともに、ＩＦアンプＡ２の出力信号と近い位相となっている。
【００４６】
このように、中間周波数信号は、３つのＩＦアンプＡ１、Ａ２、Ａ３により電波受信処理部１０の動作電圧範囲内で大きく増幅されて、検波器２８へと出力される。
【００４７】
以上のように、本発明の実施形態の電波時計１に備えられた電波受信装置によれば、位相遅延回路１１２によって入力信号を所定の位相遅延させた信号を生成して、減算器４２を用いてこの遅延信号を元の入力信号から減算させているので、中間周波数増幅部１０１において複数のＩＦアンプＡ１〜Ａ３を用いる構成としても、増幅されたオフセット電圧によって信号が歪められることがなく高い信号増幅率を得ることができる。
【００４８】
また、ほぼリアルタイムでオフセット電圧の影響を除去しているので、一時的な信号の歪みの影響を受けにくく、また、出力信号が大きく遅延しない構成とすることができる。
【００４９】
また、帰還回路や積分回路を用いずに簡易な構成を用いて入力電圧値を保持することで所定の位相分遅延させ、オフセット電圧を除去することができるので、装置を小型化して一枚のＬＳＩチップ上に配置可能となり、且つ、安定して増幅を行うことができる。
【００５０】
また、スイッチ４１を用いて必要な量の信号のみを断続的に出力しているので、遅延信号生成回路１１２の構成が簡易になり、また小型化することができる。
【００５１】
また、遅延回路への中間周波数信号の入力電圧をデジタル化することにより、データの処理を容易に行うことができる。
【００５２】
また、遅延信号生成回路１１２でのみデータをデジタル化してシフトレジスタ４５を用いて遅延することで、ＣＰＵなどによる演算処理を必要とせず、クロック信号の入力に基づいて容易に信号を遅延させることができる。
【００５３】
また、離散データを用いてオフセットの除去を行った後にＬＰＦ４３により中間周波数帯の信号を復元しているので、信号の質を落とさずにオフセットの除去を行いながら信号の増幅を行うことができる。
【００５４】
また、特に、局部発振器２４および混合器２５を用いて中間周波数への変換を行った後に、中間周波数信号に対して複数の増幅器およびオフセット除去回路を用いた増幅を行うので、雑音を増加させず、信号の質を落とさずに高い信号増幅率を得ることができる。
【００５５】
また、このオフセット除去回路１０２を備えた電波受信処理部１０を電波時計１に用いることにより、標準電波受信装置においても低域周波数帯のオフセット除去回路を小型化しつつ、信号増幅率の高い増幅処理を行うことができる。
【００５６】
更に、電波時計で受信する標準電波のように所定周波数の信号が中間周波数に比して十分長い期間持続する信号の増幅の場合には、通常入力信号波形と遅延信号波形との間の波形の時間変化を考慮する必要がないので、確実に位相のみが異なる同信号の合成を行うことができる。
【００５７】
なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。例えば、本実施形態では電波時計に搭載した標準電波受信装置を例に挙げたが、本発明の電波受信装置は、中間周波数信号の隣接する周期の波形が大きく変化しない電波を受信するその他の電波受信装置、例えば、ラジオ受信機にも用いることができる。
【００５８】
また、上記実施の形態では、スイッチ４１に送られるクロック信号の一周期につき一組のパルス状入力信号データを減算器４２へと出力させたが、シフトレジスタ４５の動作周波数を変更したりシフトレジスタ４５を複数段設けたりすることによりサンプリング数を増加させることで、スイッチ４１から所定の連続時間データを減算器４２へ直接入力させたり、或いは、スイッチ４１を用いずにオフセット電圧除去処理を行うこととすることも可能である。
【００５９】
また、上記実施の形態のオフセット除去回路１０２では、アナログ回路とデジタル回路の組み合わせにより追加の制御演算処理を行うことなくオフセット除去処理を行ったが、ＩＦアンプＡ２の出力をデジタル信号に変換し、ＤＳＰ（Digital Signal Processing）によりＣＰＵ（Central Processing Unit）やＲＡＭ（Random Access Memory）を用いて全てデジタル処理でオフセット除去を行うことも可能である。或いは、反対に、サンプルホールド回路に保持させた信号電圧の出力タイミングをラッチなどにより適宜に設定することで遅延させ、全てアナログ処理でオフセット除去を行うことも可能である。その他、スイッチの切り替え周波数やＩＦアンプの数など、実施形態で示した細部は、発明の趣旨を逸脱しない範囲において適宜変更可能である。
【符号の説明】
【００６０】
１     電波時計
１０   電波受信処理部
１１   発振回路
１２   計時回路
１３   ＣＰＵ
１４   表示部
２２   アンテナ
２３   ＲＦアンプ
２４   局部発振器
２５   混合器
２６   ＢＰＦ
２８   検波器
２９   比較器
４１   スイッチ
４２   減算器
４３   ＬＰＦ
４４   ＤＡＣ
４５   シフトレジスタ
４６   ＡＤＣ
４７   ノード
１０１ 中間周波数増幅部
１０２ オフセット除去回路
１１２ 位相遅延回路
Ａ１、Ａ２、Ａ３     ＩＦアンプ
【図１】
2011193179.tif 000003
【図２】
2011193179.tif 000004
【図３】
2011193179.tif 000005