(57)【要約】      （修正有）【課題】音声およびデータ通信システムおよびバッファ内に含められたチャンクの中で複数のチャネルのための信号を受信出来るようにする。【解決手段】各チャンクは複数のチャネルの対応するチャネルだけのためのシンボルを保持する。全フレームが受信され、復号化されるとき、復号化されるシンボルを保持するチャンクは、新しく到着するフレームに含められた新しく到着するシンボルを受信するために使用されるために空き容量ができるように受信シンボルを保持するメモリを配分する。【選択図】図５
2011010311.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのデインターリーブ器およびデコーダを含むシステムのメモリ要求を減少させる方法であって、前記システムが、複数のチャネルのための複数のシンボルを受信するように構成され、かつ取り決められる方法において、
前記シンボルを受信するために利用可能なメモリに複数のバッファを形成し、前記バッファの各々が複数のチャンクを含み、
前記複数のチャネルの少なくともいくつかのチャネルのための前記シンボルのフレーム周期の少なくとも一部を受信し、かつ前記チャンクの対応チャンクに記憶し、前記チャンクの前記対応チャンクの各々が前記チャネルの対応チャネルのみのシンボルを記憶して、
前記シンボルが前記フレーム周期の全フレーム周期中に前記チャンクに記憶された後、前記複数のチャネルの前記少なくともいくつかのためのフレーム周期中に受信された前記シンボルを復号化し、
前記チャンクが復号化された前記シンボルを記憶し、付加シンボルを受信するために利用可能な前記チャンクを形成する
工程を具備することを特徴とする方法。
【請求項２】
前記チャネルのための前記受信シンボルを記憶するための前記バッファの全容量数が、全ての前記チャネルのための前記シンボルの前記フレーム周期の２つの全フレーム周期を記憶するために必要とされる前記バッファの全容量数よりも小さいことを特徴とする請求項１記載の方法。
【請求項３】
前記フレーム周期中に受信された前記シンボルを復号化することは連続的に実行されることを特徴とする請求項１記載の方法。
【請求項４】
前記複数の前記チャネル数が８チャネルであることを特徴とする請求項１記載の方法。
【請求項５】
３８４のシンボルの全積算容量を有する多数のチャンクが、前記フレーム周期の各々中に復号化される前記チャネルの各々に対する前記付加シンボルを記憶するために利用されることを特徴とする請求項１記載の方法。
【請求項６】
前記チャンクの各々が１９２のシンボルを記憶する容量を有することを特徴とする請求項１記載の方法。
【請求項７】
少なくとも１つのデインターリーブ器およびデコーダを含み、複数のチャネルのための複数のシンボルを受信するように構成され、かつ取り決められる組合せであって、
前記シンボルを受信するために利用可能な複数のバッファ領域を含む少なくとも１つのメモリであって、前記バッファ領域の各々が複数のチャンクを含むことと、
前記複数のチャネルの少なくともいくつかのチャネルのための少なくともフレーム周期の一部中に受信される前記シンボルを受信し、かつ前記チャンクの対応チャンクに記憶する手段であって、前記チャンクの前記対応チャンクの各々が、前記チャネルの対応チャネルだけのシンボルを記憶することと、
前記複数のチャネルの前記少なくともいくつかのチャネルのための前記シンボルが前記フレーム周期の全期間中に前記チャンクに受信された後、前記複数のチャネルの少なくともいくつかのチャネルのための前記シンボルを復号化する手段と、
復号化される前記シンボルを記憶し、付加シンボルを受信するために利用可能な前記チャンクを形成する手段と、
を具備することを特徴とする組合せ。
【請求項８】
前記複数のチャネルのための前記受信の複数のシンボルを記憶するための前記バッファ領域の全容量数が、前記チャネルの全てのための前記シンボルの２つの全フレーム周期のための前記シンボルを記憶するために必要とされる前記バッファ領域の全容量数よりも小さいことを特徴とする請求項７記載の組合せ。
【請求項９】
前記復号化する手段が前記シンボルを連続的に復号化するように取り決められることを特徴とする請求項７記載の組合せ。
【請求項１０】
前記チャネル数が８チャネルであることを特徴とする請求項７記載の組合せ。
【請求項１１】
３８４のシンボルの全積算容量を有する多数のチャンクが、前記フレーム周期の各々中に復号化される前記チャネルの各々に対する前記付加シンボルを記憶するために利用されることを特徴とする請求項７記載の組合せ。
【請求項１２】
前記チャンクの各々が１９２のシンボルを記憶する容量を有することを特徴とする請求項７記載の組合せ。
【請求項１３】
複数のチャネルのための複数のシンボルを受信するように構成され、かつ取り決められる組合せであって、
前記シンボルを受信するために利用可能な複数のバッファ領域を含む少なくとも１つのメモリであって、前記バッファ領域の各々が複数のチャンクを含むことと、
少なくともフレーム周期の一部中に前記複数のチャネルの少なくともいくつかのための前記シンボルを受信するように取り決められる少なくとも１つのデインターリーブ器であって、前記少なくとも１つのデインターリーブ器が、前記受信シンボルを前記チャンクの対応チャンクに記憶するように取り決められ、前記チャンクの前記対応チャンクが、前記チャネルの対応チャネルだけのシンボルを記憶することと、
前記複数のチャネルの前記少なくともいくつかのチャネルのための前記シンボルが前記フレーム周期の全期間中に前記少なくとも１つのデインターリーブ器から前記チャンクに受信された後、前記複数のチャネルの少なくともいくつかのための前記シンボルを復号化するように取り決められるデコーダと、
復号化される前記シンボルを記憶し、付加シンボルを受信するのに利用可能な前記チャンクを形成する手段と、
を具備することを特徴とする組合せ。
【請求項１４】
前記複数のチャネルのための前記受信の複数のシンボルを記憶するための前記バッファ領域の全容量数が、前記チャネルの全てのための前記シンボルの２つの全フレーム周期前記シンボルを記憶するために必要とされる前記バッファ領域の全容量数よりも小さいことを特徴とする請求項１３記載の組合せ。
【請求項１５】
前記デコーダが前記シンボルを連続的に復号化するように取り決められることを特徴とする請求項１３記載の組合せ。
【請求項１６】
前記前記チャネル数が８チャネルであることを特徴とする請求項１３記載の組合せ。
【請求項１７】
３８４のシンボルの全積算容量を有する多数のチャンクが、前記フレーム周期の各々中に復号化される前記チャネルの各々に対する前記付加シンボルを記憶するのに利用されることを特徴とする請求項１３記載の組合せ。
【請求項１８】
前記チャンクの各々が１９２のシンボルを記憶する容量を有することを特徴とする請求項１３記載の組合せ。
【請求項１９】
制御回路構成をさらに含み、前記制御回路構成は、
少なくとも４つのビットを含むカウンタであって、第１の所定の時間間隔毎に増分されるように取り決められているカウンタと、
前記カウンタの前記少なくとも４ビットの少なくとも３ビットを受信するように取り決められるレジスタであって、前記カウンタの前記少なくとも３ビットが特定のフレーム周期を示し、前記レジスタが、第２の所定の時間毎に前記少なくとも３ビットを受信可能にされ、前記第２の所定の時間が前記第１の所定の時間よりも大きいことと、
前記少なくとも３ビットを前記レジスタと、前記デコーダによって読み込まれる少なくともチャネル数の一部の指示を行うように取り決められるＲＤチャネルインジケータと、前記デコーダからのＲＤセカンドハーフインジケータと、から受信するように取り決められる第１の連結器であって、前記ＲＤセカンドハーフインジケータが、シンボルのフレームの第１あるいは第２の半分が読み込まれるべきであるか否かの指示を与えるように取り決められることと、
前記第１の所定の時間の各々中に前記少なくとも４ビットを前記カウンタと、受信される少なくとも１つのチャネルに対応するチャネル数の指示を与えるように取り決められるＷＲチャネルインジケータと、から受信するように取り決められる第２の連結器と、
前記第１の連結器からの出力および前記第２の連結器からの出力を受信するように取り決められるマルチプレクサとを含み、前記マルチプレクサが、前記マルチプレクサに供給される信号に基づいて、前記第１の連結器からの前記受信出力および前記第２の連結器からの前記受信出力の中の１つを出力として選択するように取り決めるマルチプレクサと、
を具備することを特徴とする請求項１３記載の組合せ。
【請求項２０】
制御回路構成をさらに含み、前記制御回路構成は、
少なくとも４つのビットを含むカウンタであって、前記カウンタが、第１の所定の時間間隔毎に増分されるように取り決められていることと、
前記カウンタの前記少なくとも４ビットの少なくとも３ビットを受信するように取り決められる１の減算ブロックであって、前記カウンタの前記少なくとも３ビットが特定のフレーム周期を示すことと、
前記少なくとも３ビットを前記レジスタと、前記デコーダによって読み込まれる少なくともチャネル数の一部の指示を行うように取り決められるＲＤチャネルインジケータと、前記デコーダからのＲＤセカンドハーフインジケータと、から受信するように取り決められる第１の連結器であって、前記ＲＤセカンドハーフインジケータが、シンボルのフレームの第１あるいは第２の半分が読み込まれるべきであるか否かの指示を行うように取り決められることと、
前記少なくとも４ビットを前記第１の所定の時間の各々中に前記カウンタからと、受信される少なくとも１つのチャネルに対応するチャネル数の指示を行うように取り決められるＷＲチャネルインジケータからと、受信するように取り決められる第２の連結器と、
前記第１の連結器からの出力および前記第２の連結器からの出力を受信するように取り決められるマルチプレクサとを含み、前記マルチプレクサに供給される信号に基づいて、前記第１の連結器からの前記受信出力および前記第２の連結器からの前記受信出力の中の１つを出力として選択するように取り決めるマルチプレクサと、
を具備することを特徴とする請求項１３記載の組合せ。
【請求項２１】
フレーム番号およびチャネル番号の指示に基づいて、前記複数のバッファから読み込むべきバッファを識別する手段をさらに含むことを特徴とする請求項７記載の組合せ。
【請求項２２】
フレーム番号およびチャネル番号の指示に基づいて、前記複数のバッファから書き込むべきバッファを識別する手段をさらに含むことを特徴とする請求項７記載の組合せ。
【請求項２３】
フレーム番号およびチャネル番号の指示に基づいて、前記複数のバッファから読み込むべきバッファを識別する手段をさらに含むことを特徴とする請求項１３記載の組合せ。
【請求項２４】
フレーム番号およびチャネル番号の指示に基づいて、前記複数のバッファから書き込むべきバッファを識別する手段をさらに含むことを特徴とする請求項１３記載の組合せ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に音声およびデータの通信に関するものである。特に、本発明は、複数のチャネルを介して受信されたシンボルをデインターリーブし、復号化することに関するものである。
【背景技術】
【０００２】
周期的なシンボルのストリームは、デインターリーブ器によって受信され、受信シンボルを処理するデコーダに対する出力である。デインターリーブ器がフレーム周期中受信されたｎ個のシンボルをデインターリーブする場合、ｎ個のシンボルは、デコーダによって処理される前にデインターリーブによって受信される必要がある。典型的なビット反転のデインターリーブ器は、ｎ個のシンボルをとり、行毎に２次元テーブルに書き込み、それからｎ個のシンボルを列毎に読み込む、またその逆でもよい。結果として、デコーダがデインターリーブされたシンボルで順に作動する必要がある場合、一般的には、デインターリーブ器は、ｎ個のシンボルの殆ど全てが受信されるまで、デインターリーブ器は待たなければならない。したがって、効果的には、周期的なシンボルのストリームは、１つの場所にバッファリングされねばならないので、ｎ個のシンボルが受信されるとき、デコーダに供給される。
【０００３】
デコーダがｎ個のシンボルのバッファを処理している間、より多くのシンボルがデインターリーブ器によって受信される。したがって、デコーダによってまだ処理されなかったシンボルを上書きする可能性が存在する。公知のシステムは、受信シンボルをダブルバッファリングすることによってこの問題を解決する。
【０００４】
図１は、フレーム周期中に受信されたシンボルをデインターリーブし、復号化する公知システムにおける第１のバッファ１０および第２のバッファ２０を示し、ｎ個のシンボルは各フレーム周期中に受信されている。各バッファはｎ個のシンボルまで記憶できる。このシンボルがデインターリーブ器１５から最初に受信されるとき、ｎ個のシンボルは、例えば、第１のバッファ１０に記憶される。ｎ個のシンボルが受信された後、次に第１のバッファ１０のｎ個のシンボルはデコーダ３０によって処理される。しかしながら、デコーダ３０は、ｎ個のシンボルを復号化するが、シンボルのストリームはデインターリーブ器によって受信され続ける。デコーダが処理を完了する前にシンボルが第１のバッファ１０に記憶される場合、予め受信されたシンボルは、処理される前に上書きされる。これが生じることを防止するために、公知のシステムは、デコーダがバッファ１０のｎ個のシンボルを処理している間、ｎ個のシンボルを受信するように第２のバッファ２０を配分することによってこの問題を解決する。復号化の処理はデインターリーブ器からシンボルを受信する処理よりも速いので、ｎ個のシンボルが受信され、バッファ２０に記憶される時までに、デコーダは、再び使用可能であり、バッファ２０のシンボルは、バッファ１０がｎ個のシンボルの他のストリームを受信するように再配分されている間、デコーダによって処理できる。
【発明の概要】
【０００５】
そこで本発明は従来の技術に鑑み、デインターリーブ器からシンボルを受信し、受信されたシンボルを記憶し、受信された復号化する新規の装置を提供することを目的とする。
【０００６】
このシステムは、シンボルはフレーム周期中複数のチャネルから受信されるとき、複数のチャネルのための前のフレーム周期中に受信されたシンボルは復号化され、それによって新しいシンボルの受信のために再配分されるように復号化されるシンボルを保持するメモリに空き容量ができるように受信シンボルを保持するメモリを配分する。このシステムは、従来のダブルバッファリングシステムよりも少ないバッファ空間を要する。
【図面の簡単な説明】
【０００７】
【図１】デインターリーブ器からのシンボルの受信のためのダブルバッファリングシステムを示している。
【図２】シンボルのフレームの受信および復号化のために、より少ないメモリを要するデインターリーブ器からのシンボルの受信のためのシステムを示している。
【図３】デインターリーブ器により８つのチャネルのためのシンボルのフレームを受信する本発明の実施形態を示している。
【図４】シンボルがバッファ内のチャンクに記憶されるバッファへのシンボルの受信のためのシステムを示している。
【図５】各々のバッファが４つのチャンクに分割される６つのバッファへシンボルを受信する好ましい実施形態を示している。
【図６】図７に示される方式を実行するためのハードウェアの例を示している。
【図７】シンボルが複数のフレームにわたる複数のチャネルのために受信されるときのバッファ配分の例を示している。
【発明を実施するための形態】
【０００８】
シンボルは、時間フレームあるいは単にフレーム中に受信される。例えば、フレーム中、２０ｍｓ毎にデインターリーブ器１７からｎ個のシンボルを受信するシステムを考察する。このシステムは、１フレーム中受信されるシンボルを復号化するのに１０ｍｓかかるデコーダ３０を有する。図２に示されるように、シンボルの全部の第１のフレームが例えばｎ個のシンボルを記憶できるバッファ１２へ受信された後、デコーダは全フレームを処理できる。デコーダがバッファ１２に記憶されたシンボルを復号化する１０ｍｓ中、次のフレームのｎ／２個のシンボルが受信される。これらのｎ／２個のシンボルは、ｎ／２個のシンボルを記憶する容量を有する第２のバッファ２２に記憶できる。このフレームの残りのｎ／２個のシンボルはバッファ１２の第１あるいは第２の半分（２ｎｄ  ＨＡＬＦ）に記憶できる。バッファ１２の内容は復号化されたばかりであり、もはや保管される必要がないために、これを行うことができる。したがって、このシステムは、ｎ個のシンボルの１．５フレームを記憶できるバッファで作動できる。これは、ダブルバッファリングを実行する公知のシステムより２５％の改善である。
【０００９】
デコーダ処理が前述の例と異なる場合、記憶のための要求は変化する。例えば、シンボルのフレームが２０ｍｓ毎に受信され、デコーダ処理時間が１５ｍｓであるシステムでは、そのときデコーダがｎ個のシンボルの受信フレームを処理している間、１５／２０＊ｎあるいは０．７５＊ｎ個のシンボルが受信される。これらは、０．７５＊ｎ個のシンボルの容量を有する第２のバッファへ受信できる。この例では、バッファ空間の減少は、ダブルバッファリングを実行する従来のシステムよりたった１２．５％だけである。
【００１０】
次に、デコーダによって、ほとんどは連続的に、同時に受信され、別個に処理されるシステムを考察する。例えば、図３に示されるように、８つの異なるチャネルからシンボルの８つのストリームがデインターリーブ器４０に別個に入力され、ひとまとめにしてバッファ６０と示されているバッファにバッファリングされるが、単一デコーダ３０が全て８つのストリームを連続して処理するために使用される。フレームは２０ｍｓと仮定するならば、デコーダは、わずか２０／８＝２．５ｍｓにすぎないフレーム中に受信された８つのストリームの各々の処理を完了しなければならない。したがって、次に第１のフレーム中、８＊ｎ個のシンボルが受信され、８つのバッファに記憶される。各バッファはｎ個のシンボルを記憶する。これは、例えば、図４のバッファＢ１〜Ｂ８であってもよい。バッファＢ１はチャネル１に対するシンボル、バッファＢ２はチャネル２にシンボル、バッファＢ３はチャネル３に対するシンボル等を記憶する。デコーダが第１のチャネルを処理している間、第９のバッファ、例えば、サイズｎのバッファＢ９に記憶できるｎ／８個のシンボルが各チャネルに対して受信される。しかしながら、デコーダは１つのチャネルに対するシンボルの１フレームの処理を完了したために、バッファＢ１のｎ個のメモリロケーションは、自由に利用できるようになり、そのときデコーダが次のチャネルを処理している間、ｎ個のシンボルを受信するために使用することができる。デコーダが第２のチャネルを処理している間、ｎ／８個のシンボルは、各チャネルに対して受信され、例えばバッファＢ１に記憶される。一旦デコーダがＢ８に記憶された第８のチャネルのシンボルを終了されると、バッファＢ１〜Ｂ７およびＢ９は容量が一杯にされる。しかしながら、各バッファは単一チャネルのシンボルを含まない。チャネルはｎ／８個のシンボルサイズ部分、すなわちチャンクに受信されるために、チャネルのためのデータは、８つのバッファにわたって広がった８つのこのようなチャンクに含まれる。したがって、この点で、バッファＢ１〜Ｂ７およびＢ９の各々は８つのチャネルの各々に対してシンボルを含み、各チャネルのシンボルは、各バッファの８つのチャンクの１つに記憶される。デコーダはチャネルを処理するので、新しいシンボルが利用できるようになるとき、新しいシンボルは、チャンクに受信され、記憶される。このシナリオを使用すると、ダブルバッファリングを使用する場合に必要である１６＊ｎの代わりに、９＊ｎ個のシンボルの記憶をバッファリングすることを必要とするだけであり、それによってダブルバッファリングシステムよりも４３．７５％少ないメモリを必要とする。この際の難点は、このシステムが９＊８、すなわち７２個のバッファを実際に管理することである。
【００１１】
「リソース配分器」は、シンボル記憶のために使用されるチャンクを配分するために使用できる。デコーダはシンボルの処理を（チャネル毎あるいはチャンク毎のいずれかに基づいて）完了すると、デコーダは、復号化シンボルを記憶するチャンクの空き容量ができるので、復号化シンボルはリソース配分器によって再使用されてもよい。このシステムがチャネル毎フレーム毎にｘ個のチャネルおよびｎ個のシンボルを使用する場合、メモリのｘ＊（ｘ＋１）個のチャンクが利用可能でなければならない。リソース配分器は、各ビットの０が対応する利用可能なチャンクを示し、各ビットの１が対応する使用済チャンクを示すｘ＊（ｘ＋１）ビットマップを利用できる。したがって、チャンクが配分されるときは常に、第１の自由に利用できるチャンクが備えられ、ビットマップのチャンクの対応するビットはセットされる。チャンクが空けられるときは常に、ビットマップのチャンクの対応するビットは０にリセットされる。
【００１２】
好ましい実施形態はよく知られている標準規格であるＩＳ９５Ｂに裏付けを与える。ＩＳ９５Ｂは、１９９７年１１月１８日付のＴＩＡ／ＥＩＡ−９５として公知の「デュアルモード広域スペクトル拡散セルラシステムのためのＴＲ４５移動局−基地局互換性標準（Ｂａｌｌｏｔ  Ｖｅｒｓｉｏｎ，ＴＩＡ／ＥＩＡ／ＳＰ）に示され、参照してここに組み込まれている。
【００１３】
本実施形態は、基本チャネルおよび７つの補足チャネルを含んでいる。基本チャネルは、補足チャネルの各々よりも復号化するのに長く時間がかかる。フレーム毎に３８４のシンボルの最大８チャネル数がデインターリーブ器によって受信される。したがって、簡単にするために、３８４のシンボルはフレーム中の各チャネルに対して受信されると仮定する。
【００１４】
各復号化チャネルは３８４のシンボルのための記憶空間を空きにする。チャンクサイズが１９２のシンボルであり、バッファサイズが４つのチャンクである場合、４つのバッファ、すなわち１６のチャンクは８つのチャネルのシンボルの１フレームを記憶するために必要である。基本チャネルを復号化する間、データは、８つの付加チャンクに記憶できるが、２つのチャンクはチャネルを復号化した後、空き容量ができる。この方式は、４，６０８のシンボルを記憶するために十分なメモリの２４個のチャンクを必要とする。必要とされる実際のバッファ数は６つであり、各々は図５に示されるように４つのチャンクを有する。
【００１５】
図７は、いかにバッファが上記の方式を使用して配分されるかを説明するのに役立つ。上記に説明されるように、各バッファは、４つのチャンクに分割され、各々は１９２のシンボル容量を有する。まずに、フレーム０の第１の半分（１ｓｔ  ＨＡＬＦ）、チャネル０〜３および４〜７は、バッファＢ０′およびＢ１′のそれぞれに受信される。すなわち、フレーム０の第１の半分、チャネル０〜３は、４つのチャンク、それぞれ、すなわちバッファＢ０′に記憶され、フレーム０の第１の半分、チャネル４〜７は、４つのチャンク、それぞれ、すなわちバッファＢ１′に記憶される。
【００１６】
次に、フレーム０の第２の半分、チャネル０〜３は、４つのチャンク、それぞれ、すなわちバッファＢ２′に記憶され、フレーム０の第２の半分、チャネル４〜７は４つのチャンク、それぞれ、すなわちバッファＢ３′に記憶される。シンボルのフレームが完全に受信された後、シンボルのフレームを復号化できる。したがって、フレーム１が受信されるとき、フレーム１の第１の半分、すなわちチャネル０〜３および４〜７は、バッファＢ４′およびＢ５′のそれぞれに記憶されるのに対して、フレーム０、チャネル０〜３は復号化され、バッファＢ０′およびＢ２′に空き容量ができる。フレーム１の第２の半分が受信されるとき、チャネル０〜３の第２の半分は、新しい使用可能なバッファＢ０′に記憶され、チャネル４〜７の第２の半分は新しい使用可能なバッファＢ２′に記憶される。同時にフレーム０の第１および第２の半分、チャネル４〜７は復号化され、バッファＢ１′およびＢ３′に空き容量ができる。
【００１７】
フレーム２中、チャネル０〜３および４〜７に対するシンボルの第１の半フレームは、バッファＢ１′およびＢ３′のそれぞれに記憶されるのに対して、フレーム１の第１および第２の半分、チャネル０〜３は復号化され、バッファＢ０′およびＢ４′に空きの容量ができる。次に、フレーム２の第２の半分、チャネル０〜３および４〜７は、バッファＢ４およびＢ０、それぞれに受信されるのに対してフレーム１、チャネル４〜７は復号化され、Ｂ２′およびＢ５′に空き容量ができる。
【００１８】
フレーム３の第１の半分、チャネル０〜３および４〜７は受信されるとき、このチャネルは、バッファＢ５′およびＢ２′、それぞれに記憶されるのに対して、フレーム２、チャネル０〜３は復号化され、バッファＢ１′およびＢ４′に空き容量ができる。フレーム３の第２の半分、チャネル０〜３および４〜７が受信されるとき、これらのチャネルは、それぞれバッファＢ１′およびＢ４′に記憶されるのに対して、フレーム２、チャネル４〜７は、復号化され、バッファＢ０′およびＢ３′に空き容量ができる。
【００１９】
フレーム４の第１の半分、チャネル０〜３および４〜７は受信されるとき、これらのチャネルはバッファＢ３′およびＢ０′、それぞれに記憶されるのに対して、フレーム３、チャネル０〜３は復号化され、バッファＢ１′およびＢ５′に空き容量ができる。フレーム４の第２の半分、チャネル０〜３および４〜７は受信されるとき、これらのチャネルは、それぞれバッファＢ５′およびＢ１′に記憶されるのに対して、フレーム３、チャネル４〜７は復号化され、バッファＢ２′およびバッファＢ４′に空き容量ができる。
【００２０】
フレーム５の第１の半分、チャネル０〜３および４〜７が受信されるとき、これらのチャネルは、バッファＢ２′およびＢ４′、それぞれに記憶されるのに対して、フレーム４、チャネル０〜３は復号化され、バッファＢ３′およびＢ５′に空き容量ができる。フレーム５の第２の半分、チャネル０〜３および４〜７が受信されるとき、これらのチャネルは、それぞれ、Ｂ３′およびＢ５′に記憶されるのに対して、フレーム４、チャネル４〜７は復号化され、バッファＢ０′およびＢ１′に空き容量ができる。
【００２１】
フレーム６の第１の半分、チャネル０〜３および４〜７が受信されるとき、これらのチャネルは、バッファＢ０′およびＢ１′、それぞれに記憶されるのに対して、フレーム５、チャネル０〜３は復号化され、バッファＢ２′およびＢ３′に空き容量ができる。フレーム６の第２の半分、チャネル０〜３および４〜７が受信されるとき、これらのチャネルは、それぞれ、バッファＢ２′およびＢ３′に記憶されるのに対して、フレーム５、チャネル４〜７は復号化され、バッファＢ４′およびＢ５′に空き容量ができる。フレーム６のパターンがデータの前のフレームが受信されたと推定することを除いて、フレーム６に対するバッファ配分パターンはフレーム０に対するパターンの反復であることに注目する。
【００２２】
図７を検討することから分かるように、例えば、１０ｍｓ毎に増分される４ビットカウンタを保有する場合、およびシンボルがチャネル０〜３あるいは４〜７のためのものであるか否かを知っている場合、どのバッファにシンボルを記憶するかを容易に決定できる。
【００２３】
同様に、図７から分かるように、例えば、１０ｍｓ毎に増分される４ビットカウンタを保有する場合、シンボルがチャネル０〜３あるいは４〜７のためのものであるか否かを知っている場合、およびチャネルセットに対するフレームの第１あるいは第２の半分を読み込むべきであるか否かを知っている場合にどのバッファがデコーダによって読み込まれるべきである容易に決定することができる。
【００２４】
上記に示されるように、チャネルセット（０〜３あるいは４〜７）を知ることに基づいてどのバッファから読み込むかあるいはどのバッファに書き込むか、読み込み動作あるいは書き込み動作が実行されるべきであるか否か、および第１あるいは第２の半分のフレームがバッファに受信されるべきであるかあるいはバッファから読み込まれるべきであるか否か、を容易に決定することができる。当業者は、メモリ装置において図７をどのように表現するか、および前述の入力に基づいてどのバッファにアクセスするかの指示を行うかを知ることができる。
【００２５】
図６は、どのバッファから読み込まれるかおよびどのバッファにシンボルの半分フレームを記憶するかを決定するために必要とされる前述の情報を供給するハードウェアの例である。例えば、カウンタ７１は４ビットモジュロ１２カウンタである。イネーブル信号は、カウンタ７１を半フレーム時間周期毎に増分させるように１０ｍｓ毎にセットされる。したがって、カウンタ７１は、０〜１１の範囲内で１０ｍｓ毎に増分する。カウンタ７１の３つの最上位ビットは、カウンタ７１が増分される直前に２０ｍｓ毎にレジスタ７３にラッチされる。したがって、レジスタ７３は前のフレーム番号を保持する。
【００２６】
連結器９５は、フレーム番号を示すレジスタ７３の３ビット出力を受信する。ＲＤチャネルは、復号化されるチャネルの経過を追跡するためにデコーダによって使用されるカウンタ（図示せず）からの１ビット信号である。ＲＤチャネルが０である場合、チャネル０〜３が指示され、そうでない場合は、チャネル４〜７が指示される。ＲＤセカンドハーフは、シンボルのフレームの第１あるいは第２の半分が読み込まれるべきであるか否かを示すデコーダからの１ビットの信号である。連結器９５は、３つの入力を受信し、この入力を連結してマルチプレクサ（ＭＵＸ）７５に供給される５ビット出力になる。マルチプレクサ７５に供給されるＲＥＡＤ信号が１である場合、連結器９５の出力はマルチプレクサ７５から出力である。
【００２７】
連結器９３はカウンタ７１から４ビット信号を受信する。記憶されるべき情報がチャネル０〜３（値０）あるいは４〜７（値１）に関するものであるか否かを示す１ビットの信号のＷＲチャネルは、連結器９３への入力である。ＷＲチャネルは、３ビットのチャネルＩＤ番号の最上位ビットから得られる。２つの信号は、連結器９３によって連結され、５ビット信号としてマルチプレクサ７５に出力される。マルチプレクサ７５は、ＲＥＡＤ信号が０である場合、５ビット信号を出力する。
【００２８】
容易に分かるように、ＲＥＡＤがローであるならば、バッファへの書き込み動作を示す。カウンタ７１が００１１であり、ＷＲチャネルがハイ、すなわち１であるならば、連結器９３の出力は、フレーム１の第２の半フレームおよびチャネルセット４〜７を示す。したがって、フレーム１のチャネル４〜７に対するシンボルの第２の半フレームがバッファ２′に記憶されるべきであることを決定できる（図７を参照）。
【００２９】
同様に、レジスタ７３は値００１を有すると仮定すると、ＲＤセカンドハーフは、ハイすなわち１であり、ＲＥＡＤが１であり、読み込み動作を示し、ＲＤチャネルはハイである。連結器９５の出力は、フレーム１の第２の半分およびチャネルセット４〜７を示す。バッファ３′は読み込まれるべきであることを容易に決定できる。
【００３０】
好ましくは、図６のレジスタ７３は、「１の減算」ブロックである。本実施形態では、カウンタ７１の上部３ビットは、「１の減算」ブロックに入り、「１の減算」の出力は単に１よりも小さい入力値である。しかしながら、カウンタ７１の上部３ビットは０〜５の範囲にあるために、「１の減算」ブロックの出力は−１から４までの範囲にあることに注目することは重要である。したがって、「１の減算」ブロックの値−１は値５にマッピングされねばならない。そうでない場合は、特にこの他の実施形態は図６に示される実施形態に同一である。
【００３１】
本発明は、現在最も実際的であり、好ましい実施形態であるとみなされるものに関して説明されているが、本発明は開示された実施形態に限定されないで、一方、添付された特許請求の範囲の精神および範囲内に含まれる様々な修正および等価の装置を保護することを目的としていることは理解されるべきである。さらに、本発明は、シンボルを記憶するためにバッファを使用するが、バッファは単一のメモリあるいは複数のメモリの一部であってもよい。さらに、バッファは、少なくとも１つのデインターリーブ器内あるいはデインターリーブ器から離れた１つあるいはそれ以上のメモリに含めてもよい。
【符号の説明】
【００３２】
７１  カウンタ
７３  レジスタ
７５  マルチプレクサ
９３  連結器
９５  連結器
【図１】
2011010311.tif 000003
【図２】
2011010311.tif 000004
【図３】
2011010311.tif 000005
【図４】
2011010311.tif 000006
【図５】
2011010311.tif 000007
【図６】
2011010311.tif 000008
【図７】
2011010311.tif 000009
【手続補正書】
【提出日】平成22年8月9日(2010.8.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システムでのメモリ要求を減少させる方法であって、
第１の複数のチャネルに関連する第１の複数のシンボルを受信し、
前記第１の複数のシンボルを、メモリ内の少なくとも１つのバッファにある複数のチャンクに記憶し、
一部の前記複数のチャンクに関連する一部の前記第１の複数のシンボルを復号化し、
第２の複数のチャネルに関連する第２の複数のシンボルを受信し、
前記第２の複数のシンボルを、復号化されている前記一部の前記第１の複数のシンボルに関連する前記一部の前記複数のチャンクに記憶する方法。
【請求項２】
一部の前記第１の複数のシンボルを復号化することは、前記第１の複数のシンボルの受信された順序にしたがって、連続的に実行される請求項１の方法。
【請求項３】
前記第１の複数のシンボルを記憶する前に、前記第１の複数のシンボルをデインターリーブすることをさらに具備する請求項１の方法。
【請求項４】
前記デインターリーブすることは、ビット反転のデインターリーバによって行われる請求項３の方法。
【請求項５】
前記第１の複数のシンボルを記憶することは、記憶に関する前記複数のチャンクを決定するためにカウンタを使用する請求項１の方法。
【請求項６】
前記第２の複数のシンボルを記憶することは、記憶に関する前記一部の前記複数のチャンクを決定するために前記カウンタを使用する請求項５の方法。
【請求項７】
システムでのメモリ要求を減少させる装置であって、
第１の複数のチャネルに関連する第１の複数のシンボルを受信するデインターリーバと、
前記第１の複数のシンボルを、複数のチャンクに記憶する前記複数のチャンクを有する少なくとも１つのバッファと、
一部の前記複数のチャンクに関連する一部の前記第１の複数のシンボルを復号化するデコーダと、を具備し、
前記デインターリーバは、第２の複数のチャネルに関連する第２の複数のシンボルを受信し、
前記少なくとも１つのバッファは、前記第２の複数のシンボルを、復号化されている前記一部の前記第１の複数のシンボルに関連する前記一部の前記複数のチャンクに記憶するためのものである装置。
【請求項８】
前記デコーダは、前記第１の複数のシンボルの受信された順序にしたがって、連続的に一部の前記第１の複数のシンボルを復号化する請求項７の装置。
【請求項９】
前記第１の複数のシンボルを記憶する前に、前記第１の複数のシンボルをデインターリーブするデインターリーバをさらに具備する請求項７の装置。
【請求項１０】
前記デインターリーバは、ビット反転のデインターリーバである請求項９の装置。
【請求項１１】
前記少なくとも１つのバッファは、前記第１の複数のシンボルの記憶に関する前記複数のチャンクを決定するためにカウンタを使用する請求項７の装置。
【請求項１２】
前記少なくとも１つのバッファは、前記第２の複数のシンボルの記憶に関する前記一部の前記複数のチャンクを決定するために前記カウンタを使用する請求項１１の装置。
【請求項１３】
前記少なくとも１つのバッファは、メモリの一部である請求項７の装置。
【請求項１４】
システムでのメモリ要求を減少させる装置であって、
第１の複数のチャネルに関連する第１の複数のシンボルを受信する手段と、
前記第１の複数のシンボルを、メモリ内の少なくとも１つのバッファにある複数のチャンクに記憶する手段と、
一部の前記複数のチャンクに関連する一部の前記第１の複数のシンボルを復号化する手段と、
第２の複数のチャネルに関連する第２の複数のシンボルを受信する手段と、
前記第２の複数のシンボルを、復号化されている前記一部の前記第１の複数のシンボルに関連する前記一部の前記複数のチャンクに記憶する手段と、を具備する装置。
【請求項１５】
一部の前記第１の複数のシンボルを復号化する手段は、前記第１の複数のシンボルの受信された順序にしたがって、連続的に復号化することを実行する請求項１４の装置。
【請求項１６】
前記第１の複数のシンボルを記憶する前に、前記第１の複数のシンボルをデインターリーブする手段をさらに具備する請求項１４の装置。
【請求項１７】
前記第１の複数のシンボルを記憶する手段は、記憶に関する前記複数のチャンクを決定するためにカウンタを使用する請求項１４の装置。
【請求項１８】
前記第２の複数のシンボルを記憶することは、記憶に関する前記一部の前記複数のチャンクを決定するために前記カウンタを使用する請求項１７の装置。
【請求項１９】
コンピュータプログラムを記憶するコンピュータ読取可能な媒体であって、前記コンピュータプログラムの実行は、
第１の複数のチャネルに関連する第１の複数のシンボルを受信し、
前記第１の複数のシンボルを、メモリ内の少なくとも１つのバッファにある複数のチャンクに記憶し、
一部の前記複数のチャンクに関連する一部の前記第１の複数のシンボルを復号化し、
第２の複数のチャネルに関連する第２の複数のシンボルを受信し、
前記第２の複数のシンボルを、復号化されている前記一部の前記第１の複数のシンボルに関連する前記一部の前記複数のチャンクに記憶する、ためである媒体。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
本発明は、現在最も実際的であり、好ましい実施形態であるとみなされるものに関して説明されているが、本発明は開示された実施形態に限定されないで、一方、添付された特許請求の範囲の精神および範囲内に含まれる様々な修正および等価の装置を保護することを目的としていることは理解されるべきである。さらに、本発明は、シンボルを記憶するためにバッファを使用するが、バッファは単一のメモリあるいは複数のメモリの一部であってもよい。さらに、バッファは、少なくとも１つのデインターリーブ器内あるいはデインターリーブ器から離れた１つあるいはそれ以上のメモリに含めてもよい。
以下、出願当初の請求項を付記する。  
（１）  少なくとも１つのデインターリーブ器およびデコーダを含むシステムのメモリ要求を減少させる方法であって、前記システムが、複数のチャネルのための複数のシンボルを受信するように構成され、かつ取り決められる方法において、
前記シンボルを受信するために利用可能なメモリに複数のバッファを形成し、前記バッファの各々が複数のチャンクを含み、
前記複数のチャネルの少なくともいくつかのチャネルのための前記シンボルのフレーム周期の少なくとも一部を受信し、かつ前記チャンクの対応チャンクに記憶し、前記チャンクの前記対応チャンクの各々が前記チャネルの対応チャネルのみのシンボルを記憶して、
前記シンボルが前記フレーム周期の全フレーム周期中に前記チャンクに記憶された後、前記複数のチャネルの前記少なくともいくつかのためのフレーム周期中に受信された前記シンボルを復号化し、
前記チャンクが復号化された前記シンボルを記憶し、付加シンボルを受信するために利用可能な前記チャンクを形成する
工程を具備することを特徴とする方法。  
（２）  前記チャネルのための前記受信シンボルを記憶するための前記バッファの全容量数が、全ての前記チャネルのための前記シンボルの前記フレーム周期の２つの全フレーム周期を記憶するために必要とされる前記バッファの全容量数よりも小さいことを特徴とする（１）記載の方法。  
（３）  前記フレーム周期中に受信された前記シンボルを復号化することは連続的に実行されることを特徴とする（１）記載の方法。  
（４）  前記複数の前記チャネル数が８チャネルであることを特徴とする（１）記載の方法。  
（５）  ３８４のシンボルの全積算容量を有する多数のチャンクが、前記フレーム周期の各々中に復号化される前記チャネルの各々に対する前記付加シンボルを記憶するために利用されることを特徴とする（１）記載の方法。  
（６）  前記チャンクの各々が１９２のシンボルを記憶する容量を有することを特徴とする（１）記載の方法。  
（７）  少なくとも１つのデインターリーブ器およびデコーダを含み、複数のチャネルのための複数のシンボルを受信するように構成され、かつ取り決められる組合せであって、
前記シンボルを受信するために利用可能な複数のバッファ領域を含む少なくとも１つのメモリであって、前記バッファ領域の各々が複数のチャンクを含むことと、
前記複数のチャネルの少なくともいくつかのチャネルのための少なくともフレーム周期の一部中に受信される前記シンボルを受信し、かつ前記チャンクの対応チャンクに記憶する手段であって、前記チャンクの前記対応チャンクの各々が、前記チャネルの対応チャネルだけのシンボルを記憶することと、
前記複数のチャネルの前記少なくともいくつかのチャネルのための前記シンボルが前記フレーム周期の全期間中に前記チャンクに受信された後、前記複数のチャネルの少なくともいくつかのチャネルのための前記シンボルを復号化する手段と、
復号化される前記シンボルを記憶し、付加シンボルを受信するために利用可能な前記チャンクを形成する手段と、
を具備することを特徴とする組合せ。  
（８）  前記複数のチャネルのための前記受信の複数のシンボルを記憶するための前記バッファ領域の全容量数が、前記チャネルの全てのための前記シンボルの２つの全フレーム周期のための前記シンボルを記憶するために必要とされる前記バッファ領域の全容量数よりも小さいことを特徴とする（７）記載の組合せ。  
（９）  前記復号化する手段が前記シンボルを連続的に復号化するように取り決められることを特徴とする（７）記載の組合せ。  
（１０）  前記チャネル数が８チャネルであることを特徴とする（７）記載の組合せ。
（１１）  ３８４のシンボルの全積算容量を有する多数のチャンクが、前記フレーム周期の各々中に復号化される前記チャネルの各々に対する前記付加シンボルを記憶するために利用されることを特徴とする（７）記載の組合せ。  
（１２）  前記チャンクの各々が１９２のシンボルを記憶する容量を有することを特徴とする（７）記載の組合せ。  
（１３）  複数のチャネルのための複数のシンボルを受信するように構成され、かつ取り決められる組合せであって、
前記シンボルを受信するために利用可能な複数のバッファ領域を含む少なくとも１つのメモリであって、前記バッファ領域の各々が複数のチャンクを含むことと、
少なくともフレーム周期の一部中に前記複数のチャネルの少なくともいくつかのための前記シンボルを受信するように取り決められる少なくとも１つのデインターリーブ器であって、前記少なくとも１つのデインターリーブ器が、前記受信シンボルを前記チャンクの対応チャンクに記憶するように取り決められ、前記チャンクの前記対応チャンクが、前記チャネルの対応チャネルだけのシンボルを記憶することと、
前記複数のチャネルの前記少なくともいくつかのチャネルのための前記シンボルが前記フレーム周期の全期間中に前記少なくとも１つのデインターリーブ器から前記チャンクに受信された後、前記複数のチャネルの少なくともいくつかのための前記シンボルを復号化するように取り決められるデコーダと、
復号化される前記シンボルを記憶し、付加シンボルを受信するのに利用可能な前記チャンクを形成する手段と、
を具備することを特徴とする組合せ。  
（１４）  前記複数のチャネルのための前記受信の複数のシンボルを記憶するための前記バッファ領域の全容量数が、前記チャネルの全てのための前記シンボルの２つの全フレーム周期前記シンボルを記憶するために必要とされる前記バッファ領域の全容量数よりも小さいことを特徴とする（１３）記載の組合せ。  
（１５）  前記デコーダが前記シンボルを連続的に復号化するように取り決められることを特徴とする（１３）記載の組合せ。  
（１６）  前記前記チャネル数が８チャネルであることを特徴とする（１３）記載の組合せ。  
（１７）  ３８４のシンボルの全積算容量を有する多数のチャンクが、前記フレーム周期の各々中に復号化される前記チャネルの各々に対する前記付加シンボルを記憶するのに利用されることを特徴とする（１３）記載の組合せ。  
（１８）  前記チャンクの各々が１９２のシンボルを記憶する容量を有することを特徴とする（１３）記載の組合せ。  
（１９）  制御回路構成をさらに含み、前記制御回路構成は、
少なくとも４つのビットを含むカウンタであって、第１の所定の時間間隔毎に増分されるように取り決められているカウンタと、
前記カウンタの前記少なくとも４ビットの少なくとも３ビットを受信するように取り決められるレジスタであって、前記カウンタの前記少なくとも３ビットが特定のフレーム周期を示し、前記レジスタが、第２の所定の時間毎に前記少なくとも３ビットを受信可能にされ、前記第２の所定の時間が前記第１の所定の時間よりも大きいことと、
前記少なくとも３ビットを前記レジスタと、前記デコーダによって読み込まれる少なくともチャネル数の一部の指示を行うように取り決められるＲＤチャネルインジケータと、前記デコーダからのＲＤセカンドハーフインジケータと、から受信するように取り決められる第１の連結器であって、前記ＲＤセカンドハーフインジケータが、シンボルのフレームの第１あるいは第２の半分が読み込まれるべきであるか否かの指示を与えるように取り決められることと、
前記第１の所定の時間の各々中に前記少なくとも４ビットを前記カウンタと、受信される少なくとも１つのチャネルに対応するチャネル数の指示を与えるように取り決められるＷＲチャネルインジケータと、から受信するように取り決められる第２の連結器と、
前記第１の連結器からの出力および前記第２の連結器からの出力を受信するように取り決められるマルチプレクサとを含み、前記マルチプレクサが、前記マルチプレクサに供給される信号に基づいて、前記第１の連結器からの前記受信出力および前記第２の連結器からの前記受信出力の中の１つを出力として選択するように取り決めるマルチプレクサと、
を具備することを特徴とする（１３）記載の組合せ。  
（２０）  制御回路構成をさらに含み、前記制御回路構成は、
少なくとも４つのビットを含むカウンタであって、前記カウンタが、第１の所定の時間間隔毎に増分されるように取り決められていることと、
前記カウンタの前記少なくとも４ビットの少なくとも３ビットを受信するように取り決められる１の減算ブロックであって、前記カウンタの前記少なくとも３ビットが特定のフレーム周期を示すことと、
前記少なくとも３ビットを前記レジスタと、前記デコーダによって読み込まれる少なくともチャネル数の一部の指示を行うように取り決められるＲＤチャネルインジケータと、前記デコーダからのＲＤセカンドハーフインジケータと、から受信するように取り決められる第１の連結器であって、前記ＲＤセカンドハーフインジケータが、シンボルのフレームの第１あるいは第２の半分が読み込まれるべきであるか否かの指示を行うように取り決められることと、
前記少なくとも４ビットを前記第１の所定の時間の各々中に前記カウンタからと、受信される少なくとも１つのチャネルに対応するチャネル数の指示を行うように取り決められるＷＲチャネルインジケータからと、受信するように取り決められる第２の連結器と、
前記第１の連結器からの出力および前記第２の連結器からの出力を受信するように取り決められるマルチプレクサとを含み、前記マルチプレクサに供給される信号に基づいて、前記第１の連結器からの前記受信出力および前記第２の連結器からの前記受信出力の中の１つを出力として選択するように取り決めるマルチプレクサと、
を具備することを特徴とする（１３）記載の組合せ。  
（２１）  フレーム番号およびチャネル番号の指示に基づいて、前記複数のバッファから読み込むべきバッファを識別する手段をさらに含むことを特徴とする（７）記載の組合せ。  
（２２）  フレーム番号およびチャネル番号の指示に基づいて、前記複数のバッファから書き込むべきバッファを識別する手段をさらに含むことを特徴とする（７）記載の組合せ。  
（２３）  フレーム番号およびチャネル番号の指示に基づいて、前記複数のバッファから読み込むべきバッファを識別する手段をさらに含むことを特徴とする（１３）記載の組合せ。  
（２４）  フレーム番号およびチャネル番号の指示に基づいて、前記複数のバッファから書き込むべきバッファを識別する手段をさらに含むことを特徴とする（１３）記載の組合せ。
【外国語明細書】
2011010311000001.pdf