(57)【要約】【課題】高性能な半導体装置及びその製造方法を提供する。【解決手段】本発明の一態様は、Ｓｉ基板１ａ上に形成された絶縁層１ｂと、前記絶縁層上に形成された第１のＳＯＩ層１ｃと、前記第１のＳＯＩ層により形成されたバックゲート電極１ｃ'と、前記バックゲート電極上に形成されたバックゲート絶縁層７ａと、前記バックゲート絶縁層上に形成された第２のＳＯＩ層３と、前記第２のＳＯＩ層上に形成されたフロントゲート絶縁層と、前記フロントゲート絶縁層上に形成されたフロントゲート電極１０と、前記第２のＳＯＩ層に形成されたソース領域及びドレイン領域それぞれの不純物層と、前記バックゲート電極に電気的に接続された第１の配線１６ａと、前記フロントゲート電極に電気的に接続された第２の配線１６ｂと、を具備することを特徴とする半導体装置である。【選択図】図６
2011138876.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板上に形成された絶縁層と、
前記絶縁層上に形成された第１のＳＯＩ層と、
前記第１のＳＯＩ層により形成されたバックゲート電極と、
前記バックゲート電極上に形成されたバックゲート絶縁層と、
前記バックゲート絶縁層上に形成された第２のＳＯＩ層と、
前記第２のＳＯＩ層上に形成されたフロントゲート絶縁層と、
前記フロントゲート絶縁層上に形成されたフロントゲート電極と、
前記第２のＳＯＩ層に形成されたソース領域及びドレイン領域それぞれの不純物層と、
前記バックゲート電極に電気的に接続された第１の配線と、
前記フロントゲート電極に電気的に接続された第２の配線と、
を具備することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記絶縁層上に形成され、前記第１のＳＯＩ層と分離して形成された第３のＳＯＩ層と、
前記第３のＳＯＩ層上にゲート絶縁層を介して形成されたゲート電極と、
前記第３のＳＯＩ層に形成されたソース領域及びドレイン領域それぞれの不純物層と、
を具備することを特徴とする半導体装置。
【請求項３】
Ｓｉ基板、絶縁層、第１のＳＯＩ層の順に積層されたＳＯＩ基板を用意し、
前記第１のＳＯＩ層上にエピタキシャル成長法によってＳｉＧｅ層を形成し、
前記ＳｉＧｅ層上にエピタキシャル成長法によってＳｉ層を形成し、
前記Ｓｉ層上にストッパ層を形成し、
前記ストッパ層上に第１のマスク層を形成し、
前記第１のマスク層をマスクとして前記ストッパ層、前記Ｓｉ層及び前記ＳｉＧｅ層をエッチングすることにより前記第１のＳＯＩ層を露出させ、
前記第１のマスク層を除去し、
前記ストッパ層、前記Ｓｉ層及び前記ＳｉＧｅ層を覆い且つ前記第１のＳＯＩ層上に支持体層を形成し、
前記支持体層上に第２のマスク層を形成し、
前記第２のマスク層をマスクとして前記支持体層、前記ストッパ層、前記Ｓｉ層、前記ＳｉＧｅ層及び前記第１のＳＯＩ層をエッチングすることにより、前記第１のＳＯＩ層からなるバックゲート電極を形成すると共に、前記バックゲート電極上に前記支持体層によって前記Ｓｉ層を支持しながら前記Ｓｉ層及び前記ＳｉＧｅ層それぞれの側面を露出させ、
前記第２のマスク層を除去し、
前記ＳｉＧｅ層を除去することにより、前記Ｓｉ層と前記バックゲート電極との間に空隙を形成し、
前記空隙によって露出した前記Ｓｉ層及び前記バックゲート電極を熱酸化することにより、前記Ｓｉ層と前記バックゲート電極との間にバックゲート絶縁層を形成し、
前記支持体層、前記ストッパ層、前記Ｓｉ層、前記バックゲート絶縁層及び前記バックゲート電極を覆い且つ前記絶縁層上に埋め込み絶縁層を形成し、
前記ストッパ層をストッパとして前記埋め込み絶縁層及び前記支持体層を研磨により除去し、
前記ストッパ層を除去することにより前記Ｓｉ層を露出させ、
前記Ｓｉ層上にフロントゲート絶縁層を形成し、
前記フロントゲート絶縁層上にフロントゲート電極を形成し、
前記フロントゲート電極をマスクとして不純物イオンを導入することにより前記Ｓｉ層にソース領域及びドレイン領域それぞれの不純物層を形成し、
前記フロントゲート電極、前記Ｓｉ層、前記埋め込み絶縁層及び前記支持体層の上に層間絶縁膜を形成し、
前記層間絶縁膜及び前記支持体層に、前記バックゲート電極上に位置する第１のコンタクトホール及び前記フロントゲート電極上に位置する第２のコンタクトホールを形成し、
前記第１のコンタクトホール内及び前記層間絶縁膜上に第１の配線を形成すると共に、前記第２のコンタクトホール内及び前記層間絶縁膜上に第２の配線を形成することを特徴とする半導体装置の製造方法。
【請求項４】
請求項３において、
前記第２のマスク層をマスクとしてエッチングする際に、前記第１のＳＯＩ層からなるバックゲート電極を形成すると共に、前記第１のＳＯＩ層からなり且つ前記バックゲート電極と分離された第２のＳＯＩ層を形成し、
前記ストッパ層を除去することにより前記Ｓｉ層を露出させた後に、前記第２のＳＯＩ層上に位置する前記支持体層を除去することにより前記第２のＳＯＩ層を露出させ、
前記フロントゲート絶縁層を形成する際に、前記第２のＳＯＩ層上にゲート絶縁層を形成し、
前記フロントゲート電極を形成する際に、前記ゲート絶縁層上にゲート電極を形成し、
前記フロントゲート電極をマスクとして不純物イオンを導入する際に、前記第２のＳＯＩ層にソース領域及びドレイン領域それぞれの不純物層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、ＳＯＩ(silicon on insulator)構造を持つ電界効果型トランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力且つ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。
【０００３】
ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられているが、いずれも製造方法が特殊であり、通常のＣＭＯＳプロセスでは作ることができない。
【０００４】
一方、バルクシリコンウエハから通常のＣＭＯＳプロセスでＳＯＩ構造を作る方法であるＳＢＳＩ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｂｏｎｄｉｎｇ  Ｓｉｌｉｃｏｎ  Ｉｓｌａｎｄ）法が知られている（例えば特許文献１及び非特許文献１参照）。
【０００５】
これらの特許文献１及び非特許文献１に開示された方法は以下のとおりである。
図１７〜図２０は、ＳＢＳＩ法によってＳＯＩ構造を作製する方法を示すものであり、各図の（Ａ）は平面図であり、（Ｂ）は断面図である。
【０００６】
Ｓｉ基板（Ｓｉウエハ）１０１上に熱酸化膜（図示せず）を形成し、この熱酸化膜をパターニングした後に、Ｓｉ基板１０１上にＳｉＧｅ層をエピタキシャル成長法によって成膜し、このＳｉＧｅ層上にＳｉ層をエピタキシャル成長法によって成膜する。次いで、Ｓｉ層上に酸化シリコン層と窒化シリコン層の積層膜を形成する。次いで、積層膜、Ｓｉ層及びＳｉＧｅ層をパターニングすることにより、図１７（Ａ），（Ｂ）に示すように、Ｓｉ基板１０１上には順に積層されたＳｉＧｅ層１０２、Ｓｉ層１０３及び積層膜１０４が形成される。この積層膜１０４は、後工程のＣＭＰ(Chemical Mechanical Polishing)のストッパ膜となる。
【０００７】
次に、図１８（Ａ），（Ｂ）に示すように、積層膜１０４及びＳｉ基板１０１の上にＳｉＯ２層を形成し、このＳｉＯ２層上にレジストパターン（図示せず）を形成する。次いで、このレジストパターンをマスクとしてＳｉＯ２層、積層膜１０４、Ｓｉ層１０３及びＳｉＧｅ層１０２をエッチングすることにより、Ｓｉ基板１０１及び積層膜１０４の上にＳｉＯ２層からなる支持体層１０５を形成し、Ｓｉ層１０３及びＳｉＧｅ層１０２それぞれの側面を露出させる。次いで、Ｓｉ層１０３とＳｉＧｅ層１０２とのエッチング選択比の違いを利用してＳｉＧｅ層１０２のみをフッ硝酸によるウェットエッチングによって選択的に除去することにより、Ｓｉ層１０３とＳｉ基板１０１との間に空隙１０６が形成される。次いで、レジストパターンを剥離する。
【０００８】
次に、図１９（Ａ），（Ｂ）に示すように、空隙１０６によって露出したＳｉ層１０３及びＳｉ基板１０１を熱酸化することにより、Ｓｉ層１０３とＳｉ基板１０１との間にＳｉＯ２層（ＢＯＸ層）１０７ａを形成すると共にＳｉ基板１０１上にＳｉＯ２層１０７ｂを形成する。このようにしてＳｉ基板１０１上にＳＯＩ構造が作製される。
【０００９】
次に、図２０（Ａ），（Ｂ）に示すように、支持体層１０５、積層膜１０４、Ｓｉ層１０３及びＳｉＯ２層１０７ａ，１０７ｂを覆うように素子分離用の埋め込み絶縁層１０８を形成する。次いで、積層膜１０４をストッパとして埋め込み絶縁層１０８及び支持体層１０５をＣＭＰ研磨により除去する。その後、積層膜１０４を除去することによりＳｉ層（ＳＯＩ層）１０３を露出させる。これ以降は、一般的なＭＯＳ形成プロセスによってデバイスを作製する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−２７８６５７号公報
【非特許文献】
【００１１】
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したようにＳＢＳＩ法を用いることでＳｉウエハ上であれば所望の場所にＳＯＩ−ＭＯＳＦＥＴを作製することが可能であるが、このＳＯＩ−ＭＯＳＦＥＴはＳＯＩウエハ上に形成されるＳＯＩ−ＭＯＳＦＥＴと同等の性能である。そこで、このＳＯＩ−ＭＯＳＦＥＴより高性能なＳＯＩ−ＭＯＳＦＥＴを作製することが求められる。
【００１３】
本発明の一態様は、ＳＯＩ−ＭＯＳＦＥＴより高性能な半導体装置及びその製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１４】
本発明の一態様は、Ｓｉ基板上に形成された絶縁層と、
前記絶縁層上に形成された第１のＳＯＩ層と、
前記第１のＳＯＩ層により形成されたバックゲート電極と、
前記バックゲート電極上に形成されたバックゲート絶縁層と、
前記バックゲート絶縁層上に形成された第２のＳＯＩ層と、
前記第２のＳＯＩ層上に形成されたフロントゲート絶縁層と、
前記フロントゲート絶縁層上に形成されたフロントゲート電極と、
前記第２のＳＯＩ層に形成されたソース領域及びドレイン領域それぞれの不純物層と、
前記バックゲート電極に電気的に接続された第１の配線と、
前記フロントゲート電極に電気的に接続された第２の配線と、
を具備することを特徴とする半導体装置である。
【００１５】
上記半導体装置によれば、第１及び第２の配線を形成することによりフロントゲート電極とバックゲート電極に別々の電圧を印加することが可能となり、バックゲート電極をフロントゲート電極と独立して制御することが可能となる。従って、高性能な半導体装置を提供することが可能となる。
【００１６】
また、本発明の一態様に係る半導体装置において、
前記絶縁層上に形成され、前記第１のＳＯＩ層と分離して形成された第３のＳＯＩ層と、
前記第３のＳＯＩ層上にゲート絶縁層を介して形成されたゲート電極と、
前記第３のＳＯＩ層に形成されたソース領域及びドレイン領域それぞれの不純物層と、
を具備することも可能である。
【００１７】
上記半導体装置によれば、第２のＳＯＩ層上に形成されたトランジスタと第３のＳＯＩ層上に形成されたトランジスタを得られるため、両トランジスタを目的や用途によって使い分けることが可能となる。
【００１８】
本発明の一態様は、Ｓｉ基板、絶縁層、第１のＳＯＩ層の順に積層されたＳＯＩ基板を用意し、
前記第１のＳＯＩ層上にエピタキシャル成長法によってＳｉＧｅ層を形成し、
前記ＳｉＧｅ層上にエピタキシャル成長法によってＳｉ層を形成し、
前記Ｓｉ層上にストッパ層を形成し、
前記ストッパ層上に第１のマスク層を形成し、
前記第１のマスク層をマスクとして前記ストッパ層、前記Ｓｉ層及び前記ＳｉＧｅ層をエッチングすることにより前記第１のＳＯＩ層を露出させ、
前記第１のマスク層を除去し、
前記ストッパ層、前記Ｓｉ層及び前記ＳｉＧｅ層を覆い且つ前記第１のＳＯＩ層上に支持体層を形成し、
前記支持体層上に第２のマスク層を形成し、
前記第２のマスク層をマスクとして前記支持体層、前記ストッパ層、前記Ｓｉ層、前記ＳｉＧｅ層及び前記第１のＳＯＩ層をエッチングすることにより、前記第１のＳＯＩ層からなるバックゲート電極を形成すると共に、前記バックゲート電極上に前記支持体層によって前記Ｓｉ層を支持しながら前記Ｓｉ層及び前記ＳｉＧｅ層それぞれの側面を露出させ、
前記第２のマスク層を除去し、
前記ＳｉＧｅ層を除去することにより、前記Ｓｉ層と前記バックゲート電極との間に空隙を形成し、
前記空隙によって露出した前記Ｓｉ層及び前記バックゲート電極を熱酸化することにより、前記Ｓｉ層と前記バックゲート電極との間にバックゲート絶縁層を形成し、
前記支持体層、前記ストッパ層、前記Ｓｉ層、前記バックゲート絶縁層及び前記バックゲート電極を覆い且つ前記絶縁層上に埋め込み絶縁層を形成し、
前記ストッパ層をストッパとして前記埋め込み絶縁層及び前記支持体層を研磨により除去し、
前記ストッパ層を除去することにより前記Ｓｉ層を露出させ、
前記Ｓｉ層上にフロントゲート絶縁層を形成し、
前記フロントゲート絶縁層上にフロントゲート電極を形成し、
前記フロントゲート電極をマスクとして不純物イオンを導入することにより前記Ｓｉ層にソース領域及びドレイン領域それぞれの不純物層を形成し、
前記フロントゲート電極、前記Ｓｉ層、前記埋め込み絶縁層及び前記支持体層の上に層間絶縁膜を形成し、
前記層間絶縁膜及び前記支持体層に、前記バックゲート電極上に位置する第１のコンタクトホール及び前記フロントゲート電極上に位置する第２のコンタクトホールを形成し、
前記第１のコンタクトホール内及び前記層間絶縁膜上に第１の配線を形成すると共に、前記第２のコンタクトホール内及び前記層間絶縁膜上に第２の配線を形成することを特徴とする半導体装置の製造方法である。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法において、
前記第２のマスク層をマスクとしてエッチングする際に、前記第１のＳＯＩ層からなるバックゲート電極を形成すると共に、前記第１のＳＯＩ層からなり且つ前記バックゲート電極と分離された第２のＳＯＩ層を形成し、
前記ストッパ層を除去することにより前記Ｓｉ層を露出させた後に、前記第２のＳＯＩ層上に位置する前記支持体層を除去することにより前記第２のＳＯＩ層を露出させ、
前記フロントゲート絶縁層を形成する際に、前記第２のＳＯＩ層上にゲート絶縁層を形成し、
前記フロントゲート電極を形成する際に、前記ゲート絶縁層上にゲート電極を形成し、
前記フロントゲート電極をマスクとして不純物イオンを導入する際に、前記第２のＳＯＩ層にソース領域及びドレイン領域それぞれの不純物層を形成することも可能である。
【図面の簡単な説明】
【００２０】
【図１】第１の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１Ａ−１Ａ'部の断面図。
【図２】第１の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す２Ａ−２Ａ'部の断面図。
【図３】第１の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す３Ａ−３Ａ'部の断面図。
【図４】第１の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す４Ａ−４Ａ'部の断面図。
【図５】第１の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す５Ａ−５Ａ'部の断面図。
【図６】第１の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す６Ａ−６Ａ'部の断面図。
【図７】バックゲート電極によるＮＭＯＳトランジスタのしきい値電圧Ｖｔｈの変動を示す図。
【図８】（Ａ）はＤＴＭＯＳを示す平面図、（Ｂ）は（Ａ）に示すＡ−Ａ'部の断面図、（Ｃ）は（Ａ）に示すＢ−Ｂ'部の断面図。
【図９】High Vth MOS、Low Vth MOS、ＤＴＭＯＳ、Igateそれぞれのゲート電圧Ｖｇとドレイン電流Ｉｄの関係を示す図。
【図１０】第２の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１０Ａ−１０Ａ'部の断面図。
【図１１】第２の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１１Ａ−１１Ａ'部の断面図。
【図１２】第２の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１２Ａ−１２Ａ'部の断面図。
【図１３】第２の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１３Ａ−１３Ａ'部の断面図。
【図１４】第２の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１４Ａ−１４Ａ'部の断面図。
【図１５】第２の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１５Ａ−１５Ａ'部の断面図。
【図１６】第２の実施形態による半導体装置の製造方法を示す図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１６Ａ−１６Ａ'部の断面図。
【図１７】ＳＢＳＩ法を説明するための図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１７Ａ−１７Ａ'部の断面図。
【図１８】ＳＢＳＩ法を説明するための図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１８Ａ−１８Ａ'部の断面図。
【図１９】ＳＢＳＩ法を説明するための図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す１９Ａ−１９Ａ'部の断面図。
【図２０】ＳＢＳＩ法を説明するための図、（Ａ）は平面図、（Ｂ）は（Ａ）に示す２０Ａ−２０Ａ'部の断面図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
（第１の実施形態）
図１〜図６は、第１の実施形態による半導体装置の製造方法を示すものであり、各図の（Ａ）は平面図であり、（Ｂ）は断面図である。
【００２３】
まず、図１（Ａ），（Ｂ）に示すように、Ｓｉ基板１ａ、絶縁層１ｂ、第１のＳＯＩ層１ｃの順に積層されたＳＯＩ基板（ＳＯＩウエハ）１を用意する。次いで、第１のＳＯＩ層１ｃ上に熱酸化膜（図示せず）を形成し、この熱酸化膜をパターニングした後に、第１のＳＯＩ層１ｃ上にＳｉＧｅ層をエピタキシャル成長法によって成膜し、このＳｉＧｅ層上にＳｉ層をエピタキシャル成長法によって成膜する。次いで、Ｓｉ層上に酸化シリコン層（下層）と窒化シリコン層（上層）の積層膜を形成する。次いで、この積層膜上に第１のレジストパターン（図示せず）を形成し、第１のレジストパターンをマスクとして積層膜、Ｓｉ層及びＳｉＧｅ層をエッチングすることにより、図１（Ａ），（Ｂ）に示すように、第１のＳＯＩ層１ｃ上に順に積層されたＳｉＧｅ層２、Ｓｉ層３及び積層膜からなるストッパ層４を形成すると共に第１のＳＯＩ層を露出させる。なお、ストッパ層４は、後工程のＣＭＰのストッパとなる。次いで、第１のレジストパターンを剥離する。
【００２４】
次に、図２（Ａ），（Ｂ）に示すように、ストッパ層４及び第１のＳＯＩ層１ｃの上にＳｉＯ２層を形成し、このＳｉＯ２層上に第２のレジストパターン（図示せず）を形成する。次いで、第２のレジストパターンをマスクとしてＳｉＯ２層、ストッパ層４、Ｓｉ層３、ＳｉＧｅ層２及び第１のＳＯＩ層１ｃをエッチングすることにより、第１のＳＯＩ層１ｃからなるバックゲート電極１ｃ'を形成すると共に、バックゲート電極１ｃ'上にＳｉＯ２層からなる支持体層５を形成し、この支持体層５によってＳｉ層３を支持しながらＳｉ層３及びＳｉＧｅ層２それぞれの側面を露出させる。
【００２５】
次いで、Ｓｉ層３とＳｉＧｅ層２とのエッチング選択比の違いを利用してＳｉＧｅ層２のみをフッ硝酸によるウェットエッチングによって選択的に除去することにより、Ｓｉ層３とバックゲート電極１ｃ'との間に空隙６が形成される。なお、支持体層５をＳｉ層３より横方向に広く形成する。次いで、第２のレジストパターンを剥離する。
【００２６】
次に、図３（Ａ），（Ｂ）に示すように、空隙６によって露出したＳｉ層３及びバックゲート電極１ｃ'を熱酸化することにより、Ｓｉ層３とバックゲート電極１ｃ'との間にＳｉＯ２層からなるバックゲート絶縁層７ａを形成する。このようにしてＳＯＩ基板１上にＳＯＩ構造が作製される。なお、この熱酸化によってバックゲート電極１ｃ'の側面にもＳｉＯ２層７ｂが形成される。
【００２７】
次に、図４（Ａ），（Ｂ）に示すように、支持体層５、ストッパ層４、Ｓｉ層３及びバックゲート絶縁層７ａ及びバックゲート電極１ｃ'を覆い且つ絶縁層１ｂ上に素子分離用の埋め込み絶縁層８を形成する。次いで、ストッパ層４の窒化シリコン層をストッパとして埋め込み絶縁層８及び支持体層５をＣＭＰ研磨により除去する。その後、ストッパ層４を除去することによりＳｉ層（ＳＯＩ層）３を露出させる。
【００２８】
次に、図５（Ａ），（Ｂ）に示すように、Ｓｉ層３上に熱酸化法によってフロントゲート絶縁層９を形成し、このフロントゲート絶縁層９上にポリシリコン層を形成する。次いで、このポリシリコン層をパターニングすることにより、フロントゲート絶縁層９上にはポリシリコン層からなるフロントゲート電極１０が形成される。次いで、フロントゲート電極１０をマスクとして低濃度不純物イオンを注入することによりＳｉ層３には低濃度不純物層１１が形成される。
【００２９】
次いで、フロントゲート電極１０の側壁にサイドウォール１２を形成し、フロントゲート電極１０及びサイドウォール１２をマスクとして不純物イオンを注入することによりＳｉ層３にはソース領域及びドレイン領域それぞれの不純物層１３が形成される。
【００３０】
次に、図６（Ａ），（Ｂ）に示すように、フロントゲート電極１０、Ｓｉ層３、埋め込み絶縁層８及び支持体層５の上に層間絶縁膜１４を形成する。次いで、この層間絶縁膜１４及び支持体層５に、バックゲート電極１ｃ'上に位置する第１のコンタクトホール１５ａ及びフロントゲート電極１０上に位置する第２のコンタクトホール１５ｂを形成する。次いで、第１のコンタクトホール１５ａ内及び層間絶縁膜１４上に導電膜からなる第１の配線１６ａを形成すると共に、第２のコンタクトホール１５ｂ内及び層間絶縁膜１４上に導電膜からなる第２の配線１６ｂを形成する。
【００３１】
本実施形態によれば、第１及び第２の配線１６ａ，１６ｂを形成することによりフロントゲート電極１０とバックゲート電極１ｃ'に別々の電圧を印加することが可能となり、バックゲート電極１ｃ'をフロントゲート電極１０と独立して制御することが可能となる。このため、バックゲートバイアスによってトランジスタのしきい値電圧Ｖｔｈを変えることが可能となる。従って、例えば複数のしきい値電圧Ｖｔｈを持つトランジスタが必要となる回路を作製する場合、従来技術ではイオン注入によってしきい値電圧Ｖｔｈを調整していたが、本実施形態によるトランジスタを用いれば、バックゲートバイアスを変えることによってしきい値電圧Ｖｔｈを調整することが可能となる。その結果、従来技術であれば必要であった複数のイオン注入工程が不要になるため、工程数の削減やイオン注入のばらつきの削減などの効果を得ることができる。
【００３２】
バックゲートバイアスによってトランジスタのしきい値電圧Ｖｔｈを変えることについて図７を用いて説明する。図７は、バックゲート電極によるＮＭＯＳトランジスタのしきい値電圧Ｖｔｈの変動を示すものであって、ゲート電圧Ｖｇとドレイン電流Ｉｄの関係を示す図である。
【００３３】
図７に示すように、バックゲート電極に印加する電圧ＢＧを大きくするほど、トランジスタのしきい値が低くなり、バックゲート電圧ＢＧを小さくするほど、トランジスタのしきい値が高くなる。また、Ｓ値はバックゲート電圧ＢＧが小さいほど小さくなる様子もうかがえる。つまり、バックゲートを利用することでトランジスタのしきい値を制御することにより、一つのトランジスタを低リークモードと高性能モードで使い分けることが可能になる。
【００３４】
また、本実施形態によるトランジスタをＤＴＭＯＳのようにしきい値制御することにより、ＯＦＦ時には低リークモードで、ＯＮ時にはハイパフォーマンスモードとなる理想的なデバイスを実現することも可能である。以下に、ＤＴＭＯＳについて図８及び図９を参照しつつ説明する。
【００３５】
図８（Ａ）は、ＤＴＭＯＳを示す平面図であり、図８（Ｂ）は、図８（Ａ）に示すＡ−Ａ'部の断面図であり、図８（Ｃ）は、図８（Ａ）に示すＢ−Ｂ'部の断面図である。図９は、High Vth MOS、Low Vth MOS、ＤＴＭＯＳ、Igateそれぞれのゲート電圧Ｖｇとドレイン電流Ｉｄの関係を示す図である。
【００３６】
図８（Ａ）〜（Ｃ）に示すように、ＤＴＭＯＳは、Ｓｉ基板Ｓｕｂ、絶縁層ＢＯＸ、ＳＯＩ層からなるＳＯＩ基板のＳＯＩ層に形成されている。ＳＯＩ層は素子分離膜１７によって素子分離されている。ＳＯＩ層にはｐ−層のチャネル領域（ＳＯＩボディ部）、ｎ＋層のソース領域及びドレイン領域が形成されており、チャネル領域上にはゲート絶縁層（図示せず）を介してｎ＋ポリシリコンからなるゲート電極が形成されている。このゲート電極とＳＯＩボディ部はメタル配線Metalによって電気的に接続されている。
【００３７】
ＤＴＭＯＳでは、ゲート電極とＳＯＩボディ部とをショートさせることにより、ゲート電極に高い電圧を印加するとＳＯＩボディ部にも同様に高い電圧を印加することができる。このため、ゲート電圧の変化によってしきい値をダイナミックに変動させることができる。これにより、図９に示すように、ＯＦＦ時には低リーク、ＯＮ時には高性能となる理想的なデバイスを実現することができる。
【００３８】
しかし、ＤＴＭＯＳでは、ゲート電極とＳＯＩボディ部をショートさせているため、高いゲート電圧が印加された時に、同様にＳＯＩボディ部にも高い電圧が印加されてしまい、その結果、ボディ−ソースのｐｎダイオードがＯＮして非常に大きなゲート電流が流れてしまうという欠陥が存在する。これに対し、このような欠陥は、本実施形態によるトランジスタには存在しない。
【００３９】
（第２の実施形態）
図１０〜図１６は、第２の実施形態による半導体装置の製造方法を示すものであり、各図の（Ａ）は平面図であり、（Ｂ）は断面図である。なお、第２の実施形態において第１の実施形態と同一部分の説明は省略する。
【００４０】
まず、図１０（Ａ），（Ｂ）に示すように、第１の実施形態と同様の方法で、第１のＳＯＩ層１ｃ上に順に積層されたＳｉＧｅ層２、Ｓｉ層３及び積層膜からなるストッパ層４を形成すると共に第１のＳＯＩ層を露出させる。
【００４１】
次に、図１１（Ａ），（Ｂ）に示すように、ストッパ層４及び第１のＳＯＩ層１ｃの上にＳｉＯ２層を形成し、このＳｉＯ２層上に第２のレジストパターン（図示せず）を形成する。次いで、第２のレジストパターンをマスクとしてＳｉＯ２層、ストッパ層４、Ｓｉ層３、ＳｉＧｅ層２及び第１のＳＯＩ層１ｃをエッチングすることにより、第１のＳＯＩ層１ｃからなるバックゲート電極１ｃ'を形成すると共に、バックゲート電極１ｃ'上にＳｉＯ２層からなる支持体層５を形成し、この支持体層５によってＳｉ層３を支持しながらＳｉ層３及びＳｉＧｅ層２それぞれの側面を露出させ、第１のＳＯＩ層１ｃからなり且つバックゲート電極１ｃ'と分離された第２のＳＯＩ層１１ｃ'を形成する。
【００４２】
次いで、第１の実施形態と同様の方法で、Ｓｉ層３とバックゲート電極１ｃ'との間に空隙６を形成する。
【００４３】
次に、図１２（Ａ），（Ｂ）に示すように、第１の実施形態と同様の方法で、Ｓｉ層３とバックゲート電極１ｃ'との間にＳｉＯ２層からなるバックゲート絶縁層７ａを形成する。このようにしてＳＯＩ基板１上にＳＯＩ構造が作製される。なお、この熱酸化によってバックゲート電極１ｃ'及び第２のＳＯＩ層１１ｃ'それぞれの側面にもＳｉＯ２層７ｂが形成される。
【００４４】
次に、図１３（Ａ），（Ｂ）に示すように、第１の実施形態と同様の方法で、支持体層５等を覆い且つ絶縁層１ｂ上に素子分離用の埋め込み絶縁層８を形成し、ストッパ層４の窒化シリコン層をストッパとして埋め込み絶縁層８及び支持体層５をＣＭＰ研磨により除去する。その後、ストッパ層４を除去することによりＳｉ層（ＳＯＩ層）３を露出させる。
【００４５】
次に、図１４（Ａ），（Ｂ）に示すように、Ｓｉ層３、支持体層５及び埋め込み絶縁層８の上にレジストパターン１８を形成し、このレジストパターン１８をマスクとして支持体層５をエッチングすることにより第２のＳＯＩ層１１ｃ'を露出させる。次いで、レジストパターン１８を剥離する。
【００４６】
次に、図１５（Ａ），（Ｂ）に示すように、Ｓｉ層３及び第２のＳＯＩ層１１ｃ'それぞれの上に熱酸化法によってフロントゲート絶縁層９及びゲート絶縁層１９を形成し、このフロントゲート絶縁層９及びゲート絶縁層１９それぞれの上にポリシリコン層を形成する。次いで、このポリシリコン層をパターニングすることにより、フロントゲート絶縁層９上にはポリシリコン層からなるフロントゲート電極１０が形成され、ゲート絶縁層１９上にはポリシリコン層からなるゲート電極２０が形成される。次いで、フロントゲート電極１０及びゲート電極２０をマスクとして低濃度不純物イオンを注入することによりＳｉ層３及び第２のＳＯＩ層１１ｃ'には低濃度不純物層１１，２１が形成される。
【００４７】
次いで、フロントゲート電極１０及びゲート電極２０それぞれの側壁にサイドウォール１２，２２を形成し、フロントゲート電極１０、サイドウォール１２、ゲート電極２０及びサイドウォール２２をマスクとして不純物イオンを注入することによりＳｉ層３及び第２のＳＯＩ層１１ｃ'にはソース領域及びドレイン領域それぞれの不純物層１３，２３が形成される。
【００４８】
次に、図１６（Ａ），（Ｂ）に示すように、フロントゲート電極１０、ゲート電極２０、Ｓｉ層３、第２のＳＯＩ層１１ｃ'、埋め込み絶縁層８及び支持体層５の上に層間絶縁膜１４を形成する。次いで、この層間絶縁膜１４及び支持体層５に、バックゲート電極１ｃ'上に位置する第１のコンタクトホール１５ａ及びフロントゲート電極１０上に位置する第２のコンタクトホール１５ｂを形成する。次いで、第１のコンタクトホール１５ａ内及び層間絶縁膜１４上に導電膜からなる第１の配線１６ａを形成すると共に、第２のコンタクトホール１５ｂ内及び層間絶縁膜１４上に導電膜からなる第２の配線１６ｂを形成する。
【００４９】
本実施形態においても第１の実施形態と同様の効果を得ることができる。
さらに、本実施形態では、Ｓｉ層３上に形成されたＭＯＳトランジスタと第２のＳＯＩ層１１ｃ'上に形成されたＭＯＳトランジスタを簡素なプロセスで得られるため、両ＭＯＳトランジスタを目的や用途によって使い分けることが可能となる。例えば、厚い層からなる第１のＳＯＩ層１ｃを有するＳＯＩ基板１を用いた場合は、第１のＳＯＩ層１ｃ（第２のＳＯＩ層１１ｃ'）上に形成されたＭＯＳトランジスタに高耐圧の効果を持たせ、Ｓｉ層３上に形成されたＭＯＳトランジスタに高速且つ低パワー動作の効果を持たせることが可能になる。
【符号の説明】
【００５０】
１…ＳＯＩ基板（ＳＯＩウエハ）、１ａ…Ｓｉ基板、１ｂ…絶縁層、１ｃ…第１のＳＯＩ層、２…ＳｉＧｅ層、３…Ｓｉ層、４…ストッパ層、５…支持体層、６…空隙、７ａ…バックゲート絶縁層、７ｂ…ＳｉＯ２層、８…埋め込み絶縁層、９…フロントゲート絶縁層、１０…フロントゲート電極、１１…低濃度不純物層、１１ｃ'…第２のＳＯＩ層、１２…サイドウォール、１３…ソース領域及びドレイン領域の不純物層、１４…層間絶縁膜、１５ａ…第１のコンタクトホール、１５ｂ…第２のコンタクトホール、１６ａ…第１の配線、１６ｂ…第２の配線、１７…素子分離膜、１８…レジストパターン、１９…ゲート絶縁層、２０…ゲート電極、２１…低濃度不純物層、２２…サイドウォール、２３…ソース領域及びドレイン領域の不純物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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