(57)【要約】【課題】過剰なストレスを付加することなく、短時間で半導体集積回路を試験することが可能な試験装置を提供する。【解決手段】半導体集積回路１０の試験装置１は、半導体集積回路１０の半導体素子に電圧を印加することによって半導体集積回路１０を試験するものであり、電圧印加部２、ブレークダウン検出部３及び試験電圧決定部４を備えている。電圧印加部は、半導体集積回路に設けられた、半導体素子に印加する試験電圧を測定するための耐圧測定回路素子１１に予め定められた電圧を印加する。ブレークダウン検出部３は、耐圧測定回路素子１１のブレークダウンを検出し、試験電圧決定部４は当該電圧を試験電圧として決定する。【選択図】図３
2011002411.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験装置であって、
上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加手段と、
上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出手段と、
上記ブレークダウン検出手段が上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定手段と
を備えていることを特徴とする半導体集積回路の試験装置。
【請求項２】
上記半導体素子に上記試験電圧を印加する試験電圧印加手段をさらに備えていることを特徴とする請求項１に記載の半導体集積回路の試験装置。
【請求項３】
上記半導体集積回路は、耐圧の異なる複数の半導体素子と、耐圧の異なる複数の上記耐圧測定回路素子とを備え、
上記電圧印加手段は、複数の上記耐圧測定回路素子に、それぞれ異なる予め定められた電圧を印加し、
上記試験電圧決定手段は、上記ブレークダウン検出手段が複数の上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧のうち最も低い電圧を上記試験電圧として決定することを特徴とする請求項１又は２に記載の半導体集積回路の試験装置。
【請求項４】
上記半導体集積回路は、耐圧の異なる複数の半導体素子と、耐圧の異なる複数の上記耐圧測定回路素子とを備え、
上記電圧印加手段は、複数の上記耐圧測定回路素子に、それぞれ異なる予め定められた電圧を印加し、
上記ブレークダウン検出手段が、予め定められた特定の耐圧測定回路素子のブレークダウンを検出したとき、上記試験電圧決定手段は、上記電圧を上記試験電圧として決定することを特徴とする請求項１又は２に記載の半導体集積回路の試験装置。
【請求項５】
半導体集積回路に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験方法であって、
上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加工程と、
上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出工程と、
上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定工程と
を包含することを特徴とする半導体集積回路の試験方法。
【請求項６】
半導体素子と、
上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子とを備えていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の試験装置及び試験方法、並びに半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の信頼性を確保するために、製造後の半導体集積回路に各種のストレスを付加して潜在的な不具合を顕在化させ、不具合の生じたものを排除するような試験方法が用いられている。
【０００３】
このような試験において、半導体集積回路に付加されるストレス条件としては、高電圧の印加、その印加時間、温度等がある。そして、一般に全ての半導体集積回路に対して一律のストレス条件を設定し、試験されている。
【０００４】
近年の半導体集積回路の多様化にしたがって、半導体集積回路内に設けられた全ての半導体素子に対してそれぞれストレス条件を設定して試験する必要がある。しかしながら、複数のストレス条件を設定してそれぞれ試験するので、試験時間の延長及び処理能力の低下が問題となっている。
【０００５】
上述したように複数の半導体素子のそれぞれに適したストレス条件を設定しない場合、量産した半導体集積回路の全ての半導体素子に対して同一のストレス条件で試験することになる。このような場合、半導体素子を破壊しないように弱い電圧をストレス条件として設定する必要があり、弱い電圧で所定のストレスを与えるために、電圧の印加時間が長くなるという問題があった。
【０００６】
このような問題をするために、特許文献１に記載の試験方法においては、半導体記憶装置のメモリセルキャパシタに半導体記憶装置の不良を検出するための条件データを格納した後、当該条件データを所定の期待値と比較して半導体記憶装置の不良を検出している。そして、半導体記憶装置の不良品の数に応じてバーンイン回数を決定し、決定した回数バーンインを行うことによって、バーンイン試験時間を短縮し、かつ初期不良の検出率を向上させている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−３５１１４１号公報（２００６年１２月２８日公開）
【発明の概要】
【発明が解決しようとする課題】
【０００８】
出荷試験の対象となる半導体集積回路においては、製造時の異物混入による酸化膜異常や、アライメントずれの発生の程度等の製造上の誤差によって、個々の半導体素子で耐圧が異なる場合がある。したがって、特に電圧の印加については、出荷試験においてストレス条件を一律にした場合、過剰にストレスが付加される半導体素子があり、半導体集積回路が破壊されたり、ダメージを受けたまま出荷されたりする問題がある。また、ストレス過剰をさけるために、弱い電圧を印加して試験した場合に、電圧の印加時間が長くなる結果、試験時間が長くなるという問題も生じる。さらに、半導体集積回路の回路規模の増大によって、多数のストレス条件を設定する必要であり、テストパターンが増大するという問題も生じる。
【０００９】
また、特許文献１に記載の試験方法は、メモリセルキャパシタに予め不良を検出するための条件データを格納する必要があり、半導体記憶装置以外の他の半導体装置の耐圧試験等には採用できない。
【００１０】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、半導体集積回路の試験時間を短縮することが可能な半導体集積回路の試験装置及び試験方法、並びに半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明に係る半導体集積回路の試験装置は、上記課題を解決するために、半導体集積回路に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験装置であって、上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加手段と、上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出手段と、上記ブレークダウン検出手段が上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定手段とを備えていることを特徴としている。
【００１２】
本発明に係る半導体集積回路の試験方法は、半導体集積回路に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験方法であって、上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加工程と、上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出工程と、上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定工程とを包含することを特徴としている。
【００１３】
本発明に係る半導体集積回路は、半導体素子と、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子とを備えていることを特徴としている。
【００１４】
上記の構成によれば、本発明に係る半導体集積回路の試験装置及び試験方法は、半導体素子と、当該半導体素子に印加する試験電圧を測定するための耐圧測定回路素子とを備えた本発明に係る半導体集積回路を試験する。本発明において、電圧印加手段は、まず予め定められた電圧を耐圧測定回路素子に印加する。そしてブレークダウン検出手段は、当該電圧が印加された耐圧測定回路素子のブレークダウンを検出する。そして、試験電圧決定手段は、ブレークダウン検出手段がブレークダウンを検出したとき、上記電圧を試験電圧として決定する。
【００１５】
このように、試験電圧を測定するための耐圧測定回路素子のブレークダウンに基づいて試験電圧を決定するので、半導体素子に過剰ストレスとならず適切に試験することが可能であり、かつ半導体集積回路を短時間で試験することができる。
【００１６】
また、本発明に係る半導体集積回路の試験装置は、上記半導体素子に上記試験電圧を印加する試験電圧印加手段をさらに備えていることが好ましい。これにより、半導体素子に適切に試験電圧を印加し、半導体集積回路を適切に試験することができる。
【００１７】
本発明に係る半導体集積回路の試験装置において、上記半導体集積回路は、耐圧の異なる複数の半導体素子と、耐圧の異なる複数の上記耐圧測定回路素子とを備え、上記電圧印加手段は、複数の上記耐圧測定回路素子に、それぞれ異なる予め定められた電圧を印加し、上記試験電圧決定手段は、上記ブレークダウン検出手段が複数の上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧のうち最も低い電圧を上記試験電圧として決定することが好ましい。
【００１８】
これにより、耐圧の異なる複数の半導体素子に対して過剰のストレスを付加することなく適切に試験することが可能な試験電圧を決定することが可能であり、半導体集積回路を短時間で試験することができる。
【００１９】
本発明に係る半導体集積回路の試験装置において、上記半導体集積回路は、耐圧の異なる複数の半導体素子と、耐圧の異なる複数の上記耐圧測定回路素子とを備え、上記電圧印加手段は、複数の上記耐圧測定回路素子に、それぞれ異なる予め定められた電圧を印加し、上記ブレークダウン検出手段が、予め定められた特定の耐圧測定回路素子のブレークダウンを検出したとき、上記試験電圧決定手段は、上記電圧を上記試験電圧として決定することが好ましい。
【００２０】
これにより、耐圧の異なる複数の半導体素子に対して過剰のストレスを付加することなく適切に試験することが可能な試験電圧を決定することが可能であり、半導体集積回路を短時間で試験することができる。
【発明の効果】
【００２１】
本発明に係る半導体集積回路の試験装置は、半導体集積回路上に設けられた半導体素子に電圧を印加することによって、当該半導体集積回路を試験する半導体集積回路の試験装置であって上記半導体集積回路に設けられた、上記半導体素子に印加する試験電圧を測定するための耐圧測定回路素子に、予め定められた電圧を印加する電圧印加手段と、上記電圧が印加された上記耐圧測定回路素子のブレークダウンを検出するブレークダウン検出手段と、上記ブレークダウン検出手段が上記耐圧測定回路素子のブレークダウンを検出したとき、上記電圧を上記半導体素子に印加する試験電圧として決定する試験電圧決定手段とを備えているので、半導体素子の試験電圧を適切に設定することが可能であり、過剰なストレスを付加することがなく、半導体集積回路の試験時間を短縮することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る半導体集積回路の試験装置の概略を示すブロック図である。
【図２】本発明の一実施形態に係る半導体集積回路の試験装置における半導体集積回路の試験処理の流れの一例を示すシーケンス図である。
【図３】本発明の一実施形態に係る半導体集積回路の概略を示す模式図である。
【図４】本発明の一実施形態に係る半導体集積回路の試験装置における半導体集積回路の試験処理の概略を説明する模式図である。
【発明を実施するための形態】
【００２３】
本発明に係る半導体集積回路の試験装置１の一実施形態について、図１及び２を参照して以下に説明する。図１は、本発明の一実施形態に係る半導体集積回路の試験装置１の概略を示すブロック図であり、図２は、本発明の一実施形態に係る半導体集積回路の試験装置１における半導体集積回路１０の試験処理の流れの一例を示すシーケンス図である。
【００２４】
図１に示すように、本発明に係る半導体集積回路の試験装置１（以下、単に試験装置１と称することもある）は、電圧印加部（電圧印加手段、試験電圧印加手段）２と、ブレークダウン検出部（ブレークダウン検出手段）３と、試験電圧決定部（試験電圧決定手段）４と、電圧切替部５とを備えている。
【００２５】
試験装置１は、半導体集積回路１０に電圧を印加して、半導体集積回路１０を試験するものである。試験装置１による試験の対象となる半導体集積回路１０は、半導体素子と、当該半導体素子に印加する試験電圧を測定するために用いられる耐圧測定回路素子１１（図３）とを備えている。半導体集積回路１０において、耐圧測定回路素子１１は、半導体素子が設けられていない空きスペースに設けられている。
【００２６】
耐圧測定回路素子１１は、所定の電圧を印加されるとブレークダウン（絶縁破壊）するものであり、耐圧測定回路素子１１は半導体素子と同様に製造することができる。本明細書において、試験電圧は、半導体集積回路１０を試験するために半導体素子に印加される電圧を意図している。
【００２７】
電圧印加部２は、半導体集積回路１０に設けられた半導体素子又は耐圧測定回路素子１１に電圧を印加する。電圧印加部２は、電圧切替部５が切り替えた、予め定められた電圧を耐圧測定回路素子１１に印加する。なお、耐圧測定回路素子１１に印加する電圧は、試験する半導体集積回路１０上の耐圧測定回路素子１１の特性に応じて適宜設定することができる。また、予め特定の耐圧測定回路素子１１がブレークダウンするまで電圧を印加して電圧を算出し、これに基づいて適切な電圧を予想し、電圧として設定してもよい。
【００２８】
また、電圧印加部２は、電圧切替部５が試験電圧決定部４の決定に基づいて切り替えた試験電圧を、耐圧測定回路素子１１に印加する。電圧印加部２は、半導体集積回路１０が複数の半導体素子及び耐圧測定回路素子１１を備えているとき、各半導体素子及び耐圧測定回路素子１１に所定の電圧を印加する。
【００２９】
ブレークダウン検出部３は、電圧印加部２が電圧を印加したことによる耐圧測定回路素子１１におけるブレークダウンの発生を検出する。ブレークダウン検出部３は、耐圧測定回路素子１１のリーク電流を測定することによって、ブレークダウンの発生を検出するようになっていてもよい。ブレークダウン検出部３は、半導体集積回路１０が複数の耐圧測定回路素子１１を備えているとき、各耐圧測定回路素子１１のブレークダウンを検出する。
【００３０】
試験電圧決定部４は、ブレークダウン検出部３によるブレークダウンの検出に基づいて、半導体集積回路１０の試験において半導体素子に印加する試験電圧を決定する。また、試験電圧決定部４は、ブレークダウン検出部３によるブレークダウンの検出に基づいて、半導体素子に試験電圧を印加する印加時間を決定するようになっていてもよい。試験電圧決定部４は、ブレークダウン検出部３が耐圧測定回路素子１１のブレークダウンを検出したとき、ブレークダウン時に耐圧測定回路素子１１に印加された電圧を試験電圧として決定することができる。
【００３１】
また、試験電圧決定部４は、半導体集積回路１０が複数の耐圧測定回路素子１１を備えており、ブレークダウン検出部３が複数の耐圧測定回路素子のブレークダウンを検出したとき、当該ブレークダウン時の電圧のうち最も低い電圧を試験電圧として決定してもよい。さらに、試験電圧決定部４は、半導体集積回路１０に備えられた複数の耐圧測定回路素子１１のうち、予め定められた特定の耐圧測定回路素子１１がブレークダウンした時に印加された電圧を試験電圧として決定してもよい。
【００３２】
電圧切替部５は、試験電圧決定部４の決定に基づいて、半導体素子に印加する電圧を試験電圧に切り替える。また、電圧切替部５は、電圧印加部２が耐圧測定回路素子１１に印加する電圧を、制御部（図示せず）からの命令に基づいて所定の電圧に切り替える。電圧印加部２は、電圧切替部５が切り替えた電圧を半導体素子又は耐圧測定回路素子１１に印加する。
【００３３】
次に、試験装置１による半導体集積回路１０の試験処理の流れ（試験方法）を、図２を参照して説明する。まずステップＳ１０において、電圧印加部２は、半導体集積回路１０に設けられた耐圧測定回路素子１１に、電圧切替部５が切り替えた所定の電圧を印加する（電圧印加工程）。そしてステップＳ１１において、電圧の印加により耐圧測定回路素子１１がブレークダウンしたとき、ブレークダウン検出部３が耐圧測定回路素子１１のブレークダウンを検出する（ブレークダウン検出工程）。
【００３４】
次に、ステップＳ１２において、試験電圧決定部４が、ブレークダウン検出部３による耐圧測定回路素子１１のブレークダウンの検出に基づいて、半導体素子に印加する試験電圧及び試験電圧の印加時間を決定する（試験電圧決定工程）。そして、電圧切替部が試験電圧決定部４の決定に基づいて、半導体素子に印加する電圧を試験電圧に切り替え、電圧印加部２が半導体素子に試験電圧を印加する（ステップＳ１３）。半導体素子に試験電圧を印加し、半導体素子の不良の有無を点検することによって、半導体集積回路１０の試験を終了する。このように試験した半導体集積回路１０は初期不良が精度よく検出されており、信頼性が高いので、このような半導体集積回路１０を搭載した半導体装置等の信頼性を高めることができる。
【００３５】
次に、半導体集積回路１０に複数の耐圧測定回路素子１１が設けられた構成について、図３及び４を参照して説明する。図３は、本発明の一実施形態に係る半導体集積回路１０の概略を示す模式図であり、図４は、本発明の一実施形態に係る試験装置１における半導体集積回路１０の試験処理の概略を説明する模式図である。
【００３６】
図３に示すように、半導体集積回路１０は、その外縁近傍に複数の耐圧測定回路素子１１を備えている。図３において半導体集積回路１０の中央の耐圧測定回路素子１１が設けられていない部分には、半導体素子が設けられている。このように、本発明に係る半導体集積回路１０においては、半導体素子が設けられていない空きスペースに耐圧測定回路素子１１を設けているので、試験電圧の測定のために半導体集積回路の面積を大きくする必要がない。また、図３に示す複数の耐圧測定回路素子１１は、それぞれ線幅、方向及び配置が異なっている。具体的には、複数の耐圧測定回路素子１１を、Ｘ−Ｙ方向に任意の角度（例えば９０度）ずらして配置し、それぞれの配線幅が異なっている。
【００３７】
半導体集積回路１０には、耐圧等の特性の異なる複数の半導体素子が設けられる場合がある。このような場合、図３に示す半導体集積回路１０に示すように、これらの半導体素子に対応するように、耐圧の異なる複数の耐圧測定回路素子１１を半導体集積回路１０に設けることによって、それぞれの半導体素子に対応する試験電圧を決定することができる。
【００３８】
また、実際に製造される半導体集積回路１０は、異物混入による酸化膜異常が生じない場合であっても、製造時のアライメントずれのような誤差によって、個々の半導体素子の耐圧が異なる場合がある。このような場合であっても、図３に示す半導体集積回路１０であれば、電圧印加部２が複数の耐圧測定回路素子１１のそれぞれに所定の電圧を印加し、ブレークダウン検出部３がいずれの耐圧測定回路素子１１がブレークダウンしたかを検出することによって、当該ブレークダウンの検出に基づいて適切に試験電圧を決定することができる。
【００３９】
なお、試験電圧決定部４において、特定の耐圧測定回路素子１１がブレークダウンした場合に、その電圧を試験電圧とするというような条件を予め設定しておくことによって、試験電圧を決定することができる。また、ブレークダウン検出部３が複数の耐圧測定回路素子１１のブレークダウンを検出したとき、当該電圧のうち、最も低い電圧を試験電圧として決定してもよい。
【００４０】
また、複数の耐圧測定回路素子１１が半導体集積回路１０に設けられている場合、電圧印加部２は、一度に全ての耐圧測定回路素子１１に所定の電圧を印加してもよい。また、電圧印加部２の最大印加電圧、印加端子数、分解能等の問題により、一度に全ての耐圧測定回路素子１１に電圧を印加することができない場合には、電圧の印加を複数回に分けて行ってもよい。
【００４１】
例えば、Ａグループの耐圧測定回路素子１１には電圧ａを印加し、Ｂグループの耐圧測定回路素子１１には電圧ｂを印加するような場合には、電圧印加部２に電圧を印加するためのモジュールが１つしかなく、ａ及びｂの異なる電圧を一度に印加することができない。このような場合には、まず電圧ａをＡグループの耐圧測定回路素子１１に印加し、次に電圧を切り替えて、電圧ｂをＢグループの耐圧測定回路素子１１に印加する。
【００４２】
図４に示すように、半導体集積回路１０に設けられた複数の耐圧測定回路素子１１はそれぞれ、電圧印加部２及びブレークダウン検出部３に接続されている。電圧印加部２から各耐圧測定回路素子１１に電圧が印加され、ブレークダウン検出部３が耐圧測定回路素子１１のブレークダウンを検出し、試験電圧決定部４及び電圧切替部５を経て、そして電圧印加部２にフィードバックされる。そして、電圧印加部２にフィードバックされた試験電圧が半導体素子に印加される。試験装置１の試験の対象となる半導体素子のそれぞれは、電圧印加部２に接続されている。
【００４３】
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００４４】
本発明に係る半導体集積回路の試験装置によれば、試験電圧を適切に設定し、短時間で試験することができるので、各種半導体装置の試験に適用することが可能である。
【符号の説明】
【００４５】
１    試験装置
２    電圧印加部（フィードバック電圧印加手段、試験電圧印加手段）
３    ブレークダウン検出部（ブレークダウン検出手段）
４    試験電圧決定部（試験電圧決定手段）
５    電圧切替部
１０  半導体集積回路
１１  耐圧測定回路素子
【図１】
2011002411.tif 000003
【図２】
2011002411.tif 000004
【図３】
2011002411.tif 000005
【図４】
2011002411.tif 000006