(57)【要約】【課題】アナログ回路に利用される抵抗素子の配置領域面積を低減し、抵抗素子の相対精度を向上させる半導体装置及び半導体装置のレイアウト設計方法を提供する。【解決手段】一の方向に並列配置されたトランジスタ素子（トランジスタ素子Ｑ１及びトランジスタ素子Ｑ２）と、トランジスタ素子上に層間絶縁膜（層間絶縁膜１４）を介して形成された抵抗素子（抵抗素子Ｒ１及び抵抗素子Ｒ２）を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。【選択図】図１
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【特許請求の範囲】
【請求項１】
一の方向に並列配置された複数のトランジスタ素子と、前記トランジスタ素子上に層間絶縁膜を介して形成された複数の抵抗素子を有し、平面視において、前記抵抗素子の長さ方向は、前記トランジスタ素子のチャネル幅方向に直交することを特徴とする半導体装置。
【請求項２】
前記抵抗素子は、一対の抵抗素子であって、前記トランジスタ素子は、差動増幅回路を構成する一対のトランジスタ素子であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記一対のトランジスタ素子と前記一対の抵抗素子の共通ノードを差動出力対とすることを特徴とする請求項２記載の半導体装置。
【請求項４】
一の方向に並列配置された複数のトランジスタ素子と、前記トランジスタ素子上に層間絶縁膜を介して形成された複数の抵抗素子を有する半導体装置のレイアウト設計方法であって、前記抵抗素子を、平面視において、前記抵抗素子の長さ方向が、前記トランジスタ素子のチャネル幅方向に直交するように配線することを特徴とする半導体装置のレイアウト設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置にレイアウト設計方法に関し、特に相対精度の厳しい抵抗素子を有する半導体装置及びそのレイアウト設計方法に関する。
【背景技術】
【０００２】
半導体装置に搭載される差動増幅器や減算回路といったアナログ回路には回路素子として抵抗素子が用いられ、回路構成上、対となる或いは対応して用いられる抵抗素子には厳しい相対精度が要求される。例えば図３（ａ）に示す差動増幅器１００は、ゲート端子が入力端子ＩＮ１及びＩＮ２に接続されたＮチャネル型トランジスタ素子Ｑ１及びＱ２と、トランジスタ素子Ｑ１及びＱ２の共通ソースに接続される電流源及びトランジスタ素子Ｑ１及びＱ２の各々のドレイン端子と電源端子ＶＤＤに挿入された抵抗素子Ｒ１及びＲ２から構成される。そして、差動増幅器１００は、差動入力対に入力される信号の差電圧を増幅し、差動出力対（抵抗素子とトランジスタ素子の共通ノード）から出力端子ＯＵＴ１及びＯＵＴ２に対して差動出力を出力する。ここで、差動入力対に入力される信号の差電圧は、電源電圧（ＶＤＤ）と接地電圧（ＶＳＳ）との差電圧に比べ微小な電圧であるので、差動増幅器が誤動作を生じないようにするため抵抗素子Ｒ１とＲ２には厳しい相対精度が要求される。
【０００３】
また、図３（ｂ）に示す減算回路２００は、抵抗素子Ｒ１〜Ｒ４と、抵抗素子Ｒ１及びＲ２の共通ノードが反転入力端子へ、抵抗素子Ｒ３及びＲ４の共通ノードが非反転入力端子へ接続される差動増幅器１０１から構成される。この構成により、減算回路２００は、抵抗素子Ｒ１へ接続された入力端子ＩＮ１の電圧Ｖ１と、抵抗素子Ｒ２へ接続された入力端子ＩＮ２の電圧Ｖ２の重み付けされた差電圧を出力端子ＯＵＴへ出力する。この減算回路においても、製造後のチップ毎における減算回路の特性ばらつきを抑えるため、抵抗素子Ｒ１〜Ｒ４は、上記差動増幅器１００と同じく厳しい相対精度が要求され、レイアウトに起因する抵抗素子の特性ばらつきは回避される必要がある。
【０００４】
一方、半導体装置のレイアウト設計において、上記アナログ回路は、トランジスタ素子と抵抗素子を、平面視においてチップ内の別領域に設計することが一般的であった。
例えば、図４は、図３（ａ）における差動増幅器１００のレイアウト概念図であり、トランジスタ素子Ｑ１及びＱ２を形成する領域と、抵抗素子Ｒ１及びＲ２を形成する領域とは別領域にあることを示している。このようなレイアウト構成をとると、半導体チップにアナログ回路が多数搭載されるにつれ、抵抗素子を形成する領域面積も増大し、半導体チップのチップサイズも増大する。かかるチップサイズ増大を抑制する技術として、例えば、特許文献１に示す技術がある。特許文献１で開示されている技術は、トランジスタ素子と抵抗素子を階層的に形成することにより、平面視において両素子の形成される領域を重ねて、チップサイズを縮小する技術である。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−２５９４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１において開示された階層的な構成においては、ゲートの長さ方向（トランジスタ素子のチャネル幅Ｗ方向）と抵抗素子の長さ方向が一致しているため（特許文献１の図３及び図５参照）、以下の問題があった。
【０００７】
特許文献１において開示されているように、ゲートの長さ方向と抵抗素子の長さ方向を同じ方向にすると、トランジスタ素子を構成するゲート電極上の層間絶縁膜の平坦性が確保されない場合、上述の差動増幅器１００のように対をなす抵抗素子（Ｒ１、Ｒ２）、或いは減算回路２００における対応する抵抗素子（Ｒ１〜Ｒ４）を、半導体基板上に形成する際の抵抗値の相対精度が確保されない。その理由は、ゲート配線上の層間絶縁膜の形成の際、異なる幅及び間隔を有した複数のゲートパターンにより下地に段差が形成されている場合、これらのパターン上に形成される層間絶縁膜の厚さがパターン幅及び間隔の違いによって異なってしまう（平坦性が悪くなる）からである。
【０００８】
平坦性が悪くなると、形成した層間絶縁膜のステップカバレッジが低下する、或いは、層間絶縁膜上に配線層を形成した場合に部分的に薄くなるという不都合を招く。すなわち、層間絶縁膜上において抵抗素子を形成した場合、場所により膜厚差が生じる。また、平坦性が悪いため、抵抗素子パターニング用のフォトマスク形成の露光工程においては、下層からの反射等により場所によって抵抗素子のレジスト寸法にばらつきが生じ、パターニング後の抵抗素子寸法が場所によって異なるものとなる。すなわち、レイアウト面積の増大を抑制するために、ゲート上に長さ方向を同じにして抵抗素子を置くこととした場合、膜厚差や寸法差が生じてしまい、相対精度の良い抵抗素子を作成することが困難であるという問題があった。
【０００９】
また、差動増幅器の様に、一対のトランジスタ素子と一対の抵抗素子から構成されるアナログ回路において、ゲートの長さ方向と抵抗素子の長さ方向とを同一方向にすると、抵抗素子パターニング用のフォトマスク形成の露光工程において目合わせずれが生じたとき、対をなす抵抗素子各々のトランジスタ素子のゲート電極との距離関係がアンバランスとなる。
【００１０】
例えば、複数本のゲート電極を平行に配置し、このゲート電極の直上に同じ本数の抵抗素子を配置して、抵抗素子が長さ方向と直交する方向にずれる場合を考えると、一番外側の２本の抵抗素子各々において、層間絶縁膜を介して下層のゲート電極との間で形成される電気力線は異なるものとなる。この結果、２本の抵抗素子が、例えば、図３（ａ）に示した差動増幅器１００の抵抗素子Ｒ１及びＲ２に使用される場合、差動対入力をなすトランジスタ素子Ｑ１及びＱ２のドレイン端子の寄生容量に差が生じ、高速動作を要求される差動増幅器が誤動作を起こす、或いは速度遅れを起こすという問題もあった。
【００１１】
また、レイアウト設計において、抵抗素子のＬ／Ｓ（Line and Space）は、一般的にトランジスタ素子におけるゲート配線のＬ／Ｓよりも緩い基準に従う。そのため、抵抗素子とトランジスタ素子における拡散層上コンタクトとの間でのショートを回避するため、ゲート電極とコンタクトとのマージン（レイアウトにおけるゲート電極とコンタクトとの間の距離）を大きめに設定する必要がある。例えば、図４に示したレイアウト概念図において、４本の抵抗素子を４本のゲート電極の真上に形成する場合を考えると、ゲート電極とコンタクトとのマージンよりも、抵抗素子とコンタクトとのマージンが厳しくなるから、抵抗素子とコンタクトとのショートを避けるために、ゲート電極とコンタクトとのマージンを大きくせざるをえない。これによって、トランジスタ素子のチャネル方向（Ｌ方向）の長さが拡大し、チップサイズ増大を招く問題があった。
【００１２】
また、抵抗素子のＬ／Ｓをゲート配線のＬ／Ｓと同じにできても、コンタクト開孔用のフォトマスク形成の露光工程においては、ゲート配線に対して目合わせするか、抵抗配線に対して目合わせするかのいずれかに設定せざるをえない。このため、コンタクトがゲート、抵抗のいずれの配線ともショートしないようにするため、露光工程における目合わせ規格を必要以上に厳しく設定する必要があり、製造工程に負担がかかり、半導体装置の製造コストがアップするという問題があった。
【００１３】
また、図４に示したレイアウト概念図において、４本の抵抗素子を４本のゲート電極の真上に形成する場合を考えると、ゲート上コンタクト（ゲートとメタル配線との間のコンタクト）を迂回する必要も生じてしまうので、レイアウト設計において、抵抗配線を容易に配線することができないという問題もあった。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明は、半導体装置に係る第１の解決手段として、一の方向に並列配置された複数のトランジスタ素子と、前記トランジスタ素子上に層間絶縁膜を介して形成された複数の抵抗素子を有し、平面視において、前記抵抗素子の長さ方向は、前記トランジスタ素子のチャネル幅方向に直交することを特徴とする。
【００１５】
また、半導体装置に係る第２の解決手段として、上記第１の解決手段において、前記抵抗素子は、一対の抵抗素子であって、前記トランジスタ素子は、差動増幅回路を構成する一対のトランジスタ素子であることを特徴とする。
【００１６】
また、半導体装置に係る第３の解決手段として、上記第２の解決手段において、前記一対のトランジスタ素子と前記一対の抵抗素子の共通ノードを差動出力対とすることを特徴とする。
【００１７】
また、半導体装置のレイアウト設計方法に係る第１の解決手段として、一の方向に並列配置された複数のトランジスタ素子と、前記トランジスタ素子上に層間絶縁膜を介して形成された複数の抵抗素子を有する半導体装置のレイアウト設計方法であって、前記抵抗素子を、平面視において、前記抵抗素子の長さ方向が、前記トランジスタ素子のチャネル幅方向に直交するように配線することを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置によれば、ゲートの長さ方向（トランジスタ素子のチャネル幅方向）と抵抗素子の長さ方向とを直交させるので、トランジスタ素子を構成するゲート電極上の層間絶縁膜の平坦性が確保されない場合であっても、対をなす、或いは対応して用いられる抵抗素子各々は、抵抗素子の形成工程において下地から同一の影響を受けるため、断面構造（配線膜厚及び配線寸法）が同じとなり、抵抗値の差を軽減させ、相対精度の良い抵抗素子を作成することができる。
【００１９】
また、ゲートの長さ方向と抵抗素子の長さ方向とを直交させるので、抵抗素子パターニング用のフォトマスク形成の露光工程において目合わせずれが生じたときに生じる容量（上層である抵抗素子とゲート電極との間の層間容量）アンバランスはなくなり、差動対入力をなすトランジスタ素子のドレイン端子の寄生容量に差はなくなり、誤動作或いは速度遅れのない高速動作可能な差動増幅回路を提供できる。
【００２０】
また、抵抗素子をトランジスタ素子のチャネル幅方向（Ｗ方向）に直交させると、抵抗素子の目合わせずれによるコンタクトとのショートを軽減でき、製造プロセスに負担をかけないチップサイズの小さい低コストの半導体装置を提供できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施形態に係る半導体装置のレイアウト概念図及びチップ断面図である。
【図２】本発明の一実施形態に係る差動増幅器のレイアウト概念図である。
【図３】差動増幅器及び減算回路の回路構成図である。
【図４】従来技術に係る差動増幅器のレイアウト概念図である。
【発明を実施するための形態】
【００２２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
図１は、本発明の一実施形態に係る半導体装置のレイアウト概念図及びチップ断面図である。図１（ａ）は、２つのＮチャネル型トランジスタ素子Ｑ１及びＱ２、２つの抵抗素子Ｒ１及びＲ２を２次元的に同一平面上に示したレイアウト概念図であり、図１（ｂ）及び図１（ｃ）は、図１（ａ）のＡ−Ａ’及びＢ−Ｂ’断面図である。
【００２３】
図１（ａ）及び図１（ｂ）に示すように、トランジスタ素子Ｑ１及びＱ２は、ゲート電極１３の長さ方向、すなわち、トランジスタ素子のチャネル幅Ｗ方向が同一方向になるよう配置されている。図１（ａ）において、○印はコンタクトホールＣｔを示し、トランジスタ素子Ｑ１及びＱ２各々において、ｎ型拡散層領域１２からなるソース及びドレイン領域に配置され、ソース及びドレイン領域と図示しないメタル配線Ｍ１を接続している。なお、図１（ａ）において、ゲート電極上のコンタクトホールは省略しているが、ゲート電極１３もコンタクトホールを介して図示しないメタル配線Ｍ１へと接続される。
【００２４】
また、抵抗素子Ｒ１及びＲ２は、４本の抵抗配線（例えばポリシリコン層で形成される）をコンタクトホールＣｔ及びメタル配線Ｍ１で２つに分離することにより形成されている。すなわち、図１（ａ）において、４本に並行に配置された抵抗配線のうち、上から２本目と４本目の抵抗配線が、コンタクトホールＣｔ及びメタル配線Ｍ１により接続され、上から１本目と３本目の抵抗配線が、コンタクトホールＣｔ及びメタル配線Ｍ１により接続されている。なお、抵抗配線とメタル配線Ｍ１の接続は、図１（ｂ）に示すように、層間絶縁膜１６上に開口されたコンタクトホールＣｔを介して行われる。
【００２５】
このように、並列配置された２つのトランジスタ素子Ｑ１及びＱ２の上方に、層間絶縁膜１４を介して抵抗素子Ｒ１、Ｒ２が形成されるが、図１（ａ）〜図１（ｃ）に示すように、抵抗素子Ｒ１及びＲ２の長さ方向は、左右の方向になる。一方、トランジスタ素子Ｑ１及びＱ２のチャネル幅方向は、上下方向となる。すなわち、抵抗素子の長さ方向は、トランジスタ素子のチャネル幅方向に直交するように形成されている。
【００２６】
これを製造工程に従って説明すれば、次の通りである。Ｐ型シリコン基板１０上に図示しないゲート酸化膜（絶縁膜）を形成後、例えば全面成長されたポリシリコンを、露光工程及びエッチング工程によりパターニングし、ゲート電極１３を形成する。次に、図示しないサイドウォール形成後、イオン注入工程によりソース，ドレインの高濃度のｎ型拡散層領域１２が形成される。これにより、図１（ａ）及び図１（ｂ）に示すように、Ｎチャネル型ＭＯＳトランジスタ素子Ｑ１及びＱ２が並列配置される。
【００２７】
次に、層間絶縁膜１４形成後、例えば全面成長されたポリシリコンを、露光工程及びエッチング工程によりパターニングし、４本の抵抗配線を形成する。なお、図１（ａ）及び図１（ｃ）に示すように、４本の抵抗配線はトランジスタ素子Ｑ１及びＱ２のチャネル幅方向に直交して形成される。その後、層間絶縁膜１６形成後、コンタクトホールＣｔが開口され、図１（ａ）において波線で示すメタル配線Ｍ１（例えばアルミニウム配線やカッパー配線）がパターニングされ、上記４本の抵抗配線が、抵抗素子Ｒ１及びＲ２に分離される。
【００２８】
図２は、図３（ａ）に示した差動増幅器１００をレイアウトする際に、上述のトランジスタ素子及び抵抗素子の配置を適用したレイアウト概念図を示す。図２（ａ）は図面中央に対して線対象にレイアウトした場合、図２（ｂ）は中央の×印に対して点対象に配置した場合のレイアウト図であるが、回路構成上は図３（ａ）に示す差動増幅器１００と等価であるので、以下に図２（ａ）を用いて説明する。
【００２９】
図２（ａ）において、トランジスタ素子Ｑ１は左側、トランジスタ素子Ｑ２は右側に、互いのゲート電極を並行にして並列配置される。各々のトランジスタ素子において、トランジスタ素子は２本のゲート電極で構成され、トランジスタ素子Ｑ１のゲート電極はコンタクトホールＣｔ及びメタル配線Ｍ１を介して入力端子ＩＮ１へと接続される。同様に、トランジスタ素子Ｑ２のゲート電極は入力端子ＩＮ２へ接続される。
【００３０】
また、各々のトランジスタ素子において、ゲート電極１３で挟まれた領域がソース領域となり、コンタクトホールＣｔ及びメタル配線Ｍ１を介して電流源へ接続される。すなわち、トランジスタ素子Ｑ１及びＱ２のソース領域は電流源へ共通接続される。
一方、各々のトランジスタ素子において、２箇所のドレイン領域は差動増幅器１００の差動出力対のノードとなる。差動出力対のノードの一方（トランジスタ素子Ｑ１のドレイン領域）は、コンタクトホールＣｔを介してメタル配線により出力端子ＯＵＴ１へ接続され、同様に、差動出力対のノードの他方（トランジスタ素子Ｑ２のドレイン領域）は、出力端子ＯＵＴ２へ接続される。
【００３１】
また、抵抗素子Ｒ１は２本の抵抗配線で構成され、図１（ａ）の上から１本目と３本目の抵抗配線がコンタクトホールＣｔを介してメタル配線Ｍ１へ接続される（図中右側）。そして、１本目の抵抗配線の他端は、コンタクトホールＣｔ及びメタル配線を介して出力端子ＯＵＴ１へと接続され（図中左側）、また、３本目の抵抗配線の他端は、コンタクトホールＣｔ及びメタル配線を介して電源端子ＶＤＤへと接続される（図中左側）。
このように、抵抗素子Ｒ１は、平面視において、その長さ方向がトランジスタ素子Ｑ１及びＱ２のゲートの長さ方向（トランジスタ素子のチャネル幅方向）と直交する形で形成される。同様に、抵抗素子Ｒ２は、図中の上から２本目と４本目の抵抗配線により、平面視において、長さ方向がトランジスタ素子Ｑ１及びＱ２のゲートの長さ方向と直交する形で形成される。
【００３２】
本発明の半導体装置によれば、ゲートの長さ方向（トランジスタ素子のチャネル幅方向）は、図中上下方向であり、抵抗素子の長さ方向（図中左右の方向）と直交させるので、トランジスタ素子Ｑ１及びＱ２を構成するゲート電極上の層間絶縁膜の平坦性が確保されない場合であっても、対をなす抵抗素子Ｒ１及びＲ２は、抵抗素子の形成工程において、同一の影響を受けるため断面構造（配線膜厚及び配線寸法）が同じとなり、抵抗値の差を軽減させ、相対精度の良い抵抗素子を作成することができる。
【００３３】
また、差動増幅器１００の様に、一対のトランジスタ素子（Ｑ１及びＱ２）と一対の抵抗素子（Ｒ１及びＲ２）から構成されるアナログ回路において、抵抗素子パターニング用のフォトマスク形成の露光工程において目合わせずれが生じたときでも、トランジスタ素子Ｑ１及びＱ２の上で抵抗配線が上下にずれだけなので、差動出力ノード間でゲートと抵抗配線の距離にアンバランスが生じることはない。従って、差動対入力をなすトランジスタ素子Ｑ１及びＱ２のドレイン端子の寄生容量（上層である抵抗素子とゲート電極との間の層間容量）に差はなくなり、誤動作或いは速度遅れのない高速動作可能な差動増幅回路を提供できる。
【００３４】
また、ゲートの長さ方向を、抵抗素子の長さ方向と直交させるので、抵抗素子のＬ／Ｓ（Line and Space）を、トランジスタ素子のＬ／Ｓより緩い基準に従ってレイアウトしても、抵抗素子とトランジスタ素子おける拡散層上コンタクトホールとの間でのショートを軽減できる。従って、従来の様に、抵抗素子とコンタクトホールのショートを避けるために、ゲート電極と拡散上コンタクトホールとのマージンを大きくとる必要はなく、トランジスタ素子のチャネル方向（Ｌ方向）の長さは、ゲート電極とコンタクトホールのマージンで決定でき、チップサイズ増大を招く問題を解決できる。
【００３５】
また、製造工程におけるコンタクトホールの目合わせにおいて、コンタクトホールとゲート電極又は抵抗素子がショートしないようにするために、目合わせ規格を必要以上に厳しく設定する必要もなく、製造コストの低い半導体装置を提供できる。
また、レイアウト設計において、抵抗素子を、ゲート電極上コンタクトホールを迂回させ配線する必要がなくなり、抵抗素子を容易にレイアウトすることができる。
【００３６】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の変更等も含まれる。例えば、上述の実施形態においては、一の差動増幅器における抵抗素子を、同じ差動増幅器のトランジスタ素子上に配置する例を示したが、これに限られるものではない。
【００３７】
例えば、差動増幅器１００のおける抵抗素子を、他のアナログ回路におけるトランジスタ素子の上に配置してもよい。或いは、上述の減算回路２００における抵抗素子Ｒ１〜Ｒ４を、他のアナログ回路における、例えば上記差動増幅器１００におけるトランジスタ素子の上に配置してもよい。差動増幅回路や減算回路等のアナログ回路は、ＣＭＯＳインバータ回路の様に、出力電圧が電源電圧と接地電圧の間で遷移することはないため、抵抗素子を配置しても、出力信号から受けるノイズの影響は少ないためである。また、アナログ回路を構成する対をなすトランジスタ素子は、レイアウトの対称性を重要視することから、そのレイアウトがＣＭＯＳインバータ回路等の論理回路に比べて、ゲート電極の長さをほぼ同じ長さにし、並行して同じ間隔に規則的に配置されることから、抵抗配線をレイアウトしやすいためである。
【００３８】
また、上述の実施形態において、抵抗素子は、トランジスタ素子におけるゲート電極層と第１のメタル配線層の間において抵抗層で形成される構成としたが、これに限られものではなく、ゲート電極層と異なる層の配線層であれば、いかなる配線層であってもよい。
【００３９】
例えば、半導体装置を構成する配線層の構造が、基板側から順番にゲート配線、第１メタル配線、第２メタル配線、抵抗配線、第３メタル配線の構造となってもよい。このように、抵抗配線をゲート配線より上方に存在するメタル配線の更に上方に配置する場合、トランジスタ素子の拡散層上コンタクトを、自由にレイアウトすることが可能となる。例えば、上記構造の場合、トランジスタ素子の拡散層は、コンタクトホールを介して第１メタル配線へ接続される。一方、抵抗素子は、第２メタルからコンタクトホール（ビアホール）を介して上方へ引き上げられ、抵抗配線へと接続される。すなわち、トランジスタ素子の拡散層上コンタクトホールと抵抗配線が、基板に垂直方向（高さ方向）において、同じ高さに存在することがなくなる。従って、トランジスタ素子における拡散層上のコンタクトホールの個数を増やすことが可能となり、第１メタル配線と拡散層との接触抵抗の抵抗値を下げることができるため、トランジスタ素子の駆動能力を高めることができる。
【００４０】
また、抵抗層は上述の説明においては、ポリシリコンで形成されることとしたが、勿論これに限られるものではなく、例えば、ＴｉＮ（チタンナイトライド）、ＴａＮ（タンタルナイトライド）などの材料により形成されてもよい。
【符号の説明】
【００４１】
１００，１０１…差動増幅器、２００…減算回路、Ｒ１，Ｒ２，Ｒ３，Ｒ４…抵抗素子、Ｑ１，Ｑ２…トランジスタ素子、１０…Ｐ型シリコン基板、１２…ｎ型拡散層領域、１３…ゲート電極、１４，１６…層間絶縁膜、Ｃｔ…コンタクトホール、Ｍ１…メタル配線、ＩＮ１，ＩＮ２…入力端子、ＯＵＴ，ＯＵＴ１，ＯＵＴ２…出力端子、ＶＤＤ…電源端子
【図１】
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【図２】
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【図３】
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【図４】
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