(57)【要約】【課題】テスト出力端子数を増大させることなく、テストの信頼性を向上させる。【解決手段】同一の機能を有し、スキャン入力信号１０を入力可能とするＩＰ回路１１１〜１１３と、ＩＰ回路１１１〜１１３のそれぞれに対し、スキャンクロック信号２０を選択的に供給する選択回路１００と、ＩＰ回路１１１〜１１３のそれぞれから出力されるスキャンテスト結果信号を通過させるか遮断するかを決定するマスク回路１２０と、マスク回路１２０から出力されるそれぞれの出力信号の論理積を求めるＡＮＤ回路１４０と、マスク回路１２０から出力されるそれぞれの出力信号の論理和を求めるＯＲ回路１５０と、ＡＮＤ回路１４０の出力に接続される第１のテスト出力端子と、ＯＲ回路１５０の出力に接続される第２のテスト出力端子と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
同一の機能を有し、スキャンテスト用入力信号を入力可能とする複数の回路ブロックと、
前記複数の回路ブロックのそれぞれに対し、スキャンテスト実行用クロック信号を選択的に供給する選択回路と、
前記複数の回路ブロックのそれぞれから出力されるスキャンテスト結果信号を通過させるか遮断するかを決定するマスク回路と、
前記マスク回路から出力されるそれぞれの出力信号の論理積を求める論理積回路と、
前記マスク回路から出力されるそれぞれの出力信号の論理和を求める論理和回路と、
前記論理積回路の出力に接続される第１のテスト出力端子と、
前記論理和回路の出力に接続される第２のテスト出力端子と、
を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記複数の回路ブロックのそれぞれに対応してそれぞれテスト有効信号が供給され、前記選択回路は、前記テスト有効信号がアクティブであることを示す場合に前記スキャンテスト実行用クロック信号を対応する前記回路ブロックに供給し、前記マスク回路は、前記テスト有効信号がアクティブであることを示す場合に対応する前記スキャンテスト結果信号を通過させることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記選択回路は、それぞれの前記テスト有効信号がアクティブであることを示す場合に前記スキャンテスト実行用クロック信号を通過させるそれぞれの第１のゲート回路を備えることを特徴とする請求項２記載の半導体集積回路装置。
【請求項４】
前記マスク回路は、
それぞれの前記テスト有効信号がアクティブであることを示す場合に対応する前記スキャンテスト結果信号を通過させて前記論理積回路の入力端に供給するそれぞれの第２のゲート回路と、
それぞれの前記テスト有効信号がアクティブであることを示す場合に対応する前記スキャンテスト結果信号を通過させて前記論理和回路の入力端に供給するそれぞれの第３のゲート回路と、
を備えることを特徴とする請求項２記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に半導体集積回路装置のテスト技術に関する。
【背景技術】
【０００２】
ＬＳＩに複数のＩＰ（Intellectual Property）回路を搭載する場合、ＩＰ回路のテスト結果をＬＳＩの外部端子へ全て出力しＩＰを並列にテストを行う方法がある。並列にテストを行う場合、搭載するＩＰ数に応じてテスタを接続しなければならない端子数が増えてしまい、端子数を削減する手法が必要となっていた。
【０００３】
そこで、特許文献１には、少なくとも主たる構成が同一の複数個のモジュール回路と、スキャンテスト時にスキャンシフトデータを各モジュール回路の入力端子に共通に並列に供給する回路と、各モジュール回路のうちの１個の回路のスキャン出力データを外部に出力するスキャンデータ出力端子と、各モジュール回路の同一の出力端子の出力信号同士を比較し、比較結果の真偽を出力する比較器と、比較器の比較出力信号を外部に出力する比較信号出力端子とを備える半導体集積回路が開示されている。
【０００４】
また、特許文献２には、同一の回路構成及び同一の機能を有する複数の回路ブロックと、複数の回路ブロックのそれぞれに対応して設けられる複数の内部テスト回路と、複数のテスト回路が出力するテスト結果の論理和演算結果を第１の結果信号として出力する論理和回路と、複数のテスト回路が出力するテスト結果の論理積演算結果を第２の結果信号として出力する論理積回路と、第１の結果信号及び第２の結果信号の一致比較結果を最終結果信号として出力する判定回路と、を有するテスト回路が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−１９６０４５号公報
【特許文献２】特開２００９−１２２００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下の分析は本発明において与えられる。
【０００７】
特許文献１、２によれば、テスト結果を出力する端子数を１または２と少なくすることができる。しかしながら、特許文献１の半導体集積回路において、例えば比較器と比較信号出力端子との間に、一致している信号値への固定故障（電源配線またグランド配線へのショート）があると、この故障により常に一致と誤った比較出力信号が出力される。このため、各モジュール回路のうちのスキャン出力データを外部に出力する機能のないモジュール回路の故障を検出できない虞がある。また、特許文献２のテスト回路にあっても、判定回路に故障があって、常に正しい一致比較結果を出力してしまう虞がある。このように、従来の技術によれば、テストの信頼性が必ずしも高くならない場合が存在する。
【課題を解決するための手段】
【０００８】
本発明の１つのアスペクト（側面）に係る半導体集積回路装置は、同一の機能を有し、スキャンテスト用入力信号を入力可能とする複数の回路ブロックと、複数の回路ブロックのそれぞれに対し、スキャンテスト実行用クロック信号を選択的に供給する選択回路と、複数の回路ブロックのそれぞれから出力されるスキャンテスト結果信号を通過させるか遮断するかを決定するマスク回路と、マスク回路から出力されるそれぞれの出力信号の論理積を求める論理積回路と、マスク回路から出力されるそれぞれの出力信号の論理和を求める論理和回路と、論理積回路の出力に接続される第１のテスト出力端子と、論理和回路の出力に接続される第２のテスト出力端子と、を備える。
【発明の効果】
【０００９】
本発明によれば、テスト出力端子数を増大させることなく、テストの信頼性を向上させることができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施例に係る半導体集積回路装置の回路図である。
【図２】本発明の第１の実施例に係る半導体集積回路装置の動作を表す第１のタイミングチャートである。
【図３】本発明の第１の実施例に係る半導体集積回路装置の動作を表す第２のタイミングチャートである。
【図４】本発明の第１の実施例に係る半導体集積回路装置の動作を表す第３のタイミングチャートである。
【図５】本発明の第１の実施例に係る半導体集積回路装置の動作を表す第４のタイミングチャートである。
【図６】本発明の第２の実施例に係る半導体集積回路装置の回路図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態に係る半導体集積回路装置は、同一の機能を有し、スキャンテスト用入力信号（図１の１０に相当）を入力可能とする複数の回路ブロック（図１の１１１〜１１３に相当）と、複数の回路ブロックのそれぞれに対し、スキャンテスト実行用クロック信号（図１の２０に相当）を選択的に供給する選択回路（図１の１００）と、複数の回路ブロックのそれぞれから出力されるスキャンテスト結果信号を通過させるか遮断するかを決定するマスク回路（図１の１２０）と、マスク回路から出力されるそれぞれの出力信号の論理積を求める論理積回路（図１の１４０）と、マスク回路から出力されるそれぞれの出力信号の論理和を求める論理和回路（図１の１５０）と、論理積回路の出力に接続される第１のテスト出力端子と、論理和回路の出力に接続される第２のテスト出力端子と、を備える。
【００１２】
半導体集積回路装置において、複数の回路ブロックのそれぞれに対応してそれぞれテスト有効信号（図１の３１〜３３に相当）が供給され、選択回路は、テスト有効信号がアクティブであることを示す場合にスキャンテスト実行用クロック信号を対応する回路ブロックに供給し、マスク回路は、テスト有効信号がアクティブであることを示す場合に対応するスキャンテスト結果信号を通過させるようにしてもよい。
【００１３】
半導体集積回路装置において、選択回路は、それぞれのテスト有効信号がアクティブであることを示す場合にスキャンテスト実行用クロック信号を通過させるそれぞれの第１のゲート回路（図１の１０１〜１０３）を備えるようにしてもよい。
【００１４】
半導体集積回路装置において、マスク回路は、それぞれのテスト有効信号がアクティブであることを示す場合に対応するスキャンテスト結果信号を通過させて論理積回路の入力端に供給するそれぞれの第２のゲート回路（図１の１２１〜１２３）と、それぞれのテスト有効信号がアクティブであることを示す場合に対応するスキャンテスト結果信号を通過させて論理和回路の入力端に供給するそれぞれの第３のゲート回路（図１の１３１〜１３３）と、を備えるようにしてもよい。
【００１５】
以上のような半導体集積回路装置によれば、スキャンテストでの同時動作させる回路ブロックを自由に設定可能とすることでテスト出力端子数を増大させることなく、テストの信頼性を向上させることができる。
【００１６】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００１７】
図１は、本発明の第１の実施例に係る半導体集積回路装置の回路図である。図１において、半導体集積回路装置は、選択回路１００、ＩＰ回路１１１、１１２、１１３、マスク回路１２０、ＡＮＤ（論理積）回路１４０、ＯＲ（論理和）回路１５０を備える。また、選択回路１００は、ＡＮＤ回路１０１、１０２、１０３を備える。マスク回路１２０は、ＡＮＤ回路１３１、１３２、１３３、ＯＲ回路１２１、１２２、１２３を備える。
【００１８】
ＡＮＤ回路１０ｋ（ｋ＝１〜３）は、一方の入力にＩＰ有効信号３ｋを入力し、他方の入力にスキャンクロック信号２０を入力し、出力信号５ｋをＩＰ回路１１ｋに出力する。
【００１９】
ＩＰ回路１１ｋは、同じ種類のマクロ等のＩＰ回路である回路ブロックである。ＩＰ回路１１ｋは、スキャン入力信号１０、出力信号５ｋを入力し、出力信号６ｋをＡＮＤ回路１３ｋおよびＯＲ回路１２ｋのそれぞれの一方の入力に出力する。
【００２０】
ＯＲ回路１２ｋは、他方の入力にＩＰ有効信号３ｋの論理反転信号を入力し、出力信号７ｋをＡＮＤ回路１４０の第ｋの入力に出力する。ＡＮＤ回路１３ｋは、他方の入力にＩＰ有効信号３ｋを入力し、出力信号８ｋをＯＲ回路１５０の第ｋの入力に出力する。
【００２１】
ＡＮＤ回路１４０は、スキャン出力信号４０を外部（第１のテスト出力端子）に出力する。ＯＲ回路１５０は、スキャン出力信号４１を外部（第１のテスト出力端子）に出力する。
【００２２】
以上のような構成において、ＩＰ有効信号３ｋがハイ（Ｈ）レベルとされる場合、ＩＰ回路１１ｋにスキャン入力信号１０とスキャンクロック信号２０とが入力され、スキャン入力信号１０に応じたスキャンテスト結果を表す出力信号７ｋおよび出力信号８ｋがそれぞれＡＮＤ回路１４０およびＯＲ回路１５０に出力される。また、ＩＰ有効信号３ｋがロー（Ｌ）レベルとされる場合、ＩＰ回路１１ｋへのスキャンクロック信号２０の供給が停止されると共に、スキャン結果を表す出力信号７ｋおよび出力信号８ｋがそれぞれＨレベルおよびＬレベルに固定される。
【００２３】
次に、半導体集積回路装置のスキャンテストの動作について説明する。図２〜図５は、本発明の第１の実施例に係る半導体集積回路装置の動作を表すタイミングチャートである。図２〜図５において、時間の経過が、Ｔ１〜Ｔ６の６つのサイクルとして表される。なお、図中で×××は不定値を表す。
【００２４】
スキャンクロック信号２０は、１サイクル内に、ＬレベルからＨレベルおよびＨレベルからＬレベルへ変化する。スキャン入力信号１０は、サイクル単位にＨレベルまたはＬレベルへ変化する。スキャン出力信号４０、４１は、出力信号５１〜５３のＬレベルからＨレベルへの立ち上がりのタイミングにおいて、変化しうる。ＩＰ有効信号３１〜３３は、サイクル単位にＨレベルまたはＬレベルとされる。出力信号６１〜６３は、出力信号５１〜５３の立ち上がりタイミングにおいて、変化しうる。出力信号７１〜７３、８１〜８３は、出力信号６１、６２、６３の変化のタイミングに応じて変化しうる。出力信号５１〜５３は、それぞれＩＰ有効信号３１〜３３がアクティブを示すＨレベルである場合、スキャンクロック信号２０そのままとされる。
【００２５】
スキャンパターン期待値は、サイクル単位にＨレベルまたはＬレベルへ変化する信号である。ＩＰ回路の内部の回路接続からスキャンツールによって算出した値を、スキャン入力信号１０とスキャンパターン期待値とにサイクル単位で設定する。なお、Ｔ３Ｅ、Ｔ４Ｅ、Ｔ５Ｅは、サイクルＴ３、Ｔ４、Ｔ５の最終付近の時刻を表し、スキャン出力信号４０、４１信号の値とスキャンパターン期待値との比較を行うタイミングである。
【００２６】
なお、ここではＩＰ回路内部のスキャンレジスタのシフトする長さを３としている。このスキャンレジスタは、スキャンクロック信号２０が立ち上がる時点で出力が変化するフリップフロップから構成され、値を保持するフリップフロップをＩＰ回路内部で３個シリアルに接続している。このため、タイミングＴ３Ｅ、Ｔ４Ｅ、Ｔ５Ｅは、スキャンレジスタの遅延分に対応して定められている。
【００２７】
図２、図３、図４は、全ＩＰ回路のテスト時のタイミングチャートである。図２は、全てのＩＰ回路が正常である場合、図３は、ＩＰ回路１１１がＬレベル故障である場合、図４は、ＩＰ回路１１１がＨレベル故障である場合のそれぞれにおけるタイミングチャートの例を示す。
【００２８】
これらタイミングチャートにおいて、ＩＰ回路１１１、１１２、１１３を同時にテストするため、ＩＰ有効信号３１、３２、３３をＨレベルへ設定する。スキャンクロック信号２０は、Ｔ１〜Ｔ６まで全てのサイクルで入力され、選択回路１００を通過し、出力信号５１、５２、５３としてＩＰ回路１１１、１１２、１１３へそれぞれ入力される。ＩＰ回路１１１、１１２、１１３の出力は、マスク回路１２０を通過し、ＡＮＤ回路１４０とＯＲ回路１５０へ到達する。
【００２９】
スキャン入力信号１０は、サイクルＴ１でＨレベル、サイクルＴ２でＬレベル、サイクルＴ３でＨレベルであると設定する。ＩＰ回路内部で３個のレジスタをシリアルに接続しているので、出力信号６１〜６３は、ＩＰ回路１１１〜１１３が全て正常でれば、サイクルＴ３の最終付近のＴ３ＥでＨレベル、Ｔ４ＥでＬレベル、Ｔ５ＥでＨレベルとなる。
【００３０】
図２において、ＩＰ回路１１１〜１１３が全て正常であるため、ＩＰ回路１１１〜１１３は、それぞれの出力信号６１〜６３が同じ値であるＨレベルまたはＬレベルを出力する。これは、ＩＰ回路１１１〜１１３が同じ種類のＩＰ回路であってスキャン入力信号１０が全てのＩＰ回路に入っているためであり、出力は同じ値となる。また、サイクルＴ３からＴ５の最終付近のＴ３Ｅ、Ｔ４Ｅ、Ｔ５Ｅで、スキャン出力信号４０、４１とスキャンパターン期待値は全て一致している。
【００３１】
図３は、ＩＰ回路１１１の出力がＬレベル故障である場合のタイミングチャートである。この場合、出力信号６１が常時Ｌレベルになる。出力信号６１がＬレベルであるため、出力信号７１、８１もＬレベルとなる。また、出力信号７１がＬレベルであるため、スキャン出力信号４０がＬレベルに固定される。したがって、Ｔ３Ｅ、Ｔ５Ｅにおいて、スキャン出力信号４０とスキャンパターン期待値とが不一致となる。
【００３２】
図４は、ＩＰ回路１１１の出力がＨレベル故障である場合のタイミングチャートである。この場合、出力信号６１が常時Ｈレベルになる。出力信号６１がＨレベルであるため、出力信号７１、８１もＨレベルとなる。また、出力信号８１がＨレベルであるため、スキャン出力信号４１がＨレベルに固定される。したがって、Ｔ４Ｅにおいて、スキャン出力信号４１とスキャンパターン期待値とが不一致となる。
【００３３】
以上のように、全ＩＰ回路が正常である場合、ＩＰ回路１１１の出力がＬレベル故障である場合、ＩＰ回路１１１の出力がＨレベル故障である場合の３つの例から分かる通り、スキャン出力信号４０と４１の値がＨレベル、Ｌレベルともに一致する場合、ＩＰ回路１１１、１１２、１１３の出力値は同じであることが導かれ、さらにスキャンパターン期待値と一致した場合、テスト対象のＩＰ回路に故障が無いと判断される。また、スキャン出力信号４０と４１の値が不一致の場合、もしくはスキャン出力信号４０、４１の一方の値とスキャンパターン期待値とが不一致の場合、テスト対象のＩＰ回路またはテスト回路に故障が有ると判断する。
【００３４】
図５は、ＩＰ回路１１１〜１１３の内、ＩＰ回路Ｉ１２の単体テストを行う場合のタイミングチャートである。ＩＰ回路Ｉ１２の単体テストの設定は、ＩＰ有効信号３２をＨレベルとし、ＩＰ有効信号３１、３３をＬレベルに設定する。
【００３５】
ＩＰ有効信号３１、３３のＬレベル設定により、ＩＰ回路１１１、１１３のスキャンクロック信号である出力信号５１、５３は、選択回路１００によって常にＬレベルの動作停止状態となる。また、スキャンクロック信号２０は、選択回路１００を通過してＩＰ回路Ｉ１２へ到達する。さらに、ＩＰ有効信号３１、３３のＬレベル設定により、マスク回路１２０の出力信号７１、７３は、常にＨレベルとなり、出力信号８１、８３は、常にＬレベルとなる。したがって、ＩＰ回路Ｉ１２の出力のみが、マスク回路１２０を通過してＡＮＤ回路１４０とＯＲ回路１５０に到達する。これらのことから、ＩＰ回路Ｉ１２の出力である出力信号６２のみがスキャン出力信号４０、４１へ出力され、ＩＰ回路Ｉ１２単体を動作させたテストが可能となる。この様に、ＩＰ有効信号３１、３２、３３のいずれか一つをＨレベルに設定することで、テストするＩＰ回路（マクロ）の選択が可能である。
【００３６】
本発明では、ＡＮＤ回路１４０の出力とＯＲ回路１５０の出力ともに期待値として、ＨレベルとＬレベルがある。このため、ＡＮＤ回路１４０の出力とＯＲ回路１５０の出力が固定値に故障した場合であっても、故障検出が可能である。
【実施例２】
【００３７】
図６は、本発明の第２の実施例に係る半導体集積回路装置の回路図である。図６において、図１と同一の符号は同一物を表し、その説明を省略する。図６の半導体集積回路装置は、選択回路１００ａ、ＩＰ回路１１１、１１２、１１３、１１４、マスク回路１２０ａ、ＡＮＤ回路１４０ａ、ＯＲ回路１５０ａを備える。また、選択回路１００ａは、ＡＮＤ回路１０１、１０２、１０３、１０４を備える。マスク回路１２０ａは、ＡＮＤ回路１３１、１３２、１３３、１３４、ＯＲ回路１２１、１２２、１２３、１２４を備える。
【００３８】
実施例１との違いは、ＩＰ回路が４個になっている点である。ＩＰ回路の搭載数を変えた場合であっても実施例１と同様に、スキャン出力信号４０と４１の２つ、スキャン入力信号１０の１つとする構成が可能である。他方、搭載するＩＰ回路数によってＩＰ有効信号の数が変わる。このＩＰ有効信号３１、３２、３３、３４により、テスト実行させるＩＰ回路を指定可能なため、テスト時の消費電力低減が可能である。
【００３９】
図６の回路構成において、具体的なテスト実行方法として例えば以下の３通りのテストを示す。
【００４０】
（１）ＩＰ回路１１１、１１２、１１３、１１４の全てに対し同時に並列してテストを行う。この場合、ＩＰ有効信号３１、３２、３３、３４をすべてＨレベルに設定する。
【００４１】
（２）ＩＰ回路１１１、１１２のテストを行い、次にＩＰ回路１１３、１１４のテストを行う。この場合、ＩＰ有効信号３１、３２をＨレベル、ＩＰ有効信号３３、３４をＬレベルに設定し、次にＩＰ有効信号３３、３４をＨレベル、ＩＰ有効信号３１、３２をＬレベルに設定する。
【００４２】
（３）ＩＰ回路１１１、１１２、１１３、１１４の順に全てのＩＰ回路に対して単体テストを直列して行う。この場合、ＩＰ有効信号３１をＨレベル、ＩＰ有効信号３２、３３、３４をＬレベルに設定し、次にＩＰ有効信号３２をＨレベル、ＩＰ有効信号３１、３３、３４をＬレベルに設定し、次にＩＰ有効信号３３をＨレベル、ＩＰ有効信号３１、３２、３４をＬレベルに設定し、次にＩＰ有効信号３４をＨレベル、ＩＰ有効信号３１、３２、３３をＬレベルに設定する。
【００４３】
このように少なくとも３通りのいずれかのテスト実行方法を選択することが可能である。複数のＩＰ回路に対応するＩＰ有効信号の設定値を変えることで同時にテストするＩＰ回路の選択が可能になり、テストの設定自由度が向上し、テストの信頼性を上げることができる。
【００４４】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４５】
１００、１００ａ  選択回路
１０１〜１０４、１３１〜１３４、１４０、１４０ａ  ＡＮＤ回路
１１１〜１１４  ＩＰ回路
１２０、１２０ａ  マスク回路
１２１〜１２４、１５０、１５０ａ  ＯＲ回路
【図１】
2011163905.tif 000003
【図２】
2011163905.tif 000004
【図３】
2011163905.tif 000005
【図４】
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【図５】
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【図６】
2011163905.tif 000008