(57)【要約】【課題】内蔵ダイオードを有するトレンチＭＯＳＦＥＴのしきい値電圧を向上させると共に、ドレインリーク電流の発生を低減させる。【解決手段】内蔵ダイオードを有するトレンチＭＯＳＦＥＴにおいて、コンタクトトレンチ２３の下部におけるＰ−型チャネル領域４の厚さを２００ｎｍ以下とし、バリアメタル９とＰ−型チャネル領域４をショットキー接合させてショットキーバリアダイオードを備えることにより、しきい値電圧を向上させ、ドレインリーク電流の発生を低減させることができる。【選択図】図１
2011009387.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に形成されたトレンチゲート型のＭＯＳＦＥＴを有する半導体装置であって、
前記半導体基板の主面上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成された第２導電型の第２半導体領域と、
前記第２半導体領域を貫いて前記第１半導体領域に達するように形成された第１溝部と、
前記第１溝部の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域上に、前記第１溝部に接して形成された第１導電型の第３半導体領域と、
前記第２半導体領域および前記第３半導体領域に接する主電極を有し、
前記第２半導体領域は、前記主電極とショットキー接合していることを特徴とする半導体装置。
【請求項２】
前記主電極との接触面における前記第２半導体領域の不純物濃度が１０１７ｃｍ−３以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記主電極と前記第２半導体領域との接触面と、前記第１半導体領域と前記第２半導体領域との接触面との最小距離が２００ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１半導体領域と前記第２半導体領域の間に、前記第１半導体領域よりも不純物濃度が低い第１導電型の第４半導体領域を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ゲート電極は、第２導電型の多結晶シリコンを主体とする導体であることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第３半導体領域を貫いて前記第２半導体領域に達するように形成された第２溝部を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
前記主電極と前記半導体基板の主面との間に、前記主電極と異なる金属からなるバリアメタルを有し、
前記バリアメタルが前記第２半導体領域とショットキー接合していることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記主電極と前記半導体基板の主面との間にシリサイド膜を有し、
前記シリサイド膜が前記第２半導体領域とショットキー接合していることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第２半導体領域の不純物濃度が、前記主電極との接触面と、前記第１溝部の接触面とで異なることを特徴とする請求項１記載の半導体装置。
【請求項１０】
前記第１溝部の内部の、前記ゲート電極の下に、埋込絶縁膜を介して形成された埋込電極を有することを特徴とする請求項１記載の半導体装置。
【請求項１１】
前記埋込電極は、前記主電極と電気的に接続していることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記ゲート電極の一部はソース電極と電気的に接続していることを特徴とする請求項１記載の半導体装置。
【請求項１３】
前記第１溝部に接して、前記第３半導体領域と異なる不純物濃度の第１導電型か、もしくは第２導電型の第５半導体領域を有することを特徴とする請求項１記載の半導体装置。
【請求項１４】
第１導電型の半導体基板の主面に形成されたトレンチゲート型のＭＯＳＦＥＴを有する半導体装置であって、
前記半導体基板の主面に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成された第２導電型の第２半導体領域と、
前記第２半導体領域を貫いて前記第１半導体領域に達するように形成された第１溝部と、
前記第１溝部の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第１半導体領域内に、前記第２半導体領域に隣接して形成された第２導電型の第６半導体領域と、
前記第２半導体領域上に、前記第１溝部に接して形成された第１導電型の第３半導体領域と、
前記第３半導体領域を貫いて前記第６半導体領域に達するように形成された第２溝部と、
前記第３半導体領域に接する主電極を有し、
前記第６半導体領域は、前記主電極とショットキー接合していることを特徴とする半導体装置。
【請求項１５】
前記主電極との接触面における前記第６半導体領域の不純物濃度が１０１７ｃｍ−３以下であることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記ゲート電極は、第２導電型の多結晶シリコンを主体とする導体であることを特徴とする請求項１４記載の半導体装置。
【請求項１７】
第１導電型の半導体基板の主面に形成されたトレンチゲート型のＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に第１導電型の第１半導体領域を形成する工程と、
（ｂ）前記（ａ）工程の後、前記第１半導体領域上に、前記第１半導体領域と異なる不純物濃度の第１導電型の第４半導体領域を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の主面から深さ方向に向かって、前記第１半導体領域の途中まで達するように第１溝部を形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第１溝部の内部に、ゲート絶縁膜を介してゲート電極を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１半導体領域上に、イオン注入を施すことで、第２導電型の第２半導体領域を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第２半導体領域上に、イオン注入を施すことで、第１導電型の第３半導体領域を形成する工程と、
（ｇ）前記（ｆ）工程の後、前記半導体基板の主面から深さ方向に向かって、前記第２半導体領域の途中まで達する第２溝部を形成する工程と、
（ｈ）前記（ｇ）工程の後、前記第２半導体領域および前記第３半導体領域に接する主電極を形成する工程と、
を有し、
前記主電極との接触面における前記第２半導体領域の不純物濃度が１０１７ｃｍ−３以下であって、前記第２半導体領域と前記主電極とがショットキー接合するように形成されることを特徴とする半導体装置の製造方法。
【請求項１８】
半導体基板の主面上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成された第２導電型の第２半導体領域と、
前記第２半導体領域を貫いて前記第１半導体領域に達するように形成された第１溝部と、
前記第１溝部の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域上に、前記第１溝部に接して形成された第１導電型の第３半導体領域と、
前記第２半導体領域および前記第３半導体領域に接する主電極を有し、
前記第２半導体領域は、前記主電極とショットキー接合している半導体装置を、同期整流スイッチに用いたＤＣ−ＤＣコンバータにおいて、
前記同期整流スイッチは、前記ゲート電極と前記主電極の電位差が０Ｖの条件で、前記主電極から前記半導体基板の裏面に流れる主電流の電流密度が０．２Ａ／ｍｍ２のときに、前記主電流の経路における電圧降下が０．５Ｖ以上０．６Ｖ以下の範囲にある電界効果トランジスタのセル構造を有する半導体装置の同期整流スイッチであることを特徴とするＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法ならびにそれを用いたＤＣ−ＤＣコンバータに関し、特に同期用スイッチング素子として使用するトレンチＭＯＳＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor）およびその製造方法ならびにそれを用いたＤＣ−ＤＣコンバータに適用して有効な技術に関する。
【背景技術】
【０００２】
通信網の拡張や、処理速度を向上したブロードバンド化に伴う情報量の増加などにより、基地局、ルータ等の通信機器やサーバ、およびノートパソコン等での電力需要は増加の一途をたどっている。そして、これらの機器の中核となるＣＰＵ（Central Processing Unit）等のＬＳＩ（Large Scale Integration）における低動作電圧化と処理速度向上に対応するため、ＤＣ−ＤＣコンバータ電源には低電圧化・大電流化、高速応答化と同時に高効率化・小型化が要求されている。
【０００３】
この電源供給のためのＤＣ−ＤＣコンバータの同期整流スイッチに用いられるパワーＭＯＳＦＥＴとしては、高効率化・小型化のために、主にオン抵抗の低いトレンチ型のＭＯＳＦＥＴが使用されている。
【０００４】
最近では、このＭＯＳＦＥＴにおける跳ね上がり電圧の低減や電源効率の更なる向上のために、内蔵ダイオードの特性改善に対する要求が高まっている。
【０００５】
特許文献１（特開２００６−１２９６７号公報）には、ＭＯＳＦＥＴの同一チップ内にショットキーバリアダイオードを備えることで逆回復時のホールの電荷量を低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１２９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のようなショットキーバリアダイオードを備えたＭＯＳＦＥＴの高性能化のために、本発明者らが更なる低オン抵抗化技術を検討したところ、以下に説明するような課題が見出された。
【０００８】
ＭＯＳＦＥＴを有する半導体装置にショットキーバリアダイオードを備えるには、同一チップ内にショットキーバリアダイオードの領域を具備する必要があるため、ＭＯＳＦＥＴのアクティブ領域が減少し、オン抵抗が増加する。ＭＯＳＦＥＴのオン抵抗が増加すると、電源効率が低下してしまう。また、ＭＯＳＦＥＴには、誤動作を防止するためにしきい値電圧を向上することや、オフ状態での電力損失を低減するためにドレインリーク電流を抑制することが重要になる。このような原因から、ＭＯＳＦＥＴのしきい値電圧の向上およびドレインリーク電流の低減化が困難であることが分かった。
【０００９】
本発明の目的は、ＭＯＳＦＥＴを有する半導体装置のしきい値電圧を向上させ、ドレインリーク電流を低減させて高性能化する技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本願の一発明による半導体装置は、
第１導電型の半導体基板の主面に形成されたトレンチゲート型のＭＯＳＦＥＴを有する半導体装置であって、
前記半導体基板の主面上に形成された第１導電型の第１半導体領域と、
前記第１半導体領域上に形成された第２導電型の第２半導体領域と、
前記第２半導体領域を貫いて前記第１半導体領域に達するように形成された第１溝部と、
前記第１溝部の内部に、ゲート絶縁膜を介して形成されたゲート電極と、
前記第２半導体領域上に、前記第１溝部に接して形成された第１導電型の第３半導体領域と、
前記第２半導体領域および前記第３半導体領域に接する主電極を有し、
前記第２半導体領域は、前記主電極とショットキー接合しているものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１４】
ＭＯＳＦＥＴのしきい値電圧を向上させると共に、ドレインリーク電流の発生を低減することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施の形態１の半導体装置の構造を示す断面図である。
【図２】本発明の実施の形態１の半導体装置の製造方法を示す断面図である。
【図３】図２に続く半導体装置の製造方法を示す断面図である。
【図４】図３に続く半導体装置の製造方法を示す断面図である。
【図５】図４に続く半導体装置の製造方法を示す断面図である。
【図６】図５に続く半導体装置の製造方法を示す断面図である。
【図７】図６に続く半導体装置の製造方法を示す断面図である。
【図８】図７に続く半導体装置の製造方法を示す断面図である。
【図９】図８に続く半導体装置の製造方法を示す断面図である。
【図１０】本発明の実施の形態１の効果を示すエネルギーバンド図である。
【図１１】本発明の実施の形態１の半導体装置のドレイン−ソース間電圧とドレインリーク電流との関係を示すグラフである。
【図１２】本発明の実施の形態１の半導体装置のＰ−型チャネル領域厚と内蔵ダイオード順方向電圧との関係を示すグラフである。
【図１３】本発明の実施の形態２の半導体装置の構造を示す断面図である。
【図１４】本発明の実施の形態３の半導体装置の構造を示す断面図である。
【図１５】本発明の実施の形態４の半導体装置の構造を示す断面図である。
【図１６】本発明の実施の形態５の半導体装置の構造を示す断面図である。
【図１７】本発明の実施の形態６の半導体装置の構造を示す断面図である。
【図１８】本発明の実施の形態６の半導体装置の製造方法を示す断面図である。
【図１９】図１８に続く半導体装置の製造方法を示す断面図である。
【図２０】図１９に続く半導体装置の製造方法を示す断面図である。
【図２１】本発明の半導体装置を使用したＤＣ−ＤＣコンバータを示す回路図である。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
また、図面は模式的なものであり、厚みと平面寸法との関係や、各層の厚みの比率などは、以下の説明を参酌して判断すべきものである。
【００１８】
また、以下の実施の形態は、本発明の技術的思想を具現化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置、動作電圧等を実施の形態のように特定するものではない。
【００１９】
（実施の形態１）
本発明の実施の形態１のトレンチＭＯＳＦＥＴを、図１〜図１２を用いて説明する。
【００２０】
図１に、本発明の実施の形態１のトレンチＭＯＳＦＥＴの構造を示す。
【００２１】
本実施の形態１のトレンチＭＯＳＦＥＴは、Ｎ＋型基板１上に、Ｎ型ドリフト領域２、Ｎ−型チャネル領域３、Ｐ−型チャネル領域４、ソース領域５、ゲート電極６、ゲート絶縁膜７、層間絶縁膜８、バリアメタル９などが形成され、表面にソース電極１０、裏面にドレイン電極１１が設けられている。
【００２２】
次に、図２〜図９において、本実施の形態１の半導体装置の製造方法を示す。
【００２３】
まず、図２に示すように、Ｎ＋型基板１上にＮ型ドリフト領域２とＮ−型チャネル領域３をエピタキシャル成長によりそれぞれ形成する。ここで、Ｎ型ドリフト領域２とＮ−型チャネル領域３は同じ不純物濃度であっても、異なる不純物濃度であってもよいが、Ｎ型ドリフト領域２の不純物濃度よりもＮ−型チャネル領域３の不純物濃度のほうが低い方が望ましい。
【００２４】
次に、図３に示すように、ゲートトレンチ２２を形成するためのエッチングを行う。ここでは一例として、熱酸化により形成した表面酸化膜２１をホトレジストにより選択的に除去した形状にしたがってエッチングした場合を示している。ゲートトレンチ２２の深さは１．０μｍ〜２．０μｍ程度である。
【００２５】
次に、図４に示すように、熱酸化によってゲートトレンチ２２内にゲート絶縁膜７を形成する。ゲート絶縁膜７の厚さは、ゲート−ソース間耐圧を確保するようにし、４０ｎｍ〜１２０ｎｍ程度である。
【００２６】
次に、図５に示すように、Ｐ型多結晶シリコンを堆積し、その上部をエッチングすることにより、Ｐ型多結晶シリコンからなるゲート電極６を形成する。
【００２７】
次に、図６に示すように、イオン打ち込みによりＰ−型チャネル領域４とソース領域５をそれぞれ形成する。Ｐ−型チャネル領域４は、このあと形成するバリアメタル９とショットキー接合するように、不純物濃度を１０１７ｃｍ−３以下にする。
【００２８】
次に、図７に示すように、ＣＶＤ法によりＢＰＳＧ膜（Boron Phosphorus Silicon Glass)を堆積し、パターニングすることで層間絶縁膜８を形成する。
【００２９】
次に、図８に示すように、層間絶縁膜８の形状にしたがってドライエッチングを行い、ソース領域５を貫いてＰ−型チャネル領域４に達するコンタクトトレンチ２３を形成する。このとき、コンタクトトレンチ２３底部からＮ−型チャネル領域３の上面までの厚みを２００ｎｍ以下となるようにコンタクトトレンチ２３を形成する。
【００３０】
次に、図９に示すように、Ｎ＋型基板１上にバリアメタル９および、アルミからなるソース電極１０を順次堆積し、Ｎ＋型基板１の裏面にドレイン電極１１を形成する工程を経て本実施の形態１のトレンチＭＯＳＦＥＴが完成する。バリアメタル９は、たとえば、チタンタングステン合金膜、または、チタン／窒化チタン積層膜などである。また、バリアメタル９の下にタングステンシリサイドやコバルトシリサイドなどのシリサイド膜を形成してもよい。なお、バリアメタル９がない場合は、ソース電極１０が直接にソース領域５とＰ−型チャネル領域４に接触する。
【００３１】
本実施の形態１のトレンチＭＯＳＦＥＴは、バリアメタル９とＰ−型チャネル領域４とがショットキー接合していることに特徴がある。ソース電極１０からバリアメタル９、Ｐ−型チャネル領域４、Ｎ−型チャネル領域３、Ｎ型ドリフト領域２、Ｎ＋型基板１を経由してドレイン電極１１に至る経路がショットキーバリアダイオードになるので、内蔵ダイオードの逆回復特性を改善できる。また、Ｐ−型チャネル領域４を具備することによりドレインリーク電流を抑制できる。
【００３２】
バリアメタル９とショットキー接合をするために、Ｐ−型チャネル領域４の不純物濃度は、一般のトレンチＭＯＳＦＥＴのチャネル領域の不純物濃度よりも低く、１０１７ｃｍ−３以下になる。Ｐ−型チャネル領域４の不純物濃度が低いと、しきい値電圧が低下してしまうので、本実施の形態１では、ゲート電極６をＰ型多結晶シリコンとし、また、Ｎ型ドリフト領域２とＰ−型チャネル領域４の間に不純物濃度の低いＮ−型チャネル領域３を設けて、ゲート電極６から空乏層を広げてしきい値電圧を向上している。
【００３３】
ゲート−ソース間電圧にしきい値電圧よりも高い電圧を印加すると、Ｐ−型チャネル領域４のゲートトレンチ２２側面に反転層が、Ｎ−型チャネル領域３のゲートトレンチ２２側面に蓄積層が、それぞれ生じて、ソース電極１０とドレイン電極１１との間を電子が流れて、ドレイン−ソース間が導通する。
【００３４】
図１０に本実施の形態１のトレンチＭＯＳＦＥＴのコンタクトトレンチ２３から深さ方向のエネルギーバンド図を示す。図１０において、縦軸はエネルギーの高さを示し、横軸は距離を示す。また、Ｐ−型チャネル領域４がある場合のバンド図を実線で示し、Ｐ−型チャネル領域４がない場合のバンド図を破線で示している。ここでは、符号Ｂの縦軸はバリアメタル９とその下部の半導体領域（Ｐ−型チャネル領域４またはＮ−型チャネル領域３）との接合面を表わし、符号Ｆはフェルミレベルの高さを表わしている。
【００３５】
Ｐ−型チャネル領域４がない場合は、ショットキー障壁のピークはバリアメタル９と半導体との接合面Ｂに存在し、バリアメタル９の材料によりショットキー障壁の高さが決まる。本実施の形態のようにＰ−型チャネル領域４が存在すると、ショットキー障壁のピークは半導体内部に存在し、ショットキー障壁の高さは、バリアメタル９の材料により決まるショットキー障壁の高さより高くなる。
【００３６】
図１１に本実施の形態１のトレンチＭＯＳＦＥＴのドレイン−ソース間電圧とドレインリーク電流の関係のシミュレーション結果を示す。Ｐ−型チャネル領域４がない場合のグラフ（Ｃ）のはショットキー障壁が低いのでドレインリーク電流が大きくなってしまうが、本実施の形態のようにＰ−型チャネル領域４がある場合のグラフ（Ｄ）では、図１０で示したようにショットキー障壁が高くなり、ドレインリーク電流を低減できる。
【００３７】
図１２に本実施の形態１のトレンチＭＯＳＦＥＴのＰ−型チャネル領域４厚と内蔵ダイオードの順方向電圧の関係のシミュレーション結果を示す。ドレイン電流密度は０．２Ａ／ｍｍ２である。ここでＰ−型チャネル領域４厚は、Ｐ−型チャネル領域４とバリアメタル９の接合面から、Ｐ−型チャネル領域４とＮ−型チャネル領域３の境界面までの最小距離とした。また、Ｐ−型チャネル領域４の不純物濃度を１０１７ｃｍ−３以下の範囲で変化させて計算した。図１２における符号４ａ、４ｂ、４ｃは、それぞれＰ−型チャネル領域４の不純物濃度を１×１０１７ｃｍ−３、３×１０１６ｃｍ−３、１×１０１６ｃｍ−３としたときのグラフである。
【００３８】
Ｐ−型チャネル領域４が厚く（たとえば、Ｐ−型チャネル領域４厚が２００ｎｍ以上）なると、図１０に示すショットキー障壁の幅が大きくなってしまい、その結果、図１２に示すように、内蔵ダイオードの順方向電圧が高くなってしまう。一般にショットキーバリアダイオードのドレイン電流密度０．２Ａ／ｍｍ２での順方向電圧は０．４Ｖ程度で、ＰＮダイオードのドレイン電流密度０．２Ａ／ｍｍ２での順方向電圧は０．７Ｖ程度であるが、本実施の形態は、図１２に示す範囲で順方向電圧を設計することが可能である。また、ドレイン電流密度０．２Ａ／ｍｍ２での順方向電圧を０．５Ｖ〜０．６Ｖの範囲にすることで、跳ね上がり電圧の低減とドレインリーク電流の抑制を両立できる。
【００３９】
本実施の形態によれば、以上のようなデバイス構造とその製造方法により、ＭＯＳＦＥＴのアクティブ領域にショットキーバリアダイオードを内蔵し、かつしきい値電圧を向上し、ドレインリーク電流を抑制することができる。
【００４０】
ここで、図２１に本実施の形態のトレンチＭＯＳＦＥＴを有する同期用パワーＭＯＳＦＥＴチップ１３を実装したＤＣ−ＤＣコンバータの回路の一例を示す。同期用パワーＭＯＳＦＥＴチップ１３および制御用パワーＭＯＳＦＥＴチップ１２を含む２ｉｎ１パッケージ１４が、ドライバＩＣ１８、コイル１５、コンデンサ１６、１９、さらに負荷１７、入力電源２０などと配線で接続されており、非絶縁型ＤＣ−ＤＣコンバータ回路を構成している。
【００４１】
本実施の形態のトレンチＭＯＳＦＥＴを同期整流スイッチとして、図２１における同期用パワーＭＯＳＦＥＴチップ１３に用いることで、ＤＣ−ＤＣコンバータの跳ね上がり電圧を低減し、さらに、電源効率を向上することができる。
【００４２】
（実施の形態２）
本発明の実施の形態２のトレンチＭＯＳＦＥＴを、図１３を用いて説明する。
【００４３】
本実施の形態２のトレンチＭＯＳＦＥＴは、本発明の実施の形態１でＰ−型チャネル領域４であった領域が、Ｐ−型チャネル領域４１とコンタクト領域４２に置き換わっている点で前記実施の形態１と異なる。コンタクト領域４２はＰ−型でもＮ−型でもよい。
【００４４】
本実施の形態２のトレンチＭＯＳＦＥＴの製造方法としては、本実施の形態１の製造方法において、図８に示すコンタクトトレンチ２３を形成した後にイオン打ち込みを行えばよい。ここで、たとえばボロンをイオン打ち込みすれば、コンタクト領域４２はＰ−型チャネル領域４１よりも不純物濃度の高いＰ−型になるし、たとえばヒ素をイオン打ち込みすれば、コンタクト領域４２はＮ−型か、あるいは、Ｐ−型チャネル領域４１よりも不純物濃度の低いＰ−型になる。
【００４５】
本実施の形態によれば、以上のようなデバイス構造とその製造方法により、前記実施の形態１と同様の効果に加えて、しきい値電圧とショットキー接合の障壁の高さを別々に設計することができる。
【００４６】
（実施の形態３）
本発明の実施の形態３のトレンチＭＯＳＦＥＴを、図１４を用いて説明する。
【００４７】
本実施の形態３のトレンチＭＯＳＦＥＴは、ゲート電極６の下に埋込絶縁膜５５を介して埋込電極５３を具備している点で前記実施の形態１と異なる。なお、埋込電極５３は、ソース電極１０と同電位になるように配線されている。
【００４８】
本実施の形態３のトレンチＭＯＳＦＥＴの製造方法としては、本実施の形態１の製造方法において、図４に示すゲート絶縁膜７の形成後に埋込絶縁膜５４および埋込電極５３を形成し、その後熱酸化により埋込電極５３の上面に絶縁膜５５を形成した後、実施の形態１と同様の工程でゲート電極６を形成すればよい。埋込電極５３の部材としては、多結晶シリコンなどを使用できる。
【００４９】
本実施の形態によれば、以上のようなデバイス構造により、前記実施の形態１と同様の効果に加えて、帰還容量を低減することができる。
【００５０】
（実施の形態４）
本発明の実施の形態４のトレンチＭＯＳＦＥＴを、図１５を用いて説明する。
【００５１】
本実施の形態４のトレンチＭＯＳＦＥＴは、ゲートトレンチ２２と同形状のソーストレンチ２４を備え、ソーストレンチ２４内に埋込絶縁膜６４を介して埋込電極６３を具備する点で前記実施の形態１と異なる。図１５では、ゲートトレンチ２２とソーストレンチ２４が交互に配置されており、埋込電極６３はソース電極１０と同電位になるように配線されている。
【００５２】
本実施の形態によれば、以上のようなデバイス構造により、前記実施の形態１と同様の効果に加えて、帰還容量を低減することができる。
【００５３】
（実施の形態５）
本発明の実施の形態５のトレンチＭＯＳＦＥＴを、図１６を用いて説明する。
【００５４】
本実施の形態５のトレンチＭＯＳＦＥＴは、ゲートトレンチ２２とＮ−型チャネル領域３の間に、Ｎ−型チャネル領域３よりも不純物濃度が低いＮ−型であるか、あるいは、Ｐ−型であるトレンチ隣接領域７１を備えている点で前記実施の形態１と異なる。
【００５５】
本実施の形態５のトレンチＭＯＳＦＥＴの製造方法としては、本実施の形態１の製造方法において、図３でゲートトレンチ２２を形成した後にボロンのイオン打ち込みを行うか、または、図５のゲート電極６の形成後にＰ型多結晶シリコンであるゲート電極６からボロンを拡散させればよい。
【００５６】
本実施の形態によれば、以上のようなデバイス構造とその製造方法により、前記実施の形態１と同様の効果に加えて、しきい値電圧をさらに向上させることができる。
【００５７】
（実施の形態６）
本発明の実施の形態６のトレンチＭＯＳＦＥＴを、図１７〜図２０を用いて説明する。
【００５８】
図１７に、本発明の実施の形態６のトレンチＭＯＳＦＥＴを示す。
【００５９】
本実施の形態６のトレンチＭＯＳＦＥＴは、実施の形態１におけるＮ型ドリフト領域２が、Ｎ型ドリフト領域２およびＰ型ドリフト領域８２に置き換わった、いわゆるスーパージャンクション構造である点で前記実施の形態１と異なる。また、コンタクトトレンチ２３の下部にＰ−型コンタクト領域８５を具備し、Ｐ−型コンタクト領域８５はバリアメタル９とショットキー接合しており、Ｐ型ドリフト領域８２と接続している。
【００６０】
次に、図１８〜図２０において、本実施の形態６の半導体装置の製造方法を示す。
【００６１】
まず、図１８に示すように、Ｎ＋型基板１上にＰ型ドリフト領域８２およびＮ−型チャネル領域３をエピタキシャル成長により形成する。
【００６２】
次に、図１９に示すように、Ｎ−型チャネル領域３上に表面酸化膜２１を形成し、エッチングによりゲートトレンチ２２を形成した後、表面酸化膜２１をマスクにしたイオン打ち込みによりＰ型ドリフト領域８２中にＮ型ドリフト領域２を形成する。
【００６３】
次に、図２０に示すように、図４〜図７に示した本実施の形態１の半導体装置の製造方法と同様の工程でゲート絶縁膜７、ゲート電極６、Ｐ−型チャネル領域４、ソース領域５、層間絶縁膜８を形成する。その後、ドライエッチングによりコンタクトトレンチ２３を形成し、層間絶縁膜８をマスクにしたイオン打ち込みによってＰ−型コンタクト領域８５を形成する。この後のバリアメタル９とソース電極１０、ドレイン電極１１を形成する工程は図示しないが、図９に示した本実施の形態１の半導体装置の製造方法と同様の工程で形成でき、これにより本実施の形態のトレンチＭＯＳＦＥＴを完成する。
【００６４】
本実施の形態によれば、以上のようなデバイス構造とその製造方法により、前記実施の形態１と同様の効果に加えて、オン抵抗のうちのドリフト抵抗を低減できる。また、一般にスーパージャンクション構造を持つＭＯＳＦＥＴでは、内蔵ダイオードの特性悪化が懸念されるが、前記実施の形態１と同様の効果によって内蔵ダイオードの特性が改善できる。さらに、Ｐ型ドリフト領域８２は、Ｐ−型コンタクト領域８５およびバリアメタル９を介してソース電極１０と電気的に接続されるのでフローティングにならず、スイッチング特性の悪化が起こらない。
【００６５】
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６６】
たとえば、前期実施の形態のレイアウトは、トレンチゲートをストライプ状に配置してもよいし、メッシュ状に配置してもよい。
【００６７】
また、前記実施の形態ではＮチャネル型のＭＯＳＦＥＴについて説明したが、Ｐチャネル型のＭＯＳＦＥＴでもよい。半導体材料はシリコンでもシリコンカーバイドでもよく、本発明の半導体装置は、他の半導体装置にも広く適用することができる。
【産業上の利用可能性】
【００６８】
本発明の半導体装置の製造方法は、トレンチＭＯＳＦＥＴに係わり、特に、内蔵ダイオードを有するパワーＭＯＳＦＥＴに幅広く利用されるものである。
【符号の説明】
【００６９】
１  Ｎ＋型基板
２  Ｎ型ドリフト領域
３  Ｎ−型チャネル領域
４、４１  Ｐ−型チャネル領域
５  ソース領域
６  ゲート電極
７  ゲート絶縁膜
８  層間絶縁膜
９  バリアメタル
１０  ソース電極
１１  ドレイン電極
１２  制御用パワーＭＯＳＦＥＴチップ
１３  同期用パワーＭＯＳＦＥＴチップ
１４  ２ｉｎ１パッケージ
１５  コイル
１６、１９  コンデンサ
１７  負荷
１８  ドライバＩＣ
２０  入力電源
２１  表面酸化膜
２２  ゲートトレンチ
２３  コンタクトトレンチ
２４  ソーストレンチ
４２  コンタクト領域
５３、６３  埋込電極
５４、５５、６４  埋込絶縁膜
７１  トレンチ隣接領域
８２  Ｐ型ドリフト領域
８５  Ｐ−型コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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