(57)【要約】【課題】本発明は、プログラム電圧のレベルを感知して安定的にフューズプログラムを遂行するためのフューズ回路及びその制御方法を提供する。【解決手段】本発明のフューズ回路は、フューズプログラム信号に応じて、フューズプログラムを遂行して、フューズ信号を生成する複数のフューズセット；及び、プログラム電圧のレベルにより、前記フューズプログラム信号を生成するフューズ制御部を含む。【選択図】図３
2011138597.tif 000002
【特許請求の範囲】
【請求項１】
フューズプログラム信号に応じて、フューズプログラムを遂行して、フューズ信号を生成する複数のフューズセット；及び、
プログラム電圧のレベルにより、前記フューズプログラム信号を生成するフューズ制御部を含むことを特徴とする、フューズ回路。
【請求項２】
前記フューズ制御部は、前記プログラム電圧レベルが所定値以上であれば、前記フューズプログラム信号を生成することを特徴とする、請求項１に記載のフューズ回路。
【請求項３】
前記フューズ制御部は、
クロック信号及び感知信号に応じて、内部クロック信号を生成する内部クロック生成部；及び、
前記内部クロック信号及び前記感知信号に応じて、前記フューズプログラム信号を生成するフューズプログラム信号生成部を含むことを特徴とする、請求項１に記載のフューズ回路。
【請求項４】
前記フューズプログラム信号生成部は、
前記内部クロック信号及びリセット信号に応じて、前記フューズプログラム信号を生成するリングカウンティング部；及び、
前記感知信号に応じて、前記フューズプログラム信号を出力する出力部を含むことを特徴とする、請求項３に記載のフューズ回路。
【請求項５】
前記感知信号は、前記プログラム電圧のレベルに関する情報を持つことを特徴とする、請求項３に記載のフューズ回路。
【請求項６】
前記プログラム電圧及び前記感知信号を生成するプログラム電圧生成部をさらに含むことを特徴とする、請求項３に記載のフューズ回路。
【請求項７】
プログラム電圧のレベルを感知して、クロック信号から内部クロック信号を生成する内部クロック生成部；
前記内部クロック信号及び感知信号に応じて、フューズプログラム信号を生成するフューズプログラム信号生成部；及び、
前記フューズプログラム信号に応じて、フューズプログラムを遂行して、フューズ信号を生成する複数のフューズセットを含むことを特徴とする、フューズ回路。
【請求項８】
前記内部クロック生成部は、前記プログラム電圧のレベルが所定値以上であれば、前記クロック信号から前記内部クロック信号を生成することを特徴とする、請求項７に記載のフューズ回路。
【請求項９】
前記フューズプログラム信号生成部は、前記内部クロック信号及びリセット信号に応じて、前記フューズプログラム信号を生成するリングカウンティング部；及び、
感知信号に応じて、前記フューズプログラム信号を出力する出力部を含むことを特徴とする、請求項７に記載のフューズ回路。
【請求項１０】
前記感知信号は、前記プログラム電圧のレベルに関する情報を持つことを特徴とする、請求項９に記載のフューズ回路。
【請求項１１】
前記プログラム電圧及び前記感知信号を生成するプログラム電圧生成部をさらに含むことを特徴とする、請求項９に記載のフューズ回路。
【請求項１２】
プログラム電圧を用いて第１及び第２のフューズセットのフューズをプログラミングするためのフューズ回路制御方法であって、
第１のフューズセットのフューズプログラムを遂行する段階；
前記プログラム電圧のレベルを感知する段階；及び、
前記感知結果により、前記第２のフューズセットのフューズプログラムを遂行する段階を含むことを特徴とする、フューズ回路の制御方法。
【請求項１３】
前記プログラム電圧が所定レベル以上で感知された場合、前記第２のフューズセットのフューズプログラムを遂行することを特徴とする、請求項１２に記載のフューズ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体メモリ装置のフューズ回路及びその制御方法に関する。
【背景技術】
【０００２】
半導体装置は、欠陥の発生時リペアのための多様なフューズオプションを備えている。半導体装置、特にメモリ装置において、データが格納されるメモリセルに不良が発生する場合、フューズオプションを用いて不良の発生したメモリセルをリペアメモリセルに取り替えることができる。
【０００３】
フューズオプションのようなフューズ回路には、多様な形態のフューズが用いられる。その一つがアンチフューズ(Anti-Fuse)として用いられる電気的フューズ(Electrical Fuse)である。電気的フューズは、通常、高抵抗状態で電流が流れるが、一定レベル以上の電圧が印加されると、短絡して電流が流れるように変化するフューズのことである。したがって、電気的フューズを含むフューズ回路は、一定レベル以上の電圧、例えば、プログラム電圧の印加によりフューズプログラムを遂行する。
【０００４】
図１は、従来技術によるフューズ回路の構成を概略的に示す図である。図１に示すように、フューズ回路は、アドレス入力バッファー１０、複数のフューズセット(ＦＳ１〜ＦＳｎ)及びリングカウンタ２０を含む。アドレス入力バッファー１０は、フューズセットに備えられたフューズをプログラムするか否かに関する情報を持つアドレス信号(ＡＤＤ＜１：ｎ＞)を生成する。
【０００５】
複数のフューズセット(ＦＳ１〜ＦＳｎ)は、アドレス信号(ＡＤＤ＜１：ｎ＞)、テストモード信号(ＴＭ)及びリングカウンタ２０から出力されるフューズプログラム信号(Ｑ１〜Ｑｎ)に応じて、フューズ信号(ＦＵＳＥＯＵＴ１〜ＦＵＳＥＯＵＴｎ)を生成する。複数のフューズセット(ＦＳ１〜ＦＳｎ)は、プログラム電圧(ＶＰＰ)を用いてフューズがプログラムされると、フューズ信号(ＦＵＳＥＯＵＴ１〜ＦＵＳＥＯＵＴｎ)のレベルを反転させる。
【０００６】
リングカウンタ２０は、クロック信号(ＣＬＫ)及びリセット信号(ＲＳＴ)の入力により、実際にフューズプログラムを実行させるためのフューズプログラム信号(Ｑ１〜Ｑｎ)を生成して、フューズセット(ＦＳ１〜ＦＳｎ)に提供する。したがって、フューズ回路は、テストモードにおいてテストモード信号(ＴＭ)がイネーブルされると、フューズプログラム信号(Ｑ１〜Ｑｎ)及びアドレス信号(ＡＤＤ＜１：ｎ＞)に応じて、フューズセット(ＦＳ１〜ＦＳｎ)に備えられたフューズをプログラムすることができる。
【０００７】
図２は、図１のフューズ回路の動作を示すタイミング図である。図１及び図２を参照して、従来技術によるフューズ回路の動作を説明する。テストモードにおいてテストモード信号(ＴＭ)がイネーブルされ、リセット信号(ＲＳＴ)がディセーブルされると、リングカウンタ２０は順次イネーブルされるフューズプログラム信号(Ｑ１〜Ｑｎ)を生成する。リングカウンタ２０は、直列に連結しているフリップフロップからなることができるので、図２に示すように、順次一定区間イネーブルされるフューズプログラム信号(Ｑ１〜Ｑｎ)を生成できる。
【０００８】
フューズプログラム信号(Ｑ１)がイネーブルされると、プログラム電圧(ＶＰＰ)を用いてフューズセット(ＦＳ１)のフューズがプログラムされ、フューズプログラム信号(Ｑ２)がイネーブルされると、プログラム電圧(ＶＰＰ)を用いてフューズセット(ＦＳ２)のフューズがプログラムされる。フューズセット(ＦＳ１、ＦＳ２)のフューズがプログラムされると、フューズ信号(ＦＵＳＥＯＵＴ１、ＦＵＳＥＯＵＴ２)のレベルは変化することになる。
【０００９】
図１及び図２に示すように、複数のフューズセット(ＦＳ１〜ＦＳｎ)のフューズプログラムは、同時又は順次行われる。しかしながら、フューズプログラムの継続的な遂行により、プログラム電圧(ＶＰＰ)の利用が頻繁になると、プログラム電圧(ＶＰＰ)のレベルが変動する。よって、一定水準低くなったプログラム電圧(ＶＰＰ)を用いてフューズプログラムが行われるフューズセットのフューズは、正しくプログラムされないという問題点が発生する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開平０８−０７７７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、プログラム電圧のレベルを感知して安定的にフューズプログラムを遂行するためのフューズ回路及びその制御方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様によるフューズ回路は、フューズプログラム信号に応じて、フューズプログラムを遂行して、フューズ信号を生成する複数のフューズセット；及び、プログラム電圧のレベルにより、フューズプログラム信号を生成するフューズ制御部を含む。
【００１３】
本発明の他の態様によるフューズ回路は、プログラム電圧のレベルを感知して、クロック信号から内部クロック信号を生成する内部クロック生成部；内部クロック信号及び感知信号に応じて、フューズプログラム信号を生成するフューズプログラム信号生成部；及び、フューズプログラム信号に応じて、フューズプログラムを遂行して、フューズ信号を生成する複数のフューズセットを含む。
【００１４】
また、本発明の一態様によるフューズ回路の制御方法は、プログラム電圧を用いて、第１及び第２のフューズセットのフューズをプログラムするためのフューズ回路制御方法であって、第１のフューズセットのフューズプログラムを遂行する段階；プログラム電圧のレベルを感知する段階；及び、感知結果により、第２のフューズセットのフューズプログラムを遂行する段階を含む。
【発明の効果】
【００１５】
本発明によれば、プログラム電圧のレベルが安定しているとき、フューズプログラムの遂行が可能であるので、フューズプログラムの信頼性を向上できる。さらに、フューズ回路が適用される半導体装置の歩留りを改善するのに寄与する。
【図面の簡単な説明】
【００１６】
【図１】従来技術によるフューズ回路の構成を概略的に示すブロック図である。
【図２】図１のフューズ回路の動作を説明するためのタイミング図である。
【図３】本発明の一実施形態に係るフューズ回路の構成を概略的に示すブロック図である。
【図４】図３のフューズ回路に備えられるフューズ制御部の構成を示す図である。
【図５】図３のフューズ回路に備えられる第１のフューズセットの構成を示す図である。
【図６】図１のフューズ回路の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００１７】
図３は、本発明の一実施形態に係るフューズ回路の構成を概略的に示す図である。図３に示すように、本発明の実施例によるフューズ回路１は、複数のフューズセット(ＦＳ１〜ＦＳｎ)及びフューズ制御部１００を含む。複数のフューズセット(ＦＳ１〜ＦＳｎ)は、全部フューズを含む。
複数のフューズセット(ＦＳ１〜ＦＳｎ)は、フューズがプログラムされるか否かにより、フューズ信号(ＦＵＳＥＯＵＴ１〜ＦＵＳＥＯＵＴｎ)を生成する。フューズとして電気的フューズのようなアンチフューズが用いられる場合、フューズセット(ＦＳ１〜ＦＳｎ)は、フューズがプログラムされると、フューズ信号(ＦＵＳＥＯＵＴ１〜ＦＵＳＥＯＵＴｎ)をイネーブルさせ、フューズがプログラムされないと、フューズ信号(ＦＵＳＥＯＵＴ１〜ＦＵＳＥＯＵＴｎ)をディセーブルさせる。複数のフューズセット(ＦＳ１〜ＦＳｎ)は、フューズプログラム信号(ＦＰ１〜ＦＰｎ)に応じて、フューズプログラムを遂行する。
【００１８】
フューズ制御部１００は、フューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成する。フューズ制御部１００は、フューズセット(ＦＳ１〜ＦＳｎ)のフューズプログラムに用いられるプログラム電圧(ＶＰＰ)のレベルにより、フューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成する。フューズ制御部１００は、プログラム電圧(ＶＰＰ)が、所定値以上であればフューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成し、所定値以上でなければフューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成しない。フューズ制御部１００は、感知信号(ＤＥＴ)を受信して、プログラム電圧(ＶＰＰ)が所定レベル以上であるか否かを感知する。感知信号(ＤＥＴ)は、プログラム電圧(ＶＰＰ)のレベルに関する情報を持つ信号であり、詳細な内容は後述する。
【００１９】
図３に示すように、フューズ制御部１００は、クロック信号(ＣＬＫ)、リセット信号(ＲＳＴ)及び感知信号(ＤＥＴ)の入力により、フューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成する。フューズ制御部１００は、第１〜第ｎのフューズセット(ＦＳ１〜ＦＳｎ)に入力される第１〜第ｎのフューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成する。フューズ制御部１００は、プログラム電圧(ＶＰＰ)が所定レベル以上である場合、ディセーブルされる感知信号(ＤＥＴ)に応じて、フューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成する。フューズ制御部１００は、プログラム電圧(ＶＰＰ)が所定レベル以上でない場合、感知信号(ＤＥＴ)がイネーブルされると、フューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成しない。フューズ制御部１００は、感知信号(ＤＥＴ)がディセーブルされる場合、クロック信号(ＣＬＫ)及びリセット信号(ＲＳＴ)に応じて、第１〜第ｎのフューズプログラム信号(ＦＰ１〜ＦＰｎ)を順次生成できる。
【００２０】
図３に示すように、本実施形態に係るフューズ回路１は、プログラム電圧(ＶＰＰ)及び感知信号(ＤＥＴ)を生成するプログラム電圧生成部２００をさらに含む。プログラム電圧生成部２００は、フューズセット(ＦＳ１〜ＦＳｎ)のフューズプログラムに用いられるプログラム電圧(ＶＰＰ)を提供する。プログラム電圧(ＶＰＰ)は、電気的フューズをプログラムするために、一般にポンピング電圧(Pumping Voltage)のような高電圧が用いられる。しかしながら、前記のような場合に限定されるものではなく、フューズプログラムのために低電圧が用いられる場合にも、本発明の思想がそのまま適用され得る。
【００２１】
図３に示すように、プログラム電圧生成部２００は、感知部２１０、オシレータ２２０及び電圧ポンプ(ＶＰＰポンプ)２３０を含む。感知部２１０には、プログラム電圧(ＶＰＰ)がフィードバックされ、プログラム電圧(ＶＰＰ)レベルが所定レベル以上でなければ、感知信号(ＤＥＴ)がイネーブルされる。オシレータ２２０は、感知信号(ＤＥＴ)がイネーブルされる場合、オシレーション信号(ＯＳＣ)を生成する。ＶＰＰポンプ２３０は、オシレーション信号(ＯＳＣ)に応じて、プログラム電圧(ＶＰＰ)のレベルを上昇させる。プログラム電圧(ＶＰＰ)のレベルが上昇して所定レベル以上に到達すれば、感知部２１０は、感知信号(ＤＥＴ)をディセーブルさせる。したがって、フューズ制御部１００は、プログラム電圧生成部２００の感知部２１０から生成される感知信号(ＤＥＴ)を用いて、プログラム電圧(ＶＰＰ)が所定レベル以上であるか否かを認識する。一方、プログラム電圧生成部２００の構成は、従来技術であって、高電圧を生成するための如何なるポンピング回路でも用いられる。
【００２２】
図３に示すように、本実施形態に係るフューズ回路１は、アドレス信号(ＡＤＤ＜１：ｎ＞)を生成するアドレス入力バッファー１０をさらに含む。アドレス信号(ＡＤＤ＜１：ｎ＞)は、フューズセット(ＦＳ１〜ＦＳｎ)のフューズプログラムを遂行するか否かに関する情報を持つ信号である。すなわち、アドレス入力バッファー１０は、使用者又はフューズ回路１が連結しているコントローラから、複数のフューズセット(ＦＳ１〜ＦＳｎ)のうち、どのフューズセットのフューズをプログラムさせるかに関する情報が入力され、これに従うアドレス信号(ＡＤＤ＜１：ｎ＞)を生成する。したがって、アドレス信号(ＡＤＤ＜１：ｎ＞)により指定されたフューズセット(ＦＳ１〜ＦＳｎ)が、フューズプログラム信号(ＦＰ１〜ＦＰｎ)が入力された場合にフューズがプログラムされ得る。
【００２３】
図４は、図３のフューズ回路１に備えられるフューズ制御部１００の構成を概略的に示す図である。図４に示すように、フューズ制御部１００は、内部クロック生成部１１０及びフューズプログラム信号生成部１２０を含む。内部クロック生成部１１０は、クロック信号(ＣＬＫ)及び感知信号(ＤＥＴ)を受信し、感知信号(ＤＥＴ)がディセーブルされた場合、内部クロック信号(ＣＬＫ＿ｉｎｔ)を生成する。よって、内部クロック生成部１１０は、プログラム電圧(ＶＰＰ)が所定レベル以上である場合のみに、クロック信号(ＣＬＫ)から内部クロック信号(ＣＬＫ＿ｉｎｔ)を生成する。
【００２４】
図４に示すように、内部クロック生成部１１０は、第１のインバータ(ＩＶ１)、第２のインバータ(ＩＶ２)及び第１のナンドゲート(ＮＤ１)を含む。第１のインバータ(ＩＶ１)は、感知信号(ＤＥＴ)を反転させる。第１のナンドゲート(ＮＤ１)には、クロック信号(ＣＬＫ)及び第１のインバータ(ＩＶ１)の出力が入力される。第２のインバータ(ＩＶ２)は、第１のナンドゲート(ＮＤ１)の出力を反転させ、内部クロック信号(ＣＬＫ＿ｉｎｔ)を生成する。したがって、内部クロック生成部１１０は、感知信号(ＤＥＴ)がローレベルにディセーブルされた場合のみに、クロック信号(ＣＬＫ)から内部クロック信号(ＣＬＫ＿ｉｎｔ)を生成する。
【００２５】
フューズプログラム信号生成部１２０は、内部クロック信号(ＣＬＫ＿ｉｎｔ)、リセット信号(ＲＳＴ)及び感知信号(ＤＥＴ)の入力により、フューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成する。
【００２６】
フューズプログラム信号生成部１２０は、リングカウンティング部１２１及び出力部１２２を含む。リングカウンティング部１２１には、リセット信号(ＲＳＴ)及び内部クロック信号(ＣＬＫ＿ｉｎｔ)が入力される。リングカウンティング部１２１は、リセット信号(ＲＳＴ)が入力される場合、内部クロック信号(ＣＬＫ＿ｉｎｔ)に応じて、ハイレベルのパルス信号(ＦＰ１＿ｐｒｅ〜ＦＰｎ＿ｐｒｅ)を順次出力する。
【００２７】
リングカウンティング部１２１は、第１〜第ｎのフリップフロップ(ＦＦ１〜ＦＦｎ)からなる。第１〜第ｎ−１のフリップフロップ(ＦＦ１〜ＦＦｎ−１)は、リセット信号(ＲＳＴ)がイネーブルされると初期化される。第ｎのフリップフロップ(ＦＦｎ)は、リセット信号(ＲＳＴ)が入力されると、ハイレベルのパルス信号(ＦＰｎ＿ｐｒｅ)を出力する。第ｎのフリップフロップ(ＦＦｎ)の出力(ＦＰｎ＿ｐｒｅ)は、第１のフリップフロップ(ＦＦ１)に入力され、リセット信号(ＲＳＴ)がディセーブされると、第１のフリップフロップ(ＦＦ１)は、内部クロック信号(ＣＬＫ＿ｉｎｔ)に同期させられて、ハイレベルのパルス信号(ＦＰ１＿Ｐｒｅ)を出力する。
【００２８】
第２のフリップフロップ(ＦＦ２)は、第１のフリップフロップ(ＦＦ１)の出力(ＦＰ１＿ｐｒｅ)の入力により、内部クロック信号(ＣＬＫ＿ｉｎｔ)に同期させられて、ハイレベルのパルス信号(ＦＰ２＿ｐｒｅ)を出力する。第３〜第ｎのフリップフロップ(ＦＦ３〜ＦＦｎ)には、同様に、それより前段のフリップフロップの出力が入力される。したがって、第１〜第ｎのフューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成するためのハイレベルのパルス信号(ＦＰ１＿ｐｒｅ〜ＦＰｎ＿ｐｒｅ)を順次生成できる。
【００２９】
このとき、第１〜第ｎのフリップフロップ(ＦＦ１〜ＦＦｎ)は、内部クロック信号(ＣＬＫ＿ｉｎｔ)が入力されないと、ハイレベルのパルス信号(ＦＰ１＿ｐｒｅ〜ＦＰｎ＿ｐｒｅ)を生成せず、内部クロック信号(ＣＬＫ＿ｉｎｔ)が入力される場合のみに、ハイレベルのパルス信号(ＦＰ１＿ｐｒｅ〜ＦＰｎ＿ｐｒｅ)を出力する。
【００３０】
例えば、第１のフリップフロップ(ＦＦ１)の出力(ＦＰ１＿ｐｒｅ)が第２のフリップフロップ(ＦＦ２)に入力される場合、内部クロック信号(ＣＬＫ＿ｉｎｔ)が入力されないと、第２のフリップフロップ(ＦＦ２)は、内部クロック信号(ＣＬＫ＿ｉｎｔ)が入力されるまで、ハイレベルのパルス信号(ＦＰ２＿ｐｒｅ)を出力しない。この後、内部クロック信号(ＣＬＫ＿ｉｎｔ)が第２のフリップフロップ(ＦＦ２)に入力されると、第２のフリップフロップ(ＦＦ２)は、ハイレベルのパルス信号(ＦＰ２＿ｐｒｅ)を出力する。第３〜第ｎのフリップフロップ(ＦＦ３〜ＦＦｎ)も、第２のフリップフロップ(ＦＦ２)と同様に動作し、これにより、第１〜第ｎのフリップフロップ(ＦＦ１〜ＦＦｎ)から出力されるハイレベルのパルス信号(ＦＰ１＿ｐｒｅ〜ＦＰｎ＿ｐｒｅ)は、順次生成され得る。
【００３１】
出力部１２２は、リングカウンティング部１２１の出力(ＦＰ１＿ｐｒｅ〜ＦＰｎ＿ｐｒｅ)及び感知信号(ＤＥＴ)の入力により、フューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成する。出力部１２２は、フューズプログラム信号(ＦＰ１〜ＦＰｎ)の個数に対応する数だけナンドゲート及びインバータを含む。例えば、図４に示すように、出力部１２２は、第２〜第４のナンドゲート(ＮＤ２〜ＮＤ４)、第３〜第８のインバータ(ＩＶ３〜ＩＶ８)を含む。
【００３２】
第３、第５及び第７のインバータ(ＩＶ３、ＩＶ５、ＩＶ７)は、感知信号(ＤＥＴ)を反転させる。第２のナンドゲート(ＮＤ２)には、第３のインバータ(ＩＶ３)の出力及び第１のフリップフロップ(ＦＦ１)の出力(ＦＰ１＿Ｐｒｅ)が入力される。第４のインバータ(ＩＶ４)は、第２のナンドゲート(ＮＤ２)の出力を反転させ、第１のフューズプログラム信号(ＦＰ１)を出力する。第３のナンドゲート(ＮＤ３)には、第５のインバータ(ＩＶ５)の出力及び第２のフリップフロップ(ＦＦ２)の出力(ＦＰ２＿Ｐｒｅ）が入力される。
【００３３】
第６のインバータ(ＩＶ６)は、第３のナンドゲート(ＮＤ３)の出力を反転させ、第２のフューズプログラム信号(ＦＰ２)を出力する。第４のナンドゲート(ＮＤ４)には、第７のインバータ(ＩＶ７)の出力及び第ｎのフリップフロップ(ＦＦｎ)の出力(ＦＰｎ＿Ｐｒｅ)が入力される。第８のインバータ(ＩＶ８)は、第４のナンドゲート(ＮＤ４)の出力を反転させ、第ｎのフューズプログラム信号(ＦＰｎ)を出力する。
【００３４】
したがって、出力部１２２は、感知信号(ＤＥＴ)がディセーブルされる場合のみに、第１〜第ｎのフリップフロップ(ＦＦ１〜ＦＦｎ)から生成されたハイレベルのパルス信号(ＦＰ１＿ｐｒｅ〜ＦＰｎ＿ｐｒｅ)をフューズプログラム信号(ＦＰ１〜ＦＰｎ)として提供し得る。
【００３５】
図５は、図３のフューズセットの実施例の構成を示す図である。図５は、複数のフューズセット(ＦＳ１〜ＦＳｎ)の内の第１のフューズセット(ＦＳ１)の構成を代表的に示す。図５に示すように、第１のフューズセット(ＦＳ１)は、第１及び第２のナンドゲート(ＮＤ１１、ＮＤ１２)、第１〜第３のインバータ(ＩＶ１１〜ＩＶ１３)、第１のノアゲート(ＮＯＲ１１)、パスゲート(ＰＧ)、第１及び第２のＰＭＯＳトランジスタ(Ｐ１１、Ｐ１２)、フューズ(ＦＵＳＥ)を含む。第１のナンドゲート(ＮＤ１１)には、テストモード信号(ＴＭ)、アドレス信号(ＡＤＤ＜１＞)及びフューズプログラム信号(ＦＰ１)が入力される。
【００３６】
第１のＰＭＯＳトランジスタ(Ｐ１１)は、ゲートで第１のナンドゲート(ＮＤ１１)の出力を受信し、ソース端にプログラム電圧(ＶＰＰ)が印加され、ドレーン端が第１のノード(Ａ)と連結している。フューズ(ＦＵＳＥ)は、第１のノード(Ａ)及び接地電圧端(ＶＳＳ)間に連結されている。パスゲート(ＰＧ)は、第１のナンドゲート(ＮＤ１１)の出力及びその出力が第１のインバータ(ＩＶ１１)により反転された信号に応じてターンオンされ、第１のノード(Ａ)及び第２のノード(Ｂ)を連結させる。
【００３７】
第２のインバータ(ＩＶ１２)は、テストモード信号(ＴＭ)を反転させる。第２のナンドゲート(ＮＤ１２)には、第１のナンドゲート(ＮＤ１１)の出力及び第２のインバータ(ＩＶ１２)の出力が入力される。第１のノアゲート(ＮＯＲ１１)は、一つの入力端が第２のノード(Ｂ)と連結しており、もう一つの入力端に第２のナンドゲート(ＮＤ１２)の出力が入力される。第３のインバータ(ＩＶ１３)は、第１のノアゲート(ＮＯＲ１１)の出力を反転させて、ハイレベルにディセーブルされたフューズ信号(ＦＵＳＥＯＵＴ１)を生成する。第２のＰＭＯＳトランジスタ(Ｐ１２)は、ゲートで第１のノアゲート(ＮＯＲ１１)の出力を受信し、ソース端に外部電圧(ＶＤＤ)が印加され、ドレーン端が第２のノード(Ｂ)と連結している。
【００３８】
第１のフューズセット(ＦＳ１)のフューズ(ＦＵＳＥ)をプログラムする前、第２のノード(Ｂ)は、第２のＰＭＯＳトランジスタ(Ｐ１２)及び第１のノアゲート(ＮＯＲ１１)によりハイレベル状態を維持している。第１のフューズセット(ＦＳ１)のフューズ(ＦＵＳＥ)をプログラムするために、テストモード信号(ＴＭ)、アドレス信号(ＡＤＤ＜１＞)及びフューズプログラム信号(ＦＰ１)がイネーブルされると、第１のナンドゲート(ＮＤ１１)はローレベルの信号を出力する。第１のＰＭＯＳトランジスタ(Ｐ１１)は、第１のナンドゲート(ＮＤ１１)の出力によりターンオンされ、プログラム電圧(ＶＰＰ)を第１のノード(Ａ)に印加する。このとき、パスゲート(ＰＧ)はターンオフされるので、第１のノード(Ａ)に印加されたプログラム電圧(ＶＰＰ)はフューズ(ＦＵＳＥ)に印加され、フューズ(ＦＵＳＥ)はプログラムされる。前述したように、フューズ(ＦＵＳＥ)はアンチフューズであるので、プログラム電圧(ＶＰＰ)が印加されると、フューズ(ＦUＵＥ)は短絡され、第１のノード(Ａ)が接地電圧(ＶＳＳ)レベルになる。
【００３９】
フューズプログラムが完了し、テストモード信号(ＴＭ)がディセーブルされると、第１のナンドゲート(ＮＤ１１)の出力はハイレベルになり、第２のナンドゲート(ＮＤ１２)の出力もハイレベルになる。このとき、短絡されたフューズ(ＦＵＳＥ)により第１のノード(Ａ)はローレベルになり、ターンオンされたパスゲート(ＰＧ)により第１のノード(Ａ)と連結している第２のノード(Ｂ)もローレベルになる。よって、第１のノアゲート(ＮＯＲ１１)はハイレベルの信号を出力し、第３のインバータ(ＩＶ１３)はローレベルにイネーブルされるフューズ信号(ＦＵＳＥＯＵＴ１)を生成できる。第２〜第ｎのフューズセット(ＦＳ２〜ＦＳｎ)は、第１のフューズセット(ＦＳ１)と同様に構成される。ただし、フューズセット(ＦＳ１〜ＦＳｎ)の構成は、図５の構成に限定されるものではなく、前記のような方式により動作する多様な回路構成は、全部本発明の範囲に含まれる。
【００４０】
図６は、図１のフューズ回路１の動作を示すタイミング図である。図３〜図６を参照して、本実施形態に係るフューズ回路１の動作を説明する。フューズプログラムのためにテストモード信号(ＴＭ)がイネーブルされ、フューズプログラム信号(ＦＰ１〜ＦＰｎ)を生成するためにリセット信号(ＲＳＴ)がディセーブルされる。プログラム電圧(ＶＰＰ)が所定レベル以上であれば、感知信号(ＤＥＴ)はディセーブルされ、内部クロック生成部１１０はクロック信号(ＣＬＫ)及び感知信号(ＤＥＴ)に応じて、内部クロック信号(ＣＬＫ＿ｉｎｔ)を生成する。リングカウンティング部１２１の第１のフリップフロップ(ＦＦ１)は、リセット信号(ＲＳＴ)がイネーブルされる場合に生成された第ｎのフリップフロップ(ＦＦｎ)の出力(ＦＰｎ＿ｐｒｅ)を格納しておき、リセット信号(ＲＳＴ)がイネーブルされる場合に内部クロック信号(ＣＬＫ＿ｉｎｔ)に同期され、内部クロック信号(ＣＬＫ＿ｉｎｔ)の一周期に該当するパルス幅を持つ信号(ＦＰ１＿ｐｒｅ)を出力する。
【００４１】
出力部１２２は、ディセーブルされた感知信号(ＤＥＴ)に応じて、第１のフューズプログラム信号(ＦＰ１)を出力する。第１のフューズセット(ＦＳ１)は、第１のフューズプログラム信号(ＦＰ１)が入力されると、プログラム電圧(ＶＰＰ)を用いてフューズ(ＦＵＳＥ)をプログラムする。勿論、このとき、第１のフューズセット(ＦＳ１)のフューズがプログラムされるように、アドレス信号(ＡＤＤ＜１＞)はハイレベルに印加されるべきである。
【００４２】
このとき、第１のフューズセット(ＦＳ１)のフューズプログラムにより、プログラム電圧(ＶＰＰ)が所定レベル未満に下降すると、感知信号(ＤＥＴ)はイネーブルされ、内部クロック生成部１１０は内部クロック信号(ＣＬＫ＿ｉｎｔ)の生成を中断する。したがって、リングカウンティング部１２１の第２のフリップフロップ(ＦＦ２)は、第１のフリップフロップ(ＦＦ１)の出力(ＦＰ１＿ｐｒｅ)が入力されても、ハイレベルのパルス信号(ＦＰ２＿Ｐｒｅ)を出力しない。この後、プログラム電圧生成部２００により、プログラム電圧(ＶＰＰ)が更に所定レベル以上に上昇すると、感知信号(ＤＥＴ)はディセーブルされ、内部クロック生成部１１０は更に内部クロック信号(ＣＬＫ＿ｉｎｔ)を生成する。
【００４３】
したがって、第２のフリップフロップ(ＦＦ２)は、内部クロック信号(ＣＬＫ＿ｉｎｔ)に同期させられ、ハイレベルのパルス信号(ＦＰ２＿ｐｒｅ)を生成し、出力部１２２は第２のフューズプログラム信号(ＦＰ２)を生成する。したがって、第２のフューズセット(ＦＳ２)のフューズプログラムが遂行され得る。第３〜第ｎのフューズセット(ＦＳ３〜ＦＳｎ)のフューズプログラムも同一の方式により遂行され得る。
【００４４】
この後、テストモード信号(ＴＭ)がディセーブルされると、フューズプログラムの可否により、フューズセット(ＦＳ１〜ＦＳｎ)が生成するフューズ信号(ＦＵＳＥＯＵＴ１〜ＦＵＳＥＯＵＴｎ)のレベルが変化することになる。
【００４５】
前述したように、本発明は、プログラム電圧レベルを感知して、プログラム電圧レベルが安定的に維持される場合のみに、フューズプログラムが遂行されるようにすることで、正確なフューズプログラムが可能になる。したがって、フューズプログラムの信頼性を向上できる。
【００４６】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００４７】
１０  アドレス入力バッファー
２０  リングカウンタ
１００  フューズ制御部
１１０  内部クロック生成部
１２０  フューズプログラム信号生成部
１２１  リングカウンティング部
１２２  出力部
２００  プログラム電圧生成部
Ｆ１Ｓ〜ＦＳｎ  フューズセット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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