(57)【要約】【課題】信頼性の高いドレインコンタクトを有する半導体装置の製造方法を提供する。【解決手段】第１ドレインコンタクト１４を形成する工程と、第１ドレインコンタクト１４に接続された第２ドレインコンタクト１５を形成する工程と、第２ドレインコンタクト１５に接続された配線１６を形成する工程と、配線１６をマスクとして自己整合的に、少なくとも第２ドレインコンタクト１５の近傍の第２層間絶縁膜３３に、第１層間絶縁膜１３と第２層間絶縁膜３３との界面３４より深い位置まで不純物イオンを注入し、界面３４に残置されている異物３２をアモルファス化する工程と、不純物イオンが注入された第１および第２層間絶縁膜１３、３３をエッチングして異物３２を露出させ、異物３２を除去する工程と、第１絶縁膜１３上に配線１６を覆うように第３層間絶縁膜３６を形成する工程と、を具備する。【選択図】図５
2011009523.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成された絶縁ゲート電界効果トランジスタを覆う第１層間絶縁膜に、第１ドレインコンタクトホールを形成し、前記第１ドレインコンタクトホールに導電材を埋め込んで第１ドレインコンタクトを形成する工程と、
前記第１ドレインコンタクトを含む前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第２層間絶縁膜に、第２ドレインコンタクトホールを形成し、前記第２ドレインコンタクトホールに導電材を埋め込んで、前記第１ドレインコンタクトに接続された第２ドレインコンタクトを形成する工程と、
前記第２層間絶縁膜上に導電材を形成し、前記導電材をパターニングして前記第２ドレインコンタクトに接続された配線を形成する工程と、
前記配線をマスクとして自己整合的に、少なくとも前記第２ドレインコンタクトの近傍の前記第２層間絶縁膜に、前記第１層間絶縁膜と前記第２層間絶縁膜の界面より深い位置まで不純物イオンを注入し、前記界面に残置されている異物をアモルファス化する工程と、
前記不純物イオンが注入された前記第１および第２層間絶縁膜をエッチングして前記異物を露出させ、前記異物を除去する工程と、
前記第１絶縁膜上に前記配線を覆うように第３層間絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の主面に形成された絶縁ゲート電界効果トランジスタを覆う第１層間絶縁膜に、第１ドレインコンタクトホールを形成し、前記第１ドレインコンタクトホールに導電材を埋め込んで第１ドレインコンタクトを形成する工程と、
前記第１ドレインコンタクトを含む前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第２層間絶縁膜に、第２ドレインコンタクトホールを形成し、前記第２ドレインコンタクトホールに導電材を埋め込んで、前記第１ドレインコンタクトに接続された第２ドレインコンタクトを形成する工程と、
少なくとも前記第２ドレインコンタクトの近傍の前記第２層間絶縁膜に、前記第１層間絶縁膜と前記第２層間絶縁膜の界面より深い位置まで不純物イオンを注入し、前記界面に残置されている異物をアモルファス化する工程と、
前記第２層間絶縁膜上に導電材を形成し、前記導電材をパターニングして前記第２ドレインコンタクトに接続された配線を形成するとともに、前記不純物イオンが注入された前記第１および第２層間絶縁膜をエッチングして前記異物を露出させ、前記異物を除去する工程と、
前記第１絶縁膜上に前記配線を覆うように第３層間絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記第１ドレインコンタクトを形成した際に、前記第１ドレインコンタクトの近傍の前記第１層間絶縁膜上に前記導電材を主成分とする異物が残置されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１絶縁膜上に前記配線を覆うように第３層間絶縁膜を形成した際に、少なくとも前記第１ドレインコンタクトと前記第２ドレインコンタクトとの接続界面の近傍に空洞が形成されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項５】
前記不純物がゲルマニウムであることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体基板上のＭＯＳトランジスタを覆う層間絶縁膜にコンタクトホールを形成し、コンタクトホールに導電材を埋め込んで、ＭＯＳトランジスタの不純物拡散層を層間絶縁膜上に形成される配線に接続するためのコンタクトを形成する際に、層間絶縁膜上に導電材を主成分とする異物が残置されることがある。
【０００３】
残置された異物が隣接するコンタクトとの間の電界によってドリフトし、層間絶縁膜中に拡散すると、隣接するコンタクトとの間にリークパスが形成されるので、半導体装置の動作に支障をきたし、半導体装置の信頼性が低下する問題がある。更に、隣接するコンタクト間が短絡すると、半導体装置の故障に至る問題がある。
【０００４】
特に、半導体素子の微細化・高集積化に応じて、複数の層間絶縁膜中に形成されたコンタクトを積層して延長したコンタクトが多用されているので、コンタクトの接続界面の周りに異物が残置される確率が高くなるとともに、隣接するコンタクトの間隔が狭くなるので、異物を確実に除去しなければ信頼性の高い半導体装置が得られないという問題がある。
【０００５】
これに対して、配線の間に、上端が配線の上面よりも上方に位置している空隙を有する半導体装置が知られている（例えば、特許文献１参照。）。  
特許文献１に開示された半導体装置は、Ｃｕ配線のスペース領域に空隙を有し、空隙の上端がＣｕ配線の上面よりも上方に位置している。これにより、配線間容量を低減させるとともに、Ｃｕ配線のスペース領域にＣｕイオンのリークパスが形成されるのを抑制している。
【０００６】
然しながら、特許文献１に開示された半導体装置は、配線より下側にあり、複数の層間絶縁膜中に形成されたコンタクトを積層して延長したコンタクトについては何ら開示も示唆もしていない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−１３６１５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、信頼性の高いコンタクトを有する半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体装置の製造方法は、半導体基板の主面に形成された絶縁ゲート電界効果トランジスタを覆う第１層間絶縁膜に、第１ドレインコンタクトホールを形成し、前記第１ドレインコンタクトホールに導電材を埋め込んで第１ドレインコンタクトを形成する工程と、前記第１ドレインコンタクトを含む前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第２層間絶縁膜に、第２ドレインコンタクトホールを形成し、前記第２ドレインコンタクトホールに導電材を埋め込んで、前記第１ドレインコンタクトに接続された第２ドレインコンタクトを形成する工程と、前記第２層間絶縁膜上に導電材を形成し、前記導電材をパターニングして前記第２ドレインコンタクトに接続された配線を形成する工程と、前記配線をマスクとして自己整合的に、少なくとも前記第２ドレインコンタクトの近傍の前記第２層間絶縁膜に、前記第１層間絶縁膜と前記第２層間絶縁膜の界面より深い位置まで不純物イオンを注入し、前記界面に残置されている異物をアモルファス化する工程と、前記不純物イオンが注入された前記第１および第２層間絶縁膜をエッチングして前記異物を露出させ、前記異物を除去する工程と、前記第１絶縁膜上に前記配線を覆うように第３層間絶縁膜を形成する工程と、を具備することを特徴としている。
【００１０】
本発明の別態様の半導体装置の製造方法は、半導体基板の主面に形成された絶縁ゲート電界効果トランジスタを覆う第１層間絶縁膜に、第１ドレインコンタクトホールを形成し、前記第１ドレインコンタクトホールに導電材を埋め込んで第１ドレインコンタクトを形成する工程と、前記第１ドレインコンタクトを含む前記第１層間絶縁膜上に第２層間絶縁膜を形成し、前記第２層間絶縁膜に、第２ドレインコンタクトホールを形成し、前記第２ドレインコンタクトホールに導電材を埋め込んで、前記第１ドレインコンタクトに接続された第２ドレインコンタクトを形成する工程と、少なくとも前記第２ドレインコンタクトの近傍の前記第２層間絶縁膜に、前記第１層間絶縁膜と前記第２層間絶縁膜の界面より深い位置まで不純物イオンを注入し、前記界面に残置されている異物をアモルファス化する工程と、前記第２層間絶縁膜上に導電材を形成し、前記導電材をパターニングして前記第２ドレインコンタクトに接続された配線を形成するとともに、前記不純物イオンが注入された前記第１および第２層間絶縁膜をエッチングして前記異物を露出させ、前記異物を除去する工程と、前記第１絶縁膜上に前記配線を覆うように第３層間絶縁膜を形成する工程と、を具備することを特徴としている。
【発明の効果】
【００１１】
本発明によれば、信頼性の高いコンタクトを有する半導体装置の製造方法が得られる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図。
【図２】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図３】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図４】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図５】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図６】本発明の実施例１に係る半導体装置の製造工程を順に示す断面図。
【図７】本発明の実施例１に係る比較例の半導体装置を示す断面図。
【図８】本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。
【図９】本発明の実施例２に係る半導体装置の製造工程を順に示す断面図。
【図１０】本発明に係る不揮発性半導体記憶装置を示す図で、図１０（ａ）はその平面図、図１０（ｂ）は図１０（ａ）のＣ−Ｃ線に沿って切断し矢印方向に眺めた断面図。
【発明を実施するための形態】
【００１３】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１４】
本発明の実施例１に係る半導体装置の製造方法について、図１乃至図６を用いて説明する。図１は半導体装置を示す図で、図１（ａ）はその平面図、図１（ｂ）は図１（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図、図１（ｃ）は図１（ａ）のＢ−Ｂ線に沿って切断し矢印方向に眺めた断面図、図２乃至図６は半導体装置の製造工程を順に示す断面図である。
【００１５】
本実施例は、半導体装置が不揮発性半導体記憶装置で、浮遊ゲート電極と制御ゲート電極が積層された電気的に書き換え可能なセルトランジスタを、それらのソース、ドレイン不純物拡散層を隣接するもの同士で共用する形で直列接続してＮＯＲ型セルを構成するＮＯＲ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read only Memory）の場合の例である。
【００１６】
始めに、図１０を用いてＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイについて説明する。図１０（ａ）に示すように、半導体基板としてのシリコン基板１０１上に所定間隔で素子分離領域であるＳＴＩ（Shallow Trench Isolation）1０２が形成され、シリコン基板１０１に素子形成用の活性領域１０３が分離形成されている。
【００１７】
活性領域１０３およびＳＴＩ１０２と直交するようにゲート電極１０４が配置形成されている。ゲート電極１０４は、後述するように、下層側に浮遊ゲート電極、上層側に制御ゲート電極が積層された構成となっている。  
ゲート電極１０４はワード線として機能するもので、その上面部にはタングステンシリサイド（ＷＳｉ）が形成されている。
【００１８】
また、隣接するゲート電極１０４の間には活性領域１０３に不純物が導入され、一側の領域はソース領域として、他側の領域はドレイン領域として形成され、セルトランジスタ１０５を構成している。
【００１９】
各セルトランジスタ１０５のソース領域には、これらを電気的に接続するソース線１０６が形成され、その一端部にコンタクト１０７が形成されている。  
また、各セルトランジスタ１０５のドレイン領域には、ドレインコンタクト１０８が形成されている。
【００２０】
ソース線１０６のコンタクト１０７は、活性領域１０３と並行するように配置形成された配線パターン１０９により電気的に接続されている。ドレインコンタクト１０８は、ビット線１１０により電気的に接続されている。  
また、ゲート電極１０４にも、同様に端部にゲートコンタクト１１１が形成され、ゲートコンタクト１１１に電気的に接続する配線パターン１１２が形成されている。
【００２１】
図１０（ｂ）は図１０（ａ）のＣ−Ｃ線に沿った断面図である。図１０（ｂ）に示すように、セルトランジスタ１０５は、シリコン基板１０１の主面に設けられた活性領域１０３上にトンネル酸化膜１１３を介して形成されたポリシリコンの浮遊ゲート電極１１４と、浮遊ゲート電極１１４を覆うようにＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜１１５を介して形成されたポリシリコンの制御ゲート電極１１６と、を具備している。
【００２２】
更に、制御ゲート電極１１６上に形成されたタングステンシリサイド（ＷＳｉ）膜１１７と、浮遊ゲート電極１１４を挟むように形成された図示されないソース・ドレイン不純物拡散層と、浮遊ゲート電極１１４、制御ゲート電極１１６、タングステンシリサイド膜１１７のビット線方向の側壁に形成された図示されないシリコン酸化膜と、タングステンシリサイド膜１１７上に形成された絶縁膜１１８、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜と、を具備している。
【００２３】
図１に示すように、本実施例の半導体装置１０は、半導体基板１１の主面に形成されたセルトランジスタ（絶縁ゲート電界効果トランジスタ）１２を覆うように半導体基板１１上に形成された第１層間絶縁膜１３と、一端がセルトランジスタ１２のドレイン不純物拡散層１２ａに接続され、他端が第１層間絶縁膜１３より突出した第１ドレインコンタクト１４と、第１ドレインコンタクト１４に接続され、第１ドレインコンタクト１４を延長する第２ドレインコンタクト１５と、第２ドレインコンタクト１５に接続された配線１６と、第１ドレインコンタクト１４の第１層間絶縁膜１３より突出した部分、第２ドレインコンタクト１５および配線１６を覆うように第１絶縁膜１３上に形成された第２層間絶縁膜１７と、を具備し、第１ドレインコンタクト１４と第２ドレインコンタクト１５との接続界面１８の近傍が空洞１９になっている。ここで、セルトランジスタ１２は、図１０に示すセルトランジスタ１０５と同じものである。
【００２４】
また、図１（ｃ）に示すように、第１層間絶縁膜１３は空洞１９の近傍のみが掘り下げられている。なお、空洞１９は少なくとも隣接するドレインコンタクト１０８間に存在すれば良く、空洞１９はゲート電極１０４の上まで形成されていても良い。
【００２５】
第１ドレインコンタクト１４の周りには、バリアメタル層１４ａが形成されている。同様に、第２ドレインコンタクト１５の周りにはバリアメタル層１５ａが形成されている。更に、第２ドレインコンタクト１５と配線１６との間にバリアメタル層１６ａが形成され、配線１６の上面と第２層間絶縁膜１７との間に、バリアメタル層１６ｂが形成されている。
【００２６】
次に、半導体装置１０の製造方法について、図２乃至図６を用いて説明する。図２乃至図６は半導体装置１０の製造工程を順に示す断面図である。  
始に、図２（ａ）に示すように、セルトランジスタ１２が形成された半導体基板１１上に第１層間絶縁膜１３として、例えばＣＶＤ（Chemical Vapor Deposition）法によりＴＥＯＳ膜を形成し、第１層間絶縁膜１３上にドレイン不純物拡散層１２ａに対応する開口を有するレジスト膜（図示せず）を形成し、レジスト膜をマスクとしてフッ素系ガスを用いたＲＩＥ（Reactive Ion Etching）法により第１層間絶縁膜１３にドレイン不純物拡散層１２ａに至る第１ドレインコンタクトホール３０を形成する。
【００２７】
次に、図２（ｂ）に示すように、第１ドレインコンタクトホール３０の内面にバリアメタル１４ａとして、例えばＣＶＤ法により窒化チタン（ＴｉＮ）膜を形成し、ＣＶＤ法により第１層間絶縁膜１３上に第１ドレインコンタクトホール３０を埋め込むように導電材、例えばタングステン（Ｗ）膜３１を形成する。
【００２８】
次に、図３（ａ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により第１層間絶縁膜１３が露出するまで余分なＷ膜３１を除去することにより、第１ドレインコンタクト１４を形成する。  
このとき、第１層間絶縁膜１３の表面はＣＭＰにより微視的な凹凸が生じ、Ｗを主成分とする異物３２、例えばタングステンの酸化物などが食い込んで残置され、所謂メタル残りが発生する。
【００２９】
次に、図３（ｂ）に示すように、図２（ａ）および図２（ｂ）と同様にして、第１ドレインコンタクト１４を含む第１層間絶縁膜１３上に第２層間絶縁膜３３を形成し、第２層間絶縁膜３３に、第２ドレインコンタクトホールを形成し、第２ドレインコンタクトホールの内面にバリアメタル１５ａ、例えばＴｉＮを形成し、第２ドレインコンタクトホールにタングステンを埋め込む。その後、ＣＭＰ法により第２層間絶縁膜３３が露出するまで余分なタングステンを除去することにより、第１ドレインコンタクト１３に接続された第２ドレインコンタクト１５を形成する。
【００３０】
このとき、第１層間絶縁膜１３上に残置された異物３２は、第１層間絶縁膜１３と第２層間絶縁膜１５の界面３４に取り込まれる。第２層間絶縁膜３３上にも異物３２と同様の異物が生じるが、第２ドレインコンタクト１５は第１ドレインコンタクト１４より短いので、第２層間絶縁膜３３上に形成されるダングステン膜が薄くてすみ、異物が残置される可能性は少ない。
【００３１】
次に、図４（ａ）に示すように、第２層間絶縁膜３３上に導電材として、例えばスパッタリング法によりバリアメタル、例えばＴｉＮに挟まれたアルミニウム膜３５を形成する。次に、図４（ｂ）に示すように、アルミニウム膜３５上にフォトリソグラフィ法によりマスク材（図示せず）を形成し、塩素系ガスを用いたＲＩＥ法によりエッチングすることにより、バリアメタル１６ａ、１６ｂに挟まれ、第２ドレインコンタクト１５に接続された配線１６を形成する。
【００３２】
次に、図５（ａ）に示すように、配線１６をマスクとして自己整合的に、第２ドレインコンタクト１５の近傍の第２層間絶縁膜３３に、第１層間絶縁膜１３と第２層間絶縁膜３３の界面３４より深い位置まで不純物イオン、例えばゲルマニウム（Ｇｅ）を注入し、界面３４に残置されている異物３２を破壊してアモルファス化する。  
異物３２をアモルファス化するのは、異物３２のエッチング性を増大させ、確実に除去されるようにするためである。
【００３３】
次に、図５（ｂ）に示すように、フッ素系ガスを用いたＲＩＥ法によりＧｅがイオン注入された第２層間絶縁膜３３および第１層間絶縁膜１３の上部をエッチングして異物３２を露出させる。  
次に、異物３２をエッチングにより除去する。異物３２のエッチングは、異物３２を溶解する薬液、例えばアルカリ性水溶液のアンモニア水（ＮＨ４ＯＨ）などを用いたウエットエッチングで行うことができる。  
これにより、エッチングにより界面３４に残置されている異物３２を確実に除去することが可能である。なお、この工程は第２ドレインコンタクト１５の周辺を開口するレジストマスクを形成して行うことも可能である。
【００３４】
次に、図６に示すように、第１絶縁膜１３上に配線１６を覆うように第３層間絶縁膜３６として、例えはＣＶＤ法によりＴＥＯＳ膜を形成するが、アスペクト比（Ｄ／Ｗ）が非常に大きいので、自然に隣接する第１ドレインコンタクト１４の間が埋まりきらずに空隙３７が生じる。ここで、Ｄは第１層間絶縁膜１３の上面と配線１６の上面との距離、Ｗは隣接する第１ドレインコンタクト１４間の距離である。
【００３５】
ＴＥＯＳ膜が配線１６を覆うまで第３層間絶縁膜３６を形成すると、空隙３７の上部が塞がれて、図１に示す空洞１９が形成され、第３層間絶縁膜３６が第２絶縁膜１７となる。これにより、第１ドレインコンタクト１４と第２トレインコンタクト１５との接続界面１８の近傍の異物３２が確実に除去された信頼性の高いドレインコンタクトを有する半導体装置１０が得られる。
【００３６】
図７は比較例の半導体装置を示す断面図である。比較例とは、第２ドレインコンタクトの近傍の第２層間絶縁膜に、第１層間絶縁膜と第２層間絶縁膜の界面より深い位置まで不純物イオンを注入し、不純物イオンが注入された第１層間絶縁膜と第２層間絶縁膜とをエッチングする工程を有しないで製造された半導体装置のことである。上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。
【００３７】
図７に示すように、比較例の半導体装置５０は、上面が第１ドレインコンタクト１４の上面とほぼ等しい高さにある層間絶縁膜５１と、層間絶縁膜５１上に形成され、上面が第２ドレインコンタクト１５の上面とほぼ等しい高さにある層間絶縁膜５２と、層間絶縁膜５２上に配線１６を覆うように形成された層間絶縁膜５３とを具備している。
【００３８】
第１ドレインコンタ１４を形成する際に、層間絶縁膜５１上に異物３２が残置され、第２ドレインコンタクト１５を形成する際に、層間絶縁膜５１と層間絶縁膜５２との界面５４に異物３２が取り残されてしまうことは、本実施例と同様である。
【００３９】
その結果、残置された異物３２が隣接するコンタクトとの間の電界、例えばセルトランジスタ１２へのデータの書込み／消去動作を繰り返したときのストレスによってドリフトし、界面５４に沿って拡散するので、隣接するドレインコンタクト間が短絡し、信頼性の高いドレインコンタクトを有する半導体装置が得られない。  
一方、本実施例では、異物３２が確実に除去されているので、上述した問題が生じることはなく、信頼性の高いドレインコンタクトを有する半導体装置１０が得られる。  
ちなみに、不純物イオンを注入しないで、第２層間絶縁膜３３および第１層間絶縁膜１３の上部をエッチングした場合、異物３２はエッチングされず第１層間絶縁膜１３上に残留するので、上述した効果が得られない。
【００４０】
以上説明したように、本実施例の半導体装置の製造方法は、第２ドレインコンタクトの近傍の第２層間絶縁膜に、第１層間絶縁膜と第２層間絶縁膜の界面より深い位置まで不純物イオンを注入し、界面に残置されている異物３２をアモルファス化する工程と、不純物イオンが注入された第１および第２層間絶縁膜をエッチングして異物を露出させ、異物を除去する工程とを具備している。  
その結果、異物３２を確実に除去することができる。従って、信頼性の高いコンタクトを有する半導体装置の製造方法が得られる。
【００４１】
ここでは、異物３２の除去をウエットエッチングにより行う場合について説明したが、異物３２と反応するガスを用いたドライエッチングで行うことも考えられる。  
コンタクトが２つのコンタクトを積層して延長したコンタクトである場合について説明したが、積層するコンタクトの数には特に制限はない。  
半導体装置がＮＯＲ型ＥＥＰＲＯＭである場合について説明したが、複数の層間絶縁膜中に形成されたコンタクトを積層して延長したコンタクトを有する半導体装置であれば同様に適用できるものである。
【実施例２】
【００４２】
本発明の実施例２に係る半導体装置の製造方法について、図８および図９を用いて説明する。図８および図９は半導体装置の製造工程を順に示す断面図である。  
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例１と異なる点は、不純物イオンの注入を、配線を形成する前に行うようにしたことにある。
【００４３】
即ち、図８（ａ）に示すように、図２（ａ）乃至図３（ｂ）と同様にして、第１ドレインコンタクト１４と、第１ドレインコンタクト１４に接続された第２ドレインコンタクト１５を形成した後、第２ドレインコンタクト１５を含む第２層間絶縁膜３３に、第１層間絶縁膜１３と第２層間絶縁膜３３の界面３４より深い位置までＧｅイオンを注入し、界面３４に残置されている異物３２を破壊してアモルファス化する。
【００４４】
次に、図８（ｂ）に示すように、図４（ａ）と同様にして、第２層間絶縁膜３３上にバリアメタルに挟まれたアルミニウム膜３５を形成する。  
このとき、第２ドレインコンタクト１５および第１ドレインコンタクト１４の上部にもＧｅイオンが注入されるので、第１、第２ドレインコンタクト１４、１５のタングステンの一部がアモルファス化される。アモルファス化されたタングステンは、次のＣＶＤ工程における加熱により、タングステンより抵抗値の低いタングステンとゲルマニウムの化合物になるので、特に問題は生じない。
【００４５】
次に、図９に示すように、図４（ｂ）と同様にして、塩素系ガスを用いたＲＩＥ法により、配線パターン１６を形成する。引き続いてエッチングガスを交換することにより、図５（ｂ）と同様にして、フッ素系ガスを用いたＲＩＥ法により、Ｇｅがイオン注入された第２層間絶縁膜３３および第１層間絶縁膜１３の上部をエッチングして異物３２を露出させ、異物３２をエッチングにより除去する。
【００４６】
次に、図６と同様にして、第１絶縁膜１３上に配線１６を覆うように第３層間絶縁膜３６を形成することにより、図１に示す空洞１９を有する第２絶縁膜１７を備えた半導体装置１０が得られる。
【００４７】
以上説明したように、本実施例の半導体装置の製造方法は、Ｇｅイオンの注入を、配線１６を形成する前に行っているので、配線１６を形成するＲＩＥ工程と、Ｇｅがイオン注入された第２層間絶縁膜３３および第１層間絶縁膜１３の上部をエッチングして異物３２を露出させるＲＩＥ工程とを、途中でプロセスガスを交換することにより連続して行うことができる。その結果、ＲＩＥ工程を削減できる利点がある。
【００４８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板の主面に形成された絶縁ゲート電界効果トランジスタを覆うように前記半導体基板上に形成された第１層間絶縁膜と、
一端が前記絶縁ゲート電界効果トランジスタのドレイン不純物拡散層に接続され、他端が前記第１層間絶縁膜より突出した第１ドレインコンタクトと、
前記第１ドレインコンタクトに接続され、前記第１ドレインコンタクトを延長する第２ドレインコンタクトと、
前記第２ドレインコンタクトに接続された配線と、
前記配線を覆うように前記第１絶縁膜上に形成された第２層間絶縁膜と、
を具備し、
少なくとも前記第１ドレインコンタクトと前記第２ドレインコンタクトとの接続界面の近傍が空洞になっていることを特徴とする半導体装置。
【００４９】
（付記２）  第１の方向に延伸する第１素子領域と、前記第１素子領域に素子分離層を挟んで隣接する第２素子領域とを有し、前記第１および第２素子領域に前記絶縁ゲート電界効果トランジスタが対向して形成され、
前記第１ドレインコンタクトは、それぞれの前記絶縁ゲート電界効果トランジスタのドレイン不純物拡散層に接続されている付記１に記載の半導体装置。
【符号の説明】
【００５０】
１０、５０  半導体装置
１１  半導体基板
１２  セルトランジスタ
１２ａ  ドレイン不純物拡散層
１３  第１層間絶縁膜
１４  第１ドレインコンタクト
１４ａ、１５ａ、１６ａ  バリアメタル
１５  第２ドレインコンタクト
１６  配線
１７、３３  第２層間絶縁膜
１８  接続界面
１９  空洞
３０  第１ドレインコンタクトホール
３１  タングステン膜
３２  異物
３４  界面
３５  アルミニウム膜
３６  第３層間絶縁膜
３７  空隙
５１、５２、５３  層間絶縁膜
５４  界面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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