(57)【要約】      （修正有）【課題】低電力で動作可能な抵抗スイッチングメモリセルの製造方法およびそのメモリセルを提供する。【解決手段】抵抗スイッチング不揮発性メモリ素子１は、上部電極４と下部電極２の間に挟まれて接触し、実質的に等方性で半化学量論的な金属と酸素の比を有する抵抗スイッチング金属酸化物層３を含む。特定の具体例では、メモリ素子は、ニッケル上部電極とニッケル下部電極との間に挟まれて接触するニッケル酸化物抵抗スイッチング層を含み、ニッケル酸化層の酸素とニッケルの比は０と０．８５との間である。【選択図】図１
2011009739.tif 000002
【特許請求の範囲】
【請求項１】
ユニポーラ抵抗スイッチング不揮発性メモリ素子（１）であって、
上部電極（４）と下部電極（２）の間に挟まれて接触し、その抵抗は、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）との間でスイッチ可能である金属酸化物層（３）を含み、
抵抗スイッチング金属酸化物層（３）は、メモリ素子を最初の低抵抗状態にするための、１Ｖ以下のフォーミング電圧Ｖｆｏｒｍｉｎｇを有するように選択された、本質的に等方的な半化学量論的な酸素と金属の比を有するメモリ素子。
【請求項２】
メモリ素子を高抵抗状態にセットするのに必要なリセット電流Ｉｒｅｓｅｔ、は、１００μＡより低い請求項１に記載のメモリ素子。
【請求項３】
低抵抗状態ＬＲＳの抵抗率は、メモリ素子を低抵抗状態ＬＲＳにする場合に供給される、コンプライアンス電流Ｉｃｏｍｐを選択することで選択できる請求項１または２のいずれかに記載のメモリ素子。
【請求項４】
低抵抗状態は、抵抗スイッチング金属酸化層中の半導体フィラメントによる半導体低抵抗状態である請求項１〜３のいずれかに記載のメモリ素子。
【請求項５】
金属酸化層（３）は、２元系金属酸化物層である請求項１〜４のいずれかに記載のメモリ素子。
【請求項６】
２元系金属酸化物層は、酸素とニッケルの比が０と０．８５の間であるニッケル酸化層である請求項５に記載のメモリ素子。
【請求項７】
下部電極（２）はニッケルを含み、上部電極（４）はニッケルを含みまたはニッケルからなる請求項６に記載のメモリ素子。
【請求項８】
抵抗スイッチング不揮発性メモリ素子（１）の製造方法であって、
基板（５）を得る工程と、
基板（５）の上に下部電極（２）を形成する工程と、
下部電極（２）の上に抵抗スイッチング金属酸化物層（３）を形成する工程であって、金属酸化物層（３）は実質的に等方的な半化学量論的な酸素と金属の比を有する工程と、
金属酸化物層（３）の上に上部電極（４）を形成する工程と、を含む製造方法。
【請求項９】
金属酸化物層（３）を形成する工程は、２元系金属酸化物層を形成する工程を含む請求項８に記載の製造方法。
【請求項１０】
２元系金属酸化物層を形成する工程は、酸素とニッケルの比が０と０．８５の間であるニッケル酸化層を形成する工程を含む請求項９に記載の製造方法。
【請求項１１】
下部電極（２）を形成する工程は、ニッケル含有下部電極を形成する工程を含み、上部電極（４）を形成する工程は、ニッケル含有上部電極を形成する工程を含む請求項１０に記載の製造方法。
【請求項１２】
ユニポーラ抵抗スイッチング不揮発性メモリ素子（１）のマルチレベルプログラミング方法であって、
メモリ素子（１）は、上部電極（４）と下部電極（２）の間に挟まれ、これらと接触する金属酸化物層（３）を含み、金属酸化物層（３）の抵抗は、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＬ）の間でスイッチング可能であり、これにより、抵抗スイッチング金属酸化物層（３）は、メモリ素子（１）を最初の低抵抗状態にするための、１Ｖ以下の、フォーミング電圧Ｖｆｏｒｍｉｎｇを有するように選択された、実質的に等方的で半化学量論的な酸素と金属の比を有し、
プログラミング方法は、所定のセット電圧ＶＳＥＴを適用して、メモリ素子（１）を低抵抗状態ＬＲＳにスイッチングする工程を含み、
プログラミング方法は、更に、低抵抗状態ＬＲＳの値を選択する工程と、セット電圧スイッチング中に適用するために、選択された低抵抗状態の観点から、セット電力の値を選択する工程と、を含むマルチレベルプログラミング方法。
【請求項１３】
セット電力の値を選択する工程は、セット電圧スイッチング中に適用するために、コンプライアンス電流ＩＣＯＭＰの値を選択する工程を含む請求項１２に記載の方法。
【請求項１４】
セット電力の値を選択する工程は、１Ｖ以下のセット電圧の値を選択する工程を含み、
コンプライアンス電流の値を選択する工程は、０．１μＡから１ｍＡの範囲の値を選択する工程を含む請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可逆性抵抗スイッチング金属酸化物層を含む不揮発性メモリセルに関し、その抵抗値はメモリセルに蓄積されるデータを表す。
【背景技術】
【０００２】
今日、フラッシュ非揮発メモリ（ＮＶＭ）技術は、不揮発性メモリの市場で優位に立っている。フラッシュＮＶＭメモリでは、ＭＯＳＦＥＴ構造に組み込まれた導電性または非導電性の電荷蓄積層中に蓄積される。このタイプの不揮発性メモリ技術は、半導体の（ＩＴＲＳ）国際技術ロードマップ"2005 edition, Process integration, Devices and Structure" で提唱されたこのデータ蓄積メカニズムに関する基本的な物理的限界のために、４５ｎｍ技術を越えると厳しい小型化の問題に直面するであろう。なぜならば、メモリセルの寸法の小型化は、本質的に、ビットの値を表す、メモリセル中に蓄積できる電荷の量の減少につながるからである。
【０００３】
メモリセルの寸法の更なる小型化の可能性を有する他の不揮発性メモリ技術が現れてきている。これらの将来性のある技術の中で、抵抗スイッチングメモリ技術は、抵抗ランダムアクセスメモリ（ＲｅＲＡＭ）技術として知られている。そのようなＲｅＲＡＭメモリセルは、メモリ素子と選択素子を含む。不揮発性メモリ素子の抵抗は、メモリセルに存在する抵抗スイッチング材料の導電性の電圧誘起変化または電流誘起変化を用いて、少なくとも２つの安定した抵抗状態の間で可逆的に変化できる。それぞれの抵抗状態は、メモリセルに蓄積されたビットの値に対応する。
【０００４】
そのような可逆性抵抗スイッチング材料は、カルコゲナイト、カーボンポリマ、ニッケル酸化物、タングステン酸化物、酸化銅のような選択された２元系金属酸化物、ニッケルコバルト酸化物のような３元系金属酸化物、またはＣｒドープのＳｒ（Ｔｉ）ＺｒＯ３やＰｒ０．７Ｃａ０．３Ｍｎ０．３のようなより複雑な金属酸化物である。
【０００５】
２元系金属酸化物の中で、化学量論的な、ニッケルと酸素との比（nickel-to-oxide ratio）が１／１の良好な特徴の金属酸化物を形成するため、ニッケル酸化物が支配的な役割を果たす。ニッケルは、主流のＣＭＯＳ技術と互換性のある金属である。ＮｉＯ系ＲｅＲＡＭメモリセルでは、２つの明瞭な抵抗状態の間のスイッチングは、抵抗スイッチングＮｉＯを通る導電性フィラメントの形成と破壊に関係する。フィラメント幅は、ナノメータの範囲と考えられ、ＮｉＯ系ＲｅＲＡＭメモリセルは４５ｎｍ技術ノード以下の大きさとなる。
【０００６】
ユニポーラの抵抗スイッチングのＮｉＯ系ＲｅＲＡＭメモリセルは、以下のように示される。１）セル抵抗は最初高く、ＮｉＯマトリックスを通る導電性フィラメントを形成し、セルを低抵抗状態（ＬＲＳ）にするためには、いわゆるエレクトロフォーミング（electro-forming）電圧が必要となり、このエレクトロフォーミング電圧は一般には３Ｖまたはそれ以上である。２）形成されたフィラメントは、リセット電流と呼ばれる高い電流を用いてヒューズを飛ばすことで破壊することができ、これによりセルは高い抵抗状態（ＨＲＳ）に戻り、このリセット電流は、一般にはミリアンペアの範囲である。３）フィラメントは、エレクトロフォーミング電圧より低いセット電圧を用いて復帰させることができる。それらの動作パラメータの大幅な低減は、ＮｉＯ系ＲｅＲＡＭメモリセルの小型化には必須である。
【０００７】
Kinoshita et al. は、"Universal understanding of direct current transport properties of ReRAM based on a parallel resistance model", Journal of Material Research, Vol. 23, No. 3, March 2008 の中で、２元系金属酸化物、特に２つの白金電極の間に挟まれたニッケル酸化層のスイッチング特性について、様々なモデルを検討している。この文献では、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）の温度と面積依存性について研究された。
【０００８】
最先端のＮｉＯ系ＲｅＲＡＭメモリセルの主な欠点は、それらが高いエレクトロフォーミング電圧とリセット電流を必要とすることである。 
【発明の概要】
【０００９】
本発明の具体例の目的は、良好なＲｅＲＡＭメモリセルと、その良好な製造方法を提供することである。
【００１０】
上記目的は、本発明にかかるデバイスおよび方法により達成される。
【００１１】
縮小可能なことが、本発明の具体例にかかる金属酸化物系ＲｅＲＡＭメモリセル素子の特長である。
【００１２】
低いセットおよびリセット電力で動作できることが、本発明の具体例にかかる金属酸化物系ＲｅＲＡＭメモリセル素子の特長である。
【００１３】
本発明の具体例にかかるユニポーラ抵抗スイッチング不揮発性メモリ素子の、メモリ素子を高抵抗状態にリセットするためのリセット電流Ｉｒｅｓｅｔが、１００μＡより低く、例えば５０μＡより低くなることが、特長である。この高抵抗状態の抵抗は、温度とともに大きくなる。
【００１４】
本発明の具体例にかかるユニポーラ抵抗スイッチング不揮発性メモリ素子のセット電圧Ｖｓｅｔが１Ｖより低くなることが、特長である。
【００１５】
例えば３Ｖより低いような、低い形成工程電圧Ｖｆｏｒｍｉｎｇを有することが、本発明の具体例にかかる金属酸化物系ＲｅＲＡＭメモリ素子の特長である。
【００１６】
再生可能なフィラメントの形成と消去を提供することが、本発明の具体例にかかる金属酸化物系ＲｅＲＡＭメモリ素子とそのようなメモリ素子の操作方法の特長である。
【００１７】
例えば従来技術のデバイスより良好な保持特性のような、良好な保持特性を有することが、本発明の具体例にかかる金属酸化物系ＲｅＲＡＭメモリ素子の特長である。
【００１８】
第１の形態では、ユニポーラ抵抗スイッチング不揮発性メモリ素子が開示され、かかるメモリ素子は、上部電極と下部電極の間に挟まれて接触する金属酸化物層を含み、金属酸化物層の抵抗は低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＳ）との間でスイッチ可能である。抵抗スイッチング金属酸化物層は、１Ｖ以下の、メモリ素子を最初の低抵抗状態にするための、フォーミング電圧（forming voltage）Ｖｆｏｒｍｉｎｇを有するように選択された、本質的に等方的な半化学量論的（substoichiometric）な酸素と金属の比を有する。例えばＯ／Ｎｉ＝１からＯ／Ｎｉ＝０．７５までの変化は、Ｖｆｏｒｍｉｎｇを、数Ｖから０．１〜１Ｖまで低減できることが、実験的に見出された。
【００１９】
本発明の具体例にかかるメモリ素子では、メモリ素子を高抵抗状態にセットするのに必要なリセット電流Ｉｒｅｓｅｔ、は、１００μＡより低く、例えば５０μＡより低くても良い。これは、特別な酸化時間の間に得られる特定のマイクロ構造と結びついた、金属酸化物層の半化学量論的な酸素と金属の比により得られる。
【００２０】
低抵抗状態ＬＲＳの抵抗は、メモリ素子を低抵抗状態ＬＲＳにする時に供給される、測定装置にかかるコンプライアンス電流Ｉｃｏｍｐの選択により選択される。異なるコンプライアンス電流では異なる低抵抗状態となり、マルチレベルのプログラミングが得られる。電圧セットスイッチのコンプライアンス電流Ｉｃｏｍｐは、半導体の低抵抗状態が得られるように選択されても良い。この半導体の低抵抗状態は、抵抗スイッチング金属酸化物層中で半導体フィラメントを形成することにより得られる。
【００２１】
本発明の具体例にかかるメモリ素子の金属酸化物層は、例えばニッケル酸化層のような２元系金属酸化物層でも良い。ニッケル酸化層の酸素とニッケルの比は、０と０．８５の間である。
【００２２】
もしニッケル酸化物が金属酸化物層として使用された場合、下部電極はニッケルを含む。下部電極は、例えば、ニッケル酸化層に接するニッケル含有層、およびニッケル含有層に接するチタン含有層を含む。特別な下部電極は、以下のような構造となる。ニッケル酸化層と接触するニッケル層、ニッケル層に接触する窒化チタン層、およびチタン窒化層に接触するチタン層。
【００２３】
もしニッケル酸化物が金属酸化物層として使用された場合、上部電極はニッケルを含み、またはニッケルからなる。
【００２４】
選択素子は、メモリ素子の電極の１つと電気的に接触し、これにより選択可能なメモリセルを形成しても良い。そのような選択素子は、ＭＯＳＦＥＴでも良く、ＭＯＳＦＥＴのソース／ドレイン接合の１つは、電極の１つと電気的に接続されている。
【００２５】
第２の形態では、第１の形態の抵抗スイッチング不揮発性メモリ素子の作製方法が記載され、この方法は、基板を得る工程と、基板に下部電極を形成する工程と、下部電極上に、抵抗スイッチング金属酸化物層であって実質的に等方的な非化学量論的な金属と酸素とを有する金属酸化物層を形成する工程と、金属酸化物層の上に上部電極を形成する工程とを含む。
【００２６】
このメモリ素子の金属酸化物層は、ニッケル酸化層のような２元系金属酸化物層である。ニッケル酸化層の酸素とニッケルの比は、０と０．８５との間である。
【００２７】
ニッケル酸化物が金属酸化物層として用いられた場合、下部電極はニッケルを含むことができる。下部電極は、ニッケル酸化層に接触するニッケル含有層と、ニッケル含有層に接触するチタン含有層を含んでも良い。特別な下部電極は、以下のような構造となる。ニッケル酸化層と接触するニッケル層、ニッケル層に接触する窒化チタン層、およびチタン窒化層に接触するチタン層。
【００２８】
ニッケル酸化層が金属酸化物層として使用された場合、上部電極はニッケルを含み、またはニッケルからなることができる。
【００２９】
第３の形態では、第１の形態にかかるユニポーラの抵抗スイッチング不揮発性メモリ素子のマルチレベルプログラミングの方法が記載され、これにより、メモリ素子は、上部電極と下部電極の間に挟まれ、これらと接触する金属酸化物層を含み、金属酸化物層の抵抗は、低抵抗状態（ＬＲＳ）と高抵抗状態（ＨＲＬ）の間でスイッチ可能であり、これにより、抵抗スイッチング金属酸化物層は、１Ｖ以下の、メモリ素子を最初の低抵抗状態にするための、フォーミング電圧Ｖｆｏｒｍｉｎｇを有するように選択された、実質的に等方的な半化学量論的な酸素と金属の比を有する。プログラミング方法は、低抵抗状態ＬＲＳの値を選択する工程と、選択された低抵抗状態と、選択されたセット電圧Ｖｓｅｔの適用により低抵抗状態ＬＲＳにスイッチングする観点から、セット電圧スイッチング中に適用するために、セット電力の値を選択する工程とを含む。セット電力のための値は、セット電圧スイッチング中に適用される、コンプライアンス電流ＩＣＯＭＰの値の選択により選択できる。特別な具体例では、選択されたセット電圧は、１Ｖ以下であり、選択されたコンプライアンス電流は、所望の低抵抗状態に依存して、０．１μＡから１ｍＡの範囲である。低抵抗状態は、抵抗スイッチング金属酸化層中に半導体フィラメントを形成することにより得られる半導体特性である。
【００３０】
本発明と従来技術を越えて得られる優位点をまとめるために、本発明の所定の目的と優位点を以上で述べた。もちろん、全てのそのような目的や優位点が、本発明の特別な具体例に関して達成される必要は無いことが理解される。このように、例えば、当業者は、本発明は、ここでの教示や示唆されるような他の目的や優位点を達成する必要無しに、ここで教示された１の優位点や優位点のグループを達成または最適化する方法で、本発明を具体化または実施しても良い。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の形態にかかる半化学量論的なニッケル酸化物メモリ素子の模式的な断面図を示す。
【図２】第１の形態の特定の具体例にかかる半化学量論的なニッケル酸化物メモリ素子の模式的な断面図を示す。
【図３】本発明の第１の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第２の形態にかかるプロセス工程を示すフローチャートを示す。
【図４】本発明の第１の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第２の形態にかかるプロセス工程を模式的な断面図で示す。
【図５】本発明の第１の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第２の形態にかかるプロセス工程を模式的な断面図で示す。
【図６】本発明の第１の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第２の形態にかかるプロセス工程を模式的な断面図で示す。
【図７】本発明の第１の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第２の形態にかかるプロセス工程を模式的な断面図で示す。
【図８】本発明の第１の形態にかかる半化学量論的なニッケル酸化物メモリ素子を製造するための、本発明の第２の形態にかかるプロセス工程を模式的な断面図で示す。
【図９】第１の形態にかかるメモリセルの電流Ｉ（Ａ）−電圧Ｖ（Ｖ）セット／リセットスイッチング曲線を示す。それぞれ、リセット電圧ＶＲＥＳＥＴがセット電圧に非常に近い場合と、電流が押し付けられ電圧コンプライアンスが用いられる場合である。
【図１０】第１の形態にかかるメモリセルの電流Ｉ（Ａ）−電圧Ｖ（Ｖ）セット／リセットスイッチング曲線を示す。それぞれ、リセット電圧ＶＲＥＳＥＴがセット電圧に非常に近い場合と、電流が押し付けられ電圧コンプライアンスが用いられる場合である。
【図１１】電流Ｉ（Ａ）−電圧Ｖ（Ｖ）セット／リセットスイッチング曲線を示す。それぞれ、本発明の第１の形態にかかるメモリセル上でのマルチレベルプログラミングと、ＩＲＥＳＥＴ〜８０μＡ、ＶＳＥＴ〜０．６Ｖの低電力スイッチングを用いたセット−リセットサイクルとを示す。黒い印のトレースは、対応する白い印により表されるリセットスイープに先立つセットスイープを示す。
【図１２】電流Ｉ（Ａ）−電圧Ｖ（Ｖ）セット／リセットスイッチング曲線を示す。それぞれ、本発明の第１の形態にかかるメモリセル上での多層プログラミングと、ＩＲＥＳＥＴ〜８０μＡ、ＶＳＥＴ〜０．６Ｖのような低電力スイッチングを用いたセット−リセットサイクルとを示す。黒い印のトレースは、対応する白い印により表されるリセットスイープに先立つセットスイープを示す。
【図１３】それぞれ、セットサイクル中のコンプライアンス電流ＩＣＯＭＰの関数として、およびセットサイクル中の電力ＰＳＥＴの関数としての、第１の形態にかかるメモリセルのＬＲＳ抵抗ＲＳＥＴを示す。
【図１４】それぞれ、セットサイクル中のコンプライアンス電流ＩＣＯＭＰの関数として、およびセットサイクル中の電力ＰＳＥＴの関数としての、第１の形態にかかるメモリセルのＬＲＳ抵抗ＲＳＥＴを示す。
【図１５】本発明の第１の形態にかかるメモリセルについて、リセット電流ＩＲＥＳＥＴとリセット電力ＰＲＥＳＥＴのそれぞれについて、ＬＲＳ抵抗ＲＳＥＴに対する依存性を示す。
【図１６】本発明の第１の形態にかかるメモリセルについて、リセット電流ＩＲＥＳＥＴとリセット電力ＰＲＥＳＥＴのそれぞれについて、ＬＲＳ抵抗ＲＳＥＴに対する依存性を示す。
【図１７】本発明の第１の形態にかかるメモリセルのＬＲＳ状態ＲＳＥＴの、電流Ｉ（Ａ）−電圧Ｖ（Ｖ）特性を示す。それぞれ、異なる温度で、低いＲＳＥＴを得るための高いセット電力と、高いＲＳＥＴを得るための低いセット電力とを用いて記録された。
【図１８】本発明の第１の形態にかかるメモリセルのＬＲＳ状態ＲＳＥＴの、電流Ｉ（Ａ）−電圧Ｖ（Ｖ）特性を示す。それぞれ、異なる温度で、低いＲＳＥＴを得るための高いセット電力と、高いＲＳＥＴを得るための低いセット電力とを用いて記録された。
【図１９】（ａ）金属特性から半導体特性に変わる場合の、ＬＲＳ抵抗ＲＳＥＴに対する活性エネルギの依存性、および（ｂ）関連する酸素空孔の量、を示す。
【図２０】リード電圧が０．１Ｖで１５０℃における本発明の第１の形態にかかるメモリセルの持続特性を示す。
【図２１】単体の８０ｎｍ幅コンタクトホールのＮｉ／ＮｉＯ／ＴｉＮメモリセルについての電流Ｉ（Ａ）−電圧Ｖ（Ｖ）セット／リセット曲線を示す。
【図２２】Ｎｉ／ＮｉＯ／ＮｉコンタクトメモリセルとＮｉ／ＮｉＯ／ＴｉＮ単体コンタクトメモリセルについての、ＩＣＯＭＰに対するＩＲＥＳＥＴの減少を示す
【発明を実施するための形態】
【００３２】
本発明は、特定の具体例について、添付図面を参照しながら説明するが、本発明はこれらの具体例に限定されるものではない。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。
【００３３】
更に、記載や請求の範囲中の、上に（over）、下に（under）、下方に（underneath）等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された具体例は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。
【００３４】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される手段に限定して解釈すべきでない。これは他の要素や工程を排除しない。このように、言及された特徴、数、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。
【００３５】
この明細書を通じて参照される「一の具体例（one embodiment）」または「ある具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「ある具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。
【００３６】
同様に、例示の具体例の記載中において、能率的に開示し、多くの特長の１またはそれ以上の理解を助ける目的で、多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特長を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての特長より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。
【００３７】
更に、ここで記載された幾つかの具体例は、他の具体例に含まれる他の特長以外の幾つかの特長を含み、異なった具体例の特長の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。
【００３８】
ここで与えられる記載において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。
【００３９】
第１の形態では、下部電極２と上部電極４との間に挟まれ、これらと接触する金属酸化物層３を含む抵抗スイッチング不揮発性メモリ素子１が記載される。下部電極２は基板５の上に形成される。抵抗スイッチング金属酸化物層（ＭｘＯｙ）は、実質的に等方的で非化学量論的な酸素と金属のｙ／ｘ比を有し、特別な場合、酸素と金属の有効比（ｙ／ｘ）ｅｆｆは、化学量論的な酸素と金属の比（ｙ／ｘ）ｓｔｏより小さくなる。即ち、（ｙ／ｘ）ｅｆｆ＜（ｙ／ｘ）ｓｔｏまたは［（ｙ／ｘ）ｅｆｆ／（ｙ／ｘ）ｓｔｏ］＜１となる。特定の具体例では、［（ｙ／ｘ）ｅｆｆ／（ｙ／ｘ）ｓｔｏ］は０．８５より小さい。図１は、そのようなメモリ素子１の模式的な断面図を示す。
【００４０】
特定の金属酸化物ＭｘＯｙを形成するために、金属原子と酸素原子は、良く規定された酸素と金属の比ｙ／ｘで供給されなければならない。この比は、含まれる金属原子と酸素原子の比が、選択された金属酸化物を形成するために必要な正確な割合で供給される場合には、化学量論的として知られる。この化学量論的な比は、所定の結晶状態で、単位分子の化合物を形成するのに必要な元素の割合に対応する。ニッケル酸化物では、面心立方状態の場合、この化学量論的な比は、ＮｉＯに対して、（ｙ／ｘ）ｓｔｏ＝１である。全てのニッケル原子Ｎｉに対して、１つの酸素原子Ｏ（または１／２Ｏ２）が提供される。しかしながら、物質の１つ、金属または酸素が、所望の金属酸化物を形成するのに必要な量とは異なって、即ち、多くまたは少なく供給された場合、結果の金属酸化物は非化学量論的となると言われている。ニッケル酸化物において、結果のニッケル酸化物において１対１の比となるのに要求されるより多くの比率でニッケルが供給された場合、ニッケル酸化物は非化学量論的になると言われ、この特定の例では、（ｙ／ｘ）ｅｆｆ＜１のＮｉｘＯｙを、ニッケルが化学量論的な比を越えているため、金属リッチな金属酸化物と呼ぶ。代わりに、酸素が化学量論的に要求されるより少ない比率の場合、この金属は、酸素不足金属酸化物と呼ばれる。教示を目的として、ニッケル酸化物が使用されたが、金属酸化物層３は、例示であり、これらに限定されないＴｉＯｘ、ＨｆＯｘ、ＺｒＯｘ、ＣｕＯｘ、ＷＯｘ、のような他の金属酸化物を、非化学量論的な比で提供することにより形成でき、ユニポーラの低電力スイッチング特性を示す抵抗スイッチング不揮発性メモリ素子が得られる。
【００４１】
本発明の実施の形態にかかる抵抗スイッチングデバイス中の金属酸化物ＭｘＯｙの組成は非化学量論的であるが、特定の酸素不足において、この組成は、形成される金属酸化物層の堆積中で実質的に均一である。特定の具体例では、どの方向に対しても、形成された金属酸化物層中で、非化学量論的な酸素と金属の比（ｙ／ｘ）ｅｆｆは本質的に傾斜も分布もしない。非化学量論的な酸素と金属の比（ｙ／ｘ）ｅｆｆは、本質的にウエハ中および金属酸化物層の厚さ中で等方的である。特定の具体例では、この比（ｙ／ｘ）ｅｆｆは、ウエハ中や層の厚さ中で、１０％より少なくなり、例えば５％より少なく変化する。
【００４２】
特定の具体例では、この金属酸化物層は、例えば、これらに限定されないニッケル酸化物のような、２元系金属酸化物の層でも良い。金属酸化物層がニッケル酸化物ＮｉｘＯｙ層の場合、非化学量論的な酸素とニッケルの比（ｙ／ｘ）ｅｆｆは、０と０．８５の間、即ち０＜（ｙ／ｘ）ｅｆｆ≦０．８５となる。特定の具体例では、非化学量論的な酸素とニッケルの比（ｙ／ｘ）ｅｆｆは、０．６と０．８５の間、即ち０．６＜（ｙ／ｘ）ｅｆｆ≦０．８５となる。特定の具体例では、非化学量論的な酸素とニッケルの比（ｙ／ｘ）ｅｆｆは、０．６と０．７５の間、即ち０．６＜（ｙ／ｘ）ｅｆｆ≦０．７５となる。
【００４３】
図１に示されるメモリ素子の下部電極２は、１またはそれ以上の導電性材料から形成される。特定の具体例では、例えば、金属酸化層３がニッケル酸化層の場合、下部電極２はニッケルを含む。特定の具体例では、下部電極２は、金属酸化物層３に接触するニッケル層またはニッケル含有層６を含んでも良い。下部電極２は、更に、ニッケル含有層６に接する例えばチタン窒化物含有層７のような第２の導電層を含む。所定のチタン窒化物含有層７の例では、下部電極３は、更に、第２の導電層に接する例えばチタン含有層８のような第３の導電層を含む。
【００４４】
図１に示されるメモリ素子の上部電極４は、例えばＴｉＮまたはＮｉのような、１またはそれ以上の導電性材料から形成される。上部電極４は、ＴｉＮ層１０を含み、またはこれからなる。ＴｉＮは、例えばニッケル酸化物のような金属酸化物の抵抗スイッチング層３と接触する。代わりの具体例では、上部電極４はニッケルを含み、またはニッケルからなる。特定の具体例では、上部電極４は、金属酸化物層３と接触するニッケル層９を含む。上部電極４は金属酸化層３と接触するニッケル層９を含み、その上にＴｉＮ層１０を含む。
【００４５】
図２には特定の具体例が記載され、下部電極２と上部電極４との間に挟まれ、これらと接触するニッケル酸化物ＮｉｘＯｙ層３を含む抵抗スイッチング不揮発性メモリ素子１が示される。下部電極２は、基板５の上に形成される。抵抗スイッチングニッケル酸化層は、本質的に等方性な非化学量論的な酸素とニッケルの比（ｙ／ｘ）ｅｆｆ、ここで０＜（ｙ／ｘ）ｅｆｆ≦０．８５を有する。下部電極２は、ニッケル酸化層３と接触するニッケル層６、ニッケル含有層６と接触するチタン窒化物含有層７、およびチタン窒化物含有層７と接触するチタン含有層８の積層である。トップ層４は、ニッケル酸化層３と接触するニッケル層９、ニッケル層９と接触するＴｉＮ層１０の積層である。
【００４６】
本発明の具体例にかかる不揮発性抵抗スイッチングメモリ素子は、１００μＡより小さい、例えば５０μＡより低い低電流レベルと、例えば１．５Ｖより低い、例えば１Ｖより低い低電圧レベルを用いて、セットおよび消去することができる。この低動作電力は、妥当な高さの酸素空孔欠陥の密度からなる、ＮｉｘＯｙ層のようなＭｘＯｙ層の非化学量論的性質により許容される。もちろん、低電力は、下部電極から上部電極までの、酸素空孔のつながり（chain）からなると思われる導電性フィラメントを形成する。そのような低電力のフィラメント形成は、広範なダメージ形成を避け、これにより、低電力は、この後者の形成されたフィラメントのリセット（または破壊）に効果的である。
【００４７】
また、本発明の先の具体例のいずれかにかかるメモリ素子と、その電極と電気的に接触する選択素子とを含むメモリセルが記載される。この選択素子はＭＯＳＦＥＴで良く、ＭＯＳＦＥＴのソース／ドレイン接合の１つが、電極の１つの電気的に接続されている。メモリセルの動作中に、メモリ素子１への電気的なアクセスは、対応する選択素子の手段により選択された場合に、メモリ素子１の上部電極２および／または下部電極３を介して行われる。
【００４８】
第２の形態では、本発明の先の形態の具体例のいずれかにかかるメモリ素子の製造方法が記載される。
【００４９】
例えばＮｉＯのような金属酸化物のメモリ素子１は、最初に、誘電体表面層を有する基板５を得ることで形成される（図３に示されるフローチャートの工程２０）。この誘電体表面層は、例えばシリコン基板上に形成されたシリコン酸化物層である。次に、例えばニッケル層１１のような金属層を含む下部電極２が、基板５のこの誘電体表面層の上に形成される（図３に示されるフローチャートの工程２１）。例えばニッケル層１１のような金属層は、例えば、室温でのＤＣスパッタを用いた物理気相堆積（ＰＶＤ）のような好適な方法で形成される。選択的に、ニッケル層１１のような金属層の酸化工程の前に、非酸化雰囲気中でのアニール工程が行われ、ニッケル層１１のような金属層や、下層の下部電極２の結晶構造を制御する。ニッケル層１１のようなこの金属層は、堆積（アズデポ）状態での膜厚は、２０〜１００ｎｍの範囲である。例えばニッケル酸化物ＮｉｘＯｙのような金属酸化物ＭｘＯｙであって、実質的に等方性の非化学量論的な酸素と金属の比ｙ／ｘを有し、実効的な酸素と金属の比（ｙ／ｘ）ｅｆｆが化学量論的な酸素と金属の比（ｙ／ｘ）ｓｔｏより小さい抵抗スイッチング層３が、ニッケル層１１のようなこの導電層と接触して形成される（図３に示されるフローチャートの工程２２）。特定の具体例では、この金属酸化物層３は、下部電極２の露出した領域の熱酸化により形成され、これにより、ニッケル層１１のような導電層が部分的に酸化され、ニッケル層６のような導電層が下部に残り、ニッケル酸化層３のような金属酸化物層と接触する。例えばニッケル酸化層３のような金属酸化物層の厚さは、例えばニッケル層１１のような最初の導電層の厚さに依存し、そして酸化プロセスの熱量に依存して、１５ｎｍから１５０ｎｍの範囲となる。ニッケル層１１等の金属層のような導電層を酸化するための酸素雰囲気は、約１００％のＯ２でも良い。所定の酸化温度において、酸化時間は、堆積（アズデポ）状態の金属層の膜厚の観点から選択された所定の時間だけ続く。例示として、約５００℃で、Ｎｉの酸化時間は１分から１０分であり、これにより、実際の酸化時間は、ニッケル層１１のような堆積（アズデポ）状態の金属層の膜厚の観点から選択されても良い。約１００ｎｍのニッケル層１１の場合、酸化時間と温度は、約５００℃で１分から３分の間である。約２０ｎｍのニッケル層１１の場合、酸化時間と温度は、約４００℃で３分から１０分の間である。この熱量の範囲では、実質的に同様の実効的な非化学量論的の比が得られる。透過電子顕微鏡（transmission electron microscopy）と電子エネルギ損失分光法（electron energy loss spectroscopy）（ＴＥＭ／ＥＥＬＳ）の調査手段により、このように形成されたニッケル酸化層３中での大きな成分のばらつきは、１分から１０分の間の酸化時間では発生せず、Ｎｉ酸化物は酸素不足のままであることが分かった。一方、１分から１０分の間の酸化時間では、形成されたニッケル酸化層３の厚さは、ＳＥＭ像からの測定では１０ｎｍより少ない量だけ増加した。しかしながら、ブランケット層上のＮｉＯピーク強度の強い増加が、Ｘ線回折により証明された。次に、上部電極４が、例えばニッケル酸化層３のような金属酸化物層に接触するように形成���れる（図３に示されるフローチャートの工程２３）。上部電極４は、ニッケル酸化層３のような金属酸化物の上に堆積された、ニッケル層９のような金属層でも良い。選択的に、ＴｉＮ層１０のような導電層が、更に、例えばニッケル層９のような金属層に接触するように形成されても良い。
【００５０】
特定の具体例では、金属酸化物メモリ素子１は、以下のように形成されたＮｉＯメモリ素子であり、図４〜図８に示される。最初に、Ｎｉ層１１が、基板５のＳｉＯ２誘電体層の上に形成されたＴｉＮ７／Ｔｉ８スタックの上に堆積される（図４）。このＮｉ層１１の厚さは、２０ｎｍから１００ｎｍの範囲である。次に、例えば厚さが約２００ｎｍのＳｉＯ２／Ｓｉ３Ｎ４誘電体スタック１２が、Ｎｉ層１１の上に堆積される（図５）。直径が約８０ｎｍの、下層のＮｉ層１１とのコンタクトホール１３が、例えば１９３ｎｍフォトリソグラフィパターニングと露出した誘電体領域のドライエッチングを用いて、開口される（図６）。それらのコンタクトホール１３は、下層のＮｉ層１１を露出させる。続いて、下層のＮｉ層１１の露出した領域の熱酸化が、５００℃で１分間、純酸素（１００％）雰囲気で行われ、コンタクトホール１３中に、約４０ｎｍの厚さの非化学量論的ＮｉＯ３層を成長させる（図７）。ＮＩＯ３層は、少なくとも部分的に、コンタクトホール１３を充填する。下層のＮｉ層の一部は酸化されずに残り、下部電極２の一部になる。最後に、１００ｎｍの厚さの大きなＮｉ上部電極９が、少なくとも部分的に充填されたコンタクトホール１３を覆うように堆積され、約１０μｍ２の全接触面積を有するマルチコンタクトのＮｉ９／ＮｉＯ３／Ｎｉ６メモリセルとなる（図８）。
【００５１】
図４〜図８では、マルチコンタクトメモリセルの製造が示され、これにより、それぞれのメモリセルは、上部電極９から抵抗スイッチング層３まで、マルチコンタクト１４を有する、シングルコンタクトのメモリセル（図示せず）を形成し、コンタクトホール中に、例えばＮｉｘＯｙのようなスイッチング素子ＭｘＯｙを閉じ込めることにより、抵抗スイッチング層３に対してシングルコンタクトのみを形成しても良い。例えばＴｉＮ層１０のような導電層は、抵抗スイッチング層３を覆うように形成される。
【００５２】
第２の形態の特定の具体例で形成されたＮｉＯメモリ素子は、非化学量論的ＮｉｘＯｙ層の抵抗スイッチング特性を決定するために用いられる。先に述べたように、ニッケル酸化層のユニポーラの抵抗スイッチングは、以下のように記載される。１）最初のＮｉｘＯｙ層のセル抵抗は、最初は高く、ニッケル酸化物マトリックスを通る導電性フィラメントを形成し、セルを低抵抗状態（ＬＲＳ）にするためには、いわゆるエレクトロフォーミング（electro-forming）電圧ＶＦＯＲＭＩＮＧが必要となる。２）形成されたフィラメントは、リセット電流ＩＲＥＳＥＴと呼ばれる高い電流を用いてヒューズを飛ばすことで破壊することができ、これによりセルは高い抵抗状態（ＨＲＳ）に戻る。３）フィラメントは、エレクトロフォーミング電圧ＶＦＯＲＭＩＮＧより低いセット電圧ＶＳＥＴ：ＶＳＥＴ＜ＶＦＯＲＭＩＮＧを用いて復帰させることができる。
【００５３】
セットスイッチングに関係する熱メカニズムは、実際に供給される熱エネルギに依存して、例えば、非化学量論的なニッケル酸化物抵抗スイッチング層中に形成されるフィラメントの数、配置、および／または大きさのような、異なるフィラメント構造を形成する。リセットスイッチングは、形成されたフィラメントの熱駆動酸化と見なされるため、必要とされるリセット電力は、それらのフィラメントの質と量に依存して変動する。このフィラメント酸化は、所定のリセット電力で、フィラメント構造に伴って変化し、フィラメントを回復させるために必要とされるセット電圧も変動する。
【００５４】
電流−電圧（Ｉ−Ｖ）特性は、標準半導体パラメータ分析（ＳＰＡ）を用いて調査され、基本的なセル特性について有用な情報を与えるが、しかしながら、測定は注意深く行う必要がある。もちろん、ＳＰＡツールは、低抵抗状態にスイッチングする間に、セルとシステムの間の寄生容量の放電を、ナノ秒のスケールに制限することができず、後者はソフトブレイクダウン（soft-breakdown）と見なされる。高電圧におけるそのような電流放電は、制御できない方法で、ＮｉｘＯｙ層中でのフィラメントの形成を拡張しそうであり、この結果、ブレイクダウン関連のダメージを増加させる。これは、より高い、その後のリセット電力ＰＲＥＳＥＴ＝ＩＲＥＳＥＴ×ＶＲＥＳＥＴとなる。ここで、リセットスイッチングは熱メカニズムとした場合に、ＩＲＥＳＥＴは、ブレイクダウン関連のダメージのフィラメントの消去や回復のためである。
【００５５】
拡張されたフィラメント形成は、本発明の具体例にかかる、例えばＮｉ／非化学量論的ＮｉｘＯｙ／Ｎｉセルのような、導電性材料／非化学量論的ＭｘＯｙ／導電性材料セルに限定され、これによりＮｉｘＯｙ層３のような非化学量論的ＭｘＯｙは、上部電極４と下部電極２の中のＮｉ層のような導電層中に挟まれる。上述の具体例にかかるメモリ素子は、Ｎｉ／ＮｉｘＯｙ／Ｎｉセルとして準備された場合、約１Ｖ以下の例外的に低いＶＦＯＲＭＩＮＧを示した。この低いフォーミング電圧のために、ＳＰＡツールの放電電力と、関連する熱生成は限定される。酸素が不足したＮｉ／ＮｉＯ／Ｎｉセルのこの例外的に低い値のエレクトロフォーミング電圧ＶＦＯＲＭＩＮＧは、最適化された酸素不足ＮｉｘＯｙ層の低いソフトブレイクダウン／セットフィールドと関連する。透過電子顕微鏡と電子エネルギ損失分光法（ＴＥＭ／ＥＥＬＳ）の調査手段により、非化学量論的な組成ＮｉＯ０．７５は、酸素とニッケルの比（ｙ／ｘ）ｅｆｆが約０．７５であり、これはＮｉＯの化学量論比（ｙ／ｘ）ｓｔｏ＝１より小さくことを証明した。この強力な酸素の不足は、比較的低い初期セル抵抗と低いエレクトロフォーミングフィールドの双方でアシストされると思われる。
【００５６】
非化学量論的なＮｉｘＯｙ層３の初期の抵抗Ｒｉｎｉｔとフォーミング電圧ＶＦＯＲＭＩＮＧは、１〜１０分の間で、酸化時間とともに意味ありげに増加した。透過電子顕微鏡と電子エネルギ損失分光法（ＴＥＭ／ＥＥＬＳ）の調査手段により、このように形成された酸化ニッケル層３中の大きな組成の変化は、この１〜１０分間では発生せず、Ｎｉ酸化物は非化学量論的組成ＮｉＯ０．７５を有する酸素不足のままであった。一方、１〜１０分の酸化時間の範囲では、形成されたニッケル酸化層３の厚さは、ＳＥＭ像から測定されたように、１０ｎｍより小さい範囲で増加した。しかしながら、ブランケット層上のＮｉＯピーク強度の強い増加は、Ｘ線回折により立証された。このように、酸化時間に従ったＲｉｎｉｔとＶＦＯＲＭＩＮＧの増加は、主にマイクロ構造の変化により、おおむね、膜の緻密化や結晶秩序の改良によると思われる。酸化時間が、１分より短く更に低減された場合、セルはしばしば漏れやすくなり、抵抗スイッチングを示さなかった。Ｎｉ酸化膜３で得られた強い酸素の不足は、１分間（またはそれ以上）の酸化で得られた特定のマイクロ構造とともに、低いセル抵抗と低いエレクトロフォーム電圧の双方の原因になったと考えられる。
【００５７】
一方、エレクトロフォーミング状態中のＳＰＡコンプライアンス電流ＩＣＯＭＰの設定、即ち、ＳＰＡツールで暗示された電流限界は、次のセルのスイッチング特性に大きな影響を与えることが観察される。特に、大きなＩＣＯＭＰ（＞１ｍＡ）設定は、例えばより多くのフィラメント、より広いフィラメント、および／またはより緻密なフィラメントネットワークを有するニッケル酸化層３のような、フィラメント構造となり、消去（リセット）に大きなリセット電力ＰＲＥＳＥＴを要する。そのようなフィラメント構造は、このように、より高い電圧で得られるより高いリセット電流ＩＲＥＳＥＴを必要とし、リセット電圧ＶＲＥＳＥＴは、ＶＳＥＴに近くなる。
【００５８】
セット電圧ＶＳＥＴに近づくリセット電圧ＶＲＥＳＥＴを有する本発明の具体例にかかる非化学量論的ＭｘＯｙ層、または本発明の特定の具体例にかかるＮｉＯ層の、ユニポーラスイッチング特性により、Ｉ−Ｖリセットスイープ中の寄生セットスイッチングのリスクを増加させ、過剰のフィラメント形成によるセルの永続的な低下を増加させる。図９に示すように、最初に、エレクトロフォーミング工程が行われ、ＮｉＯ層３は低抵抗状態になる。セット電圧に近いリセット電圧でこの低抵抗状態をリセットすると、ＮｉＯ層３を高抵抗状態にリセットする代わりに、ＮｉＯ層３は低抵抗状態のままである。続くリセットサイクルは、低抵抗状態から高抵抗状態に、ＮｉＯ層３のリセットを失敗する。図１０に示すように、この寄生セットスイッチングは、ＶＳＥＴより少し低いコンプライアンス電圧を用いた電流制御のリセットスイープを用いて、効果的に避けることができる。ＶＳＥＴより低いコンプライアンス電圧の使用は、リセットスイッチング後の電圧変化がＶＳＥＴを克服せず、寄生セットスイッチングを形成することを確実にする。エレクトロフォーミング工程後に、限定された電圧を用いたリセットサイクルを適用することにより、ＮｉＯ層３は低抵抗状態から高抵抗状態にリセットされる。この後者の場合、セルのスイッチング制御とサイクラビリティ（cyclability）が大きく改善される。
【００５９】
一方、ＳＰＡの低いＩＣＯＭＰ（＜１ｍＡ）セッティングが用いられた場合、電圧制御されたＩ−Ｖモードが良好なスイッチング制御を与えることが観察された。更に、先に検討したように、より低いＩＣＯＭＰは、より低いＰＲＥＳＥＴを必要とするフィラメント形状の形成を可能とした。図１１は、異なるＩＣＯＭＰセッティングを用いた場合のセットスイープを、それらに続くリセットスイープとともに示す。白い三角形はＩＣＯＭＰ＝２０μＡ、白い円形はＩＣＯＭＰ＝６００μＡ、白い四角形はＩＣＯＭＰ＝１０ｍＡである。黒印のトレースは、白い様々な印で表された対応するリセットスイープに先立つ、セットスイープを表す。ＩＣＯＭＰが減少した場合、ＩＲＥＳＥＴのトレースは明らかに減少する。もちろん、低いＩＣＯＭＰは、形成されるフィラメントの量を制限し、必要とされるリセット電力は減少する。
【００６０】
図１２は、４０μＡと同じ位、低いリセット電流ＩＲＥＳＥＴを用いて得られたセット／リセットＩ−Ｖサイクルを示す。セットスイッチング（黒い三角形）中、コンプライアント電流は、０．６Ｖにおいて２０μＡにセットされた。この４０μＡのリセット電流は、ＭＯＳセッティング素子無しで測定されたアンドープのＮｉＯ抵抗メモリ素子に対して、報告された最も低いリセット電流の１つである。先に述べたように、低いセット電圧を用いて得られた低抵抗状態は、ここで示す酸素不足のＮｉＯ抵抗スイッチング層に特有のものである。
【００６１】
図１３は、ＩＣＯＭＰの減少に伴って、低抵抗（ＬＲＳ）Ｒｓｅｔが次第に増加することを示し、図１４は、セット電力ＰＳＥＴ＝ＩＣＯＭＰ×ＶＳＥＴの減少に伴って、ＬＲＳが次第に増加することを示し、より少数、より低密度、および／またはより狭いフィラメントの形成を示唆する。一貫にて、続いて起きるリセットサイクルのＩＲＥＳＥＴとＰＲＥＳＥＴの双方が、図１５、１６にそれぞれ示したように、低抵抗（ＬＲＳ）ＰＳＥＴの増加とともに減少する。低抵抗状態のＰＳＥＴの値とリセット電力ＰＲＥＳＥＴとの間のこの逆の関係は、このＮｉＯ層３が低抵抗状態ＲＳＥＴにセットされた場合に、酸素不足のＮｉＯ層３中で形成される導電性フィラメントの数と幅を直接制御することを確認する。これらの結果は、異なるコンプライアンス電流ＩＣＯＭＰ値の使用により制御される、マルチレベルスイッチングの可能性を示す。形成されたフィラメントの量は、セットスイッチングでのコンプライアンス電流を選択することで決定できるため、これにより、低抵抗状態の値が漸次変化し、マルチレベルスイッチングが可能となる。
【００６２】
特定の具体例のＳＰＡでの、プログラミングデバイスのコンプライアンス電流ＩＣＯＭＰの使用の長所は、セットサイクル中に得られる中間の抵抗状態は、リセット前に、最も導電性のセット状態にプログラムされる必要がないことである。
【００６３】
図１７および図１８は、ＮｉＯ層について異なる温度で測定された電流Ｉ−電圧Ｖスイープを示し、それぞれ、ＩＣＯＭＰ＞１ｍＡおよびＩＣＯＭＰ＜１ｍＡのコンプライアンス電流で得られた低抵抗状態にセットされている。図１７に示す高電力、低抵抗状態は、従来技術で観察されるような、温度とともに、金属のような抵抗ＲＳＥＴの増加を示す。金属のような特性とは、温度に伴って抵抗が増加することを意味する。しかしながら、図１８に示される低電力、低抵抗状態は、熱的に活性化された状態を示し、より高い空孔密度を有するフィラメントチェインに沿った酸素の空孔型欠陥間でのキャリアの移動を含むと思われ、これにより、低電力、低抵抗状態の値は、温度上昇とともに減少する。
【００６４】
低電力、低抵抗状態のＲＳＥＴ値は、高電力、低抵抗状態のＲＳＥＴ値より高い。
【００６５】
図１７に示された試料の高抵抗状態は、温度上昇とともに増加する。
【００６６】
フィラメントの物理的特性の洞察を得るために、ＬＲＳ抵抗ＲＳＥＴに依存する、ＬＲＳ状態の導電性の温度依存性が研究された。図１７は、（高いスイッチング電流／電力に対応する）低ＬＲＳ抵抗ＲＳＥＴに対する、より高い温度での導電性の減少であり、フィラメントの金属的な特性を示している。一方、図１８は、（低いスイッチング電流／電力に対応する）高ＬＲＳ抵抗ＲＳＥＴに対する、温度による電流の増加を示す。後者の影響は、温度とともにＬＲＳ抵抗ＲＳＥＴが減少することに対して、フィラメントの外側のＮｉＯマトリックスの半導体特性の強い影響と関連した。この効果は、ＬＲＳとＨＲＳの間の抵抗比が小さい、非常に大きなニッケル酸化物セルの場合に観察され、換言すれば、ニッケル酸化層３のＮｉＯマトリックスにより組み立てられた並列抵抗が、温度が上昇した場合の全体のセル抵抗に影響する。しかしながら、この影響は、本発明の具体例にかかるメモリセルでは保持されなかった。なぜならば、１５０℃までの温度において、ＨＲＳ状態の抵抗は、ＬＲＳ抵抗より２０倍以上高いことが観察されたからである。更に、温度の上昇に伴うＨＲＳ抵抗の増加が観察され、これは回復メカニズムと関連する。まとめると、これらの発見は、温度に伴うＬＲＳ抵抗ＲＳＥＴの増加は、フィラメントによるものであり、これにより、フィラメント自信が半導体タイプであると思われる
【００６７】
図１９は、（ａ）の部分において、図１７と図１８に示したＩ−Ｖ特性から引き出される活性化エネルギαの、ＬＲＳ抵抗ＲＳＥＴに対する影響を示す。活性化エネルギは、（異なる温度のセット状態で測定された）セル抵抗を、１／ｋＴの関数としてプロットすることで得られる（アーレニウス抽出）。ＬＲＳ抵抗ＲＳＥＴに依存したフィラメントの金属特性（左）と半導体特性（右）の間の漸次的な移行が分かるであろう。移行は、ＲＳＥＴ〜２００Ωで観察され、これはＩＣＯＭＰ〜８００μＡで得られる。なお、図１７のはめこみ図中のアーレニウスプロットは、１００℃を越えて拡張したより広い温度範囲では直線ではないが、この抽出の目的は単に定性的なものである。フィラメントの半導体特性は、再びＮｉＯ素子の強い酸素不足に関連し、図１９の上部に示されるように、導電性は、より高い空孔密度を有するフィラメントチェインに沿った、酸素空孔欠陥の間のキャリアの移動を含むと思われる。より高いセット電力は、その点が金属的になるまで、フィラメントに沿った空孔の密度を増加させるであろう。
【００６８】
フィラメントの半導体特性は、再びＮｉＯ素子の強い酸素不足に関連し、導電性は、より高い空孔密度を有するフィラメントチェインに沿った、酸素空孔欠陥の間のキャリアの移動を含むと思われる。図１９の下部は、セットスイッチング中に形成され、導電性メカニズムに影響する、酸素空孔の量のスケッチを示す。より高いセット電力は、その点が金属的になるまで、フィラメントに沿った空孔の密度を増加させるであろう。
【００６９】
より一般的には、この低電力スイッチングプロセスは、高電力セットスイッチング中のエレクトロマイグレーションプロセスと関連したＮｉフィラメントの破壊または形成と比較して、サイクル毎のセルの低下を遅らせる。高電力セットスイッチング中の金属のエレクトロマイグレーション効果に関連するこれらのスイッチングに関連した低下は、低セット電力を用いることで低減できるであろう。故障の無い、１００回までのＩ−Ｖセット／リセットサイクルの予備的な耐久試験が、低電力スイッチングに対して観察された。
【００７０】
最後に、仮定されたほんの少数の小さいフィラメントの形成／消去と関連する、低電力スイッチングは、このＬＲＳ状態の安定性に異議を唱える。この点は、検討するのに特に重要であり、リセットスイッチングメカニズムの熱活性化のために、ＬＲＳ状態は高温でより記憶を損失する傾向にあると報告されていることを心に留める。それゆえに、低電力ＬＲＳ状態、高電力ＬＲＳ状態、およびＨＲＳ状態の記憶試験が、１５０℃までで行われた。セルは、室温でそれぞれの状態にプログラムされ、次に、それらは、テスト温度まで昇温され、ＶＲＥＡＤ＝０．１Ｖまたは０．３Ｖを用いて、時間の関数として抵抗が読まれた。図２０は、この調査の主な結果を示す。全ての状態が、強い安定性を示した。低電力ＬＲＳ状態について、ＶＲＥＡＤ＝０．１Ｖで、良好な特性が観察された。ＶＲＥＡＤ＝０．３Ｖ（図２０には示さず）では、小さな抵抗のジャンプが、１５０℃で、〜２０００秒より後に観察された。しかしながら、〜２０の記憶ウインドウが、１５０℃で１０４秒後に保持しており、セルの読み出しの妨害に対して良好な免疫を示す（低電力セット状態で観察されたリセット電圧は０．４Ｖ〜０．５Ｖの範囲であることを心に留める）。
【００７１】
図２１は、シングルコンタクトのメモリセルに対して、高いセット電力を用いて得られた、一般的なセット／リセットスイープを示し、これにより、シングルコンタクトはＮｉ１１を露出させて形成し、コンタクト開口部１３中にＮｉＯ層３を形成する。上部電極４としてＴｉＮを用いる。リセットスイッチング前に到達する高い電流レベルは、広いフィラメントはシングルで狭いコンタクト中でプログラムされることを示し、低電力スイッチングは、セルサイズよりプログラム条件により関連することを確認する。低電力スイッチングはまた、Ｎｉ／ＮｉＯ／ＴｉＯのシングルコンタクトセルにおいても可能であることで一致した。図２２は、低セット電力と、シングルコンタクトセルに対して、ＩＲＥＳＥＴを劇的に減らす可能性があることを確認し、これによりシングルコンタクト中のＮＩＯセルの小型化の可能性を示す。マルチコンタクトＮｉｏ／ＮｉＯ／Ｎｉメモリセルと、シングルコンタクトＮｉ／ＮｉＯ／ＴｉＯメモリセルの双方で、ＩＣＯＭＰに対するＩＲＥＳＥＴの、同じ依存性を示す。
【図１】
2011009739.tif 000003
【図２】
2011009739.tif 000004
【図３】
2011009739.tif 000005
【図４】
2011009739.tif 000006
【図５】
2011009739.tif 000007
【図６】
2011009739.tif 000008
【図７】
2011009739.tif 000009
【図８】
2011009739.tif 000010
【図９】
2011009739.tif 000011
【図１０】
2011009739.tif 000012
【図１１】
2011009739.tif 000013
【図１２】
2011009739.tif 000014
【図１３】
2011009739.tif 000015
【図１４】
2011009739.tif 000016
【図１５】
2011009739.tif 000017
【図１６】
2011009739.tif 000018
【図１７】
2011009739.tif 000019
【図１８】
2011009739.tif 000020
【図１９】
2011009739.tif 000021
【図２０】
2011009739.tif 000022
【図２１】
2011009739.tif 000023
【図２２】
2011009739.tif 000024
【外国語明細書】
2011009739.tif 000025
2011009739.tif 000026
2011009739.tif 000027
2011009739.tif 000028
2011009739.tif 000029
2011009739.tif 000030
2011009739.tif 000031
2011009739.tif 000032
2011009739.tif 000033
2011009739.tif 000034
2011009739.tif 000035
2011009739.tif 000036
2011009739.tif 000037
2011009739.tif 000038
2011009739.tif 000039
2011009739.tif 000040
2011009739.tif 000041
2011009739.tif 000042
2011009739.tif 000043
2011009739.tif 000044
2011009739.tif 000045
2011009739.tif 000046
2011009739.tif 000047
2011009739.tif 000048
2011009739.tif 000049
2011009739.tif 000050
2011009739.tif 000051
2011009739.tif 000052
2011009739.tif 000053
2011009739.tif 000054
2011009739.tif 000055
2011009739.tif 000056
2011009739.tif 000057
2011009739.tif 000058
2011009739.tif 000059
2011009739.tif 000060
2011009739.tif 000061
2011009739.tif 000062
2011009739.tif 000063
2011009739.tif 000064
2011009739.tif 000065
2011009739.tif 000066
2011009739.tif 000067
2011009739.tif 000068
2011009739.tif 000069
2011009739.tif 000070