(57)【要約】      （修正有）【課題】透明、半透明のグラフィックス処理を伴うグラフィックスデータを迅速に処理や表示することができる信号処理装置等を提供する。【解決手段】統合化ＬＳＩのグラフィックス用ロジックは、上位ＣＰＵ１０の命令を解読する命令解読部２０と、デコード処理を行う画像デコード部２２とを備え、画像デコード部２２は、前記デコード処理として、圧縮された画素データの伸長処理を行う複数の画素デコーダ３０と、透明、半透明の画像データをブレンドするブレンド処理を行う複数のαデコーダ３１と、バス制御部３２とを備える。バス制御部３２は、待機状態の画素デコーダ及びαデコーダにデコード処理を行わせる。【選択図】図２
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【特許請求の範囲】
【請求項１】
上位ＣＰＵの命令によって動作制御される信号処理装置であって、
表示手段に表示される画像データの出力を制御するグラフィックス用ロジックを備え、
前記グラフィックス用ロジックは、前記上位ＣＰＵの命令を解読する命令解読手段と、該命令解読部における命令の解読結果に基づいてデコード処理を行う画像デコード手段とを備え、
前記画像デコード手段は、
前記デコード処理として、圧縮された画素データの伸長処理を行う複数の画素デコーダと、
前記デコード処理として、圧縮された、画素データの透明値を示すα値としてのαデータの伸長処理を行う複数のαデコーダと、
前記画素デコーダ及び前記αデコーダの動作状態の監視及び動作の制御としてのバス制御を行うバス制御手段とを備え、
前記バス制御手段は、複数の前記画素デコーダ及び複数の前記αデコーダがそれぞれ前記デコード処理を行っている実行状態であるか前記デコード処理を行っていない待機状態であるかを監視し、前記命令解読部から前記命令の解読結果を取得したとき、前記監視の結果に基づいて、前記待機状態の前記画素デコーダ及び前記αデコーダに前記デコード処理を行わせることを特徴とする信号処理装置。
【請求項２】
前記画素デコーダとαデコーダは並列動作での前記デコード処理を可能に構成したことを特徴とする請求項１記載の信号処理装置。
【請求項３】
前記画素デコーダ及び前記αデコーダにおける前記デコード処理を行う前のデータを一時的に格納するバッファ部を備え、
前記バス制御手段は、それぞれの前記画素デコーダ及びそれぞれの前記αデコーダとの対応関係を管理し、前記バッファ部に格納されたデータを前記対応関係にある前記画素デコーダ又は前記αデコーダに格納することを特徴とする請求項１又は２に記載の信号処理装置。
【請求項４】
請求項１乃至３の何れか一つに記載の信号処理装置を備えたことを特徴とする遊技機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にインタラクティブな遊技機、ゲーム機などにおいて画像展開、音声再生、役物の動作、及び発光素子の点灯などを効率よく総合的に制御を行うことができる信号処理装置、遊技機に関する。
【背景技術】
【０００２】
パチンコ機などの遊技機の分野においては、画像効果、音声効果を高めながら楽しめるように多くのＬＳＩによってその制御部が構成されており、一般的には画像処理を行うＬＳＩと音声処理を行うＬＳＩとが別個用意されており、これらのＬＳＩに対して上位ＣＰＵから所定の命令を送ることで連携動作を行うようなシステム構成となっている。特に、画像情報は情報量も多く、画像圧縮技術を元にその展開（伸長）技術に工夫する画像処理システムが、例えば特許文献１及び２に記載されている。
【０００３】
他方、特許文献３では、画像と音声を連携して再生するために、画像用ＬＳＩと音声用ＬＳＩを別個に持ちながら、それらの連係動作により上位ＣＰＵの使用効率を高めるシステムが提案されている。また、引用文献４では、映像データの形式に基づいて第一の伸張手段と第二の伸張手段とを使い分けて圧縮されたデータを伸張させる発明が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３９７０２９１号公報
【特許文献２】特開２００９−２９４９９０号公報
【特許文献３】特開２００７−１５６５１９号公報
【特許文献４】特開２００６−１２１３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、近時の遊技機においては、その遊技効果を画像、音声にとどまらず、アタッカの開閉、キャラクタ物の動きを変化させるなどの、いわゆる役物モータ制御などでは盤面上に既に存在する役物がその動き方を変化させるとか、突然現れるとかの制御がなされている。
【０００６】
そのようなシステムにおいても、上位ＣＰＵからの命令を画像、音声、モータ、ＬＥＤの制御は、個別のＬＳＩが用いられるのが通常で、上位ＣＰＵからの命令に依存して各ＬＳＩが個別制御されているので、それらの連携動作を行うためには上位ＣＰＵのプログラムへの負担が大きくなるという課題があった。
【０００７】
一方、近年は、画像情報において透明、半透明の画像を含み、同一画素領域内で複数の色情報が重なる状態がグラフィックスとして表示される場合がある。従来、このような場合のデコード処理においては、まず通常の画素のデコードを行い、それが完了した後に、透明値を示すα値に基づいたαデコードを行い、双方のデコードの結果に基づいて複数の画像をブレンディングするという手順がとられていた。しかし、この手法は処理に時間を要し、引用文献４に係る発明を用いてもかかる弊害を除去できないという問題がある。
【０００８】
本発明はこのような課題に鑑みてなされたものであり、インタラクティブな遊技機、ゲーム機などにおいて画像展開などを効率よく総合的に制御でき、透明、半透明のグラフィックス処理を伴うグラフィックスデータを迅速に処理や表示することができる信号処理装置、遊技機を提供することを課題としている。
【課題を解決するための手段】
【０００９】
かかる課題を解決するために、本発明の請求項１に係る発明は、上位ＣＰＵの命令によって動作制御される信号処理装置であって、表示手段に表示される画像データの出力を制御するグラフィックス用ロジックを備え、前記グラフィックス用ロジックは、前記上位ＣＰＵの命令を解読する命令解読手段と、該命令解読部における命令の解読結果に基づいてデコード処理を行う画像デコード手段とを備え、前記画像デコード手段は、前記デコード処理として、圧縮された画素データの伸長処理を行う複数の画素デコーダと、前記デコード処理として、圧縮された、画素データの透明値を示すα値としてのαデータの伸長処理を行う複数のαデコーダと、前記画素デコーダ及び前記αデコーダの動作状態の監視及び動作の制御としてのバス制御を行うバス制御手段とを備え、前記バス制御手段は、複数の前記画素デコーダ及び複数の前記αデコーダがそれぞれ前記デコード処理を行っている実行状態であるか前記デコード処理を行っていない待機状態であるかを監視し、前記命令解読部から前記命令の解読結果を取得したとき、前記監視の結果に基づいて、前記待機状態の前記画素デコーダ及び前記αデコーダに前記デコード処理を行わせることを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の構成に加え、前記画素デコーダとαデコーダは並列動作での前記デコード処理を可能に構成したことを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１又は２に記載の構成に加え、前記画素デコーダ及び前記αデコーダにおける前記デコード処理を行う前のデータを一時的に格納するバッファ部を備え、前記バス制御手段は、それぞれの前記画素デコーダ及びそれぞれの前記αデコーダとの対応関係を管理し、前記バッファ部に格納されたデータを前記対応関係にある前記画素デコーダ又は前記αデコーダに格納することを特徴とする。
【００１２】
請求項４に記載の発明は、遊技機であって、請求項１乃至３の何れか一つに記載の信号処理装置を備えたことを特徴とする。
【発明の効果】
【００１３】
請求項１に記載の発明によれば、バス制御手段が複数の画素デコーダ及び複数のαデコーダが実行状態であるか待機状態かを監視し、監視の結果に基づいて待機状態の画素デコーダ及びαデコーダにデコード処理を行わせることにより、透明、半透明の画素を含む画像について、通常の画素のデコードとα値を用いたαデコードとを待機状態のデコーダで遅滞なく行うことができる。これにより、インタラクティブな遊技機、ゲーム機などにおいて画像展開などを効率よく総合的に制御でき、透明、半透明のグラフィックス処理を伴うグラフィックスデータを迅速に処理や表示することができる。また、インタラクティブな遊技機、ゲーム機などにおいて画像展開などを効率よく総合的に制御できるようになる。
【００１４】
請求項２に記載の発明によれば、画素デコーダとαデコーダは並列動作でのデコード処理を可能に構成したことにより、画素デコーダでのデコード処理の完了を待ってαデコーダのデコードを行う必要がなくなり、透明、半透明のグラフィックス処理を伴うグラフィックスデータを迅速に処理や表示することができる。
【００１５】
請求項３に記載の発明によれば、バッファ部に、画素デコーダ及び前記αデコーダにおける前記デコード処理を行う前のデータを一時的に格納し、バス制御手段は、それぞれの前記画素デコーダ及びそれぞれの前記αデコーダとの対応関係を管理し、状況に応じてバッファ部に格納されたデータを対応関係にある画素デコーダ又はαデコーダに供給することにより、データの取得タイミングとデコードの処理タイミングとの間に間隔を持たせ、デコード前にデータを準備しておくことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態に係る信号処理システム及び信号処理装置本発明のグラフィックス用ロジックの内部構成を概略して示すとともに、外部メモリとの関係を示すブロック図である。
【図２】本発明のグラフィックス用ロジックのデコーダ部分の詳細を説明するブロック図である。
【図３】本発明のデコード動作を示すフローチャートである。
【図４】本発明に係るＮＡＮＤメモリのセクタ構造と音声データの配置状態を従来例とで比較した図である。
【図５】従来のデコード動作を例示するフローチャートである。
【図６】（ａ）従来の画素デコード処理およびαデコード処理のタイミングチャート、（ｂ）本実施形態の画素デコード処理およびαデコード処理のタイムチャートである。
【発明を実施するための形態】
【００１７】
図１乃至図４、図６、に本発明の一実施形態を、図５及び図６に従来例を示す。以下、これらの図に基づいて本発明の一実施形態を説明する。
【００１８】
図１は、この発明の実施形態に係る信号処理装置、及び信号処理システムを示す全体的なブロック図である。この信号処理システム１Ａは、遊技機の盤面に配置されている「表示手段」としてのＬＣＤ１、及びスピーカ、モータ、ＬＥＤなどの出力デバイス（いずれも図示せず）に対して、視覚、聴覚に訴えて遊戯性を高めるための周辺装置の動作を制御する「信号処理装置」としての統合化ＬＳＩ５によって構成されている。
【００１９】
ＬＣＤ１は後述するグラフィックス用ロジック６に接続されて各種グラフィックス表示を行う。スピーカ（図示せず）は後述する音声用ロジック１７に接続されて各種音声出力を行う。
【００２０】
統合化ＬＳＩ５は一のＬＳＩチップとして構成され、本実施形態ではグラフィックス用ロジック６、音声用ロジック７、モータ制御ロジック８、ＬＥＤ制御ロジック９を含んでいる。
【００２１】
ＣＰＵ１０は、この統合化ＬＳＩ５の上位ＣＰＵに相当するプロセッサであり、統合化ＬＳＩ５に対して実行させるべき命令群１１（コマンドリスト）を生成し、統合化ＬＳＩ５を動作制御する。なお、本実施形態ではＣＰＵ１０は統合化ＬＳＩ５とは別に設けられているが、ＣＰＵ１０は統合化ＬＳＩ５中に内蔵されていてもよい。
【００２２】
ＣＰＵ１０は、統合化ＬＳＩ５に実行させるべき一連の命令を略時系列状に記述したディスプレイリスト１２を発行する機能を奏する。このディスプレイリスト１２は、略時系列状に記述された一連の命令によって画像処理の手順が規定されており、画像単位でいうと１フレームの画像描画に必要な素材の転送手順等が規定されている。ここで、素材とは、外部メモリであるＣＧＲＯＭ（実際にはＮＯＲ、ＮＡＮＤのフラッシュメモリで構成されている）に格納された画像データの中で、予め定義される所定の大きさの単位をいう。さらに、本実施形態のディスプレイリスト１２は、モータ制御の転送手順及びＬＥＤの点灯制御の手順も含んでいることが特徴である。
【００２３】
グラフィックス用ロジック６は、画像出力と音声再生の連携に係る命令解読部２０及び音声デコード部２１のほかに、グラフィックス用ロジック６には「画像デコード手段」としての画像デコード部２２、ＶＲＡＭ２３、表示回路２４を備えている。
【００２４】
命令解読部２０は、ディスプレイリスト１２を解読し、解読結果のうち、グラフィック用リスト（図示せず）の解読結果を画像デコード部２２に送信し、音声用リスト（図示せず）の解読結果を音声デコード部２１に送信する。
【００２５】
画像デコード部２２は、命令解読部２０におけるグラフィック用リスト（図示せず）の解読結果に基づいて、デコード処理を行う。このデコード処理の詳細は後述する。ＶＲＡＭ２３は、画像デコード部２２のデコード処理の結果得られた合成画像の画像データが格納される。表示回路２４は、合成された画像データを読み出し、ＬＣＤ１に供給する。
【００２６】
統合化ＬＳＩ５は、外部メモリ２５に接続されている。外部メモリ２５は複数のＮＯＲメモリ２６１，・・・２６ｎ（ｎ＞１），ＮＡＭＤメモリ２７１，・・・２７ｍ（ｍ＞１）、インターフェース回路としての拡張ＲＡＭコントローラ２８を備える。ＮＯＲメモリ２６１，・・・２６ｎ、ＮＡＮＤメモリ２７１，・・・２７ｍには各種データ（画像データ、音声データ、ＬＥＤ点灯用データ、モータ駆動データ等）が格納される。
【００２７】
ＮＯＲメモリ２６１，・・・２６ｎはデータ経路のデータバス４１に接続され、NANDメモリ２７１，・・・２７ｍはコマンド経路のコマンドバス４２に接続される。なお、以下説明の簡単のため、特に区別の必要がある場合を除きＮＯＲメモリ２６、NANDメモリ２７と表記する。
【００２８】
図２はグラフィックス用ロジック６のデコーダ部分の詳細を説明するブロック図、図３はそのデコード動作を示すフローチャートである。図５及び図６は本実施形態のデコーダ動作との対比で従来のデコード動作を例示するフローチャート及びデコード開始、完了のタイミングを示すタイミングチャートである。
【００２９】
画像デコード部２２は、複数（本実施形態では２つ）の画素デコーダ３０，３０、および複数（本実施形態では２つ）のαデコーダ３１，３１、および「バス制御手段」としてのバス制御部３２、およびバッファ部３３で構成される。なお、画素デコーダ３０、αデコーダ３１の数は２つより多くても少なくてもよい。
【００３０】
それぞれの画素デコーダ３０は、デコード処理として、圧縮された画素データの伸長処理を行う。それぞれのαデコーダ３１は、デコード処理として、圧縮された、画素データの透明値を示すα値としてのαデータの伸長処理を行う。バス制御部３２は、画素デコーダ３０，３０及びαデコーダ３１，３１の動作状態の監視及び動作の制御としてのバス制御を行う。バス制御部３２は、画像デコード部２２におけるバッファ３３の空き状態を検知しており、命令解読部２０からのデコード命令があり、空き状態のバッファがあると、外部メモリ２５から圧縮されたデータを取得し、画素デコーダ３０，３０及びαデコーダ３１，３１に供給される前のデータをバッファ部３３に格納する。このとき、ＣＰＵ１０に依存しないでバス制御部３２が独立して制御を行う。
【００３１】
本実施形態では、バッファ部３３は画像デコード部２２のデコードの数と同じ数の区別されるデータ領域３３１，３３２，３３３，３３４を有している。なお、画素デコーダ３０，３０、およびα値デコーダ３１，３１との対応関係（どのデータ領域に格納されたデータをどのデコーダ３０，３０，３１，３１に格納するか）は、バス制御部３２が管理し、制御する。従って、バス制御部３２が管理できる数量関係にあれば、データ領域３３１，３３２，３３３，３３４の数は、画素デコーダ３０，３０とαデコーダ３１，３１の数の総和より多くても少なくてもよい。同時に、これらのデコーダ３０，３０，３１，３１のうちいずれかが空き状態、すなわち動作状態から待機状態に以降したことになったのち、当該空き状態になったデコーダ（たとえば一の画素デコーダ３０）に対し、バス制御部３２は、新たにデコードすべき圧縮データが外部メモリ２５であるＮＡＮＤメモリ２７又はNORメモリ２６から取り込んで格納する。その間、描画命令を処理しているＣＰＵ１０は、画像デコード部２２とバッファ部３３とのデータ転送動作には依存しない描画命令などのために確保できればよい。命令解読部２０は、ＣＰＵ１０からの描画命令を受けて、展開（伸長）領域テーブル（図示せず）を参照しながら、ＮＡＮＤメモリ２７内に格納されている圧縮データのアドレス、伸長したあとのデータサイズを規定する展開サイズを確認する。展開領域テーブルは、サイズの大きいファイルデータである場合などに読み書きが一括して行われることにより、ファイルデータの展開上不都合が生じないための指標となるものである。ＮＡＮＤメモリ２７からのファイルデータの転送制御は、バス制御部３２を介して行う。
【００３２】
バス制御部３２は、２つの画素デコーダ３０，３０および同じく２つのαデコーダ３１，３１のそれぞれが動作状態にあるか、待機状態にあるかを検知し、待機状態にあるデコーダその上でいずれのデコーダを作動させるかを決めるように決定し、各デコーダ３０，３０，３１，３１の動作状態の制御を行うものである。ここで「動作状態」というのは、画像デコード部２２の個々のデコーダ３０，３０，３１，３１がデコード処理を行っていない「待機状態」にあるか、又は、デコード処理により伸長演算中である「実行状態」にあるかを示すステイタス情報である。
【００３３】
バス制御部３２の制御手順を具体的に説明する。バス制御部３２は、複数の画素デコーダ３０，３０及び複数のαデコーダ３１，３１がそれぞれ実行状態であるか待機状態であるかを監視する。バス制御部３２が、命令解読部２０から命令の解読結果を取得したとき、監視の結果に基づいて、待機状態の画素デコーダ（例えば一の画素デコーダ３０）及び／または、待機状態のαデコーダ（例えば一のαデコーダ３１）にデコード処理を行わせる。
【００３４】
図３は、本実施形態の画素デコーダ３０のデコード処理、およびαデコーダ３１のデコード処理を示すフローチャートである。同図に基づいてデコード処理の手順を説明する。
【００３５】
本実施形態のデコード処理に先立ち、ＣＰＵ１０における命令の形成と、ＣＰＵ１０からグラフィックス用ロジック６の命令解読部２０に対する命令の供給が行われる。ＣＰＵ１０は、ＣＰＵバス３４に接続されている、グラフィックス用ロジック６以外の他の周辺装置をも制御している。バス制御部３２は１フレーム分の圧縮データを読み込む。
【００３６】
命令解読部２０とバス制御部３２は、ＣＰＵ１０から次のフレームの展開情報を確認するまでの間は、ＣＰＵ１０とは独立した動作を行い、描画命令の受理、プリ処理などの処理はデコーダと独立して先行して行い、事前にデコード可能な状態を構築する構成である。そして、空き状態の画素デコーダ３０，３０及び空き状態のαデコーダ３１，３１にての動作が可能となった時点でデコード処理を行うように構成されている。
【００３７】
命令解読部２０がＣＰＵ１０の命令を解読すると、画素デコーダ３０による画素デコード処理と、αデコーダ３１によるαデコード処理とが開始される（ステップＳ１１，ステップＳ２１）。画素デコーダ３０は、外部メモリ２５に記録された圧縮データ等から一の画素データを取得し（ステップＳ１２）、画素デコード処理を行う。画素ごとの画素デコード処理が完了したら（ステップＳ１３の“Ｙｅｓ”）、ステップＳ１１に戻り（ステップＳ１４）、他の画素データに対して同様の手順を行うことを繰り返す。
【００３８】
一方、αデコーダ３１は、外部メモリに記録された圧縮データ等から一のαデータ（画像又は画素のα値のデータ）を取得し（ステップＳ２２）、α値を用いたαデコード処理を行う。αデコードが完了したら（ステップＳ２３の“Ｙｅｓ”）、ステップＳ２１に戻り、他のαデータに対して同様の手順を行うことを繰り返す。
【００３９】
図５に、従来の画素デコード処理およびαデコード処理の手順を示すフローチャートを参考例として示す。これらに示す従来例においては、まず、従来の画素デコードとαデコードのブレンディング動作を確認する。ここで、αブレンディングとは、透明または半透明な画素を含む画像を表示するために、透明度を示す値としてα値を使用して２つの画像データをブレンドする方法である。画像データは、適宜の圧縮手法によって圧縮（エンコード）されているので、デコード開始（ステップＳ３１）後、圧縮されたデータが取得され（ステップＳ３２）、伸長処理（デコード）されるが、画素デコードが完了した（ステップＳ３３の“Ｙｅｓ”）のちにαデコードを完了させる（ステップＳ３４の“Ｙｅｓ”）処理を繰り返す（ステップＳ３５）。
【００４０】
従来のαブレンディングでは、（1）デコードの完了を上位のＣＰＵが常にチェックしており、ＣＰＵの負荷が大きくなるという問題があった。また、（2）画素デコーダの動作とαデコーダの動作が時系列に一体となっていたので、連続する画素デコーダとαデコーダの動作が完了して初めて、次のデコード処理が開始していた（ステップＳ３３，ステップＳ３４，ステップＳ３５）。
【００４１】
これに対して、図１及び図２に示す本実施形態の画像デコード部２２は、複数の画素伸長用の画素デコーダ３０と、同じ複数のα伸長用のαデコーダ３１とを備えている。
【００４２】
図６の（ａ）に従来の画素デコード処理およびαデコード処理、（ｂ）に本実施形態の画素デコード処理およびαデコード処理のタイムチャートを示す。図３で示す本実施形態のフローチャートと図５に示す従来のフローチャートとを対比すると、データ取得、デコーダ完了確認の判断は同じ機能である。しかし、図５に示す通り、従来は画素デコード処理とαデコード処理とを直列関係でしか制御することができなかった。そして、画素およびαデコード処理が完了し、さらにＣＰＵ１０がその状態を確認する必要があったために、ＣＰＵ１０の負担がかかるとともに、デコード処理のタイミングスパン３５が長くなっていたが（図６の（ａ）参照）。これに対し、本実施形態では並列的にかつ画素デコーダ３０とαデコーダ３１を個別に並列動作できる。また、従来はフレーム毎に画素でコードとαデコードとを順番に行わなければならなかったが、本実施形態ではフレームに依存しない処理を行うこともできる。即ち、画素デコーダ３０とαデコーダ３１とが、同じタイミングで異なるフレームの画像データの処理を行うこともできる。さらに、画素デコーダ３０とαデコーダ３１との処理は上にこれら制御はバス制御部３２の制御により行い、従来の手順に存在した、CＰＵ１０が状態を確認する手順（図６の（ａ）参照）を行わない。そのため、タイミングスパン３６を、従来例のタイミングスパン３５に比べて短くでき（図６の（ｂ）参照）ＣＰＵ１０の負荷を低減することができる。
【００４３】
なお、上記実施形態は本発明の例示であり、本発明が上記実施形態のみに限定されることを意味するものではないことは、いうまでもない。
【符号の説明】
【００４４】
１Ａ  信号処理システム
１  ＬＣＤ
２  スピーカ
３  モータ
４  ＬＥＤ
５  統合化ＬＳＩ（信号処理装置）
６  グラフィックス用ロジック
７  音声用ロジック
８  モータ制御ロジック
９  ＬＥＤ制御ロジック
１０  ＣＰＵ（上位ＣＰＵ）
１１  命令群
１２  ディスプレイリスト
２０  命令解読部（命令解読手段）
２２  画像デコード部（音声デコード手段）
２５  外部メモリ
２６  ＮＯＲメモリ
２７  ＮＡＮＤメモリ
３０，３０  画素デコーダ
３１，３１  αデコーダ
３２  バス制御部（バス制御手段）
３３  バッファ部
３８１，３８２  αデータ
３９１，３９２  画素データ
３３１，３３２，３３３，３３４  データ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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