(57)【要約】【課題】外部から印加されるクロックをバッファリングして内部クロックを生成する回路を提供すること。【解決手段】外部クロックを受信し、各々互いに異なる遅延量を反映する複数の同期化クロックを生成するクロック遅延部３４０と、複数の前記同期化クロックのうち、最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順にクロックイネーブル信号を各々同期させて同期化クロックイネーブル信号を生成するクロック同期化部３００と、前記外部クロックに対応する内部クロックを生成し、前記同期化クロックイネーブル信号に応じて、その動作がオン・オフ制御される内部クロック生成部３２０とを備えることを特徴とする。【選択図】図３
2011090756.tif 000002
【特許請求の範囲】
【請求項１】
外部クロックを受信し、各々互いに異なる遅延量を反映する複数の同期化クロックを生成するクロック遅延部と、
複数の前記同期化クロックのうち、最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順に各前記同期化クロックにクロックイネーブル信号を同期させて同期化クロックイネーブル信号を生成するクロック同期化部と、
前記外部クロックに対応する内部クロックを生成し、前記同期化クロックイネーブル信号に応じて、その動作がオン・オフ制御される内部クロック生成部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記クロック遅延部が、
前記外部クロックを受信し、予め設定された第１の遅延量の分だけ遅延して、複数の前記同期化クロックに含まれる第１の同期化クロックを生成する第１の遅延部と、
前記第１の同期化クロックを受信し、予め設定された第２の遅延量の分だけ遅延して、複数の前記同期化クロックに含まれる第２の同期化クロックを生成する第２の遅延部と、
前記第２の同期化クロックを受信し、予め設定された第３の遅延量の分だけ遅延して、複数の前記同期化クロックに含まれる第３の同期化クロック（前記複数の同期化クロックに含まれる）を生成する第３の遅延部と、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の遅延量〜前記第３の遅延量が、同一の遅延量であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の遅延量〜前記第３の遅延量が、互いに異なる遅延量であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記クロック同期化部が、
前記クロックイネーブル信号を受信し、前記第３の同期化クロックを基準として同期させる第１の同期化部と、
前記第１の同期化部の出力信号を受信し、前記第２の同期化クロックを基準として同期させる第２の同期化部と、
前記第２の同期化部の出力信号を受信し、前記第１の同期化クロックを基準として同期させる第３の同期化部と、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記内部クロック生成部が、
前記同期化クロックイネーブル信号の活性化期間では前記外部クロックのトグルに対応して前記内部クロックをトグルさせ、
前記同期化クロックイネーブル信号の非活性化期間では前記外部クロックのトグルとは関係なく、前記内部クロックを予め設定された論理レベルに固定することを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記クロック遅延部が、
前記外部クロックを受信し、その位相を反転することによって、前記外部クロックに比べて予め設定された遅延量の分だけ遅延した、複数の前記同期化クロックに含まれる第１のクロックを生成する第１のインバータと、
前記第１のクロックを受信し、その位相を反転することによって、前記第１のクロックに比べて予め設定された遅延量の分だけ遅延した、複数の前記同期化クロックに含まれる第２のクロックを生成する第２のインバータと、
前記第２のクロックを受信し、その位相を反転することによって、前記第２のクロックに比べて予め設定された遅延量の分だけ遅延した、複数の前記同期化クロックに含まれる第３のクロックを生成する第３のインバータと、
前記第３のクロックを受信し、その位相を反転することによって、前記第３のクロックに比べて予め設定された遅延量の分だけ遅延した、複数の前記同期化クロックに含まれる第４のクロックを生成する第４のインバータと、
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記クロック同期化部が、
正制御入力端に印加される前記第３のクロックと負制御入力端に印加される前記第４のクロックとに応じて信号入力端に印加される前記クロックイネーブル信号の信号出力端への伝達を制御する第１の伝達制御ゲートと、
正制御入力端に印加される前記第２のクロックと負制御入力端に印加される前記第３のクロックとに応じて信号入力端に印加される前記第１の伝達制御ゲートの出力信号の信号出力端への伝達を制御する第２の伝達制御ゲートと、
正制御入力端に印加される前記第１のクロックと負制御入力端に印加される前記第２のクロックとに応じて信号入力端に印加される前記第２の伝達制御ゲートの出力信号を前記同期化クロックイネーブル信号として信号出力端に伝達することを制御する第３の伝達制御ゲートと、
を備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記クロック同期化部が、
前記第１の伝達制御ゲート〜前記第３の伝達制御ゲートの各々の信号出力端にそれぞれ接続されて出力される信号がフローティングされることを防止する第１のラッチ〜第３のラッチをさらに備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記内部クロック生成部が、
前記第３の伝達制御ゲートの信号出力端に出力された前記同期化クロックイネーブル信号と前記外部クロックとの論理積演算を行い、前記内部クロックを生成することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
外部クロックのトグルより第１期間の分だけ遅延した時点でトグルする第１の同期化クロックを生成するステップと、
前記外部クロックのトグルより前記第１期間よりも長い第２期間の分だけ遅延した時点でトグルする第２の同期化クロックを生成するステップと、
クロックイネーブル信号を前記第２の同期化クロックに同期させて第１の同期化クロックイネーブル信号を生成するステップと、
前記第１の同期化クロックイネーブル信号を前記第１の同期化クロックに同期させて第２の同期化クロックイネーブル信号を生成するステップと、
前記外部クロックに対応する内部クロックを生成し、前記第２の同期化クロックイネーブル信号に応じて、その動作をオン・オフ制御するステップと、
を含むことを特徴とする半導体装置の動作方法。
【請求項１２】
前記動作をオン・オフ制御する前記ステップが、
前記第２の同期化クロックイネーブル信号が活性化状態であるときには、前記外部クロックのトグルに対応して前記内部クロックをトグルさせるステップと、
前記第２の同期化クロックイネーブル信号が非活性化状態であるときには、前記外部クロックのトグルとは関係なく、前記内部クロックを予め設定された論理レベルに固定させるステップと、
を含むことを特徴とする請求項１１に記載の半導体装置の動作方法。
【請求項１３】
外部クロックを受信し、バッファリングして内部クロックとして出力し、クロックイネーブル信号に応じて、その動作がオン・オフ制御されるクロックバッファリング部と、
前記内部クロックに実際出力経路の遅延時間を反映して遅延複製クロックとして出力する遅延複製モデル部と、
前記内部クロックと前記遅延複製クロックとの位相を比較し、比較結果に対応する時間の分だけ前記内部クロックを遅延して遅延固定クロックとして出力する遅延固定部と、
を備え、
前記クロックバッファリング部が、
前記外部クロックを受信し、各々互いに異なる遅延量を反映する複数の同期化クロックを生成するクロック遅延部と、
複数の前記同期化クロックのうち、最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順に各前記同期化クロックに前記クロックイネーブル信号を同期させて同期化クロックイネーブル信号を生成するクロック同期化部と、
前記外部クロックに対応する前記内部クロックを生成し、前記同期化クロックイネーブル信号に応じて、その動作がオン・オフ制御される内部クロック生成部と、
を備えることを特徴とする半導体装置。
【請求項１４】
前記クロック遅延部が、
前記外部クロックを受信し、予め設定された第１の遅延量の分だけ遅延して、複数の前記同期化クロックに含まれる第１の同期化クロックを生成する第１の遅延部と、
前記第１の同期化クロックを受信し、予め設定された第２の遅延量の分だけ遅延して、複数の前記同期化クロックに含まれる第２の同期化クロックを生成する第２の遅延部と、
前記第２の同期化クロックを受信し、予め設定された第３の遅延量の分だけ遅延して、複数の前記同期化クロックに含まれる第３の同期化クロックを生成する第３の遅延部と、
を備えることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記クロック同期化部が、
前記クロックイネーブル信号を受信し、前記第３の同期化クロックを基準として同期させる第１の同期化部と、
前記第１の同期化部の出力信号を受信し、前記第２の同期化クロックを基準として同期させる第２の同期化部と、
前記第２の同期化部の出力信号を受信し、前記第１の同期化クロックを基準として同期させる第３の同期化部と、
を備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記内部クロック生成部が、
前記同期化クロックイネーブル信号の活性化区間では前記外部クロックのトグルに対応して前記内部クロックをトグルさせ、
前記同期化クロックイネーブル信号の非活性化区間では前記外部クロックのトグルとは関係なく、前記内部クロックを予め設定された論理レベルに固定することを特徴とする請求項１３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、外部から印加されるクロックをバッファリングして内部クロックを生成する回路に関する。
【背景技術】
【０００２】
一般に、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）をはじめとする同期式半導体装置は、外部クロックをバッファリングして内部クロックを生成した後、生成された内部クロックを用いて予め設定された動作を行う。
【０００３】
このとき、外部クロックをバッファリングして内部クロックを生成する過程では、クロックイネーブル信号に応じてバッファリング動作がオン・オフ制御されなければならないが、これは、ほとんどの半導体装置の場合、消費する電流を低減することが目的で、外部クロックに対応して内部クロックを生成する動作モード、例えば、パワーダウンモード（ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）を支援するためである。
【０００４】
図１は、従来技術により外部クロックをバッファリングして内部クロックを生成する回路の構成を詳細に示した回路図である。
【０００５】
図１に示すように、従来技術による外部クロックをバッファリングして内部クロックを生成する回路は、外部クロックＥＸＴ＿ＣＬＫに応じてクロックイネーブル信号ＣＫＥを同期させる同期化部１００と、外部クロックＥＸＴ＿ＣＬＫに対応する内部クロックＩＮＴ＿ＣＬＫを生成し、同期化部１００を介して出力される同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥに応じて、その動作がオン・オフ制御される内部クロック生成部１２０とを備える。
【０００６】
ここで、同期化部１００は、外部クロックＥＸＴ＿ＣＬＫを負入力端に受信し、外部クロックＥＸＴ＿ＣＬＫの位相を反転したクロック／ＥＸＴ＿ＣＬＫを正入力端に受信して、信号入力端に印加されるクロックイネーブル信号ＣＫＥが信号出力端へＳＹＮＣ＿ＣＫＥとして伝送することを制御するパスゲートＰＧ、およびインバータＩＮＶ１を備える。
【０００７】
そして、内部クロック生成部１２０は、外部クロックＥＸＴ＿ＣＬＫを第１の入力端に受信し、同期化部１００を介して出力される同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥを第２の入力端に受信して論理積演算を行い、内部クロックＩＮＴ＿ＣＬＫとして出力するＮＡＮＤゲートＮＡＮＤ、およびインバータＩＮＶ２を備える。
【０００８】
図２は、図１に示された従来技術による、外部クロックをバッファリングして内部クロックを生成する回路の動作を説明するためのタイミング図である。
【０００９】
図２に示すように、外部クロックＥＸＴ＿ＣＬＫは、所定の周期を有する状態でトグル（ｔｏｇｇｌｉｎｇ）しており、クロックイネーブル信号ＣＫＥは、ロジック「ロー」（Ｌｏｗ）の非活性化状態から瞬時的に論理レベルが遷移してロジック「ハイ」（Ｈｉｇｈ）の活性化状態になることが分かる。
【００１０】
ところが、クロックイネーブル信号ＣＫＥがロジック「ロー」からロジック「ハイ」に遷移する時点が外部クロックＥＸＴ＿ＣＬＫのエッジ（図２では、立ち下りエッジが示されているが、立ち上りエッジでもあり得る）の近くにある場合、同期化部１００を介して出力される同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥには、図２に示されたように、グリッチ（ｇｌｉｔｃｈ）が発生するという問題がある。
【００１１】
このようにグリッチが発生した、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥをそのまま用いて内部クロック生成部１２０を動作させる場合、図２に示されたように、生成された内部クロックＩＮＴ＿ＣＬＫにもグリッチが発生する。
【００１２】
上述した問題は、外部クロックＥＸＴ＿ＣＬＫの周波数が高周波数になればなるほど、半導体装置の全体動作に大きな影響を及ぼす恐れがある。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、外部クロックをバッファリングして内部クロックを生成するとき、外部クロックとは非同期のクロックイネーブル信号を用いて、バッファリング動作をオン・オフ制御する過程でグリッチが発生することを防止することができる半導体装置のクロックバッファリング回路を提供することにある。
【課題を解決するための手段】
【００１４】
そこで、上記の目的を達成するための本発明に係る半導体装置は、外部クロックを受信し、各々互いに異なる遅延量を反映して複数の同期化クロックを生成するクロック遅延部と、複数の前記同期化クロックのうち、最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順に前記同期化クロックにクロックイネーブル信号を同期させて同期化クロックイネーブル信号を生成するクロック同期化部と、前記外部クロックに対応する内部クロックを生成し、前記同期化クロックイネーブル信号に応じて、その動作がオン・オフ制御される内部クロック生成部とを備えることを特徴とする。
【００１５】
また、上記の目的を達成するための本発明に係る半導体装置の動作方法は、外部クロックのトグルより第１期間の分だけ遅延した時点でトグルする第１の同期化クロックを生成するステップと、前記外部クロックのトグルより前記第１期間よりも長い第２期間の分だけ遅延した時点でトグルする第２の同期化クロックを生成するステップと、クロックイネーブル信号を前記第２の同期化クロックに同期させて第１の同期化クロックイネーブル信号を生成するステップと、前記第１の同期化クロックイネーブル信号を前記第１の同期化クロックに同期させて第２の同期化クロックイネーブル信号を生成するステップと、前記外部クロックに対応する内部クロックを生成し、前記第２の同期化クロックイネーブル信号に応じて、その動作をオン・オフ制御するステップとを含むことを特徴とする。
【００１６】
また、上記の目的を達成するための本発明に係る別の半導体装置は、外部クロックを受信し、バッファリングして内部クロックとして出力し、クロックイネーブル信号に応じて、その動作がオン・オフ制御されるクロックバッファリング部と、前記内部クロックに実際出力経路の遅延時間を反映して遅延複製クロックとして出力する遅延複製モデル部と、前記内部クロックと前記遅延複製クロックとの位相を比較し、比較結果に対応する時間の分だけ前記内部クロックを遅延して遅延固定クロックとして出力する遅延固定部と、を備え、前記クロックバッファリング部が、前記外部クロックを受信し、各々互いに異なる遅延量を反映する複数の同期化クロックを生成するクロック遅延部と、複数の前記同期化クロックのうち、最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順に各前記同期化クロックに前記クロックイネーブル信号を同期させて同期クロックイネーブル信号を生成するクロック同期化部と、前記外部クロックに対応する前記内部クロックを生成し、前記同期化クロックイネーブル信号に応じて、その動作がオン・オフ制御される内部クロック生成部と、を備えることを特徴とする。
【発明の効果】
【００１７】
本発明は、外部クロックをバッファリングして内部クロックを生成するとき、外部クロックとは非同期のクロックイネーブル信号を用いてバッファリング動作をオン・オフ制御する過程で外部クロックを段階的に遅延させた複数の同期化クロックに、クロックイネーブル信号を設定された順にそれぞれ同期させることにより、グリッチが発生することを防止できるという効果がある。
【図面の簡単な説明】
【００１８】
【図１】従来技術による外部クロックをバッファリングして内部クロックを生成する回路の構成を詳細に示した回路図である。
【図２】図１に示された従来技術による外部クロックをバッファリングして内部クロックを生成する回路の動作を説明するためのタイミング図である。
【図３】本発明の実施形態による、外部クロックをバッファリングして内部クロックを生成する回路の構成を詳細に示した回路図である。
【図４】図１に示された従来技術に係るクロックバッファリング回路の動作と図３に示された本発明の実施形態に係るクロックバッファリング回路の動作とを比較して示したタイミング図である。
【図５】図１に示された従来技術に係るクロックバッファリング回路の動作と図３に示された本発明の実施形態に係るクロックバッファリング回路の動作とを比較して示したタイミング図である。
【図６】本発明の実施形態に係るクロックバッファリング回路が適用された遅延固定ループ回路の構成を示したブロック図である。
【発明を実施するための形態】
【００１９】
以下、添付した図面を参照して、本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。本実施形態は、単に、本発明の開示が完全となり、当技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。
【００２０】
図３は、本発明の実施形態による、外部クロックをバッファリングして内部クロックを生成する回路を詳細に示した回路図である。
【００２１】
図３に示すように、外部クロックをバッファリングして内部クロックを生成する回路は、外部クロックＥＸＴ＿ＣＬＫを受信し、互いに異なる遅延量を反映する複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤを生成するクロック遅延部３４０と、
複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤのうち、最も大きい遅延量が反映されたクロックＥＸＴ＿ＣＬＫＤＤから最も小さい遅延量が反映されたクロック／ＥＸＴ＿ＣＬＫの順に、それらの同期化クロックにクロックイネーブル信号ＣＫＥを各々同期させて同期化クロックイネーブル信号ＳＹＮＣ＿ＣＫＥを生成するクロック同期化部３００と、
外部クロックＥＸＴ＿ＣＬＫに対応する内部クロックＩＮＴ＿ＣＬＫを生成し、同期化クロックイネーブル信号ＳＹＮＣ＿ＣＫＥに応じて、その動作がオン・オフ制御される内部クロック生成部３２０と
を備える。
【００２２】
ここで、クロック遅延部３４０は、
外部クロックＥＸＴ＿ＣＬＫを受信し、予め設定された第１の遅延量の分だけ遅延して、第１の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ（複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに含まれる）を生成する第１の遅延部３４１、３４２と、
第１の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤを受信し、予め設定された第２の遅延量の分だけ遅延して、第２の同期化クロックＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ（複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに含まれる）を生成する第２の遅延部３４２、３４３と、
第２の同期化クロックＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤを受信し、予め設定された第３の遅延量の分だけ遅延して、第３の同期化クロック／ＥＸＴ＿ＣＬＫＤ、ＥＸＴ＿ＣＬＫＤＤ（複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに含まれる）を生成する第３の遅延部３４３、３４４と
を備える。
【００２３】
参考までに、図３のクロック遅延部３４０に備えられる第１の遅延部３４１、３４２、第２の遅延部３４２、３４３、および第３の遅延部３４３、３４４は、内部に含まれた構成要素ＩＮＶ２、ＩＮＶ３が互いに重複していることが分かるが、これは、本発明の実施形態に係るクロック遅延部３４０で複数のインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４を用いてクロックを遅延させるという回路的な特徴のためにそのように具現されただけであり、図３に示された構成と異なる方式で具現される回路では、もちろん内部に含まれた構成要素が互いに重複しないように構成することもできる。
【００２４】
すなわち、図３に示されたようなクロック遅延部３４０は、１つの実施形態であり、図３に示された構成と異なる形態で構成される回路である場合も本願発明の範疇に含まれる。
【００２５】
また、図３に示されたようなクロック遅延部３４０は、次のとおりにさらに具体的に構成要素を分けることができる。
【００２６】
クロック遅延部３４０は、
外部クロックＥＸＴ＿ＣＬＫを受信し、その位相を反転することによって外部クロックＥＸＴ＿ＣＬＫに比べて予め設定された遅延量の分だけ遅延した第１のクロック／ＥＸＴ＿ＣＬＫ（複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに含まれる）を生成する第１のインバータＩＮＶ１と、
第１のクロック／ＥＸＴ＿ＣＬＫを受信し、その位相を反転することによって第１のクロック／ＥＸＴ＿ＣＬＫに比べて予め設定された遅延量の分だけ遅延した第２のクロックＥＸＴ＿ＣＬＫＤ（複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに含まれる）を生成する第２のインバータＩＮＶ２と、
第２のクロックＥＸＴ＿ＣＬＫＤを受信し、その位相を反転することによって第２のクロックＥＸＴ＿ＣＬＫＤに比べて予め設定された遅延量の分だけ遅延した第３のクロック／ＥＸＴ＿ＣＬＫＤ（複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに含まれる）を生成する第３のインバータＩＮＶ３と、
第３のクロック／ＥＸＴ＿ＣＬＫＤを受信し、その位相を反転することによって第３のクロック／ＥＸＴ＿ＣＬＫＤに比べて予め設定された遅延量の分だけ遅延した第４のクロックＥＸＴ＿ＣＬＫＤＤ（複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに含まれる）を生成する第４のインバータＩＮＶ４とを備える。
【００２７】
そして、図３に示されたようなクロック遅延部３４０では、第１の遅延部３４１、３４２に入力されるクロックＥＸＴ＿ＣＬＫ、／ＥＸＴ＿ＣＬＫを遅延させて／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤを出力する第１の遅延量と、第２の遅延部３４２、３４３に入力されるクロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤを遅延させてＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤを出力する第２の遅延量と、第３の遅延部３４３、３４４に入力されるクロックＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤを遅延させて／ＥＸＴ＿ＣＬＫＤ、ＥＸＴ＿ＣＬＫＤＤを出力する第３の遅延量とは、互いに同一の遅延量を有する状態になる。
【００２８】
すなわち、第１のインバータＩＮＶ１〜第４のインバータＩＮＶ４は、全て同じサイズを有し、入力されるクロックを全て同一の遅延量の分だけ遅延させて出力する。
【００２９】
しかし、図３に示されたものと異に構成された回路では、第１の遅延量〜第３の遅延量が各々互いに異なる遅延量を有するか、または、一部は同一の遅延量を有し、残りは異なる遅延量を有するように構成されることもできる。
【００３０】
そして、クロック同期化部３００は、クロックイネーブル信号ＣＫＥを受信し、第３の同期化クロック／ＥＸＴ＿ＣＬＫＤ、ＥＸＴ＿ＣＬＫＤＤを基準として同期させる第１の同期化部３０１と、該第１の同期化部３０１の出力信号を受信し、第２の同期化クロックＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤを基準として同期させる第２の同期化部３０３と、第２の同期化部３０３の出力信号を受信し、第１の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤを基準として同期させる第３の同期化部３０５とを備える。
【００３１】
参考までに、図３に示されたクロック同期化部３００には、クロック同期化動作を行う複数の伝達ゲートＰＧ１、ＰＧ２、ＰＧ３だけでなく、クロックの論理レベルがフローティング（ｆｌｏａｔｉｎｇ）されることを防止する複数のインバータＩＮＶ５、ＩＮＶ６、ＩＮＶ７、ＩＮＶ８、ＩＮＶ９、ＩＮＶ１０、ＩＮＶ１１も備えられている。これらのインバータを第１の同期化部〜第３の同期化部３０１、３０３、３０５で具現した理由は、本発明の実施形態に係るクロック同期化部３００で最も重要な動作は、入力されるクロックイネーブル信号ＣＫＥを複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに同期させて出力し、複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤのうち、最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順序（ＥＸＴ＿ＣＬＫＤＤ→／ＥＸＴ＿ＣＬＫＤ→ＥＸＴ＿ＣＬＫＤ→／ＥＸＴ＿ＣＬＫ）でクロックイネーブル信号ＣＫＥを各々同期させるという動作であるため、これを最も単純化して具現しただけである。図３に示された回路に忠実に表現してみれば、次のように説明されることができる。
【００３２】
クロック同期化部３００は、正制御入力端に印加される第３のクロック／ＥＸＴ＿ＣＬＫＤと負制御入力端に印加される第４のクロックＥＸＴ＿ＣＬＫＤＤとに応じて信号入力端に印加される位相が反転されたクロックイネーブル信号／ＣＫＥの信号出力端への伝達を制御する第１の伝達制御ゲートＰＧ１と、正制御入力端に印加される第２のクロックＥＸＴ＿ＣＬＫＤと負制御入力端に印加される第３のクロック／ＥＸＴ＿ＣＬＫＤとに応じて信号入力端に印加される第１の伝達制御ゲートＰＧ１の出力信号の信号出力端への伝達を制御する第２の伝達制御ゲートＰＧ２と、正制御入力端に印加される第１のクロック／ＥＸＴ＿ＣＬＫと負制御入力端に印加される第２のクロックＥＸＴ＿ＣＬＫＤとに応じて信号入力端に印加される第２の伝達制御ゲートＰＧ２の出力信号を同期化クロックイネーブル信号ＳＹＮＣ＿ＣＫＥとして信号出力端に伝達することを制御する第３の伝達制御ゲートＰＧ３とを備える。
【００３３】
また、第１の伝達制御ゲートＰＧ１、第２の伝達制御ゲートＰＧ２、および第３の伝達制御ゲートＰＧ３の信号出力端に各々接続されて出力される信号がフローティングされることを防止する第１のラッチ３０２、第２のラッチ３０４、および第３のラッチ３０６がさらに備えられている。
【００３４】
そして、内部クロック生成部３２０は、同期化クロックイネーブル信号ＳＹＮＣ＿ＣＫＥの活性化期間では外部クロックＥＸＴ＿ＣＬＫのトグルに対応して内部クロックＩＮＴ＿ＣＬＫをトグルさせ、同期化クロックイネーブル信号ＳＹＮＣ＿ＣＫＥの非活性化期間では外部クロックＥＸＴ＿ＣＬＫのトグルと関係なく、内部クロックＩＮＴ＿ＣＬＫを予め設定された論理レベルに固定させる動作を行う。
【００３５】
したがって、内部クロック生成部３２０は、第３の伝達制御ゲートＰＧ３の信号出力端に出力された同期化クロックイネーブル信号ＳＹＮＣ＿ＣＫＥと外部クロックＥＸＴ＿ＣＬＫとの否定論理積の演算を行って内部クロックＩＮＴ＿ＣＬＫを生成するＮＡＮＤゲートＮＡＮＤ、およびインバータＩＮＶ１２を備える。
【００３６】
図４は、図１に示された従来技術に係るクロックバッファリング回路の動作と図３に示された本発明の実施形態に係るクロックバッファリング回路の動作とを比較して示したタイミング図である。
【００３７】
図４に示すように、従来技術に係るクロックバッファリング回路の動作（Ａ）と本発明の実施形態に係るクロックバッファリング回路の動作（Ｂ）とが別々に図示されており、クロックイネーブル信号ＣＫＥがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移する過程でのバッファリング動作を示していることが分かる。
【００３８】
まず、従来技術に係るクロックバッファリング回路の動作Ａを説明すれば、次のとおりである。
（Ａ）図４に示されたように、外部クロックＥＸＴ＿ＣＬＫがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）する時点とほとんど同時に、クロックイネーブル信号ＣＫＥがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）するような現象が発生するとき、クロックイネーブル信号ＣＫＥを外部クロックＥＸＴ＿ＣＬＫの位相を反転したクロック／ＥＸＴ＿ＣＬＫに同期させて同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥを生成する過程で発生するグリッチと、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥと外部クロックＥＸＴ＿ＣＬＫとの間に論理積演算を行い、内部クロックＩＮＴ＿ＣＬＫを発生させる過程で発生するグリッチとによって、生成された内部クロックＩＮＴ＿ＣＬＫの正確な論理レベルが分からない問題点（図４（Ａ）の（１）で示した波線部分参照）を生じることが分かる。
【００３９】
すなわち、グリッチによって外部クロックＥＸＴ＿ＣＬＫがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）される時点よりも、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）される時点が後に位置（どのくらい後であるか予め知ることができない）し、このため、外部クロックＥＸＴ＿ＣＬＫに対応して内部クロックＩＮＴ＿ＣＬＫがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）した後、まもなく（どのくらい後であるか予め知ることができない）ロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）し、内部クロックＩＮＴ＿ＣＬＫが正常なトグル期間を維持できなくなる可能性がある。
【００４０】
このように、従来技術に係るクロックバッファリング回路では、外部クロックＥＸＴ＿ＣＬＫの論理レベルが遷移する時点とクロックイネーブル信号ＣＫＥがトグルする時点とが互いに近接すると、内部クロックＩＮＴ＿ＣＬＫが正常なクロック信号として認識されないパルスとして発生する可能性があり、このため、半導体装置が全体的に誤動作する恐れがある。
【００４１】
それに対し、本発明の実施形態に係るクロックバッファリング回路の動作（Ｂ）を説明すれば、次のとおりである。
（Ｂ）図４に示されたように、外部クロックＥＸＴ＿ＣＬＫがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）する時点とほとんど同時に、クロックイネーブル信号ＣＫＥがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移するような現象が発生しても、クロックイネーブル信号ＣＫＥを複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに同期させて同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥを生成する過程で各同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤにクロックイネーブル信号ＣＫＥが同期するため、同期する過程でグリッチがほとんど発生しなくなる。
【００４２】
同時に、複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤのうち、最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順序（ＥＸＴ＿ＣＬＫＤＤ→／ＥＸＴ＿ＣＬＫＤ→ＥＸＴ＿ＣＬＫＤ→／ＥＸＴ＿ＣＬＫ）でクロックイネーブル信号ＣＫＥを同期させて同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥを生成するので、常に、外部クロックＥＸＴ＿ＣＬＫの位相を反転したクロック／ＥＸＴ＿ＣＬＫがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）する動作が発生した後、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）する動作が発生し、これにより、外部クロックＥＸＴ＿ＣＬＫと同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥとの論理積演算を行い、内部クロックＩＮＴ＿ＣＬＫを生成する過程で内部クロックＩＮＴ＿ＣＬＫは、常に正確な論理レベルを有する状態（図４の（２）で示した破線部分参照）になることが分かる。
【００４３】
すなわち、本願発明の実施形態に係るクロックバッファリング回路では、常に外部クロックＥＸＴ＿ＣＬＫがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）された後、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）するので、それに対応して発生する内部クロックＩＮＴ＿ＣＬＫが常に正常なトグル期間を有することができるようになる。
【００４４】
このように、本発明の実施形態に係るクロックバッファリング回路では、外部クロックＥＸＴ＿ＣＬＫの論理レベルが遷移する時点とクロックイネーブル信号ＣＫＥがトグルする時点とが互いに近接しても、内部クロックＩＮＴ＿ＣＬＫが常に正常なトグル期間を有することができ、これにより、半導体装置が誤動作することを防止することができる。
【００４５】
図５は、図１に示された従来技術に係るクロックバッファリング回路の動作と図３に示された本発明の実施形態に係るクロックバッファリング回路の動作とを比較して示したタイミング図である。
【００４６】
図５に示すように、従来技術に係るクロックバッファリング回路の動作（Ａ）と本発明の実施形態に係るクロックバッファリング回路の動作（Ｂ）とが別々に図示されており、クロックイネーブル信号ＣＫＥがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移する過程でのバッファリング動作を示していることが分かる。
【００４７】
まず、従来技術に係るクロックバッファリング回路の動作Ａを説明すれば、次のとおりである。
（Ａ）図５に示されたように、外部クロックＥＸＴ＿ＣＬＫがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）する時点とほとんど同時に、クロックイネーブル信号ＣＫＥがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）する現象が発生するとき、クロックイネーブル信号ＣＫＥを外部クロックＥＸＴ＿ＣＬＫの位相を反転したクロック／ＥＸＴ＿ＣＬＫに同期させて同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥを生成する過程で発生するグリッチと、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥと外部クロックＥＸＴ＿ＣＬＫとの否定論理積の演算を行い、内部クロックＩＮＴ＿ＣＬＫを発生させる過程で発生するグリッチとによって、生成された内部クロックＩＮＴ＿ＣＬＫが、正常な活性化期間を有することができないという問題点（図５の（１）で示した破線部分参照）を生じることが分かる。
【００４８】
すなわち、グリッチによって外部クロックＥＸＴ＿ＣＬＫがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）される時点よりも、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）される時点が、後に位置（どのくらい後であるか予め知ることができない）し、このため、外部クロックＥＸＴ＿ＣＬＫに対応して内部クロックＩＮＴ＿ＣＬＫがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）する時点が遅延（どのくらい後であるか予め知ることができない）され、内部クロックＩＮＴ＿ＣＬＫが正常なトグル期間を維持できなくなる可能性がある。
【００４９】
このように、従来技術に係るクロックバッファリング回路では、外部クロックＥＸＴ＿ＣＬＫの論理レベルが遷移する時点とクロックイネーブル信号ＣＫＥがトグルする時点とが互いに近接すると、内部クロックＩＮＴ＿ＣＬＫが正常なクロック信号として認識されないパルスとして発生する可能性があり、このため、半導体装置が全体的に誤動作する恐れがある。
【００５０】
それに対し、本発明の実施形態に係るクロックバッファリング回路の動作Ｂを説明すれば、次のとおりである。
（Ｂ）図５に示されたように、外部クロックＥＸＴ＿ＣＬＫがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）する時点とほとんど同時に、クロックイネーブル信号ＣＫＥがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）するような現象が発生しても、クロックイネーブル信号ＣＫＥを複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤに同期させて同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥを生成する過程で各同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤにクロックイネーブル信号ＣＫＥが同期するため、同期する過程でグリッチがほとんど発生しなくなる。
【００５１】
同時に、複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤのうち、最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順序（ＥＸＴ＿ＣＬＫＤＤ→／ＥＸＴ＿ＣＬＫＤ→ＥＸＴ＿ＣＬＫＤ→／ＥＸＴ＿ＣＬＫ）でクロックイネーブル信号ＣＫＥを同期させて同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥを生成するので、常に外部クロックＥＸＴ＿ＣＬＫの位相を反転したクロック／ＥＸＴ＿ＣＬＫがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）する動作が発生した後、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）する動作が発生し、これにより、外部クロックＥＸＴ＿ＣＬＫと同期化したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥとの論理積演算を行い、内部クロックＩＮＴ＿ＣＬＫを生成する過程で内部クロックＩＮＴ＿ＣＬＫは、常に正確な論理レベルを有する状態（図５の（２）で示した破線部分参照）になることが分かる。
【００５２】
すなわち、本願発明の実施形態に係るクロックバッファリング回路では、常に外部クロックＥＸＴ＿ＣＬＫがロジック「ハイ」の活性化状態からロジック「ロー」の非活性化状態に遷移（立ち下りエッジ）した後、同期したクロックイネーブル信号ＳＹＮＣ＿ＣＫＥがロジック「ロー」の非活性化状態からロジック「ハイ」の活性化状態に遷移（立ち上りエッジ）するので、それに対応して発生する内部クロックＩＮＴ＿ＣＬＫが常に正常なトグル期間を有することができるようになる。
【００５３】
このように、本発明の実施形態に係るクロックバッファリング回路では、外部クロックＥＸＴ＿ＣＬＫの論理レベルが遷移する時点とクロックイネーブル信号ＣＫＥがトグルする時点とが互いに近接しても、内部クロックＩＮＴ＿ＣＬＫが常に正常なトグル期間を有することができ、これにより、半導体装置が誤動作することが防止できる。
【００５４】
以上で説明したように、本発明の実施形態を適用すれば、外部クロックＥＸＴ＿ＣＬＫをバッファリングして内部クロックＩＮＴ＿ＣＬＫを生成するとき、外部クロックＥＸＴ＿ＣＬＫとは非同期のクロックイネーブル信号ＣＫＥを用いてバッファリング動作をオン・オフ制御する過程で外部クロックＥＸＴ＿ＣＬＫを段階的に遅延させた複数の同期化クロック／ＥＸＴ＿ＣＬＫ、ＥＸＴ＿ＣＬＫＤ、／ＥＸＴ＿ＣＬＫＤ、ＥＸＴＣＬＫＤＤにクロックイネーブル信号を設定された順序（最も大きい遅延量が反映されたクロックから最も小さい遅延量が反映されたクロックの順序（ＥＸＴＣＬＫＤＤ→／ＥＸＴ＿ＣＬＫＤ→ＥＸＴ＿ＣＬＫＤ→／ＥＸＴ＿ＣＬＫ））でそれぞれ同期させることにより、グリッチが発生することが防止でき、これにより、クロックイネーブル信号ＣＫＥの論理レベルが遷移する時点と関係なく、外部クロックＥＸＴ＿ＣＬＫのトグル期間に正確に対応するトグル期間を有する内部クロックＩＮＴ＿ＣＬＫを発生させることが可能である。
【００５５】
参考までに、前述した本発明の実施形態に係るクロックバッファリング回路は、単に外部クロックをバッファリングして内部クロックを生成する動作を制御するための回路のみに適用されるものではなく、図６に示すような遅延固定ループ回路でパワーダウンモード進入を制御するための構成要素ＰＤＮ＿ＣＴＲＬ（２）に適用することもできる。
【００５６】
すなわち、本発明の実施形態に係るクロックバッファリング回路は、所定の周期でトグルするクロックを伝達する過程で特定の制御信号（クロックの周期に同期していない信号である）に対応して、その伝達をオン・オフ制御する回路であれば、どんな回路にも適用することができる。
【００５７】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることが本発明の属する技術分野における通常の知識を有する者にとって明白であろう。
【００５８】
例えば、前述した実施形態で例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じて、その位置および種類が異なるように実現されるべきであろう。
【符号の説明】
【００５９】
１００、３００      クロック同期化部
３０１、３０３、３０５  第１〜第３の同期化部
３０２、３０４、３０６  第１〜第３のラッチ
３４０              クロック遅延部
１２０、３２０      内部クロック生成部
【図１】
2011090756.tif 000003
【図２】
2011090756.tif 000004
【図３】
2011090756.tif 000005
【図４】
2011090756.tif 000006
【図５】
2011090756.tif 000007
【図６】
2011090756.tif 000008