(57)【要約】【課題】レイアウト上の寄生成分を抽出したポストレイアウトシミュレーションにおいて、小型で低消費電力でありながら精度のよいコンパレータ回路等を提供すること。【解決手段】比較される入力電圧が印加される入力端子IN1,2と、入力端子から供給された電圧を電流に変換する電圧電流変換部A,Bと、電圧電流変換部が出力したそれぞれの信号を、電源電圧又はGNDに出力するクロスカップルインバータA,Bと、クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、バッファ回路の信号を外部に出力する１つ以上の出力端子Out1と、電圧変換部を動作させる一対の第一のスイッチM７，８と、クロスカップルインバータを動作させるための一対の第二のスイッチM１１，１２と、第一のスイッチのオンタイミングと異なるタイミングで第二のスイッチをオフにする遅延回路と、を有することを特徴とするコンパレータ回路を提供する。【選択図】図３
2011193423.tif 000002
【特許請求の範囲】
【請求項１】
比較される入力電圧が印加される少なくとも２つの入力端子と、
前記入力端子から供給された電圧を電流に変換する２つ以上の電圧電流変換部と、
２つの前記電圧電流変換部が出力したそれぞれの信号を、電源電圧又はＧＮＤに出力するクロスカップルインバータと、
前記クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、
前記バッファ回路の少なくとも一方に設けられた、信号を外部に出力する出力端子と、
前記電圧電流変換部を動作させる一対の第一のスイッチと、
前記クロスカップルインバータを動作させるための一対の第二のスイッチと、
前記第一のスイッチのオンタイミングと異なるタイミングで前記第二のスイッチをオフにする遅延回路と、
を有することを特徴とするコンパレータ回路。
【請求項２】
１つの前記電圧電流変換部は、
前記入力端子が接続されたゲートと、
ＧＮＤ又は電源電圧に接続されたソースと、を有する２つのトランジスタを有し、
２つのトランジスタのドレインが共通に前記クロスカップルインバータに接続されている、
ことを特徴とする請求項１記載のコンパレータ回路。
【請求項３】
前記クロスカップルインバータは、
一方の前記電圧電流変換部の２つのトランジスタのドレインに共通に接続された第一のインバータと、
他方の前記電圧電流変換部の２つのトランジスタのドレインに共通に接続された第二のインバータと、を有し、
前記第一のインバータの出力が、前記第二のインバータの入力に、
前記第二のインバータの出力が、前記第一のインバータの入力に、なるように前記第一のインバータと前記第二のインバータが接続され、    
前記第一のインバータが有するＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインの間に、前記第一のスイッチが、
前記第二のインバータが有するＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインの間に、前記第一のスイッチが、それぞれ接続され、
前記第一のスイッチはそれぞれ、前記電圧電流変換部が動作する際に導通される、
ことを特徴とする請求項１又は２記載のコンパレータ回路。
【請求項４】
一対の前記第二のスイッチの一方は、
前記第一のインバータが有するトランジスタのゲートに入力され、
一対の前記第二のスイッチの他方は、
前記第二のインバータが有するトランジスタのゲートに入力され、
前記第二のスイッチのそれぞれは、前記クロスカップルインバータがコンパレータ動作する際に導通されない、
ことを特徴とする請求項３記載のコンパレータ回路。
【請求項５】
前記バッファ回路の両方に前記出力端子が設けられ、２つの前記出力端子にそれぞれ被接続回路が接続された場合、一対の前記バッファ回路はバッファとして動作し、
前記バッファ回路の一方にのみ前記出力端子が設けられ、１つの前記出力端子に被接続回路が接続された場合、被接続回路が接続された前記バッファ回路はバッファとして動作し、前記出力端子が設けられていない前記バッファ回路は負荷として動作する、
ことを特徴とする請求項３又は４記載のコンパレータ回路。
【請求項６】
比較される入力電圧が印加される少なくとも２つの入力端子と、
前記入力端子から供給された電圧を電流に変換する２つ以上の電圧電流変換部と、
２つの前記電圧電流変換部が出力したそれぞれの信号を、電源電圧又はＧＮＤに出力するクロスカップルインバータと、
前記クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、
前記バッファ回路の少なくとも一方に設けられた、信号を外部に出力する出力端子と、
前記電圧電流変換部を動作させる一対の第一のスイッチと、
前記クロスカップルインバータを動作させるための一対の第二のスイッチと、
前記第一のスイッチのオンタイミングと異なるタイミングで前記第二のスイッチをオフにする遅延回路と、を有するコンパレータ回路のシミュレート方法であって、
前記電圧電流変換部が変換した一対の電流の値が略等しくなるよう、前記遅延回路の遅延時間を決定する、
ことを特徴とするシミュレート方法。
【発明の詳細な説明】
【技術分野】
【０００１】
アナログ/デジタル変換回路等に利用されるコンパレータ回路及びコンパレータ回路のシミュレート方法に関する。
【背景技術】
【０００２】
スキャナーやコピー機等、画像形成装置の高精度化・小型化・低消費電力化が進んでいる。例えば、画像処理用のアナログ/デジタル変換回路にも同様の要求があり、アナログ/デジタル変換回路の内部回路であるコンパレータにも上記３つの項目を満たす回路が要求されている。
【０００３】
しかしながら、この３つの項目を同時に満たす回路を実現することは困難であるため、この内の１つ以上を満たす回路、例えば、高精度化に焦点をしぼり、容量素子を用いて入力オフセットを記憶させる回路が用いられることが多い。
【０００４】
図１は高精度化に焦点をしぼり、容量素子を用いて入力オフセットを記憶させるコンパレータ回路の一例を示す図である。スイッチ１〜４の開閉により、ＩＮ１，ＩＮ２にそれぞれ入力電圧が印加され、コンデンサにＧＮＤを基準にした電圧が生じる。それぞれのコンデンサの電圧は増幅段(オペアンプ)により増幅され、ラッチ回路がそれらを比較し、比較結果に応じてＨｉｇｈ又はＬｏｗを出力する。容量素子に一度オフセット相当分の電荷を蓄積させておくことで、オフセットをキャンセルできるため、高精度なコンパレータ回路が得られる。
【０００５】
しかし、図１と同様の構成で４入力のコンパレータを作成する場合、回路素子の中では比較的大きな占有面積を占める容量素子や、多くのスイッチがさらに必要となるため小型化に向かないという不都合がある。この不都合を解消するため、実装面積の小さい容量素子を使えばkt/cノイズ（２つの容量素子にサンプリングされるノイズ）やクロックフィードスルー（制御クロック電圧がアナログスイッチを通して回路に生じさせる誤差）によるチャージインジェクションが増大し、高精度化が損なわれ、図１のような回路を使う意義がなくなってしまう。また容量素子に電荷を保存させるため、余分な時間が必要となる上、ＤＣ的な電流が流れ消費電流が増大するというデメリットもある。
【０００６】
図１のようなコンパレータに対する、小型化・低消費電力化に焦点をあてた回路が考案されている（例えば、特許文献１参照。）。図２は、特許文献１に開示されたコンパレータの図を示す。このコンパレータは、高精度化の要求が緩和されたパイプライン型のアナログ/デジタル変換回路にて用いられる。このような構成では容量素子を使わないため小型化が容易であり、またＤＣ的な動作電流が流れないため消費電力を抑えることができる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、図２のような構成ではシミュレーション上では特に問題のないレベルの精度が得られるが、レイアウト上のミスマッチにおける寄生成分を反映させたポストレイアウトシミュレーションにおいて、精度の低下が確認されることが多いという問題がある。すなわち、図２におけるＭＯＳトランジスタ４８、４６のゲート・ドレイン間にレイアウト上のミスマッチを含んだ寄生の容量が存在する場合、そこに瞬間的に電流が流れてしまい、本来ＶＭＤ44とＶＤＰ42に流れる電流値と異なる電流値が流れてしまうことで精度を大きく落としてしまう。そのためプロセスやレイアウト次第で大きく精度が落ちてしまい、図２のようなコンパレータを採用することが困難になる場合がある。
【０００８】
本発明は、レイアウト上の寄生成分を抽出したポストレイアウトシミュレーションにおいて、小型で低消費電力でありながら精度のよいコンパレータ回路及びシミュレート方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、比較される入力電圧が印加される少なくとも２つの入力端子と、前記入力端子から供給された電圧を電流に変換する２つ以上の電圧電流変換部と、２つの前記電圧電流変換部が出力したそれぞれの信号を、電源電圧又はＧＮＤに出力するクロスカップルインバータと、前記クロスカップルインバータから出力された信号をバッファするための一対のバッファ回路と、前記バッファ回路の少なくとも一方に設けられた、信号を外部に出力する出力端子と、前記電圧電流変換部を動作させる一対の第一のスイッチと、前記クロスカップルインバータを動作させるための一対の第二のスイッチと、前記第一のスイッチのオンタイミングと異なるタイミングで前記第二のスイッチをオフにする遅延回路と、  を有することを特徴とする。
【発明の効果】
【００１０】
レイアウト上の寄生成分を抽出したポストレイアウトシミュレーションにおいて、小型で低消費電力でありながら精度のよいコンパレータ回路及びシミュレート方法を提供することができる。
【図面の簡単な説明】
【００１１】
【図１】高精度化に焦点をしぼり、容量素子を用いて入力オフセットを記憶させるコンパレータ回路の一例を示す図である（従来図）。
【図２】特許文献１に開示されたコンパレータの図である。
【図３】コンパレータの一例を示す図である。
【図４】トランジスタＭ１〜Ｍ４を抵抗Ｒ１〜Ｒ４で表したコンパレータの一例を示す図である。
【図５】信号線Φ１とΦ２の信号が同タイミングでＨｉｇｈ状態となり、かつ、トランジスタＭ５のゲート・ドレイン間に寄生容量がない場合のシミュレーション結果の一例を示す図である。
【図６】信号線Φ１とΦ２の信号が同タイミングでＨｉｇｈ状態となり、かつ、トランジスタＭ５のゲート・ドレイン間に寄生容量がある場合のシミュレーション結果の一例を示す図である。
【図７】信号線Φ１とΦ２の信号が異なるタイミングでＨｉｇｈ状態となり、かつ、トランジスタＭ５のゲート・ドレイン間に寄生容量がある場合のシミュレーション結果の一例を示す図である。
【図８】コンパレータ回路図の一例を示す（実施例２）。
【図９】p−チャネル入力のコンパレータの構成図である（実施例３）
【発明を実施するための形態】
【００１２】
以下、本発明を実施するための形態について図面を参照しながら実施例を挙げて説明する。
【実施例１】
【００１３】
図３は、本実施例のコンパレータ回路１００の一例を示す図である。図３のコンパレータ回路１００は、入力ＩＮ１とＩＮ４に印加された電圧の比較結果、及び、入力ＩＮ２と入力ＩＮ３に印加された電圧の比較結果に応じて、Ｏｕｔ１及びＯｕｔ２にＨｉｇｈ又はＬｏｗを出力する比較器である。
【００１４】
概略を説明する。図３のコンパレータ回路１００は、信号線Φ１の信号がＨｉ状態になると、トランジスタＭ７，Ｍ８がオンになる。この結果、入力ＩＮ１がゲートに接続されたトランジスタＭ１と入力ＩＮ２２がゲートに接続されたトランジスタＭ２とを有する電圧電流変換部Ｔ１を動作させる。また、同様に、入力ＩＮ３がゲートに接続されたトランジスタＭ３と入力ＩＮ４がゲートに接続されたトランジスタＭ４とを有する電圧電流変換部Ｔ２を動作させる。
【００１５】
また、信号線Φ１及びΦ２の信号がＬｏｗ状態の場合に、トランジスタＭ１１，Ｍ１２がオンになるようトランジスタＭ１１，Ｍ１２が設計されている。したがって、トランジスタＭ１１，Ｍ１２のドレインとソースは電源電圧と動通している。このため、信号線Φ１及びΦ２の信号がＬｏｗ状態の場合、トランジスタＭ１３、Ｍ１４，Ｍ１５，Ｍ１６のゲートには電源電圧が入力されている。
【００１６】
本実施例では、この信号線Φ１の信号を遅延回路２１で遅延させ信号線Φ２に出力し、トランジスタＭ１１，Ｍ１２のゲートに接続している点に特徴の１つがある。信号線Φ２の信号がＨｉｇｈ状態になると、トランジスタＭ１１，Ｍ１２がオフになる。信号線Φ２がＨｉｇｈ状態となるタイミングを調整することで、寄生容量による精度低下を低減することができるようになる。
【００１７】
構成を説明する。出力端子Ｏｕｔ１を介して接続されたトランジスタＭ１３、Ｍ１５のゲートには、トランジスタＭ１１のドレイン及びトランジスタＭ７のドレインが接続されている。トランジスタＭ９のドレインと、トランジスタＭ５のドレインは、トランジスタＭ７を介して接続されている。トランジスタＭ７のゲートは、遅延回路２１の入力側（信号線Φ１）と接続されている。また、トランジスタＭ５のソースは、入力トランジスタであるＭ１とＭ２のドレインと接続されている。そして、トランジスタＭ９のゲートとＭ５のゲートには、共通にトランジスタＭ１２のドレインが接続されている。
【００１８】
ランジスタＭ１４、Ｍ１６のゲートには、トランジスタＭ１２のドレイン及びトランジスタＭ８のドレインが接続されている。トランジスタＭ１０のドレインと、トランジスタＭ６のドレインは、トランジスタＭ８を介して接続されている。トランジスタＭ８のゲートは、遅延回路２１の入力側（信号線Φ１）と接続されている。また、トランジスタＭ６のソースは、入力トランジスタであるＭ３とＭ４のドレインと接続されている。そして、トランジスタＭ１０のゲートとＭ６のゲートには、共通にトランジスタＭ１１のドレインが接続されている。
【００１９】
なお、トランジスタＭ１〜Ｍ８、Ｍ１５，Ｍ１６はＮＭＯＳ型のトランジスタであり、トランジスタＭ９〜Ｍ１４はＰＭＯＳ型のトランジスタである。すなわち、図３のコンパレータ回路１００はＮチャネル入力である。
【００２０】
また、ＮＭＯＳのトランジスタＭ１５とＰＭＯＳのトランジスタＭ１３、及び、ＮＭＯＳのトランジスタＭ１６とＰＭＯＳのトランジスタＭ１４は、バッファ回路を形成する。
【００２１】
バッファ回路は、出力が１つだけの場合と２つの場合とで動作が異なる。出力が２つの場合、出力端子Ｏｕｔ１，２の両方に回路が接続されるので、２つのバッファ回路はそれぞれバッファとして動作する。出力が１つだけの場合、出力端子Ｏｕｔ１にのみ回路が接続され、トランジスタＭ９、Ｍ１０のドレイン側の負荷と、トランジスタＭ１６、Ｍ１４のドレイン側の負荷を等しくするため、トランジスタＭ１６、Ｍ１４を接続する。
【００２２】
トランジスタＭ９とＭ５を有するインバータＡと、トランジスタＭ１０とＭ６を有するインバータＢは、クロスカップル接続されている。インバータＡ，Ｂは、信号線Φ１及びΦ２の信号がＬｏｗの状態で、定常状態である（インバータＡ、Ｂの入出力の電位は電源電圧となっている。）。
【００２３】
また、トランジスタＭ１１とＭ１２のゲートには、信号線Φ２が共通に接続されている。トランジスタＭ１１とＭ１２は、信号線Φ２の信号がＬｏｗの状態で、ソースとドレインが導通し、信号線Φ２の信号がＨｉｇｈの状態で、ソースとドレインが導通しなくなる。トランジスタＭ１１とＭ１２は、クロスカップル接続されたインバータＡ，Ｂを動作させるスイッチとなる。
【００２４】
これに対し、信号線Φ１の信号がＬｏｗの状態の場合、トランジスタＭ７、Ｍ８はオフであり、トランジスタＭ７，Ｍ８のドレイン・ソース間に電流は流れない。したがって、入力トランジスタＭ１，Ｍ２，Ｍ３、Ｍ４が仮にオンになっても、トランジスタＭ７，Ｍ８にはＤＣ（直流）的な動作電流はほとんど流れない。
【００２５】
信号線Φ１の信号がＨｉｇｈ状態になった場合、トランジスタＭ７，Ｍ８がオンになり、電圧電流変換部Ｔ１，Ｔ２が動作可能となる。すなわち、電圧電流変換部Ｔ１，Ｔ２の出力がインバータＡ、Ｂに供給可能となる。
【００２６】
また、信号線Φ２の信号がＨｉｇｈ状態になった場合、トランジスタＭ１１，Ｍ１２がオフになる。この結果、トランジスタＭ５、Ｍ６のドレイン・ソース間に既に流れた電流に応じて、インバータＡ，Ｂは動作を開始し、Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６がオン・オフされる。
【００２７】
このように、本実施例のコンパレータ回路１００は、クロスカップルインバータがコンパレータ動作する際、信号線Φ１の信号がＨｉｇｈ状態になり（＝トランジスタＭ７、Ｍ８がオン）、信号線Φ２の信号がＨｉｇｈ状態になる（＝トランジスタＭ１１、Ｍ１２がオフ）。
【００２８】
続いて、電圧電流変換部Ｔ１，Ｔ２について説明する。信号線Φ１、Φ２の信号がＨｉｇｈ状態になった場合、本実施例の入力トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４は、３極管領域で動作する。３極間領域とは、ゲート・ソース間電圧にほぼ比例した電流が流れる領域（Vds < Vgs − Vthの領域）であり、非飽和領域とも呼ばれる。この３極間領域を利用することが、本実施例のコンパレータ回路１００の特徴との１つとなる。
【００２９】
３極管領域のトランジスタＭ１〜Ｍ４のドレイン電流Ｉｄｓは次式で近似的に表すことができると知られている。
【００３０】
【数１】
2011193423.tif 000003
ただし、ドレインIdsはＮＭＯＳのトランジスタＭ１〜Ｍ４に流れるドレイン電流、μ（ミュー）は電子の移動度、Coxは単位面積あたりのゲート容量、VgsはＮＭＯＳトランジスタのゲート・ソース間電圧、VthはＮＭＯＳの閾値電圧、VdsはＮＭＯＳトランジスタのドレイン・ソース間電圧、Wはゲート幅、Ｌはゲート長を意味する。
【００３１】
式(１)に示されるように、ドレイン電流Ｉdsはドレイン・ソース間電圧Vdsの線形関数となる。このため、ドレイン・ソース間の抵抗を線形抵抗とみなすことができ、式（１）からこの抵抗Ｒを次式により表すことができる。
【００３２】
【数２】
2011193423.tif 000004
したがって、図３のトランジスタＭ１〜Ｍ４を概念的に図４のように表すことができる。図４は、トランジスタＭ１〜Ｍ４を抵抗Ｒ１〜Ｒ４で表したコンパレータ回路１００の一例を示す。
【００３３】
図４では、トランジスタＭ１とＭ２が、２つの抵抗Ｒ１、Ｒ２が並列に接続された回路に置き換えられ、トランジスタＭ３とＭ４が、２つの抵抗Ｒ３、Ｒ４が並列に接続された回路に置き換えられている。式（２）の関係を利用すると、抵抗Ｒ１とＲ２の合成抵抗Ｒ１２、抵抗Ｒ３とＲ４の合成抵抗Ｒ３４、をそれぞれ次式で現すことができる。なお、式（２）のＶgsを、入力ＩＮ１〜４に印加される電圧ＩＮ１〜ＩＮ４で置き換えた。
【００３４】
【数３】
2011193423.tif 000005
ここで、合成抵抗Ｒ１２とＲ３４が同じ値であることを前提にすると、式（３）から式（４）を引いて、次式が得られる。
【００３５】
【数４】
2011193423.tif 000006
さらに、「ＩＮ１−ＩＮ４」を「ＩＮ３−ＩＮ２」で表すため、Ｌ１、Ｌ２、Ｌ３、Ｌ４のサイズが等しいとみなし、Ｗ１＝Ｗ４、Ｗ２＝Ｗ３とする。これにより、式（５）を変形し、コンパレータの閾値は次式で現すことができる。なお、さらにＷ１＝Ｗ２としてもよい。
【００３６】
【数５】
2011193423.tif 000007
この式（６）は、コンパレータ回路１００の入力ＩＮ１とＩＮ４の電圧の差と、Ｗ２／Ｗ１倍されたＩＮ３とＩＮ２の電圧の差が等しいことを表している。すなわち、式（６）の関係を満たす電圧を印加する場合、トランジスタＭ５とＭ６のソースに到達する電流値は同じとなることを表す。
【００３７】
ここで寄生容量の影響を説明する。上記のとおり、信号線Φ１の信号がＨｉｇｈ状態になると、トランジスタＭ７，Ｍ８がオンになり、入力端子に接続された４つのトランジスタＭ１、Ｍ２，Ｍ３，Ｍ４が動作を開始する。しかしながら、寄生容量の容量成分によって、トランジスタＭ５を流れる電流とトランジスタＭ６を流れる電流とでミスマッチ（不一致）が生じる。
【００３８】
すなわち、式（６）の関係を満たせば、トランジスタＭ５とＭ６のソースに到達する電流値は同じであるはずだが、寄生容量によりトランジスタＭ５とトランジスタＭ６を流れる電流が正確でなくなる。このことは、４つの入力ＩＮ１〜ＩＮ４に比較対象の電圧が印加された際の、比較の精度を低下させることを意味している。
【００３９】
そこで、本実施例では、遅延回路２１により信号線Φ１の信号がＨｉｇｈ状態になってから、信号線Φ２の信号がＨｉｇｈ状態になるまでの時間を調整する。こうすることで、トランジスタＭ５又はＭ６に寄生容量があっても、トランジスタＭ５を流れる電流とトランジスタＭ６を流れる電流とでミスマッチを低減できる。
【００４０】
式（６）の関係を満たす電圧を４つの入力ＩＮ１〜ＩＮ４に与え、コンパレータ回路１００をシミュレートした結果を説明する。説明のため、まず、信号線Φ１の信号と信号線Φ２の信号が同時にＨｉｇｈ状態となった場合を考える。
【００４１】
図５は、信号線Φ１とΦ２の信号が同タイミングでＨｉｇｈ状態となり、かつ、トランジスタＭ５のゲート・ドレイン間に寄生容量がない場合のシミュレーション結果の一例を示す図である。
【００４２】
図５の横軸は時間、縦軸は電流値であり、Ｉ１が図１のトランジスタＭ５に流れるドレイン電流を、Ｉ２がトランジスタＭ６に流れるドレイン電流をそれぞれ表す。寄生容量がないためトランジスタＭ５のドレイン電流とＭ６のドレイン電流に、ほとんど差がない。
【００４３】
図６は、信号線Φ１とΦ２の信号が同タイミングでＨｉｇｈ状態となり、かつ、トランジスタＭ５のゲート・ドレイン間に寄生容量がある場合のシミュレーション結果の一例を示す図である。
【００４４】
寄生容量のあるトランジスタＭ５のドレイン電流は、寄生容量に流れる分、大きくなっていることが分かる。トランジスタＭ５とＭ６のドレイン電流の差は、時間と共に小さくなるものではなく、バランスがくずれた状態のままラッチされる。ミスマッチが生じたままクロスカップル接続されたインバータＡ、Ｂが動作を開始してしまうと、結局それがコンパレータ回路１００の精度を落とす原因となってしまう。
【００４５】
そこで、本実施例のコンパレータ回路１００は、信号線Φ１とΦ２の信号が、Ｈｉｇｈ状態となるタイミングをわずかにずらす。
【００４６】
図７は、信号線Φ１とΦ２の信号が異なるタイミングでＨｉｇｈ状態となり、かつ、トランジスタＭ５のゲート・ドレイン間に寄生容量がある場合のシミュレーション結果の一例を示す図である。
【００４７】
信号線Φ１の信号がＨｉｇｈ状態になった瞬間も、信号線Φ２の信号がＨｉｇｈ状態でないため、クロスカップル接続されたインバータＡ，Ｂは動作していない。図７では、信号線Φ２の信号がＨｉｇｈ状態となるタイミングを、信号線Φ１に対しわずかに遅らせている。図７に示すように、信号線Φ２をＨｉｇｈにするタイミングを遅らせることによって、寄生容量によるミスマッチの影響を軽減できていることがわかる。
【００４８】
したがって、シミュレータにより、寄生容量を変えながら、ミスマッチの影響を軽減できる、信号線Φ２の信号をＨｉｇｈ状態とするタイミングを求めておくことができる。例えば、レイアウト上のミスマッチにより寄生成分を反映させたポストレイアウトシミュレーションにおいても、信号線Φ２の信号がＨｉｇｈ状態となる相対的なタイミングを調整することで、精度の低下が生じることがない。
【００４９】
また、より具体的に、例えばパイプライン型のアナログ/デジタル変換などで、「IN1-IN4」と「1/4(IN3-IN2)」を比較するコンパレータ回路１００が必要な場合があるとすると、式（６）においてＷ２とＷ１の比を４:１とすればよい。
【００５０】
こうすることで、「INP-INM」と「1/4（VRT-VRB)）の比較、又は、「INP-INM」と「-1/4(VRT-VRB)」の比較をすることができる、１．５bit動作可能なコンパレータ群を生成することができる。
【００５１】
以上のように、本実施例のコンパレータ回路１００によれば、小型で低消費電力でありながら、レイアウト上の寄生成分を抽出したポストレイアウトシュミュレーションにおいて、精度のよいコンパレータ回路１００を提供できる。
【実施例２】
【００５２】
図８は、本実施例のコンパレータ回路１００の回路図の一例を示す。図８において図４と同一部には同一の符号を付し、その説明は省略する。図８では、信号線Φ１によりオンにされるトランジスタＭ７，Ｍ８が、インバータＡ、Ｂの外部に配置されている。
【００５３】
インバータＡ，Ｂの動作は実施例１と同様である。すなわち、信号線Φ１がＨｉｇｈ状態となるだけではインバータＡ，Ｂは動作せず、信号線Φ２がＨｉｇｈ状態になることで、インバータＡ，Ｂが動作を開始する。
【００５４】
したがって、信号線Φ２をＨｉｇｈにするタイミングを遅らせることによって、トランジスタＭ５，Ｍ６の寄生容量によるミスマッチの影響を軽減できる。
【実施例３】
【００５５】
実施例１では、Ｎch（チャネル）入力のコンパレータ回路１００を図示した。これは、ホールの移動度は電子の移動度の１／２〜１／４のため、面積効率が良いためである。
【００５６】
しかしながら、入力のコモンレベルによってはＰch入力の構成によってもコンパレータ回路１００を同様に実装することができる。
【００５７】
図９は、Ｐch入力のコンパレータ回路１００の構成図の一例を示す。図１と比較して、トランジスタＭ１〜Ｍ８、Ｍ１５，Ｍ１６がＰＭＯＳ型のトランジスタに、トランジスタＭ９〜Ｍ１４がＮＭＯＳ型のトランジスタに、それぞれに置き換えられている。また、この結果、電流の向きも逆になっている。
【符号の説明】
【００５８】
Ｍ１〜Ｍ１６      トランジスタ
Ａ，Ｂ            インバータ
Φ１，Φ２        信号線
ＩＮ１〜４        入力端子
Ｏｕｔ１，２      出力端子
Ｔ１，Ｔ２        電圧電流変換部
２１              遅延回路
【先行技術文献】
【特許文献】
【００５９】
【特許文献１】米国特許第５２７２３９５号
【図１】
2011193423.tif 000008
【図２】
2011193423.tif 000009
【図３】
2011193423.tif 000010
【図４】
2011193423.tif 000011
【図５】
2011193423.tif 000012
【図６】
2011193423.tif 000013
【図７】
2011193423.tif 000014
【図８】
2011193423.tif 000015
【図９】
2011193423.tif 000016