(57)【要約】【課題】データ線のバス幅を低減した半導体記憶装置を提供する。【解決手段】メモリセルアレイと、該メモリセルアレイから読み出されたデータがメインデータ線ＭＤＱを介して入力されるデータアンプ１と、データアンプ１から出力データ選択回路２を経て出力されたデータがデータ線３を介して入力されるＤＤＲ回路４と、ＤＤＲ回路４から出力されたデータが入力されるデータ出力回路５とを有し、メインデータ線ＭＤＱ、データ線３及びＤＤＲ回路４の出力線は、メモリセルアレイ側からデータ出力回路５側に向かってバス幅が段階的に減少しており、出力データ選択回路２及びＤＤＲ回路４は、入力されたデータを、２分割し、分割したデータを時分割して入力時の２倍の周波数で出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイと、該メモリセルアレイから読み出されたデータが第１の内部バスを介して入力される第１の選択回路と、前記第１の選択回路から出力されたデータが第２の内部バスを介して入力される第２の選択回路と、前記第２の選択回路から出力されたデータが第３の内部バスを介して入力されるデータ出力回路とを有し、前記データ出力回路から外部バスへデータを出力する半導体記憶装置であって、
前記第１の内部バス、前記第２の内部バス及び前記第３の内部バスは、前記メモリセルアレイ側から前記データ出力回路側に向かってバス幅が段階的に減少しており、
前記第１の選択回路及び前記第２の選択回路は、前記第１又は第２の内部バスを介して入力されたデータを、入出力でのバス幅の減少の割合に応じて分割し、該分割したデータを時分割して前記第２又は第３の内部バスへ出力することを特徴とする半導体記憶装置。
【請求項２】
前記第２の選択回路は、前記第２の内部バスを介して伝送されてきたデータを、前記第２の内部バスのバス幅から前記第３の内部バスのバス幅へのバス幅の減少の割合に応じて分割する選択回路と、該分割されたデータを格納するＦＩＦＯとを有し、
前記ＦＩＦＯに格納されたデータを、前記第２の内部バスにおける伝送周波数に前記選択回路における分割数を乗じた周波数で前記第３の内部バスへ時分割して出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第１の選択回路は、前記第１の内部バスを介して入力されたデータを時分割する時分割手段を有し、
前記第１の内部バスを介して入力されたデータを、前記時分割手段によって前記第１の内部バスのバス幅から前記第２の内部バスのバス幅へのバス幅の減少の割合に応じて時分割し、該時分割したデータを、前記時分割手段における時分割数倍した周波数で前記第２の内部バスへ出力することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記第１の選択回路は、前記第１の内部バスを介して入力されたデータの一部を選択する選択手段を有し、
前記第１の内部バスを介して二つ重複して入力された前記第２の内部バスのバス幅と同じビット数のデータを、重複しないように前記選択手段によって選択し、該選択したデータを前記メモリセルアレイからの読み出し周波数と同一の周波数で前記第２の内部バスへ出力することを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項５】
前記第２の内部バスのバス幅は前記第１の内部バスのバス幅の２分の１であり、前記第３の内部バスのバス幅は前記第２の内部バスのバス幅の２分の１であることを特徴とする請求項１から４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記第１の選択回路は、前記第２の内部バスへ出力するデータの時分割の順序を選択する手段を有することを特徴とする請求項１から５のいずれか１項記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイは、通常セルと、該通常セルの代わりに前記第１の内部バスへデータを出力可能なスペアセルと、前記通常のセルから前記第１の内部バスへデータを出力するか前記スペアセルから前記第１の内部バスへデータを出力するかを切り換える手段と
を備えることを特徴とする請求項１から６のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来、ＤＤＲ（Double Data Rate）インタフェースを採用し、メモリセルアレイからメインデータ線（ＭＤＱ）を介してデータアンプへデータを読み出し、データアンプからデータ線（ＲＷＤ）を介してデータ出力回路側へデータを転送するメモリにおいては、データ線のバス幅が大きいことがチップ面積の縮小を阻害する原因の一つとなっている。
【０００３】
従来の動作方式では、一回のreadコマンドによってメモリセルアレイから読み出されるビット数と、データ線のバス幅とが同一である回路構成を用いていた。すなわち、従来方式では、出力順の遅いデータと早いデータとをメモリセルアレイからメインデータ線を介して並列に読み出し、並列のままデータ線を介してデータ出力回路側へ転送するため、メインデータ線のバス幅とデータ線のバス幅とが同じであった。
【０００４】
このような回路構成では、プリフェッチ数が増大するのに伴ってデータ線のバス幅も増加するため、この問題は、ＤＤＲ２、ＤＤＲ３と世代が進むにつれ顕著となる。
【０００５】
特許文献１には、バス幅の大きな内部データバスによって伝送されたデータを分割し、分割したデータを外部データバスへ出力する半導体装置が開示されている。また、特許文献２には、メモリの出力データバスを分割し、分割されたデータを選択して出力するデータセレクタを備え、出力データバスを部分的に使用可能としたメモリ制御装置が開示されている。
【０００６】
しかしながら、特許文献１に記載の発明は、半導体装置の外部データバスのバス幅を内部データバスのバス幅と比較して小さくできるものの、内部データバスのバス幅を低減することはできない。また、特許文献２に記載の発明は、メモリの出力データバスを部分的に使用可能とするにすぎず、メモリの内部バスのバス幅を低減するものではない。すなわち、特許文献１、２は、半導体装置の内部バスの一部であるデータ線のバス幅を低減することについて何の開示もされておらず、プリフェッチ数の増大に伴うデータ線のバス幅の増大という問題を解決できない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３０８６９４号公報
【特許文献２】特開２０００−１０８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、係る問題に鑑みてなされたものであり、データ線のバス幅を低減した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、メモリセルアレイと、該メモリセルアレイから読み出されたデータが第１の内部バスを介して入力される第１の選択回路と、第１の選択回路から出力されたデータが第２の内部バスを介して入力される第２の選択回路と、第２の選択回路から出力されたデータが第３の内部バスを介して入力されるデータ出力回路とを有し、データ出力回路から外部バスへデータを出力する半導体記憶装置であって、第１の内部バス、第２の内部バス及び第３の内部バスは、メモリセルアレイ側からデータ出力回路側に向かってバス幅が段階的に減少しており、第１の選択回路及び第２の選択回路は、第１又は第２の内部バスを介して入力されたデータを、入出力でのバス幅の減少の割合に応じて分割し、該分割したデータを時分割して第２又は第３の内部バスへ出力することを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体記憶装置のデータ線のバス幅を低減し、チップ面積を縮小できるという効果を奏する。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施の形態にかかる半導体記憶装置の構成を示す図。
【図２】図２は、第１の実施の形態に係る半導体装置の動作波形の一例を示す図。
【図３】図３は、開始アドレスを“００”とした場合と“０１”とした場合との動作波形の違いを示す図。
【図４】図４は、バースト長ＢＬ＝８で動作させた場合の動作波形を示す図。
【図５】図５は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示す図。
【図６】図６は、第２の実施の形態に係る半導体装置の動作波形の一例を示す図。
【図７】図７は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示す図。
【図８】図８は、第３の実施の形態に係る半導体装置の動作波形の一例を示す図。
【図９】図９は、メモリセルアレイからのデータをデータ線上でパラレルに伝送する従来の半導体記憶装置の構成を示す図。
【図１０】図１０は、メモリセルアレイからのデータをデータ線上でパラレルに伝送する従来の半導体記憶装置の動作波形を示す図。
【発明を実施するための形態】
【００１２】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体記憶装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体記憶装置の構成を示す図である。本実施の形態に係る半導体記憶装置は、不図示のメモリセルアレイ、データアンプ１（１ａ〜１ｄ）、出力データ選択回路２、データ線３（３ａ、３ｂ）、ＤＤＲ回路４及びデータ出力回路５を有する。
【００１４】
データアンプ１は、メモリセルアレイから読み出したデータを増幅して出力する。ここで、データアンプ１ａ〜１ｄには、“００”、“０１”、“１０”、“１１”のアドレスが割り当てられている。出力データ選択回路２は、データアンプ１ａ〜１ｄのいずれのデータをデータ線３へ出力するかを選択する。ここで、制御信号Ｓ０に応じて“００”又は“１０”に対応するデータアンプ１ａ又は１ｃのデータがデータ線３ａへ出力され、制御信号Ｓ１に応じて“０１”又は“１１”に対応するデータアンプ１ｂ又は１ｄのデータがデータ線３ｂへ出力されるものとする。なお、制御信号Ｓ０、Ｓ１のＯＮ・ＯＦＦ周波数（換言すると、データ線３の動作周波数）は、メモリセルアレイの動作周波数の２倍である。ＤＤＲ回路４は、ＤＤＲ２でのデータ転送を実現するための回路であり、選択回路４ａとＦＩＦＯ４ｂとを備えている。選択回路４ａは、データ線３を介してデータアンプ１から転送されてきた６４ビットのデータを、前半と後半とに分けてＦＩＦＯ４ｂへ出力する。ＦＩＦＯ４ｂは、＃０〜＃３の四つの領域に分割されており、選択回路４ａによって１６ビットずつに分割されて各領域に入力されたデータを、データ線３の倍の周波数（メモリセルアレイの動作周波数の４倍の周波数）でデータ出力回路５へ出力する。
【００１５】
本実施の形態に係る半導体記憶装置の動作について説明する。図２は、第１の実施の形態にかかる半導体記憶装置の動作波形の一例を示す図である。ここで、クロック信号ＣＫは、データ線３の動作クロックであり、制御信号Ｓ０、Ｓ１と同じ周波数である。したがって、クロック信号ＣＫを基準として表せば、メモリセルアレイからデータアンプ１へのデータの１回の読み出しには２クロック、ＦＩＦＯ４ｂからデータ出力回路５への１回のデータの出力には１／２クロックの時間を要する。図２において、ＣＫ（実線）はクロック信号、／ＣＫ（破線）は反クロック、ＣＭＤはコマンド、ＭＤＱはメインデータ線を介したデータアンプ１へのデータの読み出し、ＲＷＤはデータ線３ａ、３ｂによるデータの伝送、ＤＱはデータ出力回路５からのデータの出力を表している。なお、ここで示す動作波形は、レイテンシ（CAS Latency）ＣＬ＝６の場合の動作波形であるが、これはあくまでも一例である。
【００１６】
あるタイミングでのクロック信号ＣＫの立ち上がりに同期してreadコマンドがメモリコントローラへ入力される。これに応じて、メモリセルアレイから各データアンプ１ａ〜１ｄへ各々１６ビットのデータが並列に読み出される。各データアンプ１ａ〜１ｄにデータが読み出される際、出力データ選択回路２には、“００”を示す制御信号Ｓ０と、“０１”を示す制御信号Ｓ１とが入力され、“００”に対応するデータアンプ１ａのデータがデータ線３ａへ、“０１”に対応するデータアンプ１ｂのデータがデータ線３ｂへ出力される。
【００１７】
選択回路４ａは、データ線３ａ、３ｂを介して入力された各１６ビットのデータのうち、“００”に対応するデータアンプ１ａからのデータをＦＩＦＯ４ｂの＃０の領域に、“０１”に対応するデータアンプ１ｂからのデータをＦＩＦＯ４ｂの＃１の領域に出力する。ＦＩＦＯ４ｂに入力された各データは、入力順と同じ順番かつ倍の周波数でデータ出力回路５へ出力される。すなわち、readコマンドの６サイクル後のクロック信号ＣＫに同期してデータ出力回路５からデータが出力されるようにクロック信号の立ち上がりに応じてＦＩＦＯ４ｂの＃０の領域から、立ち下りに応じてＦＩＦＯ４ｂの＃１の領域からそれぞれ１６ビットのデータがデータ出力回路５へ出力され、データ出力回路５からは各々１６ビットのデータがシリアルに外部バスへ出力される。
【００１８】
これと並行して、出力データ選択回路２には“１０”を示す制御信号Ｓ０と、“１１”を示す制御信号Ｓ１とが入力され、“１０”に対応するデータアンプ１ｃのデータがデータ線３ａへ、“１１”に対応するデータアンプ１ｄのデータがデータ線３ｂへ出力される。
選択回路４ａは、データ線３ａ、３ｂを介して入力された各１６ビットのデータのうち、“１０”に対応するデータアンプ１ｃからのデータをＦＩＦＯ４ｂの＃２の領域に、“１１”に対応するデータアンプ１ｄからのデータをＦＩＦＯ４ｂの＃３の領域に出力する。ＦＩＦＯ４ｂに入力された各データは、さらに次のクロック信号に同期して、入力順と同じ順番でデータ出力回路５へ出力される。すなわち、readコマンドの７サイクル後のクロック信号ＣＫに同期してデータ出力回路５からデータが出力されるように、クロック信号の立ち上がりに応じてＦＩＦＯ４ｂの＃２の領域から、立ち下りに応じてＦＩＦＯ４ｂの＃３の領域からそれぞれ１６ビットのデータがデータ出力回路５へ出力され、データ出力回路５からは各々１６ビットのデータがシリアルに外部バスへ出力される。
【００１９】
このように本実施の形態に係る半導体記憶装置は、データアンプ１から出力データを伝送するデータ線３のビット幅がメモリセルアレイからのデータ入力線のビット幅の半分で良いため、チップ面積の縮小を図れる。すなわち、メモリセルアレイからの出力（データアンプ１ａ〜１ｄへの入力）、出力データ選択回路２の出力、ＤＤＲ回路４の出力が、６４ビット→３２ビット→１６ビットと段階的に減少するため、内部バスのバス幅の削減が可能である。また、同期信号などをデータとは別に伝送する必要はなく、バス幅を効率よく減らすことが可能である。
【００２０】
本実施の形態においては、メモリセルアレイから読み出されたデータがデータ線３上でパラレルに伝送されない（すなわち、一部のデータが遅延する）こととなるが、ＤＤＲ２転送あれば、いずれにしてもデータ出力回路５からの出力はシリアル化されるため、ＦＩＦＯ４ｂに入力する前の段階でデータがシリアル化されても問題は生じない。比較のために、図９にメモリセルアレイからのデータをデータ線上でパラレルに伝送する従来の半導体記憶装置の構成を示す。図１０に、メモリセルアレイからのデータをデータ線上でパラレルに伝送する従来の半導体記憶装置の動作波形を示す。図示するようにメモリセルアレイからのデータをデータ線１３上でパラレルに伝送する場合でも、ＤＤＲ２転送あれば、最終的にはデータ出力回路１５からの出力はシリアル化される。したがって、本実施の形態に半導体記憶装置のデータ線３上での一部のデータの遅延は、何ら問題とならない。
【００２１】
なお、制御信号Ｓ０、Ｓ１で開始アドレスを指定するとともにシーケンシャル動作／インタリーブ動作を指定することにより、データ出力回路５から出力されるデータの順序を並び替えることも可能である。図３は、開始アドレスを“００”とした場合と、開始アドレスを“０１”した場合との動作波形の違いを示している。なお、開始アドレスが“００”の場合は、シーケンシャル動作／インタリーブ動作のどちらを指定してもデータの出力順が同じであるのに対し、開始アドレスが“０１”の場合には、シーケンシャル動作を指定した場合とインタリーブ動作を指定した場合とでデータの出力順が異なるため、これらを分けて示している。図３に示すデータの出力順は、ＤＤＲインタフェースにおけるバースト長ＢＬ＝４でのシーケンシャル動作及びインタリーブ動作でのデータ出力順と一致している。
すなわち、本実施の形態に係る半導体記憶装置は、ＤＤＲインタフェース採用時に要求されるシーケンシャル／インタリーブ動作に対応可能である。
【００２２】
また、本実施の形態に係る半導体記憶装置は、バースト長ＢＬ＝８で動作させることも可能である。バースト長ＢＬ＝８で動作させる場合には、図２、図３において説明したバースト長ＢＬ＝４での動作を、アドレスを変えて２回連続で行う。
バースト長ＢＬ＝８の場合の動作波形の一例を図４に示す。バースト長ＢＬ＝８の場合には、１回のreadコマンドでメモリセルアレイから６４ビットのデータが２回読み出されるため、データ線３で伝送されるデータは合計１２８ビットとなる。このため、制御信号Ｓ０、Ｓ１も４回ずつパルスが立ち、３２ビットのデータが４回連続してデータ線３に出力される。
【００２３】
この場合、ＦＩＦＯ４ｂの＃０〜＃３の各領域には、データが２回ずつ保持され、データ出力回路５へは１６ビットのデータが８回連続して出力される。ＦＩＦＯ４ｂの各領域に２回目にデータを保持する際には、１回目のデータが既にデータ出力回路５へ出力されているため、十分な数のＦＩＦＯを備えていれば、データの遅延や消失といった問題は発生しない。したがって、本実施の形態に係る半導体記憶装置は、バースト長ＢＬ＝４、８の両方に対応可能である。なお、アドレスを変更しながら同様の動作を３回以上繰り返すことで、バースト長ＢＬ＝４ｎ（ｎは３以上の整数）で動作させることも可能である。
【００２４】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る半導体記憶装置の構成を示す図である。本実施の形態に係る半導体記憶装置は、第１の実施の形態とほぼ同様の構成であるが、データアンプ１はスペアセルからデータを読み出し可能となっている。データアンプ１ａ、１ｂへのデータ入力線のうちの各１本は、スペアセルからの読み出し用に切り換えられている。
【００２５】
ここで、データアンプ１ａ〜１ｄが各々備える計１６本のデータ入力線に＜０＞〜＜１５＞の番号を付して区別する。そして、データアンプ１ａの１６本のデータ入力線＜０＞〜＜１５＞のうちの＜０＞と、データアンプ１ｂの１６本のデータ入力線＜０＞〜＜１５＞のうちの＜０＞とがスペアセルからの読み出し用に切り換えられているとする。なお、スペアセルからの読み出し用への切り換えは、ヒューズＲＯＭなどのプログラマブルＲＯＭに不良セル情報を書き込むことによって行われる。また、データ線３ａは、ＲＷＤ＜０＞〜＜１５＞の１６本、データ線３ｂは、ＲＷＤ＜１６＞〜＜３１＞の１６本で構成されるものとする。
【００２６】
図６は、第２の実施の形態にかかる半導体記憶装置の動作波形の一例を示す図である。図６において、ＳＭＤＱ００、０１は、データアンプ１ａ、１ｂのデータ入力線の一部を切り換えることによってスペアセルから入力される信号である。これ以外の信号については図２と同様である。最初にデータアンプ１からデータ線３へデータが出力される際は、“００”に対応するデータアンプ１ａからのデータのうち、スペアセルから読み出されたデータは、データ線３ａのＲＷＤ＜０＞によって伝送され、通常セルから読み出されたデータはデータ線３ａのＲＷＤ＜１＞〜＜１５＞によって伝送される。同様に、“０１”に対応するデータアンプ１ｂからのデータは、スペアセルから読み出されたデータはデータ線３ｂのＲＷＤ＜１６＞によって伝送され、通常セルから読み出されたデータはデータ線３ｂのＲＷＤ＜１７＞〜＜３１＞によって伝送される。
【００２７】
２回目にデータアンプ１からデータ線３へデータが出力される際は、“１０”に対応するデータアンプ１ｃからのデータは、データ線３ａのＲＷＤ＜０＞〜＜１５＞によって伝送され、“１１”に対応するデータアンプ１ｄからのデータは、データ線３ｂのＲＷＤ＜１６＞〜＜３１＞によって伝送される。
【００２８】
３回目にデータアンプ１からデータ線３へデータが出力される際は、“００”に対応するデータアンプ１ａからのデータのうち、スペアセルから読み出されたデータはデータ線３ａのＲＷＤ＜０＞によって伝送され、通常セルから読み出されたデータはデータ線３ａのＲＷＤ＜１＞〜＜１５＞によって伝送される。同様に、“０１”に対応するデータアンプ１ｂからのデータは、スペアセルから読み出されたデータはデータ線３ｂのＲＷＤ＜１６＞によって伝送され、通常セルから読み出されたデータはデータ線３ｂのＲＷＤ＜１７＞〜＜３１＞によって伝送される。
【００２９】
４回目にデータアンプ１からデータ線３へデータが出力される際は、“１０”に対応するデータアンプ１ｃからのデータは、データ線３ａのＲＷＤ＜０＞〜＜１５＞によって伝送され、“１１”に対応するデータアンプ１ｄからのデータは、データ線３ｂのＲＷＤ＜１６＞〜＜３１＞によって伝送される。
【００３０】
図６から明らかなように、データ出力回路５からの出力は、スペアセルから読み出したデータを含む場合であっても、全てのデータを通常セルから読み出した場合と同様である。
【００３１】
このように、本実施の形態に係る半導体記憶装置は、スペアセルからのデータの読み出しに対応可能である。したがって、一部のメモリセルに不良があってもスペアセルで置き換えて正常に動作させることが可能であり、記憶装置としての歩留まりの向上を実現できる。
【００３２】
（第３の実施の形態）
図７は、本発明の第３の実施の形態に係る半導体記憶装置の構成を示す図である。図８は、第３の実施の形態にかかる半導体記憶装置の動作波形の一例を示す図である。本実施の形態に係る半導体記憶装置は、第１の実施の形態とほぼ同様の構成であるが、１回のreadコマンドに応じてデータアンプ１へ読み出されるデータの数は３２ビットであり、１６ビットずつがデータアンプ１ａ、１ｃとデータアンプ１ｂ、１ｄとに入力される。ここで、データアンプ１ａ、１ｃには“０”、１ｂ、１ｄには“１”のアドレスが割り当てられている。また、制御信号Ｓ０はＶＳＳに固定されており、出力データ選択回路２は、制御信号Ｓ１のみに基づいてデータを選択する。出力データ選択回路２から出力される各１６ビットのデータは、データ線３ａ、３ｂによって１度にパラレルに転送される。
【００３３】
なお、データ線３の動作クロックであるクロック信号ＣＫの周波数はデータアンプ１へのデータの読み出しの周波数（メモリセルアレイの動作周波数）と同じとなっている。
【００３４】
選択回路４ａは、データ線３ａ、３ｂを介して入力された各１６ビットのデータのうち、“０”に対応するデータアンプ１ａからのデータをＦＩＦＯ４ｂの＃０の領域に、“１”に対応するデータアンプ１ｂからのデータをＦＩＦＯ４ｂの＃１の領域に出力する。ＦＩＦＯ４ｂに入力された各データは、次のクロック信号に同期して、入力順と同じ順番でデータ出力回路５へ出力される。すなわち、次のクロック信号ＣＫの立ち上がりに応じてＦＩＦＯ４ｂの＃０の領域から、立ち下りに応じてＦＩＦＯ４ｂの＃１の領域からそれぞれ１６ビットのデータがデータ出力回路５へ出力され、データ出力回路５からは各々１６ビットのデータがシリアルに外部バスへ出力される。
【００３５】
本実施の形態においても、メモリセルアレイから読み出されたデータがデータ線３上でパラレルに伝送されない（すなわち、一部のデータが遅延する）こととなるが、ＤＤＲ転送であれば、いずれにしてもデータ出力回路５からの出力はシリアル化されるため、ＦＩＦＯ４ｂに入力する前の段階でデータがシリアル化されても問題は生じない。また、回路構成そのものは第１の実施の形態と同様であるため、１回のreadコマンドに応じてデータアンプ１へ読み出されるデータの数を６４ビットか３２ビットかを切換可能とすることでＤＤＲ２との互換性を持たせることが可能である。
【００３６】
このように、本実施の形態に係る半導体記憶装置は、メモリセルアレイからＤＤＲ転送でのデータの読み出しが可能である。
【００３７】
上記各実施の形態は本発明の実施の一例であり、本発明はこれらに限定されることはない。
例えば、上記各実施の形態においては、データアンプ１ａ〜１ｄの出力、出力データ選択回路２の出力、ＤＤＲ回路４の出力のそれぞれのビット幅が、６４ビット→３２ビット→１６ビットと２段階に半分ずつに減少する構成を例としたが、バス幅の減少が２分の１に限定されることはない。また、各段でのバス幅の減少割合が同じである必要はなく、９６ビット→３２ビット→１６ビットのような割合で減少しても良い。
このように、本発明は様々な変形が可能である。
【符号の説明】
【００３８】
１  データアンプ、２  出力データ選択回路、３  データ線、４  ＤＤＲ回路、４ａ  選択回路、４ｂ  ＦＩＦＯ、５  データ出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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