(57)【要約】【課題】非選択セルへの誤書き込みを抑制しつつ、センスアンプを共有するチェインのプレート線を共有化する。【解決手段】チェインＣＨ１〜ＣＨ４の一端のメモリセルは、選択トランジスタＴＢ１〜ＴＢ４をそれぞれ介してビット線ＢＬ１〜ＢＬ４にそれぞれ接続し、チェインＣＨ１〜ＣＨ４の他端のメモリセルは、プレート線ＰＬに共通に接続し、マルチプレクサ２−１は、４本のビット線ＢＬ１〜ＢＬ４のうちのいずれか１本をセンスアンプ３−１の一方の入力端子に接続し、４本のビット線ＢＬ１〜ＢＬ４のうちの他のいずれか１本をセンスアンプ３−１の他方の入力端子に接続する。【選択図】      図３
2011154763.tif 000002
【特許請求の範囲】
【請求項１】
１個のセルトランジスタと１個のセルキャパシタとが並列接続されたメモリセルがＮ（Ｎは２以上の整数）個分だけ直列接続され、一端のメモリセルに選択トランジスタが接続された第１のチェインと、
前記第１のチェインと同様に構成され、前記第１のチェインとワード線を共有する第２のチェインと、
前記第１のチェインの選択トランジスタに接続された第１のビット線と、
前記第２のチェインの選択トランジスタに接続された第２のビット線と、
前記第１のチェインの他端のメモリセルおよび前記第２のチェインの他端のメモリセルに共通に接続されたプレート線と、
前記第１のビット線と前記第２のビット線とをセンスアンプの一方の入力端子に接続するマルチプレクサと、
前記第１のビット線または前記第２のビット線が前記センスアンプの一方の入力端子に接続されるタイミングを制御するタイミング制御回路とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のチェインと同様に構成され、前記第１のチェインとワード線を共有する第３のチェインと、
前記第１のチェインと同様に構成され、前記第１のチェインとワード線を共有する第４のチェインと、
前記第３のチェインの選択トランジスタに接続された第３のビット線と、
前記第４のチェインの選択トランジスタに接続された第４のビット線とをさらに備え、
前記第３のチェインの他端のメモリセルおよび前記第４のチェインの他端のメモリセルは前記プレート線に共通に接続され、
前記第３のビット線と前記第４のビット線とは前記マルチプレクサを介して前記センスアンプの他方の入力端子に接続され、
前記タイミング制御回路は、前記第１のビット線または前記第２のビット線が前記センスアンプの一方の入力端子に接続されるタイミングを制御し、前記第３のビット線または前記第４のビット線が前記センスアンプの他方の入力端子に接続されるタイミングを制御することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のチェインの選択トランジスタと前記第３のチェインの選択トランジスタとは同時にオンされ、前記第２のチェインの選択トランジスタと前記第４のチェインの選択トランジスタとは同時にオンされることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記マルチプレクサは、前記第１のビット線を前記センスアンプの一方の入力端子に接続させる場合は、前記第２のビット線を前記センスアンプの一方の入力端子から遮断し、前記第３のビット線を前記センスアンプの他方の入力端子に接続させる場合は、前記第４のビット線を前記センスアンプの他方の入力端子から遮断し、
前記第１のビット線が前記センスアンプの一方の入力端子に接続され、前記第３のビット線が前記センスアンプの他方の入力端子に接続される場合、前記第１のチェインの選択トランジスタおよび前記第３のチェインの選択トランジスタはオンし、前記第２のチェインの選択トランジスタおよび前記第４のチェインの選択トランジスタはオフすることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のチェインの選択トランジスタと前記第２のチェインの選択トランジスタとは同時にオンされ、前記第３のチェインの選択トランジスタと前記第４のチェインの選択トランジスタとは同時にオンされることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記マルチプレクサは、前記第１のビット線を前記センスアンプの一方の入力端子に接続させる場合は、前記第２のビット線を前記センスアンプの一方の入力端子から遮断し、前記第３のビット線を前記センスアンプの他方の入力端子に接続させる場合は、前記第４のビット線を前記センスアンプの他方の入力端子から遮断し、
前記第１のビット線が前記センスアンプの一方の入力端子に接続され、前記センスアンプの他方の入力端子にリファレンス電圧が与えられる場合、前記第１のチェインの選択トランジスタおよび前記第２のチェインの選択トランジスタはオンし、前記第３のチェインの選択トランジスタおよび前記第４のチェインの選択トランジスタはオフすることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、２対のビット線対がマルチプレクサを介して１個のセンスアンプに接続されるＦｅＲＡＭ（Ｑｕａｄ  Ｂｉｔｌｉｎｅ  Ａｒｃｈｉｔｅｃｔｕｒｅ）に適用して好適なものである。
【背景技術】
【０００２】
ＦｅＲＡＭでは、メモリセルをチェイン構造化することで高集積化を図ったものがある。このチェイン構造では、１個のセルトランジスタと１個のセルキャパシタを並列接続することでメモリセルが構成され、このメモリセルがＮ（Ｎは２以上の整数）個分だけ直列接続されることでチェイン化される。そして、相補関係にある１対のビット線ごとにセンスアンプが設けられている（特許文献１）。
【０００３】
ただし、相補関係にある１対のビット線ごとにセンスアンプを設けると、コア部の面積の増大を招くことから、マルチプレクサを介して２対のビット線対を１個のセンスアンプに接続する方法が提案されている。
【０００４】
この際に、異なるビット線に繋がっているメモリセルに選択的にプレート線電位を印加できるようにするため、センスアンプを共有するチェインごとに異なるプレート線が用意されている。このようにすると、メモリセルに選択的にプレート線電位を印加できることができ、非選択セルへの誤書き込みなどの問題が発生しないという利点がある。
【０００５】
しかしながら、センスアンプを共有するチェインごとに異なるプレート線を用意する方法では、プレート線の配線幅を狭くして、配線のために必要な面積を小さくし、他の配線と配線層を共有したり、プレート線の配線のために新たに配線層を追加してプレート線配線が形成できるようにするなどの工夫が必要になる。
【０００６】
ここで、他の配線と配線層を共有する場合には、プレート線の最小線幅が制限となって、セルアレイのサイズが小さくならないという問題がある。また、仮にプレート線の幅を小さくして、プレート線幅がセルアレイのサイズの制限要因にならないようにすることができたとしても、プレート線の幅を狭くしたことによるプレート線抵抗増加が原因となり、セルの動作が遅くなるという問題がある。また、配線層を追加した場合には、追加した配線層の分だけ製造コストが上昇するという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−２７０７８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、非選択セルへの誤書き込みを抑制しつつ、センスアンプを共有するチェインのプレート線を共有化することが可能な不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、１個のセルトランジスタと１個のセルキャパシタとが並列接続されたメモリセルがＮ（Ｎは２以上の整数）個分だけ直列接続され、一端のメモリセルに選択トランジスタが接続された第１のチェインと、前記第１のチェインと同様に構成され、前記第１のチェインとワード線を共有する第２のチェインと、前記第１のチェインの選択トランジスタに接続された第１のビット線と、前記第２のチェインの選択トランジスタに接続された第２のビット線と、前記第１のチェインの他端のメモリセルおよび前記第２のチェインの他端のメモリセルに共通に接続されたプレート線と、前記第１のビット線と前記第２のビット線とをセンスアンプの一方の入力端子に接続するマルチプレクサと、前記第１のビット線または前記第２のビット線が前記センスアンプの一方の入力端子に接続されるタイミングを制御するタイミング制御回路とを備えることを特徴とする不揮発性半導体記憶装置を提供する。
【発明の効果】
【００１０】
本発明によれば、非選択セルへの誤書き込みを抑制しつつ、センスアンプを共有するチェインのプレート線を共有化することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図２】図２は、図１のメモリセルアレイ１におけるチェインＣＨの配置状態を示すブロック図である。
【図３】図３は、図２のチェインＣＨを４個分だけ抜き出した時の概略構成を示す等価回路図である。
【図４】図４は、選択セルの書き込みおよび読み出し時に非選択セルにかかる電位差を説明する等価回路図である。
【図５】図５は、本発明の第２実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイおよびマルチプレクサの概略構成を示す等価回路図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
図１において、この不揮発性半導体記憶装置には、メモリセルがマトリクス状に配置されたメモリセルアレイ１、１個のセンスアンプを２対のビット線対に共有させるマルチプレクサ２、メモリセルに記憶されたデータの検出を行うセンスアンプ３、カラム方向のメモリセルの選択を行うカラム系制御回路４、アドレスＡＤに従ってロウ方向のメモリセルの選択を行うロウ系制御回路５、メモリセルの読み出しおよび書き込み時にプレート線電位を制御するプレート線制御回路６、メモリセルの読み出しおよび書き込みのタイミングを制御するタイミング制御回路７が設けられている。
【００１４】
ここで、メモリセルアレイ１では、１個のセルトランジスタと１個のセルキャパシタとを並列接続することで１個のメモリセルを構成することができる。そして、このメモリセルをＮ（Ｎは２以上の整数）個分だけ直列接続し、一端のメモリセルに選択トランジスタを接続することでチェイン構造化することができる。なお、このセルキャパシタとして強誘電体キャパシタを用いることでＦｅＲＡＭを構成することができる。
【００１５】
図２は、図１のメモリセルアレイ１におけるチェインＣＨの配置状態を示すブロック図である。
図２において、メモリセルアレイ１にはチェインＣＨがマトリクス状に配置されている。また、ビット線ＢＬがロウ方向に沿って配置されるとともに、ワード線ＷＬ、プレート線ＰＬおよびブロック選択線ＢＳがカラム方向に沿って配置されている。そして、各チェインＣＨの一端はビット線ＢＬに接続されるとともに、各チェインＣＨの他端はプレート線ＰＬに接続されている。ここで、同一行のチェインＣＨは同一のビット線ＢＬを共有し、同一列のチェインＣＨは同一のプレート線ＰＬを共有している。
【００１６】
また、センスアンプ３には、４本のビット線ＢＬごとに個別のセンスアンプ３−１、３−２が設けられている。また、マルチプレクサ２には、４本のビット線ＢＬをセンスアンプ３−１、３−２にてそれぞれ共有させるマルチプレクサ２−１、２−２が設けられている。
【００１７】
ここで、マルチプレクサ２−１、２−２は、４本のビット線ＢＬのうちのいずれか１本をセンスアンプ３−１、３−２の一方の入力端子にそれぞれ接続し、４本のビット線ＢＬのうちの他のいずれか１本をセンスアンプ３−１、３−２の他方の入力端子にそれぞれ接続することができる。
【００１８】
図３は、図２のチェインＣＨを４個分だけ抜き出した時の概略構成を示す等価回路図である。
図３において、図２のチェインＣＨとして４個のチェインＣＨ１〜ＣＨ４が設けられている。ここで、チェインＣＨ１〜ＣＨ４には、セルトランジスタＴＭ１〜ＴＭ４およびセルキャパシタＣ１〜Ｃ４がそれぞれ設けられるとともに、選択トランジスタＴＢ１〜ＴＢ４がそれぞれ設けられている。そして、セルトランジスタＴＭ１〜ＴＭ４とセルキャパシタＣ１〜Ｃ４とがそれぞれ並列接続されることで４個のメモリセルが構成されている。そして、これらの４個のメモリセルが直列接続され、一端のメモリセル（セルトランジスタＴＭ１とセルキャパシタＣ１とが並列接続されることで構成されたメモリセル）に選択トランジスタＴＢ１〜ＴＢ４がそれぞれ接続されることで、チェインＣＨ１〜ＣＨ４が構成されている。
【００１９】
そして、各チェインＣＨ１〜ＣＨ４のセルトランジスタＴＭ１〜ＴＭ４のゲートには、ワード線ＷＬ１〜ＷＬ４がそれぞれ接続されることで、４個のチェインＣＨ１〜ＣＨ４にてワード線ＷＬ１〜ＷＬ４が共有されている。また、選択トランジスタＴＢ１、ＴＢ３のゲートにはブロック選択線ＢＳ１が接続され、選択トランジスタＴＢ２、ＴＢ４のゲートにはブロック選択線ＢＳ２が接続されている。
【００２０】
また、チェインＣＨ１〜ＣＨ４の一端のメモリセルは、選択トランジスタＴＢ１〜ＴＢ４がそれぞれ介してビット線ＢＬ１〜ＢＬ４にそれぞれ接続され、チェインＣＨ１〜ＣＨ４の他端のメモリセル（セルトランジスタＴＭ４とセルキャパシタＣ４とが並列接続されることで構成されたメモリセル）は、プレート線ＰＬに共通に接続されている。
【００２１】
また、マルチプレクサ２−１には、多重化トランジスタＴＸ１〜ＴＸ４が設けられている。そして、ビット線ＢＬ１、ＢＬ２は、多重化トランジスタＴＸ１、ＴＸ２をそれぞれ介してセンスアンプ３−１の一方の入力端子に接続され、ビット線ＢＬ３、ＢＬ４は、多重化トランジスタＴＸ３、ＴＸ４をそれぞれ介してセンスアンプ３−１の他方の入力端子に接続されている。また、多重化トランジスタＴＸ１、ＴＸ３のゲートには入力切替線Φｔ１が接続され、多重化トランジスタＴＸ２、ＴＸ４のゲートには入力切替線Φｔ２が接続されている。
【００２２】
ここで、マルチプレクサ２−１は、多重化トランジスタＴＸ１、ＴＸ３をオンさせる時は、多重化トランジスタＴＸ２、ＴＸ４をオフさせることで、センスアンプ３−１の一方の入力端子にビット線ＢＬ１を接続させるとともに、センスアンプ３−１の他方の入力端子にビット線ＢＬ３を接続させる場合は、センスアンプ３−１の一方の入力端子からビット線ＢＬ２を遮断させるとともに、センスアンプ３−１の他方の入力端子からビット線ＢＬ４を遮断させることができる。
【００２３】
また、マルチプレクサ２−１は、多重化トランジスタＴＸ２、ＴＸ４をオンさせる時は、多重化トランジスタＴＸ１、ＴＸ３をオフさせることで、センスアンプ３−１の一方の入力端子にビット線ＢＬ２を接続させるとともに、センスアンプ３−１の他方の入力端子にビット線ＢＬ４を接続させる場合は、センスアンプ３−１の一方の入力端子からビット線ＢＬ１を遮断させるとともに、センスアンプ３−１の他方の入力端子からビット線ＢＬ３を遮断させることができる。
【００２４】
また、多重化トランジスタＴＸ１、ＴＸ３がオン、多重化トランジスタＴＸ２、ＴＸ４がオフの時に、選択トランジスタＴＢ１、ＴＢ３がオン、選択トランジスタＴＢ２、ＴＢ４がオフすることで、チェインＣＨ１、ＣＨ３とセンスアンプ３−１との間での信号の伝送を許容するとともに、チェインＣＨ２、ＣＨ４とセンスアンプ３−１との間での信号の伝送を禁止することができる。
【００２５】
また、多重化トランジスタＴＸ２、ＴＸ４がオン、多重化トランジスタＴＸ１、ＴＸ３がオフの時に、選択トランジスタＴＢ２、ＴＢ４がオン、選択トランジスタＴＢ１、ＴＢ３がオフすることで、チェインＣＨ２、ＣＨ４とセンスアンプ３−１との間での信号の伝送を許容するとともに、チェインＣＨ１、ＣＨ３とセンスアンプ３−１との間での信号の伝送を禁止することができる。
【００２６】
そして、センスアンプ３−１には、ビット線ＢＬ１、ＢＬ３またはビット線ＢＬ２、ＢＬ４が対として接続され、チェインＣＨ１、ＣＨ３またはチェインＣＨ２、ＣＨ４からの信号が相補的に入力されることで、リファレンス電位を用いることなく、２Ｔ２Ｃ型のＦｅＲＡＭとして動作することができる。
【００２７】
そして、スタンバイ時には、各チェインＣＨ１〜ＣＨ４の全てのセルトランジスタＴＭ１〜ＴＭ４がオンされるとともに、選択トランジスタＴＢ１〜ＴＢ４はオフされる。これにより、各チェインＣＨ１〜ＣＨ４のセルキャパシタＣ１〜Ｃ４は、セルトランジスタＴＭ１〜ＴＭ４を介して両端がショートされるため、セルキャパシタＣ１〜Ｃ４の両端の電位差は０になり、セルキャパシタＣ１〜Ｃ４の分極値が安定的に保持される。
【００２８】
そして、例えば、チェインＣＨ１、ＣＨ３のセルトランジスタＴＭ３とセルキャパシタＣ３とが並列接続されたメモリセルに相補的に書き込みが行われる場合、入力切替線Φｔ１、Φｔ２を介して多重化トランジスタＴＸ１、ＴＸ３がオン、多重化トランジスタＴＸ２、ＴＸ４がオフされることで、ビット線ＢＬ１がセンスアンプ３−１の一方の入力端子に接続され、ビット線ＢＬ３がセンスアンプ３−１の他方の入力端子に接続される。
【００２９】
また、ワード線ＷＬ１〜ＷＬ４を介してセルトランジスタＴＭ３がオフ、セルトランジスタＴＭ１、ＴＭ２、ＴＭ４がオンされるとともに、ブロック選択線ＢＳ１、ＢＳ２を介して選択トランジスタＴＢ１、ＴＢ３がオン、選択トランジスタＴＢ２、ＴＢ４がオフされる。
【００３０】
そして、ＧＮＤ電位→Ｖａａ電位→ＧＮＤ電位と変化するようなパルス電圧がプレート線ＰＬに印加され、マルチプレクサ２−１にて選択されたビット線ＢＬ１、ＢＬ３には書き込みデータＤＷに応じてＧＮＤ電位またはＶａａ電位が印加される。
【００３１】
すると、各チェインＣＨ１、ＣＨ３のセルキャパシタＣ３には、ビット線ＢＬ１、ＢＬ３とプレート線ＰＬとの間の電位差に応じた電圧がかかり、各チェインＣＨ１、ＣＨ３のセルキャパシタＣ３が相補的に分極することで、各チェインＣＨ１、ＣＨ３のセルキャパシタＣ３に相補的にデータが書き込まれる。
【００３２】
一方、例えば、チェインＣＨ１、ＣＨ３のセルトランジスタＴＭ３とセルキャパシタＣ３とが並列接続されたメモリセルから相補的に読み出しが行われる場合、入力切替線Φｔ１、Φｔ２を介して多重化トランジスタＴＸ１、ＴＸ３がオン、多重化トランジスタＴＸ２、ＴＸ４がオフされることで、ビット線ＢＬ１がセンスアンプ３−１の一方の入力端子に接続され、ビット線ＢＬ３がセンスアンプ３−１の他方の入力端子に接続される。
【００３３】
また、ワード線ＷＬ１〜ＷＬ４を介してセルトランジスタＴＭ３がオフ、セルトランジスタＴＭ１、ＴＭ２、ＴＭ４がオンされるとともに、ブロック選択線ＢＳ１、ＢＳ２を介して選択トランジスタＴＢ１、ＴＢ３がオン、選択トランジスタＴＢ２、ＴＢ４がオフされる。
【００３４】
そして、マルチプレクサ２−１にて選択されたビット線ＢＬ１、ＢＬ３がフローティング状態にされた上で、ＧＮＤ電位→Ｖａａ電位→ＧＮＤ電位と変化するようなパルス電圧がプレート線ＰＬに印加されることで、各チェインＣＨ１、ＣＨ３のセルキャパシタＣ３に蓄積された電荷がビット線ＢＬ１、ＢＬ３に放出される。そして、この時のビット線ＢＬ１、ＢＬ３の電位がセンスアンプ３−１にて相補的に検出されることで、各チェインＣＨ１、ＣＨ３のセルキャパシタＣ３に記憶されたデータが読み出され、読み出しデータＤＲとして出力される。
【００３５】
この時、プレート線ＰＬはチェインＣＨ１〜ＣＨ４で共有されているので、書き込みおよび読み出しのいずれの場合でも、非選択セル（チェインＣＨ２、ＣＨ４のセルトランジスタＴＭ３とセルキャパシタＣ３とが並列接続されたメモリセル）にもＧＮＤ電位→Ｖａａ電位→ＧＮＤ電位と変化するパルス状の電圧が印加される。
【００３６】
図４は、選択セルの書き込みおよび読み出し時に、その選択セルとワード線を共有する非選択セルにかかる電位差を説明する等価回路図である。
図４において、選択セルとワード線を共有する非選択セルのセルキャパシタＣ３を強誘電体容量Ｃｆで表すと、強誘電体容量Ｃｆのプレート線ＰＬ側の電極には、プレート線電位であるＶａａ電位が印加され、強誘電体容量Ｃｆのビット線ＢＬ２、ＢＬ４側の電極には、寄生容量Ｃｐを介してＧＮＤ電位が印加される。
【００３７】
なお、寄生容量Ｃｐは、選択セルとワード線を共有する非選択セルから選択トランジスタまでに存在するジャンクション容量や配線容量の和であるが、寄生容量Ｃｐは強誘電体容量Ｃｆに比べて十分に小さい。両者にかかるＶａａ電位のうち強誘電体容量Ｃｆにかかる電圧Ｖｃｆは、Ｖｃｆ＝Ｃｐ／（Ｃｆ＋Ｃｐ）ｘＶａａとなる。このため、Ｃｐ＜＜Ｃｆという条件下では、強誘電体容量Ｃｆにかかる電圧ＶｃｆはＶａａ電位に比べて小さな電圧になる。
【００３８】
このように、強誘電体容量Ｃｆの電極間の電位差はＶａａ電位に比べて小さな電圧であるため、プレート線ＰＬをチェインＣＨ１〜ＣＨ４で共有した場合においても、非選択セルのデータが破壊される可能性をほぼ無くすことができ、ＦｅＲＡＭの信頼性が損なわれるのを抑制しつつ、ＦｅＲＡＭの高集積化を図ることができる。
【００３９】
ただし、たとえ小さな電圧であっても、多数回にわたって印加されると、非選択セルのデータ破壊を招く恐れがあるので、読み出しブロックの大きさや読み出し方法などを最適化して、非選択セルにディスターブ電圧がかかる回数を制限するのが望ましい。
【００４０】
以上説明したように、上述した実施形態では、２Ｔ２Ｃ型のＦｅＲＡＭとして動作させつつ、センスアンプ３−１を共有する４本のビット線ＢＬ１〜ＢＬ４に接続されている４個のチェインＣＨ１〜ＣＨ４に対して、一本のプレート線ＰＬを共有させることができる。このような構造により、２Ｔ２Ｃ型のＦｅＲＡＭにおいても、プレート線ＰＬの配線が占める面積を減らすことができる。このため、プレート線ＰＬの抵抗による遅延に起因するアクセス速度低下などの問題を起こすこともなく、また、配線層を一層追加することによるコスト増加もなく、２Ｔ２Ｃ型のチェイン構造化されたＦｅＲＡＭを製造することが可能になる。
【００４１】
（第２実施形態）
図５は、本発明の第２実施形態に係る不揮発性半導体記憶装置に適用されるメモリセルアレイおよびマルチプレクサの概略構成を示す等価回路図である。
図５において、この不揮発性半導体記憶装置では、図３のマルチプレクサ２−１およびセンスアンプ３−１の代わりにマルチプレクサ２−１´およびセンスアンプ３−１´が設けられ、マルチプレクサ２−１´には、多重化トランジスタＴＸ１´〜ＴＸ４´が設けられている。そして、ビット線ＢＬ１、ＢＬ３は、多重化トランジスタＴＸ１´、ＴＸ３´をそれぞれ介してセンスアンプ３−１´の一方の入力端子に接続され、ビット線ＢＬ２、ＢＬ４は、多重化トランジスタＴＸ２´、ＴＸ４´をそれぞれ介してセンスアンプ３−１´の他方の入力端子に接続されている。また、多重化トランジスタＴＸ１´、ＴＸ２´のゲートには入力切替線Φｔ１が接続され、多重化トランジスタＴＸ３´、ＴＸ４´のゲートには入力切替線Φｔ２が接続されている。
【００４２】
ここで、マルチプレクサ２−１´は、多重化トランジスタＴＸ１´、ＴＸ２´をオンさせる時は、多重化トランジスタＴＸ３´、ＴＸ４´をオフさせることで、センスアンプ３−１´の一方の入力端子にビット線ＢＬ１を接続させるとともに、センスアンプ３−１´の他方の入力端子にビット線ＢＬ２を接続させる場合は、センスアンプ３−１´の一方の入力端子からビット線ＢＬ３を遮断させるとともに、センスアンプ３−１´の他方の入力端子からビット線ＢＬ４を遮断させることができる。
【００４３】
また、マルチプレクサ２−１´は、多重化トランジスタＴＸ３´、ＴＸ４´をオンさせる時は、多重化トランジスタＴＸ１´、ＴＸ２´をオフさせることで、センスアンプ３−１´の一方の入力端子にビット線ＢＬ３を接続させるとともに、センスアンプ３−１´の他方の入力端子にビット線ＢＬ４を接続させる場合は、センスアンプ３−１´の一方の入力端子からビット線ＢＬ１を遮断させるとともに、センスアンプ３−１´の他方の入力端子からビット線ＢＬ２を遮断させることができる。
【００４４】
また、多重化トランジスタＴＸ１´、ＴＸ２´がオン、多重化トランジスタＴＸ３´、ＴＸ４´がオフの時に、選択トランジスタＴＢ１、ＴＢ３がオン、選択トランジスタＴＢ２、ＴＢ４がオフすることで、チェインＣＨ１とセンスアンプ３−１´との間での信号の伝送を許容するとともに、チェインＣＨ２〜ＣＨ４とセンスアンプ３−１´との間での信号の伝送を禁止することができる。
【００４５】
また、多重化トランジスタＴＸ１´、ＴＸ２´がオン、多重化トランジスタＴＸ３´、ＴＸ４´がオフの時に、選択トランジスタＴＢ２、ＴＢ４がオン、選択トランジスタＴＢ１、ＴＢ３がオフすることで、チェインＣＨ２とセンスアンプ３−１´との間での信号の伝送を許容するとともに、チェインＣＨ１、ＣＨ３、ＣＨ４とセンスアンプ３−１´との間での信号の伝送を禁止することができる。
【００４６】
また、多重化トランジスタＴＸ３´、ＴＸ４´がオン、多重化トランジスタＴＸ１´、ＴＸ２´がオフの時に、選択トランジスタＴＢ１、ＴＢ３がオン、選択トランジスタＴＢ２、ＴＢ４がオフすることで、チェインＣＨ３とセンスアンプ３−１´との間での信号の伝送を許容するとともに、チェインＣＨ１、ＣＨ２、ＣＨ４とセンスアンプ３−１´との間での信号の伝送を禁止することができる。
【００４７】
また、多重化トランジスタＴＸ３´、ＴＸ４´がオン、多重化トランジスタＴＸ１´、ＴＸ２´がオフの時に、選択トランジスタＴＢ２、ＴＢ４がオン、選択トランジスタＴＢ１、ＴＢ３がオフすることで、チェインＣＨ４とセンスアンプ３−１´との間での信号の伝送を許容するとともに、チェインＣＨ１〜ＣＨ３とセンスアンプ３−１´との間での信号の伝送を禁止することができる。
【００４８】
そして、センスアンプ３−１´の一方の入力端子には、ビット線ＢＬ１〜ＢＬ４のうちのいずれか１本が接続され、センスアンプ３−１´の他方の入力端子にはリファレンス電位が入力されることで、１Ｔ１Ｃ型のＦｅＲＡＭとして動作することができる。
【００４９】
そして、例えば、チェインＣＨ１のセルトランジスタＴＭ３とセルキャパシタＣ３とが並列接続されたメモリセルに書き込みが行われる場合、入力切替線Φｔ１、Φｔ２を介して多重化トランジスタＴＸ１´、ＴＸ２´がオン、多重化トランジスタＴＸ３´、ＴＸ４´がオフされることで、ビット線ＢＬ１がセンスアンプ３−１´の一方の入力端子に接続されるとともに、ビット線ＢＬ２がセンスアンプ３−１´の他方の入力端子に接続される。
【００５０】
また、ワード線ＷＬ１〜ＷＬ４を介してセルトランジスタＴＭ３がオフ、セルトランジスタＴＭ１、ＴＭ２、ＴＭ４がオンされるとともに、ブロック選択線ＢＳ１、ＢＳ２を介して選択トランジスタＴＢ１、ＴＢ３がオン、選択トランジスタＴＢ２、ＴＢ４がオフされる。
【００５１】
そして、ＧＮＤ電位→Ｖａａ電位→ＧＮＤ電位と変化するようなパルス電圧がプレート線ＰＬに印加され、ビット線ＢＬ１には書き込みデータＤＷに応じてＧＮＤ電位またはＶａａ電位が印加される。
【００５２】
すると、チェインＣＨ１のセルキャパシタＣ３には、ビット線ＢＬ１とプレート線ＰＬとの間の電位差に応じた電圧がかかり、チェインＣＨ１のセルキャパシタＣ３が相補的に分極することで、チェインＣＨ１のセルキャパシタＣ３にデータが書き込まれる。
【００５３】
一方、例えば、チェインＣＨ１のセルトランジスタＴＭ３とセルキャパシタＣ３とが並列接続されたメモリセルから読み出しが行われる場合、入力切替線Φｔ１、Φｔ２を介して多重化トランジスタＴＸ１´、ＴＸ２´がオン、多重化トランジスタＴＸ３´、ＴＸ４´がオフされることで、ビット線ＢＬ１がセンスアンプ３−１´の一方の入力端子に接続され、ビット線ＢＬ２がセンスアンプ３−１´の他方の入力端子に接続される。ここで、センスアンプ３−１´の他方の入力端子にはリファレンス電位が与えられる。
【００５４】
また、ワード線ＷＬ１〜ＷＬ４を介してセルトランジスタＴＭ３がオフ、セルトランジスタＴＭ１、ＴＭ２、ＴＭ４がオンされるとともに、ブロック選択線ＢＳ１、ＢＳ２を介して選択トランジスタＴＢ１、ＴＢ３がオン、選択トランジスタＴＢ２、ＴＢ４がオフされる。
【００５５】
そして、ビット線ＢＬ１がフローティング状態にされた上で、ＧＮＤ電位→Ｖａａ電位→ＧＮＤ電位と変化するようなパルス電圧がプレート線ＰＬに印加されることで、チェインＣＨ１のセルキャパシタＣ３に蓄積された電荷がビット線ＢＬ１に放出される。そして、この時のビット線ＢＬ１の電位がセンスアンプ３−１´にてリファレンス電位と比較されることで、チェインＣＨ１のセルキャパシタＣ３に記憶されたデータが読み出され、読み出しデータＤＲとして出力される。
【００５６】
この時、プレート線ＰＬはチェインＣＨ１〜ＣＨ４で共有されているので、書き込みおよび読み出しのいずれの場合でも、非選択セル（チェインＣＨ２〜ＣＨ４のセルトランジスタＴＭ３とセルキャパシタＣ３とが並列接続されたメモリセル）にもＧＮＤ電位→Ｖａａ電位→ＧＮＤ電位と変化するパルス状の電圧が印加される。
【００５７】
ここで、チェインＣＨ２、ＣＨ４のセルトランジスタＴＭ３とセルキャパシタＣ３とが並列接続されたメモリセルについては、実施形態１の場合と同様の現象であり、強誘電体容量Ｃｆの電極間の電位差はＶａａ電位に比べて小さな電圧であるため、非選択セルのデータが破壊される可能性をほぼ無くすことができる。
【００５８】
チェインＣＨ３のセルトランジスタＴＭ３とセルキャパシタＣ３とが並列接続されたメモリセルについては、選択トランジスタＴＢ３がオンしているため、寄生容量Ｃｐとして、マルチプレクサ２−１´の多重化トランジスタＴＸ３´までの容量を考慮しなくてはならない。このため、この時のチェインＣＨ３の非選択セルの寄生容量ＣｐはチェインＣＨ２、ＣＨ４の非選択セルの寄生容量Ｃｐに比べて大きくなるので、チェインＣＨ３の非選択セルの強誘電体容量Ｃｆの電極間に加わる電位差ＶｃｆはチェインＣＨ２、ＣＨ４の非選択セルの場合よりも大きくなり、データ破壊の可能性が高まる。だだし、この場合においても、十分に高品質な強誘電体容量Ｃｆの特性と、十分なＣｆ／Ｃｐ比を確保すれば、データ破壊の可能性を小さくすることができる。
【００５９】
このように、強誘電体容量Ｃｆの電極間の電位差はＶａａ電位に比べて小さな電圧であるため、プレート線ＰＬをチェインＣＨ１〜ＣＨ４で共有した場合においても、非選択セルのデータが破壊される可能性をほぼ無くすことができ、ＦｅＲＡＭの信頼性が損なわれるのを抑制しつつ、ＦｅＲＡＭの高集積化を図ることができる。
【００６０】
ただし、たとえ小さな電圧であっても、多数回にわたって印加されると、非選択セルのデータ破壊を招く恐れがあるので、読み出しブロックの大きさや読み出し方法などを最適化して、非選択セルにディスターブ電圧がかかる回数を制限するのが望ましい。
【００６１】
以上説明したように、上述した実施形態では、１Ｔ１Ｃ型のＦｅＲＡＭとして動作させつつ、センスアンプ３−１´を共有する４本のビット線ＢＬ１〜ＢＬ４に接続されている４個のチェインＣＨ１〜ＣＨ４に対して、一本のプレート線ＰＬを共有させることができる。このような構造により、１Ｔ１Ｃ型のＦｅＲＡＭにおいても、プレート線ＰＬの配線が占める面積を減らすことができる。このため、プレート線ＰＬの抵抗による遅延に起因するアクセス速度低下などの問題を起こすこともなく、また、配線層を一層追加することによるコスト増加もなく、１Ｔ１Ｃ型のチェイン構造化されたＦｅＲＡＭを製造することが可能になる。
【００６２】
なお、上述した実施形態では、１個のチェインＣＨに設けられたメモリセルの個数が４個である場合を例にとって説明したが、１個のチェインＣＨに設けられたメモリセルの個数は、必ずしも４個に限定されることなく、Ｎ（Ｎは２以上の整数）個であればよい。
【００６３】
また、上述した実施形態では、マルチプレクサ２−１を介して２対のビット線ＢＬ１〜ＢＬ４を１個のセンスアンプ３−１に接続する方法について説明したが、マルチプレクサを介してＭ（Ｍは２以上の整数）対のビット線を１個のセンスアンプに接続するようにしとてもよい。
【符号の説明】
【００６４】
１  メモリセルアレイ、２、２−１、２−１´、２−２  マルチプレクサ、３、３−１、３−１´、３−２  センスアンプ、４  カラム系制御回路、５  ロウ系制御回路、６  プレート線制御回路、７  タイミング制御回路、ＣＨ、ＣＨ１〜ＣＨ４  チェイン、ＢＳ、ＢＳ１、ＢＳ２  ブロック選択線、ＷＬ、ＷＬ１〜ＷＬ４  ワード線、ＢＬ、ＢＬ１〜ＢＬ４  ビット線、ＰＬ  プレート線、ＴＭ１〜ＴＭ４  セルトランジスタ、Ｃ１〜Ｃ４  セルキャパシタ、ＴＢ１〜ＴＢ４  選択トランジスタ、ＴＸ１〜ＴＸ４、ＴＸ１´〜ＴＸ４´  多重化トランジスタ、Ｃｆ  強誘電体容量、Ｃｐ  寄生容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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