(57)【要約】【課題】半導体装置に内蔵されたテスト回路の回路面積を抑えながら直流試験を少ないピン数で行うことができるテスト回路及びテスト方法を提供する。【解決手段】テスト回路は直流試験用の負荷制御回路（１１２ａ，１１２ｂ）、基準電圧生成回路（１１３）及び比較回路（１１４ａ，１１４ｂ）、または定電圧回路（２１４ａ，２１４ｂ）、電流−電圧変換回路（２１５ａ，２１５ｂ）、基準電圧生成回路（２１６）及び比較回路（２１７ａ，２１７ｂ）を、内部コアロジック（１０２）内のスキャン設計が施された記憶装置（１０３ａ〜１０３ｄ）で制御して直流試験を実施するので、少ないピン数の試験を行う時でもバウンダリスキャン回路が不要となり、ＴＡＰコントローラ分の回路面積を削減でき、内部コアロジックの通常動作で使用するレジスタを記憶装置（１０３ａ〜１０３ｄ）と兼用すれば面積を削減できる。【選択図】図１
2011002344.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に内蔵された出力バッファを検査するテスト回路であって、
スキャン設計が施された記憶装置を有する内部コアロジック回路と、
入力側が前記記憶装置に接続されて出力制御され出力側が外部出力端子に接続された検査対象の出力バッファと、
前記記憶装置から制御されて前記出力バッファに電流を流す負荷制御回路と、
外部より供給される電源から直流試験の判定電圧を生成する基準電圧生成回路と、
前記出力バッファの出力電圧と前記基準電圧生成回路の出力電圧を比較すると共に比較結果を前記記憶装置に入力する比較回路と
を備え、前記比較回路の比較結果を前記記憶装置からスキャンアウトする
半導体装置のテスト回路。
【請求項２】
半導体装置に内蔵された入力バッファを検査するテスト回路であって、
スキャン設計が施された記憶装置を有する内部コアロジック回路と、
外部入力端子に接続されてプルアップ抵抗あるいはプルダウン抵抗を有する検査対象の入力バッファと、
前記記憶装置から制御されて前記プルアップ抵抗あるいはプルダウン抵抗に電流を流すための定電圧回路と、
前記記憶装置から制御されて前記プルアップ抵抗あるいはプルダウン抵抗に流れた電流を電圧に変換する電流−電圧変換回路と、
外部より供給される電源から直流試験の判定電圧を生成する基準電圧生成回路と、
前記電流−電圧変換回路の出力電圧と前記基準電圧生成回路の出力電圧を比較すると共に比較結果を前記記憶装置に入力する比較回路と
を備え、前記比較回路の比較結果を前記記憶装置からスキャンアウトする
半導体装置のテスト回路。
【請求項３】
スキャン設計が施された記憶装置を有する内部コアロジック回路と、入力側が前記記憶装置に接続されて出力制御され出力側が外部出力端子に接続された検査対象の出力バッファと、前記記憶装置から制御されて前記出力バッファに電流を流す負荷制御回路と、外部より供給される電源から直流試験の判定電圧を生成する基準電圧生成回路と、前記出力バッファの出力電圧と前記基準電圧生成回路の出力電圧を比較すると共に比較結果を前記記憶装置に入力する比較回路とを備え、前記比較回路の比較結果を前記記憶装置からスキャンアウトするテスト回路を具備した半導体装置をテストするに際し、
テスト装置と接続を行う外部入出力端子について前記テスト装置が備えるＤＣ測定ユニットや負荷回路を接続して直流試験を実施する工程と、
テスト装置と接続を行わない外部出力端子について前記記憶装置にスキャンシフト動作で格納したデータで前記出力バッファ、前記負荷制御回路、前記基準電圧生成回路、前記比較回路をコントロールして前記出力バッファの直流試験を実施し、直流試験の結果を前記記憶装置に格納した後に前記結果をスキャンシフト動作で外部出力端子に出力して前記テスト装置で判定する工程と
を含む半導体装置のテスト方法。
【請求項４】
スキャン設計が施された記憶装置を有する内部コアロジック回路と、外部入力端子に接続されてプルアップ抵抗あるいはプルダウン抵抗を有する検査対象の入力バッファと、前記記憶装置から制御されて前記プルアップ抵抗あるいはプルダウン抵抗に電流を流すための定電圧回路と、前記記憶装置から制御されて前記プルアップ抵抗あるいはプルダウン抵抗に流れた電流を電圧に変換する電流−電圧変換回路と、外部より供給される電源から直流試験の判定電圧を生成する基準電圧生成回路と、前記電流−電圧変換回路の出力電圧と前記基準電圧生成回路の出力電圧を比較すると共に比較結果を前記記憶装置に入力する比較回路とを備え、前記比較回路の比較結果を前記記憶装置からスキャンアウトするテスト回路を具備した半導体装置をテストするに際し、
テスト装置と接続を行う外部入出力端子について前記テスト装置が備えるＤＣ測定ユニットや負荷回路を接続して直流試験を実施する工程と、
テスト装置と接続を行わない外部入力端子について前記記憶装置にスキャンシフト動作で格納したデータで定電圧回路、電流−電圧変換回路、基準電圧生成回路、比較回路をコントロールして入力バッファの直流試験を実施し、直流試験の結果を前記記憶装置に格納した後に前記結果をスキャンシフト動作で外部出力端子に出力して前記テスト装置で判定する工程と
を含む半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に内蔵されたテスト回路の回路面積を抑制しながら、多ピン半導体装置を少数ピンでテストすることができるテスト回路およびテスト方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置では半導体プロセスの微細化やウェハサイズの大口径化による回路集積性の向上を背景として多機能化が進んだ結果、１０００ピン級の半導体装置が生産されるようになってきた。ところが１０００ピン級のＬＳＩテスタは生産能力に限りがありタイトな出荷計画や増産による生産変動へ即時に対応できない場合が出てくるため、ピン数を抑えて１台のＬＳＩテスタでマルチ測定ができるようにするなど効率のよいテストができるようにする技術が要求されている。
【０００３】
従来、半導体装置を少ないピン数でテストする手法として、機能試験ではスキャン設計によるスキャンテストやロジックＢＩＳＴ（built-in self-test）によるテストが公知の技術として実用化されている。またそれらのテスト回路をバウンダリスキャン回路により制御する方法も公知の技術とされている。
【０００４】
一方、直流試験では直流試験用の自己診断回路と公知の技術であるバウンダリスキャン設計とを組み合せたテストを実施する方法が提案されている。この提案による直流試験の例ではバウンダリスキャン設計された半導体装置に出力電圧テスト用の自己診断回路として負荷制御回路、基準電圧生成回路、比較回路を、入力電流テスト用に自己診断回路として定電圧回路、電流−電圧変換回路、基準電圧生成回路、比較回路を具備する構成となる。
【０００５】
出力電圧テストを行う場合について図３を参照して説明する。
半導体装置３０１は、内部コアロジック３０２の周辺にＴＡＰ（テスト・アクセス・ポイント）コントローラ３０３と、シリアルに接続されたバウンダリスキャンレジスタ３０４ａ，３０４ｂ，３０４ｃ，３０４ｄから成るバウンダリスキャン回路を具備する。
【０００６】
ＴＡＰコントローラ３０３は、外部に接続された信号入力端子ＴＤＩ、信号出力端子ＴＤＯ、クロック端子ＴＣＫ、モード設定端子ＴＭＳ、リセット端子ＴＲＳＴによりバウンダリスキャンレジスタ３０４ａ，３０４ｂ，３０４ｃ，３０４ｄへのデータ入出力を制御することができる。
【０００７】
また、内部コアロジック３０２とバウンダリスキャンレジスタ３０４ａ，３０４ｂ，３０４ｃ，３０４ｄとの間の出力バッファ３０５ａ，３０５ｂに自己診断用回路として負荷制御回路３０６ａ，３０６ｂ、基準電圧生成回路３０７、比較回路３０８ａ，３０８ｂを設けている。
【０００８】
出力電圧テストは、先ず、ＴＡＰコントローラ３０３から各バウンダリスキャンレジスタ３０４ａ，３０４ｂ，３０４ｃ，３０４ｄへ出力バッファ３０５と負荷制御回路３０６をコントロールするデータをスキャンシフト動作により入力する。
【０００９】
このコントロールデータにより出力バッファ３０５ａ，３０５ｂをＨｉｇｈ出力またはＬｏｗ出力に制御すると同時に、その出力状態に応じた負荷電流を負荷制御回路３０６ａ，３０６ｂによって接続する。
【００１０】
動作した出力バッファ３０５ａ，３０５ｂが出力する電圧と、外部電源３０９を基準電圧生成回路３０７を介して生成した判定用電圧とを比較回路３０８ａ，３０８ｂにより比較して、その結果をバウンダリスキャンレジスタ３０４ａ，３０４ｃに取り込み、ＴＡＰコントローラ３０３の出力端子ＴＤＯから取り出してＬＳＩテスタで判定する。
【００１１】
次に入力電流テストを行う場合について図４を参照して説明する。
半導体装置４０１は、内部コアロジック４０２の周辺にＴＡＰコントローラ４０３と、シリアルに接続されたバウンダリスキャンレジスタ４０４ａ，４０４ｂ，・・・，４０４ｆから成るバウンダリスキャン回路を具備する。
【００１２】
ＴＡＰコントローラ４０３は、外部に接続された信号入力端子ＴＤＩ、信号出力端子ＴＤＯ、クロック端子ＴＣＫ、モード設定端子ＴＭＳ、リセット端子ＴＲＳＴによりバウンダリスキャンレジスタ４０４ａ，４０４ｂ，・・・，４０４ｆへのデータ入出力を制御することができる。
【００１３】
またプルアップ抵抗４０５もしくはプルダウン抵抗４０６を持つ入力バッファ４０７ａ，４０７ｂに、自己診断用回路として定電圧回路４０８ａ，４０８ｂ、電流−電圧変換回路４０９ａ，４０９ｂ、基準電圧生成回路４１０、比較回路４１１ａ，４１１ｂを設けている。
【００１４】
入力電圧テストは、先ず、ＴＡＰコントローラ４０３から各バウンダリスキャンレジスタ４０４ａ，４０４ｂ，・・・，４０４ｆへ定電圧回路４０８ａ，４０８ｂと電流−電圧変換回路４０９ａ，４０９ｂをコントロールするデータをスキャンシフト動作により入力する。
【００１５】
このコントロールデータにより定電圧回路４０８ａ，４０８ｂにテスト条件となる電圧が印加されてプルアップ抵抗４０５もしくはプルダウン抵抗４０６に電流を流すことができる。また同時に電流−電圧変換回路４０９ａ，４０９ｂが機能することにより流れた電流が電圧へ変換される。この変換された電圧と、外部電源４１２を基準電圧生成回路４１０を介して生成した判定用電圧とを比較回路４１１ａ，４１１ｂにより比較して、その結果をバウンダリスキャンレジスタ４０４ａ，４０４ｆに取り込み、ＴＡＰコントローラ４０３の出力端子から取り出してＬＳＩテスタで判定する。
【００１６】
上記のテスト手法によると、直流試験についてもＴＡＰコントローラの入出力端子や電源、ＧＮＤ端子だけの少ないピン数でテストを実施することができる。
直流試験用の自己診断回路とバウンダリスキャン回路とを組み合わせることで直流試験を少ないピン数で実施する方法は、例えば、特許文献１などに記載されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０００−３１０６６８号公報（第１図）
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記のテスト回路およびテスト方法では直流試験においてバウンダリスキャン設計を必ず必要とするため、バウンダリスキャン回路がユーザ仕様として不必要な場合に余分な回路面積を取ってしまうという課題がある。
【００１９】
バウンダリスキャン回路は、プリント基板上に多ピン半導体装置を高密度で実装した場合のデバイス間の接続テストなどに有効なテスト回路であるが、多ピン半導体装置に必ずしも必要な回路であるわけではない。
【００２０】
本発明は、バウンダリスキャン回路を使用せずとも一般的にテスト回路として用いられるスキャン回路を用いて各自己診断用回路のコントロールができる半導体装置のテスト回路およびテスト方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の請求項１記載の半導体装置のテスト回路は、半導体装置に内蔵された出力バッファを検査するテスト回路であって、スキャン設計が施された記憶装置を有する内部コアロジック回路と、入力側が前記記憶装置に接続されて出力制御され出力側が外部出力端子に接続された検査対象の出力バッファと、前記記憶装置から制御されて前記出力バッファに電流を流す負荷制御回路と、外部より供給される電源から直流試験の判定電圧を生成する基準電圧生成回路と、前記出力バッファの出力電圧と前記基準電圧生成回路の出力電圧を比較すると共に比較結果を前記記憶装置に入力する比較回路とを備え、前記比較回路の比較結果を前記記憶装置からスキャンアウトすることを特徴とする。
【００２２】
本発明の請求項２記載の半導体装置のテスト回路は、半導体装置に内蔵された入力バッファを検査するテスト回路であって、スキャン設計が施された記憶装置を有する内部コアロジック回路と、外部入力端子に接続されてプルアップ抵抗あるいはプルダウン抵抗を有する検査対象の入力バッファと、前記記憶装置から制御されて前記プルアップ抵抗あるいはプルダウン抵抗に電流を流すための定電圧回路と、前記記憶装置から制御されて前記プルアップ抵抗あるいはプルダウン抵抗に流れた電流を電圧に変換する電流−電圧変換回路と、外部より供給される電源から直流試験の判定電圧を生成する基準電圧生成回路と、前記電流−電圧変換回路の出力電圧と前記基準電圧生成回路の出力電圧を比較すると共に比較結果を前記記憶装置に入力する比較回路とを備え、前記比較回路の比較結果を前記記憶装置からスキャンアウトすることを特徴とする。
【００２３】
本発明の請求項３記載の半導体装置のテスト方法は、スキャン設計が施された記憶装置を有する内部コアロジック回路と、入力側が前記記憶装置に接続されて出力制御され出力側が外部出力端子に接続された検査対象の出力バッファと、前記記憶装置から制御されて前記出力バッファに電流を流す負荷制御回路と、外部より供給される電源から直流試験の判定電圧を生成する基準電圧生成回路と、前記出力バッファの出力電圧と前記基準電圧生成回路の出力電圧を比較すると共に比較結果を前記記憶装置に入力する比較回路とを備え、前記比較回路の比較結果を前記記憶装置からスキャンアウトするテスト回路を具備した半導体装置をテストするに際し、テスト装置と接続を行う外部入出力端子について前記テスト装置が備えるＤＣ測定ユニットや負荷回路を接続して直流試験を実施する工程と、テスト装置と接続を行わない外部出力端子について前記記憶装置にスキャンシフト動作で格納したデータで前記出力バッファ、前記負荷制御回路、前記基準電圧生成回路、前記比較回路をコントロールして前記出力バッファの直流試験を実施し、直流試験の結果を前記記憶装置に格納した後に前記結果をスキャンシフト動作で外部出力端子に出力して前記テスト装置で判定する工程とを含むことを特徴とする。
【００２４】
本発明の請求項４記載の半導体装置のテスト方法は、スキャン設計が施された記憶装置を有する内部コアロジック回路と、外部入力端子に接続されてプルアップ抵抗あるいはプルダウン抵抗を有する検査対象の入力バッファと、前記記憶装置から制御されて前記プルアップ抵抗あるいはプルダウン抵抗に電流を流すための定電圧回路と、前記記憶装置から制御されて前記プルアップ抵抗あるいはプルダウン抵抗に流れた電流を電圧に変換する電流−電圧変換回路と、外部より供給される電源から直流試験の判定電圧を生成する基準電圧生成回路と、前記電流−電圧変換回路の出力電圧と前記基準電圧生成回路の出力電圧を比較すると共に比較結果を前記記憶装置に入力する比較回路とを備え、前記比較回路の比較結果を前記記憶装置からスキャンアウトするテスト回路を具備した半導体装置をテストするに際し、テスト装置と接続を行う外部入出力端子について前記テスト装置が備えるＤＣ測定ユニットや負荷回路を接続して直流試験を実施する工程と、テスト装置と接続を行わない外部入力端子について前記記憶装置にスキャンシフト動作で格納したデータで定電圧回路、電流−電圧変換回路、基準電圧生成回路、比較回路をコントロールして入力バッファの直流試験を実施し、直流試験の結果を前記記憶装置に格納した後に前記結果をスキャンシフト動作で外部出力端子に出力して前記テスト装置で判定する工程とを含むことを特徴とする。
【発明の効果】
【００２５】
この構成によると、スキャン設計が施された記憶装置を有する内部コアロジックと、出力電圧テスト用の自己診断回路として負荷制御回路、基準電圧生成回路、比較回路を、また入力電流テスト用の自己診断回路として定電圧回路、電流−電圧変換回路、基準電圧生成回路、比較回路を具備するので、前記記憶装置にスキャンシフト動作でセットしたデータにより直流試験用の自己診断回路をテスト可能状態に制御すると同時に、得られたテスト結果についても前記記憶装置からスキャンシフト動作により取り出してテスト装置としてのＬＳＩテスタで判定できる。
【００２６】
したがって、バウンダリスキャン回路を使用せずとも一般的にテスト回路として用いられるスキャン回路を用いることで各自己診断用回路のコントロールが可能になるため、少なくともバウンダリスキャン回路のＴＡＰコントローラ分の面積を削減しながら、少ないピン数で直流試験を実施することができる。さらに、ユーザ実使用時に用いられるレジスタを各自己診断用回路をコントロールする前記記憶装置と兼用できる場合は兼用したレジスタ分の回路面積も削減できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１におけるテスト回路を内蔵した半導体装置の構成図
【図２】本発明の実施の形態２におけるテスト回路を内蔵した半導体装置の構成図
【図３】テスト回路を内蔵した従来例の半導体装置の構成図
【図４】テスト回路を内蔵した別の従来例の半導体装置の構成図
【発明を実施するための形態】
【００２８】
以下、本発明の半導体装置のテスト回路とテスト方法を具体的な実施の形態に基づいて説明する。
（実施の形態１）
図１は、本発明の半導体装置の出力端子の直流試験を行うテスト回路を示す。
【００２９】
半導体装置１０１の内部には次のものが構築されている。
１０２はスキャン設計が施された記憶装置（レジスタ）としてのスキャンレジスタ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄを有する内部コアロジック回路、１０４はスキャン入力端子、１０５はスキャンクロック端子、１０６はスキャンイネーブル端子、１０８ａ，１０８，１０８ｃは入力バッファ、１０９ａ，１０９ｂ，１０９ｃ，１０９ｄは内部コアロジック回路１０２の組み合わせ回路、１１０ａ，１１０ｂは通常出力端子、１１１ａ，１１１ｂは検査対象の出力バッファ、１１２ａ，１１２ｂは出力バッファ１１１ａ，１１１ｂに電流を流す負荷制御回路、１１３は基準電圧生成回路、１１４ａ，１１４ｂは比較回路、１１５は外部電源、１０７はスキャン出力端子、１１６はスキャン端子の出力バッファである。
【００３０】
なお、スキャン入力端子１０４から入力されたデータは、スキャンレジスタ１０３ａのＤＴ入力に供給される。スキャンレジスタ１０３ａのＱ出力は、スキャンレジスタ１０３ｂのＤＴ入力に接続されている。スキャンレジスタ１０３ｂのＱ出力は、スキャンレジスタ１０３ｃのＤＴ入力に接続されている。スキャンレジスタ１０３ｃのＱ出力は、スキャンレジスタ１０３ｄのＤＴ入力に接続されている。スキャンレジスタ１０３ｄのＱ出力は、出力バッファ１１６を介してスキャン出力端子１０７に接続されている。
【００３１】
スキャンレジスタ１０３ｂのＮＱ出力は、組み合わせ回路１０９ｂと出力バッファ１１１ａを介して通常出力端子１１０ａに接続されている。スキャンレジスタ１０３ｄのＮＱ出力は、組み合わせ回路１０９ｄと出力バッファ１１１ｂを介して通常出力端子１１０ｂに接続されている。
【００３２】
スキャンレジスタ１０３ａのＮＱ出力は、組み合わせ回路１０９ａを介して負荷制御回路１１２ａを制御して出力バッファ１１１ａに規定の電流を流す。スキャンレジスタ１０３ｄのＮＱ出力は、組み合わせ回路１０９ｄを介して負荷制御回路１１２ｂを制御して出力バッファ１１１ｂに規定の電流を流す。
【００３３】
出力バッファ１１１ａの出力は比較回路１１４ａの非反転入力（＋）に接続され、出力バッファ１１１ｂの出力は比較回路１１４ｂの非反転入力（＋）に接続され、比較回路１１４ａ，１１４ｂの反転入力（−）には、外部電源１１５から基準電圧生成回路１１３を介して基準電圧が印加されている。比較回路１１４ａの出力は、スキャンレジスタ１０３ｂのＤ入力に接続されている。比較回路１１４ｂの出力は、スキャンレジスタ１０３ｄのＤ入力に接続されている。
【００３４】
まずスキャン回路の動作について説明する。
複数のスキャンレジスタ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄを直列に連ねてスキャンチェーンを形成しているのがスキャン回路である。スキャン回路にはスキャンシフト動作とスキャンキャプチャ動作がある。
【００３５】
スキャンシフト動作では、スキャンイネーブル端子１０６にイネーブル信号を与えておく。イネーブル信号により各スキャンレジスタ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄのＤＴ入力が有効になるため、スキャンレジスタのシリアル動作が可能となる。すなわち、スキャンシフト動作では、スキャン入力端子１０４から入力したデータがスキャンクロック端子１０５から供給されるクロックの立ち上がりエッジ毎にスキャンレジスタ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄのＤＴ入力へ取り込まれていき、シフト動作しながら最後にスキャン出力端子１０７へデータ出力が行われる。
【００３６】
スキャンキャプチャ動作では、スキャンイネーブル端子１０６にディスイネーブル信号を与えておく。このディスイネーブル信号によりスキャンレジスタ１０３ａ，１０３ｂ，１０３ｃ，１０３ｄのＤ入力からデータを取り込むことが可能となる。スキャンレジスタ１０３ｂ，１０３ｄのＤ入力には、スキャンレジスタ１０３の出力ＮＱから出力バッファ１１１を介した出力と、外部電源１１５から基準電圧生成回路１１３を介した基準電圧とを、比較回路１１４で比較した結果が入力されている。
【００３７】
出力バッファ１１１ａ，１１１ｂの検査は、スキャンレジスタ１０３に、出力バッファ１１１や負荷制御回路１１２を直流試験可能な状態にコントロールするためのデータをスキャンシフト動作を用いて設定する。
【００３８】
このコントロールデータにより、出力バッファ１１１ａ，１１１ｂはＨｉｇｈ出力かＬｏｗ出力に制御され、また負荷制御回路１１２ａ，１１２ｂは出力バッファ１１１ａ，１１１ｂの出力に応じた負荷電流を接続するように制御される。
【００３９】
出力バッファ１１１ａ，１１１ｂと負荷制御回路１１２ａ，１１２ｂが直流試験可能な状態になると、出力バッファ１１１ａ，１１１ｂがＨｉｇｈ出力の場合はＰｃｈオン抵抗と保護抵抗分に電流が流れた分を減じた電圧値が出力される。また出力バッファ１１１ａ，１１１ｂがＬｏｗ出力の場合はＮｃｈオン抵抗と保護抵抗分に電流が流れた分を乗じた電圧値が出力される。
【００４０】
出力バッファ１１１ａの出力電圧と、基準電圧生成回路１１３で生成した判定電圧とを比較回路１１４ａで比較して、その結果をスキャンキャプチャ動作によってスキャンレジスタ１０３ｂに取り込む。出力バッファ１１１ｂの出力電圧と、基準電圧生成回路１１３で生成した判定電圧とを比較回路１１４ｂで比較して、その結果をスキャンキャプチャ動作によってスキャンレジスタ１０３ｄに取り込む。スキャンレジスタ１０３ｂ，１１３ｄに取り込まれた値は、スキャンシフト動作でスキャン出力端子１０７に出力されてＬＳＩテスタで期待値と合致するか判定される。
【００４１】
このようにテスト装置としてのＬＳＩテスタと接続を行わない外部出力端子については、スキャンシフト動作で格納したスキャンレジスタ１０３ａ〜１０３ｄのデータに基づいて出力バッファ１１１ａ，１１１ｂ、負荷制御回路１１２ａ，１１２ｂ、基準電圧生成回路１１３、比較回路１１４ａ，１１４ｂをコントロールして出力バッファ１１１ａ，１１１ｂの直流試験を実施する。
【００４２】
テスト装置としてのＬＳＩテスタと接続を行う外部入出力端子である入力バッファ１０８ａ，１０８ｂ，１０８ｃ，スキャン出力端子１０７などについては、前記ＬＳＩテスタが備えるＤＣ測定ユニットや負荷回路を接続して直流試験を実施する。
【００４３】
なお、負荷制御回路１１２は定電流源回路などで実現される。また基準電圧生成回路１１３は分割抵抗やＢＧＲ（バンドギャップリファレンス）回路、レギュレータ回路などで実現される。比較回路１１４ａ，１１４ｂはコンパレータによって実現される。
【００４４】
また、直流試験において出力バッファの出力電圧ではなく出力電流をテストする場合は、後に説明する電流−電圧変換回路により出力電流を電圧値に変換することで比較回路を使用することが可能となる。
【００４５】
負荷制御回路１１２ａ，１１２ｂ、基準電圧生成回路１１３、比較回路１１４ａ，１１４ｂはテスト用に別途設ける必要はなく、実動作回路と共用しても良い。
以上のように、スキャン回路を実施するための端子と電源端子、ＧＮＤ端子のみをＬＳＩテスタに接続するだけで直流試験を実施することができる。よって、バウンダリスキャン回路が不要となりＴＡＰコントローラ分の面積を削減しながら、少ないピン数で直流試験を実施することができる。また実動作回路の中で用いられるスキャンレジスタを各自己診断用回路のコントロールに兼用できる場合はレジスタ分の回路面積も削減することができる。
【００４６】
なお、スキャンレジスタ１０３ｂと出力バッファ１１１ａ、スキャンレジスタ１０３ｄと出力バッファ１１１ｂのように必ずしも制御するのに１対１の対応である必要はなく、複数の前記スキャンレジスタから前記組み合わせ回路を介して制御してもよい。
【００４７】
なお、スキャンレジスタ１０３ａと負荷制御回路１１２ａ、スキャンレジスタ１０３ｃと負荷制御回路１１２ｂのように必ずしも制御するのに１対１の対応である必要はなく、数の前記スキャンレジスタから前記組み合わせ回路を介して制御してもよい。
【００４８】
なお、組み合わせ回路１０９ｂ，１０９ｄを介さず直接にスキャンレジスタ１０３ｂ，１０３ｄから出力バッファ１１１ａ，１１１ｂを制御するように構成したり、組み合わせ回路１０９ａ，１０９ｃを介さず直接にスキャンレジスタ１０３ａ，１０３ｃから負荷制御回路１１２ａ，１１２ｂを制御するように構成してもよい。
【００４９】
なお、外部電源１１５と基準電圧生成回路１１３から出力電圧テスト用の判定電圧を生成したが、基準電圧生成回路１１３も前記スキャンレジスタから制御可能に構成することもできる。
【００５０】
（実施の形態２）
図２は、本発明の半導体装置の入力端子の直流試験を行うテスト回路を示す。
半導体装置２０１の内部には次のものが構築されている。
【００５１】
２０２はスキャン設計が施された記憶装置（レジスタ）としてのスキャンレジスタ２０３ａ，２０３ｂ，２０３ｃ，２０３ｄを有する内部コアロジック回路、２０４はスキャン入力端子、２０５はスキャンクロック端子、２０６はスキャンイネーブル端子、２０７はスキャン出力端子、２０８ａ，２０８ｂ，２０８ｃはスキャン端子の入力バッファ、２０９ａ，２０９ｂ，２０９ｃ，２０９ｄは内部コアロジック回路２０２の組み合わせ回路、２１０ａ，２１０ｂは通常入力端子、２１１ａ，２１１ｂは入力バッファ、２１２はプルアップ抵抗、２１３はプルダウン抵抗、２１４ａ，２１４ｂは定電圧回路、２１５ａ，２１５ｂは電流−電圧変換回路、２１６は基準電圧生成回路、２１７ａ，２１７ｂは比較回路、２１８は外部電源、２１９は外部ＧＮＤ、２２０はスキャン端子の出力バッファである。通常入力端子２１０ａは入力バッファ２１１ａの入力に接続されている。入力バッファ２１１ａの出力は内部コアロジック回路２０２に接続されている。通常入力端子２１０ｂは入力バッファ２１１ｂの入力に接続されている。入力バッファ２１１ｂの出力は内部コアロジック回路２０２に接続されている。
【００５２】
なお、スキャン入力端子２０４から入力されたデータは、スキャンレジスタ２０３ａのＤＴ入力に供給される。スキャンレジスタ２０３ａのＱ出力は、スキャンレジスタ２０３ｂのＤＴ入力に接続されている。スキャンレジスタ２０３ｂのＱ出力は、スキャンレジスタ２０３ｃのＤＴ入力に接続されている。スキャンレジスタ２０３ｃのＱ出力は、スキャンレジスタ２０３ｄのＤＴ入力に接続されている。スキャンレジスタ２０３ｄのＱ出力は、出力バッファ２２０を介してスキャン出力端子２０７に接続されている。
【００５３】
スキャンレジスタ２０３ｂのＮＱ出力は、組み合わせ回路２０９ｂと定電圧回路２１４ａを介して入力バッファ２１１ａの入力に接続されている。スキャンレジスタ２０３ｃのＮＱ出力は、組み合わせ回路２０９ｃと定電圧回路２１４ｂを介して入力バッファ２１１ｂの入力に接続されている。
【００５４】
スキャンレジスタ２０３ａのＮＱ出力は、組み合わせ回路２０９ａを介して電流−電圧変換回路２１５ａに接続されている。電流−電圧変換回路２１５ａの一端はプルアップ抵抗２１２を介して外部電源２１８に接続されている。電流−電圧変換回路２１５ａの他端は入力バッファ２１１ａの入力に接続されている。
【００５５】
スキャンレジスタ２０３ｄのＮＱ出力は、組み合わせ回路２０９ｄを介して電流−電圧変換回路２１５ｂに接続されている。電流−電圧変換回路２１５ｄの一端は入力バッファ２１１ｂの入力に接続されている。電流−電圧変換回路２１５ｂの他端はプルダウン抵抗２１３を介して外部電源のＧＮＤ２１９に接続されている。
【００５６】
電流−電圧変換回路２１５ａの出力電圧は比較回路２１７ａの非反転入力端子（＋）に印加されている。電流−電圧変換回路２１５ｂの出力電圧は比較回路２１７ｂの非反転入力端子（＋）に印加されている。比較回路２１７ａ，２１７ｂの反転入力端子（−）には、外部電源２１８から基準電源生成回路２１６を介して基準電圧が印加されている。
【００５７】
比較回路２１７ａの比較結果は、スキャンレジスタ２０３ａのＤ入力に供給されている。比較回路２１７ｂの比較結果は、スキャンレジスタ２０３ｄのＤ入力に供給されている。
【００５８】
次に、本実施形態における半導体装置の回路面積を削減しながら少ないピン数で入力端子の直流試験を行うことが可能となるテスト回路およびテスト方法を、図２に示すテスト回路を示すブロック図を例にとって説明する。
【００５９】
スキャンレジスタ２０３ａ〜２０３ｄは、図２によると組み合わせ回路２０９ａ〜２０９ｄを介して入力バッファ２１１ａ，２１１ｂに接続された定電圧回路２１４ａ，２１４ｂと、電流−電圧変換回路２１５ａ，２１５ｂとを制御することが出来る回路構成となっている。
【００６０】
このスキャンレジスタ２０３ａ〜２０３ｄに対して、定電圧回路２１４ａ，２１４ｂや電流−電圧変換回路２１５ａ，２１５ｂを直流試験可能な状態にコントロールするためのデータをスキャンシフト動作を用いて設定する。
【００６１】
そしてそのコントロールデータにより定電圧回路２１４ａ，２１４ｂでテスト電圧が設定されると、入力バッファ２１１ａ，２１１ｂがプルアップ抵抗２１２を持っていれば外部電源２１８との間に、またプルダウン抵抗２１３を持っていれば外部ＧＮＤ２１９との間に電流が流れて直流試験が可能な状態になる。
【００６２】
流れた電流は、スキャンレジスタ２０３ａ〜２０３ｄのコントロールデータにより同時に動作した電流−電圧変換回路２１５ａ，２１５ｂで電圧値に変換されて出力される。また一方、外部電源２１８と基準電圧生成回路２１６から出力電圧テスト用の判定電圧を生成している。
【００６３】
電流−電圧変換回路２１５ａ，２１５ｂの出力電圧と基準電圧生成回路２１６で生成した判定電圧を比較回路２１７ａ，２１７ｂで比較して、その結果をスキャンキャプチャ動作によってスキャンレジスタ２０３ａ，２０３ｄに取り込む。スキャンレジスタ２０３ａ，２０３ｄに取り込まれた値は、スキャンシフト動作でスキャン出力端子２０７に出力されてテスト装置としてのＬＳＩテスタで期待値と合致するか判定される。
【００６４】
スキャン回路用の入力端子であるスキャン入力端子２０４，スキャンイネーブル端子２０６，スキャンクロック端子２０５については、テスト装置としてのＬＳＩテスタとの接続が必要となり、テストピンとして省くことができないので、スキャン入力端子２０４、スキャンイネーブル端子２０６についてはプルアップやプルダウンがされていればＬＳＩテスタのＤＣ測定ユニットを用いて電圧印加電流測定を実施する。またスキャンクロック端子２０５については回路構成に基づき必要に応じてＤＣ測定ユニットを用いた入力電流を実施する。
【００６５】
定電圧回路２１４ａ，２１４ｂは定電圧源回路などで実現される。また電流−電圧変換回路２１５ａ，２１５ｂは高抵抗を並列に設けることなどで実現される。基準電圧生成回路２１６は分割抵抗やＢＧＲ回路、レギュレータ回路などで実現される。比較回路２１７ａ，２１７ｂはコンパレータによって実現される。
【００６６】
以上のように、スキャン回路を実施するための端子と電源端子、ＧＮＤ端子のみをＬＳＩテスタに接続するだけで直流試験を実施することができる。よってバウンダリスキャン回路が不要となりＴＡＰコントローラ分の面積を削減しながら、少ないピン数で直流試験を実施することができる。また実動作回路の中で用いられるスキャンレジスタを各自己診断用回路のコントロールに兼用できる場合はレジスタ分の回路面積も削減することができる。
【００６７】
なお、定電圧回路２１４ａ，２１４ｂ、電流−電圧変換回路２１５ａ，２１５ｂ、基準電圧生成回路２１６、比較回路２１７ａ，２１７ｂはテスト用に別途設ける必要はなく、実動作回路と共用しても良い。
【００６８】
なお、バウンダリスキャン回路のように、組み合わせ回路２０９ａ〜２０９ｄを介さず直接にスキャンレジスタ２０３ａ〜２０３ｄから定電圧回路２１４ａ，２１４ｂと電流−電圧変換回路２１５ａ，２１５ｂを制御する構成にしてもよい。
【００６９】
なお、スキャンレジスタ２０３ｂ，２０３ｃと定電圧回路２１４ａ，２１４ｂ、スキャンレジスタ２０３ａ，２０３ｄと電流−電圧変換回路２１５ａ，２１５ｂは図２のように必ずしも制御するのに１対１の対応である必要はなく、複数の前記スキャンレジスタから前記組み合わせ回路を介して制御してもよい。
【００７０】
なお、基準電圧生成回路２１６も前記スキャンレジスタから制御可能な構成にしてもよい。
【産業上の利用可能性】
【００７１】
本発明は、数の限られた外部入出力ピンの半導体装置であっても出力回路または入力回路テストできるので、各種半導体装置の信頼性の向上ならびに機能の向上に寄与できる。
【符号の説明】
【００７２】
１０１    半導体装置
１０２    内部コアロジック回路
１０３ａ〜１０３ｄ    スキャンレジスタ
１０４    スキャン入力端子
１０５    スキャンクロック端子
１０６    スキャンイネーブル端子
１０７    スキャン出力端子
１０８ａ〜１０８ｃ    入力バッファ
１０９ａ〜１０９ｄ    組み合わせ回路
１１０ａ，１１０ｂ    通常出力端子
１１１ａ，１１１ｂ    出力バッファ
１１２ａ，１１２ｂ    負荷制御回路
１１３    基準電圧生成回路
１１４ａ，１１４ｂ    比較回路
１１５    外部電源
１１６    スキャン端子の出力バッファ
２０１    半導体装置
２０２    内部コアロジック
２０３    スキャンレジスタ
２０４    スキャン入力端子
２０５    スキャンクロック端子
２０６    スキャンイネーブル端子
２０７    スキャン出力端子
２０８ａ〜２０８ｃ    スキャン端子の入力バッファ
２０９ａ〜２０９ｄ    組み合わせ回路
２１０ａ，２１０ｂ    通常入力端子
２１１ａ，２１１ｂ    入力バッファ
２１２    プルアップ抵抗
２１３    プルダウン抵抗
２１４    定電圧回路
２１５    電流−電圧変換回路
２１６    基準電圧生成回路
２１７ａ，２１７ｂ    比較回路
２１８    外部電源
２２０    出力バッファ
【図１】
2011002344.tif 000003
【図２】
2011002344.tif 000004
【図３】
2011002344.tif 000005
【図４】
2011002344.tif 000006