(57)【要約】【課題】半導体プロセスを用いて、雰囲気温度から駆動電圧を得る半導体集積回路装置を提供する。【解決手段】ダイオード接続された整流素子（トランジスタ３）と、一端が前記整流素子の一端に接続され、他端が接地電位に接続された電圧発生源としての抵抗素子（抵抗１）と、から構成される駆動電圧発生回路（単位セル３１）から成り、前記抵抗素子（抵抗１）が発生する電圧を駆動電圧として前記整流素子（トランジスタ３）の他端に出力することを特徴とする半導体集積回路装置。【選択図】図１
2011138214.tif 000002
【特許請求の範囲】
【請求項１】
ダイオード接続された整流素子と、
一端が前記整流素子の一端に接続され、他端が接地電位に接続された電圧発生源としての抵抗素子と、から構成される駆動電圧発生回路から成り、
前記抵抗素子が発生する電圧を駆動電圧として前記整流素子の他端に出力する
ことを特徴とする半導体集積回路装置。
【請求項２】
ダイオード接続された第１の整流素子の一端と電圧発生源としての第１の抵抗素子の一端とが接続されて第１の駆動電圧発生回路を成し、複数の前記第１の駆動電圧発生回路が接続されて第１の駆動電圧発生部を成し、
ダイオード接続された第２の整流素子の一端と電圧発生源としての第２の抵抗素子の一端とが接続されて第２の駆動電圧発生回路を成し、複数の前記第２の駆動電圧発生回路が接続されて複数の第２の駆動電圧発生部を成し、
前記第１および第２の駆動電圧発生部が直列または並列に接続されること、
を特徴とする半導体集積回路装置。
【請求項３】
前記第１および第２の駆動電圧発生部は、前記第１および第２の駆動電圧発生回路を複数直列に接続したことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記第１および第２の駆動電圧発生部は、前記第１および第２の駆動電圧発生回路を複数並列に接続したことを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項５】
前記駆動電圧発生回路で構成される発電部と、
前記発電部または外部電源からの電力を負荷に供給する制御部と、
を備えたことを特徴とする請求項３または４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタまたはダイオードを用いて電力を供給する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年の地球温暖化により自然エネルギーを利用した発電が注目を集めている。この分野においてもナノテクノロジーを用いた技術が提案されている。例えば、下記特許文献１に示される従来技術によれば、雰囲気温度による熱エネルギーを、ナノテクノロジーを用いた発電機により、電力に変換することが可能である。
【０００３】
しかしながら、この発明における発電には中空の構造が必要であり、従来のナノテクノロジーの中心である半導体プロセスとは別のカーボンナノチューブ等の追加のプロセスが必要である上、現状では加工が難しく実現できないという問題もある。さらに、熱電対や圧電対を集積することも従来の通常の半導体プロセスとは異なるという問題もある。
【０００４】
他方、近年の半導体デバイスや無線技術の急速な発展により、さまざまな場面で無線技術が用いられるようになっている。通信にケーブルを必要としない無線通信は、様々な応用がなされているが、通信機器の内部回路等の動作に必要な駆動電圧を、装置外部に設置された電池やＡＣ電源等から供給する必要があるという問題があった。このような問題を解決する手段として、例えば、下記特許文献２に代表される従来技術では、電力も無線で伝送する方法が提案されている。
【０００５】
しかしながら、この従来の方法では、通信機器に対して電力を送信するデバイスが必要であり、このデバイスがなければ、当然ながら内部回路等を動作させることができないため情報の自発的な伝送が困難という課題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００６−５２６７２５号公報
【特許文献２】特開２００６−１９７７３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体プロセスを用いて、雰囲気温度から駆動電圧を得る半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、ダイオード接続された整流素子と、一端が前記整流素子の一端に接続され、他端が接地電位に接続された電圧発生源としての抵抗素子と、から構成される駆動電圧発生回路から成り、前記抵抗素子が発生する電圧を駆動電圧として前記整流素子の他端に出力することを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体プロセスを用いて、雰囲気温度から駆動電圧を得る半導体集積回路装置を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１の実施の形態にかかる半導体集積回路装置の構成を示すものである。
【図２】図１に示した半導体集積回路装置の等価回路を示すものである。
【図３】図１に示した抵抗の代わりにトランジスタを用いた半導体集積回路装置の構成を示すものである。
【図４】図３の半導体集積回路装置をモデルにしたSimulation用回路を示すものである。
【図５】図４のSimulation用回路による出力電圧の変化を示すものである。
【図６】図３の半導体集積回路装置を直列接続した場合の構成例を示すものである。
【図７】図３の半導体集積回路装置を並列接続した場合の構成例を示すものである。
【図８】図７の並列接続された半導体集積回路装置を更に直列接続した場合の構成例を示すものである。
【図９】図６の直列接続された半導体集積回路装置を更に並列接続した場合の構成例を示すものである。
【図１０】本発明の第２の実施の形態にかかる半導体集積回路装置の構成を示すものである。
【図１１】ＰＭＯＳを用いた半導体集積回路装置とＮＭＯＳを用いた半導体集積回路装置とを、直列接続または並列接続した場合の構成例を示すものである。
【図１２】図１１の直列接続された半導体集積回路装置を更に並列接続した場合の構成例を示すものである。
【図１３】図１１の並列接続された半導体集積回路装置を更に直列接続した場合の構成例を示すものである。
【図１４】本発明の第５の実施の形態にかかるトランジスタの構成を示すものである。
【図１５】一般的なｎ型トランジスタを用いた場合の出力電圧の変化と、図１４のｎ型トランジスタを用いた場合の出力電圧の変化とを示すものである。
【図１６】制御部および発電部によって負荷を駆動する実施例を説明するための図である。
【図１７】１つのＬＳＩ上に発電部および制御部を集積した実施例を示す図である。
【図１８】ＳｏＣ上に発電部および制御部を集積した一の実施例を示す図である。
【図１９】ＳｏＣ上に発電部および制御部を集積した他の実施例を示す図である。
【図２０】より多くの発電部を用いて負荷を駆動する実施例を説明するための図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態にかかる半導体集積回路装置を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかる半導体集積回路装置の構成を示すものであり、図２は、図１に示した半導体集積回路装置の等価回路を示すものである。図１および２の半導体集積回路装置は、ダイオード接続されたトランジスタ３（整流素子）と、一端がトランジスタ３の一端に接続され、他端が接地電位（以下、ＧＮＤ）に接続され電圧発生源としての抵抗１（抵抗素子）と、を有して構成されている。
【００１３】
以下、ＤＣ電圧ＶｏｕｔおよびＤＣ電流Ｉｏｕｔが出力される原理を説明する。まず、抵抗値Ｒの抵抗１において、熱雑音による電圧が発生する。この雑音電圧源１０のＲＭＳ値の大きさｅは、雰囲気の絶対温度がＴのとき、単位周波数あたり、ボルツマン定数をｋとすると（１）式で表現できる。
【数１】
2011138214.tif 000003
【００１４】
このとき、トランジスタ３のゲートとドレインとの接続端（以下単に「ノードＡ」と称する）に発生する電圧ｖ２は、周波数ｆの関数として、（２）式で表現できる。ただし、Ｃは、ノードＡについている容量である。
【数２】
2011138214.tif 000004
【００１５】
なお、容量Ｃは、ゲート容量、ゲート／ソース間容量、ドレイン／バックゲート間容量などを含むものである。ノードＡに印加された電圧ｖ２は、トランジスタ３の非線形効果によって、その一部がＤＣ電流に変換されトランジスタ３のソース（ノードＢ）に現れる。ここで、帯域１／２πＣＲまでの雑音電圧ｖは、（３）式で表現できる。
【数３】
2011138214.tif 000005
【００１６】
さらに、ＤＣ電流Ｉｏｕｔは、例えば、トランジスタ３の非線形効果を２乗で近似した場合、（４）式で表現できる。なお、（４）式では、ＤＣ電流Ｉｏｕｔがゲート電圧Ｖｇとドレイン電圧Ｖｄとの積に比例する関係となっているが、これは、トランジスタ３をダイオード接続しているためであり、一般的なトランジスタでは、ＤＣ電流Ｉｏｕｔがゲート電圧Ｖｇの２乗あるいはドレイン電圧Ｖｄの２乗に比例する関係となる。
【数４】
2011138214.tif 000006
【００１７】
この（４）式より、なるべく大きなＤＣ電流Ｉｏｕｔを取り出すためには、容量Ｃを小さくする必要がある。これは、ノイズ電圧源（雑音電圧源１０）からの雑音電圧ｖを、できるだけ広い帯域でＤＣ電圧に変換することが重要だからである。
【００１８】
また、より大きな非線形効果を得るためには、トランジスタ３の閾値電圧Ｖｔｈを、例えば、０Ｖより小さく設定することが望ましい。例えば、閾値電圧Ｖｔｈが低く設定されたトランジスタにおいて所定のゲート電圧Ｖｇが印加されたときに流れる電流は、閾値電圧Ｖｔｈが高く設定されたトランジスタにおいて上記同等のゲート電圧Ｖｇが印加されたときに流れる電流に比して、大きな値を示す。
また、ｎ型基板を使った場合、トランジスタ３の閾値電圧Ｖｔｈおよびドレインとバックゲート間につく容量を小さくすることができる。
【００１９】
ただし、実際の回路では、以下のような問題が存在する。すなわち、（１）ノードＡに発生する電圧ｖ２を大きくするためには、抵抗１の抵抗値Ｒを、例えば数ｋΩ以上と大きくする必要がある。（２）たとえ抵抗値Ｒを大きくしても、ノードＡに発生する電圧ｖ２は、例えば１ｍＶ程度と小さく、さらに、抵抗１の寄生容量により、実際のデバイス電圧を取り出すことは困難である。
【００２０】
図３は、図１の抵抗１の代わりにトランジスタ５を用いた半導体集積回路装置の構成を示すものである。図３の半導体集積回路装置は、上述した問題を解決するためのものである。ダイオード接続されたトランジスタ５は、一端がトランジスタ３の一端に接続され、他端がＧＮＤに接続されている。
【００２１】
このトランジスタ５によって実現される抵抗体は、面積が小さいため、抵抗１を用いた場合に比して寄生容量を小さくすることが可能である。従って、（４）式の観点からもＤＣ電流Ｉｏｕｔをとりやすい。
【００２２】
トランジスタ５は、面積が小さく、かつ、高い抵抗値を示す抵抗成分として使用される。このトランジスタ５による抵抗を、ダイオードとして作用するトランジスタ３の入力インピーダンスよりも小さくすれば、多くの電流を得ることが可能である。具体的には、トランジスタ５の閾値電圧Ｖｔｈは、例えば、トランジスタ３の閾値電圧Ｖｔｈよりも５０ｍＶ程度低いことが望ましい。
【００２３】
図４は、図３の半導体集積回路装置をモデルにしたSimulation用回路を示すものであり、図５は、図４のSimulation用回路による出力電圧の変化を示すものである。図４のトランジスタ５とトランジスタ３は、図３の各トランジスタに対応するものである。ノードＢには、図５のSimulation結果を得るために、一例として、１００ｎＦの容量Ｃが接続されており、この容量Ｃが充電され、出力電圧が増加している様子がわかる。
【００２４】
ただし、抵抗１の代わりにトランジスタ５を使用した場合であっても、この構成で得られる電力は非常にわずかである。以下、より多くの出力を得るための構成を説明する。図６は、図３の半導体集積回路装置を直列接続した場合の構成例を示すものであり、図７は、図３の半導体集積回路装置を並列接続した場合の構成例を示すものであり、図８は、図７の並列接続された半導体集積回路装置を更に直列接続した場合の構成例を示すものであり、図９は、図６の直列接続された半導体集積回路装置を更に並列接続した場合の構成例を示すものである。
【００２５】
出力電圧を大きくするためには、図３の回路を直列に接続することで実現可能である。その一例が図６の半導体集積回路装置である。当該半導体集積回路装置は、トランジスタ３の一端とトランジスタ５の一端とが接続されて一の単位セル３１（駆動電圧発生回路）を成し、トランジスタ３の他端と次段のトランジスタ５の他端とが接続され、複数の単位セル３１ａ〜３１ｎが直列に接続されている。その結果、個々の単位セル３１ａ〜３１ｎの出力電圧が加算され、トランジスタ３１ｎの他端から正電位が出力される。なお、１段目の単位セル３１ａのトランジスタ５の他端は、ＧＮＤに接続されている。
【００２６】
また、出力電流を大きくするためには、図７のように、単位セル３１を並列に接続すればよい。図７の半導体集積回路装置は、トランジスタ３の一端とトランジスタ５の一端とが接続されて一の単位セル３１を成し、トランジスタ３の他端が共通に接続され、複数の単位セル３１ａ〜３１ｎが並列に接続されている。トランジスタ５の他端は、ＧＮＤに接続されている。
【００２７】
なお、ＶＬＳＩ（Very  Large-Scale  Integration）では、１０００万個以上のトランジスタの集積が可能であるため、たとえ単位セル３１単体の電流がｎＡ以下であり、電圧がｍＶ以下であったとしても、図８、図９に示すように並／直列あるいは直／並列に結合することで、比較的大きな出力を得ることが可能である。
【００２８】
図８の半導体集積回路装置は、複数の単位セル（第１の駆動電圧発生回路）３３ａ〜３３ｎが並列に接続された駆動電圧発生部４０ａ（第１の駆動電圧発生部）に、複数の単位セル（第２の駆動電圧発生回路）３４ａ〜３４ｎが並列に接続された駆動電圧発生部４０ｂ（第２の駆動電圧発生部）が直列に接続されている。駆動電圧発生部４０ａを構成する単位セルは、トランジスタ３の一端とトランジスタ５の一端とが接続され、トランジスタ５の他端がＧＮＤに接続され、トランジスタ３の他端が共通に接続されると共にコンデンサを介してＧＮＤに接続されている。また、駆動電圧発生部４０ｂを構成する単位セルは、トランジスタ３の一端とトランジスタ５の一端とが接続され、トランジスタ５の他端は駆動電圧発生部４０ａのトランジスタ３の共通接続された他端に接続されている。図８の半導体集積回路装置は、駆動電圧発生部をｍ段直列に接続したもので、最終段の駆動電圧発生部の共通に接続されたトランジスタ３の他端から出力電圧が出力される。
【００２９】
図８の半導体集積回路装置は、各並列出力ノードに比較的大きな容量をつけることができるため、この並列出力ノードにＤＣ電圧／電流と共に出力される雑音成分が除去され、後段に及ぼす影響、すなわち出力電圧／電流の低下を防ぐことが可能である。
【００３０】
図９の半導体集積回路装置は、図６に示した半導体集積回路装置を複数並列に接続したものである。第１の駆動電圧発生部４１ａと第２の駆動電圧発生部４１ｂは、最終段の単位セルのトランジスタ３の他端が共通に接続され、出力電圧が出力される。図９の半導体集積回路装置は、ｍ段並列に接続したものである。
【００３１】
図９の半導体集積回路装置は、各単位セル３１の出力ノードとトランジスタのゲートとの間につく寄生容量が軽減されるため、単位セル３１あたりの発電量の減少を防ぐことが可能である。
【００３２】
なお、本実施の形態にかかる半導体集積回路装置には、整流ダイオードとして作用するトランジスタ３と、抵抗体として作用するトランジスタ５との代わりに、ダイオードを適用することも可能である。この場合、トランジスタ３およびトランジスタ５を使用した場合に比べて、出力電圧は低下するが、本実施の形態と同様の効果を得ることが可能である。
【００３３】
以上説明したように、本実施の形態にかかる半導体集積回路装置は、トランジスタ３の一端とトランジスタ５の一端とが接続されて一の単位セルを構成するようにしたので、従来の文献に開示されているような特殊な半導体プロセスを用いなくとも、雰囲気温度から駆動電圧を得ることが可能である。
【００３４】
（第２の実施の形態）
図１０は、本発明の第２の実施の形態にかかる半導体集積回路装置の構成図である。図１０の半導体集積回路装置は、図６の半導体集積回路装置と同様に、単位セルを直列接続した構成である。さらに、当該半導体集積回路装置には、単位セル同士の接続端部間にダイオード２０ａ〜２０ｎ−１が挿入されている。図１０の半導体集積回路装置は、トランジスタ３の一端とトランジスタ５の一端とが接続されて一の単位セル３１（駆動電圧発生回路）を成し、トランジスタ３の他端とトランジスタ５の他端とがダイオード２０ａ〜２０ｎ−１を介して接続され、複数の単位セル３１ａ〜３１ｎが直列に接続されている。
【００３５】
図６の場合、各単位セルの出力電圧には、雑音成分によるマイナスの交流成分が含まれ、マイナスの交流成分が他の単位セルの出力電圧を打ち消けすように作用して、出力電圧が低下するおそれがある。本実施の形態にかかる半導体集積回路装置は、各トランジスタ３の出力段にダイオード２０ａ〜２０ｎ−１を挿入することによって、マイナスの交流成分の通過を効果的に抑制することが可能であり、その結果、第１の実施の形態に比して大きな電力を得ることができる。なお、本実施の形態では、一例としてダイオードを示したが、整流作用のある素子であればよく、例えば、ダイオード接続したトランジスタなどを用いてもよい。
【００３６】
（第３の実施の形態）
第１および２の実施の形態にかかる半導体集積回路装置は、ＮＭＯＳ（n-Channel  Metal-Oxide  Semiconductor）トランジスタを用いて構成されているが、ＮＭＯＳの代わりにＰＭＯＳ（p-Channel  Metal-Oxide  Semiconductor）トランジスタを用いても、第１の実施の形態と同様の効果を得ることが可能である。さらに、ＮＭＯＳとＰＭＯＳとを混載することも可能であり、以下、その具体例を説明する。
【００３７】
図１１は、ＰＭＯＳを用いた半導体集積回路装置とＮＭＯＳを用いた半導体集積回路装置とを、直列接続または並列接続した場合の構成例を示すものであり、図１２は、図１１の直列接続された半導体集積回路装置を更に並列接続した場合の構成例を示すものであり、図１３は、図１１の並列接続された半導体集積回路装置を更に直列接続した場合の構成例を示すものである。
【００３８】
出力電圧を大きくするためには、単位セルを直列に接続することで実現可能である。例えば、図１１（ａ）に示すように、ＰＭＯＳトランジスタで構成された単位セルを複数直列に接続した回路と、ＮＭＯＳトランジスタで構成された単位セルを複数直列に接続された回路とを、直列接続することで実現可能である。すなわち、ＰＭＯＳトランジスタ１３の一端とＰＭＯＳトランジスタ１５の一端とが接続されて一の単位セル（第１の駆動電圧発生回路）を成し、トランジスタ１３の他端とトランジスタ１５の他端が接続され、複数の一の単位セルが直列に接続されている（第１の駆動電圧発生部）。また、ＮＭＯＳトランジスタ３の一端とＮＭＯＳトランジスタ５の一端とが接続されて他の単位セル（第２の駆動電圧発生回路）を成し、トランジスタ３の他端とトランジスタ５の他端が接続され、複数の他の単位セルが直列に接続されている（第２の駆動電圧発生部）。そして、トランジスタ１５ａの他端とトランジスタ５ａの他端とがＧＮＤに接続され、第１および第２の駆動電圧発生部が直列に接続され、トランジスタ３ｎの他端から正電位が出力され、トランジスタ１３ｎの他端から負電位が出力される。
【００３９】
また、出力電流を大きくするためには、図１１（ｂ）に示すように、複数のＰＭＯＳトランジスタで構成された単位セルを複数並列に接続した回路と、複数のＮＭＯＳトランジスタで構成された単位セルを複数並列に接続した回路とを、接続することで実現可能である。すなわち、ＰＭＯＳのトランジスタ１３の一端とＰＭＯＳのトランジスタ１５の一端とが接続されて一の単位セル（第１の駆動電圧発生回路）を成し、ＰＭＯＳトランジスタ１３の他端が共通に接続され、複数の一の単位セルが並列に接続されている（第１の駆動電圧発生部）。また、ＮＭＯＳのトランジスタ３の一端とＮＭＯＳのトランジスタ５の一端とが接続されて他の単位セル（第２の駆動電圧発生部）を成し、ＮＭＯＳトランジスタ３の他端が共通に接続され、複数の他の単位セルが並列に接続されている（第２の駆動電圧発生部）。そして、トランジスタ１５ａの他端とトランジスタ５ａの他端とがＧＮＤに接続され、第１および第２の駆動電圧発生部が接続され、トランジスタ３ａの他端から正電位が出力され、トランジスタ１３ａの他端から負電位が出力される。
【００４０】
なお、図１２に示すように、単位セルが直列に接続されたものを複数並列に接続した場合、図９の半導体集積回路装置と同様の効果を得ることが可能である。また、図１３に示すように、単位セルが並列に接続されたものを複数直列に接続した場合、図８の半導体集積回路装置と同様の効果を得ることが可能である。
【００４１】
（第４の実施の形態）
第１〜３の実施の形態にかかる半導体集積回路装置は、トランジスタ３あるいは１３の整流作用によって出力電圧と電流を得ていたが、第４の実施の形態にかかる半導体集積回路装置は、当該トランジスタ３、１３の代わりに、量子効果を利用したトンネルダイオードあるいは逆方向ダイオード（backward  diode）を整流デバイスとして用いる。
【００４２】
このトンネルダイオードあるいは逆方向ダイオードの整流作用は、トランジスタ３、１３の整流作用に比べて大きいため、本実施の形態にかかる半導体集積回路装置では、第１〜３の実施の形態にかかる半導体集積回路装置よりも大きな電力を得ることが可能である。
【００４３】
（第５の実施の形態）
図１４は、本発明の第５の実施の形態にかかるトランジスタの断面図である。第１〜４の実施の形態にかかる半導体集積回路装置において、取り出せる電力を最大化するためには、上記（２）式にあるように、ノードＡについている容量を最小化する必要がある。
【００４４】
以下、その容量を低減するための構造（１）〜（４）を説明する。ここでは、一例として、ＮＭＯＳトランジスタの場合について説明する。（１）ポリシリコンのゲートとドレインとが直接つながる構造、あるいは、当該ポリシリコンのゲートとドレインとが、図示しないコンタクトやサリサイド（ＮｉＳｉなど）を介して直接つながる構造である。この場合、図示しないメタルを介することなくゲートとドレインとを直接接続することができため、ゲートに着く（付く？）配線間等の寄生容量を小さくすることができる。（２）基板がｎ型基板（例えば、Ｎ−Ｓｉ）で構成される。この場合、トランジスタの閾値を下げ、ドレインと基板との間につく寄生容量を下げることができる。（３）ＳＯＩ（Silicon  on  Insulator）基板を使用する。基板をフローティングすることで、ドレインとバックゲートとの間につく容量のうち、実際に容量として寄与する分を減少させることができる。（４）ソースまたはドレインが薄く形成されている。ドレインと基板の接合面積を小さくし、ドレインと基板の間につく寄生容量を小さくすることができる。より具体的には、上下の矢印で示されるドレインの高さが、左右の方向で示されるドレイン／ソースの長さの２５％以下に形成する。
【００４５】
図１５は、図５に示した出力電圧の変化と、図１４のトランジスタを用いた場合の出力電圧の変化とを示すものである。点線で示されるデータは、上記（１）〜（４）の構造を採用していていないものであり、実線示されるデータは、上記（１）〜（４）の構造を全て採用したものである。なお、（１）〜（４）の何れか１つの構造を適用したＮＭＯＳトランジスタであっても、寄生容量を小さくすることができる。さらに（１）〜（４）の何れか２つあるいは３つの構造を任意に組み合わせて採用することもでき、多くの構造を採り入れるほど、出力電圧を大きくすることが可能である。なお、（１）、（３）、（４）、（２）の順で出力電圧が大きくなる。
【００４６】
なお、図１４には２次元構造の基本的なＮＭＯＳトランジスタを示したが、（１）〜（４）の構造は、ＰＭＯＳトランジスタや、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）等の３次元構造のトランジスタにも適用が可能である。また、ＰＭＯＳトランジスタに適用した場合、図１４に示されるＮ−ＳｉはＰ−Ｓｉと読み替え、Ｎ＋ＳｉはＰ＋Ｓｉと読み替えるものとする。
【００４７】
（第６の実施の形態）
第１〜５の実施の形態に示した半導体集積回路装置を、例えば、携帯電話、携帯音楽／映像プレイヤー、およびゲーム機などの機器に取り込んだ場合、電池の小型化を図ることができる。以下、第１〜５の実施の形態に示した半導体集積回路装置を、発電部と称して、各種機器（負荷）を駆動する態様を説明する。
【００４８】
図１６は、制御部および発電部によって負荷を駆動する実施例を説明するための図であり、図１７は、１つのＬＳＩ上に発電部および制御部を集積した実施例を示す図であり、図１８は、ＳｏＣ上に発電部および制御部を集積した一の実施例を示す図であり、図１９は、ＳｏＣ上に発電部および制御部を集積した他の実施例を示す図である。
【００４９】
図１６において、通常、これらの機器の待機時における消費電力は非常に小さいため、負荷待機時には、（１）制御部２４ａによって発電部２１ａから電池（外部電源）２２ａに充電を行う。一方、負荷使用時など、発電部２１ａからの電力だけでは負荷２３ａが必要とする電力をまかなえない場合には、（２）制御部２４ａによって電池２２ａから負荷２３ａに電力を供給する。制御部２４ａは、上記の電力の流れを必要に応じて切り替える機能を有するとともに、適切なＤＣ電圧を出力するためのＤＣ／ＤＣ変換器を有している。
【００５０】
図１７の発電部２１ｂは、図１６の発電部および制御部を１つのＬＳＩ上に集積したものである。また、図１８の発電部２１ｃは、図１６の発電部および制御部をＳｏＣ（System-on-a-chip）上に集積したものである。このように、１つのＬＳＩ上、あるいはＳｏＣ上に、発電部および制御部を集積することによって、より小型なシステムを実現可能である。
【００５１】
図１９において、ＳｏＣの消費電力が十分小さいあるいは発電部２１ｃの発電能力が十分大きいため、発電部２１ｃのみでＳｏＣ全体の消費電力を賄うことができる場合には、外部の電池が不要となる。さらに、外部とのインターフェスを無線で行えば、外部との配線が必要ない超小型な装置を実現可能である。
【００５２】
図２０は、より多くの発電部を用いて負荷を駆動する実施例を説明するための図である。図２０の発電部２１ｄは、図１６の発電部２１ａを多数用いて構成され、例えば、家電等の比較的大きな負荷２３ｂに対して、その消費電力を賄うことができる容量を有するものである。このような発電部２１ｄを使用すれば、家庭用の発電機としても用いることができる。制御部２４ｂは、（１）必要に応じて、発電部２１ｄから電池２２ａへの充電、発電部２１ｄから電力網（外部電源）２５への電力供給、または発電部２１ｄから負荷２３ｂへの電力供給と、（２）電池２２ａから負荷２３ｂへの電力供給と、（３）電力網２５から負荷２３ｂへの電力供給などを配分しあるいは切り替える。この際、制御部２４ｂは、必要なＤＣ電圧の変換やＤＣ−ＡＣ変換も行う。このように、当該発電部２１ｄを用いれば、電池２２ａの小型軽量化、長寿命化を図ることが可能である。
【符号の説明】
【００５３】
１  抵抗、３、５、１３、１５  トランジスタ、１０  雑音電圧源、２０  ダイオード、２１ａ、２１ｂ、２１ｃ、２１ｄ  発電部、２２ａ  電池（外部電源）、２３ａ、２３ｂ  負荷、２４ａ、２４ｂ  制御部、２５  電力網（外部電源）、３１ａ、３１ｂ、３１ｎ、３３ａ、３３ｂ、３３ｎ、３４ａ、３４ｂ、３４ｎ、  単位セル（駆動電圧発生回路）  ４０ａ、４０ｂ、４０ｎ、４１ａ、４１ｂ、４１ｎ  駆動電圧発生部、Ａ、Ｂ  ノード、Ｃ  容量、Ｉｏｕｔ  出力電流、Ｖｏｕｔ  出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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