(57)【要約】【課題】ＲＦ送信出力信号の高調波成分を低減する。【解決手段】半導体集積回路１１０のアンテナスイッチ１００の送信スイッチ１０４は送信端子１０２と入出力端子１０１の間にＳ・Ｄ電流経路が接続されゲート端子Ｇが送信制御端子１０８に接続された送信電界効果トランジスタを含み、受信スイッチ１０５は入出力端子１０１と受信端子１０３の間にＳ・Ｄ電流経路が接続されゲート端子Ｇが受信制御端子１０９に接続された受信電界効果トランジスタを含む。送信と受信とのｎチャネル型ＭＯＳ電界効果トランジスタは、シリコンオンインシュレータ(ＳＯＩ)構造で形成される。アンテナスイッチの高調波成分を低減する値に設定された電圧発生回路１０の基板電圧は、ＳＯＩ構造の支持シリコン基板に接続された端子１０８、１０９に供給される。【選択図】図１
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【特許請求の範囲】
【請求項１】
送信スイッチと受信スイッチと送信端子と入出力端子と受信端子と送信制御端子と受信制御端子とを有するアンテナスイッチを具備する半導体集積回路であって、
前記送信スイッチは、前記送信端子と前記入出力端子との間にソース・ドレイン電流経路が接続され、ゲート端子が前記送信制御端子に接続された送信電界効果トランジスタを含み、
前記受信スイッチは、前記入出力端子と前記受信端子との間にソース・ドレイン電流経路が接続され、ゲート端子が前記受信制御端子に接続された受信電界効果トランジスタを含み、
前記送信電界効果トランジスタと前記受信電界効果トランジスタの各トランジスタは、支持基板としてのシリコン基板の表面上に形成された絶縁物の表面上に形成されたシリコンからなるシリコンオンインシュレータ構造で形成されたものであり、
前記半導体集積回路は、前記シリコン基板に供給される基板電圧を生成する電圧発生回路を更に具備して、
前記電圧発生回路から生成される前記基板電圧は、前記支持基板としての前記シリコン基板に供給可能とされたものであり、
前記電圧発生回路から生成される前記基板電圧の電圧レベルは、前記アンテナスイッチの高調波成分を低減する値に設定される
ことを特徴とする半導体集積回路。
【請求項２】
請求項１において、
前記送信電界効果トランジスタと前記受信電界効果トランジスタの前記各トランジスタは、ｎチャネル型ＭＯＳトランジスタである
ことを特徴とする半導体集積回路。
【請求項３】
請求項２において、
抵抗と容量とを有するローパスフィルタを更に具備して、
前記電圧発生回路から生成される前記基板電圧は、前記ローパスフィルタを介して前記支持基板としての前記シリコン基板に供給可能とされる
ことを特徴とする半導体集積回路。
【請求項４】
請求項３において、
前記アンテナスイッチと前記電圧発生回路と前記ローパスフィルタとは、前記シリコンオンインシュレータ構造の単一の前記シリコン基板上にモノリシック集積化される
ことを特徴とする半導体集積回路。
【請求項５】
請求項３において、
前記アンテナスイッチと前記電圧発生回路と前記ローパスフィルタとは、混成半導体集積回路として構成された前記半導体集積回路の絶縁基板の主表面に搭載される
ことを特徴とする半導体集積回路。
【請求項６】
請求項３において、
前記アンテナスイッチは、送信シャントスイッチと受信シャントスイッチとを更に有して、
前記送信シャントスイッチは、前記送信端子と接地電位との間にソース・ドレイン電流経路が接続され、ゲート端子が前記受信制御端子に接続された送信シャント電界効果トランジスタを含み、
前記受信シャントスイッチは、前記受信端子と接地電位との間にソース・ドレイン電流経路が接続され、ゲート端子が前記送信制御端子に接続された受信シャント電界効果トランジスタを含み、
前記送信シャント電界効果トランジスタと前記受信シャント電界効果トランジスタとは、前記シリコンオンインシュレータ構造で形成される
ことを特徴とする半導体集積回路。
【請求項７】
請求項６において、
前記送信スイッチと前記受信スイッチと前記送信シャントスイッチの各スイッチは、ソース・ドレイン電流経路が直列接続された複数の電界効果トランジスタを含む
ことを特徴とする半導体集積回路。
【請求項８】
請求項７において、
前記送信スイッチと前記受信スイッチと前記送信シャントスイッチの前記各スイッチでは、前記ソース・ドレイン電流経路が直列接続された前記複数の電界効果トランジスタの各トランジスタのソースとドレインとの間には抵抗が接続される
ことを特徴とする半導体集積回路。
【請求項９】
請求項７において、
前記電圧発生回路は、クロック信号に応答した容量の充放電によって前記基板電圧を生成する
ことを特徴とする半導体集積回路。
【請求項１０】
請求項７において、
前記電圧発生回路から生成される前記基板電圧の前記電圧レベルによって、前記各トランジスタのソース・ゲート間ＭＯＳ寄生容量とゲート・ドレイン間ＭＯＳ寄生容量との第１直列接続容量とソース・ドレイン間寄生容量との和の容量のドレイン・ソース間電圧の変化による第１容量電圧依存性が、前記各トランジスタのソース・ボディ間寄生容量とゲート・ボディ間寄生容量との第２直列接続容量のドレイン・ソース間電圧の変化による第２容量電圧依存性によって略相殺される
ことを特徴とする半導体集積回路。
【請求項１１】
高周波電力増幅器と、アンテナスイッチを有する半導体集積回路とを具備する高周波モジュールであって、
前記アンテナスイッチは、送信スイッチと受信スイッチと送信端子と入出力端子と受信端子と送信制御端子と受信制御端子とを有して、
前記高周波電力増幅器のＲＦ送信信号は、前記アンテナスイッチの前記送信端子から前記入出力端子に伝達可能とされ、
前記送信スイッチは、前記送信端子と前記入出力端子との間にソース・ドレイン電流経路が接続され、ゲート端子が前記送信制御端子に接続された送信電界効果トランジスタを含み、
前記受信スイッチは、前記入出力端子と前記受信端子との間にソース・ドレイン電流経路が接続され、ゲート端子が前記受信制御端子に接続された受信電界効果トランジスタを含み、
前記送信電界効果トランジスタと前記受信電界効果トランジスタの各トランジスタは、支持基板としてのシリコン基板の表面上に形成された絶縁物の表面上に形成されたシリコンからなるシリコンオンインシュレータ構造で形成され、
前記半導体集積回路は、前記シリコン基板に供給される基板電圧を生成する電圧発生回路を更に有し、
前記電圧発生回路から生成される前記基板電圧は、前記支持基板としての前記シリコン基板に供給可能とされたものであり、
前記電圧発生回路から生成される前記基板電圧の電圧レベルは、前記アンテナスイッチの高調波成分を低減する値に設定される
ことを特徴とする高周波モジュール。
【請求項１２】
請求項１１において、
前記送信電界効果トランジスタと前記受信電界効果トランジスタの前記各トランジスタは、ｎチャネル型ＭＯＳトランジスタである
ことを特徴とする高周波モジュール。
【請求項１３】
請求項１２において、
抵抗と容量とを有するローパスフィルタを更に具備して、
前記電圧発生回路から生成される前記基板電圧は、前記ローパスフィルタを介して前記支持基板としての前記シリコン基板に供給可能とされる
ことを特徴とする高周波モジュール。
【請求項１４】
請求項１３において、
前記アンテナスイッチと前記電圧発生回路と前記ローパスフィルタとは、前記シリコンオンインシュレータ構造の単一の前記シリコン基板上にモノリシック集積化される
ことを特徴とする高周波モジュール。
【請求項１５】
請求項１３において、
前記アンテナスイッチと前記電圧発生回路と前記ローパスフィルタとは、混成半導体集積回路として構成された前記半導体集積回路の絶縁基板の主表面に搭載される
ことを特徴とする高周波モジュール。
【請求項１６】
請求項１３において、
前記アンテナスイッチは、送信シャントスイッチと受信シャントスイッチとを更に有して、
前記送信シャントスイッチは、前記送信端子と接地電位との間にソース・ドレイン電流経路が接続され、ゲート端子が前記受信制御端子に接続された送信シャント電界効果トランジスタを含み、
前記受信シャントスイッチは、前記受信端子と接地電位との間にソース・ドレイン電流経路が接続され、ゲート端子が前記送信制御端子に接続された受信シャント電界効果トランジスタを含み、
前記送信シャント電界効果トランジスタと前記受信シャント電界効果トランジスタとは、前記シリコンオンインシュレータ構造で形成される
ことを特徴とする高周波モジュール。
【請求項１７】
請求項１６において、
前記送信スイッチと前記受信スイッチと前記送信シャントスイッチの各スイッチは、ソース・ドレイン電流経路が直列接続された複数の電界効果トランジスタを含む
ことを特徴とする高周波モジュール。
【請求項１８】
請求項１７において、
前記送信スイッチと前記受信スイッチと前記送信シャントスイッチの前記各スイッチでは、前記ソース・ドレイン電流経路が直列接続された前記複数の電界効果トランジスタの各トランジスタのソースとドレインとの間には抵抗が接続される
ことを特徴とする高周波モジュール。
【請求項１９】
請求項１７において、
前記電圧発生回路は、クロック信号に応答した容量の充放電によって前記基板電圧を生成する
ことを特徴とする高周波モジュール。
【請求項２０】
請求項１７において、
前記電圧発生回路から生成される前記前記基板電圧の前記電圧レベルによって、前記各トランジスタのソース・ゲート間ＭＯＳ寄生容量とゲート・ドレイン間ＭＯＳ寄生容量との第１直列接続容量とソース・ドレイン間寄生容量との和の容量のドレイン・ソース間電圧の変化による第１容量電圧依存性が、前記各トランジスタのソース・ボディ間寄生容量とゲート・ボディ間寄生容量との第２直列接続容量のドレイン・ソース間電圧の変化による第２容量電圧依存性によって略相殺される
ことを特徴とする高周波モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンテナスイッチを含む半導体集積回路およびそれを内蔵した高周波モジュールに関し、特にＲＦ送信出力信号の高調波成分を低減するのに有益な技術に関する。
【背景技術】
【０００２】
携帯電話端末やＷＬＡＮ等の送受信機に使用される送受信スイッチのためのアンテナスイッチとしては、ＰＩＮダイオードを使用したアンテナスイッチが一般的であったが、近年では、ＦＥＴ(Field Effect Transistor)、特に低いオン抵抗を持ったヘテロ接合構造のＨＥＭＴ(High Electron Mobility Transistor)がアンテナスイッチに使用されている。しかし、ヘテロ接合を実現するためには、比較的高価な化合物半導体製造プロセスが必要とされる。更に最近では、製造コストの低減等の要求に応えるために、スイッチングトランジスタとしてシリコン半導体製造プロセスが適用可能なＳＯＩ−ＭＯＳＦＥＴを使用される傾向にある。尚、ＳＯＩは、Silicon On Insulatorの略である。
【０００３】
またＦＥＴの使用によってアンテナスイッチは、モノリシックマイクロ波集積回路(ＭＭＩＣ：Monolithic Microwave Integrated Circuit)として集積化されることも可能である。アンテナスイッチではｎチャンネル型ディプレッション型ＦＥＴのＳＯＩ−ＭＯＳＦＥＴを使用する場合には、オンとすべきＦＥＴのゲート・ソース間にしきい値電圧以上の高電位差を印加する一方、オフとすべきＦＥＴのゲート・ソース間にしきい値以下の低電位差を印加する。
【０００４】
ＳＯＩ−ＭＯＳＦＥＴを使用して構成されたアンテナスイッチでは、支持基板としてシリコン(Ｓｉ)基板が使用されるが、ＳＯＳ−ＭＯＳＦＥＴを使用して構成されたアンテナスイッチでは、支持基板としてサファイアが使用されることにより、ソース−ドレイン拡散層に付随する基板容量が低減され、２次高調波歪が低減されることが可能である。尚、ＳＯＳは、Silicon On Sapphireの略である。
【０００５】
更に下記特許文献１には、ＲＦスイッチに使用されるＳＯＩ(ＳＯＳ)−ＭＯＳＦＥＴのゲート酸化膜近傍のチャネル領域にキャリアと逆の極性の蓄積電荷を除去又は制御することによって非線形応答、高調波歪みおよび相互変調歪みの影響を軽減するために、ＳＯＩ−ＭＯＳＦＥＴのボディに蓄積電荷シンク(ＡＣＳ)が電気的に接続されることが記載されている。ｎ型チャネルＳＯＩ−ＭＯＳＦＥＴにおいては、絶縁基板上に形成されたシリコン層へのｎ型ドーパントの高濃度のイオン注入によってソースとドレインとが形成され、ソースとドレインとの間のシリコン層はｐ型ドーパントによって低濃度でドープされることでボディが形成される。ボディ上にはゲート酸化膜と金属またはポリシリコンの層からなるゲートとが形成される。ゲート酸化膜直下でソースとドレインとの間のＰ−領域からなるボディに電気的に接続されたＰ−領域からなる蓄積電荷シンク(ＡＣＳ)にはＰ＋領域からなる電気コンタクト領域が接続され、この電気コンタクト領域にはＡＣＳ端子が電気的に接続される。ＡＣＳ端子がゲート端子に直接またはダイオードを介して接続されるか又はＡＣＳ端子に制御回路から生成されるＡＣＳバイアス電圧が供給されることによって、上述の蓄積電荷がＡＣＳ端子によって除去されることが可能となる。
【０００６】
また更に下記特許文献１には、ＳＰＤＴ(Single Pole Double Throw)ＲＦスイッチ回路が記載され、共通ノードと第１のＲＦ入力ノードとの間に第１の受信スイッチＭＯＳＦＥＴが接続され、共通ノードと第２のＲＦ入力ノードとの間に第２の受信スイッチＭＯＳＦＥＴが接続され、第１のＲＦ入力ノードと接地電位との間に第１のシャントスイッチＭＯＳＦＥＴが接続され、第２のＲＦ入力ノードと接地電位との間に第２のシャントスイッチＭＯＳＦＥＴが接続され、これらのスイッチＭＯＳＦＥＴをＳＯＩ−ＭＯＳＦＥＴにより構成することも記載されている。第１の受信スイッチＭＯＳＦＥＴのゲート端子と第２のシャントスイッチＭＯＳＦＥＴのゲート端子とに第１の制御信号が供給され、第２の受信スイッチＭＯＳＦＥＴのゲート端子と第１のシャントスイッチＭＯＳＦＥＴのゲート端子とに第２の制御信号が供給される。更に第１の受信スイッチＭＯＳＦＥＴのＡＣＳ端子と第２のシャントスイッチＭＯＳＦＥＴのＡＣＳ端子とに第１のＡＣＳ制御信号が供給され、また第２の受信スイッチＭＯＳＦＥＴのＡＣＳ端子と第１のシャントスイッチＭＯＳＦＥＴのＡＣＳ端子とに第２のＡＣＳ制御信号が供給される。
【０００７】
また下記特許文献２には、上記特許文献１に記載のＳＯＩ−ＭＯＳＦＥＴではなくバルク型ＭＯＳＦＥＴと呼ばれる一般的なＭＯＳＦＥＴをスイッチとした高周波スイッチ回路が記載されている。スルーＦＥＴやシャントＦＥＴのゲートにハイレベルの制御信号が入力されてオンする際には、ゲートと制御信号端子との間に接続された抵抗とトランジスタとの並列接続とバックゲートと接地電位との間に接続された抵抗とトランジスタとの並列接続とで、全てのトランジスタはオフ状態とされ、高周波信号はスルーＦＥＴやシャントＦＥＴのドレイン側からソース側に小さい損失で伝達される。それに対して、スルーＦＥＴやシャントＦＥＴのゲートにローレベルの制御信号が入力されてオフする際には、ゲートと制御信号端子との間に接続された抵抗とトランジスタとの並列接続とバックゲートと接地電位との間に接続された抵抗とトランジスタとの並列接続とで、全てのトランジスタはオン状態とされ、高周波信号はスルーＦＥＴやシャントＦＥＴのドレイン側から制御信号端子と接地電位とに伝達されるので、ソース側への伝達量が低減され、オフ時のアイソレーション特性が向上されることが可能となる。
【０００８】
また更に下記特許文献３には、上記特許文献１に記載のＳＯＩ−ＭＯＳＦＥＴではなくＭＯＳ型やジャンクション型のＳｉ・ＦＥＴをスイッチとした高周波スイッチ回路が記載されている。高周波スイッチ回路で共通ノードと第１のＲＦ端子との間に第１のトランジスタが接続され、共通ノードと第２のＲＦ端子との間に第２のトランジスタが接続され、第１のＲＦ端子と接地電位との間に第３のトランジスタが接続され、第２のＲＦ端子と接地電位との間に第４のトランジスタが接続されている。第１のトランジスタのゲートと第４のトランジスタのゲートとはローレベル電圧が供給されオフとされ、第２のトランジスタのゲート端子と第３のトランジスタのゲートとはハイレベル電圧が供給されオンとされる。第１乃至第４の全てのトランジスタのバックゲートと接地電位との間に抵抗が接続されているので、オフとされる第１のトランジスタと第４のトランジスタの各バックゲートから接地電位への高周波信号の漏洩を低減することが可能となる。
【０００９】
また下記特許文献４には、挿入損失およびアイソレーション特性が向上したスイッチ回路装置が記載され、このスイッチ回路装置は、ゲートが共通接続されドレイン・ソース経路が直列接続された２個のｎチャネルＭＯＳＦＥＴと、ゲートが２個のｎチャネルＭＯＳＦＥＴのゲートと接続されドレインが２個のｎチャネルＭＯＳＦＥＴの共通接続ノードに接続されたｐチャネルＭＯＳＦＥＴと、ゲート印加制御電圧に応答してｐチャネルＭＯＳＦＥＴのソース印加電圧を切り替える電圧切替回路とを含んでいる。このスイッチ回路装置では、２個のｎチャネルＭＯＳＦＥＴのバックゲートは接地され、ｐチャネルＭＯＳＦＥＴのバックゲートには電源電圧Ｖｄｄが印加されている。
【００１０】
また更に、下記特許文献５には、ＭＯＳトランジスタスイッチとホールドキャパシタとを含んだトラックホールド回路の高調波歪を減少するために、メモリとデジタルアナログコンバータとからなる定電圧回路で生成したバイアス電圧をＭＯＳトランジスタスイッチのバルク端子(基板端子)に供給することが記載されている。個々のトラックホールド回路のあるいは製造ロット毎のサンプルについて、実際のバルク端子のバイアス電圧と歪の関係を調べ、最適点をメモリに記憶するものである。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特表２００９−５００８６８号  公報
【特許文献２】特開２００８−２７０９６４号  公報
【特許文献３】特開１０−２４２８２６号  公報
【特許文献４】特開２００７−３２９６４６号  公報
【特許文献５】特開２００１−１２６４９２号  公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上述したようにアンテナスイッチにおいて、高価な化合物半導体製造プロセスを不必要するためシリコン半導体製造プロセスが適用可能なＳＯＩ−ＭＯＳＦＥＴを使用することで、製造コストの低減が可能となる。
【００１３】
しかし、本発明に先立った本発明者等の検討によって、アンテナスイッチにＳＯＩ−ＭＯＳＦＥＴを使用した場合には、化合物半導体トランジスタと比較して高調波歪みが増大すると言う問題が明らかとされた。
【００１４】
すなわち、アンテナスイッチが送信動作を実行する場合には、送信スイッチ回路がオン状態とされる一方、オフ状態とされた受信スイッチ回路のオフ容量Ｃｏｆｆの電圧依存性が高調波歪みを発生させる原因となる。送信動作では、送信スイッチ回路がオン状態であるので、送信端子に印加される比較的大振幅の送信信号が送信スイッチ回路を介してアンテナ端子に供給されるので、アンテナ端子と受信端子の間に接続されたオフ状態の受信スイッチ回路にも大振幅の送信信号が印加される。オフ状態の受信スイッチ回路は受信スイッチ回路のスイッチトランジスタ等の寄生容量素子からなるオフ容量Ｃｏｆｆを持つので、オフ容量Ｃｏｆｆに大振幅の送信信号が印加される。従って、オフ容量Ｃｏｆｆの電圧依存性が、アンテナスイッチの高調波歪みを決定することになる。
【００１５】
図６は、本発明に先立って本発明者等によって検討されたアンテナスイッチを構成するＳＯＩ−ＭＯＳＦＥＴのデバイス構造を示す図である。
【００１６】
図６に示したＳＯＩ−ＭＯＳＦＥＴでは、上記特許文献１の記載のＳＯＩ−ＭＯＳＦＥＴと同様に、支持基板としてのシリコン基板(Ｓｉ)Ｓｕｂの表面上には絶縁物(Ｉ)としての埋め込み二酸化シリコン膜層Ｂｏｘが形成され、埋め込み二酸化シリコン膜層Ｂｏｘの表面上(Ｏｎ)にはシリコン層Ｓｉ＿Ｌｙが形成されている。ｎチャネルＳＯＩ−ＭＯＳＦＥＴを形成するために、最初からシリコン層Ｓｉ＿Ｌｙはｐ型ドーパントによって低濃度でドープされている。
【００１７】
シリコン層Ｓｉ＿Ｌｙの表面でゲート酸化膜Ｇ＿Ｏｘとポリシリコン層のゲート電極Ｇ＿Ｅｌとがパターニングされた後に、パターニングされたゲート酸化膜Ｇ＿Ｏｘとゲート電極Ｇ＿Ｅｌとをマスクとしたｎ型ドーパントによるイオン打ち込みによってシリコン層Ｓｉ＿Ｌｙにｎ型不純物領域のソース領域ＳＣとドレイン領域ＤＲとが形成される。ゲート酸化膜Ｇ＿Ｏｘ直下でソース領域ＳＣとドレイン領域ＤＲとによって挟まれたｐ型にドープされたシリコン層Ｓｉ＿Ｌｙはバックゲートとも呼ばれるボディ(Ｂ)として機能する。このボディ(Ｂ)で白の部分ＤＰは空乏層であり、この空乏層ＤＰの内部ではキャリアのホールは存在せずにイオン化されたｐ型ドーパントの原子核が存在している。従って、ゲート酸化膜Ｇ＿Ｏｘ直下でソース領域ＳＣとドレイン領域ＤＲとによって挟まれたｐ型にドープされたシリコン層Ｓｉ＿Ｌｙで、空乏層ＤＰ以外の部分が電気的に中性なボディ(Ｂ)として機能するものである。すなわち、電気的に中性なボディ(Ｂ)の内部では、キャリアとしてのホールによる正電荷量とイオン化されたｐ型ドーパントの原子核による負電荷量はバランスされている。
【００１８】
図６に示したデバイス構造のＳＯＩ−ＭＯＳＦＥＴにおいては、下記のような寄生容量が存在することになる。
【００１９】
最初に、ソース電極６０２(Ｓ)とドレイン電極６０３(Ｄ)との間には、ｎ型不純物領域のソース領域ＳＣとゲート酸化膜Ｇ＿Ｏｘとゲート電極Ｇ＿Ｅｌからなるソース・ゲート間ＭＯＳ寄生容量Ｃｇｓとゲート電極Ｇ＿Ｅｌとゲート酸化膜Ｇ＿Ｏｘとｎ型不純物領域のドレイン領域ＤＲからなるゲート・ドレイン間ＭＯＳ寄生容量Ｃｇｄとの直列接続が存在する。
【００２０】
次に、ソース電極６０２(Ｓ)とドレイン電極６０３(Ｄ)との間には、ｎ型不純物領域のソース領域ＳＣと空乏層ＤＰとｎ型不純物領域のドレイン領域ＤＲからなるソース・ドレイン間寄生容量Ｃｄｓが存在する。
【００２１】
次に、ソース電極６０２(Ｓ)とドレイン電極６０３(Ｄ)との間には、ｎ型不純物領域のソース領域ＳＣと空乏層ＤＰとボディ(Ｂ)からなるソース・ボディ間寄生容量Ｃｂｓとボディ(Ｂ)と空乏層ＤＰとｎ型不純物領域のドレイン領域ＤＲからなるボディ・ドレイン間寄生容量Ｃｂｄとの直列接続が存在する。
【００２２】
更に、ソース電極６０２(Ｓ)とシリコン基板(Ｓｉ)Ｓｕｂとの間には、ｎ型不純物領域のソース領域ＳＣと埋め込み二酸化シリコン膜層Ｂｏｘとシリコン基板(Ｓｉ)Ｓｕｂからなるソース・基板間寄生容量Ｃｓｓｕｂが存在する。また、ボディ(Ｂ)とシリコン基板(Ｓｉ)Ｓｕｂとの間には、ボディ(Ｂ)と埋め込み二酸化シリコン膜層Ｂｏｘとシリコン基板(Ｓｉ)Ｓｕｂとからなるボディ(Ｂ)・基板間寄生容量Ｃｂｓｕｂが存在する。また更に、ドレイン電極６０３(Ｄ)とシリコン基板(Ｓｉ)Ｓｕｂとの間には、ｎ型不純物領域のドレイン領域ＤＲと埋め込み二酸化シリコン膜層Ｂｏｘとシリコン基板(Ｓｉ)Ｓｕｂからなるドレイン・基板間寄生容量Ｃｄｓｕｂが存在する。
【００２３】
最後に、シリコン基板(Ｓｉ)Ｓｕｂの主表面と裏面のシリコン基板電極６０４との間には、基板容量３１(Ｃｓｕｂ)と基板抵抗３２(Ｒｓｕｂ)との並列接続が存在する。
【００２４】
ここで、埋め込み二酸化シリコン膜層Ｂｏｘの膜厚が極めて大きく形成されているので、ソース・基板間寄生容量Ｃｓｓｕｂとボディ(Ｂ)・基板間寄生容量Ｃｂｓｕｂとドレイン・基板間寄生容量Ｃｄｓｕｂの各寄生容量の値は小さいものとして無視されることができる。また、ソース・ゲート間ＭＯＳ寄生容量Ｃｇｓとゲート・ドレイン間ＭＯＳ寄生容量Ｃｇｄは等しい容量値と近似することができ、ソース・ボディ間寄生容量Ｃｂｓとボディ・ドレイン間寄生容量Ｃｂｄは等しい容量値と近似することができる。
【００２５】
従って、図６に示したデバイス構造のＳＯＩ−ＭＯＳＦＥＴのオフ状態でのソース電極６０２(Ｓ)とドレイン電極６０３(Ｄ)との間のオフ容量Ｃｏｆｆは、次式で与えられる。
【００２６】
【数１】
2011193191.tif 000003
【００２７】
上記(１)式の第３項の１Ｃｂｓ／２は、電気的に中性のボディ(Ｂ)とソースおよびドレインの間の寄生容量である。一方、ヘテロ接合によるスイッチングトランジスタを使用する場合は、このトランジスタは極めて高抵抗率の化合物半導体基板に形成される。従って、この場合の化合物半導体を使用するアンテナスイッチには、ＳＯＩ−ＭＯＳＦＥＴを使用するアンテナスイッチの電気的に中性のボディに対応する半導体領域が存在しない。その結果、アンテナスイッチにＳＯＩ−ＭＯＳＦＥＴを使用する場合は、化合物半導体を使用するアンテナスイッチと比較して、オフ容量Ｃｏｆｆに上記(１)式の第３項が追加されるので、高調波歪みが増大するものである。
【００２８】
上記(１)式と比較して上記特許文献１には、下記のように説明されている。
【００２９】
すなわち、上記特許文献１の記載によれば、オフ状態のＳＯＩ−ＭＯＳＦＥＴでは、ゲートバイアス電圧によってゲート酸化膜近傍のチャネル領域に発生する蓄積電荷による低いボディインピーダンス(ｐ型の導電性)が存在する。従って、ドレインとソースとの間に電圧が印加される場合、ソース・ボディ間接合キャパシタと低いボディインピーダンス(ｐ型の導電性)とドレイン・ボディ間接合キャパシタを介して高周波電流がＳＯＩ−ＭＯＳＦＥＴを貫いて流れる。これを解消するために、ボディに蓄積電荷シンク(ＡＣＳ)が接続され、蓄積電荷がＡＣＳによって除去される。
【００３０】
上記特許文献１には、上記(１)式の第３項のＣｂｓに対応するソース・ボディ間接合キャパシタとドレイン・ボディ間接合キャパシタの各ＰＮ接合の空乏層幅の変化による容量の電圧依存性とオフ容量Ｃｏｆｆへの影響が議論されている。しかし、この影響の相対的な寄与は複雑であり、蓄積電荷の削除、除去等によりオフ容量Ｃｏｆｆの非線形な挙動の全体的な改善をもたらすとしている。
【００３１】
また、上記特許文献１には、上記(１)式の第１項のＣｇｓに対応するゲート・ソース間キャパシタとゲート・ドレイン間キャパシタとは電圧に僅かしか依存せず高調波発生および相互変調歪み特性に悪影響を及ぼす非線形特性に有意に寄与しないと記載される一方、これらの容量の相対的な寄与は複雑であり、蓄積電荷の削除、除去等によりオフ容量Ｃｏｆｆの非線形な挙動の全体的な改善をもたらすとしている。
【００３２】
一方、本発明者等は本発明に先立って図６に示すデバイス構造のＳＯＩ−ＭＯＳＦＥＴにおいて上記特許文献１に記載のボディへの蓄積電荷シンク(ＡＣＳ)の接続による蓄積電荷の除去技術を適用した場合の上記(１)式によって与えられるオフ容量Ｃｏｆｆの電圧依存性を、詳細に検討した。
【００３３】
図８は、本発明者等は本発明に先立って図６に示したデバイス構造のＳＯＩ−ＭＯＳＦＥＴにおいて上記特許文献１に記載のボディへの蓄積電荷シンク(ＡＣＳ)の接続による蓄積電荷の除去技術を適用した場合の上記(１)式によって与えられるオフ容量Ｃｏｆｆの電圧依存性を示す図である。
【００３４】
図８の左には、上記(１)式の第１項の１Ｃｇｓ／２と上記(１)式の第２項のＣｄｓの和の容量のドレイン・ソース間電圧Ｖｄｓの依存性が示されている。ドレイン・ソース間電圧Ｖｄｓがゼロボルト付近で和の容量は最小値となる一方、ドレイン・ソース間電圧Ｖｄｓが＋２．４ボルトまたは−２．４ボルトの付近で和の容量は増大した後、飽和状態となる。このメカニズムの原因は、以下のように推測される。
【００３５】
すなわち、ドレイン・ソース間電圧Ｖｄｓがゼロボルト付近では、ソース電極６０２(Ｓ)とドレイン電極６０３(Ｄ)の間に直列接続されたソース・ゲート間ＭＯＳ寄生容量Ｃｇｓとゲート・ドレイン間ＭＯＳ寄生容量Ｃｇｄとの各ＭＯＳ構造はデプリート(枯渇)状態となり、各ＭＯＳ容量値が最小となる。またドレイン・ソース間電圧Ｖｄｓが＋２．４ボルトまたは−２．４ボルトの付近では、ソース電極６０２(Ｓ)とドレイン電極６０３(Ｄ)の間に直列接続されたソース・ゲート間ＭＯＳ寄生容量Ｃｇｓとゲート・ドレイン間ＭＯＳ寄生容量Ｃｇｄとの一方と他方とはそれぞれアキュムレーション(蓄積)状態とインバージョン(反転)状態となり、各ＭＯＳ容量値は最小値よりも増大する。その後、アキュムレーション状態では酸化膜容量と同等となることで、またインバージョン状態ではストロングインバージョン(強反転)状態になることで各ＭＯＳ容量値は増加しなくなり、飽和状態となる。
【００３６】
次に、ソース電極６０２(Ｓ)とドレイン電極６０３(Ｄ)との間のｎ型不純物領域のソース領域ＳＣと空乏層ＤＰとｎ型不純物領域のドレイン領域ＤＲとのＳＩＳ構造からなるソース・ドレイン間寄生容量Ｃｄｓは、ドレイン・ソース間電圧Ｖｄｓの変化に対して略一定の容量値を維持する。
【００３７】
図８の中央には、上記(１)式の第３項の１Ｃｂｓ／２に対応するｎ型不純物領域のソース領域ＳＣと空乏層ＤＰとボディ(Ｂ)からなるソース・ボディ間寄生容量Ｃｂｓとボディ(Ｂ)と空乏層ＤＰとｎ型不純物領域のドレイン領域ＤＲからなるボディ・ドレイン間寄生容量Ｃｂｄの直列接続の容量のドレイン・ソース間電圧Ｖｄｓの依存性が示されている。上記特許文献１に記載のボディへの蓄積電荷シンク(ＡＣＳ)の接続による蓄積電荷の除去技術の適用による蓄積電荷の除去によって、ソース・ボディ間寄生容量Ｃｂｓとボディ・ドレイン間寄生容量Ｃｂｄの直列接続の容量の非線型性は改善されるとされているので、図８の中央に示したソース・ボディ間寄生容量Ｃｂｓはドレイン・ソース間電圧Ｖｄｓの変化に対して略一定の容量値を維持している。
【００３８】
その結果、図８の左に示した上記(１)式の第１項の１Ｃｇｓ／２と上記(１)式の第２項のＣｄｓの和の容量と図８の中央に示した上記(１)式の第３項の１Ｃｂｓ／２との総和によって上記(１)式のオフ容量Ｃｏｆｆが決定されるので、図８の右に上記(１)式のオフ容量Ｃｏｆｆの電圧依存性が示されている。
【００３９】
図８の右に示した上記(１)式のオフ容量Ｃｏｆｆも、ドレイン・ソース間電圧Ｖｄｓがゼロボルト付近で和の容量は最小値となる一方、ドレイン・ソース間電圧Ｖｄｓが＋２．４ボルト又は−２．４ボルトの付近で和の容量は増大する。従って、送信動作でオフ状態の受信スイッチ回路に大振幅の送信信号が印加され、ドレイン・ソース間電圧Ｖｄｓの増大に従いオフ容量Ｃｏｆｆが増大するので、高調波歪み特性が劣化するものである。
【００４０】
更に上記特許文献１に記載のボディへの蓄積電荷シンク(ＡＣＳ)の接続による蓄積電荷の除去技術では、各ＳＯＩ−ＦＥＴの平面構造は、通常必要とされるソース領域とドレイン領域とゲート領域とゲートコンタクト以外にボディにバイアス電圧を供給するためのＰ＋領域の電気的コンタクト領域とＰ−の領域の蓄積電荷シンク(ＡＣＳ)とを必要とする。Ｐ＋領域の電気的コンタクト領域はシリコン半導体製造プロセスに追加製造ステップを必要とする一方、Ｐ−の領域の蓄積電荷シンクは各ＳＯＩ−ＦＥＴの平面構造でチップ占有面積が増加すると言う問題を有する。アンテナスイッチは多数のＳＯＩ−ＦＥＴによって構成されるので、Ｐ−の領域の蓄積電荷シンク(ＡＣＳ)によるチップ占有面積の増加は相当大きな問題となる。
【００４１】
また更に上記特許文献１に記載のボディへの蓄積電荷シンク(ＡＣＳ)の接続による蓄積電荷の除去技術では、支持基板としてのシリコン基板はフローティング状態とされる可能性がある。従って、シリコン基板の電位は不安定となり、アンテナスイッチの高周波特性に種々の悪影響が発生する可能性も存在することが、本発明に先立った本発明者による検討によって明らかとされた。
【００４２】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
【００４３】
従って本発明の目的とするところは、アンテナスイッチにおいて、ＲＦ送信出力信号の高調波成分を低減することにある。
【００４４】
また他の本発明の目的は、シリコン半導体製造プロセスに製造ステップの追加を不必要とし、チップ占有面積の増加を軽減することにある。
【００４５】
また更に他の本発明の目的は、アンテナスイッチの高周波特性の悪影響が発生する可能性を軽減することにある。
【００４６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４７】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４８】
すなわち、本発明の代表的な実施の形態は、送信スイッチ(１０４)と受信スイッチ(１０５)と送信端子(１０２)と入出力端子(１０１)と受信端子(１０３)と送信制御端子(１０６)と受信制御端子(１０７)とを有するアンテナスイッチ(１００)を具備する半導体集積回路(１１０)である。
【００４９】
前記送信スイッチ(１０４)は、前記送信端子(１０２)と前記入出力端子(１０１)の間にソース・ドレイン電流経路が接続され、ゲート端子が前記送信制御端子(１０６)に接続された送信電界効果トランジスタを含む。
【００５０】
前記受信スイッチ(１０５)は、前記入出力端子(１０１)と前記受信端子(１０３)の間にソース・ドレイン電流経路が接続され、ゲート端子が前記受信制御端子(１０７)に接続された受信電界効果トランジスタを含む。
【００５１】
前記送信電界効果トランジスタと前記受信電界効果トランジスタの各トランジスタは、支持基板としてのシリコン基板の表面上に形成された絶縁物の表面上に形成されたシリコンからなるシリコンオンインシュレータ構造で形成される。
【００５２】
前記半導体集積回路(１１０)は、前記シリコン基板に供給される基板電圧を生成する電圧発生回路(１０)を更に具備する。
【００５３】
前記電圧発生回路(１０)から生成される前記基板電圧は、前記支持基板としての前記シリコン基板に供給可能とされる。
【００５４】
前記電圧発生回路から生成される前記基板電圧の電圧レベルは、前記アンテナスイッチ(１００)の高調波成分を低減する値に設定されたことを特徴とする(図１参照)。
【発明の効果】
【００５５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５６】
すなわち、本発明によれば、アンテナスイッチにおいて、ＲＦ送信出力信号の高調波成分を低減することができる。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明の実施の形態１によるアンテナスイッチ１００を含む半導体集積回路１１０の構成を示す図である。
【図２】図２は、アンテナスイッチＡＮＴ＿ＳＷを搭載した本発明の実施の形態４による携帯電話端末の構成を示す図である。
【図３】図３は、本発明の実施の形態２によるアンテナスイッチ１００を含む半導体集積回路１１０の構成を示す図である。
【図４】図４は、図１に示すアンテナスイッチ１００の送信スイッチ１０４と受信スイッチ１０５とが、それぞれｎチャネル型ＳＯＩ−ＦＥＴによって構成される様子を示す図である。
【図５】図５は、本発明の実施の形態３によるアンテナスイッチ５０１を含む半導体集積回路５００の構成を示す図である。
【図６】図６は、本発明に先立って本発明者等によって検討されたアンテナスイッチを構成するＳＯＩ−ＭＯＳＦＥＴのデバイス構造を示す図であり、また図１に示した本発明の実施の形態１によるアンテナスイッチ１００の送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴと受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造を示す図である。
【図７】図７は、図１に示した本発明の実施の形態１によるアンテナスイッチ１００を含む半導体集積回路１１０で、図６に示したｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造の支持基板としてのシリコン基板に電圧発生回路１０の基板電圧を抵抗１１と容量１２とで構成されたローパスフィルタを介して供給する際の等価回路を示す図である。
【図８】図８は、本発明者等は本発明に先立って図６に示したデバイス構造のＳＯＩ−ＭＯＳＦＥＴにおいて特許文献１に記載のボディへの蓄積電荷シンクの接続による蓄積電荷の除去技術を適用した場合のオフ容量Ｃｏｆｆの電圧依存性を示す図である。
【図９】図９は、図６に示す本発明の実施の形態１によるデバイス構造のＳＯＩ−ＭＯＳＦＥＴの支持基板としてのシリコン基板への電圧発生回路１０の基板電圧の供給技術を適用した場合のオフ容量Ｃｏｆｆの電圧依存性を示す図である。
【図１０】図１０は、図１に示した本発明の実施の形態１によるアンテナスイッチ１００と図３に示した本発明の実施の形態２によるアンテナスイッチ１００の電圧発生回路１０の構成を示す図である。
【発明を実施するための形態】
【００５８】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号は、それが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５９】
〔１〕本発明の代表的な実施の形態は、送信スイッチ(１０４)と受信スイッチ(１０５)と送信端子(１０２)と入出力端子(１０１)と受信端子(１０３)と送信制御端子(１０６)と受信制御端子(１０７)とを有するアンテナスイッチ(１００)を具備する半導体集積回路(１１０)である。
【００６０】
前記送信スイッチ(１０４)は、前記送信端子(１０２)と前記入出力端子(１０１)との間にソース・ドレイン電流経路が接続され、ゲート端子が前記送信制御端子(１０６)に接続された送信電界効果トランジスタを含む。
【００６１】
前記受信スイッチ(１０５)は、前記入出力端子(１０１)と前記受信端子(１０３)との間にソース・ドレイン電流経路が接続され、ゲート端子が前記受信制御端子(１０７)に接続された受信電界効果トランジスタを含む。
【００６２】
前記送信電界効果トランジスタと前記受信電界効果トランジスタの各トランジスタは、支持基板としてのシリコン基板の表面上に形成された絶縁物の表面上に形成されたシリコンからなるシリコンオンインシュレータ構造で形成されたものである。
【００６３】
前記半導体集積回路(１１０)は、前記シリコン基板に供給される基板電圧を生成する電圧発生回路(１０)を更に具備する。
【００６４】
前記電圧発生回路(１０)から生成される前記基板電圧は、前記支持基板としての前記シリコン基板に供給可能とされたものである。
【００６５】
前記電圧発生回路から生成される前記基板電圧の電圧レベルは、前記アンテナスイッチ(１００)の高調波成分を低減する値に設定されたことを特徴とするものである(図１参照)。
【００６６】
前記実施の形態によれば、アンテナスイッチにおいて、ＲＦ送信出力信号の高調波成分を低減することができる。
【００６７】
好適な実施の形態では、前記送信電界効果トランジスタと前記受信電界効果トランジスタの前記各トランジスタは、ｎチャネル型ＭＯＳトランジスタである。
【００６８】
他の好適な実施の形態による半導体集積回路(１１０)は、抵抗(１１)と容量(１２)とを有するローパスフィルタを更に具備する。
【００６９】
前記電圧発生回路から生成される前記基板電圧は、前記ローパスフィルタ(１１、１２)を介して前記支持基板としての前記シリコン基板に供給可能とされたことを特徴とするものである(図１参照)。
【００７０】
より好適な実施の形態では、前記アンテナスイッチ(１００)と前記電圧発生回路(１０)と前記ローパスフィルタ(１１、１２)とは、前記シリコンオンインシュレータ構造の単一の前記シリコン基板上にモノリシック集積化されたことを特徴とするものである(図１、図３参照)。
【００７１】
他のより好適な実施の形態では、前記アンテナスイッチ(５０１)と前記電圧発生回路(５０７)と前記ローパスフィルタ(５０５、５０６)とは、混成半導体集積回路として構成された前記半導体集積回路(５００)の絶縁基板(５０８)の主表面に搭載されたことを特徴とするものである(図５参照)。
【００７２】
具体的な実施の形態では、前記アンテナスイッチ(１００)は、送信シャントスイッチ(３０６)と受信シャントスイッチ(３０７)とを更に有する。
【００７３】
前記送信シャントスイッチ(３０６)は、前記送信端子(３０２)と接地電位との間にソース・ドレイン電流経路が接続され、ゲート端子が前記受信制御端子(３０９)に接続された送信シャント電界効果トランジスタ(３１４ａ〜３１４ｈ)を含む。
【００７４】
前記受信シャントスイッチ(３０７)は、前記受信端子(３０３)と接地電位との間にソース・ドレイン電流経路が接続され、ゲート端子が前記送信制御端子(３０８)に接続された受信シャント電界効果トランジスタ(３１５)を含む。
【００７５】
前記送信シャント電界効果トランジスタと前記受信シャント電界効果トランジスタとは、前記シリコンオンインシュレータ構造で形成されたことを特徴とするものである(図３参照)。
【００７６】
より具体的な実施の形態では、前記送信スイッチ(３０４)と前記受信スイッチ(３０５)と前記送信シャントスイッチ(３０６)の各スイッチは、ソース・ドレイン電流経路が直列接続された複数の電界効果トランジスタを含むことを特徴とするものである(図３参照)。
【００７７】
他のより具体的な実施の形態では、前記送信スイッチ(３０４)と前記受信スイッチ(３０５)と前記送信シャントスイッチ(３０６)の前記各スイッチでは、前記ソース・ドレイン電流経路が直列接続された前記複数の電界効果トランジスタの各トランジスタのソースとドレインとの間には抵抗が接続されたことを特徴とするものである(図３参照)。
【００７８】
更に他のより具体的な実施の形態では、前記電圧発生回路(１０)は、クロック信号(ＣＬＫ)に応答した容量(８２)の充放電によって前記基板電圧を生成することを特徴とするものである(図１０参照)。
【００７９】
最も具体的な実施の形態では、前記電圧発生回路から生成される前記前記基板電圧の前記電圧レベルによって、前記各トランジスタのソース・ゲート間ＭＯＳ寄生容量(Ｃｇｓ)とゲート・ドレイン間ＭＯＳ寄生容量(Ｃｇｄ)との第１直列接続容量(１Ｃｇｓ／２)とソース・ドレイン間寄生容量(Ｃｄｓ)との和の容量(１Ｃｇｓ／２＋Ｃｄｓ)のドレイン・ソース間電圧(Ｖｄｓ)の変化による第１容量電圧依存性が、前記各トランジスタのソース・ボディ間寄生容量(Ｃｂｓ)とゲート・ボディ間寄生容量(Ｃｂｄ)との第２直列接続容量(１Ｃｂｓ／２)のドレイン・ソース間電圧(Ｖｄｓ)の変化による第２容量電圧依存性によって略相殺されることを特徴とするものである(図９参照)。
【００８０】
〔２〕本発明の別の観点の代表的な実施の形態は、高周波電力増幅器(ＡＭＰ１、２)と、アンテナスイッチ(１００)を有する半導体集積回路(１１０)とを具備する高周波モジュール(ＲＦ＿ＭＬ)である。
【００８１】
前記アンテナスイッチ(１００)は、送信スイッチ(１０４)と受信スイッチ(１０５)と送信端子(１０２)と入出力端子(１０１)と受信端子(１０３)と送信制御端子(１０６)と受信制御端子(１０７)とを有する。
【００８２】
前記高周波電力増幅器(ＡＭＰ１、２)のＲＦ送信信号は、前記アンテナスイッチ(１００)の前記送信端子(１０２)から前記入出力端子(１０１)に伝達可能とされる。
【００８３】
前記送信スイッチは、前記送信端子と前記入出力端子との間にソース・ドレイン電流経路が接続され、ゲート端子が前記送信制御端子に接続された送信電界効果トランジスタを含む。
【００８４】
前記受信スイッチは、前記入出力端子と前記受信端子との間にソース・ドレイン電流経路が接続され、ゲート端子が前記受信制御端子に接続された受信電界効果トランジスタを含む。
【００８５】
前記送信電界効果トランジスタと前記受信電界効果トランジスタの各トランジスタは、支持基板としてのシリコン基板の表面上に形成された絶縁物の表面上に形成されたシリコンからなるシリコンオンインシュレータ構造で形成されたものである。
【００８６】
前記半導体集積回路は、前記シリコン基板に供給される基板電圧を生成する電圧発生回路を更に有する。
【００８７】
前記電圧発生回路から生成される前記基板電圧は、前記支持基板としての前記シリコン基板に供給可能とされたものである。
【００８８】
前記電圧発生回路から生成される前記基板電圧の電圧レベルは、前記アンテナスイッチの高調波成分を低減する値に設定されたことを特徴とするものである(図１参照)。
【００８９】
前記実施の形態によれば、アンテナスイッチにおいて、ＲＦ送信出力信号の高調波成分を低減することができる。
【００９０】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【００９１】
［実施の形態１］
《アンテナスイッチを含む半導体集積回路の構成》
図１は、本発明の実施の形態１によるアンテナスイッチ１００を含む半導体集積回路１１０の構成を示す図である。
【００９２】
図１に示したアンテナスイッチ１００は、シングルポールダブルスロー(ＳＰＤＴ)型のアンテナスイッチを構成する。アンテナスイッチの分野では、アンテナが接続される共通の入出力端子はシングルポール(Single Pole)と呼ばれ、受信回路に接続される受信端子と送信回路に接続される送信端子とはスロー(Throw)と呼ばれる。従って図１のアンテナスイッチでは、携帯電話端末に搭載されるアンテナに接続可能とされた入出力端子１０１はシングルポール(Single Pole)であり、受信端子１０３と送信端子１０２との２個の端子はダブルスロー(Double Throw)となる。
【００９３】
図１に示す半導体集積回路１１０は、アンテナスイッチ１００と電圧発生回路１０と抵抗１１と容量１２とを含んでいる。図１に示すアンテナスイッチ１００は、入出力端子１０１と送信端子１０２と受信端子１０３と送信スイッチ１０４と受信スイッチ１０５と送信制御端子１０６と受信制御端子１０７と基板電圧供給端子１０８、１０９とを含んでいる。
【００９４】
図１に示す半導体集積回路１１０は、ＳＯＩ構造を有する半導体集積回路であり、支持基板としてのシリコン基板の表面上には絶縁物としての埋め込み二酸化シリコン膜層が形成され、埋め込み二酸化シリコン膜層の表面上に形成されたシリコン層には多数のｎチャネル型ＳＯＩ−ＦＥＴを含んでいる。更にシリコン層には、電圧発生回路１０と抵抗１１と容量１２とが集積化されている。
【００９５】
従って、図１に示すアンテナスイッチ１００の送信スイッチ１０４と受信スイッチ１０５とは、それぞれｎチャネル型ＳＯＩ−ＦＥＴによって構成されている。送信端子１０２と入出力端子１０１との間には送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴのソース・ドレイン電流経路が接続され、入出力端子１０１と受信端子１０３との間に受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴのソース・ドレイン電流経路が接続されている。送信制御端子１０６に送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴのゲート電極が接続され、受信制御端子１０７に受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴのゲート電極が接続されている。また送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴと受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴが集積化されたＳＯＩ構造を有する半導体集積回路１１０の支持基板としてのシリコン基板の基板電圧供給端子１０８、１０９には、電圧発生回路１０の出力端子１３から生成される基板電圧が抵抗１１と容量１２とで構成されたローパスフィルタを介して供給可能とされている。
【００９６】
《アンテナスイッチによる送受信動作》
アンテナスイッチ１００による送信動作で、送信制御端子１０６にハイレベルの送信制御電圧信号が供給され受信制御端子１０７にローレベルの受信制御電圧信号が供給されるので、送信端子１０２と入出力端子１０１との間の送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴはオン状態となる一方、入出力端子１０１と受信端子１０３との間の受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴはオフ状態となる。
【００９７】
アンテナスイッチ１００による受信動作で、送信制御端子１０６にローレベルの送信制御電圧信号が供給され受信制御端子１０７にハイレベルの受信制御電圧信号が供給されるので、送信端子１０２と入出力端子１０１との間の送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴはオフ状態となる一方、入出力端子１０１と受信端子１０３との間の受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴはオン状態となる。
【００９８】
《送信スイッチと受信スイッチの構成》
図４は、図１に示すアンテナスイッチ１００の送信スイッチ１０４と受信スイッチ１０５とが、それぞれｎチャネル型ＳＯＩ−ＦＥＴによって構成される様子を示す図である。
【００９９】
図４では、送信スイッチ１０４と受信スイッチ１０５とのいずれにも動作可能なスイッチ４００はｎチャネル型ＳＯＩ−ＦＥＴを含み、ゲート電極４０１は送信制御端子１０６又は受信制御端子１０７に接続可能とされ、ソース端子４０２は送信端子１０２又は受信端子１０３に接続可能とされ、ドレイン端子４０３は入出力端子１０１に接続可能とされる。更にソース端子４０２とドレイン端子４０３とは、それぞれソース・基板間寄生容量４１(Ｃｓｓｕｂ)とドレイン・基板間寄生容量４２(Ｃｄｓｕｂ)を介して基板容量３１(Ｃｓｕｂ)と基板抵抗３２(Ｒｓｕｂ)との並列接続の一端に接続され、この並列接続の他端は基板電圧供給端子４０４に接続される。基板電圧供給端子４０４には、電圧発生回路１０から生成される基板電圧が抵抗１１と容量１２とで構成されたローパスフィルタを介して供給可能とされている。
【０１００】
《ＳＯＩ−ＦＥＴのデバイス構造》
図６は、図１に示す本発明の実施の形態１によるアンテナスイッチ１００の送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴと受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造を示す図である。
【０１０１】
図６に示すＳＯＩ−ＭＯＳＦＥＴでは、支持基板としてのシリコン基板(Ｓｉ)Ｓｕｂの表面上には絶縁物(Ｉ)としての埋め込み二酸化シリコン膜層Ｂｏｘが形成され、埋め込み二酸化シリコン膜層Ｂｏｘの表面上(Ｏｎ)にはシリコン層Ｓｉ＿Ｌｙが形成されている。ｎチャネルＳＯＩ−ＭＯＳＦＥＴを形成するために、最初からシリコン層Ｓｉ＿Ｌｙはｐ型ドーパントによって低濃度でドープされている。
【０１０２】
シリコン層Ｓｉ＿Ｌｙの表面でゲート酸化膜Ｇ＿Ｏｘとポリシリコン層のゲート電極Ｇ＿Ｅｌとがパターニングされた後に、パターニングされたゲート酸化膜Ｇ＿Ｏｘとゲート電極Ｇ＿Ｅｌとをマスクとしたｎ型ドーパントによるイオン打ち込みによってシリコン層Ｓｉ＿Ｌｙにｎ型不純物領域のソース領域ＳＣとドレイン領域ＤＲとが形成される。ゲート酸化膜Ｇ＿Ｏｘ直下でソース領域ＳＣとドレイン領域ＤＲとによって挟まれたｐ型にドープされたシリコン層Ｓｉ＿Ｌｙはバックゲートとも呼ばれるボディ(Ｂ)として機能する。このボディ(Ｂ)で白の部分ＤＰは空乏層であり、この空乏層ＤＰの内部ではキャリアのホールは存在せずにイオン化されたｐ型ドーパントの原子核が存在している。従って、ゲート酸化膜Ｇ＿Ｏｘ直下でソース領域ＳＣとドレイン領域ＤＲとによって挟まれたｐ型にドープされたシリコン層Ｓｉ＿Ｌｙで、空乏層ＤＰ以外の部分が電気的に中性なボディ(Ｂ)として機能するものである。すなわち、電気的に中性なボディ(Ｂ)の内部では、キャリアとしてのホールによる正電荷量とイオン化されたｐ型ドーパントの原子核による負電荷量はバランスされている。
【０１０３】
従って、図６に示したｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造を有する送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴと受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴの各ＦＥＴは、上述したようにソース・ゲート間ＭＯＳ寄生容量Ｃｇｓとゲート・ドレイン間ＭＯＳ寄生容量Ｃｇｄとソース・ドレイン間寄生容量Ｃｄｓとソース・ボディ間寄生容量Ｃｂｓとボディ・ドレイン間寄生容量Ｃｂｄとソース・基板間寄生容量Ｃｓｓｕｂとボディ(Ｂ)・基板間寄生容量Ｃｂｓｕｂとドレイン・基板間寄生容量Ｃｄｓｕｂと基板容量Ｃｓｕｂと基板抵抗Ｒｓｕｂとを寄生素子として含んでいる。
【０１０４】
一方、図６に示した本発明の実施の形態１によるアンテナスイッチ１００の送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴと受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造では、上記特許文献１に記載のボディへの蓄積電荷シンク(ＡＣＳ)の接続による蓄積電荷の除去技術と異なり、ボディ(Ｂ)には蓄積電荷シンク(ＡＣＳ)の接続によるバイアス電圧が供給不可能とされ、ボディ(Ｂ)はフローティングとされる。その結果、シリコン半導体製造プロセスに製造ステップの追加を不必要として、チップ占有面積の増加を軽減することが可能となる。
【０１０５】
更に、図６に示した本発明の実施の形態１によるアンテナスイッチ１００の送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴと受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造では、上記特許文献１に記載のＳＯＩ−ＦＥＴのデバイスの支持基板としてのシリコン基板のフローティング状態と異なり、送信スイッチ１０４のｎチャネル型ＳＯＩ−ＦＥＴと受信スイッチ１０５のｎチャネル型ＳＯＩ−ＦＥＴが集積化されたＳＯＩ構造を有する半導体集積回路１１０の支持基板としてのシリコン基板の基板電圧供給端子１０８、１０９には電圧発生回路１０から生成される安定な基板電圧が抵抗１１と容量１２で構成されたローパスフィルタを介して供給可能とされている。従って、アンテナスイッチの高周波特性の悪影響が発生する可能性を軽減することが可能となる。
【０１０６】
図７は、図１に示した本発明の実施の形態１によるアンテナスイッチ１００を含む半導体集積回路１１０で、図６に示したｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造の支持基板としてのシリコン基板に電圧発生回路１０の基板電圧を抵抗１１と容量１２とで構成されたローパスフィルタを介して供給する際の等価回路を示す図である。
【０１０７】
一方、図１に示したアンテナスイッチ１１０の高周波信号入力端子としての入出力端子１０１にアンテナから供給された高周波入力信号は、受信スイッチ１０５を介して受信端子１０３に伝達される。その際に、基板電圧供給端子１０８、１０９に漏洩する高周波信号成分は、バイパスコンデンサとして機能する容量１２を介して、接地電位にバイパスされる。また図６に示したｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造の支持基板としてのシリコン基板は、高抵抗率の化合物半導体基板と比較して、比較的低いインピーダンスとなる。従って、バイパスコンデンサとして機能する容量１２が基板電圧供給端子１０８、１０９に接続されなければ、基板電圧供給端子１０８、１０９に漏洩する高周波信号成分はシリコン基板にも漏洩して高周波信号の損失が増大する。
【０１０８】
一方、抵抗１１と容量１２とで構成されたローパスフィルタでは、抵抗素子１１の値は高周波信号の損失を低減するようにアンテナのインピーダンス５０Ωに比較して十分に大きな抵抗値に設定されている。すなわち、電圧発生回路１０は、後で図１０を参照して説明するように、出力端子１３と接地電位との間に接続された大きな容量を含んでいる。従って、比較的大きな抵抗に設定された抵抗素子１１が基板電圧供給端子１０８、１０９と電圧発生回路１０の出力端子１３とに接続されなければ、基板電圧供給端子１０８、１０９に漏洩する高周波信号成分は電圧発生回路１０の出力端子１３に接続された大きな容量にも漏洩して高周波信号の損失が増大する。
【０１０９】
《オフ容量の電圧依存性》
図９は、図６に示す本発明の実施の形態１によるデバイス構造のＳＯＩ−ＭＯＳＦＥＴの支持基板としてのシリコン基板への電圧発生回路１０の基板電圧の供給技術を適用した場合の上記(１)式により与えられるオフ容量Ｃｏｆｆの電圧依存性を示す図である。
【０１１０】
図９の左には、上記(１)式の第１項の１Ｃｇｓ／２と上記(１)式の第２項のＣｄｓの和の容量のドレイン・ソース間電圧Ｖｄｓの依存性が示されている。ドレイン・ソース間電圧Ｖｄｓがゼロボルト付近で和の容量は最小値となる一方、ドレイン・ソース間電圧Ｖｄｓが＋２．４ボルトまたは−２．４ボルトの付近で和の容量は増大する。このメカニズムの原因は、上記で既に説明済みであるので、省略する。
【０１１１】
図９の中央には、上記(１)式の第３項の１Ｃｂｓ／２に対応するｎ型不純物領域のソース領域ＳＣと空乏層ＤＰとボディ(Ｂ)からなるソース・ボディ間寄生容量Ｃｂｓとボディ(Ｂ)と空乏層ＤＰとｎ型不純物領域のドレイン領域ＤＲからなるボディ・ドレイン間寄生容量Ｃｂｄの直列接続の容量のドレイン・ソース間電圧Ｖｄｓの依存性が示されている。
【０１１２】
最初に上記特許文献１の記載のオフ状態のＳＯＩ−ＭＯＳＦＥＴでのゲートバイアス電圧によるゲート酸化膜近傍のチャネル領域には蓄積電荷が発生していない状態で、図６の本発明の実施の形態１のデバイス構造のＳＯＩ−ＭＯＳＦＥＴの支持基板としてのシリコン基板へ電圧発生回路１０の基板電圧を供給しない状態を想定する。この状態で、ドレイン・ソース間電圧Ｖｄｓがゼロボルト付近ではソース・ボディ間寄生容量Ｃｂｓとボディ・ドレイン間寄生容量Ｃｂｄの直列接続の容量は最小値となる一方、ドレイン・ソース間電圧Ｖｄｓが＋２．４ボルトまたは−２．４ボルトの付近で直列接続の容量は増大し、その後飽和状態となる。このメカニズムの原因は、ソース・ゲート間ＭＯＳ寄生容量Ｃｇｓとゲート・ドレイン間ＭＯＳ寄生容量Ｃｇｄと同様であると考えられる。
【０１１３】
シリコン基板へ電圧発生回路１０の基板電圧を供給しない状態では、図９の左に示した上記(１)式の第１項の１Ｃｇｓ／２と上記(１)式の第２項のＣｄｓの和の容量と図９の中央に示した上記(１)式の第３項の１Ｃｂｓ／２(Ｖｓｕｂ＝０Ｖ)の総和によって上記(１)式のオフ容量Ｃｏｆｆが決定されるので、図９の右に上記(１)式のオフ容量Ｃｏｆｆ(Ｖｓｕｂ＝０Ｖ)の電圧依存性が示されている。
【０１１４】
図９の右に示す上記(１)式のオフ容量Ｃｏｆｆ(Ｖｓｕｂ＝０Ｖ)は、ドレイン・ソース間電圧Ｖｄｓがゼロボルト付近で和の容量は最小値となる一方、ドレイン・ソース間電圧Ｖｄｓが＋２．４ボルトの付近で和の容量は若干増大してドレイン・ソース間電圧Ｖｄｓが−２．４ボルトの付近で和の容量は急激に増大する。従って、送信動作でオフ状態の受信スイッチ回路に大振幅の送信信号が印加され、ドレイン・ソース間電圧Ｖｄｓの増大に従いオフ容量Ｃｏｆｆが増大するので、高調波歪み特性が劣化するものである。
【０１１５】
そこで、図１と図６と図７に示す本発明の実施の形態１によるアンテナスイッチ１００を含む半導体集積回路１１０では、ｎチャネル型ＳＯＩ−ＦＥＴのデバイス構造の支持基板としてのシリコン基板に抵抗１１と容量１２とで構成されたローパスフィルタを介して供給される電圧発生回路１０の基板電圧の電圧レベルを調整可能とするものである。例えば、電圧発生回路１０から生成される基板電圧を、−１ボルトの電圧レベルに設定する。
【０１１６】
すなわち、図９の左に示した上記(１)式の第１項の１Ｃｇｓ／２と上記(１)式の第２項のＣｄｓの和の容量の電圧依存性を相殺できるような基板電圧を選択する。その結果、図９の中央で容量の電圧依存性が、正電圧方向にシフトする(図９の中央のＶｓｕｂ＝−１Ｖを参照)。
【０１１７】
結果的に、図９の左に示した上記(１)式の第１項の１Ｃｇｓ／２と上記(１)式の第２項のＣｄｓの和の容量と図９の中央に示した上記(１)式の第３項の１Ｃｂｓ／２(Ｖｓｕｂ＝−１Ｖ)との総和によって上記(１)式のオフ容量Ｃｏｆｆが決定されるので、図９の右には上記(１)式のオフ容量Ｃｏｆｆ(Ｖｓｕｂ＝−１Ｖ)の電圧依存性が示されている。
【０１１８】
図９の右に示した上記(１)式のオフ容量Ｃｏｆｆ(Ｖｓｕｂ＝−１Ｖ)は、ドレイン・ソース間電圧Ｖｄｓがゼロボルト付近で和の容量は最小値となる一方、ドレイン・ソース間電圧Ｖｄｓが＋２．４ボルトまたは−２．４ボルトの付近でもオフ容量Ｃｏｆｆの増大は無視可能なレベルに低減されたので、高調波歪み特性の劣化を軽減することが可能となったものである。
【０１１９】
［実施の形態２］
《他のアンテナスイッチを含む半導体集積回路の構成》
図３は、本発明の実施の形態２によるアンテナスイッチ１００を含む半導体集積回路１１０の構成を示す図である。
【０１２０】
図３に示したアンテナスイッチ１００は、図１に示したアンテナスイッチ１００と同様にシングルポールダブルスロー型のアンテナスイッチを構成する。図３のアンテナスイッチでは、携帯電話端末に搭載されるアンテナに接続可能とされた入出力端子３０１はシングルポールであり、受信端子３０３と送信端子３０２との２個の端子はダブルスローとなる。
【０１２１】
図３に示す半導体集積回路１１０は、アンテナスイッチ１００と電圧発生回路１０と抵抗１１と容量１２とを含んでいる。図３に示すアンテナスイッチ１００は、入出力端子３０１と送信端子３０２と受信端子３０３と送信スイッチ３０４と受信スイッチ３０５と送信シャントスイッチ３０６と受信シャントスイッチ３０７と送信制御端子３０８と受信制御端子３０９と基板電圧供給端子３１０とを含んでいる。
【０１２２】
図３に示す半導体集積回路１１０は、ＳＯＩ構造を有する半導体集積回路であり、支持基板としてのシリコン基板の表面上には絶縁物としての埋め込み二酸化シリコン膜層が形成され、埋め込み二酸化シリコン膜層の表面上に形成されたシリコン層には多数のｎチャネル型ＳＯＩ−ＦＥＴを含んでいる。更にシリコン層には、電圧発生回路１０と抵抗１１、３２と容量１２、３１とが集積化されている。
【０１２３】
従って、図３に示すアンテナスイッチ１００の送信スイッチ３０４と受信スイッチ３０５と送信シャントスイッチ３０６と受信シャントスイッチ３０７は、それぞれｎチャネル型ＳＯＩ−ＦＥＴによって構成されている。
【０１２４】
送信端子３０２と入出力端子３０１との間には送信スイッチ３０４の３個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１２ａ〜３１２ｃのソース・ドレイン電流経路が接続され、入出力端子３０１と受信端子３０３との間に受信スイッチ３０５の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１３ａ〜３１３ｈのソース・ドレイン電流経路が接続されている。
【０１２５】
送信端子３０２と接地電位との間には送信シャントスイッチ３０６の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１４ａ〜３１４ｈのソース・ドレイン電流経路が接続され、受信端子３０３と接地電位との間には受信シャントスイッチ３０７の１個のｎチャネル型ＳＯＩ−ＦＥＴ３１５のソース・ドレイン電流経路が接続されている。
【０１２６】
送信制御端子３０８には送信スイッチ３０４の３個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１２ａ〜３１２ｃのゲート電極がゲート抵抗３３２ａ〜３３２ｃ、３４２を介して接続されてまた受信シャントスイッチ３０７の１個のｎチャネル型ＳＯＩ−ＦＥＴ３１５のゲート電極がゲート抵抗３３５を介して接続され、受信制御端子３０９に受信スイッチ３０５の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１３ａ〜３１３ｈのゲート電極がゲート抵抗３３３ａ〜３３３ｈ、３４３を介して接続されてまた送信シャントスイッチ３０６の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１４ａ〜３１４ｈのゲート電極がゲート抵抗３３４ａ〜３３４ｈ、３４４を介して接続されている。
【０１２７】
また送信スイッチ３０４と受信スイッチ３０５と送信シャントスイッチ３０６と受信シャントスイッチ３０７の各スイッチのｎチャネル型ＳＯＩ−ＦＥＴの直列接続のトランジスタ数は、送受信動作の間に各スイッチのｎチャネル型ＳＯＩ−ＦＥＴが素子破壊を生じないように設定されている。更に、送信スイッチ３０４と受信スイッチ３０５と送信シャントスイッチ３０６と受信シャントスイッチ３０７では、各ｎチャネル型ＳＯＩ−ＦＥＴの各ドレインと各ソースとの間に抵抗が接続されることによって、各ドレインの直流電位と各ソースの直流電位とが略等しい電位に設定されることが可能となる。
【０１２８】
《アンテナスイッチによる送受信動作》
図３のアンテナスイッチ１００による送信動作で、送信制御端子３０８にハイレベルの送信制御電圧信号が供給され受信制御端子３０９にローレベルの受信制御電圧信号が供給されるので、送信端子３０２と入出力端子３０１との間の送信スイッチ３０４の３個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１２ａ〜３１２ｃはオン状態となる一方、入出力端子３０１と受信端子３０３との間の受信スイッチ３０５の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１３ａ〜３１３ｈはオフ状態となる。この時に、送信端子３０２と接地電位との間には送信シャントスイッチ３０６の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１４ａ〜３１４ｈはオフ状態となる一方、受信端子３０３と接地電位との間には受信シャントスイッチ３０７の１個のｎチャネル型ＳＯＩ−ＦＥＴ３１５はオン状態となる。
【０１２９】
図３のアンテナスイッチ１００による受信動作で、送信制御端子３０８にローレベルの送信制御電圧信号が供給され受信制御端子３０９にハイレベルの受信制御電圧信号が供給されるので、送信端子３０２と入出力端子３０１との間の送信スイッチ３０４の３個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１２ａ〜３１２ｃはオフ状態となる一方、入出力端子３０１と受信端子３０３との間の受信スイッチ３０５の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１３ａ〜３１３ｈはオン状態となる。この時に、送信端子３０２と接地電位との間には送信シャントスイッチ３０６の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１４ａ〜３１４ｈはオン状態となる一方、受信端子３０３と接地電位との間には受信シャントスイッチ３０７の１個のｎチャネル型ＳＯＩ−ＦＥＴ３１５はオフ状態となる。
【０１３０】
《シリコン基板への基板電圧の供給》
また送信スイッチ３０４と受信スイッチ３０５と送信シャントスイッチ３０６と受信シャントスイッチ３０７を構成する全てのｎチャネル型ＳＯＩ−ＦＥＴが集積化されたＳＯＩ構造を有する半導体集積回路１１０の支持基板としてのシリコン基板の基板電圧供給端子３１０には、電圧発生回路１０から生成される基板電圧が抵抗１１と容量１２とで構成されたローパスフィルタを介して供給可能とされている。基板電圧供給端子３１０に供給された基板電圧は、容量３１と抵抗３２との並列接続を介して、基板Ｓｕｂに供給されている。
【０１３１】
図３に示した本発明の実施の形態２によるアンテナスイッチ１００では、送信スイッチ３０４の３個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１２ａ〜３１２ｃの基板Ｓｕｂは基板電圧供給配線３５２ａ〜３５２ｃによって示されており、受信スイッチ３０５の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１３ａ〜３１３ｈの基板Ｓｕｂは基板電圧供給配線３５３ａ〜３５３ｈによって示されており、送信シャントスイッチ３０６の８個の直列接続されたｎチャネル型ＳＯＩ−ＦＥＴ３１４ａ〜３１４ｈの基板Ｓｕｂは基板電圧供給配線３５４ａ〜３５４ｈによって示されており、受信シャントスイッチ３０７の１個のｎチャネル型ＳＯＩ−ＦＥＴ３１５の基板Ｓｕｂは基板電圧供給配線３５５によって示されている。
【０１３２】
図３に示した本発明の実施の形態２によるアンテナスイッチ１００によれば、図１と図６と図７に示す本発明の実施の形態１によるアンテナスイッチ１００と同様に図９で説明したメカニズムによって、高周波歪み特性の劣化を軽減することが可能となる。
【０１３３】
《電圧発生回路の構成》
図１０は、図１に示した本発明の実施の形態１によるアンテナスイッチ１００と図３に示した本発明の実施の形態２によるアンテナスイッチ１００の電圧発生回路１０の構成を示す図である。
【０１３４】
図１０に示す電圧生成回路１０は、電源電圧入力端子８０１、制御信号入力端子８０２、電圧出力端子８０３、駆動出力端子８０４、スイッチング回路８１、第１容量８２、第２容量８４、第１ダイオード８３、第２ダイオード８５を含んでいる。
【０１３５】
スイッチング回路８１の電源電圧入力端子８０１には電源電圧Ｖｄｄが供給され、スイッチング回路８１の制御信号入力端子８０２には所定の周波数を有するクロック信号ＣＬＫが供給される。スイッチング回路８１の接地端子は接地電位に接続され、スイッチング回路８１の駆動出力端子８０４は第１容量８２の一端に接続され、第１容量８２の他端は第１ダイオード８３のアノードと第２ダイオード８５のカソードに接続されている。第１ダイオード８３のカソードは接地電位に接続され、第２ダイオード８５のアノードは電圧出力端子８０３と第２容量８４の一端に接続され、第２容量８４の他端は接地電位に接続されている。尚、スイッチング回路８１の制御信号入力端子８０２に供給されるクロック信号ＣＬＫは、アンテナスイッチ１００の送信端子１０２、３０２に供給されるＲＦ送信信号のＲＦキャリア成分を増幅した後、波形整形すること等で生成されることが可能である。
【０１３６】
《電圧発生回路の動作》
図１０に示す電圧生成回路１０による負電圧発生動作は、下記のようになる。
【０１３７】
例えば、ハイレベルのクロック信号ＣＬＫに応答してスイッチング回路８１は駆動出力端子８０４に電源電圧Ｖｄｄのハイレベル駆動出力信号を生成するので、充電電流が駆動出力端子８０４から第１容量８２と第１ダイオード８３とを介して接地電位に流れる。第１ダイオード８３の順方向電圧をＶｆとすると、第１容量８２の両端の間にはＶｄｄ−Ｖｆの電圧が充電される。
【０１３８】
その後、ローレベルのクロック信号ＣＬＫに応答してスイッチング回路８１は駆動出力端子８０４に接地電位のローレベル駆動出力信号を生成するので、放電電流が接地電位から第２容量８４と電圧出力端子８０３と第２ダイオード８５と第１容量８２と駆動出力端子８０４とを介して接地電位に流れる。すると、第１容量８２の他端と第２ダイオード８５のカソードの接続ノードは、−Ｖｄｄ＋Ｖｆの電位に変化する。第２ダイオード８５の順方向電圧もＶｆとすると、電圧出力端子８０３と第２容量８４の一端とは−Ｖｄｄ＋２Ｖｆの電位に充電される。
【０１３９】
このようにして、図１０に示した電圧生成回路１０の電圧出力端子８０３(１３)から負電圧が生成され、抵抗１１と容量１２とで構成されたローパスフィルタを介してｎチャネル型ＳＯＩ−ＦＥＴが集積化されたＳＯＩ構造を有する半導体集積回路１１０の支持基板としてのシリコン基板Ｓｕｂにこの負電圧が供給可能とされている。
【０１４０】
［実施の形態３］
《他のアンテナスイッチを含む半導体集積回路の構成》
図５は、本発明の実施の形態３によるアンテナスイッチ５０１を含む半導体集積回路５００の構成を示す図である。
【０１４１】
図５に示す半導体集積回路５００は、上述の実施の形態１乃至実施の形態２で説明した単一シリコン基板を使用するモノリシックＳＯＩ構造を有する半導体集積回路１１０と異なったもので、複数のシリコン基板を絶縁基板上に搭載するマルチチップモジュールとも呼ばれる混成半導体集積回路によって構成されている。
【０１４２】
図５の上には混成半導体集積回路５００の平面構造が示され、図５の下には混成半導体集積回路５００の断面構造が示されている。すなわち、混成半導体集積回路５００の絶縁基板５０８の主表面上に、アンテナスイッチの第１半導体チップ５０１と、電圧生成回路１０の第２半導体チップ５０７と、ローパスフィルタを構成する容量チップ５０５と抵抗チップ５０６とが搭載されている。
【０１４３】
図５に示した半導体集積回路５００のアンテナスイッチの第１半導体チップ５０１は、上述の実施の形態１乃至実施の形態２で説明したアンテナスイッチ１００に対応するものである。従って、このアンテナスイッチの第１半導体チップ５０１は、例えば図３に示したアンテナスイッチ１００と同様に入出力端子３０１と送信端子３０２と受信端子３０３と送信スイッチ３０４と受信スイッチ３０５と送信シャントスイッチ３０６と受信シャントスイッチ３０７と送信制御端子３０８と受信制御端子３０９と基板電圧供給端子３１０とを含んでいる。更に、このアンテナスイッチの第１半導体チップ５０１は、例えば図３に示したアンテナスイッチ１００と同様に、ＳＯＩ構造を有する半導体集積回路であり、支持基板としてのシリコン基板の表面上には絶縁物としての埋め込み二酸化シリコン膜層が形成され、埋め込み二酸化シリコン膜層の表面上に形成されたシリコン層にはアンテナスイッチを構成するための多数のｎチャネル型ＳＯＩ−ＦＥＴを含んでいる。
【０１４４】
図５に示した半導体集積回路５００の電圧生成回路１０の第２半導体チップ５０７は、例えば図１０に示した電圧生成回路１０と同様な回路構成をＳＯＩ構造の半導体チップもしくはバルクシリコン基板の半導体チップに集積化したものである。特に、電圧生成回路１０の第２半導体チップ５０７から生成される電圧は、ボンディングワイヤー５１５の一端に供給される。
【０１４５】
図５に示した半導体集積回路５００の容量チップ５０５と抵抗チップ５０６は、上述の実施の形態１乃至実施の形態２で説明したローパスフィルタを構成するための容量１２と抵抗１１とに対応するものである。従って、ボンディングワイヤー５１５の他端の電圧は導電性ランド５０３ｂを介して抵抗チップ５０６の一端に供給され、抵抗チップ５０６の他端は導電性ランド５０３ａに接続される。導電性ランド５０３ａはボンディングワイヤー５１３と導電性ランド５０３ｃとを介して容量チップ５０５の一端に接続され、容量チップ５０５の他端は導電性ランド５０３ｄと導電性ビアホール５１０とを介して裏面接地導電層５０９に接続される。更に導電性ランド５０３ａは、ボンディングワイヤー５１４と導電性ダイパッド５０２とを介してアンテナスイッチのＳＯＩ構造を有する第１半導体チップ５０１の下面の支持基板であるシリコン基板に接続される。またアンテナスイッチの第１半導体チップ５０１の内部接地配線は、ボンディングワイヤー５１２と導電性ビアホール５１１とを介して裏面接地導電層５０９に接続される。また混成半導体集積回路５００の絶縁基板５０８の裏面の裏面接地導電層５０９は、送信用ＲＦ電力増幅器を内蔵する高周波モジュールの配線基板の接地電極にハンダや導電性ペースト等を使用して接続可能とされている。
【０１４６】
［実施の形態４］
《他のアンテナスイッチを搭載した携帯電話端末》
図２は、アンテナスイッチＡＮＴ＿ＳＷを搭載した本発明の実施の形態４による携帯電話端末の構成を示す図である。
【０１４７】
図２に示した携帯電話端末は、ＲＦモジュールＲＦ＿ＭＬを含み、またこのＲＦモジュールＲＦ＿ＭＬは、ベースバンド信号処理ユニットＢ．Ｂ＿ＬＳＩと、無線周波数半導体集積回路ＲＦ＿ＩＣと、高出力増幅器モジュールＨＰＡ＿ＭＬとを含んでいる。更に高出力増幅器モジュールＨＰＡ＿ＭＬは、送信用ＲＦ電力増幅器モジュールＰＡ＿ＭＤと、パワーカプラーＣＰＬ１、２と、ローパスフィルタＬＰＦ１、２と、アンテナスイッチＡＮＴ＿ＳＷとを含んでいる。
【０１４８】
ベースバンド信号処理ユニットＢ．Ｂ＿ＬＳＩは無線周波数半導体集積回路ＲＦ＿ＩＣに送信ベースバンド信号Ｔｘ＿ＢＢＳと制御信号Ｂ．Ｂ＿Ｃｎｔとを供給する一方、無線周波数半導体集積回路ＲＦ＿ＩＣはベースバンド信号処理ユニットＢ．Ｂ＿ＬＳＩに受信ベースバンド信号Ｒｘ＿ＢＢＳを供給する。
【０１４９】
無線周波数半導体集積回路ＲＦ＿ＩＣの内部の送信信号処理ユニットＴｘ＿ＳＰＵは、送信ベースバンド信号Ｔｘ＿ＢＢＳの周波数アップコンバージョンを実行する。周波数アップコンバージョンによって、低いＲＦ送信周波数帯域(ローバンド)の第１のＲＦ送信信号ＧＳＭ＿Ｔｘもしくは高いＲＦ送信周波数帯域(ハイバンド)の第２のＲＦ送信信号ＰＣＳ＿Ｔｘが生成されて、ローバンドの第１のＲＦ送信信号ＧＳＭ＿Ｔｘは送信用ＲＦ電力増幅器モジュールＰＡ＿ＭＤの第１ＲＦ電力増幅器Ａｍｐ１によって増幅され、ハイバンドの第２のＲＦ送信信号ＰＣＳ＿Ｔｘは送信用ＲＦ電力増幅器モジュールＰＡ＿ＭＤの第２ＲＦ電力増幅器Ａｍｐ２によって増幅される。
【０１５０】
第１ＲＦ電力増幅器Ａｍｐ１の出力端子のローバンドの第１のＲＦ送信電力増幅信号は第１のパワーカプラーＣＰＬ１と第１のローパスフィルタＬＰＦ１を介してアンテナスイッチＡＮＴ＿ＳＷの第１送信端子Ｔｘ１に供給され、第２ＲＦ電力増幅器Ａｍｐ２の出力端子のハイバンドの第２のＲＦ送信電力増幅信号と第２のパワーカプラーＣＰＬ２と第２のローパスフィルタＬＰＦ２とを介してアンテナスイッチＡＮＴ＿ＳＷの第２送信端子Ｔｘ２に供給される。第１のパワーカプラーＣＰＬ１で検出された第１のＲＦ検出信号と第２のパワーカプラーＣＰＬ２で検出された第２のＲＦ検出信号とは検波器ＤＥＴで検波されて、検波器ＤＥＴの検波出力信号に応答して制御回路Ｃｎｔは第１ＲＦ電力増幅器Ａｍｐ１の第１増幅利得と第２ＲＦ電力増幅器Ａｍｐ２の第２増幅利得とを制御可能とされている。
【０１５１】
アンテナスイッチＡＮＴ＿ＳＷは、２個のＳＰＤＴ型アンテナスイッチを含むもので、各ＳＰＤＴ型アンテナスイッチは上述の図１の本発明の実施の形態１のアンテナスイッチ１００または図３の本発明の実施の形態２のアンテナスイッチ１００または図５の本発明の実施の形態３によるアンテナスイッチ５０１を使用することが可能である。従って、アンテナスイッチＡＮＴ＿ＳＷはＳＯＩ構造の半導体チップによって構成されて、電圧生成回路１０から生成された電圧が抵抗１１と容量１２とで構成されたローパスフィルタを介してＳＯＩ構造を有するアンテナスイッチＡＮＴ＿ＳＷの支持基板としてのシリコン基板に供給される。尚、電圧生成回路１０と抵抗１１と容量１２は、実際はＲＦモジュールＲＦ＿ＭＬの内部に形成されるではなく、高出力増幅器モジュールＨＰＡ＿ＭＬの内部に形成されることも可能である。
【０１５２】
携帯電話端末のローバンド送信モードでは、アンテナスイッチＡＮＴ＿ＳＷの第１送信端子Ｔｘ１に供給されるローバンドの第１のＲＦ送信電力増幅信号は第１入出力端子Ｉ／Ｏ＿ＧＳＭとデュプレクサＤｐｌｘとを介して携帯電話端末のアンテナＡＮＴに供給される。
【０１５３】
携帯電話端末のハイバンド送信モードでは、アンテナスイッチＡＮＴ＿ＳＷの第２送信端子Ｔｘ２に供給されるハイバンドの第２のＲＦ送信電力増幅信号は第２入出力端子Ｉ／Ｏ＿ＰＣＳとデュプレクサＤｐｌｘとを介して携帯電話端末のアンテナＡＮＴに供給される。
【０１５４】
携帯電話端末のローバンド受信モードでは、携帯電話端末のアンテナＡＮＴにより受信された第１のＲＦ受信信号ＧＳＭ＿Ｒｘは、デュプレクサＤｐｌｘとアンテナスイッチＡＮＴ＿ＳＷの第１入出力端子Ｉ／Ｏ＿ＧＳＭと第１受信端子Ｒｘ１と第１表面弾性波フィルタＳＡＷ１を介して無線周波数半導体集積回路ＲＦ＿ＩＣの内部の第１低雑音増幅器ＬＮＡ１によって増幅される。従って、第１低雑音増幅器ＬＮＡ１の出力のローバンドＲＦ受信信号は、無線周波数半導体集積回路ＲＦ＿ＩＣの内部の受信信号処理ユニットＲｘ＿ＳＰＵに供給される。受信信号処理ユニットＲｘ＿ＳＰＵはローバンドＲＦ受信信号の周波数ダウンコンバージョンを実行して、ベースバンド信号処理ユニットＢ．Ｂ＿ＬＳＩに受信ベースバンド信号Ｒｘ＿ＢＢＳを供給する。
【０１５５】
携帯電話端末のハイバンド受信モードでは、携帯電話端末のアンテナＡＮＴにより受信された第２のＲＦ受信信号ＰＣＳ＿Ｒｘは、デュプレクサＤｐｌｘとアンテナスイッチＡＮＴ＿ＳＷの第２入出力端子Ｉ／Ｏ＿ＰＣＳと第２受信端子Ｒｘ２と第２表面弾性波フィルタＳＡＷ２を介して無線周波数半導体集積回路ＲＦ＿ＩＣの内部の第２低雑音増幅器ＬＮＡ２によって増幅される。従って、第２低雑音増幅器ＬＮＡ２の出力のハイバンドＲＦ受信信号は、無線周波数半導体集積回路ＲＦ＿ＩＣの内部の受信信号処理ユニットＲｘ＿ＳＰＵに供給される。受信信号処理ユニットＲｘ＿ＳＰＵはハイバンドＲＦ受信信号の周波数ダウンコンバージョンを実行して、ベースバンド信号処理ユニットＢ．Ｂ＿ＬＳＩに受信ベースバンド信号Ｒｘ＿ＢＢＳを供給する。
【０１５６】
また、図２に示す本発明の実施の形態４によるアンテナスイッチＡＮＴ＿ＳＷの送受信動作の切換動作は、無線周波数半導体集積回路ＲＦ＿ＩＣと高出力増幅器モジュールＨＰＡ＿ＭＬとを介してベースバンド信号処理ユニットＢ．Ｂ＿ＬＳＩから供給される制御信号Ｂ．Ｂ＿Ｃｎｔによって制御可能とされている。
【０１５７】
以上、本発明者によってなされた発明を、種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることは言うまでもない。
【０１５８】
例えば、図２に示した本発明の実施の形態４によるＲＦモジュールＲＦ＿ＭＬにおいて、送信用ＲＦ電力増幅器モジュールＰＡ＿ＭＤの第１ＲＦ電力増幅器Ａｍｐ１と第２ＲＦ電力増幅器Ａｍｐ２のＲＦ電力増幅ＭＯＳトランジスタは、アンテナスイッチＡＮＴ＿ＳＷを構成するＳＯＩ構造の半導体チップに集積化することが可能である。
【０１５９】
その際に、更に電圧生成回路１０と抵抗１１と容量１２とは、アンテナスイッチＡＮＴ＿ＳＷを構成するＳＯＩ構造の半導体チップに集積化することが可能である。
【０１６０】
更に、図１０に示した電圧生成回路１０のスイッチング回路８１の制御信号入力端子８０２に供給されるクロック信号ＣＬＫは、ベースバンド信号処理ユニットＢ．Ｂ＿ＬＳＩから無線周波数半導体集積回路ＲＦ＿ＩＣのデジタルインターフェースに供給されるシステムクロック信号を利用することも可能である。
【０１６１】
また、本発明のアンテナスイッチを含む半導体集積回路およびそれを内蔵した高周波モジュールは、携帯電話端末に限定されるものではなく、無線ＬＡＮ端末にも適用されることが可能である。
【符号の説明】
【０１６２】
１００…アンテナスイッチ
１０１…入出力端子
１０２…送信端子
１０３…受信端子
１０４…送信スイッチ
１０５…受信スイッチ
１０６…送信制御端子
１０７…受信制御端子
１０８…基板電圧制御端子
１０９…基板電圧制御端子
１０…電圧発生回路
１１…抵抗
１２…容量
１３…出力端子
ＲＦ＿ＭＬ…ＲＦモジュール
Ｂ．Ｂ＿ＬＳＩ…ベースバンド信号処理ユニット
ＲＦ＿ＩＣ…無線周波数半導体集積回路
ＨＰＡ＿ＭＬ…高出力増幅器モジュール
ＰＡ＿ＭＤ…送信用ＲＦ電力増幅器モジュール
ＣＰＬ１、２…パワーカプラー
ＬＰＦ１、２…ローパスフィルタ
ＡＮＴ＿ＳＷ…アンテナスイッチ
Ｔｘ＿ＢＢＳ…送信ベースバンド信号
Ｂ．Ｂ＿Ｃｎｔ…制御信号
Ｒｘ＿ＢＢＳ…受信ベースバンド信号
Ｒｘ＿ＳＰＵ…受信信号処理ユニット
Ｔｘ＿ＳＰＵ…送信信号処理ユニット
ＬＮＡ１…第１低雑音増幅器
ＬＮＡ２…第２低雑音増幅器
ＧＳＭ＿Ｒｘ…第１のＲＦ受信信号
ＰＣＳ＿Ｒｘ…第２のＲＦ受信信号
ＧＳＭ＿Ｔｘ…第１のＲＦ送信信号
ＰＣＳ＿Ｔｘ…第２のＲＦ送信信号
Ａｍｐ１…第１ＲＦ電力増幅器
Ａｍｐ２…第２ＲＦ電力増幅器
Ｃｎｔ…制御回路
ＤＥＴ…検波器
Ｒｘ１…第１受信端子
Ｒｘ２…第２受信端子
Ｔｘ１…第１送信端子
Ｔｘ２…第２送信端子
Ｉ／Ｏ＿ＧＳＭ…第１入出力端子
Ｉ／Ｏ＿ＰＣＳ…第２入出力端子
Ｄｐｌｘ…デュプレクサ
ＡＮＴ…アンテナ
ＳＡＷ１…第１表面弾性波フィルタ
ＳＡＷ２…第２表面弾性波フィルタ
３０１…入出力端子
３０２…送信端子
３０３…受信端子
３０４…送信スイッチ
３０５…受信スイッチ
３０６…送信シャントスイッチ
３０７…受信シャントスイッチ
３０８…送信制御端子
３０９…受信制御端子
３１０…基板電圧供給端子
３２…抵抗
３１…容量
３１２ａ〜３１２ｃ…ｎチャネル型ＳＯＩ−ＦＥＴ
３１３ａ〜３１３ｈ…ｎチャネル型ＳＯＩ−ＦＥＴ
３１４ａ〜３１４ｈ…ｎチャネル型ＳＯＩ−ＦＥＴ
３１５…ｎチャネル型ＳＯＩ−ＦＥＴ
３３２ａ〜３３２ｃ、３４２…ゲート抵抗
３３３ａ〜３３３ｈ、３４３…ゲート抵抗
３３４ａ〜３３４ｈ、３４４…ゲート抵抗
３３５…ゲート抵抗
Ｓｕｂ…基板
３５２ａ〜３５２ｃ…基板電圧供給配線
３５３ａ〜３５３ｈ…基板電圧供給配線
３５４ａ〜３５４ｈ…基板電圧供給配線
３５５…基板電圧供給配線
ＳＯＩ−ＦＥＴ…ｎチャネル型ＳＯＩ−ＦＥＴ
４００…スイッチ
４０１…ゲート電極
４０２…ソース端子
４０３…ドレイン端子
４０４…基板電圧供給端子
４１…ソース・基板間寄生容量(Ｃｓｓｕｂ)
４２…ドレイン・基板間寄生容量(Ｃｄｓｕｂ)
３１…基板容量(Ｃｓｕｂ)
３２…基板抵抗(Ｒｓｕｂ)
５００…混成半導体集積回路
５０１…アンテナスイッチの第１半導体チップ
５０２…導電性ダイパッド
５０３ａ〜５０３ｄ…導電性ランド
５０５…容量チップ
５０６…抵抗チップ
５０７…電圧生成回路１０の第２半導体チップ
５０８…絶縁基板
５０９…裏面接地導電層
５１０…導電性ビアホール
５１１…導電性ビアホール
５１２〜５１５…ボンディングワイヤー
Ｓｕｂ…シリコン基板(Ｓｉ) 
Ｂｏｘ…埋め込み二酸化シリコン膜層
Ｓｉ＿Ｌｙ…シリコン層
Ｇ＿Ｏｘ…ゲート酸化膜
Ｇ＿Ｅｌ…ゲート電極
ＳＣ…ソース領域
ＤＲ…ドレイン領域
Ｂ…ボディ
ＤＰ…空乏層
６０１…ゲート電極(Ｇ)
６０２…ソース電極(Ｓ)
６０３…ドレイン電極(Ｄ)
６０４…シリコン基板電極
Ｃｇｓ…ソース・ゲート間ＭＯＳ寄生容量(６４)
Ｃｇｄ…ゲート・ドレイン間ＭＯＳ寄生容量(６５)
Ｃｄｓ…ソース・ドレイン間寄生容量(６６)
Ｃｂｓ…ソース・ボディ間寄生容量(６１)
Ｃｂｄ…ボディ・ドレイン間寄生容量(６２)
Ｃｓｓｕｂ…ソース・基板間寄生容量(６８)
Ｃｂｓｕｂ…ボディ(Ｂ)・基板間寄生容量(６７)
Ｃｄｓｕｂ…ドレイン・基板間寄生容量(６９)
８０１…電源電圧入力端子
８０２…制御信号入力端子
８０３…電圧出力端子
８０４…駆動出力端子
８１…スイッチング回路
８２…第１容量
８３…第１ダイオード
８４…第２容量
８５…第２ダイオード
Ｖｄｄ…電源電圧
ＣＬＫ…クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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