(57)【要約】【課題】走査期間が短くなっても良好に閾値電圧キャンセル処理及び映像信号の書込み処理を行うことができ、輝度の均一性に優れた表示装置の駆動方法を提供する。【解決手段】各表示素子行群を構成する複数の表示素子行の数Ｑと単位時間ｔ0との積によって表される期間ＴQにおいて、表示素子行群を構成するＱ×Ｎ個の表示素子に対して、閾値電圧キャンセル処理を、表示素子行単位で行い、次いで、表示素子行を構成するＮ個の表示素子に対して映像信号を駆動トランジスタのゲート電極に印加する書込み処理を、Ｑ回、順次行う表示装置の駆動方法であって、期間ＴQの半分を超えない期間内に書込み処理を、Ｑ回、順次行うと共に、表示素子行群を構成する各表示素子行における閾値電圧キャンセル処理の終了から書込み処理の開始までの期間の長さが一定となるように、閾値電圧キャンセル処理を行う。【選択図】  図５
2011090241.tif 000002
【特許請求の範囲】
【請求項１】
駆動回路及び電流駆動型の発光部を有する表示素子が、行方向と列方向とに２次元マトリクス状に配列されて成り、
駆動回路は、ゲート電極とソース／ドレイン領域とを有する駆動トランジスタを少なくとも備えており、駆動トランジスタのソース／ドレイン領域を介して発光部に電流が流れる表示装置を用いて、
表示素子の行数をＭとし、各行を構成する表示素子の数をＮとし、第１行から第Ｍ行までの表示素子を行毎に走査する全時間をＭで除した時間を単位時間ｔ0としたとき、
Ｍ行の表示素子を複数の表示素子行群に分け、各表示素子行群を構成する複数の表示素子行の数Ｑと単位時間ｔ0との積によって表される期間ＴQにおいて、
表示素子行群を構成するＱ×Ｎ個の表示素子に対して、所定の基準電圧を駆動トランジスタのゲート電極に印加すると共に一方のソース／ドレイン領域に所定の駆動電圧を印加し、以て、他方のソース／ドレイン領域の電位を基準電圧から駆動トランジスタの閾値電圧を減じた電位に向かって変化させる閾値電圧キャンセル処理を、表示素子行単位で行い、次いで、
表示素子行を構成するＮ個の表示素子に対して映像信号を駆動トランジスタのゲート電極に印加する書込み処理を、Ｑ回、順次行う表示装置の駆動方法であって、
期間ＴQの半分を超えない期間内に書込み処理を、Ｑ回、順次行うと共に、表示素子行群を構成する各表示素子行における閾値電圧キャンセル処理の終了から書込み処理の開始までの期間の長さが一定となるように、閾値電圧キャンセル処理を行う表示装置の駆動方法。
【請求項２】
表示素子行群を構成する各表示素子行において閾値電圧キャンセル処理を行う期間の長さは一定である請求項１に記載の表示装置の駆動方法。
【請求項３】
表示装置は、更に、行方向に延びる複数の走査線と、列方向に延びる複数のデータ線とを備えており、
駆動回路は、走査線に接続されたゲート電極と、データ線に接続された一方のソース／ドレイン領域と、駆動トランジスタのゲート電極に接続された他方のソース／ドレイン領域とを有する書込みトランジスタを更に備えており、
走査線からの走査信号に基づいて書込みトランジスタを導通状態とし、データ線から映像信号及び所定の基準電圧を駆動トランジスタのゲート電極に印加する請求項１に記載の表示装置の駆動方法。
【請求項４】
駆動トランジスタの一方のソース／ドレイン領域に所定の駆動電圧を印加している状態で書込み処理を行い、以て、駆動トランジスタの他方のソース／ドレイン領域の電位を変化させる請求項１に記載の表示装置の駆動方法。
【請求項５】
駆動回路は、駆動トランジスタの他方のソース／ドレイン領域に接続された一方の電極と、駆動トランジスタのゲート電極に接続された他方の電極とを有する容量部を更に備えており、
発光部は、駆動トランジスタの他方のソース／ドレイン領域に接続されており、
各書込み処理の後、駆動トランジスタのゲート電極への映像信号の印加が停止されることによって、容量部に保持された電圧の値に応じた電流が駆動トランジスタのソース／ドレイン領域を介して発光部に流れる請求項４に記載の表示装置の駆動方法。
【請求項６】
表示装置は、更に、行方向に延びる複数の給電線を備えており、
駆動トランジスタの一方のソース／ドレイン領域は給電線に接続されており、給電線から所定の駆動電圧を駆動トランジスタの一方のソース／ドレイン領域に印加する請求項１乃至請求項５のいずれか１項に記載の表示装置の駆動方法。
【請求項７】
発光部は有機エレクトロルミネッセンス発光部から成る請求項１に記載の表示装置の駆動方法。
【請求項８】
駆動回路及び電流駆動型の発光部を有する表示素子が、行方向と列方向とに２次元マトリクス状に配列されて成り、
駆動回路は、ゲート電極とソース／ドレイン領域とを有する駆動トランジスタを少なくとも備えており、駆動トランジスタのソース／ドレイン領域を介して発光部に電流が流れ、
表示素子の行数をＭとし、各行を構成する表示素子の数をＮとし、第１行から第Ｍ行までの表示素子を行毎に走査する全時間をＭで除した時間を単位時間ｔ0としたとき、
Ｍ行の表示素子を複数の表示素子行群に分け、各表示素子行群を構成する複数の表示素子行の数Ｑと単位時間ｔ0との積によって表される期間ＴQにおいて、
表示素子行群を構成するＱ×Ｎ個の表示素子に対して、所定の基準電圧を駆動トランジスタのゲート電極に印加すると共に一方のソース／ドレイン領域に所定の駆動電圧を印加し、以て、他方のソース／ドレイン領域の電位を基準電圧から駆動トランジスタの閾値電圧を減じた電位に向かって変化させる閾値電圧キャンセル処理が、表示素子行単位で行われ、次いで、
表示素子行を構成するＮ個の表示素子に対して映像信号を駆動トランジスタのゲート電極に印加する書込み処理が、Ｑ回、順次行われる表示装置であって、
期間ＴQの半分を超えない期間内に書込み処理が、Ｑ回、順次行われると共に、表示素子行群を構成する各表示素子行における閾値電圧キャンセル処理の終了から書込み処理の開始までの期間の長さが一定となるように、閾値電圧キャンセル処理が行われる表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、及び、表示装置の駆動方法に関する。より詳しくは、駆動回路及び電流駆動型の発光部を有する表示素子を備えた表示装置、及び、係る表示装置の駆動方法に関する。
【背景技術】
【０００２】
電流駆動型の発光部を有する表示素子、及び、係る表示素子を備えた表示装置が周知である。例えば、有機材料のエレクトロルミネッセンス（Electroluminescence）を利用した有機エレクトロルミネッセンス発光部を備えた表示素子は、低電圧直流駆動による高輝度発光が可能な表示素子として注目されている。
【０００３】
液晶表示装置と同様に、電流駆動型の発光部を有する表示素子を備えた表示装置においても、駆動方式として、単純マトリクス方式、及び、アクティブマトリクス方式が周知である。アクティブマトリクス方式は、構造が複雑になるといった欠点はあるが、画像の輝度を高いものとすることができる等の利点を有する。アクティブマトリクス方式により駆動される、電流駆動型の発光部を有する表示素子にあっては、発光部に加えて、発光部を駆動するための駆動回路を備えている。
【０００４】
特開２００９−１２２３５２号公報（特許文献１）の図２には、発光素子ＥＬ（発光部に相当する）と、サンプリング用トランジスタＴ１と、駆動用トランジスタＴ２と、保持容量Ｃ１とから構成されている画素回路２が開示されており、また、図１には、画素回路２を備えた表示装置が開示されている。
【０００５】
特許文献１には、駆動用トランジスタＴ２の閾電圧（閾値電圧）Ｖthのばらつきが発光素子ＥＬに流れるドレイン電流Ｉdsに与える影響をキャンセルするために、１水平走査期間において閾電圧補正動作と信号電位書込動作を行うことが開示されており、更に、表示装置の高精細化等によって１水平走査期間が短くなると、１水平走査期間において閾電圧補正動作と信号電位書込動作を行うことが困難となることが開示されている（特許文献１の段落００１１等）。
【０００６】
そして、特許文献１には、複数の走査線の各々に割り当てられている走査期間を合わせて第１期間及び第２期間を含む合成走査期間とし、第１期間で、複数の走査線に一斉に制御信号を出力して一斉に閾電圧補正動作を実行し、第２期間で、該複数の走査線に順次制御信号を出力して、順次、信号電位書込動作を実行することが開示されている（特許文献１の段落００１２等）。
【０００７】
特許文献１の図１４には、２水平走査期間（２Ｈ）を合成した場合の動作が示されている。第１期間において２本の走査線（Ｎライン及び（Ｎ＋１）ライン）に一斉に制御信号Ｐ１を出力して、一斉に閾電圧補正動作を実行する。続いて、第２期間に２本の走査線に、順次、制御信号Ｐ２を出力して、順次、信号電位書込動作を実行する。入力信号は第１期間ではＶofsであり、第２期間の前半はＶSig1、後半はＶSig2である。Ｎライン目のサンプリング用トランジスタＴ１（Ｎ）は制御信号Ｐ２に応じて導通状態となり、ＶSig1をサンプリングする。続いて（Ｎ＋１）ライン目のサンプリング用トランジスタＴ１（Ｎ＋１）が制御信号Ｐ２に応じて導通状態となり、ＶSig2をサンプリングする（特許文献１の段落００３８等）。
【０００８】
閾電圧補正動作にあっては、特許文献１の図７に示すように、導通状態とされたサンプリング用トランジスタＴ１を介して、駆動用トランジスタＴ２のゲートにＶofsを印加し、駆動用トランジスタＴ２のドレインに第１電位Ｖccを印加する。駆動用トランジスタＴ２のソース電位は時間と共に上昇して、駆動用トランジスタＴ２はカットオフし（非導通状態となり）、ソース電位は（Ｖofs−Ｖth）となる（特許文献１の図８、及び、段落００２８等）。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１２２３５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１の図１４に示す動作にあっては、Ｎライン目の制御信号Ｐ１の立ち下がりから制御信号Ｐ２の立ち上がりまでの期間において、Ｎライン目のサンプリング用トランジスタＴ１（Ｎ）は非導通状態である。また、（Ｎ＋１）ライン目の制御信号Ｐ１の立ち下がりから制御信号Ｐ２の立ち上がりまでの期間において、（Ｎ＋１）ライン目のサンプリング用トランジスタＴ１（Ｎ＋１）も非導通状態である。
【００１１】
理想的には、制御信号Ｐ１の立ち下がりから制御信号Ｐ２の立ち上がりまでの期間において、駆動用トランジスタＴ２のソース電位は（Ｖofs−Ｖth）を維持する。しかしながら、実際には、制御信号Ｐ１の立ち下がりから制御信号Ｐ２の立ち上がりまでの期間において、発光素子ＥＬや駆動用トランジスタＴ２にはリーク電流等が流れ、駆動用トランジスタＴ２のソース電位は、閾電圧補正動作によって設定した電位から徐々に変化する。この変化の程度は、制御信号Ｐ１の立ち下がりから制御信号Ｐ２の立ち上がりまでの期間が長くなる程、大きくなる。
【００１２】
従って、制御信号Ｐ１の立ち下がりから制御信号Ｐ２の立ち上がりまでの期間が長くなる程、駆動用トランジスタＴ２のソース電位が、閾電圧補正動作によって設定した電位からずれた状態で信号電位書込動作が行われる。そして、特許文献１の図１４に示す動作にあっては、Ｎライン目の制御信号Ｐ１の立ち下がりから制御信号Ｐ２の立ち上がりまでの期間よりも、（Ｎ＋１）ライン目の制御信号Ｐ１の立ち下がりから制御信号Ｐ２の立ち上がりまでの期間が長い。これにより、たとえ同じ値の信号電位を書込みしたとしても、Ｎライン目と（Ｎ＋１）ライン目とで、信号電位書込の後に発光素子ＥＬに流れる電流には差が生じ、表示装置の輝度の均一性が低下する。
【００１３】
従って、本発明の目的は、走査期間が短くなっても良好に閾値電圧キャンセル処理（閾電圧補正動作）及び映像信号の書込み処理（信号電位書込動作）を行うことができ、輝度の均一性に優れた表示装置及び表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するための本発明の表示装置、及び、本発明の表示装置の駆動方法に用いられる表示装置は、
駆動回路及び電流駆動型の発光部を有する表示素子が、行方向と列方向とに２次元マトリクス状に配列されて成り、
駆動回路は、ゲート電極とソース／ドレイン領域とを有する駆動トランジスタを少なくとも備えており、駆動トランジスタのソース／ドレイン領域を介して発光部に電流が流れる表示装置に関する。
【００１５】
そして、上記の目的を達成するための本発明の表示装置の駆動方法は、
表示素子の行数をＭとし、各行を構成する表示素子の数をＮとし、第１行から第Ｍ行までの表示素子を行毎に走査する全時間をＭで除した時間を単位時間ｔ0としたとき、
Ｍ行の表示素子を複数の表示素子行群に分け、各表示素子行群を構成する複数の表示素子行の数Ｑと単位時間ｔ0との積によって表される期間ＴQにおいて、
表示素子行群を構成するＱ×Ｎ個の表示素子に対して、所定の基準電圧を駆動トランジスタのゲート電極に印加すると共に一方のソース／ドレイン領域に所定の駆動電圧を印加し、以て、他方のソース／ドレイン領域の電位を基準電圧から駆動トランジスタの閾値電圧を減じた電位に向かって変化させる閾値電圧キャンセル処理を、表示素子行単位で行い、次いで、
表示素子行を構成するＮ個の表示素子に対して映像信号を駆動トランジスタのゲート電極に印加する書込み処理を、Ｑ回、順次行う表示装置の駆動方法であって、
期間ＴQの半分を超えない期間内に書込み処理を、Ｑ回、順次行うと共に、表示素子行群を構成する各表示素子行における閾値電圧キャンセル処理の終了から書込み処理の開始までの期間の長さが一定となるように、閾値電圧キャンセル処理を行う表示装置の駆動方法である。
【００１６】
また、上記の目的を達成するための本発明の表示装置は、
表示素子の行数をＭとし、各行を構成する表示素子の数をＮとし、第１行から第Ｍ行までの表示素子を行毎に走査する全時間をＭで除した時間を単位時間ｔ0としたとき、
Ｍ行の表示素子を複数の表示素子行群に分け、各表示素子行群を構成する複数の表示素子行の数Ｑと単位時間ｔ0との積によって表される期間ＴQにおいて、
表示素子行群を構成するＱ×Ｎ個の表示素子に対して、所定の基準電圧を駆動トランジスタのゲート電極に印加すると共に一方のソース／ドレイン領域に所定の駆動電圧を印加し、以て、他方のソース／ドレイン領域の電位を基準電圧から駆動トランジスタの閾値電圧を減じた電位に向かって変化させる閾値電圧キャンセル処理が、表示素子行単位で行われ、次いで、
表示素子行を構成するＮ個の表示素子に対して映像信号を駆動トランジスタのゲート電極に印加する書込み処理が、Ｑ回、順次行われる表示装置であって、
期間ＴQの半分を超えない期間内に書込み処理が、Ｑ回、順次行われると共に、表示素子行群を構成する各表示素子行における閾値電圧キャンセル処理の終了から書込み処理の開始までの期間の長さが一定となるように、閾値電圧キャンセル処理が行われる表示装置である。
【発明の効果】
【００１７】
本発明の表示装置、及び、本発明の表示装置の駆動方法にあっては、表示素子行群を構成する各表示素子行における閾値電圧キャンセル処理の終了から書込み処理の開始までの期間の長さは一定であるので、閾値電圧キャンセル処理の終了から書込み処理の開始までの間にリーク電流等によって駆動トランジスタの他方のソース／ドレイン領域の電位が変化しても、その変化の程度は表示素子行群を構成する各表示素子において略同様となる。従って、上述した駆動トランジスタの他方のソース／ドレイン領域の電位変化に伴う輝度変化の程度も表示素子行群を構成する各表示素子において略同様となるので、相対的な輝度変化が視認され難くなる。これにより、表示される画像の輝度の均一性を改善することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施例の表示装置の概念図である。
【図２】図２は、駆動回路を含む表示素子の等価回路図である。
【図３】図３は、表示装置の一部分の模式的な一部断面図である。
【図４】図４は、実施例の表示装置の駆動方法における各種タイミングの模式図である。
【図５】図５は、従来例の表示装置の駆動方法における各種タイミングの模式図である。
【図６】図６は、実施例の表示装置の駆動方法における表示素子の動作を説明するためのタイミングチャートの模式図である。
【図７】図７の（Ａ）乃至（Ｆ）は、表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図８】図８の（Ａ）乃至（Ｄ）は、図７の（Ｆ）に引き続き、表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図９】図９は、駆動回路を含む表示素子の等価回路図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本発明の表示装置、及び、本発明の表示装置の駆動方法、全般に関する説明
２．実施例
【００２０】
［本発明の表示装置、及び、本発明の表示装置の駆動方法、全般に関する説明］
本発明の表示装置、及び、本発明の表示装置の駆動方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、Ｍ行の表示素子を複数の表示素子行群に分ける。表示素子行群を構成する複数の表示素子行は、隣接して配置されていてもよいし、複数の表示素子行の全てあるいはその一部は離間して配置されている構成であってもよい。表示装置における制御の容易性といった観点等からは、複数の表示素子行は、隣接して配置されている構成が好ましい。
【００２１】
表示素子行群を構成する表示素子行の数Ｑは、表示素子の行数Ｍの数パーセント程度を上限の目安として、表示装置の設計等に応じて適宜設定すればよい。Ｑの最小値は２であるが、閾値電圧キャンセル処理を行う期間を充分長く確保する観点からは、Ｑの値が或る程度大きいことが好ましい。Ｍの値にもよるが、Ｑの値として、３乃至２５、好ましくは、４乃至２０、より好ましくは５乃至１５を例示することができる。Ｑの値は、各表示素子行群において同じ値であってもよいし、一部の表示素子行群において値が異なっていてもよい。例えば、Ｍ行の表示素子を複数の表示素子行群に均等に分けると剰余が発生するとき、剰余分を適宜表示素子行群に振り分けた構成とすればよい。表示装置における制御の容易性といった観点等からは、Ｑの値は、各表示素子行群において同じ値である構成が好ましい。尚、場合によっては、全ての表示素子行群において値が異なっていてもよい。
【００２２】
本発明の表示装置の駆動方法において、表示素子行を構成するＮ個の表示素子に対して映像信号を駆動トランジスタのゲート電極に印加する書込み処理を、Ｑ回、順次行う際には、表示素子行群を構成する表示素子行の配置の順に応じて行うことが便宜であるが、これに限るものではない。書込み処理を行う順番は、表示装置の設計等に応じて適宜設定することができる。また、本発明の表示装置において、書込み処理が、Ｑ回、順次行われる場合についても同様である。
【００２３】
本発明において、単位時間ｔ0は、表示装置を表示素子行毎に順次走査するとしたとき、各表示素子行に割り当てられる時間に相当する。換言すれば、単位時間ｔ0は、表示装置を行単位で線順次走査するときの走査期間、より具体的には、所謂水平走査期間に相当する。
【００２４】
本発明の表示装置の駆動方法にあっては、表示素子行群を構成する各表示素子行において閾値電圧キャンセル処理を行う期間の長さは一定である構成とすることができる。この構成にあっては、表示素子行における閾値電圧キャンセル処理を行う期間と書込み処理を行う期間との関係が、各表示素子行において同様となる。また、本発明の表示装置にあっては、閾値電圧キャンセル処理が行われる期間の長さは一定である構成とすることができる。
【００２５】
以上に説明した好ましい構成を含む本発明にあっては、表示装置は、更に、行方向に延びる複数の走査線と、列方向に延びる複数のデータ線とを備えており、
駆動回路は、走査線に接続されたゲート電極と、データ線に接続された一方のソース／ドレイン領域と、駆動トランジスタのゲート電極に接続された他方のソース／ドレイン領域とを有する書込みトランジスタを更に備えており、
走査線からの走査信号に基づいて書込みトランジスタを導通状態とし、データ線から映像信号及び所定の基準電圧を駆動トランジスタのゲート電極に印加する構成とすることができる。
【００２６】
以上に説明した各種の好ましい構成を含む本発明の表示装置の駆動方法にあっては、駆動トランジスタの一方のソース／ドレイン領域に所定の駆動電圧を印加している状態で書込み処理を行い、以て、駆動トランジスタの他方のソース／ドレイン領域の電位を変化させる構成とすることができる。あるいは又、以上に説明した各種の好ましい構成を含む本発明の表示装置にあっては、駆動トランジスタの一方のソース／ドレイン領域に所定の駆動電圧を印加している状態で書込み処理が行われ、駆動トランジスタの他方のソース／ドレイン領域の電位を変化させる構成とすることができる。
【００２７】
以上に説明した各種の好ましい構成を含む本発明にあっては、駆動回路は、駆動トランジスタの他方のソース／ドレイン領域に接続された一方の電極と、駆動トランジスタのゲート電極に接続された他方の電極とを有する容量部を更に備えており、
発光部は、駆動トランジスタの他方のソース／ドレイン領域に接続されており、
各書込み処理の後、駆動トランジスタのゲート電極への映像信号の印加が停止されることによって、容量部に保持された電圧の値に応じた電流が駆動トランジスタのソース／ドレイン領域を介して発光部に流れる構成とすることができる。
【００２８】
以上に説明した各種の好ましい構成を含む本発明にあっては、表示装置は、更に、行方向に延びる複数の給電線を備えており、
駆動トランジスタの一方のソース／ドレイン領域は給電線に接続されており、給電線から所定の駆動電圧を駆動トランジスタの一方のソース／ドレイン領域に印加する構成とすることができる。
【００２９】
電流駆動型の発光部として、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザ発光部等を挙げることができる。これらの発光部は、周知の材料や方法を用いて構成することができる。カラー表示の平面表示装置を構成する観点からは、中でも、発光部は有機エレクトロルミネッセンス発光部から成る構成が好ましい。有機エレクトロルミネッセンス発光部は、所謂上面発光型であってもよいし、下面発光型であってもよい。
【００３０】
「表示素子行群を構成する各表示素子行における閾値電圧キャンセル処理の終了から書込み処理の開始までの期間の長さが一定である」とは、厳密に一定である場合の他、実質的に一定である場合も含まれる。表示素子行群を構成する表示素子行における、閾値電圧キャンセル処理の終了から書込み処理の開始までの期間の平均長さを基準としたとき、平均長さの０．８倍乃至１．２倍の範囲内であれば、実質的に一定であると解される。また、「表示素子行群を構成する各表示素子行において閾値電圧キャンセル処理を行う期間の長さが一定である」についても、上述したと同様である。
【００３１】
本明細書における各種の式に示す条件は、式が数学的に厳密に成立する場合の他、式が実質的に成立する場合にも満たされる。式の成立に関し、表示素子や表示装置の設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００３２】
本発明にあっては、閾値電圧キャンセル処理によって、駆動トランジスタの他方のソース／ドレイン領域の電位が基準電圧から駆動トランジスタの閾値電圧を減じた電位に達すると、駆動トランジスタは非導通状態となる。一方、駆動トランジスタの他方のソース／ドレイン領域の電位が基準電圧から駆動トランジスタの閾値電圧を減じた電位に達しない場合には、駆動トランジスタは非導通状態とはならない。本発明にあっては、閾値電圧キャンセル処理の結果として、必ずしも駆動トランジスタが非導通状態となることを要しない。
【００３３】
表示装置は、所謂モノクロ表示の構成であってもよいし、カラー表示の構成であってもよい。例えば、１つの画素は複数の副画素から成る構成、具体的には、１つの画素は、赤色発光副画素、緑色発光副画素、青色発光副画素の３つの副画素から構成されている、カラー表示の構成とすることができる。更には、これらの３種の副画素に更に１種類あるいは複数種類の副画素を加えた１組（例えば、輝度向上のために白色光を発光する副画素を加えた１組、色再現範囲を拡大するために補色を発光する副画素を加えた１組、色再現範囲を拡大するためにイエローを発光する副画素を加えた１組、色再現範囲を拡大するためにイエロー及びシアンを発光する副画素を加えた１組）から構成することもできる。
【００３４】
表示装置の画素（ピクセル）の値として、ＶＧＡ（６４０，４８０）、Ｓ−ＶＧＡ（８００，６００）、ＸＧＡ（１０２４，７６８）、ＡＰＲＣ（１１５２，９００）、Ｓ−ＸＧＡ（１２８０，１０２４）、Ｕ−ＸＧＡ（１６００，１２００）、ＨＤ−ＴＶ（１９２０，１０８０）、Ｑ−ＸＧＡ（２０４８，１５３６）の他、（１９２０，１０３５）、（７２０，４８０）、（１２８０，９６０）等、画像表示用解像度の幾つかを例示することができるが、これらの値に限定するものではない。
【００３５】
表示装置にあっては、走査線、データ線、給電線等の各種の配線、発光部の構成や構造は、周知の構成や構造とすることができる。例えば、発光部を有機エレクトロルミネッセンス発光部から構成する場合には、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等から構成することができる。後述する電源部、走査回路、及び、信号出力回路等の各種の回路は、周知の回路素子等を用いて構成することができる。
【００３６】
駆動回路を構成するトランジスタとして、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）を挙げることができる。駆動回路を構成するトランジスタは、エンハンスメント型であってもよいし、デプレッション型であってもよい。ｎチャネル型のトランジスタにあってはＬＤＤ構造（Lightly Doped Drain構造）が形成されていてもよい。場合によっては、ＬＤＤ構造は非対称に形成されていてもよい。例えば、駆動トランジスタに大きな電流が流れるのは表示素子の発光時であるので、発光時においてドレイン領域側となる一方のソース／ドレイン領域側にのみＬＤＤ構造を形成した構成とすることもできる。尚、例えば、ｐチャネル型の薄膜トランジスタを用いてもよい。
【００３７】
駆動回路を構成する容量部は、一方の電極、他方の電極、及び、これらの電極に挟まれた誘電体層から構成することができる。駆動回路を構成する上述したトランジスタ及び容量部は、或る平面内に形成され（例えば、支持体上に形成され）、発光部は、例えば、層間絶縁層を介して、駆動回路を構成するトランジスタ及び容量部の上方に形成されている。また、駆動トランジスタの他方のソース／ドレイン領域は、発光部の一端（発光部に備えられたアノード電極等）に、例えば、コンタクトホールを介して接続されている。尚、半導体基板等にトランジスタを形成した構成であってもよい。
【００３８】
１つのトランジスタの有する２つのソース／ドレイン領域において、「一方のソース／ドレイン領域」という用語を、電源側に接続されたソース／ドレイン領域といった意味において使用する場合がある。また、トランジスタが導通状態にあるとは、ソース／ドレイン領域間にチャネルが形成されている状態を意味する。係るトランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に電流が流れているか否かは問わない。一方、トランジスタが非導通状態にあるとは、ソース／ドレイン領域間にチャネルが形成されていない状態を意味する。また、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。
【００３９】
以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。縦軸においても同様である。また、タイミングチャートにおける波形の形状も模式的なものである。
【実施例】
【００４０】
実施例は、本発明の表示装置の駆動方法及び表示装置に関する。
【００４１】
実施例の表示装置の概念図を図１に示し、駆動回路１１を含む表示素子１０の等価回路図を図２に示す。図１に示すように、実施例の表示装置は、駆動回路１１及び電流駆動型の発光部ＥＬＰを有する表示素子１０が、行方向と列方向とに２次元マトリクス状に配列されて成る。行方向にＮ個、列方向にＭ個、合計Ｎ×Ｍ個の表示素子１０が配列されている。尚、図１においては、３列の表示素子１０を図示しているが、これは、あくまでも例示に過ぎない。
【００４２】
表示装置は、更に、走査回路１０１に接続され、行方向に延びる複数の走査線ＳＣＬと、信号出力回路１０２に接続され、列方向に延びる複数のデータ線ＤＴＬと、電源部１００に接続され、行方向に延びる複数の給電線ＰＳ１とを備えている。
【００４３】
表示素子１０の行数はＭであり、各行を構成する表示素子１０の数はＮである。第ｍ行目（但し、ｍ＝１，２・・・，Ｍ）の表示素子１０は、第ｍ番目の走査線ＳＣＬm、及び、第ｍ番目の給電線ＰＳ１mに接続されており、１つの表示素子行ＤＬmを構成する。また、第ｎ行目（但し、ｎ＝１，２・・・，Ｎ）の表示素子１０は、第ｎ番目のデータ線ＤＴＬnに接続されている。
【００４４】
図２に示すように、駆動回路１１は、ゲート電極とソース／ドレイン領域とを有する駆動トランジスタＴＲDを少なくとも備えており、駆動トランジスタＴＲDのソース／ドレイン領域を介して発光部ＥＬＰに電流が流れる。表示素子１０は、駆動回路１１と、この駆動回路１１に接続された発光部ＥＬＰとが積層された構造を有する。発光部ＥＬＰは有機エレクトロルミネッセンス発光部から成る。
【００４５】
駆動回路１１は、駆動トランジスタＴＲDに加えて、更に、書込みトランジスタＴＲWと容量部Ｃ1とを備えている。駆動トランジスタＴＲDは、ゲート電極とソース／ドレイン領域とを有するｎチャネル型のＴＦＴから成る。また、書込みトランジスタＴＲWも、ゲート電極とソース／ドレイン領域とを有するｎチャネル型のＴＦＴから成る。尚、例えば書込みトランジスタＴＲWがｐチャネル型のＴＦＴから成る構成とすることもできる。また、駆動回路１１は、更に別のトランジスタを備えていてもよい。容量部Ｃ1については後述する。
【００４６】
駆動トランジスタＴＲDにおいては、一方のソース／ドレイン領域は、給電線ＰＳ１に接続されている。他方のソース／ドレイン領域は、発光部ＥＬＰの一端（実施例にあっては、発光部ＥＬＰに備えられたアノード電極）に接続され、且つ、容量部Ｃ1の一方の電極に接続されている。ゲート電極は、書込みトランジスタＴＲWの他方のソース／ドレイン領域に接続され、且つ、容量部Ｃ1の他方の電極に接続されている。
【００４７】
書込みトランジスタＴＲWにおいては、一方のソース／ドレイン領域は、データ線ＤＴＬに接続されており、ゲート電極は、走査線ＳＣＬに接続されている。
【００４８】
駆動トランジスタＴＲDのゲート電極には書込みトランジスタＴＲWの他方のソース／ドレイン領域と容量部Ｃ1の他方の電極とが接続されており、駆動トランジスタＴＲDのゲート電極は第１ノードＮＤ1を構成する。駆動トランジスタＴＲDの他方のソース／ドレイン領域には容量部Ｃ1の一方の電極と発光部ＥＬＰの一端（具体的には、アノード電極）とが接続されており、駆動トランジスタＴＲDの他方のソース／ドレイン領域は第２ノードＮＤ2を構成する。
【００４９】
発光部ＥＬＰの他端（具体的には、カソード電極）は、第２の給電線ＰＳ２に接続されている。第２の給電線ＰＳ２は、全ての表示素子１０において共通である。尚、図１においては、給電線ＰＳ２の図示を省略した。
【００５０】
発光部ＥＬＰのカソード電極には、第２の給電線ＰＳ２から、後述する所定の電圧ＶCatが印加される。発光部ＥＬＰの容量を符号ＣELで表す。また、発光部ＥＬＰの発光に必要とされる閾値電圧をＶth-ELとする。即ち、発光部ＥＬＰのアノード電極とカソード電極との間にＶth-EL以上の電圧が印加されると、発光部ＥＬＰは発光する。
【００５１】
発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、及び、カソード電極等から成る周知の構成や構造を有する。電源部１００、走査回路１０１、信号出力回路１０２、走査線ＳＣＬ、データ線ＤＴＬ、給電線ＰＳ１、及び、第２の給電線ＰＳ２の構成や構造は、周知の構成や構造とすることができる。
【００５２】
ここで、駆動トランジスタＴＲDは、表示素子１０の発光状態においては、飽和領域で動作するように電圧設定されており、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。表示素子１０の発光状態においては、駆動トランジスタＴＲDの一方のソース／ドレイン領域はドレイン領域として働き、他方のソース／ドレイン領域はソース領域として働く。説明の便宜のため、以下の説明において、駆動トランジスタＴＲDの一方のソース／ドレイン領域を単にドレイン領域と呼び、他方のソース／ドレイン領域を単にソース領域と呼ぶ場合がある。尚、
μ  ：実効的な移動度
Ｌ  ：チャネル長
Ｗ  ：チャネル幅
Ｖgs：ゲート電極とソース領域との間の電位差
Ｖth：閾値電圧
Ｃox：（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ）
ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃox
とする。
【００５３】
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2    （１）
【００５４】
このドレイン電流Ｉdsが発光部ＥＬＰを流れることで、表示素子１０の発光部ＥＬＰが発光する。更には、このドレイン電流Ｉdsの値の大小によって、表示素子１０の発光部ＥＬＰにおける発光状態（輝度）が制御される。
【００５５】
書込みトランジスタＴＲWの一方のソース／ドレイン領域には、データ線ＤＴＬから、信号出力回路１０２の動作に基づいて所定の電圧が印加される。具体的には、信号出力回路１０２から、発光部ＥＬＰにおける輝度を制御するための映像信号（駆動信号、輝度信号）ＶSigや、後述する基準電圧ＶOfsが供給される。書込みトランジスタＴＲWの導通状態／非導通状態は、書込みトランジスタＴＲWのゲート電極に接続された走査線ＳＣＬからの走査信号、具体的には、走査回路１０１からの走査信号によって制御される。
【００５６】
図３に表示装置の一部分の模式的な一部断面図を示す。駆動回路１１を構成するトランジスタＴＲD，ＴＲW及び容量部Ｃ1は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路１１を構成するトランジスタＴＲD，ＴＲW及び容量部Ｃ1の上方に形成されている。また、駆動トランジスタＴＲDの他方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。尚、図３においては、駆動トランジスタＴＲDのみを図示する。その他のトランジスタは隠れて見えない。
【００５７】
より具体的には、駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３に設けられたソース／ドレイン領域３５，３５、及び、ソース／ドレイン領域３５，３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。一方、容量部Ｃ1は、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、容量部Ｃ1を構成する他方の電極３６は、支持体２０上に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８（給電線ＰＳ１に対応する）に接続され、他方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び容量部Ｃ1等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。尚、図面においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。尚、一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。また、カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６，５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９（第２の給電線ＰＳ２に対応する）に接続されている。
【００５８】
図３等に示す表示装置の製造方法を説明する。先ず、支持体２０上に、走査線ＳＣＬ等の各種配線、容量部Ｃ1を構成する電極、半導体層から成るトランジスタ、層間絶縁層、コンタクトホール等を、周知の方法により適宜形成する。次いで、周知の方法により成膜及びパターニングを行い、マトリクス状に配列された発光部ＥＬＰを形成する。そして、上記工程を経た支持体２０と基板２１を対向させ周囲を封止した後、例えば外部の回路との結線を行い、表示装置を得ることができる。
【００５９】
実施例の表示装置は、複数の表示素子１０（例えば、Ｎ×Ｍ＝１９２０×４８０）を備えている、カラー表示の表示装置である。各表示素子１０は副画素を構成すると共に、複数の副画素から成る群によって１画素を構成し、行方向と列方向とに２次元マトリクス状に画素が配列されている。１画素は、走査線ＳＣＬの延びる方向に並んだ、赤色を発光する赤色発光副画素、緑色を発光する緑色発光副画素、及び、青色を発光する青色発光副画素の３種類の副画素から構成されている。
【００６０】
表示装置は、（Ｎ／３）×Ｍ個の２次元マトリクス状に配列された画素から構成されている。表示フレームレートをＦＲ（回／秒）とする。第ｍ行目に配列された（Ｎ／３）個の画素（Ｎ個の副画素）のそれぞれを構成する表示素子１０が同時に駆動される。換言すれば、１つの表示素子行ＤＬを構成するＮ個の表示素子１０にあっては、その発光／非発光のタイミングは、それらが属する表示素子行単位で制御される。第１行から第Ｍ行までの表示素子１０を行毎に走査する全時間をＭで除した時間を単位時間ｔ0と表す。上述したように、単位時間ｔ0は、表示装置を行単位で線順次走査するときの１行当たりの走査期間、より具体的には、１水平走査期間（所謂１Ｈ）の時間長に相当する。単位時間ｔ0は、（１／ＦＲ）×（１／Ｍ）秒未満である。
【００６１】
以下の説明にあっては、便宜のため、Ｍ行の表示素子１０を隣接する表示素子行ＤＬから成る複数の表示素子行群に分け、各表示素子行群を構成する複数の表示素子行ＤＬの数Ｑは、全ての表示素子行群において同じ値であるとする。また、書込み処理を、Ｑ回、順次行う際には、表示素子行群を構成する表示素子行の配置の順に応じて行うものとする。図１には、一例として、Ｑ＝５である場合を示した。表示素子行群の数をＰと表せば、この場合には、Ｐ＝Ｍ／５である。第１番目の表示素子行群ＬＧ1は、表示素子行ＤＬ1乃至表示素子行ＤＬ5から構成されており、第２番目の表示素子行群ＬＧ2は、表示素子行ＤＬ6乃至表示素子行ＤＬ10から構成されている。第Ｐ番目の表示素子行群ＬＧPは、表示素子行ＤＬM-4乃至表示素子行ＤＬMから構成されている（図１においては、表示素子行ＤＬ6乃至表示素子行ＤＬ10、表示素子行ＤＬM-4乃至表示素子行ＤＬM-2の図示は省略されている）。尚、Ｑ＝５はあくまで例示に過ぎない。
【００６２】
ここで、第ｐ番目（但し、ｐ＝１，２，３・・・，Ｐ）の表示素子行群を符号ＬＧpと表し、表示素子行群ＬＧpにおける第ｑ行目（但し、ｑ＝１，２，３・・・，Ｑ）の表示素子行ＤＬを、第［ｐ，ｑ］行の表示素子行ＤＬと表す。Ｍ行の表示素子１０は隣接する表示素子行ＤＬから成る表示素子行群ＬＧに分けられており、各表示素子行群ＬＧを構成する表示素子行ＤＬの数Ｑは、全ての表示素子行群ＬＧにおいて同じ値であるという条件の下では、第［ｐ，ｑ］行の表示素子行ＤＬとは、第（Ｑ・（ｐ−１）＋ｑ）行目の表示素子行ＤＬに対応する。以下の説明にあっては、例えば、第［ｐ，ｑ］行の表示素子行ＤＬに属する走査線ＳＣＬや給電線ＰＳ１を、［ｐ，ｑ］といった表記を用いて表す。他の表示素子行ＤＬにおいても同様である。また、信号線ＤＴＬに印加する映像信号ＶSigも同様の表記を用いて表す。
【００６３】
次いで、実施例の表示装置の駆動方法（以下、単に、実施例の駆動方法と略称する）について説明する。図４は、実施例の駆動方法における各種タイミングの模式図である。先ず、表示装置を行単位で線順次走査し、１走査期間、より具体的には、１水平走査期間（所謂１Ｈ）内において閾値電圧キャンセル処理と書込み処理とを行うとき、１水平走査期間（１Ｈ）内の期間ｔaにおいて閾値電圧キャンセル処理を行い、その後、１水平走査期間（１Ｈ）内の期間ｔbにおいて書込み処理を行うとする。上述したように、１水平走査期間（１Ｈ）は、本発明における単位時間ｔ0に相当し、ｔ0＝ｔa＋ｔbといった関係にある。
【００６４】
また、第１期間において一斉に閾値電圧キャンセル処理を行う、従来例の表示装置の駆動方法（以下、単に、従来例の駆動方法と略称する）における各種タイミングの模式図を、図５に示す。
【００６５】
尚、閾値電圧キャンセル処理の動作については、後ほど、図６の［期間−ＴＰ（２）2］における動作説明において詳細に説明する。同様に、書込み処理の動作の詳細についても、図６の［期間−ＴＰ（２）4］における動作説明において詳細に説明する。
【００６６】
実施例の駆動方法においては、第ｐ番目の表示素子行群ＬＧpを構成するＱ行の表示素子行ＤＬについて、Ｑ×（１Ｈ）＝Ｑ×ｔ0で表される期間ＴQの前半（第１期間）において、表示素子行群ＬＧを構成するＱ×Ｎ個の表示素子１０に対して、所定の基準電圧ＶOfsを駆動トランジスタＴＲDのゲート電極に印加すると共に一方のソース／ドレイン領域に所定の駆動電圧ＶCC-Hを印加し、以て、他方のソース／ドレイン領域の電位を基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって変化させる閾値電圧キャンセル処理を、表示素子行単位で行う。
【００６７】
また、期間ＴQの後半（第２期間）において、表示素子行ＤＬを構成するＮ個の表示素子１０に対して映像信号を駆動トランジスタＴＲDのゲート電極に印加する書込み処理を、Ｑ回、順次行う。
【００６８】
そして、実施例の駆動方法にあっては、期間ＴQの半分を超えない期間内に書込み処理を、Ｑ回、順次行うと共に、表示素子行群ＬＧを構成する各表示素子行ＤＬにおける閾値電圧キャンセル処理の終了から書込み処理の開始までの期間（以下、単に、「待ち期間」と呼ぶ場合がある）の長さが一定となるように、閾値電圧キャンセル処理を行う。
【００６９】
尚、待ち期間における動作については、後ほど、図６の［期間−ＴＰ（２）3］における動作説明において詳細に説明する。
【００７０】
更に、実施例の駆動方法にあっては、表示素子行群ＬＧを構成する各表示素子行ＤＬにおいて閾値電圧キャンセル処理を行う期間の長さは一定とする。この構成にあっては、表示素子行ＤＬにおける閾値電圧キャンセル処理を行う期間と書込み処理を行う期間との関係は、各表示素子行ＤＬにおいて同様となる。
【００７１】
図４に示すように、期間ＴQの前半（第１期間）は、長さがＱ×ｔaの期間である。期間ＴQの後半（第２期間）は、長さがＱ×ｔbの期間である。
【００７２】
第１期間の間、信号出力回路１０２の動作に基づいて、データ線ＤＴＬに所定の基準電圧ＶOfsを印加する。また、第２期間の間、信号出力回路１０２の動作に基づいて、データ線ＤＴＬに各表示素子行ＤＬに対応する映像信号を、期間ｔb毎に、順次、印加する。具体的には、第２期間の始期から期間ｔbの間、データ線ＤＴＬには第［ｐ，１］行の表示素子行ＤＬに対応する映像信号ＶSig_[p,1]を印加し、その後、データ線ＤＴＬには第［ｐ，２］行の表示素子行ＤＬに対応する映像信号ＶSig_[p,2]を、期間ｔbの間、印加する。第［ｐ，３］行以降の表示素子行ＤＬに対応する映像信号ＶSigにおいても同様である。
【００７３】
第１期間の間、データ線ＤＴＬの電圧は基準電圧ＶOfsである。実施例にあっては、書込みトランジスタＴＲWを介してデータ線ＤＴＬから駆動トランジスタＴＲDのゲート電極に基準電圧ＶOfsを印加すると共に、給電線ＰＳ１から駆動トランジスタＴＲDの一方のソース／ドレイン領域に所定の駆動電圧ＶCC-Hを印加して、閾値電圧キャンセル処理を行う。従って、第１期間内は、閾値電圧キャンセル処理を行い得る期間である。
【００７４】
ここで、第１期間の終期から映像信号の書込み処理を行うまでの期間は、書込み処理の順番の関係から、第［ｐ，Ｑ］行の表示素子行ＤＬについて最長となり、その期間は（Ｑ−１）×ｔbとなる。換言すれば、第［ｐ，Ｑ］行にあっては、待ち期間が（Ｑ−１）×ｔbよりも短くなることはない。
【００７５】
従って、実施例の駆動方法にあっては、第［ｐ，１］行乃至第［ｐ，Ｑ］行の表示素子行ＤＬにおける待ち期間が全て一定、具体的には、（Ｑ−１）×ｔbとなるように、閾値電圧キャンセル処理を行う。具体的には、閾値電圧キャンセル処理の終期は、上述した条件を満たすように設定されている。尚、この場合、待ち期間を一定とする条件の下で待ち期間は取り得る最短の期間に設定されている。
【００７６】
そして、待ち期間が（Ｑ−１）×ｔbで一定となるように設定した場合、第１期間の始期から閾値電圧キャンセル処理の終期までが最短となるのは、第［ｐ，１］行の表示素子行ＤＬである。この期間の長さｔa’は、以下の式（Ａ）で表すことができる。
【００７７】
ｔa’＝Ｑ×ｔa−（Ｑ−１）×ｔb
＝ｔa＋（Ｑ−１）×（ｔa−ｔb）      （Ａ）
【００７８】
従って、閾値電圧キャンセル処理を行う期間の長さを一定とする条件の下で、閾値電圧キャンセル処理を行い得る期間の最長の長さは、上述したｔa’となる。実施例の駆動方法にあっては、閾値電圧キャンセル処理を行う始期と終期との間が、上述したｔa’となり、且つ、第［ｐ，１］行乃至第［ｐ，Ｑ］行の表示素子行ＤＬにおける待ち期間の全てが（Ｑ−１）×ｔbとなるように、閾値電圧キャンセル処理を行う。
【００７９】
この場合、第１期間の始期から、閾値電圧キャンセル処理を行う始期までの期間の長さは、第［ｐ，Ｑ］行の表示素子行ＤＬにおいて最長となり、第［ｐ，１］行の表示素子行ＤＬにおいて最短となる。第［ｐ，ｑ］行の表示素子行ＤＬにあっては、第１期間の始期から、閾値電圧キャンセル処理を行う始期までの期間の長さは、（ｑ−１）×ｔbである。
【００８０】
ここで、期間ＴQの半分を超えない期間内に書込み処理を、Ｑ回、順次行うので、第２期間は第１期間よりも短い。そして、第１期間の長さはＱ×ｔa、第２期間の長さはＱ×ｔbであるから、ｔa＞ｔbである。従って、式（Ａ）の第２項は常に正の値である。１水平走査期間（１Ｈ）内において閾値電圧キャンセル処理と書込み処理とを行う場合と比べて、閾値電圧キャンセル処理を行う期間が長くなるので、良好に閾値電圧キャンセル処理を行うことができる。
【００８１】
図５に示す従来例の駆動方法にあっては、第１期間において一斉に閾値電圧キャンセル処理を行うので、第［ｐ，１］行乃至第［ｐ，Ｑ］行の表示素子行ＤＬにおいて、各表示素子行毎に待ち期間の長さが異なる。これに対し、実施例の駆動方法にあっては、待ち期間が一定である。従って、待ち期間の間にリーク電流等によって駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位が変化しても、その変化の程度は、第［ｐ，１］行乃至第［ｐ，Ｑ］行の表示素子行ＤＬを構成する表示素子１０において略同様となる。
【００８２】
上述した駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位変化に伴う輝度変化の程度も、第［ｐ，１］行乃至第［ｐ，Ｑ］行の表示素子行ＤＬを構成する表示素子１０において略同様となるので、相対的な輝度変化が視認され難くなる。これにより、表示される画像の輝度の均一性を改善することができる。
【００８３】
次いで、実施例の駆動方法における、第［ｐ，ｑ］行の表示素子行ＤＬにおける第ｎ列目の表示素子１０の動作を詳細に説明する。
【００８４】
以下の説明において、電圧あるいは電位の値を以下のとおりとするが、これは、あくまでも説明のための値であり、これらの値に限定されるものではない。
【００８５】
ＶSig  ：発光部ＥＬＰにおける輝度を制御するための映像信号
・・・１ボルト（黒表示）〜８ボルト（白表示）
ＶCC-H ：発光部ＥＬＰに電流を流すための駆動電圧
・・・２０ボルト
ＶCC-L ：第２ノード初期化電圧
・・・−１０ボルト
ＶOfs  ：駆動トランジスタＴＲDのゲート電極の電位（第１ノードＮＤ1の電位）を初期
化するための基準電圧
・・・０ボルト
Ｖth   ：駆動トランジスタＴＲDの閾値電圧
・・・３ボルト
ＶCat  ：発光部ＥＬＰのカソード電極に印加される電圧
・・・０ボルト
Ｖth-EL：発光部ＥＬＰの閾値電圧
・・・３ボルト
【００８６】
実施例の駆動方法における表示素子１０の動作を説明するためのタイミングチャートを模式的に図６に示し、表示素子１０の各トランジスタの導通状態／非導通状態等を模式的に図７の（Ａ）乃至（Ｆ）、及び、図８の（Ａ）乃至（Ｃ）に示す。
【００８７】
［期間−ＴＰ（２）-1］（図６、図７の（Ａ）参照）
この［期間−ＴＰ（２）-1］は、例えば、前の表示フレームにおける動作であり、前回の各種の処理完了後に第[ｐ，ｑ］行の表示素子１０が発光状態にある期間である。即ち、第[ｐ，ｑ］行、第ｎ列目の副画素を構成する表示素子１０における発光部ＥＬＰには、後述する式（５）に基づくドレイン電流Ｉ’dsが流れており、第[ｐ，ｑ］行、第ｎ列目の副画素を構成する表示素子１０の輝度は、係るドレイン電流Ｉ’dsに対応した値である。ここで、書込みトランジスタＴＲWは非導通状態であり、駆動トランジスタＴＲDは導通状態である。第[ｐ，ｑ］行の表示素子１０の発光状態は、発光期間の長さが一定となるように継続される。図６に示す例では、第ｐ’番目の表示素子行群に対応する期間ＴQ（便宜のため、ＴQ（ｐ’）と表す）における、第[ｐ’，ｑ］行の表示素子行ＤＬに対応する映像信号ＶSig_[p',q]がデータ線ＤＴＬに印加される期間の終期まで継続される。
【００８８】
尚、各期間ＴQに対応して、データ線ＤＴＬnには、基準電圧ＶOfsと映像信号ＶSigが印加される。しかしながら、書込みトランジスタＴＲWは非導通状態であるので、［期間−ＴＰ（２）-1］においてデータ線ＤＴＬnの電位（電圧）が変化しても、第１ノードＮＤ1と第２ノードＮＤ2の電位は変化しない（実際には、寄生容量等の静電結合による電位変化が生じ得るが、通常、これらは無視することができる）。後述する［期間−ＴＰ（２）0］においても同様である。
【００８９】
図６に示す［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）3］は、前回の各種の処理完了後の発光状態が終了した後から、次の書込み処理が行われる直前までの動作期間である。そして、［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）4］において、第[ｐ，ｑ］行の表示素子１０は原則として非発光状態にある。図６に示すように、［期間−ＴＰ（２）1］〜［期間−ＴＰ（２）4］は、第ｐ番目の表示素子行群ＬＧpに対応する期間ＴQ（便宜のため、期間ＴQ（ｐ）と表す）に包含される。［期間−ＴＰ（２）4］に引き続く［期間−ＴＰ（２）5］は、期間ＴQ（ｐ）の一部を包含する場合がある。具体的には、データ線ＤＴＬに第[ｐ，ｑ］行の表示素子行ＤＬに対応する映像信号ＶSig_[p,q]が印加される期間の終期から期間ＴQ（ｐ）の終期までが、［期間−ＴＰ（２）5］に包含される。
【００９０】
以下、［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）5］の各期間について説明する。
【００９１】
［期間−ＴＰ（２）0］（図６、図７の（Ｂ）参照）
この［期間−ＴＰ（２）0］は、例えば、前の表示フレームから現表示フレームにおける動作である。即ち、この［期間−ＴＰ（２）0］は、前の表示フレームにおける、第[ｐ’，ｑ＋１］行の表示素子行ＤＬに対応する映像信号ＶSig_[p',q+1]の印加の始期から、現表示フレームにおける期間ＴQ（ｐ）の始期までの期間である。そして、この［期間−ＴＰ（２）0］において、第[ｐ，ｑ］行の表示素子１０は、原則として非発光状態にある。［期間−ＴＰ（２）0］の始期において、電源部１００から給電線ＰＳ１[p,q]に供給される電圧が駆動電圧ＶCC-Hから第２ノード初期化電圧ＶCC-Lに切り替えられる。その結果、第２ノードＮＤ2の電位はＶCC-Lまで低下し、発光部ＥＬＰのアノード電極とカソード電極との間に逆方向電圧が印加され、発光部ＥＬＰは非発光状態となる。また、第２ノードＮＤ2の電位低下に倣うように、第１ノードＮＤ1（駆動トランジスタＴＲDのゲート電極）の電位も低下する。
【００９２】
［期間−ＴＰ（２）1］（図６、図７の（Ｃ）参照）
そして、現表示フレームにおける期間ＴQ（ｐ）が開始する。データ線ＤＴＬnの電圧が、前期間ＴQ（ｐ−１）における映像信号から、基準電圧ＶOfsに切り替わる。
【００９３】
この［期間−ＴＰ（２）1］は、図４に示す第１期間の始期から閾値電圧キャンセル処理の始期までの期間に対応する。［期間−ＴＰ（２）1］の長さは、図４を参照して説明したように、（ｑ−１）×ｔbである。表示素子１０は、従前の状態を維持する。
【００９４】
［期間−ＴＰ（２）2］（図６、図７の（Ｄ）〜（Ｆ）参照）
この［期間−ＴＰ（２）2］は、図４に示す閾値電圧キャンセル処理を行う期間に相当する。この期間の長さは、図４を参照して説明したように、ｔa’＝ｔa＋（Ｑ−１）×（ｔa−ｔb）である。そして、基準電圧ＶOfsを駆動トランジスタＴＲDのゲート電極に印加すると共に一方のソース／ドレイン領域に所定の駆動電圧を印加し、以て、他方のソース／ドレイン領域の電位を基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって変化させる閾値電圧キャンセル処理を、表示素子行単位で行う。
【００９５】
具体的には、［期間−ＴＰ（２）2］の始期に、走査線ＳＣＬ[p,q]をハイレベルとすることによって、書込みトランジスタＴＲWを導通状態とする（図７の（Ｄ））。そして、データ線ＤＴＬnから基準電圧ＶOfsを駆動トランジスタＴＲDのゲート電極に印加する。その結果、第１ノードＮＤ1の電位は、ＶOfs（０ボルト）となる。給電線ＰＳ１[p,q]から第２ノード初期化電圧ＶCC-L（−１０ボルト）を駆動トランジスタＴＲDの一方のソース／ドレイン領域に印加しているので、第２ノードＮＤ2の電位は引き続きＶCC-Lである。
【００９６】
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差は１０ボルトであり、駆動トランジスタＴＲDの閾値電圧Ｖthは３ボルトであるので、駆動トランジスタＴＲDは導通状態である。尚、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差は−１０ボルトであり、発光部ＥＬＰの閾値電圧Ｖth-ELを超えない。
【００９７】
次いで、書込みトランジスタＴＲWの導通状態を維持した状態で、給電線ＰＳ１[p,q]の電圧を、電圧ＶCC-Lから駆動電圧ＶCC-Hに切り替える。その結果、第１ノードＮＤ1の電位は変化しないが（ＶOfs＝０ボルトを維持）、第１ノードＮＤ1の電位から駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって、第２ノードＮＤ2の電位は変化する。即ち、第２ノードＮＤ2の電位が上昇する（図７の（Ｅ））。
【００９８】
この［期間−ＴＰ（２）2］が充分長ければ、駆動トランジスタＴＲDのゲート電極と他方のソース／ドレイン領域との間の電位差がＶthに達し、駆動トランジスタＴＲDは非導通状態となる（図７の（Ｆ））。即ち、第２ノードＮＤ2の電位が（ＶOfs−Ｖth）に近づき、最終的に（ＶOfs−Ｖth）となる。ここで、以下の式（２）が保証されていれば、云い換えれば、式（２）を満足するように電位を選択、決定しておけば、発光部ＥＬＰが発光することはない。
【００９９】
（ＶOfs−Ｖth）＜（Ｖth-EL＋ＶCat）    （２）
【０１００】
以上説明したように、駆動トランジスタＴＲDの閾値電圧Ｖth、及び、基準電圧ＶOfsのみに依存して、第２ノードＮＤ2の電位は決定される。そして、発光部ＥＬＰの閾値電圧Ｖth-ELとは無関係である。
【０１０１】
［期間−ＴＰ（２）3］（図６、図８の（Ａ）及び（Ｂ）参照）
この［期間−ＴＰ（２）3］は、図４を参照して説明した「待ち期間」に相当する。この期間の長さは、図４を参照して説明したように、（Ｑ−１）×ｔbである。［期間−ＴＰ（２）3］の開始時、走査線ＳＣＬ[p,q]をローレベルとすることによって、書込みトランジスタＴＲWを非導通状態とする（図８の（Ａ））。
【０１０２】
閾値電圧キャンセル処理において駆動トランジスタＴＲDが非導通状態に達しているとすれば、理想的には、第１ノードＮＤ1と第２ノードＮＤ2の電位は変化しない。しかしながら、実際には、第２ノードＮＤ2の電位は、駆動トランジスタＴＲDや発光部ＥＬＰからのリーク電流により、閾値電圧キャンセル処理によって設定した電位から徐々に変化（上昇）する。また、閾値電圧キャンセル処理において駆動トランジスタＴＲDが非導通状態に達していない場合には、駆動トランジスタＴＲDを介してリーク電流を超える値の電流が第２ノードＮＤ2に流れ、第２ノードＮＤ2の電位は変化（上昇）する。［期間−ＴＰ（２）3］における第２ノードＮＤ2の電位の変化量ΔＶWは、［期間−ＴＰ（２）3］の長さ、即ち、待ち期間の長さが長くなる程、大きくなる。尚、第１ノードＮＤ1の電位もブートストラップ動作により上昇する。
【０１０３】
従来例の駆動方法にあっては、［期間−ＴＰ（２）3］の長さが表示素子行毎に異なるので、上述した変化量ΔＶWが表示素子行毎に異なる。一方、上述したように、実施例の駆動方法にあっては、［期間−ＴＰ（２）3］の長さが一定である。従って、上述した変化量ΔＶWの値は、各表示素子１０において略同様となる。
【０１０４】
［期間−ＴＰ（２）4］（図６、図８の（Ｃ）参照）
第[ｐ，ｑ］行の表示素子行ＤＬに対応する映像信号ＶSig_[p,q]がデータ線ＤＴＬnに印加されるこの期間内に、書込み処理を行う。走査線ＳＣＬ[p,q]からの走査信号により書込みトランジスタＴＲWを導通状態とする。そして、書込みトランジスタＴＲWを介して、データ線ＤＴＬnから映像信号ＶSig_[p,q]を第１ノードＮＤ1に印加する。その結果、第１ノードＮＤ1の電位はＶSig_[p,q]へと上昇する。駆動トランジスタＴＲDは導通状態である。
【０１０５】
ここで、容量部Ｃ1の値を値ｃ1とし、発光部ＥＬＰの容量ＣELの値を値ｃELとする。そして、駆動トランジスタＴＲDのゲート電極と他方のソース／ドレイン領域との間の容量の値をｃgsとする。第１ノードＮＤ1と第２ノードＮＤ2との間の容量値を符号ｃAで表せば、ｃA＝ｃ1＋ｃgsである。また、第２ノードＮＤ2と第２の給電線ＰＳ２との間の容量値を符号ｃBと表せば、ｃB＝ｃELである。尚、発光部ＥＬＰの両端に、追加の容量部が並列に接続されている構成であってもよいが、その場合には、ｃBには更に追加の容量部の容量値が加算される。
【０１０６】
駆動トランジスタＴＲDのゲート電極の電位がＶOfsからＶSig_[p,q]（＞ＶOfs）に変化したとき、第１ノードＮＤ1と第２ノードＮＤ2との間の電位は変化する。即ち、駆動トランジスタＴＲDのゲート電極の電位（＝第１ノードＮＤ1の電位）の変化分（ＶSig_[p,q]−ＶOfs）に基づく電荷が、第１ノードＮＤ1と第２ノードＮＤ2との間の容量値と、第２ノードＮＤ2と第２の給電線ＰＳ２との間の容量値に応じて、振り分けられる。然るに、値ｃb（＝ｃEL）が、値ｃA（＝ｃ1＋ｃgs）と比較して充分に大きな値であれば、第２ノードＮＤ2の電位の変化は小さい。そして、一般に、発光部ＥＬＰの容量ＣELの値ｃELは、容量部Ｃ1の値ｃ1及び駆動トランジスタＴＲDの寄生容量の値ｃgsよりも大きい。便宜のため、以下、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮せずに説明を行う。尚、図６に示した駆動のタイミングチャートにおいては、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化を考慮せずに示した。
【０１０７】
上述した書込み処理にあっては、駆動トランジスタＴＲDの一方のソース／ドレイン領域には給電線ＰＳ１[p,q]から駆動電圧ＶCC-Hが印加された状態で、駆動トランジスタＴＲDのゲート電極に映像信号ＶSig_[p,q]が印加される。このため、図６に示すように、［期間−ＴＰ（２）4］において第２ノードＮＤ2の電位が上昇する。この電位の上昇量（図６に示すΔＶ）については後述する。駆動トランジスタＴＲDのゲート電極（第１ノードＮＤ1）の電位をＶg、駆動トランジスタＴＲDの他方のソース／ドレイン領域（第２ノードＮＤ2）の電位をＶsとしたとき、［期間−ＴＰ（２）4］における第２ノードＮＤ2の電位の上昇を考慮しなければ、Ｖgの値、Ｖsの値は以下のとおりとなる。第１ノードＮＤ1と第２ノードＮＤ2の電位差、即ち、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、以下の式（３）で表すことができる。
【０１０８】
Ｖg ＝ＶSig_[p,q]
Ｖs ≒ＶOfs−Ｖth＋ΔＶW
Ｖgs≒ＶSig_[p,q]−（ＶOfs−Ｖth＋ΔＶW）      （３）
【０１０９】
即ち、駆動トランジスタＴＲDに対する書込み処理において得られたＶgsは、基本的には、発光部ＥＬＰにおける輝度を制御するための映像信号ＶSig_[p,q]、駆動トランジスタＴＲDの閾値電圧Ｖth、及び、基準電圧ＶOfsに依存している。そして、発光部ＥＬＰの閾値電圧Ｖth-ELとは無関係である。
【０１１０】
次いで、上述した［期間−ＴＰ（２）4］における第２ノードＮＤ2の電位の上昇について説明する。上述した駆動方法にあっては、書込み処理において、駆動トランジスタＴＲDの一方のソース／ドレイン領域に駆動電圧を印加している状態で書込み処理を行い、以て、駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位を変化させる。これにより、駆動トランジスタＴＲDの特性（例えば、移動度μの大小等）に応じて駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位（即ち、第２ノードＮＤ2の電位）を上昇させる移動度補正処理が行われる。
【０１１１】
駆動トランジスタＴＲDをポリシリコン薄膜トランジスタ等から作製した場合、トランジスタ間で移動度μにばらつきが生ずることは避け難い。従って、移動度μに差異がある複数の駆動トランジスタＴＲDのゲート電極に同じ値の映像信号ＶSigを印加したとしても、移動度μの大きい駆動トランジスタＴＲDを流れるドレイン電流Ｉdsと、移動度μの小さい駆動トランジスタＴＲDを流れるドレイン電流Ｉdsとの間に、差異が生じてしまう。そして、このような差異が生ずると、表示装置の画面の均一性（ユニフォーミティ）が損なわれてしまう。
【０１１２】
上述した駆動方法にあっては、駆動トランジスタＴＲDの一方のソース／ドレイン領域には給電線ＰＳ１[p,q]から駆動電圧ＶCC-Hが印加された状態で、駆動トランジスタＴＲDのゲート電極に映像信号ＶSig_[p,q]が印加される。このため、図６に示すように、［期間−ＴＰ（２）4］において第２ノードＮＤ2の電位が上昇する。駆動トランジスタＴＲDの移動度μの値が大きい場合、駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位（即ち、第２ノードＮＤ2の電位）の上昇量ΔＶ（電位補正値）は大きくなる。逆に、駆動トランジスタＴＲDの移動度μの値が小さい場合、駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位の上昇量ΔＶ（電位補正値）は小さくなる。ここで、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、式（３）から以下の式（４）のように変形される。
【０１１３】
Ｖgs≒ＶSig_[p,q]−（ＶOfs−Ｖth＋ΔＶW）−ΔＶ      （４）
【０１１４】
尚、書込み処理を実行する所定の時間（より正確には、［期間−ＴＰ（２）4］において書込みトランジスタＴＲWを導通状態とする全時間）は、表示素子１０や表示装置の設計に応じて決定すればよい。また、このときの駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位（ＶOfs−Ｖth＋ΔＶ＋ΔＶW）が以下の式（２’）を満足するように、書込み処理を実行する所定の時間は決定されているとする。［期間−ＴＰ（２）4］において、発光部ＥＬＰが発光することはない。この移動度補正処理によって、係数ｋ（≡（１／２）・（Ｗ／Ｌ）・Ｃox）のばらつきの補正も同時に行われる。
【０１１５】
（ＶOfs−Ｖth＋ΔＶ＋ΔＶW）＜（Ｖth-EL＋ＶCat）    （２’）
【０１１６】
［期間−ＴＰ（２）5］（図６、及び、図８の（Ｄ）参照）
書込み処理の後、駆動トランジスタＴＲDのゲート電極への映像信号の印加が停止されることによって、容量部Ｃ1に保持された電圧の値に応じた電流が駆動トランジスタＴＲDのソース／ドレイン領域を介して発光部ＥＬＰに流れる。
【０１１７】
この［期間−ＴＰ（２）5］の直前に、走査回路１０１の動作に基づき走査線ＳＣＬ[p,q]をローレベルとし、書込みトランジスタＴＲWを非導通状態とし、第１ノードＮＤ1、即ち、駆動トランジスタＴＲDのゲート電極をデータ線ＤＴＬnから電気的に切り離す。
【０１１８】
駆動トランジスタＴＲDの一方のソース／ドレイン領域に給電線ＰＳ１[p,q]から駆動電圧ＶCC-Hが印加された状態を維持しているので、以上の結果として、第２ノードＮＤ2の電位は上昇する。
【０１１９】
ここで、容量部Ｃ1が存在するが故に、所謂ブートストラップ回路におけると同様の現象が駆動トランジスタＴＲDのゲート電極に生じ、第１ノードＮＤ1の電位も上昇する。その結果、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、式（４）の値を保持する。
【０１２０】
また、第２ノードＮＤ2の電位が上昇し、（Ｖth-EL＋ＶCat）を超えるので、発光部ＥＬＰは発光を開始する（図６の（Ｆ）参照）。このとき、発光部ＥＬＰを流れる電流は、駆動トランジスタＴＲDのドレイン領域からソース領域へと流れるドレイン電流Ｉdsであるので、式（１）で表すことができる。ここで、式（１）と式（４）から、式（１）は、以下の式（５）にように変形することができる。
【０１２１】
Ｉds＝ｋ・μ・（ＶSig_[p,q]−ＶOfs−ΔＶ−ΔＶW）2    （５）
【０１２２】
従って、発光部ＥＬＰを流れる電流Ｉdsは、例えば、ＶOfsを０ボルトに設定し、且つ、ΔＶ＞＞ΔＶWであるとすれば、発光部ＥＬＰにおける輝度を制御するための映像信号ＶSig_[p,q]の値から、駆動トランジスタＴＲDの移動度μに起因した電位補正値ΔＶの値を減じた値の２乗に比例する。云い換えれば、発光部ＥＬＰを流れる電流Ｉdsは、発光部ＥＬＰの閾値電圧Ｖth-EL、及び、駆動トランジスタＴＲDの閾値電圧Ｖthには依存しない。即ち、発光部ＥＬＰの発光量（輝度）は、発光部ＥＬＰの閾値電圧Ｖth-ELの影響、及び、駆動トランジスタＴＲDの閾値電圧Ｖthの影響を受けない。そして、第[ｐ，ｑ］行の表示素子１０の輝度は、係る電流Ｉdsに対応した値である。
【０１２３】
しかも、移動度μの大きな駆動トランジスタＴＲDほど電位補正値ΔＶが大きくなるので、式（４）の左辺のＶgsの値が小さくなる。従って、式（５）において、移動度μの値が大きくとも、（ＶSig_[p,q]−ＶOfs−ΔＶ−ΔＶW）2の値が小さくなる結果、駆動トランジスタＴＲDの移動度μのばらつき（更には、ｋのばらつき）に起因するドレイン電流Ｉdsのばらつきを補正することができる。これにより、移動度μのばらつき（更には、ｋのばらつき）に起因する発光部ＥＬＰの輝度のばらつきを補正することができる。
【０１２４】
そして、発光部ＥＬＰの発光状態を、第ｐ’番目の表示素子行群に対応する期間ＴQ（ｐ’）における、第[ｐ’，ｑ］行の表示素子行ＤＬに対応する映像信号ＶSig_[p',q]の印加期間の終期まで継続する。この期間が発光期間となる。
【０１２５】
以上、好ましい実施例に基づき本発明を説明したが、本発明はこの実施例に限定されるものではない。実施例において説明した表示装置や表示素子の構成や構造、表示素子及び表示装置の駆動方法の工程は例示であり、適宜変更することができる。
【０１２６】
実施例の駆動方法にあっては、待ち期間を一定とする条件の下で待ち期間を最短の期間に設定すると共に、閾値電圧キャンセル処理を行う期間の長さを一定とする条件の下で閾値電圧キャンセル処理を行う期間を最長の期間に設定したが、これに限るものではない。待ち期間は必ずしも最短の期間に設定されていなくてもよいし、閾値電圧キャンセル処理を行う期間も必ずしも最長の期間に設定されなていなくてもよい。
【０１２７】
実施例の駆動方法にあっては、表示素子行群ＬＧを構成する各表示素子行ＤＬにおいて閾値電圧キャンセル処理を行う期間の長さは一定であるとした。閾値電圧キャンセル処理を行う期間の長さの相違が特段の影響を与えない場合には、第［ｐ，１］行乃至第［ｐ，Ｑ］行の表示素子行ＤＬにおいて、例えば第１期間の始期から閾値電圧キャンセル処理を開始するといった構成とすることもできる。
【０１２８】
また、図９に示すように、表示素子１０を構成する駆動回路１１が、第１ノードＮＤ1に接続されたトランジスタ（第１トランジスタＴＲ1）を備えている構成であってもよい。第１トランジスタＴＲ1においては、一方のソース／ドレイン領域は、基準電圧ＶOfsが印加され、他方のソース／ドレイン領域は、第１ノードＮＤ1に接続されている。第１トランジスタ制御線ＡＺ１を介して第１トランジスタ制御回路１０３からの制御信号が第１トランジスタＴＲ2のゲート電極に印加され、第１トランジスタＴＲ1の導通状態／非導通状態を制御する。これにより、第１ノードＮＤ1の電位を設定することができる。尚、更に別のトランジスタを備えている構成とすることもできる。
【０１２９】
実施例においては、駆動トランジスタＴＲDがｎチャネル型であるとして説明した。駆動トランジスタＴＲDをｐチャネル型トランジスタとする場合には、発光部ＥＬＰのアノード電極とカソード電極とを入れ替えた結線をすればよい。尚、この構成にあってはドレイン電流の流れる向きが変わるので、給電線等に印加する電圧の値等を適宜変更すればよい。
【符号の説明】
【０１３０】
ＴＲW・・・書込みトランジスタ、ＴＲD・・・駆動トランジスタ、ＴＲ1・・・第１トランジスタ、Ｃ1・・・容量部、ＥＬＰ・・・有機エレクトロルミネッセンス発光部、ＣEL・・・発光部ＥＬＰの容量、ＮＤ1・・・第１ノード、ＮＤ2・・・第２ノード、ＳＣＬ・・・走査線、ＤＴＬ・・・データ線、ＡＺ１・・・第１トランジスタ制御線、ＰＳ１・・・給電線、ＰＳ２・・・第２の給電線、ＬＧ・・・表示素子行群、ＤＬ・・・表示素子行、１０・・・表示素子、１１・・・駆動回路、２０・・・支持体、２１・・・基板、３１・・・ゲート電極、３２・・・ゲート絶縁層、３３・・・半導体層、３４・・・チャネル形成領域、３５，３５・・・ソース／ドレイン領域、３６・・・他方の電極、３７・・・一方の電極、３８・・・配線、３９・・・配線、４０・・・層間絶縁層、５１・・・アノード電極、５２・・・正孔輸送層、発光層及び電子輸送層、５３・・・カソード電極、５４・・・第２層間絶縁層、５５，５６・・・コンタクトホール、１００・・・電源部、１０１・・・走査回路、１０２・・・信号出力回路、１０３・・・第１トランジスタ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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