(57)【要約】【課題】ホールド動作時の出力電圧の変動を抑制することができるホールド回路を提供する。【解決方法】ホールド回路１００は、ホールドコンデンサ１４０、オペアンプ１１０、第１ｐＭＯＳ１３０、バッファアンプ１５０、電圧調整回路１２０を備える。オペアンプ１１０の非反転入力端には入力信号の電圧が印加され、反転入力端にはホールドコンデンサ１４０の電圧が印加される。ゲートＧとドレインＤが接続している第１ｐＭＯＳ１３０は、ソースＳからドレインＤへ電流を通す整流素子として機能する。整流素子の入力端はオペアンプ出力端に接続しており、出力端はホールドコンデンサ他端に接続している。電圧調整回路１２０は、オペアンプ出力端と整流素子入力端の間に接続されており、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも低い場合に、整流素子入力端の電圧をオペアンプ出力端の電圧よりも高くする。【選択図】図１
2011009938.tif 000002
【特許請求の範囲】
【請求項１】
一端が定電圧に維持されているホールドコンデンサと、
非反転入力端に入力信号の電圧が印加されるとともに反転入力端にホールドコンデンサの他端の電圧が印加されるオペアンプと、
出力端がホールドコンデンサ他端に接続されており、入力端から出力端に向けてのみ電流を通す整流素子と、
ホールドコンデンサ他端に接続されており、ホールドコンデンサ他端の電圧を低インピーダンスで出力するバッファアンプと、
オペアンプ出力端と整流素子入力端の間に接続されており、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも低い場合に、整流素子入力端の電圧をオペアンプ出力端の電圧よりも高くする電圧調整回路と、
を備えることを特徴とするホールド回路。
【請求項２】
電圧調整回路は、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも低い場合に、整流素子入力端の電圧をホールドコンデンサ他端の電圧に調整することを特徴とする請求項１に記載のホールド回路。
【請求項３】
整流素子は第１ｐＭＯＳトランジスタで構成されており、電圧調整回路は第２ｐＭＯＳトランジスタと第３ｐＭＯＳトランジスタで構成されており、
第１ｐＭＯＳトランジスタの第１主電極が第１ｐＭＯＳトランジスタのゲートとホールドコンデンサ他端に接続されており、第１ｐＭＯＳトランジスタの第２主電極が第２ｐＭＯＳトランジスタの第１主電極に接続されており、
第２ｐＭＯＳトランジスタの第２主電極がオペアンプ出力端に接続されており、第２ｐＭＯＳトランジスタのゲートが第２ｐＭＯＳトランジスタの第１主電極と第３ｐＭＯＳトランジスタの第１主電極に接続されており、
第３ｐＭＯＳトランジスタの第２主電極がバッファアンプ出力端に接続されているとともに前記第１乃至第３ｐＭＯＳトランジスタのバックゲートに接続されており、第３ｐＭＯＳトランジスタのゲートがオペアンプ出力端に接続されていることを特徴とする請求項１又は２に記載のホールド回路。
【請求項４】
前記第１ｐＭＯＳトランジスタのバックゲートの電圧を入力信号の電圧より低い電圧に切り替えるリセット回路を備えていることを特徴とする請求項３に記載のホールド回路。
【請求項５】
一端が定電圧に維持されているホールドコンデンサと、
非反転入力端に入力信号の電圧が印加されるとともに反転入力端にホールドコンデンサの他端の電圧が印加されるオペアンプと、
入力端がホールドコンデンサ他端に接続されており、入力端から出力端に向けてのみ電流を通す整流素子と、
ホールドコンデンサ他端に接続されており、ホールドコンデンサ他端の電圧を低インピーダンスで出力するバッファアンプと、
オペアンプ出力端と整流素子入力端の間に接続されており、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも高い場合に、整流素子出力端の電圧をオペアンプ出力端の電圧よりも低くする電圧調整回路と、
を備えることを特徴とするホールド回路。
【請求項６】
電圧調整回路は、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも高い場合に、整流素子入力端の電圧をホールドコンデンサ他端の電圧に調整することを特徴とする請求項５に記載のホールド回路。
【請求項７】
整流素子は第１ｎＭＯＳトランジスタで構成されており、電圧調整回路は、第２ｎＭＯＳトランジスタと第３ｎＭＯＳトランジスタで構成されており、
第１ｎＭＯＳトランジスタの第１主電極が第１ｎＭＯＳトランジスタのゲートとホールドコンデンサ他端に接続されており、第１ｎＭＯＳトランジスタの第２主電極が第２ｎＭＯＳトランジスタの第１主電極に接続されており、
第２ｎＭＯＳトランジスタの第２主電極がオペアンプ出力端に接続されており、第２ｎＭＯＳトランジスタのゲートが第２ｎＭＯＳトランジスタの第１主電極と第３ｎＭＯＳトランジスタの第１主電極に接続されており、
第３ｎＭＯＳトランジスタの第２主電極がバッファアンプ出力端に接続されているとともに前記第１乃至第３ｎＭＯＳトランジスタのバックゲートに接続されており、第３ｎＭＯＳトランジスタのゲートがオペアンプ出力端に接続されていることを特徴とする請求項５又は６に記載のホールド回路。
【請求項８】
前記第１ｎＭＯＳトランジスタのバックゲートの電圧を入力信号の電圧より高い電圧に切り替えるリセット回路を備えていることを特徴とする請求項７に記載のホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号のピーク電圧を保持して出力するホールド回路と入力信号のボトム電圧を保持して出力するホールド回路に関する。
【背景技術】
【０００２】
入力信号のピーク電圧或いはボトム電圧を保持して出力するホールド回路が知られている。ピーク電圧を保持する回路はピークホールド回路と呼ばれ、ボトム電圧を保持する回路はボトムホールド回路と呼ばれる。本明細書では、ピークホールド回路とボトムホールド回路を「ホールド回路」と総称することがある。
【０００３】
ピークホールド回路の一例が特許文献１に開示されている。従来のピークホールド回路は、ホールドコンデンサ、オペアンプ、及び、ダイオードを備えている。ホールドコンデンサの一端はグランド電圧に維持されている。オペアンプは、非反転入力端に入力信号の電圧が印加されるとともに反転入力端にホールドコンデンサ他端の電圧が印加される。ダイオードはオペアンプ出力端とホールドコンデンサ他端の間に接続しており、オペアンプ出力端からホールドコンデンサに向けてのみ電流を通す。以下では、入力信号の電圧を単に「入力電圧」と称することがある。また、ホールドコンデンサ他端（グランド電圧に維持されている端部とは反対の端部）の電圧を単純に「ホールドコンデンサの電圧」と称する場合がある。
【０００４】
ピークホールド回路の動作は次の通りである。入力電圧がホールドコンデンサの電圧よりも高い場合にはオペアンプ出力端の電圧がホールドコンデンサの電圧よりも高くなる。そうすると、ダイオードを通して電流が流れてホールドコンデンサに電荷がチャージされる。従って、ホールドコンデンサの電圧が入力信号の電圧に追従する。入力電圧がホールドコンデンサの電圧よりも低い場合にはオペアンプ出力端の電圧がホールドコンデンサの電圧よりも低くなる。この場合は、ダイオードが逆バイアスとなり、ホールドコンデンサの電圧が維持される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平５−７２９８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ダイオードは、逆バイアスのときに逆方向に僅かながら電流が流れる。逆方向に流れる電流はサブスレッショルド電流或いはリーク電流と呼ばれる。リーク電流によってホールドコンデンサの電荷がダイオードを逆流するのでホールド動作時の出力電圧が低下してしまう。
【０００７】
ボトムホールド回路の場合は、ピークホールド回路とはダイオードの向きが逆である。ボトムホールド回路の場合、ホールド動作時のリーク電流はオペアンプからホールドコンデンサへ流れる。ボトムホールド回路の場合、リーク電流によってホールドコンデンサに電荷がチャージされるので、ホールド動作時の出力電圧が上昇してしまう。このようにピークホールド回路とボトムホールド回路は、ホールド動作時の出力電圧がリーク電流によって変動してしまう。ダイオードは高温になるほど、リーク電流は増大する。リーク電流を低減してホールド動作時の出力電圧の変動を抑制する技術が望まれている。
【課題を解決するための手段】
【０００８】
リーク電流の大きさは、ダイオード両端の電位差に依存する。従ってホールド動作時にダイオード両端の電位差を小さくすればリーク電流を抑制することができる。本発明は、上記の知見に基づいて創作された。
【０００９】
本発明のホールド回路は、ホールドコンデンサ、オペアンプ、バッファアンプ、整流素子、及び電圧調整回路を備える。ホールドコンデンサの一端は、定電圧（例えばグランド電圧）に維持されている。オペアンプは、その非反転入力端に入力信号の電圧が印加されるとともに反転入力端にホールドコンデンサの他端の電圧が印加される。整流素子は、入力端が後述する電圧調整回路を介してオペアンプ出力端に接続しており、出力端がホールドコンデンサの他端に接続している。この整流素子は、入力端から出力端に向けてのみ電流を通す。整流素子は典型的にはダイオードでよいが、後述するようにＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成することも可能である。バッファアンプの入力端はホールドコンデンサ他端に接続している。バッファアンプは、ホールドコンデンサ他端の電圧を低インピーダンスで出力する。バッファアンプの出力がこのホールド回路の出力に相当する。
【００１０】
電圧調整回路は、オペアンプ出力端と整流素子入力端の間に接続されており、オペアンプ出力端の電圧がバッファアンプ出力端の電圧（即ち出力電圧）よりも低い場合に、整流素子入力端の電圧をオペアンプ出力端の電圧よりも高くする。
【００１１】
上記のホールド回路は、入力信号のピーク電圧を保持するピークホールド回路である。上記のホールド回路は、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも低い場合、ホールドコンデンサの電荷が保持され、出力電圧が一定となる。オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも低い場合に入力電圧のピークを保持することを「ホールド動作」と称する。なお、ボトムホールド回路の場合は、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも高い場合に入力電圧のボトムを保持することを「ホールド動作」と称する。上記のホールド回路は、ホールド動作時に、電圧調整回路が整流素子両端の電圧差をオペアンプ出力端の電圧とバッファアンプ出力端の電圧差よりも小さくすることによってリーク電流を抑制する。
【００１２】
電圧調整回路は、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも低い場合に、整流素子入力端の電圧をホールドコンデンサ他端の電圧に調整することが好ましい。そのような構成を有するホールド回路は、ホールド動作時に整流素子の両端の電圧が等しくなり、リーク電流をほぼゼロにすることができる。
【００１３】
整流素子はダイオードでもよいが、ｐＭＯＳトランジスタで構成するとよい。また、電圧調整回路は、オペアンプ出力端と整流素子入力端を接続する抵抗でもよいが、ホールド動作時にオペアンプ出力端と整流素子入力端の間を遮断する回路が好ましい。そのような電圧調整回路は、２つのｐＭＯＳトランジスタで構成することができる。即ち本発明のホールド回路は、整流素子が第１ｐＭＯＳトランジスタで構成されており、電圧調整回路が第２ｐＭＯＳトランジスタと第３ｐＭＯＳトランジスタで構成されており、それら３個のｐＭＯＳトランジスタが以下のとおり接続している構成が好ましい。第１ｐＭＯＳトランジスタの第１主電極は第１ｐＭＯＳトランジスタのゲートとホールドコンデンサ他端に接続しており、第１ｐＭＯＳトランジスタの第２主電極は第２ｐＭＯＳトランジスタの第１主電極とゲートに接続している。第２ｐＭＯＳトランジスタの第２主電極はオペアンプ出力端に接続しており、第２ｐＭＯＳトランジスタのゲートは、第２ｐＭＯＳトランジスタの第１主電極に接続しているとともに、第３ｐＭＯＳトランジスタの第１主電極に接続している。第３ｐＭＯＳトランジスタの第２主電極はバッファアンプ出力端に接続しているとともに上記３個のｐＭＯＳトランジスタのバックゲートに共通に接続している。第３ｐＭＯＳトランジスタのゲートはオペアンプ出力端に接続している。ここで、第１主電極は、ソースとドレインのいずれか一方を意味し、第２主電極は他方を意味する。ｐＭＯＳトランジスタにおいてはソースとドレインに実質的な相違がないからである。
【００１４】
上記の具体的な構成によって、ホールド動作時に自動的に整流素子（第１ｐＭＯＳトランジスタ）の２つの主電極間の電圧がほぼ等しくなり、リーク電流やサブスレッショルド電流が効果的に抑制できる。
【００１５】
さらに上記の構成は、３個のｐＭＯＳトランジスタのバックゲートがバッファアンプ出力端に接続していることによって、３個のｐＭＯＳトランジスタのバックゲートを常に出力電圧に維持する。そのような構成によって、夫々のｐＭＯＳトランジスタにおいてソース又はドレインからバックゲートに流れるリーク電流やサブスレッショルド電流を抑制することができる。
【００１６】
整流素子がｐＭＯＳトランジスタで構成される上記のホールド回路は、整流素子を構成する第１ｐＭＯＳトランジスタのバックゲートの電圧を入力信号の予定最低電圧より低い電圧に切り替えるリセット回路をさらに備えていることが好ましい。なお、「入力信号の予定最低電圧」とは、入力信号として想定される電圧範囲の下限電圧を意味する。入力信号の予定最低電圧より低い電圧は、例えばグランド電圧でよい。第１ｐＭＯＳトランジスタのバックゲートの電圧を入力信号の予定最低電圧より低い電圧に切り替えると、第１ｐＭＯＳトランジスタの第１主電極からバックゲートへリーク電流が流れる。上記の構成は、リーク電流をホールドコンデンサ他端電圧のリセットに利用する。上記の構成は、リセットのための独立したスイッチング素子をホールドコンデンサに接続することなく、ホールドコンデンサにチャージされた電荷を逃がすリセット回路を構成することができる。ホールドコンデンサに接続するスイッチング素子を減らすことによって、リーク電流を低減することができる。
【００１７】
本発明の技術的思想は、入力信号のボトム電圧を保持するボトムホールド回路に具現化することもできる。ボトムホールド回路は、上記したピークホールド回路と同様にホールドコンデンサ、整流素子、オペアンプ、バッファアンプ、及び、電圧調整回路を備える。ただし、ホールドコンデンサの一端は一定の基準となる電圧に保持される。また、ボトムホールド回路の電圧調整回路の構成はピークホールド回路の場合と異なる。整流素子の入力端はホールドコンデンサ他端に接続されている。整流素子の出力端は電流調整回路を介してオペアンプ出力端に接続されている。電圧調整回路は、オペアンプ出力端と整流素子出力端の間に接続されている。電圧調整回路は、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも高い場合に、整流素子出力端の電圧をオペアンプ出力端の電圧よりも低くする。そのようなボトムホールド回路は、前記したピークホールド回路と同様に、ホールド動作時に電圧調整回路が整流素子両端の電圧差をオペアンプ出力端の電圧とバッファアンプ出力端の電圧差よりも小さくすることによってリーク電流を抑制する。
【００１８】
ボトムホールド回路の電圧調整回路は、オペアンプ出力端の電圧がバッファアンプ出力端の電圧よりも高い場合に、整流素子入力端の電圧をホールドコンデンサ他端の電圧に調整することが好ましい。そのような構成を有するホールド回路は、ホールド動作時に整流素子の両端の電圧が等しくなり、リーク電流をほぼゼロにすることができる。
【００１９】
ボトムホールド回路の場合、整流素子は第１ｎＭＯＳトランジスタで構成されており、電圧調整回路は第２ｎＭＯＳトランジスタと第３ｎＭＯＳトランジスタで構成されており、それら３個のｎＭＯＳトランジスタが次のとおり接続されていることが好ましい。第１ｎＭＯＳトランジスタの第１主電極は第１ｎＭＯＳトランジスタのゲートとホールドコンデンサ他端に接続しており、第１ｎＭＯＳトランジスタの第２主電極は第２ｎＭＯＳトランジスタの第１主電極とゲートに接続している。第２ｎＭＯＳトランジスタの第２主電極はオペアンプ出力端に接続しており、第２ｎＭＯＳトランジスタのゲートは、第２ｎＭＯＳトランジスタの第１主電極に接続しているとともに、第３ｎＭＯＳトランジスタの第１主電極に接続している。第３ｎＭＯＳトランジスタの第２主電極はバッファアンプ出力端に接続しているとともに上記第１〜第３ｎＭＯＳトランジスタのバックゲートに共通に接続している。そして、第３ｎＭＯＳトランジスタのゲートはオペアンプ出力端に接続している。本発明のボトムホールド回路は、本発明のピークホールド回路と同様に、ホールド動作時の出力電圧の変動を抑制することができる。
【００２０】
上記のボトムホールド回路は、第１ｎＭＯＳトランジスタのバックゲートの電圧を入力信号の予定最高電圧より高い電圧に切り替えるリセット回路を備えていることが好ましい。そのようなリセット回路を備えることによって、リセットのための独立したスイッチング素子をホールドコンデンサに接続することなく、所定の初期電圧までホールドコンデンサに電荷をチャージするリセット回路を構成することができる。なお、「入力信号の予定最高電圧」とは、入力信号として想定される電圧範囲の上限電圧を意味する。
【発明の効果】
【００２１】
本発明のホールド回路は、整流素子のリーク電流やサブスレッショルド電流を抑制し、ホールド動作時の出力電圧の経時的変化を抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】第１実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図２】第２実施例のホールド回路（ボトムホールド回路）の回路図を示す。
【図３】第３実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図４】第４実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図５】第５実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図６】第６実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図７】第７実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図８】第８実施例のホールド回路（ボトムホールド回路）の回路図を示す。
【図９】第９実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図１０】第１０実施例のホールド回路（ボトムホールド回路）の回路図を示す。
【図１１】第１１実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図１２】第１２実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図１３】第１３実施例のホールド回路（ピークホールド回路）の回路図を示す。
【図１４】第１４実施例のホールド回路（ボトムホールド回路）の回路図を示す。
【実施例１】
【００２３】
第１実施例のホールド回路は、入力信号の電圧のピーク値を保持して出力するピークホールド回路１００である。図１に、ピークホールド回路１００の回路図を示す。図１において、「Ｓ」、「Ｄ」、「Ｇ」、及び「ＢＧ」の文字は夫々、ＭＯＳトランジスタのソース、ドレイン、ゲート、及びバックゲートを示す。ソースＳとドレインＤを合わせて主電極と称する場合がある。ソースＳとドレインＤには相違がなく、ソースＳとドレインＤのいずれか一方を「第１主電極」と称し、他方を「第２主電極」と称してもよい。「Ｖｉｎ」と「Ｖｏｕｔ」は夫々、入力信号の電圧と出力信号の電圧を示す。「Ｖｉｎ」を入力電圧と称し、「Ｖｏｕｔ」を出力電圧と称する。「ＲＥＳＥＴ」は、外部から供給されるリセット信号を示す。「ＧＮＤ」はグランド端子（グランド電圧）を示す。
【００２４】
ピークホールド回路１００は、オペアンプ１１０、第１ｐＭＯＳトランジスタ１３０、ホールドコンデンサ１４０、バッファアンプ１５０、電圧調整回路１２０、及び、リセット回路１６０を備えている。電圧調整回路１２０は、第２ｐＭＯＳトランジスタ１２２と第３ｐＭＯＳトランジスタ１２４で構成される。リセット回路１６０は、リセット用ｐＭＯＳトランジスタ１６２とリセット用ｎＭＯＳトランジスタ１６４で構成される。以下では簡単のため、「ｐＭＯＳトランジスタ」を単に「ｐＭＯＳ」と称し、「ｎＭＯＳトランジスタ」を単に「ｎＭＯＳ」と称する。
【００２５】
第１ｐＭＯＳ１３０のゲートＧはドレインＤ（第１主電極）に接続している。一般にｐＭＯＳは、いずれか一方の主電極の電圧がゲート電圧よりも高い場合に２つの主電極間を導通する。第１ｐＭＯＳ１３０では、ソース電圧がゲート電圧よりも高い場合にソースＳからドレインＤへ電流が流れる。第１ｐＭＯＳ１３０のゲート電圧は常にドレイン電圧に同じなので、ドレインＤからソースＳへ電流が流れることはない。従って、ゲートＧがドレインＤに接続している第１ｐＭＯＳ１３０は、ソースＳからドレインＤへ電流が流れることを許容するが、ドレインＤからソースＳへ電流が流れることを阻止する整流素子として機能する。第１ｐＭＯＳ１３０はソースＳからドレインＤへ向かう方向にのみ電流が流れることを許容するので、ソースＳが整流素子の入力端に相当し、ドレインＤが整流素子の出力端に相当する。
【００２６】
図１における符号１３２は、第１ｐＭＯＳ１３０に付随する寄生ダイオードを示している。寄生ダイオード１３２は、設計上意図的に挿入される素子ではなく、ＭＯＳトランジスタの構造に由来して不可避的に形成される素子である。ｐＭＯＳの場合、ドレインＤからバックゲートＢＧへ電流が流れることを許容する第１の寄生ダイオードと、ソースＳからバックゲートＢＧへ電流が流れることを許容する第２の寄生ダイオードが存在する。なお、図１では、ドレインＤからバックゲートＢＧへ電流が流れることを許容する寄生ダイオード１３２のみを図示しており、他方の寄生ダイオードの図示を省略している。他のＭＯＳトランジスタにも寄生ダイオードが付随するが図示を省略している。
【００２７】
第１ｐＭＯＳ１３０のドレインＤ（第１主電極）は、第１ｐＭＯＳ１３０のゲートＧに接続しているとともに、ホールドコンデンサ１４０の一端Ｐに接続している。第１ｐＭＯＳ１３０のソースＳ（第２主電極）は、電圧調整回路１２０を介してオペアンプ１１０の出力端１１０ｃに接続している。より具体的には、第１ｐＭＯＳ１３０のソースＳは、電圧調整回路１２０を構成する第２ｐＭＯＳ１２２のドレインＤ（第１主電極）とゲートＧに接続している。第１ｐＭＯＳ１３０のバックゲートＢＧは、電圧調整回路１２０を構成する第２ｐＭＯＳ１２２と第３ｐＭＯＳ１２４の双方のバックゲートＢＧに接続している。
【００２８】
電圧調整回路１２０について説明する。電圧調整回路１２０は、オペアンプ１１０の出力端１１０ｃと第１ｐＭＯＳ１３０のソースＳ（即ち整流素子の入力端）の間に接続されている。後に説明するように、電圧調整回路１２０は、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも低い場合に、第１ｐＭＯＳ１３０のソースＳ（即ち整流素子の入力端）の電圧をオペアンプ出力端１１０ｃの電圧よりも高くする。
【００２９】
さらに電圧調整回路１２０の構成を詳しく説明する。電圧調整回路１２０を構成する第２ｐＭＯＳ１２２のソースＳ（第２主電極）はオペアンプ出力端１１０ｃに接続している。第２ｐＭＯＳ１２２のゲートＧは、第２ｐＭＯＳ１２２のドレインＤ（第１主電極）に接続しているとともに第３ｐＭＯＳ１２４のドレインＤ（第１主電極）に接続している。電圧調整回路１２０を構成する第３ｐＭＯＳ１２４のソースＳ（第２主電極）はリセット回路１６０を介してバッファアンプ出力端１５２ｃに接続している。第３ｐＭＯＳ１２４のソースＳ（第２主電極）は、第１〜第３ｐＭＯＳ１３０、１２２、及び１２４の全てのバックゲートＢＧに共通に接続している。第３ｐＭＯＳ１２４のゲートはオペアンプ出力端１１０ｃに接続している。
【００３０】
オペアンプ１１０について説明する。オペアンプ１１０の非反転入力端１１０ｂはホールド回路１００の入力端子１０２に接続しており、反転入力端１１０ａはホールドコンデンサ１４０の一端Ｐに接続している。なお、ホールドコンデンサ１４０の他端はグランド電圧に維持される。オペアンプ１１０の出力端１１０ｃは、電圧調整回路１２０に接続している。具体的には、出力端１１０ｃは、第２ｐＭＯＳ１２２のソースＳに接続しているとともに、第３ｐＭＯＳ１２４のゲートＧに接続している。別言すると、オペアンプ１１０の非反転入力端１１０ｂには入力電圧が印加され、反転入力端１１０ａにはホールドコンデンサ１４０の他端Ｐの電圧が印加される。なお、ホールドコンデンサ１４０の他端Ｐの電圧は、後述するバッファアンプ１５０の出力端電圧にほぼ等しいので、オペアンプ１１０の反転入力端１１０ａはバッファアンプ１５０の出力端１５２ｃに接続してもよい。
【００３１】
バッファアンプ１５０について説明する。バッファアンプ１５０は、オペアンプ１５２で構成されている。オペアンプ１５２の非反転入力端１５２ｂはホールドコンデンサ１４０の一端Ｐに接続している。オペアンプ１５２の反転入力端１５２ａは、オペアンプ１５２の出力端１５２ｃに接続している。出力端１５２ｃは、前述したように、リセット回路１６０を介して第３ｐＭＯＳ１２４のソースＳに接続している。出力端１５２ｃは、ピークホールド回路１００の出力端子１０６にも接続している。オペアンプ１５２の非反転入力端１５２ｂは、バッファアンプ１５０の入力端に相当し、オペアンプ１５２の出力端１１０ｃは、バッファアンプ１５０の出力端に相当する。即ち、「オペアンプ１５２の出力端１５２ｃ」を「バッファアンプ出力端１５２ｃ」と称してもよい。上記の通り接続されたバッファアンプ１５０は、ホールドコンデンサ１４０の一端Ｐにおける電圧と同じ大きさの電圧を低インピーダンスで出力する。即ち、バッファアンプ１５０の入力端電圧と出力端電圧はほぼ等しい。なお、バッファアンプ１５０は、インピーダンス変換回路、或いはボルテージフォロワと呼ばれることがある。
【００３２】
ピークホールド回路１００の動作を説明する。なお、リセット信号がＬＯＷの場合、バッファアンプ出力端１５２ｃは第３ｐＭＯＳ１２４のソースＳと導通する。リセット回路１６０については後述する。以下では簡単のため、「ホールドコンデンサ１４０の一端Ｐの電圧」を単に「ホールドコンデンサ１４０の電圧」と称する。
【００３３】
入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも高い場合、オペアンプ１１０は高電圧を出力する。そうすると、第３ｐＭＯＳ１２４のゲート電圧が高くなり、第３ｐＭＯＳ１２４の２つの主電極（ソースＳとドレインＤ）の間が遮断される。第３ｐＭＯＳ１２４のドレイン電圧が低くなるので、第２ｐＭＯＳ１２２のゲート電圧が低くなる。その結果、第２ｐＭＯＳ１２２の２つの主電極の間が導通する。そうすると、オペアンプ出力端１１０ｃの電圧がホールドコンデンサ１４０の電圧よりも高くなる。前述したように、第１ｐＭＯＳ１３０は、ソースＳからドレインＤへ電流が流れることを許容する。従って、オペアンプ出力端１１０ｃからホールドコンデンサ１４０へ電流が流れてホールドコンデンサ１４０の電圧が上昇する。ホールドコンデンサ１４０の電圧が入力電圧Ｖｉｎと同じかそれ以下になると、オペアンプ１１０の出力が高電圧から低電圧に変化する。第１ｐＭＯＳ１３０は、ドレインＤからソースＳへは電流が流れることを阻止するので、オペアンプ出力端１１０ｃの電圧がホールドコンデンサ１４０の電圧よりも低くなってもホールドコンデンサ１４０の電圧は保持される。このように、入力電圧Ｖｉｎが増大するとき、ピークホールド回路１００の出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに追従し、入力電圧Ｖｉｎが降下するとき、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎのピークを維持する。
【００３４】
第１ｐＭＯＳ１３０は、ドレインＤからソースＳへ向けて電流が流れることを阻止する。しかしながら第１ｐＭＯＳ１３０は、僅かながらドレインＤからソースＳへ向けてリーク電流を通す。一般にＭＯＳトランジスタのリーク電流は、高温になるほど大きくなる。リーク電流に起因して出力電圧Ｖｏｕｔが経時的に変動するが、次に説明するように、ピークホールド回路１００は、電圧調整回路１２０がリーク電流を抑制する。
【００３５】
電圧調整回路１２０の機能を説明する。入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低くなると、オペアンプ出力端１１０ｃが低電圧となる。そうすると、第３ｐＭＯＳ１２４のゲート電圧が低くなり、第３ｐＭＯＳ１２４の２つの主電極（ソースＳとドレインＤ）の間が導通する。第３ｐＭＯＳ１２４のドレイン電圧がバッファアンプ出力端１５２ｃの電圧とほぼ等しくなり、第２ｐＭＯＳ１２２のゲート電圧とドレイン電圧もほぼ等しくなる。ゲート電圧とドレイン電圧が等しくなると、第２ｐＭＯＳ１２２は、ドレインＤからソースＳへ電流が流れることを阻止する整流素子として機能する。従って、オペアンプ出力端１１０ｃの電圧が低下しても、第２ｐＭＯＳ１２２のドレイン電圧は低下しない。第２ｐＭＯＳ１２２のドレイン電圧は、第１ｐＭＯＳ１３０のソース電圧（即ち整流素子の入力端電圧）に等しい。即ち、電圧調整回路１２０は、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも低い場合に、第１ｐＭＯＳ１３０の主電極間の電位差（即ち、整流素子の入出力端間の電位差）をほぼゼロにする。別言すれば、電圧調整回路１２０は、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも低い場合に、整流素子（第１ｐＭＯＳ１３０）の入力端の電圧をホールドコンデンサ１４０の電圧に調整する。このとき、第１ｐＭＯＳ１３０の主電極間の電位差がほぼゼロになるのでリーク電流はほとんど流れることがない。その結果、ホールドコンデンサ１４０の電圧の経時的変動が抑制される。このようにして電圧調整回路１２０は、ホールド動作時の出力電圧Ｖｏｕｔの経時的変化を抑制する。
【００３６】
なお、第１ｐＭＯＳ１３０のバックゲート電圧はバッファアンプ出力端１５２ｃの電圧に維持されている。従って、第１ｐＭＯＳ１３０のバックゲート電圧はドレイン電圧とほぼ等しくなる。その結果、第１ｐＭＯＳ１３０の寄生ダイオード１３２を通してリーク電流が流れることが抑制される。このことも、ホールドコンデンサ１４０の電圧変動の抑制に寄与する。
【００３７】
電圧調整回路１２０の変形例を説明する。電圧調整回路１２０は、オペアンプ出力端１１０ｃから第１ｐＭＯＳ１３０のソースＳ（主電極）へ向けて電流が流れることを許容し、逆方向には電流が流れることを阻止するダイオードでもよい。そのようなダイオードも、オペアンプ出力端１１０ｃの電圧が低下したときに、第１ｐＭＯＳ１３０のソース電圧をホールドコンデンサ１４０の電圧と同じ電圧に保持する。従って、電圧調整回路としてダイオードを備えるピークホールド回路も、入力電圧Ｖｉｎが低下したときに、第１ｐＭＯＳ１３０の主電極間のリーク電流を抑制する。
【００３８】
電圧調整回路１２０は、ｋΩレベルの抵抗素子でもよい。その場合の電圧調整回路１２０は、入力電圧Ｖｉｎが低下したときに、第１ｐＭＯＳ１３０のソース電圧（即ち、整流素子の入力端電圧）の電圧をオペアンプ出力端１１０ｃよりも高い電圧に保持する。そうすると、第１ｐＭＯＳ１３０の主電極間の電位差（即ち、整流素子の入出力端間の電位差）が、電圧調整回路１２０の無い場合に比べて小さくなる。その結果、第１ｐＭＯＳ１３０の主電極間のリーク電流が抑制され、ホールド動作時のホールドコンデンサの電圧の経時的変動が抑制される。電圧調整回路１２０の変形例を説明したが、２つのｐＭＯＳ１２２、１２４で構成された電圧調整回路１２０が最も好ましい。
【００３９】
実施例の電圧調整回路１２０の他の利点を説明する。第１、第２、及び第３ｐＭＯＳ１３０、１２２、及び１２４の全てのバックゲートＢＧがバッファアンプ出力端１５２ｃに接続されている。そのような構成を有するピークホールド回路は、ｐＭＯＳの主電極（ソース又はドレイン）からバックゲートへ向けてリーク電流が流れることを抑制する。
【００４０】
次に、リセット回路１６０を説明する。リセット回路１６０は、リセット用ｐＭＯＳ１６２とリセット用ｎＭＯＳ１６４で構成されている。リセット用ｐＭＯＳ１６２の主電極の一方（ソースＳ）がバッファアンプ出力端１５２ｃに接続しており、他方（ドレインＤ）が３つのｐＭＯＳ１３０、１２２、１２４のバックゲートＢＧに共通に接続している。リセット用ｐＭＯＳ１６２のゲートＧは、リセット用ｎＭＯＳ１６４のゲートＧに接続しているとともに、リセット端子１０４に接続している。リセット用ｎＭＯＳ１６４の一方の主電極（ドレインＤ）は、３つのｐＭＯＳ１３０、１２２、１２４のバックゲートＢＧに共通に接続しており、他方（ソースＳ）はグランド電圧に維持される。なお、図示を省略しているが、リセット用ｐＭＯＳ１６２のバックゲートとリセット用ｎＭＯＳ１６４のバックゲートはグランド電圧に保持される。
【００４１】
リセット回路１６０の動作を説明する。リセット端子１０４の電圧がＬＯＷの場合、リセット用ｐＭＯＳ１６２の主電極間が導通し、リセット用ｎＭＯＳ１６４の主電極間が遮断する。従ってこのとき、バッファアンプ出力端１５２ｃが３つのｐＭＯＳ１３０、１２２、１２４のバックゲートＢＧと導通する。バックゲート電圧がバッファアンプ出力端電圧にほぼ等しくなるので、前述したように３つのｐＭＯＳ１３０、１２２、１２４の寄生ダイオードによるリーク電流が抑制される。
【００４２】
リセット端子１０４の電圧がＨＩＧＨの場合、リセット用ｐＭＯＳ１６２の主電極間が遮断され、リセット用ｎＭＯＳ１６４の主電極間が導通する。従ってこのとき、３つのｐＭＯＳ１３０、１２２、１２４のバックゲート電圧はグランド電圧となる。そうすると、ホールドコンデンサ１４０にチャージされた電荷が寄生ダイオード１３２を通ってグランド端子へ放出される。こうして、ホールドコンデンサ１４０がリセットされる。このリセット回路１６０は、入力電圧Ｖｉｎをホールドするための第１ｐＭＯＳ１３０の寄生ダイオード１３２を活用してホールドコンデンサ１４０の電荷を放出する。このピークホールド回路１００では、リセットのための付加的なスイッチング素子をホールドコンデンサ１４０に接続する必要がない。従来のピークホールド回路では、リセットのために付加的なスイッチング素子をホールドコンデンサに接続する必要があった。その場合、付加的なスイッチング素子を通じてホールドコンデンサからリーク電流が流れた。実施例のピークホールド回路１００は、リセットのための付加的なスイッチング素子をホールドコンデンサ１４０に接続する必要がないので、ホールドコンデンサ１４０から流れるリーク電流を従来のピークホールド回路よりも低減することができる。
【００４３】
リセット動作時、ホールドコンデンサ１４０の電圧は入力電圧Ｖｉｎの予定最低値よりも低ければよい。従って、リセット用ｎＭＯＳ１６４のソースＳは、グランド電位の代わりに、入力電圧Ｖｉｎの予定最低値よりも低い電圧に保持されていればよい。即ち、リセット回路１６０は、リセット信号に応答して、３つのｐＭＯＳ１３０、１２２、１２４のバックゲート電圧を、バッファアンプ出力端電圧から入力電圧Ｖｉｎの予定最低電圧よりも低い電圧に切り替えればよい。ここで、予定最低電圧よりも低い電圧は典型的にはグランド電圧でよい。リセット回路１６０はそのような機能を有していればよく、実施例の構成に限られない。
【００４４】
図１のピークホールド回路１００の構成は、次のとおり表現することもできる。ピークホールド回路１００は、ホールドコンデンサ１４０とオペアンプ１１０と整流素子とバッファアンプ１５０と電圧調整回路１２０を備える。ここで、整流素子は、ゲートＧがドレインＤとホールドコンデンサ１４０に接続している第１ｐＭＯＳ１３０に相当する。整流素子１３０は、電圧調整回路１２０を介してオペアンプ出力端１１０ｃとホールドコンデンサ１４０の他端Ｐの間に接続されており、オペアンプ出力端１１０ｃからホールドコンデンサ１４０の他端Ｐへ向けてのみ電流を通す。整流素子１３０は、ホールドコンデンサ１４０の他端Ｐからオペアンプ出力端１１０ｃへ向けては電流が流れることを阻止する。電圧調整回路１２０は、オペアンプ出力端１１０ｃと整流素子１３０の間に接続されており、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも低い場合に、整流素子の入力端の電圧をホールドコンデンサの電圧と同じ電圧に調整する。
【実施例２】
【００４５】
第２実施例のホールド回路は、入力電圧Ｖｉｎのボトム値を保持して出力するボトムホールド回路である。図２に、ボトムホールド回路２００の回路図を示す。以下では、ボトムホールド回路２００を単にホールド回路２００と称する。図２において、第１実施例のピークホールド回路１００と同じ部品には同じ符号を付している。ホールド回路２００は、第１実施例の第１ｐＭＯＳ１３０、第２ｐＭＯＳ１２２、第３ｐＭＯＳ１２４に代えて第１ｎＭＯＳ２３０、第２ｎＭＯＳ２２２、第３ｎＭＯＳ２２４備える。また、ホールド回路２００は、第１実施例のリセット用ｐＭＯＳ１６２に代えてリセット用ｎＭＯＳ２６２を備え、第１実施例のリセット用ｎＭＯＳ１６４に代えてリセット用ｐＭＯＳ２６４を備える。リセット用ｐＭＯＳ２６４の主電極の一方（ソースＳ）は、電源電圧ＶＤＤに維持される。
【００４６】
ホールド回路２００では、ホールドコンデンサ１４０の一端は電源電圧ＶＤＤ（定電圧）に維持される。オペアンプ１１０の非反転入力端１１０ｂには入力電圧Ｖｉｎが印加され、反転入力端１１０ａにはホールドコンデンサ１４０の他端Ｐの電圧が印加される。なお、反転入力端１１０ａは、ホールドコンデンサ１４０の他端Ｐに代えてバッファアンプ出力端１５２ｃに接続してもよい。いずれの場合でも、反転入力端１１０ａにはホールドコンデンサ１４０の電圧が印加される。
【００４７】
バッファアンプ１５０は、第１実施例のピークホールド回路１００と同様にオペアンプ１５２で構成されている。オペアンプ１５２の非反転入力端１５２ｂがバッファアンプ１５０の入力端に相当し、出力端１５２ｃがバッファアンプ１５０の出力端に相当する。バッファアンプ入力端１５２ｂは、ホールドコンデンサ１４０の他端Ｐに接続している。バッファアンプ１５０は、ホールドコンデンサ１４０の他端Ｐの電圧を低インピーダンスで出力する。本実施例においても、ホールドコンデンサ１４０の他端Ｐの電圧を単純に「ホールドコンデンサ１４０の電圧」と称する。
【００４８】
第１ｎＭＯＳ２３０のゲートＧはドレインＤ（第１主電極）に接続しているとともに、ホールドコンデンサ１４０の一端Ｐに接続している。ゲートＧがドレインＤに接続している第１ｎＭＯＳ２３０は、ドレインＤからソースＳへ向けて電流が流れることを許容するが、ソースＳからドレインＤへは電流が流れることを阻止する整流素子として機能する。第１ｎＭＯＳ２３０のドレインＤが整流素子の入力端に相当し、ソースＳが整流素子の出力端に相当する。即ち、整流素子（第１ｎＭＯＳ２３０）の入力端（ドレインＤ）はホールドコンデンサ１４０の他端Ｐに接続しており、出力端（ソースＳ）は電圧調整回路２２０を介してオペアンプ出力端１１０ｃに接続している。なお、図２における符号２３２は、第１ｎＭＯＳ２３０に付随する寄生ダイオードを示している。
【００４９】
電圧調整回路２２０は、オペアンプ出力端１１０ｃと整流素子出力端（第１ｎＭＯＳ２３０のソースＳ）の間に接続されている。電圧調整回路２２０は、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも高い場合に、整流素子出力端（第１ｎＭＯＳ２３０のソースＳ）の電圧をオペアンプ出力端１１０ｃの電圧よりも低くする。さらに具体的には、電圧調整回路２２０は、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも高い場合にはオペアンプ出力端１１０ｃから整流素子出力端へ電流が流れることを阻止し、整流素子の入出力端間の電位差をほぼゼロに維持する。
【００５０】
電圧調整回路２２０は、第２ｎＭＯＳ２２２と第３ｎＭＯＳ２２４で構成される。第２ｎＭＯＳ２２２のドレインＤ（第１主電極）は、第１ｎＭＯＳ２３０のソースＳ（第２主電極）に接続している。第２ｎＭＯＳ２２２のソースＳ（第２主電極）はオペアンプ出力端１１０ｃに接続している。第２ｎＭＯＳ２２２のゲートＧは、第２ｎＭＯＳ２２２のドレインＤ（第１主電極）に接続しているとともに、第３ｎＭＯＳ２２４のドレインＤ（第１主電極）に接続している。第３ｎＭＯＳ２２４のソースＳ（第２主電極）はリセット回路２６０を介してバッファアンプ出力端１５２ｃに接続している。また、第３ｎＭＯＳ２２４のソースＳ（第２主電極）は、３個のｎＭＯＳトランジスタ２３０、２２２、２２４のバックゲートに共通に接続している。第３ｎＭＯＳ２２４のゲートＧはオペアンプ出力端１１０ｃに接続している。
【００５１】
リセット回路２６０は、リセット信号に応答して、第１ｎＭＯＳ２３０のバックゲート電圧を入力電圧Ｖｉｎの予定最高値よりも高い電源電圧ＶＤＤに切り替える。
【００５２】
第２実施例のホールド回路２００は、第１実施例のピークホールド回路１００と比較して、一部で電流の流れる向きが逆であるだけで、第１実施例のピークホールド回路１００と同じ効果を奏する。即ち、ホールド回路２００は、ホールド動作時における第１ｎＭＯＳ２３０の両主電極のリーク電流を抑制し、ホールド動作時の出力電圧の経時的変動を抑制する。
【００５３】
図２のボトムホールド回路２００の構成は、次のとおり表現することもできる。ボトムホールド回路２００は、ホールドコンデンサ１４０とオペアンプ１１０と整流素子とバッファアンプ１５０と電圧調整回路２２０を備える。ここで、ゲートＧがドレインＤに接続している第１ｎＭＯＳ２３０が整流素子に相当する。整流素子（第１ｎＭＯＳ２３０）は、オペアンプ出力端１１０ｃとホールドコンデンサ１４０の他端Ｐの間に接続されており、ホールドコンデンサ１４０の他端Ｐからオペアンプ出力端１１０ｃへ向けてのみ電流を通す。整流素子は、オペアンプ出力端１１０ｃからホールドコンデンサ１４０の一端Ｐへ向けては電流が流れることを阻止する。電圧調整回路２２０は、オペアンプ出力端１１０ｃと整流素子の間に接続されており、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも高い場合に、整流素子側の電圧をオペアンプ出力端側の電圧よりも低くする。電圧調整回路２２０は、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも高い場合に、整流素子（第１ｎＭＯＳ２３０）とオペアンプ１１０の間を遮断する。即ち、電圧調整回路２２０は、オペアンプ出力端１１０ｃの電圧がバッファアンプ出力端１５２ｃの電圧よりも高い場合に、整流素子（第１ｎＭＯＳ２３０）の入力端の電圧をホールドコンデンサ１４０の電圧と等しい電圧に調整する。
【００５４】
リセット回路２６０は、通常はバッファアンプ出力端１５２ｃと３つのｎＭＯＳ２３０、２２２、及び２２４のバックゲートＢＧを導通し、リセット信号に応答して３つのｎＭＯＳ２３０、２２２、及び２２４のバックゲートＢＧの電圧をバッファアンプ出力端１５２ｃの電圧から入力電圧Ｖｉｎの予定最高電圧よりも高い電圧に切り替える回路である。ここで、入力電圧Ｖｉｎの予定最高電圧よりも高い電圧は、電源電圧ＶＤＤでよい。リセット回路２６０はそのような機能を有していればよく、実施例の構成に限られない。
【実施例３】
【００５５】
次に、第３実施例のホールド回路３００を説明する。第３実施例のホールド回路３００は、入力電圧Ｖｉｎのピーク値を保持して出力するピークホールド回路である。図３に、ホールド回路３００の回路図を示す。図３において、第１実施例のホールド回路１００と同じ部品には同じ符号を付している。なお、図３において、「ｉｎ」の文字は、ダイオードの入力端を示しており、「ｏｕｔ」の文字は、ダイオードの出力端を示している。
【００５６】
第３実施例のホールド回路３００は、第１実施例の第１ｐＭＯＳ１３０に代えて、整流素子としてダイオード３３０を備える。またホールド回路３００は、第１実施例の電圧調整回路１２０とは異なる構成の電圧調整回路３２０を備える。電圧調整回路３２０は、ダイオード３２３とｐＭＯＳ３２４で構成されている。
【００５７】
ホールド回路３００では、ダイオード３３０の出力端はホールドコンデンサ１４０の一端Ｐに接続しており、ダイオード３３０の入力端は電圧調整回路３２０を介してオペアンプ出力端１１０ｃに接続している。理想的なダイオードは、出力端から入力端に向かっては電流を遮断するが、実際のダイオードは出力端から入力端に向かってわずかながら電流を通す。そのような電流は逆方向リーク電流と呼ばれている。ホールド回路３００は、ダイオード３３０の逆方向リーク電流を抑制し、ホールド動作時の出力電圧の変動を抑制することができる。
【００５８】
電圧調整回路３２０の構成を説明する。ダイオード３２３の入力端がオペアンプ出力端１１０ｃに接続しており、ダイオード３２３の出力端がダイオード３３０の入力端に接続している。ｐＭＯＳ３２４のドレインＤがダイオード３２３の出力端に接続しており、ソースＳがバッファアンプ出力端１５２ｃに接続している。ｐＭＯＳ３２４のゲートＧがオペアンプ出力端１１０ｃに接続している。
【００５９】
電圧調整回路３２０の機能を説明する。入力電圧がＶｉｎがホールド回路の出力電圧Ｖｏｕｔよりも高い場合、オペアンプ１１０は高い電圧を出力する。このとき、ｐＭＯＳ３２４のゲート電圧が高くなり、ｐＭＯＳ３２４の２つの主電極（ソースＳとドレインＤ）の間が遮断される。電圧調整回路３２０は、オペアンプ出力端１１０ｃからダイオード３３０へ向けて電流が流れることを許容する。ダイオード３２３、３３０を通じてオペアンプ出力端１１０ｃからホールドコンデンサ１４０へ電流が流れ、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに等しくなるまでホールドコンデンサ１４０に電荷がチャージされる。即ち、出力電圧Ｖｏｕｔが入力電圧Ｖｉｎに追従する。
【００６０】
他方、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低くなると、オペアンプ出力端１１０ｃが低電圧となる。具体的にはオペアンプ出力端１１０ｃの電圧はグランド電圧となる。そうすると、ｐＭＯＳ３２４のゲート電圧が低くなり、第３ｐＭＯＳ１２４の２つの主電極（ソースＳとドレインＤ）の間が導通する。その結果、ダイオード３２３の出力端の電圧がバッファアンプ出力端１５２ｃの電圧（即ちホールドコンデンサ１４０の電圧）にほぼ等しくなる。ダイオード３３０の両端の電位差がほぼゼロとなり、逆方向リーク電流が抑制される。即ち電圧調整回路３２０は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低い場合に、ダイオード３３０（整流素子）の入力端の電圧をホールドコンデンサ１４０の電圧と等しい電圧に調整し、ダイオード３３０の逆方向リーク電流を抑制する。
【実施例４】
【００６１】
次に、第４実施例のホールド回路４００を説明する。第４実施例のホールド回路４００は、第１実施例のホールド回路１００に似たピークホールド回路である。但し、ホールド回路４００は、リセット回路を備えていない。図４に、ホールド回路４００の回路図を示す。図４において、第１実施例のホールド回路１００と同じ部品には同じ符号を付している。
【００６２】
ホールド回路４００は、第１実施例の電圧調整回路１２０とは構造が異なる電圧調整回路４２０を備えている。電圧調整回路４２０は、第２ｐＭＯＳ４２２と第３ｐＭＯＳ４２４で構成される。第２ｐＭＯＳ４２２のソースＳ（第２主電極）はオペアンプ出力端１１０ｃに接続している。第２ｐＭＯＳ４２２のゲートＧはドレインＤ（第１主電極）に接続している。電圧調整回路４２０を構成する第３ｐＭＯＳ４２４のソースＳ（第２主電極）は、バッファアンプ出力端１５２ｃに接続している。第３ｐＭＯＳ４２４のドレインＤ（第１主電極）は、第１ｐＭＯＳ１３０のバックゲートＢＧ及び、第２ｐＭＯＳ４２２のバックゲートＢＧに接続している。第３ｐＭＯＳ４２４のゲートはオペアンプ出力端１１０ｃに接続している。図示を省略しているが、第３ｐＭＯＳ４２２のバックゲートはグランド端子に接続している。
【００６３】
第２ｐＭＯＳ４２２のゲートＧがドレインＤと接続しているので、第２ｐＭＯＳ４２２は、ソースＳからドレインＤへは電流が流れることを許容するが、ドレインＤからソースＳへは電流の流れを遮断する整流素子として機能する。即ち、第２ｐＭＯＳ４２２は、第３実施例のホールド回路３００におけるダイオード３２３と同様に機能する。
【００６４】
第３ｐＭＯＳ４２４は、オペアンプ１１０が高電圧を出力するとき、即ち入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも高いとき、第１ｐＭＯＳ１３０のソース（即ち整流素子の入力端）をバッファアンプ出力端１５２ｃから遮断する。第３ｐＭＯＳ４２４は、オペアンプ１１０が低電圧を出力するとき、即ち入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低いとき、第１ｐＭＯＳ１３０のソース（即ち整流素子の入力端）とバッファアンプ出力端１５２ｃを導通する。従って、ホールド回路４００は、入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低いとき、整流素子の入力端の電圧をホールドコンデンサ１４０の電圧と同じ電圧に調整する。ホールド回路４００も、ホールド回路１００と同様に、第１ｐＭＯＳのリーク電流を抑制することができる。
【００６５】
ホールド回路４００では、入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低いとき、第１ｐＭＯＳ１３０の４つの端子（ゲートＧ、ソースＳ、ドレインＤ、及びバックゲートＢＧ）の電圧が等しくなる。それゆれ、ホールド回路４００は、第１ｐＭＯＳ１３０に流れるリーク電流やサブスレッショルド電流を効果的に抑制することができる。
【実施例５】
【００６６】
次に、第５実施例のホールド回路５００を説明する。第５実施例のホールド回路５００は、第４実施例のホールド回路４００の変形例である。図５に、ホールド回路５００の回路図を示す。図５において、第１実施例のホールド回路１００と同じ部品には同じ符号を付している。
【００６７】
電圧調整回路５２０は、第２ｐＭＯＳ５２２と第３ｐＭＯＳ５２４で構成される。第２ｐＭＯＳ５２２のソースＳはオペアンプ出力端１１０ｃに接続している。第２ｐＭＯＳ５２２のゲートＧは、第１ｐＭＯＳ１３０のゲートＧに接続している。第２ｐＭＯＳ５２２のドレインＤは、第１ｐＭＯＳ１３０のソースＳに接続しているとともに、第１ｐＭＯＳ１３０のバックゲートＢＧに接続している。図示を省略しているが、第２ｐＭＯＳ５２２のバックゲートはグランド端子に接続している。
【００６８】
電圧調整回路５２０を構成する第３ｐＭＯＳ５２４のソースＳは、バッファアンプ出力端１５２ｃに接続している。第３ｐＭＯＳ５２４のドレインＤは、第１ｐＭＯＳ１３０のバックゲートＢＧ、及び、第２ｐＭＯＳ５２２のドレインＤに接続している。第３ｐＭＯＳ５２４のゲートはオペアンプ出力端１１０ｃに接続している。図示を省略しているが、第３ｐＭＯＳ５２２のバックゲートはグランド端子に接続している。
【００６９】
電圧調整回路５２０は、第４実施例の電圧調整回路４２０と同様に、入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低いとき、整流素子の入力端（第１ｐＭＯＳ１３０のソースＳ）の電圧をホールドコンデンサ１４０の電圧と同じ電圧に調整する。
【００７０】
また、ホールド回路５００は、第２ｐＭＯＳ５２２の２つの主電極（ソースとドレイン）の間の電位差を小さくすることができる。そのためホールド回路５００は、入力電圧として許容できる電圧の範囲が広いという利点を有する。
【実施例６】
【００７１】
次に、第６実施例のホールド回路６００を説明する。第６実施例のホールド回路６００もピークホールド回路である。図６にホールド回路６００の回路図を示す。ホールド回路６００は、整流素子としてダイオード６３０を備えている。電圧調整回路６２０は、２つのｐＭＯＳ６２２と６２４で構成されており、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低い場合に、ダイオード６３０（整流素子）の入力端の電圧をホールドコンデンサ１４０の電圧と等しい電圧に調整する。ホールド回路６００は、ダイオード３３０の逆方向リーク電流を抑制する。ホールド回路６００の変形例として、ダイオード３３０とｐＭＯＳ６２２を入れ替えてもよい。
【実施例７】
【００７２】
図７に、第７実施例のホールド回路７００の回路図を示す。ホールド回路７００は、ピークホールド回路である。ホールド回路７００は、第６実施例のホールド回路６００の変形例である。ホールド回路７００は、ホールド回路６００のｐＭＯＳ６２２の代わりに抵抗７２３が配置されている。抵抗７２３の役割は、ｐＭＯＳ７２４がバッファアンプ出力端１５２ｃとダイオード７３０の入力端を短絡させるときに、オペアンプ出力端１１０ｃとダイオード７３０の入力端を短絡させないことである。抵抗７２３によって電圧調整回路７２０は、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔよりも低い場合に、ダイオード３３０（整流素子）の入力端の電圧を、オペアンプ出力端１１０ｃの電圧よりも高いホールドコンデンサ１４０の電圧に調整することができる。
【実施例８】
【００７３】
図８に、第８実施例のホールド回路８００の回路図を示す。ホールド回路８００は、第２実施例のホールド回路２００に似たボトムホールド回路である。但し、ホールド回路８００は、リセット回路を備えていない。図８において、第２実施例のホールド回路２００と同じ部品には同じ符号を付している。
【００７４】
ホールド回路８００は、第２実施例の電圧調整回路２２０とは構造が異なる電圧調整回路８２０を備えている。電圧調整回路８２０は、第２ｎＭＯＳ８２２と第３ｎＭＯＳ８２４で構成される。第２ｎＭＯＳ８２２のソースＳ（第２主電極）はオペアンプ出力端１１０ｃに接続している。第２ｎＭＯＳ８２２のゲートＧはドレインＤ（第１主電極）に接続している。電圧調整回路８２０を構成する第３ｎＭＯＳ８２４のソースＳ（第２主電極）は、バッファアンプ出力端１５２ｃに接続している。第３ｎＭＯＳ８２４のドレインＤ（第１主電極）は、第１ｂＭＯＳ２３０のバックゲートＢＧ及び、第２ｎＭＯＳ８２２のバックゲートＢＧに接続している。第３ｎＭＯＳ８２４のゲートはオペアンプ出力端１１０ｃに接続している。図示を省略しているが、第３ｎＭＯＳ８２２のバックゲートはグランド端子に接続している。
【００７５】
第２ｎＭＯＳ８２２のゲートＧがドレインＤと接続しているので、第２ｎＭＯＳ８２２は、ドレインＤからソースＳへは電流が流れることを許容するが、ソースＳからドレインＤへは電流の流れを遮断する整流素子として機能する。
【００７６】
第３ｎＭＯＳ８２４は、オペアンプ１１０が低電圧を出力するとき、即ち入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低いとき、第１ｎＭＯＳ２３０のソース（即ち整流素子の入力端）をバッファアンプ出力端１５２ｃから遮断する。第３ｎＭＯＳ８２４は、オペアンプ１１０が高電圧を出力するとき、即ち入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも高いとき、第１ｎＭＯＳ２３０のソース（即ち整流素子の入力端）とバッファアンプ出力端１５２ｃを導通する。従って、ホールド回路８００は、入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも高いとき、整流素子の入力端（第１ｎＭＯＳ２３０のソースＳ）の電圧をホールドコンデンサ１４０の電圧と同じ電圧に調整する。ホールド回路８００も、ホールド回路２００と同様に、第１ｎＭＯＳのリーク電流を抑制することができる。
【実施例９】
【００７７】
図９に、第９実施例のホールド回路９００の回路図を示す。ホールド回路９００は、第１実施例のホールド回路１００の変形例である。図９において、第１実施例のホールド回路１００と同じ部品には同じ符号を付している。
【００７８】
ホールド回路９００は、電圧調整回路９２０の構造が第１実施例における電圧調整回路１２０と異なる。電圧調整回路９２０は、第２ｐＭＯＳ９２２と第３ｐＭＯＳ９２４で構成される。第２ｐＭＯＳ９２２のソースＳはオペアンプ出力端１１０ｃに接続している。第２ｐＭＯＳ９２２のゲートＧは、第１ｐＭＯＳ１３０のゲートＧに接続している。第２ｐＭＯＳ９２２のドレインＤは、第２ｐＭＯＳ９２２のバックゲートＢＧに接続している。第３ｐＭＯＳ９２４のソースＳは、リセット回路１６０を介して、バッファアンプ出力端１５２ｃに接続している。また、第３ｐＭＯＳ９２４のソースＳは、第１ｐＭＯＳ１３０のバックゲートＢＧに接続している。第３ｐＭＯＳ９２４のドレインＤは、第３ｐＭＯＳ９２４のバックゲートＢＧ、第２ｐＭＯＳ９２２のバックゲートＢＧ、及び、第２ｐＭＯＳ９２２のドレインＤに接続している。第３ｐＭＯＳ９２４のゲートはオペアンプ出力端１１０ｃに接続している。
【００７９】
電圧調整回路９２０は、第１実施例の電圧調整回路１２０と同様に、入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低いとき、整流素子の入力端（第１ｐＭＯＳ１３０のソースＳ）の電圧をホールドコンデンサ１４０の電圧と同じ電圧に調整する。そうすることによって、ホールド回路９００は、整流素子（第１ｐＭＯＳ１３０）のサブスレッショルド電流を抑制し、ホールド動作時の出力電圧の変動を抑制する。
【実施例１０】
【００８０】
図１０に、第１０実施例のホールド回路１０００の回路図を示す。ホールド回路１０００は、第２実施例のホールド回路２００の変形例である。図１０において、第２実施例のホールド回路２００と同じ部品には同じ符号を付している。
【００８１】
ホールド回路１０００は、電圧調整回路１０２０の構造が第２実施例における電圧調整回路２２０と異なる。電圧調整回路１０２０は、第２ｎＭＯＳ１０２２と第３ｎＭＯＳ１０２４で構成される。第２ｎＭＯＳ１０２２のソースＳはオペアンプ出力端１１０ｃに接続している。第２ｎＭＯＳ１０２２のゲートＧは、第２ｎＭＯＳ１０２２のドレインＤに接続している。第２ｎＭＯＳ１０２２のドレインＤは、第２ｐＭＯＳ１０２２のバックゲートＢＧに接続している。第３ｎＭＯＳ１０２４のソースＳは、リセット回路２６０を介して、バッファアンプ出力端１５２ｃに接続している。また、第３ｎＭＯＳ１０２４のソースＳは、第１ｎＭＯＳ２３０のバックゲートＢＧに接続している。第３ｎＭＯＳ１０２４のドレインＤは、第２ｎＭＯＳ１０２２のバックゲートＢＧ、ドレインＤ、及び、ゲートＧに接続している。図示を省略しているが、第３ｎＭＯＳ１０２４のバックゲートＢＧは、グランド端子に接続している。
【００８２】
電圧調整回路１０２０は、第２実施例の電圧調整回路２２０と同様に、入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも高いとき、整流素子の出力端（第１ｎＭＯＳ２３０のソースＳ）の電圧をホールドコンデンサ１４０の電圧と同じ電圧に調整する。そうすることによって、ホールド回路１０００は、ホールド動作時の整流素子（第１ｎＭＯＳ２３０）のサブスレッショルド電流を抑制し、ホールド動作時の出力電圧の変動を抑制する。
【実施例１１】
【００８３】
第１実施例のピークホールド回路１００の説明において、リセット回路１６０もホールドコンデンサ１４０から流れるリーク電流の低減に寄与することを示した。第１１実施例〜第１４では、リセット回路に焦点を当てたホールド回路を例示する。
【００８４】
図１１に第１１実施例のホールド回路の回路図を示す。このホールド回路は、入力信号の電圧（入力電圧）のピーク値を保持するピークホールド回路２１００である。ピークホールド回路２１００が有するオペアンプ１１０、第１ｐＭＯＳトランジスタ１３０、ホールドコンデンサ１４０、及び、バッファアンプ１５０は、第１実施例のピークホールド回路１００と同じであるので説明を省略する。ただし、図１１では、第１ｐＭＯＳトランジスタ１３０のソースＳ（第２主電極）とバックゲートＢＧの間の寄生ダイオード１３３も図示している。前述したように、寄生ダイオード１３２、１３３は、設計上意図的に挿入される素子ではなく、ｐＭＯＳトランジスタの構造に由来して形成されてしまう素子である。ソース電圧がバックゲート電圧よりも高い場合、寄生ダイオード１９３を介してソースＳからバックゲートＢＧに向かって電流が流れる。同様に、ドレイン電圧がバックゲート電圧よりも高い場合、寄生ダイオード１３２を介してドレインＤからバックゲートＢＧへ向かって電流が流れる。なお、以下の実施例では、「第１ｐＭＯＳトランジスタ１３０」を、「ホールド用ＭＯＳトランジスタ１３０」、或いは単に「ｐＭＯＳ１３０」と別言する場合がある。
【００８５】
ｐＭＯＳ１３０のドレインＤは、ホールドコンデンサ１４０の一端Ｐに接続しているとともに、ゲートＧに接続している。バックゲートＢＧは、リセット回路２１４０を介してリセット信号端子１０４に接続している。ゲートＧとドレインＤが接続されているｐＭＯＳ１３０は、ソースＳからドレインＤへ向けて電流を通すがドレインＤからソースＳへは電流を通さないダイオード（整流素子）として機能する。
【００８６】
リセット回路２１４０は、インバータ２１４２で構成されている。インバータ２１４２の入力はリセット信号端子１０４に接続されており、インバータ２１４２の出力はｐＭＯＳ１３０のバックゲートＢＧに接続している。リセット信号端子１０４には、外部からリセット信号が供給される。本実施例では、リセット回路２１４０は、入力信号の予定最高電圧よりも高い第１電圧をリセット時に出力し、リセット時以外には入力信号の予定最低電圧よりも低い第２電圧を出力する。即ち、リセット回路２１４０は、リセット信号に応答して、ｐＭＯＳ１３０のバックゲート電圧を第１電圧から第２電圧に切り替える。
【００８７】
ピークホールド回路２１００の動作を説明する。ホールド動作時は、ｐＭＯＳ１３０のバックゲート電圧は、入力信号の予定最高電圧よりも高い第１電圧に保持されている。このとき、ｐＭＯＳ１３０はダイオードとして機能し、入力電圧Ｖｉｎがホールドコンデンサ１４０の他端Ｐの電圧（ホールドコンデンサ１４０の電圧）よりも高い場合にｐＭＯＳ１３０のソースＳからドレインＤへ電流が流れる。入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低い場合にはソースＳとドレインＤの間は実質的に遮断される。なお、ホールドコンデンサ１４０の電圧はピークホールド回路２１００の出力電圧Ｖｏｕｔに等しい。従って、このピークホールド回路２１００は、出力電圧Ｖｏｕｔとして入力電圧のピークを出力する。
【００８８】
リセット回路２１４０の動作を説明する。ピークホールド回路２１００をリセットする場合、リセット信号端子１０４にリセット信号を印加する。そうすると、リセット回路２１４０が、ｐＭＯＳ１３０のバックゲート電圧を入力信号の予定最低電圧よりも低い第２電圧に切り替える。ホールドコンデンサ１４０の電圧は入力信号の予定最低電圧よりも大きいので、ｐＭＯＳ１３０のバックゲート電圧はドレイン電圧よりも低くなる。従ってリセット時には、寄生ダイオード１３２を通してドレインＤからバックゲートＢＧへ向けて電流が流れ、ホールドコンデンサ１４０の電圧が第２電圧まで降下する。こうしてリセットが完了する。
【００８９】
ピークホールド回路２１００は、ｐＭＯＳ１３０が、ホールド用のスイッチング素子とリセット用のスイッチング素子を兼ねている。即ち、ピークホールド回路２１００は、リセット動作のための独立したスイッチング素子を必要としない。従来は、独立したリセット用のスイッチング素子がホールドコンデンサに接続していたので、リセット用のスイッチング素子を通してリーク電流が流れていた。本実施例のピークホールド回路２１００は、従来のピークホールド回路よりもホールドコンデンサに接続するスイッチング素子を一つ削減している。従ってピークホールド回路２１００は、従来のホールド回路よりもリーク電流を低減する。ピークホールド回路２１００は、ホールド動作時のリーク電流による出力電圧の変動を従来のホールド回路よりも抑制することができる。
【実施例１２】
【００９０】
図１２に、第１２実施例のピークホールド回路２２００の回路図を示す。図１２において、図１１に示す部品と同じ部品には同じ符号を付している。ピークホールド回路２２００は、第１１実施例の回路２１００とリセット回路の構成が異なる。
【００９１】
ピークホールド回路２２００のリセット回路２２４０は、２つのｐＭＯＳ２２４４、２２４６、及びインバータ２２４２で構成される。リセット用第１ｐＭＯＳ２２４４の２つの主電極（ソースとドレイン）のいずれか一方はグランド端子に接続しており、他方はｐＭＯＳ１３０のバックゲートＢＧに接続している。リセット用第１ｐＭＯＳ２２４４のゲートＧはインバータ２２４２を介してリセット信号端子１０４に接続している。リセット用第２ｐＭＯＳ２２４６の２つの主電極（ソースとドレイン）のいずれか一方はｐＭＯＳ１３０のバックゲートＢＧに接続しており、他方はバッファアンプ１５０の出力端（オペアンプ１５２の出力端１５２ｃ）に接続している。リセット用第２ｐＭＯＳ２２４６のゲートはリセット信号端子１０４に接続している。図示を省略しているがリセット回路のｐＭＯＳ２２４４と２２４６のバックゲートはグランド端子に接続している。
【００９２】
リセット信号端子１０４には、リセット時にＨＩＧＨ電位となり、リセット時以外はＬＯＷ電位のリセット信号が供給される。リセット回路２２４０は、ホールド動作の間、ｐＭＯＳ１３０のバックゲート電圧をバッファアンプ１５０の出力電圧（第１電圧）に保持する。ここで、バッファアンプ１５０の出力電圧は常に入力電圧以上である。リセット回路２２４０は、リセット時にｐＭＯＳ１３０のバックゲート電圧をグランド電圧（第２電圧）に切り替える。ここでグランド電圧は、入力信号の予定最低電圧よりも低い。ピークホールド回路２２００のリセット回路２２４０も、第１１実施例におけるリセット回路２１４０と同じ効果を奏する。
【実施例１３】
【００９３】
図１３に、第１３実施例のピークホールド回路２３００の回路図を示す。図１３において、図１１に示す部品と同じ部品には同じ符号を付している。ピークホールド回路２３００は、オペアンプ１１０とｐＭＯＳ１３０の間に、スイッチ回路２３５０を備えている。スイッチ回路２３５０は、ｐＭＯＳトランジスタ２３５２で構成されている。なお図示を省略しているが、ｐＭＯＳトランジスタ２３５２の主電極とバックゲートの間にも寄生ダイオードは存在する。ｐＭＯＳトランジスタ２３５２の２つの主電極（ソースとドレイン）のいずれか一方はオペアンプ１１０の出力端１１０ｃに接続しており、他方はｐＭＯＳ１３０のソースＳに接続している。ｐＭＯＳトランジスタ２３５２のゲートはリセット信号端子１０４に接続している。図示を省略しているが、ｐＭＯＳトランジスタ２３５２のバックゲートはグランド端子に接続している。
【００９４】
リセット回路２３４０は、インバータ２３４２で構成されている。インバータ２３４２の入力端はリセット信号端子１０４に接続しており、出力端はｐＭＯＳ１３０のバックゲートＢＧに接続している。リセット回路２３４０の動作は、第１１実施例のリセット回路２１４０と同じである。
【００９５】
スイッチ回路２３５０は、リセット回路２３４０と同期して動作する。スイッチ回路２３５０は、リセット回路２３４０がｐＭＯＳ１３０のバックゲート電圧を第１電圧から第２電圧（グランド電圧）に切り替えるときに、オペアンプ１１０の出力端１１０ｃとｐＭＯＳ１３０のソースＳの間を遮断する。スイッチ回路２３５０は、リセット動作時以外は、オペアンプ１１０とｐＭＯＳ１３０の間を導通する。
【００９６】
スイッチ回路２３５０を有さない第１１実施例のピークホールド回路２１００では、ｐＭＯＳ１３０のバックゲート電圧が低いと寄生ダイオード１３３を通してソースＳからバックゲートＢＧへ電流が流れる。他方、ピークホールド回路２３００は、リセット時にオペアンプ１１０とｐＭＯＳ１３０の間を遮断するので、ソースＳからバックゲートＢＧへ電流が流れることを阻止することができる。
【実施例１４】
【００９７】
第１４実施例のホールド回路は、入力電圧のボトム値を保持するボトムホールド回路２４００である。図１４に、ボトムホールド回路２４００の回路図を示す。ボトムホールド回路２４００は、ホールド用ＭＯＳトランジスタとしてｎＭＯＳトランジスタ２３０を用いる。以下では、ホールド用ＭＯＳトランジスタ２３０を単純にｎＭＯＳ２３０と称する。本実施例のｎＭＯＳ２３０は、図２に示した第２実施例のｎＭＯＳ２３０と同じである。ただし、図１４では、ｎＭＯＳ２３０のソースＳ（第２主電極）とバックゲートＢＧの間の寄生ダイオード２３３も図示している。
【００９８】
ボトムホールド回路２４００では、ホールドコンデンサ１４０の一端が電源電圧ＶＤＤに保持されている。オペアンプ１１０とバッファアンプ１５０については前述の実施例と同じであるので説明を省略する。
【００９９】
リセット回路２４４０は、２つのｎＭＯＳトランジスタ２４４４、２４４６、及び、インバータ２４４２で構成されている。リセット回路２４４０は、ホールド動作時は、ｎＭＯＳ２３０のバックゲート電圧をグランド電圧に保持する。ここで、グランド電圧は、入力信号の予定最低電圧より低い。本実施例では、グランド電圧が第１電圧に相当する。リセット回路２４４０は、リセット信号に応答して、ｎＭＯＳ２３０のバックゲート電圧を第１電圧から電源電圧ＶＤＤへ切り替える。電源電圧ＶＤＤは、入力信号の予定最高電圧よりも高い。本実施例においては、電源電圧が第２電圧に相当する。
【０１００】
ｎＭＯＳ２３０のドレインＤは、ホールドコンデンサ１４０の一端Ｐに接続しているとともに、ゲートＧに接続している。ゲートＧとドレインＤが接続されているｎＭＯＳ２３０は、ソース電圧がドレイン電圧（ゲート電圧に等しい）より低い場合にドレインＤからソースＳへ向けて電流を通す。ｎＭＯＳ２３０は、ソース電圧がドレイン電圧よりも高い場合には主電極間を遮断する。即ち、ゲートＧがドレインＤに接続しているｎＭＯＳ２３０は、ドレインＤからソースＳへ向けて電流を通すがソースＳからドレインＤへは電流を通さないダイオードとして機能する。
【０１０１】
ボトムホールド回路２４００の動作を説明する。ホールド動作時は、ｎＭＯＳ２３０のバックゲート電圧は、入力信号の予定最低電圧よりも低いグランド電圧（第１電圧）に保持される。このとき、ｎＭＯＳ２３０はダイオードとして機能し、入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも低い場合にｎＭＯＳ２３０のドレインＤからソースＳへ電流が流れる。入力電圧Ｖｉｎがホールドコンデンサ１４０の電圧よりも高い場合にはソースＳとドレインＤの間は実質的に遮断される。なお、ホールドコンデンサ１４０の電圧はボトムホールド回路２４００の出力電圧Ｖｏｕｔに等しい。従って、ボトムホールド回路２４００は、入力電圧のボトムを保持して出力する。
【０１０２】
リセット回路２４４０の機能を説明する。ボトムホールド回路２４００をリセットする場合、リセット回路２４４０が、ｎＭＯＳ２３０のバックゲート電圧を第１電圧から電源電圧ＶＤＤ（第２電圧）へ切り替える。ここで、第２電圧は、入力信号の予定最高電圧よりも高い。他方、ホールドコンデンサ１４０の電圧（ホールドコンデンサ１４０の一端Ｐの電圧）は入力信号の予定最大電圧以下である。従って、リセット時は、ｎＭＯＳ２３０のバックゲート電圧がドレイン電圧よりも高くなる。そうすると、寄生ダイオード２３２を通してバックゲートＢＧからドレインＤへ向けて電流が流れ、ホールドコンデンサ１４０の電圧が第２電圧まで上昇する。こうしてリセット動作が完了する。
【０１０３】
ボトムホールド回路２４００においても、ｎＭＯＳ２３０が、ホールド動作用のスイッチング素子とリセット動作のためのスイッチング素子を兼ねる。ボトムホールド回路２４００は、リセット動作のための独立したスイッチング素子をホールドコンデンサ１４０に接続することを要しない。ボトムホールド回路２４００は、従来のボトムホールド回路よりもホールドコンデンサに接続するスイッチング素子を一つ削減している。従ってボトムホールド回路２４００は、従来のホールド回路よりもリーク電流を低減する。ボトムホールド回路２４００は、ホールド動作時のリーク電流による出力電圧の変動を従来のホールド回路よりも抑制することができる。
【０１０４】
上記第１１から第１４実施例の変形例の幾つかを説明する。実施例では、ホールドコンデンサの一端は一定のグランド電圧、或いは、一定の電源電圧に保持されている。ホールドコンデンサの一端は、グランド電圧や電源電圧でなくとも、一定の電圧に保持されていればよい。別言すると、ホールドコンデンサの一端は予め決められた一定の電位に保持されていればよい。また、例えば、第１３実施例のスイッチ回路２３５０を第１４実施例のボトムホールド回路に適用してもよい。
【０１０５】
実施例に示したホールド回路のリセットに関する利点を以下にまとめる。従来、ピークホールド回路、或いはボトムホールド回路では、ホールドコンデンサの電荷をリセットするためのスイッチング素子をホールドコンデンサに接続していた。リセット用のスイッチング素子を通じてリーク電流が流れるため、ホールドコンデンサの電圧、即ち、ホールド時のホールド回路の出力電圧が変動してしまう。リセット回路を有する実施例のホールド回路は、リセットのための独立したスイッチング素子を要さないので、リーク電流を低減することができ、ホールド時の出力電圧の経時的変化を抑制することができる。
【０１０６】
リセット回路に注目すると、本明細書が開示する新規な技術は、入力電圧のピーク値をホールドするホールド回路に具現化することができる。ホールド回路は、ホールドコンデンサ、オペアンプ、ホールド用ＭＯＳトランジスタ、及びリセット回路を備える。ホールドコンデンサの一端は一定の電圧に保持されている。典型的には、ホールドコンデンサの一端はグランド電圧に保持されていればよい。オペアンプの非反転入力端には入力電圧が印加され、反転入力端にはホールドコンデンサの他端の電圧が印加される。ホールド用ＭＯＳトランジスタの２つの主電極（ソースとドレイン）の一方はオペアンプの出力端に接続しており、他方がホールドコンデンサの他端とゲートに接続している。リセット回路は、外部から与えられるリセット信号に応答して、ホールド用ＭＯＳトランジスタのバックゲート電圧を第１電圧から第２電圧へ切り替える。別言すれば、リセット回路は、リセット時にバックゲート電圧を第１電圧から第２電圧へ切り替える。ここで、第１電圧は、入力信号の電圧（入力電圧）より高く、第２電圧は入力信号の予定最低電圧より低い。このホールド回路は、オペアンプとホールドコンデンサの間の電流を一方向にのみ流すためのスイッチング素子として、ダイオードではなくＭＯＳトランジスタを用いる。
【０１０７】
本明細書が開示する新規なホールド回路のリセット回路は、ＭＯＳトランジスタがその構造上不可避的に形成してしまう寄生ダイオードの特性を利用してホールドコンデンサにチャージされた電荷を逃がす。ｐＭＯＳトランジスタの場合、主電極からバックゲートへ電流が流れることを許容する寄生ダイオードが存在する。リセット回路は、外部から供給されるリセット信号に応答して、ホールド用ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）のバッゲート電圧を入力信号の予定最低電圧より低い第２電圧に切り替える。そうすると、バックゲート電圧が主電極の電圧よりも低くなる。このとき、寄生ダイオードの効果によりホールドコンデンサからバックゲートへ向かって電流が流れる。その結果、ホールドコンデンサの電圧が第２電圧まで降下してリセットが完了する。
【０１０８】
本明細書が開示するリセット回路に関する新規な技術は、ボトムホールド回路に適用することもできる。ボトムホールド回路の場合、ホールドコンデンサの一端は一定の電圧に保持されている。典型的にはホールドコンデンサの一端は電源電圧に保持されればよい。またボトムホールド回路の場合、オペアンプ出力端とホールドコンデンサの間に嵌挿するホールド用ＭＯＳトランジスタとしてｎＭＯＳトランジスタを用いる。ホールド用ＭＯＳトランジスタの２つの主電極の一方はオペアンプの出力端に接続しており、他方はホールドコンデンサ他端とゲートに接続している。リセット回路は、ホールド回路動作時にはホールド用ＭＯＳトランジスタのバックゲート電圧を入力電圧より低い第１電圧に保持する。第１電圧は、典型的にはグランド電圧でよい。リセット回路は、外部から供給されるリセット信号に応答して、バックゲート電圧を第１電圧から第２電圧に切り替える。ここで、第２電圧は、入力信号の予定最高電圧より高い。リセット回路は、外部から供給されるリセット信号に応答して、ホールド用ＭＯＳトランジスタのバックゲート電圧を入力信号の予定最高電圧より高い第２電圧に切り替える。別言すれば、リセット回路は、リセット時にホールド用ＭＯＳトランジスタのバックゲート電圧を第１電圧から第２電圧に切り替える。
【０１０９】
ホールド動作時、即ち、リセット回路がバックゲート電圧を入力電圧より低い第１電圧に保持している場合、ｎＭＯＳトランジスタは、ホールドコンデンサからオペアンプの出力端へ向けて電流を通すが、逆には電流を通さないダイオードとして機能する。即ち、オペアンプの出力端の電圧がホールドコンデンサの電圧よりも低いとホールドコンデンサからオペアンプへ電流が流れる。オペアンプの出力端の電圧がホールドコンデンサの電圧よりも高い場合には、オペアンプとホールドコンデンサの間が実質的に遮断される。こうして、ホールドコンデンサが入力電圧のボトムを保持する。
【０１１０】
ｎＭＯＳトランジスタの場合、バックゲートからソースとドレインの夫々へ向けて電流の流れを許容する寄生ダイオードが存在する。リセット回路がｎＭＯＳトランジスタのバッゲート電圧を入力信号の予定最高電圧より高い第２電圧に切り替えると、バックゲート電圧が主電極の電圧よりも高くなる。このとき、寄生ダイオードの効果によりバックゲートからホールドコンデンサへ向かって電流が流れる。その結果、ホールドコンデンサの電圧が入力信号の予定最高電圧より高い第２電圧まで上昇してリセットが完了する。
【０１１１】
上記の通り、本明細書が開示する新規なホールド回路では、ＭＯＳトランジスタに不可避的に付随する寄生ダイオードを利用して、オペアンプとホールドコンデンサの間の電流方向を規制するための素子とリセットのための素子をひとつのＭＯＳトランジスタが兼用する。本明細書が開示するホールド回路は、従来のホールド回路よりも、ホールドコンデンサに接続するスイッチング素子を一つ削減できるため、リーク電流を抑制し、ホールド時の出力電圧の経時的変動を抑制することができる。
【０１１２】
上記のホールド回路は、リセット動作時に、オペアンプとバックゲートの間でも電流が流れる。そこで本明細書が開示する新規なホールド回路はさらに、リセット回路の切替動作と同期してオペアンプの出力端とホールド用ＭＯＳトランジスタの間を遮断するスイッチ回路を備えていることが好ましい。スイッチ回路を設けることによって、リセット時にオペアンプとバックゲート間に電流が流れることを防止できる。
【０１１３】
以上、本発明の実施形態について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また本明細書または図面に例示した技術は複数の目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【符号の説明】
【０１１４】
１００、３００、４００、５００、６００、７００、９００、２１００、２２００、２３００：ピークホールド回路
１０２：入力端子
１０４：リセット端子
１０６：出力端
１１０：オペアンプ
１２０、２２０、３２０、４２０、５２０、６２０、７２０、８２０、９２０、１０２０：電圧調整回路
１２２：第２ｐＭＯＳトランジスタ
１２４：第３ｐＭＯＳトランジスタ
１３０：第１ｐＭＯＳトランジスタ
１４０：ホールドコンデンサ
１５０：バッファアンプ
１５２：オペアンプ
１６０、２６０：リセット回路
１６４、２６２：リセット用ｎＭＯＳトランジスタ
１６２、２６４：リセット用ｐＭＯＳトランジスタ
２００、８００、１０００、２４００：ボトムホールド回路
２２２：第２ｎＭＯＳトランジスタ
２２４：第３ｎＭＯＳトランジスタ
２３０：第１ｎＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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