(57)【要約】【課題】  通信時間を増大させることなく、予め仕様で決められているスレーブアドレスの数の制限を越えて、スレーブデバイスを接続することができるバス制御システムを提供する。【解決手段】    マスタデバイスから送信される、データ送受信の対象となるスレーブデバイスの論理アドレスを、スレーブバスのバス番号とスレーブデバイスの実アドレスに変換して、全てのスレーブバスに対し、マスタデバイスからの論理アドレスの送信と同時に実アドレスデータを送信する。その後、スレーブバスのバス番号により特定される、データ送受信の対象となるスレーブデバイスが接続されたスレーブバスに対してのみ、マスタバスとの接続を維持し、データ送受信対象でないスレーブデバイスが接続されたスレーブバス上には、通信終了を示す信号を送信してデータの送受信を終了させる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
少なくとも１つのマスタデバイスと複数のスレーブデバイスとの通信を制御するバス制御システムであって、
少なくとも１つの前記スレーブデバイスが接続される複数本のスレーブバスと、
少なくとも１つの前記マスタデバイスが接続されるマスタバスと、
前記マスタデバイスから送信される第１のアドレスから、前記複数本のスレーブバスのうち制御対象の前記スレーブデバイスと接続するスレーブバスを特定する第２のアドレスをデコードするとともに、前記第１のアドレスを制御対象の前記スレーブデバイスを特定する第３のアドレスに変換して、前記マスタデバイスからの前記第１のアドレスの送信と同時に全ての前記スレーブバスに前記第３のアドレスを送信するデコード回路と、
前記第２のアドレスに従い、前記マスタバスと前記スレーブバスとの接続を制御する制御回路と、を備え、
前記マスタバスと前記スレーブバスとの接続をオンまたはオフするスイッチを、前記スレーブバス毎に備え、
所定のビット幅の上位ビットにおいて、前記第３のアドレスのビット列が全てのスレーブデバイスに対して固定のアドレス値を有しており、
前記デコード回路は、
マスタデバイスが前記第１のアドレスの前記上位ビットを送信する間、前記複数本のスレーブバス全てに、前記第３のアドレスの前記上位ビットとして前記固定のアドレス値を送信し、
前記制御回路は、前記デコード回路が前記第３のアドレスを送信後、前記第２のアドレスにより特定される前記スレーブバスに対してのみ、前記マスタバスとの接続を維持するとともに、前記第２のアドレスにより特定されない全ての前記スレーブバスに対して、前記スレーブデバイスとの通信の終了を示す信号を送信する制御を行うことで、
前記第３のアドレスによって特定される前記スレーブデバイスが前記マスタデバイスと通信を行うことを特徴とするバス制御システム。
【請求項２】
前記スレーブバス毎に、当該スレーブバスと接続する全ての前記スレーブデバイスと前記マスタデバイスとの通信を終了するための終了条件信号を生成し、当該スレーブバスに送信する終了条件発生回路を、更に備え、
前記制御回路は、
前記デコード回路が前記第３のアドレスを送信後、前記第２のアドレスにより特定されない前記スレーブバスに対応する前記終了条件発生回路の夫々に、前記終了条件信号を送信させることを特徴とする請求項１に記載のバス制御システム。
【請求項３】
前記第１アドレスの前記上位ビットと、前記第２アドレスとの対応関係が記述されている、アドレスデコードテーブルを、更に有し、
前記デコード回路は、前記アドレスデコードテーブルを参照して、前記マスタデバイスから送信される前記第１のアドレスの前記上位ビットをデコードし、前記第２アドレスを生成することを特徴とする請求項１又は２に記載のバス制御システム。
【請求項４】
少なくとも１つのマスタデバイスと複数のスレーブデバイスとの通信を制御するバス制御方法であって、
複数本のスレーブバスに、夫々、少なくとも１つの前記スレーブデバイスが接続され、
少なくとも１つの前記マスタデバイスがマスタバスに接続され、
前記マスタデバイスから送信される第１のアドレスから、前記複数本のスレーブバスのうち制御対象の前記スレーブデバイスと接続するスレーブバスを特定する第２のアドレスをデコードするとともに、前記第１のアドレスを制御対象の前記スレーブデバイスを特定する第３のアドレスに変換するステップと、
前記マスタデバイスからの前記第１のアドレスの送信と同時に、前記第３のアドレスを全ての前記スレーブバスに送信するステップと、
前記第２のアドレスにより特定される前記スレーブバスに対してのみ、前記マスタバスとの接続を維持するとともに、前記第２のアドレスにより特定されない全ての前記スレーブバスに対して、前記スレーブデバイスとの通信の終了を示す信号を送信する制御を行うステップと、を有し、
所定のビット幅の上位ビットにおいて、前記第３のアドレスのビット列が全てのスレーブデバイスに対して固定のアドレス値を有しており、
前記第３のアドレスを送信するステップにおいて、マスタデバイスが前記第１のアドレスの前記上位ビットを送信する間、前記複数本のスレーブバス全てに、前記第３のアドレスの前記上位ビットとして前記固定のアドレス値を送信する制御を行うことで、前記第３のアドレスによって特定される前記スレーブデバイスが前記マスタデバイスと通信を行うことを特徴とするバス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バス制御システム及びバス制御方法に関し、特に１つのマスタデバイスと接続可能なスレーブデバイスの数の制限をなくしたバス制御システム及びバス制御方法に関する。
【背景技術】
【０００２】
近年、デバイス間の情報伝達を行うためのインターフェイスとしてＩ２Ｃ（Ｉｎｔｅｒ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）バスが知られている。通常、1本のＩ２Ｃバスには、制御を行うマスタデバイスと複数のスレーブデバイスが接続される。
【０００３】
しかし、一般的なスレーブデバイスの仕様では選択可能なスレーブアドレスの数に制限があり、その数以上の同種のスレーブデバイスを同一のバス上に接続することができない。一方、制御システムの規模の拡大に伴い、スレーブアドレスの数の制限を越えて、スレーブデバイスを接続することが求められている。
【０００４】
そこで、スレーブアドレスの制限を越えるスレーブデバイスを接続する技術として、例えば、特許文献１に開示されているような構成がある。図５は特許文献１に記載のバス制御システムを説明するための機能ブロック図である。
【０００５】
図５において、バス制御システム５００はマスタデバイス５０１、４本のスレーブバス５１９〜５２２、８つのスレーブデバイス５１０〜５１７、バス切り替えシステム５３０を有してなり、バス切り替えシステム５３０は、アドレスデコードテーブル５０２、Ｉ２Ｃバスアドレスデコーダ５０３、スイッチ制御回路５０４、バス切り替えスイッチ５０６〜５０９から構成されている。
【０００６】
アドレスデコードテーブル５０２にはマスタデバイス５０１から送信される論理アドレスを実アドレスに変換するテーブル、および実アドレス（物理アドレス）に対応したバス番号が記述されている。例えば、マスタデバイス５０１からスレーブデバイス５１０に対してデータ転送を行う場合には、バス切り替えシステム５３０は、マスタデバイス５０１からマスタバス５１８上に送信された、データの送受信の対象となるスレーブデバイス５１０の論理アドレスを、アドレスデコードテーブル５０２を参照して実アドレスとバス番号にデコードし、当該デコードされたバス番号に基づき、スレーブデバイス５１０が接続されたスレーブバス５１９とマスタバス５１８とが接続されるように、スイッチ５０６〜５０９の制御を行う。更に、バス切り替えシステム５３０は、当該デコードされた実アドレスを、スレーブバス５１９上に送信し、当該実アドレスにより特定されるスレーブデバイス５１０に対しデータの送受信を行うという動作を実行する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−１６５４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
図５に示される構成では、マスタデバイス５０１からスレーブデバイス５１０に対してデータ転送を行う場合、マスタデバイス５０１がスレーブデバイス５１０に対してデータを送受信する前に、スレーブデバイス５１０の論理アドレスからバス番号をデコードして、マスタデバイスが接続されているマスタバスとデータ送受信対象のスレーブデバイスが接続されているスレーブバスが接続されるようにスイッチを制御する必要がある。
【０００９】
その結果、マスタデバイスがスレーブデバイスに対してデータの送受信を行う時間に加え、論理アドレスをデコードしてスイッチを制御する時間が更に必要になり、全体の通信時間が増大するという問題点があった。
【００１０】
本発明は、上記の問題点に鑑みてなされたものであり、通信時間を増大させることなく、予め仕様で決められているスレーブアドレスの数の制限を越えて、スレーブデバイスを接続することができるバス制御システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明に係るバス制御システムは、少なくとも１つのマスタデバイスと複数のスレーブデバイスとの通信を制御するバス制御システムであって、少なくとも１つの前記スレーブデバイスが接続される複数本のスレーブバスと、少なくとも１つの前記マスタデバイスが接続されるマスタバスと、前記マスタデバイスから送信される第１のアドレスから、前記複数本のスレーブバスのうち制御対象の前記スレーブデバイスと接続するスレーブバスを特定する第２のアドレスをデコードするとともに、前記第１のアドレスを制御対象の前記スレーブデバイスを特定する第３のアドレスに変換して、前記マスタデバイスからの前記第１のアドレスの送信と同時に全ての前記スレーブバスに前記第３のアドレスを送信するデコード回路と、前記第２のアドレスに従い、前記マスタバスと前記スレーブバスとの接続を制御する制御回路と、を備え、前記マスタバスと前記スレーブバスとの接続をオンまたはオフするスイッチを、前記スレーブバス毎に備え、所定のビット幅の上位ビットにおいて、前記第３のアドレスのビット列が全てのスレーブデバイスに対して固定のアドレス値を有しており、前記デコード回路は、マスタデバイスが前記第１のアドレスの前記上位ビットを送信する間、前記複数本のスレーブバス全てに、前記第３のアドレスの前記上位ビットとして前記固定のアドレス値を送信し、前記制御回路は、前記デコード回路が前記第３のアドレスを送信後、前記第２のアドレスにより特定される前記スレーブバスに対してのみ、前記マスタバスとの接続を維持するとともに、前記第２のアドレスにより特定されない全ての前記スレーブバスに対して、前記スレーブデバイスとの通信の終了を示す信号を送信する制御を行うことで、前記第３のアドレスによって特定される前記スレーブデバイスが前記マスタデバイスと通信を行うことを第１の特徴とする。
【００１２】
尚、ここで第１のアドレス、或いは第３のアドレスの上位ビットとは、当該第１或いは第３のアドレスのビット列のうち、マスタバス、或いはスレーブバス上に先に送信される所定のビット幅のビット列を指している。
【００１３】
更に、本発明に係るバス制御システムは、上記第１の特徴に加えて、前記スレーブバス毎に、当該スレーブバスと接続する全ての前記スレーブデバイスと前記マスタデバイスとの通信を終了するための終了条件信号を生成し、当該スレーブバスに送信する終了条件発生回路を、更に備え、前記制御回路は、前記複数本のスレーブバス全てに、前記第３のアドレスを送信する制御を行った後、前記第２のアドレスにより特定されない前記スレーブバスに対応する前記終了条件発生回路の夫々に、前記終了条件信号を送信させることを第２の特徴とする。
【００１４】
更に、本発明に係るバス制御システムは、上記第１又は第２の特徴に加えて、前記第１アドレスの前記上位ビットと、前記第２アドレスとの対応関係が記述されている、アドレスデコードテーブルを、更に有し、前記デコード回路は、前記アドレスデコードテーブルを参照して、前記マスタデバイスから送信される前記第１のアドレスの前記上位ビットをデコードし、前記第２アドレスを生成することを第３の特徴とする。
【００１５】
上記目的を達成するための本発明に係るバス制御方法は、少なくとも１つのマスタデバイスと複数のスレーブデバイスとの通信を制御するバス制御方法であって、複数本のスレーブバスに、夫々、少なくとも１つの前記スレーブデバイスが接続され、少なくとも１つの前記マスタデバイスがマスタバスに接続され、前記マスタデバイスから送信される第１のアドレスから、前記複数本のスレーブバスのうち制御対象の前記スレーブデバイスと接続するスレーブバスを特定する第２のアドレスをデコードするとともに、前記第１のアドレスを制御対象の前記スレーブデバイスを特定する第３のアドレスに変換するステップと、前記マスタデバイスからの前記第１のアドレスの送信と同時に、前記第３のアドレスを全ての前記スレーブバスに送信するステップと、前記第２のアドレスにより特定される前記スレーブバスに対してのみ、前記マスタバスとの接続を維持するとともに、前記第２のアドレスにより特定されない全ての前記スレーブバスに対して、前記スレーブデバイスとの通信の終了を示す信号を送信する制御を行うステップと、を有し、所定のビット幅の上位ビットにおいて、前記第３のアドレスのビット列が全てのスレーブデバイスに対して固定のアドレス値を有しており、前記第３のアドレスを送信するステップにおいて、マスタデバイスが前記第１のアドレスの前記上位ビットを送信する間、前記複数本のスレーブバス全てに、前記第３のアドレスの前記上位ビットとして前記固定のアドレス値を送信する制御を行うことで、前記第３のアドレスによって特定される前記スレーブデバイスが前記マスタデバイスと通信を行うことを特徴とする。
【発明の効果】
【００１６】
本発明に依れば、マスタデバイスから送信される、データ送受信の対象となるスレーブデバイスの論理アドレス（第１のアドレス）を、スレーブバスを特定するためのバス番号（第２のアドレス）とスレーブデバイスの実アドレス（第３のアドレス）に変換して、マスタデバイスからの論理アドレスデータの送信と同時に、全てのスレーブバスに対して実アドレスデータを送信する。
【００１７】
ここで、スレーブデバイスの実アドレスは、全てのスレーブデバイスに対し、所定のビット幅の上位ビットを共通に設定されており、マスタデバイスから論理アドレスの上位ビットが送信されている間、実アドレスの上位ビットとして共通のアドレスを全てのスレーブバスに対し送信する。一方、論理アドレスの上位ビットにはスレーブバスのバス番号の情報が埋め込まれており、マスタデバイスから論理アドレスの下位ビットが送信され、全てのスレーブバスに対して実アドレスの下位ビットが送信されている間に、論理アドレスの上位ビットからスレーブバスのバス番号をデコードする。
【００１８】
その後、スレーブバスのバス番号により特定される、データ送受信の対象となるスレーブデバイスが接続されたスレーブバスに対してのみ、マスタバスとの接続が維持されるように制御を行い、更にデータ送受信対象でないスレーブデバイスが接続されたスレーブバス上には、通信終了を示す信号を送信してデータの送受信を終了することにより、対象となるスレーブデバイスのみとデータの送受信を行うことが可能となる。
【００１９】
本発明のバス制御システムでは、論理アドレスから実アドレスの生成を、簡単なアドレス変換により行うため、マスタバス上の論理アドレスの送信と同時に、全てのスレーブバス上に実アドレスを送信することが可能であり、論理アドレスをデコードしてスレーブバスを切り替えるまでの間、データの送受信を停止させる必要がなく、通信時間を増大させずにデータ送受信を行うことが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明に係るバス制御システムの構成を示す図。
【図２】論理アドレスと、スレーブデバイスの実アドレス、及び当該スレーブデバイスと接続するスレーブバスのバス番号との対応関係の一例を示す図。
【図３】本発明で用いるアドレスデコードテーブルの一例を示す図。
【図４】本発明を用いて、マスタデバイスとスレーブデバイス間でデータの送受信を行う場合のタイミングチャート。
【図５】従来技術に係るバス制御システムの構成を示す図。
【発明を実施するための形態】
【００２１】
〈第１実施形態〉
以下において、本発明の一実施形態に係るバス制御システム（以降、適宜「本発明システム１００」と称す）、及び、バス制御方法（以降、適宜「本発明方法」と称す）につき、図面を参照して説明する。
【００２２】
図１に本発明システム１００の構成図を示す。本発明システム１００は、マスタデバイス１０１、マスタバス１１８、複数本（ここでは、４本）のスレーブバス１１９〜１２２、複数（ここでは、８つ）のスレーブデバイス１１０〜１１７、及び、バス切り替えシステム１３０より構成される。尚、図１では、４本のスレーブバス１１９〜１２２の夫々につき、２つのスレーブデバイスが接続されている。
【００２３】
バス切り替えシステム１３０は、アドレスデコードテーブル１０２、アドレスデコード回路１０３、スイッチ制御部１０４と終了条件制御部１０５からなる制御回路、スイッチ１０６〜１０９、及び、終了条件発生回路１２３〜１２６から構成され、マスタデバイス１０１と複数のスレーブデバイス間の通信を制御する。ここで、アドレスデコード回路１０３は、マスタデバイスからマスタバスを介して送信されるスレーブデバイスの論理アドレスを、スレーブデバイスの実アドレスに変換するとともに、アドレスデコードテーブル１０２に基づき、スレーブバスのバス番号を生成する機能を有している。アドレスデコード回路１０３は、アドレス変換後の実アドレスを全てのスレーブバスに対して、スレーブバス上に設けられたスイッチ１０６〜１０９を介して送信するように制御される。
【００２４】
本発明を適用可能な、論理アドレスと、スレーブデバイスの実アドレス、及び、当該スレーブデバイスと接続するスレーブバス１１９〜１２２の何れかを特定するためのバス番号との対応関係の一例を図２に示す。図２に示されているように、７ビットのアドレスデータのうち、実アドレスの上位４ビットは論理アドレス及びスレーブバスのバス番号に拘らず固定であるのに対し、論理アドレスの上位４ビットはスレーブバスのバス番号に応じて異なっている。言い換えると、論理アドレスの上位４ビットにスレーブバスのバス番号の情報がエンコードされている。一方、実アドレスの下位３ビットは、対応する論理アドレスの下位３ビットと完全に一致している。
【００２５】
この場合、アドレスデコード回路１０３は、マスタバスに論理アドレスの上位４ビットが送信されているときは、全てのスレーブバスに所定の固定アドレス（ここでは、“０１０１”）を送信し、マスタバスに論理アドレスの下位３ビットが送信されているときは、当該論理アドレスの下位３ビットをそのまま、全てのスレーブバスに対して、実アドレスの下位３ビットとして送信する。更に、アドレスデコード回路１０３は、論理アドレスの下位３ビットを送信している間に、アドレスデコードテーブル１０２を参照して、論理アドレスの上位４ビットから、スレーブバスのバス番号をデコードする。
【００２６】
本発明システム１００で用いられるアドレスデコードテーブル１０２の一例を図３に示す。アドレスデコードテーブル１０２には、スレーブデバイス１１０〜１１７の夫々につき、その論理アドレスの上位４ビットと、当該スレーブデバイスと接続するスレーブバス１１９〜１２２の何れかを特定するためのバス番号との対応関係が記述されている。本発明では、スレーブデバイスの実アドレスは、アドレスデコードテーブルを用いることなく、論理アドレスの簡単なアドレス変換により求めるので、論理アドレスの送信と同時に実アドレスを送信することが可能になる。
【００２７】
スイッチ制御部１０４は、スレーブバス１１９〜１２２毎に１つずつ設けられるスイッチ１０６〜１０９のオン及びオフを制御し、マスタバス１１８とスレーブバス１１９〜１２２との接続を個別に制御する。具体的には、スイッチ制御部１０４は、アドレスデコード回路１０３が実アドレスを送信する際、全てのスレーブバスに対して実アドレスが送信されるように、全てのスイッチをオンにし、その後、アドレスデコード回路１０３からスレーブバスのバス番号を受け取ると、当該バス番号により特定されるスレーブバスに設けられたスイッチのみをオンし、他のスイッチをオフして、当該バス番号により特定されるスレーブバスに対してのみ、マスタバスとの接続を維持する。
【００２８】
終了条件制御部１０５は、スレーブバス１１９〜１２２の夫々に対し、スレーブデバイスとの通信の終了を示す信号の送信を個別に制御することで、当該スレーブバスに接続する全てのスレーブデバイスとマスタデバイスとの通信を終了させる。具体的には、終了条件制御部１０５は、スレーブバス１１９〜１２２毎に１つずつ設けられる終了条件発生回路１２３〜１２６に対し、終了条件発生のためのトリガ信号を個別に送信することで、当該終了条件発生回路が接続するスレーブバスを介したスレーブデバイスとマスタデバイスとの通信を終了させる。
【００２９】
より具体的には、終了条件制御部１０５は、アドレスデコード回路１０３からスレーブバスのバス番号を受け取ると、当該バス番号により特定されるスレーブバスを除く全てのスレーブバスと接続する終了条件発生回路に対して、終了条件発生のためのトリガ信号を送信する。終了条件発生回路１２３〜１２６の夫々は、当該トリガ信号を受け取ると、自身が接続するスレーブバスに対して終了条件を送信し、当該スレーブバスを介したスレーブデバイスとマスタデバイスとの通信を終了させる。
【００３０】
ここで、本発明システム１００の動作、及び、本発明方法につき、Ｉ２Ｃバスインタフェースに基づいて、マスタデバイス１０１からスレーブデバイス１１０に対してデータの送受信を行う場合を例として説明する。図４はマスタデバイス１０１からスレーブデバイス１１０に対してデータの送受信を行う場合のタイミングチャートである。
【００３１】
先ず、データの送受信が何もされていない状態を初期状態として、スイッチ制御部１０４は、マスタバス１１８と４本全てのスレーブバス１１９〜１２２が接続されるように、全てのスイッチ１０６〜１０９をオンにする。
【００３２】
次に、マスタバス１１８のシリアルデータライン（ＳＤＡ）１１８ａとマスタバスのシリアルクロックライン（ＳＣＬ）１１８ｂ上に開始条件信号１４３を送信する。即ち、マスタバスのシリアルクロックライン（ＳＣＬ）１１８ｂを高レベルに維持した状態で、マスタバス１１８のシリアルデータライン（ＳＤＡ）１１８ａを高レベルから低レベルに変化させる。このとき、全てのスイッチ１０６〜１０９がオンであるので、全てのスレーブバス１１９〜１２２上にも開始条件信号１４３が送信される。
【００３３】
次に、マスタデバイス１０１からマスタバスのシリアルデータライン１１８ａ上に、開始条件信号１４３に続く７ビットとして、データ送受信の対象となるスレーブデバイス１１０を示す論理アドレス１４４（ここでは、“０１０００００”）を送信する。アドレスデコード回路１０３は、マスタデバイス１０１から送信された論理アドレスを受信すると、論理アドレス１４４を実アドレス１４５に変換し、アドレス変換後の実アドレス１４５を、全てのスレーブバス１１９〜１２２上に送信する。具体的には、例えば、論理アドレスの所定のビット幅の上位ビット（例えば、上位４ビット）を固定アドレスのビット列（ここでは、“０１０１”）で置換し、当該置換されたアドレス（“０１０１０００”）を実アドレスとしてスレーブバスに送信する。このとき、全てのスイッチ１０６〜１０９がオンであるので、全てのスレーブバス１１９〜１２２上に実アドレスが送信される。更に、アドレスデコード回路１０３は、マスタデバイスから送信された論理アドレス１４４の所定の上位ビット（“０１００”）に基づいて、アドレスデコードテーブル１０２を参照して、スレーブバス１１９のバス番号（“００”）を生成し、スイッチ制御部１０４と終了条件制御部１０５に送信する。
【００３４】
当該バス番号（“００”）を受信すると、スイッチ制御部１０４は、スレーブバス１１９と接続するスイッチ１０６をオンとし、他の全てのスイッチ１０７〜１０９をオフとするように、各スイッチ１０６〜１０９の制御を行う。この結果、スイッチ制御タイミング１４７において、マスタバス１１８とデータ送受信の対象であるスレーブバス１１９との接続のみが維持され、データ送受信の対象ではない他の全てのスレーブバス１２０〜１２２との接続は切断される。
【００３５】
一方、終了条件制御部１０５は、当該バス番号（“００”）を受信すると、データ送受信の対象ではないスレーブバス１２０〜１２２の何れかと接続する終了条件発生回路１２４〜１２６の夫々に、終了条件発生のためのトリガ信号を送信する。終了条件発生回路１２４〜１２６は、当該トリガ信号を受信すると、自身が接続するスレーブバスに終了条件信号１４８を送信し、データの送受信を終了させる。即ち、終了条件発生回路１２４〜１２６は、トリガ信号を受信すると、各スレーブバス１２０〜１２２のシリアルクロックライン（ＳＣＬ）を高レベルに維持した状態で、シリアルデータライン（ＳＤＡ）を低レベルから高レベルに変化させ、スレーブバス１２０〜１２２の何れかと接続するスレーブデバイスとのデータ送受信を終了させる。
【００３６】
これにより、スレーブバス１２０〜１２２に接続されているスレーブデバイスの夫々は、スレーブバス上に送信された実アドレスと自分のアドレスが一致していれば応答しようとするところ、終了条件信号により強制的に終了させることができる。
【００３７】
一方、データ送受信の対象であるスレーブバス１１９と接続する終了条件発生回路１２３には、当該トリガ信号は送信されず、データの送受信を継続させる。スレーブバス１１９上のスレーブデバイス１１０は、アドレスデコード回路１０３から送信された実アドレス（“０１０１０００”）に基づいて、データの送受信対象が自分であることを認識し、マスタデバイス１０１とスレーブデバイス１１０との間でデータの送受信処理を開始する。
【００３８】
その後、マスタデバイス１０１とスレーブデバイス１１０との間で、データの送受信が終了すると、マスタデバイス１０１はマスタバス１１８を介して終了条件信号を送信する。アドレスデコード回路１０３は、マスタデバイス１０１からの終了条件信号を受信すると、データの送受信が終了したと判断して、スイッチ制御部１０４にトリガ信号を送信する。即ち、スイッチ制御部１０４は、マスタバス１１８と全てのスレーブバス１１９〜１２２が接続されるように、全てのスイッチ１０６〜１０９をオンにし、初期状態に戻す制御を行う。
【００３９】
上記の本発明システム１００及び本発明方法を用いることで、論理アドレスからスレーブバスのバス番号をデコードしてデータ送受信対象のスレーブバスを切り替えるまでの間、データの送受信を停止させる必要がなく、通信時間を増大させずにデータ送受信を行うことが可能となる。
【００４０】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【産業上の利用可能性】
【００４１】
本発明は、マスタバスと複数のスレーブバスを介して通信の制御を行なうバス制御システムに利用可能であり、特にＩ２Ｃバスを介したデータ送受信において、１つのマスタデバイスと接続可能なスレーブデバイスの数の制限をなくしたバス制御システムに利用可能である。
【符号の説明】
【００４２】
１００：  本発明に係るバス制御システム
１０１、５０１：  マスタデバイス
１０２、５０２：  アドレスデコードテーブル
１０３、５０３：  アドレスデコード回路（Ｉ２Ｃバスアドレスデコーダ）
１０４：  スイッチ制御部
１０５：  終了条件制御部
１０６〜１０９、５０６〜５０９：  スイッチ
１１０〜１１７、５１０〜５１７：  スレーブデバイス
１１８、５１８：  マスタバス
１１８ａ：  マスタバス・シリアルデータライン（ＳＤＡ）
１１８ｂ：  マスタバス・シリアルクロックライン（ＳＣＬ）
１１９〜１２２、５１９〜５２２：  スレーブバス
１１９ａ，１２０ａ：  スレーブバス・シリアルデータライン（ＳＤＡ）
１１９ｂ，１２０ｂ：  スレーブバス・シリアルクロックライン（ＳＣＬ）
１２３〜１２６：  終了条件発生回路
１３０、５３０：  バス切替システム
１４３：  開始条件信号
１４４：  論理アドレス
１４５：  実アドレス
１４７：  スイッチ制御タイミング
１４８：  終了条件信号
５００：  従来技術に係るバス制御システム
５０４：  スイッチ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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