(57)【要約】【課題】閾値バラつきが小さく、特性変動の少ない半導体装置およびその製造方法を提供する。【解決手段】エピタキシャル成長法を用いた選択再成長によりゲート領域以外のＡｌＧａＮ層を厚くするリセス構造のノーマリーオフ型の窒化物半導体装置において、トラップ準位の多い、エピタキシャル成長層と選択再成長層との界面に高濃度ドープ層５またはプレーナドーピング層５２を設ける。【選択図】図１
2011009493.tif 000002
【特許請求の範囲】
【請求項１】
ゲート形成領域を含む第１の領域と、前記第１の領域を間に挟む第２の領域と、を有する基板と、
組成式ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）で表われる窒化物半導体で前記基板上に形成され、第１の禁制帯幅を有するアンドープの第１の半導体層と、
組成式ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ≦Ｙ）で表される窒化物半導体で前記第１の半導体層上に形成され、前記第１の禁制帯幅以上の第２の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第２の半導体層と、
組成式ＡｌＧａＮ層（ＡｌmＧａ１−mＮ（０≦m≦１、Ｙ≦m））で表される窒化物半導体で前記第２の半導体層上の前記第２の領域に５ｎｍ以下の厚さで形成されて前記第２の禁制帯幅以上の第３の禁制帯幅を有する第３の半導体層と、
組成式ＡｌZＧａ１−ZＮ（０≦Ｚ≦１、Ｙ≦Ｚ）で表される窒化物半導体で前記第３の半導体上に形成され、前記第２の禁制帯幅以上の第４の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第４の半導体層と、
前記第４の半導体層上に形成され、前記第４の半導体層とオーミック接合しているソース電極およびドレイン電極と、
前記第２の半導体層上の前記第１の領域に形成されるゲート電極と、
を備える半導体装置。
【請求項２】
前記第３の半導体層は、ｎ型の不純物、またはｎ型およびｐ型の不純物がドーピングされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
ゲート形成領域を含む第１の領域と、前記第１の領域を間に挟む第２の領域と、を有する基板と、
組成式ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）で表われる窒化物半導体で前記基板上に形成され、第１の禁制帯幅を有するアンドープの第１の半導体層と、
組成式ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ≦Ｙ）で表される窒化物半導体で前記第１の半導体層上に形成され、前記第１の禁制帯幅以上の第２の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第２の半導体層と、
前記第２の半導体層上の前記第２の領域にｎ型ドーパントで形成される第３の半導体層と、
組成式ＡｌZＧａ１−ZＮ（０≦Ｚ≦１、Ｙ≦Ｚ）で表される窒化物半導体を含んで前記第３の半導体上に形成され、前記第２の禁制帯幅以上の第４の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第４の半導体層と、
前記第４の半導体層上に形成され、前記第４の半導体層とオーミック接合しているソース電極およびドレイン電極と、
前記第２の半導体層上の前記第１の領域に形成されるゲート電極と、
を備える半導体装置。
【請求項４】
ゲート形成領域を含む第１の領域と、前記第１の領域を間に挟む第２の領域と、を有する基板と、
組成式ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）で表われる窒化物半導体で前記基板上に形成され、第１の禁制帯幅を有するアンドープの第１の半導体層と、
組成式ＧａＮで表される窒化物半導体で前記第１の半導体層上に形成され、前記第１の禁制帯幅以上の第２の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第２の半導体層と、
組成式ＡｌＧａＮ層（ＡｌmＧａ１−mＮ（０≦m≦１）で表される窒化物半導体で前記第２の半導体層上の前記第２の領域に５ｎｍ以下の厚さで形成されて前記第２の禁制帯幅以上の第３の禁制帯幅を有する第３の半導体層と、
前記第３の半導体層上に形成されたＧａＮ層と、前記ＧａＮ層上に形成され、組成式ＡｌZＧａ１−ZＮ（０≦Ｚ≦１）で表され、前記第２の禁制帯幅以上の第４の禁制帯幅を有し、アンドープまたはｎ型の不純物がドープされた窒化物半導体層と、を含む積層体でなる第４の半導体層と、
前記第４の半導体層上に形成され、前記第４の半導体層とオーミック接合しているソース電極およびドレイン電極と、
前記第２の半導体層上の前記第１の領域に形成されるゲート電極と、
を備える半導体装置。
【請求項５】
ゲート形成領域を含む第１の領域と、前記第１の領域を間に挟む第２の領域と、を有する基板上に、組成式ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）で表わされる窒化物半導体をアンドープでエピタキシャル成長させて第１の禁制帯幅を有する第１の半導体層を形成する工程と、
前記第１の半導体層上に、組成式ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ≦Ｙ）で表される窒化物半導体をアンドープでまたはｎ型の不純物をドープしつつエピタキシャル成長させ、前記第１の禁制帯幅以上の第２の禁制帯幅を有する第２の半導体層を形成する工程と、
フォトリソグラフィを用いたパターニングにより、前記第２の半導体層上の前記第１の領域にマスクを形成する工程と、
前記第２の半導体層上の前記第２の領域に組成式ＡｌＧａＮ層（ＡｌmＧａ１−mＮ（０≦m≦１、Ｙ≦m））で表される窒化物半導体を、不純物をドープしつつ選択的にエピタキシャル成長させて前記第２の禁制帯幅以上の第３の禁制帯幅を有し、５ｎｍ以下の厚さを有する第３の半導体層を形成する工程と、
前記第３の半導体層上に組成式ＡｌZＧａ１−ZＮ（０≦Ｚ≦１、Ｙ≦Ｚ）で表される窒化物半導体を、アンドープでまたは不純物をドープしつつ選択的にエピタキシャル成長させて前記第２の禁制帯幅以上の第４の禁制帯幅を有する第４の半導体層を形成する工程と、
前記マスクを除去した後に前記第２の半導体層上の前記第１の領域にゲート電極を形成する工程と、
前記第３の半導体層に電気的に接続するようにソース電極およびドレイン電極を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
スイッチング電源やインバータ回路などに用いられるスイッチング素子には高耐圧・低オン抵抗が求められる。スイッチング素子においては、耐圧とオン抵抗との間にトレードオフの関係がある。窒化物半導体を用いたスイッチング素子は、その優れた材料特性から、このようなトレードオフ関係を改善でき、そのため、低オン抵抗化と高耐圧化を同時に実現する可能性を有するものとして有望視されている。
【０００３】
窒化物系のスイッチング素子として一般的な構造は、ＡｌＧａＮ／ＧａＮへテロ構造を用いた電界効果トランジスタである。しかしながら、この構造では不純物ドーピングをしなくてもキャリアが生成するため、ノーマリーオフ化が困難であった。この構造でノーマリーオフ化を実現しようとする場合、ゲート電極下のＡｌＧａＮ層をエッチングにより他の部分よりも薄くするリセスゲート構造が用いられる。このような構造をとることで、ゲート直下の領域ではノーマリーオフ構造を実現し、その他の領域ではＡｌＧａＮ／ＧａＮへテロ構造に由来する低抵抗を実現することができ、結果的に低抵抗かつ高耐圧なノーマリーオフ窒化物半導体装置を実現することができる。
【０００４】
このような、リセス構造を用いたノーマリーオフ型の窒化物半導体装置では、ゲート直下のＡｌＧａＮ層の厚さに対して閾値が非常に敏感に変動するために、製造プロセス中のエッチングばらつきが閾値のばらつきに直接反映されてしまうという問題があった。
【０００５】
このような問題に対し、ゲート領域以外のＡｌＧａＮ層を、エピタキシャル成長法を用いた選択再成長により厚くすることで解決する方法が提案されている（例えば特許文献１）。
【０００６】
この解決方法によれば、ゲート直下のＡｌＧａＮ層の厚さがエピタキシャル成長により決定されるため、エッチング法によるリセス構造に比べて厚みのばらつきが少なく、その結果、閾値バラつきを抑制することができる。
【０００７】
しかしながら、選択再成長界面には結晶欠陥等のトラップ準位が数多く存在することがあり、素子の動作状態においてこれらのトラップ準位に電子やホールが束縛され、これにより素子特性の変動が引き起こされる場合がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１２４２６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、閾値バラつきが小さく、特性変動の少ない半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の態様によれば、
ゲート形成領域を含む第１の領域と、前記第１の領域を間に挟む第２の領域と、を有する基板と、組成式ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）で表われる窒化物半導体で前記基板上に形成され、第１の禁制帯幅を有するアンドープの第１の半導体層と、組成式ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ≦Ｙ）で表される窒化物半導体で前記第１の半導体層上に形成され、前記第１の禁制帯幅以上の第２の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第２の半導体層と、組成式ＡｌＧａＮ層（ＡｌmＧａ１−mＮ（０≦m≦１、Ｙ≦m））で表される窒化物半導体で前記第２の半導体層上の前記第２の領域に５ｎｍ以下の厚さで形成されて前記第２の禁制帯幅以上の第３の禁制帯幅を有する第３の半導体層と、組成式ＡｌZＧａ１−ZＮ（０≦Ｚ≦１、Ｙ≦Ｚ）で表される窒化物半導体で前記第３の半導体上に形成され、前記第２の禁制帯幅以上の第４の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第４の半導体層と、前記第４の半導体層上に形成され、前記第４の半導体層とオーミック接合しているソース電極およびドレイン電極と、前記第２の半導体層上の前記第１の領域に形成されるゲート電極と、を備える半導体装置が提供される。
【００１１】
また、本発明の第２の態様によれば、
ゲート形成領域を含む第１の領域と、前記第１の領域を間に挟む第２の領域と、を有する基板と、組成式ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）で表われる窒化物半導体で前記基板上に形成され、第１の禁制帯幅を有するアンドープの第１の半導体層と、組成式ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ≦Ｙ）で表される窒化物半導体で前記第１の半導体層上に形成され、前記第１の禁制帯幅以上の第２の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第２の半導体層と、前記第２の半導体層上の前記第２の領域にｎ型ドーパントで形成される第３の半導体層と、組成式ＡｌZＧａ１−ZＮ（０≦Ｚ≦１、Ｙ≦Ｚ）で表される窒化物半導体を含んで前記第３の半導体上に形成され、前記第２の禁制帯幅以上の第４の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第４の半導体層と、前記第４の半導体層上に形成され、前記第４の半導体層とオーミック接合しているソース電極およびドレイン電極と、前記第２の半導体層上の前記第１の領域に形成されるゲート電極と、を備える半導体装置が提供される。
【００１２】
また、本発明の第３の態様によれば、
ゲート形成領域を含む第１の領域と、前記第１の領域を間に挟む第２の領域と、を有する基板と、組成式ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）で表われる窒化物半導体で前記基板上に形成され、第１の禁制帯幅を有するアンドープの第１の半導体層と、組成式ＧａＮで表される窒化物半導体で前記第１の半導体層上に形成され、前記第１の禁制帯幅以上の第２の禁制帯幅を有する、アンドープまたはｎ型の不純物がドープされた第２の半導体層と、組成式ＡｌＧａＮ層（ＡｌmＧａ１−mＮ（０≦m≦１）で表される窒化物半導体で前記第２の半導体層上の前記第２の領域に５ｎｍ以下の厚さで形成されて前記第２の禁制帯幅以上の第３の禁制帯幅を有する第３の半導体層と、前記第３の半導体層上に形成されたＧａＮ層と、前記ＧａＮ層上に形成され、組成式ＡｌZＧａ１−ZＮ（０≦Ｚ≦１）で表され、前記第２の禁制帯幅以上の第４の禁制帯幅を有し、アンドープまたはｎ型の不純物がドープされた窒化物半導体層と、を含む積層体でなる第４の半導体層と、前記第４の半導体層上に形成され、前記第４の半導体層とオーミック接合しているソース電極およびドレイン電極と、前記第２の半導体層上の前記第１の領域に形成されるゲート電極と、を備える半導体装置が提供される。
【００１３】
さらに、本発明の第４の態様によれば、
ゲート形成領域を含む第１の領域と、前記第１の領域を間に挟む第２の領域と、を有する基板上に、組成式ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦１）で表わされる窒化物半導体をアンドープでエピタキシャル成長させて第１の禁制帯幅を有する第１の半導体層を形成する工程と、前記第１の半導体層上に、組成式ＡｌＹＧａ１−ＹＮ（０≦Ｙ≦１、Ｘ≦Ｙ）で表される窒化物半導体をアンドープでまたはｎ型の不純物をドープしつつエピタキシャル成長させ、前記第１の禁制帯幅以上の第２の禁制帯幅を有する第２の半導体層を形成する工程と、フォトリソグラフィを用いたパターニングにより、前記第２の半導体層上の前記第１の領域にマスクを形成する工程と、前記第２の半導体層上の前記第２の領域に組成式ＡｌＧａＮ層（ＡｌmＧａ１−mＮ（０≦m≦１、Ｙ≦m））で表される窒化物半導体を、不純物をドープしつつ選択的にエピタキシャル成長させて前記第２の禁制帯幅以上の第３の禁制帯幅を有し、５ｎｍ以下の厚さを有する第３の半導体層を形成する工程と、前記第３の半導体層上に組成式ＡｌZＧａ１−ZＮ（０≦Ｚ≦１、Ｙ≦Ｚ）で表される窒化物半導体を、アンドープでまたは不純物をドープしつつ選択的にエピタキシャル成長させて前記第２の禁制帯幅以上の第４の禁制帯幅を有する第４の半導体層を形成する工程と、前記マスクを除去した後に前記第２の半導体層上の前記第１の領域にゲート電極を形成する工程と、前記第３の半導体層に電気的に接続するようにソース電極およびドレイン電極を形成する工程と、を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１４】
本発明によれば、閾値バラつきが小さく、特性変動の少ない半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【００１５】
【図１】本発明に係る半導体装置の第１の実施の形態の概略構成を示す略示断面図。
【図２】図１に示す半導体装置の製造方法を概略的に説明する略示断面図。
【図３】図１に示す半導体装置の製造方法を概略的に説明する略示断面図。
【図４】本発明に係る半導体装置の第２の実施の形態の概略構成を示す略示断面図。
【図５】本発明に係る半導体装置の第３の実施の形態の概略構成を示す略示断面図。
【図６】本発明に係る半導体装置の第４の実施の形態の概略構成を示す略示断面図。
【図７】本発明に係る半導体装置の第５の実施の形態の概略構成を示す略示断面図。
【図８】本発明に係る半導体装置の第６の実施の形態の概略構成を示す略示断面図。
【発明を実施するための形態】
【００１６】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。添付図面において、同一の部分には同一の参照番号を付し、その重複説明は必要な場合に限り行う。
【００１７】
（１）第１の実施の形態
図１は、本発明に係る半導体装置の第１の実施の形態の概略構成を示す略示断面図である。
【００１８】
本実施形態の窒化物半導体装置の特徴は、ＡｌＧａＮ層４上で、ゲート形成領域を含む領域Ｒ１を間に挟む領域Ｒ２に選択再成長により形成され、ｎ型の不純物がドープされた薄いＡｌＧａＮ層５を備え、これにより、ＡｌＧａＮ層４との界面にトラップされたキャリアを再放出し易くしている点にある。以下、装置の構成から説明する。
【００１９】
図１に示す半導体装置は、リセス構造を用いたノーマリーオフ型の窒化物半導体装置であり、基板Ｓと、基板Ｓ上に形成されたバッファ層２と、アンドープＧａＮチャネル層３と、ＡｌＧａＮ層４〜６と、ゲート電極ＥＧと、ソース電極ＥＳと、ドレイン電極ＥＤとを備える。
【００２０】
基板Ｓおよびバッファ層２は、その上に結晶品質の良いＧａＮ層が形成できるものであれば、その材質は問わない。
【００２１】
アンドープＧａＮチャネル層３は、バッファ層２の上に形成され、第１の禁制帯幅を有する。アンドープＧａＮチャネル層３は、本実施形態において、例えば第１の半導体層に対応し、この点は後述する第２乃至第６の実施の形態においても同様である。
【００２２】
ＡｌＧａＮ層４は、第１の禁制帯幅と同等またはこれよりも広い第２の禁制帯幅を有し、アンドープＧａＮチャネル層３の上に、例えばＡｌ組成２５％で形成される。ＡｌＧａＮ層４は、そのままの状態ではアンドープＧａＮチャネル層３との界面で２次元電子ガス２ＤＥＧ（２  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ：２次元電子ガス）が生成されない厚さで形成される。
【００２３】
ＡｌＧａＮ層５は、ＡｌＧａＮ層４上の領域Ｒ２に、ＡｌＧａＮ層４と同一またはこれよりも広い禁制帯幅を有し、ｎ型の不純物が高濃度でドープされ、例えばＡｌ組成２５％で選択再成長により形成される。ｎ型ドーパントの濃度としては、１×１０１８cm−３以上が望ましい。ＡｌＧａＮ層５の厚さは５ｎｍ以下であることが望ましい。その理由は後述する。
【００２４】
ＡｌＧａＮ層６は、ＡｌＧａＮ層５上でＡｌＧａＮ層５と同様にＡｌＧａＮ層４と同一またはこれよりも広い禁制帯幅を有し、ｎ型の不純物がドープされて例えばＡｌ組成２５％で選択再成長法により形成される。
【００２５】
ここで、ＡｌＧａＮ層６は、アンドープＧａＮチャネル層３とＡｌＧａＮ層４との界面に２ＤＥＧを発生させるために充分な厚さ、例えば２０ｎｍで形成される。ＡｌＧａＮ層４は、本実施形態において、例えば第２の半導体層に対応する。この点は、後述する第２、第３および第６の実施の形態においても同様である。また、ＡｌＧａＮ層５は、本実施形態において第３の半導体層に対応する。この点は、後述する第４乃至第６の実施の形態においても同様である。さらに、ＡｌＧａＮ層６は、本実施形態において、例えば第４の半導体層に対応する。この点は、後述する第２乃至第４および第６の実施の形態においても同様である。
【００２６】
ゲート電極ＥＧは、本実施形態において、領域Ｒ１内で絶縁膜１１を介して、エピタキシャル成長により形成されたＡｌＧａＮ層４上に形成されたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電極である。この点は、以下の第２乃至第５の実施の形態においても実質的に同様である。なお、第４および第５の実施の形態ではＧａＮ層４１上に形成される。
【００２７】
ソース・ドレイン電極ＥＳ，ＥＤは、ＡｌＧａＮ層６上の領域Ｒ２内で、ＡｌＧａＮ層５との間でオーミック接合をなすように形成される。なお、本実施形態において、領域Ｒ１，Ｒ２は、例えば第１および第２の領域にそれぞれ対応する。この点は第２乃至第６の実施の形態においても同様である。
【００２８】
図１に示す構造において、ＡｌＧａＮ層４〜６でなる積層体全体で考えると、ゲート電極ＥＧ直下の領域Ｒ１でＡｌＧａＮ層の膜厚が薄くなっているため、ＡｌＧａＮ層４とＡｌＧａＮ層５との界面では２ＤＥＧが発生しない。このため、本実施形態の窒化物半導体装置は、ノーマリーオフの素子になる。また、トランジスタの閾値はＡｌＧａＮ層４の膜厚に依存して決定されるため、エッチングによりリセス構造を実現する場合と比較して均一な閾値を実現することができる。この一方、領域Ｒ１を間に挟む領域Ｒ２では、ＡｌＧａＮ層４，５が選択再成長されているために、積層体としてのＡｌＧａＮ層がＡｌＧａＮ層４〜６の合計として厚くなっている。このため、２ＤＥＧは、アンドープＧａＮチャネル層３とＡｌＧａＮ層４との界面で発生する。この結果、素子の低抵抗化を実現することができる。
【００２９】
本実施形態によれば、選択再成長により領域Ｒ２に形成されるエピタキシャル成長層において、ＡｌＧａＮ層４に接するようにｎ型ドーパントが高濃度でドープされた薄いＡｌＧａＮ層５を備えるので、ＡｌＧａＮ層５からの電子により選択再成長面におけるトラップ準位が補償される。これによりキャリア捕獲が起こり難くなり、特性変動の少ない窒化物半導体素子を実現することが可能になる。
【００３０】
図１に示す窒化物半導体装置の製造方法について図２および図３を参照しながら簡単に説明する。
【００３１】
まず、図２（ａ）に示すように、既知の製造方法により、基板Ｓ上にバッファ層２、アンドープＧａＮチャネル層３および４をエピタキシャル成長により順次に形成する。
【００３２】
次に、一旦エピタキシャル成長装置（以下、単に「エピ炉」という）から基板Ｓを取り出し、図２（ｂ）に示すように、ＡｌＧａＮ層４上の領域Ｒ１に、フォトリソグラフィを用いたパターニングにより例えばＳｉＯ２を材料とするマスクＭを形成する。ここで、領域Ｒのサイズは、ゲート電極ＥＧの底面のサイズに、絶縁膜１１を形成するためのマージンを加えることにより決定される。
【００３３】
続いて、基板Ｓを再度エピ炉に戻して再びエピタキシャル成長を行う。このとき、マスクＭにより、ゲート電極形成領域に対応する領域Ｒ１以外の領域Ｒ２に窓が開けられることになるので、領域Ｒ１を間に挟む領域Ｒ２にＡｌＧａＮ層が選択的に再成長する。このとき、図３（ａ）に示すように、ｎ型の不純物を高濃度ドープしながらエピタキシャル成長によりＡｌＧａＮ層５を形成する。ＡｌＧａＮ層５の膜厚が厚いと、ＡｌＧａＮ層５を経由して導電経路が形成されてしまい、耐圧が低下してしまう。このため、ＡｌＧａＮ層５は空乏化してフリーキャリアが存在しない程度の厚さにする必要があり、具体的には、５ｎｍ以下が望ましい。
【００３４】
次いで、図３（ｂ）に示すように、ｎ型の不純物をドープしつつ、ＡｌＧａＮ層５の上にＡｌＧａＮ層６を選択再成長により形成する。
【００３５】
その後は、マスクＭを除去して既知の製造方法により、絶縁膜１１を介してゲート電極ＥＧを領域Ｒ１内に形成し、ＡｌＧａＮ層６の上にソース・ドレインの電極ＥＳ、ＥＤを、それぞれＡｌＧａＮ層６にオーミック接合するように形成する。
【００３６】
従来、リセス構造の窒化物半導体装置では、再成長界面に、ＡｌＧａＮの薄い酸化層や不純物、結晶欠陥などに起因するトラップ準位等が形成されやすかった。このようなトラップ準位の存在は、キャリアがトラップされたり、放出されたりするなどにより素子特性変動の原因になっていた。また、トラップ経由で導電経路が形成され、リーク電流の増加や耐圧低下を引き起こすという問題もあった。
【００３７】
本実施形態によれば、ＡｌＧａＮ層４上にｎ型不純物を高濃度にドープした薄いＡｌＧａＮ層５が設けられているので、選択再成長界面のトラップ準位を、高濃度ドープ層により補償する。これによりキャリア捕獲が起こり難くなり、特性変動の少ない窒化物半導体素子を実現することが可能になる。
【００３８】
（２）第２の実施の形態
図４は、本発明に係る半導体装置の第２の実施の形態の概略構成を示す略示断面図である。図４に示す窒化物半導体装置は、図１に示すＡｌＧａＮ層５に代えて、n型ドーパント、例えばＳｉを数原子分だけ層成長させたプレーナドーピング層５２を備える。このようなプレーナドーピング層５２によっても、この部分にトラップされたキャリアが再放出し易くなるので、上述した第１の実施の形態と同様に、特性変動の少ない窒化物半導体装置が提供される。本実施形態において、プレーナドーピング層５２は、例えば第３の半導体層に対応する。
【００３９】
（３）第３の実施の形態
図５は、本発明に係る半導体装置の第３の実施の形態の概略構成を示す略示断面図である。図５に示す窒化物半導体装置は、図１に示すＡｌＧａＮ層５に代えて、ノンドープまたはｎ型の不純物がドープされた、０．２ｎｍ乃至２ｎｍの厚さを有するＡｌＮ層５３を備える。本実施形態において、ＡｌＮ層５３は例えば第３の半導体層に対応する。
【００４０】
ＡｌＮ層の場合は、ドーピングされていない場合でも下層のＡｌＧａＮ層４よりもバンドギャップが大きく、半導体中の伝導帯を持ち上げるためにバリア効果が得られる。これにより、再成長界面近傍の結晶性の悪い部分にキャリアが飛び込むことを抑制できる。不純物をＡｌＮ層５３にドーピングした場合は、ＡｌＮ層のバリア効果とドーピングによる補償効果の両方が得られる。また、ＡｌＮ層５３の強い分極電界により、ＡｌＧａＮを用いた場合に比べて再成長面直下の２ＤＥＧ濃度が高くなり、オン抵抗がより低くなるという副次的な効果も期待できる。
【００４１】
（４）第４の実施の形態
図６は、本発明に係る半導体装置の第４の実施の形態の概略構成を示す略示断面図である。図６に示す窒化物半導体装置は、図１に示す窒化物半導体装置のＡｌＧａＮ層４に代えて、Ａｌの組成が０％であるＧａＮ層４１を備える。このため、本実施形態において、２ＤＥＧはＧａＮ層４１とＡｌＧａＮ層５との間に発生する。ＧａＮ層４１は、本実施形態において、例えば第２の半導体層に対応する。
【００４２】
ＳｉのＭＯＳＦＥＴと同様に、本実施形態の半導体装置は、ゲートに電圧がかかっていない状態ではゲート電極ＥＧの直下に電荷が存在しないためオフ状態であるが、ゲートに電圧が印加されるとゲート電極ＥＧ直下の絶縁膜１１とＧａＮ層４１との界面に電荷が発生し、これによりオン状態が実現する。本実施形態では、ゲート電極ＥＧの直下にはＡｌＧａＮ／ＧａＮの界面が存在せず、２ＤＥＧが発生しない構造になっている。このため、図１に示した第１の実施の形態と比較して、より確実なノーマリーオフ素子を実現することができる。この場合でも不純物が高濃度にドープされたＡｌＧａＮ層５により再成長界面のトラップが補償されているため、特性の安定した素子を実現することができる。
【００４３】
（５）第５の実施の形態
図７は、本発明に係る半導体装置の第５の実施の形態の概略構成を示す略示断面図である。図７に示す窒化物半導体装置は、前述した第４の実施の形態と同様にＡｌの組成が０％であるＧａＮ層４１がアンドープＧａＮチャネル層３の上に形成されている。さらに、本実施形態の窒化物半導体装置は、上述した各実施形態におけるＡｌＧａＮ層６に代えて、ＧａＮ層と、ＡｌＧａＮ層４と同一またはこれよりも広い禁制帯幅を有するＡｌＧａＮ層と、の２つの半導体層を順次に形成してなる積層体６１を備える。これにより、２ＤＥＧが積層体６１中のＧａＮ層とＡｌＧａＮ層との界面に発生する。本実施形態において、積層体６１は、例えば第４の半導体層に対応する。
【００４４】
このように、本実施形態では、他の実施の形態とは異なり、２ＤＥＧが発生する位置が、リセスの底面から下のエピタキシャル成長層と選択再成長層との界面ではないので、２ＤＥＧが良好な特性を有し、２ＤＥＧが発生する部分での低抵抗化が期待できる。この一方、ゲートに関しては、ゲート電極ＥＧに電圧が印加されていない状態ではゲート電極ＥＧの直下の領域に電荷が存在しないためオフ状態であるが、ゲート電極ＥＧに電圧を印加してゲート電極ＥＧ直下の絶縁膜１１とＧａＮ層４１との界面に電荷を発生させることでオン状態が実現される。
【００４５】
本実施形態においても、選択再成長層であるＡｌＧａＮ層５が高濃度にドーピングされているので、選択再成長面のトラップ準位が補償される。その結果、さらに特性の安定した窒化物半導体装置が実現される。
【００４６】
（６）第６の実施の形態
図８は、本発明に係る半導体装置の第６の実施の形態の概略構成を示す略示断面図である。図１との対比により明らかなように、本実施形態の特徴は、ゲート電極ＥＧとして、ＭＩＳ電極ではなく、ショットキー電極を用いている点にある。この場合、再成長界面の高濃度ＡｌＧａＮ層５にショットキー電極が接触してしまうと大きなリーク電流が発生してしまうため、高濃度ＡｌＧａＮ層５とショットキー電極とが直接接触しないよう、図８に示すように、絶縁膜１３により絶縁されていることが必要である。
【００４７】
（７）その他
以上、本発明の実施の形態について説明したが、本発明は上記形態に限るものでは決してなく、その技術的範囲内で種々変形して実施できることは勿論である。
【００４８】
例えば上述した実施の形態では、ＡｌＧａＮ／ＧａＮの組み合わせで説明したが、ＧａＮ／ＩｎＧａＮやＡｌＮ／ＡｌＧａＮなどの組み合わせでも実施可能である。
【００４９】
また、上述した実施の形態では、ＡｌＧａＮ層５にｎ型の不純物がドープされる場合について説明したが、これに限ることなく、ｎ型の不純物およびｐ型の不純物の双方をドープしてもよい。
【００５０】
さらに、バッファ層２については、その上に結晶品質の良いＧａＮ層が形成できるものであればその構造や厚さは問わない。
【符号の説明】
【００５１】
２：バッファ層
２ＤＥＧ：２次元電子ガス
３：アンドープＧａＮチャネル層
４：ＡｌＧａＮ層
５：ＡｌＧａＮ層
６：ＡｌＧａＮ層
１１，１３：絶縁膜
１２：ショットキーゲート電極
４１：ＧａＮ層
５２：Ｓｉプレーナドープ層
５３：ＡｌＮ層
６１：ＧａＮ層／ＡｌＧａＮ層
ＥＳ：ソース電極
ＥＤ：ドレイン電極
ＥＧ：ゲート電極
Ｍ：マスク
Ｒ１，Ｒ２：領域
Ｓ：基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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