(57)【要約】【課題】ノイズが印加されたとしても各メモリセルに記憶されているデータ値を的確に読み出して出力することができるマトリクス状に配列されたメモリセルアレイに対するセンスアンプ回路及びそれを有する半導体記憶装置を提供すること。【解決手段】半導体記憶装置Ｓは、複数のビット線Ｂ及び複数のワード線Ｗのそれぞれの交点に、一のビット線Ｂ及び一のワード線Ｗに接続されつつ設けられた各メモリセルＭＣからから構成されるメモリセルアレイ１００と、各メモリセルＭＣと同一の構造を有する複数のダミーセルＤＣと、を備え、各ダミーセルＤＣがメモリセルアレイ１００の各メモリセルＭＣと同一のレイアウトによって配置されている単一のダミーセルアレイ１１０を有している。【選択図】図１
2011090744.tif 000002
【特許請求の範囲】
【請求項１】
複数のビット線と、複数のワード線と、前記複数のビット線及び前記複数のワード線のそれぞれの交点にマトリクス状に配設された複数のメモリセルと、を有するメモリセルアレイからデータを読み出して外部に出力する出力回路であって、
一のビット線及び一のワード線に接続された前記各メモリセルと同一の特性を有する複数のダミーセルから構成されるダミーセルアレイであって、前記メモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有するダミーセルアレイと、
所定の指示に基づいて一のメモリセルが選択されることによってビット線を流れるビット線電流を検知する第１検知手段と、
前記一のメモリセルの選択に連動して当該選択されたメモリセルに対応する一のダミーセルが選択されることによって前記ダミーセルアレイから出力される参照電流を検知する第２検知手段と、
前記検知されたビット線電流と前記検知された参照電流とに基づいて、前記選択されたメモリセルに記憶されているデータ値を判定する判定手段と、
前記判定手段によって判定されたデータ値を外部に出力する出力手段と、
を備えることを特徴とする出力回路。
【請求項２】
請求項１に記載の出力回路において、
前記ダミーセルアレイが、前記ワード線に基づいて形成される行と前記ビット線に基づいて形成される列とによって形成される前記メモリセルアレイのマトリクス構造と同一のマトリクス構造を有し、
前記一のメモリセルが選択されたときに、当該選択されたメモリセルと同一の配列位置に属する一のダミーセルが選択されることを特徴とする出力回路。
【請求項３】
請求項１に記載の出力回路において、
前記ダミーセルアレイが、前記ビット線に基づいて形成される前記メモリセルアレイの各ビット線の列と同一の列構造を有する単一の列から形成され、
前記一のメモリセルが選択されたときに、当該選択されたメモリセルと同一の行に属する一のダミーセルが選択されることを特徴とする出力回路。
【請求項４】
請求項３に記載の出力回路において、
一のメモリセルが選択される際に前記メモリセルアレイの複数のビット線の中から当該メモリセルが属するビット線を選択するための複数の第１切り換えスイッチを有するメモリセル用列選択手段と、
前記第１切り換えスイッチと同一の特性を有し、前記第１切り換えスイッチと同数の第２切り換えスイッチを備えるダミーセル用列選択手段であって、前記メモリセル用列選択手段と同一の構造を有し、前記ダミーセルアレイに接続されるダミーセル用列選択手段と、
を更に備え、
前記ダミーセル用列選択手段が、前記一のメモリセルが選択される際に当該一のメモリセルが属する一のビット線の列を選択するための第１切り換えスイッチに対応する第２切り換えスイッチを駆動し、
前記各第２切り換えスイッチには、前記単一の列を有する前記ダミーセルアレイが接続されていることを特徴とする出力回路。
【請求項５】
請求項１乃至４の何れか一項に記載の出力回路において、
前記ダミーセルアレイの各ダミーセルには、他のダミーセルと同一の値が記憶されていることを特徴とする出力回路。
【請求項６】
複数のビット線と、複数のワード線と、前記複数のビット線及び前記複数のワード線のそれぞれの交点にマトリクス状に配設された複数のメモリセルと、を有するメモリセルアレイと、
一のビット線及び一のワード線に接続された前記各メモリセルと同一の特性を有する複数のダミーセルから構成されるダミーセルアレイであって、前記メモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有するダミーセルアレイと、
所定の指示に基づいて一のメモリセルが選択されることによってビット線を流れるビット線電流を検知する第１検知手段と、
前記一のメモリセルの選択に連動して当該選択されたメモリセルに対応する一のダミーセルが選択されることによって前記ダミーセルアレイから出力される参照電流を検知する第２検知手段と、
前記検知されたビット線電流と前記検知された参照電流と、に基づいて、前記選択されたメモリセルに記憶されているデータ値を判定する判定手段と、
前記判定手段によって判定されたデータ値を外部に出力する出力手段と、
を備えることを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
複数の前記メモリセルアレイを備えるとともに、各メモリセルアレイと同一の構造を有し、単一の前記ダミーセルアレイを備えることを特徴とする半導体記憶装置。
【請求項８】
複数のビット線と、複数のワード線と、前記複数のビット線及び前記複数のワード線のそれぞれの交点にマトリクス状に配設された複数のメモリセルと、を有するメモリセルアレイと、一のビット線及び一のワード線に接続された前記各メモリセルと同一の特性を有する複数のダミーセルから構成されるダミーセルアレイであって、前記メモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有するダミーセルアレイと、を有する半導体記憶装置における前記メモリセルに記憶されたデータ値を読み出すデータの読み出し方法であって、
所定の指示に基づいて一のメモリセルが選択される第１選択工程と、
前記一のメモリセルの選択に連動して当該選択されたメモリセルに対応する一のダミーセルが選択される第２選択工程と、
前記一のメモリセルが選択されることによって前記メモリセルアレイから出力される前記ビット線を流れるビット線電流と、前記一のダミーセルが選択されることによって前記ダミーセルアレイから出力される参照電流と、に基づいて、前記選択されたメモリセルに記憶されているデータ値を判定する判定工程と、
前記判定手段によって判定されたデータ値を外部に出力する出力工程と、
を含むことを特徴とするデータの読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に利用されるセンスアンプ回路に関し、特にノイズ耐性の高いセンスアンプ回路に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ又は携帯電話機など半導体記憶装置を搭載した製品が多く実用化されている。このような電子機器に搭載される半導体記憶装置は、複数のメモリセルから構成されるメモリセルアレイを有しており、各メモリセルのデータ値に応じてセル電流が出力され、当該セル電流に基づいてデータ出力を行うようになっている。特に、このような半導体記憶装置は、セル電流又は当該セル電流に基づいて変化する電位が微量であるため、セル電流又はそれに基づいて変化する電位をデジタルレベルとして取り扱いが可能になるレベルにまで増幅するセンスアンプ回路を備えている。
【０００３】
具体的には、このセンスアンプ回路は、メモリセルアレイを構成するメモリセルと同一なセル（すなわち、ダミーセル）から構成される回路（以下、「ダミーセル回路」という。）を備え、このダミーセル回路から出力される参照電流又はそれに基づいて変化する参照電圧と、メモリセルからのデータの読み出しに基づいてメモリセルアレイから出力されたセル電流又はそれに基づいて変化するセル電位と、を比較するようになっている。そして、このセンスアンプ回路は、この比較結果に基づいて、メモリセルに記憶されたデータ値を示す信号を所定のレベルによって出力するようになっている。すなわち、このセンスアンプ回路は、参照電流又は参照電圧とセル電流又はセル電位とが一致する場合に、「１」を出力し、そうでなければ「０」を出力するようになっている。
【０００４】
このようなセンスアンプ回路においては、各メモリセルのデータ値を微量なセル電流の変化に基づいて検知しているため、内部においてノイズが発生された場合など種々のノイズがセル電流に印加されると的確にセル電流を検知及びそれに基づくデータ値を判定することが難しくなるので、ノイズの影響を排除する必要がある。
【０００５】
例えば、的確にセル電流を検知するセンスアンプとしては、メモリセルアレイにおける静電容量とダミーセル回路の静電容量が等しくなるように当該ダミーセル回路にコンデンサ（寄生コンデンサ）を設けたものが知られている（例えば、特許文献１）。具体的には、この特許文献１に記載のセンスアンプ回路は、メモリセルアレイとダミーセル回路とにおいて対応するそれぞれの経路、すなわち、ＭＯＳトランジスタ及びセル電流が流れる経路及び参照電流が流れる経路における静電容量が等しくなるように、ダミーセル回路の所定の素子にコンデンサを設けている。また、その他のセンスアンプとしては、メモリセルアレイ内におけるセル電流が流れるビット線とダミーセル回路内における参照電流が流れるダミービット線との負荷を同一にするために、メモリセルアレイのメモリセルとダミーセル回路のメモリセルの各素子のサイズを同一にするものも知られている（例えば、特許文献２）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特公平７−１５９５２号公報
【特許文献２】特開平９−１３９０６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載のセンスアンプ回路にあっては、マトリクス状に配列された複数のメモリセルを有するメモリセルアレイについては想定されておらず、マトリクス状にメモリセルを有するメモリセルアレイに対して、当該メモリセルに記憶されたデータ値を読み出す際のセンスアンプにおける誤判定を回避させることはできない。
【０００８】
また、このセンスアンプ回路にあっては、単一のダミーセルを有するダミーセル回路を有しており、複数のメモリセルを有するメモリセルアレイとのレイアウトが非同一であるとともに、ダミーセルがメモリセルに連動して選択される構成を備えていないので、ダミーセル回路とメモリセルとにおける完全に寄生容量を同一にすることができず、メモリセルに記憶されたデータ値を読み出す際のセンスアンプにおける誤判定を回避させることはできない。
【０００９】
また、特許文献２に記載のセンスアンプ回路にあっては、メモリセルとダミーセル回路とにおける一部のトランジスタの接続が異なるので、具体的には、一部のトランジスタ（特許文献２における図５に示すトランジスタＴｒ２）のソースとドレインの接続が異なるので、メモリセルアレイとダミーセル回路のレイアウトが非同一である。しがって、このセンスアンプ回路にあっては、メモリセルアレイとダミーセル回路を同一な回路構成を備えることによって、ノイズが印加されたとしても各メモリセルに記憶されているデータ値を的確に読み出しことについては言及されていない。
【００１０】
さらに、この特許文献２に記載のセンスアンプ回路にあっては、特許文献１と同様に、マトリクス状に配列された複数のメモリセルを有するメモリセルアレイについては想定されておらず、マトリクス状にメモリセルを有するメモリセルアレイに対して、当該メモリセルに記憶されたデータ値を読み出す際のセンスアンプにおける誤判定を回避させることはできない。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的は、ノイズが印加されたとしても各メモリセルに記憶されているデータ値を的確に読み出して出力することができるマトリクス状に配列されたメモリセルアレイに対するセンスアンプ回路及びそれを有する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１２】
（１）上記課題を解決するため、本発明は、複数のビット線と、複数のワード線と、前記複数のビット線及び前記複数のワード線のそれぞれの交点にマトリクス状に配設された複数のメモリセルと、を有するメモリセルアレイからデータを読み出して外部に出力する出力回路であって、一のビット線及び一のワード線に接続された前記各メモリセルと同一の特性を有する複数のダミーセルから構成されるダミーセルアレイであって、前記メモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有するダミーセルアレイと、所定の指示に基づいて一のメモリセルが選択されることによってビット線を流れるビット線電流を検知する第１検知手段と、前記一のメモリセルの選択に連動して当該選択されたメモリセルに対応する一のダミーセルが選択されることによって前記ダミーセルアレイから出力される参照電流を検知する第２検知手段と、前記検知されたビット線電流と前記検知された参照電流とに基づいて、前記選択されたメモリセルに記憶されているデータ値を判定する判定手段と、前記判定手段によって判定されたデータ値を外部に出力する出力手段と、を備える構成を有している。
【００１３】
この構成を有することにより、本発明は、ダミーセルアレイがメモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有しており、所定の指示に基づいて一のメモリセルが選択されると、当該選択されたメモリセルに対応する一のダミーセルが選択されて当該選択されたダミーセルに基づく参照電流を検知することができる。
【００１４】
したがって、本発明は、選択されたメモリセルに接続されたビット線上（すなわち、ビット線電流が流れる経路上）に形成される寄生容量と参照電流が流れるダミーセルアレイの経路上（すなわち、参照電流が流れる経路上）に形成される寄生容量を、回路構成を複雑にすることなく容易に等しくすることができるので、ノイズが印加されたとしてもビット線電流と参照電流におけるノイズに基づく変化が等しくなるので、各メモリセルに記憶されているデータ値を的確に読み出して出力することができる。
【００１５】
（２）また、本発明は、前記ダミーセルアレイが、前記ワード線に基づいて形成される行と前記ビット線に基づいて形成される列とによって形成される前記メモリセルアレイのマトリクス構造と同一のマトリクス構造を有し、前記一のメモリセルが選択されたときに、当該選択されたメモリセルと同一の配列位置に属する一のダミーセルが選択される構成を有している。
【００１６】
この構成により、本発明は、所定の指示に基づいて一のメモリセルが選択されると、同一のマトリクス構造を有するダミーセルアレイにおいて、同一の配列位置に属するダミーセルを選択することができるので、選択されたメモリセルが接続されるビット線上（すなわち、ビット線電流が流れる経路上）に形成される寄生容量と、選択されたダミーセルが属する列における経路上、（すなわち、参照電流が流れる経路上）に形成される寄生容量と、を等しくすることができる。
【００１７】
したがって、本発明は、ノイズが印加されたとしてもビット線電流と参照電流におけるノイズに基づく変化が等しくなるので、各メモリセルに記憶されているデータ値を的確に読み出して出力することができる。
【００１８】
（３）また、本発明は、前記ダミーセルアレイが、前記ビット線に基づいて形成される前記メモリセルアレイの各ビット線の列と同一の列構造を有する単一の列から形成され、前記一のメモリセルが選択されたときに、当該選択されたメモリセルと同一の行に属する一のダミーセルが選択される構成を有している。
【００１９】
この構成により、本発明は、所定の指示に基づいて一のメモリセルが選択されると、同一の列構造を有するダミーセルアレイにおける同一の行に属するダミーセルを選択することができるので、ダミーセルアレイの構造を簡易にしつつ、ビット線上（すなわち、ビット線電流が流れる経路上）に形成される寄生容量と、選択されたダミーセルが属するダミーセルアレイの列における経路上（すなわち、参照電流が流れる経路上）に形成される寄生容量と、を等しくすることができる。
【００２０】
（４）また、本発明は、一のメモリセルが選択される際に前記メモリセルアレイの複数のビット線の中から当該メモリセルが属するビット線を選択するための複数の第１切り換えスイッチを有するメモリセル用列選択手段と、前記第１切り換えスイッチと同一の特性を有し、前記第１切り換えスイッチと同数の第２切り換えスイッチを備えるダミーセル用列選択手段であって、前記メモリセル用列選択手段と同一の構造を有し、前記ダミーセルアレイに接続されるダミーセル用列選択手段と、を更に備え、前記ダミーセル用列選択手段が、前記一のメモリセルが選択される際に当該一のメモリセルが属する一のビット線の列を選択するための第１切り換えスイッチに対応する第２切り換えスイッチを駆動し、前記各第２切り換えスイッチには、前記単一の列を有する前記ダミーセルアレイが接続されている構成を有している。
【００２１】
この構成により、本発明は、何れのビット線に接続されたメモリセルが接続されたとしても、同一のダミーセルアレイ上の列に接続されるとともに、メモリセル用列選択手段とダミーセル用列選択手段の構成及び特性が同一であるので、ダミーセルアレイの構造を簡易にしつつ、ビット線電流が流れる経路上に形成される寄生容量と参照電流が流れる経路上に形成される寄生容量を等しくすることができる。
【００２２】
（５）また、本発明は、前記ダミーセルアレイの各ダミーセルには、他のダミーセルと同一の値が記憶されている構成を有している。
【００２３】
この構成を有することにより、本発明は、何れのダミーセルが選択されたとしても常に同じ値に基づく参照電流を検知するので、セル電流を常に基準となる参照電流と的確に比較することができるとともに、各メモリセルに記憶されているデータ値を判定して出力することができる。
【００２４】
（６）上記課題を解決するため、本発明は、複数のビット線と、複数のワード線と、前記複数のビット線及び前記複数のワード線のそれぞれの交点にマトリクス状に配設された複数のメモリセルと、を有するメモリセルアレイと、一のビット線及び一のワード線に接続された前記各メモリセルと同一の特性を有する複数のダミーセルから構成されるダミーセルアレイであって、前記メモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有するダミーセルアレイと、所定の指示に基づいて一のメモリセルが選択されることによってビット線を流れるビット線電流を検知する第１検知手段と、前記一のメモリセルの選択に連動して当該選択されたメモリセルに対応する一のダミーセルが選択されることによって前記ダミーセルアレイから出力される参照電流を検知する第２検知手段と、前記検知されたビット線電流と前記検知された参照電流と、に基づいて、前記選択されたメモリセルに記憶されているデータ値を判定する判定手段と、前記判定手段によって判定されたデータ値を外部に出力する出力手段と、を備える構成を有している。
【００２５】
この構成を有することにより、本発明は、ダミーセルアレイがメモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有しており、所定の指示に基づいて一のメモリセルが選択されると、当該選択されたメモリセルに対応する一のダミーセルが選択されて当該選択されたダミーセルに基づく参照電流を検知することができる。
【００２６】
したがって、本発明は、選択されたメモリセルに接続されたビット線上（すなわち、ビット線電流が流れる経路上）に形成される寄生容量と参照電流が流れるダミーセルアレイの経路上（すなわち、参照電流が流れる経路上）に形成される寄生容量を、回路構成を複雑にすることなく容易に等しくすることができるので、本発明は、ノイズが印加されたとしてもビット線電流と参照電流におけるノイズに基づく変化が等しくなるので、各メモリセルに記憶されているデータ値を的確に読み出して出力することができる。
【００２７】
（７）また、本発明は、複数の前記メモリセルアレイを備えるとともに、各メモリセルアレイと同一の構造を有し、単一の前記ダミーセルアレイを備える構成を有している。
【００２８】
この構成により、本発明は、単一のダミーセルアレイに基づいて複数のメモリセルアレイにおける参照電流を出力することができるので、ダミーセルアレイの構造を簡易にしつつ、ビット線電流が流れる経路上に形成される寄生容量とダミーセルアレイの参照電流が流れる経路上に形成される寄生容量を等しくすることができる。
【００２９】
（８）上記課題を解決するため、本発明は、複数のビット線と、複数のワード線と、前記複数のビット線及び前記複数のワード線のそれぞれの交点にマトリクス状に配設された複数のメモリセルと、を有するメモリセルアレイと、一のビット線及び一のワード線に接続された前記各メモリセルと同一の特性を有する複数のダミーセルから構成されるダミーセルアレイであって、前記メモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有するダミーセルアレイと、を有する半導体記憶装置における前記メモリセルに記憶されたデータ値を読み出すデータの読み出し方法であって、所定の指示に基づいて一のメモリセルが選択される第１選択工程と、前記一のメモリセルの選択に連動して当該選択されたメモリセルに対応する一のダミーセルが選択される第２選択工程と、前記一のメモリセルが選択されることによって前記メモリセルアレイから出力される前記ビット線を流れるビット線電流と、前記一のダミーセルが選択されることによって前記ダミーセルアレイから出力される参照電流と、に基づいて、前記選択されたメモリセルに記憶されているデータ値を判定する判定工程と、前記判定手段によって判定されたデータ値を外部に出力する出力工程と、を含む構成を有している。
【００３０】
この構成を有することにより、本発明は、ダミーセルアレイがメモリセルアレイの少なくとも一のビット線に基づいて形成されるメモリセルの列について同一のレイアウトを有しており、所定の指示に基づいて一のメモリセルが選択されると、当該選択されたメモリセルに対応する一のダミーセルが選択されて当該選択されたダミーセルに基づく参照電流を検知することができる。
【００３１】
したがって、本発明は、選択されたメモリセルに接続されたビット線上（すなわち、ビット線電流が流れる経路上）に形成される寄生容量と参照電流が流れるダミーセルアレイの経路上（すなわち、参照電流が流れる経路上）に形成される寄生容量を、回路構成を複雑にすることなく容易に等しくすることができる。ノイズが印加されたとしてもビット線電流と参照電流におけるノイズに基づく変化が等しくなるので、各メモリセルに記憶されているデータ値を的確に読み出して出力することができる。
【発明の効果】
【００３２】
本発明は、選択されたメモリセルに接続されたビット線上（すなわち、ビット線電流が流れる経路上）に形成される寄生容量と参照電流が流れるダミーセルアレイの経路上（すなわち、参照電流が流れる経路上）に形成される寄生容量を、回路構成を複雑にすることなく容易に等しくすることができるので、ノイズが印加されたとしてもビット線電流と参照電流におけるノイズに基づく変化が等しくなるので、各メモリセルに記憶されているデータ値を的確に読み出して出力することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る半導体記憶装置の第１実施形態における半導体記憶装置の構成を示す構成図である。
【図２】第１実施形態におけるカラムアドレスデコーダ及びロウアドレスデコーダの動作を説明するための図である。
【図３】第１実施形態における半導体記憶装置のメモリセルアレイ及びダミーセルアレイの関係を説明するための図であり、メモリセルアレイ及びダミーセルアレイの構成例を示す図である。
【図４】第１実施形態のバイアス電位生成回路及びセンスアンプの回路を示す回路図である。
【図５】第２実施形態における半導体記憶装置のメモリセルアレイ及びダミーセルアレイの関係を説明するための図であり、メモリセルアレイ及びダミーセルアレイの構成例を示す図である。
【発明を実施するための形態】
【００３４】
以下、本発明の各実施形態について、図面を参照しながら説明する。なお、以下に説明する実施形態は、ＲＯＭ：Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙなどの所定のデータ値（例えば、「０」と「１」）をそれぞれ記憶する複数のメモリセルから構成されるメモリセルアレイを有する半導体記憶装置に本発明の出力回路及び半導体記憶装置を適用した場合の実施形態である。
【００３５】
＜第１実施形態＞
はじめに、図１〜図４の各図を用いて本発明に係る半導体記憶装置Ｓの第１実施形態について説明する。
【００３６】
まず、本実施形態の半導体記憶装置Ｓの構成について説明する。なお、図１は、本実施形態における半導体記憶装置Ｓの構成を示す構成図である。
【００３７】
本実施形態の半導体記憶装置Ｓは、図１に示すように、複数のビット線Ｂ及び複数のワード線Ｗのそれぞれの交点に、一のビット線Ｂ及び一のワード線Ｗに接続されつつ設けられた各メモリセルＭＣから構成されるメモリセルアレイ１００を有し、所定の指示として入力された複数ビットのメモリアドレスを有するアドレスデータに基づいて選択されたメモリセルＭＣから、当該メモリセルＭＣに記憶されたデータ値を読み出して外部にデータとして出力するようになっている。
【００３８】
特に、本実施形態の半導体記憶装置Ｓは、的確にメモリセルＭＣから読み出したデータ出力を実行するために、各メモリセルＭＣと同一の構造を有する複数のダミーセルＤＣを備え、各ダミーセルＤＣがメモリセルアレイ１００の各メモリセルＭＣと同一のレイアウトによって配置されている単一のダミーセルアレイ１１０を有している。
【００３９】
また、この半導体記憶装置Ｓは、ｎ＋ｍビットによって構成されているアドレスデータを上位ｎビットのカラムアドレス及び下位ｍビットのロウアドレスによってメモリセルアレイ１００における一のメモリセルＭＣを特定するために、ｎビットから構成されるアドレス入力に対して２ｎビットのアドレス出力を有するカラムアドレスデコーダ１２０と、ｍビットから構成されるアドレス入力に対して２ｍビットのアドレス出力を有するロウアドレスデコーダ１３０と、を有している、
【００４０】
さらに、この半導体記憶装置Ｓは、ダミーセルアレイ１１０から出力された参照電流に基づいて、選択されたメモリセルＭＣのデータ値を判定するための参照電圧を生成するバイアス電位生成回路１４０と、参照電圧と選択されたメモリセルＭＣにメモリセルアレイ１００から出力されるセル電流に基づいて、選択されたメモリセルＭＣのデータ値を判定するとともに当該判定結果をデータとして外部に出力する複数のセンスアンプ１５０と、を有している。
【００４１】
なお、例えば、本実施形態のダミーセルアレイ１１０、バイアス電位生成回路１４０及びセンスアンプ１５０は、本発明の出力回路を構成し、特に、バイアス電位生成回路１４０は、本発明の第２検知手段を構成する。また、例えば、本実施形態のセンスアンプ１５０は、本発明の第１検知手段及び判定手段を構成する。
【００４２】
次に、図２〜図４の各図を用いて本実施形態の半導体記憶装置Ｓにおける各部の詳細について説明する。なお、図２は、本実施形態におけるカラムアドレスデコーダ１２０及びロウアドレスデコーダ１３０の動作を説明するための図であり、図３は、本実施形態における半導体記憶装置Ｓのメモリセルアレイ１００及びダミーセルアレイ１１０の関係を説明するための図である。また、図４は、本実施形態のバイアス電位生成回路１４０及びセンスアンプ１５０の回路を示す回路図である。
【００４３】
カラムアドレスデコーダ１２０は、ｎ個の論理否定回路と２ｎ個の論理積回路とを有し、アドレスデータの上位ｎビットから構成されるカラムアドレスのデータを受信し、受信したカラムアドレスのデータに基づいて一のカラムアドレス出力を「１」のデータ値として出力するようになっている。例えば、図２（ａ）に示すように、Ａ０及びＡ１の２ビットから構成されるカラムアドレスを受信する場合には、このカラムアドレスデコーダ１２０は、２個の論理否定回路と４個の論理積回路とを有し、Ａ０及びＡ１に入力される「０」及び「１」のデータ値に基づいてＣ０〜Ｃ３の何れかのカラムアドレス出力のデータ値を「１」にしてメモリセルアレイ１００に出力するようになっている。
【００４４】
ロウアドレスデコーダ１３０は、ｍ個の論理否定回路と２ｍ個の論理積回路とを有し、アドレスデータの下位ｍビットから構成されるロウアドレスのデータを受信し、受信したロウアドレスのデータに基づいて一のロウアドレス出力を「１」のデータ値として出力するようになっている。例えば、図２（ｂ）に示すように、０及びＢ１の２ビットから構成されるロウアドレスを受信する場合には、このカラムアドレスデコーダ１２０は、２個の論理否定回路と４個の論理積回路とを有し、Ａ３及びＡ４に入力される「０」及び「１」のデータ値に基づいてＲ０〜Ｒ３の何れかのロウアドレス出力のデータ値を「１」にしてメモリセルアレイ１００に出力するようになっている。
【００４５】
メモリセルアレイ１００は、カラムアドレス出力に基づいて一のビット線Ｂが選択されるとともに、ロウアドレス出力に基づいて一のワード線Ｗが選択されるように、マトリクス状に複数のメモリセルＭＣを有している。すなわち、このメモリセルアレイ１００においては、カラムアドレス出力に基づいてマトリクス状の各メモリセルＭＣにおける一の列に属するメモリセルＭＣ群が選択されるとともに、当該選択された一の列に属するメモリセルＭＣ群の中からロウアドレス出力に基づいて一のメモリセルＭＣが選択されるようになっている。そして、このメモリセルアレイ１００は、一のメモリセルＭＣが選択されると、当該選択されたメモリセルＭＣが有するデータ値に基づいてセル電流（以下、「ビット線電流」ともいう。）をセンスアンプ１５０に出力するようになっている。
【００４６】
例えば、本実施形態のメモリセルアレイ１００は、図３に示すように、カラムアドレス出力毎に、各カラムアドレスの出力に基づいてそれぞれ駆動する各ビット線Ｂ上に設けられた複数のスイッチングトランジスタＳＴと、ビット線Ｂ及びワード線Ｗの各交点に設けられ、何れか一のビット線Ｂおよび何れか一のワード線Ｗに接続された複数のメモリセルＭＣと、を有している。なお、例えば、本実施形態のメモリセルアレイ１００におけるスイッチングトランジスタＳＴは、本発明のメモリセル用列選択手段を構成する。
【００４７】
各スイッチングトランジスタＳＴは、Ｎ型のＭＯＳのトランジスタであって、各ダミービット線ＤＢの先頭、すなわち、各ダミービット線ＤＢにおける第１行のメモリセルＭＣとセンスアンプ１５０の間に設けられるようになっている。そして、この各スイッチングトランジスタＳＴは、各カラムアドレス出力に接続されているゲート端子と、センスアンプ１５０に接続されるドレイン端子と、第１行の各メモリセルＭＣに接続されるソース端子と、を有している。
【００４８】
各メモリセルＭＣは、フローティングゲート構造を有するＭＯＳトランジスタ１０を有しており、このＭＯＳトランジスタ１０は、各ロウアドレス出力にワード線Ｗを介して接続されるコントロールゲート端子と、各ビット線Ｂに接続されるドレイン端子と、グランドに接地されるソース端子と、を有している。また、この各ＭＯＳトランジスタ１０は、所定のデータ値、例えば、「０」又は「１」が記憶されるようになっている。
【００４９】
なお、図３は、１つのセンスアンプ１５０に対応するメモリセルアレイ１００について示した図であり、本実施形態においては、複数のセンスアンプ１５０を有しているため、図３に示すセンスアンプ１５０が複数設けられると共に、それらのセンスアンプ１５０に対応するダミーセルアレイ１１０が形成されている。
【００５０】
ダミーセルアレイ１１０は、メモリセルアレイ１００と同一の構造を有し、マトリクス状に複数のメモリセル（すなわち、ダミーセル（ダミーメモリセル））ＤＣを有している。
【００５１】
このダミーセルアレイ１１０においては、メモリセルアレイ１００（具体的には、アドレスデータに基づいて選択されたメモリセルＭＣ）と連動するように、カラムアドレス出力に基づいてメモリセルアレイ１００のビット線Ｂと同一の列に形成されるビット線（以下、「ダミービット線」という。）ＤＢが選択されるようになっている。また、このダミーセルアレイ１１０においては、メモリセルアレイ１００の各メモリセルＭＣに接続されている各ワード線Ｗが各ダミーセルＤＣに接続されている。すなわち、このダミーセルアレイ１１０は、アドレスデータに基づいて、メモリセルアレイ１００と同一の位置に配列されたダミーセルＤＣが選択されるように、カラムアドレス出力に基づいてメモリセルアレイ１００のビット線Ｂと同一の列に形成されるダミービット線ＤＢが選択され、かつ、ロウアドレス出力に基づいてメモリセルアレイ１００と同一のワード線Ｗが選択されるようになっている。そして、このダミーセルアレイ１１０は、選択されたダミーセルＤＣが有する予め定められたデータ値に基づいて参照電流（以下、「ダミービット線電流」ともいう。）をセンスアンプ１５０に出力するようになっている。
【００５２】
例えば、このダミーセルアレイ１１０は、図３に示すように、メモリセルアレイ１００に連動してカラムアドレス出力毎に、各カラムアドレスの出力に基づいてそれぞれ駆動するダミービット線ＤＢ上に設けられたスイッチングトランジスタＳＴと、ダミービット線ＤＢ及びワード線Ｗの各交点に設けられ、何れか一のビット線Ｂおよび何れか一のワード線Ｗに接続された複数のダミーセルＤＣと、を有している。なお、例えば、本実施形態のダミーセルアレイ１１０におけるスイッチングトランジスタＳＴは、本発明のダミーセル用列選択手段を構成する。
【００５３】
各スイッチングトランジスタＳＴは、Ｎ型のＭＯＳのトランジスタであって、各ダミービット線ＤＢの先頭、すなわち、各ダミービット線ＤＢにおける第１行のダミーセルＤＣとバイアス電位生成回路１４０の間に設けられるようになっている。そして、この各スイッチングトランジスタＳＴは、各カラムアドレス出力に接続されているゲート端子と、センスアンプ１５０に接続されるドレイン端子と、第１行の各ダミーセルＤＣに接続されるソース端子と、を有している。
【００５４】
各ダミーセルＤＣは、フローティングゲート構造を有するＭＯＳトランジスタ２０を有しており、このＭＯＳトランジスタ２０は、各ロウアドレス出力にワード線Ｗを介して接続されるコントロールゲート端子と、各ビット線Ｂに接続されるドレイン端子と、グランドに接続されるソース端子と、を有している。また、この各ＭＯＳトランジスタ２０は、予めデータが書き込まれた状態、すなわち、データ値「１」を有している。
【００５５】
バイアス電位生成回路１４０は、ダミーセルアレイ１１０から出力されたダミーセル電流、すなわち、参照電流を検知するとともに、当該検知された参照電流を、センスアンプ１５０がセル電流に基づいて選択されたメモリセルＭＣのデータ値を判定する際の基準となる電圧（すなわち、参照電圧）に変換し、当該変換した電圧をセンスアンプ１５０に出力するようになっている。
【００５６】
具体的には、このバイアス電位生成回路１４０は、図４に示すように、３個のＰ型のＭＯＳトランジスタ（以下、「ＰＭＯＳトランジスタ」という。）１４１、１４２及び１４３と、３個のＮ型のＭＯＳトランジスタ（以下、「ＮＭＯＳトランジスタ」という。）１４４、１４５及び１４６と、から構成される。
【００５７】
第１ＰＭＯＳトランジスタ１４１は、第２ＰＭＯＳトランジスタ１４２のゲート及びドレイン並びに第１ＮＭＯＳトランジスタ１４４を介してダミーセルアレイ１１０と接続されるゲートと、電源電圧ＶＤＤに接続されるソースと、センスアンプ１５０と接続されるとともに第３ＮＭＯＳトランジスタ１４６のゲート及びドレインと接続されるドレインと、から構成される。
【００５８】
第２ＰＭＯＳトランジスタ１４２は、第１ＰＭＯＳトランジスタ１４１のゲートに接続されるとともにドレインと短絡され、かつ第１ＮＭＯＳトランジスタ１４４を介してダミーセルアレイ１１０と接続されるゲートと、電源電圧ＶＤＤに接続されるソースと、ゲートと短絡されるとともに第１ＰＭＯＳトランジスタ１４１のゲート及び第１ＮＭＯＳトランジスタ１４４を介してダミーセルアレイ１１０と接続されるドレインと、から構成される。
【００５９】
第３ＰＭＯＳトランジスタ１４３は、グランド接地されるゲートと、電源電圧ＶＤＤに接続されるソースと、第１ＮＭＯＳトランジスタ１４４のゲート及び第２ＮＭＯＳトランジスタ１４５のドレインに接続されるドレインと、から構成される。
【００６０】
第１ＮＭＯＳトランジスタ１４４は、第３ＰＭＯＳトランジスタ１４３のドレイン及び第２ＮＭＯＳトランジスタ１４５のドレインに接続されるゲートと、第１ＰＭＯＳトランジスタ１４１及び第２ＰＭＯＳトランジスタ１４２のそれぞれのゲート並びに当該第２ＰＭＯＳトランジスタ１４２のドレインに接続されるドレインと、ダミーセルアレイ１１０と接続されるとともに第２ＮＭＯＳトランジスタ１４５とゲートと接続されるソースと、から構成される。
【００６１】
第２ＮＭＯＳトランジスタ１４５は、ダミーセルアレイ１１０に接続されるとともに第１ＮＭＯＳトランジスタ１４４のソースに接続されるゲートと、第１ＮＭＯＳトランジスタ１４４のゲート及び第３ＰＭＯＳトランジスタ１４３のドレインに接続されるドレインと、グランド接地されるソースと、から構成される。
【００６２】
第３ＮＭＯＳトランジスタ１４６は、センスアンプ１５０に接続されるとともにドレインと短絡されるゲートと、センスアンプ１５０に接続されるとともにゲートと短絡されるドレインと、グランド接地されるソースと、から構成される。
【００６３】
センスアンプ１５０は、メモリセルアレイ１００から出力されたセル電流を検知するとともに、当該検知したセル電流に基づいて変化する電圧（すなわち、セル電圧）とバイアス電位生成回路１４０から出力された参照電圧の差を増幅しつつ、その差を示す電圧値をデータ値として外部に出力するようになっている。すなわち、参照電圧はデータ値「１」を示す電圧であるので、アドレスデータによって選択されたメモリセルＭＣのデータ値が「１」又は「０」であれば、差動増幅された電圧は、所定のレベル以下又は所定のレベル以上になるので、このセンスアンプ１５０は、セル電圧と参照電圧に基づく差動増幅を行うことによって、アドレスデータによって選択されたメモリセルＭＣのデータ値を判定すること、言い換えれば、当該データ値に合致し、かつ、レベルが増幅された電圧値を出力することができるようになっている。
【００６４】
具体的には、このセンスアンプ１５０は、図４に示すように、３個のＰＭＯＳトランジスタ１５１、１５２及び１５３と、４個のＮＭＯＳトランジスタ１５４、１５５、１５６及び１５７と、から構成される。
【００６５】
第４ＰＭＯＳトランジスタ１５１は、第５ＰＭＯＳトランジスタ１５２のゲート及びドレイン並びに第５ＮＭＯＳトランジスタ１５５を介してメモリセルアレイ１００と接続されるゲートと、電源電圧ＶＤＤに接続されるソースと、出力端子Ｔ及び第４ＮＭＯＳトランジスタ１５４のドレインと接続されるドレインと、から構成される。
【００６６】
第５ＰＭＯＳトランジスタ１５２は、第４ＰＭＯＳトランジスタ１５１のゲートに接続されるとともにドレインと短絡されるゲートと、電源電圧ＶＤＤに接続されるソースと、第５ＮＭＯＳトランジスタ１５５を介してメモリセルアレイ１００と接続されるドレインと、から構成される。
【００６７】
第６ＰＭＯＳトランジスタ１５３は、グランド接地されるゲートと、電源電圧ＶＤＤに接続されるソースと、第５ＮＭＯＳトランジスタ１５５のゲート及び第６ＮＭＯＳトランジスタ１５６のドレインに接続されるドレインと、から構成される。
【００６８】
第４ＮＭＯＳトランジスタ１５４は、バイアス電位生成回路１４０から出力された電圧（参照電圧）が印加されるゲートと、出力端子Ｔと接続されるとともに第４ＰＭＯＳトランジスタ１５１のドレインに接続されるドレインと、第７ＮＭＯＳトランジスタ１５７のドレインに接続されるソースと、から構成される。
【００６９】
第５ＮＭＯＳトランジスタ１５５は、第６ＰＭＯＳトランジスタ１５３のドレイン及び第６ＮＭＯＳトランジスタ１５６のゲートに接続されるゲートと、第４ＰＭＯＳトランジスタ１５１及び第５ＰＭＯＳトランジスタ１５２のそれぞれのゲート及び当該第５ＰＭＯＳトランジスタ１５２のドレインに接続されるドレインと、メモリセルアレイ１００と接続されるとともに第６ＮＭＯＳトランジスタ１５６のゲートと接続されるソースと、から構成される。
【００７０】
第６ＮＭＯＳトランジスタ１５６は、メモリセルアレイ１００に接続されるとともに第５ＮＭＯＳトランジスタ１５５のソースに接続されるゲートと、第５ＮＭＯＳトランジスタ１５５のゲート及び第６ＰＭＯＳトランジスタ１５３のドレインに接続されるドレインと、グランド接地されるソースと、から構成される。
【００７１】
第７ＮＭＯＳトランジスタ１５７は、電源電圧ＶＤＤに接続されるゲートと、第４ＮＭＯＳトランジスタ１５４のソースに接続されるドレインと、グランド接地されるソースと、から構成される。
【００７２】
次に、本実施形態の半導体記憶装置ＳにおけるメモリセルＭＣに記憶されたデータ値の読み出し動作について説明する。
【００７３】
まず、図示しない制御部などによって指示されたアドレスデータをカラムアドレスデコーダ１２０及びロウアドレスデコーダ１３０が受信すると、当該アドレスデータに基づいて一のメモリセルＭＣが選択されるとともに、一のメモリセルＭＣの選択に連動して当該選択されたメモリセルＭＣに対応する一のダミーセルＤＣが選択される。
【００７４】
次いで、選択されたメモリセルＭＣが有するデータ値に基づいて選択されたメモリセルＭＣが属するマトリクスにおける一のビット線Ｂにセル電流が発生してセンスアンプ１５０に入力されるとともに、選択されたダミーセルＤＣに基づいて所定のダミービット線ＤＢに参照電流が発生してバイアス電位生成回路１４０に入力される。
【００７５】
最後に、バイアス電位生成回路１４０は、参照電流を検知すると、当該参照電流を参照電圧に変換してセンスアンプ１５０に出力するとともに、センスアンプ１５０は、入力されたセル電流を検知すると、当該セル電流に基づいて変化するセル電圧に変換し、この変換されたセル電圧とバイアス電位生成回路１４０から出力された参照電圧の差を増幅しつつ、その差を示す電圧、すなわち、そのレベルによって選択されたメモリセルＭＣのデータ値を示す電圧値を外部にデータ出力する。
【００７６】
以上のように、本実施形態の半導体記憶装置Ｓは、アドレスデータに基づいて一のメモリセルＭＣが選択されると、メモリセルアレイ１００と同一のマトリクス構造を有するダミーセルアレイ１１０において、選択されたメモリセルＭＣと同一の配列位置に属するダミーセルＤＣを選択することができるので、選択されたメモリセルＭＣに接続されたビット線Ｂ上に形成される寄生容量と参照電流が流れるダミーセルアレイ１１０上の経路、すなわち、ダミービット線ＤＢ上に形成される寄生容量を等しくすることができる。したがって、この半導体記憶装置Ｓは、複雑な回路構成を備えることなく、ノイズが印加されたとしてもビット線Ｂ電流と参照電流におけるノイズに基づく変化が等しくなり、各メモリセルＭＣに記憶されているデータ値を的確に読み出して出力することができる。
【００７７】
また、本実施形態の半導体記憶装置Ｓにおいては、ダミーセルアレイ１１０の各ダミーセルＤＣには、他のダミーセルＤＣと同一の値が記憶されているので、何れのダミーセルＤＣが選択されたとしても常に同じ値に基づく参照電流を検知することができる。したがって、この半導体記憶装置Ｓは、セル電流を常に基準となる参照電流と比較することができるので、各メモリセルＭＣに記憶されているデータ値を的確に判定して出力することができる。
【００７８】
＜第２実施形態＞
次に、図５を用いて本発明に係る半導体記憶装置Ｓの第２実施形態について説明する。
【００７９】
本実施形態の半導体記憶装置Ｓは、第１実施形態においてメモリセルアレイ１００と同一のマトリクス状のセル構造を有するダミーセルアレイ１１０に代えて、メモリセルアレイ１００の各ビット線Ｂの列と同一の列構造を有する単一の列から形成されるダミーセルアレイ１１０を有する点に特徴があり、その他の構成は、第１実施形態と同様の構成を有しており、同一の部材については同一の符号を付してその説明を省略する。
【００８０】
なお、図５は、第２実施形態における半導体記憶装置Ｓのメモリセルアレイ１００及びダミーセルアレイ１１０の関係を説明するための図であり、メモリセルアレイ１００及びダミーセルアレイ１１０の構成例を示す図である。ただし、この図５は、１つのセンスアンプ１５０に対応するメモリセルアレイ１００について示した図であり、本実施形態においては、複数のセンスアンプ１５０を有しているため、図５に示すセンスアンプ１５０が複数設けられると共に、それらのセンスアンプ１５０に対応するダミーセルアレイ１１０が形成されている。
【００８１】
本実施形態のダミーセルアレイ１１０は、上述したように、メモリセルアレイ１００の各列と同一の列構造を有し、メモリセルアレイ１００の列と同数のダミーセル（ダミーメモリセル）ＤＣを有している。
【００８２】
このダミーセルアレイ１１０においては、カラムアドレス出力に基づいて単一のダミービット線ＤＢが選択されるようになっている。また、このダミーセルアレイ１１０においては、第１実施形態と同様に、メモリセルアレイ１００の各メモリセルＭＣに接続されている各ワード線Ｗが各ダミーセルＤＣに接続されている。すなわち、このダミーセルアレイ１１０は、アドレスデータに基づいて、メモリセルアレイ１００の各列における同一の行に配列されたダミーセルＤＣが選択されるように、カラムアドレス出力については、ダミービット線ＤＢを切り換えるための切り換え動作が実行されるものの、常に単一のダミービット線ＤＢが選択され、かつ、ロウアドレス出力に基づいてメモリセルアレイ１００と同一のワード線Ｗが選択されるようになっている。そして、このダミーセルアレイ１１０は、選択されたダミーセルＤＣが有する予め定められたデータ値に基づいて参照電流をセンスアンプ１５０に出力するようになっている。
【００８３】
例えば、このダミーセルアレイ１１０は、図５に示すように、メモリセルアレイ１００に連動してカラムアドレス出力毎に各カラムアドレスの出力に基づいて駆動するスイッチングトランジスタＳＴであって、何れも単一のダミービット線ＤＢに接続されているスイッチングトランジスタＳＴと、単一のダミービット線ＤＢ及びワード線Ｗの各交点に設けられ、単一のダミービット線ＤＢおよび何れか一のワード線Ｗに接続された複数のダミーセルＤＣと、を有している。
【００８４】
各スイッチングトランジスタＳＴは、Ｎ型のＭＯＳのトランジスタであって、各ダミービット線ＤＢの先頭、すなわち、単一のダミービット線ＤＢにおける第１行のダミーセルＤＣとバイアス電位生成回路１４０の間に設けられるようになっており、各カラムアドレス出力に接続されているゲート端子と、センスアンプ１５０に接続されるドレイン端子と、第１行の単一のダミービット線ＤＢ上に設けられたダミーセルＤＣに接続されるソース端子とを有している。
【００８５】
各ダミーセルＤＣは、フローティングゲート構造を有するＭＯＳトランジスタ２０を有しており、このＭＯＳトランジスタ２０は、各ロウアドレス出力に各ワード線Ｗを介して接続されるコントロールゲート端子と、単一のダミービット線ＤＢに接続されるドレイン端子と、グラントに接続されるソース端子と、を有している。また、この各ＭＯＳトランジスタ２０は、第１実施形態と同様に、予めデータが書き込まれた状態、すなわち、データ値「１」を有している。
【００８６】
以上のように、本実施形態の半導体記憶装置Ｓは、アドレスデータに基づいて一のメモリセルＭＣが選択されると、メモリセルアレイ１００の各列と同一の列構造であって単一の列から構成されるダミーセルアレイ１１０における同一の行に属するダミーセルＤＣを選択することができるので、ダミーセルアレイ１１０の構造を簡易にしつつ、選択されたメモリセルＭＣに接続されたビット線Ｂ上に形成される寄生容量と参照電流が流れるダミーセルアレイ１１０上の経路、すなわち、ダミービット線ＤＢにおける寄生容量を等しくすることができる。したがって、この半導体記憶装置Ｓは、複雑な回路構成を備えることなく、ノイズが印加されたとしてもビット線Ｂ電流と参照電流におけるノイズに基づく変化が等しくなり、各メモリセルＭＣに記憶されているデータ値を的確に読み出して出力することができる。
【００８７】
また、本実施形態の半導体記憶装置Ｓにおいては、第１実施形態と同様に、ダミーセルアレイ１１０の各ダミーセルＤＣには、他のダミーセルＤＣと同一の値が記憶されているので、何れのダミーセルＤＣが選択されたとしても常に同じ値に基づく参照電流を検知することができる。したがって、この半導体記憶装置Ｓは、セル電流を常に基準となる参照電流と的確に比較することができるとともに、各メモリセルＭＣに記憶されているデータ値を判定して出力することができる。
【符号の説明】
【００８８】
Ｂ  …  ビット線
Ｓ  …  半導体記憶装置
Ｔ  …  出力端子
Ｗ  …  ワード線
ＤＢ  …  ダミービット線
ＤＣ  …  ダミーセル
ＭＣ  …  メモリセル
ＳＴ  …  スイッチングトランジスタ
１０、２０  …  ＭＯＳトランジスタ（フローティングゲート）
１００  …  メモリセルアレイ
１１０  …  ダミーセルアレイ
１２０  …  カラムアドレスデコーダ
１３０  …  ロウアドレスデコーダ
１４０  …  バイアス電位生成回路
１４１  …  第１ＰＭＯＳトランジスタ
１４２  …  第２ＰＭＯＳトランジスタ
１４３  …  第３ＰＭＯＳトランジスタ
１４４  …  第４ＰＭＯＳトランジスタ
１４５  …  第５ＰＭＯＳトランジスタ
１４６  …  第６ＰＭＯＳトランジスタ
１５０  …  センスアンプ
１５１  …  第１ＮＭＯＳトランジスタ
１５２  …  第２ＮＭＯＳトランジスタ
１５３  …  第３ＮＭＯＳトランジスタ
１５４  …  第４ＮＭＯＳトランジスタ
１５５  …  第５ＮＭＯＳトランジスタ
１５６  …  第６ＮＭＯＳトランジスタ
１５７  …  第７ＮＭＯＳトランジスタ
【図１】
2011090744.tif 000003
【図２】
2011090744.tif 000004
【図３】
2011090744.tif 000005
【図４】
2011090744.tif 000006
【図５】
2011090744.tif 000007