(57)【要約】      （修正有）【課題】動作信頼性を向上させる不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】基板１００上に形成された蓄積層１０５と蓄積層上に形成された制御ゲート電極１０７を備えた第１電極ＭＴと、基板１００上に形成された第２電極ＳＴ２及び第３電極ＳＴ２と、ゲート長方向に沿って対向する第２電極と第３電極ＳＴ２との側壁及び基板１００上に形成された第２絶縁膜１１２と、第２、第３ゲート電極ＳＴ２間に埋設された第１絶縁膜１１３と、第２電極ＳＴ２及び第１電極ＭＴ間に埋設された第２絶縁膜１０９、１１０と、第１ゲート電極ＭＴ、第２ゲート電極ＳＴ２、第３ゲート電極ＳＴ２、及び第１、第２絶縁膜上１１３、１１２にそれぞれ形成され、且つ第１絶縁膜１１３における水素原子の拡散を防止する第３絶縁膜１１４とを具備する。【選択図】図２
2011009447.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のトンネル絶縁膜を介して形成された電荷蓄積層と該電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲート電極を備えた第１ゲート電極と、
前記半導体基板上のゲート絶縁膜を介在して形成された第２ゲート電極及び第３ゲート電極と、
ゲート長方向に沿って対向する前記第２ゲート電極と前記第３ゲートとの側壁及び前記半導体基板面に沿って形成された第１絶縁膜と、
前記第２、第３ゲート電極間に埋設された第１層間絶縁膜と、
前記第２ゲート電極及び前記第１ゲート電極間に埋設された第２層間絶縁膜と、
前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第１絶縁膜、前記第１層間絶縁膜、及び第２層間絶縁膜上にそれぞれ形成され、且つ前記第１層間絶縁膜における水素原子の拡散を抑制する第２絶縁膜と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第２絶縁膜により、前記第１層間絶縁膜と前記第２層間絶縁膜とがそれぞれ隔てられる
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２絶縁膜は、ＳｉＮ膜、Ａｌ２Ｏ３膜、ＡｌＯＮ膜、並びに下層から順にＳｉＮ膜、Ａｌ２Ｏ３膜、及びＳｉＮ膜が順次形成された多層膜のいずれかである
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第２ゲート電極の前記側壁に設けられた前記第１絶縁膜と該第２ゲート電極の前記側壁との間に、該第２ゲート電極の前記側壁に沿って設けられた第３絶縁膜を更に備え、
前記第１ゲート電極と前記第２ゲート電極との間隔は、前記第３絶縁膜の２倍未満である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上にトンネル絶縁膜を介して順次形成された電荷蓄積層、ゲート間絶縁膜、及び制御ゲート電極を備えた第１ゲート電極と、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２ゲート電極との間を第１層間絶縁膜で埋設する工程と、
前記半導体基板上に前記第２ゲート絶縁膜を介在して形成された第３ゲート電極と前記第２ゲート電極とのゲート長に沿って互いに対向する側壁及び前記半導体基板面に沿って第１絶縁膜を形成する工程と、
前記第２ゲート電極及び前記第３ゲート電極間を第２層間絶縁膜で埋設する工程と、
前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極、並びに前記第１絶縁膜、並びに前記第１層間絶縁膜、及び第２層間絶縁膜上にそれぞれ前記第２層間絶縁膜における水素原子の拡散を抑制する第２絶縁膜を形成する工程と
を具備する不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性半導体記憶装置において、品質の向上は不可欠である。フラッシュメモリはＦＧ型やＭＯＮＯＳ型が上げられ、それらは電荷蓄積層と制御ゲートとを備えている。そしてそれらメモリセルの特性の良し悪しは、電荷蓄積層における電荷の保持特性が１つの目安となる。
【０００３】
従来から、水素原子がゲート絶縁膜（トンネル絶縁膜）にトラップされることにより電荷蓄積層の電荷保持特性が劣化することが問題となっていた（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】国際公開第２００４／０２３５５９号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、動作信頼性を向上させる不揮発性半導体記憶装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の第１の形態に係る不揮発性半導体記憶装置は、半導体基板上のトンネル絶縁膜を介して形成された電荷蓄積層と該電荷蓄積層上にゲート間絶縁膜を介して形成された制御ゲート電極を備えた第１ゲート電極と、前記半導体基板上のゲート絶縁膜を介在して形成された第２ゲート電極及び第３ゲート電極と、ゲート長方向に沿って対向する前記第２ゲート電極と前記第３ゲートとの側壁及び前記半導体基板面に沿って形成された第１絶縁膜と、前記第２、第３ゲート電極間に埋設された第１層間絶縁膜と、前記第２ゲート電極及び前記第１ゲート電極間に埋設された第２層間絶縁膜と、前記第１ゲート電極、前記第２ゲート電極、前記第３ゲート電極、前記第１絶縁膜、前記第１層間絶縁膜、及び第２層間絶縁膜上にそれぞれ形成され、且つ前記第１層間絶縁膜における水素原子の拡散を抑制する第２絶縁膜とを具備する。
【０００７】
また本発明の第２の形態に係る不揮発性半導体記憶装置の製造方法は、半導体基板上にトンネル絶縁膜を介して順次形成された電荷蓄積層、ゲート間絶縁膜、及び制御ゲート電極を備えた第１ゲート電極と、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２ゲート電極との間を第１層間絶縁膜で埋設する工程と、前記半導体基板上に前記第２ゲート絶縁膜を介在して形成された第３ゲート電極と前記第２ゲート電極とのゲート長に沿って互いに対向する側壁及び前記半導体基板面に沿って第１絶縁膜を形成する工程と、前記第２ゲート電極及び前記第３ゲート電極間を第２層間絶縁膜で埋設する工程と、前記第１ゲート電極、前記第２ゲート電極、及び前記第３ゲート電極、並びに前記第１絶縁膜、並びに前記第１層間絶縁膜、及び第２層間絶縁膜上にそれぞれ前記第２層間絶縁膜における水素原子の拡散を抑制する第２絶縁膜を形成する工程とを具備する。
【発明の効果】
【０００８】
本発明によれば、動作信頼性を向上させる不揮発性半導体記憶装置及びその製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】この発明の一実施形態に係るＮＡＮＤフラッシュメモリのブロック図。
【図２】図１のビット線方向の断面図。
【図３】この発明の一形態に係るＮＡＮＤフラッシュメモリの第１製造工程の断面図。
【図４】この発明の一形態に係るＮＡＮＤフラッシュメモリの第２製造工程の断面図。
【図５】この発明の一形態に係るＮＡＮＤフラッシュメモリの第３製造工程の断面図。
【図６】この発明の一形態に係るＮＡＮＤフラッシュメモリの第４製造工程の断面図。
【図７】この発明の一形態に係るＮＡＮＤフラッシュメモリの第５製造工程の断面図。
【図８】この発明の一形態に係るＮＡＮＤフラッシュメモリの第６製造工程の断面図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
この発明の実施形態に係る不揮発性半導体記憶装置及びその製造方法について図１を用いて説明する。図１に示すように、不揮発性半導体記憶装置は例えば２値以上のデータを保持可能な不揮発性のメモリセルトランジスタＭＴを備えた半導体メモリであって、例えばＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリはメモリセルアレイ１を備える。
【００１２】
＜メモリセルアレイ１について＞  
図示するように、メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルトランジスタＭＴを備えている。そしてメモリセルトランジスタＭＴは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルトランジスタＭＴの制御ゲートはワード線ＷＬとして機能し、ドレインはビット線ＢＬに電気的に接続され、ソースはソース線ＳＬに電気的に接続されている。そして、メモリセルアレイ１は複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。
【００１３】
図示するようにブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１１を備えている。ＮＡＮＤストリング１１の各々は、例えば１６個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば、ポリシリコン層）と、電荷蓄積層上に層間絶縁膜を介在して形成された制御ゲートとを有するＦＧ構造である。なお、メモリセルトランジスタＭＴはＭＯＮＯＳ構造でもよい。この場合、メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜（トンネル絶縁膜）を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有する。以下、本実施形態においては、ＦＧ構造で形成された不揮発性半導体装置について説明する。なお、メモリセルトランジスタＭＴの個数は１６個に限られず、３２個や６４個、１２８個等であってもよく、その数は限定されるものではない。またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１４】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ１５のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ１５を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ（ｎ：自然数）。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。
【００１５】
また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のＮＡＮＤストリング１１はブロックＢＬＫ単位で一括してデータが消去される。
【００１６】
＜メモリセルアレイ１の断面図＞  
次に、上記構成のメモリセルアレイ１の断面図について図２を用いて説明する。図２はビット線ＢＬ方向に沿った、メモリセルアレイ１において、特にブロックＢＬＫ１における選択トランジスタＳＴ２及びブロックＢＬＫ０の断面図を示している。図示するように、ｐ型半導体基板１００の表面領域内にｎ型ウェル領域１０１が形成されている。ｎ型ウェル領域１０１の表面領域内にはｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上にはゲート絶縁膜１０４が形成され、ゲート絶縁膜１０４上に、メモリセルトランジスタＭＴのゲート電極、及び選択トランジスタＳＴ１、ＳＴ２が形成されている。メモリセルトランジスタＭＴのゲート電極及び選択トランジスタＳＴ１、及びＳＴ２は、ＦＧ構造を有した積層構造である。積層構造はゲート絶縁膜１０４上に多結晶ポリシリコン層１０５、ゲート間絶縁膜１０６、多結晶シリコン膜１０５、及び多結晶シリコン膜１０７が順次形成されている。また、多結晶シリコン膜１０７の表面は、シリサイド化（合金化）されている。また、このメモリセルトランジスタＭＴにおけるゲート電極の側壁には例えば９〜１０［ｎｍ］程度の絶縁膜１０９が形成されている。絶縁膜１０９は、例えばＨＴＯ（High Temperature Oxidation：高温の減圧ＣＶＤ法による成膜手法）法を用いて形成したシリコン酸化膜（以下、ＨＴＯ膜１０９と呼ぶことがある）である。そして、絶縁膜１０９の表面上に絶縁膜１１０が形成されている。そして、絶縁膜１０９の表面上、且つメモリセルトランジスタＭＴのゲート電極間を埋め込むように形成される。絶縁膜１１０は、例えばＴＥＯＳ（テトラエトキシシラン：Tetraethoxysilane）を材料に用いて形成したシリコン酸化膜（以下、単にＴＥＯＳ膜と呼ぶことがある）である。
【００１７】
また同様にブロックＢＬＫ０及びＢＬＫ１の選択トランジスタＳＴ２においてゲート電極の側壁には絶縁膜１０９が形成され、該絶縁膜１０９表面上に、例えば６５［ｎｍ］程度の絶縁膜１１０が形成されている。そして、絶縁膜１１０表面及び選択トランジスタＳＴ２間におけるゲート絶縁膜１０４上に、例えば５［ｎｍ］程度の絶縁膜１１１が形成される。絶縁膜１１１は、例えば、ＴＥＯＳで形成される。そして、絶縁膜１１１の表面上に絶縁膜１１２が形成される。絶縁膜１１２は、例えばＳｉＮで形成される。更に、ブロックＢＬＫ０及びＢＬＫ１の選択トランジスタＳＴ２間を埋設するように絶縁膜１１３が形成されている。そして、絶縁膜１１３は、例えばＢＰＳＧ（Boron Phosphor Silicate Glass）を材料に形成された絶縁膜である。なお、ＢＰＳＧ膜以外にも、例えばＰＳＧ（Phospho-Silicate Glass）膜、ＢＳＧ（Boron-Silicate Glass）膜、またはＮＳＧ（None-doped Silicate Glass）膜であってもよい。そして、これら選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ、及び絶縁膜１０９乃至絶縁膜１１２を被覆するように、例えば数十［ｎｍ］程度の膜厚を有した絶縁膜１１４が形成される。本実施形態において絶縁膜１１４は、例えばＳｉＮで形成された膜である。なお、Ａｌ２Ｏ３で絶縁膜１１４が形成されていてもよい。これにより、絶縁膜１１３とメモリセルトランジスタＭＴ間に形成された絶縁膜１０９及び絶縁膜１１０とが隔てられる。つまり、絶縁膜１１４により被覆されることで、メモリセルトランジスタＭＴ間に埋設された絶縁膜１０９及び絶縁膜１１０が、絶縁膜１１３から隔離される。
【００１８】
上記説明したメモリセルトランジスタＭＴにおいて、ゲート絶縁膜１０４はトンネル絶縁膜として機能する。そして多結晶シリコン膜１０５は、浮遊ゲートとして機能し、多結晶シリコン膜１０７は制御ゲートとして機能する。結晶シリコン層１０７は、図１におけるビット線ＢＬ方向に直交するワード線ＷＬ方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。以下、多結晶シリコン膜１０５、及び多結晶シリコン膜１０７を、それぞれ電荷蓄積層１０５、及び制御ゲート１０７と呼ぶことがある。
【００１９】
また選択トランジスタＳＴ１、ＳＴ２において、多結晶シリコン膜１０５はワード線ＷＬ方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン膜１０５が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン膜１０５のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン膜１０７の電位は、一定の電位、またはフローティングの状態とされる。
【００２０】
ゲート電極間に位置するｐ−ウェル領域１０２表面内には、ｎ＋型不純物拡散層１０３が形成されている。ｎ＋不純物拡散層１０３は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、ｎ＋不純物拡散層１０３、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるトランジスタが形成されている。
【００２１】
またｐ型半導体基板１００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、例えばＴＥＯＳで形成された層間絶縁膜１１５が形成され、該層間絶縁膜１１５上には、例えばＳｉＮで形成された絶縁膜１１６が形成されている。なお、層間絶縁膜１１５は、例えば５０［ｎｍ］程度の膜厚で形成され、絶縁膜１１６は、例えば３０［ｎｍ］程度の膜厚で形成される。
【００２２】
そして、隣接するブロックＢＬＫ０及びＢＬＫ１にそれぞれ形成された選択トランジスタＳＴ２間に設けられたｎ＋不純物拡散層１０３に達する、図示せぬコンタクトプラグＣＰ２がｐ型ウェル１０２中に形成されている。また、コンタクトプラグＣＰ２は上記層間絶縁膜１１５及び絶縁膜１１６中に形成され、ソースに電気的に接続されていれもよい。この場合、層間絶縁膜１１５表面には、コンタクトプラグＣＰ２に接続される、図示せぬ金属配線層が形成される。そしてこの金属配線層はソース線ＳＬの一部として機能する。また層間絶縁膜１１５及び絶縁膜１１６中には、ドレイン側の選択トランジスタＳＴ１のｎ＋不純物拡散層（ドレイン）１０３に達する図示せぬコンタクトプラグＣＰ３が形成されている。そして、このコンタクトプラグＣＰ３は電気的にビット線ＢＬと接続される。
【００２３】
＜メモリセルアレイ１の製造工程について＞  
次に、上記メモリセルアレイ１の製造工程について図３乃至図８を用いて説明する。図３乃至図８は、上記図２に示すＮＡＮＤストリング１１の製造工程を順次示す断面図であり、特にブロックＢＬＫ１に形成された選択トランジスタＳＴ２、並びにブロックＢＬＫ０に形成された選択トランジスタＳＴ２及びメモリセルトランジスタＭＴの断面図について示す。
【００２４】
まず図３に示すように、ｐ型半導体基板１００上に、例えばリンイオンを打ち込む。これによりｎ型ウェル領域１０１を形成する。そして、ｎ型ウェル領域１０１の表面内に、例えばボロンイオンを打ち込む。これによりｎ型ウェル領域１０１の表面内にｐ型ウェル領域１０２を形成する。その後、ｐ型半導体基板１００上にゲート酸化膜１０４を形成し、該ゲート酸化膜１０４上に絶縁膜１０５、ゲート間絶縁膜１０６、絶縁膜１０５、多結晶シリコン膜１０７、及び窒化シリコン膜１０８を順次形成させる。その後、ＲＩＥ（Reactive Ion Etching）法等の異方性エッチングを用いて、窒化シリコン膜１０８、多結晶シリコン膜１０７、絶縁膜１０５、１０６をゲート電極のパターンにパターニングする。引き続き、窒化シリコン膜１０８をマスクとして、イオン注入工程を用いてｐ型ウェル領域１０２内に不純物を注入する。これによりｐ型ウェル領域１０２表面内にゲート電極のソース及びドレインとして機能する不純物拡散層１０３が形成される。これにより、メモリセルトランジスタＭＴが形成される。また、周知の方法により選択トランジスタＳＴ１及びＳＴ２が形成される。その後、例えばＨＴＯ（High Temperature Oxidation：高温の減圧ＣＶＤ法による成膜手法）法を用いてメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、２の側壁に例えば膜厚が９〜１０[ｎｍ]程度の絶縁膜１０９を形成する。更に絶縁膜１０９表面上に、例えば６５[ｎｍ]程度の絶縁膜１１０を形成する。これにより、メモリセルトランジスタＭＴ間が上記絶縁膜１０９、及び１１０により埋設される。
【００２５】
次に図４に示すようにメモリセルトランジスタＭＴ及び選択トランジスタＳＴ２における窒化シリコン１０８上、選択トランジスタＳＴ２間における絶縁膜１０４表面上、並びに上記絶縁膜１１０上に、例えば５[ｎｍ]程度の絶縁膜１１１を形成させる。なお絶縁膜１１１は、例えばＴＥＯＳを材料として形成される。そして上記絶縁膜１１１上にＳｉＮ膜１１２を、例えば２０[ｎｍ]程度形成する。
【００２６】
引き続き図５に示すように、選択トランジスタＳＴ２間を埋設するように、例えばＢＰＳＧを材料としたシリコン酸化膜１１３を形成する。その後、選択トランジスタＳＴ２及びメモリセルトランジスタＭＴの窒化シリコン１０８が露出されるまで（Chemical Mechanical Polishing）法等による研磨エッチングで、窒化シリコン１０８、絶縁膜１０９乃至絶縁膜１１２、及び絶縁膜１１３の平坦化を行う。
【００２７】
次に図６に示すように、選択トランジスタＳＴ２及びメモリセルトランジスタＭＴにおいてゲート電極として機能する多結晶シリコン膜１０７を低抵抗化するため、エッチバックを行う。これにより多結晶シリコン膜１０７の上面を露出させる。その後、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ２の多結晶シリコン膜１０７をシリサイド（合金化）するため、多結晶シリコン膜１０７、絶縁膜１０９乃至絶縁膜１１２、及び絶縁膜１１３の上面に例えばＮｉ層などの金属層を形成させる。その後、例えばＮｉの場合３００〜６００℃、Ｃｏの場合５００℃〜９００℃でアニールすることで、多結晶シリコン膜１０７の表面をシリサイド化して、シリサイド層１１８とする。なお、シリサイド化で使用される金属層はＮｉ、Ｃｏの他、Ｗであってもよい。その後、ウェットエッチングを用いて例えばＮｉ層などの金属層のみを剥離することで、図７を得ることが出来る。また、窒化シリコン膜１０８のシリサイド化は表面だけでなく、ＦＵＳＩ化であってもよい。ＦＵＳＩ化とは、多結晶シリコン膜と高融点金属とを反応させ、多結晶シリコン膜の表面のみをシリサイドするのではなく、多結晶シリコン膜の内部にまで完全にシリサイド化させることをいう。
【００２８】
その後、図８に示すようにシリサイド層１１８、多結晶シリコン膜１０７、絶縁膜１０９乃至絶縁膜１１２、及び絶縁膜１１３上にＳｉＮ膜１１４を形成させる。そして、ＳｉＮ膜１１４上に、例えばＴＥＯＳを材料に形成された層間絶縁膜１１５及び、例えばＳｉＮを材料に形成された絶縁膜１１６を順次形成し、該絶縁膜１１６上に絶縁膜を形成した後、ＣＭＰを用いて平坦化を行う。この際、絶縁膜１１６がストッパとして機能する。その後、所定の金属配線工程を経ることで図２に示す不揮発性半導体記憶装置が完成する。
【００２９】
＜本実施形態に係る効果＞  
本実施形態に係る不揮発性半導体記憶装置及びその製造方法であれば、下記（１）の効果を奏することができる。  
（１）動作信頼性を向上させることができる  
本実施形態に係る不揮発性半導体記憶装置及びその製造方法であれば、アニール時において絶縁膜１１３から水素原子が拡散することを抑制することが出来る。以下、本実施形態においてＳｉＮ膜１１４が形成されていない場合について説明する。
【００３０】
上記説明した図３乃至図８の製造過程において、不揮発性半導体記憶装置をアニールする。この場合ＳｉＮ膜１１４が形成されていないと、ＢＰＳＧ膜１１３から水素原子が放出される。そしてこの放出された水素原子が、層間絶縁膜１１５を介してメモリセルトランジスタＭＴのゲート絶縁膜１０４にトラップされる。これにより、ゲート絶縁膜１０４にアクセプタ不純物準位が形成される。この場合において、制御ゲート１０７に書き込み電圧を印加すると、メモリセルトランジスタＭＴに形成されたチャネルからトンネリングされた電子が、これらアクセプタ準位にトラップされ、電荷蓄積層１０５に格納されにくくなる。メモリセルトランジスタＭＴは、チャネルからトンネリングされた電子の数でデータの書き込み状態を判断する。そして一時的に‘０’データ（２値の場合において閾値の高い状態）とされても、時間の経過と共にゲート絶縁膜１０４にトラップされた電子が抜けてしまう。この結果として電荷蓄積層１０５に格納された電荷は少なく見えてしまう。すなわち、‘１’データ（２値の場合において閾値の低い状態）と判断されてしまうことがある。
【００３１】
また、ＳｉＮ膜１１４の代わりに、絶縁膜１１６（ＳｉＮ膜）が選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ、及び絶縁膜１０９乃至絶縁膜１１３上に直接形成された場合、該絶縁膜１１６により絶縁膜１１３における水素原子の拡散を抑制することが期待できるが、以下のような問題が生じる。この場合、絶縁膜１１４上に層間絶縁膜１１５を介在して絶縁膜１１６が形成されるのではなく、選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ、及び絶縁膜１０９乃至絶縁膜１１３上に該絶縁膜１１６（ＳｉＮ膜）が直接形成される。この場合、製造工程で前述したように絶縁膜１１６を形成した後、該絶縁膜１１６上に絶縁膜を形成し、該絶縁膜１１６をストッパとしたＣＭＰを実行する。すると、層間絶縁膜１１５がないためＣＭＰによる圧力が直接選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴに掛かってしまう。このため、選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴが破壊される恐れが生じる。
【００３２】
この点、本実施形態に係る不揮発性半導体記憶装置及びその製造方法であると、選択トランジスタＳＴ２間に形成されたＢＰＳＧ膜１１３、絶縁膜１０９乃至絶縁膜１１２、メモリセルトランジスタＭＴ、選択トランジスタＳＴ１、及び選択トランジスタＳＴ２を被覆するようにＳｉＮ膜１１４が形成されている。具体的には、メモリセルトランジスタＭＴ間に形成された絶縁膜１０９、１１０及びゲート絶縁膜１０４を外部と隔離するようにＳｉＮ膜１１４が形成されている。そして、このＳｉＮ膜１１４は水素原子の通過を抑制するブロック膜として機能する。このため、製造過程においてＢＰＳＧ膜１１３に取り込まれた水素原子が、アニール時に該ＢＰＳＧ膜１１３から外部へ放出されることを抑制させることができる。具体的にはＢＰＳＧ膜１１３中の水素原子を隣接するメモリセルトランジスタＭＴのトンネル酸化膜として機能するゲート絶縁膜１０４に達しないよう抑制することが出来る。また、ＳｉＮ膜１１４上に形成された層間絶縁膜１１５及び絶縁膜１１６から拡散される水素原子をゲート絶縁膜１０４に達しないように抑制することが出来る。このため、メモリセルトランジスタＭＴ直下のゲート酸化膜１０４の特性を向上させることができる。また、本実施形態に係る不揮発性半導体記憶装置及びその製造方法では、絶縁膜１１４上に層間絶縁膜１１５、絶縁膜１１６が順次形成されていることから、該絶縁膜１１６をストッパとしたＣＭＰを行っても、該層間絶縁膜１１５が吸収体として機能することから、選択トランジスタＳＴ１、ＳＴ２、及びメモリセルトランジスタＭＴの破壊といった問題も抑制することが出来る。
【００３３】
ここで、ゲート絶縁膜１０４に対する水素原子のブロック膜として機能するためには、ＳｉＮ膜１１４はゲート絶縁膜１０４よりも上部にあればよいが、ゲート絶縁膜１０４から、より離れた上部にあった方が、ブロック膜としての効果は大きくなる。
【００３４】
また、ＢＰＳＧ膜１１３中の水素原子の拡散はその下部にある絶縁膜（ＳｉＮ）１１２によってもブロックされるので、絶縁膜１１２は水素原子の拡散を抑制することが可能な程度の膜厚を有していることが望ましい。
【００３５】
なお、メモリセルトランジスタＭＴはＦＧ構造やＭＯＮＯＳ構造に限らず、ＮＯＲ型でも適用可能である。またその他ＥＥＰＲＯＭでも適用可能とされる。
【００３６】
なお、選択トランジスタＳＴ２、メモリセルトランジスタＭＴ、絶縁膜１０９乃至絶縁膜１１２、及び絶縁膜１１３上に形成される絶縁膜１１４の材料はＳｉＮ、またはＡｌ２Ｏ３に限られなく、絶縁膜１１３を形成する材料に応じて種々の組み合わせが可能とされる。言い換えれば、絶縁膜１１３を形成する材料に応じて、絶縁膜１１４を構成する材料を変えることが可能とされる。具体的には絶縁膜１１３が上記本実施形態で説明したＢＰＳＧなどの材料以外で構成された場合、該絶縁膜１１３から拡散する原子を、ゲート絶縁膜に到達させることを抑制するような材料を絶縁膜１１４に適用してもよい。
【００３７】
またなお、絶縁膜１１３が水素原子以外の原子を拡散する場合であれば、その拡散される原子を抑制する材料を絶縁膜１１４に適用すればよい。
【００３８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００３９】
１…メモリセルアレイ、１００…ｐ型半導体基板、１０１…ｎ型ウェル領域、１０２…ｐ型ウェル領域、１０３…ｎ＋不純物拡散層、１０４…ゲート絶縁膜、１０５、１０７…ポリシリコン層、１０８…窒化シリコン膜、１０６…ゲート間絶縁膜、１１５…層間絶縁膜、１０９乃至１１１…絶縁膜、１１２、１１４、１１６…ＳｉＮ膜、１１３…ＢＰＳＧ膜、１１８…シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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