(57)【要約】【課題】複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置であって、一部不良の半導体装置を廉価版又は低機能版として提供することで歩留りロスを低減できる半導体装置を提供すること。【解決手段】半導体装置の複数の半導体チップは、不良な冗長ブロックをそれぞれ有する。当該複数の半導体チップには、対向する半導体チップと協働することにより当該半導体装置が所定の機能を果たす第１の半導体チップ及び第２の半導体チップが含まれる。また、第１の半導体チップの不良な冗長ブロックの箇所が、第２の半導体チップの不良な冗長ブロックの箇所と、積層方向に対して垂直な面で合致するよう、第１の半導体チップ及び第２の半導体チップが積層されている。【選択図】図１
2011138966.tif 000002
【特許請求の範囲】
【請求項１】
複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置であって、
前記複数の半導体チップには、不良な冗長ブロックをそれぞれ有し、対向する半導体チップと協働することにより当該半導体装置が所定の機能を果たす第１の半導体チップ及び第２の半導体チップが含まれ、
前記第１の半導体チップの不良な冗長ブロックの箇所が、前記第２の半導体チップの不良な冗長ブロックの箇所と、積層方向に対して垂直な面で合致するよう、前記第１の半導体チップ及び前記第２の半導体チップが積層されたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２の半導体チップの各冗長ブロックには、前記第１の半導体チップに接続される接続端子が、積層方向を軸とした前記第２半導体チップの中心に対して回転対称に配置され、
前記第２の半導体チップは、前記軸を中心に所定角度回転された上で前記第１の半導体チップに積層されることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記第２の半導体チップが有する冗長ブロックは、積層方向を軸とした前記第２の半導体チップの中心に対して回転対称に配置されたことを特徴とする半導体装置。
【請求項４】
請求項２又は３に記載の半導体装置であって、
前記所定角度は、９０度、１８０度又は２７０度であることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置であって、
前記半導体チップは、当該半導体チップ上における不良な冗長ブロックの箇所に関する情報を、電気的又は光学的に読み取り可能な状態で記憶することを特徴とする半導体装置。
【請求項６】
請求項２〜５のいずれか一項に記載の半導体装置を構成する前記第２の半導体チップであることを特徴とする半導体チップ。
【請求項７】
複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置を製造する半導体製造装置であって、
前記半導体チップに含まれる不良な冗長ブロックの箇所を示す不良箇所情報を取得する不良箇所情報取得部と、
前記複数の半導体チップの中から、前記位置情報取得部が取得した不良箇所情報に基づいて、第１の半導体チップ及び第２の半導体チップを選択する選択部と、
前記第１の半導体チップの不良な冗長ブロックの箇所が、前記第２の半導体チップの不良な冗長ブロックの箇所と積層方向に対して垂直な面で合致するよう、前記第１の半導体チップ及び前記第２の半導体チップを積層する積層部と、
を備えたことを特徴とする半導体製造装置。
【請求項８】
請求項７に記載の半導体製造装置であって、
前記選択部が選択する前記第１の半導体チップ及び前記第２の半導体チップは、積層方向に対して垂直な面で不良な冗長ブロックを同一の箇所にそれぞれ有することを特徴とする半導体製造装置。
【請求項９】
請求項７に記載の半導体製造装置であって、
前記位置情報取得部が取得した不良箇所情報に基づいて、前記第１の半導体チップの不良な冗長ブロックの箇所に対し、前記第２の半導体チップの不良な冗長ブロックの箇所が積層方向に対して垂直な面で合致する回転角度を算出する回転角度算出部と、
前記回転角度算出部が算出した回転角度に従って、前記第１の半導体チップ又は前記第２の半導体チップを他方の半導体チップに対して相対的に回転させる回転部と、を備え、
前記積層部は、前記回転部によって回転された前記第１の半導体チップ及び前記第２の半導体チップを積層することを特徴とする半導体製造装置。
【請求項１０】
請求項７〜９のいずれか一項に記載の半導体製造装置であって、
前記位置情報取得部が取得した前記不良箇所情報を前記半導体チップに記録する記録部を備えたことを特徴とする半導体製造装置。
【請求項１１】
複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置を製造する半導体製造方法であって、
前記半導体チップに含まれる不良な冗長ブロックの箇所を示す不良箇所情報を取得し、
前記複数の半導体チップの中から、前記不良箇所情報に基づいて、第１の半導体チップ及び第２の半導体チップを選択し、
前記第１の半導体チップの不良な冗長ブロックの箇所が、前記第２の半導体チップの不良な冗長ブロックの箇所と積層方向に対して垂直な面で合致するよう、前記第１の半導体チップ及び前記第２の半導体チップを積層することを特徴とする半導体製造方法。
【請求項１２】
請求項１１に記載の半導体製造方法であって、
前記第１の半導体チップ及び前記第２の半導体チップは、積層方向に対して垂直な面で不良な冗長ブロックを同一の箇所にそれぞれ有することを特徴とする半導体製造方法。
【請求項１３】
請求項１１に記載の半導体製造方法であって、
前記取得した不良箇所情報に基づいて、前記第１の半導体チップの不良な冗長ブロックの箇所に対し、前記第２の半導体チップの不良な冗長ブロックの箇所が積層方向に対して垂直な面で合致する回転角度を算出し、
前記回転角度に従って、前記第１の半導体チップ又は前記第２の半導体チップを他方の半導体チップに対して相対的に回転させ、
相対的に回転された前記第１の半導体チップ及び前記第２の半導体チップを積層することを特徴とする半導体製造方法。
【請求項１４】
請求項１３に記載の半導体製造方法であって、
前記取得した不良箇所情報を前記半導体チップに記録することを特徴とする半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置、半導体チップ、半導体製造装置及び半導体製造方法に関する。
【背景技術】
【０００２】
半導体製品の高集積化に伴い、複数の半導体チップを積層してパッケージ化された製品が数を増している。積層の手法としては、ワイヤーボンディング方式やＴＳＶ方式等が実用化されている。今後、積層型の三次元ＬＳＩはシステムＬＳＩの主流になると考えられる。また、マルチコアＬＳＩが、近年の半導体チップの主流になりつつある。マルチコアＬＳＩとは、１つのＬＳＩチップに機能的に冗長なブロックを複数配置することにより、処理を分散化して効率を上げようとするものである。このように、今後、マルチコアチップの三次元ＬＳＩが多く製造されると考えられる。
【０００３】
特許文献１〜４には、マルチコアチップの三次元ＬＳＩに関する技術が開示されている。特許文献１には、複数のメモリチップを有し、いずれか１つのチップが不良となった場合に、このチップと置換される冗長用の予備チップを複数のメモリチップと共に同一のパッケージ内に実装した半導体記憶装置が開示されている。特許文献２には、複数のコア部が実装されたマルチコアプロセッサにおいて、コア部毎にテストパターン圧縮回路を独立して設け、完全良品ＬＳＩだけでなく部分良品ＬＳＩの判定を行うことで歩留りを向上させることが開示されている。
【０００４】
特許文献３には、基板の端に配列された端子列が重ならないよう交互に１８０度回転させた位置となるように、上下に半導体集積チップが積層され、各端子列がワイヤーボンドにより接続された半導体装置が開示されている。特許文献４には、複数のプロセッサが同一チップに集積され、高速信号処理が可能なチップレイアウトを有するオンチップマルチプロセッサが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２９９９９７号公報
【特許文献２】特開２００５−３０９８６７号公報
【特許文献３】特開２００８−９１６２７号公報
【特許文献４】特開２００１−５１９５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記説明した複数の冗長なブロックを持つマルチコアＬＳＩでは、少なくとも１つの不良ブロックが存在すると、チップそのものが不良品として扱われる。例えば、４つの冗長ブロックを持つマルチコアＬＳＩの１つの冗長ブロックが不良と判定された場合、通常、このＬＳＩを不良品にしなければならなかった。しかし、特許文献２によれば、一部の冗長ブロックが不良と判定されたＬＳＩチップを、廉価版又は低機能版として提供することは可能である。
【０００７】
このようなＬＳＩチップに別のＬＳＩチップを三次元実装する場合を考える。常識的には、不良ブロックに三次元接続されるベアチップの領域は、積層される側が良品であっても正常に動作しない。上述の例では、積層されるベアチップが４領域とも良品であっても、４分の一は不良となってしまう。このように、マルチコアＬＳＩにおける三次元実装は、歩留りロスが多くなるといった問題があった。
【０００８】
本発明の目的は、複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置であって、一部不良の半導体装置を廉価版又は低機能版として提供することで歩留りロスを低減できる半導体装置、半導体チップ、半導体製造装置及び半導体製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置であって、前記複数の半導体チップには、不良な冗長ブロックをそれぞれ有し、対向する半導体チップと協働することにより当該半導体装置が所定の機能を果たす第１の半導体チップ及び第２の半導体チップが含まれ、前記第１の半導体チップの不良な冗長ブロックの箇所が、前記第２の半導体チップの不良な冗長ブロックの箇所と、積層方向に対して垂直な面で合致するよう、前記第１の半導体チップ及び前記第２の半導体チップが積層されたことを特徴とする半導体装置を提供する。
【００１０】
上記半導体装置では、前記第２の半導体チップの各冗長ブロックには、前記第１の半導体チップに接続される接続端子が、積層方向を軸とした前記第２半導体チップの中心に対して回転対称に配置され、前記第２の半導体チップは、前記軸を中心に所定角度回転された上で前記第１の半導体チップに積層される。
【００１１】
上記半導体装置では、前記第２の半導体チップが有する冗長ブロックは、積層方向を軸とした前記第２の半導体チップの中心に対して回転対称に配置されている。
【００１２】
上記半導体装置では、前記所定角度は、９０度、１８０度又は２７０度である。
【００１３】
上記半導体装置では、前記半導体チップは、当該半導体チップ上における不良な冗長ブロックの箇所に関する情報を、電気的又は光学的に読み取り可能な状態で記憶する。
【００１４】
本発明は、上記半導体装置を構成する前記第２の半導体チップである半導体チップを提供する。
【００１５】
本発明は、複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置を製造する半導体製造装置であって、前記半導体チップに含まれる不良な冗長ブロックの箇所を示す不良箇所情報を取得する不良箇所情報取得部と、前記複数の半導体チップの中から、前記位置情報取得部が取得した不良箇所情報に基づいて、第１の半導体チップ及び第２の半導体チップを選択する選択部と、前記第１の半導体チップの不良な冗長ブロックの箇所が、前記第２の半導体チップの不良な冗長ブロックの箇所と積層方向に対して垂直な面で合致するよう、前記第１の半導体チップ及び前記第２の半導体チップを積層する積層部と、を備えた半導体製造装置を提供する。
【００１６】
上記半導体製造装置では、前記選択部が選択する前記第１の半導体チップ及び前記第２の半導体チップは、積層方向に対して垂直な面で不良な冗長ブロックを同一の箇所にそれぞれ有する。
【００１７】
上記半導体製造装置では、前記位置情報取得部が取得した不良箇所情報に基づいて、前記第１の半導体チップの不良な冗長ブロックの箇所に対し、前記第２の半導体チップの不良な冗長ブロックの箇所が積層方向に対して垂直な面で合致する回転角度を算出する回転角度算出部と、前記回転角度算出部が算出した回転角度に従って、前記第１の半導体チップ又は前記第２の半導体チップを他方の半導体チップに対して相対的に回転させる回転部と、を備え、前記積層部は、前記回転部によって回転された前記第１の半導体チップ及び前記第２の半導体チップを積層する。
【００１８】
上記半導体製造装置では、前記位置情報取得部が取得した前記不良箇所情報を前記半導体チップに記録する記録部を備える。
【００１９】
本発明は、複数の冗長ブロックをそれぞれ有する複数の半導体チップが積層された半導体装置を製造する半導体製造方法であって、前記半導体チップに含まれる不良な冗長ブロックの箇所を示す不良箇所情報を取得し、前記複数の半導体チップの中から、前記不良箇所情報に基づいて、第１の半導体チップ及び第２の半導体チップを選択し、前記第１の半導体チップの不良な冗長ブロックの箇所が、前記第２の半導体チップの不良な冗長ブロックの箇所と積層方向に対して垂直な面で合致するよう、前記第１の半導体チップ及び前記第２の半導体チップを積層することを特徴とする半導体製造方法を提供する。
【００２０】
上記半導体製造方法では、前記第１の半導体チップ及び前記第２の半導体チップは、積層方向に対して垂直な面で不良な冗長ブロックを同一の箇所にそれぞれ有する。
【００２１】
上記半導体製造方法では、前記取得した不良箇所情報に基づいて、前記第１の半導体チップの不良な冗長ブロックの箇所に対し、前記第２の半導体チップの不良な冗長ブロックの箇所が積層方向に対して垂直な面で合致する回転角度を算出し、前記回転角度に従って、前記第１の半導体チップ又は前記第２の半導体チップを他方の半導体チップに対して相対的に回転させ、相対的に回転された前記第１の半導体チップ及び前記第２の半導体チップを積層する。
【００２２】
上記半導体製造方法では、前記取得した不良箇所情報を前記半導体チップに記録する。
【発明の効果】
【００２３】
本発明に係る半導体装置、半導体チップ、半導体製造装置及び半導体製造方法によれば、複数の冗長ブロックをそれぞれ有する複数の半導体チップを積層して半導体装置を製造する際、一部不良の半導体装置を廃棄することなく、廉価版又は低機能版として提供することができる。その結果、半導体装置の歩留りロスを低減できる。
【図面の簡単な説明】
【００２４】
【図１】第１の実施形態の三次元ＬＳＩを示す図
【図２】第１の実施形態の三次元ＬＳＩにおいて積層される各ベアチップの構成を示す図
【図３】三次元ＬＳＩ製造装置の構成を示すブロック図
【図４】三次元ＬＳＩの製造工程を示すフローチャート
【図５】第２の実施形態の三次元ＬＳＩを示す図
【図６】第２の実施形態の三次元ＬＳＩにおいて積層される各ベアチップの構成を示す図
【図７】三次元ＬＳＩ製造装置の構成を示すブロック図
【図８】三次元ＬＳＩの製造工程を示すフローチャート
【図９】第３の実施形態の三次元ＬＳＩを示す図
【図１０】第３の実施形態の三次元ＬＳＩにおいて積層される各ベアチップの構成を示す図
【発明を実施するための形態】
【００２５】
以下、本発明の実施形態について、図面を参照して説明する。
【００２６】
本発明の半導体装置、半導体チップ、半導体製造装置及び半導体製造方法の実施の形態について、図面を参照して説明する。以下説明する実施形態では、半導体装置として、マルチコア化されたベアチップが積層された三次元ＬＳＩを例に説明する。
【００２７】
正規の製品としての三次元ＬＳＩには、全ての冗長ブロックが良品である複数のベアチップが積載されている。但し、半導体チップの性質上、不良ブロックの発生は避けられない。さらに、ベアチップのどの冗長ブロックに不良が発生するかを予測することは基本的に不可能であり、一般的に、不良の発生は複数の冗長ブロックの全てに平均化して起こると予測される。
【００２８】
不良ブロックを有するベアチップは、通常は不良品として廃棄されるが、廉価版又は低機能版として提供することは可能である。しかし、複数のベアチップが積層されることにより所定の機能を実現する三次元ＬＳＩの場合、一つのベアチップに不良ブロックが含まれていると、他のベアチップが影響を受ける。すなわち、不良ブロックを含むベアチップに冗長ブロックの全てが良品であるベアチップを積層した場合、不良ブロックに接続された後者のベアチップの冗長ブロックは機能しない。
【００２９】
以下説明する実施形態では、不良ブロックの位置を予め確認しておき、三次元方向の同一箇所に不良ブロックが存在する複数のベアチップを積層することにより、ベアチップを廃棄する無駄の低減が可能となる。
【００３０】
［第１の実施形態］
図１は、第１の実施形態の三次元ＬＳＩを示す図である。また、図２は、第１の実施形態の三次元ＬＳＩにおいて積層される各ベアチップの構成を示す図である。図１に示すように、第１の実施形態の三次元ＬＳＩ１０５には、それぞれ４つの冗長ブロック（以下「コア」という）を有する第１のベアチップ１０１と第２のベアチップ１０２が積層されている。
【００３１】
図２に示すように、第１のベアチップ１０１が有する４つのコアＣ１０〜Ｃ１３の内、コアＣ１３が不良ブロックである。同様に、第２のベアチップ１０２が有する４つのコアＣ２０〜Ｃ２３の内、コアＣ２３が不良ブロックである。なお、各コアには、それぞれ同一方向に、接続端子が配列された端子部ａ及びそれぞれ異なる機能を有する回路部ｂ，ｃ，ｄが配置されている。第１のベアチップ１０１及び第２のベアチップ１０２がそれぞれ対向するベアチップと協働することにより、三次元ＬＳＩ１０５は所定の機能を果たす。
【００３２】
図１に示すように、第１のベアチップ１０１の不良ブロックであるコアＣ１３の箇所が、第２のベアチップ１０２の不良ブロックであるコアＣ２３の箇所と、積層方向に対して垂直な面で合致するよう、第１のベアチップ１０１及び第２のベアチップ１０２が積層されることによって、三次元ＬＳＩ１０５が製造される。第１のベアチップ１０１と第２のベアチップ１０２の電極間の接続は、ＴＳＶ（Through-Silicon Via）方式により行われるが、ワイヤーボンディング方式により行われても良い。後者の場合、コアＣ１２，１３とコアＣ２２，２３の端子部ａは、基板の外側に配置される。
【００３３】
（三次元ＬＳＩ製造装置）
本実施形態の三次元ＬＳＩ１０５を製造する三次元ＬＳＩ製造装置について説明する。図３は、三次元ＬＳＩ製造装置の構成を示すブロック図である。三次元ＬＳＩ製造装置５０は、三次元化部５１と、ベアチップ選択部５２と、不良箇所情報記憶部５３と、チップ記録部５４と、チップ読取部５５と、不良箇所情報取得部５６とを備える。
【００３４】
三次元化部５１は、第１のベアチップ１０１に第２のベアチップ１０２を積層して三次元ＬＳＩ１０５とする。ベアチップ選択部５２は、複数のベアチップの中から、同一の箇所に不良なコアを持つ複数のベアチップ（第１のベアチップ１０１及び第２のベアチップ１０２）を選択する。不良箇所情報記憶部５３は、ベアチップ毎に不良なコアの箇所及び数が記述されたテーブルを、各ベアチップの不良箇所情報として記憶する。
【００３５】
不良箇所情報取得部５６は、ＬＳＩテスタ７０によって得られたベアチップの不良箇所情報を、ユーザの操作等を介して取得する。ＬＳＩテスタ７０は、ウェハの状態で各ベアチップを検査し、ベアチップに配置された各コアの良否判定を行う。当該良否判定によって、検査したベアチップの不良箇所情報が得られる。なお、ＬＳＩテスタ７０を三次元ＬＳＩ製造装置５０に接続し、ＬＳＩテスタ７０によって得られたベアチップの不良箇所情報を不良箇所情報記憶部５３に直接伝送して格納しても良い。
【００３６】
チップ記録部５４は、不良箇所情報記憶部５３が記憶する不良箇所情報を読み出してベアチップに記録する。この記録には、後述するヒューズの切断やマーキング等の方法が用いられる。チップ読取部５５は、ベアチップに記録された不良箇所情報を読み出して不良箇所情報記憶部５３に記録する。
【００３７】
チップ記録部５４によるベアチップに対する不良箇所情報の記録方法には、不良と判定されたコアに対し、内蔵するヒューズを切って機能を停止させる方法や、外部から視覚的に判別可能（識別可能）なマーキングを施す方法等が考えられる。いずれの方法でも、ベアチップを積層した際に悪影響を及ぼさないよう、不良と判定されたコアに対して電気的又は物理的に機能を停止させる処理を行う。
【００３８】
（三次元ＬＳＩの製造方法）
上記説明した三次元ＬＳＩ製造装置５０による三次元ＬＳＩの製造方法について説明する。図４は、三次元ＬＳＩの製造工程を示すフローチャートである。図４に示すように、ウェハ上に形成された複数のベアチップは、ＬＳＩテスタ７０によってそれぞれウェハの状態で検査される（ステップＳ１）。ＬＳＩテスタ７０による検査では、各コアの良否判定が行われる。当該良否判定によって、各ベアチップの不良箇所情報が得られる。検査後、ウェハは個片の状態に切削（ダイシング）される（ステップＳ２）。
【００３９】
不良箇所情報取得部５６は、ＬＳＩテスタ７０による良否判定の結果得られた各ベアチップの不良箇所情報を、ユーザの操作等を介して取得する（ステップＳ３）。不良箇所情報取得部５６が取得した各ベアチップの不良箇所情報は、不良箇所情報記憶部５３に格納される（ステップＳ４）。なお、ステップＳ３では、不良箇所情報取得部５６が不良箇所情報をＬＳＩテスタ７０から取得しているが、前述したように、ＬＳＩテスタ７０が不良箇所情報を不良箇所情報記憶部５３に直接伝送しても良い。
【００４０】
次に、ベアチップ選択部５２は、不良箇所情報記憶部５３が記憶する各ベアチップの不良箇所情報に基づき、不良なコアの箇所が合致する複数のベアチップ（第１のベアチップ１０１及び第２のベアチップ１０２）を選択する（ステップＳ５）。次に、三次元化部５１は、ベアチップ選択部５２によって選択された複数のベアチップを積層して三次元化し、三次元ＬＳＩ１０５を製造する（ステップＳ６）。
【００４１】
上記説明した第１の実施形態の三次元ＬＳＩ製造装置５０及び三次元ＬＳＩの製造方法によれば、不良なコアを含む複数のベアチップを、各ベアチップの不良なコアが積層方向に対して垂直な面で合致するよう積層して三次元ＬＳＩを製造する。このため、不良なコアの存在しない完全良品３次元ＬＳＩの機能と同等又はそれより縮減された機能で動作可能な廉価版又は低機能版の３次元ＬＳＩを製造することができる。
【００４２】
［第２の実施形態］
図５は、第２の実施形態の三次元ＬＳＩを示す図である。また、図６は、第２の実施形態の三次元ＬＳＩにおいて積層されるベアチップの構成を示す図である。図５に示すように、第２の実施形態の三次元ＬＳＩ２０５には、それぞれ４つの冗長ブロック（以下「コア」という）を有する第１のベアチップ２０１と第２のベアチップ２０２が積層されている。
【００４３】
図６に示すように、第１のベアチップ２０１が有する４つのコアＣ３０〜Ｃ３３の内、コアＣ３１が不良ブロックである。同様に、第２のベアチップ２０２が有する４つのコアＣ４０〜Ｃ４３の内、コアＣ４０が不良ブロックである。なお、各コアには、それぞれ同一方向に、接続端子が配列された端子部ａ及びそれぞれ異なる機能を有する回路部ｂ，ｃ，ｄが配置されている。第１のベアチップ２０１及び第２のベアチップ２０２がそれぞれ対向するベアチップと協働することにより、三次元ＬＳＩ２０５は所定の機能を果たす。
【００４４】
図２に示すように、各ベアチップには不良なコアが１つ含まれているが、第１の実施形態のようにそのまま積層した場合、第１のベアチップ２０１と第２のベアチップ２０２の不良箇所は重ならない。本実施形態では、ベアチップのレイアウト設計時に、軸ｍを中心に９０度ずつ回転した際、どの角度でも積層可能なように、コアの配置や接続端子の配置を工夫しておく。したがって、コアの不良箇所が異なるベアチップ同士であっても、第１の実施形態と同様に積層できる。なお、図２では半時計回りに９０度回転させる場合を示すが、１８０度、２７０度回転させて不良なコア同士を重ねても良い。
【００４５】
第１のベアチップ２０１及び第２のベアチップ２０２の各コアには、図６に示すように、各回路部ｂ，ｃ，ｄのレイアウト及び端子部ａが、積層方向を軸とした各ベアチップの中心に対して回転対称に配置されている。例えば、第２のベアチップ２０２の不良なコアＣ４１の端子部ａはコアＣ４０の端子部ａと回転対称に配置されている。したがって、コアＣ４１の端子部ａは、９０度回転した状態で、コアＣ４０の端子部ａと同一の接続端子の配列を有する。
【００４６】
本実施形態では、第１のベアチップ２０１の不良なコアＣ３０の箇所に対し、第２のベアチップ２０２の不良なコアＣ４１の箇所が軸ｍ方向に対して垂直な面で合致するよう、第２のベアチップ２０２を軸ｍを中心に所定角度（図２の例では反時計回りに９０度）だけ回転させた上で、これらのベアチップを積層する。その結果、図５に示すように、第１の実施形態と同様、第１のベアチップ２０１の不良なコアＣ３０上に、第２のベアチップ２０２の不良なコアＣ４１が積層され、三次元ＬＳＩ２０５が製造される。
【００４７】
（三次元ＬＳＩ製造装置）
本実施形態の三次元ＬＳＩ２０５を製造する三次元ＬＳＩ製造装置について説明する。図７は、三次元ＬＳＩ製造装置の構成を示すブロック図である。第１の実施形態の三次元ＬＳＩ製造装置５０が備える構成要素と同一の構成要素には同一の符号を付して、その説明を省略する。
【００４８】
三次元ＬＳＩ製造装置６０は、第１の実施形態の三次元ＬＳＩ製造装置５０が備える三次元化部５１、ベアチップ選択部５２、不良箇所情報記憶部５３、チップ記録部５４、チップ読取部５５及び不良箇所情報取得部５６の他、ベアチップ回転角度算出部５７と、ベアチップ回転機構部５８とを備える。
【００４９】
ベアチップ選択部５２は、第１の実施形態では同一の箇所に不良なコアを持つ複数のベアチップを選択するが、第２の実施形態では、不良なコアの箇所が異なる複数のベアチップ（第１のベアチップ２０１及び第２のベアチップ２０２）も選択する。
【００５０】
ベアチップ回転角度算出部５７は、ベアチップ選択部５２によって選択された各ベアチップに対し、不良箇所情報記憶部５３が記憶する不良箇所情報に基づいて、回転角度を算出する。ベアチップ回転機構部５８は、ベアチップ回転角度算出部５７によって算出された回転角度に従って、一方のベアチップに積層される他方のベアチップを回転させる。なお、積層される２つのベアチップを相対的に回転させても良い。
【００５１】
なお、ベアチップ回転角度算出部５７が回転角度を算出する代わりに、ユーザが不良箇所情報に基づいて回転角度を算出し、その情報を三次元ＬＳＩ製造装置６０に入力しても良い。また、ＬＳＩテスタ７０が不良箇所情報に基づいて回転角度を算出し、その情報を三次元ＬＳＩ製造装置６０に直接伝送しても良い。
【００５２】
（三次元ＬＳＩ製造方法）
上記説明した三次元ＬＳＩ製造装置６０による三次元ＬＳＩの製造方法について説明する。図８は、三次元ＬＳＩの製造工程を示すフローチャートである。第１の実施形態の三次元ＬＳＩ製造方法に含まれるステップと同一のステップには同一の符号を付して、その説明を省略する。
【００５３】
第２の実施形態では、ステップＳ５で、コアの不良箇所が異なるベアチップ同士が選択されることもある。例えば、図６に示した第１のベアチップ２０１及び第２のベアチップ２０２が選択された場合、ベアチップ回転角度算出部５７は、不良箇所情報記憶部５３が記憶する不良箇所情報に基づいて、これらを積層した際、第１のベアチップ２０１の不良なコアＣ３０に第２のベアチップ２０２の不良なコアＣ４１が重なるよう、第２のベアチップ２０２の回転角度を算出する（ステップＳＡ５）。
【００５４】
次に、ベアチップ回転機構部５８は、ステップＳ５Ａで算出された回転角度に従って、第２のベアチップ２０２を回転させる（ステップＳ５Ｂ）。ステップＳ６では、三次元化部５１は、第１のベアチップ１０１にステップＳ５Ｂで回転された第２のベアチップ１０２を積層して三次元化し、三次元ＬＳＩ２０５を製造する。
【００５５】
上記説明した第２の実施形態の三次元ＬＳＩ製造装置６０及び三次元ＬＳＩの製造方法によれば、不良なコアを含むベアチップの回転が必要な場合、不良箇所情報に基づいて適切な回転角度を算出し、少なくとも一方のベアチップを回転した上で、複数のベアチップを積層して三次元ＬＳＩを製造する。
【００５６】
また、ベアチップの各コアには端子部及び各回路部が回転対称に配置されているため、すくなくとも一方のベアチップを回転させて他方のベアチップの不良なコアの箇所に合致させることができる。このため、不良なコアを含むベアチップを数多く組み合わせることができる。その結果、不良なコアの数及び箇所の異なる複数のベアチップを用いて廉価版又は低機能版の三次元ＬＳＩを製造することができ、歩留りロスをより一層低減できる。
【００５７】
［第３の実施形態］
近年の半導体製品の微細化の進展により、拡散工程におけるウェハ上のトランジスタに関する以下の特性が判明されつつある。すなわち、ＸＹ平面において、Ｘ軸と平行にゲートが生成される場合と、Ｙ軸と平行に生成される場合とでは、トランジスタの特性に差が出る。第３の実施形態の三次元ＬＳＩは、この特性を鑑み、不良なコアの箇所が異なる複数のベアチップを積層する際、４つのコアの特性の均質化を図る。
【００５８】
図９は、第３の実施形態の三次元ＬＳＩを示す図である。また、図１０は、第３の実施形態の三次元ＬＳＩにおいて積層されるベアチップの構成を示す図である。図９に示すように、第３の実施形態の三次元ＬＳＩ３０５には、それぞれ４つの冗長ブロック（以下「コア」という）を有する第１のベアチップ３０１と第２のベアチップ３０２が積層されている。
【００５９】
図１０に示すように、第１のベアチップ３０１が有する４つのコアＣ５１〜Ｃ５３の内、コアＣ５１が不良ブロックである。同様に、第２のベアチップ３０２が有する４つのコアＣ６０〜Ｃ６３の内、コアＣ６３が不良ブロックである。なお、各コアには、それぞれ同一方向に、接続端子が配列された端子部ａ及びそれぞれ異なる機能を有する回路部ｂ，ｃ，ｄが配置されている。第１のベアチップ３０１及び第２のベアチップ３０２がそれぞれ対向するベアチップと協働することにより、三次元ＬＳＩ３０５は所定の機能を果たす。
【００６０】
第１のベアチップ３０１及び第２のベアチップ３０２には、各コアに含まれる端子部ａ及び回路部ｂ，ｃ，ｄが１８０度に限定して回転対称に配置されている。例えば、図１０に示すように、第２のベアチップ３０２の不良なコアＣ６３に含まれる端子部及び回路部は、軸ｎを中心に１８０度回転した状態で、コアＣ６１の端子部及び回路部と同一の配列を有する。
【００６１】
本実施形態では、第１のベアチップ３０１の不良なコアＣ５１の箇所に対して、第２のベアチップ３０２の不良なコアＣ６３の箇所が軸ｎ方向に対して垂直な面で合致するよう、第２のベアチップ３０２を軸ｎを中心に１８０度に回転させた上で、これらのベアチップを積層する。その結果、図９に示すように、第１及び第２の実施形態と同様、第１のベアチップ３０１の不良なコアＣ５１上に、第２のベアチップ３０２の不良なコアＣ６３が積層され、三次元ＬＳＩ３０５が製造される。
【００６２】
第３の実施形態の三次元ＬＳＩ製造装置は、第２の実施形態とほぼ同様の構成を有する。また、三次元ＬＳＩ３０５の製造工程も、第２の実施形態とほぼ同様である。
【００６３】
以上説明したように、第３の実施形態の三次元ＬＳＩ製造装置及び三次元ＬＳＩの製造方法によれば、一方のベアチップに対し他方のベアチップを１８０度回転させるため、ＸＹ平面におけるベアチップの特性を二次元生成方向に揃えることができる。このように、各ベアチップの特性の均一化を図りつつ、歩留りロスを低減できる。
【００６４】
以上説明した第１〜第３の実施形態では、ＬＳＩテスタ７０の検査結果である不良箇所情報は、不良箇所情報記憶部５３による取得時に、ＬＳＩテスタ７０から出力され三次元ＬＳＩ製造装置５０に入力される。他の形態として、ＬＳＩテスタ７０による検査時に、ベアチップに不良箇所情報を記録して、三次元ＬＳＩ製造装置５０が、ベアチップに記録された不良箇所情報を読み取っても良い。この場合、不良箇所情報の記録方法及び読み取り方法は、電気的方法及び光学的方法のいずれでも可能である。例えば、ベアチップに内蔵するヒューズのカットやマーキングを行うことで、三次元ＬＳＩ製造装置５０が、電気的又は光学的に不良箇所情報を読み取る。電気的に読み取る場合、ベアチップに不良箇所情報を出力する端子を設けることで、この端子を通して三次元ＬＳＩ製造装置５０が不良箇所情報を読み出すことができる。このように、三次元ＬＳＩ製造装置５０がベアチップから不良箇所情報を読み取るため、ユーザによる操作が不要となり、操作性が向上する。
【００６５】
また、各ベアチップには４つのコアが配置されているが、コアの数は複数であれば任意の数で良い。また、各ベアチップには、１つの不良なコアが存在する場合を示したが、１つのベアチップに複数の不良なコアが存在しても良い。また、少なくとも１組の不良なコア同士の箇所が合致していればよく、不良なコアの数が異なるベアチップを積層しても良い。
【００６６】
また、上記説明では、複数のベアチップを選択する際、第１の実施形態では不良なコアの箇所が合致するものが選ばれ、第２の実施形態では９０度の回転対称にあるものが選ばれ、第３の実施形態では１８０度の回転対称にあるものが選ばれる。複数のベアチップを選択する手順として、不良なコアの箇所が合致するものを優先して選択し、合致するものが無い場合、９０度又は１８０度回転対称にあるものを選択しても良い。
【００６７】
また、上記実施形態では、２つのベアチップを積層する場合を示したが、３つ以上のベアチップを積層しても良い。
【産業上の利用可能性】
【００６８】
本発明に係る半導体装置は、マルチコアＬＳＩである廉価版又は低機能版の三次元ＬＳＩ等として有用である。
【符号の説明】
【００６９】
５０、６０  三次元ＬＳＩ製造装置
５１  三次元化部
５２  ベアチップ選択部
５３  不良箇所情報記憶部
５４  チップ記録部
５５  チップ読取部
５６  不良箇所情報取得部
５７  ベアチップ回転角度算出部
５８  ベアチップ回転機構部
７０  ＬＳＩテスタ
１０１，１０２，２０１，２０２，３０１，３０２  ベアチップ
１０５，２０５，３０５  三次元ＬＳＩ
【図１】
2011138966.tif 000003
【図２】
2011138966.tif 000004
【図３】
2011138966.tif 000005
【図４】
2011138966.tif 000006
【図５】
2011138966.tif 000007
【図６】
2011138966.tif 000008
【図７】
2011138966.tif 000009
【図８】
2011138966.tif 000010
【図９】
2011138966.tif 000011
【図１０】
2011138966.tif 000012