(57)【要約】【課題】トランジスタの耐圧を向上し、動作信頼性を向上出来る不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタを提供すること。【解決手段】ゲート電極２６と、第１不純物濃度を有するチャネル領域２２と、第１不純物濃度よりも大きな第２不純物濃度を有するソース・ドレイン拡散領域２１と、チャネル領域２２とソース・ドレイン拡散領域２１とが重複する領域に形成され、第２不純物濃度よりも大きな第３不純物濃度を有する重複領域２４と、第２不純物濃度よりも大きな第４不純物濃度を有するコンタクト領域２３と、ソース・ドレイン拡散領域２１の一部領域内に形成され、第２不純物濃度よりも大きく且つ第４不純物濃度よりも小さい第５不純物濃度を有する不純物拡散領域２７とを備え、不純物拡散領域２７は、コンタクト領域２３に接し且つ重複領域２４に離隔するようにして形成される。【選択図】図９
2011009695.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層を有するメモリセルトランジスタを備えたメモリセルアレイと、
前記メモリセルトランジスタを駆動するための周辺回路とを備え、
前記周辺回路は、少なくとも第１のトランジスタを含み、
前記第１のトランジスタは、半導体層と、
前記半導体層の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下近傍の前記半導体層の表面に形成され第１の不純物濃度を有する第１導電型のチャネル領域と、
それぞれが、前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され、前記第１の不純物濃度よりも大きな第２の不純物濃度を有する、第１導電型のソース拡散領域及びドレイン拡散領域と、
前記チャネル領域と前記ソース拡散領域及び前記ドレイン拡散領域とが重複する前記ゲート電極直下の前記半導体層の表面に形成され、前記第２の不純物濃度よりも大きな第３の不純物濃度を有する、第１導電型の重複領域と、
前記ソース拡散領域及び前記ドレイン拡散領域の表面の少なくとも一部に形成され、前記第２の不純物濃度よりも大きな第４の不純物濃度を有する、第１導電型のコンタクト領域と、
前記ソース拡散領域及び前記ドレイン拡散領域の少なくともいずれか一方における一部領域内に形成され、前記第２の不純物濃度よりも大きく、且つ前記第４の不純物濃度よりも小さい第５の不純物濃度を有する、第１導電型の不純物拡散領域と
を備え、前記不純物拡散領域は、前記コンタクト領域に接し且つ前記重複領域に離隔するようにして形成され、少なくとも前記コンタクト領域と前記重複領域との間の領域内に位置する
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記周辺回路は、前記第１のトランジスタに加え第２のトランジスタを備え、
前記第２のトランジスタは、前記半導体層の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下を含む前記半導体層の表面に形成され第６の不純物濃度を有する第１導電型のチャネル領域と、
それぞれが、前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され、前記第６の不純物濃度よりも大きな第７の不純物濃度を有する、第１導電型のソース拡散領域及びドレイン拡散領域と、
を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第１ＭＯＳトランジスタにおいて、前記チャネル領域に注入される不純物は、
前記ソース拡散領域及び前記ドレイン拡散領域に注入される不純物とは種類が異なり、且つ
前記不純物拡散領域に注入される不純物と同じ種類である
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の不純物濃度と前記第６の不純物濃度が同じであり、
前記第３の不純物濃度と前記第７の不純物濃度が同じである
ことを特徴とする請求項２に記載の不揮発性半導体装置。
【請求項５】
前記不純物拡散層は、前記ソース拡散領域及び前記ドレイン拡散領域のうち、カットオフ状態においてより高電界が与えられる領域内に形成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
半導体層と、
前記半導体層の表面上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の直下近傍の前記半導体層の表面に形成され第１の不純物濃度を有する第１導電型のチャネル領域と、
それぞれが、前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され、前記第１の不純物濃度よりも大きな第２の不純物濃度を有する、第１導電型のソース拡散領域及びドレイン拡散領域と、
前記チャネル領域と前記ソース拡散領域及び前記ドレイン拡散領域とが重複する前記ゲート電極直下の前記半導体層の表面に形成され、前記第２の不純物濃度よりも大きな第３の不純物濃度を有する、第１導電型の重複領域と、
前記ソース拡散領域及び前記ドレイン拡散領域の表面の少なくとも一部に形成され、前記第２の不純物濃度よりも大きな第４の不純物濃度を有する、第１導電型のコンタクト領域と、
前記ソース拡散領域及び前記ドレイン拡散領域の少なくともいずれか一方における一部領域内に形成され、前記第２の不純物濃度よりも大きく、且つ前記第４の不純物濃度よりも小さい第５の不純物濃度を有する、第１導電型の不純物拡散領域と
を具備し、前記不純物拡散領域は、前記コンタクト領域に接し且つ前記重複領域に離隔するようにして形成され、少なくとも前記コンタクト領域と前記重複領域との間の領域内に位置する
ことを特徴とするディプレッション型ＭＯＳトランジスタ。
【請求項７】
前記周辺回路は、第２のトランジスタを更に含み、
前記第２のトランジスタは、
前記半導体層の表面上にゲート絶縁膜を介して形成されたゲート電極と、
それぞれが、前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され、第６の不純物濃度を有する、第１導電型のソース拡散領域及びドレイン拡散領域と、
前記ソース拡散領域及び前記ドレイン拡散領域の表面の少なくとも一部に形成され、前記第６の不純物濃度よりも大きな第７の不純物濃度を有する、第１導電型のコンタクト領域と、
前記ソース拡散領域及び前記ドレイン拡散領域の一部領域内に形成され、前記第６の不純物濃度よりも大きく、且つ前記第７の不純物濃度よりも小さい第８の不純物濃度を有する、第１導電型の不純物拡散領域と
を備え、前記第２のトランジスタの前記不純物拡散領域は、前記コンタクト領域に接し、且つ少なくとも前記コンタクト領域と前記ゲート電極との間の領域内に位置する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
従来、半導体記憶装置の一つとして、電気的書き替えを可能とした不揮発性半導体記憶装置が知られている。なかでも、複数個のメモリセルを直列接続してＮＡＮＤセルを構成するＮＡＮＤ型フラッシュメモリは、高集積化ができるものとして広く用いられている。
【０００３】
ＮＡＮＤ型フラッシュメモリにおける一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＭＯＳＦＥＴ構造を有する。そして複数個のメモリセルが、隣接するもの同士でソース・ドレインを共用する形で直列接続されてＮＡＮＤセルが構成され、これが一単位としてビット線に接続される。そして、このようなＮＡＮＤセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイは、ｐ型半導体基板、又はｐ型ウェル領域内に集積形成される。
【０００４】
ＮＡＮＤ型フラッシュメモリでは、選択ブロック内の制御ゲート線に電源電圧より高い電圧を転送する必要がある。このような高電圧をメモリセルに転送するため、従来のＮＡＮＤ型フラッシュメモリは、電源電圧を該高電圧に変換する電圧変換回路を含むロウデコーダ回路を備えている（例えば、特許文献１参照）。このようなロウデコーダは、一般的に、高耐圧のエンハンスメント型（Ｅ型）ｎチャネル型ＭＯＳトランジスタ、高耐圧のディプレッション型（Ｄ型）ｎチャネル型ＭＯＳトランジスタ、及び高耐圧のＥ型ｐチャネル型ＭＯＳトランジスタ等の複数種類のＭＯＳトランジスタを含んでいる。
【０００５】
従って、これらの高耐圧ＭＯＳトランジスタの耐圧を十分に確保することが重要であり、耐圧が低下するとＮＡＮＤ型フラッシュメモリの動作信頼性が低下するという問題あった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−１９６０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、トランジスタの耐圧を向上し、動作信頼性を向上出来る不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタを提供する。
【課題を解決するための手段】
【０００８】
この発明の一態様に係る不揮発性半導体記憶装置は、半導体基板上にゲート絶縁膜を介して形成された電荷蓄積層を有するメモリセルトランジスタを備えたメモリセルアレイと、前記メモリセルトランジスタを駆動するための周辺回路とを備え、前記周辺回路は、少なくとも第１のトランジスタを含み、前記第１のトランジスタは、半導体層と、前記半導体層の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の直下近傍の前記半導体層の表面に形成され第１の不純物濃度を有する第１導電型のチャネル領域と、それぞれが、前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され、前記第１の不純物濃度よりも大きな第２の不純物濃度を有する、第１導電型のソース拡散領域及びドレイン拡散領域と、前記チャネル領域と前記ソース拡散領域及び前記ドレイン拡散領域とが重複する前記ゲート電極直下の前記半導体層の表面に形成され、前記第２の不純物濃度よりも大きな第３の不純物濃度を有する、第１導電型の重複領域と、前記ソース拡散領域及び前記ドレイン拡散領域の表面の少なくとも一部に形成され、前記第２の不純物濃度よりも大きな第４の不純物濃度を有する、第１導電型のコンタクト領域と、前記ソース拡散領域及び前記ドレイン拡散領域の少なくともいずれか一方における一部領域内に形成され、前記第２の不純物濃度よりも大きく、且つ前記第４の不純物濃度よりも小さい第５の不純物濃度を有する、第１導電型の不純物拡散領域とを備え、前記不純物拡散領域は、前記コンタクト領域に接し且つ前記重複領域に離隔するようにして形成され、少なくとも前記コンタクト領域と前記重複領域との間の領域内に位置する。
【０００９】
また、この発明の一態様に係るディプレッション型ＭＯＳトランジスタは、半導体層と、前記半導体層の表面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の直下近傍の前記半導体層の表面に形成され第１の不純物濃度を有する第１導電型のチャネル領域と、それぞれが、前記ゲート電極に対し自己整合的に前記半導体層の表面に形成され、前記第１の不純物濃度よりも大きな第２の不純物濃度を有する、第１導電型のソース拡散領域及びドレイン拡散領域と、前記チャネル領域と前記ソース拡散領域及び前記ドレイン拡散領域とが重複する前記ゲート電極直下の前記半導体層の表面に形成され、前記第２の不純物濃度よりも大きな第３の不純物濃度を有する、第１導電型の重複領域と、前記ソース拡散領域及び前記ドレイン拡散領域の表面の少なくとも一部に形成され、前記第２の不純物濃度よりも大きな第４の不純物濃度を有する、第１導電型のコンタクト領域と、前記ソース拡散領域及び前記ドレイン拡散領域の少なくともいずれか一方における一部領域内に形成され、前記第２の不純物濃度よりも大きく、且つ前記第４の不純物濃度よりも小さい第５の不純物濃度を有する、第１導電型の不純物拡散領域と、を具備し、前記不純物拡散領域は、前記コンタクト領域に接し且つ前記重複領域に離隔するようにして形成され、少なくとも前記コンタクト領域と前記重複領域との間の領域内に位置する。
【発明の効果】
【００１０】
本発明によれば、トランジスタの耐圧を向上し、動作信頼性を向上出来る不揮発性半導体記憶装置及びディプレッション型ＭＯＳトランジスタを提供できる。
【図面の簡単な説明】
【００１１】
【図１】この発明の第１実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。
【図２】この発明の第１実施形態に係るＮＡＮＤセルの平面図。
【図３】この発明の第１実施形態に係るＮＡＮＤセルの等価回路。
【図４】図２のＡ−Ａ’線に沿った断面図。
【図５】図２のＢ−Ｂ’線に沿った断面図。
【図６】この発明の第１実施形態に係るメモリセルアレイの等価回路。
【図７】この発明の第１実施形態に係るロウデコーダの回路図。
【図８】この発明の第１実施形態に係るＤ型ＭＯＳトランジスタの平面図。
【図９】図８のＡ−Ａ線に沿った断面図。
【図１０】Ｄ型ＭＯＳトランジスタの平面図。
【図１１】図１０のＡ−Ａ線に沿った断面図。
【図１２】図８及び図９に示すＭＯＳトランジスタの不純物濃度分布を示すグラフ。
【図１３】図１０及び図１１に示すＭＯＳトランジスタの不純物濃度分布を示すグラフ。
【図１４】図８及び図９に示すＭＯＳトランジスタの、半導体基板中におけるリン及び砒素の濃度分布を示すグラフである。
【図１５】図１０及び図１１に示すＭＯＳトランジスタの、半導体基板中におけるリン及び砒素の濃度分布を示すグラフである。
【図１６】この発明の第１実施形態及び比較例に係るＤ型ＭＯＳトランジスタの第１製造工程を示す断面図。
【図１７】この発明の第１実施形態及び比較例に係るＤ型ＭＯＳトランジスタの第２製造工程を示す断面図。
【図１８】この発明の第１実施形態及び比較例に係るＤ型ＭＯＳトランジスタの第３製造工程を示す断面図。
【図１９】この発明の第１実施形態及び比較例に係るＤ型ＭＯＳトランジスタの第４製造工程を示す断面図。
【図２０】この発明の第１実施形態及び比較例に係るＤ型ＭＯＳトランジスタの電圧−電流特性を示すグラフである。
【図２１】この発明の第１実施形態及び比較例に係るＤ型ＭＯＳトランジスタの電圧−電流特性を示すグラフである。
【図２２】この発明の第１実施形態に係るＤ型ＭＯＳトランジスタの抵抗−耐圧特性を示すグラフ。
【図２３】比較例に係るＤ型ＭＯＳトランジスタの抵抗−耐圧特性を示すグラフ。
【図２４】この発明の第２実施形態に係るＤ型ＭＯＳトランジスタの断面図。
【図２５】この発明の第３実施形態に係るＤ型ＭＯＳトランジスタの平面図。
【図２６】図２５のＡ−Ａ線に沿った断面図。
【図２７】この発明の第３実施形態に係るＮＡＮＤ型フラッシュメモリの、書き込み動作時における各種信号のタイミングチャート。
【図２８】Ｅ型ＭＯＳトランジスタの平面図であり、（ａ）図はこの発明の第４実施形態に係る構成を示し、（ｂ）図は比較例に係る構成を示す。
【図２９】図２８のＡ−Ａ線に沿った断面図であり、（ａ）図はこの発明の第４実施形態に係る構成を示し、（ｂ）図は比較例に係る構成を示す。
【図３０】図２８及び図２９に示すＭＯＳトランジスタの不純物濃度分布を示すグラフであり、（ａ）図は本実施形態について示し、（ｂ）図は比較例について示す。
【図３１】図２８及び図２９に示すＭＯＳトランジスタの、半導体基板中におけるリン、砒素、及びボロンの濃度分布を示すグラフであり、（ａ）図は本実施形態について示し、（ｂ）図は比較例について示す。
【図３２】第４実施形態及び比較例に係るＥ型ＭＯＳトランジスタの第１製造工程を示す断面図。
【図３３】第４実施形態及び比較例に係るＥ型ＭＯＳトランジスタの第２製造工程を示す断面図。
【図３４】第４実施形態及び比較例に係るＥ型ＭＯＳトランジスタの第３製造工程を示す断面図。
【図３５】第４実施形態及び比較例に係るＥ型ＭＯＳトランジスタの第４製造工程を示す断面図。
【図３６】Ｅ型ＭＯＳトランジスタの断面図。
【図３７】第４実施形態に係るＥ型ＭＯＳトランジスタの抵抗−寿命特性を示すグラフ。
【図３８】第４実施形態の変形例に係るＥ型ＭＯＳトランジスタの断面図。
【図３９】この発明の第５実施形態に係るＤ型ＭＯＳトランジスタの断面図。
【図４０】この発明の第１乃至第３の実施形態の第１変形例に係るＤ型ＭＯＳトランジスタの構成を示す断面図。
【図４１】この発明の第１乃至第３の実施形態の第２変形例に係るＤ型ＭＯＳトランジスタの構成を示す断面図。
【発明を実施するための形態】
【００１２】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【００１４】
＜ＮＡＮＤ型フラッシュメモリの全体構成について＞  
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成について、図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。図示するようにＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０１、ビット線制御回路（センスアンプ兼データラッチ）１０２、カラムデコーダ１０３、アドレスバッファ１０４、ロウデコーダ１０５、データ入出力バッファ１０６、基板電位制御回路１０７、及び電圧発生回路１２０を備えている。
【００１５】
メモリセルアレイ１０１に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路１０２が設けられている。このビット線制御回路１０２はデータ入出力バッファ１０６につながり、アドレスバッファ１０４からのアドレス信号を受けるカラムデコーダ１０３の出力を入力として受ける。
【００１６】
また、上記メモリセルアレイ１０１に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ１０５、及びこのメモリセルアレイ１０１が形成されるｐ型シリコン基板（または、ｐ型ウェル領域）の電位を制御するための基板電位制御回路１０７が設けられている。また、メモリセル等に供給される、書き込み、読出し等に必要な電圧を発生する回路として、４種類の電圧発生回路１２０が設けられている。具体的には、データ書き込み動作時に、書き込み用高電圧ＶＰＧＭ（〜２０Ｖ）と中間電圧ＶＰＡＳＳ（〜１０Ｖ）をそれぞれ発生するために、書き込み用高電圧発生回路１０９と書き込み用中間電圧発生回路１１０が設けられている。
【００１７】
更に、データ読み出し時に、読み出し用中間電圧ＶＲＥＡＤを発生するために、読み出し用中間電圧発生回路１１１が設けられている。また、消去動作時に、消去用高電圧ＶＥＲＡ（〜２０Ｖ）を発生するために、消去用高電圧発生回路１１２が設けられている。
【００１８】
ビット線制御回路１０２は主にＣＭＯＳフリップフロップからなり、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
【００１９】
図２、図３はそれぞれ、上記メモリセルアレイ１０１における一つのＮＡＮＤセル部分の平面図と等価回路図であり、図４、図５はそれぞれ図２のＡ−Ａ’線、及びＢ−Ｂ’線に沿った断面図である。
【００２０】
素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル領域）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施形態では、例えば、複数個のメモリセルＭｉ（ｉは１〜８の自然数）が直列接続されて一つのＮＡＮＤセルを構成している。ここでは、説明の便宜上、１つのＮＡＮＤセル中のメモリセルＭｉは８個とするが、本実施形態がこれに限定されるものでないことはいうまでもない。
【００２１】
メモリセルＭ１〜Ｍ８はそれぞれ、半導体基板１１上にゲート絶縁膜１３を介して形成された浮遊ゲート１４（１４１、１４２、・・・、１４８）と、浮遊ゲート１４上に絶縁膜１５を介して形成された制御ゲート１６（＝ワード線：１６１、１６２、・・・、１６８）とを有する積層ゲートを備えている。これらのメモリセルのソース、ドレインであるｎ型の不純物拡散層１９（１９０、１９１、・・・、１９１０）は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されている。
【００２２】
ＮＡＮＤセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲート１４９、１６９及び１４１０、１６１０が設けられ、これにより選択トランジスタＳ１、Ｓ２が形成されている。素子が形成された半導体基板１１上は絶縁膜１７により覆われ、この上にビット線１８が形成されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９０に接続されている。行方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ（１）、ＣＧ（２）、・・・、ＣＧ（８）として形成されている。これら制御ゲートはワード線として機能する。選択ゲート１４９、１６９及び１４１０、１６１０もそれぞれ行方向に連続的に選択ゲート線ＳＧ（１）、ＳＧ（２）として配設されている。
【００２３】
図６は、このようなＮＡＮＤセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するＮＡＮＤセル群であって、図６中の破線で囲まれた領域を、１個のメモリセルブロックと呼ぶ。通常の読み出し・書き込み動作時には、複数のメモリセルブロックのうち１個だけが選択される（このメモリセルブロックを選択メモリセルブロックと呼ぶ）。
【００２４】
＜ロウデコーダ１０５の構成について＞  
次に、上記ロウデコーダ１０５の構成の詳細について、図７を用いて説明する。図７は、ロウデコーダ１０５の回路図である。図７では、メモリセルアレイ１０１中の１つのメモリセルブロック２の片側に、ロウデコーダ１０５を構成するロウデコーダ回路５を配置した場合を示している。ロウデコーダ回路５は、制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ（１）、ＳＧ（２）に接続される転送トランジスタＱＮ０〜ＱＮ１１（閾値電圧はＶｔｈ（ＱＮ））を備えている。図７の回路では、制御ゲート線ＣＧ（１）〜ＣＧ（８）及び選択ゲート線ＳＧ（１）、ＳＧ（２）に接続されるＭＯＳトランジスタＱＮ０〜ＱＮ１１はすべてエンハンスメント（enhancement、以下Ｅ型と呼ぶ）ｎチャネル型の高耐圧型ＭＯＳトランジスタである。ＭＯＳトランジスタＱＮ０〜ＱＮ１０は、少なくともメモリセルＭｉ及び選択トランジスタＳ１、Ｓ２や低耐圧のトランジスタ（後に説明するＬＮＤ等）よりも高耐圧型であり、ゲート絶縁膜の膜厚は、メモリセルＭｉ、選択トランジスタＳ１、Ｓ２、及びトランジスタＬＮＤのそれよりも大きい。また、制御ゲート線ＣＧ（１）〜ＣＧ（８）には、それぞれトランジスタＱＮ１〜ＱＮ８が制御ゲート線１本あたり１個接続されている。
【００２５】
即ち、制御ゲート線ＣＧ（１）〜ＣＧ（８）とその信号入力ノードＣＧＤ１〜ＣＧＤ８間にはそれぞれ、ＮＭＯＳトランジスタＱＮ１〜ＱＮ８の電流経路が接続される。また、選択ゲート線ＳＧ（１）とその信号入力ノードＳＧＤ、ＳＧＤＳ間にはそれぞれ、ＭＯＳトランジスタＱＮ０、ＱＮ９の電流経路が接続される。更に、選択ゲート線ＳＧ（２）とその信号入力ノードＳＧＳ、ＳＧＤＳ間には、ＭＯＳトランジスタＱＮ１０、ＱＮ１１の電流経路が接続される。
【００２６】
またロウデコーダ１０５には、ＭＯＳトランジスタＱＮ０〜ＱＮ１１のゲート電圧を設定して制御ゲート線ＣＧ（１）〜（８）、選択ゲート線ＳＧ（１）及びＳＧ（２）の電圧を切換えるため、電圧切換回路５４Ａが備えられている。この電圧切換回路５４Ａは、入力電圧ＩＮＰＵＴ、制御信号ＢＳＴＯＮの切り替わりに応じて、異なる大きさの出力電圧ＯＵＴＰＵＴを出力ノードＮ１０へ出力するものである。入力電圧ＩＮＰＵＴは、その電圧切換回路５４Ａが接続されたメモリセルブロック２を選択する場合に電源電圧Ｖｄｄとされ、非選択とする場合に基準電圧Ｖｓｓ（＜Ｖｄｄ）とされる。また、入力電圧ＩＮＰＵＴの反転信号／ＩＮＰＵＴがノードＮ２０即ちＭＯＳトランジスタＱＮ９及びＱＮ１１のゲートに入力される。これにより、ＭＯＳトランジスタＱＮ０、ＱＮ９はいずれか一方のみ導通される。同様に、ＭＯＳトランジスタＱＮ１１、ＱＮ９はいずれか一方のみが導通される。
【００２７】
なお、図７において、１つのｎチャネルＭＯＳトランジスタＱＮ０〜ＱＮ１１の代わりに、ｐチャネル型ＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを並列接続して構成される転送ゲートを、制御ゲート或いは選択ゲート１本当たり１つ形成するようにしてもよい。
【００２８】
電圧切換回路５４Ａは、出力ノードＮ１０と電源ノードＶＲＤＥＣとの間に、トランジスタＨＮＤ１と、これにノードＮ２（トランジスタＨＮＤ１のソース）でトランジスタＨＮＤ１と直列に接続されたトランジスタＨＰとを備えている。トランジスタＨＮＤ１は、高耐圧でディプレッション（depletion、以下Ｄ型と呼ぶ）のｎチャネル型ＭＯＳトランジスタであり、その閾値電圧Ｖｔｈ（ＨＮＤ１）は負の値を有する。トランジスタＨＰは、高耐圧でＥ型のｐチャネルＭＯＳトランジスタであり、その閾値電圧Ｖｔｈ（ＨＰ）は負の値を有する。
【００２９】
トランジスタＨＮＤ１は、そのドレインが電源ノードＶＲＤＥＣに接続され、ソースがノードＮ２においてトランジスタＨＰのソースと接続され、またゲートには出力電圧ＯＵＴＰＵＴが正帰還されている。トランジスタＨＮＤ１は、ソース−ドレイン間およびソース−ゲート間に高電圧が印加されるので、高耐圧のものとする必要があり、そのため低耐圧のトランジスタ（後に説明するＬＮＤ等）よりもゲート−コンタクト間距離を長く形成する他、低耐圧のトランジスタよりもゲート絶縁膜が厚く形成されている。また、電源ノードＶＲＤＥＣ及びゲートに高電圧が印加された場合に、その高電圧をノードＮ２に転送することができるよう、閾値電圧Ｖｔｈ（ＨＮＤ１）は負の値（Ｄ型）とされている。
【００３０】
またこの電圧切換回路５４Ａでは、入力電圧ＩＮＰＵＴが入力されるノードＮ９と出力ノードＮ１０との間に、インバータ回路ＩＮＶ1、ＩＮＶ２、低耐圧でＤ型（すなわち、負の閾値電圧Ｖｔｈ（ＬＮＤ）を有する）のｎチャネルＭＯＳトランジスタＬＮＤ、及びＭＯＳトランジスタＬＮＤよりも高耐圧でＤ型のｎチャネルＭＯＳトランジスタＨＮＤ２（負の閾値電圧Ｖｔｈ（ＨＮＤ２）を有する）が直列接続されている。トランジスタＬＮＤ、及びトランジスタＨＮＤ２は、制御信号ＢＳＴＯＮをそのゲートに印加され、全体としてスイッチング回路を構成している。ＭＯＳトランジスタＨＮＤ２はＭＯＳトランジスタＬＮＤよりも高耐圧であるので、ゲート絶縁膜もＭＯＳトランジスタＬＮＤのそれより大きくされている。
【００３１】
ここで、トランジスタＨＮＤ１は、出力ノードＮ１０に生ずる低電圧がゲート電極に印加される場合があるため、完全にトランジスタが破壊される真性耐圧が高いことが要求される一方、ソース・ドレイン間の電位差はさほど大きくなく、高いソフトブレークダウン耐圧は要求されない。他方、トランジスタＨＮＤ２は、オフ状態のときソース・ドレイン間の電位差が高くなるためソフトブレークダウン耐圧が高いことが要求される。
【００３２】
このように、電圧切換回路５４Ａは、高耐圧のＭＯＳトランジスタとして、Ｄ型のｎチャネル型ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２、Ｅ型のｐチャネル型ＭＯＳトランジスタＨＰを含んでいる。
【００３３】
一方、ロウデコーダ回路５内のＭＯＳトランジスタＱＮ０〜ＱＮ１１は、Ｅ型のｎチャネル型ＭＯＳトランジスタである。このように、メモリセルアレイ１０１を制御する周辺回路には、高耐圧のＭＯＳトランジスタとして、様々な形態のトランジスタが含まれている。特に、高耐圧でＤ型のＮチャネルＭＯＳトランジスタにおいては、真性耐圧が求められるトランジスタと、ソフトブレークダウン耐圧が求められるトランジスタが存在する。
【００３４】
＜ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２の構成について＞  
次に、上記ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２の構成について、比較例となる高耐圧型のＤ型ｎチャネルＭＯＳトランジスタを挙げつつ、説明する。以下では、ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２に用いられるＭＯＳトランジスタを第１ＭＯＳトランジスタと呼び、比較例に係るＭＯＳトランジスタを第２ＭＯＳトランジスタと呼ぶ。これらの第１、第２ＭＯＳトランジスタは、閾値電圧の調整のため、チャネルインプランテーションが施される。比較例（第２ＭＯＳトランジスタ）では、Ｄ型のｎチャネル型ＭＯＳトランジスタへのチャネルインプランテーションは、ソース・ドレイン拡散領域が形成される領域も含めたアクティブエリア全体に対し施される。
【００３５】
この点、本実施形態に係る第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２では、Ｄ型のｎチャネル型ＭＯＳトランジスタに関して、ゲート電極の直下近傍の半導体層の表面に対してのみチャネルインプランテーションを行う。ここで「直下近傍」とは、チャネルインプランテーションにより形成されるチャネル領域が、ゲート電極の面積よりも僅かに大きく、電流経路の方向においてゲート電極端面から１０ｎｍ〜１μｍの範囲で突出するように形成されることを意味する。従って、チャネル領域とソース・ドレイン拡散領域とは、ゲート電極の端面の直下の狭い領域においてのみ重複する。その重複部分を、以下では「重複領域」と称する。重複領域の不純物濃度は、ソース・ドレイン拡散領域のそれよりも大きい。
【００３６】
また本実施形態では、ソース・ドレイン拡散層内に、不純物濃度の高いコンタクト領域が形成される。このコンタクト領域は、コンタクトプラグとの接続を図るためのものである。更に、ソース・ドレイン拡散層内には、コンタクト領域の少なくとも側面から１０ｎｍ〜１μｍの範囲を取り囲むようにして、ｎ型の不純物拡散層が形成される。この不純物拡散層は、ソース・ドレイン拡散層よりも高い不純物濃度を有し、上記重複領域と離隔して形成される。
【００３７】
以下、詳細に説明する。
【００３８】
＜＜平面及び断面構成について＞＞  
まず、図８乃至図１１を用いて、平面及び断面構成について説明する。図８は、本実施形態に係る第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２の平面図であり、図９は図８におけるＡ−Ａ’線に沿った断面図である。図１０は、比較例に係る第２ＭＯＳトランジスタの平面図であり、図１１は図１０におけるＡ−Ａ’線に沿った断面図である。
【００３９】
図中において、「ｎ」の後に続く符号「＋」、「−」は相対的な不純物濃度を表している。すなわち、ｎ＋型とはｎ型よりも高濃度の不純物が導入されたもの、ｎ−型はｎ型に比べて低濃度の不純物濃度、そしてｎ−−型はｎ−型よりも低濃度の不純物濃度であることを表している。
【００４０】
まず図８及び図９を参照して、第１ＭＯＳトランジスタについて説明する。図示するように、素子分離領域ＳＴＩに周囲を取り囲まれた素子領域ＡＡが設けられ、この素子領域ＡＡ上に、第１ＭＯＳトランジスタＨＮＤ１またはＨＮＤ２が形成される。
【００４１】
第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２は、ソース・ドレイン拡散領域２１、チャネル領域２２、重複領域２４、コンタクト領域２３、不純物拡散層２７、ゲート絶縁膜２５、及びゲート電極２６を備えている。
【００４２】
ソース・ドレイン拡散領域２１は、ｐ型の半導体基板１の表面内に形成され、ｎ−型の不純物拡散層である。ソース・ドレイン拡散領域２１は、第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２のソースまたはドレインとして機能する。両者を区別する場合には、ソース・ドレイン拡散領域２１を、ソース拡散領域２１またはドレイン拡散領域２１と呼ぶことにする。ソース拡散領域２１及びドレイン拡散領域２１は、半導体基板１表面内において互いに離隔して形成される。これらは、ゲート電極２６に対して自己整合的にイオン注入することにより形成される。イオン注入の際に用いられる不純物種は、例えばリン（Ｐ）等である。
【００４３】
ゲート電極２６は、ソース拡散領域２１とドレイン拡散領域２１との間の半導体基板１上に、ゲート絶縁膜２５を介して形成されている。またゲート電極２６は、素子領域ＡＡを横断するようにして形成されている。
【００４４】
チャネル領域２２は、ゲート電極２６及びゲート絶縁膜２５の直下近傍の領域にのみ形成され、またゲート電極２６の端部から１０ｎｍ〜１μｍの範囲で突出する程度の大きさに形成されている。チャネル領域２２は、ソース・ドレイン拡散領域２１よりも不純物濃度の低いｎ−−型の不純物拡散層であり、イオン注入によって形成される。このチャネル領域２２形成時のイオン注入における不純物としては、その注入深さを浅くするため、例えばソース・ドレイン拡散領域２１へのそれとは種類が異なる不純物、例えば砒素（Ａｓ）が用いられ得る。Ｄ型ＭＯＳトランジスタは、このチャネル領域２２の存在により、０Ｖ以下の閾値電圧を有する。つまり、ゲート・ソース間電圧が０Ｖであっても、チャネルが存在する。
【００４５】
重複領域２４は、ソース・ドレイン拡散領域２１とチャネル領域２２とがオーバーラップする領域である。前述の通り、チャネル領域２２は、ゲート電極２６の端部から１０ｎｍ〜１μｍの範囲で突出している。従って、この領域でチャネル領域２２はソース・ドレイン拡散領域２１とオーバーラップし、重複領域２４が形成される。なお、ソース・ドレイン拡散領域２１も、ゲート電極２６直下の領域に潜り込んでいて良く、この場合にはこの領域においても重複領域２４が形成される。従って、重複領域２４はソース・ドレイン拡散領域２１及びチャネル領域２２よりも不純物濃度の高いｎ型領域となる。そして重複領域２４には、ソース・ドレイン拡散領域２１内の不純物（Ｐ）と、チャネル領域２２内の不純物（Ａｓ）の、異なる複数種類の不純物が含まれる。
【００４６】
コンタクト領域２３は、ソース拡散領域２１及びドレイン拡散領域２１内にそれぞれ形成されている。コンタクト領域２３は、例えばチャネル領域２２と同じ不純物、例えば砒素をイオン注入することによって形成され、ソース・拡散領域２１及び重複領域２４よりも不純物濃度の高いｎ＋型の不純物拡散層である。またコンタクト領域２３は、重複領域２４から離隔して形成されている。そして、コンタクト領域２３上に、コンタクトプラグＣＰ１、ＣＰ２が形成されている。
【００４７】
不純物拡散層２７は、ソース拡散領域２１及びドレイン拡散領域２１内にそれぞれ形成されている。不純物拡散層２７は、ｎ型不純物をイオン注入することによって形成され、ソース・拡散領域２１及びチャネル領域２２よりも不純物濃度が高く、コンタクト領域２３よりも不純物濃度の低いｎ型の不純物拡散層である。また不純物拡散層２７の不純物濃度は、重複領域２４と同じであっても良いし、重複領域２４より高くても良い。また不純物拡散層２７は、コンタクト領域２３に接し、且つ半導体基板１の平面内において、コンタクト領域２３の周囲を取り囲むようにして形成されている。また重複領域２４と離隔して形成されている。
【００４８】
ここで、不純物拡散層２７はチャネル領域２２とソース・ドレイン領域２１を重ね合わせて形成する場合がある。この場合、不純物拡散層２７の不純物濃度は、重複領域２４とほぼ同じになり、その底部の位置及び不純物濃度の分布も重複領域２４とほぼ同じになる。ただし、コンタクト領域２３から熱拡散により不純物が拡散してくる影響で、不純物拡散層２７の不純物濃度は重複領域２４の不純物濃度より高く、その底部の位置は重複領域２４の底部の位置より深く、その不純物濃度の分布は重複領域２４の不純物濃度の分布と変わってくる場合がある。
【００４９】
なお、上記の領域２２〜２４、２７及びゲート絶縁膜２５は、図９では半導体基板１の表面内に形成されているが、この例に限らず、例えば半導体基板１の表面に形成されたｐ型ウェル領域の表面内に形成されても良い。
【００５０】
次に、図１０及び図１１を参照して、第２ＭＯＳトランジスタの構成について説明する。第２ＭＯＳトランジスタも、図１に示すＮＡＮＤ型フラッシュメモリにおいて使用され、例えばロウデコーダ１０５内で使用される（図示せず）。
【００５１】
図示するように、素子分離領域ＳＴＩに周囲を取り囲まれた素子領域ＡＡが設けられ、この素子領域ＡＡ上に、第２ＭＯＳトランジスタが形成される。第２ＭＯＳトランジスタは、ソース・ドレイン拡散領域３１、チャネル領域３２、コンタクト領域３３、ゲート絶縁膜３５、及びゲート電極３６を備えている。
【００５２】
ソース・ドレイン拡散領域３１は、ｐ型の半導体基板１の表面内に形成され、ｎ−型の不純物拡散層である。ソース・ドレイン拡散領域３１は、第２ＭＯＳトランジスタのソースまたはドレインとして機能する。両者を区別する場合には、ソース・ドレイン拡散領域３１を、ソース拡散領域３１またはドレイン拡散領域３１と呼ぶことにする。ソース拡散領域３１及びドレイン拡散領域３１は、半導体基板１表面内において互いに離隔して形成される。これらは、ゲート電極３６に対して自己整合的にイオン注入することにより形成される。イオン注入の際に用いられる不純物種は、例えばリン（Ｐ）等である。
【００５３】
ゲート電極３６は、ソース拡散領域３１とドレイン拡散領域３１との間の半導体基板１上に、ゲート絶縁膜３５を介して形成されている。またゲート電極３６は、素子領域ＡＡを横断するようにして形成されている。
【００５４】
チャネル領域３２は、半導体基板１の表面内に形成され、ソース・ドレイン拡散領域３１よりも不純物濃度の低いｎ−−型の不純物拡散層であり。チャネル領域３２形成時のイオン注入における不純物としては、例えばソース・ドレイン拡散領域３１へのそれとは種類が異なる不純物、例えば砒素（Ａｓ）が用いられ得る。
【００５５】
コンタクト領域３３は、ソース拡散領域３１及びドレイン拡散領域３１内にそれぞれ形成されている。コンタクト領域３３は、例えばチャネル領域３２と同じ不純物、例えば砒素をイオン注入することによって形成され、ソース・拡散領域３１よりも不純物濃度の高いｎ＋型の不純物拡散層である。そして、コンタクト領域３３上に、コンタクトプラグＣＰ３、ＣＰ４が形成されている。
【００５６】
すなわち、第２ＭＯＳトランジスタは、第１ＭＯＳトランジスタにおいて、不純物拡散層２７を廃したものである。更に、重複領域２４が廃され、チャネル領域２２が素子領域ＡＡ全面に形成された構成に相当する。言い換えれば、重複領域がソース・ドレイン拡散領域３１の表面全面にわたって形成されている。よって、ソース・ドレイン拡散領域３１の表面の不純物濃度は、チャネル領域３２の不純物濃度よりも高い。従って、更に言い換えるならば、第１ＭＯＳトランジスタのソース・ドレイン拡散領域３１は、重複領域２４を除いてはチャネル領域２２と重複していないので、第１ＭＯＳトランジスタのソース・ドレイン拡散層２１の不純物濃度は、第２ＭＯＳトランジスタのソース・ドレイン拡散層３１の不純物濃度よりも低くされている。
【００５７】
＜＜不純物濃度分布について＞＞  
次に、上記第１、第２ＭＯＳトランジスタの不純物濃度分布について説明する。図１２は、図８及び図９に示す本実施形態に係る第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２における領域２１〜２４、２７内のｎ型不純物濃度Ｄの最大値（ピーク濃度）の、チャネル長方向（ソース・チャネル・ドレインが順次並ぶ方向）に沿った分布を示すグラフである。また図１３は、図１０及び図１１に示す第２ＭＯＳトランジスタにおける領域３１〜３４内のｎ型不純物濃度Ｄの最大値（ピーク濃度）の、チャネル長方向に沿った分布を示すグラフである。
【００５８】
図１２及び図１３に示すように、第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２では、不純物拡散層２７の存在により、コンタクト領域２３の周囲における不純物濃度が、ソース・ドレイン拡散領域２１よりも高くなっている。言い換えれば、コンタクト領域２３からソース・ドレイン拡散層２１にわたる不純物濃度の変化勾配が、比較例に比べて緩やかにされている。
【００５９】
なお、図１２においては、便宜上コンタクト領域２３と不純物拡散層２７に段差が生じるような分布になっている。しかし、実際にはコンタクト領域２３と不純物拡散層２７の境界は、コンタクト領域２３から不純物拡散層２７に行くに従い、不純物濃度が徐々に小さくなるような曲線を描いている。
【００６０】
同様に、不純物拡散層２７とソース・ドレイン拡散層２１の段差に関しても同様である。実際には不純物拡散層２７とソース・ドレイン拡散層２１の境界は、不純物拡散層２７からソース・ドレイン拡散層２１に行くに従い、不純物濃度が徐々に小さくなるような曲線を描いている。
【００６１】
更に第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２では、チャネル領域の端部における不純物濃度が、重複領域２４の存在により、ソース・ドレイン拡散領域２１よりも高くなっている。
【００６２】
なお、第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２の各領域２１〜２３、３７の不純物濃度の最大値（ピーク濃度）及び接合深さは、一例として次の通りである。すなわち、チャネル領域２２は、ピーク濃度が１×１０１７〜５×１０１７［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。ソース・ドレイン拡散領域２１は、ピーク濃度が５×１０１７〜３×１０１８［ｃｍ−３］、接合深さが２５０［ｎｍ］以下である。コンタクト領域２３は、ピーク濃度が１×１０１９〜１×１０２１［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。重複領域２４は、ピーク濃度が６×１０１７〜３．５×１０１８［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。不純物拡散層２７は、ピーク濃度が６×１０１７〜３．５×１０１８［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。
【００６３】
第２ＭＯＳトランジスタの各領域３１〜３３のピーク濃度、ピーク深さ、及び接合深さは、一例として次の通りである。チャネル領域３２は、ピーク濃度が１×１０１７〜５×１０１７［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。ソース・ドレイン拡散領域３１は、ピーク濃度が６×１０１７〜３．５×１０１８［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。コンタクト領域３３は、ピーク濃度が１×１０１９〜１×１０２１［ｃｍ−３］、接合深さが３００［ｎｍ］以下である。
【００６４】
また、図１４は、図８及び図９に示す本実施形態に係る第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２における領域２１〜２４、２７内の、リン（Ｐ）及び砒素（Ａｓ）濃度のチャネル長方向に沿った分布を示すグラフである。また図１５は、図１０及び図１１に示す第２ＭＯＳトランジスタにおける領域３１〜３４内のリン及び砒素濃度のチャネル長方向に沿った分布を示すグラフである。また図１４では、不純物拡散層２７の形成の際に砒素（Ａｓ）を用いた場合を示している。
【００６５】
図示するように、第１ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２では、ソース・ドレイン拡散領域２１において、重複領域２４、不純物拡散層２７、及びコンタクト領域２３を除く領域には、砒素は注入されていない。これに対して図１５に示す第２ＭＯＳトランジスタであると、ソース・ドレイン拡散領域２１の全領域に砒素が注入されている。
【００６６】
＜製造方法について＞  
次に、上記の第１、第２ＭＯＳトランジスタの製造方法について、図１６乃至図１９を用いて説明する。図１６乃至図１９は、上記第１、第２ＭＯＳトランジスタの製造工程を順次示す断面図であり、各図面の左側が第１ＭＯＳトランジスタであり、右側が第２ＭＯＳトランジスタである。
【００６７】
まず、図１６に示すように、半導体基板１上に、素子分離絶縁膜ＳＴＩを形成後、例えば、砒素（Ａｓ）を不純物としたチャネルインプランテーションを行い、チャネル領域２２、３２及び不純物拡散層２７を形成する。チャネル領域２２及び不純物拡散層２７は、例えばフォトリソグラフィ技術を用い、フォトレジストをマスクにして、後にゲート電極２６が形成される領域の直下近傍と、コンタクト領域２３が形成される領域を含む領域に形成される。一方、チャネル領域３２は、第２ＭＯＳトランジスタの素子領域全域に形成される。
【００６８】
これらのチャネル領域２２、３２及び不純物拡散層２７は工程の簡略化のため、同一の工程によって形成することも可能である。その結果、第１トランジスタと第２トランジスタのチャネル領域２２、３２の不純物濃度がほぼ同じとなる。
【００６９】
次に、図１７に示すように、ゲート絶縁膜２５、３５を介してゲート電極２６、３６を形成する。
【００７０】
続いて、図１８に示すようにゲート電極２６、３６をマスクとして自己整合的に、例えば、リン（Ｐ）を不純物としてイオン注入を行い、ソース・ドレイン拡散領域２１、３１を形成する。この際、チャネル領域２２はゲート電極２６の直下近傍にのみ形成されるので、チャネル領域２２とソース・ドレイン拡散領域２４とが重複するゲート電極２６の端面の直下において、重複領域２４が形成される。またソース・ドレイン拡散領域２１、３１は、不純物拡散層２７の周囲を取り囲むようにして形成される。従って、不純物拡散層２７の不純物濃度は、図１６におけるイオン注入濃度と、本工程でのイオン注入濃度とを足し合わせた濃度となる。
【００７１】
ここで、ソース・ドレイン拡散領域２１及び３１の形成は工程省略のため、同一の工程によって形成することも可能である。その結果、第１トランジスタと第２トランジスタのソース・ドレイン拡散領域２１、３１の不純物濃度がほぼ同じとなる。また、第１トランジスタの重複領域２４の不純物濃度と、第２トランジスタのソース・ドレイン拡散層２１、３１の表面領域（チャネル領域２２とオーバーラップする領域）の不純物濃度とは等しくなる。
【００７２】
最後に図１９に示すように、ソース・ドレイン拡散領域２１、３１の一部に更に、例えば、砒素（Ａｓ）をイオン注入してコンタクト領域２３、３３を形成する。コンタクト領域２３は、不純物拡散層２７及びソース・ドレイン拡散領域２１を貫通するようにして形成される。以上の結果、第１、第２ＭＯＳトランジスタが完成する。
【００７３】
第１及び第２トランジスタにおけるチャネル領域２２及び３２とソース・ドレイン拡散領域２１及び３１を同時に形成することにより、耐圧特性の異なる第１及び第２トランジスタを、工程数を増やすことなく半導体基板上に同時に形成することができる。
【００７４】
＜効果＞  
以上のように、この発明の第１の実施形態に係る半導体記憶装置であると、高耐圧型のＤ型ＭＯＳトランジスタにおいて、コンタクト領域２３の周囲に不純物拡散層２７を形成している。従って、第１ＭＯＳトランジスタの耐圧、より具体的にはジャンクション（junction、接合）耐圧及びサーフェス（surface、表面）耐圧を向上出来る。本効果について、以下説明する。
【００７５】
ジャンクション耐圧は、ゲート、ソース、及びドレインにある電圧を印加した際の、ソース及びドレインと、半導体基板（またはウェル領域）との間のｐｎ接合の耐圧である。またサーフェス耐圧は、ゲートに０Ｖが印加された状態で、ゲートとソースまたはドレインとの間に高電位差が生じた際にソースまたはドレインとゲート付近の半導体基板（ウェル領域）のｐｎ接合に起こる破壊耐圧のことである。
【００７６】
図２０は、第１、第２ＭＯＳトランジスタのジャンクション耐圧を示すグラフであり、横軸がソース、及びドレイン電圧を示し、縦軸が上記ｐｎ接合に流れる電流を示す。なお、ソース電圧＝ドレイン電圧であり、半導体基板は０Ｖである。
【００７７】
図２１は、第１、第２ＭＯＳトランジスタのサーフェス耐圧を示すグラフであり、横軸がドレイン電圧を示し、縦軸が上記ｐｎ接合に流れる電流を示す。なお、ゲート電圧、ソース電圧及び半導体基板は０Ｖである。
【００７８】
図２２は、第１ＭＯＳトランジスタのジャンクション耐圧及びサーフェス耐圧を示すグラフであり、横軸がソース・ドレイン拡散領域２１のシート抵抗を示し、縦軸が耐圧（ｐｎ接合のブレイクダウン電圧）を示す。
【００７９】
図２３は、第２ＭＯＳトランジスタジャンクション耐圧及びサーフェス耐圧を示すグラフであり、横軸がソース・ドレイン拡散領域３１のシート抵抗を示し、縦軸が耐圧（ｐｎ接合のブレイクダウン電圧）を示す。
【００８０】
なお、図２０及び図２１では、「本実施形態」と付されたグラフが第１ＭＯＳトランジスタの特性を示し、「比較例」と付されたグラフが第２ＭＯＳトランジスタの特性を示す。更に、図２０及び図２１は、横軸及び縦軸のスケールは等しく、縦軸はlogスケールである。また図２２及び図２３も、横軸及び縦軸のスケールは等しい。また、シート抵抗とは、ソース・ドレイン拡散層２１及び３１の単位面積辺りの抵抗を表す。
【００８１】
図２１に示すように、電圧を上昇させた際に、第１ＭＯＳトランジスタの方では、より高い電圧でなければ電流（リーク電流）は流れはじめない。すなわち、第１ＭＯＳトランジスタは、第２ＭＯＳトランジスタに比べてサーフェス耐圧が向上されている。図２０のジャンクション耐圧は、第１、第２ＭＯＳトランジスタで同様とされているが、図示された範囲以上の電圧が印加された際には、第１ＭＯＳトランジスタの方が、耐圧が向上されることが観測された。この点は、図２２及び図２３に示されている。
【００８２】
図２２及び図２３を参照すると、ジャンクション特性及びサーフェス特性が、共に第１ＭＯＳトランジスタでは改善されていることが示されている。例えば、シート抵抗が等しい、図２２のＡ地点と図２３のＢ地点のジャンクション耐圧とサーフェス耐圧を比較する。ここで、Ａ地点とＢ地点ともに、比較例よりも本実施形態の方が、耐圧が優れている。特に、シート抵抗が低い場合には、ジャンクション耐圧が第２ＭＯＳトランジスタに比べて非常に高くなっており、シート抵抗が高い場合には、サーフェス耐圧が高くなっている。
【００８３】
以上の特性は、不純物拡散層２７を設けたことにより得られる。重複領域２４と不純物拡散層２７間に、従来構造のソース・ドレイン拡散層３１よりも抵抗の高いソース・ドレイン領域２１が形成される。その結果、コンタクト領域２３からソース・ドレイン拡散領域２１に達する領域内の不純物濃度の勾配が、第２ＭＯＳトランジスタに比べて緩やかになっている（図１２参照）。従って、ソース・ドレイン拡散領域２１とゲート付近の半導体基板１との間のｐｎ接合における電界集中を緩和し、サーフェス耐圧を向上出来る。
【００８４】
さらに、重複領域２４と不純物拡散層２７間に従来構造のソース・ドレイン拡散層３１よりも抵抗の高いソース・ドレイン領域２１が形成されたことにより、コンタクト領域２３の周辺と半導体基板１のｐｎ接合が緩やかになる。このことは、不純物拡散層２７を設けたことによりコンタクト領域２３からソース・ドレイン拡散層２１に至るまでのｎ型の不純物濃度変化が緩やかになるためである。その結果、ジャンクション特性が改善する。
【００８５】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明した第１ＭＯＳトランジスタにおいて、不純物拡散層２７の深さをコンタクト領域２３よりも深くしたものである。以下では、第１の実施形態と異なる点についてのみ説明する。
【００８６】
図２４は、本実施形態に係る第１ＭＯＳトランジスタの断面図である。図示するように、本実施形態に係る構成は、第１の実施形態で説明した図９の構成において、不純物拡散層２７が、コンタクト領域２３よりも深く形成されたものである。言い換えれば、不純物拡散層２７は、半導体基板１の面内方向だけでなく、半導体基板１の深さ方向においても、コンタクト領域２３の周囲を取り囲んでいる。更に言い換えれば、不純物拡散層２７は、半導体基板１内部において、コンタクト領域２３の周囲全面を取り囲んでいる。
【００８７】
例えば、本構成は、第１の実施形態において図１８で形成された不純物拡散層２７を、その後の熱工程により半導体基板１の深さ方向に拡散させることで実現出来る。すなわち、不純物拡散層２７は、ソース・ドレイン領域２１とチャネル領域２２の重複した部分に形成される。ここでチャネル領域２２の深さがソース・ドレイン領域２１の深さに近づくと、不純物拡散層２７の底部付近の不純物濃度が濃くなる。すなわち、ソース・ドレイン領域２１を形成するリン（Ｐ）が熱拡散により半導体基板１の深さ方向に広がりやすくなる。一方、不純物拡散層２７を形成する砒素（Ａｓ）はリン（Ｐ）に比べて重いので、熱拡散しにくい。その結果、不純物拡散層２７を、半導体基板１内部において、コンタクト領域２３の周囲全面を取り囲むように形成できる。
【００８８】
または、図１７の工程において、不純物拡散層２７形成のためのイオン注入を、チャネル領域２２の形成のためのイオン注入とは別に注入し、このイオン注入をチャネル領域２２の形成のためのイオン注入よりも、深く行うことによっても実現出来る。その結果、チャネル領域２２を浅くしつつ、不純物拡散層２７を深くすることができる。
【００８９】
＜効果＞  
本実施形態に係る構成によれば、コンタクト領域２３周囲の領域において、半導体基板１の深さ方向においても、不純物濃度の濃度勾配を緩やかに出来る。従って、第１ＭＯＳトランジスタの耐圧を、第１の実施形態よりも更に向上出来る。
【００９０】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明した第１ＭＯＳトランジスタにおいて、不純物拡散層２７をソース側とドレイン側とのいずれか一方にのみ設けたものである。以下では、第１の実施形態と異なる点についてのみ説明する。
【００９１】
図２５は、本実施形態に係る第１ＭＯＳトランジスタの平面図であり、図２６は図２５におけるＡ−Ａ線方向に沿った断面図である。
【００９２】
図示するように、本実施形態に係る第１ＭＯＳトランジスタは、第１の実施形態で図８及び図９を用いて説明した構成において、コンタクトプラグＣＰ１が形成されるコンタクト領域２３の周囲の不純物拡散層２７を排した構成を有している。
【００９３】
例えば、ＭＯＳトランジスタＨＮＤ１においては、ソース側（ソース、ドレインのうち、ノードＮ１に接続される側）の不純物拡散層２７が排され、ドレイン側（ソース、ドレインのうち、ＶＲＤＥＣに接続される側）にのみ不純物拡散層２７が設けられる。すなわち図２６において、コンタクトプラグＣＰ２がＶＲＤＥＣに接続され、コンタクトプラグＣＰ１がノードＮ２に接続される。
【００９４】
またＭＯＳトランジスタＨＮＤ２においては、ドレイン側（ソース、ドレインのうち、ＭＯＳトランジスタＬＮＤに接続される側）の不純物拡散層２７が排され、ソース側（ソース、ドレインのうち、ノードＮ１０に接続される側）にのみ不純物拡散層２７が設けられる。すなわち図２６において、コンタクトプラグＣＰ２がノードＮ１０に接続され、コンタクトプラグＣＰ１がＭＯＳトランジスタＬＮＤに接続される。
【００９５】
＜効果＞  
本実施形態に係る構成であると、耐圧上、問題となる部分についてのみ不純物拡散層２７を形成し、特に問題とならない部分には不純物拡散層２７を形成しない。これにより、不純物拡散層２７を形成するための余計なマージン（不純物拡散層２７と重複領域２４の合わせマージン、不純物拡散層２７を形成するためのコンタクト領域２３とチャネル領域２２の合わせマージン）を設ける必要が無くなる。その結果、ＭＯＳトランジスタの耐圧を向上させつつ、ＭＯＳトランジスタのサイズが大きくなることを抑制出来る。
【００９６】
以下、上記耐圧が問題となる場面の一例について、簡単に説明する。  
例えば、ＭＯＳトランジスタＨＮＤ１ではドレイン側（ソース、ドレインのうち、ＶＲＤＥＣに接続される側）が耐圧上問題となり、ＭＯＳトランジスタＨＮＤ２ではソース側（ソース、ドレインのうち、ノードＮ１０に接続される側）が問題となる箇所となる。
【００９７】
図２７は、ＮＡＮＤ型フラッシュメモリのデータの書き込み動作時における信号ＢＳＴＯＮ、電圧ＶＲＤＥＣ、セレクトゲート線ＳＧ（１）、ＳＧ（２）、及び制御ゲート線ＣＧの電位変化を示すタイミングチャートである。
【００９８】
データの書き込み時において、データの書き込み対象となるメモリセル（選択メモリセルと呼ぶ）を含むメモリセルブロック（選択メモリセルブロックと呼ぶ）に対応する電圧切替回路５４Ａでは、入力信号ＩＮＰＵＴは“Ｈ”レベル（Ｖｄｄ＝１．５Ｖ）とされる。従って、ノードＮ１は“Ｌ”レベル（例えばＶｓｓ＝０Ｖ）とされ、ＭＯＳトランジスタＨＰはオン状態となる。また、図２７における時刻ｔ０において、信号ＢＳＴＯＮ＝“Ｈ”レベル（例えばＶｄｄ）とされることで、ＭＯＳトランジスタＬＮＤ、ＨＮＤ２は共にオン状態となる。これにより、インバータＩＮＶ２の出力＝“Ｈ”レベル（＝Ｖｄｄ）がノードＮ１０に転送される。更に、電圧ＶＲＤＥＣ＝Ｖｄｄであるので、ＭＯＳトランジスタＨＮＤ１がオン状態となる。その結果、ＭＯＳトランジスタＨＮＤ１、ＨＰの電流経路を介して、ＶＲＤＥＣ＝ＶｄｄがノードＮ１０に転送される。
【００９９】
次に、時刻ｔ１においてＢＳＴＯＮ＝“Ｌ”とされると、ＭＯＳトランジスタＬＮＤ、ＨＮＤ２はカットオフ状態とされる。しかしながらＭＯＳトランジスタＨＮＤ１、ＨＰはオン状態を維持するので、ノードＮ１０も“Ｈ”レベル（Ｖｄｄ）を維持する。
【０１００】
次に時刻ｔ２において、ＶＲＤＥＣ＝ＶＰＧＭＨとされる。電圧ＶＰＧＭＨは、ＭＯＳトランジスタＱＮ１〜ＱＮ８に対して、電圧ＶＰＧＭの転送を可能とする電圧である。電圧ＶＰＧＭは、ＦＮ（Fowler-Nordheim）トンネリングにより電荷蓄積層１４に電子を注入するための高電圧（例えば２０Ｖ）である。そしてＶＰＧＭＨは、ＶＰＧＭよりも少なくともＭＯＳトランジスタＨＮＤ１、ＨＰ、及びＱＮ１〜ＱＮ８の閾値分だけ高い電圧である。ＶＲＤＥＣ＝ＶＰＧＭＨとされることで、ノードＮ１０＝ＶＰＧＭＨとなる。
【０１０１】
次に、時刻ｔ３において信号入力ノードＣＧＤ１〜ＣＧＤ８に電圧ＶＰＡＳＳが印加される。電圧ＶＰＡＳＳは、保持するデータに関わらずメモリセルＭｉをオン状態とする電圧である。これにより、制御ゲート線ＣＧ（１）〜ＣＧ（８）には電圧ＶＰＡＳＳが転送される。また、信号出力ノードＳＧＤ、ＳＧＳにはそれぞれ電圧ＶＳＧＤ、Ｖｓｓがそれぞれ印加される。電圧ＶＳＧＤは、書き込みデータに応じて選択トランジスタＳ１をオンまたはオフ状態とする電圧である。
【０１０２】
その後時刻ｔ４において、選択メモリセルに接続された信号入力ノードＣＧＤの電圧が、ＶＰＡＳＳからＶＰＧＭに上昇される。その結果、選択トランジスタＳ１がオン状態とされたＮＡＮＤセルでは、書き込みデータが選択メモリセルのチャネルまで転送され、電荷蓄積層に電子が注入される。他方、選択トランジスタＳ２がオフ状態とされたＮＡＮＤセルでは、チャネルは電気的にフローティングとされる。そして、このチャネルの電位が制御ゲート線とのカップリングにより上昇することで、電荷蓄積層への電子の注入が抑制される。
【０１０３】
以上の動作において、時刻ｔ２以降、ＭＯＳトランジスタＨＮＤ２のドレインにはＶｄｄが印加され、ソースにはＶＰＧＭＨが印加される。従って、ＭＯＳトランジスタＨＮＤ２ではそのソース側で耐圧が問題となるので、ソース側に不純物拡散層２７を形成することが望ましい。
【０１０４】
次に、上記書き込み時において、選択メモリセルを含まないメモリセルブロック（非選択メモリセルブロックと呼ぶ）に対応する電圧切替回路５４Ａについて説明する。本電圧切替回路５４Ａでは、ＩＮＰＵＴ＝“Ｌ”レベル（＝Ｖｓｓ）とされる。従ってノードＮ１は“Ｈ”レベル（＝Ｖｄｄ）となり、ＭＯＳトランジスタＨＰはオフ状態となる。また、信号ＢＳＴＯＮ＝“Ｈ”レベル（例えばＶｄｄ）とされることで、ＭＯＳトランジスタＬＮＤ、ＨＮＤ２は共にオン状態となる。これにより、インバータＩＮＶ２の出力＝“Ｌ”レベル（＝Ｖｓｓ）がノードＮ１０に転送される。また、電圧ＶＲＤＥＣ＝Ｖｄｄであるので、ＭＯＳトランジスタＨＮＤ１はカットオフ状態となる。
【０１０５】
その後、時刻ｔ１で信号ＢＳＴＯＮが“Ｌ”レベルとされ、時刻ｔ２において、ＶＲＤＥＣ＝ＶＰＧＭＨとされる。しかしながら、ノードＮ１０は“Ｌ”レベルのままであるので、ＭＯＳトランジスタＨＮＤ１はカットオフ状態のままである。
【０１０６】
以上の動作において、時刻ｔ２以降、ＭＯＳトランジスタＨＮＤ１のドレインにはＶＰＧＭＨが印加され、ソースはほぼ０Ｖ〜Ｖｄｄ程度である。従って、ＭＯＳトランジスタＨＮＤ１ではそのドレイン側で耐圧が問題となるので、ドレイン側に不純物拡散層２７を形成することが望ましい。上記の事情は、データの読み出しにも同様に発生し得る。
【０１０７】
［第４の実施形態］  
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態で説明したＮＡＮＤ型フラッシュメモリに含まれるＥ型のｎチャネルＭＯＳトランジスタＱＮ０〜ＱＮ１０に関するものである。以下では、上記第１乃至第３の実施形態と異なる点についてのみ説明する。また、ＭＯＳトランジスタＱＮ０〜ＱＮ１０に用いられるＥ型ＭＯＳトランジスタを第３ＭＯＳトランジスタと呼び、この比較例となる高耐圧型のＥ型ＭＯＳトランジスタを第４ＭＯＳトランジスタと呼ぶことにする。
【０１０８】
＜平面及び断面構成について＞  
図２８（ａ）は、本実施形態に係る第３ＭＯＳトランジスタＱＮ０〜ＱＮ１０の平面図であり、図２８（ｂ）は、比較例となる第４ＭＯＳトランジスタの平面図である。図２９（ａ）、（ｂ）のそれぞれは図２８（ａ）、（ｂ）におけるＡ−Ａ線に沿った断面図である。
【０１０９】
図示するように第３ＭＯＳトランジスタは、第１の実施形態で説明した図８及び図９の構成において、チャネル領域２２をｐ型の導電型の領域としたものであり、例えばボロン（Ｂ）等のｐ型不純物によって形成される。更に、重複領域２４を、ｐ型のチャネル領域２２とソース・ドレイン拡散層２１との重ね合わせによって形成したものである。従って、本実施形態に係る重複領域２４は、ボロン等のｐ型不純物と、ソース・ドレイン拡散領域２１内のリン（Ｐ）等のｎ型不純物とを含み、重複領域２４のｎ型不純物濃度は、相対的に第１の実施形態に係る重複領域２４よりも低い。また不純物拡散層２７は、砒素（Ａｓ）及び／またはリン（Ｐ）等のｎ型不純物を用いて形成される。なお、以下では第１乃至第３の実施形態と区別するために、本実施形態に係るチャネル領域をチャネル領域４０と呼び、重複領域を重複領域４１と呼ぶ。その他の構成は、第１の実施形態と同様である。一方、第４ＭＯＳトランジスタは、第３ＭＯＳトランジスタと比較すると不純物拡散層２７が形成されていない。それ以外の構成は第３ＭＯＳトランジスタと同様である。なお、第３ＭＯＳトランジスタと区別するために、第４ＭＯＳトランジスタのゲート絶縁膜、ゲート電極、ソース・ドレイン拡散領域、及びコンタクト領域を、ゲート絶縁膜３５、ゲート電極３６、ソース・ドレイン拡散領域３１、及びコンタクト領域３３と呼ぶことにする。
【０１１０】
＜不純物濃度分布について＞  
次に、上記第３ＭＯＳトランジスタの不純物濃度分布について説明する。図３０（ａ）は、図２８（ａ）及び図２９（ａ）に示す本実施形態に係る第３ＭＯＳトランジスタＱＮ０〜ＱＮ１０における領域４０、４１、２１、２３、２７内の不純物濃度Ｄの最大値（ピーク濃度）の分布を、チャネル長方向（ソース・チャネル・ドレインが順次並ぶ方向）に沿って示すグラフである。図中の一点鎖線を境界に、不純物の導電型はｎ型とｐ型とで入れ替わる。なお図３０（ａ）の破線で示した分布は第１の実施形態の濃度分布であり、本実施形態との比較のための参考として図示している。
【０１１１】
図３０（ａ）に示すように、本実施形態に係る不純物濃度分布は、第１の実施形態で説明した分布において、チャネル領域４０をｐ型不純物によって形成している。その結果、重複領域４１のｎ型不純物濃度は、第１の実施形態で説明した図１２の分布とは逆に、ソース・ドレイン拡散領域２１よりも低くされている。その他は第１の実施形態と同様である。すなわち、不純物拡散層２７の存在により、コンタクト領域２３の周囲における不純物濃度が、ソース・ドレイン拡散領域２１よりも高くなっている。
【０１１２】
上記第４ＭＯＳトランジスタの不純物濃度分布について説明する。図３０（ｂ）は、図２８（ｂ）及び図２９（ｂ）に示す比較例に係る第４ＭＯＳトランジスタにおける領域４０、４１、３１、３３内の不純物濃度Ｄの最大値（ピーク濃度）の分布を、チャネル長方向（ソース・チャネル・ドレインが順次並ぶ方向）に沿って示すグラフである。図中の一点鎖線を境界に、不純物の導電型はｎ型とｐ型とで入れ替わる。なお図３０（ｂ）の破線で示した分布は第１の実施形態の濃度分布であり、本実施形態との比較のための参考として図示している。
【０１１３】
図３０（ｂ）に示すように、比較例に係る不純物濃度分布は、本実施形態に係る不純物濃度分布と比べて、不純物拡散層２７が存在していない。その結果、比較例に係る不純物濃度分布は、本実施形態に係る不純物濃度分布と比べて、コンタクト領域３３の周囲における不純物濃度が低くなっている。
【０１１４】
また、本実施形態に係る不純物濃度分布は、コンタクト領域２３からソース・ドレイン拡散層２１にわたる不純物濃度の変化勾配が、比較例に比べて緩やかにされていると言える。
【０１１５】
図３１（ａ）は、図２８（ａ）及び図２９（ａ）に示す本実施形態に係る第３ＭＯＳトランジスタＱＮ０〜ＱＮ１０における領域４０、４１、２１、２３、２７内の、リン（Ｐ）、砒素（Ａｓ）、及びボロン（Ｂ）濃度のチャネル長方向に沿った分布を示すグラフである。図３１（ａ）では、不純物拡散層２７の形成の際に砒素（Ａｓ）を用いた場合を示している。
【０１１６】
図示するように、第１の実施形態で説明した図１４と異なる点は、チャネル領域４０がｐ型不純物によって形成される点である。なお、不純物拡散層２７は砒素（Ａｓ）の代わりにリン（Ｐ）によって形成されても良いし、またはこの両方によって形成されても良い。
【０１１７】
図３１（ｂ）は、図２８（ｂ）及び図２９（ｂ）に示す本実施形態に係る第４ＭＯＳトランジスタＱＮ０〜ＱＮ１０における領域４０、４１、３１、３３内の、リン（Ｐ）、砒素（Ａｓ）、及びボロン（Ｂ）濃度のチャネル長方向に沿った分布を示すグラフである。図示するように、本実施形態で説明した図３１（ａ）と異なる点は、純物拡散層２７が形成されていない点である。それ以外は、図３１（ａ）と同じ不純物濃度分布を有している。
【０１１８】
＜製造方法について＞  
次に、上記の第３ＭＯＳトランジスタの製造方法について、図３２乃至図３５を用いて説明する。図３２乃至図３５は、上記第３ＭＯＳトランジスタの製造工程を順次示す断面図である。また図３２乃至図３５では、比較例となる第４ＭＯＳトランジスタの製造工程を合わせて図示し、各図面の左側が第３ＭＯＳトランジスタであり、右側が第４ＭＯＳトランジスタである。第３ＭＯＳトランジスタと第４ＭＯＳトランジスタの違いは、第４ＭＯＳトランジスタにおいては不純物拡散層２７が設けられない点である。
【０１１９】
まず図３２に示すように、半導体基板１上に素子分離絶縁膜ＳＴＩを形成後、例えば、ボロン（Ｂ）を不純物としたチャネルインプランテーションを行ってチャネル領域４０を形成し、また砒素（Ａｓ）及び／またはリン（Ｐ）のインプランテーションを行って不純物拡散層２７を形成する。チャネル領域４０は、例えばフォトリソグラフィ技術を用い、フォトレジストをマスクにして、後にゲート電極２６が形成される領域の直下近傍に形成される。同様にして不純物拡散層２７は、後にコンタクト領域２３が形成される領域を含む領域に形成される。
【０１２０】
また、工程の簡略化のため不純物拡散層２７は、図１６に示す第１及び第２ＭＯＳトランジスタの、チャネル領域２２、３２及び不純物拡散層２７の形成と同時に行うことができる。その結果、第１及び第２ＭＯＳトランジスタのチャネル領域２２、３２及び第１及び第３ＭＯＳトランジスタのそれぞれの不純物拡散層２７の不純物濃度がほぼ同じとなる。
【０１２１】
チャネル領域４０は工程の簡略化のため、第３、第４ＭＯＳトランジスタにつき同一の工程によって形成することも可能である。その結果、第３トランジスタと第４トランジスタのチャネル領域４０の不純物濃度がほぼ同じとなる。
【０１２２】
次に図３３に示すように、ゲート絶縁膜２５、３５を介してゲート電極２６、３６を形成する。ゲート電極２６は、第３ＭＯＳトランジスタのゲート電極である。ゲート電極３６は、第４ＭＯＳトランジスタのゲート電極である。なお、第３、第４ＭＯＳトランジスタのゲート電極２６、３６を、第１、第２ＭＯＳトランジスタのゲート電極２６、３６と同一の工程で製造しても良い。
【０１２３】
続いて図３４に示すように、ゲート電極２６、３６をマスクとして自己整合的に、例えば、リン（Ｐ）を不純物としてイオン注入を行い、ソース・ドレイン拡散領域２１、３１を形成する。ソース・ドレイン拡散領域２１は、不純物拡散層２７と合わせて第３ＭＯＳトランジスタのソース及びドレインとして機能する領域である。ソース・ドレイン拡散領域３１は、第４ＭＯＳトランジスタのソース及びドレインとして機能する領域である。この際、チャネル領域４０がゲート電極２６の直下近傍にのみ形成されるので、チャネル領域４０とソース・ドレイン拡散領域２１、３１とが重複するゲート電極２６、３６の端面の直下において、重複領域４１が形成される。またソース・ドレイン拡散領域２１、３１は、不純物拡散層２７の周囲を取り囲むようにして形成される。従って、不純物拡散層２７の不純物濃度は、図３３におけるイオン注入濃度と、本工程でのイオン注入濃度とを足し合わせた濃度となる。
【０１２４】
勿論、ソース・ドレイン拡散領域２１及び３１は同一の工程によって形成することも可能である。その場合、第３ＭＯＳトランジスタと第４ＭＯＳトランジスタのソース・ドレイン拡散領域２１、３１の不純物濃度がほぼ同じとなる。また、重複領域４１の不純物濃度も、第３、第４ＭＯＳトランジスタで等しくなる。更に、第３、第４ＭＯＳトランジスタのソース・ドレイン拡散領域２１、３１を、第１、第２ＭＯＳトランジスタのソース・ドレイン拡散領域２１、３１と同一の工程で製造しても良い。
【０１２５】
最後に図３５に示すように、ソース・ドレイン拡散領域２１、３１の一部に、例えば砒素（Ａｓ）を更にイオン注入して、コンタクト領域２３、３３を形成する。コンタクト領域２３は、第３ＭＯＳトランジスタのコンタクト用の領域である。コンタクト領域３３は、第４ＭＯＳトランジスタのコンタクト用の領域である。コンタクト領域２３は、不純物拡散層２７及びソース・ドレイン拡散領域２１を貫通するようにして形成される。以上の結果、第３、第４ＭＯＳトランジスタが完成する。
【０１２６】
第３、第４ＭＯＳトランジスタにおけるチャネル領域４０とソース・ドレイン拡散領域２１及び３１を同時に形成することにより、耐圧特性の異なる第３、第４ＭＯＳトランジスタを、工程数を増やすことなく半導体基板上に同時に形成することができる。
【０１２７】
＜効果＞  
以上のように、本実施形態に係る半導体記憶装置であると、Ｅ型のＭＯＳトランジスタにおいても、第１の実施形態に記載したジャンクション耐圧の向上という効果が得られる。
【０１２８】
また、ＭＯＳトランジスタのオフリークによる閾値変動の影響を低減出来る。この点について、以下説明する。図３６はＥ型ＭＯＳトランジスタの断面図であり、カットオフ状態（図中の左側）からオン状態（図中の右側）にスイッチングされた様子を示している。
【０１２９】
図３６の左側に示すように、例えばゲートＧに０Ｖが印加され、ソースＳに２４Ｖが印加され、ドレインＤに０Ｖが印加されることで、ＭＯＳトランジスタがカットオフ状態とされたと仮定する。この場合であっても、ソースとドレインとの間にはリーク電流が流れる。その結果、ソースＳとゲート電極間の高電界によりソースＳの近傍（図中の破線で示す領域）のゲート絶縁膜に、リーク電流による電子がトラップされる場合がある。このゲート絶縁膜にトラップされた電子によって、ゲート電極に負の電圧が加わった状態と等価になる。その結果、ＭＯＳトランジスタの閾値電圧が高くなる。言い換えると、ソースＳの近傍にチャネルが形成されにくくなると言える。
【０１３０】
このような状態で、図３６の右側に示すように、ソースＳに２４Ｖが印加され、ゲートＧに２８Ｖが印加され、ドレインＤに２４．５Ｖが印加されたと仮定する。すると、ソースＳとドレインＤとの間にチャネルが形成され、ＭＯＳトランジスタはオン状態となる。しかし、先のカットオフ状態においてゲート絶縁膜に電子がトラップされると、ゲート絶縁膜に電子がトラップされない場合に比べてチャネルが形成されにくくなる。
【０１３１】
このゲート絶縁膜の電子トラップによるＭＯＳトランジスタの閾値電圧の上昇は、ソース・ドレイン拡散領域２１の抵抗値（重複領域４１とコンタクト領域２３との間の領域の抵抗値）に依存することを本願発明者らは発見した。その関係を図３７に示す。図３７は、ソース・ドレイン拡散領域２１のシート抵抗と、ＭＯＳトランジスタ寿命との関係を示す図であり、横軸はリニアスケール、縦軸はログスケールで示している。ここで、「寿命」とは、所定の時間のストレス（以下「ストレス時間」と称する）を加えた場合に、ＭＯＳトランジスタのドレインＤに流れる電流（以下「ドレイン電流」と称する）が一定の値以下に減少するまでの、「ストレス時間」、または、ＭＯＳトランジスタの閾値電圧が一定の値以上上昇するまでの「ストレス時間」のうち短い方を意味する。図３７における「ストレス」とは、例えば、図３６の左図に示すようなカットオフ状態を意味する。図示するように、寿命は抵抗値に対して、片対数グラフ上で直線状に変化する。すなわち、抵抗値が下がるほど、寿命は延びる。
【０１３２】
この点、本実施形態に係る構成であると、ソース・ドレイン拡散領域２１中に、これよりも不純物濃度の高い不純物拡散層２７を設けている。これにより、ソース及びドレインの抵抗値が低減される。すなわち、図３７のグラフに示すように、抵抗値をＲ１からＲ２へ低減する効果が得られ、ＭＯＳトランジスタの寿命をτ１からτ２へと向上させることが可能となる。
【０１３３】
＜変形例＞
図３８は、本実施形態の変形例に係る第３ＭＯＳトランジスタの断面図である。図示するように、ソース・ドレイン拡散領域２１内の不純物拡散層２７を、重複領域４１に接するように形成しても良い。本構成によれば、重複領域４１とコンタクト領域２３との間の領域のｎ型不純物濃度を、図２９の構成よりも高くすることが出来るため、寿命をより向上出来る。
【０１３４】
寿命の向上の観点では、不純物拡散層２７を、なるべく重複領域４１に近づけることが好ましく、例えば図３８のように重複領域に接するようにすることが望ましい。この際、サーフェス耐圧の低下を防ぐため、不純物拡散層２７と重複領域４１にオーバーラップし、重複領域４１の不純物濃度が上昇しないようにすることが望ましい
［第５の実施形態］  
次に、この発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態で説明した構成を第４の実施形態に適用したものである。すなわち、第４の実施形態で説明した図２９の構成において、不純物拡散層２７の深さをコンタクト領域２３よりも深くしたものである。以下では、第４の実施形態と異なる点についてのみ説明する。
【０１３５】
図３９は、本実施形態に係る第３ＭＯＳトランジスタの断面図である。図示するように本実施形態に係る構成は、第４の実施形態で説明した図２９の構成において、不純物拡散層２７が、コンタクト領域２３よりも深く形成されたものである。言い換えれば、不純物拡散層２７は、半導体基板１の面内方向だけでなく、半導体基板１の深さ方向においても、コンタクト領域２３の周囲を取り囲んでいる。更に言い換えれば、不純物拡散層２７は、半導体基板１内部において、コンタクト領域２３の周囲全面を取り囲んでいる。
【０１３６】
本構成は、第２の実施形態で説明した方法によって形成出来る。
【０１３７】
このように、第２の実施形態はＥ型ＭＯＳトランジスタにも適用出来、同様の効果が得られる。また、本構成は図３８の構成にも適用可能である。
【０１３８】
以上のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置であると、データを保持可能なメモリセルトランジスタＭｉを駆動するための周辺回路を備えており、この周辺回路はディプレッション型の第１ＭＯＳトランジスタを備えている。第１ＭＯＳトランジスタは、ゲート電極２６と、第１導電型のチャネル領域２２と、第１導電型のソース拡散領域２１及びドレイン拡散領域２１と、第１導電型の重複領域２４と、第１導電型のコンタクト領域２３と、第１導電型の不純物拡散領域２７とを具備する。チャネル領域２２は、ゲート電極２６の直下近傍の半導体層１の表面に形成され、第１の不純物濃度を有する。ソース拡散領域２１及びドレイン拡散領域２１は、それぞれが、ゲート電極２６に対し自己整合的に半導体層１の表面に形成され、第１の不純物濃度よりも大きな第２の不純物濃度を有する。重複領域２４は、チャネル領域２２とソース拡散領域２１及びドレイン拡散領域２１とが重複するゲート電極２６直下の半導体層１の表面に形成され、第２の不純物濃度よりも大きな第３の不純物濃度を有する。コンタクト領域２３は、ソース拡散領域２１及びドレイン拡散領域２１の表面の少なくとも一部に形成され、第２の不純物濃度よりも大きな第４の不純物濃度を有する。不純物拡散領域２７は、ソース拡散領域２１及びドレイン拡散領域２１の少なくともいずれか一方における一部領域内に形成され、第２の不純物濃度よりも大きく、且つ第４の不純物濃度よりも小さい第５の不純物濃度を有する。不純物拡散領域２７は、コンタクト領域２３に接し且つ重複領域２４に離隔するようにして形成され、少なくともコンタクト領域２３と重複領域２４との間の領域内に位置する。
【０１３９】
以上の構成により、Ｄ型ＭＯＳトランジスタの耐圧を向上し、半導体記憶装置の動作信頼性を向上出来る。
【０１４０】
また第４、第５の実施形態に係る半導体記憶装置であると、周辺回路はエンハンスメント型の第２ＭＯＳトランジスタ（実施形態中における第３ＭＯＳトランジスタＱＮ０〜ＱＮ１０）を備えている。この第２のトランジスタＱＮ０〜ＱＮ１０は、第１導電型のソース拡散領域２１及びドレイン拡散領域２１と、第１導電型のコンタクト領域２３と、第１導電型の不純物拡散領域２７とを具備する。ソース拡散領域２１及びドレイン拡散領域２１は、ゲート電極２６に対し自己整合的に半導体層１の表面に形成され、第６の不純物濃度を有する。コンタクト領域２３は、ソース拡散領域２１及びドレイン拡散領域２１の表面の少なくとも一部に形成され、第６の不純物濃度よりも大きな第７の不純物濃度を有する。不純物拡散領域２７は、ソース拡散領域２１及びドレイン拡散領域２１の一部領域内に形成され、第６の不純物濃度よりも大きく、且つ前記第７の不純物濃度よりも小さい第８の不純物濃度を有する。そして第２のトランジスタＱＮ０〜ＱＮ１０の不純物拡散領域２７は、コンタクト領域２３に接し、且つ少なくともコンタクト領域２３とゲート電極２６直下の領域との間の領域内に位置する。本構成においては、更に第１導電型と逆導電型の第２導電型のチャネル領域４０と、チャネル領域４０とソース拡散領域２１及びドレイン拡散領域２１とがオーバーラップして形成された重複領域４１を備えても良い。
【０１４１】
本構成により、Ｅ型ＭＯＳトランジスタの寿命を向上し、半導体記憶装置の動作信頼性を向上出来る。
【０１４２】
なお、上記実施形態では不純物拡散層２７を有する第１ＭＯＳトランジスタの例として、ロウデコーダ１０５に含まれる電圧切替回路５４Ａ内のＭＯＳトランジスタＨＮＤ１、ＨＮＤ２を挙げて説明した。しかし、第１ＭＯＳトランジスタの構成の適用対象は、ＭＯＳトランジスタＨＮＤ１、ＨＮＤ２に限られず、その他の周辺回路内のＭＯＳトランジスタにも適用出来る。第３ＭＯＳトランジスタも同様であり、ＭＯＳトランジスタＱＮ０〜ＱＮ１０だけでなく、その他のＭＯＳトランジスタに適用することも出来る。また、第４ＭＯＳトランジスタをカラムデコーダ１０３やアドレスバッファ１０４などのロジック回路に適用することも出来る。例えば、第４ＭＯＳトランジスタはサーフェス耐圧が優れているため、高電圧が加わる部分の回路素子に適用できる。また、第４ＭＯＳトランジスタは第１乃至第３ＭＯＳトランジスタと同時に形成できるため、製造工程の増加もない。
【０１４３】
また、上記第３の実施形態は、第２の実施形態と組み合わせることが出来る。すなわち、図２４に示す構成において、不純物拡散層２７をソース側とドレイン側のいずれか一方にのみ形成しても良い。
【０１４４】
更に、上記第１乃至第３の実施形態では、不純物拡散層２７に含まれる不純物（例えばリン（Ｐ））が、チャネル領域２２に含まれる不純物と同じである場合について説明した。この場合には、前述の通り、不純物拡散層２７を形成するためのイオン注入工程と、チャネル領域２２を形成するためのイオン注入工程とを同時に出来る点で好ましい。しかし、必要に応じて、両者は異なる種類の不純物によって形成されても良い。更に、使用する不純物は砒素（Ａｓ）及びリン（Ｐ）に限定されるものでは無く、必要に応じて適宜選択出来る。
【０１４５】
また、上記イオン注入における不純物濃度は、不純物拡散層２７形成領域とチャネル領域２２形成領域とで異なっていても良い。また、完成した不純物拡散層２７及びチャネル領域２２の不純物濃度は、等しくても良いし異なっていても良い。不純物拡散層２７の不純物濃度が、コンタクト領域２３より低く、且つソース・ドレイン拡散領域２１より低ければ十分である。
【０１４６】
更に、上記実施形態では例えば図８及び図９に示すように、不純物拡散層２７がコンタクト領域２３の側面を取り囲むようにして形成されている。しかし、例えば少なくともコンタクト領域２３と重複領域２４との間の領域内に形成され、コンタクト領域２３と素子分離領域ＳＴＩとの間の領域には形成されない場合であっても良い。このことは第３ＭＯＳトランジスタについても同様である。
【０１４７】
また、上記実施形態では不純物拡散層２７を備える第１、第３ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタである場合について説明した。しかしながら、必要に応じてｐチャネルＭＯＳトランジスタであっても良い。この場合の第１ＭＯＳトランジスタの断面図を図４０に示す。図示するように、半導体基板１の表面領域内にはｎ型ウェル領域２８が形成され、ウェル領域２８上に第１ＭＯＳトランジスタが形成される。第１ＭＯＳトランジスタの基本的な構成は第１乃至第３の実施形態で説明した通りであるが、各領域２２〜２４、２７は、ｐ型不純物拡散層によって形成されている。各領域２２〜２４、２７の不純物濃度の大小関係は、第１の実施形態と同様である。第３ＭＯＳトランジスタの場合には、図２９、図３８、または図３９において、半導体層１の表面領域内にｎ型ウェル領域を形成し、領域４０をｎ型領域として形成し、領域２１、２３、２７、４１をｐ型領域として形成すれば良い。
【０１４８】
また、第１乃至第４ＭＯＳトランジスタのゲート電極２６、３６は、選択トランジスタＳ１、Ｓ２と同様に、積層ゲート構造を有していても良い。このような構成を有する第１ＭＯＳトランジスタの断面図を図４１に示す。図示するように、ゲート電極２６は、ゲート絶縁膜２５上に形成された多結晶シリコン層５０と、多結晶シリコン層５０上にゲート間絶縁膜５１を介在して形成された多結晶シリコン層５２とを有する積層ゲート構造とされている。ゲート間絶縁膜５１の一部は除去され、この除去された領域において、多結晶シリコン層５０、５２が接続される。本構成によれば、第１乃至第４ＭＯＳトランジスタのゲート電極を、メモリセルＭｉ及び選択トランジスタＳ１、Ｓ２のゲート電極と同一の工程で形成出来る。
【０１４９】
また、上記第１乃至第４の実施形態は、Ｉ型ＭＯＳトランジスタにも適用出来る。この場合、チャネル領域２２、４０は不要である。従って、重複領域２４、４１は形成されない。
【０１５０】
更に、上記実施形態ではＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、ＮＡＮＤ型フラッシュメモリに限らず、ＮＯＲ型フラッシュメモリ等の他のＥＥＰＲＯＭや、高耐圧型のＭＯＳトランジスタを備える半導体記憶装置一般に適用出来る。また、第１ＭＯＳトランジスタは、半導体記憶装置に限らず、一般的な半導体集積回路に広く適用することが出来る。
【０１５１】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【０１５２】
２…メモリセルブロック、５…ロウデコーダ回路、２１、３１…ソース・ドレイン拡散領域、２２、３２、４０…チャネル領域、２３、３３…コンタクト領域、２４、４１…重複領域、２５、３５…ゲート絶縁膜、２６、３６…ゲート電極、２７…不純物拡散層、１０１…メモリセルアレイ、１０２…ビット線制御回路、１０３…カラムデコーダ、１０４…アドレスバッファ、１０５…ロウデコーダ、１０６…データ入出力バッファ、１０７…基板電位制御回路、１０９…書き込み用高電圧発生回路、１１０…書き込み用中間電圧発生回路、１１１…読み出し用中間電圧発生回路、１１２…消去用高電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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