(57)【要約】【課題】信号伝送系内で最終段の信号伝送端末に対する終端処理を失念するおそれが全くない終端処理方式を提供する。【解決手段】本自動終端処理方式は、各段の信号伝送端末であるＰＬＣモジュール２１，２２において、ＣＰＵ２ａでは通信インタフェース２ｂにより後段側に向け送信したリクエスト信号に対して後段側からアクノリッジ信号を受信したか否かを判断し、アクノリッジ信号を受信しないとの判断入力により、当該自己を最終段の信号伝送端末と判断する。また当該自己を最終段と判断したとき、ＦＰＧＡにより終端処理用の抵抗を自動生成し、この生成した抵抗により自己内の後段側への信号出力部をグランドラインに接続してデータ信号の反射防止の終端処理を行う方式である。【選択図】図１
2011009999.tif 000002
【特許請求の範囲】
【請求項１】
複数段の信号伝送端末をシリアル接続すると共に、各段の信号伝送端末は前段側からのリクエスト信号に応答して後段側にリクエスト信号を伝送すると共に前段側にアクノリッジ信号を返信し、後段側からのアクノリッジ信号の受信により信号出力部から後段側にデータ信号を伝送する信号伝送系において、最終段の信号伝送端末にはその信号出力部にデータ信号の反射防止の終端処理を行う自動終端処理方式であって、
各段の信号伝送端末は、後段側からアクノリッジ信号を受信しないときは、当該自己を最終段の信号伝送端末と判断して終端処理用の抵抗を自動生成すると共に、その抵抗により上記信号出力部を信号出力部をグランドラインに接続してデータ信号の反射防止の終端処理を行うようになっている、ことを特徴とする自動終端処理方式。
【請求項２】
複数段の信号伝送端末をシリアル接続すると共に、各段の信号伝送端末は前段側からのリクエスト信号に応答して後段側にリクエスト信号を伝送すると共に前段側にアクノリッジ信号を返信し、後段側からのアクノリッジ信号の受信により信号出力部から後段側にデータ信号を伝送する信号伝送系において、最終段の信号伝送端末にはその信号出力部にデータ信号の反射防止の終端処理を行う自動終端処理方式であって、
各段の信号伝送端末は、
後段側に向け送信したリクエスト信号に対して後段側からアクノリッジ信号を受信したか否かを判断する第１手段と、
第１手段からアクノリッジ信号を受信しないとの判断入力により、当該自己を最終段の信号伝送端末と判断する第２手段と、
第２手段により最終段と判断したとき、終端処理用の抵抗を自動生成する第３手段と、
第３手段で生成した抵抗により自己内の後段側への信号出力部をグランドラインに接続してデータ信号の反射防止の終端処理を行う第４手段と、
を備えたことを特徴とする自動終端処理方式。
【請求項３】
第３手段は、
信号出力部をグランドラインに抵抗終端するための抵抗ブロックＲのコンフィグレーションデータが格納されるコンフィグレーションデータメモリと、
第２手段から入力される判断結果に応答して、コンフィグレーションデータメモリから抵抗ブロックＲのコンフィグレーションデータを読み込むと共にこの読み込んだ抵抗ブロックＲにより信号出力部をグランドラインに抵抗終端するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
を含むことを特徴とする請求項２に記載の方式。
【請求項４】
第２手段は、アクノリッジ信号を受信したときは当該自己を最終段のＰＬＣモジュールでは無いと判断し、
第３手段は、第２手段から当該自己が最終段のＰＬＣモジュールで無いとの判断を入力したとき、後段側への信号出力部を後段側に接続する、ことを特徴とする請求項３に記載の方式。
【請求項５】
第３手段は、インピーダンス整合に適合する終端抵抗を生成する、ことを特徴とする請求項２に記載の方式。
【請求項６】
複数段になってシリアル接続されて信号伝送系を構築する信号伝送端末であって、
後段側に向け送信したリクエスト信号に対して該後段側からアクノリッジ信号を受信したか否かを判断する第１手段と、
第１手段からアクノリッジ信号を受信しないとの判断入力により、当該自己を最終段のＰＬＣモジュールと判断する第２手段と、
第２手段により最終段と判断したとき、終端処理用の抵抗を生成する第３手段と、
第３手段で生成した抵抗を自己内の後段側への信号出力部とグランドラインとの間に接続して終端処理する第４手段と、
を備えると共に、
第３手段は、
信号出力部をグランドラインに抵抗終端するための抵抗ブロックＲのコンフィグレーションデータが格納されるコンフィグレーションデータメモリと、
第２手段から入力される判断結果に応答して、コンフィグレーションデータメモリから抵抗ブロックＲのコンフィグレーションデータを読み込むと共にこの読み込んだ抵抗ブロックＲにより信号出力部をグランドラインに抵抗終端するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、
を含むことを特徴とする信号伝送端末。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＣやＰＬＣモジュール等の信号伝送端末をシリアル接続した信号伝送系内において、最終段の信号伝送端末を自動的に終端抵抗により終端処理する方式、およびこの方式を備えた信号伝送端末に関するものである。
【背景技術】
【０００２】
信号伝送系として例えばＲＳ−４８５インターフェースによる高速型のデジタル信号伝送系がある。このインターフェースについては、ＥＩＡ（Electronics Industries Association)により規格化されたＲＳ−２３２、ＲＳ−４２２、ＲＳ−４２３、ＲＳ−４４９及びＲＳ−４８５等が知られている。そしてＲＳ−４８５は、ＲＳ−４２２の改良版とされている。このＲＳ−４８５によるデジタル信号伝送系にあっては、高速でデータが伝送される為に、インピーダンス不整合があると、伝送信号の多重反射が発生し、伝送信号の波形歪が生じ、伝送エラー（信号誤り等）が発生する。
【０００３】
以下、図３を参照して従来の終端処理方式を説明すると、各信号伝送端末１１，１２，１３は、シリアルに接続されて１つの信号伝送系１４を構築している。このような信号伝送系１４においては、一般的に、最終段の信号伝送端末１３はインピーダンス整合のため終端抵抗１７で終端処理すなわちその後段側への信号出力部１３ａを信号伝送系１４内のグランドライン１６に終端抵抗１７で接続するようになっている。この終端処理は、最終段の信号伝送端末１３から前段側へ信号等がインピーダンス不整合により反射して信号伝送系１４内にデータ誤り等のある信号が伝送されてしまうことを防止したものである。
【０００４】
しかしながら、終端抵抗１７は往々にしてその接続を失念することがあり、終端処理がされてなくて信号伝送系における通信が不安定化していることがよく経験される。この終端抵抗１７の接続を失念しないよう技術者が万全を期するとしてもその失念を完全に防止することも困難であるのが現状となっている。
【０００５】
なお、終端抵抗に関して例えば特許文献１等を参照することができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平０６−１０４７９５号公報
【特許文献２】特開２０００−７８２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、信号伝送系内で最終段の信号伝送端末に対する終端処理を失念するおそれが全くない終端処理方式を提供するものである。
【課題を解決するための手段】
【０００８】
本発明第１による終端処理方式は、複数段の信号伝送端末をシリアル接続すると共に、各段の信号伝送端末は前段側からのリクエスト信号に応答して後段側にリクエスト信号を伝送すると共に前段側にアクノリッジ信号を返信し、後段側からのアクノリッジ信号の受信により信号出力部から後段側にデータ信号を伝送する信号伝送系において、最終段の信号伝送端末にはその信号出力部にデータ信号の反射防止の終端処理を行う自動終端処理方式であって、各段の信号伝送端末は、後段側からアクノリッジ信号を受信しないときは、当該自己を最終段の信号伝送端末と判断して終端処理用の抵抗を自動生成すると共に、その抵抗により上記信号出力部を信号出力部をグランドラインに接続してデータ信号の反射防止の終端処理を行うようになっていることを特徴とするものである。
【０００９】
上記信号伝送端末は、その名称に限定されるものでない。端末は装置とも、モジュールとも、ユニットとも、その他に適宜に言い換えることができるものである。
【００１０】
この方式は、ＰＬＣと、それに複数段、シリアル接続されるＰＬＣモジュールとを含む制御システムにも適用することができる。
【００１１】
本発明第１では、各信号伝送端末には、後段側に向け応答を要求すると共に、該後段側から応答を受信しないときは、当該自身の端末出力部を自動終端処理する機能を設けたので、ユーザ自身が信号伝送系内で最終段の信号伝送端末に対しての終端処理を失念するようなおそれがない。
【００１２】
本発明第２による終端処理方式は、複数段の信号伝送端末をシリアル接続すると共に、各段の信号伝送端末は前段側からのリクエスト信号に応答して後段側にリクエスト信号を伝送すると共に前段側にアクノリッジ信号を返信し、後段側からのアクノリッジ信号の受信により信号出力部から後段側にデータ信号を伝送する信号伝送系において、最終段の信号伝送端末にはその信号出力部にデータ信号の反射防止の終端処理を行う自動終端処理方式であって、
各段の信号伝送端末は、
後段側に向け送信したリクエスト信号に対して後段側からアクノリッジ信号を受信したか否かを判断する第１手段と、第１手段からアクノリッジ信号を受信しないとの判断入力により、当該自己を最終段の信号伝送端末と判断する第２手段と、第２手段により最終段と判断したとき、終端処理用の抵抗を自動生成する第３手段と、第３手段で生成した抵抗により自己内の後段側への信号出力部をグランドラインに接続してデータ信号の反射防止の終端処理を行う第４手段と、を備えたことを特徴とする。
【００１３】
好ましくは、第３手段は、信号出力部をグランドラインに抵抗終端するための抵抗ブロックのコンフィグレーションデータが格納されるコンフィグレーションデータメモリと、第２手段から入力される判断結果に応答して、コンフィグレーションデータメモリから抵抗ブロックのコンフィグレーションデータを読み込むと共にこの読み込んだ抵抗ブロックにより信号出力部をグランドラインに抵抗終端するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、を含む。
【００１４】
好ましくは、第２手段は、アクノリッジ信号を受信したときは当該自己は最終段のＰＬＣモジュールでは無いと判断し、第３手段は、第２手段から当該自己が最終段のＰＬＣモジュールで無いとの判断を入力したとき、後段側への信号出力部を後段側に接続する。
【００１５】
好ましくは、第３手段は、インピーダンス整合に適合する終端抵抗を生成する。
【００１６】
本発明第３による信号伝送端末は、複数段になってシリアル接続されて信号伝送系を構築する信号伝送端末であって、後段側に向け送信したリクエスト信号に対して該後段側からアクノリッジ信号を受信したか否かを判断する第１手段と、第１手段からアクノリッジ信号を受信しないとの判断入力により、当該自己を最終段の信号伝送端末と判断する第２手段と、第２手段により最終段と判断したとき、終端処理用の抵抗を生成する第３手段と、第３手段で生成した抵抗を自己内の後段側への信号出力部とグランドラインとの間に接続して終端処理する第４手段と、を備えると共に、第３手段は、信号出力部をグランドラインに抵抗終端するための抵抗ブロックのコンフィグレーションデータが格納されるコンフィグレーションデータメモリと、第２手段から入力される判断結果に応答して、コンフィグレーションデータメモリから抵抗ブロックのコンフィグレーションデータを読み込むと共にこの読み込んだ抵抗ブロックにより信号出力部をグランドラインに抵抗終端するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、を含むことを特徴とするものである。
【発明の効果】
【００１７】
本発明によれば、信号伝送系内で最終段の信号伝送端末に対する終端処理を失念するおそれが全くない終端処理方式を提供することができる。
【図面の簡単な説明】
【００１８】
【図１】図１は本発明の実施の形態に係る終端処理方式を実施する信号伝送系の回路図である。
【図２】図２は図１で示す２つのＰＬＣモジュールの要部を拡大して示す図である。
【図３】図３は従来の信号伝送系の回路図である。
【発明を実施するための形態】
【００１９】
以下、添付した図面を参照して、本発明の実施の形態に係る信号伝送系内の最終段の信号伝送端末に対する終端処理方式を詳細に説明する。
【００２０】
図１に実施の形態の終端処理方式を実施する信号伝送系を示す。同図を参照して、ＰＬＣ１に対して、複数の、この実施の形態では２つのＰＬＣモジュール２１，２２が信号伝送端末として、シリアルに接続されて１つの信号伝送系を構築している。
【００２１】
ＰＬＣ１と初段ＰＬＣモジュール２１との間、初段と次段のＰＬＣモジュール２１，２２との間はリクエスト信号線３ａ，３ｂ、アクノリッジ信号線４ａ，４ｂ、データ信号線５ａ，５ｂ、で接続されている。
【００２２】
実施の形態ではＰＬＣモジュール２１，２２は説明の簡略化のため２個で示しているが、複数であれば、それ以上の段数でも接続することができる。
【００２３】
リクエスト信号線３ａ，３ｂはリクエスト信号ＲＥＱを後段側へ伝送する線であり、アクノリッジ信号線４ａ，４ｂは後段側から前段側へアクノリッジ信号ＡＣＫを伝送する線である。
【００２４】
データ信号線５ａ，５ｂは、ＰＬＣ１のラダープログラムの実行コマンドや、アドレスやその他のデータ信号をＰＬＣ１と各段のＰＬＣモジュール２１，２２との間で伝送する伝送線から構成され、バスと称することができる。
【００２５】
以上において、ＰＬＣ１は、ラダープログラムの実行コマンドに先立って、リクエスト信号ＲＥＱをリクエスト信号伝送線３ａ，３ｂを介してＰＬＣモジュール２ａ，２ｂに伝送し、各ＰＬＣモジュール２ａ，２ｂは、リクエスト信号ＲＥＱに応答して、アクノリッジ信号伝送線４ａ，４ｂを介してＰＬＣ１にアクノリッジ信号ＡＣＫを返す。
【００２６】
そして、ＰＬＣ１は、アクノリッジ信号ＡＣＫを受信してのち、ラダープログラムのコマンド実行のために、所定ビットのアドレス信号を伝送し、次いで、所定ビットのデータ信号を、データ信号線５ａ，５ｂを介して各ＰＬＣモジュール２１，２２に伝送する。
【００２７】
以上の信号伝送系において、ＰＬＣ１は、制御プログラムとしてラダープログラムを実行するＣＰＵ１ａを内蔵する。このＣＰＵ１ａの内部バスにシステムプログラム、ラダープログラムを格納したり、その他に用いるメモリ１ｂ、ＰＬＣモジュール２１との間でリクエスト信号ＲＥＱ、アクノリッジ信号ＡＣＫの通信に用いる通信インターフェース１ｃ、およびデータ信号伝送インタフェース１ｄが接続されている。
【００２８】
各段のＰＬＣモジュール２１，２２は、ＣＰＵ２ａと、ＰＬＣ１との間でリクエスト信号、アクノリッジ信号の通信に用いる通信インターフェース２ｂと、コンフィグレーションデータメモリ２ｃ、データ信号伝送インターフェース２ｄ（２ｅは信号入・出力部）、接続先切替回路２ｆ、ＦＰＧＡからなる終端抵抗生成回路２ｇ、を備える。
【００２９】
コンフィグレーションデータメモリ２ｃは、最終段のＰＬＣモジュールにおけるデータ信号伝送インターフェース２ｄの信号入・出力部２ｅをグランドラインに抵抗終端するための抵抗ブロックＲのコンフィグレーションデータが格納される。抵抗ブロックＲはインピーダンス整合に適合する終端抵抗である。
【００３０】
終端抵抗生成回路２ｇは、ＣＰＵ２ａから当該自己ＰＬＣモジュールが最終段であるとの判断を示す入力があると、コンフィグレーションデータメモリ２ｃから抵抗ブロックＲのコンフィグレーションデータを読み込むと共にこの読み込んだコンフィグレーションデータにより抵抗ブロックＲを生成すると共に、この抵抗ブロックＲにより最終段のＰＬＣモジュールにおけるデータ信号伝送インターフェース２ｄの信号入・出力部２ｅをグランドライン２ｈに抵抗終端する。
【００３１】
接続先切替回路２ｆは、ＣＰＵ２ａからのコマンドに従い、信号入・出力部２ｅを終端抵抗生成回路２ｇで生成した抵抗ブロックＲによりグランドライン２ｈに接続するか（図２で模式的に示す切替接点ＳＷが接点ｂ側に接続）、または、信号入・出力部２ｅを後段のＰＬＣモジュールのデータ信号伝送インターフェース２ｄに接続するか（切替接点ＳＷが接点ａ側に接続）にその接続先を切り替える回路である。
【００３２】
上記終端抵抗生成回路２ｇはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）により構成する。ＦＰＧＡは、多数の小さな論理セル（論理ブロック）と、これら論理セルの間に縦横に張り巡らされた配線網とを有して構成されており、複数の論理セルを組み合わせ、チップ内部の自由な配線領域で接続することにより、非常に自由度が高く、大規模で高速な回路を実現できる。ＦＰＧＡには、例えばＬＵＴ（ＬｏｏｋＵｐ Ｔａｂｌｅ）アーキテクチャ構造のものが製品化されている。ＬＵＴとは、入力の組み合わせによって予め決められた出力が得られるメモリのことであり、ＬＵＴとフリップフロップやマルチプレクサを内蔵したＣＬＢ（Ｃｏｎｆｉｇｕｒａｔｉｏｎ Ｌｏｇｉｃ Ｂｌｏｃｋ）で論理セルを実現している。このＬＵＴは、構造がＳＲＡＭと似ており、高集積化しやすいなどの特徴から、ＣＰＬＤよりも大規模なロジック回路を実現できる。
【００３３】
ただし、回路情報を記憶する部分がＳＲＡＭベースであるため、電源を切ってしまうと回路情報が失われてしまう。そのため、回路情報を保持するための上記コンフィグレーションデータメモリ２ｃを設け、電源投入と同時にコンフィグレーションデータメモリ２ｃからＦＰＧＡである終端抵抗生成回路２ｇにコンフィグレーションデータをダウンロードする。このコンフィグレーションデータは、実施の形態では、抵抗ブロックＲである。このダウンロード動作をコンフィグレーションという。これによりＦＰＧＡである終端抵抗生成回路２ｇが形成される。
【００３４】
以上の構成において、実施の形態では、上記した信号伝送系内において最終段のＰＬＣモジュール２２において自動的に信号反射防止のための終端処理を行うようにしたことを特徴とする。
【００３５】
以下、説明すると、まず、ＰＬＣ１は、初段のＰＬＣモジュール２１にリクエスト信号ＲＥＱを送信する。初段のＰＬＣモジュール２１は、後段ＰＬＣモジュール２２にリクエスト信号ＲＥＱを送信すると共に、前段のＰＬＣ１にアクノリッジ信号ＡＣＫを返信する。後段のＰＬＣモジュール２２は、前段のＰＬＣモジュール２１からのリクエスト信号ＲＥＱに応答して当該前段のＰＬＣモジュール２１にアクノリッジ信号ＡＣＫを返信すると共に、後段のＰＬＣモジュールにリクエスト信号ＲＥＱを送信する。こうして、順次にリクエスト信号ＲＥＱの送信とアクノリッジ信号ＡＣＫの返信とが行われる。そして、最終段のＰＬＣモジュール２２においては、リクエスト信号ＲＥＱを送信しても、アクノリッジ信号ＡＣＫが返信されてこないので、自己が最終段であると認識することができる。なお、この最終段の認識方法は実施の形態に限定されるものではない。
【００３６】
こうして、最終段のＰＬＣモジュール２２においては、リクエスト信号ＲＥＱに対するアクノリッジ信号ＡＣＫを受信しないときに、当該自己のデータ信号伝送インターフェース２ｄの信号入・出力部２ｅを自動終端処理する。最終段以前のＰＬＣモジュール２１においては、図２で示すようにリクエスト信号ＲＥＱに対するアクノリッジ信号ＡＣＫを受信するので、最終段で無いとして、当該自己のデータ信号伝送インターフェース２ｄの信号入・出力部２ｅを自動終端処理するのではなく、後段側ＰＬＣモジュール２２のデータ信号伝送インターフェース２ｄに接続する処理を行う。この接続処理は、接続先切替回路２ｆにより、行われる。
【００３７】
次に、ＰＬＣモジュール２２の場合、そのＣＰＵ２ａは、後段側にリクエスト信号ＲＥＱを送信出力しても、後段側からはアクノリッジ信号ＡＣＫを受信入力することができないので、当該自身は、信号伝送系内で最終段であると判断することができる。
【００３８】
この場合、ＰＬＣモジュール２２のＣＰＵ２ａは、図２で示すように、接続先切替回路２ｆに対してそれに対応した制御信号を出力する。接続先切替回路２ｆは、この制御信号に応答して、データ信号伝送インターフェース２ｄの信号入・出力部２ｅを終端抵抗生成回路２ｇによりグランドライン２ｈに接続するようにその接続先を切り替える。
【００３９】
最終段のＰＬＣモジュール２２においては、データ信号伝送インターフェース２ｄの信号入・出力部２ｅが終端抵抗生成回路２ｇで生成した抵抗ブロックＲによりグランドライン２ｈに接続されるので、ＰＬＣモジュール２２の信号入・出力部２ｅは、終端処理されることとなる。
【００４０】
なお、ＣＰＵ２ａは通信インターフェース２ｂがアクノリッジ信号ＡＣＫを受信しないときは、最終段であると判断して、ＦＰＧＡからなる終端抵抗生成回路２ｇに対して当該自己が最終段であるとの判断を入力させる。終端抵抗生成回路２ｇにおいては、この入力に応答して、コンフィグレーションデータメモリ２ｃからコンフィグレーションデータを入力して内部に抵抗ブロックＲを生成する。ＣＰＵ２ａはこのとき、接続先切替回路２ｇにより、信号入・出力部２ｅを終端抵抗生成回路２ｇに接続することにより、当該信号入・出力部２ｅをグランドライン２ｈに接続する。こうして、最終段のＰＬＣモジュール２２においては、後段側から応答を受信しないときは、当該自身の信号入・出力部２ｅを抵抗で自動終端処理するので、ユーザ自身が信号伝送系内で最終段のＰＬＣモジュール２２に対しての終端処理を失念するようなおそれがない。
【符号の説明】
【００４１】
１  ＰＬＣ
２１  初段ＰＬＣモジュール
２２  次段ＰＬＣモジュール
２ａ  ＣＰＵ
２ｂ  通信インタフェース
２ｃ  コンフィグレーションデータメモリ
２ｄ  データ信号伝送インターフェース
２ｅ  信号入・出力部
２ｆ  接続先切替回路
２ｇ  終端抵抗生成回路
２ｈ  グランドライン
【図１】
2011009999.tif 000003
【図２】
2011009999.tif 000004
【図３】
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