(57)【要約】【課題】ピンエレクトロニクス部からＤＵＴに至る経路のリレーを半導体リレーのみにして実装密度を高めてメンテナンス性の向上を図るとともにインピーダンス不整合による波形品位劣化を防止でき、校正時の電圧によるＤＵＴの破壊も防止できる半導体試験装置を提供すること。【解決手段】ファンクション試験モジュールと高精度直流試験モジュールを有するピンエレクトロニクス部からＤＵＴに至る経路のリレーが全て半導体リレーで構成された半導体試験装置において、前記ファンクション試験モジュールの信号線には、分布定数線路を形成する少なくとも２個のインダクタの直列回路とこのインダクタの直列回路の各端にそれぞれ半導体リレーが接続されていることを特徴とするもの。【選択図】                    図１
2011002329.tif 000002
【特許請求の範囲】
【請求項１】
ファンクション試験モジュールと高精度直流試験モジュールを有するピンエレクトロニクス部からＤＵＴに至る経路のリレーが全て半導体リレーで構成された半導体試験装置において、
前記ファンクション試験モジュールの信号線には、分布定数線路を形成する少なくとも２個のインダクタの直列回路とこのインダクタの直列回路の各端にそれぞれ半導体リレーが接続されていることを特徴とする半導体試験装置。
【請求項２】
前記高精度直流試験モジュールの直流割り込み信号線は、半導体リレーを介して、前記インダクタの直列回路の接続点に接続され、
前記高精度直流試験モジュールの直流検出信号線は、抵抗と半導体リレーの直列回路を介して、前記インダクタの直列回路の出力側に接続された半導体リレーの出力端に接続されていることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記高精度直流試験モジュールの直流割り込み信号線は、半導体リレーと抵抗が直列接続された２個の直列回路を介して、前記直列接続された中間のインダクタの両端に接続され、
前記高精度直流試験モジュールの直流検出信号線は、抵抗と半導体リレー直列接続された２個の直列回路を介して、前記インダクタの直列回路の出力側に接続された半導体リレーの両端に接続されていることを特徴とする請求項１記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、詳しくは、半導体試験装置の出力部を構成するピンエレクトロニクス部の改良に関するものである。
【０００２】
図３は、半導体試験装置の概念構成図である。テストヘッド１０はたとえばポゴピン２０を介してパフォーマンスボード３０と接続されている。パフォーマンスボード３０には検査対象であるＤＵＴ４０が装着されている。
【０００３】
テストヘッド１０のポゴピン２０との接続部分には、各ピン毎に、半導体試験装置の出力部を構成するピンエレクトロニクス部が設けられている。
【０００４】
図４は、従来のピンエレクトロニクス部の一例を示す回路図であり、ＤＵＴ４０がロジック回路の場合の例を示している。ピンエレクトロニクス部５０には、ファンクション試験モジュール５１と高精度直流試験モジュール５２が設けられている。
【０００５】
ファンクション試験モジュール５１は、並列接続されたドライバＤＶとコンパレータＣＰと電子負荷ＬＤを有するものであり、これら並列接続されたドライバＤＶとコンパレータＣＰと電子負荷ＬＤの共通接続点は、半導体リレーＳＷ１とメカニカルリレーＲＬ１の直列回路を介してポゴピンに接続されている。
【０００６】
これら半導体リレーＳＷ１とメカニカルリレーＲＬ１の接続点には、メカニカルリレーＲＬ２を介して高精度直流試験モジュール５２の直流割り込み信号線ＦＬが接続されるとともに、直流検出信号線ＳＬが直接接続されている。
【０００７】
このような構成において、これら半導体リレーＳＷ１とメカニカルリレーＲＬ１・ＲＬ２は、ファンクション試験を行う場合には、
ＳＷ１：ＯＮ、ＲＬ１：ＯＮ、ＲＬ２：ＯＦＦ
になるように駆動制御され、直流試験を行う場合には、
ＳＷ１：ＯＦＦ、ＲＬ１：ＯＮ、ＲＬ２：ＯＮ
になるように駆動制御される。
【０００８】
特許文献１には、ピンエレクトロニクス部からＤＵＴに至る経路のリレーが全て半導体リレーで構成された半導体試験装置が記載されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−６４４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかしながら、メカニカルリレーＲＬ１、ＲＬ２は、ＯＮ抵抗は小さいものの一般的に高価であり、機械的接点構造であることから接点の磨耗など比較的寿命が短くて信頼性が低く、メンテナンス性もよくない。
【００１１】
また、メカニカルリレーＲＬ１、ＲＬ２は形状が大きく、高密度化実装の要求に対応できないなどの問題点があり、特許文献１にも記載されているように、半導体リレーに置き換えることが検討されている。
【００１２】
ところが、半導体リレーの電気的特性に着目すると、ＯＦＦ時の接点間の静電容量は一般にメカニカルリレーよりも大きい。この結果、ただ単にメカニカルリレーＲＬ１、ＲＬ２を半導体化しただけでは、ファンクション試験時の半導体リレーのＯＦＦ容量の影響を受けて、半導体リレーＳＷ１が接続されている高速信号ラインにインピーダンス不整合が発生して波形品位が悪化する。
【００１３】
また、ポゴピンの出力にＤＵＴが接続されたままで装置自身の校正を行うと、校正時の電圧が一瞬ＤＵＴに印加されてＤＵＴを破損してしまう恐れもある。
【００１４】
本発明は、これらの課題を解決するものであり、その目的は、ピンエレクトロニクス部からＤＵＴに至る経路のリレーを半導体リレーのみにして実装密度を高めてメンテナンス性の向上を図るとともに、インピーダンス不整合による波形品位劣化を防止できる半導体試験装置を提供することにある。
【００１５】
また、校正時の電圧によるＤＵＴの破壊も防止できることも目的とする。
【課題を解決するための手段】
【００１６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ファンクション試験モジュールと高精度直流試験モジュールを有するピンエレクトロニクス部からＤＵＴに至る経路のリレーが全て半導体リレーで構成された半導体試験装置において、
前記ファンクション試験モジュールの信号線には、分布定数線路を形成する少なくとも２個のインダクタの直列回路とこのインダクタの直列回路の各端にそれぞれ半導体リレーが接続されていることを特徴とする。
【００１７】
請求項２記載の発明は、請求項１記載の半導体試験装置において、
前記高精度直流試験モジュールの直流割り込み信号線は、半導体リレーを介して、前記インダクタの直列回路の接続点に接続され、
前記高精度直流試験モジュールの直流検出信号線は、抵抗と半導体リレーの直列回路を介して、前記インダクタの直列回路の出力側に接続された半導体リレーの出力端に接続されていることを特徴とする。
【００１８】
請求項３記載の発明は、請求項１記載の半導体試験装置において、
前記高精度直流試験モジュールの直流割り込み信号線は、半導体リレーと抵抗が直列接続された２個の直列回路を介して、前記直列接続された中間のインダクタの両端に接続され、
前記高精度直流試験モジュールの直流検出信号線は、抵抗と半導体リレー直列接続された２個の直列回路を介して、前記インダクタの直列回路の出力側に接続された半導体リレーの両端に接続されていることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、ピンエレクトロニクス部からＤＵＴに至る経路のリレーを半導体リレーのみにして実装密度を高めてメンテナンス性の向上を図るとともに、インピーダンス不整合による波形品位劣化を防止でき、校正時の電圧によるＤＵＴの破壊も防止できる半導体試験装置が得られる。
【００２０】
また、できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の他の実施例を示す回路図である。
【図３】半導体試験装置の概念構成図である。
【図４】従来のピンエレクトロニクス部の一例を示す回路図である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明について、図面を用いて詳細に説明する。図１は本発明の一実施例を示す回路図であり、図４と共通する部分には同一の符号を付けている。図１において、図４のメカニカルリレーＲＬ１は半導体リレーＳＷ２に置き換えられ、高精度直流試験モジュール５２の直流割り込み信号線ＦＬのメカニカルリレーＲＬ２は半導体リレーＳＷ３に置き換えられている。
【００２３】
具体的には、半導体リレーＳＷ１とＳＷ２の間にはインダクタＬ１とＬ２が直列接続されていて、半導体リレーＳＷ３の一端はこれらインダクタＬ１とＬ２の接続点に接続されている。そして、半導体リレーＳＷ２のポゴピン側の端子には、抵抗Ｒ１と半導体リレーＳＷ４の直列回路を介して直流検出信号線ＳＬが接続されている。
【００２４】
このような構成において、直列接続されたインダクタＬ１とＬ２と半導体リレーＳＷ３のＯＦＦ容量は分布定数線路を形成するものであり、インピーダンスの整合が図れ、ファンクション試験時の半導体リレーＳＷ３のＯＦＦ容量の影響による波形品位の悪化を防ぐことができる。
【００２５】
また、接点をＯＮした時の接点間抵抗は、一般的にメカニカルリレーよりも半導体リレーの方が大きい。そのため、図４の従来構成において、単にリレーを半導体化しただけでは、ポゴピンへの出力電圧に、半導体リレーのＯＮ抵抗×出力電流分の誤差電圧が発生してしまう。
【００２６】
そこで、直流検出信号線ＳＬに半導体リレーＳＷ４を直列接続して高精度直流試験モジュールの電圧センシングポイントを出力側へ移動させ、誤差分の発生を抑えている。
【００２７】
ただし、単に半導体リレーＳＷ４を追加しただけでは、前述と同様に、半導体リレーＳＷ４のＯＦＦ時の接点間の静電容量の影響でポゴピンに出力される波形品位が悪化することになる。このような波形品位悪化を防止するため、図１に示すように直列に抵抗Ｒ１（一般的に数ｋΩ以上）を挿入し、高速信号ラインへの影響を抑えている。
【００２８】
図１の構成によれば、全てのリレーを半導体化することにより、実装密度を高めることができ、メンテナンス性の向上が図れる。
【００２９】
そして、部品コストの面では、リレーと抵抗が１個ずつ増え、インダクタが２個増えるが、現状ではメカニカルリレーの価格は半導体リレーの２倍以上と高価であり、抵抗およびインダクタの価格はリレーの価格に対して非常に安価であることから、装置全体としては部品点数は増えるもののコストダウンが図れる。
【００３０】
図２は、本発明の他の実施例を示す回路図であり、図１と共通する部分には同一の符号を付けている。図２において、半導体リレーＳＷ１とＳＷ２の間には、３個のインダクタＬ１〜Ｌ３が直列接続されている。
【００３１】
インダクタＬ１とＬ２の接続点には抵抗Ｒ４と直列接続された半導体リレーＳＷ３の端部が接続されて抵抗Ｒ４の端部は高精度直流試験モジュール５２の直流割り込み信号線ＦＬに接続され、インダクタＬ２とＬ３の接続点には抵抗Ｒ３と直列接続された半導体リレーＳＷ５の端部が接続されて抵抗Ｒ３の端部は高精度直流試験モジュール５２の直流割り込み信号線ＦＬに接続されている。
【００３２】
半導体リレーＳＷ２のポゴピン側の端子には抵抗Ｒ１と半導体リレーＳＷ４の直列回路を介して直流検出信号線ＳＬが接続され、半導体リレーＳＷ２とインダクタＬ３との接続点には抵抗Ｒ２と半導体リレーＳＷ６の直列回路を介して直流検出信号線ＳＬが接続されている。
【００３３】
図２の回路では、図１の回路に、以下の１）と２）を追加しているが、
１）半導体リレーＳＷ５、抵抗Ｒ３、Ｒ４、インダクタＬ３
２）半導体リレーＳＷ６、抵抗Ｒ２
これら１）と２）を追加した理由をそれぞれ説明する。
【００３４】
１）を追加した理由
高速信号ラインに対する影響を考えると、半導体リレーＳＷ３、ＳＷ５としてはＯＦＦ容量の小さい物が必要であるが、そうすると一般的にＯＮ抵抗は大きくなる。ＯＮ抵抗が大きな半導体リレーは通電電流による発熱の関係で大きな電流が流せない。なお、半導体リレーＳＷ２は低ＯＮ抵抗のものを用いる必要があり、電流容量は一般的に大きい。
【００３５】
これらから、高精度直流試験モジュールから大電流を出力したい場合は、図２に示すように半導体リレーＳＷ３とＳＷ５を並列に接続することで目的を達成できる。抵抗Ｒ３とＲ４は、半導体リレーＳＷ３とＳＷ５に流れる電流のバランスを取るためのものである。インダクタＬ３は半導体リレーＳＷ５のＯＦＦ容量によるインピーダンス不整合を抑えるためのものである。
【００３６】
２）を追加した理由
半導体試験装置では、しばしばポゴピンの出力にＤＵＴが接続されたままの状態で、装置自身の校正を行う場合がある。ところが、図１の構成のままでは、高精度直流試験モジュールの電圧センシングポイントがまさに出力になっているため、校正時の電圧が一瞬ＤＵＴに印加されてしまい、印加電圧によってはＤＵＴを破壊してしまうおそれがある。
【００３７】
そこで、半導体リレーＳＷ２とインダクタＬ３との接続点と直流検出信号線ＳＬ間に抵抗Ｒ２と半導体リレーＳＷ６の直列回路を追加する。これにより、電圧のセンシングポイントを半導体リレーＳＷ２の上流側（半導体試験装置側）よりとることが可能になり、半導体リレーＳＷ２をＯＦＦすることで校正時におけるＤＵＴへの電圧印加を防ぐことができる。
【００３８】
なお、上記実施例では、ＤＵＴ４０がロジック回路の場合の例を示しているが、本発明はＳＯＣなどのアナログＬＳＩの半導体試験装置についても適用できるものである。
【００３９】
以上説明したように、本発明によれば、ピンエレクトロニクス部からＤＵＴに至る経路のリレーを半導体リレーのみにして実装密度を高めてメンテナンス性の向上を図るとともに、インピーダンス不整合による波形品位劣化を防止でき、さらに、校正時の電圧によるＤＵＴの破壊も防止できる半導体試験装置が実現できる。
【符号の説明】
【００４０】
１０  テストヘッド
２０  ポゴピン
３０  パフォーマンスボード
４０  ＤＵＴ
５０  ピンエレクトロニクス部
５１  ファンクション試験モジュール
５２  高精度直流試験モジュール
ＲＬ  メカニカルリレー
ＳＷ  半導体リレー
ＦＬ  直流割り込み信号線
ＳＬ  直流検出信号線
Ｒ  抵抗
【図１】
2011002329.tif 000003
【図２】
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【図３】
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【図４】
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