(57)【要約】【課題】微細化が進んでも適切な歪を生じさせることができる半導体装置の製造方法を提供する。【解決手段】ｎチャネルトランジスタ形成予定領域５１ｎを覆う部分を残しながら絶縁膜６のエッチバックを行うことにより、ｐチャネルトランジスタ形成予定領域５１ｐ内のゲート電極４の側方にサイドウォール６ａを形成する。サイドウォール６ａをマスクとして半導体基板１の表面にｐ型不純物を導入してｐ型不純物導入領域８ｐを形成し、サイドウォール６ａをマスクとしてｐ型不純物導入領域８ｐの表面に溝９を形成する。溝９内にＳｉＧｅ層１０を成長させる。絶縁膜６のエッチバックを行うことにより、ｎチャネルトランジスタ形成予定領域５１ｎ内のゲート電極４の側方にサイドウォールを形成し、ｎチャネルトランジスタ形成予定領域５１ｎ内において、このサイドウォールをマスクとして半導体基板１の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する。【選択図】図３Ｂ
2011009306.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域内に第１のゲート電極を、第２領域内に第２のゲート電極を形成する工程と、
前記第１領域及び前記第２領域を覆う絶縁膜を形成する工程と、
前記第２領域上の前記絶縁膜を覆い、前記第１領域上の前記絶縁膜を露出させるマスク層を形成し、前記マスク層をマスクとして前記絶縁膜のエッチングすることにより、前記第１のゲート電極の側方に第１のサイドウォールを形成する工程と、
前記第１領域内において、前記第１のサイドウォールをマスクとして前記半導体基板の表面にｐ型不純物を導入してｐ型不純物導入領域を形成する工程と、
前記第１のサイドウォールをマスクとして前記ｐ型不純物導入領域の表面に溝を形成する工程と、
前記溝内にＳｉＧｅ層を成長させる工程と、
前記マスク層を除去した後、前記絶縁膜のエッチングを行うことにより、前記第２のゲート電極の側方に第２のサイドウォールを形成する工程と、
前記第２領域内において、前記第２のサイドウォールをマスクとして前記半導体基板の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記溝内に前記ＳｉＧｅ層を成長させる工程において前記第１のゲート電極上にもＳｉＧｅ層が成長し、
前記第２のサイドウォールを形成する工程は、前記第１のゲート電極上に成長した前記ＳｉＧｅ層を除去する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁膜を形成する工程は、
シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、前記シリコン酸化膜よりも厚いシリコン窒化膜を形成する工程と、
を有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第２のサイドウォールを形成する工程は、
前記シリコン酸化膜をエッチングストッパとして前記シリコン窒化膜のエッチングを行う工程と、
前記シリコン窒化膜のエッチング後に前記シリコン酸化膜のエッチングを行う工程と、
を有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記溝内に前記ＳｉＧｅ層を成長させる工程と、前記第２のサイドウォールを形成する工程との間に、少なくとも前記第２領域内において、前記絶縁膜を覆う第２の絶縁膜を形成する工程を有し、
前記第２のサイドウォールを形成する工程は、前記絶縁膜と共に前記第２の絶縁膜をエッチングする工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電荷の移動度を向上するためにチャネルに歪を生じさせたｐチャネルトランジスタについての研究が行われている。例えば、ＳｉＧｅ膜をソース及びドレインに形成したｐチャネルトランジスタについての研究が行われている。なお、ｎチャネルトランジスタのソース及びドレインにＳｉＧｅ層を形成すると、電荷の移動度が低下してしまう。このため、ｐチャネルトランジスタ及びｎチャネルトランジスタを一つの半導体装置に含ませる場合、ＳｉＧｅ層はｐチャネルトランジスタのみに形成している。
【０００３】
ここで、従来の半導体装置の製造方法の概要について説明する。図１Ａ乃至図１Ｃは、従来の半導体装置の製造方法を工程順に示す断面図である。
【０００４】
先ず、図１Ａ（ａ）に示すように、半導体基板１０１の表面に素子分離絶縁膜１０２を形成する。次いで、素子分離絶縁膜１０２により区画された素子活性領域内で、半導体基板１０１上にゲート絶縁膜１０３及びゲート電極１０４を形成する。また、ｐチャネルトランジスタ形成予定領域内のゲート電極１０４の両脇において、半導体基板１０１の表面に不純物導入領域１０５ｐを形成し、ｎチャネルトランジスタ形成予定領域内のゲート電極１０４の両脇において、半導体基板１０１の表面に不純物導入領域１０５ｎを形成する。
【０００５】
その後、図１Ａ（ｂ）に示すように、サイドウォール用の絶縁膜１０６を全面に形成する。
【０００６】
続いて、図１Ａ（ｃ）に示すように、絶縁膜１０６のエッチバックを行うことにより、各ゲート電極１０４の側方にサイドウォール１０６ａを形成する。次いで、ｎチャネルトランジスタを形成する予定の領域（ｎチャネルトランジスタ形成予定領域）を覆い、ｐチャネルトランジスタを形成する予定の領域（ｐチャネルトランジスタ形成予定領域）を露出するレジストパターン１０７を形成する。
【０００７】
その後、レジストパターン１０７をマスクとしてｐ型不純物のイオン注入を行うことにより、図１Ｂ（ｄ）に示すように、ｐチャネルトランジスタ形成予定領域内に不純物導入領域１０８ｐを形成する。そして、レジストパターン１０７を除去する。
【０００８】
続いて、図１Ｂ（ｅ）に示すように、ハードマスク用の絶縁膜１２０を全面に形成する。
【０００９】
次いで、図１Ｂ（ｆ）に示すように、ｎチャネルトランジスタ形成予定領域を覆い、ｐチャネルトランジスタ形成予定領域を露出するレジストパターン１２１を形成する。そして、レジストパターン１２１をマスクとして、ｐチャネルトランジスタ形成予定領域内の絶縁膜１２０を除去する。
【００１０】
その後、図１Ｃ（ｇ）に示すように、サイドウォール１０６ａと整合する溝１０９をｐチャネルトランジスタ形成予定領域内に形成する。このような溝１０９は、ドライエッチング及びウェットエッチングにより形成することができる。
【００１１】
続いて、図１Ｃ（ｈ）に示すように、溝１０９内にＳｉＧｅ層１１０を形成し、その上にＳｉ層１１１を形成する。なお、ＳｉＧｅ層１１０は露出しているＳｉ上のみに選択成長する。このため、ゲート電極１０４上にもＳｉＧｅ層１１０及びＳｉ層１１１が形成される。
【００１２】
その後、絶縁膜１２０を除去し、ｐチャネルトランジスタ形成予定領域を覆い、ｎチャネルトランジスタ形成予定領域を露出するレジストパターンを形成する。そして、ｎチャネルトランジスタ形成予定領域へのｎ型不純物のイオン注入を行う。その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【００１３】
このような方法によれば、ｐチャネルトランジスタのチャネルに適切な歪を生じさせて、高い電荷の移動度を得ることができる。
【００１４】
しかしながら、半導体装置の微細化に伴って、従来の方法では、適切な歪を生じさせることが困難になってきている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００７−２１４３６２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、微細化が進んでも適切な歪を生じさせることができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
半導体装置の製造方法の一態様では、半導体基板の第１領域内に第１のゲート電極を、第２領域内に第２のゲート電極を形成する。前記第１領域及び前記第２領域を覆う絶縁膜を形成する。前記第２領域上の前記絶縁膜を覆い、前記第１領域上の前記絶縁膜を露出させるマスク層を形成し、前記マスク層をマスクとして前記絶縁膜のエッチングすることにより、前記第１のゲート電極の側方に第１のサイドウォールを形成する。前記第１領域内において、前記第１のサイドウォールをマスクとして前記半導体基板の表面にｐ型不純物を導入してｐ型不純物導入領域を形成する。前記第１のサイドウォールをマスクとして前記ｐ型不純物導入領域の表面に溝を形成する。前記溝内にＳｉＧｅ層を成長させる。前記マスク層を除去した後、前記絶縁膜のエッチングを行うことにより、前記第２のゲート電極の側方に第２のサイドウォールを形成する。前記第２領域内において、前記第２のサイドウォールをマスクとして前記半導体基板の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する。
【発明の効果】
【００１８】
上記の半導体装置の製造方法によれば、溝の形成時に第２領域を覆う絶縁膜は第１領域内の第１のサイドウォールの形成に用いられたものであるため、この絶縁膜が第１領域内に残存して溝の形成を阻害することを抑制することができる。
【図面の簡単な説明】
【００１９】
【図１Ａ】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１Ｂ】図１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図１Ｃ】図１Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図２】本願発明者が見出した従来の方法の問題点を示す断面図である。
【図３Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３Ｂ】図３Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図３Ｃ】図３Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図４Ａ】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図４Ｄ】図４Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図５Ａ】第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５Ｂ】図５Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図６】絶縁膜の厚さの好ましい条件を示す図である。
【発明を実施するための形態】
【００２０】
本願発明者は、従来の方法では設計通りの半導体装置を製造することが困難になっている原因について鋭意検討を行った結果、ハードマスク用の絶縁膜１２０のｐチャネルトランジスタ形成予定領域からの除去が不十分になっていることを見出した。つまり、微細化に伴ってゲート電極１０４の間隔が狭くなっているため、図２（ａ）に示すように、隣り合うゲート電極１０４の間に絶縁膜１２０が残渣として残存しやすくなっているのである。そして、絶縁膜１２０の除去が不十分であると、そこに溝１０９を形成することができず、ＳｉＧｅ層１１０を形成することができない。従って、チャネルに十分な歪が生じなくなってしまう。
【００２１】
絶縁膜１２０のエッチングにかける時間を長くすれば、絶縁膜１２０の残存を回避しやすくなるが、その分だけサイドウォール１０６ａ及び素子分離絶縁膜１０２等が後退し、これに伴ってリーク電流の増加等が引き起こされる。
【００２２】
また、絶縁膜１２０を薄く形成しても絶縁膜１２０の残存を回避しやすくなるが、その分だけｎチャネルトランジスタ形成予定領域の保護が疎かになる。この結果、図２（ｂ）に示すように、ｎチャネルトランジスタ形成予定領域内で、ゲート電極１０４及び半導体基板１０１上にＳｉＧｅ層１１０及びＳｉ層１１１が形成されてしまう。そして、その後に適切なシリサイド層を形成することが困難になったり、抵抗が増加したり、ゲート電極１０４に空乏化が生じたりする。
【００２３】
このような理由で、従来の方法では、絶縁膜１２０の厚さを調整したとしても、設計通りの半導体装置を製造することが困難になっているのである。
【００２４】
そこで、本願発明者は、ｐチャネルトランジスタ形成予定領域における絶縁膜の残存を回避すべく更に鋭意検討を行った結果、以下に示すような種々の実施形態に想到した。
【００２５】
以下、実施形態について、添付の図面を参照して具体的に説明する。
【００２６】
（第１の実施形態）
先ず、第１の実施形態について説明する。図３Ａ乃至図３Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００２７】
第１の実施形態では、先ず、図３Ａ（ａ）に示すように、単結晶シリコン基板等の半導体基板１の表面に素子分離絶縁膜２を形成する。次いで、素子分離絶縁膜２により区画された素子活性領域内で、半導体基板１上にゲート絶縁膜３及びゲート電極４を形成する。また、ｐチャネルトランジスタを形成する予定の領域（ｐチャネルトランジスタ形成予定領域５１ｐ）内のゲート電極４の両脇において、半導体基板１の表面に不純物導入領域５ｐを形成し、ｎチャネルトランジスタを形成する予定の領域（ｎチャネルトランジスタ形成予定領域５１ｎ）内のゲート電極４の両脇において、半導体基板１の表面に不純物導入領域５ｎを形成する。
【００２８】
その後、図３Ａ（ｂ）に示すように、サイドウォール用の絶縁膜６を全面に形成する。
【００２９】
続いて、図３Ａ（ｃ）に示すように、ｎチャネルトランジスタ形成予定領域５１ｎを覆い、ｐチャネルトランジスタ形成予定領域５１ｐを露出するレジストパターン７を形成する。そして、レジストパターン７をマスクとして絶縁膜６のエッチバックを行うことにより、ｐチャネルトランジスタ形成予定領域５１ｐ内の各ゲート電極４の側方にサイドウォール６ａを形成する。
【００３０】
次いで、図３Ｂ（ｄ）に示すように、レジストパターン７を除去する。その後、後にＳｉＧｅ層の埋め込みを行うｐチャネルトランジスタを形成する予定の領域のみを開口し、それ以外の領域を覆うレジストパターン１７を形成する。そして、レジストパターン１７をマスクとしてｐ型不純物のイオン注入を行うことにより、ｐチャネルトランジスタ形成予定領域５１ｐ内に不純物導入領域８ｐを形成する。そして、レジストパターン１７を除去する。
【００３１】
その後、図３Ｂ（ｅ）に示すように、サイドウォール６ａと整合する溝９をｐチャネルトランジスタ形成予定領域５１ｐ内に形成する。このような溝９は、例えば、ドライエッチング及びウェットエッチングにより形成することができる。なお、ｎチャネルトランジスタ形成予定領域５１ｎは絶縁膜６により覆われているため、ｎチャネルトランジスタ形成予定領域５１ｎに溝９は形成されない。
【００３２】
続いて、図３Ｂ（ｆ）に示すように、溝９内にＳｉＧｅ層１０を形成し、その上にＳｉ層１１を形成する。なお、ＳｉＧｅ層１０は露出しているＳｉ上のみに選択成長する。このため、ゲート電極４上にもＳｉＧｅ層１０及びＳｉ層１１が形成される。なお、ｎチャネルトランジスタ形成予定領域５１ｎは絶縁膜６により覆われているため、ｎチャネルトランジスタ形成予定領域５１ｎにＳｉＧｅ層１０及びＳｉ層１１は形成されない。
【００３３】
次いで、図３Ｃ（ｇ）に示すように、絶縁膜６のエッチバックを行うことにより、ｎチャネルトランジスタ形成予定領域５１ｎ内の各ゲート電極４の側方にサイドウォール６ｂを形成する。このとき、ｐチャネルトランジスタ形成予定領域内のサイドウォール６ａが露出しているため、サイドウォール６ａが薄くなる。また、ｐチャネルトランジスタ形成予定領域内のゲート電極４上のＳｉＧｅ層１０及びＳｉ層１１、並びに溝９内のＳｉＧｅ層１０上のＳｉ層１１が除去される。
【００３４】
その後、ｐチャネルトランジスタ形成予定領域を覆い、ｎチャネルトランジスタ形成予定領域を露出するレジストパターンを用いてｎ型不純物のイオン注入を行うことにより、図３Ｃ（ｈ）に示すように、ｎチャネルトランジスタ形成予定領域５１ｎ内に不純物導入領域８ｎを形成する。そして、不純物導入領域５ｎ及び８ｎ内の不純物を活性化させるアニールを行う。このアニールとしては、例えばミリ秒レベルのアニール又はＲＴＰ（rapid thermal processing）を行う。更に、このアニールの後に、ＲＴＰ又はミリ秒レベルのアニールを行ってもよい。
【００３５】
続いて、ゲート電極４の表面、ＳｉＧｅ層１０の表面、不純物導入領域８ｎの表面にシリサイド層１２を形成する。
【００３６】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【００３７】
このような第１の実施形態では、溝９の形成時にｎチャネルトランジスタ形成予定領域が絶縁膜６により保護されている。また、この絶縁膜６はｐチャネルトランジスタ形成予定領域のサイドウォール６ａの形成に用いられるものでもあるため、ゲート電極４間に残存しにくい。つまり、絶縁膜６はサイドウォール６ａが存在しない状態でエッチバックされるため、従来の方法と比較すると広い隙間から除去されることになる。このため、ｎチャネルトランジスタ形成予定領域にＳｉＧｅ層１０等が形成されない程度に絶縁膜６を厚く形成したとしても、素子分離絶縁膜２が後退するほどエッチング時間を長くする必要はなく、また、所望の半導体装置を製造することができる。
【００３８】
また、ｐチャネルトランジスタ形成予定領域内のゲート電極４上にＳｉＧｅ層１０及びＳｉ層１１が形成されるが、これらはｎチャネルトランジスタ形成予定領域内の絶縁膜６のエッチバックの際に除去されるため、これらの形成を防止するための膜等をゲート電極４上に形成する必要はない。
【００３９】
（第２の実施形態）
次に、第２の実施形態について説明する。図４Ａ乃至図４Ｄは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００４０】
第２の実施形態では、先ず、図４Ａ（ａ）に示すように、ｐチャネルトランジスタ形成予定領域７１ｐ及びｎチャネルトランジスタ形成予定領域７１ｎ内において、例えば表面が（００１）面のシリコン基板等の半導体基板２１の表面に素子分離絶縁膜２２を形成する。次いで、素子分離絶縁膜２２により区画された素子活性領域内で、半導体基板２１上にゲート絶縁膜２３及びゲート電極２４を形成する。ゲート絶縁膜２３としては、例えば厚さが１．２ｎｍ程度の熱酸化膜又はＳｉＯＮ膜を形成する。ゲート電極２４の材料としては、例えば多結晶シリコンを用いる。その後、ゲート電極２４の側方にオフセット膜３３を形成する。オフセット膜３３の厚さ（幅）は、５ｎｍ〜１０ｎｍ（例えば８ｎｍ）とする。続いて、ｐチャネルトランジスタ形成予定領域７１ｐ内のゲート電極２４の両脇において、半導体基板２１の表面に不純物導入領域２５ｐを形成し、ｎチャネルトランジスタ形成予定領域７１ｎ内のゲート電極２４の両脇において、半導体基板２１の表面に不純物導入領域２５ｎを形成する。不純物導入領域２５ｐの形成では、例えば、Ｓｂイオン、Ｆイオン、Ｇｅイオン及びＢイオンを導入し、その後にこれらの不純物を活性化させるアニールを行う。また、不純物導入領域２５ｎの形成では、Ｉｎイオン、Ｎイオン及びＡｓイオンを導入する。
【００４１】
なお、ゲート電極２４のゲート長は、例えば３５ｎｍ以下であり、隣り合うゲート電極２４のピッチは、例えば１４０ｎｍ以下である。
【００４２】
次いで、図４Ａ（ｂ）に示すように、シリコン酸化膜２６ａ及びシリコン窒化膜２６ｂをこの順で、例えばＣＶＤ（chemical vapor deposition）法により形成する。シリコン酸化膜２６ａは、例えばシリコンの原料としてＢＴＢＡＳ（ビスターシャルブチルアミノシラン）を用いて形成し、その厚さは、３ｎｍ〜１０ｎｍ（例えば５ｎｍ）とする。また、シリコン窒化膜２６ｂは、例えばシリコンの原料としてＢＴＢＡＳを用いて形成し、その厚さは、２５ｎｍ〜３５ｎｍ（例えば３０ｎｍ）とする。
【００４３】
その後、図４Ａ（ｃ）に示すように、ｎチャネルトランジスタ形成予定領域７１ｎを覆い、ｐチャネルトランジスタ形成予定領域７１ｐを露出するレジストパターン２７を形成する。そして、レジストパターン２７をマスクとしてシリコン窒化膜２６ｂ及びシリコン酸化膜２６ａのエッチバックを行う。この結果、ｐチャネルトランジスタ形成予定領域７１ｐ内の各ゲート電極２４の側方に、オフセット膜３３、シリコン酸化膜２６ａ及びシリコン窒化膜２６ｂを含むサイドウォールが形成される。なお、シリコン窒化膜２６ｂ及びシリコン酸化膜２６ａのエッチバックでは、例えば、シリコン酸化膜２６ａをエッチングストッパとしてシリコン窒化膜２６ｂのエッチングを行い、その後にシリコン酸化膜２６ａのエッチングを行う。
【００４４】
続いて、レジストパターン２７をマスクとしてｐ型不純物、例えばＢイオンのイオン注入を行うことにより、図４Ｂ（ｄ）に示すように、ｐチャネルトランジスタ形成予定領域７１ｐ内に不純物導入領域２８ｐを形成する。そして、レジストパターン２７を除去する。なお、サイドウォールの形成後にレジストパターン２７を除去し、不純物導入領域２８ｐの形成前に、ｎチャネルトランジスタ形成予定領域７１ｎを覆い、ｐチャネルトランジスタ形成予定領域７１ｐを露出するレジストパターンを新たに形成してもよい。
【００４５】
次いで、図４Ｂ（ｅ）に示すように、シリコン窒化膜２６ｂの外縁と整合する溝２９をｐチャネルトランジスタ形成予定領域７１ｐ内に形成する。例えば、溝２９のチャネル領域側の側面は＜１１１＞面となっている。このような溝２９は、ドライエッチングにより所定深さの溝を形成した後に、ＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）等の有機アルカリ溶液を用いたウェットエッチングを行うことにより、自己整合的に形成することができる。溝２９の深さは、例えば２０ｎｍ〜７０ｎｍ（例えば６０ｎｍ）とする。なお、ｎチャネルトランジスタ形成予定領域７１ｎはシリコン窒化膜２６ｂ及びシリコン酸化膜２６ａにより覆われているため、ｎチャネルトランジスタ形成予定領域７１ｎに溝２９は形成されない。
【００４６】
その後、図４Ｂ（ｆ）に示すように、溝２９の底部からＳｉＧｅ層３０を成長させ、その上にＳｉ層３１を成長させる。ＳｉＧｅ層３０の厚さは、例えば３０ｎｍ〜９０ｎｍ（例えば７０ｎｍ）とし、Ｓｉ層３１の厚さは、例えば５ｎｍ〜２０ｎｍ（例えば１０ｎｍ）とする。ゲート電極２４上にもＳｉＧｅ層３０及びＳｉ層３１が形成される。なお、ｎチャネルトランジスタ形成予定領域７１ｎはシリコン窒化膜２６ｂ及びシリコン酸化膜２６ａにより覆われているため、ｎチャネルトランジスタ形成予定領域７１ｎにＳｉＧｅ層３０及びＳｉ層３１は形成されない。
【００４７】
続いて、図４Ｃ（ｇ）に示すように、シリコン窒化膜２６ｂ及びシリコン酸化膜２６ａのエッチバックを行う。この結果、ｎチャネルトランジスタ形成予定領域７１ｎ内の各ゲート電極２４の側方に、オフセット膜３３、シリコン酸化膜２６ａ及びシリコン窒化膜２６ｂを含むサイドウォールが形成される。このとき、ｐチャネルトランジスタ形成予定領域内のシリコン窒化膜２６ｂが露出しているため、シリコン窒化膜２６ｂが薄くなる。また、ｐチャネルトランジスタ形成予定領域内のゲート電極２４上のＳｉＧｅ層３０及びＳｉ層３１、並びに溝２９内のＳｉＧｅ層３０上のＳｉ層３１の一部又は全部が除去される。このシリコン窒化膜２６ｂ及びシリコン酸化膜２６ａのエッチバックでも、例えば、シリコン酸化膜２６ａをエッチングストッパとしてシリコン窒化膜２６ｂのエッチングを行い、その後にシリコン酸化膜２６ａのエッチングを行う。
【００４８】
次いで、ｐチャネルトランジスタ形成予定領域を覆い、ｎチャネルトランジスタ形成予定領域を露出するレジストパターンを用いてｎ型不純物、例えばＡｓのイオン注入を行うことにより、図４Ｃ（ｈ）に示すように、ｎチャネルトランジスタ形成予定領域７１ｎ内に不純物導入領域２８ｎを形成する。不純物導入領域２８ｎの形成は、ｎチャネルトランジスタのソースドレインの寄生抵抗をより一層下げるために有効である。不純物導入領域２８ｎの形成では、例えば、注入エネルギを１０ｋｅＶ〜１４ｋｅＶ（例えば１２ｋｅＶ）とし、ドーズ量を１×１０15ｃｍ-2〜３×１０15ｃｍ-2（例えば２×１０15ｃｍ-2）としてＡｓのイオン注入を行う。不純物導入領域２８ｎの形成を省略してもよい。
【００４９】
その後、図４Ｃ（ｉ）に示すように、絶縁膜３４を全面に形成する。絶縁膜３４としては、例えばＢＴＢＡＳを用いてシリコン酸化膜をＣＶＤ法により形成し、その厚さは、１０ｎｍ〜２５ｎｍ（例えば２０ｎｍ）とする。
【００５０】
続いて、図４Ｄ（ｊ）に示すように、絶縁膜３４のエッチバックを行う。この結果、ｎチャネルトランジスタ形成予定領域７１ｎ内の各ゲート電極２４の側方に、オフセット膜３３、シリコン酸化膜２６ａ、シリコン窒化膜２６ｂ及び絶縁膜３４を含むサイドウォールが形成される。
【００５１】
次いで、ｐチャネルトランジスタ形成予定領域を覆い、ｎチャネルトランジスタ形成予定領域を露出するレジストパターンを用いてｎ型不純物、例えばＰのイオン注入を行うことにより、図４Ｄ（ｋ）に示すように、ｎチャネルトランジスタ形成予定領域７１ｎ内に不純物導入領域３５ｎを形成する。そして、不純物導入領域２５ｎ、２８ｎ及び３５ｎ内の不純物を活性化させるアニールを行う。このアニールとしては、例えばミリ秒レベルのアニール又はＲＴＰを行う。更に、このアニールの後に、ＲＴＰ又はミリ秒レベルのアニールを行ってもよい。
【００５２】
続いて、ゲート電極２４の表面、ＳｉＧｅ層３０の表面、不純物導入領域３５ｎの表面にシリサイド層３２を形成する。シリサイド層３２の形成では、例えばフッ酸を用いた前処理を行った後、ＮｉＰｔ膜を形成し、その後、熱処理を行う。そして、未反応のＮｉＰｔ膜を除去する。
【００５３】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【００５４】
このような第２の実施形態では、溝２９の形成時にｎチャネルトランジスタ形成予定領域がシリコン窒化膜２６ｂ及びシリコン酸化膜２６ａにより保護されている。また、シリコン窒化膜２６ｂ及びシリコン酸化膜２６ａはｐチャネルトランジスタ形成予定領域のサイドウォールの形成に用いられるものでもあるため、ゲート電極２４間に残存しにくい。つまり、シリコン窒化膜２６ｂ及びシリコン酸化膜２６ａはサイドウォールが存在しない状態でエッチバックされるため、従来の方法と比較すると広い隙間から除去されることになる。このため、ｎチャネルトランジスタ形成予定領域にＳｉＧｅ層４０等が形成されない程度にシリコン窒化膜２６ｂ及びシリコン酸化膜２６ａを厚く形成したとしても、素子分離絶縁膜２２が後退するほどエッチング時間を長くする必要はなく、また、所望の半導体装置を製造することができる。
【００５５】
また、ｐチャネルトランジスタ形成予定領域内のゲート電極２４上にＳｉＧｅ層３０及びＳｉ層３１が形成されるが、これらはｎチャネルトランジスタ形成予定領域内のシリコン窒化膜２６ｂ及びシリコン酸化膜２６ａのエッチバックの際に除去されるため、これらの形成を防止するための膜等をゲート電極２４上に形成する必要はない。
【００５６】
更に、本実施形態では、ｎチャネルトランジスタ形成予定領域内において絶縁膜３４がシリコン窒化膜２６ｂの外側に位置するため、絶縁膜３４の厚さを調節することにより、不純物導入領域３５ｎの形成位置をｐチャネルトランジスタのソースドレインオフセットスペーサ（側壁絶縁膜）であるシリコン窒化膜２６ｂの形成位置に対して独立してｎチャネルトランジスタのソースドレイン用のオフセットスペーサとして制御することができる。一般的に、ｎチャネルトランジスタのソースドレインへ注入される不純物として使用されるＰは拡散速度が速い。このため、ｎチャネルトランジスタのソースドレイン用のオフセットスペーサを厚くすることでｐチャネルトランジスタ、ｎチャネルトランジスタのそれぞれに好ましいスペーサを、ピッチが短い領域においても設定できる。従って、第１の実施形態と比較して、ｎチャネルトランジスタのソース及びドレインにおける不純物プロファイルを調整しやすい。また、ｐチャネルトランジスタ形成予定領域内の絶縁膜３４により、シリサイド層３２のゲート電極２４の近傍までの広がりを抑制することもできる。
【００５７】
（第３の実施形態）
次に、第３の実施形態について説明する。図５Ａ乃至図５Ｂは、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５８】
第３の実施形態では、先ず、第２の実施形態と同様にして、ＳｉＧｅ層３０及びＳｉ層３１の形成までの処理を行う（図４Ｂ（ｆ））。次いで、図５Ａ（ａ）に示すように、絶縁膜４１を全面に形成する。絶縁膜４１としては、例えばＢＴＢＡＳを用いてシリコン窒化膜又はシリコン酸化膜をＣＶＤ法により形成し、その厚さは、５ｎｍ〜２０ｎｍ（例えば１０ｎｍ）とする。
【００５９】
その後、図５Ａ（ｂ）に示すように、絶縁膜４１のエッチバックを行う。この結果、ｎチャネルトランジスタ形成予定領域７１ｎ内の各ゲート電極２４の側方に、オフセット膜３３、シリコン酸化膜２６ａ、シリコン窒化膜２６ｂ及び絶縁膜３４を含むサイドウォールが形成される。このとき、ｐチャネルトランジスタ形成予定領域内のゲート電極２４上のＳｉＧｅ層３０及びＳｉ層３１、並びに溝２９内のＳｉＧｅ層３０上のＳｉ層３１の一部又は全部が除去される。
【００６０】
続いて、ｐチャネルトランジスタ形成予定領域を覆い、ｎチャネルトランジスタ形成予定領域を露出するレジストパターンを用いてｎ型不純物、例えばＰのイオン注入を行うことにより、図５Ｂ（ｃ）に示すように、ｎチャネルトランジスタ形成予定領域７１ｎ内に不純物導入領域３５ｎを形成する。そして、不純物導入領域２５ｎ及び３５ｎ内の不純物を活性化させるアニールを行う。このアニールとしては、例えばミリ秒レベルのアニール又はＲＴＰを行う。更に、このアニールの後に、ＲＴＰ又はミリ秒レベルのアニールを行ってもよい。
【００６１】
次いで、ゲート電極２４の表面、ＳｉＧｅ層３０の表面、不純物導入領域３５ｎの表面にシリサイド層３２を形成する。シリサイド層３２の形成では、例えばフッ酸を用いた前処理を行った後、ＮｉＰｔ膜を形成し、その後、熱処理を行う。そして、未反応のＮｉＰｔ膜を除去する。
【００６２】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【００６３】
このような第３の実施形態によっても第２の実施形態と同様の効果が得られる。また、ｎチャネルトランジスタ形成予定領域内において絶縁膜４１がシリコン窒化膜２６ｂの外側に位置するため、絶縁膜４１の厚さを調節することにより、不純物導入領域３５ｎの形成位置をｐチャネルトランジスタのソースドレインオフセットスペーサ（側壁絶縁膜）であるシリコン窒化膜２６ｂの形成位置に対して独立してｎチャネルトランジスタのソースドレイン用のオフセットスペーサとして制御することができる。一般的に、ｎチャネルトランジスタのソースドレインへ注入される不純物として使用されるＰは拡散速度が速い。このため、ｎチャネルトランジスタのソースドレイン用のオフセットスペーサを厚くすることでｐチャネルトランジスタ、ｎチャネルトランジスタのそれぞれに好ましいスペーサを、ピッチが短い領域においても設定できる。従って、第１の実施形態と比較して、ｎチャネルトランジスタのソース及びドレインにおける不純物プロファイルを調整しやすい。また、ｐチャネルトランジスタ形成予定領域内の絶縁膜４１により、シリサイド層３２のゲート電極２４の近傍までの広がりを抑制することもできる。
【００６４】
なお、いずれの実施形態においても、ｐチャネルトランジスタ形成予定領域内の半導体基板の表面に溝を形成する際にｎチャネルトランジスタ形成予定領域内の半導体基板の表面を覆う絶縁膜の厚さは特に限定されない。但し、図６に示すように、絶縁膜８１の抜き幅Ｈが０より大きくなることが好ましい。例えば、ゲート電極８２のピッチをＰ、ゲート長をＬｇ、既に形成されているスペーサの幅をＬｓ、絶縁膜８１の厚さをＴとしたとき、「Ｐ−Ｌｇ−２×（Ｌｓ＋Ｔ）」で表わされる抜き幅Ｈが０より大きくなることが好ましい。ここでは、絶縁膜８１の厚さＴが各方向（半導体基板の表面に平行な方向、垂直な方向等）で一致しているとする。厚さＴは、例えば２８ｎｍ〜４５ｎｍ程度である。
【００６５】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６６】
（付記１）
半導体基板の第１領域内に第１のゲート電極を、第２領域内に第２のゲート電極を形成する工程と、
前記第１領域及び前記第２領域を覆う絶縁膜を形成する工程と、
前記第２領域上の前記絶縁膜を覆い、前記第１領域上の前記絶縁膜を露出させるマスク層を形成し、前記マスク層をマスクとして前記絶縁膜のエッチングすることにより、前記第１のゲート電極の側方に第１のサイドウォールを形成する工程と、
前記第１領域内において、前記第１のサイドウォールをマスクとして前記半導体基板の表面にｐ型不純物を導入してｐ型不純物導入領域を形成する工程と、
前記第１のサイドウォールをマスクとして前記ｐ型不純物導入領域の表面に溝を形成する工程と、
前記溝内にＳｉＧｅ層を成長させる工程と、
前記マスク層を除去した後、前記絶縁膜のエッチングを行うことにより、前記第２のゲート電極の側方に第２のサイドウォールを形成する工程と、
前記第２領域内において、前記第２のサイドウォールをマスクとして前記半導体基板の表面にｎ型不純物を導入してｎ型不純物導入領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６７】
（付記２）
前記溝内に前記ＳｉＧｅ層を成長させる工程において前記第１のゲート電極上にもＳｉＧｅ層が成長し、
前記第２のサイドウォールを形成する工程は、前記第１のゲート電極上に成長した前記ＳｉＧｅ層を除去する工程を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００６８】
（付記３）
前記絶縁膜を形成する工程は、
シリコン酸化膜を形成する工程と、
前記シリコン酸化膜上に、前記シリコン酸化膜よりも厚いシリコン窒化膜を形成する工程と、
を有することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【００６９】
（付記４）
前記第２のサイドウォールを形成する工程は、
前記シリコン酸化膜をエッチングストッパとして前記シリコン窒化膜のエッチングを行う工程と、
前記シリコン窒化膜のエッチング後に前記シリコン酸化膜のエッチングを行う工程と、
を有することを特徴とする付記３に記載の半導体装置の製造方法。
【００７０】
（付記５）
前記シリコン酸化膜の厚さを３ｎｍ乃至１０ｎｍとし、
前記シリコン窒化膜の厚さを２５ｎｍ乃至３５ｎｍとすることを特徴とする付記３又は４に記載の半導体装置の製造方法。
【００７１】
（付記６）
前記溝内に前記ＳｉＧｅ層を成長させる工程と、前記第２のサイドウォールを形成する工程との間に、少なくとも前記第２領域内において、前記絶縁膜を覆う第２の絶縁膜を形成する工程を有し、
前記第２のサイドウォールを形成する工程は、前記絶縁膜と共に前記第２の絶縁膜をエッチングする工程を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記７）
前記ｎ型不純物導入領域を形成する工程の後に、
少なくとも前記第２領域内において、前記絶縁膜を覆う第３の絶縁膜を形成する工程と、
前記第３の絶縁膜のエッチングすることにより、前記第２のサイドウォール及び前記第３の絶縁膜を含む第３のサイドウォールを形成する工程と、
前記第２領域内において、前記第３のサイドウォールをマスクとして前記半導体基板の表面にｎ型不純物を導入して第２のｎ型不純物導入領域を形成する工程と、
を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。
【００７３】
（付記８）
前記第１のゲート電極及び前記第２のゲート電極を形成する工程と、前記絶縁膜を形成する工程との間に、
前記第１領域内において、前記半導体基板の表面にｐ型不純物を導入して第２のｐ型不純物導入領域を形成し、前記第２領域内において、前記半導体基板の表面にｎ型不純物を導入して第３のｎ型不純物導入領域を形成する工程を有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００７４】
（付記９）
前記第１のゲート電極及び前記第２のゲート電極を形成する工程と、前記第２のｐ型不純物導入領域及び前記第３のｎ型不純物導入領域を形成する工程との間に、
前記第１のゲート電極の側方に第４のサイドウォールを形成し、前記第２のゲート電極の側方に第５のサイドウォールを形成する工程を有することを特徴とする付記８に記載の半導体装置の製造方法。
【００７５】
（付記１０）
前記絶縁膜の厚さを２８ｎｍ乃至４５ｎｍとすることを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００７６】
３：ゲート絶縁膜
４：ゲート電極
６：絶縁膜
６ａ、６ｂ：サイドウォール
８ｐ、８ｎ：不純物導入領域
９：溝
１０：ＳｉＧｅ層
５１ｐ：ｐチャネルトランジスタ形成予定領域
５１ｎ：ｎチャネルトランジスタ形成予定領域
【図１Ａ】
2011009306.tif 000003
【図１Ｂ】
2011009306.tif 000004
【図１Ｃ】
2011009306.tif 000005
【図２】
2011009306.tif 000006
【図３Ａ】
2011009306.tif 000007
【図３Ｂ】
2011009306.tif 000008
【図３Ｃ】
2011009306.tif 000009
【図４Ａ】
2011009306.tif 000010
【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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