(57)【要約】【課題】発光素子の電極間を共通で色別の画像を時間順に表示する表示装置では、画像データを記憶する大規模なメモリが必要、また表示品質の悪化がある。【解決手段】第１の電極と第１の発光層と第２の電極とが第１の発光素子を構成し、第２の電極と第２の発光層と第３の電極とが第２の発光素子を構成する表示装置であって、第２の電極が第１の定電圧に保持され、第１の電極に第１の電流回路が接続され、第１の電流回路は第１の電極から第２の電極に向かう方向に電流を供給し、第３の電極に第２の電流回路が接続され、第２の電流回路は第２の電極から第３の電極に向かう方向に電流を供給することを特徴とする表示装置。【選択図】図４
2011090174.tif 000002
【特許請求の範囲】
【請求項１】
第１の電極と、第２の電極と、第３の電極と、
前記第１の電極と前記第２の電極との間に設けられた第１の発光層と、
前記第２の電極と前記第３の電極との間に設けられた第２の発光層と、を有し、
前記第１の電極と前記第１の発光層と前記第２の電極とが第１の発光素子を構成し、
前記第２の電極と前記第２の発光層と前記第３の電極とが第２の発光素子を構成する表示装置であって、
前記第２の電極が第１の定電圧に保持され、
前記第１の電極に第１の電流回路が接続され、
前記第１の電流回路は、第１の電圧信号が入力され、前記第１の電圧信号によって決まる電流を、前記第１の電極から前記第２の電極に向かう方向に供給し、
前記第３の電極に第２の電流回路が接続され、
前記第２の電流回路は、第２の電圧信号が入力され、前記第２の電圧信号によって決まる電流を、前記第２の電極から前記第３の電極に向かう方向に供給することを特徴とする表示装置。
【請求項２】
前記第１の発光素子と前記第２の発光素子を含む画素と、その駆動回路がマトリクス状に配置され、隣接する画素において前記第２の電極が共通であることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記第１の電流回路は、少なくともＰ型トランジスタとキャパシタを有し、前記第１の定電圧より高い電圧を前記Ｐ型トランジスタのゲートに保持し、
前記第２の電流回路は、少なくともＮ型トランジスタとキャパシタを有し、前記第１の定電圧より低い電圧を前記Ｎ型トランジスタのゲートに保持することを特徴とする請求項１または２に記載の表示装置。
【請求項４】
前記第１の電流回路に入力される前記第１の電圧信号が前記第１の定電圧より高い電圧範囲にあり、前記第２の電流回路に入力される前記第２の電圧信号が前記第１の定電圧より低い電圧範囲にあることを特徴とする請求項３に記載の表示装置。
【請求項５】
前記第１の電流回路に入力される前記第１の電圧信号が前記第１の定電圧より低い電圧範囲にあり、前記第２の電流回路に入力される前記第２の電圧信号が前記第１の定電圧より高い電圧範囲にあることを特徴とする請求項３に記載の表示装置。
【請求項６】
前記第１の電流回路に入力される前記第１の電圧信号と、前記第２の電流回路に入力される前記第２の電圧信号が、ともに前記第１の定電圧より高い、または、ともに前記第１の定電圧より低い電圧範囲にあることを特徴とする請求項３に記載の表示装置。
【請求項７】
前記第１の電流回路に前記第２の定電圧を供給する電源線と、前記第２の電流回路に前記第３の定電圧を供給する電源線とが、表示領域内で直交する配線であることを特徴とする請求項１ないし６のいずれか１項に記載の表示装置。
【請求項８】
前記第２の定電圧を供給する電源線と前記第３の定電圧を供給する電源線が表示領域内で並行する配線であり、それぞれ、表示領域内の対向する辺から前記表示領域内に延びる配線であることを特徴とする請求項１ないし６のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、詳しくは電流を注入して発光するエレクトロルミネッセンス（ＥＬ）素子などの発光素子を画像表示に使用したアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
ＥＬ素子を駆動するアクティブマトリックス型の表示装置について、個別に駆動できる少なくとも２つのＥＬ素子を基板上に積層させ発光させる方法がある。
【０００３】
特許文献１に開示の表示装置は、発光素子を積層して構成し、発光素子の電極との間に絶縁層を配置し、それぞれの発光素子を独立で駆動するものである。これに対し、特許文献２に開示の表示装置は、積層された発光素子の電極を共通に接続し、駆動電圧の振幅を時分割で駆動することにより各発光素子を発光させるものである。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−０５７６６７号公報
【特許文献２】特開２００５−１７４６３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１の表示装置においては、発光素子の電極との間に絶縁層を配置するため、画素回路を個別に構成でき、プログラミング動作と発光動作を各色ともに同じタイミングで行うことができる。しかしながら、発光素子の電極を共通化できないことにより、各電極から電源への配線やコンタクトが複雑化し、画素回路内のトランジスタや容量を効率的に配置できないばかりか、開口率の低下を招く場合がある。また、絶縁層を設けることにより工程数が増加し、コスト増加や歩留まり悪化の要因にもなりうる。
【０００６】
また、特許文献２の表示装置においては、入力されるビデオデータは、色ごとに並列でラスター走査の順に時系列のデータになるのが一般的である。しかしながら、１フィールド期間内に発光色毎に順次時間を分割して発光させるためには、ビデオデータを一旦受けて、各色異なるプログラミング時に再度データを供給するためのメモリ手段が必要である。このためメモリ手段にかかるコスト増加が生じる。また、時分割発光は発光色を同時にプログラミングし、次のプログラム期間まで同時に発光できる方式に比べ、発光素子に対し同一電流を供給するならば表示装置全体の発光輝度が低下する。このため同時発光方式と同等の輝度を得るためには発光素子に電流をより多く流さなければならないことによる素子劣化の問題も避けられない。さらに時分割発光にはプログラム周期や、激しく動く動画像、見る人の瞬きや頭をふるなどの動作によっては目の中でＲＧＢの各色の残像がうまく重ならずにずれてしまう。そしてずれた部分の色がノイズとして認識されることになるカラーブレイキングという表示品質低下などの課題がある。
【０００７】
そこで、本発明は、各々の発光素子の画素回路に同時にプログラムし、かつ同時に発光が可能な表示装置を提供することを目的とする。これにより、製造工程数を抑え、メモリレスで安価な表示装置を高品質な画像で提供することができる。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、第１の電極と、第２の電極と、第３の電極と、前記第１の電極と前記第２の電極との間に設けられた第１の発光層と、前記第２の電極と前記第３の電極との間に設けられた第２の発光層と、を有し、前記第１の電極と前記第１の発光層と前記第２の電極とが第１の発光素子を構成し、前記第２の電極と前記第２の発光層と前記第３の電極とが第２の発光素子を構成する表示装置であって、前記第２の電極が第１の定電圧に保持され、前記第１の電極に第１の電流回路が接続され、前記第１の電流回路は、第１の電圧信号が入力され、前記第１の電圧信号によって決まる電流を、前記第１の電極から前記第２の電極に向かう方向に供給し、前記第３の電極に第２の電流回路が接続され、前記第２の電流回路は、第２の電圧信号が入力され、前記第２の電圧信号によって決まる電流を、前記第２の電極から前記第３の電極に向かう方向に供給することを特徴とする表示装置を提供するものである。
【発明の効果】
【０００９】
本発明の表示装置によれば、各々の発光素子の画素回路に同時にプログラムし、かつ同時に発光が可能になる。これにより、製造工程数を抑え、メモリレスで安価な表示装置を高品質な画像で提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の表示装置の画素配列と信号線の敷設方向を示す模式図である。
【図２】本発明の表示装置における駆動シーケンスを示す図である。
【図３】本発明の表示装置の画素断面構成を示す模式図である。
【図４】実施例１の画素回路図である。
【図５】実施例１の動作を示すタイミングチャートである。
【図６】実施例２の画素回路図である。
【図７】実施例２の動作を示すタイミングチャートである。
【図８】実施例３の画素回路図である。
【図９】実施例３の動作を示すタイミングチャートである。
【図１０】実施例１〜３の画素のレイアウト（２電源線を並行配線）である。
【図１１】実施例１〜３の画素のレイアウト（２電源線を直交配線）である。
【図１２】図１０のレイアウトで配線したときの表示領域外での配線図である。
【図１３】図１１のレイアウトで配線したときの表示領域外での配線図である。
【発明を実施するための形態】
【００１１】
図１は本発明のアクティブマトリクス型表示装置の画素配列と走査線、データ線の敷設形態を示す図である。
【００１２】
画素Ｐは行方向と列方向にｎ行ｍ列のマトリクス状に配列し、行方向に画素を接続する走査線Ｒ１、Ｒ２、・・・、Ｒｎ（全ｎ本。以下代表してＲと書く）と、列方向に画素を接続するデータ線Ｄ１、Ｄ２、・・・、Ｄｍ（全ｍ本。以下代表してＤと書く）がそれぞれ配置されている。走査線Ｒには順に選択信号が印加されて画素を行単位で選択する。列方向のデータ線Ｄには時間的に変動する表示信号が印加されており、選択行の画素Ｐにそのときの表示信号が供給される。
【００１３】
プログラミングとは、走査線Ｒに順次選択信号が印加されて、選択された行の各画素Ｐに、データ線Ｄから映像信号が供給され、画素内に設けられているキャパシタなどの電圧保持機構によって保持される動作である。各行の走査線Ｒに選択信号が印加されている期間がプログラミング期間である。この期間は行ごとに１プログラミング期間ずつ時間的にずれていく。
【００１４】
各行はプログラミング期間が終了すると発光期間に移る。各画素に設けられた回路が保持容量に保持された映像信号に応じた電流を発生させ発光素子に供給する。発光素子はこの電流に応じた輝度で発光する。
【００１５】
本発明の表示装置は、各画素が、赤、緑、青の３色（一般には異なる複数の色）発光する複数の発光部を備えている。マトリクス配置された画素の各行は、１フレーム期間に、プログラミング期間とその後の発光期間を持っている。場合によっては発光期間の後に非発光期間が設けられる。
【００１６】
プログラミング期間中に、当該選択行の画素に、異なる各色の映像信号を、順次、プログラミングする。プログラミングされた映像信号は、保持容量に保持される。その後の発光期間に、各発光部がプログラミングされた映像信号に応じた輝度で発光し、合成されたカラー画像を得る。
【００１７】
各画素には色別に映像信号を保持する複数の上記保持容量と、保持された映像信号を電流に変換して順次発光素子に供給するための回路部が設けられる。
【００１８】
映像信号を供給する各列のデータ線は、以下の例で示すように色別に複数本設けられる。別の方式として、１本のデータ線にして時分割で色別信号を供給するようにしてもよい。
【００１９】
図２は、ＡＢ２色を発光する本発明の表示装置の実施形態におけるプログラミングと表示の時間的順序を表す図である。
【００２０】
ｒｏｗ（１）からｒｏｗ（ｎ）まで各行が順次選択され、各行のプログラミングが行われる。その際、複数の発光素子に対応して複数の映像信号がプログラミングされる。その後、一定期間発光期間となり、その後非発光期間となる。表示装置全体の輝度の調整として発光期間、非発光期間のデューティを設定する。
【００２１】
図２ではＡ発光期間、Ｂ発光期間の発光が１回ずつとなっているが、消灯期間を２回またはそれ以上設けて各色が複数回点滅するようにするとフリッカが軽減される。
【００２２】
図３は本発明の表示装置の画素の断面を模式的に示したものである。
【００２３】
図３では、基板上に、第１の電極と、第２の電極（電極１４）と、第３の電極とを有する。また、第１の電極と第２の電極との間には第１の発光層を有し、第２の電極と第３の電極との間には第２の発光層を有する。第１の電極と第１の発光層と第２の電極とが第１の発光素子を構成し、第２の電極と第２の発光層と第３の電極とが第２の発光素子を構成する。なお、電極１０又は電極１１が第１の電極である場合には、電極９が第３の電極、発光素子７又は発光素子８が第１の発光素子、発光素子６が第２の発光素子となる。電極９が第１の電極である場合には、電極１０又は電極１１が第３の電極、発光素子６が第１の発光素子、発光素子７又は発光素子８が第２の発光素子となる。
【００２４】
１つの画素Ｐは、基板１５の上に、２色の発光素子７，８と発光素子６が積層された構成からなる。各発光素子は有機エレクトロルミネセンス（ＥＬ）素子であって、ダイオード特性をもち、アノードからカソードに向かって電流が流れて発光する。発光素子６はアノードに電極１４とカソードに電極９が接続されている。発光素子７，８のカソードは電極１４に接続され、アノードは独立に駆動できるように電極１０，１１にそれぞれ接続されている。最上層の電極９は画素回路３に接続される。また、電極１０，１１はそれぞれ画素回路４、５に接続されている。このように接続された発光素子７，８と発光素子６は基板１５から順方向に直列接続されたダイオードと考えることができる。
【００２５】
図４は、図３の画素の発光部と画素回路の配置を示す一例である。
【００２６】
第１の発光素子と第２の発光素子を含む画素と、その駆動回路（画素回路３〜５）はマトリクス状に配置され、隣接する画素において第２の電極を共通電極とするのが好適である。
【００２７】
図４では、第２の電極（電極１４）に第１の定電圧Ｖｇが入力されている。第１の電流回路（画素回路４又は画素回路５）は第１の電極（図４に不図示）を介して電源線１３に接続され、第１の電流回路は第１の電極から第２の電極に向かう方向に電流を供給する。第１の電流回路には電源線１３から第２の定電圧が入力される。第２の電流回路（画素回路３）は第３の電極（図４に不図示）を介して電源線１２に接続され、第２の電流回路は第２の電極から第３の電極に向かう方向に電流を供給する。第２の電流回路には電源線１２から第３の定電圧が入力される。第１の電流回路はＰ型トランジスタ、キャパシタ等からなり、第２の電流回路はＮ型トランジスタ、キャパシタ等からなる。
【００２８】
第１の電流回路と第２の電流回路にはそれぞれデータ線ｄａｔａ１（ｍ）〜ｄａｔａ３（ｍ）が接続されている。第１の電流回路４または５に接続されるデータ線ｄａｔａ２またはｄａｔａ３からは、電圧の範囲が最小電圧Ｖ１〜最大電圧Ｖ２の第１の電圧信号が入力される。第２の電流回路３に接続されたデータ線ｄａｔａ１からは、電圧の範囲が最小電圧Ｖ３〜最大電圧Ｖ４の第２の電圧信号が入力される。図４の画素回路においては、
Ｖ４＜第１の定電圧＜Ｖ１
の関係が成り立つように電圧Ｖ１〜Ｖ４を設定する。
【００２９】
図４の構成をとることにより、各々の発光素子の画素回路に同時にプログラムし、かつ同時に発光が可能になる。なお、本発明の表示装置の構成は図４の構成に限定されるわけではない。例えば、図６、図８に示す構成であっても各々の発光素子の画素回路に同時にプログラムし、かつ同時に発光が可能になる。或いはこれら以外の構成であっても良い。
【００３０】
図６の構成では、データ線から第１の電流回路に入力される第１の電圧信号の範囲を最小電圧Ｖ１〜最大電圧Ｖ２とし、データ線から第２の電流回路に入力される第２の電圧信号の範囲を最小電圧Ｖ３〜最大電圧Ｖ４とすると、以下の関係を満たすように電圧Ｖ１〜Ｖ４を設定する。
Ｖ２＜第１の定電圧＜Ｖ３
【００３１】
図８の構成では、データ線から第１の電流回路に入力される第１の電圧信号の範囲を最小電圧Ｖ１〜最大電圧Ｖ２とし、データ線から第２の電流回路に入力される第２の電圧信号の範囲を最小電圧Ｖ３〜最大電圧Ｖ４とすると、以下の関係を満たすように電圧Ｖ１〜Ｖ４を設定する。
第１の定電圧＜Ｖ１、かつ第１の定電圧＜Ｖ３
または、Ｖ２＜第１の定電圧、かつＶ４＜第１の定電圧
【００３２】
本発明の表示装置に使用する画素回路のレイアウトとしては、図１１のように第２の定電圧が供給される電源線１３と第３の定電圧が供給される電源線１２が表示領域内で並行する配線であり、表示領域内の対向する辺から供給されるレイアウトにするのが好ましい。また、図１０のように第２の定電圧が供給される電源線１３と第３の定電圧が供給される電源線１２が表示領域内で直交するレイアウトにするのが好ましい。
【実施例】
【００３３】
以下に、本発明の表示装置の実施例を示す。
【００３４】
（実施例１）
図４は、図３の画素の発光部と画素回路の配置を示す一例である。
【００３５】
Ｄ／Ａコンバータ１とアンプ２は画素列（ｍ）ごとに備えられている。Ｄ／Ａコンバータ１は外部から入力されたディジタルビデオ信号をアナログ電圧信号に変換し、アンプ２に出力する。アンプ２はそれを増幅して当該画素列のデータ信号ｄａｔａ（ｍ）を発生する。
【００３６】
ｎ行、ｍ列目にある各画素ＰにはＰ１（ｎ），Ｐ２（ｎ）の２本の走査線、ｄａｔａ３（ｍ）、ｄａｔａ２（ｍ）、ｄａｔａ１（ｍ）の３本のデータ線、発光素子の上下電極に接続された電源線１３、１２と画素回路３，４，５に共通な電極１４が配設されている。Ｄ／Ａコンバータ１から出力されたアナログ電圧はアンプ２を通してゲイン変換され、データ線ｄａｔａ（ｍ）へ出力される。データ線ｄａｔａ（ｍ）は選択線Ｐ３、Ｐ４、Ｐ５からの信号に応じて選択スイッチＱＰ３，ＱＰ４，ＱＰ５がＯＮし、各データ線ｄａｔａ１（ｍ）、ｄａｔａ２（ｍ）、ｄａｔａ３（ｍ）に接続される。ｎ行目にある、画素回路３にはデータ線ｄａｔａ１（ｍ）と走査線Ｐ２（ｎ）が入力され、画素回路４にはデータ線ｄａｔａ２（ｍ）と走査線Ｐ１（ｎ）が入力され、画素回路５にはデータ線ｄａｔａ３（ｍ）と走査線Ｐ１（ｎ）が入力される。
【００３７】
なお、図１では、走査線が各行に１本、データ線も各列に１本描かれていたが、本実施例では図４のようにそれぞれ３本のデータ線と２本の走査線で構成されている。
【００３８】
発光素子６とそれを駆動する画素回路３、発光素子７とそれを駆動する画素回路４、発光素子８とそれを駆動する画素回路５を一つにまとめたものを画素Ｐとする。
【００３９】
画素回路３は、一端がデータ線ｄａｔａ１（ｍ）に接続され、スイッチングトランジスタＱ２Ａと、データ線ｄａｔａ１（ｍ）から入力される電圧信号を保持する容量Ｃ１Ａと、駆動トランジスタＱ１Ａと、発光素子６とで構成されている。駆動トランジスタＱ１Ａは、ゲートが容量Ｃ１Ａに、ソースが電源線１２にそれぞれ接続され、容量Ｃ１Ａの電圧に応じた電流をドレイン電流として発生する。駆動トランジスタＱ１Ａ、スイッチＱ２ＡはともにＮ型の電界効果トランジスタである。
【００４０】
発光素子６のアノードには基準となる第１の定電圧Ｖｇ（これをＧＮＤ電位とする）が設定され、電源線１２には負電圧ＶＣＣ２が設定されている。
【００４１】
スイッチＱ２Ａは、走査線Ｐ２（ｎ）のＨ（Ｈｉｇｈレベル）信号によってＯＮとなり、このとき、データ線ｄａｔａ１（ｍ）からビデオデータに相当する電圧信号が駆動トランジスタＱ１Ａのゲートに入力される。この入力信号は容量Ｃ１Ａに保持され、スイッチＱ２ＡがＯＦＦになった後、次回のプログラミング時まで保持される。駆動トランジスタＱ１Ａのソースは電源線１２に接続され、ドレインは発光素子６のカソードの電極９に接続される。容量Ｃ１Ａに保持された電圧信号によって、駆動トランジスタＱ１Ａのゲート−ソース（ＶＣＣ２）間電圧が決まり、閾値電圧Ｖthと、Ｌ／Ｗ比および移動度に依存した大きさのドレイン電流を共通電極１４から発光素子６を介して電源線１２に流す。
【００４２】
画素回路４，５は、正電圧ＶＣＣ１の電源線１３に接続され、Ｐ型の駆動トランジスタＱ１Ｂ，Ｑ１Ｃを備えているほかは、画素回路３と同じ構成を持ち、同じ動作をする。スイッチングトランジスタＱ２Ｂ、Ｑ２Ｃは、走査線Ｐ１（ｎ）のＨ（Ｈｉｇｈレベル）信号によってＯＮとなり、データ線ｄａｔａ２（ｍ）、ｄａｔａ３（ｍ）からビデオデータに相当する電圧信号が駆動トランジスタＱ１Ｂ、Ｑ１Ｃのゲートに入力される。この入力信号は容量Ｃ１Ｂ、Ｃ１Ｃに保持される。
【００４３】
Ｐ型の駆動トランジスタＱ１Ｂ、Ｑ１Ｃは、ソースが電源線１３に接続され、ドレインは発光素子７，８のアノードに接続される。駆動トランジスタＱ１Ｂ、Ｑ１Ｃは容量Ｃ１Ｂ、Ｃ１Ｃに保持された電圧により発光素子７，８に駆動電流を供給する。
【００４４】
図４の動作を図５に示すタイミングチャートにより説明する。
【００４５】
図５（ａ）はｎ行目の画素Ｐのプログラミングの動作を示している。引き続くタイミングでｎ＋１行目の画素がプログラミングされる。
【００４６】
選択線Ｐ３，Ｐ４，Ｐ５は、各行のプログラミング期間の初めにおいて選択パルスを、Ｐ３がｔ１〜ｔ２の期間、Ｐ４がｔ２〜ｔ３の期間、Ｐ５がｔ３〜ｔ４の期間Ｈとし、選択スイッチＱＰ３、ＱＰ４、ＱＰ５がＯＮする。各画素列に一つのＤ／Ａコンバータ１とアンプ２を時系列で動作させることにより３列のデータ線ｄａｔａ１（ｍ）〜ｄａｔａ３（ｍ）の上にある画素回路３，４，５をプログラミングすることができる。Ｄ／Ａコンバータ１とアンプ２を３列のデータ線の各々に１つずつ設けることも可能である。
【００４７】
アンプ２は、選択スイッチＱＰ３、ＱＰ４、ＱＰ５が順次ＯＮするタイミングで電圧信号Ｖｄａｔａ１，Ｖｄａｔａ２，Ｖｄａｔａ３を発生する。これによって、ｔ１〜ｔ２、ｔ２〜ｔ３、ｔ３〜ｔ４の各期間に、データ線ｄａｔａ１（ｍ）〜ｄａｔａ３（ｍ）にＶｄａｔａ１〜Ｖｄａｔａ３の各電圧信号が伝達される。
【００４８】
データ線ｄａｔａ１（ｍ）、ｄａｔａ２（ｍ）、ｄａｔａ３（ｍ）は、それぞれ、各行の走査線Ｐ１（ｎ）、Ｐ２（ｎ）や電源線１２、１３、１４と交差しているために、比較的大きな寄生容量を持っている。本実施例の表示装置の場合、各寄生容量は概ね１０ｐＦである。各データ線に伝達された電圧信号はこの寄生容量に蓄えられる。
【００４９】
ｔ４〜ｔ５の期間において各選択線Ｐ３，Ｐ４，Ｐ５はＬ（Ｌｏｗレベル）になり、選択スイッチＱＰ３、ＱＰ４、ＱＰ５がＯＦＦする。各データ線ｄａｔａ１（ｍ）、ｄａｔａ２（ｍ）、ｄａｔａ３（ｍ）にはそれぞれのビデオデータに相当した電圧信号が保持されている。
【００５０】
ｔ５〜ｔ６の期間において走査線Ｐ１（ｎ）、Ｐ２（ｎ）がＨ（Ｈｉｇｈレベル）になり、スイッチＱ２Ａ、Ｑ２Ｂ、Ｑ２Ｃが同時にＯＮとなる。これにより、電圧信号Ｖｄａｔａ１〜Ｖｄａｔａ３が各容量Ｃ１Ａ、Ｃ１Ｂ、Ｃ１Ｃにプログラムされる。画素回路の容量Ｃ１Ａ、Ｃ１Ｂ，Ｃ１Ｃは１ｐＦ以下の大きさであり、データ線の寄生容量は画素回路の容量に比べて数十倍である。このため、各データ線に保持された電圧はそのまま画素回路の各容量にプログラミングされる。
【００５１】
ｔ６期間以降次のプログラミング動作に入るまで各発光素子は入力された電圧信号に応じた駆動トランジスタの駆動電流により発光動作になる。電流増幅率β、閾値電圧Ｖthを用いて駆動トランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃの駆動電流をそれぞれ表すと、
ＩQ1A＝β（Ｖｄａｔａ１−ＶＣＣ２−Ｖth）2
ＩQ1B＝β（ＶＣＣ１−Ｖth−Ｖｄａｔａ２）2
ＩQ1C＝β（ＶＣＣ１−Ｖth−Ｖｄａｔａ３）2
となる。
【００５２】
ポリシリコンで形成した薄膜トランジスタの場合、閾値電圧Ｖthや電流増幅率βはトランジスタごとに異なっているのが普通であるが、ここではすべて一定とした。
【００５３】
Ｎ型の駆動トランジスタＱ１Ａの場合は、ゲート電位Ｖｄａｔａ１がソース電位ＶＣＣ２よりも閾値電圧Ｖthを超えて高くなったときに駆動電流が流れる。最小駆動電流を与えるゲート信号電圧はＶＣＣ２＋Ｖthである。したがって、データ線ｄａｔａ１に伝えられる信号の最低電位はＶＣＣ２より高い。
【００５４】
また、駆動電流は駆動トランジスタのゲート電圧でコントロールされ、ＥＬの特性に左右されないことが望ましい。このため、駆動トランジスタは常に飽和領域で動作することが要請される。飽和動作範囲での駆動電流の最大は、駆動トランジスタのゲートとドレインが同電位になったところの電流であり、このときのゲート電位はＶｇから発光素子の両端電圧を差し引いた電位（Ｖｇ−ＶEL）である。したがって、ゲートに入力される電圧信号の最大値は高々Ｖｇである。
【００５５】
結局、本実施例のように、データ線に与える電圧信号が、そのまま駆動トランジスタのゲートに伝わる画素回路においては、Ｎ型の駆動トランジスタを含む画素回路３では、データ線電圧Ｖｄａｔａ１の可変範囲［Ｖ１、Ｖ２］は、図５（ｂ）に示すように、最低電位となる最小電圧Ｖ１がＶＣＣ２より閾値だけ高い電圧、最高電位となる最大電圧Ｖ２はＶｇ以下であるということができる。
【００５６】
同様に考えて、Ｐ型の駆動トランジスタを含む画素回路４，５では、データ線電圧Ｖｄａｔａ２、Ｖｄａｔａ３の可変範囲を［Ｖ３、Ｖ４］とすると、図５（ｂ）に示すように、Ｖ３はＶｇより高く、Ｖ４はＶＣＣ１より低い電位に設定することが望ましい。
【００５７】
各走査線Ｐ１（ｎ）とＰ２（ｎ）とは、駆動タイミング（ＨからＬ、ＬからＨへの切り替わりタイミング）が同じで、かつ極性（画素回路をアクティブにするパルスがＨかＬか）も同じである。
【００５８】
図５（ｃ）に示すように、本実施例ではデータ線の電圧が上述の範囲に設定されるので、この範囲の電圧を完全にＯＮまたはＯＦＦするためには、
Ｐ１（ｎ）は、Ｌレベル＝Ｖｇ、Ｈレベル＝ＶＣＣ１、
Ｐ２（ｎ）は、Ｌレベル＝ＶＣＣ２、Ｈレベル＝Ｖｇ、
に設定することが好ましい。
【００５９】
図４の表示装置では、上記構成をとることにより、各々の発光素子の画素回路に同時にプログラムし、かつ同時に発光が可能になる。
【００６０】
（レイアウトについて）
実施例１に示した積層構造の画素回路のレイアウトの一例を図１０、図１１に示す。
【００６１】
図１０、図１１ともに各画素回路３と画素回路４，５は同一形状ではない構成にしている。これは画素回路３と画素回路４，５は電源電圧が異なるため、振幅の絶対値が異なる信号線を他の画素回路上に配線しないためである。
【００６２】
例えば走査線Ｐ１（ｎ）、Ｐ２（ｎ）について、走査線Ｐ１（ｎ）はＬレベルがＶｇ、ＨレベルがＶＣＣ１であるため、電源電圧はＶＣＣ２が入力される画素回路３上に配線しないようにし、画素回路４，５上だけに配線できるような形状にしている。走査線Ｐ２（ｎ）についても同様、ＬレベルがＶＣＣ２、ＨレベルがＶｇであるため電源電圧はＶＣＣ１が入力される画素回路４，５上に配線しないように画素回路３上に配線できる形状にしている。これにより、画素回路３，４，５は駆動における精度向上、信頼性を向上することができる。
【００６３】
図１０と図１１は電源線１２、１３の配線を並行にするか、直交させるパターンについてレイアウトしたものである。
【００６４】
図１０は電源線１２、１３の配線を並行に配列している。電源線１２は隣り合う画素回路３に左右から入力することができるので２列おきに配線することができる。１列おきに配線することに比べて画素回路を大きくすることができ、また表示エリアの開口率も向上することができる。電源線１３は１列ごとに配線し、画素回路４，５に左右から入力する。
【００６５】
図１２は電源線１２、１３を表示装置上のレイアウトとして実際に示した一例である。基板１５上に表示領域１６、ドライバＩＣ１８、ＦＰＣ１７を配置し、外部との信号入出力を横からの取り出しとして想定したものである。
【００６６】
各電源線１３、１２は基板１５と表示領域１６外との間（以降額縁と称する）では長辺方向にそれぞれ対向するように配置する。そして各辺から表示領域１６内に短辺方向に並行して配線する。電極１４は表示領域１６内では透明電極を使用し、表示領域１４外ではアルミなどの配線を使用し、短辺方向に並行している部分でコンタクトしている。
【００６７】
各電源線１３、１２、電極１４はドライバＩＣ１８を挟んでＦＰＣ１７から外部へ接続する。各電源線１３、１２は発光素子６，７，８の効率等を考慮し、最適な電源線幅を各々決定することで額縁をより狭くすることができる。
【００６８】
図１１は電源線１２、１３の配線を直交させて配列している。電源線１２は画素回路３を電源線１２に対してミラー配置にすることで２行おきに配線することができる。
【００６９】
図１０と同様にして１行おきに配線することに比べて画素回路を大きくしたり、表示エリアの開口率を向上することができる。電源線１３は１列ごとに配線し、画素回路４，５に左右から入力する。
【００７０】
図１３は電源線１２、１３を表示装置上のレイアウトとして実際に示した一例である。図１２と同様にして基板１５上に表示領域１６、ドライバＩＣ１８、ＦＰＣ１７を配置し、外部との信号入出力を横からの取り出しとして想定したものである。
【００７１】
電源線１３は基板１５の額縁内にて長辺方向に配線し、電源線１２は基板１５の短辺方向に配線する。電源１３は表示領域１６内に短辺方向に並行して配線する。電源１２は表示領域１６内に長辺方向に並行して配線する。
【００７２】
電極１４は表示領域１６内では透明電極を使用し、表示領域１４外ではアルミなどの配線を使用し、短辺方向に並行している部分でコンタクトしている。
【００７３】
各電源線１３、１２、電極１４はドライバＩＣ１８を挟んでＦＰＣ１７から外部へ接続する。各電源線１３、１２は発光素子６，７，８の効率等を考慮し、最適な電源線幅を各々決定することで額縁をより狭くすることができる。
【００７４】
（実施例２）
実施例１の画素回路においては、駆動トランジスタのＶthのばらつきによって駆動電流が変動してしまうという問題があった。本実施例は、Ｖthのばらつきを補償した画素回路の例である。
【００７５】
図６に本実施例の回路を示す。図４と同じ働きをする部分には同じ符号をつけ、説明を省略する。
【００７６】
図４と異なる点は、各画素回路の駆動トランジスタのゲートとスイッチングトランジスタとの間に、容量Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃが挿入され、駆動トランジスタのゲート−ドレイン間に、スイッチングトランジスタＱ３Ａ，Ｑ３Ｂ，Ｑ３Ｃが接続されている点である。その他、駆動トランジスタのドレインと発光素子のカソードの間にスイッチングトランジスタＱ４Ａが挿入され、駆動トランジスタのドレインと発光素子のアノードの間にスイッチングトランジスタＱ４Ｂ，Ｑ４Ｃが挿入されている点が図４と異なる。
【００７７】
スイッチＱ３Ａは、ゲートが走査線Ｐ７（ｎ）に接続され、スイッチＱ３Ｂ、Ｑ３Ｃのゲートは、走査線Ｐ６（ｎ）に接続されている。スイッチＱ４Ａは、ゲートが走査線Ｐ９（ｎ）に接続され、スイッチＱ４Ｂ、Ｑ４Ｃのゲートは、走査線Ｐ８（ｎ）に接続されている。
【００７８】
図６の動作を図７に示すタイミングチャートにより説明する。
【００７９】
図７（ａ）はｎ行目の画素Ｐのプログラミングの動作を示している。
【００８０】
まずｎ行目のプログラミング期間の初めのｔ１〜ｔ２の期間に、アンプ２が電圧信号Ｖｇを発生し、走査線Ｐ１（ｎ）、Ｐ２（ｎ）、Ｐ６（ｎ）、Ｐ７（ｎ）、選択線Ｐ３，Ｐ４、Ｐ５が、一律にＨになる。同時に走査線Ｐ８（ｎ）とＰ９（ｎ）はＬになる。また選択線Ｐ３がｔ３〜ｔ４の期間、Ｐ４がｔ４〜ｔ５の期間、Ｐ５がｔ５〜ｔ６の期間それぞれＨになる。選択スイッチＱＰ３、ＱＰ４、ＱＰ５はＨ信号を入力された時ＯＮする。
【００８１】
この結果、データ線ｄａｔａ１（ｍ）、データ線ｄａｔａ２（ｍ）、データ線ｄａｔａ３（ｍ）は、すべてＶｇになる。Ｐ１（ｎ）、Ｐ２（ｎ）、Ｐ６（ｎ）、Ｐ７（ｎ）がＨなのでスイッチＱ２Ａ、Ｑ２Ｂ、Ｑ２ＣがＯＮし、容量Ｃ２Ａ、Ｃ２Ｂ、Ｃ２Ｃの一端もＶｇの電位となる。また、スイッチＱ３Ａ、Ｑ３Ｂ、Ｑ３ＣがＯＮすることで駆動トランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃのゲート−ドレイン間は短絡される。各駆動トランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃはダイオード接続の状態になり、スイッチＱ４Ａ、Ｑ４Ｂ、Ｑ４ＣはＯＦＦなので、駆動トランジスタのドレイン電流は短絡された経路を通って容量Ｃ１Ａ，Ｃ１Ｂ，Ｃ１Ｃの電荷を放電しながら０に近づく。ドレイン電流が０に近づくにつれてゲート−ソース間電圧がその駆動トランジスタの閾値電圧Ｖthに収束していく。閾値電圧Ｖthは駆動トランジスタごとに異なる値であってもよい。
【００８２】
次のｔ２〜ｔ３の期間に、Ｐ１（ｎ），Ｐ２（ｎ）は引き続きＨ、Ｐ８（ｎ），Ｐ９（ｎ）は引き続きＬであるが、Ｐ３，Ｐ４，Ｐ５，Ｐ６（ｎ）、Ｐ７（ｎ）がＬになる。スイッチＱ３Ａ、Ｑ３Ｂ、Ｑ３ＣがＯＦＦになり、容量Ｃ１Ａ、Ｃ１Ｂ、Ｃ１Ｃの両端には各駆動トランジスタの閾値電圧Ｖthが保持され、容量Ｃ２Ａ、Ｃ２Ｂ、Ｃ２Ｃの両端には電圧Ｖｇと各駆動トランジスタの閾値電圧Ｖthとの差電圧が保持された状態になる。
【００８３】
引き続くｔ３〜ｔ４、ｔ４〜ｔ５、ｔ５〜ｔ６の３期間において、アンプ２の出力が順にＶｄａｔａ１、Ｖｄａｔａ２、Ｖｄａｔａ３になるとともに、選択線Ｐ３、Ｐ４、Ｐ５が順次Ｈになり、選択スイッチＱＰ３、ＱＰ４、ＱＰ５がこの順にＯＮになる。
【００８４】
初めのｔ３〜ｔ４の期間にデータ線ｄａｔａ１（ｍ）には、電圧信号として、Ｖｇより高い＋Ｖｄａｔａ１の電位が入力される。この結果、容量Ｃ２Ａの一端の電位はＶｇからＶｄａｔａ１にシフトし、それによって駆動トランジスタＱ１Ａのゲート電位も（ＶＣＣ２＋Ｖth）から（Ｖｄａｔａ１−Ｖｇ）の容量Ｃ１ＡとＣ２Ａによる分割比の分、高電位側にシフトされる。
【００８５】
次のｔ４〜ｔ５の期間において、選択スイッチＱＰ４がＯＮし、データ線ｄａｔａ２（ｍ）には、電圧信号として、Ｖｇより低いＶｄａｔａ２の電位が入力される。駆動トランジスタＱ１Ｂのゲート電位は（ＶＣＣ１−Ｖth）から（Ｖｇ−Ｖｄａｔａ２）の容量Ｃ１ＢとＣ２Ｂによる分割比の分だけ低電位側にシフトされる。
【００８６】
ｔ５〜ｔ６の期間において、選択スイッチＱＰ５がＯＮし、データ線ｄａｔａ３（ｍ）にはＶｇより低いＶｄａｔａ３の電位が、電圧信号として、入力される。駆動トランジスタＱ１Ｃのゲート電位は（ＶＣＣ１−Ｖth）から（Ｖｇ−Ｖｄａｔａ３）の容量Ｃ１ＣとＣ２Ｃによる分割比の分、低電位側にシフトされる。
【００８７】
このように、データ線に印加される信号は、画素回路３と画素回路４、５とで極性が異なり、Ｖｄａｔａ１はＶｇより高い電位（正電位）、Ｖｄａｔａ２とＶｄａｔａ３はＶｇより低い電位（負電位）である。このため、シフトした後の駆動トランジスタのゲート電位は、容量Ｑ１Ａにおいては高い方に、容量Ｑ１ＢとＱ１Ｃにおいては低い方にシフトし、それぞれの駆動トランジスタを導通する方向に、つまりドレイン電流を発生するように変化させる。
【００８８】
ｔ７でＰ１（ｎ）、Ｐ２（ｎ）がＬになり、プログラミングが終了する。同時に，Ｐ８（ｎ）、Ｐ９（ｎ）がＨになり、スイッチＱ４Ａ、Ｑ４Ｂ、Ｑ４ＣがＯＮになって各発光素子は入力された電圧信号に応じた駆動トランジスタの駆動電流により発光動作になる。電流増幅率βを用いてｔ７以降の駆動トランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃの駆動電流をそれぞれ表すと、
ＩQ1A＝β（Ｖｄａｔａ１−Ｖｇ）2
ＩQ1B＝β（Ｖｇ−Ｖｄａｔａ２）2
ＩQ1C＝β（Ｖｇ−Ｖｄａｔａ３）2
となる。
【００８９】
駆動トランジスタのゲート−ソース間電圧が閾値電圧Ｖth含んでいるので、ドレイン電流の値から閾値電圧Ｖthのばらつきがキャンセルされ、同一データに対して均一な駆動電流が発生する。
【００９０】
結局、Ｎ型の駆動トランジスタを含む画素回路３では、データ線電圧Ｖｄａｔａ１の可変範囲［Ｖ１、Ｖ２］は、図７（ｂ）に示すように、最小電圧Ｖ１がＶｇ、最大電圧Ｖ２はＶＣＣ１であるということができる。
【００９１】
同様に考えて、Ｐ型の駆動トランジスタを含む画素回路４，５では、データ線電圧Ｖｄａｔａ２、Ｖｄａｔａ３の可変範囲を［Ｖ３、Ｖ４］とすると、図７（ｂ）に示すように、Ｖ３はＶＣＣ２より高く、Ｖ４はＶｇより低い電位に設定することが望ましい。
【００９２】
本実施例のような、データ線と駆動トランジスタとが容量Ｃ１を介して結合しており、基準電圧からの電圧変動が結合容量Ｃ１を通じて駆動トランジスタのゲートに伝達されるときは、データ線に印加される電圧信号の範囲はＶｇを挟んで両側に分布し、Ｎ型の駆動トランジスタに対するデータ電圧はＶｇより高い電圧範囲に、Ｐ型の駆動トランジスタに対するデータ電圧はＶｇより低い電圧範囲にある。
【００９３】
データの極性が実施例１と逆になるので、走査線の電圧は、Ｐ１（ｎ）を
Ｈレベル＝Ｖｇ、
Ｌレベル＝ＶＣＣ２、
Ｐ２（ｎ）を
Ｈレベル＝ＶＣＣ１、
Ｌレベル＝Ｖｇ、
に設定される（図７（ｃ））。
【００９４】
走査線Ｐ６（ｎ）とＰ８（ｎ）はスイッチＱ３Ｂ、Ｑ３Ｃ，Ｑ４Ｂ，Ｑ４Ｃ両端の電位がＶＣＣ１とＶｇの間にあるので、
Ｈレベル＝Ｖｇ、
Ｌレベル＝ＶＣＣ２、
に設定され、走査線Ｐ７（ｎ）とＰ９（ｎ）はスイッチＱ３Ａ，Ｑ４Ａ両端の電位がＶｇとＶＣＣ２の間にあるので、
Ｈレベル＝ＶＣＣ１、
Ｌレベル＝Ｖｇ、
に設定される（図７（ｃ））。
【００９５】
図６の表示装置では、上記構成をとることにより、各々の発光素子の画素回路に同時にプログラムし、かつ同時に発光が可能になる。
【００９６】
レイアウトについては、実施例１と同じ構成である。
【００９７】
（実施例３）
図８は、本実施例の回路であり、データ信号の極性を同一にして図６のＤ／Ａコンバータ１のダイナミックレンジをさらに小さくした画素回路である。
【００９８】
図６の回路と異なる点は、容量Ｃ１Ａ，Ｃ１Ｂ，Ｃ１Ｃがなく、容量Ｃ２Ａ，Ｃ２Ｂ，Ｃ２Ｃの一端（スイッチＱ２Ａ，Ｑ２Ｂ，Ｑ２Ｃに接続されている方の端子）にスイッチングトランジスタＱ５Ａ，Ｑ５Ｂ，Ｑ５Ｃが接続されている点である。
【００９９】
スイッチＱ５ＡはＰ型の電界効果トランジスタであって、走査線Ｐ２（ｎ）によって開閉が制御され、スイッチＱ４Ａと相補的なタイミングで容量Ｃ２Ａを参照電圧Ｖｒｅｆ２に接続する。スイッチＱ５ＢとＱ５Ｃは、やはりＰ型の電界効果トランジスタであって、走査線Ｐ１（ｎ）によって開閉が制御され、スイッチＱ４Ｂ，Ｑ４Ｃと相補的なタイミングでそれぞれ容量Ｃ２ＢとＣ２Ｃを参照電圧Ｖｒｅｆ１に接続する。
【０１００】
図８の動作を図９に示すタイミングチャートにより説明する。
【０１０１】
図８はｎ行目の画素Ｐのプログラミングの動作を示している。
【０１０２】
各行のプログラミング期間の初めのｔ１〜ｔ２、ｔ２〜ｔ３、ｔ３〜ｔ４の各期間に、Ｄ／Ａコンバータ１がアンプ２を介して、選択線Ｐ３がｔ１〜ｔ２の期間、Ｐ４がｔ２〜ｔ３の期間、Ｐ５がｔ３〜ｔ４の期間それぞれＨになる。選択スイッチＱＰ３、ＱＰ４、ＱＰ５はＨ信号を入力された時ＯＮする。
【０１０３】
ｔ１〜ｔ２の期間においてデータ線ｄａｔａ１（ｍ）の寄生容量にＶｄａｔａ１の電圧が印加される。ｔ２〜ｔ３の期間においてデータ線ｄａｔａ２（ｍ）の寄生容量にＶｄａｔａ２の電圧が印加される。ｔ３〜ｔ４の期間においてデータ線ｄａｔａ３（ｍ）の寄生容量にＶｄａｔａ３の電圧が印加される。
【０１０４】
ｔ４〜ｔ５の期間は各選択スイッチＱＰ３、ＱＰ４、ＱＰ５がＯＦＦであり、各データ線ｄａｔａ１（ｍ）、ｄａｔａ２（ｍ）、ｄａｔａ３（ｍ）の寄生容量に印加された電圧信号が保持される。
【０１０５】
ｔ５〜ｔ６の期間においてＰ１（ｎ）、Ｐ２（ｎ）、Ｐ６（ｎ）、Ｐ７（ｎ）がＨ、Ｐ８（ｎ）とＰ９（ｎ）がＬになり、スイッチＱ２Ａ、Ｑ２Ｂ、Ｑ２ＣがＯＮ、スイッチＱ４Ａ、Ｑ４Ｂ、Ｑ４ＣがＯＦＦになる。データ線ｄａｔａ１（ｍ）、データ線ｄａｔａ２（ｍ）、データ線ｄａｔａ３（ｍ）の寄生容量に保持された電圧信号は容量Ｃ２Ａ、Ｃ２Ｂ、Ｃ２Ｃの一端にチャージされる。また、スイッチＱ３Ａ、Ｑ３Ｂ、Ｑ３ＣがＯＮすることで駆動トランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃのゲート−ドレイン間は短絡され、同電位になる。この期間、各駆動トランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃはダイオードの状態になり、発光時におけるゲート−ソース間電位が各駆動トランジスタの閾値電圧Ｖthになるように動作する。
【０１０６】
ｔ６〜ｔ７の期間においてＰ６（ｎ）、Ｐ７（ｎ）がＬになる。スイッチＱ３Ａ、Ｑ３Ｂ、Ｑ３ＣがＯＦＦになり、容量Ｃ２Ａ、Ｃ２Ｂ、Ｃ２Ｃの両端には電圧信号Ｖｄａｔａ１、Ｖｄａｔａ２、Ｖｄａｔａ３と各駆動トランジスタの閾値電圧Ｖthとの差電圧が保持された状態になる。
【０１０７】
ｔ７以降の期間において、Ｐ１（ｎ）、Ｐ２（ｎ）がＬの状態になると、スイッチＱ２Ａ、Ｑ２Ｂ、Ｑ２ＣがＯＦＦすると同時にスイッチＱ５Ａ、Ｑ５Ｂ、Ｑ５ＣがＯＮする。容量Ｃ２ＡのＶｄａｔａ１が保持されていた端子の電位はＶｄａｔａ１からＶｒｅｆ２にシフトする。これにつれて容量Ｃ２Ａの他端電位も同じ電圧だけシフトし、この結果駆動トランジスタＱ１Ａのゲート−ソース間電圧は（Ｖth＋Ｖｒｅｆ２−Ｖｄａｔａ１）になる。
【０１０８】
一方、容量Ｃ２Ｂは、Ｖｄａｔａ２が保持されていた端子の電位がＶｄａｔａ２からＶｒｅｆ１にシフトし、駆動トランジスタＱ１Ｂのゲート−ソース間電圧は（Ｖth＋Ｖｄａｔａ２−Ｖｒｅｆ１）になる。Ｃ２Ｃも、Ｃ２Ｂと同じ変化をし、駆動トランジスタＱ１Ｃのゲート−ソース間電圧は（Ｖth＋Ｖｄａｔａ３−Ｖｒｅｆ１）になる。
【０１０９】
この結果、電流増幅率βを用いて駆動トランジスタＱ１Ａ、Ｑ１Ｂ、Ｑ１Ｃの駆動電流をそれぞれ表すと、
ＩQ1A＝β（Ｖｒｅｆ２−Ｖｄａｔａ１）2
ＩQ1B＝β（Ｖｄａｔａ２−Ｖｒｅｆ１）2
ＩQ1C＝β（Ｖｄａｔａ３−Ｖｒｅｆ１）2
となる。
【０１１０】
実施例２と同様、駆動トランジスタの閾値電圧Ｖthのばらつきがキャンセルされ、同一データに対して均一な駆動電流を供給することができる。
【０１１１】
上記の動作において、Ｖｒｅｆ１はデータ電圧Ｖｄａｔａ２、Ｖｄａｔａ３よりも低い電位でなければならず、Ｖｒｅｆ２はデータ電圧Ｖｄａｔａ１よりも高い電位でなければならない。データ電圧Ｖｄａｔａ１〜Ｖｄａｔａ３の変動範囲を同じ極性、たとえばＶｇより高い電位にそろえるためには、Ｖｒｅｆ１をデータ電圧範囲の最低レベル、Ｖｒｅｆ２をデータ電圧範囲の最高レベルに設定すればよい。データ電圧範囲がＶｇ〜ＶＣＣ１のときは、Ｖｒｅｆ１＝Ｖｇ、Ｖｒｅｆ２＝ＶＣＣ１とする。Ｖｇに対するデータ電圧の範囲を一方の極性側にそろえると、Ｄ／Ａコンバータ１の出力電圧はＶｇ〜ＶＣＣ１までのダイナミックレンジですみ、実施例１、２ではＶＣＣ２〜ＶＣＣ１の範囲であったのに比べ、約半分になる。これによりＤ／Ａコンバータ１を小型かつ高精度にすることができる。
【０１１２】
また、データ線の電位および参照電圧線の電位はすべてＶｇ〜ＶＣＣ１の範囲になるので、これをＯＮ／ＯＦＦする各走査線Ｐ１（ｎ）、Ｐ２（ｎ）は、ともに
Ｌレベル＝Ｖｇ、Ｈレベル＝ＶＣＣ１
にすることができる（図９（ｃ））。Ｐ６（ｎ）、Ｐ８（ｎ）は、ともに
Ｌレベル＝Ｖｇ、Ｈレベル＝ＶＣＣ１
であり（図９（ｃ））、Ｐ７（ｎ）、Ｐ９（ｎ）は、ともに
Ｌレベル＝ＶＣＣ２、Ｈレベル＝Ｖｇ
である（図９（ｃ））。
【０１１３】
したがって、Ｎ型の駆動トランジスタを含む画素回路３では、データ線電圧Ｖｄａｔａ１の可変範囲［Ｖ１、Ｖ２］は、図９（ｂ）に示すように、最小電圧Ｖ１がＶｇより閾値だけ高い電圧、最大電圧Ｖ２はＶＣＣ１であるということができる。
【０１１４】
同様に考えて、Ｐ型の駆動トランジスタを含む画素回路４，５では、データ線電圧Ｖｄａｔａ２、Ｖｄａｔａ３の可変範囲を［Ｖ３、Ｖ４］とすると、図９（ｂ）に示すように、Ｖ３はＶｇより閾値だけ高い電位、Ｖ４はＶＣＣ１より低い電位に設定することが望ましい。
【０１１５】
本実施例のように、データ線が結合容量を介して駆動トランジスタのゲートにつながっている画素回路で、データ線の電位をデータ電圧から基準電圧に切り替え、その電圧変化によってゲート電圧を設定する場合に、Ｐ型駆動トランジスタを含む画素回路の基準電圧をデータ電圧より低くし、Ｎ型駆動トランジスタを含む画素回路の基準電圧をデータ電圧より高くすることにより、Ｐ型、Ｎ型の駆動トランジスタに対するデータ電圧の範囲を同じにすることが出来る。データ電圧をＶｇより高い電圧範囲に設定するには、Ｐ型駆動トランジスタの画素回路の基準電圧をＶｇとし、Ｎ型駆動トランジスタの画素回路の基準電圧をＶＣＣ１とする。逆に、データ電圧をともにＶｇより低い電圧範囲に設定するには、Ｐ型駆動トランジスタの画素回路の基準電圧をＶＣＣ２とし、Ｎ型駆動トランジスタの画素回路の基準電圧をＶｇとすればよい。
【０１１６】
図８の表示装置では、上記構成をとることにより、各々の発光素子の画素回路に同時にプログラムし、かつ同時に発光が可能になる。
【０１１７】
レイアウトについては、実施例１と同じ構成である。
【符号の説明】
【０１１８】
６〜８：発光素子、９〜１１、１４：電極、１２、１３：電源線、１５：基板、１６：表示領域、Ｑ１Ａ、Ｑ１Ｂ、Ｑ１Ｃ：駆動トランジスタ、Ｃ１Ａ、Ｃ１Ｂ、Ｃ１Ｃ：保持容量、ｄａｔａ（ｍ）、ｄａｔａ１（ｍ）、ｄａｔａ２（ｍ）、ｄａｔａ３（ｍ）：データ線、Ｐ：画素
【図１】
2011090174.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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