(57)【要約】【課題】本発明は、メモリセルに書込みデータを伝達する時間を改善し、メモリセルのデータ保持時間を向上できる半導体メモリ装置を提供する。【解決手段】本発明の半導体メモリ装置は、フルアップ電源ライン及びプルダウン電源ラインを介して供給される駆動電源によりビットライン対のデータを感知し増幅して、増幅されたデータをメモリセルに伝達するビットライン感知増幅部；及び、アクティブモード時、フルアップ電源ライン及びプルダウン電源ラインにフルアップ駆動電圧及びプルダウン駆動電圧を供給し、プリチャージモード時、メモリセルの非活性化時点までフルアップ電源ライン及びプルダウン電源ラインにフルアップ駆動電圧よりも高い電圧レベルのオーバードライビング電圧及びプルダウン駆動電圧を供給するビットライン感知増幅電源供給部を備える。【選択図】図１
2011076696.tif 000002
【特許請求の範囲】
【請求項１】
プルアップ電源ライン及びプルダウン電源ラインを介して供給される駆動電源によりビットライン対のデータを感知し増幅して、前記増幅されたデータをメモリセルに伝達するビットライン感知増幅部；及び、
アクティブモード時、前記フルアップ電源ライン及び前記プルダウン電源ラインにフルアップ駆動電圧及びプルダウン駆動電圧を供給し、プリチャージモード時、前記メモリセルの非活性化時点まで前記フルアップ電源ライン及び前記プルダウン電源ラインにフルアップ駆動電圧よりも高い電圧レベルのオーバードライビング電圧及びプルダウン駆動電圧を供給するビットライン感知増幅電源供給部を備えることを特徴とする、半導体メモリ装置。
【請求項２】
前記ビットライン感知増幅電源供給部は、前記プリチャージモード時、前記メモリセルの非活性化の後に、前記フルアップ電源ライン及び前記プルダウン電源ラインにプリチャージ電圧を供給することを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項３】
前記ビットライン感知増幅電源供給部は、
アクティブパルス信号、プリチャージパルス信号及び前記プリチャージパルス信号よりも活性化時点が速い内部コマンド信号に応じて、ぞれぞれ所定の区間で活性化されるフルアップ電源駆動信号、プルダウン電源駆動信号及びフルアップオーバードライビング電源駆動信号を生成する電源駆動信号生成部；及び、
前記フルアップ電源駆動信号に応じて前記フルアップ駆動電圧を駆動し、前記フルアップオーバードライビング電源駆動信号に応じて前記オーバードライビング電圧を駆動し、前記プルダウン電源駆動信号に応じて前記プルダウン駆動電圧を駆動する電源駆動部；を含み、
前記フルアップオーバードライビング電源駆動信号は、前記内部コマンド信号の活性化時点に活性化されることを特徴とする、請求項１に記載の半導体メモリ装置。
【請求項４】
前記アクティブパルス信号は、アクティブコマンドの印加時点から所定の時間の後に活性化される信号であり、前記プリチャージパルス信号は、プリチャージコマンドの印加時点から所定の時間の後に活性化される信号であることを特徴とする、請求項３に記載の半導体メモリ装置。
【請求項５】
フルアップ電源ライン及びプルダウン電源ラインを介して供給される駆動電源によりビットライン対のデータを感知し増幅して、前記増幅されたデータをメモリセルに伝達するビットライン感知増幅部；及び、
データ書込みモード時、前記フルアップ電源ライン及び前記プルダウン電源ラインにフルアップ駆動電圧及びプルダウン駆動電圧を供給し、プリチャージモード時、前記メモリセルの非活性化時点まで前記フルアップ電源ライン及び前記プルダウン電源ラインにフルアップ駆動電圧よりも高い電圧レベルのオーバードライビング電圧及びプルダウン駆動電圧を供給するビットライン感知増幅電源供給部を備えることを特徴とする、半導体メモリ装置。
【請求項６】
前記ビットライン感知増幅電源供給部は、前記プリチャージモード時、前記メモリセルの非活性化の後に、前記フルアップ電源ライン及びプルダウン電源ラインにプリチャージ電圧を供給することを特徴とする、請求項５に記載の半導体メモリ装置。
【請求項７】
アクティブモード時、ビットラインを介して伝達されるメモリセルの読出しデータを感知して増幅し、前記読出しデータに対応する駆動電圧によりメモリセルにデータを伝達する段階；及び、
プリチャージモード時、メモリセルの非活性化時点まで駆動電圧よりも高い電圧レベルのオーバードライビング電圧によりメモリセルにデータを伝達する段階を含むことを特徴とする、半導体メモリ装置のビットライン感知増幅回路の駆動方法。
【請求項８】
前記読出しデータは、ハイレベル及びローレベルのデータのうち、ハイレベルのデータであることを特徴とする、請求項７に記載の半導体メモリ装置のビットライン感知増幅回路の駆動方法。
【請求項９】
データ書込みモード時、書込みデータに対応する駆動電圧によりメモリセルにデータを伝達する段階；及び、
プリチャージモード時、前記メモリセルの非活性化時点まで駆動電圧よりも高い電圧レベルのオーバードライビング電圧によりメモリセルにデータを伝達する段階を含むことを特徴とする、半導体メモリ装置のビットライン感知増幅回路の駆動方法。
【請求項１０】
前記書込みデータは、ハイレベル及びローレベルのデータのうち、ハイレベルのデータであることを特徴とする、請求項９に記載の半導体メモリ装置のビットライン感知増幅回路の駆動方法。
【請求項１１】
フルアップ電源ライン及びプルダウン電源ラインを介して供給されるフルアップ駆動電圧及びプルダウン駆動電圧により、ビットライン対のデータを感知増幅するビットライン感知増幅回路の駆動方法において、
プリチャージコマンドに応じてフルアップオーバードライビング電源駆動信号を所定の時間で活性化させる段階；及び、
前記フルアップオーバードライビング電源駆動信号の活性化区間の間、前記フルアップ電源ラインにフルアップ駆動電圧よりも高い電圧レベルのオーバードライビング電圧を供給する段階を含むことを特徴とする、半導体メモリ装置のビットライン感知増幅回路の駆動方法。
【請求項１２】
前記フルアップオーバードライビング電源駆動信号は、メモリセルの非活性化時点まで活性化されることを特徴とする、請求項１１に記載の半導体メモリ装置のビットライン感知増幅回路の駆動方法。
【請求項１３】
前記フルアップオーバードライビング電源駆動信号の活性化区間の間、前記プルダウン電源ラインに前記プルダウン駆動電圧を供給することを特徴とする、請求項１１に記載の半導体メモリ装置のビットライン感知増幅回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、メモリセルにデータを伝達する技術に関する。
【背景技術】
【０００２】
半導体メモリ装置のうち、ＤＲＡＭ(Dynamic Random Access Memory)は、代表的な揮発性メモリである。ＤＲＡＭのメモリセルは、セルトランジスタ及びセルキャパシタからなる。セルトランジスタは、セルキャパシタに対する接近を制御する。セルキャパシタは、データに対応する電荷を格納する。すなわち、セルキャパシタに格納された電荷の量により、ハイレベルのデータ又はローレベルのデータに区分される。
【０００３】
一方、ＤＲＡＭのメモリセルは、漏洩成分によりセルキャパシタに電荷の流入又は流出が発生するので、周期的に当該データを更に格納しなければならない。このように、データを正確に維持するために周期的に行われる動作を、リフレッシュ動作(Refresh Operation)という。
【０００４】
アクティブモード(Active Mode)時、ＤＲＡＭのメモリセルは活性化し、ビットライン感知増幅回路は活性化したメモリセルから伝達されるデータを感知し増幅して、更にメモリセルに伝達する。また、プリチャージモード(Precharge Mode)時、メモリセルは非活性化してデータを維持する。すなわち、リフレッシュ動作(Refresh Operation)は、一定の周期にアクティブ及びプリチャージを繰返して行うものである。
【０００５】
一方、漏洩成分が増加すれば、プリチャージの後に、メモリセルが信頼性を持ちながらデータを維持できるデータ保持時間が短くなるので、これを改善するための技術が要求されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】アメリカ登録特許７０３８９５７
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、メモリセルのデータ保持時間を向上させた半導体メモリ装置を提供することにある。
【０００８】
本発明の他の目的は、メモリセルに書き込みデータを伝達する時間を改善し、メモリセルのデータ保持時間を向上させた半導体メモリ装置及びビットライン感知増幅回路の駆動方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明は、フルアップ電源ライン及びプルダウン電源ラインを介して供給される駆動電源によりビットライン対のデータを感知し増幅して、前記増幅されたデータをメモリセルに伝達するビットライン感知増幅部；及び、アクティブモード時、フルアップ電源ライン及びプルダウン電源ラインにフルアップ駆動電圧及びプルダウン駆動電圧を供給し、プリチャージモード時、メモリセルの非活性化時点までフルアップ電源ライン及びプルダウン電源ラインにフルアップ駆動電圧よりも高い電圧レベルのオーバードライビング電圧及びプルダウン駆動電圧を供給するビットライン感知増幅電源供給部を備える、半導体メモリ装置が提供される。
【００１０】
また、本発明は、フルアップ電源ライン及びプルダウン電源ラインを介して供給される駆動電源によりビットライン対のデータを感知し増幅して、前記増幅されたデータをメモリセルに伝達するビットライン感知増幅部；及び、データ書込みモード時、フルアップ電源ライン及びプルダウン電源ラインにフルアップ駆動電圧及びプルダウン駆動電圧を供給し、プリチャージモード時、メモリセルの非活性化時点までフルアップ電源ライン及びプルダウン電源ラインにフルアップ駆動電圧よりも高い電圧レベルのオーバードライビング電圧及びプルダウン駆動電圧を供給するビットライン感知増幅電源供給部を備える、半導体メモリ装置が提供される。
【００１１】
また、本発明は、アクティブモード時、ビットラインを介して伝達されるメモリセルの読出しデータを感知して増幅し、読出しデータに対応する駆動電圧によりメモリセルにデータを伝達する段階；及び、プリチャージモード時、メモリセルの非活性化時点まで駆動電圧よりも高い電圧レベルのオーバードライビング電圧によりメモリセルにデータを伝達する段階を含む、半導体メモリ装置のビットライン感知増幅回路の駆動方法が提供される。
【００１２】
また、本発明は、データ書込みモード時、書込みデータに対応する駆動電圧によりメモリセルにデータを伝達する段階；及び、プリチャージモード時、メモリセルの非活性化時点まで駆動電圧よりも高い電圧レベルのオーバードライビング電圧によりメモリセルにデータを伝達する段階を含む、半導体メモリ装置のビットライン感知増幅回路の駆動方法が提供される。
【００１３】
また、本発明は、プリチャージコマンドに応じてフルアップオーバードライビング電源駆動信号を所定の時間で活性化させる段階；及び、フルアップオーバードライビング電源駆動信号の活性化区間の間、フルアップ電源ラインにフルアップ駆動電圧よりも高い電圧レベルのオーバードライビング電圧を供給する段階を含む、半導体メモリ装置のビットライン感知増幅回路の駆動方法が提供される。
【発明の効果】
【００１４】
本発明の実施例による半導体メモリ装置は、メモリセルが信頼性を持ちながらデータを維持できる時間、すなわちデータ保持時間が改善される。
【００１５】
また、リフレッシュ周期を一層長くできるので、メモリセルにアクセスできる時間がより長くなることで、半導体メモリ装置の性能が向上される。
【００１６】
また、データ書込みコマンドの印加時点の後に、プリチャージコマンドを印加できる間(ｔＷＲ)を短くできるので、データ書込みの性能が向上される。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例による半導体メモリ装置の構成図である。
【図２】ビットライン感知増幅電源供給部の電源駆動信号生成部に対する回路図である。
【図３】電源駆動信号生成部の内部動作を示すタイミングダイヤグラムである。
【図４】図１の半導体メモリ装置の動作モードによる内部信号の電圧変化を示す図である。
【発明を実施するための形態】
【００１８】
以下、添付図面に基づき、本発明の好適な実施例を詳細に説明する。
図１は、本発明の実施例による半導体メモリ装置の構成図である。
【００１９】
本発明の実施例による半導体メモリ装置は、提案したい技術的な思想を明確に説明するための簡略な構成だけを含んでいる。ご参考までに、半導体メモリ装置１に格納されるデータは、電圧レベルに応じてハイレベル(ＨＩＧＨ ＬＥＶＥＬ、Ｈ)又はローレベル(ＬＯＷ ＬＥＶＥＬ、Ｌ)に区分し、それぞれ"１"及び"０"などに示す。このとき、データ値は、電圧レベル及び電流サイズによって差別的に区分し、二進データの場合、ハイレベルは高い電圧、ローレベルはハイレベルよりも低い電圧として定義する。
【００２０】
図１に示すように、半導体メモリ装置１は、ビットライン感知増幅電源供給部１００と、ビットライン感知増幅部２００とを備える。
【００２１】
ビットライン感知増幅部２００は、フルアップ電源ライン(ＲＴＯ)及びプルダウン電源ライン(ＳＢ)を介して供給される駆動電源により、ビットライン対(ＢＬ・ＢＬＢ)のデータを感知し増幅して、前記増幅されたデータをメモリセル(ＭＮ０、Ｃ)に伝達する。ビットライン感知増幅部２００は、複数のＰＭＯＳトランジスタ(ＭＰ６、ＭＰ７)及び複数のＮＭＯＳトランジスタ(ＭＮ６、ＭＮ７)からなるクロスカップルラッチ増幅回路(Cross Couple Latch Amplifier)である。よって、駆動電源を用いて差動入出力端(Ｎ１１、Ｎ１２)に接続されたビットライン対(ＢＬ・ＢＬＢ)の電圧を感知して増幅する。
【００２２】
ビットライン感知増幅電源供給部１００は、アクティブモード時、フルアップ電源ライン及びプルダウン電源ライン(ＲＴＯ、ＳＢ)にフルアップ駆動電圧(ＶＩＮＴ)及びプルダウン駆動電圧(ＶＳＳ)を供給し、プリチャージモード時、メモリセル(ＭＮ０、Ｃ)の非活性化時点までフルアップ電源ライン及びプルダウン電源ライン(ＲＴＯ、ＳＢＢ)にフルアップ駆動電圧(ＶＩＮＴ)よりも高い電圧レベルのオーバードライビング電圧(ＶＤＤ)及びプルダウン駆動電圧(ＶＳＳ)を供給する。すなわち、ビットライン感知増幅電源供給部１００は、アクティブモードの初期に所定の区間の間、フルアップ電源ライン(ＲＴＯ)を介してオーバードライビング電圧(ＶＤＤ)を供給することができる。
【００２３】
ここで、プルアップ駆動電圧とは、電源配線と連結されたフルアップ電源ラインに供給される電圧をいい、プルダウン駆動電圧とは、接地配線と連結されたプルダウン電源ラインに供給される電圧をいう。
【００２４】
また、ビットライン感知増幅電源供給部１００は、データ書込みモード時、フルアップ電源ライン及びプルダウン電源ライン(ＲＴＯ、ＳＢ)にフルアップ駆動電圧(ＶＩＮＴ)及びプルダウン駆動電圧(ＶＳＳ)を供給する。また、ビットライン感知増幅電源供給部１００は、プリチャージモード時、メモリセル(ＭＮ０、Ｃ)の非活性化の後に、フルアップ電源ライン及びプルダウン電源ライン(ＲＴＯ、ＳＢ)にプリチャージ電圧(ＶＩＮＴ／２)を供給する。
【００２５】
つまり、半導体メモリ装置１は、アクティブモード時、メモリセル(、ＭＮ０、Ｃ)が活性化される。このとき、ビットライン感知増幅部２００は、活性化されたメモリセル(ＭＮ０、Ｃ)から伝達されるデータを感知し増幅して、更にメモリセル(ＭＮ０、Ｃ)に伝達する。
【００２６】
また、プリチャージモード時、メモリセル(ＭＮ０、Ｃ)は、非活性化されてデータを維持する。このとき、ビットライン対(ＢＬ・ＢＬＢ)は、ビットラインプリチャージ部(ＭＮ１、ＭＮ２、ＭＮ３)によってプリチャージ電圧(ＶＩＮＴ／２)にプリチャージされる。本発明の実施例による半導体メモリ装置１は、プリチャージモード時、メモリセル(ＭＮ０、Ｃ)の非活性化の時点まで、ビットライン感知増幅部２００がオーバードライビング電圧(ＶＤＤ)及びプルダウン駆動電圧(ＶＳＳ)にビットライン対(ＢＬ・ＢＬＢ)を駆動する。よって、メモリセル(ＭＮ０、Ｃ)にハイレベルのデータが格納されており、ビットライン感知増幅部２００がハイレベルのデータを増幅してメモリセル(ＭＮ０、Ｃ)に伝達する場合、メモリセル(ＭＮ０、Ｃ)は、非活性化の直前までフルアップ駆動電圧(ＶＩＮＴ)よりも高いレベルのオーバードライビング電圧(ＶＤＤ)でデータが伝達されるので、非活性化の状態におけるデータ保持時間が向上される。
【００２７】
また、データ書込みモード時、メモリセル(ＭＮ０、Ｃ)は、活性化されており、データ伝達トランジスタ(ＭＮ４、ＭＮ５)がターンオンされて、書込みデータ(ＷＲＩＴＥ ＤＡＴＡ)がビットライン対(ＢＬ・ＢＬＢ)に伝達される。このとき、ビットライン感知増幅部２００は、ビットライン対(ＢＬ・ＢＬＢ)の書込みデータ(ＷＲＩＴＥ ＤＡＴＡ)を感知し増幅して、メモリセル(ＭＮ０、Ｃ)に伝達する。すなわち、ハイレベルの書込みデータ(ＷＲＩＴＥ ＤＡＴＡ)が伝達される場合、ビットライン感知増幅部２００は、フルアップ駆動電圧(ＶＩＮＴ)により書込みデータ(ＷＲＩＴＥ ＤＡＴＡ)をメモリセル(ＭＮ０、Ｃ)に伝達する。以後に、プリチャージモード時、メモリセル(ＭＮ０、Ｃ)は、非活性化の直前までフルアップ駆動電圧(ＶＩＮＴ)よりも高いレベルのオーバードライビング電圧(ＶＤＤ)でデータを伝達される。これにより、データ書込みコマンドの印加時点の後に、プリチャージコマンドを印加できる時間(ｔＷＲ)を短縮させることができる。特に、ハイレベルのデータは、ローレベルのデータよりも書込み時間が長くなるが、本発明の方式によりハイレベルのデータの書込み時間を短縮させることができるため、データ書込み時間が向上される。また、メモリセル(ＭＮ０、Ｃ)の非活性化の状態におけるデータ保持時間も向上される。
【００２８】
メモリセル(ＭＮ０、Ｃ)の活性化とは、ワードライン(ＷＬ)を介して伝達される制御電圧により、セルトランジスタ(ＭＭ０)がターンオン(ＴＵＲＮ ＯＮ)され、セルキャパシタ(Ｃ)及び正ビットライン(ＢＬ)間が電気的に連結していることを意味する。また、メモリセル(ＭＮ０、Ｃ)の非活性化とは、セルトランジスタ(ＭＮ０)がターンオフ(ＴＵＲＮ ＯＦＦ)されることを意味する。また、半導体メモリ装置１は、アクティブコマンド、プリチャージコマンド及びデータ書込みコマンドにより、当該モードに進入するが、一般的にコマンド印加時点から所定の時間の後に、実質的に当該モードに進入することになる。また、半導体メモリ装置１は、アクティブコマンド及びプリチャージコマンド間に、データ書込みコマンド又はデータ読出しコマンドが印加されて、データ書込み又はデータ読出しを行うことになる。
【００２９】
一方、ビットライン感知増幅電源供給部１００は、電源駆動信号生成部１１０及び電源駆動部１２０からなる。
【００３０】
電源駆動信号生成部１１０は、アクティブパルス信号(ＳＡ＿ＡＣＴＢＰ)、プリチャージパルス信号(ＳＡ＿ＰＣＧＰ)及びプリチャージパルス信号(ＳＡ＿ＰＣＧＰ)よりも活性化時点が速い内部コマンド信号(ＢＫ＿ＣＭＤＢ)に応じて、それぞれ所定の区間で活性化されるフルアップ電源駆動信号(ＳＡＰ２)、プルダウン電源駆動信号(ＳＡＮ)及びフルアップオーバードライビング電源駆動信号(ＳＡＰ１)を生成する。ここで、フルアップオーバードライビング電源駆動信号(ＳＡＰ１)は、内部コマンド信号(ＢＫ＿ＣＭＤＢ)の活性化時点に活性化される信号である。また、アクティブパルス信号(ＳＡ＿ＡＣＴＢＰ)は、アクティブコマンドの印加時点から所定の時間の後に活性化される信号であり、プリチャージパルス信号(ＳＡ＿ＰＣＧＰ）は、プリチャージコマンドの印加時点から所定の時間の後に活性化される信号である。
【００３１】
電源駆動部１２０は、フルアップ電源駆動信号(ＳＡＰ２)に応じて、フルアップ電源ライン(ＲＴＯ)にフルアップ駆動電圧(ＶＩＮＴ)を駆動する。また、フルアップオーバードライビング電源駆動信号(ＳＡＰ１)に応じて、フルアップ電源ライン(ＲＴＯ)にオーバードライビング電圧(ＶＤＤ)を駆動する。また、プルダウン電源駆動信号(ＳＡＮ)に応じて、プルダウン電源ライン(ＳＢ)にプルダウン駆動電圧(ＶＳＳ)を駆動する。また、プリチャージ信号(ＢＬＥＱ)に応じて、フルアップ電源ライン及びプルダウン電源ライン(ＲＴＯ、ＳＢ)をプリチャージ電圧(ＶＩＮＴ／２)にプリチャージする。
【００３２】
図２は、ビットライン感知増幅電源供給部の電源駆動信号生成部１１０に対する回路図であり、図３は、電源駆動信号生成部１１０の内部動作を示すタイミングダイヤグラムである。
【００３３】
図２及び図３を参照して、電源駆動信号生成部１１０の細部構成及び主要動作を説明する。ここで、タイミングダイヤグラムの"Ｒ１ＡＣＢ"、"ＰＣＧＤＬＹ１"、"Ｒ２ＡＣＢ"は、電源駆動信号生成部１１０の動作とは直接的な関連がないので、詳細な説明は省略する。
【００３４】
アクティブ信号(ＡＣＴＣＭＤ)は、アクティブコマンドが印加されるとハイレベルに活性化され、プリチャージコマンドが印加されるとローレベルに非活性化される信号である。
【００３５】
内部コマンド信号(ＢＫ＿ＣＭＤＢ）は、アクティブ信号(ＡＣＴＣＭＤ)をバッファーリングして反転させた信号である。
【００３６】
アクティブパルス信号(ＳＡ＿ＡＣＴＢＰ)は、アクティブコマンドの印加時点から所定の時間の後に、ローレベルにパーシング(Pershing)する信号である。
【００３７】
プリチャージパルス信号(ＳＡ＿ＰＣＧＰ)は、プリチャージコマンドの印加時点から所定の時間の後に、ハイレベルにパーシングする信号である。このとき、プリチャージコマンドの印加時点に基づいて見れば、内部コマンド信号(ＢＫ＿ＣＭＤＢ)は、プリチャージパルス信号(ＳＡ＿ＰＣＧＰ)よりも速い時点に活性化される信号であることを確認できる。
【００３８】
図２に示すように、電源駆動信号生成部１１０は、内部制御信号生成部２１０、複数の遅延部２２１、２２２、２２３及び信号組合せ部２３０からなる。
【００３９】
内部制御信号生成部２１０は、アクティブパルス信号(ＳＡ＿ＡＣＴＢＰ)及びプリチャージパルス信号(ＳＡ＿ＰＣＧＰ)に応じて、出力端(Ｎ０)をフルアップ及びプルダウン駆動して、第１のノード(Ｎ１)の電圧レベルを決定することになる。
【００４０】
複数の遅延部２２１、２２２、２２３は、第１のノード(Ｎ１)から出力される信号をそれぞれ遅延させて、第１の遅延信号(ＳＡＥ＿１２)、第２の遅延信号(ＳＡＥ＿Ｎ)及び第３の遅延信号(ＯＶＤＤ)を出力する。第１の遅延部２２１及び第２の遅延部２２２は、初期のフルアップ電源駆動信号(ＳＡＰ２)及びプルダウン電源駆動信号(ＳＡＮ)の活性化時点の差を調節するための遅延値を持つ。また、第３の遅延部２２３は、オーバードライビング時間を調節するための遅延値を持つ。
【００４１】
信号組合せ部２３０は、第１の遅延部２２１から出力される第１の遅延信号(ＳＡＥ＿１２)、第２の遅延部２２２から出力される第２の遅延信号(ＳＡＥ＿Ｎ)及び第３の遅延部２２３から出力される第３の遅延信号(ＯＶＤＤ)を組合せ、所定の区間で活性化されるフルアップ電源駆動信号(ＳＡＰ２)、プルダウン電源駆動信号(ＳＡＮ)及びフルアップオーバードライビング電源駆動信号(ＳＡＰ１)を出力する。
【００４２】
一方、信号組合せ部２３０の第１のリピーター〜第３のリピーター(ＩＮＶ９、ＩＮＶ１０、ＩＮＶ１１)から出力されるフルアップ電源駆動信号(ＳＡＰ２)、プルダウン電源駆動信号(ＳＡＮ)及びフルアップオーバードライビング電源駆動信号(ＳＡＰ１)は、第１の内部信号(ＳＡＥ１Ｂ)、第２の内部信号(ＳＡＥ２Ｂ)及び第３の内部信号(ＳＡＥＮＢ)をそれぞれ反転させた信号なので、タイミングダイヤグラムでは、第１の内部信号(ＳＡＥ１Ｂ)、第２の内部信号(ＳＡＥ２Ｂ)及び第３の内部信号(ＳＡＥＮＢ)の変化だけを示した。
【００４３】
図３のタイミングダイヤグラムに示すように、オーバードライビング区間を決定する第１の内部信号(ＳＡＥ１Ｂ)は、第１のオーバードライビング区間(ＯＶＥＲＤＲＩＶＥ ＰＥＲＩＯＤ１)においてローレベルに活性化された後、第２のオーバードライビング区間(ＯＶＥＲＤＲＩＶＥ ＰＥＲＩＯＤ２)において更にローレベルに活性化される。特に、第２のオーバードライビング区間(ＯＶＥＲＤＲＩＶＥ ＰＥＲＩＯＤ２)は、内部コマンド信号(ＢＫ＿ＣＭＤＢ)の活性化時点から開始される。
【００４４】
図４は、図１の半導体メモリ装置の動作モードによる内部信号の電圧変化を示す図である。
【００４５】
図４及び図１を参照して、動作モードによる内部信号の変化を説明する。メモリセル(ＭＮ０、Ｃ)にローレベルのデータが格納されており、ハイレベルの書込みデータ(ＷＲＩＴＥ ＤＡＴＡ)が伝達される場合を仮定して説明する。
【００４６】
まず、アクティブコマンド(ＡＣＴＩＶＥ ＣＭＤ)が印加されると、メモリセル(ＭＮ０、Ｃ)が活性化されるので、メモリセル(ＭＮ０、Ｃ)及び正ビットライン(ＢＬ)の電荷交換が発生する。ローレベルのデータが格納されているので、正ビットライン(ＢＬ)の電圧レベルは下降する。
【００４７】
次に、ビットライン感知増幅部２００は、ビットライン対(ＢＬ・ＢＬＢ)の電圧差(ΔＶ)を感知し増幅して、ビットライン対(ＢＬ・ＢＬＢ)をフルアップ駆動電圧(ＶＩＮＴ)及びプルダウン駆動電圧(ＶＳＳ)として駆動することになる。このとき、増幅時間を短縮させるために、オーバードライビング電圧(ＶＤＤ)を利用する。このときのオーバードライビング(ＯＶＥＲＤＲＩＶＩＮＧ１)により、アクティブコマンドの印加時点からデータ書込みコマンド(ＷＲＩＴＥ ＣＭＤ)が印加される時間(ｔＲＣＤ)を短縮させることができる。
【００４８】
さらに、データ書込みコマンド(ＷＲＩＴＥ ＣＭＤ)が印加されると、ハイレベルの書込みデータ(ＷＲＩＴＥ ＤＡＴＡ)がビットライン対(ＢＬ・ＢＬＢ)に伝達されるため、正ビットライン(ＢＬ)及び負ビットライン(ＢＬＢ)の電圧レベルが反対に変更される。このとき、ビットライン感知増幅部２００は、正ビットライン(ＢＬ)をフルアップ駆動電圧(ＶＩＮＴ)として駆動し、負ビットライン(ＢＬＢ)をプルダウン駆動電圧(ＶＳＳ)として駆動する。
【００４９】
プリチャージコマンド(ＰＲＥＣＨＡＲＧＥ ＣＭＤ)が印加されると、ビットライン感知増幅部２００は、メモリセル(ＭＮ０、Ｃ)の非活性化時点まで、正ビットライン(ＢＬ)をオーバードライビング電圧(ＶＤＤ)として駆動する。このときのオーバードライビング(ＯＶＥＲＤＲＩＶＩＮＧ２)により、データ書込みコマンド(ＷＲＩＴＥ ＣＭＤ)の印加時点からプリチャージコマンド(ＰＲＥＣＨＡＲＧＥ ＣＭＤ)が印加される時間(ｔＷＲ)を短縮させることができる。
【００５０】
このとき、正ビットライン(ＢＬ)及び負ビットライン(ＢＬＢ)をプリチャージし、フルアップ電源ライン(ＲＴＯ)及びプルダウン電源ライン(ＳＢ)をプリチャージするための制御信号であるプリチャージ信号(ＢＬＥＱ)の活性化時点は、メモリセル(ＭＮ０、Ｃ)の非活性化時点、すなわちワードライン(ＷＬ)の非活性化時点との調律により調節されることが好ましい。
【００５１】
前述したように、本発明の実施例による半導体メモリ装置は、アクティブモード及びデータ書込みモード時、データに対応する駆動電圧によりメモリセルにデータを伝達し、プリチャージモード時、メモリセルの非活性化時点まで駆動電圧よりも高い電圧レベルのオーバードライビング電圧により、メモリセルに前記データを伝達するように構成されている。
【００５２】
すなわち、ビットライン感知増幅部は、アクティブモード時、ビットラインを介して伝達されるメモリセルの読出しデータを感知し増幅して、読出しデータに対応する駆動電圧によりメモリセルにデータを伝達する段階と、プリチャージモード時、メモリセルの非活性化時点まで駆動電圧よりも高い電圧レベルのオーバードライビング電圧によりメモリセルにデータを伝達する段階とで駆動され、これによりデータ保持時間を向上できる。
【００５３】
また、ビットライン感知増幅部は、データ書込みモード時、書込みデータに対応する駆動電圧によりメモリセルにデータを伝達する段階と、プリチャージモード時、メモリセルの非活性化時点まで駆動電圧よりも高い電圧レベルのオーバードライビング電圧によりメモリセルにデータを伝達する段階とで駆動され、これによりメモリセルにデータを伝達する時間及びデータ保持時間を向上できる。
【００５４】
前述したように、本発明の実施例による半導体メモリ装置は、メモリセルが信頼性を持ちながらデータを維持できる時間、すなわちデータ保持時間が改善される。
【００５５】
また、リフレッシュ周期を一層長くできるので、メモリセルにアクセスできる時間がより長くなることで、半導体メモリ装置の性能が向上される。
【００５６】
また、データ書込みコマンドの印加時点の後に、プリチャージコマンドを印加できる時間(ｔＷＲ)を短くできるので、データ書込み性能が向上される。
【００５７】
以上、本発明の実施例により具体的に説明した。ここで、本発明の技術的な思想とは直接的に関連のないが、本発明をより詳細に説明するために、追加的な構成を含む実施例を例示し得る。また、信号及び回路の活性化状態を示すためのアクティブハイ又はアクティブローの構成は、実施例によって変化し得る。また、同一の機能を具現するために、必要に応じてトランジスタの構成は変更され得る。すなわち、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの構成は、互いに代替でき、必要に応じて多様なトランジスタを用いて具現できる。また、同一の機能を具現するために、必要に応じてロジックゲート(ＬＯＧＩＣ ＧＡＴＥ)の構成は変更され得る。すなわち、不正論理積手段や不正論理和手段などは、ナンドゲート(ＮＡＮＤ ＧＡＴＥ)、ノアゲート(ＮＯＲ ＧＡＴＥ)、インバータ(ＩＮＶＥＲＴＥＲ)などの多様な組合せにより構成され得る。このような回路の変更は、場合の数が過度に多くて、これに対する変更は通常の知識を持った者であれば、誰でも容易に類推できるので、それに対する説明は省略する。
【００５８】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００５９】
１００…ビットライン感知増幅電源供給部
１１０…電源駆動信号生成部
１２０…電源駆動部
２００…ビットライン感知増幅部
２１０…内部制御信号生成部
２２１…第１の遅延部
２２２…第２の遅延部
２２３…第３の遅延部
２３０…信号組合せ部
【図１】
2011076696.tif 000003
【図２】
2011076696.tif 000004
【図３】
2011076696.tif 000005
【図４】
2011076696.tif 000006