(57)【要約】【課題】全画素領域に亘る画素ごとのオフセット値をメモリに記憶しなくても、ソースフォロア回路が持つ閾値電圧分のオフセット値のバラツキを補正できるようにする。【解決手段】ソースフォロア回路が持つ閾値電圧分のオフセット値のバラツキを補正するためのリセット動作を行う補正回路４４Ａを単位画素４０Ａごとに設ける。そして、この補正回路４４Ａによるリセット動作により、信号の読出しに先立って、蓄積ノードＮ１１の電位をＶｒｅｆ＋Ｖｔｈにリセットする。これにより、リセット動作後読出用トランジスタ４２の閾値電圧Ｖｔｈ分のオフセット値がのった状態で蓄積ノードＮ１１に対して信号電荷が蓄積されるため、信号の読出しの際にゲート入力電位Ｖｉｎに含まれるオフセット値が読出用トランジスタ４２の閾値電圧Ｖｔｈと相殺される。【選択図】図３
2011010054.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、
前記光電変換素子で光電変換された信号電荷をゲートで受けて、当該信号電荷に応じた電気信号を読み出すソースフォロワ型の読出用トランジスタと、
前記読出用トランジスタのゲートに与える基準電位をＶｒｅｆ、当該読出用トランジスタの閾値電圧をＶｔｈとするときに、前記読出用トランジスタによる信号読出しに先立って、前記読出用トランジスタのゲート電位をＶｒｅｆ＋Ｖｔｈにリセットする補正回路と
を有する単位画素が行列状に配置されてなる
光電変換装置。
【請求項２】
前記読出用トランジスタのゲートとソースとの間に配置され、当該ソースとスイッチ素子を介して接続されたキャパシタを有し、
前記補正回路は、前記読出用トランジスタによる信号読出しに先立って、前記スイッチ素子により前記キャパシタと前記ソースとの接続／非接続を制御して前記読出用トランジスタのゲート電位をリセットする
請求項１記載の光電変換装置。
【請求項３】
前記読出用トランジスタは、微結晶シリコンまたは多結晶シリコンを半導体層とする
請求項１記載の光電変換装置。
【請求項４】
前記補正回路は、
前記基準電位のノードと前記読出用トランジスタのゲートとの間に接続され、前記基準電位を前記読出用トランジスタのゲートに与える第１のトランジスタと、
一方の電極が前記読出用トランジスタのソースに接続され、前記第１のトランジスタと同期してオン／オフ動作を行う第２のトランジスタと、
一端が前記読出用トランジスタのゲートに、他端が前記第２のトランジスタの他方の電極にそれぞれ接続されたキャパシタと、
前記基準電位のノードと前記第２のトランジスタの他方の電極との間に接続され、前記第１，第２のトランジスタのオフ後に前記基準電位を前記キャパシタの他端に与える第３のトランジスタとを少なくとも有する
請求項１記載の光電変換装置。
【請求項５】
前記補正回路は、前記読出用トランジスタのゲート電位をリセットする動作を複数回実行可能な回路構成となっている
請求項４記載の光電変換装置。
【請求項６】
前記単位画素の駆動および前記補正回路の各トランジスタの駆動を行う駆動部は、前記単位画素と同じ基板上に形成されている
請求項１記載の光電変換装置。
【請求項７】
前記駆動部は、前記補正回路の各トランジスタの駆動を、前記単位画素の行列状配置の複数の画素行で同時に行う
請求項６記載の光電変換装置。
【請求項８】
前記読出用トランジスタによって電気信号が読み出される信号線は、前記単位画素の行列状配置の１つの画素列に対して２本以上配線されている
請求項７記載の光電変換装置。
【請求項９】
光電変換素子と、
前記光電変換素子で光電変換された信号電荷をゲートで受けて、当該信号電荷に応じた電気信号を読み出すソースフォロワ型の読出用トランジスタと
を有する単位画素が行列状に配置されてなる光電変換装置の駆動に当たって、
前記読出用トランジスタのゲートに与える基準電位をＶｒｅｆ、当該読出用トランジスタの閾値電圧をＶｔｈとするときに、前記読出用トランジスタによる信号読出しに先立って、前記読出用トランジスタのゲート電位をＶｒｅｆ＋Ｖｔｈにリセットする
光電変換装置の駆動方法。
【請求項１０】
入射した放射線により感光されて信号電荷を発生する放射線検出器と、
前記放射線検出器で発生する信号電荷をゲートで受けて、当該信号電荷に応じた電気信号を読み出すソースフォロワ型の読出用トランジスタと、
前記読出用トランジスタのゲートに与える基準電位をＶｒｅｆ、当該読出用トランジスタの閾値電圧をＶｔｈとするときに、前記読出用トランジスタによる信号読出しに先立って、前記読出用トランジスタのゲート電位をＶｒｅｆ＋Ｖｔｈにリセットする補正回路と
を有する単位画素が行列状に配置されてなる
放射線撮像装置。
【請求項１１】
入射した放射線により感光されて信号電荷を発生する放射線検出器と、
前記放射線検出器で発生する信号電荷をゲートで受けて、当該信号電荷に応じた電気信号を読み出すソースフォロワ型の読出用トランジスタと
を有する単位画素が行列状に配置されてなる放射線撮像装置の駆動に当たって、
前記読出用トランジスタのゲートに与える基準電位をＶｒｅｆ、当該読出用トランジスタの閾値電圧をＶｔｈとするときに、前記読出用トランジスタによる信号読出しに先立って、前記読出用トランジスタのゲート電位をＶｒｅｆ＋Ｖｔｈにリセットする
放射線撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置および光電変換装置の駆動方法、並びに放射線撮像装置および放射線撮像装置の駆動方法に関する。放射線撮像装置は、α線、β線、γ線、Ｘ線に代表される放射線を波長変換体で光電変換装置の感度域に波長変換して放射線に基づく情報を読み取る放射線読取装置である。
【背景技術】
【０００２】
光電変換装置や放射線撮像装置においては、光電変換部で光電変換された入力情報に基づく電荷を外部容量へ転送し、当該外部容量にて信号電圧に変換することが行なわれる。このように、光電変換部自身の容量から外部容量へ電荷を転送して信号電圧に変換することで、Ｓ／Ｎを比較的大きくとることができる。
【０００３】
ところで、画素を複数個並べて配置する構成を採る場合、画素から信号が読み出される信号線が画素の数に応じて配線長が長くなるために寄生容量が形成されることがある。例えば、２００μｍ×２００μｍの大きさの画素を縦２０００個×横２０００個配置し、Ｘ線フィルム相当の大きさ、例えば４０ｃｍ×４０ｃｍの大きさのエリアセンサを作製した場合を考える。
【０００４】
Ｘ線フィルム相当の大きさのエリアセンサの場合、電荷転送するトランジスタのゲート電極とソース領域の重なりで容量が形成される。この重なりは画素数に応じるため重なり容量Ｃｇｓは、１箇所について約０．０５ｐＦであるとしても、１本の信号線には０．０５ｐＦ×２０００個＝１００ｐＦという容量が形成されることになる。
【０００５】
光電変換部自身の容量（センサ容量）Ｃｓは約１ｐＦ程度であるため、画素に発生した信号電圧をＶ１とすると信号線の出力電圧Ｖ０は
Ｖ０＝｛Ｃｓ／（Ｃｓ＋Ｃｇｓ×１０００）｝×Ｖ1
となり、出力電圧は約１／１００になってしまう。すなわち、大面積のエリアセンサを構成する場合には出力電圧は大幅にダウンすることになる。
【０００６】
また、このような状況下において、動画読取りを行なうためには、さらに１秒あたり３０枚以上の画像読取りを行なうことができる感度と動作の高速性が要求される。特に、医療におけるＸ線診断を含む非破壊検査などでは照射するＸ線の線量を出来るだけ少なくしたいという要求もあり、信号電荷量を１００〜４００倍に増加できるような、即ちさらなる高感度化が要望されている。
【０００７】
これに対して、従来、光電変換部で発生した信号電荷をゲートで受ける電界効果トランジスタを有し、当該電界効果トランジスタによって信号電荷に応じた信号電圧を信号線に読み出すソースフォロワ回路を画素ごとに設ける構成が採られている（例えば、特許文献１参照）。このソースフォロワ回路によれば、信号線に形成される容量が大きな場合でも高速の信号読み出しが可能になる。
【０００８】
ただし、ソースフォロア回路は、そのオフセット電位のバラツキが、固定パターンノイズとして現れるという問題がある。特に、半導体層を非晶質シリコンや多結晶シリコンで構成したソースフォロア回路では、そのオフセット電位のバラツキは１Ｖ程度と非常に大きなものになる。
【０００９】
図１３に、ソースフォロア回路を含む従来の画素回路を示す。従来例に係る単位画素１００は、光電変換素子１０１、リセットトランジスタ１０２、読出用トランジスタ１０３および行選択トランジスタ１０４を有する構成となっている。
【００１０】
光電変換素子１０１は、アノードが蓄積ノードＮに接続されており、入射光に応じた信号電荷を発生する。蓄積ノードＮには容量成分１０５が存在し、光電変換素子１０１で発生した信号電荷は蓄積ノードＮに蓄積される。リセットトランジスタ１０２は、蓄積ノードＮと参照電位Ｖｒｅｆとの間に接続され、リセット信号Ｖｒｓｔに応答して蓄積ノードＮをリセットする。
【００１１】
読出用トランジスタ１０３は、ゲートが蓄積ノードＮに、ドレインが電源ＶＤＤにそれぞれ接続され、光電変換素子１０１で発生した信号電荷をゲートで受け、当該信号電荷に応じた信号電圧を出力する。行選択トランジスタ１０４は、読出用トランジスタ１０３のソースと信号線１１０との間に接続され、行走査信号Ｖｒｅａｄに応答して、読出用トランジスタ１０３から出力される信号を信号線１１０に出力する。
【００１２】
信号線１１０の一端には定電流源１２０が接続されている。ここで、読出用トランジスタ１０３とそのソースに対して行選択トランジスタ１０４および信号線１１０を介して接続された定電流源１２０とによってソースフォロワ回路が形成されている。読出用トランジスタ１０３によって信号線１１０に読み出された信号は、アンプ１３０を介して出力される。
【００１３】
上記構成の画素回路では、ソースフォロワ回路を構成する読出用トランジスタ１０３のソース電位は、ゲート入力電位よりも当該読出用トランジスタ１０３の閾値電圧Ｖｔｈ分だけ低下する。これにより、ソースフォロワ回路が持つ閾値電圧分のオフセット値、即ち読出用トランジスタ１０３の閾値電圧Ｖｔｈのバラツキが固定パターンノイズとして現れる。
【００１４】
そのため、特許文献１記載の従来技術では、Ｘ線の非照射時の各画素の出力データをオフセット値としてメモリに記憶しておき、当該オフセット値をＸ線照射時の出力データから差し引くことで、ソースフォロア回路のオフセット値のバラツキを補正するようにしている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開平１１−３０７７５６号公報（特に、段落００３８−００３９等参照）
【発明の概要】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１記載の従来技術では、全画素領域に亘る画素ごとのオフセット値を常にメモリに記憶して使う必要があるために大容量のメモリが必要になり、当該メモリを含む信号処理ＩＣのコストアップにつながるという問題点がある。
【００１７】
また、これらのオフセット値は、放射線撮像装置の使用温度や、前回の放射線照射による信号値、長期間に亘って使用した場合の経時劣化などの影響を受けるため、毎回同じ値をとる訳ではない。したがって、毎回撮像を行う度にオフセット値を読み出して使用することが必要となり、信号処理の処理速度の低下を招くために、高速撮像（撮影）などを行う場合には障害となる。
【００１８】
そこで、本発明は、全画素領域に亘る画素ごとのオフセット値をメモリに記憶しなくても、ソースフォロア回路が持つ閾値電圧分のオフセット値のバラツキを補正可能な光電変換装置およびその駆動方法、並びに放射線撮像装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、
光電変換素子と、
前記光電変換素子で光電変換された信号電荷をゲートで受けて、当該信号電荷に応じた電気信号を読み出すソースフォロワ型の読出用トランジスタと
を有する単位画素が行列状に配置されてなる光電変換装置において、
前記読出用トランジスタのゲートに与える基準電位をＶｒｅｆ、当該読出用トランジスタの閾値電圧をＶｔｈとするときに、前記読出用トランジスタによる信号読出しに先立って、前記読出用トランジスタのゲート電位をＶｒｅｆ＋Ｖｔｈにリセットする。
また、入射した放射線により感光されて信号電荷を発生する放射線検出器を光電変換素子に代えて用いることによって放射線撮像装置を構成できる。
【００２０】
上記構成の光電変換装置または放射線撮像装置において、単位画素ごとに設けられた補正回路によるリセット動作により、信号の読出しに先立って、読出用トランジスタのゲート電位をＶｒｅｆ＋Ｖｔｈにリセットする。すると、補正回路によるリセット動作後、読出用トランジスタの閾値電圧Ｖｔｈ分のオフセット値がのった状態で、読出用トランジスタのゲートが接続された蓄積ノードに信号電荷が蓄積される。これにより、信号の読出しの際に、ゲート入力電位に含まれる閾値電圧Ｖｔｈ分のオフセット値が読出用トランジスタの閾値電圧Ｖｔｈと相殺される。その結果、信号読出し時の出力電位には、読出用トランジスタの閾値電圧Ｖｔｈ分のオフセット値が含まれないために、当該オフセット値のバラツキに起因する固定パターンノイズの発生を抑えることができる。
【発明の効果】
【００２１】
本発明によれば、ソースフォロア回路が持つ閾値電圧Ｖｔｈ分のオフセット値のバラツキを補正する補正回路を単位画素ごとに設けることで、全画素領域に亘る画素ごとのオフセット値をメモリに記憶しなくても、オフセット値のバラツキを補正できる。
【図面の簡単な説明】
【００２２】
【図１】本発明が適用される光電変換装置のシステム構成の概略を示すシステム構成図である。
【図２】光電変換装置と波長変換体の組合せからなる放射線撮像装置を示す概略構成図である。
【図３】実施例１に係る単位画素の回路構成を示す回路図である。
【図４】実施例１に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図５】実施例２に係る単位画素の回路構成を示す回路図である。
【図６】実施例２に係る単位画素の回路動作の説明に供するタイミングチャートである。
【図７】間接変換型放射線検出器の構造の一例を示す断面図である。
【図８】直接変換型放射線検出器の構造の一例を示す断面図である。
【図９】トランジスタ部分の構造をトップゲート構造とした場合の直接変換型放射線検出器の構造を示す断面図である。
【図１０】変形例１に係る画素アレイ部の構成を示す構成図である。
【図１１】変形例２に係る画素アレイ部の構成を示す構成図である。
【図１２】変形例３に係る画素アレイ部の構成を示す構成図である。
【図１３】ソースフォロア回路を含む従来の画素回路を示す回路図である。
【発明を実施するための形態】
【００２３】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される光電変換装置
２．本発明（実施形態）の特徴部分
２−１．実施例１（リセット動作が１段階の例）
２−２．実施例２（リセット動作が２段階の例）
２−３．放射線検出器
２−４．放射線撮像装置
３．変形例
【００２４】
＜１．本発明が適用される光電変換装置＞
（システム構成）
図１は、本発明が適用される光電変換装置のシステム構成の概略を示すシステム構成図である。
【００２５】
本適用例に係る光電変換装置１０は、ガラス基板等の絶縁性基板（以下、単に「基板」と記述する場合もある）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じ基板１１上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部として、例えば、行走査部（垂直駆動部）１３、水平選択部１４、列走査部（水平駆動部）１５およびシステム制御部１６が設けられている。
【００２６】
画素アレイ部１２には、入射光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部（光電変換素子）を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００２７】
画素アレイ部１２にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線１７が行方向（画素行の画素の配列方向）に沿って配線され、画素列ごとに垂直信号線１８が列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１７は、画素から信号を読み出す駆動を行う駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。
【００２８】
行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、例えば行単位で駆動する画素駆動部である。行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通して水平選択部１４に供給される。水平選択部１４は、垂直信号線１８ごとに設けられたアンプや水平選択スイッチ等によって構成されている。
【００２９】
列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１４の各水平選択スイッチを走査しつつ順番に駆動する。この列走査部１５による選択走査により、垂直信号線１８の各々を通して伝送される各画素の信号が順番に水平信号線１９に出力され、当該水平信号線１９を通して基板１１の外部へ伝送される。
【００３０】
なお、水平選択部１４、列走査部１５および水平信号線１９からなる回路部分については、ガラス基板等の絶縁性基板１１上に形成された回路もしくは外部制御ＩＣあるいはその両方を併用して構成される。
【００３１】
システム制御部１６は、基板１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本光電変換装置１０の内部情報などのデータを出力する。システム制御部１６はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、水平選択部１４および列走査部１５などの周辺回路部の駆動制御を行う。
【００３２】
（放射線撮像装置）
上記構成の光電変換装置１０は、α線、β線、γ線、Ｘ線に代表される放射線を当該光電変換装置１０の感度域に波長変換する波長変換体との組合せにより、放射線に基づく情報を読み取る放射線撮像装置（放射線読取装置）を構成することができる。具体的には、図２に示すように、光電変換装置１０の画素アレイ部１２の受光側に蛍光体（例えば、シンチレータ）のような波長変換体２０を設けることにより放射線撮像装置３０を構成することができる。
【００３３】
＜２．本発明（実施形態）の特徴部分＞
上記構成の光電変換装置１０または放射線撮像装置３０において、本発明は、ソースフォロア回路が持つ閾値電圧分のオフセット値のバラツキを補正可能な補正回路を単位画素ごとに有することを特徴としている。
【００３４】
このように、単位画素ごとに補正回路を有することで、従来技術のように、全画素領域（画素アレイ部１２の全体）に亘る画素ごとのオフセット値をメモリに記憶しなくても、各画素内でオフセット値のバラツキを補正することが可能になる。したがって、ソースフォロア回路が持つ閾値電圧分のオフセット値のバラツキのより精細な補正が可能になる。
【００３５】
また、ソースフォロア回路が持つ閾値電圧分のオフセット値は、放射線撮像装置３０の使用温度や、前回の放射線照射による残留信号値、長期間に亘って使用した場合の経時劣化などの影響により、撮像の度に毎回変わるオフセット値を、完全に排除することが可能となる。さらには、毎回の補正値の読み出しが不要になるために、心臓などの動的撮影などの高速撮影を可能とすることができる。その結果、人体に対する放射線の被爆量を減らすことが可能となる。
【００３６】
以下に、ソースフォロア回路が持つ閾値電圧分のオフセット値のバラツキを補正可能な補正回路を有する単位画素の具体的な実施例について説明する。
【００３７】
［２−１．実施例１］
（画素回路）
図３は、実施例１に係る単位画素の回路構成を示す回路図である。図３に示すように、実施例１に係る単位画素４０Ａは、光電変換素子４１、読出用トランジスタ４２、行選択トランジスタ４３および補正回路４４Ａを有する構成となっている。この単位画素４０Ａに対して、画素駆動線１７として例えば３本の配線、具体的には行選択線１７１、第１，第２のリセット制御線１７２，１７３が画素行ごとに配線されている。
【００３８】
光電変換素子４１は、例えばＰＩＮ(Positive Intrinsic Negative Diode)フォトダイオードであり、アノードが蓄積ノードＮ１１に接続されており、入射光の光量に応じた電荷量の信号電荷を発生する。この光電変換素子４１で発生した信号電荷は蓄積ノードＮ１１に蓄積される。
【００３９】
読出用トランジスタ４２は、ゲートが蓄積ノードＮ１１に、ドレインが電源ＶＤＤにそれぞれ接続され、光電変換素子４１で発生した信号電荷をゲートで受け、当該信号電荷に応じた電気信号、即ち信号電圧を出力するソースフォロワ型のトランジスタである。この読出用トランジスタ４２は、例えば微結晶シリコンまたは多結晶シリコンを半導体層とする。
【００４０】
微結晶シリコンまたは多結晶シリコン（ポリシリコン）はアモルファスシリコンに比べて移動度μが高いため、読出用トランジスタ４２による信号の高速読出しが可能になる。因みに、読出用トランジスタ４２の半導体層が例えば低温ポリシリコンからなる場合、当該読出用トランジスタ４２の閾値電圧Ｖｔｈのバラツキは±０．５〜１Ｖ程度となることが知られている。
【００４１】
行選択トランジスタ４３は、読出用トランジスタ４２のソースと垂直信号線１８との間に接続され、行選択線１７１を介して行走査部１３から与えられる行走査信号Ｖｒｅａｄに応答して、読出用トランジスタ４２から出力される信号を垂直信号線１８に出力する。
【００４２】
すなわち、行選択トランジスタ４３は、単位画素４０Ａを選択（活性化）状態にする。この行選択トランジスタ４３は、読出用トランジスタ４２のソースと垂直信号線１８との間ではなく、ドレインと電源ＶＤＤとの間に接続されても単位画素４０Ａの選択を行うことができる。
【００４３】
垂直信号線１８の一端には定電流源５０が接続されている。ここで、読出用トランジスタ４２とそのソースに対して行選択トランジスタ４３および垂直信号線１８を介して接続された定電流源５０とによってソースフォロワ回路が形成されている。読出用トランジスタ４２によって垂直信号線１８に読み出された信号は、水平選択部１４内のアンプ１４１に供給される。
【００４４】
補正回路４４Ａは、スイッチ素子である３つのリセットトランジスタ４４１，４４２，４４３および１つのキャパシタ４４４によって構成されている。この補正回路４４Ａは、信号の読出しに先立って、蓄積ノードＮ１１の電位を基準電位Ｖｒｅｆに読出用トランジスタ４２の閾値電圧Ｖｔｈを加算した電位Ｖｒｅｆ＋Ｖｔｈにリセットする作用を為す。
【００４５】
リセットトランジスタ４４１は、蓄積ノードＮ１１と基準電位端子４４５との間に接続され、第１のリセット制御線１７２を介して行走査部１３から与えられるリセット信号Ｖｒｓｔ１に応答してオン／オフ動作を行う。リセット端子４４５には基準電位Ｖｒｅｆが与えられる。
【００４６】
リセットトランジスタ４４２は、一方の電極が読出用トランジスタ４２のソースに接続され、第１のリセット制御線１７２を介して行走査部１３から与えられるリセット信号Ｖｒｓｔ１に応答してオン／オフ動作を行う。すなわち、リセットトランジスタ４４２は、リセットトランジスタ４４１と同期してオン／オフ動作を行う。
【００４７】
リセットトランジスタ４４３は、一方の電極がリセットトランジスタ４４２の他方の電極に、他方の電極が基準電位端子４４５にそれぞれ接続され、第２のリセット制御線１７３を介して行走査部１３から与えられるリセット信号Ｖｒｓｔ２に応答してオン／オフ動作を行う。キャパシタ４４４は、蓄積ノードＮ１１とリセットトランジスタ４４２，４４３の共通接続ノードＮ１２との間に接続されている。
【００４８】
ここでは、読出用トランジスタ４２、行選択トランジスタ４３およびリセットトランジスタ４４１〜４４３として、例えばＮチャネル型の電界効果トランジスタを用いている。ただし、ここで例示した読出用トランジスタ４２、行選択トランジスタ４３およびリセットトランジスタ４４１〜４４３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４９】
（回路動作）
次に、上記構成の実施例１に係る単位画素４０Ａの回路動作について、図４のタイミングチャートを用いて説明する。図４のタイミングチャートには、行走査信号Ｖｒｅａｄ、リセット信号Ｖｒｅｓｔ１，Ｖｒｅｓｔ２、読出用トランジスタ４２のゲート入力電位Ｖｉｎおよびアンプ１４１の出力電位Ｖｏｕｔの各波形を示している。
【００５０】
時刻ｔ１１で行走査信号Ｖｒｅａｄがアクティブ（本例では、高レベル）状態になる。すると、行選択トランジスタ４３がオン状態となり、当該選択トランジスタ４３を含む画素４０Ａが属する画素行の各画素が選択された状態となる。
【００５１】
時刻ｔ１１で同時に、リセット信号Ｖｒｓｔ１がアクティブ（本例では、高レベル）状態になることで、リセットトランジスタ４４１，４４２が共にオン状態となる。リセットトランジスタ４４１がオン状態になることで、蓄積ノードＮ１１の電位が基準電位Ｖｒｅｆにリセットされ、読出用トランジスタ４２のゲート入力電位Ｖｉｎが基準電位Ｖｒｅｆになる。
【００５２】
このとき、読出用トランジスタ４２のソース電位は、ゲート入力電位Ｖｉｎから読出用トランジスタ４２の閾値電圧Ｖｔｈ分だけ低い電位、即ちＶｒｅｆ−Ｖｔｈになる。また、リセットトランジスタ４４２がオン状態にあることから、共通接続ノードＮ１２の電位もＶｒｅｆ−Ｖｔｈになる。その結果、キャパシタ４４４の両端間電圧が閾値電圧Ｖｔｈになる。
【００５３】
次に、時刻ｔ１２でリセット信号Ｖｒｓｔ１が非アクティブ状態になり、同時にリセット信号Ｖｒｓｔ２がアクティブ（本例では、高レベル）状態になる。これにより、リセットトランジスタ４４３がオン状態となり、共通接続ノードＮ１２の電位が基準電位Ｖｒｅｆになる。その結果、蓄積ノードＮ１１の電位は、電位Ｖｒｅｆからキャパシタ４４４の両端間電圧ＶｔｈだけシフトされてＶｒｅｆ＋Ｖｔｈになる。
【００５４】
以上の一連の動作を行う時刻ｔ１１から時刻ｔ１２までの期間が、蓄積ノードＮ１１の電位をリセットするリセット期間となる。このリセット動作により、蓄積ノードＮ１１の電位はＶｒｅｆ＋Ｖｔｈになる。すなわち、蓄積ノードＮ１１の電位はＶｒｅｆ＋Ｖｔｈにリセットされる。その後、時刻ｔ１３で行走査信号Ｖｒｅａｄが非アクティブ状態になる。
【００５５】
時刻ｔ１２でリセット動作が終了すると、光電変換素子４１で光電変換された信号電荷の蓄積ノードＮ１１への蓄積が開始される。これにより、読出用トランジスタ４２のゲート入力電位Ｖｉｎは、基準電位Ｖｒｅｆ＋Ｖｔｈから蓄積ノードＮ１１の蓄積電荷量に応じて上昇する。
【００５６】
すなわち、リセットトランジスタ４４１〜４４３によるリセット動作により、読出用トランジスタ４２の閾値電圧Ｖｔｈ分のオフセット値がのった状態で、蓄積ノードＮ１１に対する信号電荷の蓄積が始まる。その結果、読出用トランジスタ４２のゲート入力電位Ｖｉｎは、閾値電圧Ｖｔｈ分のオフセット値を含む電位となる。
【００５７】
そして、一定の蓄積期間が経過した時刻ｔ１４で行走査信号Ｖｒｅａｄが再びアクティブ状態になることで、行選択トランジスタ４３がオン状態となり、当該選択トランジスタ４３を含む画素４０Ａが属する画素行の各画素が選択された状態となる。なお、時刻ｔ１２から時刻ｔ１４までの期間が蓄積期間（光電変換期間）となる。
【００５８】
画素選択が行われることで、読出用トランジスタ４２による蓄積電圧の読出しが開始される。このとき、読出用トランジスタ４２のゲート入力電位Ｖｉｎに含まれるオフセット値、即ち閾値電圧Ｖｔｈは、読出用トランジスタ４２の閾値電圧Ｖｔｈと相殺される。これにより、出力電位Ｖｏｕｔは、リセット期間（ｔ１１−ｔ１２）では読出用トランジスタ４２の閾値電圧Ｖｔｈのバラツキの影響を受けるのに対して、読出し期間（ｔ１４−ｔ１５）では閾値電圧Ｖｔｈのバラツキの影響を受けない。
【００５９】
上述したように、画素４０Ａごとに有する補正回路４４Ａによるリセット動作により、信号の読出しに先立って、蓄積ノードＮ１１の電位、即ちゲート入力電位ＶｉｎをＶｒｅｆ＋Ｖｔｈにリセット（設定）することで、次のような作用効果を得ることができる。
【００６０】
すなわち、補正回路４４Ａによるリセット動作後、読出用トランジスタ４２の閾値電圧Ｖｔｈ分のオフセット値がのった状態で蓄積ノードＮ１１に信号電荷が蓄積される。これにより、信号の読出しの際に、ゲート入力電位Ｖｉｎに含まれる閾値電圧Ｖｔｈ分のオフセット値が読出用トランジスタ４２の閾値電圧Ｖｔｈと相殺される。
【００６１】
その結果、信号読出し時の出力電位Ｖｏｕｔには、読出用トランジスタ４２の閾値電圧Ｖｔｈ分のオフセット値が含まれないために、当該オフセット値のバラツキに起因する固定パターンノイズの発生を抑えることができる。換言すれば、補正回路４４Ａによるリセット動作により、ソースフォロア回路が持つ閾値電圧Ｖｔｈ分のオフセット値のバラツキを補正できる。
【００６２】
［２−２．実施例２］
（画素回路）
図５は、実施例２に係る単位画素の回路構成を示す回路図である。図５において、図３と同等部分（対応する部分）には同一符号を付して示し、重複説明は省略する。
【００６３】
実施例２に係る単位画素４０Ｂは、光電変換素子４１、読出用トランジスタ４２および行選択トランジスタ４３に加えて画素ごとに有する補正回路４４Ｂの構成を、実施例１に係る補正回路４４Ａと異にしており、それ以外は基本的に同じである。この補正回路４４Ｂを有する単位画素４０Ｂに対して、画素駆動線１７として例えば５本の配線、具体的には行選択線１７１、第１〜第４のリセット制御線１７２〜１７５が画素行ごとに配線されている。
【００６４】
補正回路４４Ｂは、５つのリセットトランジスタ４４１，４４２，４４３，４４６，４４７および２つのキャパシタ４４４，４４８によって構成されている。リセットトランジスタ４４１は、蓄積ノードＮ１１と基準電位端子（ノード）４４５との間に接続され、第１のリセット制御線１７２を介して行走査部１３から与えられるリセット信号Ｖｒｓｔ１に応答してオン／オフ動作を行う。リセット端子４４５には基準電位Ｖｒｅｆが与えられる。
【００６５】
リセットトランジスタ４４２は、一方の電極が読出用トランジスタ４２のソースに接続され、第１のリセット制御線１７２を介して行走査部１３から与えられるリセット信号Ｖｒｓｔ１に応答してオン／オフ動作を行う。すなわち、リセットトランジスタ４４２は、リセットトランジスタ４４１と同期してオン／オフ動作を行う。
【００６６】
リセットトランジスタ４４３は、一方の電極がリセットトランジスタ４４２の他方の電極に、他方の電極が基準電位端子４４５にそれぞれ接続され、第２のリセット制御線１７３を介して行走査部１３から与えられるリセット信号Ｖｒｓｔ２に応答してオン／オフ動作を行う。
【００６７】
リセットトランジスタ４４６は、一方の電極が読出用トランジスタ４２のソースに接続され、第３のリセット制御線１７４を介して行走査部１３から与えられるリセット信号Ｖｒｓｔ３に応答してオン／オフ動作を行う。
【００６８】
リセットトランジスタ４４７は、一方の電極がリセットトランジスタ４４６の他方の電極に、他方の電極が基準電位端子４４５にそれぞれ接続され、第４のリセット制御線１７５を介して行走査部１３から与えられるリセット信号Ｖｒｓｔ４に応答してオン／オフ動作を行う。
【００６９】
キャパシタ４４４は、蓄積ノードＮ１１とリセットトランジスタ４４２，４４３の共通接続ノードＮ１２との間に接続されている。キャパシタ４４８は、蓄積ノードＮ１１とリセットトランジスタ４４６，４４７の共通接続ノードＮ１３との間に接続されている。
【００７０】
ここでは、読出用トランジスタ４２、行選択トランジスタ４３およびリセットトランジスタ４４１〜４４３，４４６，４４７として、例えばＮチャネル型の電界効果トランジスタを用いている。ただし、ここで例示した読出用トランジスタ４２、行選択トランジスタ４３およびリセットトランジスタ４４１〜４４３，４４６，４４７の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００７１】
（回路動作）
次に、上記構成の実施例２に係る単位画素４０Ｂの回路動作について、図６のタイミングチャートを用いて説明する。図６のタイミングチャートには、行走査信号Ｖｒｅａｄ、リセット信号Ｖｒｅｓｔ１，Ｖｒｅｓｔ２，Ｖｒｅｓｔ３，Ｖｒｅｓｔ４、読出用トランジスタ４２のゲート入力電位Ｖｉｎおよびアンプ１４１の出力電位Ｖｏｕｔの各波形を示している。
【００７２】
時刻ｔ２１で行走査信号Ｖｒｅａｄがアクティブ（本例では、高レベル）状態になる。すると、行選択トランジスタ４３がオン状態となり、当該選択トランジスタ４３を含む画素４０Ｂが属する画素行の各画素が選択された状態となる。
【００７３】
時刻ｔ２１で同時に、リセット信号Ｖｒｓｔ１，Ｖｒｓｔ３が共にアクティブ（本例では、高レベル）状態になることで、リセットトランジスタ４４１，４４２，４４６が共にオン状態となる。リセットトランジスタ４４１がオン状態になることで、蓄積ノードＮ１１の電位が基準電位Ｖｒｅｆにリセットされ、読出用トランジスタ４２のゲート入力電位Ｖｉｎが基準電位Ｖｒｅｆになる。
【００７４】
このとき、読出用トランジスタ４２のソース電位は、ゲート入力電位Ｖｉｎから読出用トランジスタ４２の閾値電圧Ｖｔｈ分だけ低い電位、即ちＶｒｅｆ−Ｖｔｈになる。また、リセットトランジスタ４４２，４４６が共にオン状態にあることから、共通接続ノードＮ１２，Ｎ１３の電位もＶｒｅｆ−Ｖｔｈになる。
【００７５】
その結果、キャパシタ４４４，４４８の両端間電圧が閾値電圧Ｖｔｈになる。このときの閾値電圧Ｖｔｈは、読出用トランジスタ４２のゲート入力電位Ｖｉｎが基準電位Ｖｒｅｆのときの動作条件における当該読出用トランジスタ４２の閾値電圧である。
【００７６】
次に、時刻ｔ２２でリセット信号Ｖｒｓｔ１が非アクティブ状態になり、同時にリセット信号Ｖｒｓｔ２がアクティブ（本例では、高レベル）状態になる。これにより、リセットトランジスタ４４３がオン状態となり、共通接続ノードＮ１２の電位が基準電位Ｖｒｅｆになる。その結果、蓄積ノードＮ１１の電位は、電位Ｖｒｅｆからキャパシタ４４４の両端間電圧ＶｔｈだけシフトされてＶｒｅｆ＋Ｖｔｈになる。
【００７７】
このとき、読出用トランジスタ４２は、ゲート入力電位ＶｉｎがＶｒｅｆ＋Ｖｔｈでの動作状態となる。この動作条件で読出用トランジスタ４２の閾値電圧Ｖｔｈにバラツキがなければ、読出用トランジスタ４２のソース電位は基準電位Ｖｒｅｆ（＝（Ｖｒｅｆ＋Ｖｔｈ）−Ｖｔｈ）となる。
【００７８】
一方、ゲート入力電位ＶｉｎがＶｒｅｆ＋Ｖｔｈでの動作条件で読出用トランジスタ４２の閾値電圧Ｖｔｈにバラツキがあり、そのときの閾値電圧をＶｔｈ´（＝Ｖｔｈ±α）とすると、読出用トランジスタ４２のソース電位はＶｒｅｆ±αとなる。このとき、リセット信号Ｖｒｓｔ３がアクティブ状態にあり、リセットトランジスタ４４６がオン状態のままであるために、キャパシタ４４８の両端間電圧がＶｔｈ±αとなる。
【００７９】
次に、時刻ｔ２３でリセット信号Ｖｒｓｔ２，Ｖｒｓｔ３が共に非アクティブ状態になり、同時にリセット信号Ｖｒｓｔ４がアクティブ（本例では、高レベル）状態になる。これにより、リセットトランジスタ４４７がオン状態になり、共通接続ノードＮ１３の電位が基準電位Ｖｒｅｆになる。その結果、蓄積ノードＮ１１の電位は、電位Ｖｒｅｆからキャパシタ４４４の両端間電圧Ｖｔｈ±αだけシフトされてＶｒｅｆ＋Ｖｔｈ±αになる。
【００８０】
以上の一連の動作を行う時刻ｔ２１から時刻ｔ２３までの期間が、蓄積ノードＮ１１の電位をリセットするリセット期間となる。このリセット動作により、蓄積ノードＮ１１の電位はＶｒｅｆ＋Ｖｔｈ±αになる。すなわち、蓄積ノードＮ１１の電位はＶｒｅｆ＋Ｖｔｈ±αにリセットされる。その後、時刻ｔ２４で行走査信号Ｖｒｅａｄが非アクティブ状態になる。
【００８１】
時刻ｔ２３でリセット動作が終了すると、光電変換素子４１で光電変換された信号電荷の蓄積ノードＮ１１への蓄積が開始される。これにより、読出用トランジスタ４２のゲート入力電位Ｖｉｎは、基準電位Ｖｒｅｆ＋Ｖｔｈ±αから蓄積ノードＮ１１の蓄積電荷量に応じて上昇する。
【００８２】
すなわち、リセットトランジスタ４４１〜４４３，４４６，４４７によるリセット動作により、読出用トランジスタ４２の閾値電圧Ｖｔｈ±α分のオフセット値がのった状態で、蓄積ノードＮ１１に対する信号電荷の蓄積が始まる。その結果、読出用トランジスタ４２のゲート入力電位Ｖｉｎは、閾値電圧Ｖｔｈ±α分のオフセット値を含む電位となる。
【００８３】
そして、一定の蓄積期間が経過した時刻ｔ２５で行走査信号Ｖｒｅａｄが再びアクティブ状態になることで、行選択トランジスタ４３がオン状態となり、当該選択トランジスタ４３を含む画素４０Ｂが属する画素行の各画素が選択された状態となる。なお、時刻ｔ２３から時刻ｔ２５までの期間が蓄積期間（光電変換期間）となる。
【００８４】
画素選択が行われることで、読出用トランジスタ４２による蓄積電圧の読出しが開始される。このとき、読出用トランジスタ４２のゲート入力電位Ｖｉｎに含まれるオフセット値、即ち閾値電圧Ｖｔｈ±αは、読出用トランジスタ４２の閾値電圧Ｖｔｈ±αと相殺される。これにより、出力電位Ｖｏｕｔは、リセット期間（ｔ２１−ｔ２３）では読出用トランジスタ４２の閾値電圧Ｖｔｈ±αのバラツキの影響を受けるのに対して、読出し期間（ｔ２５−ｔ２６）では閾値電圧Ｖｔｈ±αのバラツキの影響を受けない。
【００８５】
上述したように、画素４０Ｂごとに有する補正回路４４Ｂによるリセット動作により、信号の読出しに先立って、蓄積ノードＮ１１の電位をＶｒｅｆ＋Ｖｔｈ±αにリセットすることで、次のような作用効果を得ることができる。
【００８６】
すなわち、リセット動作後読出用トランジスタ４２の閾値電圧Ｖｔｈ±α分のオフセット値がのった状態で蓄積ノードＮ１１に対して信号電荷が蓄積されるため、信号の読出しの際にゲート入力電位Ｖｉｎに含まれるオフセット値が読出用トランジスタ４２の閾値電圧Ｖｔｈ±αと相殺される。
【００８７】
その結果、信号読出し時の出力電位Ｖｏｕｔには、読出用トランジスタ４２の閾値電圧Ｖｔｈ±α分のオフセット値が含まれないために、当該オフセット値のバラツキに起因する固定パターンノイズの発生を抑えることができる。換言すれば、補正回路４４Ｂによるリセット動作により、ソースフォロア回路が持つ閾値電圧Ｖｔｈ±α分のオフセット値のバラツキを補正できる。
【００８８】
特に、実施例２に係る補正回路４４Ｂによれば、ソースフォロア回路が持つ閾値電圧分のオフセット値のバラツキ補正が２段階で行われるために、実施例１に係る補正回路４４Ａの場合に比べてさらに精密な補正を行うことができる。
【００８９】
なお、ここでは、ソースフォロア回路のオフセット値のバラツキ補正を２段階で行う場合を例に挙げたが、回路素子数を増やすことによって３段階以上のバラツキ補正が可能な補正回路の実現も可能である。
【００９０】
また、実施例１，２では、補正回路４４Ａ，４４Ｂによるオフセット値のバラツキ補正のためのリセット動作を画素行単位で行い場合を例に挙げたが、複数の画素行間で同時に行うようにすれば、リセット動作に要する時間を短縮できる利点がある。
【００９１】
［２−３．放射線検出器］
以上では、光電変換装置１０の場合を前提として説明したが、放射線撮像装置３０の場合には、入射した放射線により感光されて信号電荷を発生する放射線検出器（放射線感光器）が光電変換素子４１に代えて用いられることになる。放射線検出器は、間接変換型放射線検出器と直接変換型放射線検出器に大別される。以下に、放射線検出器の具体的な構成例について説明する。
【００９２】
（間接変換型放射線検出器）
図７は、間接変換型放射線検出器の構造の一例を示す断面図である。ここでは、隣接する２画素分の素子構造を、読出用トランジスタ４２やキャパシタ４４４を含む回路部分と共に示している。
【００９３】
図７において、ガラス基板等の絶縁性基板６１上に、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等からなるゲート電極６２およびキャパシタ電極６３が形成されている。これら電極６２，６３の上にはＳｉＮｘ、ＳｉＯ２等からなるゲート絶縁膜６４が形成され、その上部に微結晶シリコン、多結晶シリコン、アモルファスシリコン等からなる半導体層６５およびキャパシタ電極６６が形成されている。
【００９４】
半導体層６５およびキャパシタ電極６６の上には、ＳｉＮｘ、ＳｉＯ２等からなる第１の層間絶縁膜６７が形成されている。第１の層間絶縁膜６７の上部には、読み出し用の信号線や、読出用トランジスタ４２とキャパシタ４４４をコンタクトホールを介して接続する配線６８がＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって形成されている。これら配線６８の上には、ＳｉＮｘ、ＳｉＯ２、有機絶縁膜等からなる第２の層間絶縁膜６９が形成されている。
【００９５】
そして、第２の層間絶縁膜６９の上に間接変換型放射線検出器７０Ａが形成されることになる。具体的には、第２の層間絶縁膜６９の上部に、コンタクトホールを介してＰＩＮフォトダイオード８０の下部電極８１がＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって形成されている。下部電極８１の上には、ｐ型半導体層８２、ｉ型半導体層８３、ｎ型半導体層８４が順に積層されることで、いわゆる、ＰＩＮフォトダイオード８０が形成される。
【００９６】
このＰＩＮフォトダイオード８０の半導体層には、アモルファスシリコン、微結晶シリコン、多結晶シリコンなどが使用できる。また、これらのシリコンに、ゲルマニウムや炭素などの材料を導入して、分光感度を変えるようにしてもよい。また、ＰＩＮフォトダイオード８０としては、下部側をｎ型、上部側をｐ型にするような逆向きの構成でも構わない。
【００９７】
ｎ型半導体層８４の上には、当該ＰＩＮフォトダイオード８０に対して規定の電圧を印加するための上部電極８５がＩＴＯ(Indium Tin Oxide)等の透明導電膜によって形成されている。さらに、上部電極８５の上には当該上部電極８５に電圧を供給する電源線８６がＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって形成されている。
【００９８】
ＰＩＮフォトダイオード８０の上部には、有機平坦化膜、スピンオングラス材料等からなる平坦化膜７１が形成され、その上部にＸ線などの放射線を可視光に変換するいわゆるシンチレータと呼ばれる蛍光体７２がＣｓＩ、ＮａＩ、ＣａＦ２等によって形成されている。
【００９９】
蛍光体７２は、Ｘ線などの放射線をＰＩＮフォトダイオード８０の感度域に波長変換する波長変換体である。蛍光体７２の上部には、必要に応じて保護膜（図示せず）をアモルファスカーボン、Ａｌ等によって形成するようにしても良い。
【０１００】
上記構成の間接変換型放射線検出器７０Ａにおいて、ＰＩＮフォトダイオード８０の上部電極８５には、下部電極８１との間の電位差によりＰＩＮフォトダイオード８０が逆バイアスになるような電圧差（例えば、３〜１０Ｖ程度）を印加して使用する。場合によっては、順バイアス電圧を加えてリセット動作を行うなどして使用しても良い。
【０１０１】
（直接変換型放射線検出器）
図８は、直接変換型放射線検出器の構造の一例を示す断面図である。図８において、図７と同等部分（対応する部分）には同一符号を付して示し、重複説明は省略する。ここでも、隣接する２画素分の素子構造を、読出用トランジスタ４２やキャパシタ４４４を含む回路部分と共に示している。
【０１０２】
直接変換型放射線検出器７０Ｂは、ゲート電極６２から下部電極８１までの構成は間接変換型放射線検出器７０Ａと同じであり、その説明については省略する。直接変換型放射線検出器７０Ｂは、下部電極８１の上にＸ線を直接電荷に変換する、Ｘ線電荷変換膜８７を、Ｓｅ、ＰｂＩ２、ＰｂＴｅ、ＨｇＴｅ、ＨｇＩ２、ＺｎＳ、ＺｎＴｅ、ＧａＰ、ＡｌＳｂ、ＣｄＺｎＴｅ、ＣｄＴｅ、ＣｄＳｅ、ＣｄＳ等で形成された構成となっている。場合によっては、不要な電荷の注入を防ぐため、上下にｎ型層やｐ型層を形成してＰＩＮ構造にしても良い。
【０１０３】
Ｘ線電荷変換膜８７の上部には、当該Ｘ線電荷変換膜８７に適切な電圧を印加するための上部電極８５がＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって形成される。一般的にＸ線電荷変換膜８７は１００μｍ〜１０００μｍ程度の膜厚で形成される。したがって、上部電極８５には、１ｋＶ程度の高電圧を印加する必要がある。
【０１０４】
なお、上述した間接変換型放射線検出器７０Ａおよび直接変換型放射線検出器７０Ｂでは、トランジスタ部分の構造をボトムゲート構造としたが、トップゲート構造であっても良い。
【０１０５】
トランジスタ部分の構造をトップゲート構造とした場合の直接変換型放射線検出器７０Ｂの構造を図９に示す。図９において、図８と同等部分には同一符号を付し、重複説明は省略する。ここでは、直接変換型放射線検出器７０Ｂについて示すが、間接変換型放射線検出器７０Ａについても同様である。
【０１０６】
トップゲート構造の場合、ガラス基板等の絶縁性基板６１上に、微結晶シリコン、多結晶シリコン、アモルファスシリコン等からなる半導体層６５が形成され、その上にＳｉＮｘ、ＳｉＯ２等からなるゲート絶縁膜６４が形成されている。そして、ゲート絶縁膜６４の上には、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等からなるゲート電極６２が形成されている。
【０１０７】
なお、これまでの例では、トランジスタ部分の詳細な説明を省いたが、リーク電流を低減するためにチャネル部分とソース・ドレイン間にＬＤＤ(Lightly Doped Drain)を形成することは有効である。
【０１０８】
［２−４．放射線撮像装置］
上記構成の放射線検出器７０（間接変換型放射線検出器７０Ａ／直接変換型放射線検出器７０Ｂ）を、図３、図５の光電変換素子４１に代えて用いることで、放射線に基づく情報を読み取る放射線撮像装置（図２の放射線撮像装置３０）を構成することができる。この放射線撮像装置３０によれば、α線、β線、γ線、Ｘ線に代表される放射線を光電変換装置１０の感度域に波長変換しつつ放射線に基づく情報を読み取ることができる。
【０１０９】
この放射線撮像装置３０において、ソースフォロア回路が持つ閾値電圧分のオフセット値は、放射線撮像装置３０の使用温度や、前回の放射線照射による残留信号値、長期間に亘って使用した場合の経時劣化などの影響により、撮像の度に毎回変わる。このオフセット値を補正回路４４（４４Ａ，４４Ｂ）によって排除することが可能となる。また、毎回の補正値の読み出しが不要になることで、心臓などの動的撮影などの高速撮影が可能になるため、人体に対する放射線の被爆量を減らすことが可能となる。
【０１１０】
＜３．変形例＞
上記実施形態では、画素を駆動する行走査部１３を含む周辺回路部を、画素アレイ部１２と同じ基板１１上に設ける構成を採っているが、当該周辺回路部を基板１１の外部に設ける構成を採ることも可能である。
【０１１１】
ただし、例えば行走査部１３を基板１１上に設ける構成を採った方が、次の点で有利である。例えば、基板１１の外部に設けた複数の駆動ＩＣからタイミング制御を行う場合に発生する駆動ＩＣ間の同期バラツキが発生しなくなるため駆動ＩＣ間の同期制御系やその調整作業が不要になる。また、複数の駆動ＩＣと基板１１とを接続する作業が不要となるため、大幅なコストダウンが可能となる。
【０１１２】
さらには、ハンディタイプの放射線撮像装置や、移動時の振動などによる断線の可能性が減り、信頼性を大幅に向上させることが可能となる。さらにまた、複数の駆動ＩＣと基板１１とをフレキシブルケーブルなどによって接続する場合に比べて、装置本体の小型化が可能となり、本体装置への組み込み自由度が大幅に向上するという利点をある。
【０１１３】
また、上記実施形態では、画素アレイ部１２の各単位画素４０（４０Ａ，４０Ｂ）を１つの行走査部１３によって駆動するとしたが、その駆動部としては１つの行走査部１３に限られるものではない。
【０１１４】
例えば、図１０に示すように、垂直信号線１８を上下の垂直信号線１８Ａ，１８Ｂに２分割するとともに、行走査部１３を上下の行走査部１３Ａ，１３Ｂに２分割し、これら行走査部１３Ａ，１３Ｂによって並行して駆動する構成を採ることも可能である。
【０１１５】
このように、垂直信号線１８を１つの画素列に対して２本配線する構成によれば、２行分について同時に補正回路４４によってリセットすることが可能になる。また、単位画素４０からの信号の読出しも、垂直信号線１８Ａ，１８Ｂを通して並行して行うことができるために、１つの行走査部１３による駆動の場合に比べて信号の読出し速度を少なくとも２倍に高速化できる。
【０１１６】
図１０の変形例１に係る構成では、垂直信号線１８を１つの画素列に対して２本配線するとしたが、２本に限られるものではない。例えば、図１１に示すように、画素アレイ部１２の上部側に２本の垂直信号線１８Ａ，１８Ｂ、下部側に２本の垂直信号線１８Ｃ，１８Ｄの計４本配線する構成を採ることも可能である。
【０１１７】
このように、垂直信号線１８を１つの画素列に対して４本配線する構成によれば、リセット動作および信号の読出し動作を、２本配線する場合の倍に高速化できる。ここで、垂直信号線１８を１つの画素列に対して２本または４本配線する例を示したが、３本または５本以上配線する構成を採ることも可能であり、リセット動作および信号の読出し動作のさらなる高速化を図ることができる。
【０１１８】
さらには、信号読出し用の定電流源５０（図３、図５参照）の駆動能力が許す限り、複数の画素行について同時に補正回路４４によるリセット動作を行うことが望ましい。複数の画素行を同時にリセットすることにより、リセット動作にかかる時間が画素行単位で順番にリセットする場合よりも短縮され、その行数が増える程さらに短縮されるため、さらなる高速読出しが可能になる。
【０１１９】
また、図１２に示すように、一端側に信号読出し用の定電流源５０が接続されている垂直信号線１８の他端側に、定電流源５０よりも駆動能力が大きい定電流源５１を閾値補正リセット用に設けて、リセット動作時には当該定電流源５１を使う構成を採ることも可能である。これによれば、信号読出し用の定電流源５０を用いてリセット動作を行う場合よりも、より確実に閾値補正のためのリセット動作を行うことができる。
【符号の説明】
【０１２０】
１０…光電変換装置、１１…絶縁性基板、１２…画素アレイ部、１３（１３Ａ，１３Ｂ）…行走査部（垂直駆動部）、１４…水平選択部、１５…列走査部（水平駆動部）、１６…システム制御部、２０…波長変換体、３０…放射線撮像装置、４０（４０Ａ，４０Ｂ）…単位画素、４１…光電変換素子、４２…読出用トランジスタ、４３…行選択トランジスタ、４４（４４Ａ，４４Ｂ）…補正回路、５０…定電流源、７０…放射線検出器、７０Ａ…間接変換型放射線検出器、７０Ｂ…直接変換型放射線検出器、８０…ＰＩＮフォトダイオード
【図１】
2011010054.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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