(57)【要約】【課題】端子数が少なく且つ低速な試験装置を用いた試験環境で半導体装置を試験できるようにする。【解決手段】入力端子（１２２）と、上記入力端子における入力インピーダンスを規定する終端回路（１２１）と、入力回路の出力信号を上記クロック信号に同期して取り込むレジスタ（１１３）とを設ける。パターン生成部（１０９）と、上記レジスタの出力信号を期待値と比較するパターンチェック部（１０７）とを設ける。上記終端回路は、第１抵抗素子（１３２）、第１トランジスタ（１３１）、第２抵抗素子（１３３）、第２トランジスタ（１３４）とを含む。上記パターン生成部で生成されたパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することでパターン信号を上記入力回路に伝達する自己診断制御回路（１１５）を設けることによって、端子数が少なく且つ低速な試験装置の使用を可能にする。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号を取り込むための入力端子と、
上記データ入力端子を介して取り込まれた信号が伝達される入力回路と、
上記入力端子における入力インピーダンスを規定するための終端回路と、
クロック信号を取り込むためのクロック入力端子と、
上記入力回路の出力信号を上記クロック信号に同期して取り込むレジスタと、
自己診断用のパターン信号を生成するパターン生成部と、
上記レジスタの出力信号を期待値と比較するパターンチェック部とを含み、
上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子と、
上記第１抵抗素子に直列接続された第１トランジスタと、
上記入力回路の入力側経路をプルダウンするための第２抵抗素子と、
上記第２抵抗素子に直列接続された第２トランジスタと、を含んで成る半導体装置であって、
上記パターン生成部で生成されたパターン信号を上記クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路を含むことを特徴とする半導体装置。
【請求項２】
上記クロック入力端子を介して取り込まれたクロック信号を逓倍する逓倍回路を含み、
上記レジスタは、上記入力回路の出力信号を、上記逓倍回路で逓倍されたクロック信号に同期して取り込み、
上記自己診断制御回路は、上記パターン生成部で生成されたパターン信号を、上記逓倍回路で逓倍されたクロック信号に同期して取り込む請求項１記載の半導体装置。
【請求項３】
信号を取り込むための入力端子と、
上記入力端子を介して取り込まれた信号が伝達される入力回路と、
上記入力端子における入力インピーダンスを規定するための終端回路と、
第１クロック信号を取り込むための第１クロック入力端子と、
上記第１クロック信号とは異なる第２クロック信号を取り込むための第２クロック入力端子と、
上記入力回路の出力信号を上記第１クロック信号に同期して取り込むレジスタと、
自己診断用のパターン信号を生成するパターン生成部と、
上記レジスタの出力信号を期待値と比較するパターンチェック部とを含み、
上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子と、
上記第１抵抗素子に直列接続された第１トランジスタと、
上記入力回路の入力側経路をプルダウンするための第２抵抗素子と、
上記第２抵抗素子に直列接続された第２トランジスタとを含んで成る半導体装置であって、
上記パターン生成部で生成されたパターン信号を上記第２クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路とを含むことを特徴とする半導体装置。
【請求項４】
上記第１クロック入力端子を介して取り込まれた第１クロック信号を逓倍する第１逓倍回路と、
上記第２クロック入力端子を介して取り込まれた第２クロック信号を逓倍する第２逓倍回路とを含み、
上記レジスタは、上記入力回路の出力信号を、上記第１逓倍回路で逓倍された第１クロック信号に同期して取り込み、
上記自己診断制御回路は、上記パターン生成部で生成されたパターン信号を、上記第２逓倍回路で逓倍された第２クロック信号に同期して取り込む請求項３記載の半導体装置。
【請求項５】
信号を取り込むための入力端子と、
上記入力端子を介して取り込まれた信号が伝達される入力回路と、
上記入力端子における入力インピーダンスを規定するための終端回路と、
第１クロック信号を取り込むためのクロック入力端子と、
自己診断用のパターン信号を生成するパターン生成部と、
上記レジスタの出力信号を期待値と比較するパターンチェック部とを含み、
上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子と、
上記第１抵抗素子に直列接続された第１トランジスタと、
上記入力回路の入力側経路をプルダウンするための第２抵抗素子と、
上記第２抵抗素子に直列接続された第２トランジスタとを含んで成る半導体装置であって、
上記クロック入力端子を介して取り込まれた第１クロック信号を逓倍する逓倍回路と、
上記逓倍回路で逓倍された第１クロック信号の位相を調整することで第２クロック信号を形成する位相調整回路と、
上記パターン生成部で生成されたパターン信号を上記第２クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路と、
上記入力回路の出力信号を、上記逓倍回路で逓倍された第１クロック信号に同期して取り込むレジスタと、
上記レジスタの出力信号を期待値と比較するパターンチェック部とを含むことを特徴とする半導体装置。
【請求項６】
データを記憶可能なメモリマットと、
上記メモリマットへのデータ書き込み又は読み出しのためのアドレス信号を取り込む第１回路と、
上記メモリマットへのデータ書き込み又は読み出しに関する動作を指示するコマンド信号を取り込むための第２回路と、
上記メモリマットへの書き込み用データを取り込むための第３回路とを含み、
上記第１回路、上記第２回路、上記第３回路は、それぞれ入力回路モジュールを含み、
上記入力回路モジュールは、入力信号が伝達される入力回路と、
上記入力回路の入力側経路の入力インピーダンスを規定するための終端回路と、
上記入力回路の出力信号をクロック信号の立ち上がりエッジに同期して取り込む第１レジスタと、
上記入力回路の出力信号をクロック信号の立ち下がりエッジに同期して取り込む第２レジスタとを含み、
上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子と、
上記第１抵抗素子に直列接続された第１トランジスタと、
上記入力回路の入力側経路をプルダウンするための第２抵抗素子と、
上記第２抵抗素子に直列接続された第２トランジスタとを含んで成る半導体装置であって、
自己診断用のパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に供給するための自己診断制御回路を含み、
上記自己診断制御回路は、上記パターン信号を上記クロック信号の立ち上がりエッジに同期して取り込む第３レジスタと、
上記パターン信号を上記クロック信号の立ち下がりエッジに同期して取り込む第４レジスタと、
上記第３レジスタの出力信号を上記クロック信号の立ち上がりエッジに同期して選択し、上記第４レジスタの出力信号を上記クロック信号の立ち下がりエッジに同期して選択する選択回路とを含み、
上記選択回路の選択出力に基づいて、上記第１トランジスタ及び上記第２トランジスタが制御されることを特徴とする半導体装置。
【請求項７】
上記入力端子を介して取り込まれた信号が上記入力回路に伝達される第１モードと、
上記パターン信号に従って上記第１トランジスタ及び上記第２トランジスタが制御されることで上記パターン信号が上記入力回路に伝達される第２モードとの切り換えを行う制御論理を含み、
上記制御論理は、上記第１モードにおいて上記第１トランジスタと上記第２トランジスタとの双方をオン状態に固定する請求項１記載の半導体装置。
【請求項８】
信号を取り込むための信号入力端子と、
上記信号入力端子を介して取り込まれた信号が伝達される入力回路と、
上記入力端子における入力インピーダンスを規定するための終端回路と、
クロック信号を取り込むためのクロック入力端子と、
上記入力回路の出力信号を上記クロック信号に同期して取り込むレジスタと、
自己診断用のパターン信号を生成するパターン生成部と、
上記レジスタの出力信号を期待値と比較するパターンチェック部とを含み、
上記終端回路は、上記入力回路の入力側経路をプルアップするための複数の第１抵抗素子と、
それぞれ上記第１抵抗素子に直列接続された複数の第１トランジスタと、
上記入力回路の入力側経路をプルダウンするための複数の第２抵抗素子と、
それぞれ上記第２抵抗素子に直列接続された複数の第２トランジスタとを含んで成る半導体装置であって、
上記パターン生成部で生成されたパターン信号を上記クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路と、
調整用抵抗素子が外付けされる外部端子と、
上記外部端子に接続された上記調整用抵抗素子の抵抗値に応じて、上記自己診断制御回路の制御対象とされるトランジスタを、上記複数の第１トランジスタ及び上記複数の第２トランジスタの中から選択するためのコントローラとを含むことを特徴とする半導体装置。
【請求項９】
信号を取り込むための入力端子と、
上記入力端子を介して取り込まれた信号が伝達される入力回路と、
上記入力回路の入力側経路をプルアップするための第１抵抗素子と、
クロック信号を取り込むためのクロック入力端子と、
上記入力回路の出力信号を上記クロック信号に同期して取り込むレジスタと、
自己診断用のパターン信号を生成するパターン生成部と、
上記レジスタの出力信号を期待値と比較するパターンチェック部とを含み、
上記終端回路は、上記第１抵抗素子に直列接続された第１トランジスタと、
上記入力回路の入力側経路をプルダウンするための第２抵抗素子と、
上記第２抵抗素子に直列接続された第２トランジスタとを含み、
上記パターン生成部で生成されたパターン信号を上記クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に供給するための自己診断制御回路が設けられて成る半導体装置の試験方法であって、
上記半導体装置の試験を行う試験装置を上記半導体装置に結合し、
上記試験装置から出力されたクロック信号を逓倍する逓倍回路を上記半導体装置における上記クロック入力端子に外付けし、
上記試験装置から上記半導体装置における上記パターン生成部に対して上記パターン信号の生成を指示し、
上記逓倍回路で逓倍されたクロック信号を上記半導体装置における上記クロック入力端子に伝達し、
上記半導体装置における上記パターンチェック部での比較結果を上記試験装置に取り込むことを特徴とする半導体装置の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の試験方法に関し、さらには上記半導体装置に含まれる入力回路の診断技術に関する。
【背景技術】
【０００２】
半導体装置のテスト技術として、特許文献１に記載されているように、ＢＩＳＴ（Built In Self Test）を用いたテスト方式が知られている。このテスト方式によれば、ＢＯＳＴ（Built OutSelf Test）及びＢＩＳＴを活用して、ウェハ状態での動作試験の信頼性を向上させ得る。
【０００３】
特許文献２には、被テストデバイスであるＬＳＩの出力端子と入力端子を外部で接続し実動作速度でＩ／Ｏインターフェイスの動作試験を行う手法（ループバックテスト）に関して記載されている。
【０００４】
通常、高速動作可能なＳＲＡＭ（Static Random Access Memory）のテストには、高速動作可能なＳＲＡＭに対応した高速テスターが用いられる。例えば５００ＭＨｚのようなクロック信号を用いてＤＤＲ(Double-Data-Rate)動作させることにより１．０Ｇｂｐｓのような高速動作を行う高速メモリの交流的なテストには、１．０Ｇｂｐｓに対応したテスト周波数を持つ高速テスターが必要となり、その開発に膨大な費用と時間が必要となる。従って、そのような高速テスターは高価なものにならざるを得ない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００３−０１６７９９公報
【特許文献２】特開２００３−０２８９２８公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記のように、高速動作可能なＳＲＡＭ（Static Random Access Memory）のテストには、高速動作可能なＳＲＡＭに対応した高速テスターが用いられる。高性能な高速テスターを用いた環境では、テスターの時間単価そのものの費用が高く、テスト費用削減にも限界がある。
【０００７】
また、上記ループバックテストのような技術においては、全ての入力回路を試験するために、同数の出力端子と入力端子が必要不可欠である。しかし、半導体メモリのように、アドレス入力端子やコマンド入力端子の存在により、出力端子の数に比べて入力端子数のほうが多くなる場合には、出力端子数と入力端子数とが異なるため、全ての入力回路をループバックテストにより試験することはできない。
【０００８】
特に半導体装置の出荷試験においては、端子数が少なく且つ低速な試験装置（テスター）を用いた安価な試験環境でテストを行うことでテスト費用を抑えることが望ましい。また、半導体装置の品質を保証するためには、安価な試験システムにおいても、半導体装置の性能例えば外部ＡＣスペックを確実に試験する必要がある。
【０００９】
本発明の目的は、端子数が少なく且つ低速な試験装置を用いた安価な試験環境で半導体装置の性能を試験するための技術を提供する。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、半導体装置は、信号を取り込むための入力端子と、取り込まれた信号が伝達される入力回路と、上記入力端子における入力インピーダンスを規定するための終端回路と、クロック信号を取り込むクロック入力端子と、上記入力回路の出力信号を上記クロック信号に同期して取り込むレジスタと、パターン信号を生成するパターン生成部と、上記レジスタの出力信号を期待値と比較するパターンチェック部とを含む。上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子と、上記第１抵抗素子に直列接続された第１トランジスタと、上記入力回路の入力側経路をプルダウンするための第２抵抗素子と、上記第２抵抗素子に直列接続された第２トランジスタと、を含む。そして、上記パターン生成部で生成されたパターン信号を上記クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路が設けられる。
【００１３】
自己診断制御回路は、パターン生成部で生成されたテスト信号に基づいて、第１トランジスタ及び第２トランジスタの状態を相補的に制御する。これにより、パターン生成部１０９で生成された上記パターン信号に対応する信号が入力信号伝達経路を介して入力回路に供給されるので、試験装置から半導体装置のデータ入力端子を介してテスト信号を入力する必要がない。このことが、端子数が少なく且つ低速な試験装置を用いた安価な試験環境で半導体装置の性能を試験するための技術を提供するという、本発明の目的を達成する。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１５】
すなわち、端子数が少なく且つ低速な試験装置を用いた安価な試験環境で半導体装置の性能を試験するための技術を提供することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の構成例回路図である。
【図２】図１に示される半導体メモリのテスト状態の説明図である。
【図３】図２に示されるテスト状態の比較対象についての説明図である。
【図４】図１に示される半導体メモリのテスト状態における主要部の動作タイミングが示さ
【図５】本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例回路図である。
【図６】図５に示される半導体メモリのテスト状態の説明図である。
【図７】本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例回路図である。
【図８】図７に示される半導体メモリのテスト状態の説明図である。
【図９】本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例回路図である。
【図１０】図１に示される半導体メモリのテスト状態の説明図である。
【図１１】本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例回路図である。
【図１２】図１１に示される半導体メモリにおける主要部の動作タイミング図である。
【図１３】本発明にかかる半導体装置の一例とされる半導体メモリの別の構成例ブロック図である。
【図１４】図１３に示される半導体メモリにおける主要部の構成例回路図である。
【図１５】図１３における主要部の動作タイミング図である。
【図１６】本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例回路図である。
【図１７】図１６に示される構成を採用した場合の半導体チップのレイアウト説明図である。
【図１８】図１６に示される半導体メモリにおける主要部の動作説明図である。
【発明を実施するための形態】
【００１７】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００１８】
〔１〕本発明の代表的な実施の形態に係る半導体装置には、信号を取り込むための入力端子（１２２）と、取り込まれた信号が伝達される入力回路（１１４）と、上記入力端子における入力インピーダンスを規定するための終端回路（１２１）と、クロック信号を取り込むためのクロック入力端子（１０２）と、上記入力回路の出力信号を上記クロック信号に同期して取り込むレジスタ（１１３）とが設けられる。また、自己診断用のパターン信号を生成するパターン生成部（１０９）と、上記レジスタの出力信号を期待値と比較するパターンチェック部（１０７）とが設けられる。上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子（１３２）と、上記第１抵抗素子に直列接続された第１トランジスタ（１３１）と、上記入力回路の入力側経路をプルダウンするための第２抵抗素子（１３３）と、上記第２抵抗素子に直列接続された第２トランジスタ（１３４）とを含んで成る。そして、上記パターン生成部で生成されたパターン信号を上記クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路（１１５）が設けられる。
【００１９】
〔２〕上記〔１〕において、上記クロック入力端子を介して取り込まれたクロック信号を逓倍する逓倍回路（５０１）を設けることができる。上記レジスタ（１１３）は、上記入力回路の出力信号を、上記逓倍回路で逓倍されたクロック信号に同期して取り込み、上記自己診断制御回路（１１５）は、上記パターン生成部で生成されたパターン信号を、上記逓倍回路で逓倍されたクロック信号に同期して取り込むように構成することができる。
【００２０】
〔３〕本発明の代表的な実施の形態に係る別の半導体装置には、信号を取り込むための入力端子（１２２）と、上記入力端子を介して取り込まれた信号が伝達される入力回路（１１４）と、上記入力端子における入力インピーダンスを規定するための終端回路（１２１）と、第１クロック信号を取り込むための第１クロック入力端子（１０２−１）とが設けられる。また、上記第１クロック信号とは異なる第２クロック信号を取り込むための第２クロック入力端子（１０２−２）と、上記入力回路の出力信号を上記第１クロック信号に同期して取り込むレジスタ（１１３）と、自己診断用のパターン信号を生成するパターン生成部（１０９）と、上記レジスタの出力信号を期待値と比較するパターンチェック部（１０７）とが設けられる。上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子（１３２）と、上記第１抵抗素子に直列接続された第１トランジスタ（１３１）と、上記入力回路の入力側経路をプルダウンするための第２抵抗素子（１３３）と、上記第２抵抗素子に直列接続された第２トランジスタ（１３４）とを含んで構成される。そして、上記パターン生成部で生成されたパターン信号を上記第２クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路（１１５）が設けられる。
【００２１】
〔４〕上記〔３〕において、上記第１クロック入力端子を介して取り込まれた第１クロック信号を逓倍する第１逓倍回路（５０１−１）と、上記第２クロック入力端子を介して取り込まれた第２クロック信号を逓倍する第２逓倍回路（５０１−２）とを設けることができる。このとき、上記レジスタは、上記入力回路の出力信号を、上記第１逓倍回路で逓倍された第１クロック信号に同期して取り込み、上記自己診断制御回路は、上記パターン生成部で生成されたパターン信号を、上記第２逓倍回路で逓倍された第２クロック信号に同期して取り込むように構成することができる。
【００２２】
〔５〕本発明の代表的な実施の形態に係る別の半導体装置には、信号を取り込むための入力端子（１２２）と、取り込まれた信号が伝達される入力回路（１１４）と、上記入力端子における入力インピーダンスを規定するための終端回路（１２１）とが設けられる。また、上記半導体装置には、第１クロック信号を取り込むクロック入力端子（１０２）と、パターン信号を生成するパターン生成部（１０９）と、上記レジスタの出力信号を期待値と比較するパターンチェック部（１０７）とが設けられる。上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子（１３２）と、上記第１抵抗素子に直列接続された第１トランジスタ（１３１）と、上記入力回路の入力側経路をプルダウンするための第２抵抗素子（１３３）と、上記第２抵抗素子に直列接続された第２トランジスタ（１３４）とを含んで構成される。さらに上記半導体装置には、上記クロック入力端子を介して取り込まれた第１クロック信号を逓倍する逓倍回路（５０１）と、上記逓倍回路で逓倍された第１クロック信号の位相を調整することで第２クロック信号を形成する位相調整回路（１１０１）とが設けられる。また、上記半導体装置には、上記パターン生成部で生成されたパターン信号を上記第２クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路（１１５）とが設けられる。そして上記半導体装置は、上記入力回路の出力信号を、上記逓倍回路で逓倍された第１クロック信号に同期して取り込むレジスタと、上記レジスタの出力信号を期待値と比較するパターンチェック部（１０７）とが設けられる。
【００２３】
〔６〕本発明の代表的な実施の形態に係る別の半導体装置には、データを記憶可能なメモリマット（１３０３）と、上記メモリマットへのデータ書き込み又は読み出しのためのアドレス信号を取り込む第１回路（１３０１，１３０４）とが設けられる。また、上記半導体装置には、上記メモリマットへのデータ書き込み又は読み出しに関する動作を指示するコマンド信号を取り込むための第２回路（１３０６）と、上記メモリマッチへの書き込み用データを取り込むための第３回路（１３０６）とが設けられる。
【００２４】
上記第１回路、上記第２回路、上記第３回路は、それぞれ入力回路モジュール（１１１）を含む。この上記入力回路モジュールは、入力信号が伝達される入力回路（１１４）と、上記入力回路の入力側経路の入力インピーダンスを規定するための終端回路（１２１）と、上記入力回路の出力信号をクロック信号の立ち上がりエッジに同期して取り込む第１レジスタ（１１３−２）と、上記入力回路の出力信号をクロック信号の立ち下がりエッジに同期して取り込む第２レジスタ（１１３−１）とが設けられて成る。上記終端回路は、上記入力回路の入力側経路をプルアップするための第１抵抗素子（１３２）と、上記第１抵抗素子に直列接続された第１トランジスタ（１３１）と、上記入力回路の入力側経路をプルダウンするための第２抵抗素子（１３３）と、上記第２抵抗素子に直列接続された第２トランジスタ（１３４）とが設けられて成る。また、自己診断用のパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に供給するための自己診断制御回路（１１５）が設けられる。さらに、上記自己診断制御回路には、上記パターン信号を上記クロック信号の立ち上がりエッジに同期して取り込む第３レジスタ（１１７−２）と、上記パターン信号を上記クロック信号の立ち下がりエッジに同期して取り込む第４レジスタ（１１７−１）とが設けられる。そして、上記自己診断制御回路には、上記第３レジスタの出力信号を上記クロック信号の立ち上がりエッジに同期して選択し、上記第４レジスタの出力信号を上記クロック信号の立ち下がりエッジに同期して選択する選択回路（１４０１）とが設けられる。上記選択回路の選択出力に基づいて、上記第１トランジスタ及び上記第２トランジスタが制御される。
【００２５】
〔７〕上記〔１〕において、上記データ入力端子（１２２）を介して取り込まれた信号が上記入力回路（１１４）に伝達される第１モードと、上記パターン信号に従って上記第１トランジスタ（１３１）及び上記第２トランジスタ（１３４）が制御されることで上記パターン信号が上記入力回路に伝達される第２モードとの切り換えを行う制御論理（１１６）を設けることができる。上記制御論理は、上記第１モードにおいて上記第１トランジスタと上記第２トランジスタとの双方をオン状態に固定する。
【００２６】
〔８〕本発明の代表的な実施の形態に係る別の半導体装置には、信号を取り込むための信号入力端子（１２２）と、取り込まれた信号が伝達される入力回路（１１４）と、上記入力端子における入力インピーダンスを規定するための終端回路（１２１）と、クロック信号を取り込むためのクロック入力端子（１０２）と、上記入力回路の出力信号を上記クロック信号に同期して取り込むレジスタ（１１３）とが設けられる。また、上記半導体装置には、自己診断用のパターン信号を生成するパターン生成部（１０９）と、上記レジスタの出力信号を期待値と比較するパターンチェック部（１０７）とが設けられる。
【００２７】
上記終端回路は、上記入力回路の入力側経路をプルアップする複数の第１抵抗素子（１３２−１〜１３２−ｎ）と、それぞれ上記第１抵抗素子に直列接続された複数の第１トランジスタ（１３１−１〜１３１−ｎ）と、上記入力回路の入力側経路をプルダウンする複数の第２抵抗素子（１３３−１〜１３３−ｎ）と、それぞれ上記第２抵抗素子に直列接続された複数の第２トランジスタ（１３４−１〜１３４−ｎ）とを含んで成る。そして、上記半導体装置には、上記パターン生成部で生成されたパターン信号を上記クロック信号に同期して取り込み、取り込んだパターン信号に従って上記第１トランジスタ及び上記第２トランジスタを制御することで、上記パターン信号を上記入力回路に伝達するための自己診断制御回路（１１５）とが設けられる。さらに上記半導体装置には、調整用抵抗素子（１６１）が外付けされる外部端子（１６２）と、上記外部端子に接続された上記調整用抵抗素子の抵抗値に応じて、上記自己診断制御回路の制御対象とされるトランジスタを、上記複数の第１トランジスタ及び上記複数の第２トランジスタの中から選択するためのコントローラ（１６３）とが設けられる。
【００２８】
〔９〕上記〔１〕に記載の半導体装置を試験するに際して、この半導体装置に試験装置を結合する。そして、上記試験装置から出力されたクロック信号を逓倍する逓倍回路を上記半導体装置における上記クロック入力端子に外付けし、上記試験装置から上記半導体装置における上記パターン生成部に対して上記パターン信号の生成を指示する。さらに上記逓倍回路で逓倍されたクロック信号を上記半導体装置における上記クロック入力端子に伝達し、上記半導体装置における上記パターンチェック部での比較結果を上記試験装置に取り込む。
【００２９】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３０】
＜実施の形態１＞
図１には、本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の構成例が示される。
【００３１】
図１に示される半導体メモリ１００は、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。この半導体メモリ１００は、特に制限されないが、出力バッファ１０６、パターンチェック部１０７、入力バッファ１１２，１０８，１１０、パターン生成部１０９、入力回路モジュール１１１を含んで成る。また、半導体メモリ１００の縁辺部には多数の端子が設けられる。図１には、上記多数の端子のうち、自己診断に関するものとして、テスト出力端子１０１、クロック入力端子１０２、第１テスト入力端子１０３、第２テスト入力端子１０４、データ入力端子１２２が代表的に示される。
【００３２】
尚、図１では省略しているが、複数のメモリセルが配列されて成るメモリセルアレイや、その周辺回路が配置されている。上記周辺回路には、外部から入力されたアドレス信号をデコードするためのデコーダや、外部から入力されたコマンド信号に従って内部動作を制御するための制御回路、上記メモリセルアレイから読み出されたデータを出力するための出力回路などが含まれる。
【００３３】
上記パターン生成部１０９は、半導体チップ上の自己診断技術であるＢＩＳＴ（built in self-test）においてテストのためのパターン信号を生成する。このパターン生成部には、ＢＩＳＴにおける一般的な回路構成、例えば疑似乱数が発生できるＬＦＳＲ（linear feedback shift register）を用いることができる。第１テスト入力端子１０３及び入力バッファ１０８を介して伝達されたパターン設定信号によって、上記パターン生成部１０９で生成されるパターン信号が設定される。
【００３４】
上記入力回路モジュール１１１は、上記データ入力端子１２２を介して伝達された入力信号を取り込むための入力回路１１４、この入力回路１１４の出力信号をクロック信号ＣＬＫの立ち上がりエッジに同期して取り込むためのデータ入力レジスタ１１３を含む。上記入力回路１１４は、ＣＭＯＳトランジスタによる差動増幅回路を含んで成る。この差動増幅回路の一方の入力端子に、上記データ入力端子１２２から入力された信号が伝達される。差動増幅回路の他方の入力端子には、信号取り込みのための基準電圧が入力される。クロック信号ＣＬＫは、上記クロック入力端子１０２及び上記入力バッファ１１２を介して上記データ入力レジスタ１１３に伝達される。上記入力回路１１４の入力側経路、すなわち、上記データ入力端子から上記入力回路１１４の入力端子に至る入力信号伝達経路１２４には、上記データ入力端子１２２における入力インピーダンスが、外部の信号伝達経路におけるインピーダンスに整合させるための終端回路１２１が設けられる。この終端回路１２１は、特に制限されないが、上記入力信号伝達経路１２４を高電位側電源Ｖｄｄにプルアップするためのプルアップ用抵抗素子１３２、上記入力信号伝達経路１２４を低電位側電源Ｖｓｓにプルダウンするためのプルダウン用抵抗素子１３３を含む。上記プルアップ用抵抗素子１３２と高電位側電源Ｖｄｄとの間には、ｐチャネル型ＭＯＳトランジスタ１３１が設けられ、上記プルダウン用抵抗素子１３３と低電位側電源ＶＳＳとの間には、ｎチャネル型ＭＯＳトランジスタ１３４が設けられる。上記ｐチャネル型ＭＯＳトランジスタ１３１がオン状態にされた状態で、上記プルアップ用抵抗素子１３２のプルアップ機能が発揮される。上記ｎチャネル型ＭＯＳトランジスタ１３４がオン状態にされた状態で、上記プルダウン用抵抗素子１３３のプルダウン機能が発揮される。データ入力端子１２２を介してこの半導体メモリ１００に書き込みデータが取り込まれる場合、ｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３４の双方がオン状態にされ、上記プルアップ用抵抗素子１３２及び上記プルダウン用抵抗素子１３３によってインピーダンスが規定される。
【００３５】
上記入力回路モジュール１１１は、メモリセルアレイへの書込み用のデータや、アドレス信号、コマンド信号を半導体メモリ内に取り込むための複数の入力端子１２２に対応して配置される。図１では、上記メモリセルアレイへの書込み用のデータを取り込むための複数の入力端子１２２のうちの１個に対応するモジュールが代表的に示される。
【００３６】
上記入力回路モジュール１１１には、自己診断制御回路１１５が設けられる。この自己診断制御回路１１５は、入力回路１１４にテスト用のパターン信号を伝達するのに上記終端回路１２１を利用する。すなわち、上記パターン生成部１０９で生成されたパターン信号に従って終端回路制御信号φ１，φ２を形成し、それによって上記ｐチャネル型ＭＯＳトランジスタ１３１及び上記ｎチャネル型ＭＯＳトランジスタ１３４の状態を制御する。この制御により、上記パターン信号に応じた論理レベルを、上記入力信号伝達経路１２４を介して上記入力回路１１４に供給することができる。例えば上記パターン信号に従って上記ｐチャネル型ＭＯＳトランジスタ１３１がオン状態にされ、上記ｎチャネル型ＭＯＳトランジスタ１３４がオフ状態にされた場合には、ハイレベル（論理値“１”）の信号を上記入力回路１１４に供給することができる。また、上記パターン信号に従って上記ｐチャネル型ＭＯＳトランジスタ１３１がオフ状態にされ、上記ｎチャネル型ＭＯＳトランジスタ１３４がオン状態にされた場合には、ローレベル（論理値“０”）の信号を上記入力回路１１４に供給することができる。
【００３７】
上記自己診断制御回路１１５は、特に制限されないが、自己診断用レジスタ１１７、ナンドゲート１１８、アンドゲート１１９、ナンドゲート１２０を含んで成る。上記自己診断用レジスタ１１７は、上記パターン生成部１０９の出力信号（パターン信号）を上記クロック信号ＣＬＫの立ち下がりエッジに同期して取り込む。この自己診断用レジスタ１１７の出力信号は、後段のナンドゲート１１８の一方の入力端子に伝達される。このナンドゲート１１８の他方の入力端子には、第２テスト入力端子１０４及び入力バッファ１１０を介して伝達されたイネーブル信号が伝達される。このイネーブル信号がハイレベルにアサートされた状態で、上記自己診断用レジスタ１１７の出力信号が後段のアンドゲート１１９及びナンドゲート１２０の一方の入力端子に伝達される。このアンドゲート１１９及びナンドゲート１２０他方の入力端子には、終端回路制御論理１１６の出力信号が入力される。
【００３８】
上記パターンチェック部１０７は、上記入力回路モジュール１１１内のデータ入力レジスタ１１３の出力信号の論理を期待値と比較することで、上記入力回路１１４が正常に動作しているか否かの判別を行う。この比較結果は出力バッファ１０６及びテスト出力端子１０１を介して外部出力される。期待値との比較結果のデータを大量にチップ内に保持することは不可能となるため、上記パターンチェック部１０７での比較結果を圧縮してから出力するように構成することができる。上記比較結果の圧縮には、圧縮効率がよく，エラーの見逃しも少ないＭＩＳＲ（multiple input signature register）を用いることができる。
【００３９】
上記終端回路制御論理１１６は、上記データ入力端子１２２を介して取り込まれた信号が上記入力回路１１４に伝達される非試験モードと、パターン信号に従って上記ｐチャネル型ＭＯＳトランジスタ１３１−１〜１３１−ｎ及び上記ｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎが制御されることで上記パターン信号が上記入力回路１１４に伝達される試験モードとの切り換えを行う。非試験モードでは、上記終端回路制御論理１１６によって終端イネーブル信号ＥＮがハイレベルにされる。試験モードでは、上記終端回路制御論理１１６によって終端イネーブル信号ＥＮがローレベルにされる。
【００４０】
テストモードにおいて、試験装置２０１によってテストイネーブル信号ＣＥがハイレベルにされる。また、
終端回路制御論理１１６によって終端イネーブル信号ＥＮがローレベルにされると、パターン生成部１０９で生成されたパターン信号に従って、ｐチャンネル型ＭＯＳトランジスタ１３１又はｎチャネル型ＭＯＳトランジスタ１３４が個別的にオン状態又はオフ状態に制御されることで、上記入力回路１１４に、上記パターン信号と等価な信号を供給することができる。また、非テストモードにおいては、終端制御論理１１６によって終端イネーブル信号がハイレベルにされるので、ｐチャンネル型ＭＯＳトランジスタ１３１又はｎチャネル型ＭＯＳトランジスタ１３４は、同時にオン状態にされる。この状態で、入力端子１２２を入力されたデータを入力回路１１４に伝達することができる。非テスト状態において、この入力回路１１４の出力信号は、データ入力レジスタ１１３を介して、図示しない内部回路に伝達され、メモリセルアレイに書き込まれる。
【００４１】
図２には、図１に示される半導体メモリ１００のテスト状態が示される。
【００４２】
半導体メモリ１００のテストを行う場合、図２に示されるように、半導体メモリ１００のテスト出力端子１０１、クロック入力端子１０２、第１テスト入力端子１０３、第２テスト入力端子１０４が試験装置２０１に結合される。図１に示されるデータ入力端子１２２などの複数の入力端子１２２−１〜１２２−ｎ（ｎは２以上の正の整数）は開放された状態、もしくは外付けの抵抗素子などで終端されてており、試験装置２０１には接続されない。試験装置２０１からクロック信号ＣＬＫ、パターン設定信号ＰＣＮＴ、テストイネーブル信号ＣＥが、それぞれクロック入力端子１０２、第１テスト入力端子１０３、第２テスト入力端子１０４を介して半導体メモリ１００に供給される。
【００４３】
図４には、上記半導体メモリ１００のテスト状態における主要部の動作タイミングが示される。
【００４４】
パターン生成部１０９の出力信号が、クロック信号ＣＬＫの立ち下がりエッジに同期して、自己診断用レジスタ１１７に取り込まれる。試験装置２０１によって、テストイネーブル信号ＣＥがハイレベルにされた状態で、この自己診断用レジスタ１１７の出力信号が、アンドゲート１１９及びナンドゲート１２０に伝達される。終端回路制御論理１１６の出力信号がローレベルにされた状態で、パターン生成部１０９で生成された上記パターン信号に応じて、終端回路制御信号φ１，φ２が形成され、それによってｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３４の状態が相補的に制御される。これにより、パターン生成部１０９で生成された上記パターン信号に対応する信号が入力信号伝達経路１２４を介して入力回路１１４に供給される。入力回路１１４の出力信号は、上記試験装置２０１から供給されたクロック信号ＣＬＫの立ち上がりエッジに同期してデータ入力レジスタ１１３に取り込まれる。このデータ入力レジスタ１１３の出力信号がパターンチェック部１０７に伝達され、ここで期待値と比較される。この比較において、データ入力レジスタ１１３の出力信号が期待値と一致すれば、入力回路１１４の動作は「正常」とされる。しかし、データ入力レジスタ１１３の出力信号が期待値とが不一致の場合、入力回路１１４の動作は「異常」とされる。この比較結果は、テスト出力端子１０１を介して試験装置２０１に伝達される。
【００４５】
実施の形態１によれば、以下の作用効果を得ることができる。
【００４６】
（１）試験装置２０１によってテストイネーブル信号ＣＥがハイレベルにされ、終端制御論理１１６により終端イネーブル信号ＥＮがローレベルにされた状態で、パターン生成部１０９で生成されたテスト信号が自己診断用レジスタ１１７に取り込まれ、その出力信号が、アンドゲート１１９及びナンドゲート１２０に伝達されることで、上記パターン信号に応じた終端回路制御信号φ１，φ２が形成される。この終端回路制御信号φ１，φ２によってｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３４の状態が相補的に制御される。これにより、パターン生成部１０９で生成された上記パターン信号に対応する信号が入力信号伝達経路１２４を介して入力回路１１４に伝達される。従って、本例では、入力回路１１４の試験のために、データ入力端子１２２を介して外部の試験装置２０１からテスト信号を入力する必要がない。このため、試験装置２０１としては、上記クロック信号ＣＬＫ、パターン設定信号ＰＣＮＴ、テストイネーブル信号ＣＥなどを出力することができれば良いので、安価なもので十分となる。
【００４７】
（２）図３に示されるように、非試験デバイス３０１の入力端子と出力端子とを結合することで、ループバックテストを行うことが考えられるが、半導体メモリのように、アドレス信号を取り込むためのアドレス入力端子や、コマンド信号を取り込むためのコマンド入力端子などの入力専用端子が存在することで、出力端子数と入力端子数とが異なる場合には、全ての入力回路を上記ループバックテストで試験することはできない。これに対して、図１に示される構成を採用する半導体メモリ１００においては、全ての入力端子に対応して上記入力回路モジュール１１１が設けられることにより、上記全ての入力端子に対応する入力回路１１４の動作テストを行うことができる。
【００４８】
（３）終端回路１２１は、インピーダンス整合のためにもともと半導体チップに設けられており、それを利用して、パターン生成部１０９で生成されたパターン信号を入力回路１１４に伝達するようにしているので、図１に示される構成を採用する場合、基本的に自己診断制御回路１１５を設ければ良いので、設計変更が少なくて済む。
【００４９】
＜実施の形態２＞
図５には、本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例が示される。
【００５０】
図５に示される構成が、図１に示されるのと大きく異なるのは、入力バッファ１１２を介して取り込まれたクロック信号の周波数を逓倍して出力する逓倍回路５０１が設けられている点である。上記逓倍回路５０１には、ＰＬＬ（Phase Locked Loop）回路を適用することができる。ＰＬＬ回路は、入力信号と出力信号との位相差を検出し、ＶＣＯ(Voltage Controlled Oscillator)や回路のループを制御することで、正確に同期した周波数の信号を発振することができ、カウンタを組み込むことで入力信号の整数倍の周波数で信号を出力することができる。上記逓倍回路５０１が設けられたことにより、外部からクロック入力端子１０２に伝達されるクロック信号は、データ入力レジスタ１１３や自己診断用レジスタ１１７に入力されるクロック信号ＣＬＫの周波数よりも低い周波数で良い。換言すれば、図５に示される構成によれば、図１に示される構成を採用した場合に比べて、試験装置２０１からクロック入力端子１０２に供給されるクロック信号の周波数を低くすることができる。
【００５１】
＜実施の形態３＞
図６には、図１に示される半導体メモリ１００の別のテスト状態が示される。
【００５２】
図６に示されるテスト状態が、図２に示されるのと大きく相違するのは、試験装置２０１と、半導体メモリ１００のクロック入力端子１０２との間に逓倍回路６０１が配置された点である。尚、図６に示される半導体メモリ１００は、図１に示されるのと同一構成とされる。
【００５３】
上記逓倍回路６０１は、上記試験装置２０１から出力されたクロック信号の周波数を逓倍して出力する。この逓倍回路６０１には、図５に示される場合と同様に、ＰＬＬ（Phase Locked Loop）回路を適用することができる。このように試験装置２０１と、半導体メモリ１００のクロック入力端子１０２との間に逓倍回路６０１が配置された場合には、半導体メモリ１００として、図１に示される構成を採用しているにもかかわらず、図５に示される構成を採用したのと同様の作用効果を得ることができる。
【００５４】
＜実施の形態４＞
図７には、本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例が示される。
【００５５】
図７に示される構成が、図１に示されるのと大きく異なるのは、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とをそれぞれ別個のクロック入力端子１０２−１，１０２−２を介して取り込んでいる点である。第１クロック信号入力端子１０２−１から入力バッファ１１２−１を介して取り込まれた第１クロック信号ＣＬＫ１はデータ入力レジスタ１１３に伝達される。このデータ入力レジスタ１１３は、第１クロック信号ＣＬＫ１の立ち上がりエッジに同期して入力回路１１４の出力信号を取り込む。また、自己診断用レジスタ１１７は、第２クロック信号ＣＬＫ２の立ち上がりエッジに同期してパターン生成部１０９の出力信号を取り込む。上記第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とは、周波数が互いに等しければ、同一位相であっても、互いに異なる位相であっても良い。このように図７に示される構成を採用した場合においても、図１に示されるのと同様の作用効果を得ることができる。
【００５６】
＜実施の形態５＞
図８には、図７に示される半導体メモリ１００のテスト状態が示される。
【００５７】
図７に示される半導体メモリ１００においては、第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とをそれぞれ別個のクロック入力端子１０２−１，１０２−２を介して取り込むようにしているので、そのような半導体メモリ１００のテストに使用される試験装置２０１には、上記クロック入力端子１０２−１，１０２−２に対応するクロック信号を出力するための出力端子を有するものが用いられる。このようなテストにおいても、図２に示される場合と同様の作用効果を得ることができる。
【００５８】
＜実施の形態６＞
図９には、本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例が示される。
【００５９】
図９に示される構成が、図７に示されるのと大きく異なるのは、入力バッファ１１２−１を介して取り込まれたクロック信号の周波数をそれよりも高い周波数に逓倍して出力する逓倍回路５０１−１が設けられ、入力バッファ１１２−２を介して取り込まれたクロック信号の周波数をそれよりも高い周波数に逓倍して出力する逓倍回路５０１−２が設けられている点である。上記逓倍回路５０１−１，５０１−２には、ＰＬＬ回路を適用することができる。上記逓倍回路５０１−１，５０１−２が設けられたことにより、外部からそれぞれクロック入力端子１０２−１，１０２−２に伝達される第１，第２クロック信号は、データ入力レジスタ１１３や自己診断用レジスタ１１７に入力されるクロック信号ＣＬＫ−１，ＣＬＫ−２の周波数よりも低い周波数で良い。つまり、図９に示される構成によれば、図７に示される構成を採用した場合に比べて、試験装置２０１からクロック入力端子１０２−１，１０２−２に供給されるクロック信号の周波数を低くすることができる。
【００６０】
＜実施の形態７＞
図１０には、図７に示される半導体メモリ１００の別のテスト状態が示される。
【００６１】
第１クロック信号ＣＬＫ１と第２クロック信号ＣＬＫ２とをそれぞれ別個のクロック入力端子１０２−１，１０２−２を介して取り込むようにしているので、そのような半導体メモリ１００のテストに使用される試験装置２０１と、第１クロック信号ＣＬＫ１及び第２クロック信号ＣＬＫ２との間には、それぞれ逓倍回路６０１−１，６０１―２が設けられる。上記逓倍回路６０１−１，６０１−２は、上記試験装置２０１から出力されたクロック信号の周波数をそれよりも高い周波数に逓倍して出力する。逓倍回路６０１−１，６０１−２には、ＰＬＬ回路を適用することができる。このように試験装置２０１と、半導体メモリ１００のクロック入力端子１０２−１，１０２−２との間に逓倍回路６０１−１，６０１−２が配置された場合には、半導体メモリ１００として、図７に示される構成を採用しているにもかかわらず、図９に示される構成を採用したのと同様の作用効果を得ることができる。
【００６２】
＜実施の形態８＞
図１１には、本発明にかかる半導体装置の一例とされる半導体メモリにおける主要部の別の構成例が示される。
【００６３】
図１１に示される構成が、図５に示されるのと大きく異なるのは、逓倍回路５０１の出力信号の位相を調整して出力する位相調整回路１１０１が設けられ、この位相調整回路１１０１で位相調整された第２クロック信号ＣＬＫ２が自己診断用レジスタ１１７に供給されている点である。自己診断用レジスタ１１７は、パターン生成部１０９の出力信号を位相調整回路１１０１で位相調整された第２クロック信号ＣＬＫ２の立ち上がりエッジに同期して取り込む。
【００６４】
図１２には、図１１に示される構成における主要部の動作タイミングが示される。
【００６５】
図１２（Ａ）には、入力回路のセットアップ時間に対する試験を行う際の動作波形が示され、図１２（Ｂ）には、入力回路のホールド時間に対する試験を行う際の動作波形が示される。
【００６６】
図１１に示される構成によれば、入力セットアップ試験及び入力回路のホールド試験を行うことができる。
【００６７】
位相調整回路１１０１によって、第２クロック信号ＣＬＫ２を第１クロック信号ＣＬＫ１よりも前に位相調整することにより、半導体メモリ１００の入力セットアップスペックに対して、入力回路１１４およびデータ入力レジスタ１３が所望の試験データを取り込んでいるか否かをパターンチェック部１０７で判別することにより、入力セットアップ試験を行うことができる。
【００６８】
一方、位相調整回路１１０１によって、第２クロック信号ＣＬ２を第１クロック信号ＣＬＫ１よりも後に位相調整することにより、半導体メモリ１００の入力ホールドスペックに対して、入力回路１１４およびデータ入力レジスタ１１３が所望の試験データを取り込んでいるか否かをパターンチェック部１０７で判別することで、入力ホールド試験を行うことができる。
【００６９】
尚、図７、図９に示される構成によれば、試験装置２０１によって、第１クロック入力端子１０２−１，１０２−２に入力されるクロック周波数の位相を調整することによって、図１１に示される構成の場合と同様に入力セットアップ試験及び入力ホールド試験を行うことができる。
【００７０】
＜実施の形態９＞
図１３には、本発明にかかる半導体装置の一例とされる半導体メモリの別の構成例が示される。
【００７１】
図１３に示される半導体メモリは、特に制限されないが、ＤＤＲ（Double-Data-Rate）方式のＳＲＡＭ（Static Random Access Memory）とされ、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。ＤＤＲ方式では、クロック信号の立ち上がりエッジ／立ち下がりエッジのそれぞれで各種信号がやり取りされる。
【００７２】
図１３に示されるＤＤＲ方式のＳＲＡＭは、Ｘデコーダ回路群１３０１、ワードドライバ群１３０２、メモリマット１３０３、Ｙデコーダ回路群１３０４、カラム選択回路群１３０５、データバス群及びＩ／Ｏ回路群１３０６を含む。
【００７３】
上記メモリマット１３０３は、複数のワード線と複数のビット線とが交差するように形成され、上記ワード線と上記ビット線に複数のスタティック型メモリが結合されて成る。Ｘデコーダ回路群１３０１は、入力されたＸ（ロウ系）アドレスをデコードする。ワードドライバ群１３０２は、上記Ｘデコーダ回路群１３０１のデコード出力に基づいて、上記メモリマット１３０３のワード線を選択レベルに駆動する。Ｙデコーダ１３０４は、入力されたＹ（カラム系）アドレスをデコードする。カラム選択回路群１３０５は、上記Ｙデコーダ１３０４のデコード結果に基づいてカラム選択を行うカラム選択回路、メモリマット１３０３への書き込み信号を増幅するライトアンプ（ＷＡ）、メモリマット１３０３からの読み出し信号を増幅するセンスアンプ（ＳＡ）などを含む。データバス群及びＩ／Ｏ回路群１３０６は、入力されたコマンド信号に基づいて、データバス群と外部との間で、入力データや出力データの入出力を行う。
【００７４】
図１４には、上記データバス群及びＩ／Ｏ回路群１３０６における入力回路モジュール１１１の構成例が示される。
【００７５】
この入力回路モジュール１１１は、上記データバス群及びＩ／Ｏ回路群１３０６において、書込み用のデータを取り込むために設けられる。この入力回路モジュール１１１が、図１に示されるのと大きく異なるのは、二つのデータ入力レジスタ１１３−１，１１３−２、二つの自己診断用レジスタ１１７−１，１１７−２、及び選択回路１４０１が設けられている点である。上記データ入力レジスタ１１３−１，１１３−２は、入力回路１１４の後段に配置される。上記自己診断用レジスタ１１７−１，１１７−２及び上記選択回路１４０１は、自己診断制御回路１１５内に設けられる。
【００７６】
上記データ入力レジスタ１１３−１は、クロック信号ＣＬＫの立ち下がりエッジに同期して上記入力回路１１４の出力信号を取り込む。上記データ入力レジスタ１１３−２は、クロック信号ＣＬＫの立ち上がりエッジに同期して上記入力回路１１４の出力信号を取り込む。上記データ入力レジスタ１１３−１の出力信号Ｂｕｒｓｔ０、及び上記データ入力レジスタ１１３−２の出力信号Ｂｕｒｓｔ１は、上記パターンチェック部１０７に伝達される（図１参照）。上記自己診断用レジスタ１１７−１は、クロック信号ＣＬＫの立ち下がりエッジに同期して、上記パターン発生部１０９からのパターン信号を取り込む。上記自己診断用レジスタ１１７−２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、上記パターン発生部１０９からのパターン信号を取り込む。上記セレクタ１４０１は、上記クロック信号ＣＬＫがローレベル（論理値“０”）の場合に上記自己診断用レジスタ１１７−１の出力信号を選択的にナンドゲート１１８に伝達し、上記クロック信号ＣＬＫがハイレベル（論理値“１”）の場合に上記自己診断用レジスタ１１７−２の出力信号を選択的にナンドゲート１１８に伝達する。
【００７７】
尚、上記Ｘデコーダ１３０１、Ｙデコーダ１３０４には、アドレス信号を取り込むための入力回路モジュールが含まれ、上記データバス群及びＩ／Ｏ回路群１３０６には、コマンド信号を取り込むための入力回路モジュールが含まれ、それらは、図１４に示されるのと同様に構成される。
【００７８】
図１５には、図１４における主要部の動作タイミングが示される。
【００７９】
図１４に示される構成によれば、上記自己診断用レジスタ１１７−１では、クロック信号ＣＬＫの立ち下がりエッジに同期して、上記パターン発生部１０９からのパターン信号が取り込まれ、上記自己診断用レジスタ１１７−２では、クロック信号ＣＬＫの立ち上がりエッジに同期して、上記パターン発生部１０９からのパターン信号が取り込まれる。そして、上記セレクタ１４０１では、上記クロック信号ＣＬＫがローレベルの場合に上記自己診断用レジスタ１１７−１の出力信号がナンドゲート１１８に伝達され、上記クロック信号ＣＬＫがハイレベルの場合に上記自己診断用レジスタ１１７−２の出力信号がナンドゲート１１８に伝達される。そしてナンドゲート１１９及びナンドゲート１２０の出力信号によってｐチャネル型ＭＯＳトランジスタ１３１及びｎチャネル型ＭＯＳトランジスタ１３４が制御されることで、上記パターン信号（試験データ）が入力回路１１４に伝達される。上記データ入力レジスタ１１３−１では、クロック信号ＣＬＫの立ち下がりエッジに同期して上記入力回路１１４の出力信号が取り込まれ、上記データ入力レジスタ１１３−２では、クロック信号ＣＬＫの立ち上がりエッジに同期して上記入力回路１１４の出力信号が取り込まれる。このようにＤＤＲ方式では、クロック信号ＣＬＫの立ち上がりエッジ／立ち下がりエッジのそれぞれで信号がやり取りが行われるため、図１に示される構成例に比べて２倍のデータがパターンチェック部１０７に伝達される。
【００８０】
上記ＤＤＲ方式に対応する構成においても、図１等に示される構成の場合と同様の作用効果を得ることができる。
【００８１】
＜実施の形態１０＞
図１６には、図１に示される入力回路モジュール１１１の別の構成例が示される。
【００８２】
図１６に示される入力回路モジュール１１１が図１に示されるのと大きく異なるのは、終端回路１２１の構成と、コントローラ１６３が追加されている点である。終端回路１２１は、複数のプルアップ用抵抗素子１３２−１〜１３２−ｎ、複数のプルダウン用抵抗素子１３３−１〜１３３−ｎ、複数のｐチャネル型ＭＯＳトランジスタ１３１−１〜１３１−ｎ、複数のｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎを含む。複数のプルアップ用抵抗素子１３２−１〜１３２−ｎと、それに対応する複数のｐチャネル型ＭＯＳトランジスタ１３１−１〜１３１−ｎとは互いに直列接続される。複数のプルダウン用抵抗素子１３３−１〜１３３−ｎと、それに対応する複数のｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎとは互いに直列接続される。上記ｐチャネル型ＭＯＳトランジスタ１３１−１〜１３１−ｎのソース電極は、高電位側電源Ｖｄｄｑに結合される。上記ｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎのソース電極は低電位側電源Ｖｓｓに結合される。上記ｐチャネル型ＭＯＳトランジスタ１３１−１〜１３１−ｎ及び上記ｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎのゲート電極には、自己診断制御回路１１５の出力信号のレベル変換を行うレベル変換回路ＬＣが結合される。これにより、自己診断制御回路１１５の出力信号は、レベル変換回路ＬＣでレベル変換されてから、対応するトランジスタのゲート電極に伝達される。
【００８３】
上記自己診断制御回路１１５において、アンドゲート１１９及びナンドゲート１２０は、それぞれ上記ｐチャネル型ＭＯＳトランジスタ１３１−１〜１３１−ｎ及び上記ｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎに対応して、複数（ｎ）個設けられている。この複数のアンドゲート１１９及びナンドゲート１２０には、終端回路制御論理１１６の出力信号が個別的に入力されるようになっている。これにより、上記ｐチャネル型ＭＯＳトランジスタ１３１−１〜１３１−ｎ及び上記ｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎは、上記終端回路制御論理１１６によって個別的に制御することができる。
【００８４】
上記終端回路制御論理１１６は、上記データ入力端子１２２を介して取り込まれた信号が上記入力回路１１４に伝達される非試験モードと、パターン信号に従って上記ｐチャネル型ＭＯＳトランジスタ１３１−１〜１３１−ｎ及び上記ｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎが制御されることで上記パターン信号が上記入力回路１１４に伝達される試験モードとの切り換えを行う。上記非試験モードは、上記終端回路制御論理１１６によって上記アンドゲート１１９と上記ナンドゲート１２０にハイレベルの信号が供給されることで実現される。上記試験モードは、上記終端回路制御論理１１６によって上記アンドゲート１１９と上記ナンドゲート１２０にローレベルの信号が供給されることで実現される。
【００８５】
半導体メモリ１００には、調整用抵抗素子１６１が外付けされる外部端子１６２が設けられている。上記外部端子１６２はコントローラ１６３に結合される。このコントローラ１６３は、上記外部端子１６２に外付けされた調整用抵抗素子１６１の抵抗値に応じて、上記複数のプルアップ用抵抗素子１３２−１〜１３２−ｎと上記複数のｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎを制御するためのコードを生成し、それを上記終端回路制御論理１１６に出力する。具体的には、上記自己診断制御回路の制御対象とされるトランジスタを、上記複数のプルアップ用抵抗素子１３２−１〜１３２−ｎ及び上記複数のｎチャネル型ＭＯＳトランジスタ１３４−１〜１３４−ｎの中から選択するためのコードを上記終端回路制御論理１１６に出力する。上記終端回路制御論理１１６は、試験モードにおいて、上記コントローラ１６３の出力信号に応じて、上記アンドゲート１１９及び上記ナンドゲート１２０に供給する信号の論理を決定する。これにより、上記自己診断制御回路１１５の制御対象とされるトランジスタが決定される。
【００８６】
上記の構成において、上記外部端子１６２に外付けされた調整用抵抗素子１６１の抵抗値を変更することで、上記入力回路１１４に伝達されるパターン信号のハイレベルの電位と、ローレベルの電位とを調整することができる。例えば図１８に示されるように、データ入力端子１２２に、信号ライン１８１を介して所定の高電位側電源Ｖｔｔを供給する。ここで、上記信号ライン１８１の配線抵抗を「Ｒｔｔ」とする。複数のプルアップ用抵抗素子１３２−１〜１３２−ｎの合成抵抗値を「Ｒｕｐ」とし、複数のプルダウン用抵抗素子１３２−１〜１３２−ｎの合成抵抗値を「Ｒｄｎ」とすると、上記入力回路１１４に伝達されるパターン信号のハイレベルの電位ＶＩＨと、ローレベルの電位ＶＩＬは、次式で示される。
【００８７】
【数１】
2011002377.tif 000003
【００８８】
【数２】
2011002377.tif 000004
【００８９】
従って、上記外部端子１６２に外付けされた調整用抵抗素子１６１の抵抗値を変更して、プルアップ用抵抗素子１３２−１〜１３２−ｎの合成抵抗値Ｒｕｐと、プルダウン用抵抗素子１３２−１〜１３２−ｎの合成抵抗値Ｒｄｎを調整することで、上記入力回路１１４に伝達されるパターン信号のハイレベルの電位と、ローレベルの電位とを調整することができる。このように、上記入力回路１１４に伝達されるパターン信号のハイレベルの電位と、ローレベルの電位とを調整し、そのときのデータ入力レジスタ１１３の出力信号をパターンチェック部１０７で期待値と比較することにより、上記入力回路１１４のアナログ的な試験を行うことができる。
【００９０】
図１７には、図１６に示される構成を採用した場合の半導体チップのレイアウト例が示される。
【００９１】
終端回路レイアウト部には、上記終端回路１２１がレイアウトされる。入力回路レイアウト部には、上記入力回路１１４がレイアウトされる。レベル変換回路レイアウト部には、上記レベル変換回路ＬＣがレイアウトされる。自己診断制御回路レイアウト部には、上記自己診断制御回路１１５がレイアウトされる。終端回路制御論理レイアウト部には、上記終端回路制御論理１１６がレイアウトされる。データ入力レジスタ及びその他の回路レイアウト部には、上記データ入力レジスタ１１３やその他の回路がレイアウトされる。自己診断制御回路１１５は、終端回路制御論理１１６やその他の回路に比べて、構成素子数が少ないため、チップ占有面積が小さくて済む。従って、この自己診断制御回路１１５を新たに形成する場合、既存回路のレイアウトに与える影響は少ない。
【００９２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９３】
また、本発明はＳＲＡＭに限定されるものではなく、様々な半導体集積回路装置、及びシステムに適用可能であることは言うまでもない。
【符号の説明】
【００９４】
１００  半導体メモリ
１０１  テスト出力端子
１０２  クロック入力端子
１０３  第１テスト入力端子
１０４  第２テスト入力端子
１０６  出力バッファ
１０７  パターンチェック部
１０８，１１２，１１０  入力バッファ
１０９  パターン生成部
１１１  入力回路モジュール
１２２  データ入力端子
１１３  データ入力レジスタ
１１４  入力回路
１１５  自己診断制御回路
１１６  終端回路制御論理
１１７  自己診断用レジスタ
１１８  ナンドゲート
１１９  アンドゲート
１２０  ナンドゲート
１３１  ｐチャネル型ＭＯＳトランジスタ
１３２  プルアップ用抵抗素子
１３３  プルダウン用抵抗素子
１３４  ｎチャネル型ＭＯＳトランジスタ
１６１  調整用抵抗素子
１６３  コントローラ
２０１  試験装置
【図１】
2011002377.tif 000005
【図２】
2011002377.tif 000006
【図３】
2011002377.tif 000007
【図４】
2011002377.tif 000008
【図５】
2011002377.tif 000009
【図６】
2011002377.tif 000010
【図７】
2011002377.tif 000011
【図８】
2011002377.tif 000012
【図９】
2011002377.tif 000013
【図１０】
2011002377.tif 000014
【図１１】
2011002377.tif 000015
【図１２】
2011002377.tif 000016
【図１３】
2011002377.tif 000017
【図１４】
2011002377.tif 000018
【図１５】
2011002377.tif 000019
【図１６】
2011002377.tif 000020
【図１７】
2011002377.tif 000021
【図１８】
2011002377.tif 000022