(57)【要約】【課題】予め設定した範囲内で任意の変換速度および変換精度を予め設定した範囲内でアナログディジタル変換装置を提供すること。【解決手段】入力されるアナログ信号を並列にディジタル信号へ変換する複数個の基本ＡＤＣで構成されるＡＤＣユニットと、指定された変換速度および変換精度に応じて、前記複数個の基本ＡＤＣに供給するクロックの位相を制御するクロック位相制御部と、平均化回路およびマルチプレクサを備え、前記ＡＤＣユニットのディジタル出力を、前記指定された変換速度および変換精度に応じて、前記平均化回路と前記マルチプレクサのいずれか一方に入力させ、或いは、前記平均化回路と前記マルチプレクサとにこの順に入力させて、前記指定された変換速度および変換精度を有するＡＤＣのディジタル信号を出力するディジタル出力処理部とを備えたことを特徴とする。【選択図】        図１
2011009960.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号を並列にディジタル信号へ変換する複数個の基本ＡＤＣで構成されるＡＤＣユニットと、
指定された変換速度および変換精度に応じて、前記複数個の基本ＡＤＣに供給するクロックの位相を制御するクロック位相制御部と、
入力されるディジタル信号の平均化データを求める平均化回路および入力されるディジタル信号を所定の間隔順序で出力するマルチプレクサとを備え、前記ＡＤＣユニットのディジタル出力を、前記指定された変換速度および変換精度に応じて前記平均化回路と前記マルチプレクサのいずれか一方に入力させ、或いは、前記平均化回路と前記マルチプレクサとにこの順に入力させて、前記指定された変換速度および変換精度を有するＡＤＣのディジタル信号を出力するディジタル出力処理部と、
を備えたことを特徴とするアナログディジタル変換装置。
【請求項２】
前記指定された変換速度および変換精度が最小変換速度および最大変換精度である場合は、前記クロック位相制御部は、前記複数個の基本ＡＤＣの全てに同一位相のクロックを供給し、前記ディジタル出力処理部は、前記ＡＤＣユニットのディジタル出力を全て前記平均化回路に処理させ、
前記指定された変換速度および変換精度が最大変換速度および最小変換精度である場合は、前記クロック位相制御部は、前記複数個の基本ＡＤＣのそれぞれに所定間隔ずつ位相をずらしたクロックを供給し、かつ前記所定間隔ずつ位相をずらした全てのクロックを前記ディジタル出力処理部の前記マルチプレクサに供給し、前記ディジタル出力処理部は、前記ＡＤＣユニットのディジタル出力を全て前記マルチプレクサに処理させる
ことを特徴とする請求項１に記載のアナログディジタル変換装置。
【請求項３】
前記指定された変換速度および変換精度が、最小変換速度および最大変換精度と最大変換速度および最小変換精度との間の変換速度および変換精度である場合は、
前記クロック位相制御部は、前記複数の基本ＡＤＣを幾つかのグループに区分し、グループ内は全て同一位相で、グループ間では互いの位相が所定間隔ずれた関係となるクロックを前記複数個の基本ＡＤＣのそれぞれに供給し、かつ前記位相が所定間隔ずれたグループ数分のクロックを前記ディジタル出力処理部の前記マルチプレクサに供給し、
前記ディジタル出力処理部は、前記ＡＤＣユニットの前記グループ毎のディジタル出力を前記平均化回路に処理させ、平均化処理された前記グループ毎の平均値データを前記マルチプレクサに処理させる
ことを特徴とする請求項１に記載のアナログディジタル変換装置。
【請求項４】
前記クロック位相制御部は、前記複数個の基本ＡＤＣの１変換動作終了毎に、同一位相のクロックを供給するグループの構成を変えずに、供給するグループ間のクロック位相の進遅関係を動的に切り替えることを特徴とする請求項３に記載のアナログディジタル変換装置。
【請求項５】
前記クロック位相制御部は、前記複数個の基本ＡＤＣの１変換動作終了毎に、同一位相のクロックを供給するグループの数を変えずに、該供給する同一位相のクロックの数を動的に切り替えることを特徴とする請求項３に記載のアナログディジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログディジタル変換装置に関するものである。
【背景技術】
【０００２】
アナログディジタル変換器（Analog to Digital Converter：以降「ＡＤＣ」と略記）は、各種の技術分野で使用されているが、その仕様で要求される変換速度や変換精度（ＳＮＲ）は、区々としている。例えば、ディジタル携帯電話サービスで使用されている無線通信方式には、各種の変調方式があり、その変調方式に応じて復調用のＡＤＣに要求される変換速度・変換精度は異なっている。
【０００３】
一例を示すと、ＷＣＤＭＡ方式の復調用ＡＤＣには、比較的高い変換速度と比較的低い変換精度（ＳＮＲ）の仕様の組み合わせが要求されるのに対し、ＧＳＭ方式の復調用ＡＤＣには、比較的低い変換速度と比較的高い変換精度（ＳＮＲ）の仕様の組み合わせが要求される。
【０００４】
ところが、従来では、要求仕様に合わせてＡＤＣをその都度個別に開発していたので、開発期間や開発コストが増加するという問題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平１１−１２２５０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記に鑑みてなされたものであり、変換クロックの供給方法とディジタル出力処理を制御することにより、予め設定した範囲内で任意の変換速度および変換精度の組み合わせを簡単に切り替えることができるアナログディジタル変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、入力されるアナログ信号を並列にディジタル信号へ変換する複数個の基本ＡＤＣで構成されるＡＤＣユニットと、指定された変換速度および変換精度に応じて、前記複数個の基本ＡＤＣに供給するクロックの位相を制御するクロック位相制御部と、入力されるディジタル信号の平均化データを求める平均化回路および入力されるディジタル信号を所定の間隔順序で出力するマルチプレクサを備え、前記ＡＤＣユニットのディジタル出力を、前記指定された変換速度および変換精度に応じて前記平均化回路と前記マルチプレクサのいずれか一方に入力させ、或いは、前記平均化回路と前記マルチプレクサとにこの順に入力させて、前記指定された変換速度および変換精度を有するＡＤＣのディジタル信号を出力するディジタル出力処理部とを備えたアナログディジタル変換装置が提供される。
【発明の効果】
【０００８】
本発明によれば、変換クロックの供給方法とディジタル出力処理を制御することにより、予め設定した範囲内で任意の変換速度および変換精度の組み合わせを簡単に切り替えることができるアナログディジタル変換装置を実現できるという効果を奏する。
【図面の簡単な説明】
【０００９】
【図１】図１は、本発明の一実施の形態に係るアナログディジタル変換装置の構成を示すブロック図である。
【図２】図２は、図１に示すアナログディジタル変換装置により実現できる複数のＡＤＣの範囲を説明する図である。
【図３】図３は、図１に示すアナログディジタル変換装置の動作例（その１）を説明するブロック図である。
【図４】図４は、図１に示すアナログディジタル変換装置の動作例（その２）を説明するブロック図である。
【図５】図５は、図１に示すアナログディジタル変換装置の動作例（その３〜その５）を説明するブロック図である。
【発明を実施するための形態】
【００１０】
以下に添付図面を参照して、本発明の実施の形態に係るアナログディジタル変換装置を詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
【００１１】
図１は、本発明の一実施の形態に係るアナログディジタル変換装置の構成を示すブロック図である。図１に示すように、本実施の形態に係るアナログディジタル変換装置は、ＡＤＣユニット１と、クロック位相制御部２と、ディジタル出力処理部３とを備えている。また、入出力端子として、アナログ入力端子４と、変換クロック入力端子５と、選択モード入力端子６と、ディジタル出力端子７とを備えている。
【００１２】
ここで、図１では示してないが、本実施の形態に係るアナログディジタル変換装置は、複数の変換速度および変換精度の組み合わせのうちの１つを、所定数の制御端子の選択操作有無の組み合わせにより選択指定できるようになっている。選択モード入力端子６に外部から入力される選択モードは、その所定数の制御端子の切り替え操作により選択指定された或る変換速度および変換精度の動作モードであり、ディジタルコードの形式をしている。
【００１３】
ＡＤＣユニット１は、複数個（Ｍ個）の基本ＡＤＣ（＃１）１−１〜基本ＡＤＣ（＃Ｍ）１−Ｍを備えている。基本ＡＤＣ１−１〜１−Ｍは、それぞれ同一の構成であり、それぞれアナログ入力端子４から並列に入力されるアナログ信号をクロック位相制御部２から供給されるクロックに従って所定ビット数のディジタル信号に変換しディジタル出力処理部３へ出力する。
【００１４】
クロック位相制御部２は、サンプリングクロック生成器２１と、多相クロック生成器２２と、クロック位相振り分け回路２３とを備えている。
【００１５】
サンプリングクロック生成器２１は、変換クロック入力端子５から入力される変換クロックに基づきサンプリングクロックを生成し、多相クロック生成器２２とクロック位相振り分け回路２３とに供給する。
【００１６】
多相クロック生成器２２は、サンプリングクロック生成器２１から入力されるサンプリングクロックに同期して、選択モード入力端子６から入力される動作モードで用いる位相のクロックを基本ＡＤＣ１−１〜１−Ｍの個数分、つまり、Ｍ個生成する。このＭ個のクロックは、全ての位相が同相である場合と、全ての位相が所定間隔ずれた異相である場合と、同相と異相の組み合わせ位相である場合のいずれかである。
【００１７】
クロック位相振り分け回路２３は、サンプリングクロック生成器２１から入力されるサンプリングクロックに同期して、選択モード入力端子６から入力される動作モードに基づき、多相クロック生成器２２が生成したＭ個のクロックを基本ＡＤＣ１−１〜１−Ｍに振り分けて供給する。このとき、選択モード入力端子６から入力される動作モードで用いるクロックの位相が、全て同相である場合と、全て異相である場合と、同相と異相の組み合わせ位相である場合とにおいて、その異相クロックの全てをディジタル出力処理部３のマルチプレクサ３４に供給する。
【００１８】
ディジタル出力処理部３は、ディジタル出力振り分け回路３１と、平均化回路３２と、ディジタル出力選択回路３３，３５と、上記したマルチプレクサ３４とを備えている。
【００１９】
ディジタル出力振り分け回路３１は、ＡＤＣユニット１のディジタル出力を、選択モード入力端子６から入力される動作モードに基づき、平均化回路３２とディジタル出力選択回路３３とのいずれか一方に切り替えて出力する。具体的には、選択モード入力端子６から入力される動作モードで用いるクロックの位相が、全て同相である場合と同相と異相の組み合わせ位相である場合とにＡＤＣユニット１のディジタル出力を平均化回路３２に供給し、全て異相である場合にＡＤＣユニット１のディジタル出力をディジタル出力選択回路３３に供給する。
【００２０】
平均化回路３１は、ディジタル出力振り分け回路３１から入力されるＡＤＣユニット１のディジタル出力に平均化処理を施してディジタル出力選択回路３３に出力する。
【００２１】
ディジタル出力選択回路３３は、選択モード入力端子６から入力される動作モードに基づき、平均化回路３２とディジタル出力振り分け回路３１のいずれか一方の出力を選択する。具体的には、選択モード入力端子６から入力される動作モードで用いるクロックの位相が、全て同相である場合に平均化回路３２の出力を選択してディジタル出力選択回路３５に出力し、全て異相である場合はディジタル出力振り分け回路３１の出力を選択してマルチプレクサ３４に出力する。そして、選択モード入力端子６から入力される動作モードで用いるクロックの位相が、同相と異相の組み合わせ位相である場合は平均化回路３１の出力を選択し、平均化回路３１が所定間隔を置いて順に出力する平均値データをその順序でマルチプレクサ３４に出力する。
【００２２】
マルチプレクサ３４は、ディジタル出力選択回路３３から入力されるＡＤＣユニット１のディジタル出力を、クロック位相振り分け回路２３から入力される異相クロックに従った所定間隔順序で選択しディジタル出力選択回路３５に出力する。
【００２３】
ディジタル出力選択回路３５は、選択モード入力端子６から入力される動作モードに基づき、ディジタル出力選択回路３３の出力とマルチプレクサ３４の出力とのいずれか一方を選択する。具体的には、選択モード入力端子６から入力される動作モードで用いるクロックの位相が全て同相である場合はディジタル出力選択回路３３の出力を選択してディジタル出力端子７に出力する。また、選択モード入力端子６から入力される動作モードで用いるクロックの位相が、全て異相である場合と、同相と異相の組み合わせ位相である場合とでは、マルチプレクサ３４の出力を選択してディジタル出力端子７に出力する。
【００２４】
次に、図２は、図１に示すアナログディジタル変換装置により実現できる複数のＡＤＣの範囲を説明する図である。図２において、ＡＤＣユニット１を構成するＭ個の基本ＡＤＣ１−１〜１−Ｍの変換速度・変換精度８は、Ｍ個の基本ＡＤＣ１−１〜１−Ｍをそれぞれ同じ変換周波数ｆｓで動作させて得られる変換速度・変換精度である。本実施の形態では、このＭ個の基本ＡＤＣ１−１〜１−Ｍの変換速度・変換精度８を用いて、前記した制御端子の選択切り替えによる動作モードの選択指定により、最大変換速度・最小変換精度９を有するＡＤＣと、最小変換速度・最大変換精度１０を有するＡＤＣと、両者の間１１において任意の変換速度・変換精度を有する複数のＡＤＣとを簡単に構成することができる。
【００２５】
以下、図３〜図５を参照して具体的に説明する。なお、図３は、図１に示すアナログディジタル変換装置の動作例（その１）を説明するブロック図である。図４は、図１に示すアナログディジタル変換装置の動作例（その２）を説明するブロック図である。図５は、図１に示すアナログディジタル変換装置の動作例（その３〜その５）を説明するブロック図である。
【００２６】
（１）最小変換速度・最大変換精度１０を有するＡＤＣは、図３に示す動作態様で実現される。図３において、選択モード入力端子６から入力される動作モードが、最小変換速度・最大変換精度のＡＤＣ動作を指定する場合、クロック位相制御部２では、多相クロック生成器２２が、Ｍ個の同相クロックＣＫ＋θを生成する。それをクロック位相振り分け回路２３が、Ｍ個の基本ＡＤＣ１−１〜１−Ｍに振り分けて供給する。
【００２７】
その結果、ＡＤＣユニット１では、Ｍ個の基本ＡＤＣ１−１〜１−Ｍが、同相で変換動作を行うので、ＡＤＣユニット１からディジタル出力処理部３へ、Ｍ個のディジタル信号が同相で出力される。
【００２８】
ディジタル出力処理部３では、選択モード入力端子６から入力される動作モードが、最小変換速度・最大変換精度のＡＤＣ動作を指定する場合、ディジタル出力振り分け回路３１は、ＡＤＣユニット１のディジタル出力を全て平均化回路３２に与える。ディジタル出力選択回路３３は、平均化回路３２の出力を選択して出力する。そして、ディジタル出力選択回路３５は、ディジタル出力選択回路３３の出力を選択して出力端子７へ送出する。
【００２９】
ここで、同相で変換動作を行うＭ個の基本ＡＤＣ１−１〜１−Ｍの各ディジタル出力を全て同相で平均化回路３２に与えて平均化処理させるので、Ｍ個の基本ＡＤＣ１−１〜１−Ｍそれぞれが有する変換精度（ＳＮＲ＝１０ｌｏｇ（入力信号電力／（量子化雑音電力＋その他の雑音電力（熱雑音等）））における「その他の雑音電力（熱雑音等）」が平均化処理により、１／Ｍに低減される。つまり、１つのＡＤＣとしての変換精度ＳＮＲ［ｄＢ］は、ＳＮＲ［ｄＢ］＝基本ＡＤＣのＳＮＲ＋１０ｌｏｇＭ［ｄＢ］となる。これが本実施の形態で言う最大変換精度である。このときの変換周波数は変わらずに前記ｆｓである。これが本実施の形態で言う最小変換速度である。
【００３０】
（２）最大変換速度・最小変換精度９を有するＡＤＣは。図４に示す動作態様で実現される。図４において、選択モード入力端子６から入力される動作モードが、最大変換速度・最小変換精度のＡＤＣ動作を指定する場合、クロック位相制御部２では、多相クロック生成器２２が、θ＝３６０°／Ｍである位相θずつずらしたＭ個の異相クロックＣＫ＋１θ〜ＣＫ＋Ｍθを生成する。それをクロック位相振り分け回路２３が、Ｍ個の基本ＡＤＣ１−１〜１−Ｍに振り分けて供給する。
【００３１】
その結果、ＡＤＣユニット１では、Ｍ個の基本ＡＤＣ１−１〜１−Ｍが、位相θずつずれた間隔でインタリーブ変換動作を行うので、ＡＤＣユニット１からディジタル出力処理部３へ、Ｍ個のディジタル信号が位相θずつずらした間隔で出力される。
【００３２】
ディジタル出力処理部３では、選択モード入力端子６から入力される動作モードが、最大変換速度・最小変換精度を指定する場合、ディジタル出力振り分け回路３１はＡＤＣユニット１のディジタル出力を全てディジタル出力選択回路３３に与える。また、ディジタル出力選択回路３３はディジタル出力振り分け回路３１の出力を選択してマルチプレクサ３４に与える。ディジタル出力選択回路３５はマルチプレクサ３４の出力を選択して出力端子７へ送出する。
【００３３】
ここで、位相θずつずれた間隔でインタリーブ変換動作を行うＭ個の基本ＡＤＣ１−１〜１−Ｍの各ディジタル出力を全てマルチプレクサ３４に与えてマルチプレクス処理させるので、変換周波数ｆｓをＭ倍にした変換速度（本実施の形態で言う最大変換速度）が得られる。このときの変換精度（ＳＮＲ）は、Ｍ個の基本ＡＤＣ１−１〜１−Ｍそれぞれが有する変換精度（ＳＮＲ＝１０ｌｏｇ（入力信号電力／（量子化雑音電力＋その他の雑音電力（熱雑音等）））と同じである。これが本実施の形態で言う最小変換精度である。
【００３４】
（３）最大変換速度・最小変換精度９と最小変換速度・最大変換精度１０との間１１において任意の変換速度・変換精度を有するＡＤＣは、図５に示す動作態様で実現される。ここでは、選択モード入力端子６から入力される動作モードを実現する動作例（イ）と、動作例（イ）の動作に付随して行う動作例（ロ）（ハ）とについて説明する。なお、動作例（ロ）（ハ）は、いずれか一方が実施される。
【００３５】
動作例（イ）：選択モード入力端子６から入力される動作モードが、最大変換精度・最小変換精度９と最小変換速度・最大変換精度１０との間１１における或る変換速度・変換精度のＡＤＣ動作を指定する場合、図５において、クロック位相制御部２では、多相クロック生成器２２が、Ｍ個の基本ＡＤＣ１−１〜１−Ｍを幾つかのグループに区分し、グループ内は全て同一位相で、グループ間では互いの位相が所定間隔ずれた関係となるクロックを生成する。それをクロック位相振り分け回路２３が、Ｍ個の基本ＡＤＣ１−１〜１−Ｍのそれぞれに振り分けて供給する。このとき、クロック位相振り分け回路２３は、互いの位相が所定間隔ずれた関係となるグループ数分の異相クロックの全てをマルチプレクサ３４に供給する。
【００３６】
その結果、ＡＤＣユニット１では、Ｍ個の基本ＡＤＣ１−１〜１−Ｍが、所定数のグループに分かれて、グループ毎にグループ間では互いに異なる位相を用いて変換動作を行うので、ＡＤＣユニット１からディジタル出力処理回路３へ、グループ毎に位相が所定間隔ずれた関係のディジタル信号が出力される。
【００３７】
図示例では、Ｍ個の基本ＡＤＣ１−１〜１−Ｍは、Ｘ個のグループ（第１グループ１Ｇ〜第ＸグループＸＧ）に区分されている。各グループは、ｎ個の基本ＡＤＣで構成されるとしている。つまり、Ｍ＝Ｘ・ｎである。グループ間のクロック位相θは、θ＝３６０°／Ｘである。第１グループ１Ｇ（基本ＡＤＣ（１１）〜基本ＡＤＣ（１ｎ））にはクロックＣＫ＋１θが供給される。第２グループ２Ｇ（基本ＡＤＣ（２１）〜基本ＡＤＣ（２ｎ））にはクロックＣＫ＋２θが供給される。第ＸグループＸＧ（基本ＡＤＣ（Ｘ１）〜基本ＡＤＣ（Ｘｎ））にはクロックＣＫ＋Ｘθが供給される。なお、グループの構成数は、同じである必要はなく、グループ毎に異なってもよく、同数と異数が混在する態様でもよい。また、１つのグループに属する基本ＡＤＣは、隣接して配置されている必要もない。
【００３８】
ディジタル出力処理部３では、選択モード入力端子６から入力される動作モードが、最大変換精度・最小変換精度９と最小変換速度・最大変換精度１０との間１１における或る変換速度・変換精度のＡＤＣ動作を指定する場合、ディジタル出力振り分け回路３１は、ＡＤＣユニット１のグループ毎のディジタル出力を平均化回路３２に与える。平均化回路３２は、図示例では、第１グループ１Ｇから第ＸグループＸＧまでのディジタル出力を順番に平均化処理（１ＡＶ〜ＸＡＶ）し、ディジタル出力選択回路３３に出力する。
【００３９】
また、ディジタル出力選択回路３３は、平均化回路３２の出力を選択してマルチプレクサ３４に与える。マルチプレクサ３４は、クロック位相振り分け回路２３から供給される互いの位相が所定間隔ずれた関係となるＸ個の異相クロックに従って平均化処理（１ＡＶ〜ＸＡＶ）でのＸ個の処理結果を順番にディジタル出力選択回路３５へ出力する。ディジタル出力選択回路３５は、マルチプレクサ３４の出力を選択して出力端子７へ送出する。このようにして任意の変換速度・変換精度を有する複数のＡＤＣが得られる。
【００４０】
ところで、Ｍ個の基本ＡＤＣ１−１〜１−Ｍをグループに分けて用いる場合には、基本ＡＤＣ間に特性バラツキがあると、グループ間で変換精度が異なる場合が起こる可能性がある。そこで、本実施の形態では、上記した動作例（イ）の動作を行う際に、クロック位相制御部２の多相クロック生成器２２とクロック位相振り分け回路２３とが、設定に従って、ＡＤＣユニット１に供給するクロックの位相を制御することにより、次の動作例（ロ）（ハ）のいずれか一方を実施できるようにした。
【００４１】
動作例（ロ）：図５において、クロック位相制御部２の多相クロック生成回路２２は、Ｍ個の基本ＡＤＣ１−１〜１−Ｍの１変換動作終了毎に、同一位相のクロックを供給するグループの構成を変えずに供給するグループ間のクロック位相の進遅関係を動的に（つまり、Ｍ個の基本ＡＤＣ１−１〜１−Ｍの変換動作に隙間を生じさせないで）切り替える。
【００４２】
動作例（ハ）：図５において、クロック位相制御部２の多相クロック生成回路２２は、Ｍ個の基本ＡＤＣ１−１〜１−Ｍの１変換動作終了毎に、同一位相のクロックを供給するグループの数を変えずに、該供給する同一位相のクロックの数を動的に（つまり、Ｍ個の基本ＡＤＣ１−１〜１−Ｍの変換動作に隙間を生じさせないで）切り替える。
【００４３】
このように、動作例（ロ）によれば、グループ間での動作順序を変更することで、動作例（ハ）によれば、グループの構成数を変更することで、それぞれ、グループ間での変換精度誤差を分散せることができるので、グループ間での変換精度誤差を低減することができる。
【００４４】
以上のように、本実施の形態によれば、制御端子による選択指定のみで、任意の変換速度および変換精度を有する複数のＡＤＣを簡単に切り替えて構成できるので、区々とした変換速度および変換精度のＡＤＣを要求する仕様に対して柔軟に対応することができる。この場合、開発すべき主な要素は、ＡＤＣユニットを構成する同じ変換性能を有した複数の基本ＡＤＣであり、その他の要素は、大部分が既存の回路を利用できるので、開発コスト、開発期間の大幅な短縮が可能になる。
【符号の説明】
【００４５】
１  ＡＤＣユニット、２  クロック位相制御部、３  ディジタル出力処理部、２１  サンプリングクロック生成器、２２  多相クロック生成回路、２３  クロック位相振り分け回路、３１  ディジタル出力振り分け回路、３２  平均化回路、３３，３５  ディジタル出力選択回路、３４  マルチプレクサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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