(57)【要約】【課題】本発明は、第２電極の誘電層に接する面積の偏差を最小化することができ、結果的に、キャパシタの静電容量の誤差を減らすことができるキャパシタ内蔵型の印刷回路基板及びその製造方法を提供する。【解決手段】本発明に係るキャパシタ内蔵型の印刷回路基板は、絶縁層と、絶縁層の一面に形成される第１電極と、第１電極の一面に形成される第２電極と、第２電極の一面に形成される誘電層と、誘電層の一面に形成される第３電極とを備え、第１電極の一面に第２電極を形成する二重構造にキャパシタの電極を構成することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層の一面に形成される第１電極と、
前記第１電極の一面に形成される第２電極と、
前記第２電極の一面に形成される誘電層と、
前記誘電層の一面に形成される第３電極と、
を備えるキャパシタ内蔵型の印刷回路基板。
【請求項２】
前記第１電極と前記第２電極とは、異なるエッチング液に反応する材料からなることを特徴とする請求項１に記載のキャパシタ内蔵型の印刷回路基板。
【請求項３】
前記第２電極の厚みが、前記第１電極の厚み以下であることを特徴とする請求項１に記載のキャパシタ内蔵型の印刷回路基板。
【請求項４】
絶縁層の一面に形成される第１伝導層を用いてキャパシタが内蔵された印刷回路基板を製造する方法であって、
前記第１伝導層の一面に第２伝導層を形成する段階と、
前記第２伝導層の一部を除去して第２電極を形成する段階と、
前記第２電極に対応するように前記第１伝導層の一部を除去して第１電極を形成する段階と、
前記第２電極の一面に誘電層を形成する段階と、
を含むキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項５】
前記第２伝導層を形成する段階が、
電解メッキ、無電解メッキ、真空蒸着、スパッタリング及び化学気相蒸着からなる群より選ばれる少なくともいずれか一つにより行われることを特徴とする請求項４に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項６】
前記第１伝導層と前記第２伝導層とが、異なるエッチング液に反応する材料からなり、
前記第２電極を形成する段階が、
前記第２伝導層の一部に第２エッチング液を塗布して前記第２伝導層の一部を除去する段階を含み、
前記第１電極を形成する段階が、
前記第１伝導層の一部に第１エッチング液を塗布して前記第１伝導層の一部を除去する段階を含むことを特徴とする請求項４に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項７】
前記誘電層を形成する段階以前に、
前記第１伝導層及び前記第２伝導層の一部が除去された部分に絶縁物質を充填する段階をさらに含む請求項４に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項８】
前記誘電層を形成する段階以後に、
前記誘電層の一面に第３伝導層を形成する段階と、
前記第２電極に対応するように前記第３伝導層の一部を除去して第３電極を形成する段階と、
をさらに含む請求項４に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項９】
前記誘電層の一面には、第３伝導層が形成されることを特徴とする請求項４に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項１０】
前記誘電層を形成する段階以後に、
前記第２電極に対応するように前記第３伝導層の一部を除去して第３電極を形成する段階をさらに含む請求項９に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ内蔵型の印刷回路基板及びその製造方法に関する。
【背景技術】
【０００２】
現在まで大部分の印刷回路基板の表面には、一般的な個別チップ抵抗（Discrete chip resistor）、または一般的な個別チップキャパシタ（Discrete chip capacitor）を実装してきているが、最近、抵抗またはキャパシタなどの受動素子を内蔵した印刷回路基板が開発されている。
【０００３】
このような受動素子内蔵型の印刷回路基板技術とは、新たな材料及び工程を用いて基板の外部、あるいは内層に抵抗またはキャパシタなどの受動素子を挿入して既存のチップ抵抗及びチップキャパシタの役割を代替する技術を言う。
【０００４】
すなわち、受動素子内蔵型の印刷回路基板は、基板自体の内層あるいは外部に受動素子、例えば、キャパシタが埋め込まれている形態である。例えば、基板自体の大きさにかかわらず受動素子のキャパシタが印刷回路基板の一部分として結合されていると、これを内蔵型キャパシタと言い、このような基板をキャパシタ内蔵型の印刷回路基板（Embedded Capacitor ＰＣＢ）と言う。
【０００５】
従来技術によれば、銅箔積層板（ＣＣＬ）の銅層を部分エッチングして下部電極を形成し、下部電極に誘電層と上部伝導層とを積層し、上部伝導層を部分エッチングして上部電極を形成する工程からキャパシタ内蔵型の印刷回路基板を作製する。
【０００６】
しかし、この方法に従うと、下部電極の形成の際にエッチングによる偏差が発生して、誘電層と下部電極とが接する面積に誤差が発生することになり、結果的にキャパシタの静電容量（capacitance）値にも誤差が発生してキャパシタの信頼性の問題点となってきた。
【０００７】
従って、下部電極の形成の際に、エッチングから発生する下部電極の面積の偏差を減らすことができるキャパシタ内蔵型の印刷回路基板及びその製造方法が求められている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
前述した従来技術の問題点を解決するために、本発明は、二重構造でキャパシタの電極を構成することにより、電極と誘電層とが接する面積の偏差を最小化し、結果的に、キャパシタの静電容量の誤差を減らすことができるキャパシタ内蔵型の印刷回路基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態によれば、絶縁層と、絶縁層の一面に形成される第１電極と、第１電極の一面に形成される第２電極と、第２電極の一面に形成される誘電層と、誘電層の一面に形成される第３電極と、を備えるキャパシタ内蔵型の印刷回路基板が提供される。
【００１０】
第１電極と第２電極とは、異なるエッチング液に反応する材料からなることができ、第１電極は銅（Ｃｕ）を含むことができ、第２電極はニッケル（Ｎｉ）、または錫（Ｓｎ）の中の少なくともいずれか一つを含むことができる。第２電極の厚みは第１電極の厚み以下であることができる。
【００１１】
また、本発明の他の実施形態によれば、絶縁層の一面に形成される第１伝導層を用いてキャパシタが内蔵された印刷回路基板を作製する方法であって、第１伝導層の一面に第２伝導層を形成する段階と、第２伝導層の一部を除去して第２電極を形成する段階と、第２電極に対応するように第１伝導層の一部を除去して第１電極を形成する段階と、第２電極の一面に、誘電層及び第３伝導層を形成する段階と、を含むキャパシタ内蔵型の印刷回路基板の製造方法が提供される。
【００１２】
第２伝導層を形成する段階は、電解メッキ、無電解メッキ、真空蒸着、スパッタリング（sputtering）及び化学気相蒸着（chemical vapor deposition：ＣＶＤ）の中の少なくともいずれか一つにより行われることができる。
【００１３】
第１伝導層と第２伝導層とは反応するエッチング液が異なる材料からなり、第２電極を形成する段階は、第２伝導層の一部に第２エッチング液を塗布して第２伝導層の一部を除去する段階を含み、第１電極を形成する段階は、第１伝導層の一部に第１エッチング液を塗布して第１伝導層の一部を除去する段階を含むことができる。
【００１４】
第１伝導層は銅を含むことができ、第２伝導層はニッケルまたは錫の中の少なくともいずれか一つを含むことができる。
【００１５】
誘電層及び第３伝導層を形成する段階以前に、第１伝導層及び第２伝導層が除去された部分に絶縁物質を充填する段階をさらに行うことができる。
【００１６】
誘電層及び第３伝導層を形成する段階は、第２電極の一面にＲＣＣ（resin coated copper）層を積層する段階を含むことができる。
【００１７】
誘電層及び第３伝導層を形成する段階以後に、第２電極に対応するように第３伝導層の一部を除去して第３電極を形成する段階をさらに行うことができる。
【発明の効果】
【００１８】
本発明の実施例によれば、第１電極の一面に第２電極が形成される二重構造にキャパシタの電極を構成することにより、第２電極と誘電層とが接する面積の偏差を最小化し、結果的に、キャパシタの静電容量の誤差を減らすことができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施形態に係るキャパシタ内蔵型の印刷回路基板の一実施例を示す断面図である。
【図２】キャパシタの電極厚みに応ずるエッチング偏差を示す断面図である。
【図３】キャパシタの電極厚みに応ずるエッチング偏差を示す断面図である。
【図４】本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板の製造方法の第１実施例を示すフローチャートである。
【図５】本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板の製造方法の第１実施例を示す工程図である。
【図６】本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板の製造方法の第２実施例を示すフローチャートである。
【図７】本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板の製造方法の第２実施例を示す工程図である。
【発明を実施するための形態】
【００２０】
本発明に係るキャパシタ内蔵型の印刷回路基板及びその製造方法の実施例を添付図面を参照して詳しく説明する。添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付し、これに対する重複される説明は省略する。
【００２１】
図１は本発明の一実施形態に係るキャパシタ内蔵型の印刷回路基板の一実施例を示す断面図であり、図２及び図３は、キャパシタの電極の厚みに応ずるエッチング偏差を示す断面図である。
【００２２】
一方、上部電極と下部電極とは、相対的な概念であって、場合により、互いに置換可能な名称であるが、以下、図１に基づいて、誘電層の上部に位置するものを上部電極、誘電層の下部に位置するものを下部電極と称する。
【００２３】
すなわち、第１電極と第２電極から構成された二重構造を下部電極に、第３電極を上部電極に対応させ、第１伝導層と第２伝導層から構成された二重構造を下部伝導層に、第３伝導層を上部伝導層に対応付けて説明する。
【００２４】
また、以下で使用する第１、第２などの用語は、同一または対応する構成要素を区別するための識別記号に過ぎなく、同一または対応する構成要素は第１、第２などの用語で限定されるものではない。
【００２５】
図１〜図３を参照すると、絶縁層１１０、２１０、３１０、第１電極１２２、第２電極１２４、下部電極１２０、２２０、３２０、絶縁物質１３０、誘電層１４０、２４０、３４０、上部電極１５０、ビア（via）１６０、ビアホール（via hole）１６５が示されている。
【００２６】
本実施例によれば、第１電極１２２の一面に第２電極１２４が形成される二重構造にキャパシタの下部電極１２０を構成して、誘電層１４０に接する第２電極１２４が誘電層１４０と接する面積の偏差を最小化するキャパシタ内蔵型の印刷回路基板１００を提示する。
【００２７】
キャパシタは、対向する上部電極１５０及び下部電極１２０と、その間に介在される誘電層１４０とを基本的な構成とし、対向する上部電極１５０及び下部電極１２０に電圧が印加されると、それに比例して電荷を蓄えることになる。
【００２８】
絶縁層１１０は、銅箔積層板（ＣＣＬ）の一部であって、電気が流れない絶縁樹脂などを用いることができる。すなわち、第１電極１２２が形成される絶縁層１１０の一面に所定の回路パターンが形成されると、回路パターン間の短絡が防止されて回路を構成することができる。
【００２９】
下部電極１２０は、絶縁層１１０の一面に形成される第１電極１２２と、第１電極の一面に形成され、誘電層１４０に接する第２電極１２４からなることができ、第１電極１２２と第２電極１２４とは、銅箔積層板の銅層である第１伝導層（図５の５２２参照）と、その上に形成される第２伝導層（図５の５２４）の一部とを除去することにより形成できる。
【００３０】
また、本実施例では、銅箔積層板の一部である第１電極１２２を一例として提示したが、これだけでなく、第１電極１２２は両面印刷回路基板または多層印刷回路基板などに形成される所定パターンの一部であることができる。
【００３１】
この時、第２伝導層（図５の５２４）は、電解メッキ、無電解メッキ、真空蒸着、スパッタリング及び化学気相蒸着（ＣＶＤ）の中の少なくともいずれか一つにより、第１伝導層（図５の５２２）の一面に形成されることができる。
【００３２】
第１電極１２２及び第２電極１２４は、第１伝導層（図５の５２２）及び第２伝導層（図５の５２４）をエッチングすることにより形成できる。先ず、誘電層１４０に接する第２電極１２４は、フォトリソグラフィ（photo-lithography）方式を用いて、第２伝導層（図５の５２４）にエッチングレジストを塗布し、露光及び現像工程を経た後、第２伝導層（図５の５２４）の一部に第２エッチング液を塗布して第２伝導層（図５の５２４）の一部を除去することにより形成できる。
【００３３】
この時、第１伝導層（図５の５２２）と、誘電層１４０に接する第２伝導層（図５の５２４）、及び、第１電極１２２と、誘電層１４０に接する第２電極１２４は、反応するエッチング液が異なる材料からなるのが好ましい。第２伝導層（図５の５２４）及び第２電極１２４はニッケル（Ｎｉ）または錫（Ｓｎ）からなることができる。このため、第２エッチング液としてニッケルまたは錫のみに反応するエッチング液を用いることにより、銅箔積層板の銅層である第１伝導層（図５の５２２）には影響を与えないで第２電極１２４を形成することができる。
【００３４】
次に、銅箔積層板の一部の第１電極１２２も、第２電極１２４の形成と同じくエッチングで第１伝導層（図５の５２２）の一部を除去することにより、誘電層１４０に接する第２電極１２４に対応するように形成することができる。
【００３５】
この時、第２電極１２４をエッチングレジストとして用いることができるので、別途のレジストがなくても第１伝導層（図５の５２２）の一部に第１エッチング液を塗布して第１電極１２２を形成することができる。すなわち、第１伝導層（図５の５２２）及び第１電極１２２は銅（Ｃｕ）からなることができので、第１エッチング液として銅のみに反応するエッチング液を用いて第１電極１２２を形成することができる。
【００３６】
これにより、第２伝導層（図５の５２４）をそれに対応する第２エッチング液で一部除去した後、残留する第２電極１２４が第１伝導層（図５の５２２）のレジストとして用いられる。これを第１伝導層（図５の５２２）に反応する第１エッチング液で、第２電極１２４に対応するように一部除去することにより第１電極１２２を形成することができるので、キャパシタ内蔵型の印刷回路基板１００の製造工程を単純化することができる。
【００３７】
この時、エッチングで金属層の一部を除去して所定のパターンを形成する場合、エッチング工程自体の属性から、基板などにより支持されないパターンの上端部は面積が狭くなるので所定の偏差が発生する。これをエッチング偏差といい、以下、図２及び図３を参照して、下部電極１２０の厚みに応ずるエッチング偏差の差を説明する。
【００３８】
図２及び図３を参照し、絶縁層２１０、３１０上に金属層が形成された銅箔積層板にキャパシタを形成するために金属層の一部をエッチングで除去して下部電極２２０、３２０を形成する場合について説明する。この場合、誘電層２４０、３４０に接する下部電極２２０、３２０の上端部が銅箔積層板の絶縁層２１０、３１０に接する下部電極２２０、３２０の下端部に比して面積が狭く形成されるので、結局、誘電層２４０、３４０に接する面積にエッチング偏差ｄ１、ｄ２が発生してキャパシタの静電容量に誤差が発生する。
【００３９】
ここで、図３に示すように、下部電極の厚みｈ２が、図２に示されている下部電極の厚みｈ１より小さくなる場合、エッチング偏差ｄ２が図２のエッチング偏差ｄ１より小さく形成されるので、結局、下部電極の厚みｈ２が小さい場合には静電容量の誤差が小くなる。
【００４０】
従って、本実施例のように、キャパシタの下部電極１２０を二重構造に形成する場合、第２電極１２４が誘電層１４０に接する面積によるエッチング偏差だけが発生するので、全体電極の厚みに比して静電容量の誤差を減らすことができるようになる。
【００４１】
この場合、第２電極の厚みｔ２は、第１電極の厚みｔ１以下にすることができるので、第２電極１２４のエッチング偏差は第１電極の厚みｔ１と第２電極の厚みｔ２とを合した全体厚みに比して微小値になり、キャパシタの信頼性を向上できる。
【００４２】
絶縁物質１３０は、第１伝導層（図５の５２２）と第２伝導層（図５の５２４）からエッチングで除去された部分に充填されることができる。すなわち、第１電極１２２及び第２電極１２４以外の空間部を絶縁物質１３０で充填し、誘電層１４０及び上部電極１５０の形成のために、例えば、表面研磨で上面を平らにすることにより、誘電層１４０及び上部電極１５０を形成した後にキャパシタの性能を向上させることができる。
【００４３】
誘電層１４０は第２電極１２４の一面に積層され、上部電極１５０は誘電層１４０の一面に積層されることができる。誘電層１４０はキャパシタの静電容量を決定する因子であって、静電容量は誘電層１４０が有した誘電定数に比例し、ガラス、セラミックス、酸化タンタル、またはポリスチレンタイプのプラスチックやポリカーボネートなどからなることができ、空気層であることもできる。また、上部電極１５０は銅などの金属物質からなることができる。
【００４４】
誘電層１４０及び上部電極１５０は、第２電極１２４の一面に誘電層１４０を積層し、誘電層１４０の一面に上部伝導層（図５の５５０）を積層した後に、上部伝導層（図５の５５０）の一部を除去することにより形成できる。
【００４５】
先ず、第２電極１２４の一面に、誘電層１４０を積層し、順次誘電層１４０の一面に上部伝導層（図５の５５０）を積層し、フォトリソグラフィ方式を用いて上部伝導層（図５の５５０）の一部を除去することにより、下部電極１２０に対応するように上部電極１５０を形成できる。これにより、キャパシタとして必要とする上部電極１５０と下部電極１２０、及びその間に介在される誘電層１４０を備えることができる。
【００４６】
また、誘電層１４０の一面には上部伝導層（図７の７５０）が形成されていることもあり、この場合、上部伝導層（図７の７５０）の積層は省略可能である。すなわち、第２電極１２４の一面に、例えば、誘電層１４０部分が第２電極１２４を向くようにＲＣＣ層を積層した後、上部伝導層（図７の７５０）の一部を除去して上部電極１５０を形成することもできるので、誘電層１４０の一面に別個の上部伝導層（図７の７５０）を積層する必要はなく、よって、キャパシタ内蔵型の印刷回路基板１００の製造工程をより単純化することができる。
【００４７】
ＲＣＣ層は、銅などの金属物質からなった上部伝導層（図７の７５０）に直接絶縁材料をコーティングして誘電層１４０を形成することにより、誘電層１４０及び上部伝導層（図７の７５０）の厚みを最小化したものであって、ＲＣＣ層を用いると、内蔵型キャパシタをより薄く構成することができる。
【００４８】
誘電層１４０及び上部伝導層（図７の７５０）としてＲＣＣ層を用いれば、誘電層１４０及び上部伝導層（図７の７５０）を一体に積層することができるので、キャパシタ内蔵型の印刷回路基板１００の製造工程を単純化し、かつ、より薄くて軽いキャパシタ内蔵型の印刷回路基板１００を提供することができる。
【００４９】
ビア１６０は、キャパシタの電極を外部と電気的に接続させるために誘電層１４０及び上部伝導層（図５の５５０）に形成されることができる。すなわち、誘電層１４０に接する第２電極１２４との接続のために、上部伝導層（図５の５５０）及び誘電層１４０に、例えば、ドリル（drill）などでビアホール１６５を穿孔し、ビアホール１６５の内部に伝導性物質を充填することによりビア１６０を形成することができる。
【００５０】
先ず、上部伝導層（図５の５５０）及び誘電層１４０に第２電極１２４の位置に対応するようにビアホール１６５を穿孔する。例えば、ドリリングで上部伝導層（図５の５５０）及び誘電層１４０にビアホール１６５を穿孔することができる。また、必要により、デバリングやデスミアのような後処理工程も行うことができる。その後に、ビアホール１６５の内部に伝導性物質を充填する。ビアホール１６５の内部に、例えば、銅メッキ、パネルメッキ、パターンメッキなどの工程で伝導性物質を形成することにより、キャパシタの下部電極１２０は外部と電気的に接続できるようになる。
【００５１】
本実施例によれば、キャパシタの下部電極１２０を、異なるエッチング液に反応する材料からなった二重構造に形成し、誘電層１４０に接する第２電極の厚みｔ２を第１電極１２２より小さくすることにより、下部電極１２０のエッチング偏差を最小化することができ、結果的にキャパシタの静電容量の誤差を減らしてキャパシタの信頼性を高めることができる。
【００５２】
次に、本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板製造方法の第１実施例を説明する。
【００５３】
図４は本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板製造方法の第１実施例を示すフローチャートであり、図５は本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板製造方法の第１実施例を示す工程図である。図４及び図５を参照すると、絶縁層５１０、第１伝導層５２２、第２伝導層５２４、下部伝導層５２０、第１電極５２２’、第２電極５２４’、下部電極５２０’、絶縁物質５３０、誘電層５４０、上部伝導層５５０、上部電極５５０’、ビア５６０、ビアホール５６５が示されている。
【００５４】
第１実施例によれば、第１伝導層５２２の一面に第２伝導層５２４が形成される二重構造にキャパシタの下部伝導層５２０を構成し、順次にエッチングを実施して下部電極５２０’を形成することにより、下部電極５２０’が誘電層５４０に接する面積の偏差を最小化できるキャパシタ内蔵型の印刷回路基板５００製造方法を提供することができる。
【００５５】
先ず、段階Ｓ４１０で、図５の（ａ）に示すように、第１伝導層の一面に第２伝導層を形成する。すなわち、銅箔積層板の一部であり、絶縁層５１０の一面に形成された銅層の第１伝導層５２２の一面に、誘電層５４０と接する第２伝導層５２４を形成する。第２伝導層５２４は電解メッキ、無電解メッキ、真空蒸着、スパッタリング及び化学気相蒸着の中の少なくともいずれか一つにより第１伝導層５２２の一面に形成されることができる。
【００５６】
また、本実施例では、第１伝導層５２２が銅箔積層板の一部である場合を一例として提示したが、これだけでなく、第１伝導層５２２は両面印刷回路基板または多層印刷回路基板などの一部の金属層であることもできる。
【００５７】
これにより、二重構造の下部伝導層５２０を構成することにより、下部電極５２０’のエッチング偏差を減らすことができるようになり、これに関しては、後述する第１電極５２２’及び誘電層５４０に接する第２電極５２４’を形成する所で説明する。
【００５８】
次に、段階Ｓ４２０で、図５の（ｂ）に示すように、第２伝導層の一部を除去して第２電極を形成する。すなわち、誘電層５４０に接する第２電極５２４’は、フォトリソグラフィ方式を用いて第２伝導層５２４にエッチングレジストを塗布し、露光及び現像工程を経った後、第２伝導層５２４の一部に第２エッチング液を塗布して第２伝導層５２４の一部を除去することにより形成できる。
【００５９】
この時、第１伝導層５２２と、誘電層５４０に接する第２伝導層５２４とは反応するエッチング液が異なる材料からなることができ、第２伝導層５２４はニッケルまたは錫からなることができるので、ニッケルまたは錫のみに反応する第２エッチング液を用いて銅箔積層板の銅層の第１伝導層５２２に影響を与えないで第２電極５２４’を形成することができる。
【００６０】
次に、段階Ｓ４３０で、図５の（ｃ）に示すように、第１伝導層の一部を除去して第２電極に対応するように第１電極を形成する。すなわち、第１電極５２２’も誘電層５４０に接する第２電極５２４’の形成と同じく、エッチングで第１伝導層５２２の一部を除去することにより形成できる。
【００６１】
この時、第２電極５２４’をエッチングレジストとして用いることにより、別途のレジストがなくても第１伝導層５２２の一部に第１エッチング液を塗布して第１電極５２２’を形成することができる。すなわち、第１伝導層５２２が銅からなることができるので、銅だけに反応する第１エッチング液を用いて第１電極５２２’を形成できる。
【００６２】
第２伝導層５２４を、それに対応する第２エッチング液で一部除去した後に、その他の第２電極５２４’を第１伝導層５２２のレジストとして用いることにより、別途のマスク及びレジストの必要がなくなり、キャパシタ内蔵型の印刷回路基板５００の製造工程を単純化できる。
【００６３】
また、エッチングで金属層の一部を除去して所定パターンを形成する場合、エッチング工程自体の属性から、基板などにより支持されないパターンの上端部は、面積が狭くなってエッチング偏差が発生するが、本実施例のように、下部伝導層５２０を二重構造に形成する場合、第２電極５２４’が誘電層５４０に接する面積による偏差だけが発生するので、全体下部電極５２０’の厚みに比して静電容量の誤差を減らすことができる。
【００６４】
次に、段階Ｓ４４０で、図５の（ｄ）に示すように、第１伝導層及び第２伝導層の一部が除去された部分に絶縁物質を充填する。すなわち、第１伝導層５２２及び誘電層５４０に接する第２伝導層５２４の除去された部分を絶縁物質５３０で充填し、例えば、表面研磨で上面を平らにすることにより誘電層５４０及び上部伝導層５５０を形成した後に、キャパシタの性能を向上できる。
【００６５】
次に、段階Ｓ４５０で、図５の（ｅ）に示すように、第２電極の一面に誘電層を形成する。すなわち、キャパシタを形成するために上部電極５５０’と下部電極５２０’との間に介在される誘電層５４０を積層する。
【００６６】
次に、段階Ｓ４６０で、図５の（ｆ）に示すように、誘電層の一面に第３伝導層を積層する 。第２電極５２４’の一面に誘電層５４０及び上部伝導層５５０を積層し、上部伝導層５５０の一部を除去して上部電極５５０’を形成することにより、キャパシタとしての機能を発揮できるようになる。
【００６７】
次に、段階Ｓ４７０で、第２電極と電気的に接続するビアを形成する。ビア５６０を形成する工程は、次のように分けて説明する。
【００６８】
先ず、段階Ｓ４７２で、図５の（ｇ）に示すように、第３伝導層及び誘電層に第２電極に対応するようにビアホールを穿孔する。例えば、ドリリングで上部伝導層５５０及び誘電層５４０にビアホール５６５を穿孔することができる。また、必要により、デバリングやデスミアのような後処理工程も行うことができる。
【００６９】
この後に、段階Ｓ４７４で、図５の（ｈ）に示すように、ビアホール５６５の内部に伝導性物質を充填する。ビアホール５６５内部に、例えば、銅メッキ、パネルメッキ、パターンメッキなどの工程で伝導性物質を形成することにより、キャパシタの下部電極５２０’は外部と電気的に接続できるようになる。
【００７０】
最後に、段階Ｓ４８０で、図５の（ｉ）に示すように、第３伝導層の一部を除去して第２電極に対応するように第３電極を形成する。例えば、フォトリソグラフィ方式を用いてエッチングで上部伝導層５５０の一部を除去することにより、下部電極５２０’に対応するようにキャパシタの上部電極５５０’を形成することができる。
【００７１】
これにより、キャパシタとして必要とする上部電極５５０’と下部電極５２０’、及びその間に介在される誘電層５４０を具備することになり、対向する上部電極５５０’及び下部電極５２０’に電圧が印加されると、それに比例して電荷を蓄えることになる。
【００７２】
本実施例によれば、キャパシタの下部伝導層５２０を、異なるエッチング液に反応する材料からなった二重構造に形成することにより、下部電極５２０’のエッチング偏差を最小化でき、結果的にキャパシタの静電容量の誤差を減らしてキャパシタの信頼性を向上させることができる。
【００７３】
次に、本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板製造方法の第２実施例を説明する。
【００７４】
図６は本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板製造方法の第２実施例を示すフローチャートであり、図７は本発明の他の実施形態に係るキャパシタ内蔵型の印刷回路基板の製造方法の第２実施例を示す工程図である。図６及び図７を参照すると、絶縁層７１０、第１伝導層７２２、第２伝導層７２４、下部伝導層７２０、第１電極７２２’、第２電極７２４’、下部電極７２０’、絶縁物質７３０、誘電層７４０、上部伝導層７５０、ＲＣＣ層７５５、上部電極７５０’、ビア７６０、ビアホール７６５が示されている。
【００７５】
第２実施例によれば、第１伝導層７２２の一面に第２伝導層７２４が形成される二重構造にキャパシタの下部伝導層７２０を構成し、順次にエッチングを実施して下部電極７２０’を形成する。このため、下部電極７２０’が誘電層７４０に接する面積の偏差を最小化でき、誘電層７４０及び上部伝導層７５０の形成を単純化できるキャパシタ内蔵型の印刷回路基板７００製造方法を提供することができる。
【００７６】
先ず、段階Ｓ６１０で、図７の（ａ）に示すように、第１伝導層の一面に第２伝導層を形成する。以後、段階Ｓ６２０で、図７の（ｂ）に示すように、第２伝導層の一部を除去して第２電極を形成し、段階Ｓ６３０で、図７の（ｃ）に示すように、第１伝導層の一部を除去して第２電極に対応するように第１電極を形成する。
【００７７】
次に、段階Ｓ６４０で、図７の（ｄ）に示すように、第１伝導層及び第２伝導層の一部が除去された部分に絶縁物質を充填し、段階Ｓ６５０で、図７の（ｅ）に示すように、第２電極の一面に、一面に第３伝導層が形成されている誘電層を積層する。
【００７８】
次に、段階Ｓ６６０で、第２電極と電気的に接続するビアを形成し、これは、段階Ｓ６６２で、図７の（ｆ）に示すように、第３伝導層及び誘電層に、第２電極に対応するようにビアホールを穿孔する工程と、段階Ｓ６６４で、図７の（ｇ）に示すように、ビアホールの内部に伝導性物質を充填する工程とに分けることができる。
【００７９】
最後に、段階Ｓ６７０で、図７の（ｈ）に示すように、第３伝導層の一部を除去して第２電極に対応するように第３電極を形成する。
【００８０】
本実施例の場合、図７の（ａ）〜（ｈ）に示されているように、絶縁層７１０上に形成された第１伝導層７２２に第２伝導層７２４を形成して下部伝導層７２０を形成する工程、これを順次エッチングして第１電極７２２’及び第２電極７２４’で構成される下部電極７２０’を形成する工程、絶縁物質７３０を充填する工程、ビアホール７６５及びビア７６０を形成する工程、及び、上部電極７５０’を形成する工程は、第１実施例と同様であるか、または対応するので、これに対する説明は省略し、以下、第１実施例との相違点である、一面に上部伝導層７５０が形成されている誘電層７４０の形成に対して説明する。
【００８１】
下部伝導層７２０の一部が除去された部分に絶縁物質７３０を充填した後に、段階Ｓ６５０で、図７の（ｅ）に示すように、第２電極の一面に、一面に第３伝導層が形成されている誘電層を積層する。すなわち、第２電極７２４’の一面に、例えば、ＲＣＣ層７５５を積層する。ＲＣＣ層７５５の誘電層７４０部分が第２電極７２４’を向くようにＲＣＣ層７５５を第２電極７２４’の一面に積層することにより、誘電層７４０と上部伝導層７５０とを一体に構成することができる。
【００８２】
本実施例によれば、誘電層７４０及び上部伝導層７５０を一体に形成することができるので、キャパシタ内蔵型の印刷回路基板７００の製造工程を単純化でき、より薄くて軽いキャパシタ内蔵型の印刷回路基板７００を提供することができる。
【００８３】
前述した実施例以外の多くの実施例が本発明の特許請求の範囲内に存在する。
【符号の説明】
【００８４】
１００  キャパシタ内蔵型の印刷回路基板
１１０  絶縁層
１２２  第１電極
１２４  第２電極
１２０  下部電極
１３０  絶縁物質
１４０  誘電層
１５０  上部電極
１６０  ビア
ｔ１    第１電極の厚み
ｔ２    電極の厚み
【図１】
2011009785.tif 000003
【図２】
2011009785.tif 000004
【図３】
2011009785.tif 000005
【図４】
2011009785.tif 000006
【図５】
2011009785.tif 000007
【図６】
2011009785.tif 000008
【図７】
2011009785.tif 000009
【手続補正書】
【提出日】平成22年10月8日(2010.10.8)
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
絶縁層の一面に形成される第１伝導層を用いてキャパシタが内蔵された印刷回路基板を製造する方法であって、
前記第１伝導層の一面に第２伝導層を形成する段階と、
前記第２伝導層の一部を除去して第２電極を形成する段階と、
前記第２電極に対応するように前記第１伝導層の一部を除去して第１電極を形成する段階と、
前記第２電極の一面に誘電層を形成する段階と、
を含むキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項２】
前記第２伝導層を形成する段階が、
電解メッキ、無電解メッキ、真空蒸着、スパッタリング及び化学気相蒸着からなる群より選ばれる少なくともいずれか一つにより行われることを特徴とする請求項１に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項３】
前記第１伝導層と前記第２伝導層とが、異なるエッチング液に反応する材料からなり、
前記第２電極を形成する段階が、
前記第２伝導層の一部に第２エッチング液を塗布して前記第２伝導層の一部を除去する段階を含み、
前記第１電極を形成する段階が、
前記第１伝導層の一部に第１エッチング液を塗布して前記第１伝導層の一部を除去する段階を含むことを特徴とする請求項１または請求項２に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項４】
前記誘電層を形成する段階以前に、
前記第１伝導層及び前記第２伝導層の一部が除去された部分に絶縁物質を充填する段階をさらに含む請求項１から請求項３までの何れか１項に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項５】
前記誘電層を形成する段階以後に、
前記誘電層の一面に第３伝導層を形成する段階と、
前記第２電極に対応するように前記第３伝導層の一部を除去して第３電極を形成する段階と、
をさらに含む請求項１から請求項４までの何れか１項に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項６】
前記誘電層の一面には、第３伝導層が形成されることを特徴とする請求項１から請求項５までの何れか１項に記載のキャパシタ内蔵型の印刷回路基板の製造方法。
【請求項７】
前記誘電層を形成する段階以後に、
前記第２電極に対応するように前記第３伝導層の一部を除去して第３電極を形成する段階をさらに含む請求項６に記載のキャパシタ内蔵型の印刷回路基板の製造方法。