(57)【要約】【課題】炭化珪素の潜在的な利点にもかかわらず、パワーＭＯＳＦＥＴを含むパワーデバイスを炭化珪素で製造することが困難であり得る。【解決手段】炭化珪素半導体デバイスおよび炭化珪素半導体デバイスの製造方法が、第１の伝導型炭化珪素層の中に、第１の伝導型のソース領域、この第１の伝導型と反対の第２の伝導型の埋込み炭化珪素領域、および第２の伝導型のウェル領域を形成するための窓を設けるためにマスク層を引き続いてエッチングすることによって提供される。ソース領域および埋込み炭化珪素領域はマスク層の第１の窓を利用して形成される。次いで、ウェル領域がマスク層の第２の窓を利用して形成され、この第２の窓は第１の窓を有するマスク層を引き続いてエッチングすることによって設けられる。【選択図】図２Ｍ
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【特許請求の範囲】
【請求項１】
第１の伝導型を有する第１の炭化珪素層と、
前記第１の炭化珪素層の中にあって前記第１の伝導型を有するソース領域であって、前記ソース領域は、前記第１の炭化珪素層のキャリア濃度よりも高いキャリア濃度を有し、前記第１の炭化珪素層の第１の表面まで延在し、前記第１の伝導型のドーパントと、前記第１の伝導型とは反対の第２の伝導型のドーパントとを有する前記ソース領域と、
前記ソース領域の底部に隣接し、前記ソース領域の深さよりも深い前記第１の炭化珪素層の中の深さで、前記第１の炭化珪素層の中にある第２の伝導型の炭化珪素の埋込み領域と、
前記ソース領域の第１の側の前記第１の炭化珪素層の中にあって、前記第１の炭化珪素層の前記第１の表面に向かって延在している前記第２の伝導型の炭化珪素のウェル領域と、
前記ソース領域の前記第１の側に対向する前記ソース領域の第２の側にあって、前記第１の炭化珪素層の前記第１の表面まで延在している前記第２の伝導型の炭化珪素のプラグ領域と、
を備えることを特徴とする炭化珪素パワー半導体デバイス。
【請求項２】
前記第１の炭化珪素層、前記ウェル領域、および前記ソース領域の上にあるゲート酸化膜と、
前記ゲート酸化膜の上のゲート接点と、
前記プラグ領域および前記ソース領域の上のソース接点と、
前記第１の炭化珪素層の前記第１の表面に対向する前記第１の炭化珪素層の上のドレイン接点と、
をさらに備えることを特徴とする請求項１に記載の炭化珪素パワー半導体デバイス。
【請求項３】
前記第１の伝導型はｎ型であり、前記第２の伝導型はｐ型であることを特徴とする請求項２に記載の炭化珪素パワー半導体デバイス。
【請求項４】
前記第１の炭化珪素層の中の第１の伝導型炭化珪素の閾値調整領域をさらに備え、該閾値調整領域は前記ソース領域と前記ウェル領域の共通平面の上を延在し、前記ウェル領域と前記第１の炭化珪素層の前記第１の面との間に配置されていることを特徴とする請求項２に記載の炭化珪素パワー半導体デバイス。
【請求項５】
前記閾値調整領域は、前記炭化珪素の第１の層の中へ０．０１μｍから０．５μｍの深さまで延在し、１０１５から１０１９ｃｍ−３のキャリア濃度を有することを特徴とする請求項４に記載の炭化珪素パワー半導体デバイス。
【請求項６】
前記第１の炭化珪素層の前記第１の面の上で、前記ゲート酸化膜と前記第１の炭化珪素層との間にあり前記第１の炭化珪素層の前記第１の面の上に第１の炭化珪素エピタキシャル層をさらに備えることを特徴とする請求項２に記載の炭化珪素パワー半導体デバイス。
【請求項７】
前記第１の炭化珪素層は、６μｍから２００μｍの厚みと、１×１０１４から約５×１０１６ｃｍ−３のキャリア濃度とを有することを特徴とする請求項６に記載の炭化珪素パワー半導体デバイス。
【請求項８】
前記第１の炭化珪素層の中にあって前記ソース領域から延在する第１の伝導型炭化珪素の閾値調整領域をさらに備え、前記閾値調整領域は、前記ウェル領域と前記炭第１の化珪素層の前記第１の面との間に配置されることを特徴とする請求項６に記載の炭化珪素パワー半導体デバイス。
【請求項９】
前記閾値調整領域は、前記第１の炭化珪素層の中へ０．０１μｍから０．５μｍの深さまで延在し、１０１５から１０１９ｃｍ−３のキャリア濃度を有し、さらに前記第１の炭化珪素層は、６から２００μｍの厚みを有し、１×１０１４から５×１０１６ｃｍ−３のキャリア濃度を有することを特徴とする請求項８に記載の炭化珪素パワー半導体デバイス。
【請求項１０】
前記炭化珪素の第１の層と前記ドレイン接点との間に配置された前記第１の伝導型の炭化珪素の第２の層をさらに備え、前記炭化珪素の第２の層は、前記炭化珪素の第１の層よりも高いキャリア濃度を有することを特徴とする請求項２に記載の炭化珪素パワー半導体デバイス。
【請求項１１】
前記炭化珪素のウェル領域は前記炭化珪素プラグ領域と接していないことを特徴とする請求項２に記載の炭化珪素パワー半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーデバイスを製造する方法に関し、さらに詳細には、炭化珪素パワーデバイスを製造する方法に関する。
【背景技術】
【０００２】
パワーデバイスは、大電流を流しかつ高電圧を支えるために広く使用されている。今日のパワーデバイスは、一般に単結晶シリコン半導体材料から製造される。１つの広く使用されるパワーデバイスが、パワー酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。パワーＭＯＳＦＥＴでは、中間絶縁体（これは、限定するものではないが二酸化珪素であり得る）によって半導体表面から分離されるゲート電極に制御信号が供給される。電流の伝導が、バイポーラトランジスタ動作で使用される少数キャリア注入を伴わずに、多数キャリアの輸送によって行われる。パワーＭＯＳＦＥＴは、優れた安全動作域を提供することが可能であり、しかも単位セル構造で並列接続が可能である。
【０００３】
当業者によく知られているように、パワーＭＯＳＦＥＴは横方向の構造または垂直方向の構造を含み得る。横方向の構造では、ドレイン端子、ゲート端子、ソース端子が基板の同一表面上にある。対照的に、垂直方向の構造では、ソースおよびドレインが基板の対向する表面の上にある。
【０００４】
パワーデバイスにおける最近の開発努力には、パワーデバイスに炭化珪素（ＳｉＣ）を使用する研究も含まれるようになった。シリコンに較べ、炭化珪素は、広いバンドギャップ、低い誘電率、高い絶縁破壊電界強度、高い熱伝導率、および高い飽和電子ドリフト速度を有する。これらの特徴によって、炭化珪素パワーデバイスは、従来のシリコンベースのパワーデバイスよりも高い温度、高い電力水準および／または低い固有のオン抵抗で動作可能になる。シリコンデバイスに対する炭化珪素デバイスの優位性に関する理論的分析が刊行物に見られる（例えば、非特許文献１参照）。炭化珪素で製造されたパワーＭＯＳＦＥＴが、「Ｐｏｗｅｒ  ＭＯＳＦＥＴ  ｉｎ  Ｓｉｌｉｃｏｎ  Ｃａｒｂｉｄｅ」と題するパーマー（Ｐａｌｍｏｕｒ）への特許（本発明の譲受人に譲り受けられる）に説明されている（特許文献１）。
【０００５】
幾つかの炭化珪素パワーＭＯＳＦＥＴ構造が文献に説明されている（例えば、特許文献１ならびに非特許文献２、３、４、５、６、７、８、９、１０、１１、１２、１３、および１４を参照されたい）。
【０００６】
１つの広く使用されているパワーＭＯＳＦＥＴは、二重拡散法を用いて製造される二重拡散ＭＯＳＦＥＴ（ＤＭＯＳＦＥＴ）である。従来のシリコンＤＭＯＳＦＥＴ５１０が図１に例示されている。これらのデバイスでは、ｐベース領域５１４およびｎ＋ソース領域５１６が、マスク中の共通の開口を介して基板５１２の中に拡散される。ｐベース領域５１４はｎ＋ソース領域５１６よりも深く打ち込まれる。ｐベース領域５１４とｎ＋ソース領域１６との間の横方向への拡散における差が、表面チャネル領域を形成する。ゲート酸化膜５１８が基板５１２上に設けられ、このゲート酸化膜５１８の上にゲート接点５２０が設けられる。ソース接点５２２が、ｎ＋ソース領域５１６間の基板５１２上に設けられる。ドレイン接点５２４が、ソース接点５２２に対向する基板５１２上に設けられる。ＤＭＯＳＦＥＴを含むパワーＭＯＳＦＥＴの概説が、参照により本明細書に組み込まれる教本に見られる（非特許文献１５参照）。ＤＭＯＳＦＥＴ構造は炭化珪素でも製造されてきたが、ドーパントが炭化珪素中に拡散する度合いが低いので、炭化珪素ＤＭＯＳＦＥＴの製造には二重注入などの他の技法が用いられてきた。したがって、本明細書では「ＭＯＳＦＥＴ」という用語を使用して、構造の作製に使用される方法とは関係なく、ベースまたはウェル領域と、このベースまたはウェル領域中のソース領域とを有する図１の構造と同様の構造を指す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５５０６４２１号明細書
【特許文献２】米国特許出願第０９／８３４２８３号明細書
【特許文献３】米国特許仮出願第６０／２３７８２２号明細書
【特許文献４】米国特許出願第０９／９６８３９１号明細書
【特許文献５】米国特許出願第１０／０４５５４２号明細書
【特許文献６】米国特許出願第０９／８７８４４２号明細書
【非特許文献】
【０００８】
【非特許文献１】Bhatnagar et al. entitled "Comparison of 6H SiC, 3C-SiC and Si for Power Devices", IEEE Transactions on Electron Devices, Vol. 40, 1993, pp. 645-655
【非特許文献２】A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek, M. H. White, and C. D. Brandt, "1.1 kV 4H-SiC Power UMOSFET's," IEEE Electron Device Letters, Vol. 18, No. 12, pp. 586-588, December 1997
【非特許文献３】A. K. Agarwal, J. B. Casady, L. B. Rowland, W. F. Valek and C. D. Brandt, "1400 V 4H-SiC Power MOSFETs," Materials Science Forum Vols. 264-268, pp. 989-992, 1998
【非特許文献４】J. Tan, J. A. Cooper, Jr., and M. R. Melloch, "High-Voltage Accumulation-Layer UMOSFETs in 4H-SiC," IEEE Electron Device Letters, Vol. 19, No. 12, pp. 487-489, December 1998
【非特許文献５】J. N. Shenoy, J. A. Cooper and M. R. Melloch, "High-Voltage Double-Implanted Power MOSFET's in 6H-SiC," IEEE Electron Device Letters, Vol. 18, No. 3, pp. 93-95, March 1997
【非特許文献６】J. B. Casady, A. K. Agarwal, L. B. Rowland, W. F. Valek, and C. D. Brandt, "900 V DMOS and 1100 V UMOS 4H-SiC Power FETs," IEEE Device Research Conference, Ft. Collins, CO, June 23-25, 1997
【非特許文献７】R. Schorner, P Friedrichs, D. Peters, H. Mitlehner, B. Weis and D. Stephani, "Rugged Power MOSFETs in 6H-SiC with Blocking Capability up to 1800 V," Materials Science Forum Vols. 338-342, pp. 1295-1298, 2000
【非特許文献８】V. R. Vathulya and M. H. White, "Characterization of Channel Mobility on Implanted SiC to determine Polytype suitability for the Power DIMOS structure," Electronic Materials, - Conference, Santa Barbara,  CA, June 30 - July 2, 1999
【非特許文献９】A. V. Suvorov, L. A. Lipkin, G. M. Johnson, R. Singh and J. W. Palmour, "4H-SiC Self-Aligned Implant-Diffused Structure for Power DMOSFE Ts," Materials Science Forum Vols. 338-342, pp. 1275-1278, 2000
【非特許文献１０】P. M. Shenoy and B. J. Baliga, "The Planar 6H-SiC ACCUFET: A New High-Voltage Power MOSFET Structure," IEEE Electron Device Letters, Vol. 18, No. 12, pp. 589-591, December 1997
【非特許文献１１】Ranbir Singh, Sei-Hyung Ryu and John W. Palmour, "High Temperature, High Current, 4H-SiC Accu-DMOSFET," Materials Science Forum Vols. 338-342, pp. 1271-1274, 2000
【非特許文献１２】Y. Wang, C. Weitzel and M. Bhatnagar, "Accumulation-Mode SiC Power MOSFET Design Issues," Materials Science Forum Vols. 338-342, pp. 1287-1290, 2000
【非特許文献１３】A. K. Agarwal, N. S. Saks, S. S. Mani, V. S. Hegde and P. A. Sanger, "Investigation of Lateral RESURF, 6H-SiC MOSFETs," Materials Science Forum Vols. 338-342, pp. 1307-1310, 2000
【非特許文献１４】Shenoy et al., "High-Voltage Double-Implanted Power MOSFET's in 6H-SiC," IEEE Electron Device Letters, Vol. 18, No. 3, March 1997, pp. 93-95
【非特許文献１５】"Power Semiconductor Devices" by B.J. Baliga, published by PWS Publishing Company, 1996, and specifically in Chapter 7, entitled "Power MOSFET"
【非特許文献１６】J. P. Xu, P. T. Lai, C. L. Chan, B. Li, and Y. C. Cheng, "Improved Performance and Reliability of N20-Grown Oxynitride on 6H-SiC," IEEE Electron Device Letters, Vol. 21, No. 6, pp. 298-300, June 2000
【非特許文献１７】L. A. Lipkin and- J.; -W. Palmour, "Low interface state density oxides on p-type SiC," Materials Science Forum Vols. 264-268, pp. 853-856, 1998
【非特許文献１８】M. K. Das, L. A. Lipkin, J. W. Palmour, G. Y. Chung, J. R. Williams, K. McDonald, and L. C. Feldman, "High Mobility 4H-SiC Inversion Mode MOSFETs Using Thermally Grown, NO Annealed SiO2," IEEE Device Research Conference, Denver, CO, June 19-21, 2000
【非特許文献１９】G. Y. Chung, C. C. Tin, J. R. Williams, K. McDonald, R. A. Weller, S. T. Pantelides, L. C. Feldman, M. K. Das, and I W. Palmour, "Improved Inversion Channel Mobility for 4H-SiC MOSFETs Following High Temperature Anneals in Nitric Oxide," IEEE Electron Device Letters accepted for publication
【非特許文献２０】G. Y. Chung, C. C. Tin, J. R. Williams, K. McDonald, M. Di Ventra, S. T. Pantelides, L. C. Feldman, and R. A. Weller, "Effect of nitric oxide annealing on the interface trap densities near the band edges in the 411 polytype of silicon carbide," Applied Physics Letters, Vol. 76, No. 13, pp. 1713-1715, March 2000
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、炭化珪素の潜在的な利点にもかかわらず、パワーＭＯＳＦＥＴを含むパワーデバイスを炭化珪素で製造することが困難であり得る。例えば、上述のように、ＤＭＯＳＦＥＴは一般に、ｐベース領域がｎ＋ソースよりも深く打ち込まれる二重拡散法を用いてシリコンで製造される。残念ながら、シリコンに較べて、炭化珪素では従来のｐ型およびｎ型ドーパントの拡散係数が小さく、したがって許容可能な拡散回数および温度を使用してｐベース領域およびｎ＋ソース領域の必要な深さを実現することが困難であり得る。ｐベースおよびｎ＋ソースを注入するためにイオン注入を使用することもできる。（例えば、非特許文献１４参照）
【課題を解決するための手段】
【００１０】
本発明の実施形態は、第１の伝導型炭化珪素層の中に、第１の伝導型のソース領域、この第１の伝導型と反対の第２の伝導型の埋込み炭化珪素領域、および第２の伝導型のウェル領域を形成するための窓を設けるために、マスク層を連続的にパターン形成することによって、例えば、エッチングによって、炭化珪素半導体デバイスおよび炭化珪素半導体デバイスの製造方法を提供する。ソース領域および埋込み炭化珪素領域はマスク層の第１の窓を利用して形成される。次いで、ウェル領域がマスク層の第２の窓を利用して形成され、この第２の窓は第１の窓を引き続いて拡幅することによって設けられる。
【００１１】
本発明の特定の実施形態では、第１の伝導はｎ型炭化珪素であり、第２の伝導型はｐ型炭化珪素である。このような実施形態では、埋込み炭化珪素領域は埋込みｐ型炭化珪素領域であり、ウェル領域はｐウェル領域である。
【００１２】
本発明の他の実施形態では、マスク層を連続的にパターン形成するステップ、ソース領域および埋込みｐ型炭化珪素領域を形成するステップ、ならびにｐウェル領域を形成するステップが、第１のｎ型炭化珪素層の第１の表面上にマスク層を形成し、かつ第１の注入マスクを設けるためにこのマスク層をパターン形成するステップによって提供され、この第１の注入マスクは炭化珪素パワーデバイスのソース領域に対応する少なくとも１つの窓を有する。次いで、ｎ型ソース領域を設けるために第１の注入マスクを利用してｎ型ドーパントが第１のｎ型炭化珪素層の中に注入される。このｎ型ソース領域は、第１のｎ型炭化珪素層の第１の表面に達し、第１のｎ型炭化珪素層よりも高いキャリア濃度を有する。ｎ型ソース領域に隣接して埋込みｐ型領域を設けるために、第１の注入マスクを利用してｐ型ドーパントが同様に第１のｎ型炭化珪素の中に注入される。この埋込みｐ型領域は、ｎ型ソース領域の深さよりも深い第１のｎ型炭化珪素層中の深さに配置される。次いで、第１の注入マスクは、第２の注入マスクを設けるために、例えば、等方性エッチングによって拡大される。この第２の注入マスクは、ｐウェル領域に対応し、かつ拡幅された第１の注入マスクの少なくとも１つの窓に対応する少なくとも１つの窓を有する。次いで、ｐウェル領域を設けるために、第２の注入マスクを利用してｐ型ドーパントが第１のｎ型炭化珪素層の中に注入され、このｐウェル領域はｐ型埋込み領域に達する。
【００１３】
本発明の追加的な実施形態では、第１のｎ型炭化珪素層の中に、ソース領域、埋込みｐ型炭化珪素領域、ｐウェル領域、および閾値調整領域を形成するための窓を設けるために、マスク層が連続的にパターン形成される。このような実施形態では、閾値調整領域はマスク層の第３の窓を利用して形成され、この第３の窓はマスク層の第２の窓を引き続いて拡大することによって設けられる。
【００１４】
本発明のさらに他の実施形態では、マスク層を連続的にエッチングするステップ、ソース領域および埋込みｐ型炭化珪素領域を形成するステップ、ならびにｐウェル領域を形成するステップは、マスク層を第１のｎ型炭化珪素層の上に形成し、かつ第１の注入マスクを設けるためにこのマスク層をパターン形成するステップによって提供される。この第１の注入マスクは、炭化珪素パワーデバイスのソース領域に対応する少なくとも１つの窓を有する。次いで、ｎ型ソース領域を設けるために第１の注入マスクを利用してｎ型ドーパントが第１のｎ型炭化珪素層の中に注入される。このｎ型ソース領域は、第１のｎ型炭化珪素層の第１の表面に達し、第１のｎ型炭化珪素層よりも高いキャリア濃度を有する。ｎ型ソース領域に隣接して埋込みｐ型領域を設けるために、第１の注入マスクを利用してｐ型ドーパントが同様に第１のｎ型炭化珪素層の中に注入される。このｐ型ドーパントは、ｎ型ドーパントを第１のｎ型炭化珪素層の中に注入するために利用された注入エネルギーよりも高い注入エネルギーを利用して注入される。次いで、第１の注入マスクの第１の窓は、第２の注入マスクを設けるために、例えば、等方性エッチングによって拡大される。この第２の注入マスクは、ｐウェル領域に対応し、かつ拡幅された第１の注入マスクの少なくとも１つの窓に対応する少なくとも１つの窓を有する。ｐウェル領域を設けるために、この第２の注入マスクを利用してｐ型ドーパントが第１のｎ型炭化珪素層の中に注入される。ｐ型ドーパントは、ｐウェル領域がｐ型埋込み領域に達するような注入エネルギーを利用して注入される。
【００１５】
他の実施形態では、ｐウェル領域を設けるために第２の注入マスクを利用してｐ型ドーパントを第１のｎ型炭化珪素層の中に注入するステップが、埋込みｐ型炭化珪素層のキャリア濃度よりも低いｐウェル領域のキャリア濃度が備わるように、第２の注入マスクを利用してｐ型ドーパントを第１のｎ型炭化珪素層の中に注入するステップによって提供される。
【００１６】
本発明の追加的な実施形態では、ｐウェル領域を設けるために第２の注入マスクを利用してｐ型ドーパントを第１のｎ型炭化珪素層の中に注入するステップの後に、第３の注入マスクを設けるために、例えば、第２の注入マスクを等方性エッチングすることによって第２の注入マスクの少なくとも１つを拡大するステップが続く。この第３の注入マスクは、閾値調整領域に対応し、かつ拡幅された第２の注入マスクの少なくとも１つの窓に対応する少なくとも１つの窓を有する。次いで、閾値調整領域を設けるために、第３の注入マスクを利用してｎ型ドーパントが第１のｎ型炭化珪素層の中に注入される。さらには、閾値調整領域を設けるために、第３の注入マスクを利用してｎ型ドーパントを第１のｎ型炭化珪素層の中に注入するステップが、第３の注入マスクを利用してｎ型ドーパントを第１のｎ型炭化珪素層の中へ約０．０１μｍから約０．５μｍの深さまで第１のｎ型炭化珪素層の中に注入するステップによって提供され得る。
【００１７】
さらには、第３の注入マスクが除去可能であり、第４の注入マスクが形成可能である。この第４の注入マスクは、ソース領域に隣接する第１のｎ型炭化珪素層の第１の表面を露出させる窓を設けるためにパターン形成される。ｐ型炭化珪素プラグ領域を設けるために、第４の注入マスクを利用してｐ型ドーパントが注入される。このプラグ領域は、第１のｎ型炭化珪素層の中に延びてｐ型埋込み領域に接触する。ゲート酸化膜が、第１のｎ型炭化珪素層の第１の表面の上に形成される。ゲート接点がこのゲート酸化膜の上に形成される。ソース接点がソース領域およびプラグ領域の上に形成され、ドレイン接点が第１の表面に対向する第１のｎ型炭化珪素層の上に形成される。第２のｎ型炭化珪素層が、同様に第１の表面に対向する第１のｎ型炭化珪素層の表面の上に形成され得る。この第２のｎ型炭化珪素層は、第１のｎ型炭化珪素層のキャリア濃度よりも高いキャリア濃度を有する。
【００１８】
本発明のさらに他の実施形態では、閾値調整領域を設けるために第３の注入マスクを利用してｎ型ドーパントを第１のｎ型炭化珪素層の中に注入するステップの後に、第３の注入マスクを除去するステップと、ｎ型炭化珪素エピタキシャル層を第１のｎ型炭化珪素層の第１の表面の上に形成するステップとが続く。このような実施形態では、ｎ型炭化珪素エピタキシャル層を形成するステップの前に、第４の注入マスクを形成するステップが先行し、この第４の注入マスクはソース領域に隣接してｎ型炭化珪素エピタキシャル層の一部を露出させる窓を設けるためにパターン形成され、ｐ型炭化珪素プラグ領域を設けるために第４の注入マスクを利用してｐ型ドーパントを注入するステップが先行し、このプラグ領域は第１のｎ型炭化珪素層の中に延びてｐ型埋込み領域に接触し、注入されたドーパントを活性化するステップが先行し得る。ｎ型炭化珪素エピタキシャル層を形成するステップの後には、ゲート酸化膜をｎ型炭化珪素エピタキシャル層の上に形成するステップと、ゲート接点をゲート酸化膜の上に形成するステップと、ソース接点をソース領域およびプラグ領域の上に形成するステップと、ドレイン接点を第１の表面に対向する第１のｎ型炭化珪素層の上に形成するステップとが続く。
【００１９】
本発明の特定の実施形態では、ｐウェル領域を設けるために第２の注入マスクを利用してｐ型ドーパントを第１のｎ型炭化珪素層の中に注入するステップの後に、第２の注入マスクを除去するステップと、ｎ型炭化珪素エピタキシャル層を第１のｎ型炭化珪素層の第１の表面の上に形成するステップとが続く。このような実施形態では、ｎ型炭化珪素エピタキシャル層を形成するステップの前に、第３の注入マスクを形成するステップが先行し、この第３の注入マスクはソース領域に隣接してｎ型炭化珪素エピタキシャル層の一部を露出させる窓を設けるためにパターン形成され、ｐ型炭化珪素プラグ領域を設けるために第３の注入マスクを利用してｐ型ドーパントを注入するステップが先行し、このプラグ領域は第１のｎ型炭化珪素層の中に延びてｐ型埋込み領域に接触し、埋め込まれたドーパントを活性化するステップが先行し得る。ｎ型炭化珪素エピタキシャル層を形成するステップの後には、ゲート酸化膜をｎ型炭化珪素エピタキシャル層の上に形成するステップと、ゲート接点をこのゲート酸化膜の上に形成するステップと、ソース接点をソース領域およびプラグ領域の上に形成するステップと、ドレイン接点を第１の表面に対向する第１のｎ型炭化珪素層の上に形成するステップとが続き得る。第２のｎ型炭化珪素層が、同様に第
１の表面に対向する第１のｎ型炭化珪素層の表面の上に形成可能であり、この第２のｎ型炭化珪素層は、第１のｎ型炭化珪素層のキャリア濃度よりも高いキャリア濃度を有する。
【００２０】
本発明の他の実施形態では、炭化珪素パワー半導体デバイスは、第１の伝導型を有する第１の炭化珪素層と、この第１の炭化珪素層の中にあって第１の伝導型を有するソース領域とを含む。このソース領域は、第１の炭化珪素層のキャリア濃度よりも高いキャリア濃度を有し、第１の炭化珪素層の第１の表面に達する。第２の伝導型の炭化珪素の埋込み領域は、ソース領域の底部に隣接し、ソース領域の深さよりも深い第１炭化珪素層の中の深さで、第１の炭化珪素層の中に設けられる。第２の伝導型の炭化珪素のウェル領域は、ソース領域の外側部分に隣接して第１の炭化珪素層の中に設けられ、第１の炭化珪素層の第１の表面に向かって延びる。このウェル領域は埋込み領域のキャリア濃度よりも低いキャリア濃度を有する。第２の伝導型の炭化珪素のプラグ領域は、ウェル領域に対向するソース領域の内側部分に隣接して設けられ、第１の炭化珪素層の第１の表面に達する。ゲート酸化膜は、第１の炭化珪素層、ウェル領域、およびソース領域の上にあり、ゲート接点がこのゲート酸化膜の上にある。ソース接点がプラグ領域およびソース領域の上にあり、ドレイン接点が第１の炭化珪素層の第１の表面に対向する第１の炭化珪素層の上にある。
【００２１】
本発明の追加的な実施形態では、炭化珪素パワー半導体デバイスは、第１の伝導型を有する第１の炭化珪素層と、第１の炭化珪素層の中にあって第１の伝導型を有するソース領域とを含む。このソース領域は、第１の炭化珪素層のキャリア濃度よりも高いキャリア濃度を有して、第１の炭化珪素層の第１の表面に達し、ソース領域は、第１の伝導型のドーパントと、この第１の伝導型とは反対の第２の伝導型のドーパントとを有する。第２の伝導型の炭化珪素の埋込み領域は、ソース領域の底部に隣接し、ソース領域の深さよりも深い第１の炭化珪素層の中の深さで、第１の炭化珪素層の中に設けられる。第２の伝導型の炭化珪素のウェル領域は、ソース領域の外側部分に隣接して第１の炭化珪素層の中に設けられ、第１の炭化珪素層の第１の表面に向かって延びる。第２の伝導型の炭化珪素のプラグ領域が、ウェル領域に対向するソース領域の内側部分に隣接して設けられ、第１の炭化珪素層の第１の面に達する。ゲート酸化膜は、第１の炭化珪素層、ウェル領域、およびソース領域の上にあり、ゲート接点がこのゲート酸化膜の上にある。ソース接点はプラグ領域およびソース領域の上にあり、ドレイン接点が第１の炭化珪素層の第１の表面に対向する第１の炭化珪素層の上にある。
【００２２】
本発明に係る炭化珪素パワー半導体デバイスの特定の実施形態では、ソース領域は第１の伝導型のドーパントと、この第１の伝導型とは反対の第２の伝導型のドーパントとを有する。さらには、第１の伝導型はｎ型でよく、第２の伝導型はｐ型でよい。
【００２３】
本発明の追加的な実施形態では、第１の伝導型炭化珪素の閾値調整領域は、第１の炭化珪素層の中に設けられてソース領域から延びる。この閾値調整領域は、ウェル領域と炭化珪素の第１の層の第１の面との間に配置される。閾値調整領域は、炭化珪素の第１の層の中へ約０．０１μｍから約０．５μｍの深さまで達し、約１０１５から約１０１９ｃｍ−３のキャリア濃度を有し得る。
【００２４】
本発明の他の実施形態では、第１の炭化珪素エピタキシャル層も、第１の炭化珪素層の第１の面の上で、ゲート酸化膜と前記第１の炭化珪素エピタキシャル層との間に設けることができる。この第１の炭化珪素エピタキシャル層は、約０．０５μｍから約１μｍの厚みと、約１０１５から約１０１７ｃｍ−３のキャリア濃度を有し得る。閾値調整領域および第１のエピタキシャル層の両方が設けられていれば、閾値調整領域は、炭化珪素の第１の層の中へ約０．０１μｍから約０．５μｍの深さまで達して、約１０１５から約１０１９ｃｍ−３のキャリア濃度を有することが可能であり、第１の炭化珪素エピタキシャル層は、約０．０５μｍから約１μｍの厚みを有して約１０１４から約１０１６ｃｍ−３のキャリア濃度を有し得る。
本発明の追加的な実施形態では、第１の伝導型の炭化珪素の第２の層は、炭化珪素の第１の層とドレイン接点との間に配置される。炭化珪素の第２の層は、炭化珪素の第１の層よりも高いキャリア濃度を有する。さらには、この第２の半導体層は炭化珪素基板でよく、第１の半導体層は炭化珪素基板の上のエピタキシャル層でよい。
【図面の簡単な説明】
【００２５】
【図１】従来のＤＭＯＳＦＥＴを示す図である。
【図２Ａ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｂ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｃ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｄ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｅ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｆ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｇ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｈ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｉ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｊ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｋ】本発明の実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【図２Ｌ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図２Ｍ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図３Ａ】本発明の追加的な実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【図３Ｂ】本発明の追加的な実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【図３Ｃ】本発明の追加的な実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【図３Ｄ】本発明の追加的な実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【図３Ｅ】本発明の追加的な実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【図３Ｆ】本発明の追加的な実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【図３Ｇ】本発明の追加的な実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【図４Ａ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図４Ｂ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図４Ｃ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図４Ｄ】本発明の実施形態に係るＭＯＳＦＥＴ製造方法を例示する断面図である。
【図４Ｅ】本発明の実施形態に係るＭＯＳＦＥＴの製造方法を例示する断面図である。
【発明を実施するための形態】
【００２６】
ここで、本発明の好ましい実施形態が示されている添付の図面を参照して、以下に本発明をさらに十分に説明する。しかし、本発明は、多くの異なる形態で実施可能であり、したがって本明細書に記載する実施形態に限定されるものと解釈すべきではない。そうではなく、これらの実施形態は、本開示が完璧で完全なものになるように、かつ熟練の当業者に本発明の範囲を十分に伝えるために提示されている。図中に例示されるように、層または領域のサイズは例示目的のために誇張されており、したがって、それらは本発明の大まかな構造を例示するように提示されている。同じ数字が全体を通して同じ要素を指す。層、領域、または基板などの要素が別の要素の「上に」あると言及されるとき、それは他の要素の上に直接存在し得るか、または介在要素も存在し得ることが理解されよう。反対に、ある要素が別の要素の「上に直接」存在していると言及されるとき、介在要素は存在しない。さらには、本明細書で使用するように、ｎ＋またはｐ＋層（または領域）は、隣接するもしくは他のｎ型またはｐ型層（または領域）よりも高いキャリア濃度を有する層（または領域）を指す一方で、ｎ−またはｐ−層は、隣接するもしくは他のｎ型またはｐ型層（または領域）よりも低いキャリア濃度を有する層（または領域）を指す。
【００２７】
ここで、図２Ａ〜図２Ｍを参照して、本発明に係る炭化珪素パワーＭＯＳＦＥＴを製造する方法を今から説明する。図２Ａで理解されるように、ｎ−ＳｉＣエピタキシャル層のような第１のｎ型炭化珪素層１２が、第２のｎ型炭化珪素層１０（例えば、ｎ＋ＳｉＣ基板）の上に設けられている。別法として、第１のｎ型炭化珪素層１２はｎ型ＳｉＣ基板であってもよく、第２のｎ型炭化珪素層１０は注入されるかまたはエピタキシャル層であってもよい。ＳｉＣ基板およびエピタキシャル層を形成する方法は熟練の当業者によく知られており、したがって本明細書ではこれ以上説明しない。本発明の特定の実施形態では、第１のｎ型炭化珪素層１２が、約１０１４から約５×１０１６ｃｍ−３のキャリア濃度が備わるようにドープされて、約６から約２００μｍの厚みを有し得る。第２のｎ型炭化珪素層１０は、ノースカロライナ州ダラム市（Ｄｕｒｈａｍ）在の本件特許出願人によって提供されるようなＳｉＣ基板でよい。
【００２８】
図２Ｂで理解されるように、マスク層２００が、第１のｎ型炭化珪素層１２の上に形成されている。このマスク層２００は、二酸化珪素層のような酸化膜層でよく、堆積または酸化によって設けることができる。マスク層２００は、本明細書で説明される連続マスクを設けるのに十分な厚みであり得る。本発明の特定の実施形態では、マスク層２００は約１．５から約４μｍの厚みであり得る。
【００２９】
図２Ｃで理解されるように、マスク層２００は、第１のマスク２０５を設けるためにパターン形成される。この第１のマスク２０５は、マスク層２００をエッチングして第１のｎ型炭化珪素層１２に達する窓２０６を空けることによって形成可能である。この窓２０６は、本発明の実施形態に係るＭＯＳＦＥＴの１つまたは複数のソース領域を画定する。ｎ型およびｐ型ドーパントの注入は、図２Ｄに例示するように第１のマスク２０５の窓２０６を介して実行される。本発明の幾つかの実施形態では、窓２０６は、約０．５μｍから約１０μｍの幅があり、窓２０６の対応部分は約１μｍから約１０μｍだけ離間される。
【００３０】
ｎ型ドーパントが、ｎ＋ソース領域１４を設けるために注入される。適切なドーパントには、例えば、窒素および燐が含まれる。幾つかの実施形態では、ｎ型ドーパントが、約５×１０１９ｃｍ−３のキャリア濃度が備わるように注入される。ｎ型ドーパントは、第１のｎ型炭化珪素層１２の第１の表面から第１のｎ型炭化珪素層１２の中へ約０．１μｍから約０．５μｍの深さに達するｎ＋ソース領域１４を設けるために、約１０から約３６０キロ電子ボルトの１つまたは複数の注入エネルギーによって注入可能である。本発明の幾つかの実施形態では、ｎ型注入物は室温で実行されるが、より高い温度も利用可能である。ｎ＋ソース領域１４は、注入が横方向に広がる結果として窓２０６よりも僅かに広がり得る。したがって、例えば、ｎ＋ソース領域１４は約１μｍから約１２μｍの幅になり、約０．１μｍから約０．５μｍの厚みを有し得る。
【００３１】
ｐ型ドーパントが、第１の埋込みｐ領域１６を設けるために注入される。適切なドーパントには、例えば、アルミニウムおよびホウ素が含まれる。幾つかの実施形態では、ｐ型ドーパントは約１０１９ｃｍ−３以上のキャリア濃度が備わるように注入される。ｐ型ドーパントは、第１のｎ型炭化珪素層１２の中へ約０．５μｍから約１．２μｍの深さに第１の埋込みｐ領域１６を設けるために、約１８０から約３６０キロ電子ボルトの注入エネルギーによって注入可能である。本発明の幾つかの実施形態では、ｐ型注入物は室温で実行されるが、より高い温度も利用可能である。第１の埋込みｐ領域１６は、より高い注入エネルギーを使用することに起因して注入が横方向により大きく広がる結果として窓２０６およびｎ＋ソース領域１４よりも僅かに広くなり得る。したがって、例えば、第１の埋込みｐ領域１６は、ｎ＋ソース領域１４よりも約０．１から約０．２μｍ広くなって約１．２μｍから約１２．２μｍの全幅を有し、約０．５μｍから約１．２μｍの厚みを有し得る。本発明の追加的な実施形態では、ｎ型ドーパントを注入する前にｐ型ドーパントが注入される。
【００３２】
図２Ｅで理解されるように、窓２０６は窓２１１を設けるために拡大される。例えば、等方性エッチング（バッファード弗酸エッチング（ｂｕｆｆｅｒｅｄ  ＨＦ  ｅｔｃｈ）のような）を第１のマスク２０５に実行して窓２０６を広げ、窓２１１を有する第２の注入マスク２１０を設ける。窓２０６を拡幅する他の技法（ドライエッチング技法のような）も使用可能である。本発明の幾つかの実施形態では、第１のマスク２０５のエッチングによって、窓２０６よりもそれぞれの辺が約０．５から約１．５μｍ広い窓２１１を設ける。したがって、第１のマスク２０５のエッチングは、第１のマスク２０５の約０．５から約１．５μｍを除去して、これにより第２のマスク２１０を設ける。第２のマスク２１０の得られる厚みは、少なくとも約１．２μｍであり得る。窓２１１は、本発明の実施形態に係るＭＯＳＦＥＴの１つまたは複数のｐウェル領域１８を画定する。ｐ型ドーパントの注入は、図２Ｆに例示するように、第２のマスク２１０の窓２１１を介して実行される。したがって、埋込みｐ領域１６、ソース領域１４、およびｐウェル領域１８は、第２の注入窓を設けるためにエッチングされる単一のマスク層の使用によって自己整合する。さらには、ＭＯＳゲート長がｎ＋ソース注入物およびｐウェル注入物によって画定される。したがって、本デバイスのＭＯＳゲート長は、横方向エッチングおよびｐウェル領域１８を形成するためのｐ型注入物の注入のあらゆる広がりによって決定されることになる。
【００３３】
図２Ｆで理解できるように、ｐウェル領域１８を設けるためにｐ型ドーパントが注入されている。適切なドーパントには、例えば、アルミニウムおよびホウ素が含まれる。幾つかの実施形態では、ｐ型ドーパントは約１０１６から約１０１７ｃｍ−３のキャリア濃度が備わるように注入される。ｐ型ドーパントの濃度は、深さによって均一または不均一であり得る。例えば、本発明の幾つかの実施形態では、ｐウェル領域１８中のｐ型ドーパントの濃度は深さと共に増大する。さらには、ｐ型ドーパントの濃度は、ｎ＋ソース領域１４の伝導率を大幅に変えないように十分に低くすべきである。したがって、ｎ＋ソース領域１４は、その中にｐ型およびｎ型の両方の不純物が注入されているが、ｎ型不純物がｎ＋ソース領域１４の伝導率に主として影響する。
【００３４】
ｐ型ドーパントは、第１のｎ型炭化珪素層１２の第１の表面から第１のｎ型炭化珪素層１２の中へ約０．５μｍから約１．２μｍの深さにｐウェル領域１８を設けるために、約３０から約３６０キロ電子ボルトに亘る１つまたは複数の注入エネルギーによって注入可能である。本発明の幾つかの実施形態では、ｐ型注入物は室温で実行されるが、より高い温度も利用可能である。上述のように、ｐウェル領域１８は、より高い注入エネルギーを使用することに起因して注入が横方向に広がる結果として、窓２１１よりも僅かに広がり得る。したがって、例えば、ｐウェル領域１８は、窓２１１の縁を越えて約０．２から約０．３μｍ広がって約０．７から約１．８μｍの全幅を有し得る。
【００３５】
図２Ｇで理解されるように、窓２１１は窓２１６を設けるために拡大される。例えば、第２の等方性エッチング（第２のバッファード弗酸エッチングのような）を第１のマスク２１０に実施して窓２１１を広げ、窓２１６を有する第３の注入マスク２１５を設ける。本発明の幾つかの実施形態では、第２のマスク２１０のエッチングによって、窓２１１よりもそれぞれの辺が約０．３から約０．５μｍ広い窓２１６を設ける。したがって、第２のマスク２１１のエッチングは、第３のマスク２１５を設けるために第２のマスク２１０の約０．３から約０．５μｍを除去可能である。第３のマスク２１５の得られる厚みは、少なくとも約０．６μｍであり得る。窓２１６は、本発明の実施形態に係るＭＯＳＦＥＴの１つまたは複数の閾値調整領域２０を画定する。ｎ型ドーパントの注入は、図２Ｈに示すように、第３のマスク２１５の窓２１６を介して実行される。したがって、埋込みｐ領域１６、ソース領域１４、ｐウェル領域１８、およびチャネル閾値調整領域２０は、第１の注入窓を設けるためにエッチングされ、この第１の注入窓は引き続いて第２の注入窓を設けるためにエッチングされ、この第２の注入窓も引き続いて第３の注入窓を設けるためにエッチングされる単一のマスク層を使用することによって自己整列する。
【００３６】
図２Ｈは、閾値調整領域２０を設けるためのｎ型ドーパント（チャネル注入物）の注入を例示する。適切なｎ型ドーパントには、例えば、窒素および燐が含まれる。幾つかの実施形態では、ｎ型ドーパントは約１０１５から約１０１９ｃｍ−３のキャリア濃度が備わるように注入される。ｎ型ドーパントは、第１のｎ型炭化珪素層１２の第１の表面から第１のｎ型炭化珪素層１２の中へ約０．０１μｍから約０．５μｍの深さに達する閾値調整領域２０を設けるために、約１０から約３６０キロ電子ボルトの注入エネルギーによって注入可能である。本発明の幾つかの実施形態では、ｎ型注入物は室温で実行されるが、より高い温度も利用可能である。閾値調整領域２０は約２μｍから約１５μｍの幅であり得る。
【００３７】
図２Ｉに例示するように、閾値調整領域２０を形成した後、第３のマスク２１５が除去され、第４の注入マスク２２０が、第２のマスク層を形成しかつ第２のマスク層をパターン形成することによって形成される。第４の注入マスクは、ｐ型埋込み領域１６に対するオーム接点となるｐ＋プラグ注入物を供給するために、ｎ＋ソース領域１４の部分間に位置決めされた窓２２１を有する。
【００３８】
図２Ｊで理解されるように、ｐ＋プラグ領域２２を設けるために、第４の注入マスク２２０の窓２２１を利用してｐ型ドーパントが注入される。適切なｐ型ドーパントには、例えば、アルミニウムおよびホウ素が含まれる。幾つかの実施形態では、ｐ型ドーパントは、約５×１０１８から約１×１０２１ｃｍ−３のキャリア濃度が備わるように注入される。ｐ型ドーパントの濃度は、深さによって均一または不均一であり得る。ｐ型ドーパントは、第１のｎ型炭化珪素層１２の第１の表面から第１のｎ型炭化珪素層１２の中へ約０．５μｍから約１．２μｍの深さにｐ＋プラグ領域２２を設けるために、約１０から約３６０キロ電子ボルトに亘る１つまたは複数の注入エネルギーによって注入可能である。図２Ｊで理解されるように、ｐ＋プラグ領域２２はｐ型ウェル領域１６に接触するのに十分な深さに達する。本発明の幾つかの実施形態では、ｐ型注入物は室温で実行されるが、より高い温度も利用可能である。ｐ＋プラグ領域２２は、注入が横方向に広がる結果として窓２２１よりも僅かに広がり得る。したがって、例えば、ｐ＋プラグ領域２２は、窓２２１の縁を越えて約０．２μｍから約０．４μｍ広がって約１μｍから約２０μｍの全幅を有し得る。
【００３９】
図２Ｋに例示するように、第４の注入マスクが除去され、得られる構造をアニールすること（ａｎｎｅａｌｉｎｇ）によって注入物が活性化される。本発明の幾つかの実施形態では、アニールは約１４００℃よりも高い温度で実行される。活性化アニールの後、図２Ｋに例示するように、酸化膜層２４’が、第１のｎ型炭化珪素層１２の第１の表面上に形成される。任意選択的には、この構造をアニール時に保護するために、構造はＳｉＯ２またはＳｉ３Ｎ４などの誘電層によって被覆可能である。別法として、ＳｉＣ／ＳｉＯ２境界面を改善するためにゲート酸化膜が形成後にアニールされる実施形態では、このようなアニールによって、このような不純物を活性化することができる。
【００４０】
酸化膜層２４’は、堆積、熱成長、またはそれらの組合せによって形成可能である。特定の実施形態では、酸化膜層２４’は、約２００から約２０００オームストロングの厚みを有する。酸化膜層２４’は単層または多層であり得る。本発明の特定の実施形態では、酸化膜層２４’は窒化酸化膜として設けられるか、かつ／または他の酸化膜でもよい。窒化酸化膜は任意適切なゲート酸化膜であり得るが、幾つかの実施形態では、ＳｉＯ２、オキシナイトライド（ｏｘｙｎｉｔｒｉｄｅ）、または酸化膜／窒化膜／酸化膜（ＯＮＯ）が利用される。ＳｉＣ／酸化膜層境界面の欠陥密度を低減するために、酸化膜層２４’またはＯＮＯゲート誘電体材料の初期酸化膜層の形成に続いてＮ２ＯまたはＮＯ中でのアニールが行われる。特定の実施形態では、酸化膜層２４’は、熱成長または堆積のいずれかによって形成され、次いで、約１１００℃よりも高い温度および約１１から約４５秒のＮ２Ｏの初期滞留時間を与え得る約２から約８標準リットル毎分の流量にあるＮ２Ｏ環境中でアニールされる。このような炭化珪素上における酸化膜層の形成およびアニールは、本出願人による、「METHOD OF N2O ANNEALING AN OXIDE LAYER ON A SILICON CARBIDE LAYER」と題する出願（特許文献２）、２００１年５月３０日出願の「Method of N2O Growth of an oxide layer on a Silicon Carbide Layer」と題する仮出願（特許文献３）、２００１年１０月１日に出願の「METHOD OF N2O GROWTH OF AN OXIDE ON A SILICON CARBIDE LAYER」と題する出願（特許文献４）、および／または２００１年１０月２６日出願のMETHOD OF FABRICATING AN OXIDE LAYER ON A SILICON CARBIDE LAYER UTILIZING AN ANNEAL IN A HYDROGEN ENVIRONMENT」と題する出願（特許文献５）に説明されており、これらの開示は参照により完全に記載されたものとして本明細書に組み込まれる。
【００４１】
さらには、Ｎ２Ｏ成長酸化膜が利用可能であることも説明されている（例えば、非特許文献１６参照）。使用可能な技術も説明されている（例えば、非特許文献１７参照）。別法として、熱成長酸化膜に関して、境界面トラップ密度を低減するために、熱成長ＳｉＯ２層を引き続いてＮＯアニールし得ることも説明されている（例えば、非特許文献１８、１９、２０参照）。オキシナイトライドを設け得ることも、２００１年６月１１日出願の「HIGH VOLTAGE、HIGH TEMPERATURE CAPACITOR STRUCTURES AND METHODS OF FABRICATION」と題する出願に説明されており（特許文献６）、その開示は本明細書に完全に記載されたものとして参照により本明細書に組み込まれる。
【００４２】
図２Ｌは、ゲート接点２６の形成を例示する。このゲート接点２６は、燐またはホウ素がドープされ、低圧化学蒸着法（ＬＰＣＶＤ）を用いて堆積されたｐ型多結晶シリコンでもよいし、かつ／またはタングステンもしくはモリブデンなどの他の適切な接点材料でもよく、当業者に知られた技法を利用して形成されかつパターン形成され得る。別法として、図２Ｍに例示するソース接点２８のための開口を設けかつゲート酸化膜２４を設けるように、図２Ｌの酸化膜層２４’およびゲート接点２６を一緒に形成してパターン形成することができる。
【００４３】
図２Ｍで理解されるように、酸化膜層２４’はゲート酸化膜２４を設けるためにパターン形成される。ｐ＋プラグ領域２２および閾値調整領域２０の一部を露出させるために、窓が酸化膜層２４’の中に空けられる。この窓の中に接点金属が付着されてオームソース接点２８となる。第１のｎ型炭化珪素層１２に対向する第２のｎ型層１０に接する面の上にも接点金属が付着されてドレイン接点３０となる。本発明の特定の実施形態では、ソース接点２８および／またはドレイン接点３０の接点金属は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、プラチナ（Ｐｔ）もしくはアルミニウム（Ａｌ）、クロム（Ｃｒ）、それらの組
合せ（Ｔｉ／Ｎｉ、Ａｌ／Ｎｉ、またはＣｒ／Ｎｉの積層など）、その合金（ＮｉＣｒなど）、および／または他の適切な接点材料から形成され、オーム接点を設けるために、約６００℃から約１１００℃の温度（例えば、８２５℃）でアニール可能である。ソース接点２８およびドレイン接点３０は、約１５０から約３０００オームストロングの厚みを有し得る。ソース接点２８および／またはドレイン接点３０は、蒸着、スパッタリング、または当業者に知られた他のこのような技法によって形成可能である。
【００４４】
図２Ｍに例示したように、本発明の幾つかの実施形態に係る半導体デバイスは、第１の伝導型を有する第１の炭化珪素層１２を含む。ソース領域１４は、第１の炭化珪素層１２中に設けられ、第１の伝導型を有する。ソース領域１４は、第１の炭化珪素層１２のキャリア濃度よりも高いキャリア濃度を有し、第１の炭化珪素層１２の第１の表面に達する。ソース領域１４は、第１の伝導型のドーパントと、この第１の伝導型と反対の第２の伝導型のドーパントとを有することができる。第２の伝導型の炭化珪素の埋込み領域１６が、ソース領域１４の底部に隣接し、かつソース領域１４の深さよりも深い第１の炭化珪素層１２中の深さで第１の炭化珪素層１２の中に設けられる。第２の伝導型の炭化珪素のウェル領域１８が、ソース領域１４の外側部分に隣接して第１の炭化珪素層中に設けられ、第１の炭化珪素層１２の第１の表面に向かって延びる。ウェル領域１８は、埋込み領域１６のキャリア濃度よりも低いキャリア濃度を有する。第２の伝導型の炭化珪素のプラグ領域２２が、ウェル領域１８に対向するソース領域１４の内側部分に隣接し、第１の炭化珪素層１２の第１面に達する。ゲート酸化膜層２４が、第１の炭化珪素層１２、ウェル領域１８、およびソース領域１４の上にある。このゲート酸化膜層２４の上にゲート接点２６がある。ソース接点２８が、プラグ領域２２およびソース領域１４の上にある。ドレイン接点３０が、第１の炭化珪素層１２の第１の表面と反対側の第１の炭化珪素層１２の上にある。
【００４５】
図２Ｍでさらに例示するように、第１の伝導型炭化珪素の閾値調整領域２０が、第１の炭化珪素層１２中に設けられ、ソース領域１４から延びる。この閾値調整領域２０は、ウェル領域１８と炭化珪素の第１の層１２の第１の表面との間に配置される。
【００４６】
ここで、図３Ａ〜図３Ｇを参照して、本発明の他の実施形態に係る炭化珪素パワーＭＯＳＦＥＴを製造する方法を今から説明する。図３Ａ〜図３Ｇに例示する本発明の実施形態は、図２Ａ〜図２Ｍに例示した実施形態の閾値調整領域２０ではなく、ｎ型エピタキシャル層を有する。図３Ａ〜図３Ｇに例示されたＭＯＳＦＥＴの製造における最初の工程は、図１Ａ〜図２Ｅに例示したものと同じである。しかし、図２Ｅに例示した注入の後で、第２の注入マスク２１０が除去される。
【００４７】
図３Ａに例示するように、第２の注入マスク２１０の除去後に、第４の注入マスク２２０に関して上で説明したように、第２のマスク層を形成しかつこの第２のマスクをパターン形成することによって第３の注入マスク２２０’が形成される。この第３の注入マスク２２０’は、ｐ型埋込み領域１６に対するオーム接点となるｐ＋プラグ注入物を設けるために、ｎ＋ソース領域１４の部分間に位置決めされた窓２２１’を有する。図３Ｂで理解されるように、第３の注入マスク２２０’の窓２２１’を利用してｐ型ドーパントが注入され、図３Ｂを参照して上で説明したようにｐ＋プラグ領域２２を設ける。
【００４８】
図３Ｃで理解されるように、上で説明した第３のマスク２２０’を除去し、注入物の活性化の後で、ｎ型炭化珪素チャネルエピタキシャル層５０’が、第１のｎ型炭化珪素層１２の第１の表面の上に形成される。チャネルエピタキシャル層５０’中の電荷は、上述の閾値調整領域２０の電荷に接近し得る。本発明の特定の実施形態では、このチャネルエピタキシャル層５０’は、約１０１５から約１０１７ｃｍ−３のキャリア濃度を有し、約０．０５μｍから約１μｍの厚みを有する。
【００４９】
図３Ｄに例示するように、酸化膜層５４’がチャネルエピタキシャル層５０’の上に形成される。この酸化膜層５４’は、酸化膜層２４’に関して上で説明したように形成可能である。
【００５０】
図３Ｅは、ゲート接点２６の形成を例示する。ゲート接点２６は、図２Ｌに関連して上で説明したように形成可能である。図３Ｆは、チャネル領域５０およびゲート酸化膜５４を設けるために、チャネルエピタキシャル層５０’および酸化膜層５４’がパターン形成されるのを例示する。酸化膜層５４’およびチャネルエピタキシャル層５０’の中に窓が空けられ、ｐ＋プラグ領域２２およびｎ＋ソース領域１４の一部が露出される。図３Ｇに例示するように、この窓の中に接点金属が堆積されてオームソース接点２８となる。接点金属が、第１のｎ型炭化珪素層１２に対向する第２のｎ型層１０に接する面の上にも堆積されてドレイン接点３０となる。したがって、図３Ｇに例示するように、図２Ｍの炭化珪素半導体デバイスは、閾値調整領域２０をチャネル領域５０によって置き換えることができる。
【００５１】
ここで図４Ａ〜図４Ｅを参照して、本発明の他の実施形態に係る炭化珪素パワーＭＯＳＦＥＴを製造する方法を説明する。図４Ａ〜図４Ｅに例示する本発明の実施形態は、ｎ型エピタキシャル層と、図２Ａ〜図２Ｍおよび図３Ａ〜図３Ｇに例示した実施形態の閾値調整領域２０とを有する。図４Ａ〜図４Ｅに例示するＭＯＳＦＥＴの製造における最初の工程は、図２Ａ〜図２Ｊに例示したものと同じである。しかし、酸化膜層２４’の形成の前に、かつ図２Ｋの例示の後に、かつ注入物の活性化の後に、ｎ型炭化珪素エピタキシャル層６０’が図４Ａに例示したように形成される。図４Ａで理解されるように、そして上で
説明したように注入物の活性化の後で、ｎ型炭化珪素チャネルエピタキシャル層６０’が、第１のｎ型炭化珪素層１２の第１の表面上に形成される。このチャネルエピタキシャル層６０’中の電荷は、上で説明した閾値調整領域２０の電荷よりも低く、幾つかの実施形態では、遙かに低くなり得る。本発明の特定の実施形態では、チャネルエピタキシャル層６０’は、約１０１４から約１０１６ｃｍ−３のキャリア濃度を有し、約０．０５μｍから約１μｍの厚みを有する。
【００５２】
図４Ｂに例示するように、酸化膜層６４’がチャネルエピタキシャル層６０’の上に形成される。この酸化膜層６４’は、酸化膜層２４’に関して上で説明したように形成可能である。
【００５３】
図４Ｃは、ゲート接点２６の形成を例示する。このゲート接点２６は、図２Ｌを参照して上で説明したように形成可能である。図４Ｄは、チャネル領域６０およびゲート酸化膜６４を設けるために、チャネルエピタキシャル層６４’および酸化膜層６０’がパターン形成されるのを例示する。酸化膜層６４’およびチャネルエピタキシャル層６０’の中に窓が空けられ、ｐ＋プラグ領域２２および閾値調整領域２０の一部を露出する。図４Ｅで例示するように、接点金属が窓の中に堆積されてオームソース接点２８となる。接点金属が第１のｎ型炭化珪素層１２に対向する第２のｎ型層１０に接する面上にも堆積されてドレイン接点３０となる。したがって、図３Ｇに例示したように、図２Ｍの炭化珪素半導体デバイスは、閾値調整領域２０およびチャネル領域６０を両方とも有することができる。
【００５４】
図２Ｍ、図３Ｇ、および図４Ｅはディスクリートデバイス（ｄｉｓｃｒｅｔｅ  ｄｅｖｉｃｅ）として本発明の実施形態を例示するが、当業者によって理解されるように、図２Ｍ、図３Ｇ、および図４Ｅは、多セルを有するデバイスの単位セルと見なし得る。したがって、例えば、デバイスをそれらの中心軸（図２Ｍ、図３Ｇ、および図４Ｅに例示）に沿って分割し、この分割されたデバイスを図２Ｍ、図３Ｇ、および図４Ｅに例示したデバイスの周辺の軸（図２Ｍ、図３Ｇ、および図４Ｅに例示した垂直縁部）回りに回転させることによって、追加的な単位セルを図２Ｍ、図３Ｇ、および図４Ｅに例示したデバイスに組み込むことができる。したがって、本発明の実施形態は、図２Ｍ、図３Ｇ、および図４Ｅに例示したデバイスおよび図２Ｍ、図３Ｇ、および図４Ｅに例示した注入領域を組み込む複数の単位セルを有するデバイスのようなデバイスを包含する。
【００５５】
特定の一連の動作の手順を参照しながら本発明の実施形態を説明してきたが、当業者には理解されるように、一連の手順の中で幾つかの動作の順序を変更することも可能であるが、依然として本発明の教示から利点が得られる。例えば、本発明の特定の実施形態では、酸化膜層５４’の形成は、チャネルエピタキシャル層５０’のパターン形成後に実施することも可能である。したがって、本発明は、本明細書の厳密な説明通りの動作順序に限定されるものと解釈されるべきではない。
【００５６】
さらには、ｎ型ＳｉＣ層およびｐ型炭化珪素ウェルならびに埋込み層に関して本発明の実施形態を説明してきた。しかし、本発明の実施形態は、本明細書に説明した製造方法の対応する変型に相補的な構造を設けることも可能である。
【００５７】
上で説明したように、本発明の実施形態は、ゲート長が、ソース領域およびウェル領域を形成するマスクのエッチングによって画定されるので、非常に小さいゲート長を作製することができる。したがって、ＭＯＳチャネル抵抗がデバイス中の主な抵抗であり得るので、得られる炭化珪素ＭＯＳＦＥＴの相対的に低い全オン抵抗を備えることができる。さらには、このマスクを使用することによって光リソグラフィ工程が排除可能であり、したがって、潜在的に従来の製造法に較べて処理時間および経費を減らすことができる。
【００５８】
さらには、エピタキシャルチャネル層を組み込む本発明の実施形態では、ゲート酸化膜が熱酸化によって形成されていれば、ｎ＋ソース領域は酸化されない。したがって、得られる構造は、ｎ＋注入領域上での酸化膜の成長に起因し得る多孔質で信頼性が低い酸化膜層を有する恐れがない。このような実施形態は、ｎ＋ソース領域からＭＯＳゲート領域を経由してドレイン領域に至る連続チャネルも設けることができる。
【００５９】
本図面および明細書には、本発明の典型的な好ましい実施形態が開示され、特定の用語が使用されているが、それらは一般的かつ説明的な意味でのみ使用されており、限定を目的とするものではなく、本発明の範囲は添付の特許請求の範囲において記載される。
【図１】
2011193020.tif 000003
【図２Ａ】
2011193020.tif 000004
【図２Ｂ】
2011193020.tif 000005
【図２Ｃ】
2011193020.tif 000006
【図２Ｄ】
2011193020.tif 000007
【図２Ｅ】
2011193020.tif 000008
【図２Ｆ】
2011193020.tif 000009
【図２Ｇ】
2011193020.tif 000010
【図２Ｈ】
2011193020.tif 000011
【図２Ｉ】
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【図２Ｊ】
2011193020.tif 000013
【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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