(57)【要約】【課題】  本発明は、コンタクトホールのアスペクト比の低減可能な半導体記憶装置及びその製造方法を提供する。【解決手段】    半導体基板１１ａ上に形成された所定の間隔を隔てて設けられ、直列接続された複数のメモリセルトランジスタＭ、複数の前記メモリセルトランジスタＭの両端に形成された選択ゲートトランジスタＴを有する複数のＮＡＮＤストリングと、隣接する前記ＮＡＮＤストリングの前記選択ゲートトランジスタＴ間に設けられたコンタクトプラグ１８とを備え、隣接する前記選択ゲートトランジスタＴ間の第１の方向における幅が前記メモリセルトランジスタＭの前記ゲート長のｋ倍（ｋは自然数）と前記所定の間隔の（ｋ＋１）倍の総和と等しい場合には、第１の方向における前記コンタクトプラグ１８の幅は、前記メモリセルトランジスタＭの前記ゲート長のｋ倍と前記所定の間隔の（ｋ−１）倍の総和よりも長いことを特徴とする半導体記憶装置。【選択図】図１
2011138962.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された所定の間隔を隔てて設けられ、直列接続された複数のメモリセ
ルトランジスタ、複数の前記メモリセルトランジスタの両端に形成された選択ゲートトラ
ンジスタを有する複数のＮＡＮＤストリングと、
隣接する前記ＮＡＮＤストリングの前記選択ゲートトランジスタ間に設けられたコンタク
トプラグと
を備え、
隣接する前記選択ゲートトランジスタ間の第１の方向における幅が前記メモリセルトラン
ジスタの前記ゲート長のｋ倍（ｋは自然数）と前記所定の間隔の（ｋ＋１）倍の総和と等
しい場合には、第１の方向における前記コンタクトプラグの幅は、前記メモリセルトラン
ジスタの前記ゲート長のｋ倍と前記所定の間隔の（ｋ−１）倍の総和よりも長い
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置に、さらに、前記コンタクトプラグと前記コンタクトプラ
グに隣接する前記選択ゲートトランジスタとの間に形成される側壁絶縁膜とを備えること
を特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置に、さらに、前記ＮＡＮＤストリング内の前記選択ゲート
トランジスタと複数の前記メモリセルトランジスタの両端の前記メモリセルトランジスタ
と間に形成される充填絶縁膜とを備え、
前記充填絶縁膜の第１の方向における幅が、前記メモリセルトランジスタの前記ゲート長
のｐ倍（ｐは自然数；ｐ＜ｋ）と前記所定の間隔の（ｐ−１）倍の総和よりも長く、前記
メモリセルトランジスタの前記ゲート長のｐ倍と前記所定の間隔（ｐ＋１）倍の総和より
も短い
ことを特徴とする半導体記憶装置。
【請求項４】
（ａ）半導体基板上に第１の絶縁膜、第１の導電膜を積層形成する工程と、
（ｂ）前記第１の導電膜上で、選択ゲートトランジスタの形成予定領域とコンタクトプラ
グ形成予定領域を差し引いた領域に第２の絶縁膜を形成する工程と、
（ｃ）前記第１の導電膜及び前記第２の絶縁膜の上に積層導電膜を形成する工程と、
（ｄ）前記積層導電膜上に第３の絶縁膜を形成する工程と、
（ｅ）前記第１の導電膜より上部に形成された膜を、所定の間隔を隔てた周期的な第１パ
ターンに形成する工程と、
（ｆ）前記選択ゲートトランジスタの形成予定領域内に形成され、（ｍ＋１）個（ｍは自
然数）の前記第１パターン間の前記所定の間隔に選択的にレジストを形成する工程と、
（ｇ）前記レジストと前記第１パターンをマスクとして用いて、前記第１の絶縁膜より上
部に形成された膜を第２パターンに形成する工程と、
（ｈ）前記第２パターン及び前記第１の絶縁膜上に第４の絶縁膜を形成する工程と、
（ｉ）前記第２パターンのうち、前記コンタクトプラグ形成予定領域内に形成され、第１
の方向における幅が前記第１パターンの前記第１の方向における幅と等しいｋ個（ｋは自
然数）の擬似メモリセルトランジスタと前記コンタクトプラグ形成予定領域内に形成され
た前記第４の絶縁膜を除去し、コンタクトホールを形成する工程と、
（ｊ）前記コンタクトホールに、金属層を埋め込み、コンタクトプラグを形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。
【請求項５】
請求項４記載の半導体記憶装置の製造方法に、さらに、前記（ｉ）工程の後且つ前記（ｊ
）工程の前に、側壁絶縁膜を形成する工程と
を備えることを特徴とする半導体記憶装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置とその製造方法に関し、特に微細なメモリセルトランジスタ
及び配線を有するメモリセルアレイ構造に適用される。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置では、例えばＮＡＮＤ型不揮発性半導体記憶装置では、
直列に接続された複数のメモリセルトランジスタからなるメモリセルユニットと、その両
端に設けられ、ビット線やソース線に接続するための選択ゲートトランジスタとで、ＮＡ
ＮＤストリングを構成している。
【０００３】
この選択ゲートトランジスタは、カットオフ特性を向上させるため、選択ゲートトラン
ジスタのゲート長方向の幅がメモリセルトランジスタのゲート長よりも長く設定されてい
る。選択ゲートトランジスタの形成領域でのパターンは、メモリセルユニットの形成領域
での周期的なパターンとは異なる。
【０００４】
したがって、メモリセルトランジスタ及び選択ゲートトランジスタを形成する際のリソ
グラフィ工程において、選択ゲートトランジスタに隣接するメモリセルトランジスタは、
選択ゲートトランジスタに隣接せず、周期的に配置されたメモリセルトランジスタとは異
なる光近接効果を受ける。
【０００５】
異なる光近接効果を是正すべく、選択ゲートトランジスタに隣接するメモリセルトラン
ジスタの部分のマスクに、光近接効果補正（以下、ＯＰＣという）を施し、このメモリセ
ルトランジスタの寸法の制御を行う。例えば選択ゲートトランジスタに隣接するメモリセ
ルトランジスタのゲート長が、隣接しないメモリセルトランジスタのゲート長に対して太
くならないよう、隣接するメモリセルトランジスタの部分のマスクを隣接しないメモリセ
ルトランジスタの部分のマスクに対して露光されやすい形状にＯＰＣを施す。しかし、Ｏ
ＰＣにより、選択ゲートトランジスタに隣接するメモリセルトランジスタの部分を露光さ
れやすい形状のマスクにしすぎると、焦点深度のマージンが低下し、それに伴いレジスト
が細くなり倒れる場合がある。従って、選択ゲートトランジスタに隣接するメモリセルト
ランジスタの寸法精度を維持することに困難が生じていた。
【０００６】
そこで、メモリセルトランジスタの寸法精度が向上可能な半導体装置の製造方法として
、メモリセルトランジスタのゲート長に等しい幅を有する第１のレジストを第１の間隔で
周期的に形成してパターニングをした後に、選択ゲートトランジスタの形成予定領域にお
けるマスクパターンのスペースに選択的に第２のレジストを形成し、第２のレジスト及び
マスクパターンを用いて、パターニングする方法が知られている（例えば、特許文献１参
照。）。
【０００７】
しかしながら、上記の特許文献１において隣接する選択ゲートトランジスタ間にコンタ
クトプラグを形成する場合において、コンタクトプラグを埋め込むコンタクトホールの高
さは一定としても、半導体素子の高集積化や微細化に伴い、コンタクトホールの第１の方
向（隣接する選択ゲートトランジスタ間のゲート長方向）における幅がメモリセルトラン
ジスタのゲート長程度と短くなる。
【０００８】
その結果、コンタクトホールのアスペクト比が上昇し、コンタクトプラグの埋め込みが
困難な場合が生じる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００６−２１６９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、コンタクトホールのアスペクト比の低減可能な半導体記憶装置及びその製造
方法を提供する。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る半導体記憶装置は、半導体基板上に形成された所定の間隔を隔て
て設けられ、直列接続された複数のメモリセルトランジスタ、複数の前記メモリセルトラ
ンジスタの両端に形成された選択ゲートトランジスタを有する複数のＮＡＮＤストリング
と、隣接する前記ＮＡＮＤストリングの前記選択ゲートトランジスタ間に設けられたコン
タクトプラグとを備え、隣接する前記選択ゲートトランジスタ間の第１の方向における幅
が前記メモリセルトランジスタの前記ゲート長のｋ倍（ｋは自然数）と前記所定の間隔の
（ｋ＋１）倍の総和と等しい場合には、第１の方向における前記コンタクトプラグの幅は
、前記メモリセルトランジスタの前記ゲート長のｋ倍と前記所定の間隔の（ｋ−１）倍の
総和よりも長いことを特徴とする。
【００１２】
本発明の一態様に係る半導体記憶装置の製造方法は、（ａ）半導体基板上に第１の絶縁
膜、第１の導電膜を積層形成する工程と、（ｂ）前記第１の導電膜上で、選択ゲートトラ
ンジスタの形成予定領域とコンタクトプラグ形成予定領域を差し引いた領域に第２の絶縁
膜を形成する工程と、（ｃ）前記第１の導電膜及び前記第２の絶縁膜の上に積層導電膜を
形成する工程と、（ｄ）前記積層導電膜上に第３の絶縁膜を形成する工程と、（ｅ）前記
第１の導電膜より上部に形成された膜を、所定の間隔を隔てた周期的な第１パターンに形
成する工程と、（ｆ）前記選択ゲートトランジスタの形成予定領域内に形成され、（ｍ＋
１）個（ｍは自然数）の前記第１パターン間の前記所定の間隔に選択的にレジストを形成
する工程と、（ｇ）前記レジストと前記第１パターンをマスクとして用いて、前記第１の
絶縁膜より上部に形成された膜を第２パターンに形成する工程と、（ｈ）前記第２パター
ン及び前記第１の絶縁膜上に第４の絶縁膜を形成する工程と、（ｉ）前記第２パターンの
うち、前記コンタクトプラグ形成予定領域内に形成され、第１の方向における幅が前記第
１パターンの前記第１の方向における幅と等しいｋ個（ｋは自然数）の擬似メモリセルト
ランジスタと前記コンタクトプラグ形成予定領域内に形成された前記第４の絶縁膜を除去
し、コンタクトホールを形成する工程と、（ｊ）前記コンタクトホールに、金属層を埋め
込み、コンタクトプラグを形成する工程とを備えることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、コンタクトホールのアスペクト比の低減可能な半導体記憶装置及びそ
の製造方法を提供できる。
【図面の簡単な説明】
【００１４】
【図１】図１（ａ）は、本発明の第１の実施形態における半導体記憶装置の上面図であり、図１（ｂ）は図１（ａ）のＩ−Ｉの断面図である。
【図２】本発明の第１の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図３】本発明の第１の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図４】図４（ａ）は、本発明の第２の実施形態における半導体記憶装置の上面図であり、図４（ｂ）は図４（ａ）のＩＩ−ＩＩの断面図である。
【図５】本発明の第２の実施形態における半導体記憶装置の製造工程を示す断面図である。
【図６】図６（ａ）は、本発明の第３の実施形態における半導体記憶装置の上面図であり、図６（ｂ）は図６（ａ）のＩＩＩ−ＩＩＩの断面である。
【図７】本発明の第３の実施形態における半導体記憶装置の製造工程を示す断面図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施形態について図面を参照しながら説明する。この説明に際し、全図
にわたり、共通する部分には共通する参照符号を付す。なお、各図のフォトレジストのハ
ッチングは省略されている。
【００１６】
（第１の実施形態）
第１の実施形態は、本発明の一態様としてＮＡＮＤ型不揮発性半導体記憶装置に適用し
たものであり、図１（ａ）の上面図と図１（ｂ）のＩ−Ｉ断面図を用いて説明する。なお
、図１（ａ）では、後述する第１の絶縁膜１２のハッチング及び後述する第３の絶縁膜１
７は省略されている。
【００１７】
［半導体記憶装置の構成］
図１（ｂ）に示すように、本実施形態におけるＮＡＮＤ型不揮発性半導体記憶装置は、
半導体基板１１ａと、半導体基板１１ａ上に形成され、直列接続された複数のメモリセル
トランジスタＭ１乃至Ｍｎ（ｎは自然数）と、この両端に設けられた第１及び第２の選択
ゲートトランジスタＴ１，Ｔ２で構成されるＮＡＮＤストリングと、隣接する選択ゲート
トランジスタＴ間に設けられたコンタクトプラグ１８とで構成される。
【００１８】
＜メモリセルトランジスタ＞
図１（ａ）に示すように、複数のメモリセルトランジスタＭ１乃至Ｍｎは、各ワード線
ＷＬと各活性領域ＡＡとの交点に形成され、前記ワード線ＷＬは図１（ｂ）の制御ゲート
１５ａ（ＣＧ）に接続される。また、メモリセルトランジスタＭ１乃至Ｍｎは、素子分離
領域１０により分離された各活性領域ＡＡの長手方向（Ｙ方向）に略直線状にＮ型拡散層
１１ｂを共有するように接続されている。図１（ａ）に示すように、メモリセルトランジ
スタＭの各ゲート長Ｌは、隣接するメモリトランジスタＭ間の間隔幅Ｓと等しい。
【００１９】
図１（ｂ）に示すように、メモリセルトランジスタＭは、半導体基板１１ａ上に絶縁膜
１２（例えば、トンネル酸化膜；以下、第１の絶縁膜という）、浮遊ゲート用の導電膜１
３（例えば、ポリシリコン；以下、第１の導電膜）、絶縁膜１４（例えば、ＯＮＯ膜；以
下、第２の絶縁膜という）、制御ゲート用の導電膜１５（例えば、ポリシリコン；以下、
第２の導電膜という）、配線層１６（例えば、ＷＳｉ）が順次積層し形成される。第２の
導電膜１５と、配線層１６を総称して、積層導電膜ともいう。
【００２０】
＜選択ゲートトランジスタ＞
また、図１（ａ）に示すように、第１及び第２の選択ゲートトランジスタＴ１，Ｔ２は
、各選択ワード線ＳＧと各活性領域ＡＡとの交点の一部分が制御ゲートになるように形成
され、各ＮＡＮＤストリング内で第１の選択ゲートトランジスタＴ１は、メモリセルトラ
ンジスタＭｎと直列接続され、第２の選択ゲートトランジスタＴ２は、メモリセルトラン
ジスタＭ１と直列接続されている。また、第１及び第２の選択ゲートトランジスタＴ１，
Ｔ２のゲート長は、メモリセルトランジスタＭのゲート長Ｌの３倍以上の長さである。
【００２１】
例えば、図１（ｂ）に示すように、選択ゲートトランジスタＴ１，Ｔ２は、半導体基板
１１ａ上に第１の方向（Ｙ方向）における幅がゲート長Ｌの３倍となる第１の絶縁膜１２
及び第１の導電膜１３を積層した積層膜上に、メモリセルトランジスタＭのゲート長と等
しい幅を有し、メモリセルトランジスタＭの第２の導電膜１５ａと同種の２つの導電膜１
５ｂを離間して積層され、それぞれの第２の導電膜１５ｂ上に配線層１６を積層されて形
成される。選択ゲートトランジスタＴを側面視したときに、凹形状をなしている。
【００２２】
＜ＮＡＮＤストリング＞
図１（ａ）に示すように、複数のメモリセルトランジスタＭ１乃至Ｍｎ、第１及び第２
の選択ゲートトランジスタＴ１，Ｔ２で構成されるＮＡＮＤストリングが半導体基板１１
ａ上にマトリックス状に形成され、１つのワード線ＷＬを共有する各ＮＡＮＤストリング
内のメモリセルトランジスタＭの集合は、データ読み出し及び書き込みの単位となるペー
ジを構成する。また、ワード線ＷＬを共有する複数のＮＡＮＤストリングの集合は、デー
タ消去の単位となるブロックを構成する。
【００２３】
＜コンタクトプラグ＞
コンタクトプラグ１８は、例えば、図１（ａ）に示すように隣接する第２の選択ゲート
トランジスタＴ２間に設けられており、ソース線（図示略）と隣接する第２の選択ゲート
トランジスタＴ２で共有しているＮ型拡散層１１ｃとを電気的に接続するためのものであ
る。
【００２４】
図１（ｂ）に示すように、第１の方向（Ｙ方向）におけるコンタクトプラグ１８の幅は
、コンタクトプラグ形成予定領域１００内に後述する擬似メモリセルトランジスタがｋ個
（ｋが自然数）、即ち、第１の方向におけるコンタクトプラグ形成予定領域１００の幅が
、幅Ｌの（２ｋ＋１）倍の場合には、幅Ｌの（２ｋ−１）倍より長い幅であり、第１の方
向におけるコンタクトプラグ形成予定領域１００の幅の中心に対して、第１の方向におけ
るコンタクトプラグの中心のずれが、幅Ｌより小さい。
【００２５】
［半導体記憶装置の製造方法］
次に、本実施形態のＮＡＮＤ型不揮発性半導体記憶装置の製造方法を、図２及び図３の
製造工程断面図を参照して説明する。
【００２６】
半導体基板１１ａ上に第１の絶縁膜１２、第１の導電膜１３、第２の絶縁膜１４が順次
積層し形成される。この第２の絶縁膜１４上全面にフォトレジスト（図示略）を塗布し、
光リソグラフィ技術を用いて、所望のパターンを形成した後に、このレジストパターンを
マスクとして第２の絶縁膜１４をドライエッチング（例えば、ＲＩＥ）により加工し、選
択ゲートトランジスタＴ１，Ｔ２形成予定領域２００ａ，２００ｂ及びコンタクトプラグ
形成予定領域１００にある第２の絶縁膜１４を除去する。
【００２７】
その後、第１の導電膜１３又は、第２の絶縁膜１４上に第２の導電膜１５、配線層１６
、絶縁膜１７（例えば、ＳｉＮ；以下、第３の絶縁膜という）を、例えばＣＶＤ法を用い
て順次積層し形成する。
【００２８】
そして、図２（ａ）に示すように、第３の絶縁膜１７上全面にフォトレジストを塗布し
、光リソグラフィ技術により、各メモリセルトランジスタＭのゲート長ＬとＹ方向におい
て隣接する各メモリセルトランジスタＭ間の幅Ｓとなる周期的なパターン（以下、第１の
パターンという）を形成できるように所定のパターンのフォトレジスト２０が形成される
。
【００２９】
次に、この所定のパターンのフォトレジスト２０をマスクとして、第３の絶縁膜１７、
配線層１６、第２の導電膜１５、及びメモリセルトランジスタＭの第２の絶縁膜１４がド
ライエッチング（例えば、ＲＩＥ）によってエッチングされる。そしてエッチングの後に
、フォトレジスト２０が除去される。これにより、所定の幅Ｓを隔てて、Ｙ方向における
幅がゲート長Ｌと等しい周期的な第１のパターンを形成できる。
【００３０】
そして、図２（ｂ）に示すように、第１の導電膜１３、周期的な第１のパターン（第２
の絶縁膜１４、第２の導電膜１５ａ，１５ｂ、配線層１６及び第３の絶縁膜１７の積層膜
ａ）を覆うようにフォトレジストを塗布した後に、選択ゲートトランジスタＴ１，Ｔ２形
成予定領域２００ａ，２００ｂ内に形成され、例えば２個の第１のパターンで構成される
パターン（以下、第１の擬似パターンという）間に、フォトレジストが残るように、光リ
ソグラフィ技術によりフォトレジスト２１を形成する（図２（ｂ）参照）。
【００３１】
ここで、Ｙ方向における選択ゲートトランジスタ形成予定領域２００の幅は、ゲート長
Ｌよりも長く、例えば図２（ｂ）の場合には、ゲート長Ｌの３倍となる。
【００３２】
次に、図２（ｂ）に示すフォトレジスト２１を用いて、第１の導電膜１３をドライエッ
チングする。第１の導電膜１３のエッチング後に、第１の絶縁膜１２上からイオン注入を
行い、Ｎ型拡散層１１ｂを形成し、フォトレジスト２１を除去する。これにより、図２（
ｃ）に示すように、メモリセルトランジスタＭ１乃至Ｍｎ、擬似メモリセルトランジスタ
ＭＤ１，ＭＤ２（以下、第１の擬似メモリセルトランジスタという）、選択ゲートトラン
ジスタＴ１，Ｔ２が形成される。メモリセルトランジスタＭ１乃至Ｍｎ、第１の擬似メモ
リセルトランジスタＭＤ１，ＭＤ２、選択ゲートトランジスタＴ１，Ｔ２により形成され
るパターンを第２のパターンと呼ぶ。
【００３３】
次に、このメモリセルトランジスタＭ１乃至Ｍｎ、第１の擬似メモリセルトランジスタ
ＭＤ１，ＭＤ２、選択ゲートトランジスタＴ１，Ｔ２及び第１の絶縁膜１２を覆うように
、第４の絶縁膜１７ｃ（第３の絶縁膜１７と同種）をＣＶＤ法により形成する（図２（ｄ
）参照）。
【００３４】
そして、第４の絶縁膜１７ｃ上全面に、フォトレジストを塗布し、隣接する選択ゲート
トランジスタ間に設けられたコンタクトプラグ形成予定領域１００のみをエッチングでき
るように、光リソグラフィ技術により、所定パターンのフォトレジスト２２ａを形成する
（図３（ａ）参照）。この所定のパターンのフォトレジスト２２ａをマスクとして、上記
コンタクトプラグ形成予定領域１００の一部における半導体基板１１ａ上の膜すべて（第
１の擬似メモリセルトランジスタ、第４の絶縁膜１７ｃ）をドライエッチングによりエッ
チングする（図３（ｂ）参照）。即ち、半導体基板１１ａ上面が露出するまで、エッチン
グを行い、コンタクトプラグ１８の形成予定領域１００にコンタクトホールを形成する（
図３（ｂ）参照）。
【００３５】
そして、イオン注入法により、コンタクト部材形成領域１００の半導体基板１１ａの表
面にＮ型拡散層１１ｃを形成し、第４の絶縁膜１７ｄ上のフォトレジスト２２ａを除去す
る（図３（ｃ）参照）。
【００３６】
次いで、このコンタクトホールに、金属層を埋め込み、コンタクトプラグ１８を形成す
る（図３（ｄ）参照）。
【００３７】
［第１の実施形態の効果］
以上より、第１の方向におけるコンタクトホールの幅が、メモリセルトランジスタのゲ
ート長Ｌよりも大きくなる。このため、コンタクトホールの深さは一定としても、コンタ
クトホールのアスペクト比の低減可能な半導体記憶装置及びその製造方法を提供できる。
【００３８】
上記の特許文献１の半導体記憶装置では、隣接する選択ゲートトランジスタＴ間に形成
されるコンタクトプラグ１８の形成領域におけるＹ方向の幅が、メモリセルトランジスタ
のゲート長Ｌと等しいが、本実施形態の半導体記憶装置では、第１の方向におけるコンタ
クトプラグ１８の幅は、第１の方向におけるコンタクトプラグ形成予定領域１００の幅が
、幅Ｌの（２ｋ＋１）倍（ｋが２以上の自然数）の場合には、幅Ｌの（２ｋ−１）倍より
長い幅となる。
【００３９】
このため、上記特許文献１に比べて、第１の方向におけるコンタクトプラグ１８の幅を
大きくすることができる。その結果、コンタクトホールのアスペクト比を、上記の特許文
献１の場合に比べて、低減することができ、金属層の埋め込みをより容易にすることがで
きる。
【００４０】
（第２の実施形態）
次に、第２の実施形態におけるＮＡＮＤ型不揮発性半導体記憶装置の構成について、図
４（ａ）の上面図と図４（ｂ）のＩＩ−ＩＩ断面図を用いて説明する。なお、図４（ａ）
では、第１の絶縁膜１２のハッチング及び第３の絶縁膜１７は省略されている。
【００４１】
なお、第２の実施形態にかかる半導体記憶装置は、第１の実施形態の半導体記憶装置と
は、コンタクトプラグ１８と選択ゲートトランジスタＴ１，Ｔ２間に新たな絶縁膜を設け
る点で異なり、その他の構成については、同一構成を有している。従って、以下の説明に
おいて、第１の実施形態と同様の構成については、詳細説明を省略し、異なる構成につい
て説明する。
【００４２】
［半導体記憶装置の構成］
図４（ｂ）に示すように、本実施形態のＮＡＮＤ型不揮発性半導体記憶装置では、コン
タクトプラグ１８の側壁に、側壁絶縁膜３１（以下、第１の側壁絶縁膜という）が形成さ
れている。
【００４３】
［半導体記憶装置の製造方法］
次に、本実施形態のＮＡＮＤ不揮発性半導体記憶装置の製造方法について、図２乃至図
５の製造工程断面図を参照して説明する。
【００４４】
なお、第１の実施形態における半導体記憶装置の製造方法のうち図３（ｃ）まで共通し
ている。以下、図３（ｃ）後の工程についてのみ説明する。
【００４５】
図３（ｃ）の後に、コンタクトホール内で表面が露出した半導体基板１１ａ上面、第４
の絶縁膜１７ｄ上面及び側面に、ＣＶＤ法を用いて、絶縁膜３０（以下、第５の絶縁膜と
いう）が形成される（図５（ａ）参照）。ここで、図５（ａ）に示すように、第５の絶縁
膜３０は、コンタクトホール内にＹ方向における幅がゲート長Ｌよりも大きい空間が残る
ような膜厚である。
【００４６】
その後、図５（ｂ）に示すように、第５の絶縁膜３０を、半導体基板１１ａ上面及び第
４の絶縁膜１７ｄ上面が露出するまでエッチバック、即ち第５の絶縁膜３０全面にエッチ
ングを行い、第４の絶縁膜１７ｄのコンタクトホール側の側壁に、第５の絶縁膜３０の一
部を第１の側壁絶縁膜３１として形成する。
【００４７】
その後、図４（ｂ）に示すように、第１の実施形態同様に、コンタクトホール内に残さ
れた空間に、金属層を埋め込み、コンタクトプラグ１８を形成する。
【００４８】
以上より、第１の実施形態と同様に、第１の方向におけるコンタクトホールの幅が、メ
モリセルトランジスタのゲート長Ｌよりも大きくなる。このため、コンタクトホールの深
さは一定としても、コンタクトホールのアスペクト比の低減可能な半導体記憶装置及びそ
の製造方法を提供できる。
【００４９】
本実施形態では、コンタクトプラグ１８の側壁に、第１の側壁絶縁膜３１が形成されて
いる。このため、コンタクトプラグ１８とコンタクトプラグ１８に隣接する選択ゲートト
ランジスタＴ１，Ｔ２との間における耐圧を上昇できる。その結果、リーク電流を軽減さ
せることができる。
【００５０】
また、第１の実施形態において形成されたコンタクトホールのＹ方向の幅が、本実施形
態におけるコンタクトホールのＹ方向の幅と等しい場合には、第１の実施形態に比べて、
コンタクトプラグ１８とコンタクトプラグ１８に隣接する選択ゲートトランジスタＴ１，
Ｔ２との間の距離を長くすることができる。このため、コンタクトプラグ１８とコンタク
トプラグ１８に隣接する選択ゲートトランジスタＴ１，Ｔ２との間における耐圧をより上
昇できる。
【００５１】
さらに、本実施形態では、コンタクトプラグ１８の側壁に、第１の側壁絶縁膜３１が形
成されている。このため、コンタクトプラグ１８とコンタクトプラグ１８に隣接する選択
ゲートトランジスタＴ１，Ｔ２との短絡を防止することができる。
【００５２】
（第３の実施形態）
次に、第３の実施形態における一態様のＮＡＮＤ型不揮発性半導体記憶装置を、図６（
ａ）の上面図及び図６（ｂ）のＩＩＩ−ＩＩＩ断面図を用いて説明する。なお、図６（ａ
）では、第１の絶縁膜１２のハッチング及び第３の絶縁膜１７は省略されている。
【００５３】
［半導体記憶装置の構成］
図６（ｂ）に示すように、本実施形態のＮＡＮＤ型不揮発性半導体記憶装置では、第２
の実施形態と同様に、コンタクトプラグ１８の側壁に、側壁絶縁膜４１（以下、第２の側
壁絶縁膜という）が形成されている。
【００５４】
また、各ＮＡＮＤストリング内のメモリセルトランジスタＭ１とこのメモリセルトラン
ジスタＭ１に隣接する選択ゲートトランジスタＴ２との間と、メモリセルトランジスタＭ
ｎとこのメモリセルトランジスタＭｎに隣接する選択ゲートトランジスタＴ１との間に充
填絶縁膜４２ａ，４２ｂが形成される。その他の構成については、第１の実施形態におけ
る半導体記憶装置の構成と同様である。また、説明を簡単にするため、図６及び図７では
、充填絶縁膜４２は、２個のみ示し、他を省略して示す。
【００５５】
［半導体記憶装置の製造方法］
次に、本実施形態のＮＡＮＤ不揮発性半導体記憶装置の製造方法について、図２、図６
及び図７の製造工程断面図を用いて説明する。
【００５６】
なお、第１の実施形態における半導体装置の製造方法のうち図２（ｄ）まで共通してい
る。以下、図２（ｄ）後の工程についてのみ説明する。
【００５７】
図２（ｄ）工程の後に、図７（ａ）に示すように、第４の絶縁膜１７ｃ上全面に、フォ
トレジストを塗布し、コンタクトプラグ１８形成予定領域１００と、選択ゲートトランジ
スタＴに隣接するメモリセルトランジスタを基準として、基準のメモリセルトランジスタ
Ｍからｐ個目（ｐは自然数；ｐ＜ｋ、ｋは第１の実施形態のｋと同様である）のメモリセ
ルトランジスタＭまでの領域３００（以下、絶縁領域といい、絶縁領域内のメモリセルト
ランジスタを第２の擬似メモリセルトランジスタと呼ぶ）とのみにエッチングができるよ
うな所定のパターンのフォトレジスト２２ｂを、光リソグラフィ技術を用いて、形成する
。
【００５８】
ここで、第１の方向における絶縁領域３００の幅は、ゲート長Ｌの（２ｐ−１）倍より
も長く、ゲート長Ｌの（２ｐ＋１）倍よりも短い長さである。
【００５９】
なお、第１の方向におけるコンタクトプラグ１８の幅と選択ゲートトランジスタＴ１，
Ｔ２のゲート長については、第１の実施形態と同様である。
【００６０】
図７（ａ）に示すように、この所定のパターンのフォトレジスト２２ｂをマスクとして
、半導体基板１１ａ上の膜すべて（第２の擬似メモリセルトランジスタ、第４の絶縁膜１
７ｃ）をドライエッチングによりエッチングする。これにより、コンタクトプラグの形成
予定領域１００に開口したコンタクトホールと絶縁領域３００に開口溝が形成される（図
７（ａ）参照）。開口溝を形成した後に、開口溝内に露出した半導体基板１１ａにイオン
注入を行い、選択ゲートトランジスタＴと選択ゲートトランジスタＴに隣接するメモリセ
ルトランジスタＭでＮ型拡散層１１ｄを共有する（図７（ａ）参照）。
【００６１】
図７（ｂ）に示すように、フォトレジスト２２ｂを除去した後に、コンタクトホール及
び開口溝内で表面が露出した半導体基板１１ａ上面、第４の絶縁膜１７ｅ上面及び側面に
、ＣＶＤ法を用いて、絶縁膜４０（以下、第６の絶縁膜という）が形成される。
【００６２】
ここで、図７（ｂ）に示すように、第６の絶縁膜４０は、上記の開口溝内に空間が形成
されないように埋め込まれ、コンタクトホール内にＹ方向における幅がゲート長Ｌよりも
大きい空間が残るような膜厚である。
【００６３】
その後、図７（ｃ）に示すように、第６の絶縁膜４０を、半導体基板１１ａ上面及び第
４の絶縁膜１７ｅ上面が露出するまでエッチバックし、第４の絶縁膜１７ｅのコンタクト
ホール側の側壁に、第６の絶縁膜４０の一部を第２の側壁絶縁膜４１として形成し、開口
溝側の側壁に、第６の絶縁膜４０の一部を充填絶縁膜４２ａ，４２ｂとして形成する。
【００６４】
その後、図６（ｂ）に示すように、第１の実施形態同様に、コンタクトホール内に残さ
れた空間に、金属層を埋め込み、コンタクトプラグ１８を形成する。
【００６５】
以上より、第１の実施形態と同様に、第１の方向におけるコンタクトホールの幅が、メ
モリセルトランジスタのゲート長Ｌよりも長くなる。このため、コンタクトホールの深さ
は一定としても、コンタクトホールのアスペクト比の低減可能な半導体記憶装置及びその
製造方法を提供できる。
【００６６】
本実施形態では、コンタクトプラグ１８の側壁に第２の側壁絶縁膜４１、各ＮＡＮＤス
トリング内のメモリセルトランジスタＭ１とこのメモリセルトランジスタＭ１に隣接する
選択ゲートトランジスタＴ２との間と、メモリセルトランジスタＭｎとこのメモリセルト
ランジスタＭｎに隣接する選択ゲートトランジスタＴ１との間に充填絶縁膜４２ａ，４２
ｂが形成される。
【００６７】
このため、コンタクトプラグ１８とコンタクトプラグ１８に隣接する選択ゲートトラン
ジスタＴ１，Ｔ２との間における耐圧、選択ゲートトランジスタＴ１，Ｔ２とメモリセル
トランジスタＭとの間における耐圧を上昇できる。その結果、第２の実施形態に比べて、
よりリーク電流を軽減させることができる。
【００６８】
また、第１の実施形態において形成されたコンタクトホールのＹ方向の幅が、本実施形
態におけるコンタクトホールのＹ方向の幅と等しい場合には、第１の実施形態に比べて、
コンタクトプラグ１８とコンタクトプラグ１８に隣接する選択ゲートトランジスタＴ１，
Ｔ２との間の距離を長くすることができる。このため、コンタクトプラグ１８とコンタク
トプラグ１８に隣接する選択ゲートトランジスタＴ１，Ｔ２との間における耐圧をより上
昇できる。
【００６９】
なお、各実施形態において、コンタクトホールの側壁及び底面と金属層との間にバリア
メタル層を埋め込んでもよい。
【００７０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸
脱しない範囲で種々に変形することが可能である。各実施形態では、幅Ｌが幅Ｓに等しい
ことに限定されることなく、幅Ｌと幅Ｓが異なっていてもよい。その場合において、第１
の擬似パターンがｍ個ある場合のＹ方向における選択メモリセルトランジスタの幅は、メ
モリセルトランジスタのゲート長Ｌの（ｍ＋１）倍（ｍは自然数）と間隔幅Ｓのｍ倍の総
和と等しい。また、隣接する選択ゲートトランジスタＴ間のＹ方向における幅がゲート長
Ｌのｋ倍と間隔幅Ｓの（ｋ＋１）倍の総和と等しい場合には、Ｙ方向におけるコンタクト
プラグの幅は、ゲート長Ｌのｋ倍と間隔幅Ｓの（ｋ−１）倍の総和よりも長い幅である。
さらに、Ｙ方向における絶縁領域の幅は、ゲート長Ｌのｐ倍と間隔幅Ｓの（ｐ−１）倍の
総和よりも長く、ゲート長Ｌのｐ倍と間隔幅Ｓの（ｐ＋１）倍の総和よりも短い幅である
。
【００７１】
更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件
における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示され
る全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄
で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、こ
の構成要件が削除された構成が発明として抽出されうる。
【００７２】
なお、本発明は以下の付記に記載されるような構成を考えられる。
【００７３】
（付記）
半導体基板上に形成された所定の間隔を隔てて設けられ、直列接続された複数のメモリ
セルトランジスタ、複数の前記メモリセルトランジスタの両端に形成された選択ゲートト
ランジスタを有する複数のＮＡＮＤストリングと、隣接する前記ＮＡＮＤストリング間に
設けられたコンタクトプラグとを備え、前記メモリセルトランジスタは、下層より第１の
絶縁膜、第１の導電膜、第２の絶縁膜、及び第２の導電膜を積層し形成されており、前記
選択ゲートトランジスタは、下層より前記第１の絶縁膜、前記第１の導電膜、及び前記第
２の導電膜を積層し形成されており、前記選択ゲートトランジスタのゲート長が、前記メ
モリセルトランジスタのゲート長の（ｍ＋１）倍（ｍは自然数）と隣接する前記メモリセ
ルトランジスタ間の間隔幅のｍ倍の総和と等しく、前記選択ゲートトランジスタを形成す
る前記第１の絶縁膜及び前記第１の導電膜の第１方向における幅は、前記選択ゲートトラ
ンジスタの前記ゲート長と等しく、前記選択ゲートトランジスタを形成する前記第２の導
電膜の幅は、前記メモリセルトランジスタの前記ゲート長と等しく、前記第１の導電膜上
で前記第２の導電膜は、前記所定の間隔を隔ててｍ個設けられており、隣接する前記選択
ゲートトランジスタ間の第１の方向における幅が前記メモリセルトランジスタの前記ゲー
ト長のｋ倍（ｋは自然数）と前記所定の間隔の（ｋ＋１）倍の総和と等しい場合には、第
１の方向における前記コンタクトプラグの幅は、前記メモリセルトランジスタの前記ゲー
ト長のｋ倍と前記所定の間隔の（ｋ−１）倍の総和よりも長いことを特徴とする半導体記
憶装置。
【符号の説明】
【００７４】
１１ａ…半導体基板
１１ｂ  １１ｃ  １１ｄ…Ｎ型拡散層
１２…第１の絶縁膜
１３…第１の導電膜
１４…第２の絶縁膜
１５…第２の導電膜
１６…配線層
１７…第３の絶縁膜  第４の絶縁膜
１８…コンタクトプラグ
Ｍ１〜Ｍｎ…メモリセルトランジスタ
ＭＤ１，ＭＤ２…擬似メモリセルトランジスタ
Ｔ１，Ｔ２…選択ゲートトランジスタ
２０  ２１  ２２ａ  ２２ｂ…フォトレジスト
３０…第５の絶縁膜
３１…側壁絶縁膜
４０…第６の絶縁膜
４１…第２の側壁絶縁膜
４２ａ  ４２ｂ…充填絶縁膜
１００…コンタクトプラグ形成予定領域
２００ａ，２００ｂ…選択ゲートトランジスタ形成予定領域
３００…絶縁領域 
【図１】
2011138962.tif 000003
【図２】
2011138962.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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