(57)【要約】【課題】検査コストの低減を実現可能な半導体検査装置を提供する。【解決手段】例えば、被測定デバイスＤＵＴへの電源電流を検出して電圧に変換する電流・電圧変換回路ＩＶＣと、その出力電圧を受けて積分を行う積分回路ＩＴＧ１，ＩＴＧ２と、ＩＴＧ１の出力電圧とＩＴＧ２の出力電圧の差分を検出する累積値差出力回路ＤＦＯと、その出力電圧をディジタル値に変換するアナログ・ディジタル変換回路ＡＤＣを備える。例えば、ベクタ［１］における静止電流はＩＴＧ１で積分され、ベクタ［２］における静止電流はＩＴＧ２で積分され、この状態のＩＴＧ１の出力電圧とＩＴＧ２の出力電圧との差分がＤＦＯで検出される。【選択図】図１
2011075475.tif 000002
【特許請求の範囲】
【請求項１】
被測定デバイスにおいて第１テストパターンを設定した後の第１静止電流を第１期間の範囲で積分し、その積分結果となる第１電圧を出力ならびに保持する第１手段と、
前記被測定デバイスにおいて前記第１テストパターンと異なる第２テストパターンを設定した後の第２静止電流を前記第１期間の範囲で積分し、その積分結果となる第２電圧を出力ならびに保持する第２手段と、
前記第１手段で保持される前記第１電圧と前記第２手段で保持される前記第２電圧との差電圧を検出する第３手段と、
前記第３手段によって検出された前記差電圧をディジタル値に変換する第４手段とを有することを特徴とする半導体検査装置。
【請求項２】
請求項１記載の半導体検査装置において、
さらに、前記第１および第２静止電流のそれぞれをディジタル値に変換する第５手段を有することを特徴とする半導体検査装置。
【請求項３】
請求項２記載の半導体検査装置において、
前記第１および第２手段は、２個の積分回路によって構成されることを特徴とする半導体検査装置。
【請求項４】
請求項３記載の半導体検査装置において、
前記第１手段は、さらに、前記被測定デバイスにおいて前記第１および第２テストパターンと異なる第３テストパターンを設定した後の第３静止電流を前記第１期間の範囲で積分し、その積分結果となる第３電圧を出力ならびに保持し、
前記第３手段は、前記第２手段で保持される前記第２電圧と前記第１手段で保持される前記第３電圧との差電圧を検出することを特徴とする半導体検査装置。
【請求項５】
請求項２記載の半導体検査装置において、
前記第１および第２手段は、１個の積分回路またはフィルタ回路と、この積分回路またはフィルタ回路の出力電圧を所定のタイミングで取得して保持する１個のサンプリング・ホールド回路によって構成されることを特徴とする半導体検査装置。
【請求項６】
請求項２記載の半導体検査装置において、
前記第１および第２手段は、１個の積分回路またはフィルタ回路と、この積分回路またはフィルタ回路の出力電圧を所定のタイミングで取得して保持する手段となるディジタル・アナログ変換回路とによって構成されることを特徴とする半導体検査装置。
【請求項７】
請求項２記載の半導体検査装置において、
前記第３手段は、さらに、前記第１電圧か前記第２電圧の一方のみを選択して検出する機能を備えることを特徴とする半導体検査装置。
【請求項８】
被測定デバイスに電源を供給する電源供給回路と、
前記電源供給回路から前記被測定デバイスへの電源供給経路上に設けられ、前記電源供給経路上の電源電流を検出して電圧に変換する電流検出回路と、
前記電流検出回路の出力電圧を第１タイミングに応じて積分し、その積分結果となる第１電圧を出力する第１積分回路と、
前記電流検出回路の出力電圧を第２タイミングに応じて積分し、その積分結果となる第２電圧を出力する第２積分回路と、
前記第１電圧と前記第２電圧の差電圧を検出する第１アンプ回路と、
前記第１アンプ回路によって検出された前記差電圧をディジタル値に変換する第１アナログ・ディジタル変換回路とを備え、
前記第１積分回路は、
前記電流検出回路の出力電圧を前記第１タイミングに応じて第１期間の範囲で第１ノードに伝達する第１Ａスイッチと、
前記第１ノードの電圧を電流に変換する第１抵抗と、
前記第１抵抗によって変換された電流を電荷として蓄積し、前記第１電圧を出力する第１容量と、
前記第１容量に蓄積された電荷を第１リセットタイミングに応じて第２期間の範囲で放電する第１Ｂスイッチとを有し、
前記第２積分回路は、
前記電流検出回路の出力電圧を前記第２タイミングに応じて前記第１期間の範囲で第２ノードに伝達する第２Ａスイッチと、
前記第２ノードの電圧を電流に変換する第２抵抗と、
前記第２抵抗によって変換された電流を電荷として蓄積し、前記第２電圧を出力する第２容量と、
前記第２容量に蓄積された電荷を第２リセットタイミングに応じて前記第２期間の範囲で放電する第２Ｂスイッチとを有することを特徴とする半導体検査装置。
【請求項９】
請求項８記載の半導体検査装置において、
さらに、前記電流検出回路の出力電圧をディジタル値に変換する第２アナログ・ディジタル変換回路を有することを特徴とする半導体検査装置。
【請求項１０】
請求項８記載の半導体検査装置において、
前記半導体検査装置は、前記被検査デバイスに対して第１、第２、第３テストサイクルを順次実行し、
前記第１〜第３テストサイクルでは、それぞれ、前記被検査デバイスに対して第１〜第３テストパターンを設定した後の静止電流が評価され、
前記第１テストサイクルでは、前記第１Ａスイッチが前記第１期間の範囲でオンに制御されることで前記第１テストパターンに対応した前記第１電圧が得られ、
前記第２テストサイクルでは、前記第２Ａスイッチが前記第１期間の範囲でオンに制御されることで前記第２テストパターンに対応した前記第２電圧が得られると共に、前記第１アンプ回路によって前記第１テストパターンに対応した前記第１電圧と前記第２テストパターンに対応した前記第２電圧との差電圧が検出され、
前記第３テストサイクルでは、前記第１Ａスイッチが前記第１期間の範囲でオンに制御されることで前記第３テストパターンに対応した前記第１電圧が得られると共に、前記第１アンプ回路によって前記第２テストパターンに対応した前記第２電圧と前記第３テストパターンに対応した前記第１電圧との差電圧が検出され、
前記第１Ｂスイッチは、前記第２テストサイクルにおいて前記差電圧の検出が終了した後、前記第３テストサイクルにおいて前記第１Ａスイッチがオンに制御される前に前記第２期間の範囲でオンに制御されることを特徴とする半導体検査装置。
【請求項１１】
請求項８記載の半導体検査装置において、
さらに、前記電流検出回路の出力電圧を第３タイミングに応じて積分し、その積分結果となる第３電圧を出力する第３積分回路を備え、
前記第３積分回路は、
前記電流検出回路の出力電圧を前記第３タイミングに応じて前記第１期間の範囲で第３ノードに伝達する第３Ａスイッチと、
前記第３ノードの電圧を電流に変換する第３抵抗と、
前記第３抵抗によって変換された電流を電荷として蓄積し、前記第３電圧を出力する第３容量と、
前記第３容量に蓄積された電荷を第３リセットタイミングに応じて前記第２期間の範囲で放電する第３Ｂスイッチとを有し、
前記第１アンプ回路は、さらに、前記第１〜第３電圧の中から２個の電圧を選択する複数の第４スイッチを備え、この選択した２個の電圧の差電圧を検出することを特徴とする半導体検査装置。
【請求項１２】
請求項１１記載の半導体検査装置において、
前記半導体検査装置は、前記被検査デバイスに対して第１、第２、第３、第４テストサイクルを順次実行し、
前記第１〜第４テストサイクルでは、それぞれ、前記被検査デバイスに対して第１〜第４テストパターンを設定した後の静止電流が評価され、
前記第１テストサイクルでは、前記第１Ａスイッチが前記第１期間の範囲でオンに制御されることで前記第１テストパターンに対応した前記第１電圧が得られ、
前記第２テストサイクルでは、前記第２Ａスイッチが前記第１期間の範囲でオンに制御されることで前記第２テストパターンに対応した前記第２電圧が得られると共に、前記第１アンプ回路によって前記第１テストパターンに対応した前記第１電圧と前記第２テストパターンに対応した前記第２電圧との差電圧が検出され、
前記第３テストサイクルでは、前記第３Ａスイッチが前記第１期間の範囲でオンに制御されることで前記第３テストパターンに対応した前記第３電圧が得られると共に、前記第１アンプ回路によって前記第２テストパターンに対応した前記第２電圧と前記第３テストパターンに対応した前記第３電圧との差電圧が検出され、
前記第４テストサイクルでは、前記第１Ａスイッチが前記第１期間の範囲でオンに制御されることで前記第４テストパターンに対応した前記第１電圧が得られると共に、前記第１アンプ回路によって前記第３テストパターンに対応した前記第３電圧と前記第４テストパターンに対応した前記第１電圧との差電圧が検出され、
前記第１Ｂスイッチは、前記第２テストサイクルにおいて前記差電圧の検出が終了した後、前記第４テストサイクルにおいて前記第１Ａスイッチがオンに制御される前に前記第２期間の範囲でオンに制御されることを特徴とする半導体検査装置。
【請求項１３】
請求項８記載の半導体検査装置において、
前記第１アンプ回路は、さらに、
負帰還経路上に接続された第１可変抵抗と、
第２可変抵抗と、
設定に応じて２入力のいずれかを前記第２可変抵抗を介して接地電圧に接続する第５スイッチとを備え、
前記半導体検査装置は、さらに、第４および第５抵抗と、第６および第７スイッチとを備え、前記第１電圧が前記第４抵抗および前記第６スイッチを介して前記第１アンプ回路の２入力の一方に入力され、前記第２電圧が前記第５抵抗および前記第７スイッチを介して前記第１アンプ回路の２入力の他方に入力されるように構成されたことを特徴とする半導体検査装置。
【請求項１４】
請求項１３記載の半導体検査装置において、
前記第１および第２抵抗の少なくとも一方は、可変抵抗であることを特徴とする半導体検査装置。
【請求項１５】
請求項８記載の半導体検査装置において、さらに、
前記電流検出回路の出力電圧を前記第１アナログ・ディジタル変換回路に伝達するか、前記第１アンプ回路によって検出された前記差電圧を前記第１アナログ・ディジタル変換回路に伝達するかを選択するマルチプレクサを有することを特徴とする半導体検査装置。
【請求項１６】
請求項８記載の半導体検査装置において、
前記電源供給経路は、さらに、複数の第８スイッチによって選択可能な第１電源供給経路と第２電源供給経路を備え、
前記電流検出回路は、さらに、前記第１電源供給経路上に設けられた第１電流検出回路と前記第２電源供給経路上に設けられた第２電流検出回路とを備え、
前記第１電流検出回路は、第１電流検出用抵抗と、前記第１電流検出用抵抗の両端の電圧を増幅する第１電流検出用アンプ回路を備え、
前記第２電流検出回路は、第２電流検出用抵抗と、前記第２電流検出用抵抗の両端の電圧を増幅する第２電流検出用アンプ回路を備え、
前記第２電流検出用抵抗は、前記第１電流検出用抵抗よりも抵抗値が大きく、
前記第２電流検出用アンプ回路からの出力電圧が前記第１および第２積分回路に入力されるように構成されたことを特徴とする半導体検査装置。
【請求項１７】
被測定デバイスにおいて第１テストパターンを設定した後の第１静止電流を第１期間の範囲で積分し、その積分結果となる第１電圧を出力ならびに保持する第１ステップと、
前記被測定デバイスにおいて前記第１テストパターンと異なる第２テストパターンを設定した後の第２静止電流を前記第１期間の範囲で積分し、その積分結果となる第２電圧を出力ならびに保持する第２ステップと、
前記第１ステップで保持される前記第１電圧と前記第２ステップで保持される前記第２電圧との差電圧を検出する第３ステップと、
前記第３ステップによって検出された前記差電圧をディジタル値に変換する第４ステップとを有することを特徴とする半導体装置の検査方法。
【請求項１８】
請求項１７記載の半導体装置の検査方法において、
前記第１ステップは、さらに、前記第１静止電流をディジタル値に変換する第１Ａステップを有し、
前記第２ステップは、さらに、前記第２静止電流をディジタル値に変換する第２Ａステップを有することを特徴とする半導体装置の検査方法。
【請求項１９】
請求項１８記載の半導体装置の検査方法において、
前記第１ステップは、第１積分回路で実行され、
前記第２ステップは、第２積分回路で実行されることを特徴とする半導体装置の検査方法。
【請求項２０】
請求項１９記載の半導体装置の検査方法において、さらに、
前記第３ステップの後に行われ、前記第１積分回路による積分結果をリセットする第５ステップと、
前記第５ステップの後に行われ、前記第１積分回路を用いて、前記被測定デバイスにおいて前記第１および第２テストパターンと異なる第３テストパターンを設定した後の第３静止電流を前記第１期間の範囲で積分し、その積分結果となる第３電圧を出力ならびに保持する第６ステップと、
前記第２ステップで保持される前記第２電圧と前記第６ステップで保持される前記第３電圧との差電圧を検出する第７ステップとを有することを特徴とする半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体検査装置および半導体装置の検査方法に関し、特に、被測定デバイスに対してΔＩｄｄｑ測定を行う半導体検査装置ならびにその検査方法として適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、半導体デバイスに対する検査方式の一つとして、Ｉｄｄｑテストが知られている。Ｉｄｄｑテストでは、例えばスキャンテスト等でロジックベクタ毎の電源電流が測定され、その結果、あるロジックベクタにおいて電源電流値が異常に大きい場合には回路の活性化に異常が生じている可能性が高いため不良として検出される。データシート上は、全ての機能や電気特性を満たし、通常の検査工程では良品となるデバイスにおいても、このような潜在的欠陥を持ったデバイスを予め検査工程で検出ならびに排除することにより、市場故障を未然に防ぐことができる。このようなＩｄｄｑテストに関する技術として、例えば以下のような技術が知られている。
【０００３】
特許文献１には、複数の回路ブロックに分割された半導体集積回路に対して、各回路ブロックの静止状態での電源電流（Ｉｄｄｑ）を計測し、組み合わせが可能な２個の回路ブロックにおける電源電流の差が予め定めた設定値を超えた場合に異常と判定する検査方式が示されている。このように、相対的な電源電流の差によって異常を検出することで、正常な状態でリーク電流が大きい半導体集積回路に対してもＩｄｄｑテストを行うことが可能となる。
【０００４】
また、特許文献２には、Ｉｄｄｑテストに要する時間を短縮可能な半導体検査装置が示されている。図１７（ａ）は、従来技術（特許文献２）による半導体検査装置の構成を示すブロック図であり、（ｂ）はその動作を示す波形図である。図１７（ａ）、（ｂ）に示すように、当該半導体検査装置は、あるサイクル［ｎ］で計測した電源電流値をタイミング信号３２をトリガとして電流値保持手段２２で保持し、この保持した電源電流値と、次のサイクル［ｎ＋１］で計測した電源電流値との差分を電流値差出力手段２３で出力し、その出力が予め定めた基準値を超えた場合に異常と判定するものである。これによると、サイクル［１］と［２］のＩｄｄｑ比較判定、［２］と［３］のＩｄｄｑ比較判定、…を順次ハードウエア的に行いながらＩｄｄｑテストを実行できるため、テスタを用いた場合のように、各測定サイクル毎にアナログ・ディジタル変換等によってＩｄｄｑの絶対値を認識しながらテストを行う必要がなくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−２７７５０３号公報
【特許文献２】特開２００３−８４０４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
近年、半導体デバイスの微細化に伴い、正常なベクタと異常なベクタの電流値の差異よりもデバイス毎やロット毎の平均電流（ベース電流）のばらつきが大きくなり、絶対値に基づく判定では、異常の検出が困難となっている。その為、例えば、特許文献１や特許文献２に示されるように、２個の回路ブロック間での相対的な差分や、前回のベクタと今回のベクタとでの相対的な差分に基づいて異常を検出するΔＩｄｄｑ測定方式が活用される。この方式によると仮にベース電流がデバイス毎にばらついても、異常を検出することが可能となる。
【０００７】
しかしながら、特許文献１や特許文献２のような方式を用いると、異常が有るか否かの判定は可能であるが、その程度を知ることはできない。半導体デバイスの品質やテスト自体の質をより向上させていくためには、Ｉｄｄｑの差分がどの程度の電流値であるか、または、各デバイス毎にＩｄｄｑの平均値（すなわちベース電流）がどの程度であるか等を把握し、その統計値（最大電流値や最小電流値、平均値や標準偏差等）を得ることが重要となる。そこで、このような電流値の絶対値を把握しつつ、ΔＩｄｄｑテストを行うためには、例えば、次のような方式が考えられる。
【０００８】
図１８（ａ）は、本発明の前提として検討した半導体検査装置において、その主要部の構成例を示す回路図であり、（ｂ）はその動作例を示す波形図である。図１８（ａ）に示す半導体検査装置ＴＥＱ１０は、被測定デバイスＤＵＴにフォースラインＦＬを介して電源を供給する電源生成部ＶＧＥＮと、このＦＬ上に直列に挿入され、ＦＬ上の電流を検出して電圧に変換する抵抗Ｒ１０と、Ｒ１０の両端の電位差を所定のゲインＧ１で増幅するアンプ回路ＡＭＰ１０と、ＡＭＰ１０の出力をディジタル値に変換するアナログ・ディジタル変換回路ＡＤＣ１を備えている。また、ＶＧＥＮは、ＦＬによる電圧降下等を加味してＤＵＴの直近における電圧値を設定するため、この直近の電圧値がセンスラインＳＬを介してフィードバックされる構成となっている。
【０００９】
このような半導体検査装置ＴＥＱ１０を用いてテストを行う際には、まず、図１８（ｂ）のベクタ［１］において、ＴＥＱ１０が、被測定デバイスＤＵＴに電源を供給すると共に、図示しないテストパターン発生機能を用いてＤＵＴに対してあるテストパターンを出力する。その後、一定期間を経過して静止状態となった段階で、ＴＥＱ１０は、アナログ・ディジタル変換回路ＡＤＣ１等を用いてＤＵＴの電源電流を測定する。続いて、ベクタ［２］においては、ベクタ［１］とは異なるテストパターンが出力され、同様にしてＤＵＴの電源電流が測定され、以降、ベクタ［３］、ベクタ［４］、…と順次同様にしてテストが行われる。この場合、各ベクタ毎の電流の絶対値が、ＡＤＣによって逐次把握される。ここで、図１８（ｂ）の例では、被測定デバイスＤＵＴ＿Ａのベース電流が被測定デバイスＤＵＴ＿Ｂに比べて非常に大きくなっているが、各ＤＵＴ毎に設定されたベース電流を基準として相対的な比較（すなわちΔＩｄｄｑテスト）を行うことで、ＤＵＴ＿Ｂのベクタ［２］において異常（ＮＧ）が検出されることになる。
【００１０】
しかしながら、このような半導体検査装置ＴＥＱ１０では、被測定デバイスＤＵＴのベース電流の絶対値並びにそのばらつきを加味して大きめの電流レンジに設定する必要があるが、その一方で、各ベクタ毎の微小な電流差も検出する必要があり、これを実現するハードウエアを構成することは一般的には困難である。例えば、抵抗Ｒ１０を１Ωとし、ゲインＧ１を５倍として、電流レンジを１Ａ（すなわちアナログ・ディジタル変換回路ＡＤＣ１のフルレンジを５Ｖ）に設定した場合、ＡＤＣ１の分解能を例えば８ビットとすると、約３．８ｍＡ程度の分解能となる。ΔＩｄｄｑの電流値として数μＡレベルの変化を検出したい場合には、１８ｂｉｔ以上の分解能（３．８μＡ）が必要になる。このような高分解能なアナログ・ディジタル変換回路を設けることは、装置のハードウエアコストの点で多大な検査コストを要する。
【００１１】
また、その他の問題として、特許文献１や特許文献２の技術では、ある瞬間の電流値を捉えてΔＩｄｄｑテストを行っているため、十分な測定精度が得られないことが懸念される。例えば、図１７に示した特許文献２の技術では、タイミング信号３２をトリガとして、電流値保持手段２２にてサンプリングホールドを行っている。しかしながら、実際のアナログ値には、図１７を例とすると、デバイス電源１１と半導体集積回路２の間の経路におけるノイズ成分（インダクタンス成分、容量成分等）や、半導体集積回路２内部のノイズ成分等により、充分な待ち時間後でも除去しきれない不安定な揺れがある。したがって、ベクタ内の電源電流（Ｉｄｄｑ）を精度良く測定する為には、測定値を平均化処理することが望ましい。この点に関し、図１８（ａ）の半導体検査装置を用いると、図１８（ｂ）の判定期間内においてＡＤＣにより複数回の測定を行い、その各ディジタル値を演算によって平均化することで解決できる。ただし、この場合においても、ＡＤＣによる複数回の測定に伴いそれぞれ待ち時間が必要となるため、測定時間の点で検査コストの増大が懸念される。
【００１２】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、検査コストの低減を実現可能な半導体検査装置ならびに半導体装置の検査方法を提供することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【００１４】
本実施の形態による半導体検査装置は、積分動作を行い積分結果となる電圧を出力ならびに保持する第１および第２手段と、第１手段の保持電圧と第２手段の保持電圧の差分値を検出する第３手段と、第３手段によって検出された差分値をディジタル値に変換する第４手段とを有するものとなっている。ここで、第１手段は、被測定デバイスにおいて第１テストパターンを設定した後の第１静止電流を第１期間の範囲で積分し、その積分結果となる第１電圧を出力ならびに保持する。第２手段は、被測定デバイスにおいて第２テストパターンを設定した後の第２静止電流を第１期間の範囲で積分し、その積分結果となる第２電圧を出力ならびに保持する。
【００１５】
このような構成を用いると、第１テストパターンでテストを行う第１ベクタと、第２テストパターンでテストを行う第２ベクタとの間で、その静止電流の変化に異常があるか否かのみでなく、その程度を把握することができるため、デバイスの品質向上やテストの質の向上が図れる。また、第４手段（代表的にはアナログ・ディジタル変換回路）は、静止電流の絶対値ではなく差分値を入力とするため、高い分解能は必要なく、検査コストの低減が図れる。さらに、第１および第２手段によってハードウエア的に積分を行うことで、ノイズの影響を緩和して高精度な測定が可能になると共に、測定時間も短縮できるため検査コストの低減が図れる。
【００１６】
ここで、前述した半導体検査装置においては、具体的には例えば、第１手段が第１容量を備えた第１積分回路で実現され、第２手段が第２容量を備えた第２積分回路で実現される。この場合、第１積分回路と第２積分回路を交互に用いながら各ベクタ毎の積分結果を取得し、あるベクタの積分結果と前回ベクタの積分結果との差分を第３手段および第４手段を用いて逐次検出ならびにディジタル値に変換しながらテストを行うことができる。これによって、各ベクタを連続してテストすることができ、測定時間が短縮でき、検査コストの低減が図れる。
【００１７】
また、前述した半導体検査装置は、望ましくは、各デバイス毎の静止電流の絶対値ならびにそのばらつきを検出するため、静止電流をディジタル値に変換する手段を別途備えるか、あるいは前述した第４手段で兼用できるように構成するとよい。この場合、微小電流の検出は不要なため、当該手段に高い分解能は求められない。また、前述した半導体検査装置においては、望ましくは、第３手段に、第１手段の保持電圧か第２手段の保持電圧かを選択して検出する機能を備えるとよい。これによって、例えば第１および第２手段を積分回路で実現した場合、その特性ばらつきを確認でき、また、場合によっては、第４手段によって静止電流の絶対値測定を行うことも可能となる。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、検査コストの低減が実現可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図２】図１の半導体検査装置において、その一部の詳細な構成例を示す回路図である。
【図３】図２の半導体検査装置において、その動作の一例を示す波形図である。
【図４】本発明の実施の形態２による半導体検査装置において、その一部の構成例を示す回路図である。
【図５】図４の半導体検査装置において、その動作の一例を示す波形図である。
【図６】本発明の実施の形態３による半導体検査装置において、その一部の構成例を示す回路図である。
【図７】本発明の実施の形態４による半導体検査装置において、その一部の構成例を示す回路図である。
【図８】本発明の実施の形態５による半導体検査装置において、その主要部の構成例を示す回路図である。
【図９】本発明の実施の形態６による半導体検査装置において、その主要部の構成例を示す回路図である。
【図１０】本発明の実施の形態７による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図１１】図１０の半導体検査装置において、（ａ）はその主要部の構成例を示す回路図であり、（ｂ）は（ａ）におけるサンプリングホールド回路の構成例を示す回路図である。
【図１２】本発明の実施の形態８による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図１３】本発明の実施の形態８による半導体検査装置において、その主要部の他の構成例を示すブロック図である。
【図１４】本発明の実施の形態９による半導体検査装置の測定方法の一例を示すものであり、（ａ）は、図２の構成例を用いた図３と異なる波形図、（ｂ）は図４の構成例を用いた図５と異なる波形図を示すものである。
【図１５】本発明の実施の形態１０による半導体検査装置において、その主要部の構成例を示すブロック図である。
【図１６】図１５の半導体検査装置において、その主要部の構成例を示す回路図である。
【図１７】（ａ）は従来技術による半導体検査装置の構成を示すブロック図であり、（ｂ）はその動作を示す波形図である。
【図１８】（ａ）は、本発明の前提として検討した半導体検査装置において、その主要部の構成例を示す回路図であり、（ｂ）はその動作例を示す波形図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１による半導体検査装置において、その主要部の構成例を示すブロック図である。図１に示す半導体検査装置ＴＥＱ１は、電源生成部ＶＧＥＮ、電流・電圧変換回路ＩＶＣ、タイミング回路ＴＧＥＮ１、積分回路［１］ＩＴＧ１、積分回路［２］ＩＴＧ２、累積値差出力回路ＤＦＯ、アナログ・ディジタル変換回路ＡＤＣ、ディジタル値解析部ＰＵなどを備えている。ＶＧＥＮは、被測定デバイスＤＵＴに対して電源を供給し、ＩＶＣは、この電源電流を検出すると共に電圧に変換する。
【００２４】
積分回路［１］ＩＴＧ１および積分回路［２］ＩＴＧ２のそれぞれは、この電流・電圧変換回路ＩＶＣからの出力電圧を所定の期間の範囲で積分する。このＩＴＧ１とＩＴＧ２の積分動作期間は、それぞれ、タイミング回路ＴＧＥＮ１によって個別に制御される。累積値差出力回路ＤＦＯは、ＩＴＧ１の積分結果とＩＴＧ２の積分結果との差分を出力する。アナログ・ディジタル変換回路ＡＤＣは、ＤＦＯから出力された積分結果の差分をディジタル値に変換する。ディジタル値解析部ＰＵは、このＡＤＣからのディジタル値を受けて、良・不良の判定を行ったり、あるいは、このディジタル値から電流値を算出する処理などを行う。なお、ＡＤＣやＰＵの動作タイミングも、ＴＧＥＮ１によってそれぞれ制御される。
【００２５】
図２は、図１の半導体検査装置において、その一部の詳細な構成例を示す回路図である。図２に示す半導体検査装置ＴＥＱ１ａは、図１において、タイミング回路ＴＧＥＮ１およびディジタル値解析部ＰＵを除いた部分を示している。図２のＴＥＱ１ａにおいて、電源生成部ＶＧＥＮは、フォースラインＦＬを介して被測定デバイスＤＵＴに電源を供給すると共に、ＦＬによる電圧降下等を加味してＤＵＴの直近における電圧値を設定するため、ＤＵＴの直近の電圧値がセンスラインＳＬを介してフィードバックされる構成となっている。電流・電圧変換回路ＩＶＣは、ＶＧＥＮからのフォースラインＦＬ経路上に直列に挿入された抵抗Ｒ１０と、その両端の電位差をゲインＧ１で増幅するアンプ回路ＡＭＰ１０から構成される。ＡＭＰ１０の出力電圧は、アナログ・ディジタル変換回路ＡＤＣ１を介してディジタル値に変換される。なお、このディジタル値は、Ｒ１０の抵抗値やＡＭＰ１０のゲインＧ１を加味して電流値に換算することが可能であり、この処理は、図１のディジタル値解析部ＰＵによって行われる。
【００２６】
また、図２において、アンプ回路ＡＭＰ１０の出力電圧は、積分回路［１］ＩＴＧ１および積分回路［２］ＩＴＧ２に対しても入力される。ＩＴＧ１は、アンプ回路ＡＭＰ１、スイッチＳＷ１ａ，ＳＷ１ｂ、抵抗Ｒ１ａ，Ｒ１ｂ、容量Ｃ１から構成される。ＳＷ１ａは、一端がＡＭＰ１０の出力ノードに接続され、他端がＲ１ａの一端に接続される。Ｒ１ａの他端は、ＡＭＰ１の負極入力ノード（−）に接続される。ＳＷ１ｂおよびＣ１は、ＡＭＰ１の出力ノードと負極入力ノード（−）の間で、それぞれ並列に接続される。Ｒ１ｂは、一端がＡＭＰ１の出力ノードに接続され、他端がノードＮ１に接続される。なお、ＡＭＰ１の正極入力ノード（＋）は接地電圧ＧＮＤに接続される。積分回路［２］ＩＴＧ２は、アンプ回路ＡＭＰ２、スイッチＳＷ２ａ，ＳＷ２ｂ、抵抗Ｒ２ａ，Ｒ２ｂ、容量Ｃ２から構成され、前述した積分回路［１］ＩＴＧ１と同様な接続構成並びにパラメータ構成となっている。すなわち、ＡＭＰ１０の出力電圧がＳＷ２ａを介して入力され、所定の回路動作を行ったのち、Ｒ２ｂを介して出力を行う。ただし、Ｒ２ｂの他端はノードＮ２に接続される。
【００２７】
ここで、積分回路［１］ＩＴＧ１を例として、その動作を簡単に説明すると、まず、スイッチＳＷ１ａ，ＳＷ１ｂがオフ状態であり、容量Ｃ１に電荷が蓄えられていない状態では、ＡＭＰ１の出力ノードの電圧は接地電圧（ＧＮＤ）レベルとなる。この状態でＳＷ１ａがオン状態になり、また、アンプ回路ＡＭＰ１０が一定の正極側出力電圧を発生しているものとすると、ＡＭＰ１０の出力電圧がＲ１ａによって一旦電流に変換されると共に、その電流（電荷）がＣ１に流れ込むことでＡＭＰ１の出力ノードの電位がＳＷ１ａのオン期間に応じて徐々に低下する。その後、ＳＷ１ａがオフになると、このオフになった時点におけるＡＭＰ１の出力ノードの電位がＣ１によって保持される。一方、この状態でＳＷ１ｂをオンにすると、Ｃ１の蓄積電荷が放電され、ＡＭＰ１の出力ノードの電位は再びＧＮＤレベルとなる。
【００２８】
なお、ここでは、アンプ回路ＡＭＰ１およびＡＭＰ２の出力ノードに、それぞれ、抵抗Ｒ１ｂおよびＲ２ｂが接続されているが、ここでは、当該抵抗の有無で動作の差違はなく、省略することも可能である。また、ここでは、積分回路ＩＴＧ１，ＩＴＧ２の一例として、便宜上、反転型の積分回路を用いているが、特にこれに限定されるものではなく、一般的に知られている非反転型の積分回路を用いてもよい。累積値差出力回路ＤＦＯは、アンプ回路ＡＭＰ２０を備え、このＩＴＧ１からの出力電圧（ノードＮ１）とＩＴＧ２からの出力電圧（ノードＮ２）の電位差をゲインＧ３で差動増幅する。そして、この増幅された電圧（ノードＮ４）が、アナログ・ディジタル変換回路ＡＤＣ２（図１のアナログ・ディジタル変換回路ＡＤＣに対応）でディジタル値に変換される。
【００２９】
図３は、図２の半導体検査装置において、その動作の一例を示す波形図である。ここでは、説明を容易にするため、便宜上、図１の積分回路ＩＴＧ１，ＩＴＧ２において非反転型の積分回路を用いたものとする。まず、図３のベクタ［ｎ］において、半導体検査装置ＴＥＱ１ａは、被測定デバイスＤＵＴに電源を供給すると共に、図示しないテストパターン発生機能を用いてＤＵＴに対してあるテストパターンを出力する。その後、一定期間（Ｔｗ）を経過してＤＵＴが静止状態となった段階で、ＴＥＱ１ａは、スイッチＳＷ１ａを一定の期間（Ｔｃ）オンに制御し、Ｔｃの経過後オフに制御する。これによって、ノードＮ１には、ベクタ［ｎ］における電源電流（Ｉｄｄｑ）の積分結果が保持される。
【００３０】
次いで、ベクタ［ｎ＋１］において、ＴＥＱ１ａは、ベクタ［ｎ］とは異なるテストパターンをＤＵＴに対して出力し、一定期間（Ｔｗ）経過後、今度は、スイッチＳＷ２ａを一定の期間（Ｔｃ）オンに制御し、Ｔｃの経過後オフに制御する。これによって、ノードＮ２には、ベクタ［ｎ＋１］におけるＩｄｄｑの積分結果が保持される。そして、その直後に、アナログ・ディジタル変換回路ＡＤＣ２を起動し、累積値差出力回路ＤＦＯからの出力をディジタル値に変換する。したがって、ベクタ［ｎ＋１］においては、前述したベクタ［ｎ］におけるＩｄｄｑの積分結果（ノードＮ１）と、ベクタ［ｎ＋１］におけるＩｄｄｑの積分結果（ノードＮ２）との差分がＡＤＣ２を介してディジタル値に変換される。
【００３１】
続いて、ベクタ［ｎ＋２］において、ＴＥＱ１ａは、スイッチＳＷ１ｂを一定の期間（Ｔｄ）オンに制御し、Ｔｄの経過後オフに制御する。これによって、ノードＮ１の電位は、ＧＮＤレベルに戻される。その後又はこれと並行して、ＴＥＱ１ａは、ベクタ［ｎ］，［ｎ＋１］とは異なるテストパターンをＤＵＴに対して出力し、一定期間（Ｔｗ）経過後、再び、スイッチＳＷ１ａを一定の期間（Ｔｃ）オンに制御し、Ｔｃの経過後オフに制御する。これによって、ノードＮ１には、ベクタ［ｎ＋２］におけるＩｄｄｑの積分結果が保持される。そして、その直後に、アナログ・ディジタル変換回路ＡＤＣ２を起動し、累積値差出力回路ＤＦＯからの出力をディジタル値に変換する。したがって、ベクタ［ｎ＋２］においては、前述したベクタ［ｎ＋１］におけるＩｄｄｑの積分結果（ノードＮ２）と、ベクタ［ｎ＋２］におけるＩｄｄｑの積分結果（ノードＮ１）との差分がＡＤＣ２を介してディジタル値に変換される。
【００３２】
以降同様にして、ベクタ［ｎ＋３］においては、スイッチＳＷ２ｂを介してノードＮ２がＧＮＤレベルに戻された後、スイッチＳＷ２ａによってベクタ［ｎ＋３］におけるＩｄｄｑの積分結果がノードＮ２に保持され、ベクタ［ｎ＋２］における積分結果（ノードＮ１）と、ベクタ［ｎ＋３］における積分結果（ノードＮ２）との差分が得られる。このように、積分回路ＩＴＧ１とＩＴＧ２を交互に使用しながら、前回のベクタと今回のベクタとでＩｄｄｑの積分値の差分を検出していくことで、例えば、以下のような効果を得ることが可能となる。
【００３３】
（１）まず、ΔＩｄｄｑテストにおいて、異常が有るか否かの判定のみならず、その程度を取得しながらテストを実行することが可能となる。すなわち、前回のベクタと今回のベクタとの電流差となるΔＩｄｄｑの大きさ自体をアナログ・ディジタル変換回路ＡＤＣ２によって取得しているため、ベクタ全体に渡って、各ベクタ毎の相対的な電流差がどの程度であるかを識別することが可能となる。例えば、ベクタ［ｎ］とベクタ［ｎ＋１］の電流差がΔＩ１であり、ベクタ［ｎ＋１］とベクタ［ｎ＋２］の電流差がΔＩ２であったとすると、ベクタ［ｎ］とベクタ［ｎ＋２］の電流差はΔＩ１＋ΔＩ２である。
【００３４】
なお、ここでは、積分による電圧換算によって各ベクタ毎の差分を把握しているが、勿論、これは電流値に換算することができる。例えば、図２のような各積分回路ＩＴＧ１，ＩＴＧ２の各出力電圧Ｖｏは、入力電圧をＶｉとし、抵抗Ｒ（＝Ｒ１ａ＝Ｒ２ａ）および容量Ｃ（＝Ｃ１＝Ｃ２）を用いて式（１）となる。したがって、アンプ回路ＡＭＰ２０の出力電圧に対して、ＡＭＰ２０のゲインＧ３と、スイッチＳＷ１ａ，ＳＷ２ａのオン期間（Ｔｃ）を考慮すれば、各ベクタ毎の当該入力電圧Ｖｉ（すなわちアンプ回路ＡＭＰ１０の出力電圧）の差分が算出できる。そして、これに対して、ＡＭＰ１０のゲインＧ１と抵抗Ｒ１０の値を考慮すれば電流差にも換算できる。なお、これらの演算は、図１のディジタル値解析部ＰＵなどで行うことができる。
【００３５】
Ｖｏ＝−（１／（Ｃ・Ｒ））∫（Ｖｉ）ｄｔ      （１）
また、アナログ・ディジタル変換回路ＡＤＣ２では、前述したように１個の被測定デバイスＤＵＴを対象とした各ベクタ間の相対的な電流値の差分は把握できるが、その電流の絶対値レベル（すなわち各ＤＵＴ間のベース電流のばらつき）は把握できない。そこで、図３に示したような各ベクタ間の相対的な電流値測定と並行して、図２のアナログ・ディジタル変換回路ＡＤＣ１が、その電流の絶対値レベルを測定する。この場合、ＡＤＣ１は、各ＤＵＴ間のベース電流のばらつきを把握できればよいため、特に高分解能である必要はない。このようにして、１個の被測定デバイスＤＵＴを対象とした各ベクタ間の相対的な電流の差分値に加えて、各ＤＵＴ間のベース電流の絶対値レベル（各ＤＵＴ間のベース電流のばらつき）が得られる。これによって、異常の有無に加えて、異常の程度を把握できるようになり、測定結果の統計処理等を積み重ねることで半導体デバイスの品質やテスト自体の質をより向上させることが可能となる。
【００３６】
（２）前後のベクタ間の差分値を取得する構成とすることで、この微小差分値に特化してアンプ回路ＡＭＰ２０のゲインＧ３等を定めることが可能となり、比較的粗い分解能のアナログ・ディジタル変換回路ＡＤＣ２でも高精度な測定が可能となる。例えば、１０ｍＡ相当の差でＡＤＣ２の入力がフルスケールとなるように設計すれば、１２ｂｉｔの分解能のＡＤＣ２にて２．４μＡ（１８ｂｉｔであれば、３８ｎＡ）の測定分解能が得られる。具体的には、アンプ回路ＡＭＰ２０のゲインＧ３を主として、場合によっては、積分回路ＩＴＧ１，ＩＴＧ２のパラメータや、ＡＤＣ２の入力電圧幅を含めて設計すればよい。一方、前述した図１８の構成例では、１８ｂｉｔの分解能を用いてようやく３．８μＡの測定分解能が得られる。したがって、装置のハードウエアコストの点で検査コストの低減が図れる。
【００３７】
（３）積分回路ＩＴＧ１，ＩＴＧ２を用いることにより、測定期間中の測定値が平均化され、安定した高精度な測定が可能となる。すなわち、充分な待ち時間をおいても除去しきれない測定系の外的ノイズ（電源のリップルや５０Ｈｚ〜６０Ｈｚのハムノイズ、その他電磁的ノイズ等）の影響等も平均化により除去される。また、図１８で述べたように、測定期間内で瞬時の電流値を繰り返し測定する必要がないため、アナログ・ディジタル変換回路の待ち時間も不要となり、また、瞬時の電流値を読み出してのハードウエアやソフトウエアによる平均化演算処理も不要となる為、全体的に測定の高速化が図れる。これにより、時間的な面で検査コストの低減が図れる。なお、（１）で述べた測定結果の統計処理等は、例えば、図３における待ち時間（Ｔｗ）や積分期間（Ｔｃ）を利用して行うこともできる。
【００３８】
以上、本発明の実施の形態１による半導体検査装置ならびに検査方法を用いることで、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【００３９】
（実施の形態２）
本実施の形態２では、前述した実施の形態１の変形例について説明する。図４は、本発明の実施の形態２による半導体検査装置において、その一部の構成例を示す回路図であり、図１および図２における積分回路ＩＴＧを３個備えた場合の構成例を示すものである。図４に示す構成例は、積分回路周りの回路部のみを抽出して示しており、図２で説明した積分回路［１］ＩＴＧ１、積分回路［２］ＩＴＧ２に加えて、更に積分回路［３］ＩＴＧ３と、４個のスイッチＳＷ１１，ＳＷ１２ａ，ＳＷ１２ｂ，ＳＷ１３が加わったことが特徴となっている。この相違点以外の構成に関しては、図２と同様であるため、詳細な説明は省略する。
【００４０】
積分回路［３］ＩＴＧ３は、アンプ回路ＡＭＰ３、スイッチＳＷ３ａ，ＳＷ３ｂ、抵抗Ｒ３ａ，Ｒ３ｂ、容量Ｃ３から構成され、前述した積分回路［１］ＩＴＧ１および積分回路［２］ＩＴＧ２と同様な接続構成並びにパラメータ構成となっている。すなわち、図２のアンプ回路ＡＭＰ１０の出力電圧がＳＷ３ａを介して入力され、積分動作を行ったのち、Ｒ３ｂを介して出力を行う。ただし、Ｒ３ｂの他端はノードＮ３に接続される。ＳＷ１１は、前述したＩＴＧ１におけるノードＮ１と、アンプ回路ＡＭＰ２０の負極入力ノード（−）との間に接続される。スイッチＳＷ１２ａは、前述したＩＴＧ２におけるノードＮ２と、ＡＭＰ２０の負極入力ノード（−）との間に接続され、スイッチＳＷ１２ｂは、ノードＮ２と、ＡＭＰ２０の正極入力ノード（＋）との間に接続される。ＳＷ１３は、ＩＴＧ３におけるノードＮ３と、ＡＭＰ２０の正極入力ノード（＋）との間に接続される。
【００４１】
図５は、図４の半導体検査装置において、その動作の一例を示す波形図である。ここでは、前述した図３と同様に、図３の積分回路ＩＴＧ１〜ＩＴＧ３において非反転型の積分回路を用いたものとする。まず、図５のベクタ［ｎ］においては、被測定デバイスＤＵＴに電源を供給されると共に、テストパターンが入力され、その後、一定期間（Ｔｗ）を経過してＤＵＴが静止状態となった段階で、スイッチＳＷ１ａが一定の期間（Ｔｃ）オンに制御され、Ｔｃの経過後オフに制御される。これによって、ノードＮ１には、ベクタ［ｎ］における電源電流（Ｉｄｄｑ）の積分結果が保持される。また、このベクタ［ｎ］では、スイッチ回路ＳＷ１１がオンに制御されており、これによりアンプ回路ＡＭＰ２０の負極入力ノード（−）にノードＮ１の積分結果が伝達される。
【００４２】
次いで、ベクタ［ｎ＋１］においては、ベクタ［ｎ］とは異なるテストパターンがＤＵＴに対して入力され、一定期間（Ｔｗ）経過後、スイッチＳＷ２ａが一定の期間（Ｔｃ）オンに制御され、Ｔｃの経過後オフに制御される。これによって、ノードＮ２には、ベクタ［ｎ＋１］におけるＩｄｄｑの積分結果が保持される。また、このベクタ［ｎ＋１］では、スイッチ回路ＳＷ１２ｂがオンに制御されており、これによりアンプ回路ＡＭＰ２０の正極入力ノード（＋）にノードＮ２の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ＡＤＣ２を起動し、ＡＭＰ２０からの出力電圧をディジタル値に変換する。したがって、ベクタ［ｎ＋１］においては、前述したベクタ［ｎ］におけるＩｄｄｑの積分結果（ノードＮ１）と、ベクタ［ｎ＋１］におけるＩｄｄｑの積分結果（ノードＮ２）との差分がＡＤＣ２を介してディジタル値に変換される。また、ベクタ［ｎ＋１］の終了時に、スイッチＳＷ１１，ＳＷ１２ｂはオフに制御される。
【００４３】
続いて、ベクタ［ｎ＋２］においては、スイッチＳＷ１ｂが一定の期間（Ｔｄ）オンに制御され、Ｔｄの経過後オフに制御される。これによって、ノードＮ１の電位は、ＧＮＤレベルに戻される。これと並行して、ベクタ［ｎ］，［ｎ＋１］とは異なるテストパターンがＤＵＴに対して入力され、一定期間（Ｔｗ）経過後、スイッチＳＷ３ａが一定の期間（Ｔｃ）オンに制御され、Ｔｃの経過後オフに制御される。これによって、ノードＮ３には、ベクタ［ｎ＋２］におけるＩｄｄｑの積分結果が保持される。また、このベクタ［ｎ＋２］では、スイッチ回路ＳＷ１２ａ，ＳＷ１３が共にオンに制御されており、これによりアンプ回路ＡＭＰ２０の負極入力ノード（−）に前述したノードＮ２の積分結果が伝達され、正極入力ノード（＋）にノードＮ３の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ＡＤＣ２を起動し、アンプ回路ＡＭＰ２０からの出力電圧をディジタル値に変換する。したがって、ベクタ［ｎ＋２］においては、前述したベクタ［ｎ＋１］におけるＩｄｄｑの積分結果（ノードＮ２）と、ベクタ［ｎ＋２］におけるＩｄｄｑの積分結果（ノードＮ３）との差分がＡＤＣ２を介してディジタル値に変換される。また、ベクタ［ｎ＋２］の終了時に、スイッチＳＷ１２ａはオフに制御される。
【００４４】
次いで、ベクタ［ｎ＋３］においては、スイッチＳＷ２ｂが一定の期間（Ｔｄ）オンに制御され、Ｔｄの経過後オフに制御される。これによって、ノードＮ２の電位は、ＧＮＤレベルに戻される。これと並行して、ベクタ［ｎ］〜［ｎ＋２］とは異なるテストパターンがＤＵＴに対して入力され、一定期間（Ｔｗ）経過後、再びスイッチＳＷ１ａが一定の期間（Ｔｃ）オンに制御され、Ｔｃの経過後オフに制御される。これによって、ノードＮ１には、ベクタ［ｎ＋３］におけるＩｄｄｑの積分結果が保持される。また、このベクタ［ｎ＋３］では、スイッチ回路ＳＷ１１，ＳＷ１３が共にオンに制御されており、これによりアンプ回路ＡＭＰ２０の負極入力ノード（−）にノードＮ１の積分結果が伝達され、正極入力ノード（＋）に前述したノードＮ３の積分結果が伝達される。そして、その直後に、アナログ・ディジタル変換回路ＡＤＣ２を起動し、アンプ回路ＡＭＰ２０からの出力電圧をディジタル値に変換する。したがって、ベクタ［ｎ＋３］においては、前述したベクタ［ｎ＋２］におけるＩｄｄｑの積分結果（ノードＮ３）と、ベクタ［ｎ＋３］におけるＩｄｄｑの積分結果（ノードＮ１）との差分がＡＤＣ２を介してディジタル値に変換される。また、ベクタ［ｎ＋３］の終了時に、スイッチＳＷ１３はオフに制御される。
【００４５】
以降同様にして、ベクタ［ｎ＋４］においては、スイッチＳＷ３ｂを介してノードＮ３がＧＮＤレベルに戻され、スイッチＳＷ２ａによってベクタ［ｎ＋４］におけるＩｄｄｑの積分結果がノードＮ２に保持され、当該ベクタにおいてスイッチＳＷ１２ｂがオンに制御されることでベクタ［ｎ＋３］における積分結果（ノードＮ１）と、ベクタ［ｎ＋４］における積分結果（ノードＮ２）との差分が得られる。
【００４６】
このように、積分回路ＩＴＧ１，ＩＴＧ２，ＩＴＧ３を巡回的に使用し、その各積分結果の内の２つをスイッチＳＷ１１，ＳＷ１２ａ，ＳＷ１２ｂ，ＳＷ１３によって適宜選択しながらΔＩｄｄｑテストを行うことで、実施の形態１で述べた各種効果に加えて、さらに、各ベクタ毎の測定時間の短縮が図れる。すなわち、例えば、図３の場合には、１つのベクタ（例えばベクタ［ｎ＋２］）内で、１つの積分回路（例えばＩＴＧ１によるノードＮ１）により放電動作と充電動作の両方を行う必要があるため、仮に放電動作に時間を要する場合には、各ベクタ毎の測定時間を延ばす必要性が生じる。一方、図５の場合には、１つのベクタ内では、１つの積分回路による放電動作か充電動作の一方しか行われないため、その必要はなく、時間的コストを低減できる。
【００４７】
以上、本発明の実施の形態２による半導体検査装置ならびに検査方法を用いることで、実施の形態１と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【００４８】
（実施の形態３）
本実施の形態３では、前述した実施の形態２の変形例について説明する。図６は、本発明の実施の形態３による半導体検査装置において、その一部の構成例を示す回路図であり、図４を変形した構成例を示すものである。図６に示す半導体検査装置は、前述した図４の構成例に加えて、更に、スイッチＳＷ２０ａ，ＳＷ２０ｂと、可変抵抗ＲＶ２０ａ，ＲＶ２０ｂ，ＲＶ２０ｃを備えたものとなっている。これ以外に関しては、図４と同様であるため、詳細な説明は省略する。
【００４９】
スイッチＳＷ２０ａおよび可変抵抗ＲＶ２０ａは、直列に接続され、アンプ回路ＡＭＰ２０の負極入力ノード（−）と接地電圧ＧＮＤの間に挿入される。スイッチＳＷ２０ｂおよび可変抵抗ＲＶ２０ｂは、直列に接続され、ＡＭＰ２０の正極入力ノード（＋）とＧＮＤの間に挿入される。可変抵抗ＲＶ２０ｃは、ＡＭＰ２０の出力ノードと負極入力ノード（−）の間に接続される。このような構成例を用いると、実施の形態２で述べた各種効果に加えて、更に次のような効果が得られる。
【００５０】
（１）検出したい積分結果の差分値レベルに応じて、アンプ回路ＡＭＰ２０を含んだ累積値差出力回路ＤＦＯのゲインを適切に調整することが可能となる。すなわち、例えば、ノードＮ１とノードＮ２の差分値をＤＦＯで増幅する場合には、スイッチＳＷ１１，ＳＷ１２ｂ，ＳＷ２０ｂをオンに制御する。抵抗Ｒ１ｂとＲ２ｂは同一の抵抗値（Ｒｄ１とする）であり、例えば可変抵抗ＲＶ２０ｂとＲＶ２０ｃを同一の抵抗値（Ｒｄ２とする）に設定すると、ＤＦＯのゲインをＲｄ２／Ｒｄ１で定めることができる。
【００５１】
（２）個々の積分回路の出力電圧を単独で得ることが可能となる。例えば、ノードＮ１の電圧を得る際には、スイッチＳＷ１１，ＳＷ２０ｂをオンに制御する。そうすると、累積値差出力回路ＤＦＯが反転増幅器として機能し、Ｎ１の電圧が抵抗Ｒ１ｂと可変抵抗ＲＶ２０ｃの値に応じたゲインで増幅されたのちノードＮ４に出力される。また、例えば、ノードＮ３の電圧を得る際には、スイッチＳＷ１３，ＳＷ２０ａをオンに制御する。そうすると、ＤＦＯが非反転増幅器として機能し、Ｎ３の電圧が可変抵抗ＲＶ２０ａと可変抵抗ＲＶ２０ｃの値に応じたゲインで増幅されたのちノードＮ４に出力される。
【００５２】
このようにして得られたＮ４の電圧をアナログ・ディジタル変換回路ＡＤＣ２で識別することで、これまでの実施の形態で述べたような各ベクタ間の相対的な電流値の差分に加えて、各ベクタ毎の電流の絶対値を得ることも可能となる。したがって、場合によっては、図２におけるアナログ・ディジタル変換回路ＡＤＣ１を削除することも可能である。また、例えば、アンプ回路ＡＭＰ１０からの固定出力電圧に基づいて、各積分回路ＩＴＧ１〜ＩＴＧ３毎の出力の絶対値を検証することで、各積分回路毎の特性ばらつきを認識することが可能となる。この場合、ΔＩｄｄｑテストに伴いＡＤＣ２で得られたディジタル値に対してソフトウエア処理等を行うことで、この特性ばらつき分を補正することも可能となり、より高精度な測定が可能となる。
【００５３】
以上、本発明の実施の形態３による半導体検査装置ならびに検査方法を用いることで、これまでの各実施の形態と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、ここでは、積分回路が３個の場合を例に説明を行ったが、勿論、図２のように積分回路が２個の場合にも同様に適用可能である。
【００５４】
（実施の形態４）
本実施の形態４では、前述した実施の形態３の変形例について説明する。図７は、本発明の実施の形態４による半導体検査装置において、その一部の構成例を示す回路図であり、図６を変形した構成例を示すものである。図７に示す半導体検査装置は、前述した図６の構成例と比べて、図６の抵抗Ｒ２ａ，Ｒ３ａがそれぞれ可変抵抗ＲＶ２ａ，ＲＶ２ｂに置き換わったものとなっている。これ以外に関しては、図４と同様であるため、詳細な説明は省略する。
【００５５】
このように、可変抵抗ＲＶ２ａ，ＲＶ２ｂを設けることで、実施の形態３で述べたように、各積分回路ＩＴＧ１〜ＩＴＧ３に特性ばらつきがあった場合に、それをＲＶ２ａ，ＲＶ２ｂの調整によってハードウエア的に補正することが可能となる。この例では、積分回路［１］ＩＴＧ１の特性に、積分回路［２］ＩＴＧ２および積分回路［３］ＩＴＧ３の特性を合わせ込むことになる。これによって、実施の形態３の場合よりも容易な方式で測定の高精度化が図れる。
【００５６】
以上、本発明の実施の形態４による半導体検査装置ならびに検査方法を用いることで、これまでの各実施の形態と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、本実施の形態４を図２のように積分回路が２個の場合に適用する際には、少なくとも１個の抵抗を可変抵抗にすればよい。
【００５７】
（実施の形態５）
本実施の形態５では、前述した実施の形態１の変形例について説明する。図８は、本発明の実施の形態５による半導体検査装置において、その主要部の構成例を示す回路図であり、図２を変形した構成例を示すものである。図８に示す半導体検査装置ＴＥＱ１ｂは、図２の半導体検査装置ＴＥＱ１ａからアナログ・ディジタル変換回路ＡＤＣ２を削除し、代わりにマルチプレクサＭＵＸを設けて、アナログ・ディジタル変換回路ＡＤＣ１を共通で使用する構成例となっている。すなわち、ＭＵＸは、アンプ回路ＡＭＰ１０の出力電圧かアンプ回路ＡＭＰ２０の出力電圧かを選択して、それをＡＤＣ１に出力する。これ以外の構成に関しては、図２と同様であるため、詳細な説明は省略する。
【００５８】
このように、アナログ・ディジタル変換回路ＡＤＣ１を共通で使用することで、ハードウエアコストの低減が図れる。なお、図２の構成例では、各ベクタ毎のＩｄｄｑの絶対値をＡＤＣ１で測定しながら、これと並行して、ＡＤＣ２によるΔＩｄｄｑテストを行うことが可能であった。一方、図８の構成例においても、例えば、各ベクタ毎に、積分動作を行っている間にアンプ回路ＡＭＰ１０の経路を選択してＩｄｄｑの絶対値を測定し、積分動作後にアンプ回路ＡＭＰ２０の経路を選択してΔＩｄｄｑテストを行うことができる。もしくは、例えば、ある基準ベクタを定めて、当該ベクタに対するＩｄｄｑの絶対値測定を別途行うようなことも可能である。
【００５９】
以上、本発明の実施の形態５による半導体検査装置ならびに検査方法を用いることで、実施の形態１と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。なお、本実施の形態５は、勿論、前述した実施の形態２〜４と組み合わせて用いることも可能である。
【００６０】
（実施の形態６）
本実施の形態６では、前述した実施の形態５の変形例について説明する。図９は、本発明の実施の形態６による半導体検査装置において、その主要部の構成例を示す回路図であり、図８を変形した構成例を示すものである。図９に示す半導体検査装置ＴＥＱ１ｃは、図８の構成例に加えて、スイッチＳＷ１０ａ，ＳＷ１０ｂと、電源レギュレータ回路ＶＲＥＧと、電流・電圧変換回路ＩＶＣａが備わり、さらに、図８の構成例と比較して積分回路ＩＴＧ１，ＩＴＧ２の入力先が異なった構成となっている。これ以外の構成に関しては、図８と同様であるため、詳細な説明は省略する。
【００６１】
スイッチＳＷ１０ａは、被測定デバイスＤＵＴにおける電源ノードと電流・電圧変換回路ＩＶＣにおける抵抗Ｒ１０の間に挿入される。電源レギュレータ回路ＶＲＥＧは、Ｒ１０とＳＷ１０ａ間の接続ノードの電圧が入力され、ＤＵＴの電源ノードに向けて、スイッチＳＷ１０ｂを介して電源を供給する。すなわち、ＳＷ１０ａがオンの場合には、電源生成部ＶＧＥＮからＤＵＴに向けた第１の電源供給経路で電源供給が行われ、ＳＷ１０ｂがオンの場合には、ＶＲＥＧからＤＵＴに向けた第２の電源供給経路で電源供給が行われる。電流・電圧変換回路ＩＶＣａは、このＶＲＥＧとＳＷ１０ｂの間に挿入され、ＶＲＥＧからの電源電流を検出して電圧に変換する抵抗Ｒ１１と、その両端の電位差をゲインＧ２で増幅するアンプ回路ＡＭＰ１１から構成される。そして、このＡＭＰ１１の出力電圧が積分回路ＩＴＧ１，ＩＴＧ２のスイッチＳＷ１ａ，ＳＷ２ａに入力される。
【００６２】
例えば、前述した図８の構成例では、電流・電圧変換回路ＩＶＣおよび積分回路ＩＴＧ１，ＩＴＧ２によって各ベクタ毎の差分値を検出し、それをアンプ回路ＡＭＰ２０によって増幅することで測定の高分解能化を図っていた。すなわち、例えばＡＭＰ２０のゲインＧ３を大きく設定し、積分結果の微小な差分をＧ３で増幅した後の電圧値がアナログ・ディジタル変換回路ＡＤＣ１のフルスケールとなるように設計することで高分解能化が図れる。ただし、望ましくは、ＡＭＰ２０のゲインＧ３は、さほど大きく設計しない方がよい。これは、ゲインＧ３を大きくすると、そのゲイン誤差、ノイズの影響（ＣＭＲＲ誤差）の比率の増大などにより測定精度が低下する恐れがあるためである。
【００６３】
そこで、ゲインＧ３を大きくする代わりに、その大本となる抵抗Ｒ１０の値を大きくすることで高分解能化を図ることが考えられる。しかしながら、Ｒ１０の値を大きくすると、被測定デバイスＤＵＴに対して十分な動作電流を供給できなくなり、また、ＤＵＴの動作電流の変動に応じて大きな電圧変動が生じるため、センスラインＳＬを介したセンシングも追従できなくなり、安定した電源供給が困難となる。したがって、フォースラインＦＬ上の抵抗Ｒ１０の値は大きくすることはできないが、別の経路にて、Ｒ１０よりも値が大きく、ΔＩｄｄｑテスト専用となる電流検出用抵抗を設ければ最適な測定を行うことができる。この電流検出用抵抗が、図９における抵抗Ｒ１１である。
【００６４】
図９においては、前述した図３を例として、一定期間（Ｔｗ）において被測定デバイスＤＵＴが静止状態となるまでの間は、スイッチＳＷ１０ａをオン、スイッチＳＷ１０ｂをオフにすることで、抵抗Ｒ１０を介してＤＵＴに対して十分な動作電流が供給される。そして、このＲ１０に基づいて、ＤＵＴが静止状態となった際のベース電流の絶対値レベルがアナログ・ディジタル変換回路ＡＤＣ１で測定される。その後は、ＳＷ１０ｂをオン、ＳＷ１０ａをオフにすることで、Ｒ１１を介してＤＵＴに対して静止状態で必要十分な電流が供給される。そして、このＲ１１に基づいて、ＤＵＴが静止状態となった際の各ベクタ毎のベース電流の差分値がＡＤＣ１で測定される。
【００６５】
このように、抵抗Ｒ１１は、ＤＵＴの静止状態で必要十分な電流を供給できればよいため、ある程度大きく設定することが可能となる。これに伴い、その後段に位置する、アンプＡＭＰ１１のゲインＧ２やＡＭＰ２０のゲインＧ３は、小さく設定することができるため、高分解能な測定を高精度で行うことが可能となる。
【００６６】
以上、本発明の実施の形態６による半導体検査装置ならびに検査方法を用いることで、実施の形態５と同様に、代表的には、検査コストの低減が実現可能となる。また、実施の形態５の場合と比べて、更に高精度な測定が可能となる。なお、本実施の形態６は、勿論、前述した各実施の形態と組み合わせて用いることも可能である。
【００６７】
（実施の形態７）
本実施の形態７では、前述した実施の形態１の変形例について説明する。図１０は、本発明の実施の形態７による半導体検査装置において、その主要部の構成例を示すブロック図であり、図１を変形した構成例を示すものである。図１０に示す半導体検査装置ＴＥＱ２は、前述した図１の構成例における積分回路［２］ＩＴＧ２が、測定値保持回路ＨＤに置き換わったものとなっている。これ以外の構成に関しては、図１と同様であるため、詳細な説明は省略する。
【００６８】
図１１（ａ）は、図１０の半導体検査装置において、その主要部の構成例を示す回路図であり、（ｂ）は（ａ）におけるサンプリングホールド回路の構成例を示す回路図である。図１１に示す半導体検査装置ＴＥＱ２ａは、前述した図２における積分回路［２］ＩＴＧ２の代わりに、サンプリングホールド回路ＳＨを含んだ測定値保持回路ＨＤが備わっている。ＳＨは、図１１（ｂ）に示すように、例えば、２個のボルテージフォロワ回路ＶＦＣ１，ＶＦＣ２と、ＶＦＣ１の出力ノードとＶＦＣ２の入力ノードの間に設けられたスイッチ（サンプリングスイッチ）ＳＷｓと、ＶＦＣ２の入力ノードと接地電圧ＧＮＤの間に設けられた容量（サンプリング容量）Ｃｓから構成される。ＳＨは、積分回路［１］におけるノードＮ１の電圧を取り込むと共に保持し、その保持電圧をアンプ回路ＡＭＰ２０の正極入力ノード（＋）に出力する。なお、この取り込みタイミングは、図１におけるタイミング回路ＴＧＥＮ１から供給される。
【００６９】
このような構成では、例えば、ベクタ［ｎ］において、このベクタ［ｎ］に対する積分結果がノードＮ１に得られ、それが測定値保持回路ＨＤ（サンプリングホールド回路ＳＨ）に伝達され、その後、このＮ１の積分結果が初期化される。次いで、ベクタ［ｎ＋１］においては、このベクタ［ｎ＋１］に対する積分結果がＮ１に得られ、このＮ１の値と、ＨＤが保持している値とがＡＭＰ２０で比較されることでΔＩｄｄｑテストが行われる。そして、このＮ１におけるベクタ［ｎ＋１］に対する積分結果がＨＤに伝達されたのち、このＮ１の積分結果が初期化される。以降、同様にして、ベクタ［ｎ＋２］、ベクタ［ｎ＋３］、…に対する処理が行われる。
【００７０】
このように、本実施の形態による半導体検査装置は、少なくとも１個の積分回路を備えることで構成することも可能であり、本実施の形態７の構成においても実施の形態１と同様な効果が得られる。ただし、図１１の構成例は、図２の構成例と比較して、サンプリングホールド回路ＳＨの保持電圧が安定するのに時間を要する恐れがあり、これに伴い測定時間が増大する恐れがある。この観点からは、図２等に述べたように、積分回路を２個以上設けることが望ましい。
【００７１】
以上、本発明の実施の形態７による半導体検査装置ならびに検査方法を用いることで、実施の形態１と同様に、代表的には、検査コストの低減が実現可能となる。また、高精度な測定が実現可能となる。
【００７２】
（実施の形態８）
本実施の形態８では、前述した実施の形態１および実施の形態７の変形例について説明する。図１２は、本発明の実施の形態８による半導体検査装置において、その主要部の構成例を示すブロック図であり、図１を変形した構成例を示すものである。図１３は、本発明の実施の形態８による半導体検査装置において、その主要部の他の構成例を示すブロック図であり、図１０を変形した構成例を示すものである。
【００７３】
図１２に示す半導体検査装置ＴＥＱ３は、図１の構成例から電流・電圧変換回路ＩＶＣが削除され、電源生成部ＶＧＥＮから被測定デバイスＤＵＴに対して電源が直接供給されると共に、ＤＵＴの内部電圧が積分回路［１］ＩＴＧ１および積分回路［２］ＩＴＧ２に入力される構成となっている。同様に、図１３に示す半導体検査装置ＴＥＱ４も、図１０の構成例から電流・電圧変換回路ＩＶＣが削除され、電源生成部ＶＧＥＮから被測定デバイスＤＵＴに対して電源が直接供給されると共に、ＤＵＴの内部電圧が積分回路［１］ＩＴＧ１および積分回路［２］ＩＴＧ２に入力される構成となっている。
【００７４】
このような構成例を用いると、ΔＩｄｄｑテストと同様に、被測定デバイスＤＵＴにおける各ベクタ毎の内部電圧の変化を測定し、その変化の大きさによって異常を検出するようなテストを実行することが可能となる。このＤＵＴの内部電圧において、ノイズ成分に伴う揺らぎが存在していた場合にも、積分動作に伴いこの揺らぎを低減できるため、この場合においても高精度な測定が実現可能になる。また、勿論、実施の形態１等で述べた各種検査コストの低減効果なども得られる。なお、本実施の形態８は、実施の形態２〜７と組み合わせて用いることも可能である。
【００７５】
（実施の形態９）
本実施の形態９では、前述した実施の形態１〜実施の形態８の構成例を用いた別の測定方法の一例について説明する。実施の形態１〜実施の形態８では、互いに隣接するベクタ間で差分値の測定を行ったが、別の測定方法として、ある基準ベクタを定め、各ベクタ毎に基準ベクタとの差分値を測定することも可能である。図１４は、本発明の実施の形態９による半導体検査装置の測定方法の一例を示すものであり、（ａ）は、図２の構成例を用いた図３と異なる波形図、（ｂ）は図４の構成例を用いた図５と異なる波形図を示すものである。
【００７６】
図１４（ａ）の例では、基準ベクタをベクタ［ｎ］とし、まず、ベクタ［ｎ］の電流値を積分回路［１］ＩＴＧ１で積分したのち、その積分結果をそのまま保持する。次いで、ベクタ［ｎ＋１］においては、積分回路［２］ＩＴＧ２を用いてベクタ［ｎ＋１］の電流値を積分し、アナログ・ディジタル変換回路ＡＤＣ２を用いてベクタ［ｎ］とベクタ［ｎ＋１］の差分値を測定する。続いて、ベクタ［ｎ＋２］においては、ＩＴＧ２の積分結果を放電し、その後、ＩＴＧ２を用いてベクタ［ｎ＋２］の電流値を積分し、ＡＤＣ２を用いてベクタ［ｎ］とベクタ［ｎ＋２］の差分値を測定する。以降も同様にして、各ベクタ毎に、ＩＴＧ２による積分と放電が繰り返され、その合間でＡＤＣ２によりベクタ［ｎ］を基準とした差分値測定が行われる。
【００７７】
一方、図１４（ｂ）の例では、図１４（ａ）の場合と同様に、ベクタ［ｎ］を基準ベクタとして、その積分結果がＩＴＧ１で保持され、その後、ＩＴＧ２と積分回路［３］ＩＴＧ３を交互に用いながら、ＡＤＣ２によってベクタ［ｎ］を基準とした差分値測定が行われる。図１４（ｂ）では、実施の形態２でも述べたように、図１４（ａ）と比較して積分結果の放電期間を容易に確保できるため、測定時間の短縮等が実現可能になる。
【００７８】
以上のように、基準ベクタを比較対象とした差分値測定を行うことで、基準ベクタのみとの関係で各ベクタ毎の電流の絶対値を算出できるため、隣接ベクタ間で差分値測定を行う場合と比べて、測定結果の処理を容易に行うことが可能となる。なお、ここでは、積分回路を用いた場合の構成例で説明を行ったが、勿論、図１１に示したようなサンプリングホールド回路ＳＨを用いた構成例でも同様の測定を行うことが可能である。この場合も同様にして、ＳＨで基準ベクタの積分値を保持し続けながら、積分回路で各ベクタ毎の積分を行えばよい。
【００７９】
（実施の形態１０）
本実施の形態１０では、実施の形態９で述べた基準ベクタを基準として差分値測定を行う際により好適となる構成例について説明する。図１５は、本発明の実施の形態１０による半導体検査装置において、その主要部の構成例を示すブロック図である。図１５に示す半導体検査装置ＴＥＱ５は、実施の形態７で述べた図１０の構成例と比較して、図１０の積分回路［１］がフィルタ回路ＦＬＴ１に置き換わり、更に、選択回路ＳＥＬが加わっている点が異なっている。選択回路ＳＥＬは、図８および図９で述べたマルチプレクサＭＵＸに該当するものであり、勿論、図１０の構成例内で同様に備わっていてもよい。それ以外の構成に関しては、図１０と同様であるため詳細な説明は省略する。
【００８０】
図１６は、図１５の半導体検査装置において、その主要部の構成例を示す回路図であり、図８の変形例を示すものである。図１６に示す半導体検査装置ＴＥＱ５ａは、図８の構成例と比較して、図８の積分回路［１］ＩＴＧ１および積分回路［２］ＩＴＧ２が、それぞれ、フィルタ回路ＦＬＴ１および測定値保持回路ＨＤに置き換わった構成となっている。それ以外の構成に関しては、図８と同様であるため詳細な説明は省略する。ＦＬＴ１は、アンプ回路ＡＭＰ１０の出力ノードとアンプ回路ＡＭＰ２０の一方の入力ノードＮ１との間に接続された抵抗Ｒ１ｂと、ＡＭＰ１０の出力ノードに対してスイッチＳＷｆを介して接続されるローパスフィルタとを備えている。ローパスフィルタは、ここでは、直列接続された抵抗Ｒ１ｆおよび容量Ｃｆで構成される。ＨＤは、ディジタル・アナログ変換回路ＤＡＣを含んで構成される。
【００８１】
このような構成では、まず、ＡＭＰ１０の出力ノードから得られた基準ベクタにおける電流の絶対値（電圧変換値）がマルチプレクサＭＵＸを介してアナログ・ディジタル変換回路ＡＤＣ１で測定される。そして、そのディジタル値が、ＤＡＣの入力レンジに応じて補正された後にＤＡＣに設定され、ＤＡＣにて元の電圧値（アナログ出力）に戻されたのちにＡＭＰ２０の一方の入力ノードＮ１ｂで保持される。以降は、ＦＬＴ１が、ＡＭＰ１０の出力ノードから順次各ベクタ毎の電流の絶対値（電圧変換値）を受け、そこからローパスフィルタによってノイズ成分を除去し、ＡＭＰ２０の他方の入力ノードＮ１に出力する。これに伴い、ＡＤＣ１は、各ベクタ毎の電流値を基準ベクタの電流値との差分値として検出する。
【００８２】
これまでの実施の形態で述べた積分回路やサンプリングホールド回路では、時間と共に容量の電荷がリークしてアナログ値が変化してしまう可能性があったが、図１６の構成例を用いると、ＤＡＣがより一定値を保持することに優れる為、特に基準ベクタとの差分を取り続ける手段として有益な効果が得られる。なお、ここでは、基準ベクタとの差分値測定を行う場合で説明を行ったが、場合によっては、図１６の構成例によって隣接ベクタ間の差分値測定を行うことも可能である。ただし、この場合は、各ベクタの測定サイクル毎に前回測定サイクルでの測定結果がＤＡＣに設定されることになるため、ＤＡＣの安定化に伴い測定時間が延びる恐れがある。
【００８３】
また、図１６で述べたフィルタ回路ＦＬＴ１や測定値保持回路ＨＤは、これまでの実施の形態で述べた各構成例と適宜組み合わせて用いることも可能である。例えば、図２の構成例における積分回路［２］ＩＴＧ２を図１６の測定値保持回路ＨＤに置き換えたり、あるいは、図１０の構成例における積分回路［１］ＩＴＧ１を図１６のフィルタ回路ＦＬＴ１に置き換えることなども可能である。
【００８４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【００８５】
例えば、これまでの各実施の形態では、半導体検査装置が、例えば、テスタやＢＯＳＴ（Built Out Self Test）を代表とする外付けの検査装置である例で説明を行ったが、勿論、これらの検査装置は、被測定デバイスＤＵＴ内部にＢＩＳＴ（Built In Self Test）として組み込むことも可能である。
【産業上の利用可能性】
【００８６】
本実施の形態による半導体検査装置および検査方法は、特に、半導体ロジック製品のＩｄｄｑ試験に代表される電流測定（あるいは内部回路のモニター電圧等の電圧測定）用技術として適用して有益なものであり、これに限らず、半導体アナログ製品や半導体メモリ製品も含めて、静的電流や電圧値の差分を取る用途に対して広く適用可能である。
【符号の説明】
【００８７】
ＡＤＣ  アナログ・ディジタル変換回路
ＡＭＰ  アンプ回路
Ｃ  容量
ＤＡＣ  ディジタル・アナログ変換回路
ＤＦＯ  累積値差出力回路
ＤＵＴ  被測定デバイス
ＦＬ  フォースライン
ＧＮＤ  接地電圧
ＨＤ  測定値保持回路
ＩＴＧ  積分回路
ＩＶＣ  電流・電圧変換回路
ＭＵＸ  マルチプレクサ
ＰＵ  ディジタル値解析部
Ｒ  抵抗
ＲＶ  可変抵抗
ＳＥＬ  選択回路
ＳＨ  サンプリングホールド回路
ＳＬ  センスライン
ＳＷ  スイッチ
ＴＥＱ  半導体検査装置
ＴＧＥＮ  タイミング回路
ＶＦＣ  ボルテージフォロワ回路
ＶＧＥＮ  電源生成部
ＶＲＥＧ  電源レギュレータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2011075475.tif 000018
【図１７】
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【図１８】
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