(57)【要約】【課題】ノイズによる干渉を排除することができる半導体メモリ装置を提供する。【解決手段】半導体メモリ装置は、サブホール領域またはエッジ領域に配置され、センスアンプアレイが動作を開始する所定区間前にイネーブルされる第１前置制御信号に応答してターンオンされて、センスアンプアレイにバイアス電圧を供給するための第１電圧ラインに外部電圧を印加する第１スイッチと、センスアンプのオーバードライビング区間でイネーブルされる第１制御信号に応答してターンオンされて、前記電圧ラインに外部電圧を印加する第２スイッチと、を含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
サブホール領域またはエッジ領域に配置され、センスアンプアレイが動作を開始する所定区間前にイネーブルされる第１前置制御信号に応答してターンオンされて、センスアンプアレイにバイアス電圧を供給するための第１電圧ラインに外部電圧を印加する第１スイッチと、
センスアンプのオーバードライビング区間でイネーブルされる第１制御信号に応答してターンオンされて、前記第１電圧ラインに外部電圧を印加する第２スイッチと、
を含むことを特徴とする半導体メモリ装置。
【請求項２】
前記第１スイッチは、前記第１電圧ラインに連結された第１金属ラインと前記外部電圧との間に連結され、前記第１前置制御信号を受信してターンオンされる第１ＭＯＳトランジスタであることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記第２スイッチは、前記第１電圧ラインと前記外部電圧との間に連結され、前記第１制御信号を受信してターンオンされる第２ＭＯＳトランジスタであることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記第１ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタよりも電流駆動力が大きいことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
サブホール領域またはエッジ領域に配置され、センスアンプアレイが動作を開始する所定区間前にイネーブルされる第２前置制御信号に応答してターンオンされて、センスアンプアレイにバイアス電圧を供給するための第２電圧ラインに接地電圧を印加する第３スイッチと、
前記センスアンプ動作区間でイネーブルされる第２制御信号に応答してターンオンされて、前記電圧ラインに接地電圧を印加する第４スイッチと、をさらに含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項６】
前記第３スイッチは、前記第２電圧ラインに連結された第３金属ラインと前記接地電圧との間に連結され、前記第２前置制御信号を受信してターンオンされる第１ＭＯＳトランジスタであることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第４スイッチは、前記第２電圧ラインと前記接地電圧との間に連結され、前記第２制御信号を受信してターンオンされる第２ＭＯＳトランジスタであることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記第１ＭＯＳトランジスタは、前記第２ＭＯＳトランジスタよりも電流駆動力が大きいことを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
第１イネーブル信号をバッファリングするバッファ部と、
前記バッファ部の出力信号をバッファリングして前記第１前置制御信号として出力する第１バッファと、
前記バッファ部の出力信号を遅延させて出力する第１遅延部と、
前記第１遅延部の出力信号をバッファリングして前記第１制御信号として出力する第２バッファと、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１０】
第２イネーブル信号をバッファリングする第１バッファと、
前記第１バッファの出力信号をバッファリングして前記第２前置制御信号として出力する第２バッファと、
前記第１バッファの出力信号を遅延させて出力する第２遅延部と、
前記第２遅延部の出力信号をバッファリングして前記第２制御信号として出力する第３バッファと、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１１】
センスアンプアレイにバイアス電圧を供給する第１及び第２電圧ラインと、
第１及び第２制御信号に応答して前記第１電圧ラインに外部電圧または内部電圧を供給する第１スイッチ部と、
第３制御信号に応答して前記第２電圧ラインに接地電圧を供給する第２スイッチ部と、
前記第１電圧ラインに連結された第１金属ラインと、
前記第２電圧ラインに連結された第２金属ラインと、
第１前置制御信号に応答して前記第１金属ラインに前記外部電圧を供給し、第２前置制御信号に応答して前記第２金属ラインに前記接地電圧を供給する第３スイッチ部と、
を含むことを特徴とする半導体メモリ装置。
【請求項１２】
前記第１及び第２スイッチ部は、サブホール領域に配置されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第３スイッチ部は、サブホール領域またはエッジ領域に配置されることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１４】
前記第１スイッチ部は、
前記外部電圧と前記第１電圧ラインとの間に連結され、前記第１制御信号に応答してターンオンされる第１ＭＯＳトランジスタと、
前記内部電圧と前記第１電圧ラインとの間に連結され、前記第２制御信号に応答してターンオンされる第２ＭＯＳトランジスタと、
を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１５】
前記第２スイッチ部は、前記接地電圧と前記第２電圧ラインとの間に連結され、前記第３制御信号に応答してターンオンされる第３ＭＯＳトランジスタを含むことを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
前記第３スイッチ部は、
前記外部電圧と前記第１金属ラインとの間に連結され、前記第１前置制御信号に応答してターンオンされる第４ＭＯＳトランジスタと、
前記接地電圧と前記第２金属ラインとの間に連結され、前記第２前置制御信号に応答してターンオンされる第５ＭＯＳトランジスタと、
を含むことを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記第４ＭＯＳトランジスタは、前記第１ＭＯＳトランジスタよりも電流駆動力が大きく、第５ＭＯＳトランジスタは前記第３ＭＯＳトランジスタよりも電流駆動力が大きいことを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
第１及び第２イネーブル信号を受信して、前記第１及び第２前置制御信号と前記第１及び第３制御信号を生成する制御信号生成部をさらに含むことを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１９】
前記制御信号生成部は、
第１イネーブル信号をバッファリングする第１バッファ部と、
前記第１バッファ部の出力信号をバッファリングして前記第１前置制御信号として出力する第１バッファと、
前記第１バッファ部の出力信号を遅延させて出力する第１遅延部と、
前記第１遅延部の出力信号をバッファリングして前記第１制御信号として出力する第２バッファと、
第２イネーブル信号をバッファリングする第３バッファと、
前記第３バッファの出力信号をバッファリングして前記第２前置制御信号として出力する第４バッファと、
前記第３バッファの出力信号を遅延させて出力する第２遅延部と、
前記第２遅延部の出力信号をバッファリングして前記第２制御信号として出力する第５バッファと、
を含むことを特徴とする請求項１８に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関するものである。
【背景技術】
【０００２】
コンピュータシステムや電子通信分野などにおける技術進歩に伴って、情報の記憶に使用される半導体メモリ装置は、低価格化、小型化及び大容量化しつつあるとともに、エネルギー効率増大の要求から余分の電流消耗を抑える方向に技術開発が進んでいる。
【０００３】
一般に、ＤＲＡＭ素子のデータを記憶するセルアレイは、格子状に連結されているワードラインとビットラインに、一つのＮＭＯＳトランジスタ及びキャパシタ（capacitor）で構成された多数のセルがそれぞれ接続されている構造となっている。
【０００４】
一般のＤＲＡＭ素子の動作について簡単に説明すると、下記の通りである。
【０００５】
まず、ＤＲＡＭ素子を動作させる主信号であるラス（／ＲＡＳ）信号がアクティブ状態（low）に変わりながらローアドレスバッファ（row address buffer）に入力されるアドレス信号を取り込み、この取り込まれたローアドレス信号をデコーディングして、セルアレイのワードラインのうち一つを選択するローデコーディング（row decoding）動作が行われる。
【０００６】
ここで、選択されたワードラインに連結されているセルのデータが、ビットライン及び相補ビットラインからなるビットライン対（ＢＬ，／ＢＬ）に載せられると、センスアンプの動作時点を知らせるセンスアンプイネーブル信号がイネーブルされて、ローアドレスによって選択されたセルブロックのセンスアンプ駆動回路を駆動する。そして、センスアンプ駆動回路によりセンスアンプバイアス電圧はそれぞれコア電圧（ＶＣＯＲＥ）と接地電圧（Ｖｓｓ）に遷移して、センスアンプラッチを駆動する。センスアンプラッチが動作を開始すると、ビットライン対（ＢＬ，／ＢＬ）が維持していた微小な電位差は、大きい電位差に遷移し、以降、カラムアドレスによって選択されたカラムデコーダは、ビットラインのデータをデータバスラインに伝達するカラム伝達トランジスタをターンオンさせることによって、ビットライン対（ＢＬ，／ＢＬ）に伝達されたデータをデータバスライン（ＤＢ，／ＤＢ）に伝達し、素子外に出力する。
【０００７】
すなわち、このような動作で、ビットライン対（ＢＬ，／ＢＬ）は、半導体メモリ素子が動作を始める前の待機モードでは、ビットラインプリチャージ電圧（ＶＢＬＰ）でプリチャージされており、素子が動作するとセルのデータが伝達されて、微小な電位差を持つ他の電位に変わる。そして、この状態でセンスアンプラッチが動作を始めると、微小な電位差を維持していたビットライン対（ＢＬ，／ＢＬ）の電位はそれぞれコア電位（Ｖｃｏｒｅ）と接地電位（Ｖｓｓ）に変わる。このように増幅されたビットラインのデータがカラムデコーダ出力信号（ｙｉ）によってデータバスライン（ＤＢ，／ＤＢ）に伝達されることとなる。
【０００８】
ところが、センスアンプラッチがセンスアンプバイアス電圧としてコア電圧（ＶＣＯＲＥ）を受けてその動作を開始する時点では不意に多くの電流がかかるため、コア電圧（ＶＣＯＲＥ）が急激に下降する現象が発生する。このような問題点を解決するために、センスアンプラッチが動作を始める時点に外部電圧（ＶＤＤ）とコア電圧（ＶＣＯＲＥ）を短絡させて、コア電圧（ＶＣＯＲＥ）として外部電圧（ＶＤＤ）を供給する方法が広く適用されてきたが、これをセンスアンプのオーバードライビングという。
【０００９】
一方、半導体メモリ装置には、図１に示すように、多数のメモリセルアレイ（MEMORY CELL ARRAY）及びセンスアンプアレイ（SA ARRAY）が配置され、メモリセルアレイを選択的に駆動させるためのサブワードラインドライバ（SWD）が配置される。図１に示す半導体メモリ装置の配置図で、センスアンプアレイ（SA ARRAY）同士間の領域はサブホール領域（SH）とし、両側端部はエッジ領域（EDGE）とする。
【００１０】
なお上記背景技術に関連する先行技術文献としては、下記特許文献１が挙げられる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許第６，３６６，５１３  Ｂ１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明は、ノイズによる干渉を排除することができる半導体メモリ装置を開示する。
【課題を解決するための手段】
【００１３】
そのために、本発明は、サブホール領域またはエッジ領域に配置され、センスアンプアレイが動作を開始する所定区間前にイネーブルされる第１前置制御信号に応答してターンオンされて、センスアンプアレイにバイアス電圧を供給するための第１電圧ラインに外部電圧を印加する第１スイッチと、センスアンプのオーバードライビング区間でイネーブルされる第１制御信号に応答してターンオンされて、第１電圧ラインに外部電圧を印加する第２スイッチと、を含む半導体メモリ装置を提供する。
【００１４】
また、本発明は、センスアンプアレイにバイアス電圧を供給する第１及び第２電圧ラインと、第１及び第２制御信号に応答して第１電圧ラインに外部電圧または内部電圧を供給する第１スイッチ部と、第３制御信号に応答して第２電圧ラインに接地電圧を供給する第２スイッチ部と、第１電圧ラインに連結された第１金属ラインと、第２電圧ラインに連結された第２金属ラインと、第１前置制御信号に応答して第１金属ラインに外部電圧を供給し、第２前置制御信号に応答して第２金属ラインに接地電圧を供給する第３スイッチ部と、を含む半導体メモリ装置を提供する。
【発明の効果】
【００１５】
本発明によると、センスアンプ動作区間が開始される前に金属ラインを外部電圧で駆動することによって電圧ラインのノイズを除去し、ノイズによる干渉を排除することができる。
【図面の簡単な説明】
【００１６】
【図１】一般的な半導体メモリ装置の配置を示す図である。
【図２】本発明の一実施例によるセンスアンプ駆動のための半導体メモリ装置の構成を示す図である。
【図３】図２に示す半導体メモリ装置に入力される前置制御信号と第１及び第３制御信号を生成する制御信号生成部の回路図である。
【発明を実施するための形態】
【００１７】
以下、添付の図面を参照しつつ、本発明の好適な実施例について説明する。これらの実施例は単に本発明を例示するためのものであり、本発明の権利保護範囲がこれらの実施例に制限されることはない。
【００１８】
図２は、本発明の一実施例によるセンスアンプ駆動のための半導体メモリ装置の構成を示す図である。
【００１９】
図２に示すように、本実施例による半導体メモリ装置は、センスアンプアレイ１０、第１スイッチ部１１、第２スイッチ部１２、第３スイッチ部１３及び第４スイッチ部１４で構成される。
【００２０】
センスアンプアレイ１０は、メモリセルアレイに含まれた多数のメモリセルをセンシングする多数のセンスアンプで構成される。センスアンプは、ビットライン対に連結されたクロスカップルドラッチとすることが好ましい。
【００２１】
第１スイッチ部１１は、外部電圧ＶＤＤと第１電圧ラインＲＴＯとの間に連結されて、第１制御信号ＳＡＰ１に応答してターンオンされるＰＭＯＳトランジスタＰ１０及びＰＭＯＳトランジスタＰ１２と、内部電圧ＶＣＯＲＥと第１電圧ラインＲＴＯとの間に連結され、第２制御信号ＳＡＰ２に応答してターンオンされるＰＭＯＳトランジスタＰ１１及びＰＭＯＳトランジスタＰ１３と、を含む。第１スイッチ部１１は、サブホール領域ＳＨに配置されることが好ましい。第２制御信号ＳＡＰ２は、センスアンプのオーバードライビング区間が終了した後、センスアンプ動作区間でローレベルにイネーブルされる信号である。
【００２２】
第２スイッチ部１２は、接地電圧ＶＳＳと第２電圧ラインＳＢとの間に連結され、制御信号ＳＡＮに応答してターンオンされるＮＭＯＳトランジスタＮ１０及びＮＭＯＳトランジスタＮ１１を含む。第２スイッチ部１２は、サブホール領域ＳＨに配置されることが好ましい。
【００２３】
第３スイッチ部１３は、外部電圧ＶＤＤと第１金属ラインＭＬ１との間に連結され、第１前置制御信号ＳＡＰ１＿Ｅに応答してターンオンされるＰＭＯＳトランジスタＰ１４と、接地電圧ＶＳＳと第２金属ラインＭＬ２との間に連結され、第２前置制御信号ＳＡＮ＿Ｅに応答してターンオンされるＮＭＯＳトランジスタＮ１２と、を含む。第１金属ラインＭＬ１は、第３金属ラインＭＬ３及び第４金属ラインＭＬ４により第１電圧ラインＲＴＯに連結され、第２金属ラインＭＬ２は、第５金属ラインＭＬ５及び第６金属ラインＭＬ６により第２電圧ラインＳＢに連結される。このように、ＰＭＯＳトランジスタＰ１４が、第１金属ラインＭＬ１を通じて第１電圧ラインＲＴＯに連結され、ＮＭＯＳトランジスタＮ１２が第２金属ラインＭＬ２を通じて第２電圧ラインＳＢに連結される理由は、第１電圧ラインＲＴＯ及び第２電圧ラインＳＢに間接的に連結される方が、ノイズ除去においてより効果的であるためである。第３スイッチ部１３は、サブホール領域ＳＨまたはエッジ領域ＥＤＧＥに配置されることが好ましい。ここで、ＰＭＯＳトランジスタＰ１４は、第１スイッチ部１１に含まれたＰＭＯＳトランジスタＰ１０〜Ｐ１３よりも大きいサイズのＭＯＳトランジスタとし、電流駆動力を大きくすることが好ましい。また、ＮＭＯＳトランジスタＮ１２は、第２スイッチ部１２に含まれたＮＭＯＳトランジスタＮ１０〜Ｎ１１よりも大きいサイズのＭＯＳトランジスタとし、電流駆動力を大きくすることが好ましい。
【００２４】
第４スイッチ部１４は、外部電圧ＶＤＤと第１金属ラインＭＬ１との間に連結され、第１前置制御信号ＳＡＰ１＿Ｅに応答してターンオンされるＰＭＯＳトランジスタＰ１５と、接地電圧ＶＳＳと第２金属ラインＭＬ２との間に連結され、第２前置制御信号ＳＡＮ＿Ｅに応答してターンオンされるＮＭＯＳトランジスタＮ１３と、を含む。ここで、ＰＭＯＳトランジスタＰ１５は、第１スイッチ部１１に含まれたＰＭＯＳトランジスタＰ１０〜Ｐ１３よりも大きいサイズのＭＯＳトランジスタとし、電流駆動力を大きくすることが好ましい。また、ＮＭＯＳトランジスタＮ１３は、第２スイッチ部１２に含まれたＮＭＯＳトランジスタＮ１０〜Ｎ１１よりも大きいサイズのＭＯＳトランジスタとし、電流駆動力を大きくすることが好ましい。
【００２５】
図３は、第１前置制御信号ＳＡＰ１＿Ｅ、第１制御信号ＳＡＰ１、第２前置制御信号ＳＡＮ＿Ｅ及び制御信号ＳＡＮを生成する制御信号生成部２の回路図である。制御信号生成部２は、図２に示す半導体メモリ装置に含まれて、第１スイッチ部１１、第２スイッチ部１２、第３スイッチ部１３及び第４スイッチ部１４を駆動する。
【００２６】
特に、図３を参照すると、制御信号生成部２は、第１イネーブル信号ＥＮ１をバッファリングするバッファ部２０と、バッファ部２０の出力信号を反転バッファリングして第１前置制御信号ＳＡＰ１＿Ｅを生成するバッファとして動作するインバータＩＶ２０と、バッファ部２０の出力信号を所定区間遅延する第１遅延部２１と、第１遅延部２１の出力信号を反転バッファリングして第１制御信号ＳＡＰ１を生成するバッファとして動作するインバータＩＶ２１と、で構成される。ここで、第１イネーブル信号ＥＮ１は、センスアンプイネーブル信号に応答してハイレベルにイネーブルされる信号であり、第１制御信号ＳＡＰ１は、センスアンプのオーバードライビング区間でローレベルにイネーブルされる信号である。また、第１前置制御信号ＳＡＰ１＿Ｅは、第１制御信号ＳＡＰ１がイネーブルされる時点よりも第１遅延部２１の遅延区間だけ早い時点でローレベルにイネーブルされる信号である。
【００２７】
また、制御信号生成部２は、第２イネーブル信号ＥＮ２を反転バッファリングするバッファとして動作するインバータＩＶ２２と、インバータＩＶ２２の出力信号を反転バッファリングして第２前置制御信号ＳＡＮ＿Ｅを生成するバッファとして動作するインバータＩＶ２３と、インバータＩＶ２２の出力信号を所定区間遅延する第２遅延部２２と、第２遅延部２２の出力信号を反転バッファリングして第３制御信号ＳＡＮを生成するバッファとして動作するインバータＩＶ２４と、で構成される。ここで、第２イネーブル信号ＥＮ２は、センスアンプイネーブル信号に応答してハイレベルにイネーブルされる信号であり、第３制御信号ＳＡＮは、センスアンプ動作区間でハイレベルにイネーブルされる信号である。また、第２前置制御信号ＳＡＮ＿Ｅは、第３制御信号ＳＡＮがイネーブルされる時点よりも第２遅延部２２の遅延区間だけ早い時点でハイレベルにイネーブルされる信号である。
【００２８】
このように構成された半導体メモリ装置の動作について説明すると、下記の通りである。
【００２９】
センスアンプイネーブル信号がイネーブルされると、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２がそれぞれ既設定された区間でハイレベルにイネーブルされる。制御信号生成部２は、第１イネーブル信号ＥＮ１及び第２イネーブル信号ＥＮ２を受信して、第１前置制御信号ＳＡＰ１＿Ｅ、第１制御信号ＳＡＰ１、第２前置制御信号ＳＡＮ＿Ｅ及び第３制御信号ＳＡＮを生成する。第１前置制御信号ＳＡＰ１＿Ｅは、センスアンプ動作区間が開始される前にローレベルにイネーブルされ、第２前置制御信号ＳＡＮ＿Ｅは、センスアンプ動作区間が開始される前にハイレベルにイネーブルされる。
【００３０】
ローレベルにイネーブルされた第１前置制御信号ＳＡＰ１＿Ｅによって第３スイッチ部１３に含まれたＰＭＯＳトランジスタＰ１４及び第４スイッチ部１４に含まれたＰＭＯＳトランジスタＰ１５がターンオンされて、第１金属ラインＭＬ１を外部電圧ＶＤＤで駆動する。このように、センスアンプ動作区間が開始される前に第１金属ラインＭＬ１を外部電圧ＶＤＤで駆動することによって、第３金属ラインＭＬ３及び第４金属ラインＭＬ４を通じて連結された第１電圧ラインＲＴＯのノイズ（noise）を除去することができる。
【００３１】
ハイレベルにイネーブルされた第２前置制御信号ＳＡＮ＿Ｅによって第３スイッチ部１３に含まれたＮＭＯＳトランジスタＮ１２及び第４スイッチ部１４に含まれたＮＭＯＳトランジスタＮ１３がターンオンされて、第２金属ラインＭＬ２を接地電圧ＶＳＳで駆動する。このように、センスアンプ動作区間が開始される前に第２金属ラインＭＬ２を接地電圧ＶＳＳで駆動することによって、第５金属ラインＭＬ５及び第６金属ラインＭＬ６を通じて連結された第２電圧ラインＳＢのノイズ成分を除去することができる。
【００３２】
その後、第１制御信号ＳＡＰ１がローレベルにイネーブルされると、第１スイッチ部１１に含まれたＰＭＯＳトランジスタＰ１０〜Ｐ１３がターンオンされ、第１電圧ラインＲＴＯが外部電圧ＶＤＤで駆動される。第１スイッチ部１１は、センスアンプ動作区間のうちオーバードライビング区間で第１電圧ラインＲＴＯを外部電圧ＶＤＤで駆動する。また、第３制御信号ＳＡＮがハイレベルにイネーブルされると、第２スイッチ部１２に含まれたＮＭＯＳトランジスタＮ１０〜Ｎ１１がターンオンされ、第２電圧ラインＳＢが接地電圧ＶＳＳで駆動される。第２スイッチ部１２は、センスアンプ動作区間で第２電圧ラインＳＢを接地電圧ＶＳＳで駆動する。このように、センスアンプ動作区間が開始されると、第１電圧ラインＲＴＯは外部電圧ＶＤＤで駆動され、第２電圧ラインＳＢは接地電圧ＶＳＳで駆動されるが、センスアンプ動作区間が開始される前にあらかじめ第１電圧ラインＲＴＯを外部電圧ＶＤＤで駆動し、第２電圧ラインＳＢを接地電圧ＶＳＳで駆動することによって、第１電圧ラインＲＴＯ及び第２電圧ラインＳＢのノイズ成分を除去してからセンスアンプを駆動することができる。
【００３３】
一方、センスアンプ動作区間のうちオーバードライビング区間が終了すると、第１制御信号ＳＡＰ１はハイレベルにディセーブルされ、第２制御信号ＳＡＰ２がローレベルにイネーブルされて、第１電圧ラインＲＴＯを内部電圧ＶＣＯＲＥで駆動する。第１電圧ラインＲＴＯが内部電圧ＶＣＯＲＥで駆動される区間をセンスアンプ動作区間のうち、正常動作区間と呼ぶ。
【図１】
2011138594.tif 000003
【図２】
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【図３】
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