(57)【要約】【課題】半導体素子の突起電極をファインピッチ化し、半導体素子の小型化もしくは多ピン化を図る。【解決手段】半導体素子は、半導体基板１００と、半導体基板１００の主表面１１０上に形成された電極パッド２００と、電極パッド２００上に形成された突起電極６００とを有し、突起電極６００は、先端部に平坦部を有する略円錐形状を有し、突起電極６００の表面は、金属層で被覆されている。【選択図】図２
2011009442.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主表面上に形成された電極パッドと、
前記電極パッド上に形成された突起電極と
を有し、
前記突起電極は、先端部に平坦部を有する略円錐形状を有し、
該突起電極の表面は、金属層で被覆されている
ことを特徴とする半導体素子。
【請求項２】
前記突起電極の先端部に略球形のはんだ部材が形成されている
ことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記はんだ部材が形成されている部分を除く前記突起電極の表面には、はんだをはじく濡れ防止層が形成されている
ことを特徴とする請求項２に記載の半導体素子。
【請求項４】
半導体基板と、前記半導体基板の主表面上に形成された電極パッドと、前記電極パッド上に形成された突起電極とを有する半導体素子と、
主表面上に複数の電極が形成された配線基板と
を有し、
前記半導体素子の突起電極は、先端部に平坦部を有する略円錐形状を有すると共に、該突起電極の表面は、金属層で被覆され、前記配線基板の電極にはんだ部材により接続されている
ことを特徴とする半導体装置。
【請求項５】
複数の電極パッドが形成された半導体基板上に導電膜を形成する工程と、
前記導電膜上にレジスト膜を形成する工程と、
前記電極パッドが形成されている部分の前記レジスト膜を選択的に除去し、開口部を形成する工程と、
前記開口部内及び開口部周辺の前記レジスト膜上にはんだ部材を形成する工程と、
前記レジスト膜を除去する工程と、
前記はんだ部材をマスクとして前記導電膜を等方性エッチングして、複数の突起電極を形成する工程とを有する
ことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面に電極を備える半導体素子、この半導体素子を有する半導体装置、及び、この半導体素子の製造方法に関する。
【背景技術】
【０００２】
表面に電極を備える半導体素子を配線基板に実装する技術として、半導体素子の電極と配線基板に形成された電極とを対向させて、はんだ部材を介して電気的に接続する方法としてフリップチップ接続という技術が知られている。
【０００３】
半導体素子の電極としては、例えばめっき等により形成され、半導体素子の表面に対してほぼ垂直方向に延びる側面を備えた突起電極が知られている。
また、スタッドバンプと呼ばれるワイヤーボンディング装置を用いて形成されるボール状電極が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−７３６１７号公報
【特許文献２】特開２００６−２７９０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体素子に形成された電極のファインピッチ化が進んだ場合には、半導体素子を配線基板に実装した際にはんだ部材を介して隣り合う電極同士が電気的に接続されてしまう可能性があった。
【課題を解決するための手段】
【０００６】
本発明の一観点の半導体素子によれば、半導体基板と、半導体基板の主表面上に形成された電極パッドと、電極パッド上に形成された突起電極とを有し、突起電極は、先端部に平坦部を有する略円錐形状を有し、突起電極の表面は、金属層で被覆されている。
【発明の効果】
【０００７】
開示の半導体素子では、隣り合う電極同士がはんだ部材を介して電気的に接続されてしまう可能性を低減することが可能となるため、電極をファインピッチ化することが可能となる。これにより、半導体素子の小型化もしくは多ピン化を実現することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態に係る半導体素子の一例の上面図。
【図２】第１実施形態に係る半導体素子の一例の断面図。
【図３】第１実施形態に係る半導体素子の一例の突起電極部の拡大断面図。
【図４】第１実施形態に係る半導体素子の一例の突起電極部の拡大上面図。
【図５】第１実施形態に係る半導体素子の半導体基板部分の詳細断面図。
【図６】第１実施形態に係る半導体素子の変形例１の突起電極部の拡大断面図。
【図７】第１実施形態に係る半導体素子の変形例２の突起電極部の拡大上面図。
【図８】第２実施形態に係る半導体素子の突起電極部の拡大断面図。
【図９】第３実施形態に係る半導体装置の一例の断面図。
【図１０】第３実施形態に係る半導体装置の一例の突起電極部の拡大断面図。
【図１１】第３実施形態に係る半導体装置の一例の突起電極部の拡大断面図。
【図１２】第３実施形態に係る半導体装置の一例の配線基板部の詳細断面図。
【図１３】第４実施形態に係る半導体素子の製造方法を説明する断面図。
【図１４】第４実施形態に係る半導体素子の製造方法を説明する断面図。
【図１５】第４実施形態に係る半導体素子の製造方法を説明する断面図。
【図１６】第４実施形態に係る半導体素子の製造方法を説明する断面図。
【図１７】第５実施形態に係る半導体素子の製造方法を説明する断面図。
【発明を実施するための形態】
【０００９】
まず、半導体素子の第１実施形態について、図１〜図５を用いて説明する。
図１は第１実施形態に係る半導体素子の一例の上面図であり、図２は図１の半導体素子の点線Ａ−Ａに対応する断面図である。図３は第１実施形態に係る半導体素子の一例の突起電極部の拡大断面図であり、図４は第１実施形態に係る半導体素子の一例の突起電極部の拡大上面図である。図５は第１実施形態に係る半導体素子の半導体基板部分の詳細断面図である。
【００１０】
図１及び図２に示すように、第１実施形態に係る半導体素子は、主表面１１０を備え主表面１１０の上方に電極パッド２００が形成された半導体基板１００を有する。
半導体基板１００には例えばシリコン基板が用いられている。
【００１１】
電極パッド２００の材料には例えばアルミ（Ａｌ）が用いられている。電極パッド２００は、図１に示すように、半導体基板１００の外周に沿って複数個形成されている。電極パッド２００は例えば５０μｍ以下のピッチで配置されている。
【００１２】
ここで、図５に示すように、半導体基板１００の主表面１１０には複数のトランジスタ１２０が形成され、半導体基板１００の主表面１１０の上方には多層配線層１３０が形成されている。この複数のトランジスタ１２０と多層配線層１３０により大規模集積回路が構成されている。電極パッド２００は多層配線層１３０のうち最上層配線層に配置され、多層配線層１３０と電気的に接続されている。
【００１３】
さらに、図１〜図３に示すように、半導体基板１００の主表面１１０の上方には、電極パッド２００の表面２１０を露出するように絶縁膜３００が形成されている。
すなわち、図２及び図３に示すように、絶縁膜３００には複数の開口部３１０が設けられ、各開口部３１０により各電極パッド２００の表面２１０は絶縁膜３００からそれぞれ露出している。
【００１４】
絶縁膜３００には例えばシリコン窒化膜（ＳｉＮ）が用いられている。絶縁膜３００はパッシベーション膜とも称される。絶縁膜３００により外部から多層配線層１３０に水分等が進入する可能性を低減することが可能となる。
【００１５】
さらに、図２及び図３に示すように、絶縁膜３００から露出した電極パッド２００の表面２１０を覆うように、半導体基板１００の主表面１１０の上方に第１の導電膜４００が形成されている。
【００１６】
第１の導電膜４００には例えばチタン（Ｔｉ）、クロム（Ｃｒ）、又はチタン／タングステン合金（ＴｉＷ）等の金属膜が用いられている。第１の導電膜４００の膜厚は例えば１００ｎｍ〜２００ｎｍである。
【００１７】
第１の導電膜４００の面積は絶縁膜３００の開口部３１０よりも大きく、第１の導電膜４００の外周は絶縁膜３００の開口部３１０よりも外側に位置している。
さらに、図２及び図３に示すように、第１の導電膜４００を覆うように半導体基板１００の主表面１１０の上方に、第２の導電膜５００が形成されている。
【００１８】
第２の導電膜５００には例えば銅（Ｃｕ）、ニッケル（Ｎｉ）、クロム／銅合金（ＣｒＣｕ）、パラジウム（Ｐｄ）、金（Ａｕ）等の金属膜が用いられている。第２の導電膜５００の膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００１９】
第２の導電膜５００の面積は絶縁膜３００の開口部３１０よりも大きく、第２の導電膜５００の外周は絶縁膜３００の開口部３１０よりも外側に位置している。
ここで、第１の導電膜４００と第２の導電膜５００とはほぼ同じ面積を備え、第１の導電膜４００の外周と第２の導電膜５００の外周とは重なっている。
【００２０】
このように、電極パッド２００と第２の導電膜５００との間に第１の導電膜４００を介することで、電極パッド２００と第２の導電膜５００との密着性を向上させることが可能となる。
【００２１】
さらに、図１〜図３に示すように、第１実施形態に係る半導体素子は、半導体基板１００の主表面１１０の上方に形成され、電極パッド２００と電気的に接続された突起電極６００を有する。
【００２２】
突起電極６００の材料には例えば銅（Ｃｕ）、ニッケル（Ｎｉ）が用いられている。突起電極６００の高さは例えば２０μｍ〜３０μｍである。
図２及び図３に示すように、突起電極６００は第２の導電膜５００を覆うように形成されている。
【００２３】
突起電極６００は例えば第２の導電膜５００を種にしためっき成長により形成されためっき電極である。
さらに、図３及び図４に示すように、第１実施形態では、突起電極６００は半導体基板１００の主表面１１０と対向する第１の端部６１０と、第１の端部６１０とは反対側の第２の端部６２０とを備えている。
【００２４】
すなわち、突起電極６００は半導体基板１００の主表面１１０に近い側の第１の端部６１０と、半導体基板１００の主表面１１０とは遠い側の第２の端部６２０とを備えている。
【００２５】
半導体基板１００の主表面１１０の面方向における第１の端部６１０の大きさは、絶縁膜３００の開口部３１０よりも大きく、第１の端部６１０の外周は絶縁膜３００の開口部３１０よりも外側に位置している。
【００２６】
第１の端部６１０の外周は、第１の導電膜４００及び第２の導電膜５００の外周と重なっている。
さらに、第１実施形態では、半導体基板１００の主表面１１０の面方向における第２の端部６２０の大きさが、半導体基板１００の主表面１１０の面方向における第１の端部６１０の大きさよりも小さい。
【００２７】
すなわち、突起電極６００は第２の端部６２０が第１の端部６１０よりも細くなるように形成されている。
第１実施形態では、第１の端部６１０及び第２の端部６２０は半導体基板１００の主表面１１０と並行する表面をそれぞれ備えており、第２の端部６２０の表面の面積は、第１の端部６１０の表面の面積よりも小さい。
【００２８】
第２の端部６２０の外周は、第１の端部６１０の外周よりも内側に位置している。
さらに、第１実施形態に係る半導体素子の一例では、突起電極６００は、第１の端部６１０と第２の端部６２０とを繋ぐ側面６３０を備え、この側面６３０は半導体基板１００の主表面１１０に対して傾斜している。
【００２９】
すなわち、突起電極６００は第１の端部６１０から第２の端部６２０に向けて徐々に細くなるように形成されている。
また、第１実施形態に係る半導体素子の一例では、半導体基板１００の主表面１１０の面方向における突起電極６００の断面は円形となっている。
【００３０】
第１実施形態に係る半導体素子の一例では、突起電極６００は、円錐の頂点を平坦化した略円錐形状となっている。
さらに、図２及び図３に示すように、第１実施形態では、突起電極６００の表面の上方に、はんだ部材７００が形成されている。
【００３１】
はんだ部材７００には例えば錫／銀合金（Ｓｎ／Ａｇ）、錫／銀／銅合金（Ｓｎ／Ａｇ／Ｃｕ）が用いられている。
図３に示すように、はんだ部材７００は、突起電極６００の表面全体を覆うように形成され、さらに、第１の導電膜４００及び第２の導電膜５００の外周における表面も覆うように形成されている。
【００３２】
ここで、半導体素子が配線基板に実装される際、はんだ部材７００は配線基板の電極に接触する。そして、はんだ部材７００は実装時の熱および圧力により変形して突起電極６００の第２の端部６２０の表面と配線基板の電極の表面とを覆う。これにより、突起電極６００と配線基板の電極とは、はんだ部材７００を介して電気的に接続される。
【００３３】
なお、半導体素子を配線基板に実装する際に、突起電極６００と配線基板の電極との間にはんだ部材７００を外部から供給する場合には、半導体素子にはんだ部材７００を形成しなくても良い。
【００３４】
第１実施形態では、上述の通り、突起電極６００に関して、半導体基板１００の主表面１１０の面方向における第２の端部６２０の大きさが、半導体基板１００の主表面１１０の面方向における第１の端部６１０の大きさよりも小さい。
【００３５】
この構成によれば、隣接する突起電極６００の第２の端部６２０の間の距離を広くすることが可能となる。このため、半導体素子を配線基板に実装する際、第２の端部６２０の表面を覆うはんだ部材７００が変形して周囲に拡がった場合でも、隣接する突起電極６００同士がはんだ部材７００を介して電気的に接続されてしまう可能性を低減することが可能となる。これにより、突起電極６００のファインピッチ化が可能となり、半導体素子の小型化もしくは多ピン化を実現することが可能となる。
【００３６】
さらに、この構成によれば、突起電極６００の第２の端部６２０を細くすることが可能となるため、半導体素子を配線基板に実装する際、第２の端部６２０がはんだ部材７００に与える圧力を大きくすることが可能となる。これにより、実装時におけるはんだ部材７００の変形量を大きくすることが可能となり、配線基板の反りにより配線基板の各電極の高さが均一ではない場合においても、高さのばらつきをはんだ部材７００の変形により吸収させることが可能となる。これにより、半導体素子を配線基板に精度良く実装することが可能となる。
【００３７】
さらに、第１実施形態の一例では、上述の通り、突起電極６００の側面６３０は半導体基板１００の主表面１１０に対して傾斜している。この構成によれば、突起電極６００の側面６３０を連続した面により構成することが可能となるため、半導体素子を配線基板に実装する際に突起電極６００に掛かる応力を好適に分散させることが可能となる。これにより突起電極６００の応力耐性をより向上させることが可能となる。
【００３８】
次に、第１実施形態の変形例について説明する。
図６は第１実施形態に係る半導体素子の変形例１の突起電極部の拡大断面図である。
変形例１に係る半導体素子では、突起電極６００の側面６３０が階段状に形成されている。その他の構成については、第１実施形態と同様である。
【００３９】
突起電極６００の側面６３０が階段状に形成されている場合、半導体素子を配線基板に実装する際に突起電極６００に掛かる応力が側面６３０の階段部、すなわち、段差部に集中してしまう可能性がある。このため、突起電極６００の側面６３０が階段状に形成されている場合、側面６３０が傾斜面により形成されている場合よりも、突起電極６００の応力耐性が低くなる可能性がある。しかしながら、例えば突起電極６００の材料が強固なものであり、突起電極６００の応力耐性が十分な場合には、このような構成とすることも可能である。
【００４０】
図７は第１実施形態に係る半導体素子の変形例２の突起電極部の拡大上面図である。
変形例２に係る半導体素子では、半導体基板１００の主表面１１０の面方向における突起電極６００の断面が矩形となっている。その他の構成については、第１実施形態と同様である。
【００４１】
変形例１及び２の構成においても、第１実施形態と同様、隣接する突起電極６００同士がはんだ部材７００を介して電気的に接続される可能性を抑制でき、配線基板の反りによる電極の高さのばらつきをはんだ部材７００の変形により吸収することが可能となる。
【００４２】
次に、第２実施形態に係る半導体素子について図８を用いて説明する。
図８は第２実施形態に係る半導体素子の突起電極部の拡大断面図である。
第２実施形態では、突起電極６００の表面の上方に、第２の端部６２０の表面を露出し且つ側面６３０を覆うように、はんだをはじく濡れ防止層６３１が形成されている。
【００４３】
濡れ防止層６３１は、はんだに対しての濡れ性が低く、はんだをはじく性質を備える。濡れ防止層６３１には例えば窒化された銅（Ｃｕ）等の金属層もしくは弗化された銅（Ｃｕ）等の金属層が用いられている。
【００４４】
さらに、第２実施形態では、はんだ部材７００が突起電極６００の第２の端部６２０の表面の上方に選択的に形成されている。
つまり、はんだ部材７００は濡れ防止層６３１を露出するように形成されている。
【００４５】
はんだ部材７００は略球状となっている。
その他の構成は第１実施形態と同様である。
第２実施形態では、上述の通り、突起電極６００の表面の上方に第２の端部６２０の表面を露出し且つ側面６３０を覆うように、濡れ防止層６３１が形成されている。このため、半導体素子を配線基板に実装する際、はんだ部材７００を第２の端部６２０の表面上に留め、側面６３０にはんだ部材７００が拡がってしまう可能性を低減することが可能となる。
【００４６】
これにより、隣接する突起電極６００の側面６３０同士がはんだ部材７００を介して電気的に接続してしまう可能性を低減することが可能となり、隣接する突起電極６００同士が電気的に接続してしまう可能性をより低減することが可能となる。
【００４７】
次に、第１及び第２実施形態に係る半導体素子が配線基板に実装されている半導体装置の実施形態を、第３実施形態として図９〜図１２を用いて説明する。
図９は第３実施形態に係る半導体装置の一例の断面図である。図１０及び図１１は第３実施形態に係る半導体装置の一例の突起電極部の拡大断面図である。図１２は第３実施形態に係る半導体装置の一例の配線基板部の詳細断面図である。
【００４８】
図９に示すように、第３実施形態に係る半導体装置は、主表面８１０に電極８２１を備えた配線基板８００を有する。
ここで、図１２に示すように、配線基板８００は複数の配線層８２３がビア８２２を介して接続された多層配線層８２０を備える。電極８２１は多層配線層８２０の最上層に複数個形成されている。配線基板８００の主表面８１０とは反対側の面の上方には複数のはんだボール端子８３０が形成されている。電極８２１とはんだボール端子８３０とは、多層配線層８２０を介して電気的に接続されている。
【００４９】
配線基板８００の主表面８１０の上方には、電極８２１の表面を露出するように例えばソルダーレジスト等の絶縁膜９００が形成されている。
電極８２１の表面には例えば金めっきが施されている。
【００５０】
さらに、図９に示すように、第３実施形態では、配線基板８００の主表面８１０の上方に半導体素子１０が搭載されている。
半導体素子１０は第１実施形態の半導体素子もしくは第２実施形態の半導体素子とすることができる。
【００５１】
半導体素子１０は配線基板８００の上方に、半導体素子１０の主表面１１０と配線基板８００の主表面８１０とが対向するように搭載されている。
半導体素子１０の突起電極６００の第２の端部６２０と配線基板８００の電極８２１との間には、はんだ部材７００が配置されている。
【００５２】
半導体素子１０が第１実施形態の半導体素子の場合、図１０に示すように、はんだ部材７００は、突起電極６００の第２の端部６２０の表面および側面６３０の一部と、配線基板８００の電極８２１の表面とを覆うように形成されている。
【００５３】
半導体素子１０が第２実施形態の半導体素子の場合、図１１に示すように、はんだ部材７００は、突起電極６００の第２の端部６２０の表面と、配線基板８００の電極８２１の表面とを覆うように形成されている。ここで、はんだ部材７００は、突起電極６００の側面６３０を覆うように形成された濡れ防止層６３１を露出するように形成されている。
【００５４】
ここで、図１０及び図１１では、突起電極６００の第２の端部６２０は配線基板８００の電極８２１と離間しているが、第２の端部６２０の一部が電極８２１と接触していても良い。
【００５５】
第１実施形態および第２実施形態の半導体素子は、上述した通り、半導体素子を配線基板に実装する際、隣接する突起電極６００同士がはんだ部材７００を介して電気的に接続されてしまう可能性を低減することが可能となる。
【００５６】
このような半導体素子１０が配線基板８００に搭載されている半導体装置に係る第３実施形態では、半導体素子１０の突起電極６００もしくは配線基板８００の電極８２１をファインピッチ化することが可能となる。これにより、第３実施形態では、半導体装置の小型化もしくは多ピン化を実現することが可能となる。
【００５７】
次に、第１実施形態に係る半導体素子の製造方法について、第４実施形態として図１３〜図１６を用いて説明する。
図１３〜図１６は第４実施形態に係る半導体素子の製造方法を説明する断面図である。
【００５８】
第４実施形態では、まず、図１３（Ａ）に示すように、主表面１１０の上方に複数の電極パッド２００が形成された半導体基板１０１を準備する。
半導体基板１０１は、複数の半導体素子形成領域を備える半導体ウエハである。
【００５９】
半導体基板１０１の主表面１１０の上方には、電極パッド２００の表面を露出するように絶縁膜３００が形成されている。
次に、図１３（Ｂ）に示すように、半導体基板１０１の主表面１１０の上方に、電極パッド２００の表面２１０を覆うように第１の導電膜４００を形成する。
【００６０】
第１の導電膜４００は絶縁膜３００を覆うように形成されている。
第１の導電膜４００には、例えば、チタン（Ｔｉ）、クロム（Ｃｒ）、又はチタン／タングステン合金（ＴｉＷ）等の金属膜が用いられ、スパッタ法により成膜されている。成膜された第１の導電膜４００の膜厚は例えば１００ｎｍ〜２００ｎｍである。
【００６１】
次に、第１の導電膜４００を覆うように半導体基板１０１の主表面１１０の上方に第２の導電膜５００を形成する。
第２の導電膜５００には、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）、クロム／銅合金（ＣｒＣｕ）、パラジウム（Ｐｄ）、金（Ａｕ）等の金属膜が用いられ、スパッタ法により成膜されている。成膜された第２の導電膜５００の膜厚は例えば２００ｎｍ〜５００ｎｍである。
【００６２】
次に、図１４（Ａ）に示すように、第２の導電膜５００を覆うように半導体基板１０１の主表面１１０の上方に第３の導電膜６０１を形成する。
第３の導電膜６０１には、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）が用いられ、電解めっきにより成膜されている。電解めっきは、例えば、第２の導電膜５００に電圧をかけた状態で、半導体基板１０１をめっき液に漬けることで行われる。成膜された第３の導電膜６０１の膜厚は例えば２０〜３０μｍである。電解めっきの条件は、例えば、温度が２５±３℃、電流密度が２〜７Ａ／ｄｍ2である。
【００６３】
次に、図１４（Ｂ）に示すように、第３の導電膜６０１を覆うように半導体基板１０１の主表面１１０の上方にレジスト膜１０００を形成する。
レジスト膜１０００は、レジスト液をスピンコート法により半導体基板１０１の主表面１１０の上方に供給することで形成する。
【００６４】
レジスト膜１０００には例えばフォトレジスト膜が用いられている。
次に、レジスト膜１０００に電極パッド２００に対応した複数の開口部１０１０を形成する。
【００６５】
例えば、開口部１０１０は電極パッド２００の上方に位置するように設けられる。開口部１０１０は例えばフォトリソグラフィー技術により設けられている。
次に、図１５（Ａ）に示すように、レジスト膜１０００の開口部１０１０から露出した第３の導電膜６０１の表面を覆うように半導体基板１０１の主表面１１０の上方に複数のはんだ部材７００を形成する。
【００６６】
はんだ部材７００はレジスト膜１０００の各開口部１０１０内にそれぞれ形成される。
はんだ部材７００の上部は、レジスト膜１０００から突出し、さらに、開口部１０１０に近接しているレジスト膜１０００の表面を覆っている。
【００６７】
はんだ部材７００には、例えば、錫／銀合金（Ｓｎ／Ａｇ）、錫／銀／銅合金（Ｓｎ／Ａｇ／Ｃｕ）が用いられている。
はんだ部材７００は、例えば、電解めっきにより形成される。電解めっきの条件は、例えば、温度が２５±３℃、電流密度が１〜２０Ａ／ｄｍ2である。
【００６８】
また、ボール状のはんだを開口部１０１０内に配置させる方法や、ペースト状のはんだを印刷法を用いて開口部１０１０内に充填させる方法により、はんだ部材７００を形成することも可能である。
【００６９】
次に、図１５（Ｂ）に示すように、レジスト膜１０００を例えば有機溶剤を用いて除去する。
次に、図１６（Ａ）に示すように、はんだ部材７００をマスクとして、第３の導電膜６０１を等方性エッチングする。エッチングには例えばウエットエッチングが用いられる。
【００７０】
第３の導電膜６０１に例えば銅（Ｃｕ）が用いられている場合、エッチング液には、例えば、アンモニア（ＮＨ3）と過酸化水素（Ｈ2Ｏ2）とを含む混合液が用いられる。
このエッチングにより、はんだ部材７００の直下の第３の導電膜６０１が選択的に残り、この残った第３の導電膜６０１が突起電極６００を構成する。
【００７１】
ここで、マスクであるはんだ部材７００の直下に位置する第３の導電膜６０１は、横方向、すなわち、半導体基板１０１の主表面１１０の面方向のエッチングを受ける。はんだ部材７００の直下に位置する第３の導電膜６０１のうち上部の方がエッチング液に曝されている時間が長いため、上部に向かうほど横方向のエッチングが大きくなる。
【００７２】
これにより、次の形状を備える突起電極６００が形成される。
つまり、突起電極６００は、半導体基板１０１の主表面１１０と対向する第１の端部６１０と、第１の端部６１０とは反対側の第２の端部６２０とを備える。さらに、突起電極６００は、半導体基板１０１の主表面１１０の面方向における第２の端部６２０の大きさが、半導体基板１０１の主表面１１０の面方向における第１の端部６１０の大きさよりも小さい。
【００７３】
さらに、突起電極６００は、第１の端部６１０と第２の端部６２０とを繋ぐ側面６３０を備え、この側面６３０は半導体基板１０１の主表面１１０の面方向に対して傾斜している。
【００７４】
次に、はんだ部材７００もしくは突起電極６００をマスクとして、第２の導電膜５００と第１の導電膜４００とをエッチングする。
第２の導電膜５００のエッチングには例えばウエットエッチングが用いられる。第２の導電膜５００に例えば銅（Ｃｕ）が用いられている場合、エッチング液には、例えば、アンモニア（ＮＨ3）と過酸化水素（Ｈ2Ｏ2）とを含む混合液が用いられる。例えば、第３の導電膜６０１及び第２の導電膜５００に共に銅（Ｃｕ）が用いられている場合、第３の導電膜６０１のエッチングと第２の導電膜５００のエッチングとは同じ工程で行われる。
【００７５】
また、第２の導電膜５００に第３の導電膜６０１とは異なる材料を用いている場合、第３の導電膜６０１のエッチングと第２の導電膜５００のエッチングとは異なる工程で行われる。
【００７６】
第１の導電膜４００のエッチングには例えばウエットエッチングが用いられる。第１の導電膜４００に例えばチタン（Ｔｉ）が用いられている場合、エッチング液には、例えば、フッ化水素酸（ＨＦ）と水（Ｈ2Ｏ）とを含む混合液が用いられる。第１の導電膜４００に例えばチタン／タングステン合金（ＴｉＷ）が用いられている場合、エッチング液には、例えば、加熱された過酸化水素（Ｈ2Ｏ2）を含む液が用いられる。
【００７７】
次に、図１６（Ｂ）に示すように、はんだ部材７００に熱処理を施し、はんだ部材７００を溶融させる。
熱処理は、例えば予備加熱と本加熱との２ステップで行われる。まず、１７０±１０℃の温度で７０〜８０秒間予備加熱した後、２５０〜２６０℃の温度で５０〜６０秒間本加熱する。
【００７８】
この熱処理により、溶融したはんだ部材７００は、突起電極６００の表面を全体的に覆う。
ここで、例えば、はんだ部材７００にフラックスを供給することで、突起電極６００の表面全体を好適に覆うことが可能となる。
【００７９】
次に、半導体基板１０１を例えばダイシングブレードを用いて個片化し、複数の半導体素子を形成する。
第４実施形態では、上述の通り、半導体基板１０１の主表面１１０の上方に第３の導電膜６０１を形成し、この第３の導電膜６０１の上方に電極パッド２００に対応した複数のはんだ部材７００を形成する。さらに、このはんだ部材７００をマスクとして第３の導電膜６０１を等方性エッチングして複数の突起電極６００を形成する。
【００８０】
この構成によれば、半導体基板１０１の主表面１１０の面方向における第２の端部６２０の大きさが半導体基板１０１の主表面１１０の面方向における第１の端部６１０の大きさよりも小さい突起電極６００を複雑な工程を施すことなく形成することが可能となる。
【００８１】
さらに、この構成によれば、突起電極６００を一括して形成することが可能となる。
これにより、第４実施形態では、半導体素子の製造コストを低減することが可能となる。
【００８２】
さらに、この構成によれば、各突起電極６００の高さは、第３の導電膜６０１の膜厚で規定されるため、各突起電極６００の高さがばらつく可能性を低減することが可能となる。
【００８３】
さらに、第４実施形態では、上述の通り、第３の導電膜６０１を覆うように半導体基板１０１の主表面１１０の上方にレジスト膜１０００を形成し、このレジスト膜１０００にフォトリソグラフィー技術を用いて開口部１０１０を形成している。そして、レジスト膜１０００の開口部１０１０から露出した第３の導電膜６０１の表面を覆うようにはんだ部材７００を開口部１０１０内に形成している。
【００８４】
この構成によれば、はんだ部材７００の配置は、微細加工が可能なフォトリソグラフィー技術により設けられたレジスト膜１０００の開口部１０１０により規定されるため、はんだ部材７００の配置の精度を高くすることが可能となる。
【００８５】
これにより、突起電極６００の配置の精度を高くすることが可能となり、突起電極６００をファインピッチ化することが可能となる。
次に、第２実施形態に係る半導体素子の製造方法について、第５実施形態として図１７を用いて説明する。
【００８６】
図１７は第５実施形態に係る半導体素子の製造方法を説明する断面図である。
第５実施形態に係る半導体素子の製造方法は、第４実施形態に係る半導体素子の製造方法と、第２の導電膜５００及び第１の導電膜４００をエッチングする工程までは同様である。
【００８７】
第５実施形態では、第２の導電膜５００及び第１の導電膜４００をエッチングした後、図１７（Ａ）に示すように、はんだ部材７００から露出している突起電極６００の表面に処理を施す。これにより、突起電極６００の側面６３０の上方にはんだをはじく濡れ防止層６３１を選択的に形成する。
【００８８】
濡れ防止層６３１は、例えば、突起電極６００の表面を窒化もしくは弗化することで形成することが可能である。例えば突起電極６００の表面にプラズマ処理を施すことで、突起電極６００の表面は窒化もしくは弗化される。プラズマ処理の条件としては、例えば、導入ガスはアンモニア（ＮＨ3）もしくは弗化炭素（ＣＦ2）と酸素（Ｏ2）との混合ガス、ステージ温度は１００〜１８０℃、ＲＦパワーは３００〜５００Ｗ、触媒はタングステン（Ｗ）である。また、プラズマ処理に替えてアッシング処理を用いることも可能である。
【００８９】
次に、図１７（Ｂ）に示すように、はんだ部材７００に熱処理を施し、はんだ部材７００を溶融させる。
この熱処理は、第４実施形態の熱処理と同様である。
【００９０】
この熱処理により、溶融したはんだ部材７００は、突起電極６００の第２の端部６２０の表面を選択的に覆う。
ここで、はんだ部材７００は略球状となる。
【００９１】
第５実施形態においても、第４実施形態と同様、半導体素子の製造コストを低減することが可能となり、各突起電極６００の高さがばらつく可能性を低減することが可能となり、さらに、突起電極６００をファインピッチ化することが可能となる。
【００９２】
さらに、第５実施形態では、上述の通り、はんだ部材７００から露出している突起電極６００の表面に処理を施す。この構成よれば、複雑な工程を施すことなく、濡れ防止層６３１を突起電極６００の側面６３０の上方に選択的に形成することが可能となる。
【符号の説明】
【００９３】
１０  半導体素子
１００、１０１  半導体基板
１１０  半導体基板の主表面
１２０  トランジスタ
１３０  多層配線層
２００  電極パッド
２１０  電極パッドの表面
３００  絶縁膜
３１０  絶縁膜の開口部
４００  第１の導電膜
５００  第２の導電膜
６００  突起電極
６０１  第３の導電膜
６１０  突起電極の第１の端部
６２０  突起電極の第２の端部
６３０  突起電極の側面
６３１  濡れ防止層
７００  はんだ部材
８００  配線基板
８１０  配線基板の主表面
８２０  多層配線層
８２１  電極
８２２  ビア
８２３  配線層
８３０  はんだボール端子
９００  絶縁膜
１０００  レジスト膜
１０１０  レジスト膜の開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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