(57)【要約】【課題】良好な動作をおこなう半導体表示装置を提供する。【解決手段】ｐ型トランジスタ、第１の容量素子、第１のスイッチ、ｎ型トランジスタ、第２の容量素子、第２のスイッチを有する半導体表示装置であって、第１の容量素子の第１の電極は、第１の配線に電気的に接続されており、第１の容量素子の第２の電極は、ｐ型トランジスタのゲートに電気的に接続されており、第１のスイッチの第１の端子は、ｐ型トランジスタのゲートに電気的に接続されており、第１のスイッチの第２の端子は、ｐ型トランジスタの第１の端子及び第２の端子の一方に電気的に接続され、第２の容量素子の第１の電極は、第１の配線に電気的に接続されており、第２の容量素子の第２の電極は、ｎ型トランジスタのゲートに電気的に接続されており、第２のスイッチの第１の端子は、ｎ型トランジスタのゲートに電気的に接続されており、第２のスイッチの第２の端子は、ｎ型トランジスタの第１の端子及び第２の端子の一方に電気的に接続されている。【選択図】図１
2011010365.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型トランジスタ、第１の容量素子、第１のスイッチ、第２のスイッチ、第３のスイッチ、第４のスイッチ、ｎ型トランジスタ、第２の容量素子、第５のスイッチ、第６のスイッチ、第７のスイッチ及び第８のスイッチを有する回路を有し、
前記第１のスイッチの第１の端子及び第２の端子の一方は、第１の配線に電気的に接続され、
前記第１のスイッチの第１の端子及び第２の端子の他方は、前記第２のスイッチの第１の端子及び第２の端子の一方と、前記第１の容量素子の第１の電極に電気的に接続され、
前記第２のスイッチの第１の端子及び第２の端子の他方は、第２の配線に電気的に接続され、
前記第１の容量素子の第２の電極は、前記ｐ型トランジスタのゲートに電気的に接続されており、
前記第３のスイッチの第１の端子は、前記ｐ型トランジスタのゲートに電気的に接続されており、
前記第３のスイッチの第２の端子は、前記ｐ型トランジスタの第１の端子及び第２の端子の一方に電気的に接続されており、
前記ｐ型トランジスタの第１の端子及び第２の端子の他方は、第４の配線に電気的に接続されており、
前記第３のスイッチの第２の端子は、前記第４のスイッチの第１の端子に電気的に接続されており、
前記第４のスイッチの第２の端子は、第６の配線に電気的に接続されており、
前記第５のスイッチの第１の端子及び第２の端子の一方は、前記第１の配線に電気的に接続され、
前記第５のスイッチの第１の端子及び第２の端子の他方は、前記第６のスイッチの第１の端子及び第２の端子の一方と、前記第２の容量素子の第１の電極に電気的に接続され、
前記第６のスイッチの第１の端子及び第２の端子の他方は、第３の配線に電気的に接続され、
前記第２の容量素子の第２の電極は、前記ｎ型トランジスタのゲートに電気的に接続されており、
前記第７のスイッチの第１の端子は、前記ｎ型トランジスタのゲートに電気的に接続されており、
前記第７のスイッチの第２の端子は、前記ｎ型トランジスタの第１の端子及び第２の端子の一方に電気的に接続されており、
前記ｎ型トランジスタの第１の端子及び第２の端子の他方は、第５の配線に電気的に接続されており、
前記第７のスイッチの第２の端子は、前記第８のスイッチの第１の端子に電気的に接続されており、
前記第８のスイッチの第２の端子は、前記第６の配線に電気的に接続されており、
前記第１の配線には前記回路への入力信号が入力され、
前記第６の配線からは前記回路からの出力信号が出力されることを特徴とする半導体表示装置。
【請求項２】
請求項１において、
前記第１の容量素子及び前記第２の容量素子に電荷を蓄積する際には、初期化と、電位差記憶の動作が行われ、
前記初期化では、前記第１のスイッチ及び前記第５のスイッチがオフし、前記第２のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第６のスイッチ、前記第７のスイッチ及び前記第８のスイッチがオンすることにより、前記第１の容量素子の第１の電極に、前記第２の配線の電位である、高電位側の電位が与えられ、前記第２の容量素子の第１の電極に、前記第３の配線の電位である、低電位側の電位が与えられ、前記ｐ型トランジスタ及び前記ｎ型トランジスタがオンし、
前記電位差記憶では、前記第１のスイッチ、前記第４のスイッチ、前記第５のスイッチ及び前記第８のスイッチがオフし、前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチ及び前記第７のスイッチがオンし、
前記初期化及び前記電位差記憶の後、前記第２のスイッチ及び前記第６のスイッチがオンし、前記第１のスイッチ、前記第３のスイッチ、前記第４のスイッチ、前記第５のスイッチ、前記第７のスイッチ及び前記第８のスイッチがオフして、前記第１の容量素子及び前記第２の容量素子に前記電荷が蓄積され、
前記第１の容量素子への電荷の蓄積及び前記第２の容量素子への電荷の蓄積を行った後には通常動作が行われ、前記通常動作においては、前記第１のスイッチ、前記第４のスイッチ、前記第５のスイッチ及び前記第８のスイッチがオンし、前記第２のスイッチ、前記第３のスイッチ、前記第６のスイッチ及び前記第７のスイッチがオフすることを特徴とする半導体表示装置。
【請求項３】
ｐ型トランジスタ、第１の容量素子、第１のスイッチ、第２のスイッチ、ｎ型トランジスタ、第２の容量素子、第３のスイッチ及び第４のスイッチを有する回路を有し、
前記第１の容量素子の第１の電極は、第１の配線に直接接続されており、
前記第１の容量素子の第２の電極は、前記ｐ型トランジスタのゲートに電気的に接続されており、
前記第１のスイッチの第１の端子は、前記ｐ型トランジスタのゲートに電気的に接続されており、
前記第１のスイッチの第２の端子は、前記ｐ型トランジスタの第１の端子及び第２の端子の一方に電気的に接続されており、
前記ｐ型トランジスタの第１の端子及び第２の端子の他方は、第２の配線に電気的に接続されており、
前記第１のスイッチの第２の端子は、前記第２のスイッチの第１の端子に電気的に接続されており、
前記第２のスイッチの第２の端子は、第４の配線に電気的に接続されており、
前記第２の容量素子の第１の電極は、前記第１の配線に直接接続されており、
前記第２の容量素子の第２の電極は、前記ｎ型トランジスタのゲートに電気的に接続されており、
前記第３のスイッチの第１の端子は、前記ｎ型トランジスタのゲートに電気的に接続されており、
前記第３のスイッチの第２の端子は、前記ｎ型トランジスタの第１の端子及び第２の端子の一方に電気的に接続されており、
前記ｎ型トランジスタの第１の端子及び第２の端子の他方は、第３の配線に電気的に接続されており、
前記第３のスイッチの第２の端子は、前記第４のスイッチの第１の端子に電気的に接続されており、
前記第４のスイッチの第２の端子は、前記第４の配線に電気的に接続されており、
前記第１の配線には前記回路への入力信号が入力され、
前記第４の配線からは前記回路からの出力信号が出力されることを特徴とする半導体表示装置。
【請求項４】
請求項３において、
前記第１の容量素子に電荷を蓄積する際には、前記第１の容量素子の初期化と、電位差記憶の動作が行われ、
前記初期化では、前記第１のスイッチ、前記第２のスイッチ及び前記第４のスイッチがオンし、前記第３のスイッチがオフすることにより、前記第１の容量素子の第１の電極に前記入力信号の高電位側の電位が与えられるとともに、前記ｐ型トランジスタがオンし、
前記電位差記憶では、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチがオフし、前記第１のスイッチがオンし、
前記初期化及び前記電位差記憶の後、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチがオフして、前記第１の容量素子に前記電荷が蓄積され、
前記第２の容量素子に電荷を蓄積する際には、前記第２の容量素子の初期化と、電位差記憶の動作が行われ、
前記初期化では、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチがオンし、前記第１のスイッチがオフすることにより、前記第２の容量素子の第１の電極に前記入力信号の低電位側の電位が与えられるとともに、前記ｎ型トランジスタがオンし、
前記電位差記憶では、前記第１のスイッチ、前記第２のスイッチ及び前記第４のスイッチがオフし、前記第３のスイッチがオンし、
前記初期化及び前記電位差記憶の後、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチがオフして、前記第２の容量素子に前記電荷が蓄積され、
前記第１の容量素子への電荷の蓄積及び前記第２の容量素子への電荷の蓄積を行った後には通常動作が行われ、前記通常動作においては、前記第１のスイッチと前記第３のスイッチはオフすることを特徴とする半導体表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル信号に同期して動作するデジタル回路に関し、さらに該デジタル回路
を１つまたは複数有する半導体装置及びその駆動方法に関する。
【背景技術】
【０００２】
デジタル信号を処理する論理回路（以下、デジタル回路と呼ぶ）は、基本単位となる論
理素子が単独で、または複数組み合わされて構成されている。論理素子は単数または複数
の入力に対して一の出力が得られる回路であり、例えばインバータ、ＡＮＤ、ＯＲ、ＮＯ
Ｔ、ＮＡＮＤ、ＮＯＲ、クロックドインバータ、トランスミッションゲート等がこれに相
当する。
【０００３】
論理素子は、トランジスタ、抵抗、容量素子等の単数または複数の回路素子が接続され
て構成されている。そして、論理素子に入力されたデジタル信号に従って該複数の各回路
素子が動作することにより、後段の回路へ供給される信号の電位又は電流が制御される。
なお本明細書において接続とは、特に記載のない限り電気的な接続を意味する。
【０００４】
論理素子の１つであるインバータを例に挙げ、その構成と動作について具体的に説明す
る。
【０００５】
図１６（Ａ）に一般的なインバータの回路図を示す。図１６（Ａ）においてＩＮは入力
される信号（入力信号）を意味し、ＯＵＴは出力される信号（出力信号）を意味している
。またＶＤＤ、ＶＳＳは電源電位を意味しており、ＶＤＤ＞ＶＳＳとする。
【０００６】
図１６（Ａ）に示すインバータは、ｐチャネル型ＴＦＴ１３０１とｎチャネル型ＴＦＴ
１３０２とを有している。ｐチャネル型ＴＦＴ１３０１のゲート（Ｇ）とｎチャネル型Ｔ
ＦＴ１３０２のゲートは互いに接続されており、該２つのゲートに入力信号ＩＮが入力さ
れている。そして、ｐチャネル型ＴＦＴ１３０１の第１の端子にはＶＤＤが与えられてお
り、ｎチャネル型ＴＦＴ１３０２の第１の端子にはＶＳＳが与えられている。またｐチャ
ネル型ＴＦＴ１３０１の第２の端子とｎチャネル型ＴＦＴ１３０２の第２の端子は互いに
接続されており、該２つの第２の端子から後段の回路へ出力信号ＯＵＴが出力される。
【０００７】
なお、第１の端子と第２の端子は、いずれか一方がソース、他方がドレインに相当する
。ｐチャネル型ＴＦＴの場合、電位の高い方がソース、低い方がドレインとなる。またｎ
チャネル型ＴＦＴは電位の低い方がソース、高い方がドレインとなる。よって図１６（Ａ
）では、２つのＴＦＴにおいて第１の端子がソース（Ｓ）、第２の端子がドレイン（Ｄ）
に相当する。
【０００８】
一般的に入力信号には、２値の電位を有するデジタル信号を用いる。該入力信号ＩＮの
電位に従ってインバータが有する２つの回路素子が動作し、出力信号ＯＵＴの電位が制御
される。
【０００９】
次に、図１６（Ｂ）、図１６（Ｃ）を用いて、図１６（Ａ）に示したインバータの動作
について説明する。なお図１６（Ｂ）、図１６（Ｃ）では、動作の状態を分かり易くする
ために各回路素子を単なるスイッチとして表示した。
【００１０】
図１６（Ｂ）に、入力信号ＩＮが高電位側の電位を有するときの、各回路素子の動作の
様子を示す。ここでは、入力信号ＩＮが有する高電位側の電位をＶＤＤ’（ＶＤＤ’≧Ｖ
ＤＤ）とし、説明を簡単にするためにｎチャネル型ＴＦＴ１３０２の閾値電圧ＶTHn≧０
、ｐチャネル型ＴＦＴ１３０１の閾値電圧ＶTHp≦０と仮定する。
【００１１】
電位ＶＤＤ’がｐチャネル型ＴＦＴ１３０１のゲートに与えられると、ＶＤＤ’≧ＶＤ
Ｄであるのでゲートとソース間の電圧（以下、ゲート電圧と呼ぶ）はＶGS≧０となり、ｐ
チャネル型ＴＦＴ１３０１はオフする。なおゲート電圧とは、ゲートの電位からソースの
電位を差し引いた電圧に相当する。
【００１２】
またＶＤＤ’がｎチャネル型ＴＦＴ１３０２のゲートに与えられると、ＶＤＤ’＞ＶＳ
Ｓであるのでゲート電圧はＶGS＞０となり、ｎチャネル型ＴＦＴ１３０２はオンする。よ
って電源電位ＶＳＳが出力信号ＯＵＴの電位として後段の回路に供給される。
【００１３】
次に図１６（Ｃ）に、入力信号ＩＮが低電位側の電位を有するときの、各回路素子の動
作の様子を示す。ここでは、入力信号ＩＮが有する低電位側の電位をＶＳＳ’（ＶＳＳ’
≦ＶＳＳ）とし、説明を簡単にするためにｎチャネル型ＴＦＴ１３０２の閾値電圧ＶTHn
≧０、ｐチャネル型ＴＦＴ１３０１の閾値電圧ＶTHp≦０と仮定する。
【００１４】
ＶＳＳ’がｎチャネル型ＴＦＴ１３０２のゲートに与えられると、ＶＳＳ’≦ＶＳＳで
あるのでゲート電圧はＶGS≦０となり、ｎチャネル型ＴＦＴ１３０２はオフする。
【００１５】
また電位ＶＳＳ’がｐチャネル型ＴＦＴ１３０１のゲートに与えられると、ＶＳＳ’＜
ＶＤＤであるのでゲート電圧はＶGS＜０となり、ｐチャネル型ＴＦＴ１３０１はオンする
。よって電源電位ＶＤＤが出力信号ＯＵＴの電位として後段の回路に供給される。
【００１６】
このように、入力信号ＩＮの電位に従って各回路素子が動作し、出力信号ＯＵＴの電位
が制御される。
【００１７】
図１６（Ｂ）、図１６（Ｃ）を用いて説明したインバータの動作は、入力信号ＩＮの有
する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’≧ＶＤＤ、ＶＳＳ’≦ＶＳＳと
仮定した場合のものである。ここで入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’
が、それぞれＶＤＤ’＜ＶＤＤ、ＶＳＳ’＞ＶＳＳと仮定したときの、図１６（Ａ）に示
したインバータの動作について検証する。ただしＶＳＳ’＜ＶＤＤ’とする。
【００１８】
まず図１７（Ａ）に、入力信号ＩＮが高電位側の電位ＶＤＤ’（ＶＤＤ’＜ＶＤＤ）を
有するときの、各回路素子の動作の様子を示す。ここでは説明を簡単にするため、ｎチャ
ネル型ＴＦＴ１３０２の閾値電圧ＶTHn≧０、ｐチャネル型ＴＦＴ１３０１の閾値電圧ＶT
Hp≦０と仮定する。
【００１９】
電位ＶＤＤ’がｐチャネル型ＴＦＴ１３０１のゲートに与えられると、ＶＤＤ’＜ＶＤ
Ｄであるのでゲート電圧はＶGS＜０となる。よって｜ＶGS｜＞｜ＶTHp｜のときは、ｐチ
ャネル型ＴＦＴ１３０１はオンする。またＶＤＤ’がｎチャネル型ＴＦＴ１３０２のゲー
トに与えられると、ＶＤＤ’＞ＶＳＳであるのでゲート電圧はＶGS＞０となり、ｎチャネ
ル型ＴＦＴ１３０２はオンする。
【００２０】
よって、ＶＤＤ、ＶＤＤ’、ＶTHpの値によっては、ｐチャネル型ＴＦＴ１３０１とｎ
チャネル型ＴＦＴ１３０２が共にオンになるので、図１６（Ｂ）に示した場合とは異なり
、入力信号が高電位側の電位を有していても、出力信号ＯＵＴの電位がＶＳＳとはならな
い。
【００２１】
出力信号ＯＵＴの電位は、各々のトランジスタに流れる電流によって定まる。図１７（
Ａ）では、ｎチャネル型ＴＦＴ１３０２のＶGSをＶGSnとし、ｐチャネル型ＴＦＴ１３０
１のＶGSをＶGSpとすると、｜ＶGSn｜＞｜ＶGSp｜なので、各々のトランジスタの特性や
、チャネル幅Ｗとチャネル長Ｌの比に差異がなければ、出力信号ＯＵＴの電位はＶＤＤよ
りもＶＳＳに近くなる。しかし、各ＴＦＴの移動度、閾値電圧、チャネル幅とチャネル長
の比などによっては、出力信号ＯＵＴの電位がＶＳＳよりもＶＤＤに近い電位となること
がある。この場合、当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い
。そしてこれは連鎖的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
【００２２】
また図１７（Ｂ）に、入力信号ＩＮが低電位側の電位ＶＳＳ’（ＶＳＳ’＞ＶＳＳ）を
有するときの、各回路素子の動作の様子を示す。説明を簡単にするためにｎチャネル型Ｔ
ＦＴ１３０２の閾値電圧ＶTHn≧０、ｐチャネル型ＴＦＴ１３０１の閾値電圧ＶTHp≦０と
仮定する。
【００２３】
ＶＳＳ’がｎチャネル型ＴＦＴ１３０２のゲートに与えられると、ＶＳＳ’＞ＶＳＳで
あるのでゲート電圧はＶGS＞０となる。よって｜ＶGS｜＞｜ＶTHn｜のときは、ｎチャネ
ル型ＴＦＴ１３０２はオンする。また電位ＶＳＳ’がｐチャネル型ＴＦＴ１３０１のゲー
トに与えられると、ＶＳＳ’＜ＶＤＤであるのでゲート電圧はＶGS＜０となり、ｐチャネ
ル型ＴＦＴ１３０１はオンする。
【００２４】
よってＶＳＳ、ＶＳＳ’、ＶTHnの値によっては、ｐチャネル型ＴＦＴ１３０１とｎチ
ャネル型ＴＦＴ１３０２が共にオンになるので、図１６（Ｃ）に示した場合とは異なり、
入力信号が低電位側の電位を有していても、出力信号ＯＵＴの電位がＶＤＤとはならない
。
【００２５】
出力信号ＯＵＴの電位は、各々のトランジスタに流れる電流によって定まる。図１７（
Ｂ）では｜ＶGSn｜＜｜ＶGSp｜なので、各々のトランジスタの特性や、チャネル幅Ｗとチ
ャネル長Ｌの比に差異がなければ、出力信号ＯＵＴの電位はＶＳＳよりもＶＤＤに近くな
る。しかし、各ＴＦＴの移動度、閾値電圧、チャネル幅とチャネル長の比などによっては
、出力信号ＯＵＴの電位がＶＤＤよりもＶＳＳに近い電位となることがある。この場合、
当該デジタル回路の動作は正常とは言えず、誤作動する可能性が高い。そしてこれは連鎖
的に、後段に設けられたデジタル回路の誤動作の原因ともなりうる。
【００２６】
このように、図１６（Ａ）に示したインバータでは、入力信号ＩＮの有する２値の電位
ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’≧ＶＤＤ、ＶＳＳ’≦ＶＳＳであるときに、所
望の電位を有する出力信号ＯＵＴが得られ、インバータが正常に動作するといえる。しか
し入力信号ＩＮの有する２値の電位ＶＤＤ’、ＶＳＳ’が、それぞれＶＤＤ’＜ＶＤＤ、
ＶＳＳ’＞ＶＳＳだと、所望の電位を有する出力信号ＯＵＴが得られず、インバータは正
常に動作しない場合がある。
【００２７】
これはインバータに限らず、他のデジタル回路についてもあてはまる。つまり、入力信
号が有する２値の電位が所定の範囲から外れていると、デジタル回路が有する回路素子が
誤作動するため、所望の電位を有する出力信号ＯＵＴが得られなくなり、該デジタル回路
が正常に動作しない。
【００２８】
前段の回路または配線から供給される入力信号の電位は、必ずしも当該デジタル回路が
正常に動作するような高さであるとは限らない。この場合、レベルシフタで入力信号の電
位を調整することで、デジタル回路の正常な動作を確保することが可能である。しかし一
般的にレベルシフタは、レベルシフタ内において１つの回路素子が動作することで初めて
他の回路素子が動作するというように、回路素子どうしが連動して動作するため、出力信
号の電位の立下りまたは立ち上がりが遅く、半導体装置の高速動作を妨げる原因になりが
ちである。
【００２９】
また、電源電圧が小さいと電流が少なくＴＦＴがオンしにくいため、高速に動作させに
くく、逆に高速に動作させるために電源電圧を大きくすると消費電力が嵩んでしまうとい
う問題があった。
【００３０】
さらに、ｎチャネル型ＴＦＴ１３０２とｐチャネル型ＴＦＴ１３０１が同時にオンして
ショート電流が流れることから、消費電流が増大ずるという問題も生じる。
【００３１】
上述したような問題を解決するため、第１の入力用インバータと第２の出力用インバー
タとを有するレベルシフタ回路において、容量（容量素子）とバイアス手段とによって第
１のインバータから第２のインバータへ入力される信号のＤＣレベルを変換することが提
案されている。（特許文献１参照）。しかしながらこの回路では、第２のインバータを構
成する各トランジスタのゲートと第１のインバータの出力との間に接続されているＤＣレ
ベル変換用容量はバイアス手段によって常にハイレベル電源電位またはローレベル電源電
位に接続されていることから、これら容量の充放電が回路の動特性に悪影響を与えたり（
すなわち回路動作速度の低下を招いたり）、或いは、これら容量の充放電に伴う電力消費
が無視できない程度に大きくなったりするという問題が生じる。また、トランジスタの閾
値電圧にばらつきがあるような場合、各容量の静電容量を対応するトランジスタに合わせ
ることは困難であり、そのためにＤＣレベル変換容量の両端の電圧が対応するトランジス
タの閾値に整合せず、トランジスタのオンオフを正確に行なうことができないという問題
も発生し得る。
【先行技術文献】
【特許文献】
【００３２】
【特許文献１】特開平９−１７２３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００３３】
上述した問題に鑑み、本発明では入力信号が有する２値の電位に関わらず、正常に動作
させることが可能なデジタル回路の提案を課題とする。
【課題を解決するための手段】
【００３４】
本発明者らは、デジタル回路に実際に入力される信号の電位と、該デジタル回路を正常
に動作させ得る電位との間の電位差を予め記憶しておき、デジタル回路に実際に入力され
る信号の電位に該電位差を加算してから回路素子に供給する補正手段を、当該デジタル回
路に設けることで、デジタル回路を正常に動作させることができるのではないかと考えた
。
【００３５】
該補正手段により、入力信号の低電位側の電位が供給されたときにｎチャネル型トラン
ジスタをオフさせ、入力信号の高電位側の電位が供給されたときにｐチャネル型トランジ
スタをオフさせることができる。その結果、デジタル回路が正常に動作できるようになる
。
【００３６】
図１（Ａ）に本発明のデジタル回路の構成を示す。デジタル回路１００は、入力された
信号ＩＮの電位を補正する補正手段１０１と、該補正手段１０１によって補正された入力
信号によって動作が制御される１つまたは複数の回路素子１０２を有している。そして該
回路素子の動作に従って出力信号ＯＵＴの電位が制御される。
【００３７】
図１（Ｂ）に、本発明のデジタル回路が有する補正手段１０１の第１の構成を簡単に示
す。第１の構成の補正手段１０１は、入力信号の高電位側または低電位側のいずれか一方
の電位を補正するための容量素子１２３を有する。
【００３８】
そして、容量素子１２３の第１の電極への電源電位１の供給を制御するスイッチ１３０
と、容量素子１２３の第１の電極への入力信号ＩＮの電位の供給を制御するスイッチ１３
１が設けられている。また、回路素子が有するトランジスタのうち、容量素子１２３の第
２の電極にゲートが接続されるトランジスタ１４０の、ゲートとドレイン間の接続を制御
するスイッチ１３２が設けられている。さらに、前記トランジスタのドレインへの電位の
供給を制御する、スイッチ１３３を有している。なおドレインに供給される電位とは、具
体的にはトランジスタ１４０のゲートとドレインが互いに接続されているとき、トランジ
スタ１４０のソースとドレイン間の電圧をＶDSとすると、｜ＶDS｜≧｜ＶTHp｜とするこ
とができる電位である。
【００３９】
なお図１（Ｂ）では、トランジスタ１４０がｐチャネル型の場合を示しているが、ｎチ
ャネル型であってもよい。その場合を図１（Ｄ）に示す。
【００４０】
なお、入力信号ＩＮの高電位側の電位を補正する場合、つまり図１（Ｂ）のとき、入力
信号ＩＮの高電位側の電位は電源電位２よりも低いので、電源電位１＜電源電位２とする
。また、入力信号ＩＮの低電位側の電位を補正する場合、つまり図１（Ｄ）のとき、入力
信号ＩＮの低電位側の電位は電源電位１よりも高いので、電源電位１＞電源電位２である
。
【００４１】
また、入力信号ＩＮの高電位側の電位を補正する場合、つまり図１（Ｂ）のとき、電源
電位１は、入力信号ＩＮの高電位側の電位に近く、より望ましくはそれ以下となるように
設定するのが望ましい。このようにすることで、入力信号ＩＮの高電位側の電位が供給さ
れたときにｐチャネル型ＴＦＴ１４０がオフしやすくなる。また入力信号ＩＮの低電位側
の電位を補正する場合、つまり図１（Ｄ）のとき、電源電位１は、入力信号ＩＮの低電位
側の電位に近く、より望ましくはそれ以上となるように設定するのが望ましい。トランジ
スタ１４０がｎ型の場合、このようにすることで、入力信号ＩＮの低電位側の電位が供給
されたときにトランジスタ１４０がオフしやすくなる。
【００４２】
そしてスイッチ１３０〜１３３を制御することで、電源電位１と電源電位２の電位差に
、トランジスタ１４０の閾値電圧ＶTHを加算した電位差を、容量素子１２３に記憶、保持
させることができる。
【００４３】
そしてスイッチ１３１を制御することで、入力信号ＩＮの電位が容量素子１２３の第１
の電極に与えられると、入力信号ＩＮの電位に容量素子１２３に保持されている電位差が
加算された電位が、トランジスタ１４０のゲートに入力される。
【００４４】
よって、トランジスタ１４０ひいてはデジタル回路１００を正常に動作させることがで
きる。つまりトランジスタ１４０は入力信号ＩＮの高電位側の電位が加えられたとき、オ
フしやすくなる。そして、入力信号ＩＮの低電位側の電位が加えられたとき、｜ＶGS｜が
大きくなりよりオンしやすくなる。同様に、トランジスタ１４０がｎ型の場合、入力信号
ＩＮの低電位側の電位が加えられたとき、オフしやすくなる。そして、入力信号ＩＮの高
電位側の電位が加えられたとき、｜ＶGS｜が大きくなりよりオンしやすくなる。
【００４５】
正常な動作とは、入力信号ＩＮが低電圧側の電位のときの、出力端子の電位が、入力信
号ＩＮがＶＳＳと等しいときの出力端子の電位とほぼ等しい状態にあり、入力信号ＩＮが
高電位側の電位のときの出力端子の電位が、入力信号ＩＮがＶＤＤのときの出力端子の電
位とほぼ等しい状態にある場合のことを言う。なお、必ずしも出力がＶＳＳやＶＤＤに等
しくなくても、後段に設けられたデジタル回路が誤動作しなければ正常な動作をしている
と見なすことができる。
【００４６】
なお複数の回路素子の中に、トランジスタ１４０のドレインへの電位の供給を制御する
ことができるスイッチが既にある場合、該スイッチをスイッチ１３３の代わりに用いるこ
とが可能である。この場合は改めてスイッチ１３３を設ける必要はない。図１（Ｄ）も同
様である。
【００４７】
図１（Ｃ）に、本発明のデジタル回路が有する補正手段１０１の第２の構成を簡単に示
す。第２の構成の補正手段１０１は、図１（Ｂ）の電源電位１を入力信号の電位で代用し
て補正を行なうものに相当する。具体的に第２の構成の補正手段１０１は、入力信号ＩＮ
の電位を補正するための容量素子１０３と、回路素子が有するトランジスタのうち、容量
素子１０３の第２の電極にゲートが接続されるトランジスタ１０４の、ゲートとドレイン
間の接続を制御するスイッチ１０５が設けられている。さらに、前記トランジスタ１０４
のドレインへの電位の供給を制御する、スイッチ１０６を有している。なおドレインに供
給される電位とは、具体的にはトランジスタ１０４のゲートとドレインが接続されている
とき、｜ＶDS｜≧｜ＶTH｜とすることができる電位である。
【００４８】
図１（Ｃ）では、トランジスタ１０４がｐチャネル型の場合を示しているが、ｎチャネ
ル型であってもよい。トランジスタ１０４がｎチャネル型の場合を図１（Ｅ）に示す。
【００４９】
なお、入力信号ＩＮの高電位側の電位を補正する場合、つまり図１（Ｃ）のとき、入力
信号ＩＮの高電位側の電位＜電源電位とする。また、入力信号ＩＮの低電位側の電位を補
正する場合、つまり図１（Ｅ）のとき、入力信号ＩＮの低電位側の電位＞電源電位である
。
【００５０】
そしてスイッチ１０５、１０６を制御することで、入力信号ＩＮの電位と電源電位の電
位差に、トランジスタ１０４の閾値電圧ＶTHを加算した電位差を、容量素子１０３に記憶
、保持させることができる。
【００５１】
そして入力信号ＩＮの電位が容量素子１０３の第１の電極に与えられると、入力信号Ｉ
Ｎの電位に容量素子１０３に保持されている電位差が加算された電位が、トランジスタ１
０４のゲートに入力される。
【００５２】
よって、トランジスタ１０４ひいてはデジタル回路１００を正常に動作させることがで
きる。
【００５３】
本発明の第１の構成及び第２の構成を組み合わせることで様々なデジタル回路を構成す
ることができる。
【００５４】
また、第１及び第２の構成において、トランジスタのドレインへの電位の供給を制御す
るスイッチを２つ有していても良い。つまり、１つ目のスイッチとは異なる経路でトラン
ジスタのドレインへの電位の供給を制御できるスイッチを、別途設けていても良い。例え
ば第２の構成において、１つ目のスイッチ１０６とは異なる経路でトランジスタのドレイ
ンへの電位の供給を制御できるスイッチを、別途設けたとする。この場合、初期化の際に
スイッチ１０６ではなく別途設けたスイッチでトランジスタ１０４のドレインの電位を制
御し、容量素子１０３の電荷を初期化することができる。よって、例えばインバータが有
するｎ型のトランジスタとｐ型のトランジスタを両方補正しようとする場合に、両方のト
ランジスタに対応する容量素子の初期化を同時に行なうことが可能となる。またドレイン
への電位の供給を制御できるスイッチを別途設けることで、入力信号ＩＮの高電位側の電
位が電源電位と同じであっても補正が可能となる。また逆に、入力信号ＩＮの低電位側の
電位と電源電位が同じであっても補正が可能となる。
【００５５】
なお本発明の第１の構成及び第２の構成において、複数の回路素子の中に、トランジス
タ１０４のドレインへの電位の供給を制御することができるスイッチが既にある場合、該
スイッチをスイッチ１０６の代わりに用いることが可能である。この場合は改めてスイッ
チ１０６を設ける必要はない。
【００５６】
また本発明では、トランジスタ１４０、１０４のゲート容量と、閾値電圧を保持する容
量素子１２３、１０３が直列に接続された状態になる。よって、トランジスタのゲート容
量単独の場合よりも、トランジスタのゲート容量と閾値電圧を保持する容量素子が直列に
接続されることにより得られる合成容量の方が、容量値が小さくなる。よって、ゲート容
量によるトランジスタの動作の遅延を防ぎ、高速化させることができる。さらに回路素子
の１つであるトランジスタが誤動作し、オフさせるべきときにオンさせてしまうことを防
ぐことができるので、漏れ電流による消費電流の増加を防ぐことができる。
【００５７】
なお、容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶
する動作は、各容量素子に保存した電荷が漏れてしまうことでデジタル回路の正常な動作
が妨げられてしまう前に再度行なうのが良い。
【００５８】
電源電圧が小さい場合、オフさせるときはＶGS＝ＶTHとしてぎりぎりオフするようにし
、オンの時はＶGS＝ＶTH＋（ＶH−ＶL）としてＶGSを大きくする。その結果オンしやすく
なる。
【００５９】
なお閾値電圧は、ｎ型のトランジスタの場合はプラス、ｐ型のトランジスタの場合はマ
イナスの場合が多いが、ＶTHn＜０であっても、ＶTHp＞０であっても本願は有効である。
【００６０】
なお、トランジスタのソースとドレインを接続し、該トランジスタのゲート容量を補正
手段の容量素子として用いても良い。また容量素子として用いるトランジスタを複数用意
して、並列に接続して１つの容量素子として用いても良い。この場合、トランジスタはｎ
型であってもｐ型であってもどちらでも良く、またｎ型のトランジスタとｐ型のトランジ
スタを両方用いていても良い。なお、トランジスタのソース／ドレインとゲートとを、そ
れぞれ容量素子のどちらの端子として用いるかについては、両端子に与えられる電位の高
さで決めれば良い。
【００６１】
また本発明の構成によって、入力信号ＩＮの振幅が小さくても良いため、別途昇圧回路
を設けなくとも良く、コスト削減に貢献する。またＩＣからの信号を、ガラス基板上に形
成したデジタル回路に入力信号として供給する場合、昇圧回路を用いずに直接デジタル回
路に入力信号を供給することができる。
【００６２】
なお本発明においてはスイッチを用いているが、他の素子に代替が可能である。例えば
スイッチとしてトランジスタを用いても良い。この場合、スイッチとして用いるトランジ
スタの極性はｎ型でもｐ型でも良い。なお、本発明においてスイッチは、電気的スイッチ
でも機械的なスイッチでも何でも良い。電流の流れを制御できるものなら、何でも良い。
トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよ
い。よって、スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるス
イッチとして動作するため、トランジスタの極性（導電型）は特に限定されない。ただし
、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用い
ることが望ましい。オフ電流が少ないトランジスタとしては、ＬＤＤ領域を設けているも
の等がある。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電
位側電源（Vss、Vgnd、0Vなど）に近い状態で動作する場合はｎチャネル型を、反対に、
ソース端子の電位が、高電位側電源（Vddなど）に近い状態で動作する場合はｐチャネル
型を用いることが望ましい。なぜなら、ゲート・ソース間電圧の絶対値を大きくできるた
め、スイッチとして、動作しやすいからである。なお、ｎチャネル型とｐチャネル型の両
方を用いて、ＣＭＯＳ型のスイッチにしてもよい。
【００６３】
なお本発明は、上述した接続関係に限定されず、その間に電気的な接続を可能とする他
の素子（例えばスイッチ等）が配置されていても良い。
【００６４】
なおデジタル回路がクロックドインバータである場合、補正手段は該クロックドインバ
ータを構成しているいずれのトランジスタに設けても良い。またデジタル回路がインバー
タである場合、両極性のトランジスタを用いたＣＭＯＳインバータであっても、片方の極
性のトランジスタと抵抗とを用いたインバータであっても良い。また、ダイオード接続し
たトランジスタを抵抗として用いても良い。
【発明の効果】
【００６５】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【００６６】
また回路素子がトランジスタを含んでおり、なおかつ補正後の入力信号が該トランジス
タのゲートに入力される場合、トランジスタのゲート容量と第１の容量素子または第２の
容量素子が直列に接続された状態になる。よって、トランジスタのゲート容量単独の場合
よりも、トランジスタのゲート容量と第１の容量素子または第２の容量素子が直列に接続
されることにより得られる合成容量の方が、容量値が小さくなる。よって、ゲート容量に
よるトランジスタの動作の遅延を防ぐことができる。
【図面の簡単な説明】
【００６７】
【図１】本発明のデジタル回路の構成を示す図。
【図２】本発明のデジタル回路の１つであるインバータの第１の構成を示す図。
【図３】図２に示すインバータの動作を示す図。
【図４】図２に示すインバータの動作を示す図。
【図５】本発明のデジタル回路の１つであるクロックドインバータの構成を示す図。
【図６】本発明のデジタル回路の１つであるインバータの第２の構成を示す図。
【図７】図６に示すインバータの動作を示す図。
【図８】図６に示すインバータの動作を示す図。
【図９】本発明のデジタル回路の１つであるＮＡＮＤの第１の構成を示す図。
【図１０】本発明のデジタル回路の１つであるＮＯＲの第１の構成を示す図。
【図１１】本発明の、第２の構成の、クロックドインバータの等価回路図と、タイミングチャート。
【図１２】図１１に示すクロックドインバータを用いた信号線駆動回路の構成を示す図。
【図１３】図１１（Ａ）に示すクロックドインバータの上面図。
【図１４】図１３の断面図。
【図１５】本発明の半導体表示装置の外観図。
【図１６】一般的なインバータの構成とその動作を示す図。
【図１７】入力信号の電位が所望の高さにないときにインバータが誤作動する様子を示す図。
【図１８】抵抗やダイオード接続のトランジスタを用いた本発明のインバータの構成を示す図。
【図１９】本発明のクロックドインバータの構成を示す図。
【図２０】本発明のＮＡＮＤの構成を示す図。
【図２１】本発明のＮＯＲの構成を示す図。
【図２２】シフトレジスタに用いられる本発明のクロックドインバータの構成
【発明を実施するための形態】
【００６８】
（実施の形態１）
本実施の形態では、本発明のデジタル回路の１つであるインバータの、具体的な構成と
、その動作について説明する。
【００６９】
図２に本実施の形態のインバータの構成を示す。２００、２０１は補正手段に相当し、
２０２は回路素子群である。
【００７０】
補正手段２００は、第１の容量素子２０３と、前記第１の容量素子２０３への電位の供
給を制御する４つのスイッチ２０４〜２０７とを有している。また補正手段２０１は、第
２の容量素子２０８と、前記第２の容量素子２０８への電位の供給を制御する４つのスイ
ッチ２０９〜２１２とを有している。
【００７１】
スイッチ２０５は、第１の容量素子２０３が有する第１の電極への、入力信号の電位の
供給を制御する。スイッチ２０４は、第１の容量素子２０３が有する第１の電極への、高
電位側の電源電位ＶHの供給を制御する。スイッチ２０６は、回路素子群２０２が有する
トランジスタのうち、第１の容量素子２０３の第２の電極にゲートが接続されるｐチャネ
ル型トランジスタ２１３の、ゲートとドレイン間の接続を制御する。スイッチ２０７は、
ｐチャネル型トランジスタ２１３のドレインへの電位の供給を制御する。
【００７２】
またスイッチ２１０は、第２の容量素子２０８が有する第１の電極への、入力信号の電
位の供給を制御する。スイッチ２０９は、第２の容量素子２０８が有する第１の電極への
、低電位側の電源電位ＶLの供給を制御する。スイッチ２１１は、回路素子群２０２が有
するトランジスタのうち、第２の容量素子２０８の第２の電極にゲートが接続されるｎチ
ャネル型トランジスタ２１４の、ゲートとドレイン間の接続を制御する。スイッチ２１２
は、ｎチャネル型トランジスタ２１４のドレインへの電位の供給を制御する。
【００７３】
回路素子群２０２は、１つのｐチャネル型トランジスタ２１３と、１つのｎチャネル型
トランジスタ２１４とを有している。ｐチャネル型ＴＦＴ２１３の第１の端子（ここでは
ソース）には、電源電位ＶＤＤが供給されている。また、ｎチャネル型ＴＦＴ２１４の第
１の端子（ここではソース）には、電源電位ＶＳＳが供給されている。
【００７４】
またｐチャネル型トランジスタ２１３の第２の端子（ここではドレイン）とｎチャネル
型トランジスタ２１４の第２の端子（ここではドレイン）は、それぞれスイッチ２０７と
スイッチ２１２がオンの時に、その電位が出力信号ＯＵＴとして後段の回路に供給される
ように接続されている。
【００７５】
また、第１の容量素子２０３の第２の電極はｐチャネル型トランジスタ２１３のゲート
に接続されており、第２の容量素子２０８の第２の電極はｎチャネル型トランジスタ２１
４のゲートに接続されている。
【００７６】
なお、ＶＤＤ＞ＶＳＳであり、ＶH＞ＶLである。また、ＶＤＤ＞ＶH、ＶL＞ＶＳＳとす
る。そして電源電位ＶHは、入力信号ＩＮの高電位側の電位以下となるように設定するの
が望ましい。ただし、入力信号ＩＮが低電位側の電位のとき、トランジスタ２１３がオン
しなくなるとインバータは動作しなくなる。よって、ＶHは入力信号ＩＮが低電位側の電
位のときにトランジスタ２１３がオンする程度の電位よりは高く、入力信号の高電位側の
電位よりは低くするのが望ましい。
【００７７】
また電源電位ＶLは、入力信号ＩＮの低電位側の電位以上となるように設定するのが望
ましい。ただし、入力信号ＩＮが高電位側の電位のとき、トランジスタ２１４がオンしな
くなると動作しなくなる。よって、ＶHは入力信号ＩＮが高電位側の電位のとき、トラン
ジスタ２１４がオンする電位よりは低く、入力信号ＩＮの低電位側の電位よりは高くする
のが望ましい。本実施の形態では説明を簡単にするため、入力信号の高電位側の電位が電
源電位ＶHと等しく、入力信号の低電位側の電位が電源電位ＶLと等しいものと仮定する。
【００７８】
次に図３を用いて、図２に示したインバータの動作について説明する。本発明のデジタ
ル回路の動作は、容量素子に保持されている電荷を初期化する動作と、補正するべき電位
差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別される。
【００７９】
まず各容量素子に保持されている電荷を初期化する動作について、図３を用いて説明す
る。具体的には図３（Ａ）に示すようにスイッチ２０５、２１０をオフ、スイッチ２０４
、２０６、２０７、２０９、２１１、２１２をオンにして、第１の容量素子２０３の第１
の電極に電源電位ＶHを与え、第２の容量素子２０８の第１の電極に電源電位ＶLを与え、
第１の容量素子２０３の第１の電極と、第２の容量素子２０８の第２の電極とを電気的に
接続する。上記動作により、第１の容量素子２０３と第２の容量素子２０８には、電源電
位ＶLと電源電位ＶHとによって電荷が蓄積される。
【００８０】
このとき、ｐチャネル型ＴＦＴ２１３はＶGS＜ＶTHpとなり、オンとなる。またｎチャ
ネル型ＴＦＴ２１４はＶGS＜ＶTHnとなり、オンとなる。なおこのように、トランジスタ
２１３、２１４がオンするようにスイッチ２０７と２１２が接続されていれば、別のつな
ぎ方でも良い。またスイッチを追加しても良い。
【００８１】
次に図３（Ｂ）に示すように、スイッチ２０５、２０７、２１０、２１２をオフ、スイ
ッチ２０４、２０６、２０９、２１１をオンにする。すると、スイッチ２０７、２１２を
オフにした直後はｐチャネル型ＴＦＴ２１３とｎチャネル型ＴＦＴ２１４は共にオンであ
り、またＶＤＤ＞ＶH、ＶＳＳ＜ＶLなので、ｐチャネル型ＴＦＴ２１３とｎチャネル型Ｔ
ＦＴ２１４においてそれぞれドレイン電流が流れている状態にある。しかしこのドレイン
電流によって、第１の容量素子２０３と、第２の容量素子２０８とにそれぞれ蓄積されて
いる電荷が放出され、それぞれのＶGSが徐々にＶTHに近づいていく。そして最終的には、
ＶGSがＶTHにほぼ等しくなったところで、ｐチャネル型ＴＦＴ２１３とｎチャネル型ＴＦ
Ｔ２１４においてそれぞれドレイン電流が０の状態になる。なおこのように、トランジス
タ２１３、２１４のドレインがゲートのみにつながっているようにすれば、２０７、２１
２を別のつなぎ方にしても良い。また補正するべき電位差を容量素子に記憶する際に、補
正しようとするＴＦＴ（ここではｐチャネル型ＴＦＴ２１３とｎチャネル型ＴＦＴ２１４
が相当する）のドレイン電流が必ずしも完全に０になるまで、補正手段が有する容量素子
の電荷の放出を行なわなくとも、ほぼ０に近ければ実動作上は問題がない。
【００８２】
そして、第１の容量素子２０３には、電源電位ＶＤＤからｐチャネル型ＴＦＴ２１３の
閾値電圧ＶTHpを加算した電位と、電源電位ＶHとの電位差（Ｖｃ1と記する）が保持され
る。また第２の容量素子２０８には、電源電位ＶＳＳからｎチャネル型ＴＦＴ２１４の閾
値電圧ＶTHnを加算した電位と、電源電位ＶLとの電位差（Ｖｃ2と記する）が保持される
。
【００８３】
次に図３（Ｃ）に示すように、スイッチ２０４、２０９をオン、スイッチ２０５、２０
６、２０７、２１０、２１１、２１２をオフにすることで、第１の容量素子２０３と第２
の容量素子２０８に蓄積された電荷が保持され、電位差Ｖｃ1と、電位差Ｖｃ2がそれぞれ
記憶される。
【００８４】
次に、記憶された電位差による入力信号の電位の補正と、該補正された電位に基づいて
行なわれる通常動作について説明する。
【００８５】
図４（Ａ）を用いて、入力信号ＩＮの電位が、高電位側（本実施の形態ではＶH）であ
る場合の動作について説明する。
【００８６】
通常の動作では、常にスイッチ２０５、２０７、２１０、２１２がオンし、スイッチ２
０４、２０６、２０９、２１１がオフしている。入力信号の電位ＶHは、スイッチ２０５
、２１０を介して第１の容量素子２０３の第１の電極と、第２の容量素子２０８の第１の
電極に与えられる。
【００８７】
第１の容量素子２０３と第２の容量素子２０８がそれぞれ有する２つの電極間の電位差
は、電荷保存の法則に従いＶC1、ＶC2のままである。よって第１の容量素子２０３の第２
の電極の電位は、第１の電極に電位ＶHが与えられると、電位ＶHに電位差Ｖｃ1が加算さ
れた高さに保たれる。ここで電位差Ｖｃ1＝ＶＤＤ＋ＶTHp−ＶHであるので、第１の容量
素子２０３の第２の電極の電位はＶＤＤ＋ＶTHpとなる。第２の電極の電位ＶＤＤ＋ＶTHp
はｐチャネル型トランジスタ２１３のゲートに与えられ、ｐチャネル型トランジスタ２１
３はゲート電圧ＶGS＝ＶTHpとなるのでオフになる。
【００８８】
一方、第２の容量素子２０８の第２の電極の電位は、第１の電極に電位ＶHが与えられ
ると、電位ＶHに電位差Ｖｃ2が加算された高さに保たれる。ここで電位差Ｖｃ2＝ＶＳＳ
＋ＶTHn−ＶLであるので、第２の容量素子２０８の第２の電極の電位はＶH＋ＶＳＳ＋ＶT
Hn−ＶLとなる。よってｎチャネル型トランジスタ２１４は、ゲート電圧ＶGSn＝ＶH＋ＶT
Hn−ＶLとなる。ここでＶH＞ＶLであるのでＶGSn−ＶTHn＝ＶH−ＶL＞０となり、ｎチャ
ネル型トランジスタ２１４はオンとなる。
【００８９】
よって、入力信号ＩＮの電位がＶHの場合、電源電位ＶＳＳが出力信号の電位として後
段の回路に与えられる。
【００９０】
次に図４（Ｂ）を用いて、入力信号ＩＮの電位が、低電位側（本実施の形態ではＶL）
である場合の動作について説明する。
【００９１】
上述したように通常の動作ではスイッチ２０５、２０７、２１０、２１２がオンし、ス
イッチ２０４、２０６、２０９、２１１がオフしている。そして、入力信号の電位ＶLは
、スイッチ２０５、２１０を介して第１の容量素子２０３の第１の電極と、第２の容量素
子２０８の第１の電極に与えられる。
【００９２】
第１の容量素子２０３と第２の容量素子２０８がそれぞれ有する２つの電極間の電位差
は、電荷保存の法則に従い、ＶC1、ＶC2のままである。よって第１の容量素子２０３の第
２の電極の電位は、第１の電極に電位ＶLが与えられると、電位ＶLに電位差Ｖｃ1が加算
された高さに保たれる。ここで電位差Ｖｃ1＝ＶＤＤ＋ＶTHp−ＶHであるので、第１の容
量素子２０３の第２の電極の電位はＶL＋ＶＤＤ＋ＶTHp−ＶHとなる。よってｐチャネル
型トランジスタ２１３はゲート電圧ＶGS＝ＶL＋ＶTHp−ＶHとなる。ここでＶH＞ＶLであ
るのでＶGSp−ＶTHp＝ＶL−ＶH＜０となり、ｐチャネル型トランジスタ２１３はオンとな
る。
【００９３】
一方、第２の容量素子２０８の第２の電極の電位は、第１の電極に電位ＶLが与えられ
ると、電位ＶLに電位差Ｖｃ2が加算された高さに保たれる。ここで電位差Ｖｃ2＝ＶＳＳ
＋ＶTHn−ＶLであるので、第２の容量素子２０８の第２の電極の電位はＶＳＳ＋ＶTHnと
なる。第２の電極の電位ＶＳＳ＋ＶTHnはｎチャネル型トランジスタ２１４のゲートに与
えられ、ｎチャネル型トランジスタ２１４はゲート電圧がＶGS＝ＶTHnとなるのでオフに
なる。
【００９４】
よって、入力信号ＩＮの電位がＶLの場合、電源電位ＶＤＤが出力信号の電位として後
段の回路に与えられる。
【００９５】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【００９６】
なお本実施の形態では、スイッチ２０４または２０９によって、各容量素子２０３、２
０８の第１の電極への、電源電位ＶHまたはＶLの供給が制御されているが、本発明はこの
構成に限定されない。スイッチ２０４によって電源電位ＶHとは異なる電源電位ＶH’の、
第１の容量素子２０３の第１の電極への供給が制御されていても良い。また、スイッチ２
０９によって電源電位ＶLとは異なる電源電位ＶL’の、第２の容量素子２０８の第１の電
極への供給が制御されていても良い。この場合、入力信号の高電位側の電位をＶH、低電
位側の電位をＶLとすると、ＶL＜ＶH’とし、ＶH＞ＶL’とする。さらに、ＶH’≧ＶH、
ＶL’≦ＶLであることが望ましい。
【００９７】
また、ｐチャネル型トランジスタ２１３またはｎチャネル型トランジスタ２１４のドレ
インへの電位の供給を制御するスイッチを２つ有していても良い。つまり、１つ目のスイ
ッチ２０７、２１２とは異なる経路で、トランジスタのドレインへの電位の供給を制御で
きるスイッチを別途設けていても良い。
【００９８】
なお、本実施の形態では、電荷の初期化と、補正するべき電位差の記憶を、第１の容量
素子２０３と第２の容量素子２０８とで同時に、なおかつ入力信号ＩＮの電位に依存せず
に行なうことができる。
【００９９】
なお図２では、ＣＭＯＳ型のインバータについて示したが、図１８（Ａ）、（Ｂ）に示
すように抵抗やダイオード接続のトランジスタを用いたものにも容易に適用できる。
【０１００】
（実施の形態２）
本実施の形態では、実施の形態１で示したインバータをクロックドインバータとして用
いる場合について説明する。なおこのクロックドインバータにおいては、トランジスタ２
２１、２２２のゲートに入力されるクロック信号には、電源と同じ振幅の信号が入力され
、入力信号ＩＮには振幅の小さな信号が入力されているものとする。そして、図１（Ｂ）
、図１（Ｄ）の構成を適用した場合を示す。
【０１０１】
本発明のデジタル回路が有する補正手段において、回路素子が有するトランジスタのう
ち、容量素子の第２の電極にゲートが接続されるトランジスタの、ドレインへの電位の供
給を制御するスイッチが設けられている。しかし、補正手段以外の回路素子において、該
トランジスタのドレインへの電位の供給を制御するスイッチが既にある場合、これで代用
することが可能である。
【０１０２】
図５に、スイッチを代用した場合の、本発明のクロックドインバータの構成を示す。図
５において、２５０、２５１は補正手段に相当し、２５２は回路素子群に相当する。
【０１０３】
補正手段２５０は、第１の容量素子２３３と、前記第１の容量素子２３３への電位の供
給を制御する３つのスイッチ２３０〜２３２とを有している。また補正手段２５１は、第
２の容量素子２４３と、前記第２の容量素子２４３への電位の供給を制御する３つのスイ
ッチ２４０〜２４２とを有している。
【０１０４】
スイッチ２３１は、第１の容量素子２３３が有する第１の電極への、入力信号の電位の
供給を制御する。スイッチ２３０は、第１の容量素子２３３が有する第１の電極への、高
電位側の電源電位ＶHの供給を制御する。スイッチ２３２は、回路素子群２５２が有する
トランジスタのうち、第１の容量素子２３３の第２の電極にゲートが接続されるｐチャネ
ル型トランジスタ２２０の、ゲートとドレイン間の接続を制御する。
【０１０５】
またスイッチ２４１は、第２の容量素子２４３が有する第１の電極への、入力信号の電
位の供給を制御する。スイッチ２４０は、第２の容量素子２４３が有する第１の電極への
、低電位側の電源電位ＶLの供給を制御する。スイッチ２４２は、回路素子群２５２が有
するトランジスタのうち、第２の容量素子２４３の第２の電極にゲートが接続されるｎチ
ャネル型トランジスタ２２３の、ゲートとドレイン間の接続を制御する。
【０１０６】
回路素子群２５２は、２つのｐチャネル型トランジスタ２２０、２２１と、２つのｎチ
ャネル型トランジスタ２２２、２２３とを有している。ｐチャネル型ＴＦＴ２２０の第１
の端子（ここではソース）には、電源電位ＶＤＤが供給されている。ｐチャネル型ＴＦＴ
２２０の第２の端子（ここではドレイン）にはｐチャネル型ＴＦＴ２２１の第１の端子（
ここではソース）が接続されている。
【０１０７】
また、ｎチャネル型ＴＦＴ２２３の第１の端子（ここではソース）には、電源電位ＶＳ
Ｓが供給されている。ｎチャネル型ＴＦＴ２２３の第２の端子（ここではドレイン）には
ｎチャネル型ＴＦＴ２２２の第１の端子（ここではソース）が接続されている。ｐチャネ
ル型ＴＦＴ２２１の第２の端子（ここではドレイン）とｎチャネル型ＴＦＴ２２２の第２
の端子（ここではドレイン）とは接続されており、そのノードにおける電位が、出力信号
ＯＵＴの電位として後段の回路に供給される。
【０１０８】
また、第１の容量素子２３３の第２の電極はｐチャネル型トランジスタ２２０のゲート
に接続されており、第２の容量素子２４３の第２の電極はｎチャネル型トランジスタ２２
３のゲートに接続されている。
【０１０９】
本実施の形態では、ｐチャネル型ＴＦＴ２２１が、ｐチャネル型トランジスタ２２０の
ドレインへの電位の供給を制御するスイッチとして機能する。また、ｎチャネル型ＴＦＴ
２２２が、ｎチャネル型トランジスタ２２３のドレインへの電位の供給を制御するスイッ
チとして機能する。つまり、トランジスタ２２１と２２２に入力されるクロック信号等の
信号に同期した出力信号ＯＵＴが得られる。
【０１１０】
そして、図５に示すクロックドインバータは、図２に示すインバータの一形態とみなす
ことも可能であり、スイッチ２０７がｐチャネル型ＴＦＴ、スイッチ２１２がｎチャネル
型ＴＦＴである場合に相当する。つまり、ｐチャネル型ＴＦＴ２２１はスイッチ２０７に
相当し、ｎチャネル型ＴＦＴ２２２はスイッチ２１２に相当する。
【０１１１】
よって図２に示すインバータは、通常動作におけるスイッチ２０７、２１２のスイッチ
ングを変えることで、クロックドインバータとして機能させることができる。具体的には
、スイッチ２０７、２１２を、図３（Ｂ）に示したような補正すべき動作を行なっている
とき以外は、常にオンにしておくのではなく、クロック信号に出力を同期させて動作させ
たいときに、クロック信号などによりオンオフを繰り返すことによって、クロックドイン
バータとして動作させることができる。
【０１１２】
なお、本実施の形態では、電荷の初期化と、補正するべき電位差の記憶を、第１の容量
素子２３３と第２の容量素子２４３とで同時に、なおかつ入力信号ＩＮの電位に依存せず
に行なうことができる。
【０１１３】
なお、ＶＤＤ＞ＶＳＳであり、ＶH＞ＶLであり、ＶＤＤ＞ＶH、ＶL＞ＶＳＳである。そ
して電源電位ＶHは、入力信号ＩＮの高電位側の電位以下となるように設定するのが望ま
しい。また電源電位ＶLは、入力信号ＩＮの低電位側の電位以上となるように設定するの
が望ましい。本実施の形態では入力信号の高電位側の電位が電源電位ＶHと等しく、入力
信号の低電位側の電位が電源電位ＶLと等しいものと仮定する。
【０１１４】
（実施の形態３）
本実施の形態では、本発明のデジタル回路の１つであるインバータの、実施の形態１と
は異なる構成について説明する。これは図１（Ｃ）、図１（Ｅ）を適用したものに相当す
る。
【０１１５】
図６に本実施の形態のインバータの構成を示す。３０１、３０２は補正手段に相当し、
３０３は回路素子群である。
【０１１６】
補正手段３０１は、第１の容量素子３０４と、前記第１の容量素子３０４への電位の供
給を制御する２つのスイッチ３０６、３０７とを有している。また補正手段３０２は、第
２の容量素子３０５と、前記第２の容量素子３０５への電位の供給を制御する２つのスイ
ッチ３０８、３０９とを有している。
【０１１７】
スイッチ３０６は、回路素子群３０３が有するトランジスタのうち、第１の容量素子３
０４の第２の電極にゲートが接続されるｐチャネル型トランジスタ３１０の、ゲートとド
レイン間の接続を制御する。スイッチ３０７は、ｐチャネル型トランジスタ３１０のドレ
インへの電位の供給を制御する。
【０１１８】
またスイッチ３０８は、回路素子群３０３が有するトランジスタのうち、第２の容量素
子３０５の第２の電極にゲートが接続されるｎチャネル型トランジスタ３１１の、ゲート
とドレイン間の接続を制御する。スイッチ３０９は、ｎチャネル型トランジスタ３１１の
ドレインへの電位の供給を制御する。
【０１１９】
回路素子群３０３は、１つのｐチャネル型トランジスタ３１０と、１つのｎチャネル型
トランジスタ３１１とを有している。ｐチャネル型トランジスタ３１０の第１の端子（こ
こではソース）には電源電位ＶＤＤが与えられており、ｎチャネル型トランジスタ３１１
の第１の端子（ここではソース）には電源電位ＶＳＳが与えられている。
【０１２０】
またｐチャネル型トランジスタ３１０の第２の端子（ここではドレイン）とｎチャネル
型トランジスタ３１１の第２の端子（ここではドレイン）は、それぞれスイッチ３０７と
スイッチ３０９がオンの時に、その電位が出力信号ＯＵＴとして後段の回路に供給される
ように接続されている。
【０１２１】
また、第１の容量素子３０４の第２の電極はｐチャネル型トランジスタ３１０のゲート
に接続されており、第２の容量素子３０５の第２の電極はｎチャネル型トランジスタ３１
１のゲートに接続されている。
【０１２２】
なお、ＶＤＤ＞ＶＳＳである。また、入力信号ＩＮの高電位側の電源電位をＶH、低電
位側の電源電位をＶLとすると、ＶH＞ＶLである。また、ＶＤＤ＞ＶH、ＶL＞ＶＳＳとす
る。
【０１２３】
次に図７、図８を用いて、図６に示したインバータの動作について説明する。本実施例
のインバータの動作は、容量素子に保持されている電荷を初期化する動作と、補正するべ
き電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作とに区別され
る。ただし各容量素子への電源電位の供給は順に行なう。
【０１２４】
まず、第１の容量素子３０４に保持されている電荷を初期化する動作について説明する
。具体的には図７（Ａ）に示すようにスイッチ３０６、３０７、３０９をオン、スイッチ
３０８をオフにする。上記動作により、入力信号ＩＮの高電位側の電位ＶHが第１の容量
素子３０４の第１の電極に与えられ、第１の容量素子３０４の第２の電極がｐチャネル型
ＴＦＴ３１０のドレインに接続される。
【０１２５】
このとき、ｐチャネル型ＴＦＴ３１０はＶGS＜ＶTHpとなり、オンとなる。よって、第
１の容量素子３０４に所定の電荷が蓄積される。なお、トランジスタ３１０がオンするよ
うにスイッチ３０７等が接続されていれば別のつなぎ方でも良い。
【０１２６】
次に図７（Ｂ）に示すように、スイッチ３０７、３０８、３０９をオフ、スイッチ３０
６をオンにする。すると、スイッチ３０７、３０９をオフにした直後は、ｐチャネル型Ｔ
ＦＴ３１０はオンであり、またＶＤＤ＞ＶHなので、ｐチャネル型ＴＦＴ３１０において
ドレイン電流が流れている状態にある。しかしこのドレイン電流によって、第１の容量素
子３０４にそれぞれ蓄積されている電荷が放出され、ＶGSが徐々にＶTHに近づいていく。
そして最終的には、ＶGSがＶTHにほぼ等しくなたところで、ｐチャネル型ＴＦＴ３１０に
おいてドレイン電流が０の状態になる。なお、トランジスタ３１０のドレインがゲートの
みにつながっているようにすれば、別のつなぎ方でも良い。
【０１２７】
そして、第１の容量素子３０４には、電源電位ＶＤＤからｐチャネル型ＴＦＴ３１０の
閾値電圧ＶTHpを加算した電位と、電源電位ＶHとの電位差（Ｖｃ1と記する）が保持され
る。
【０１２８】
次に図７（Ｃ）に示すように、スイッチ３０６、３０７、３０８、３０９をオフにする
ことで、第１の容量素子３０４に蓄積された電荷が保持され、電位差Ｖｃ1が記憶される
。
【０１２９】
次に、第２の容量素子３０５に保持されている電荷を初期化する。具体的には図８（Ａ
）に示すようにスイッチ３０７、３０８、３０９をオン、スイッチ３０６をオフにする。
上記動作により、入力信号ＩＮの低電位側の電位ＶLが第２の容量素子３０５の第１の電
極に与えられ、第２の容量素子３０５の第２の電極がｎチャネル型ＴＦＴ３１１のドレイ
ンに接続される。
【０１３０】
このとき、ｐチャネル型ＴＦＴ３１０はＶGS＜ＶTHpとなり、オンとなる。よって、第
２の容量素子３０５に所定の電荷が蓄積される。なお、トランジスタ３１０がオンするよ
うにスイッチ３０７等が接続されていれば別のつなぎ方でも良い。
【０１３１】
次に図８（Ｂ）に示すように、スイッチ３０６、３０７、３０９をオフ、スイッチ３０
８をオンにする。すると、スイッチ３０７、３０９をオフにした直後は、ｎチャネル型Ｔ
ＦＴ３１１はオンであり、またＶＳＳ＜ＶLなので、ｎチャネル型ＴＦＴ３１１において
ドレイン電流が流れている状態にある。しかしこのドレイン電流によって、第２の容量素
子３０５に蓄積されている電荷が放出され、ＶGSが徐々にＶTHに近づいていく。そして最
終的には、ＶGSがＶTHにほぼ等しくなたところで、ｎチャネル型ＴＦＴ３１１においてド
レイン電流が０の状態になる。なお、トランジスタ３１０のドレインがゲートのみにつな
がっているようにすれば、別のつなぎ方でも良い。
【０１３２】
そして、第２の容量素子３０５には、電源電位ＶＳＳからｎチャネル型ＴＦＴ３１１の
閾値電圧ＶTHnを加算した電位と、電源電位ＶLとの電位差（Ｖｃ2と記する）が保持され
る。
【０１３３】
次に図８（Ｃ）に示すように、スイッチ３０６、３０７、３０８、３０９をオフにする
ことで、第１の容量素子３０４と第２の容量素子３０５に蓄積された電荷が保持され、電
位差Ｖｃ1と、電位差Ｖｃ2がそれぞれ記憶される。
【０１３４】
なお、第１の容量素子３０３と第２の容量素子３０４への電荷の蓄積は、つまり、図７
の動作と図８の動作とは、どちらを先に行っても良い。
【０１３５】
そして通常動作の際には、記憶された電位差によって入力信号の電位の補正が行なわれ
る。通常動作の際は、スイッチ３０６、３０８を常にオフにしておく。そして、クロック
ドインバータではなくただのインバータの場合は、スイッチ３０７、３０９を常にオンに
しておく。なお、スイッチ３０７、３０９をクロックドインバータの中のスイッチの１つ
として共用することもできる。このときの動作を図１９に示す。
【０１３６】
図１９（Ａ）を用いて、入力信号ＩＮの電位が、高電位側（本実施の形態ではＶH）で
ある場合の動作について説明する。
【０１３７】
通常の動作では、常にスイッチ３２０７、３２１２がオンし、スイッチ３２０６、３２
１１がオフしている。入力信号の電位ＶHは、第１の容量素子３２０３の第１の電極と、
第２の容量素子３２０８の第１の電極に与えられる。
【０１３８】
第１の容量素子３２０３と第２の容量素子３２０８がそれぞれ有する２つの電極間の電
位差は、電荷保存の法則に従いＶC1、ＶC2のままである。よって第１の容量素子３２０３
の第２の電極の電位は、第１の電極に電位ＶHが与えられると、電位ＶHに電位差Ｖｃ1が
加算された高さに保たれる。ここで電位差Ｖｃ1＝ＶＤＤ＋ＶTHp−ＶHであるので、第１
の容量素子３２０３の第２の電極の電位はＶＤＤ＋ＶTHpとなる。第２の電極の電位ＶＤ
Ｄ＋ＶTHpはｐチャネル型トランジスタ３２１３のゲートに与えられ、ｐチャネル型トラ
ンジスタ３２１３はゲート電圧ＶGS＝ＶTHpとなるのでオフになる。
【０１３９】
一方、第２の容量素子３２０８の第２の電極の電位は、第１の電極に電位ＶHが与えら
れると、電位ＶHに電位差Ｖｃ2が加算された高さに保たれる。ここで電位差Ｖｃ2＝ＶＳ
Ｓ＋ＶTHn−ＶLであるので、第２の容量素子３２０８の第２の電極の電位はＶH＋ＶＳＳ
＋ＶTHn−ＶLとなる。よってｎチャネル型トランジスタ３２１４は、ゲート電圧ＶGSn＝
ＶH＋ＶTHn−ＶLとなる。ここでＶH＞ＶLであるのでＶGSn−ＶTHn＝ＶH−ＶL＞０となり
、ｎチャネル型トランジスタ３２１４はオンとなる。
【０１４０】
よって、入力信号ＩＮの電位がＶHの場合、電源電位ＶＳＳが出力信号の電位として後
段の回路に与えられる。
【０１４１】
次に図１９（Ｂ）を用いて、入力信号ＩＮの電位が、低電位側（本実施の形態ではＶL
）である場合の動作について説明する。
【０１４２】
上述したように通常の動作ではスイッチ３２０７、３２１２がオンし、スイッチ３２０
６、３２１１がオフしている。そして、入力信号の電位ＶLは、第１の容量素子３２０３
の第１の電極と、第２の容量素子３２０８の第１の電極に与えられる。
【０１４３】
第１の容量素子３２０３と第２の容量素子３２０８がそれぞれ有する２つの電極間の電
位差は、電荷保存の法則に従い、ＶC1、ＶC2のままである。よって第１の容量素子３２０
３の第２の電極の電位は、第１の電極に電位ＶLが与えられると、電位ＶLに電位差Ｖｃ1
が加算された高さに保たれる。ここで電位差Ｖｃ1＝ＶＤＤ＋ＶTHp−ＶHであるので、第
１の容量素子３２０３の第２の電極の電位はＶL＋ＶＤＤ＋ＶTHp−ＶHとなる。よってｐ
チャネル型トランジスタ３２１３はゲート電圧ＶGS＝ＶL＋ＶTHp−ＶHとなる。ここでＶH
＞ＶLであるのでＶGSp−ＶTHp＝ＶL−ＶH＜０となり、ｐチャネル型トランジスタ３２１
３はオンとなる。
【０１４４】
一方、第２の容量素子３２０８の第２の電極の電位は、第１の電極に電位ＶLが与えら
れると、電位ＶLに電位差Ｖｃ2が加算された高さに保たれる。ここで電位差Ｖｃ2＝ＶＳ
Ｓ＋ＶTHn−ＶLであるので、第２の容量素子３２０８の第２の電極の電位はＶＳＳ＋ＶTH
nとなる。第２の電極の電位ＶＳＳ＋ＶTHnはｎチャネル型トランジスタ３２１４のゲート
に与えられ、ｎチャネル型トランジスタ３２１４はゲート電圧がＶGS＝ＶTHnとなるので
オフになる。
【０１４５】
よって、入力信号ＩＮの電位がＶLの場合、電源電位ＶＤＤが出力信号の電位として後
段の回路に与えられる。
【０１４６】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【０１４７】
また、トランジスタ３２１３、３２１４のドレインへの電位の供給を制御するスイッチ
を２つ有していても良い。つまり、１つ目のスイッチ３２０７、３２１２とは異なる経路
で、トランジスタのドレインへの電位の供給を制御できるスイッチを別途設けていても良
い。
【０１４８】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。また、図２に示したデジタル回路に比べて補正手段に用いるスイッチの
数を抑えることができ、より簡単な構成で本発明の効果を得ることができる。
【０１４９】
（実施の形態４）
本実施の形態では、本発明のデジタル回路の１つであるＮＡＮＤの構成について説明す
る。
【０１５０】
図９に示す本実施の形態のＮＡＮＤは、４つの補正手段４０１〜４０４と、回路素子群
４０５とを有している。図９は、図１（Ｂ）、図１（Ｄ）の構成を適用した場合を示す。
【０１５１】
補正手段４０１は、第１の容量素子４０６と、前記第１の容量素子４０６への電位の供
給を制御する４つのスイッチ４０７〜４１０とを有している。補正手段４０２は、第２の
容量素子４１１と、前記第２の容量素子４１１への電位の供給を制御する４つのスイッチ
４１２〜４１５とを有している。補正手段４０３は、第３の容量素子４１６と、前記第３
の容量素子４１６への電位の供給を制御する５つのスイッチ４１７〜４２０、４２６とを
有している。補正手段４０４は、第４の容量素子４２１と、前記第４の容量素子４２１へ
の電位の供給を制御する４つのスイッチ４２２〜４２５とを有している。
【０１５２】
スイッチ４０７は、第１の容量素子４０６が有する第１の電極への、入力信号ＩＮ1の
電位の供給を制御する。スイッチ４０８は、第１の容量素子４０６が有する第１の電極へ
の、高電位側の電源電位ＶHの供給を制御する。スイッチ４０９は、回路素子群４０５が
有するトランジスタのうち、第１の容量素子４０６の第２の電極にゲートが接続されるｐ
チャネル型トランジスタ４３０の、ゲートとドレイン間の接続を制御する。スイッチ４１
０は、ｐチャネル型トランジスタ４３０のドレインへの電位の供給を制御する。
【０１５３】
またスイッチ４１２は、第２の容量素子４１１が有する第１の電極への、入力信号ＩＮ
2の電位の供給を制御する。スイッチ４１３は、第２の容量素子４１１が有する第１の電
極への、高電位側の電源電位ＶHの供給を制御する。スイッチ４１４は、回路素子群４０
５が有するトランジスタのうち、第２の容量素子４１１の第２の電極にゲートが接続され
るｐチャネル型トランジスタ４３１の、ゲートとドレイン間の接続を制御する。スイッチ
４１５は、ｐチャネル型トランジスタ４３１のドレインへの電位の供給を制御する。
【０１５４】
スイッチ４１８は、第３の容量素子４１６が有する第１の電極への、入力信号ＩＮ1の
電位の供給を制御する。スイッチ４１７は、第３の容量素子４１６が有する第１の電極へ
の、低電位側の電源電位ＶLの供給を制御する。スイッチ４１９は、回路素子群４０５が
有するトランジスタのうち、第３の容量素子４１６の第２の電極にゲートが接続されるｎ
チャネル型トランジスタ４３２の、ゲートとドレイン間の接続を制御する。スイッチ４２
０は、ｎチャネル型トランジスタ４３２のドレインへの電位の供給を制御する。またスイ
ッチ４２６は、ｎチャネル型トランジスタ４３２のドレインへの電源電位ＶＳＳの供給を
制御する。
【０１５５】
またスイッチ４２３は、第４の容量素子４２１が有する第１の電極への、入力信号ＩＮ
2の電位の供給を制御する。スイッチ４２２は、第４の容量素子４２１が有する第１の電
極への、低電位側の電源電位ＶLの供給を制御する。スイッチ４２４は、回路素子群４０
５が有するトランジスタのうち、第４の容量素子４２１の第２の電極にゲートが接続され
るｎチャネル型トランジスタ４３３の、ゲートとドレイン間の接続を制御する。スイッチ
４２５は、ｎチャネル型トランジスタ４３３のドレインへの電位の供給を制御する。
【０１５６】
回路素子群４０５は、２つのｐチャネル型トランジスタ４３０、４３１と、２つのｎチ
ャネル型トランジスタ４３２、４３３とを有している。ｐチャネル型トランジスタ４３０
の第１の端子（ここではソース）と、ｐチャネル型トランジスタ４３１の第１の端子（こ
こではソース）には電源電位ＶＤＤが与えられている。そして、ｐチャネル型トランジス
タ４３０の第２の端子（ここではドレイン）と、ｐチャネル型トランジスタ４３１の第２
の端子（ここではドレイン）は、それぞれスイッチ４１０とスイッチ４１５がオンの時に
、その電位が出力信号ＯＵＴとして後段の回路に供給されるように接続されている。また
、ｎチャネル型トランジスタ４３２の第１の端子（ここではソース）には電源電位ＶＳＳ
が与えられている。また、ｎチャネル型トランジスタ４３２の第２の端子（ここではドレ
イン）は、スイッチ４２０がオンのときにその電位がｎチャネル型トランジスタ４３３の
第１の端子（ここではソース）に与えられるように接続されている。そしてｎチャネル型
トランジスタ４３３の第２の端子（ここではドレイン）は、スイッチ４２５がオンの時に
、その電位が出力信号ＯＵＴとして後段の回路に供給されるように接続されている。
【０１５７】
第１の容量素子４０６の第２の電極は、ｐチャネル型トランジスタ４３０のゲートに接
続されている。第２の容量素子４１１の第２の電極は、ｐチャネル型トランジスタ４３１
のゲートに接続されている。第３の容量素子４１６の第２の電極は、ｎチャネル型トラン
ジスタ４３２のゲートに接続されている。第４の容量素子４２１の第２の電極は、ｎチャ
ネル型トランジスタ４３３のゲートに接続されている。
【０１５８】
なお、ＶＤＤ＞ＶＳＳであり、ＶH＞ＶLである。また、ＶＤＤ＞ＶH、ＶL＞ＶＳＳとす
る。本実施の形態では入力信号の高電位側の電位が電源電位ＶHと等しく、入力信号の低
電位側の電位が電源電位ＶLと等しいものと仮定する。しかし本発明はこの構成に限定さ
れない。スイッチ４０８、４１３、４１７または４２２によって、電源電位ＶHとは異な
る電源電位ＶH’の、または電源電位ＶLとは異なる電源電位ＶL’の供給が制御されてい
ても良い。この場合、入力信号の高電位側の電位をＶH、低電位側の電位をＶLとすると、
ＶL＜ＶH’とし、ＶH＞ＶL’とする。さらに、ＶH’≧ＶH、ＶL’≦ＶLであることが望ま
しい。
【０１５９】
なお本実施の形態では、第１の容量素子４０６の第１の電極に供給される電源電位と、
第２の容量素子４１１の第１の電極に供給される電源電位とが同じ高さＶHとしているが
、本実施の形態はこの構成に限定されず、互いに高さが異なっていても良い。また、第３
の容量素子４１６の第１の電極に供給される電源電位と、第４の容量素子４２１の第１の
電極に供給される電源電位とが同じ高さＶLとしているが、本実施の形態はこの構成に限
定されず、互いに高さが異なっていても良い。この場合においてもＶH＞ＶL、ＶＤＤ＞Ｖ
H、ＶL＞ＶＳＳを満たすようにする。
【０１６０】
図９に示したＮＡＮＤの動作も、容量素子に保持されている電荷を初期化する動作と、
補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作と
に区別される。
【０１６１】
容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動
作と、デジタル回路の本来の機能を果たす通常の動作における、各補正手段が有するスイ
ッチの動作については、実施の形態１を参照することができる。ただし、スイッチ４２６
は、初期化の際にオフにし、電位差取得時及び電荷保存時にオンにし、通常動作時にはオ
フにする。
【０１６２】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【０１６３】
また、補正手段４０３だけではなく、補正手段４０１、４０２または４０４においても
、トランジスタのドレインへの電位の供給を制御するスイッチを２つ有していても良い。
つまり、１つ目のスイッチ４１０、４１５、４２５とは異なる経路で、トランジスタのド
レインへの電位の供給を制御できるスイッチを別途設けていても良い。
【０１６４】
なお本実施の形態では、ＮＡＮＤに図１（Ｂ）、図１（Ｄ）の構成を適用した例を示し
たが、図１（Ｃ）、図１（Ｅ）の構成を適用しても良い。図２０に、図１（Ｃ）、図１（
Ｅ）の構成を適用したものを示す。
【０１６５】
（実施の形態５）
本実施の形態では、本発明のデジタル回路の１つであるＮＯＲの構成について説明する
。
【０１６６】
図１０に示す本実施の形態のＮＯＲは、４つの補正手段５０１〜５０４と、回路素子群
５０５とを有している。図１０は、図１（Ｂ）、図１（Ｄ）を適用。
【０１６７】
補正手段５０１は、第１の容量素子５０６と、前記第１の容量素子５０６への電位の供
給を制御する４つのスイッチ５０７〜５１０とを有している。補正手段５０２は、第２の
容量素子５１１と、前記第２の容量素子５１１への電位の供給を制御する５つのスイッチ
５１２〜５１５と、５２６とを有している。補正手段５０３は、第３の容量素子５１６と
、前記第３の容量素子５１６への電位の供給を制御する４つのスイッチ５１７〜５２０と
を有している。補正手段５０４は、第４の容量素子５２１と、前記第４の容量素子５２１
への電位の供給を制御する４つのスイッチ５２２〜５２５とを有している。
【０１６８】
スイッチ５０７は、第１の容量素子５０６が有する第１の電極への、入力信号ＩＮ1の
電位の供給を制御する。スイッチ５０８は、第１の容量素子５０６が有する第１の電極へ
の、高電位側の電源電位ＶHの供給を制御する。スイッチ５０９は、回路素子群５０５が
有するトランジスタのうち、第１の容量素子５０６の第２の電極にゲートが接続されるｐ
チャネル型トランジスタ５３０の、ゲートとドレイン間の接続を制御する。スイッチ５１
０は、ｐチャネル型トランジスタ５３０のドレインへの電位の供給を制御する。
【０１６９】
またスイッチ５１２は、第２の容量素子５１１が有する第１の電極への、入力信号ＩＮ
2の電位の供給を制御する。スイッチ５１３は、第２の容量素子５１１が有する第１の電
極への、高電位側の電源電位ＶHの供給を制御する。スイッチ５１４は、回路素子群５０
５が有するトランジスタのうち、第２の容量素子５１１の第２の電極にゲートが接続され
るｐチャネル型トランジスタ５３１の、ゲートとドレイン間の接続を制御する。スイッチ
５１５は、ｐチャネル型トランジスタ５３１のドレインへの電位の供給を制御する。スイ
ッチ５２６は、ｐチャネル型トランジスタ５３１のソースへの電位の供給を制御する。
【０１７０】
スイッチ５１８は、第３の容量素子５１６が有する第１の電極への、入力信号ＩＮ1の
電位の供給を制御する。スイッチ５１７は、第３の容量素子５１６が有する第１の電極へ
の、低電位側の電源電位ＶLの供給を制御する。スイッチ５１９は、回路素子群５０５が
有するトランジスタのうち、第３の容量素子５１６の第２の電極にゲートが接続されるｎ
チャネル型トランジスタ５３２の、ゲートとドレイン間の接続を制御する。スイッチ５２
０は、ｎチャネル型トランジスタ５３２のドレインへの電位の供給を制御する。
【０１７１】
またスイッチ５２３は、第４の容量素子５２１が有する第１の電極への、入力信号ＩＮ
2の電位の供給を制御する。スイッチ５２２は、第４の容量素子５２１が有する第１の電
極への、低電位側の電源電位ＶLの供給を制御する。スイッチ５２４は、回路素子群５０
５が有するトランジスタのうち、第４の容量素子５２１の第２の電極にゲートが接続され
るｎチャネル型トランジスタ５３３の、ゲートとドレイン間の接続を制御する。スイッチ
５２５は、ｎチャネル型トランジスタ５３３のドレインへの電位の供給を制御する。
【０１７２】
回路素子群５０５は、２つのｐチャネル型トランジスタ５３０、５３１と、２つのｎチ
ャネル型トランジスタ５３２、５３３とを有している。また、ｐチャネル型トランジスタ
５３０の第１の端子（ここではソース）には電源電位ＶＤＤが与えられている。また、ｐ
チャネル型トランジスタ５３０の第２の端子（ここではドレイン）は、スイッチ５１０が
オンのときにその電位がｐチャネル型トランジスタ５３１の第１の端子（ここではソース
）に与えられるように接続されている。そしてｐチャネル型トランジスタ５３１の第２の
端子（ここではドレイン）は、スイッチ５１５がオンの時に、その電位が出力信号ＯＵＴ
として後段の回路に供給されるように接続されている。ｎチャネル型トランジスタ５３２
の第１の端子（ここではソース）と、ｎチャネル型トランジスタ５３３の第１の端子（こ
こではソース）には電源電位ＶＳＳが与えられている。そして、ｎチャネル型トランジス
タ５３２の第２の端子（ここではドレイン）と、ｎチャネル型トランジスタ５３３の第２
の端子（ここではドレイン）は、それぞれスイッチ５２０とスイッチ５２５がオンの時に
、その電位が出力信号ＯＵＴとして後段の回路に供給されるように接続されている。
【０１７３】
第１の容量素子５０６の第２の電極は、ｐチャネル型トランジスタ５３０のゲートに接
続されている。第２の容量素子５１１の第２の電極は、ｐチャネル型トランジスタ５３１
のゲートに接続されている。第３の容量素子５１６の第２の電極は、ｎチャネル型トラン
ジスタ５３２のゲートに接続されている。第４の容量素子５２１の第２の電極は、ｎチャ
ネル型トランジスタ５３３のゲートに接続されている。
【０１７４】
なお、ＶＤＤ＞ＶＳＳであり、ＶH＞ＶLであり、ＶＤＤ＞ＶH、ＶL＞ＶＳＳである。本
実施の形態では入力信号の高電位側の電位が電源電位ＶHと等しく、入力信号の低電位側
の電位が電源電位ＶLと等しいものと仮定する。しかし本発明はこの構成に限定されない
。スイッチ５０８、５１３、５１７または５２２によって、電源電位ＶHとは異なる電源
電位ＶH’の、または電源電位ＶLとは異なる電源電位ＶL’の供給が制御されていても良
い。この場合、入力信号の高電位側の電位をＶH、低電位側の電位をＶLとすると、ＶL＜
ＶH’とし、ＶH＞ＶL’とする。さらに、ＶH’≧ＶH、ＶL’≦ＶLであることが望ましい
。
【０１７５】
なお本実施の形態では、第１の容量素子５０６の第１の電極に供給される電源電位と、
第２の容量素子５１１の第１の電極に供給される電源電位とが同じ高さＶHとしているが
、本実施の形態はこの構成に限定されず、互いに高さが異なっていても良い。また、第３
の容量素子５１６の第１の電極に供給される電源電位と、第４の容量素子５２１の第１の
電極に供給される電源電位とが同じ高さＶLとしているが、本実施の形態はこの構成に限
定されず、互いに高さが異なっていても良い。この場合においてもＶH＞ＶL、ＶＤＤ＞Ｖ
H、ＶL＞ＶＳＳを満たすようにする。
【０１７６】
図１０に示したＮＯＲの動作も、容量素子に保持されている電荷を初期化する動作と、
補正するべき電位差を記憶する動作と、デジタル回路の本来の機能を果たす通常の動作と
に区別される。
【０１７７】
容量素子に保持されている電荷を初期化する動作と、補正するべき電位差を記憶する動
作と、デジタル回路の本来の機能を果たす通常の動作における、各補正手段が有するスイ
ッチの動作については、実施の形態１を参照することができる。ただし、スイッチ５２６
は、初期化の際にオフにし、電位差取得時及び電荷保存時にオンにし、通常動作時にはオ
フにする。
【０１７８】
本発明は上記構成によって、入力信号の電位に関わらずデジタル回路を正常に動作させ
ることができる。
【０１７９】
また、補正手段５０１だけではなく、補正手段５０２、５０３または５０４においても
、トランジスタのドレインへの電位の供給を制御するスイッチを２つ有していても良い。
つまり、１つ目のスイッチ５２０、５１５、５２５とは異なる経路で、トランジスタのド
レインへの電位の供給を制御できるスイッチを別途設けていても良い。
【０１８０】
なお本実施の形態では、ＮＯＲに図１（Ｂ）、図１（Ｄ）の構成を適用した例を示した
が、図１（Ｃ）、図１（Ｅ）の構成を適用しても良い。図２１に、図１（Ｃ）、図１（Ｅ
）を適用したものを示す。
【０１８１】
なお、本発明のデジタル回路において用いられるトランジスタは、単結晶シリコンを用
いて形成されたトランジスタであっても良いし、ＳＯＩを用いたトランジスタであっても
良いし、多結晶半導体や、セミアモルファス半導体（微結晶半導体）、アモルファス半導
体を用いた薄膜トランジスタであっても良い。また、有機半導体を用いたトランジスタで
あっても、カーボンナノチューブを用いたトランジスタであっても良い。また、トランジ
スタが配置されている基板の種類に限定はなく、単結晶基板、ＳＯＩ基板、ガラス基板な
どを用いても良い。
【実施例１】
【０１８２】
本実施例では、半導体表示装置の信号線駆動回路に、本発明のクロックドインバータを
用いた場合の、クロックドインバータの構成とその駆動について説明する。
【０１８３】
図１１（Ａ）に本実施例で用いられるクロックドインバータの回路図を示す。図１１（
Ａ）に示すクロックドインバータは、図６に示したインバータをクロックドインバータと
して用いたものであり、図６に示したインバータのスイッチ３０６〜３０９に、トランジ
スタを用いたものに相当する。
【０１８４】
なお、入力信号ＩＮには小さい振幅の信号が入力され、Ａ、Ｂ、Ｃ、Ｄには電源と同じ
振幅の信号が入力されるとする。Ｃ、Ｄに入力されるラッチパルス、クロック信号、シフ
トレジスタの出力であるサンプリングパルスなどの同期信号に同期して、入力信号ＩＮの
信号が出力信号ＯＵＴに出力される。
【０１８５】
図１１（Ａ）に示すクロックドインバータは、第１の容量素子６０１と、第２の容量素
子６０２と、ｐチャネル型トランジスタ６０３、６０７、６０８と、ｎチャネル型トラン
ジスタ６０４、６０９、６１０を有している。
【０１８６】
第１の容量素子６０１の第１の電極と第２の容量素子６０２の第１の電極は互いに接続
されており、入力信号ＩＮの電位が与えられる。第１の容量素子６０１の第２の電極はｐ
チャネル型トランジスタ６０７のゲートに接続されている。また、第２の容量素子６０２
の第２の電極はｎチャネル型トランジスタ６１０のゲートに接続されている。
【０１８７】
ｐチャネル型トランジスタ６０３の第１の端子と第２の端子は、一方はｐチャネル型Ｔ
ＦＴ６０７のゲートに、もう一方はｐチャネル型ＴＦＴ６０７の第２の端子（ここではド
レイン）に接続されている。また、ｎチャネル型トランジスタ６０４の第１の端子と第２
の端子は、一方はｎチャネル型ＴＦＴ６１０のゲートに、もう一方はｎチャネル型ＴＦＴ
６１０の第２の端子（ここではドレイン）に接続されている。
【０１８８】
ｐチャネル型トランジスタ６０７の第１の端子（ここではソース）には電源電位ＶＤＤ
が与えられている。そして、ｐチャネル型トランジスタ６０７の第２の端子（ここではド
レイン）と、ｐチャネル型トランジスタ６０８の第１の端子（ここではソース）は互いに
接続されている。また、ｎチャネル型トランジスタ６１０の第１の端子（ここではソース
）には電源電位ＶＳＳが与えられている。また、ｎチャネル型トランジスタ６１０の第２
の端子（ここではドレイン）にはｎチャネル型トランジスタ６０９の第１の端子（ここで
はソース）が接続されている。そしてｎチャネル型トランジスタ６０９の第２の端子（こ
こではドレイン）は、ｐチャネル型トランジスタ６０８の第２の端子（ここではドレイン
）に接続されている。なお、ｎチャネル型トランジスタ６０９の第２の端子とｐチャネル
型トランジスタ６０８の第２の端子の電位が、出力信号ＯＵＴの電位として後段の回路に
与えられる。
【０１８９】
図１１（Ｂ）に、第２の容量素子６０２に電荷を蓄積する期間と、第１の容量素子６０
１に電荷を蓄積する期間と、通常動作する期間の、入力信号ＩＮの電位と、ｐチャネル型
トランジスタ６０３、６０８のゲートの電位と、ｎチャネル型トランジスタ６０４、６０
９のゲートの電位のタイミングチャートを示す。
【０１９０】
図１１（Ｂ）に示すように、第２の容量素子６０２への電荷蓄積期間は、第２の容量素
子６０２の初期化Ｉと、電位差の取得ＩＩと、電荷の保存ＩＩＩの３つの動作が行なわれ
る。
【０１９１】
初期化Ｉでは、ｐチャネル型トランジスタ６０３はオフとなり、ｎチャネル型トランジ
スタ６０４はオンとなる。またｐチャネル型ＴＦＴ６０８はオンとなり、ｎチャネル型Ｔ
ＦＴ６０９はオンとなる。そして入力信号ＩＮの電位は低電圧側の電位ＶLに保たれる。
【０１９２】
電位差の取得ＩＩでは、ｐチャネル型トランジスタ６０３はオフのままであり、ｎチャ
ネル型トランジスタ６０４はオンのままである。そしてｐチャネル型ＴＦＴ６０８はオフ
となり、ｎチャネル型ＴＦＴ６０９はオフとなる。そして入力信号ＩＮの電位は低電圧側
の電位ＶLに保たれたままである。
【０１９３】
電荷の保存ＩＩＩでは、ｐチャネル型トランジスタ６０３はオフのままであり、ｎチャ
ネル型トランジスタ６０４はオフになる。そしてｐチャネル型ＴＦＴ６０８はオフのまま
であり、ｎチャネル型ＴＦＴ６０９はオフのままである。そして入力信号ＩＮの電位は低
電圧側の電位ＶLに保たれたままである。
【０１９４】
第２の容量素子６０２への電荷蓄積期間が終了すると、第１の容量素子６０１への電荷
蓄積期間が開始される。第１の容量素子６０１への電荷蓄積期間も、図１１（Ｂ）に示す
ように、第１の容量素子６０１の初期化Ｉと、電位差の取得ＩＩと、電荷の保存ＩＩＩの
３つの動作が行なわれる。
【０１９５】
初期化Ｉでは、ｐチャネル型トランジスタ６０３はオンとなり、ｎチャネル型トランジ
スタ６０４はオフとなる。またｐチャネル型ＴＦＴ６０８はオンとなり、ｎチャネル型Ｔ
ＦＴ６０９はオンとなる。そして入力信号ＩＮの電位は高電圧側の電位ＶHに保たれる。
【０１９６】
電位差の取得ＩＩでは、ｐチャネル型トランジスタ６０３はオンのままであり、ｎチャ
ネル型トランジスタ６０４はオフのままである。そしてｐチャネル型ＴＦＴ６０８はオフ
となり、ｎチャネル型ＴＦＴ６０９はオフとなる。そして入力信号ＩＮの電位は高電圧側
の電位ＶHに保たれたままである。
【０１９７】
電荷の保存ＩＩＩでは、ｐチャネル型トランジスタ６０３はオフとなり、ｎチャネル型
トランジスタ６０４はオフのままである。そしてｐチャネル型ＴＦＴ６０８はオフのまま
であり、ｎチャネル型ＴＦＴ６０９はオフのままである。そして入力信号ＩＮの電位は高
電圧側の電位ＶHに保たれたままである。
【０１９８】
なお図１１（Ｂ）では、第２の容量素子６０２への電荷の蓄積を、第１の容量素子６０
１への電荷の蓄積より先に行なっているが、逆であってもよい。すなわち、第１の容量素
子６０１への電荷の蓄積を行なった後、第２の容量素子６０２への電荷の蓄積を行なうよ
うにしても良い。
【０１９９】
そして、通常動作期間においては、ｐチャネル型トランジスタ６０３とｎチャネル型ト
ランジスタ６０４はオフとなる。
【０２００】
図１２に、本実施例のクロックドインバータを用いた信号線駆動回路の構成を示す。本
実施例の信号線駆動回路は、シフトレジスタ１００１と、ラッチＡ１００２と、ラッチＢ
１００３とを有する。ラッチＡ１００２とラッチＢ１００３は、複数段のラッチを有して
おり、本実施例のクロックドインバータは各ラッチに用いられている。
【０２０１】
具体的には図１２に示すように、本実施例のラッチＡ１００２が有する各段のラッチは
、本発明のクロックドインバータ１００４、通常のクロックドインバータ１００５と、２
つのインバータ１００６、１００７と、ＯＲ１００８を有している。
【０２０２】
通常のクロックドインバータ１００５と、２つのインバータ１００６、１００７と、Ｏ
Ｒ１００８には電源と同じ振幅の信号が入力されるとする。従って、通常の回路を用いれ
ば良い。しかし、ビデオ信号、つまりクロックドインバータ１００４の入力信号には振幅
の小さな信号が入力されるとする。従って、図１１の回路を用いる必要がある。
【０２０３】
ＯＲ１００８には、シフトレジスタ１００１からのタイミング信号と、初期化のタイミ
ングを制御するための初期化信号が入力されている。
【０２０４】
本実施例のクロックドインバータの場合、ビデオ信号が入力信号ＩＮに相当し、ＯＲ１
００８の出力信号と、その極性を反転させた信号とが、一方は図１１（Ａ）に示すｐチャ
ネル型トランジスタ６０８のゲートに入力され、他方は図１１（Ａ）に示すｎチャネル型
トランジスタ６０９のゲートに入力される。
【０２０５】
よって、初期化させたいときや入力信号を同期させて出力したいときには、トランジス
タ６０８、６０９をオンにする。なお、図１２には図示していないが、図１１（Ａ）のＡ
、Ｂを制御する信号も必要になる。なお、図１１（Ｂ）のI、II、IIIに示した初期化は、
ラッチＡが動作していない期間に設ければ良い。例えば、帰線期間や時間階調のときの点
灯期間（ドライバが動いていない期間）などに設ければ良い。
【０２０６】
図１３に、クロックドインバータ１００４の上面図を示す。なお、図１３（Ａ）におい
て既に示したものについては、同じ符号を付す。
【０２０７】
１１０１は入力信号ＩＮが入力される配線であり、１１０２は出力信号ＯＵＴが出力さ
れる配線である。また１１０３はｎチャネル型トランジスタ６０９のゲートに与えられる
電位が供給される配線であり、１１０４はｐチャネル型トランジスタ６０８のゲートに与
えられる電位が供給される配線である。１１０５はｎチャネル型トランジスタ６０４のゲ
ートに与えられる電位が供給される配線であり、１１０６はｐチャネル型トランジスタ６
０３のゲートに与えられる電位が供給される配線である。
【０２０８】
また、１１２０は電源電位ＶＳＳが供給されている配線であり、１１２１は電源電位Ｖ
ＤＤが供給されている配線である。
【０２０９】
図１３のＡ−Ａ’における断面図を図１４（Ａ）に、Ｂ−Ｂ’における断面図を図１４
（Ｂ）に示す。
【０２１０】
配線１２００と配線１２０１は共に配線１１０６に接続されており、配線１２００の一
部はｐチャネル型トランジスタ６０３のゲートとして機能している。
【０２１１】
クロックドインバータ１００４が有するｐチャネル型トランジスタ６０８は、チャネル
形成領域１２０７と、第１の端子または第２の端子に相当する不純物領域１２０６、１２
０８と、ゲートに相当するゲート電極１２０２と、チャネル形成領域１２０７とゲート電
極１２０２間に設けられたゲート絶縁膜１２２４を有している。
【０２１２】
クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７は、チャネル
形成領域１２０９と、第１の端子または第２の端子に相当する不純物領域１２０８、１２
１０と、ゲートに相当するゲート電極１２０３と、チャネル形成領域１２０９とゲート電
極１２０３間に設けられたゲート絶縁膜１２２４を有している。
【０２１３】
クロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、チャネル
形成領域１２１１と、第１の端子または第２の端子に相当する不純物領域１２１０、１２
１２と、ゲートに相当するゲート電極１２０４と、チャネル形成領域１２１１とゲート電
極１２０４間に設けられたゲート絶縁膜１２２４を有している。
【０２１４】
クロックドインバータ１００５が有するｐチャネル型トランジスタ６０８は、チャネル
形成領域１２１３と、第１の端子または第２の端子に相当する不純物領域１２１２、１２
１４と、ゲートに相当するゲート電極１２０５と、チャネル形成領域１２１３とゲート電
極１２０５間に設けられたゲート絶縁膜１２２４を有している。
【０２１５】
なお、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０８と、ク
ロックドインバータ１００４が有するｐチャネル型トランジスタ６０７は、不純物領域１
２０８を共有している。不純物領域１２０８は、クロックドインバータ１００４が有する
ｐチャネル型トランジスタ６０８においてはソースに、クロックドインバータ１００４が
有するｐチャネル型トランジスタ６０７においてはドレインに相当する。
【０２１６】
また、クロックドインバータ１００５が有するｐチャネル型トランジスタ６０８と、ク
ロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、不純物領域１
２１２を共有している。不純物領域１２１２は、クロックドインバータ１００５が有する
ｐチャネル型トランジスタ６０８においてはソースに、クロックドインバータ１００５が
有するｐチャネル型トランジスタ６０７においてはドレインに相当する。
【０２１７】
また、クロックドインバータ１００４が有するｐチャネル型トランジスタ６０７と、ク
ロックドインバータ１００５が有するｐチャネル型トランジスタ６０７は、不純物領域１
２１０を共有している。不純物領域１２１０は、両トランジスタにおいてソースに相当す
る。
【０２１８】
不純物領域１２０６に配線１２１５が接続されている。配線１２１５は、クロックドイ
ンバータ１００４が有するｎチャネル型トランジスタ６０９のドレインに接続されている
。また不純物領域１２１４に、配線１２１６が接続されている。配線１２１６は、クロッ
クドインバータ１００５が有するｎチャネル型トランジスタ６０９のドレインに接続され
ている。
【０２１９】
不純物領域１２０８に接続されている配線１２１７は、クロックドインバータ１００４
が有するｐチャネル型トランジスタ６０３の第１の端子と接続されている。クロックドイ
ンバータ１００４が有するｐチャネル型トランジスタ６０７のゲート電極１２０３はクロ
ックドインバータ１００４が有するｐチャネル型トランジスタ６０３の第２の端子と電気
的に接続されている。
【０２２０】
不純物領域１２１２には、配線１２１８が接続されている。不純物領域１２１０には、
配線１２１９が接続されている。配線１２１９は配線１１２１が接続されている。
【０２２１】
配線１３００はゲート電極１２０２と接続されており、配線１１０４と電気的に接続さ
れている。配線１３０１は配線１１０３と電気的に接続されている。
【０２２２】
配線１２２３は、第１の容量素子６０１の半導体膜１２２６が有する不純物領域１２２
５に接続されている。半導体膜１２２６はゲート絶縁膜１２２４を間に挟んで第１の容量
素子６０１の容量素子用電極１２２８と重なり合っている。第１の容量素子６０１の容量
素子用電極１２２８は配線１２２７と接続されており、配線１２２７はｐチャネル型ＴＦ
Ｔ６０３の第２の端子と接続されている。第１の容量素子６０１の半導体膜１３５０は、
図示していないが、半導体膜１３５０が有する不純物領域において配線１２２７と接続さ
れている。また第１の容量素子６０１の容量素子用電極１３５１はゲート絶縁膜１２２４
を間に挟んで半導体膜１３５０と重なり合っている。
【０２２３】
半導体膜１２２６と容量素子用電極１２２８とがゲート絶縁膜１２２４を間に挟んで重
なることで形成される容量素子と、半導体膜１３５０と容量素子用電極１３５１とがゲー
ト絶縁膜１２２４を間に挟んで重なることで形成される容量素子とが、共に第１の容量素
子６０１に相当する。
【０２２４】
このように容量素子をＭＯＳ容量として形成している。ただし、ＭＯＳ容量は一方の電
極と他方の電極とで、電位の上下関係によっては容量値が非常に小さくなってしまう。従
って、容量素子を２つ並列に配置し、その極性や電極の向きなどを逆にすることにより、
電位の上下関係に関係なく容量素子として動作させている。
【０２２５】
なお図１３から分かるとおり、容量素子は大きく形成している。なぜなら図１１におい
ては、入力信号ＩＮの電圧を印加しても容量素子６０１とトランジスタ６０７のゲート容
量とにより電圧分圧されるからである。例えば、容量素子６０１とトランジスタ６０７の
ゲート容量とが同じ大きさなら、入力信号ＩＮの振幅のうち、半分しかトランジスタ６０
７のゲートに加わらない。よって、容量素子６０１は大きくする必要がある。基準として
はトランジスタ６０７のゲート容量の５倍の大きさで容量素子６０１を形成するのが望ま
しい。なお、容量素子６０２と、トランジスタ６１０の関係についても同様である。
【０２２６】
なお本発明のデジタル回路の１つであるクロックドインバータは、図１３に示す構成に
限定されない。例えば、シフトレジスタ１００１が有するフリップフロップ回路を構成し
ているクロックドインバータに用いられていても良い。この場合、入力されるビデオ信号
の帰線期間においてシフトレジスタは動作していないので、該期間において電荷の初期化
及び補正するべき電位差の記憶を行なえば良い。
【０２２７】
図２２に、シフトレジスタに用いられる本発明のクロックドインバータの構成を一例と
して示す。
【０２２８】
図２２に示すクロックドインバータは、第１の容量素子７００と、前記第１の容量素子
７００への電位の供給を制御するスイッチ７０１〜７０５とを有している。さらに図２２
に示すクロックドインバータは、第２の容量素子７１０と、前記第２の容量素子７１０へ
の電位の供給を制御するスイッチ７１１〜７１５とを有している。
【０２２９】
スイッチ７０２は、第１の容量素子７００が有する第１の電極への、反転クロック信号
（ＣＬＫｂ）の電位の供給を制御する。スイッチ７０１は、第１の容量素子７００が有す
る第１の電極への、高電位側の電源電位ＶHの供給を制御する。スイッチ７０３は、第１
の容量素子７００の第２の電極にゲートが接続されるｐチャネル型トランジスタ７２０の
、ゲートとドレイン間の接続を制御する。スイッチ７０４は、ｐチャネル型トランジスタ
７２０のドレインと、ｐチャネル型トランジスタ７２１のソースの接続を制御する。スイ
ッチ７０５は、ｐチャネル型トランジスタ７２０のドレインへの電位ＶＳＳの供給を制御
する。
【０２３０】
スイッチ７１２は、第２の容量素子７１０が有する第１の電極への、クロック信号（Ｃ
ＬＫ）の電位の供給を制御する。スイッチ７１１は、第２の容量素子７１０が有する第１
の電極への、低電位側の電源電位ＶLの供給を制御する。スイッチ７１３は、第２の容量
素子７１０の第２の電極にゲートが接続されるｎチャネル型トランジスタ７２３の、ゲー
トとドレイン間の接続を制御する。スイッチ７１４は、ｎチャネル型トランジスタ７２３
のドレインと、ｎチャネル型トランジスタ７２２のソースの接続を制御する。スイッチ７
１５は、ｎチャネル型トランジスタ７２３のドレインへの電位ＶＤＤの供給を制御する。
【０２３１】
なお本実施例では、スイッチ７０５によってｐチャネル型トランジスタ７２０のドレイ
ンへの電位ＶＳＳの供給が制御されているが、本発明はこの構成に限定されない。電位Ｖ
ＳＳとは異なる電位（例えば電位ＶＳＳ’）が、スイッチ７０５によってｐチャネル型ト
ランジスタ７２０のドレインに供給されていても良い。また本実施例では、スイッチ７１
５によってｎチャネル型トランジスタ７２３のドレインへの電位ＶＤＤの供給が制御され
ているが、本発明はこの構成に限定されない。電位ＶＤＤとは異なる電位（例えば電位Ｖ
ＤＤ’）が、スイッチ７１５によってｎチャネル型トランジスタ７２３のドレインに供給
されていても良い。ただし、電位ＶＤＤ’＞電位ＶＳＳ’とする。
【０２３２】
本発明のクロックドインバータが有するｐチャネル型ＴＦＴ７２０のソースには、電源
電位ＶＤＤが供給されている。また本発明のクロックドインバータが有するｎチャネル型
ＴＦＴ７２３のソースには、電源電位ＶＳＳが供給されている。また本発明のクロックド
インバータが有するｐチャネル型ＴＦＴ７２１とｎチャネル型ＴＦＴ７２２はドレインが
互いに接続されており、そのノードにおける電位が、出力信号ＯＵＴの電位として後段の
回路に供給される。
【０２３３】
また、第１の容量素子７００の第２の電極はｐチャネル型トランジスタ７２０のゲート
に接続されており、第２の容量素子７１０の第２の電極はｎチャネル型トランジスタ７２
３のゲートに接続されている。
【０２３４】
図２２に示すクロックドインバータは、スイッチ７０１、７０３、７０５、７１１、７
１３、７１５をオン、スイッチ７０２、７０４、７１２、７１４をオフすることで、第１
の容量素子７００、第２の容量素子７１０に保持されている電荷を初期化する。そして、
スイッチ７０１、７０３、７１１、７１３、をオン、スイッチ７０２、７０４、７０５、
７１２、７１４、７１５をオフすることで、第１の容量素子７００、第２の容量素子７１
０に補正するべき電位差を記憶する。そして、スイッチ７０２、７０４、７１２、７１４
をオン、スイッチ７０１、７０３、７０５、７１１、７１３、７１５をオフすることで、
デジタル回路の本来の機能を果たす通常の動作を行なうことができる。
【０２３５】
なお、図２２に示したクロックドインバータにおいて、第１の容量素子７００が有する
第１の電極への、高電位側の電源電位ＶHの供給を行なう必要は必ずしもない。また第２
の容量素子７１０が有する第１の電極への、低電位側の電源電位ＶLの供給を行なう必要
は必ずしもない。この場合、電荷の初期化と、補正するべき電位差の記憶を、第１の容量
素子７００と第２の容量素子７１０で順に行なうようにする。
【０２３６】
なお本発明では、回路素子を構成しているトランジスタ（本実施例ではｐチャネル型ト
ランジスタ７２０と、ｎチャネル型トランジスタ７２３）のゲートに入力される信号（本
実施例の場合はクロック信号）の振幅が、電源電圧（高電位側の電源電位と低電位側の電
源電位の差）より小さい場合でも、確実に回路素子を構成しているトランジスタをオンオ
フできることがメリットの一つである。しかし本実施例のように、スイッチによって回路
素子を構成しているｐ型のトランジスタ（本実施例ではｐチャネル型トランジスタ７２０
）のドレインへの電位ＶＳＳの供給の制御が可能である場合、またスイッチによって回路
素子を構成しているｎ型のトランジスタ（本実施例ではｎチャネル型トランジスタ７２３
）のドレインへの電位ＶＤＤの供給の制御が可能である場合、回路素子を構成しているト
ランジスタ（本実施例ではｐチャネル型トランジスタ７２０と、ｎチャネル型トランジス
タ７２３）の動作速度を高めるべく回路素子を構成しているトランジスタのゲートに入力
される信号（本実施例の場合はクロック信号）のＤＣレベルを補正するように、補正手段
の容量素子（本実施例では第１の容量素子７００、第２の容量素子７１０）を、充電する
ことが可能である。つまり本実施例で示した形態の場合、設定動作を適切に変更すること
で、電源電圧が回路素子を構成しているトランジスタのしきい値電圧の絶対値に対して十
分大きくない場合に該トランジスタの動作速度を向上させることが望まれる場合にも対応
することができ、従って、回路の動作速度を落とすことなく、電源電圧を小さくして消費
電力の低減を図ることができるというメリットをも併せて有する。
【実施例２】
【０２３７】
本発明のデジタル回路を駆動回路に用いたあらゆる半導体装置は、本発明の範疇に含ま
れる。図１５に本発明の半導体装置の１つである半導体表示装置の外観図を示す。図１５
に示す半導体表示装置は、複数の画素が設けられた画素部８０３と、画素を選択する走査
線駆動回路８０１と、前記選択された画素にビデオ信号を供給する信号線駆動回路とを有
する。そして画素部８０３、信号線駆動回路８０２または走査線駆動回路８０１の駆動に
用いられる各種信号及び電源電位は、ＦＰＣ８０４を介して供給される。
【０２３８】
本発明の半導体表示装置には、液晶表示装置、有機発光素子に代表される発光素子を各
画素に備えた発光装置、ＤＭＤ（Digital Micromirror Device）、ＰＤＰ（Plasma Displ
ay Panel）、ＦＥＤ（Field Emission
Display）等や、半導体膜を用いた回路素子を駆動回路に有しているその他の表示装置が
含まれる。
【０２３９】
また本発明の範疇に含まれる半導体装置には、半導体表示装置の他に、加算器、ＡＬＵ
（Arithmetic Logic Unit）、カウンタ、乗算器、シフタ等を含む演算回路と、フリップ
フロップ、マルチポートＲＡＭ、ＦＩＦＯ（First In Firsy Out）回路等を含む記憶回路
と、ＰＬＡ（Programmable Logic Array）等を含む制御回路とを、いずれか単数または複
数有する半導体集積回路がある。
【実施例３】
【０２４０】
本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグ
ル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生
装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲー
ム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書
籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）
等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げら
れる。
【符号の説明】
【０２４１】
１００  デジタル回路
１０１  補正手段
１０２  回路素子
１０３  容量素子
１０４  トランジスタ
１０５、１０６  スイッチ
１２３  容量素子
１３０〜１３３  スイッチ
１４０  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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