(57)【要約】      （修正有）【課題】軽負荷時や無負荷時での効率や出力電圧のリプルを排除することができるスイッチングレギュレータを提供する。【解決手段】電流モード型スイッチングレギュレータ１００は、上位トランジスタＱＨ及び下位トランジスタＱＬと、入力電圧Ｖｉｎ１に比例した出力電圧Ｖｏｕｔ１を生成するスイッチング出力回路１８０と、出力電圧Ｖｏｕｔ１を出力する出力端子１９０を備える。さらに上位トランジスタＱＨに流れる電流を検出する電流検出比較器１２４と、電流検出比較器１２４の動作を制御する切替回路１２２を備える。切替回路１２２は、上位トランジスタＱＨ、下位トランジスタＱＬの各ゲートパルスＳＨ,ＳＬのパルス幅及びスイッチング電圧Ｖｓｗ１のパルス幅を比較する負荷検出回路１４０によって制御される。電流検出比較器１２４の作動期間は、負荷検出回路１４０によって決定される。【選択図】図１
2011072101.tif 000002
【特許請求の範囲】
【請求項１】
上位トランジスタに流れる電流を検出する電流検出比較器を備えた電流モード型スイッチングレギュレータであって、前記電流検出比較器は、前記上位トランジスタがオンするタイミングよりも早いタイミングでオンする電流モード型スイッチングレギュレータ。
【請求項２】
前記電流検出比較器は前記上位トランジスタがオフするタイミングよりも遅くオフする請求項１に記載の電流モード型スイッチングレギュレータ。
【請求項３】
前記電流検出比較器が作動する期間は、前記上位トランジスタのオン期間に前記上位トランジスタ及び前記下位トランジスタが共にオフであるデッドタイムを加えたものである請求項１に記載の電流モード型スイッチングレギュレータ。
【請求項４】
前記電流検出比較器が作動する期間は、前記上位トランジスタのオン期間に前記上位トランジスタ及び前記下位トランジスタが共にオフであるデッドタイムを加えた期間よりも大きいものである請求項１に記載の電流モード型スイッチングレギュレータ。
【請求項５】
上位トランジスタに流れる電流を検出する電流検出比較器を備えた電流モード型スイッチングレギュレータであって、入力電圧が供給される入力端子と、前記入力端子と基準電位ＧＮＤとの間に直列に接続される上位トランジスタ及び下位トランジスタと、前記上位トランジスタと前記下位トランジスタの共通接続点であるスイッチング端子に接続され、前記入力電圧に比例した出力電圧を生成するスイッチングレギュレータ出力回路と、前記出力電圧を出力する出力端子と、前記上位トランジスタ及び前記下位トランジスタをスイッチング制御するドライバ回路と、前記ドライバ回路を制御し前記スイッチングレギュレータ出力回路側の電流が帰還される電流検出比較器とを備え、前記電流検出比較器は、前記上位トランジスタがオンする期間であって、かつ、前記上位トランジスタがオンする期間よりも長い期間作動する電流モード型スイッチングレギュレータ。
【請求項６】
前記電流検出比較器がオンするタイミングは、前記上位トランジスタがオンするタイミングよりも早い請求項５に記載の電流モード型スイッチングレギュレータ。
【請求項７】
前記電流検出比較器がオフするタイミングは、前記上位トランジスタがオフするタイミングよりも遅い請求項５に記載の電流モード型スイッチングレギュレータ。
【請求項８】
前記電流検出比較器が作動する期間は、前記上位トランジスタがオンするタイミングよりも早いタイミングから、前記上位トランジスタがオフするタイミングよりも遅いタイミングまでである請求項５に記載の電流モード型スイッチングレギュレータ。
【請求項９】
前記電流検出比較器が作動する期間は、前記下位トランジスタがオフするタイミングよりも早いタイミングから、前記下位トランジスタがオンするタイミングよりも遅いタイミングまでである請求項５に記載の電流モード型スイッチングレギュレータ。
【請求項１０】
前記電流検出比較器が作動する期間は、前記下位トランジスタのオフ期間と等しい請求項５に記載の電流モード型スイッチングレギュレータ。
【請求項１１】
前記電流検出比較器が作動する期間は、前記上位トランジスタのオン期間に前記上位及び前記下位トランジスタが共にオフであるデッドタイムを加えたものである請求項５に記載の電流モード型スイッチングレギュレータ。
【請求項１２】
前記電流検出比較器が作動する期間は、前記上位トランジスタのオン期間に前記上位及び前記下位トランジスタが共にオフであるデッドタイムを加えたものである請求項３に記載の電流モード型スイッチングレギュレータ。
【請求項１３】
前記電流検出比較器が作動する期間は、前記上位トランジスタと前記下位トランジスタの共通接続点に出力されたスイッチング電圧に基づいて生成されたものである請求項３に記載の電流モード型スイッチングレギュレータ。
【請求項１４】
前記電流検出比較器が作動する期間は、前記上位トランジスタと前記下位トランジスタの共通接続点に出力されたスイッチング電圧に基づいて生成された出力信号と前記下位トランジスタのオフ期間に相当する出力信号の論理積処理されたものである請求項３に記載の電流モード型スイッチングレギュレータ。
【請求項１５】
前記電流検出比較器が作動する期間は、前記上位トランジスタと前記下位トランジスタの共通接続点に出力されたスイッチング電圧に基づいて生成された出力信号と前記下位トランジスタのオフ期間に相当する出力信号の論理積処理された出力信号と、前記上位トランジスタをオンさせる信号との論理和処理された制御信号である請求項３に記載の電流モード型スイッチングレギュレータ。
【請求項１６】
上位トランジスタ（ＱＨ）に流れる電流（ｉｏｕｔ１）を検出する電流検出比較器（１２４）を備えた電流モード型スイッチングレギュレータ（１００）であって、入力電圧（Ｖｉｎ１）が供給される入力端子（１５０）と、前記入力端子（１５０）と基準電位端子（ＧＮＤ）との間に直列に接続される前記上位トランジスタ（ＱＨ）及び下位トランジスタ（ＱＬ）と、前記上位トランジスタ（ＱＨ）と前記下位トランジスタ（ＱＬ）の共通接続点であるスイッチング端子（１６０）に接続され、前記入力電圧（Ｖｉｎ１）に比例した出力電圧（Ｖｏｕｔ１）を生成するスイッチングレギュレータ出力回路（１８０）と、前記出力電圧（Ｖｏｕｔ１）を出力する出力端子（１９０）と、前記上位トランジスタ（ＱＨ）及び前記下位トランジスタ（ＱＬ）をスイッチング制御するドライバ回路（１３０）と、前記ドライバ回路（１３０）を駆動するＲＳフリップフロップ（１２６）と、前記ＲＳフリップフロップ（１２６）を制御する前記電流検出比較器（１２４）と、前記電流比較器（１２４）のオン及びオフを制御する切替回路（１２２）と、前記切替回路（１２２）を制御するための制御信号を生成する負荷検出回路（１４）とを備える電流モード型スイッチングレギュレータ（１００）。
【請求項１７】
前記負荷検出回路は、前記上位トランジスタと前記下位トランジスタの共通接続点に出力されるスイッチング電圧を波形整形するコンパレータを含む請求項１６に記載の電流モード型スイッチングレギュレータ。
【請求項１８】
前記負荷検出回路は、前記下位トランジスタがオフさせるゲートパルスを反転させるインバータを含む請求項１６に記載の電流モード型スイッチングレギュレータ。
【請求項１９】
前記負荷検出回路は、前記上位トランジスタと前記下位トランジスタの共通接続点に出力されるスイッチング電圧を波形整形するコンパレータと、前記コンパレータの出力信号及び前記インバータの出力信号が印加される論理積回路とを含む請求項１８に記載の電流モード型スイッチングレギュレータ。
【請求項２０】
前記負荷検出回路は、前記論理積回路の出力信号及び前記上位トランジスタを駆動するゲートパルスが印加される論理和回路を含む請求項１９に記載の電流モード型スイッチングレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電流モード型スイッチングレギュレータに関する。
【背景技術】
【０００２】
スイッチングレギュレータは、所定の入力電圧をそれよりも高い所定の出力電圧又は所定の低い電圧に変換したり、あるいは電源電圧の極性を反転させたりする電源回路装置の１つである。こうしたスイッチングレギュレータを便宜上区分けするには、いくつかの方法が知られている。たとえば、出力電圧を入力電圧に対して昇圧するのかそれとも降圧するかによって、昇圧型，昇降圧型，降圧型などに区分けする方法や、電圧の極性を反転させる場合、たとえば正の電源電圧を負の電源電圧に変換する場合には反転（又は逆極性）型といった区分けを用いる。
【０００３】
又、整流素子としてダイオードを用いるいわゆる、ダイオード方式や、整流素子としてトランジスタを用いる同期整流型という区別方法も知られている。
【０００４】
又、制御方式によって、電圧モード型と電流モード型という区別方法も知られている。
【０００５】
電流モード型の同期整流降圧スイッチングレギュレータに限らず、一般的に同期整流型の降圧スイッチングレギュレータは、スイッチング用トランジスタと、このスイッチングトランジスタに同期して作動する同期整流用トランジスタを備える。又、同期整流降圧スイッチングレギュレータは、一般的に、電源電圧と基準電位との間に、上位トランジスタ及び下位トランジスタを直列に接続し、これら２つのトランジスタの共通接続点にスイッチングレギュレータ出力回路を接続する。スイッチングレギュレータ出力回路は、インダクタ及びキャパシタで構成された平滑回路を構成する。上位トランジスタ及び下位トランジスタはＰＷＭ信号、すなわち、パルス幅変調信号によって交互にオンオフ制御される。上位トランジスタ及び下位トランジスタは、それぞれスイッチングトランジスタ及び同期整流用トランジスタと称される。
【０００６】
電圧モード型のスイッチングレギュレータは、スイッチングレギュレータの出力電圧のみを帰還させるものである。これに対して、電流モード型のスイッチングレギュレータは、スイッチングレギュレータの出力電圧の帰還制御系に加えて、スイッチングレギュレータの出力回路を構成するインダクタに流れる電流を検出し、その電流の大きさによって、スイッチングレギュレータの上位トランジスタ及び下位トランジスタの制御を行う帰還制御系を加える方式である。すなわち、電流モード型は電圧モード型の回路機能も包含するものである。電流モード型のスイッチングレギュレータは、スイッチングトランジスタに相当する上位トランジスタに流れる電流を直接、帰還制御系に取り込み、スイッチングレギュレータ全体を制御する。
【０００７】
この種のスイッチングレギュレータにおいては、しばしば、軽負荷時の損失、すなわち、効率の低下が問題視される。スイッチングレギュレータは、一般的にシリーズレギュレータよりも効率的であることが知られている。しかし、効率は一般的に出力電流の関数であり、軽負荷時や無負荷時には出力電流が低下するため効率は低下する。
【０００８】
特許文献１（特開２００７−２０３１５号公報）は、電流モード型とは異なるが、同期整流型の降圧スイッチングレギュレータを開示する。その目的は、軽負荷時にインダクタ電流の向きを確実に検出することが可能な降圧スイッチングレギュレータを提供するとしている。
【０００９】
図４に、特許文献１に開示されたスイッチングレギュレータを示す。なお、図４に用いる参照符号は、特許文献１のものからは替えている。降圧スイッチングレギュレータ４００は、同期整流型の降圧スイッチングレギュレータであり、制御回路４１０、スイッチングレギュレータ出力回路４８０及び出力端子４９０を含む。制御回路４１０は、たとえば１つの半導体基板に集積化された半導体チップに作り込まれている。スイッチング素子として機能するスイッチングトランジスタＭ１、同期整流用トランジスタＭ２も、制御回路４１０に内蔵される。なお、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、ディスクリート素子を用いて制御回路４１０の外部に設けてもよい。
【００１０】
スイッチングレギュレータ出力回路４８０は、出力インダクタＬ４、出力キャパシタＣ４を含む。出力キャパシタＣ４の一端は接地され、その他端は出力インダクタの一端に接続される。出力インダクタＬ４の他端は制御回路４１０と接続される。降圧スイッチングレギュレータ４００は、出力キャパシタＣ４に現れる電圧を出力電圧Ｖｏｕｔ４として、出力端子４９０に出力させ図示しない負荷に供給する。負荷はたとえばマイクロプロセッサとすることができる。
【００１１】
制御回路４１０は、入力,出力端子として、入力端子４５０、スイッチング端子４６０及び電圧帰還端子４７０を備える。入力端子４５０には入力電圧Ｖｉｎ４が印加される。スイッチング端子４６０は、出力インダクタＬ４に接続され、制御回路４１０の内部で生成したスイッチング電圧Ｖｓｗ４を出力する。電圧帰還端子４７０は、図示しない負荷に供給される出力電圧Ｖｏｕｔ４を制御回路４１０側に帰還させる端子である。
【００１２】
制御回路４１０は、パルス信号生成回路４２０、ドライバ回路４３０、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２、及び負荷検出回路４４０を含む。
【００１３】
スイッチングトランジスタＭ１は、ＰチャンネルＭＯＳトランジスタで構成され、そのソースは入力端子４５０に接続され、そのドレインはスイッチング端子４６０に接続される。
【００１４】
同期整流用トランジスタＭ２は、ＮチャンネルＭＯＳトランジスタで構成され、そのソースは基準電位ＧＮＤに接続され、そのドレインはスイッチング用トランジスタＭ１のドレイン及びスイッチング端子４６０に接続される
【００１５】
スイッチングトランジスタＭ１、同期整流用トランジスタＭ２は、入力電圧Ｖｉｎ４が印加される入力端子４５０と基準電位ＧＮＤとの間に直列に接続されており、これら２つのトランジスタの共通接続点の電圧は、スイッチング電圧Ｖｓｗ４として制御回路４１０の外部にスイッチング端子４６０を介して接続される出力インダクタＬ４の一端に印加される。
【００１６】
パルス信号生成回路４２０には、降圧スイッチングレギュレータ４００の出力電圧Ｖｏｕｔ４が、電圧帰還端子４７０を介して印加される。パルス信号生成回路４２０は、パルス幅変調方式によってパルス信号ＳＩＧ１０のデューティ比を制御する。パルス信号ＳＩＧ１０のデューティ比はスイッチングトランジスタＭ１及び同期整流用トランジスタＭ２のオン時間を規定する。
【００１７】
ドライバ回路４３０は、パルス信号生成回路４２０から出力されるパルス信号ＳＩＧ１０に基づき、スイッチングトランジスタＭ１のゲートに印加すべき第１ゲート電圧Ｖｇ１と、同期整流用トランジスタＭ２のゲートに印加すべき第２ゲート電圧Ｖｇ２を生成する。スイッチングトランジスタＭ１は、第１ゲート電圧Ｖｇ１がローレベルのときにオンし、ハイレベルのときオフする。同期整流用トランジスタＭ２は、第２ゲート電圧Ｖｇ２がハイレベルのときオンし、ローレベルのときオフする。
【００１８】
軽負荷検出回路４４０は、しきい値電圧生成部４４２、軽負荷検出コンパレータ４４４を含む。しきい値電圧生成部４４２は、しきい値電圧Ｖｔｈを生成する。しきい値電圧生成部４４２はその入力端子が同期整流用トランジスタＭ２のゲートに接続されたインバータである。しきい値電圧生成部４４２はインバータの出力信号を、しきい値電圧Ｖｔｈとして軽負荷検出コンパレータ４４４に出力する。しきい値電圧生成部４４２によって生成されるしきい値電圧Ｖｔｈは、同期整流用トランジスタＭ２のゲートに印加される第２ゲート電圧Ｖｇ２と同期した電圧であって、同期整流用トランジスタＭ２がオフすべき期間においてハイレベルとなり、同期整流用トランジスタＭ２がオンすべき期間においてローレベルとなる。しきい値電圧Ｖｔｈは、ローレベルのときには基準電位、すなわち、０Ｖとなりハイレベルのときには入力電圧Ｖｉｎ４となる。
【００１９】
軽負荷検出コンパレータ４４４の非反転入力端子（＋）は、スイッチング端子４６０に接続され、スイッチング電圧Ｖｓｗ４が印加される。軽負荷検出コンパレータ４４４の反転入力端子（−）は、しきい値電圧生成部４４２に接続され、しきい値電圧Ｖｔｈが印加される。軽負荷検出コンパレータ４４４は、スイッチング電圧Ｖｓｗ４をしきい値電圧Ｖｔｈと比較し、Ｖｓｗ４＞Ｖｔｈのときハイレベル、Ｖｓｗ４＜Ｖｔｈのときローレベルとなる軽負荷検出信号ＳＩＧ１２をそれぞれ出力する。
【００２０】
ドライバ回路４３０は、軽負荷検出回路４４０からハイレベルの軽負荷検出信号ＳＩＧ１２が出力されると、第２ゲート電圧Ｖｇ２をローレベルに維持して同期整流用トランジスタＭ２を強制的にオフさせる。
【００２１】
特許文献２（特開２００３−３１９６４３号公報）は、電流モード型の降圧スイッチングレギュレータを開示する。その目的は、軽負荷時の損失を低減して効率を改善するスイッチング電源装置を提供するとしている。特許文献２は、インダクタに流れる電流に応じた、たとえば、検出電圧が所定レベル以下のときや、インダクタに流れる電流に逆流が検出されたときに、軽負荷判定信号を発生させ、その軽負荷判定信号の有無に応じて、ドライバ回路に供給するパルス信号をそのままの幅とするか、それとも遅延パルス、すなわち、所定時間だけ遅延させて幅を拡大させるかを判定し、軽負荷である場合には所定時間だけ幅を拡大させるとしている。
【００２２】
特許文献３（特開２００８−１８２８９５号公報）は、同期整流型のスイッチングレギュレータを開示する。負荷の変動の大きさを検出し、負荷が基準に対して重いか軽いかの負荷状態を判定する負荷状態判定手段を有し、軽負荷であるとの判定をしたときには、下位トランジスタの駆動を停止して、消費電流の低減を図るとしている。
【００２３】
特許文献４（特開２００４−８８８２０号公報）も特許文献３とほぼ同様の技術的思想を開示する。すなわち、上位トランジスタのゲートに供給するＰＷＭ信号のデューティ比の大小を、基準値を用いて判定するデューティ比判定手段を有し、デューティ比が基準値より小さいときは、下位トランジスタの駆動をオフさせ、消費電流の低減を図るとしている。
【００２４】
上記４件の特許文献は、電圧モード型であるか、それとも電流モード型であるかの違いはあるとしても、スイッチングレギュレータにおいて、軽負荷時の不具合を克服する点で共通する。
【００２５】
図５は、本発明に至る過程においてその電気的特性を吟味するために用いた電流モード型スイッチングレギュレータを示す。電流モード型スイッチングレギュレータ５００は、制御回路５１０、スイッチング出力回路５８０及び出力端子５９０を備える。
【００２６】
制御回路５１０は、１つの半導体基板に作り込まれ、スイッチング素子として機能するスイッチングトランジスタＱＨ、同期整流用トランジスタＱＬは共に制御回路５１０に内蔵される。なお、スイッチングトランジスタＱＨ、同期整流用トランジスタＱＬは、ディスクリート素子を用いて制御回路５１０の外部に設けてもよい。
【００２７】
制御回路５１０は、入力端子５５０、スイッチング端子５６０、電圧帰還端子５７０を備える。入力端子５５０には入力電圧Ｖｉｎ５が印加される。スイッチング端子５６０は、出力インダクタＬ５に接続され、制御回路５１０の内部で生成したスイッチング電圧Ｖｓｗ５を出力する。電圧帰還端子５７０は、スイッチング電圧Ｖｓｗ５を後述の切替回路５２２に供給するために用意されている。
【００２８】
スイッチングレギュレータ出力回路５８０は、出力インダクタＬ５、出力キャパシタＣ５を含む。出力キャパシタＣ５の一端は基準電位ＧＮＤに接続され、その他端は出力インダクタＬ５の一端に接続される。出力インダクタＬ５の他端は、制御回路５１０に用意されたスイッチング端子５６０と接続される。降圧スイッチングレギュレータ５００は、出力キャパシタＣ５に現れる電圧を出力電圧Ｖｏｕｔ５として出力端子５９０に出力する。出力電圧Ｖｏｕｔ５は図示しない負荷に供給される。負荷はたとえばマイクロプロセッサとすることができる。
【００２９】
制御回路５１０は、切替回路５２２、電流検出比較器５２４、ＲＳフリップフロップ５２６、ドライバ回路５３０、スイッチングトランジスタＱＨ、及び同期整流用トランジスタＱＬを含む。
【００３０】
上位（スイッチング）トランジスタＱＨは、ＮチャンネルＭＯＳトランジスタで構成される。上位トランジスタＱＨのドレインは、入力端子５５０に接続され、そのソースはスイッチング端子５６０に接続される。
【００３１】
下位（同期整流用）トランジスタＱＬは、上位トランジスタＱＨと同じＮチャンネルＭＯＳトランジスタで構成され、そのソースは基準電位ＧＮＤに接続され、そのドレインは上位トランジスタＱＨのソース及びスイッチング端子５６０に接続される。
【００３２】
上位トランジスタＱＨ、下位トランジスタＱＬは、入力電圧Ｖｉｎ５が印加される入力端子５５０と基準電位ＧＮＤとの間に直列に接続されており、これら２つのトランジスタの接続点に生じる電圧は、スイッチング電圧Ｖｓｗ５として制御回路５１０の外部にスイッチング端子５６０を介して接続されるスイッチングレギュレータ出力回路５８０の出力インダクタＬ５の一端に印加される。
【００３３】
切替回路５２２の接点５２２ａには、降圧スイッチングレギュレータ５００のスイッチング電圧Ｖｓｗ５が電圧帰還端子５７０を介して印加される。出力電圧Ｖｏｕｔ５は、上位トランジスタＱＨからスイッチング端子５６０に向かって流れる出力電流ｉｏｕｔ５が電圧に変換されることによって生成される。すなわち、出力電圧Ｖｏｕｔ５は、上位トランジスタＱＨのオン抵抗をＲｏｎｈとすると、Ｖｏｕｔ５＝Ｒｏｎｈ×ｉｏｕｔ５で表すことができる。
【００３４】
切替回路５２２の接点５２２ｂには、電源電圧ＶＣＣが印加されている。切替回路５２２の共通接点５２２ｃが接点５２２ａを選択するか、それとも接点５２２ｂを選択するかは、上位トランジスタＱＨのゲート側に印加される上位ゲートパルスＳＨがハイレベルであるか、それともローレベルであるかによって決定される。上位ゲートパルスＳＨがハイレベルのとき、すなわち、上位トランジスタＱＨがオンのときに共通接点５２２ｃは接点５２２ａを選択し、上位トランジスタＱＨに流れる電流ｉｏｕｔ５の検出が電流検出比較器５２４で実行される。上位ゲートパルスＳＨがローレベルのときは、共通接点５２２ｃは接点５２２ｂを選択し、電流検出比較器５２４の反転入力端子（−）には電源電圧ＶＣＣが印加され、電流検出比較器５２４の動作が遮断される。
【００３５】
電流検出比較器５２４は、反転入力端子（−）及び非反転入力端子（＋）を有し、反転入力端子（−）は切替回路５２２の共通接点５２２ｃに接続される。したがって、反転入力端子（−）には、電源電圧ＶＣＣ又はスイッチング電圧Ｖｓｗ５のいずれかが印加される。電流検出比較器５２４の非反転入力端子（＋）には、図示しない誤差増幅器からの誤差出力信号Ｓｅが印加されている。
【００３６】
電流検出比較器５２４の非反転入力端子（＋）に印加される誤差増幅器の出力信号Ｓｅは、切替回路５２２の共通接点５２２ｃが接点５２２ａに選択されているときに、スイッチング電圧Ｖｓｗ５と比較される。誤差出力信号Ｓｅが、スイッチング電圧Ｖｓｗ５よりも大きい場合には電流検出比較器５２４の出力は高くなり、この逆の場合は低くなる。
【００３７】
ＲＳフリップフロップ５２６は、セット端子Ｓ、リセット端子Ｒ及び出力端子Ｑを有する。セット端子Ｓにはクロック信号ＣＬＫが印加される。クロック信号ＣＬＫの周波数はたとえば、２００ＫＨｚ〜１ＭＨｚの１つの周波数に固定されている。したがって、周期に換算すると５μｓ〜１μｓとなる。クロック信号ＣＬＫの周期が１μｓであるとき、その５０分の１の大きさの２０ｎｓに設定することができる。
【００３８】
ＲＳフリップフロップ５２６のセット端子Ｓに印加されるクロック信号ＣＬＫが、出力端子Ｑに出力されるか否かは、リセット端子Ｒに印加される信号レベルで決定される。リセット端子Ｒに電流比較器５２４からの出力信号Ｐ５２４が入力されると、出力信号Ｐ５２４の立ち上りエッジによって出力端子Ｑに出力される出力信号Ｐ５２６をローレベルに維持する。リセット端子Ｒがローレベルの場合は、クロック信号ＣＬＫが出力端子Ｑに出力されるが、リセット端子Ｒがハイレベルの場合は、クロック信号ＣＬＫは出力端子Ｑに出力されない。ＲＳフリップフロップ５２６の出力端子Ｑから出力される出力信号Ｐ５２６はドライバ回路５３０に入力される。
【００３９】
ドライバ回路５３０は、上位トランジスタＱＨに上位ゲートパルスＳＨを、下位トランジスタＱＬに下位ゲートパルスＳＬをそれぞれ供給する。上位ゲートパルスＳＨ及び下位ゲートパルスＳＬの極性は、上位トランジスタＱＨ及び下位トランジスタＱＬが相補的に作動するよう設定されている。なお、相補的とは一方のトランジスタがオンのときに他方のトランジスタはオフであり、一方のトランジスタがオフのとき他方のトランジスタはオンの状態に置かれることをいう。ただし、この種のスイッチングレギュレータでは、両方のトランジスタが同時にオンになるのを防止するために、いわゆるデッドタイムと称し、両方のトランジスタがオフ状態に置かれる期間が設けられる。上位トランジスタＱＨ及び下位トランジスタＱＬが共にＮチャネル型のＭＯＳトランジスタであるときには、上位ゲートパルスＳＨがハイレベル及びローレベルであるとき、下位ゲートパルスＳＬはそれぞれローレベル及びハイレベルに設定される。これによって、両者トランジスタＱＨ，ＱＬは相補的に作動することになる。
【００４０】
なお、上位トランジスタＱＨをＰチャネル型のＭＯＳトランジスタとし、下位トランジスタＱＬをＮチャネル型のＭＯＳトランジスタで構成することもできる。こうした構成下においては、上位ゲートパルスＳＨと下位ゲートパルスＳＬの極性は同じに設定される。すなわち、上位ゲートパルスＳＨがハイレベルであるとき下位ゲートパルスＳＬもハイレベルに設定され、上位ゲートパルスＳＨがローレベルであるとき下位ゲートパルスＳＬもローレベルに設定される。これによって、両者トランジスタＱＨ，ＱＬは相補的に作動する状態に置かれる。
【００４１】
図６は、図５に示したスイッチングレギュレータ５００のスイッチング端子５６０に出力されるスイッチング電圧Ｖｓｗ５の信号波形を示す。
【００４２】
図６（ａ）は負荷が比較的重い場合、すなわち、重負荷時のスイッチング電圧Ｖｓｗ５を模式的に示す。重負荷時は、上位トランジスタＱＨに流れる出力電流ｉｏｕｔ５は比較的大きくなるので、電流検出比較器５２４には比較的高レベルの電圧が供給される。電流検出比較器５２４は所定以上の電圧が供給されるとその動作は安定して作動する。
【００４３】
スイッチング電圧Ｖｓｗ５の立ち上がり時及び立ち下がり時にはインダクタＬ５の逆起電力の発生によるアンダーシュートｕｓ１及びｕｓ２が生じる。アンダーシュートｕｓ１の大きさやその形状は、下位トランジスタＱＬがオフしてから上位トランジスタＱＨがオンするまでの時間で決まり、アンダーシュートｕｓ２は、上位トランジスタＱＨがオフしてから下位トランジスタＱＬがオンするまでの時間で決まる。
【００４４】
図６（ａ）には、アンダーシュートｕｓ１の幅がアンダーシュートｕｓ２のそれよりも大きくなるものを示した。しかし、これらの大小関係は一義的に決まるものではなく、アンダーシュートｕｓ２の幅がｕｓ１よりも幅広になることもあり得る。なお図５に示したスイッチングレギュレータ５００を作動させてみたところ、重負荷時において、スイッチング電圧Ｖｓｗ５の立ち上がり時にオーバーシュートを見出すまでには至らなかった。これは、下位トランジスタＱＬがオフのときであっても、出力インダクタＬ５に流れる電流はスイッチング端子５６０から出力端子５９０に向かって流れているためであり、逆起電力が発生していないからである。
【００４５】
いずれにしても、重負荷時のスイッチング電圧Ｖｓｗ５の立ち上がり時のスルーレートｔｒａ及び立ち下り時のスルーレートｔｆａは比較的急峻となり、パルス幅Ｗ１にも変化はほとんど見られなかった。このことは、電流検出比較器５２４が作動する期間は、上位トランジスタＱＨのオン期間Ｗ１ではあるが、電流検出比較器５２４が正常に作動しているためである。
【００４６】
図６（ｂ）は、負荷が無負荷時や軽負荷時のときのスイッチング電圧Ｖｓｗ５を模式的に示す。無負荷時の場合は、上位トランジスタＱＨに流れる出力電流ｉｏｕｔ５は、比較的小さくなるため、電流検出比較器５２４に供給される電圧の大きさも小さくなり、電流検出比較器５２４は十分に作動するには至っていないことを知見した。このため、図６（ｂ）に示すように、スイッチング電圧Ｖｓｗ５の立ち上がり時のスルーレートｔｒｂ及び立ち下がり時のスルーレートｔｆｂはやや緩やかになり、パルス幅も本来のパルス幅Ｗ１よりも広がり、パルス幅Ｗ２で示される大きさになっていることを知見した。又、インダクタＬ５の逆起電力の発生によるオーバーシュートｏｓ１及びアンダーシュートｕｓ３が生じていることを知見した。なお、破線Ｄ１で示した箇所は無負荷時や軽負荷時には、デューティ比の小さなスイッチング電圧が出力できなくなるために間引かれた状態を模式的に示している。
【００４７】
図６（ｂ）に示した無負荷時や軽負荷時の不具合を克服するためには、図５に示した出力端子５９０と基準電位ＧＮＤとの間に図示しないダミー負荷を常時接続しておき、無負荷時も上位トランジスタＱＨに常時所定の電流を流しておくという方法が考えられる。しかし、この方法では常時無駄な電力を消費するために省電力化及び効率の低下を招くので好ましくはない。
【００４８】
図５に示した電流モード型の降圧スイッチングレギュレータ５００は、図６（ａ），（ｂ）に示したように、重負荷時には比較的良好な特性を示すことが分かった。しかし、無負荷時や軽負荷時においては、電流検出比較器５２４が作動するのは、上位トランジスタＱＨがオンしてからしばらく経過した後であるため、出力インダクタＬ５に流れる逆起電力によって生じるアンダーシュートやオーバーシュート検出するには満足できるものではなかった。
【先行技術文献】
【特許文献】
【００４９】
【特許文献１】特開２００７−２０３１５号公報
【特許文献２】特開２００３−３１９６４３号公報
【特許文献３】特開２００８−１８２８９５号公報
【特許文献４】特開２００４−８８８２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００５０】
本発明は軽負荷時や無負荷時に生じる不具合を排除することができる電流モード型のスイッチングレギュレータを提供するものである。
【課題を解決するための手段】
【００５１】
本発明の電流モード型スイッチングレギュレータは、
（ａ）上位トランジスタに流れる電流を検出する電流検出比較器を備えた電流モード型スイッチングレギュレータであって
（ｂ）電流検出比較器は、上位トランジスタがオンするタイミングよりも早いタイミングでオンする電流モード型スイッチングレギュレータである。
【００５２】
こうした構成によれば、上位トランジスタがオンするタイミングよりも早いタイミングで電流検出比較器を作動させることになるので、上位トランジスタのオン期間においては十分に電流検出比較器による帰還ループを作動させ安定した回路動作を提供することができる。
【００５３】
又、本発明の別の電流モード型スイッチングレギュレータは、
（ａ）上位トランジスタに流れる電流を検出する電流検出比較器を備えた電流モード型スイッチングレギュレータであって
（ｂ）入力電圧が供給される入力端子と、
（ｃ）入力端子と基準電位との間に直列に接続される上位トランジスタ及び下位トランジスタと、
（ｄ）上位トランジスタと下位トランジスタの共通接続点であるスイッチング端子に接続され、入力電圧に比例した出力電圧を生成するスイッチングレギュレータ出力回路と、
（ｅ）出力電圧を出力する出力端子と、
（ｆ）上位トランジスタ及び下位トランジスタをスイッチング制御するドライバ回路と、
（ｇ）上位トランジスタ又は下位トランジスタに流れる電流を検出するとともにドライバ回路を制御する電流検出比較器とを備え、
（ｈ）電流検出比較器は、上位トランジスタがオンする期間であって、かつ、上位トランジスタがオンする期間よりも長い期間作動する電流モード型スイッチングレギュレータである。
【００５４】
こうした構成によれば、上位トランジスタがオンする期間よりも長い期間において電流検出比較器を作動させることができるので、上位トランジスタのオン期間中は十分に電流検出比較器による帰還ループを作動させ安定した回路動作を提供することができる。
【００５５】
本発明のさらに別の電流モード型スイッチングレギュレータは、
（ａ）上位トランジスタに流れる電流を検出する電流検出比較器を備えた電流モード型スイッチングレギュレータであって、
（ｂ）入力電圧が供給される入力端子と、
（ｃ）入力端子と基準電位との間に直列に接続される上位トランジスタ及び下位トランジスタと、
（ｄ）上位トランジスタと下位トランジスタの共通接続点であるスイッチング端子に接続され、入力電圧に比例した出力電圧を生成するスイッチングレギュレータ出力回路と、
（ｅ）出力電圧を出力する出力端子と、上位トランジスタ及び下位トランジスタをスイッチング制御するドライバ回路と、
（ｆ）ドライバ回路を駆動するＲＳフリップフロップと、
（ｇ）ＲＳフリップフロップを制御する電流検出比較器と、
（ｈ）電流検出比較器のオン及びオフを制御する切替回路と、
（ｉ）切替回路を制御するための制御信号を生成する負荷検出回路とを備える電流モード型スイッチングレギュレータである。
【００５６】
こうした構成によれば、負荷検出回路によって、上位トランジスタ，下位トランジスタ、及びスイッチングレギュレータ出力回路を駆動する駆動パルスのパルス幅、信号波形を検出し、さらに波形整形して所定のパルス幅をもった制御信号を生成し、その制御信号によって、電流検出比較器を制御することができるので、電流モード型のスイッチングレギュレータの帰還ループを所定の期間作動させることができる。
【発明の効果】
【００５７】
本発明の電流モード型スイッチングレギュレータは、電流検出比較器が作動する時間、すなわち、オン期間を、上位トランジスタ，下位トランジスタ及びスイッチングレギュレータ出力回路から出力される信号波形に応じて適宜設定することができる。これによって、無負荷時や軽負荷時においても電流モード型の帰還制御を安定させて実行することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明にかかる電流モード型スイッチングレギュレータを示す回路図である。
【図２Ａ】本発明にかかる上位及び下位トランジスタがＮチャネル型のＭＯＳトランジスタで構成される場合を説明するためのゲートパルスを示す図である。
【図２Ｂ】本発明にかかる上位トランジスタ及び下位トランジスタがそれぞれＰチャネル型ＭＯＳトランジスタ及びＮチャネル型のＭＯＳトランジスタで構成される場合を説明するためのゲートパルスを示す図である。
【図３】本発明にかかる電流モード型スイッチングレギュレータのタイミングチャートである。
【図４】従来の実施の形態にかかるスイチングレギュレータの回路図である。
【図５】従来の実施の形態にかかる別のスイチングレギュレータの回路図である。
【図６】図５に示した従来の別のスイチングレギュレータを説明するためのスイッチング電圧波形図である。
【発明を実施するための形態】
【００５９】
図１は本発明にかかる電流モード型スイッチングレギュレータ１００を示す。電流モード型スイッチングレギュレータ１００は降圧型であり、制御回路１１０、スイッチングレギュレータ出力回路１８０及び出力端子１９０を備える。電流モード型スイッチングレギュレータ１００は従前の降圧スイッチングレギュレータ５００（図５）とは、後述する負荷検出回路１４０を備えている点で相違する。
【００６０】
制御回路１１０は、１つの半導体基板に作り込まれ、スイッチング素子として機能するスイッチングトランジスタＱＨ、同期整流用トランジスタＱＬは共に制御回路１１０に内蔵される。なお、スイッチングトランジスタＱＨ、同期整流用トランジスタＱＬは、ディスクリート素子を用いて制御回路１１０の外部に設けてもよい。
【００６１】
制御回路１１０は、切替回路１２２、電流検出比較器１２４、ＲＳフリップフロップ１２６、ドライバ回路１３０を備える。制御回路１１０は、さらに、入力端子１５０、スイッチング端子１６０、電圧帰還端子１７０を備える。入力端子１５０には入力電圧Ｖｉｎ１が印加される。スイッチング端子１６０は、出力インダクタＬ１に接続され、制御回路１１０とスイッチングレギュレータ出力１８０とで生成したスイッチング電圧Ｖｓｗ１を出力する。電圧帰還端子１７０は、スイッチング電圧Ｖｓｗ１を後述の切替回路１２２に供給するために用意されている。
【００６２】
スイッチングレギュレータ出力回路１８０は、出力インダクタＬ１、出力キャパシタＣ１を含む。出力キャパシタＣ１の一端は基準電位ＧＮＤに接続され、その他端は出力インダクタＬ１の一端に接続される。出力インダクタＬ１の他端は、制御回路１１０に用意されたスイッチング端子１６０と接続される。電流モード型スイッチングレギュレータ１００は、出力キャパシタＣ１に現れる電圧を出力電圧Ｖｏｕｔ１として出力端子１９０に出力する。出力電圧Ｖｏｕｔ１は図示しない負荷に供給される。負荷はたとえばマイクロプロセッサとすることができる。
【００６３】
切替回路１２２の接点１２２ａには、電流モード型スイッチングレギュレータ１００のスイッチング電圧Ｖｓｗ１が電圧帰還端子１７０を介して印加される。出力電圧Ｖｏｕｔ１は、上位トランジスタＱＨからスイッチング端子１６０に向かって流れる出力電流ｉｏｕｔ１が電圧に変換されることによって生成される。
【００６４】
切替回路１２２の接点１２２ｂには、電源電圧ＶＣＣが印加されている。切替回路１２２の共通接点１２２ｃが接点１２２ａを選択するか、それとも接点１２２ｂを選択するかは、上位トランジスタＱＨのゲート側に印加される上位ゲートパルスＳＨがハイレベルであるか、それともローレベルであるかによって決定される。上位ゲートパルスＳＨがハイレベルのとき、すなわち、上位トランジスタＱＨがオンのとき、共通接点１２２ｃは接点１２２ａを選択し、上位トランジスタＱＨに流れる出力電流ｉｏｕｔ１の検出が電流検出比較器１２４で実行される。上位ゲートパルスＳＨがローレベルのときは、共通接点１２２ｃは接点１２２ｂを選択し、電流検出比較器１２４の反転入力端子（−）には電源電圧ＶＣＣが印加され、電流検出比較器１２４の作動が遮断される。
【００６５】
電流検出比較器１２４は、反転入力端子（−）及び非反転入力端子（＋）を有し、反転入力端子（−）は切替回路１２２の共通接点１２２ｃに接続される。本発明の一実施の形態にいては、電流検出比較器１２４の反転入力端子（−）に、上位トランジスタＱＨがオンしたときのオン抵抗に生じるスイッチング電圧Ｖｓｗ１が印加される。すなわち、反転入力端子（−）には、電源電圧ＶＣＣ又はスイッチング電圧Ｖｓｗ１のいずれかが印加される。電流検出比較器１２４の非反転入力端子（＋）には、図示しない誤差増幅器の誤差出力信号Ｓｅが印加されている。
【００６６】
電流検出比較器１２４の非反転入力端子（＋）に印加される誤差増幅器の出力信号Ｓｅは、切替回路１２２の共通接点１２２ｃが接点１２２ａに選択されているときに、スイッチング電圧Ｖｓｗ１と比較される。誤差増幅器の出力信号Ｓｅが、スイッチング電圧Ｖｓｗ１よりも大きい場合には電流検出比較器１２４の出力は高くなり、この逆の場合は低くなる。
【００６７】
ＲＳフリップフロップ１２６は、セット端子Ｓ、リセット端子Ｒ及び出力端子Ｑを有する。セット端子Ｓにはクロック信号ＣＬＫが印加される。クロック信号ＣＬＫの周波数はたとえば、２００ＫＨｚ〜１ＭＨｚの１つの周波数に固定されている。したがって、周期に換算すると５μｓ〜１μｓとなる。クロック信号ＣＬＫのパルス幅の周期が１μｓであるとき、その５０分の１の大きさの２０ｎｓに設定することができる。
【００６８】
ＲＳフリップフロップ１２６のセット端子Ｓに印加されるクロック信号ＣＬＫが、出力端子Ｑに出力されるか否かは、リセット端子Ｒに印加される信号レベルで決定される。すなわち、リセット端子Ｒがローレベルの場合は、クロック信号ＣＬＫが出力端子Ｑに出力されるが、リセット端子Ｒがハイレベルの場合は、クロック信号ＣＬＫは出力端子Ｑに出力されない。
【００６９】
ドライバ回路１３０は、上位トランジスタＱＨに上位ゲートパルスＳＨを、下位トランジスタＱＬに下位ゲートパルスＳＬをそれぞれ供給する。上位ゲートパルスＳＨ及び下位ゲートパルスＳＬの極性は、上位トランジスタＱＨ及び下位トランジスタＱＬが相補的に作動するよう設定されている。なお、相補的とは一方のトランジスタがオンのときに他方のトランジスタはオフであり、一方のトランジスタがオフのとき他方のトランジスタはオンの状態に置かれることをいう。
【００７０】
この種のスイッチングレギュレータでは、両方のトランジスタが同時にオンになるのを防止するために、いわゆるデッドタイムと称し、両方のトランジスタがオフ状態に置かれる期間を設けるのが一般的である。上位トランジスタＱＨ及び下位トランジスタＱＬが共にＮチャネル型のＭＯＳトランジスタであるときには、上位ゲートパルスＳＨがハイレベル及びローレベルであるとき、下位ゲートパルスＳＬはそれぞれローレベル及びハイレベルに設定される。これによって、両者トランジスタＱＨ，ＱＬは相補的に作動する。
【００７１】
本発明は１つの特徴として、制御回路１１０は、上記の回路や上記のトランジスタに加えて負荷検出回路１４０を備えている。
【００７２】
負荷検出回路１４０は、スイッチング電圧Ｖｓｗ１を所定のレベルと比較するコンパレータ１４１と、下位トランジスタＱＬに印加する下位ゲートパルスＳＬの極性を反転させるインバータ１４２と、コンパレータ１４１の出力信号Ｓ１４１とインバータ１４２の出力信号Ｓ１４２との論理積処理を行う論理積（ＡＮＤ）回路１４６と、論理積回路１４６の出力信号Ｓ１４６と上位トランジスタＱＨの上位ゲートパルスＳＨとの論理和処理を行う論理和回路１４８とを備える。
【００７３】
コンパレータ１４１は、スイッチング電圧Ｖｓｗ１を所定のレベルと比較し波形整形を行う回路機能を有する。コンパレータ１４１の非反転入力端子（＋）には、スイッチング電圧Ｖｓｗ１が印加され、その反転入力端子（−）には、所定電圧Ｖｒｅｆが印加されている。コンパレータ１４１の出力には波形整形された出力信号Ｓ１４１が生じる。
【００７４】
所定電圧Ｖｒｅｆは、入力端子１５０に供給される入力電圧Ｖｉｎ１のほぼ１／２の大きさに設定される。すなわち、所定電圧Ｖｒｅｆは、Ｖｒｅｆ＝Ｖｉｎ１／２となる。又、所定電圧Ｖｒｅｆは、スイッチング電圧Ｖｓｗ１の振幅値のほぼ１／２の大きさに設定される。入力電圧Ｖｉｎ１がたとえば１５Ｖであるとき、所定電圧Ｖｒｅｆは、ほぼ７．５Ｖとなる。スイッチング電圧Ｖｓｗ１には、出力インダクタＬ１及び出力キャパシタＣ１から成るスイッチングレギュレータ出力回路１８０を駆動するとき、アンダーシュートやオーバーシュートが生じ得る。こうしたことも勘案して、所定電圧Ｖｒｅｆは、スイッチング電圧Ｖｓｗ１の振幅値及びその信号波形に基づき所望の大きさに設定することが好ましい。
【００７５】
又、コンパレータ１４１は、スイッチング電圧Ｖｓｗ１がローレベルからハイレベルに遷移するとき、又、ローレベルからハイレベルに遷移するときのいわゆる、立上がりや立下りのスルーレートがやや緩やかになる。コンパレータ１４１は、そのような信号波形を整形するためにも用意される。なお、コンパレータ１４１の後段には図示しない遅延回路を設け、出力信号Ｓ１４１のパルス幅を調整してもよい。
【００７６】
スイッチング電圧Ｖｓｗ１が所定電圧Ｖｒｅｆよりも高ければコンパレータ１４１の出力はハイレベルとなり、低ければローレベルとなる。コンパレータ１４１の出力信号Ｓ１４１は論理積回路１４６の一方の入力端子に印加される。
【００７７】
論理積回路１４６の他方の入力端子には、インバータ１４２の出力信号Ｓ１４２が印加される。インバータ１４２の出力信号Ｓ１４２は、下位トランジスタＱＬの下位ゲートパルスＳＬの極性を反転させた信号はほぼ等しい。下位トランジスタＱＬの下位ゲートパルスＳＬの反転信号は、スイッチング電圧Ｖｓｗ１の極性とほぼ同じとなる。下位ゲートパルスＳＬの信号波形はスイッチング電圧Ｖｓｗ１のそれとは異なり、信号波形は比較的整っている。又、一般的にインバータはある種の波形整形を行う回路機能を有するものであるから下位ゲートパルスＳＬを波形整形する必要性はほとんどないと言える。
【００７８】
論理積回路１４６の出力には、上位トランジスタＱＨがオンする期間に相当する出力信号Ｓ１４６が出力される。論理積回路１４６の出力信号Ｓ１４６は論理和回路１４８の一方の入力端子に印加される。
【００７９】
論理和回路１４８の一方の入力端子には、論理積回路１４６の出力信号Ｓ１４６が、その他方の入力端子には上位トランジスタＱＨの上位ゲートパルスＳＨがそれぞれ印加される。これによって、論理和回路１４８の出力には論理積回路１４６の出力信号と、上位ゲートパルスＳＨの論理積処理された制御信号Ｓ１４８が出力される。すなわち、論理和回路１４８から出力された制御信号Ｓ１４８は、上位ゲートパルスＳＨ及び下位ゲートパルスＳＬとスイッチング電圧Ｖｓｗ１の論理積処理した出力信号のうち、いずれか１つが早くハイレベルに遷移するタイミングと、いずれかが遅くハイレベルに遷移するときの２つのタイミングの間の期間がハイレベルとなる制御信号Ｓ１４８が出力される。
【００８０】
制御信号Ｓ１４８は後述により明らかになるが、上位トランジスタＱＨを駆動する上位ゲートパルスＳＨの立ち上がり時点よりも早く、その立ち下り時点よりも遅いタイミングで出力される。すなわち、電流検出比較器１２４は上位トランジスタＱＨがオンするタイミングよりも早く作動し、上位トランジスタＱＨがオフするタイミングよりも遅く動作が完了する。これによって、電流モード型のスイッチングレギュレータの帰還制御の期間を拡大させることができる。こうした帰還制御は、いわば帰還制御が働く時間を拡大させるものであるから、たとえばゲートパルスＳＨの立ち上がり及び立ち下がり時に生じやすかった出力信号のリプルを排除することができるようになる。
【００８１】
なお、上位トランジスタＱＨは、ＮチャンネルＭＯＳトランジスタで構成される。上位トランジスタＱＨのドレインは、入力端子１５０に接続され、そのソースはスイッチング端子１６０に接続される。
【００８２】
下位トランジスタＱＬは、上位トランジスタＱＨと同じＮチャンネルＭＯＳトランジスタで構成され、そのソースは基準電位ＧＮＤに接続され、そのドレインは上位トランジスタＱＨのソース及びスイッチング端子１６０に接続される。
【００８３】
上位トランジスタＱＨ、下位トランジスタＱＬは、入力電圧Ｖｉｎ１が印加される入力端子１５０と基準電位ＧＮＤとの間に直列に接続されており、これら２つのトランジスタの接続点に生じる電圧を、スイッチング電圧Ｖｓｗ１として制御回路１１０の外部にスイッチング端子１６０を介して接続されるスイッチングレギュレータ出力回路１８０の出力インダクタＬ１の一端に印加する。
【００８４】
上位トランジスタＱＨ及び下位トランジスタＱＬは、たとえば、両者ともＮチャネル型のＭＯＳトランジスタやＮＰＮ型のバイポーラトランジスタで構成することができる。又、上位トランジスタＱＨをたとえば、Ｐチャネル型のＭＯＳトランジスタとし、下位トランジスタＱＬをたとえば、Ｎチャネル型のＭＯＳトランジスタとすることもできる。
【００８５】
なお、上位トランジスタＱＨをＰチャネル型のＭＯＳトランジスタとし、下位トランジスタＱＬをＮチャネル型のＭＯＳトランジスタで構成することもできる。こうした構成下においては、上位ゲートパルスＳＨと下位ゲートパルスＳＬの極性は同じに設定される。すなわち、上位ゲートパルスＳＨがハイレベルであるとき下位ゲートパルスＳＬもハイレベルに設定され、上位ゲートパルスＳＨがローレベルであるとき下位ゲートパルスＳＬもローレベルに設定される。これによって、両者トランジスタＱＨ，ＱＬは相補的に作動する状態に置かれる。
【００８６】
スイッチングレギュレータ出力回路１８０は、出力インダクタＬ１、出力キャパシタＣ１を含む。出力キャパシタＣ１は一端が基準電位ＧＮＤに接続され、その他端が出力インダクタＬ１の一端に接続される。出力インダクタＬ１の他端は、制御回路１１０に接続される。電流モード型スイッチングレギュレータ１００は、出力キャパシタＣ１に現れる電圧を出力電圧Ｖｏｕｔ１として、図示しない負荷に供給する。負荷はたとえばマイクロプロセッサとすることができる。
【００８７】
スイッチングレギュレータ出力回路１８０は、出力インダクタＬ１、出力キャパシタＣ１を含む。出力キャパシタＣ１は一端が基準電位ＧＮＤに接続され、他端が出力インダクタＬ１の一端に接続される。出力インダクタＬ１の他端は制御回路１１０と接続される。スイッチングレギュレータ出力回路１８０は、入力電圧Ｖｉｎ１に比例した出力電圧Ｖｏｕｔ１を出力する。入力電圧Ｖｉｎ１が高ければ出力電圧Ｖｏｕｔ１も高くなる。電流モード型スイッチングレギュレータ１００は、出力キャパシタＣ１に現れる出力電圧Ｖｏｕｔ１を出力端子１９０に出力する。出力端子１９０には図示しない負荷、たとえば、マイクロプロセッサその他の半導体集積回路等を接続することができる。
【００８８】
図２Ａ，図２Ｂは、上位トランジスタＱＨ及び下位トランジスタＱＬを各導電型のトランジスタで構成した場合の、上位トランジスタＱＨ及び下位トランジスタＱＬの制御電極側に印加するゲートパルスを示す。
【００８９】
図２Ａは、上位トランジスタＱＨ及び下位トランジスタＱＬが共にＮ型のトランジスタで構成された場合を示す。ここで、Ｎ型とはＮチャネル型のＭＯＳトランジスタ、又はＮＰＮ型のバイポーラトランジスタを指す。
【００９０】
図２Ａ（ａ）は、上位トランジスタＱＨの制御電極、すなわち、ゲートに印加する上位ゲートパルスＳＨを示す。上位ゲートパルスＳＨは、ハイレベルとローレベルを有し、ハイレベルの期間を参照符号Ｗｓｈで示している。上位トランジスタＱＨがＮ型であるとき、上位トランジスタＱＨはハイレベルの期間Ｗｓｈにおいてオンし、ローレベルの期間においてはオフする。
【００９１】
図２Ａ（ｂ）は、下位トランジスタＱＬの制御電極、すなわち、ゲートに印加する下位ゲートパルスＳＬを示す。下位ゲートパルスＳＬは、上位ゲートパルスＳＨと同様にハイレベルとローレベルを有し、ローレベル期間を参照符号Ｗｓｌで示している。下位トランジスタＱＬがＮ型であるとき、下位トランジスタＱＬはローレベルの期間Ｗｓｌにおいてオフし、ハイレベルの期間でオンする。
【００９２】
図２Ａに示した上位及び下位のゲートパルスが上位トランジスタＱＨ及び下位トランジスタＱＬに印加されると、両者トランジスタは相補的に作動する。すなわち、上位トランジスタＳＨがオンであるとき、下位トランジスタＱＬはオフに置かれる。ただし、この種のスイッチングレギュレータでは、両方のトランジスタが同時にオンになるのを防止するために、いわゆるデッドタイムと称し、両方のトランジスタがオフになる期間を設けるのが一般的である。
【００９３】
デッドタイムｔｄ１，ｔｄ２は上位トランジスタＱＨ及び下位トランジスタＱＬが共にオフになる期間として設定される。すなわち、上位ゲートパルスＳＨ及び下位ゲートパルスＳＬが共にローレベルの期間は、両者トランジスタはオフに置かれる。
【００９４】
上位トランジスタＱＨのオン期間Ｗｓｈと下位トランジスタＱＬのオフ期間Ｗｓｌとの間にはＷｓｌ＝Ｗｓｈ＋ｔｄ１＋ｔｄ２が成立している。すなわち、下位トランジスタのオフ期間Ｗｓｌは上位トランジスタＱＨのオン期間Ｗｓｈよりもデッドタイム（ｔｄ１＋ｔｄ２）の分だけ大きい。
【００９５】
図２Ｂは、上位トランジスタＱＨをＰ型のトランジスタで構成し、下位トランジスタＱＬをＮ型で構成した場合を示す。ここで、Ｐ型とは、Ｐチャネル型のＭＯＳトランジスタ、又はＰＮＰ型のバイポーラトランジスタを指す。又、Ｎ型とはＮチャネル型のＭＯＳトランジスタ又はＮＰＮ型のバイポーラトランジスタを指す。
【００９６】
図２Ｂ（ａ）は、上位トランジスタＱＨの制御電極、すなわち、ゲートに印加する上位ゲートパルスＳＨを示す。上位ゲートパルスＳＨは、ローレベル期間Ｗｓｌとハイレベルとを有する。上位トランジスタＱＨがＰ型であるとき、上位トランジスタＱＨはローレベルの期間Ｗｓｈにおいてオンし、ハイレベルの期間はオフする。
【００９７】
図２Ｂ（ｂ）は、下位トランジスタＱＬの制御電極、すなわち、ゲートに印加する下位ゲートパルスＳＬを示す。下位ゲートパルスＳＬは、上位ゲートパルスＳＨと同様にハイレベルとローレベルを有し、下位トランジスタＱＬがＮ型であるとき、下位トランジスタＱＬはローレベルの期間Ｗｓｌにおいてオフし、ハイレベルの期間でオンする。
【００９８】
図２Ｂに示した上位及び下位のゲートパルスＳＨ，ＳＬが上位トランジスタＱＨ及び下位トランジスタＱＬに各別に印加されると、両者トランジスタは相補的に作動する。すなわち、上位トランジスタＳＨがオンであるとき、下位トランジスタＱＬはオフに置かれる。又、上位トランジスタＱＨがオフであるとき、下位トランジスタＱＬはオフに置かれる。ただし、この種のスイッチングレギュレータでは、両方のトランジスタが同時にオンになるのを防止するために、いわゆるデッドタイムと称し、両方のトランジスタがオフになる期間を設けるのが一般的である。
【００９９】
デッドタイムｔｄ１，ｔｄ２は上位トランジスタＱＨ及び下位トランジスタＱＬが共にオフになる期間として設定される。すなわち、上位トランジスタＱＨがＰ型で、下位トランジスタＱＬがＮ型で構成されたときは、上位ゲートパルスＳＨがハイレベルであって、下位ゲートパルスＳＬがローレベルの期間が、両者トランジスタのオフ期間である。
【０１００】
上位トランジスタＱＨのオン期間Ｗｓｈと下位トランジスタＱＬのオフ期間Ｗｓｌとの間にはＷｓｌ＝Ｗｓｈ＋ｔｄ１＋ｔｄ２が成立している。すなわち、下位トランジスタのオフ期間Ｗｓｌは上位トランジスタＱＨのオン期間Ｗｓｈよりもデッドタイム（ｔｄ１＋ｔｄ２）の分だけ大きい。
【０１０１】
図２Ａ及び図２Ｂから明らかなように、この種のスイッチングレギュレータでは、上位トランジスタＱＨのオン期間Ｗｓｈに比べて、下位トランジスタＱＬのオフ期間Ｗｓｈは、デッドタイムの分だけ大きく設定される。なお、こうした関係は、上位及び下位トランジスタを共にＰ型で構成した場合や、上位トランジスタをＮ型で構成し、下位トランジスタをＰ型で構成した場合も同様のことである。
【０１０２】
本発明にかかる電流モード型スイッチングレギュレータ１００は、電流検出比較器１２４を、上位ゲートパルスＳＨよりも幅広な制御信号によって制御するものである。こうした本発明の技術的思想は、図５に示した電流モード型のスイッチングレギュレータ５００とは明らかに相違する。
【０１０３】
上位ゲートパルスＳＨよりも幅広な制御信号を生成する最も簡便な方法は、たとえば、下位ゲートパルスＳＬに基づいて生成することである。又、幅広な制御パルスはスイッチング電圧Ｖｓｗ１に基づいて生成することもできる。さらなる詳細については後述で明らかにされる。
【０１０４】
図３（ａ）〜（ｈ）は、図１に示した電流モード型スイッチングレギュレータ１００にかかるタイミングチャートを示す
【０１０５】
図３（ａ）は、ＲＳフリップフロップ１２６のセット入力端子Ｓに印加されるクロック信号ＣＬＫを示す。クロック信号ＣＬＫの周期Ｔｃｌｋは、たとえば、５μｓ〜１μｓである。周波数に換算すると、２００ＫＨｚ〜１ＭＨｚとなる。パルス幅Ｗｃｌｋは周期のたとえば５０分の１の大きさ、すなわち、周期が１μｓの場合には２０ｎｓ程度に設定される。
【０１０６】
図３（ｂ）は、上位トランジスタＱＨの制御電極、すなわち、ゲートに供給される上位ゲートパルスＳＨを示す。上位トランジスタＱＨのオン期間Ｗｓｈが示され、上位トランジスタＱＨがＮチャネル型のＭＯＳトランジスタであるとき、上位ゲートパルスＳＨがハイレベルのときにオンし、ローレベルのときにオフする。
【０１０７】
図３（ｃ）は、下位トランジスタＱＬのゲートに供給される下位ゲートパルスＳＬを示し、上位トランジスタＱＨがオンのとき、すなわち期間Ｗｓｈに置かれたとき、下位トランジスタＱＬはオフ期間Ｗｓｌに置かれる。下位トランジスタＱＬがＮチャネル型のＭＯＳトランジスタであるとき、下位ゲートパルスＳＬが、ローレベルのときにオフし、ハイレベルのときにオンする。
【０１０８】
図３（ｃ）に示した上位ゲートパルスＳＬは、上位ゲートパルスＳＨがハイレベルのときにローレベルであり、上位ゲートパルスＳＨがローレベルのときにハイレベルに置かれる。したがって、上位トランジスタＱＨがオンのとき、下位トランジスタＱＬはオフであり、上位トランジスタＱＨがオフのとき下位トランジスタＱＬはオンとなる。すなわち、両者トランジスタは相補的に作動する。
【０１０９】
下位トランジスタＱＬのオフ期間Ｗｓｌは上位トランジスタＱＨのオン期間Ｗｓｈよりも大きく、幅広である。すなわち、下位トランジスタＱＬのオフ期間Ｗｓｌは、Ｗｓｌ＝Ｗｓｈ＋ｔｄ１＋ｔｄ２で表すことができる。ここで参照符号ｔｄ１及びｔｄ２は両者トランジスタがオフに置かれるデッドタイムを示す。
【０１１０】
デッドタイムｔｄ１及びｔｄ２は、上位ゲートパルスＳＨ及び下位ゲートパルスＳＬが共にローレベルである期間に相当し、両者トランジスタが同時にオンとなる、いわゆる貫通電流が流れるのを防止するために設定されたいわゆる両者トランジスタのオフ期間である。このため、本発明の実施の形態においては、下位トランジスタＱＬを駆動する下位ゲートパルスＳＬのパルス幅Ｗｓｌは上位ゲートパルスＳＨのパルス幅Ｗｓｈよりも広くなるよう設定されることになる。こうした関係は既に図２Ａ及び図２Ｂにおいて説明したとおりである。
【０１１１】
図３（ｄ）は、図１のコンパレータ１４１の非反転入力端子（＋）及び反転入力端子（−）に印加される２つの信号及び電圧を示す。非反転入力端子（＋）には、スイッチング端子１６０に出力されたスイッチング電圧Ｖｓｗ１が印加され、反転入力端子（−）には基準電圧Ｖｒｅｆが印加される。スイッチング電圧Ｖｓｗ１はスイッチングレギュレータ出力回路１８０を構成する出力インダクタＬ１及びキャパシタＣ１の影響を受けるので、立ち上がり時や立ち下り時にオーバーシュート及びアンダーシュートがそれぞれ生じる。又、パルスの立ち上がり時や立ち下り時のスルーレートは急峻ではなくなり、やや広がり、なまった状態に置かれる。参照符号Ｙ１で示したオーバーシュートは出力インダクタＬ１の逆起電力によって生じる。なお、図３（ｄ）には、スイッチング電圧Ｖｓｗ１のほぼ１／２の大きさの箇所に所定電圧Ｖｒｅｆを表示したが、所定電圧Ｖｒｅｆによって、スイッチング電圧Ｖｓｗ１を波形整形することを示す。
【０１１２】
図３（ｅ）は、コンパレータ１４１の出力側に取り出される出力信号Ｓ１４１を示す。出力信号Ｓ１４１は、コンパレータ１４１の非反転入力端子（＋）にスイッチング電圧Ｖｓｗ１を、その反転入力端子（−）に所定電圧Ｖｒｅｆがそれぞれ印加されて生成されるので、スイッチング電圧Ｖｓｗ１が所定電圧Ｖｒｅｆよりも高ければハイレベルが、低ければローレベルがそれぞれ出力される。図３（ｅ）に示した出力信号Ｓ１４１は、図３（ｄ）に示したスイッチング電圧Ｖｓｗ１を波形整形することによって得られる。なお、コンパレータ１４１の後段に図示しない遅延回路を設け、出力信号Ｓ１４１のパルス幅を調整することもできる。
【０１１３】
図３（ｆ）は、インバータ１４２の出力信号Ｓ１４２を示す。出力信号１４２は、下位ゲートパルスＳＬを反転させた信号にほぼ等しい。インバータ１４２の出力信号Ｓ１４２は、コンパレータ１４１の出力信号Ｓ１４１とほぼ同じ信号波形であるので、両者の信号の極性は同じである。
【０１１４】
図３（ｇ）は、論理積回路１４６の出力信号Ｓ１４６を示す。出力信号Ｓ１４６は、出力信号Ｓ１４１と出力信号Ｓ１４２とが論理積処理された信号である。すなわち、これら両者の出力信号が共にハイレベルのときに出力信号Ｓ１４６はハイレベルとなり、両者の出力信号が共にローレベルのときには出力信号Ｓ１４６はローレベルとなる。出力信号Ｓ１４１と出力信号Ｓ１４２は極めて類似した出力信号であるので、論理積回路１４６の出力信号Ｓ１４６はこれら両者の出力信号と極めて類似した信号が出力される。なお、既述のようにコンパレータ１４１の後段に図示しない遅延回路等を設けて出力信号Ｓ１４１のパルス幅を調整した場合には、出力信号Ｓ１４１と出力信号Ｓ１４２とのパルス幅の差がより顕著に現れてくる。
【０１１５】
図３（ｈ）は、論理和回路１４８から出力された制御信号Ｓ１４８を示す。制御信号Ｓ１４８は、負荷検出回路１４０の出力信号であり、又、切替回路１２２を制御するための信号である。すなわち、制御信号Ｓ１４８は電流検出比較器１２４を制御するために生成される。
【０１１６】
制御信号Ｓ１４８は、上位トランジスタＱＨがオンするタイミングｔ１よりも早いタイミングｔ０で立ち上がり、上位トランジスタＱＨがオフするタイミングｔ２よりも遅いタイミングｔ３で立ち下がるよう設定される。したがって、電流検出比較器１２４は上位トランジスタＱＨよりも早く作動し、遅いタイミングで動作が完了する。すなわち、電流検出比較器１２４の作動期間（時間）は、タイミングｔ０〜ｔ３までの期間となり、この期間（時間）は、上位トランジスタＱＨがオンするタイミングｔ１〜ｔ２までの期間（時間）より長い。これによって、電流帰還制御系は上位トランジスタＱＨがオンの期間よりも長くなり、スイッチングレギュレータの動作を安定化させることができる。
【０１１７】
なお、図３（ｈ）に示した制御信号Ｓ１４８は、上位トランジスタＱＨがオンするタイミングよりも早く立ち上がり、上位トランジスタＱＨがオフするタイミングよりも遅く立ち下がるものとしたがいずれか一方だけでもよい。すなわち、制御信号Ｓ１４８は、上位トランジスタＱＨがオンするタイミングよりも早く立ち上がるようにしてもよい。又、制御信号Ｓ１４８は、上位トランジスタＱＨがオフするタイミングよりも遅く立ち下がるようにしてもよい。
【０１１８】
制御信号Ｓ１４８は、上位ゲートパルスＳＨと出力信号Ｓ１４６とが論理和処理された信号である。制御信号Ｓ１４８は、上位ゲートパルスＳＨ及び出力信号Ｓ１４６の少なくともいずれか一方がハイレベルのときに、ハイレベルとなる。したがって、論理和回路１４８は、上位ゲートパルスＳＨと出力信号Ｓ１４６とをする機能を有する。
【０１１９】
図３（ｈ）に示した制御信号Ｓ１４８は切替回路１２２を制御するものであるが、そのパルス幅Ｗｃｏｎｔは、上位ゲートパルスのオン期間Ｗｓｈよりも大きく、その大きさは、ほぼ下位ゲートパルスＳＬのオフ期間Ｗｓｌとほぼ同じ大きさとなる。すなわち、制御信号Ｓ１４８のパルス幅Ｗｃｏｎｔは、Ｗｃｏｎｔ≒Ｗｓｌ≒（Ｗｓｈ＋ｔｄ１＋ｔｄ２）で表すことができる。
【０１２０】
制御信号Ｓ１４８が切替回路１２２に印加されると、パルス幅Ｗｃｏｎｔの期間において、電流検出比較器１２４が作動する。こうした状態は、図５に示した従来のスイッチングレギュレータ５００が、上位ゲートパルスＳＨの期間において作動するのに比べると、作動期間は長くなり、その分、電流モード型の帰還制御領域が拡大されるという効果を奏する。これによって、安定した電流モード型のスイッチングレギュレータを提供することができる。
【０１２１】
なお、図３（ｈ）に示した制御信号Ｓ１４８は、コンパレータ１４１、インバータ１４２、論理積回路１４６及び論理和回路１４８で構成された負荷検出回路１４０で生成するものとした。しかし、前に少し言及したが、もっと簡単に制御信号Ｓ１４８に近似した制御信号を生成することもできる。
【０１２２】
なお、図３（ｈ）に示した制御信号Ｓ１４８は、図３（ｅ）〜（ｇ）に示した各出力信号と極めて近似していることが分かる。このため、制御信号Ｓ１４８の替わりに出力信号Ｓ１４１、出力信号Ｓ１４２及び出力信号Ｓ１４６のいずれか１つを用いることができる。
【０１２３】
すなわち、制御信号Ｓ１４８に替えて出力信号Ｓ１４１により切替回路１２２を制御することができる。すなわち、出力信号Ｓ１４１は、スイッチング電圧Ｖｓｗ１をコンパレータ１４１で波形整形したものであるから、インバータ１４２、論理積回路１４６及び論理和回路１４８を負荷検出回路１４０に設ける必要はなくなる。
【０１２４】
又、制御信号Ｓ１４８に替えて出力信号Ｓ１４２により切替回路１２２を制御することもできる。すなわち、出力信号Ｓ１４２は、下位ゲートパルスＳＬを反転させたものであるから、コンパレータ１４１、論理積回路１４６及び論理和回路１４８を負荷検出回路１４０に設ける必要はなくなる。
【０１２５】
又、制御信号Ｓ１４８に替えて出力信号Ｓ１４６により切替回路１２２を制御することもできる。このとき、論理和回路１４８を負荷検出回路１４０に設ける必要はなくなる。
【０１２６】
又、制御信号Ｓ１４８の代替信号を生成するには図１に示した負荷検出回路１４０に開示した回路部とは別の回路部も用いて生成することもできる。たとえば、上位ゲートパルスＳＨ又は下位ゲートパルスＳＬ又はスイッチング電圧Ｖｓｗ１をコンパレータ，インバータ，遅延回路等によって波形整形し、上位ゲートパルスＳＨよりも幅広い制御信号を生成してもよい。
【０１２７】
こうした制御信号Ｓ１４８を生成するに当たっては、上位トランジスタＱＨのオン期間に、上位トランジスタＱＨ及び下位トランジスタＱＬが共にオフであるデッドタイムを加えた期間にほぼ等しく設定するか、あるいはこれらの期間よりも大きく設定するとよい。これによって、負荷検出回路１４０の実効的な作動期間は、上位トランジスタのオン期間はもちろんのこと、下位トランジスタのオフ期間も十分にカバーされることになり、上位ゲートパルスＳＨ及び下位ゲートパルスの立ち上がり時及び立ち下り時の不安定な領域でも十分に帰還制御系が働くので、スイッチングレギュレータを安定に作動させることができる。
【０１２８】
本発明の特徴は要約すれば、電流モード型スイッチングレギュレータ１００を構成する電流検出比較器１２４が作動する期間、すなわち作動時間を上位トランジスタがオンする期間よりも長くなるよう設定するということである。これによって、スイッチング電圧Ｖｓｗ１の立ち上がり、立ち下りに波形が乱れても、それらの乱れを訂正するようにスイッチングレギュレータの帰還制御系が作動する。
【０１２９】
特に無負荷時や軽負荷時は、パルスのデューティ比が小さくなり、パルス幅が小さくなり、駆動パルスの立ち上がり時や立ち下り時の波形の乱れが大きく影響を与えるからである。本発明にかかる電流モード型スイッチングレギュレータは、こうした波形の乱れが生じる駆動パルスの立ち上がり時や立ち下り時の領域においても帰還制御系でカバーされるので安定したスイッチングレギュレータを提供することができる。
【産業上の利用可能性】
【０１３０】
本発明にかかる電流モード型スイッチングレギュレータは、軽負荷時や無負荷時での効率や出力電圧のリプルを排除することができるスイッチングレギュレータを提供することができるので、その産業上の利用可能性は高い。
【符号の説明】
【０１３１】
１００  電流モード型スイッチングレギュレータ
１１０  制御回路
１２２  切替回路
１２４  電流検出比較器
１２６  ＲＳフリップフロップ
１３０  ドライバ回路
１４０  負荷検出回路
１４１  コンパレータ
１４２  インバータ
１４６  論理積回路
１４８  論理和回路
１５０  入力端子
１６０  スイッチング出力端子
１７０  帰還端子
１８０  スイッチングレギュレータ出力回路  
１９０  電源出力端子
Ｃ１  出力キャパシタ
Ｌ１  出力インダクタ
ＱＨ  上位トランジスタ
ＱＬ  下位トランジス
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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