(57)【要約】【課題】半導体装置の信頼性を向上させる。特に、ｎチャネル型のＭＯＳＦＥＴにおけるＶｔｈのローカルばらつきＡｖｔを低減させる。【解決手段】ｃｏ−ｉｍｐｌａ技術を用い、ｎチャネル型のＭＯＳＦＥＴのエクステンション領域９ａに窒素をシリコン基板１の主面に対して垂直もしくは垂直に近い角度（０〜３度）で打ち込むことにより、窒素が打ち込まれて形成された欠陥トラップ層もしくはアモルファス層がアニ−ル後のシリコン基板１表面近傍への不純物のパイルアップを軽減するため、チャネル表面近傍のドーパントの濃度が低減し、シリコン基板１表面近傍における不純物プロファイルの揺らぎ成分が軽減される。その結果、チャネル表面近傍の不純物揺らぎ起因のローカルばらつきを抑制することができる。【選択図】図１５
2011009571.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の主面に形成されたｎ型の高耐圧ＭＯＳトランジスタおよび、前記ｎ型の高耐圧ＭＯＳトランジスタのゲート絶縁膜よりも薄い厚さのゲート絶縁膜を有するｎ型の低耐圧ＭＯＳトランジスタを備え、
前記ｎ型の高耐圧ＭＯＳトランジスタおよび前記ｎ型の低耐圧ＭＯＳトランジスタは、前記半導体基板に形成されたｎ型高濃度層と、前記ｎ型高濃度層よりも不純物濃度の低いｎ型低濃度層とが具備された半導体装置であって、
前記ｎ型の高耐圧ＭＯＳトランジスタおよび前記ｎ型の低耐圧ＭＯＳトランジスタのｎ型低濃度層の一部には窒素が混入されており、
前記ｎ型の高耐圧ＭＯＳトランジスタに混入された窒素の濃度ピーク位置は、前記ｎ型の低耐圧ＭＯＳトランジスタに混入された窒素の濃度ピーク位置よりも浅く、
前記ｎ型の高耐圧ＭＯＳトランジスタに混入された窒素の濃度は、前記ｎ型の低耐圧ＭＯＳトランジスタに混入された窒素の濃度よりも高いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置は、更に、
前記半導体基板の主面に形成されたｐ型の高耐圧ＭＯＳトランジスタおよびｐ型の低耐圧ＭＯＳトランジスタを備え、
前記ｐ型の高耐圧ＭＯＳトランジスタおよび前記ｐ型の低耐圧ＭＯＳトランジスタは、前記半導体基板に形成されたｐ型高濃度層と、前記ｐ型高濃度層よりも不純物濃度の低いｐ型低濃度層とを有し、
前記ｐ型の低耐圧ＭＯＳトランジスタの前記ｐ型低濃度層には窒素が混入されていないことを特徴とする半導体装置。
【請求項３】
半導体基板のｎ型のＭＯＳトランジスタ形成領域にｎ型のＭＯＳトランジスタを含み、前記半導体基板のｐ型のＭＯＳトランジスタ形成領域にｐ型のＭＯＳトランジスタを含む半導体装置の製造方法であって、
（ａ）前記半導体基板の主面にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にｎ型のＭＯＳトランジスタの第１ゲート電極およびｐ型のＭＯＳトランジスタの第２ゲート電極をそれぞれ形成する工程と、
（ｃ）前記（ｂ）工程の後、イオン注入によって、前記ｎ型のＭＯＳトランジスタ形成領域に、前記ｎ型のＭＯＳトランジスタのソース領域およびドレイン領域の一部となるｎ型低濃度層を形成する工程と、
（ｄ）前記（ｂ）工程の後、イオン注入によって、前記ｐ型のＭＯＳトランジスタ形成領域にｐ型低濃度層を形成する工程と、
（ｅ）前記（ｂ）工程の後、前記ｎ型のＭＯＳトランジスタ形成領域に、窒素を打ち込む工程と、
（ｆ）前記（ｃ）、（ｄ）および（ｅ）工程の後、前記第１および第２ゲート電極のそれぞれの側面に絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、イオン注入によって、前記ｎ型のＭＯＳトランジスタ形成領域に、前記ｎ型のＭＯＳトランジスタのソース領域およびドレイン領域の一部となり、且つ、前記ｎ型低濃度層よりも高濃度の不純物濃度を有するｎ型高濃度層を形成する工程と、
（ｈ）前記（ｆ）工程の後、イオン注入によって、前記ｐ型のＭＯＳトランジスタ形成領域に、前記ｐ型のＭＯＳトランジスタのソース領域およびドレイン領域の一部となり、且つ、前記ｐ型低濃度層よりも高濃度の不純物濃度を有するｐ型高濃度層を形成する工程と
を有する半導体装置の製造方法であって、
前記（ｅ）工程において、前記窒素の打ち込みを、前記半導体基板に対して垂直な方向から０度以上７度未満の角度で行うことを特徴とする半導体装置の製造方法。
【請求項４】
前記（ｂ）工程の後であって前記（ｆ）工程の前に、前記半導体基板に対して垂直な方向から１５〜３０度の角度でイオン注入を行い、前記ｎ型のＭＯＳトランジスタ形成領域にｐ型不純物からなる第１ｈａｌｏ領域を形成する工程と、
前記（ｂ）工程の後であって前記（ｆ）工程の前に、前記半導体基板に対して垂直な方向から１５〜３０度の角度でイオン注入を行い、前記ｐ型のＭＯＳトランジスタ形成領域にｎ型不純物からなる第２ｈａｌｏ領域を形成する工程と、
を有することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記（ｅ）工程において、前記窒素の打ち込みを前記半導体基板に対して垂直な方向から０度以上３度以下の角度で行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項６】
前記（ｃ）工程において、前記イオン注入は、前記半導体基板に対して垂直な方向から０度以上７度未満の角度で行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項７】
前記（ｃ）工程において、前記イオン注入は、前記半導体基板に対して垂直な方向から０度以上３度以下の角度で行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項８】
前記半導体基板のｎ型の高耐圧ＭＯＳトランジスタ形成領域に、前記ｎ型のＭＯＳトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有するｎ型の高耐圧ＭＯＳトランジスタを更に有し、
（ｉ）前記（ｂ）工程後であって、前記（ｃ）工程前に、前記ｎ型の高耐圧ＭＯＳトランジスタ形成領域に窒素を打ち込む工程を更に有し、
前記（ｉ）工程における前記窒素の打ち込みエネルギーは、前記（ｅ）工程における前記窒素の打ち込みエネルギーよりも低く、
前記（ｉ）工程における前記窒素のドーズ量は、前記（ｅ）工程における前記窒素のドーズ量よりも高いことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項９】
前記第１および第２ゲート電極のそれぞれの側面に、前記ｎ型のＭＯＳトランジスタおよび前記ｐ型のＭＯＳトランジスタのゲート長方向における厚さが、前記ゲート絶縁膜の厚さよりも薄い絶縁膜からなるオフセットスペーサを形成する工程を有し、
前記（ｅ）工程は、前記オフセットスペーサを形成する工程の前に行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１０】
前記第１および第２ゲート電極のそれぞれの側面に、前記ｎ型のＭＯＳトランジスタおよび前記ｐ型のＭＯＳトランジスタのゲート長方向における厚さが、前記ゲート絶縁膜の厚さよりも薄い絶縁膜からなるオフセットスペーサを形成する工程を有し、
前記（ｅ）工程は、前記オフセットスペーサを形成する工程の後に行うことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１１】
前記ｐ型のＭＯＳトランジスタ形成領域に前記窒素を打ち込む工程を含まないことを特徴とする請求項３記載の半導体装置の製造方法。
【請求項１２】
前記ｎ型のＭＯＳトランジスタおよび前記ｐ型のＭＯＳトランジスタは、同一チップ内に複数形成されており、
前記（ｅ）工程における前記窒素の打ち込みは、複数の前記ｎ型のＭＯＳトランジスタおよび複数の前記ｐ型のＭＯＳトランジスタにおけるしきい値電圧のローカルばらつきを低減させることを目的として行うことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ｎチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置およびその製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary MOS）を含むロジック回路やＳＲＡＭのＩ/Ｏ回路または昇圧回路は、ＣＰＵ（Central Processing Unit）やＳＯＣ（System on a chip）などを構成し、組込み型マイクロ・コンピュータとして産業用機械、家電、自動車搭載装置などに広く用いられている。
【０００３】
上記ＣＭＯＳはｎチャネル型のＭＯＳＦＥＴ（以下単にｎＭＯＳという）とｐチャネル型のＭＯＳＦＥＴを有する半導体装置であるが、近年ではＣＭＯＳの更なる微細化の需要が高まっており、それに伴い短チャネル特性の発生などの問題も発生している。
【０００４】
短チャネル特性にはソース・ドレイン間のパンチスルーの発生やしきい値電圧Ｖｔｈ（以下単にＶｔｈという）の変化による信頼性の低下などがあり、その一つとして、半導体にイオン注入した不純物（ドーパント）が過度に拡散する異常拡散（ＴＥＤ：Transient Enhanced Diffusion）がある。この異常拡散によりドーパントの増速拡散や不活性化が発生してチャネル長にばらつきが生じ、回路特性の悪化につながる。
【０００５】
上記の異常拡散を防ぐ方法として、ｃｏ−ｉｍｐｌａ技術が知られている。ｃｏ−ｉｍｐｌａとは、活性の低い不純物ドーパントを半導体基板に打ち込むことにより、活性の低い不純物ドーパントが、イオン注入により発生した過飽和点欠陥のトラップサイトとして働く、もしくはアモルファス層を形成することで、半導体に打ち込んだ不純物が過度に拡散することを防ぐ技術である。なお、ｃｏ−ｉｍｐｌａで半導体基板に打ち込む物質としては、フッ素、炭素、ゲルマニウム、窒素などを用いることがある。
【０００６】
ｃｏ−ｉｍｐｌａにより、エクステンション領域と同一マスク領域に活性の低い不純物ドーパントを打ち込むことで、不純物の過度な拡散制御を行い、エクステンション領域を浅接合化させることで、実効チャネル長のばらつきを抑えることができる。
【０００７】
図１に、従来のｃｏ−ｉｍｐｌａ技術により活性の低い不純物ドーパントを打ち込んだｎチャネルＭＯＳＦＥＴの断面図を示す。図１において、符号１はシリコン基板、４はｐウエル、５はゲート絶縁膜、７はポリシリコンからなるゲート電極、１１はサイドウォール、１３はソース・ドレインとなるｎ型の拡散領域、２５はエクステンション領域、２６はｈａｌｏ領域を表わす。破線により囲われている部分は、従来のｃｏ−ｉｍｐｌａ技術により打ち込まれた活性の低い不純物ドーパントが拡散制御に効果的に働く箇所を示しており、通常、この破線の範囲に活性の低い不純物ドーパントを分布させるために、活性の低い不純物ドーパントの打ち込みはチルト（角度）をかけて半導体基板の主面に対し斜め方向から行う。
【０００８】
特許文献１（特開２００６−５９８４３号公報）には、ｃｏ−ｉｍｐｌａ（窒素インプラ）による浅接合化によって短チャネル特性を抑制する技術が開示されている。また、この時の窒素インプラの角度は３０−４５度が好ましいと記載されている。
【０００９】
特許文献２（特開平１０−７９５０６号公報）には、特性劣化やコストを増加させることなく拡散を抑制した浅接合を半導体基板に形成し、高性能の微細デバイスを実現させる技術が開示されている。具体的には、ｃｏ−ｉｍｐｌａ（窒素インプラ）による浅接合化によって短チャネル特性を抑制する技術が開示されている。また、この時の窒素インプラの角度は７―４５度が好ましいと記載されている。
【００１０】
特許文献３（特開平８−２９８３１９号公報）には、ソース、ドレイン領域下部に窒素注入領域を形成することによって、ソース、ドレイン領域下部のキャリア濃度分布を急峻にし、ソース、ドレイン領域が深く形成されることに起因する短チャネル効果を抑制する技術が開示されている。この文献にも、ｃｏ−ｉｍｐｌａ（窒素インプラ）による技術が開示されているが、具体的な注入角度の記載はない。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−５９８４３号公報
【特許文献２】特開平１０−７９５０６号公報
【特許文献３】特開平８−２９８３１９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
半導体素子の微細化による短チャネル化に伴いＶｔｈのばらつき（ローカルばらつき）を引き起こし、同一チップ内におけるペアトランジスタのＶｔｈに差が生じ、素子の性能や信頼性を低下させるという問題がある。Ｖｔｈのローカルばらつきの大きさはＡｖｔで表わされ、Ａｖｔは１／（ＬＷ）１／２に比例し、Ｌ(ゲート長)またはＷ(ゲート幅)が小さくなる程に大きくなる特性を持つ。ローカルばらつきの発生は、チャネル・ｈａｌｏ等の内部の不純物揺らぎに起因している。
【００１３】
そこで発明者らは、ｎＭＯＳにおけるＡｖｔの増大がシリコン基板の表面にボロンが集まるパイルアップ（pile up）に起因することに着目し、ｃｏ−ｉｍｐｌａとして窒素を用いることによりローカルばらつき低減することを検討した。
【００１４】
本発明の目的は、半導体装置の信頼性を向上させることにある。特に、ｎＭＯＳにおけるＶｔｈのローカルばらつきＡｖｔを低減させる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
半導体基板と、前記半導体基板の主面に形成されたｎ型の高耐圧ＭＯＳトランジスタおよびｎ型の低耐圧ＭＯＳトランジスタを備え、前記ｎ型の高耐圧ＭＯＳトランジスタおよび前記ｎ型の低耐圧ＭＯＳトランジスタは、前記半導体基板に形成されたｎ型高濃度層と、前記ｎ型高濃度層よりも不純物濃度の低いｎ型低濃度層とが具備された半導体装置であって、前記ｎ型の高耐圧ＭＯＳトランジスタおよび前記ｎ型の低耐圧ＭＯＳトランジスタのｎ型低濃度層の一部には窒素が混入されており、前記ｎ型の高耐圧ＭＯＳトランジスタに混入された窒素の濃度ピーク位置は、前記ｎ型の低耐圧ＭＯＳトランジスタに混入された窒素の濃度ピーク位置よりも浅く、前記ｎ型の高耐圧ＭＯＳトランジスタに混入された窒素の濃度は、前記ｎ型の低耐圧ＭＯＳトランジスタに混入された窒素の濃度よりも高いことを特徴とする半導体装置である。
【００１８】
半導体基板のｎ型のＭＯＳトランジスタ形成領域にｎ型のＭＯＳトランジスタを含み、前記半導体基板のｐ型のＭＯＳトランジスタ形成領域にｐ型のＭＯＳトランジスタを含む半導体装置の製造方法であって、
（ａ）前記半導体基板の主面にゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にｎ型のＭＯＳトランジスタの第１ゲート電極およびｐ型のＭＯＳトランジスタの第２ゲート電極をそれぞれ形成する工程と、
（ｃ）前記（ｂ）工程の後、イオン注入によって、前記ｎ型のＭＯＳトランジスタ形成領域に、前記ｎ型のＭＯＳトランジスタのソース領域およびドレイン領域の一部となるｎ型低濃度層を形成する工程と、
（ｄ）前記（ｂ）工程の後、イオン注入によって、前記ｐ型のＭＯＳトランジスタ形成領域にｐ型低濃度層を形成する工程と、
（ｅ）前記（ｂ）工程の後、前記ｎ型のＭＯＳトランジスタ形成領域に、窒素を打ち込む工程と、
（ｆ）前記（ｃ）、（ｄ）および（ｅ）工程の後、前記第１および第２ゲート電極のそれぞれの側面に絶縁膜を形成する工程と、
（ｇ）前記（ｆ）工程の後、イオン注入によって、前記ｎ型のＭＯＳトランジスタ形成領域に、前記ｎ型のＭＯＳトランジスタのソース領域およびドレイン領域の一部となり、且つ、前記ｎ型低濃度層よりも高濃度の不純物濃度を有するｎ型高濃度層を形成する工程と、
（ｈ）前記（ｆ）工程の後、イオン注入によって、前記ｐ型のＭＯＳトランジスタ形成領域に、前記ｐ型のＭＯＳトランジスタのソース領域およびドレイン領域の一部となり、且つ、前記ｐ型低濃度層よりも高濃度の不純物濃度を有するｐ型高濃度層を形成する工程と
を有する半導体装置の製造方法であって、前記（ｅ）工程において、前記窒素の打ち込みを、前記半導体基板に対して垂直な方向から０度以上７度未満の角度で行うことを特徴とする半導体装置の製造方法である。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【００２１】
【図１】従来のｃｏ−ｉｍｐｌａを適用した半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を示す要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を示す要部断面図である。
【図１５】本発明の実施の形態１である半導体装置のｎＭＯＳを模式的に示す要部断面図である。
【発明を実施するための形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２３】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２４】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２５】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２６】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２７】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２８】
（実施の形態）
以下に、図２〜図１４を用いて本実施の形態のＣＭＯＳの製造方法を工程順に説明する。
【００２９】
まず、図２に示すように、シリコン基板（半導体基板）１の主面にドライエッチングによって溝を掘り、その溝の中に酸化シリコンを埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化して素子分離層２を形成する。所謂、ＳＴＩ（Shallow Trench Isolation）構造の素子分離層２を形成する。溝の深さは２００〜４００ｎｍ程度である。ここで、図２の中央より右側の領域はＩ/Ｏ領域の保護素子、または、電源の昇圧回路などに用いられる高耐圧ＭＯＳ形成領域を示し、中央より左側の領域はロジック回路またはＳＲＡＭなどに用いられる低耐圧ＭＯＳ形成領域を示している。本実施の形態で示す高耐圧ＭＯＳは、低耐圧ＭＯＳと比較して、高い電圧で動作するＭＯＳＦＥＴである。また、高耐圧ＭＯＳのゲート絶縁膜の膜厚は、低耐圧ＭＯＳのゲート絶縁膜の膜厚よりも厚く形成されている。また、高耐圧ＭＯＳのゲート電極のゲート長は、低耐圧ＭＯＳのゲート電極のゲート長よりも長く形成されている。
【００３０】
次に、図３に示すように、パターニングしたフォトレジスト（図示しない）を用い、ｎ型の不純物（たとえばＰ（リン））をシリコン基板１の主面にイオン注入してｎウエル３を形成した後、ｐ型の不純物（たとえばＢ（ボロン））をシリコン基板１の主面にイオン注入してｐウエル４を形成する。
【００３１】
次に、図４に示すように、周知の技術によって、熱酸化によってシリコン基板１の主面上に高耐圧ＭＯＳのゲート絶縁膜５ａ、及び、低耐圧ＭＯＳのゲート絶縁膜５ｂを形成する。すなわち、シリコン基板１に厚い酸化シリコン膜を形成した後、低耐圧ＭＯＳ領域の厚い酸化シリコン膜を選択的に除去する。その後、シリコン基板１に薄い酸化シリコン膜を形成する。このとき、高耐圧ＭＯＳ領域の厚い酸化シリコン膜下も若干酸化される。これにより、高耐圧ＭＯＳ領域に相対的に膜厚の厚いゲート絶縁膜５ａが形成され、低耐圧ＭＯＳ領域に相対的に膜厚の薄いゲート絶縁膜５ｂが形成される。また、この後、ゲート絶縁膜５ａ及びゲート絶縁膜５ｂに対して、窒素および酸素雰囲気中で熱処理することで、酸窒化シリコン膜としてもよい。また、ゲート絶縁膜５ａ及びゲート絶縁膜５ｂの製法は、熱酸化法に限られず、ＩＳＳＧ酸化処理またはＣＶＤ（Chemical Vapor Deposition）法によって形成してもよい。
【００３２】
続いて、ゲート絶縁膜５ａ及びゲート絶縁膜５ｂ上に、ＣＶＤ法によってポリシリコン膜６を堆積する。なお、図示はしないが、ｎ型ＭＯＳの形成領域のポリシリコン膜６には、選択的にレジストマスクを形成した後に、イオン注入法によって、ＰまたはＡｓなどの不純物が導入される。同様に、ｐ型ＭＯＳの形成領域のポリシリコン膜６には、ＢまたはＢＦ２などの不純物が導入される。
【００３３】
次に、図５に示すように、フォトレジスト（図示しない）をマスクにしたドライエッチングによりポリシリコン膜６およびゲート絶縁膜５ａ、５ｂをパターニングし、ポリシリコン膜６からなるゲート電極７を形成する。続いて、フォトレジストを除去した後に、アニール処理によりゲート電極７およびシリコン基板１の表面に、１〜２ｎｍ程度の薄い酸化膜（図示しない）を形成してもよい。この場合、上記のエッチング処理または洗浄処理の際に発生するゲート絶縁膜５ａ、５ｂの欠陥を回復することができる。また、以降のイオン注入工程では、この薄い酸化膜を残したまま行なうこともできる。
【００３４】
次に、図６に示すように、シリコン基板１の主面上の高耐圧のｎ型ＭＯＳの形成領域を除く領域にフォトレジスト３０を堆積し、シリコン基板１の主面に、窒素をシリコン基板１の主面に対して垂直の方向からイオン注入する。そのときの打ち込みエネルギーは、１５〜２０ｋｅＶで、ドーズ量は５Ｅ１４／ｃｍ２〜１Ｅ１５／ｃｍ２とする。また、窒素の濃度ピーク位置は、エクステンション領域８ａの濃度ピーク位置と同様か、浅い位置とする。
【００３５】
続いて、シリコン基板１の主面にｎ型の不純物（たとえばＡｓやＰ）をイオン注入することにより、エクステンション領域８ａを形成する。このエクステンション領域８ａは、高耐圧のｎ型ＭＯＳのソース領域またはドレイン領域の一部を構成している。また、この時のイオン注入の角度は、窒素を打ち込む時と同様である。
【００３６】
その後、シリコン基板１表面にｐ型の不純物（たとえばＢやＢＦ２）をイオン注入し、エクステンション領域８ａに近接した領域にｐウエル４より不純物濃度の高いｈａｌｏ領域２７を形成した後、フォトレジスト３０を除去する。ここで、ｈａｌｏ領域２７を形成する際のイオン注入は、シリコン基板１の主面に対し垂直な向きから１５度〜３０度の範囲で傾けた斜め方向から行う。これは、以降のｈａｌｏ領域形成の工程も同様とする。また、ｈａｌｏ領域２７の濃度ピーク位置は、窒素の濃度ピーク位置よりも深い位置とし、且つ、エクステンション領域８ａの濃度ピーク位置より深い位置とする。
【００３７】
次に、図７に示すように、シリコン基板１の主面上の高耐圧のｐ型ＭＯＳの形成領域を除く領域にフォトレジスト３０を堆積し、シリコン基板１の主面にｐ型の不純物（たとえばＢ）をイオン注入することにより、エクステンション領域８ｂを形成する。その後、シリコン基板１表面にｎ型の不純物（たとえばＡｓやＰ）をイオン注入し、エクステンション領域８ｂに近接した領域にｎウエル３より不純物濃度の高いｈａｌｏ領域２７を形成した後、フォトレジスト３０を除去する。このエクステンション領域８ｂは、高耐圧のｐ型ＭＯＳのソース領域またはドレイン領域の一部を構成している。
【００３８】
次に、図８に示すように、シリコン基板１の主面上の低耐圧のｎ型ＭＯＳの形成領域を除く領域にフォトレジスト３０を堆積し、シリコン基板１の主面に、窒素をシリコン基板１の主面に対して垂直の方向からイオン注入する。このとき、窒素の打ち込みエネルギーは１０〜４０ｋｅＶで、ドーズ量は５Ｅ１３／ｃｍ２〜１Ｅ１５／ｃｍ２とする。このとき、窒素の濃度ピーク位置は、エクステンション領域９ａの濃度ピーク位置と同様か、深い位置とする。
【００３９】
次に、シリコン基板１の主面にｎ型の不純物（たとえばＡｓやＰ）をイオン注入することにより、エクステンション領域９ａを形成する。このエクステンション領域９ａは、低耐圧のｎ型ＭＯＳのソース領域またはドレイン領域の一部を構成している。また、この時のイオン注入の角度は、窒素を打ち込む時と同様である。なお、低耐圧のｎ型ＭＯＳのエクステンション領域９ａの不純物濃度は、高耐圧のｎ型ＭＯＳのエクステンション領域８ａの不純物濃度よりも高い。
【００４０】
その後、シリコン基板１表面にｐ型の不純物（たとえばＢやＢＦ２）をイオン注入し、エクステンション領域９ａに近接した領域にｐウエル４より不純物濃度の高いｈａｌｏ領域２７を形成した後、フォトレジスト３０を除去する。また、ｈａｌｏ領域２７の濃度ピーク位置は、窒素の濃度ピーク位置よりも深い位置とし、且つ、エクステンション領域８ａの濃度ピーク位置より深い位置とする。
【００４１】
なお、窒素の打ち込み、エクステンション領域の形成およびｈａｌｏ領域２７を形成のそれぞれ３つの工程は、それぞれの順序を変えて行ってもよい。たとえばエクステンション領域９ａを形成してから窒素を打ち込み、その後にｈａｌｏ領域２７を形成しても構わない。
【００４２】
また、窒素の打ち込み角度は、シリコン基板１に対して垂直な方向とすることが望ましい。しかし、イオン注入時の誤差として、３度程度の範囲でずれる場合があるが、その範囲は許容できる範囲である。すなわち、シリコン基板１の主面に対して垂直な方向から３度以内の範囲で打ち込むことが特に効果的であるが、シリコン基板１の主面に対して垂直な方向から７度未満の範囲で角度まで許容することができる。
【００４３】
また、本実施の形態では、高耐圧のｎ型ＭＯＳに打ち込む窒素のエネルギーは、低耐圧のｎ型ＭＯＳに打ち込む窒素のエネルギーよりも小さくなるようにしている。この結果、高耐圧のｎ型ＭＯＳの窒素注入領域の濃度ピーク位置は、低耐圧のｎ型ＭＯＳの窒素注入領域の濃度ピーク位置よりも浅い位置となるように形成している。この理由は、高耐圧ＭＯＳのｎ型ＭＯＳのエクステンション領域８ａの不純物濃度が、低耐圧ＭＯＳのｎ型ＭＯＳのエクステンション領域９ａの不純物濃度よりも低い濃度であるため、高耐圧ＭＯＳのｎ型ＭＯＳのローカルばらつきＡｖｔが、低耐圧ＭＯＳのｎ型ＭＯＳのローカルばらつきＡｖｔよりも少ないからである。しかし、高耐圧ＭＯＳでは動作電圧が大きいことから、ゲート電極端部でのホットキャリアの発生が、低耐圧ＭＯＳの場合と比較して多い。従って、このホットキャリア対策を兼ねて窒素等の不活性種を混入している。更に、ホットキャリア対策としては、ゲート電極に近い位置に混入することが望ましいため、高耐圧ＭＯＳでは濃度ピーク位置を浅くしている。
【００４４】
また、ホットキャリア対策には、窒素の濃度を高めた方が効果があることが、本願発明者の検討で明らかになっている。すなわち、高耐圧のｎ型ＭＯＳに打ち込む窒素のドーズ量は、低耐圧のｎ型ＭＯＳに打ち込む窒素のドーズ量よりも高くしている。この結果、高耐圧のｎ型ＭＯＳの窒素注入領域の濃度は、低耐圧のｎ型ＭＯＳの窒素注入領域の濃度よりも大きくなる。
【００４５】
また、本実施の形態では、低耐圧のｐ型ＭＯＳおよび高耐圧のｐ型ＭＯＳには窒素を注入していない。ｐ型ＭＯＳにおいては、エクステンション領域を構成する不純物の違いから、Ｖｔｈのローカルばらつきは小さいので、注入は不要である。しかし、高耐圧のｐ型ＭＯＳにおいては、ホットキャリア対策のため、高耐圧のｎ型ＭＯＳと同様の条件で窒素の注入を行なっても良い。
【００４６】
次に、図９に示すように、シリコン基板１の主面上に窒化シリコン膜をＣＶＤ法により堆積し、ドライエッチングによりゲート電極７の側壁に窒化シリコン膜からなるオフセットスペーサ１０を形成する。なお、このオフセットスペーサ１０の部材には酸化シリコンなどを用いてもよい。
【００４７】
また、本実施の形態では、図８における窒素の打ち込み、エクステンション領域の形成およびｈａｌｏ領域２７の形成の工程の後に図９においてオフセットスペーサ１０の形成を行ったが、この図８および図９の工程は順序を逆にしてもよい。すなわち、オフセットスペーサ１０を形成した後に、低耐圧ｎ型ＭＯＳの窒素の打ち込み、エクステンション領域の形成およびｈａｌｏ領域２７の形成を行っても構わない。さらにまた、窒素を打ち込む領域は、エクステンション領域９ａとほぼ同一の領域とする。
【００４８】
次に、図１０に示すように、シリコン基板１の主面上の低耐圧のｐ型ＭＯＳの形成領域を除く領域にフォトレジスト３０を堆積し、シリコン基板１の主面にｐ型の不純物（たとえばＢ）をイオン注入することにより、エクステンション領域９ｂを形成した後、フォトレジスト３０を除去する。その後、シリコン基板１表面にｎ型の不純物（たとえばＰ）をイオン注入し、エクステンション領域９ｂに近接した領域にｎウエル３より不純物濃度の高いｈａｌｏ領域２７を形成する。このエクステンション領域９ｂは、低耐圧のｐ型ＭＯＳのソース領域またはドレイン領域の一部を構成している。また、この時のイオン注入の角度は、窒素を打ち込む時と同様である。
【００４９】
ここで、低耐圧のｐ型ＭＯＳでは、エクステンション領域９ｂの形成にボロンを用いるため、活性化のための熱処理拡散によって、ボロンが拡散しやすい。そのため、ボロンが横方向に拡散することで、低耐圧のｐ型ＭＯＳの短チャネルが発生しやすい。従って、上記のようなオフセットスペーサ１０を形成した後に、不純物のイオン注入を行なうことが望ましい。
【００５０】
また、低耐圧のｎ型ＭＯＳにおいても、微細化が進んでゲート長が短くなると、エクステンション領域９ａが拡散し、パンチスルーが起きやすくなる。従って、そのような場合には、低耐圧のｎ型ＭＯＳにおいてもオフセットスペーサ１０を形成した後に、エクステンション領域９ａの形成および窒素の打ち込みを行なうことが望ましい。
【００５１】
次に、図１１に示すように、シリコン基板１の主面上に窒化シリコン膜をＣＶＤ法により堆積し、ドライエッチングによりゲート電極７の側壁に窒化シリコン膜からなるサイドウォール１１を形成する。なお、このサイドウォール１１の部材は酸化シリコンなどを用いてもよいし、酸化シリコン膜と窒化シリコン膜の積層膜を使用してもよい。
【００５２】
次に、図１２に示すように、シリコン基板１の主面上にフォトレジスト３０を堆積した後にその一部を除去し、シリコン基板１の主面にｐ型の不純物（たとえばＢ）を注入することにより、拡散領域１２を形成した後、フォトレジスト３０を除去する。この拡散領域１２は、高耐圧のｐ型ＭＯＳおよび低耐圧のｐ型ＭＯＳのソース領域またはドレイン領域の一部を構成している。また、この拡散領域１２は、上述のエクステンション領域８ｂ、９ｂよりも接合深さが深い領域である。また、この拡散領域１２は、上述のエクステンション領域８ｂ、９ｂよりも高い不純物濃度を有する領域である。
【００５３】
次に、図１３に示すように、シリコン基板１の主面上にフォトレジスト３０を堆積した後にその一部を除去し、シリコン基板１の主面にｎ型の不純物（たとえばＰ）を注入することにより、拡散領域１３を形成した後、フォトレジスト３０を除去する。
【００５４】
次に、図１４に示すように、公知のサリサイドプロセスにより、拡散領域１２、１３のそれぞれの表面にシリサイド１４を形成する。シリサイド化の手順としては、まずシリコン基板１の主面上にスパッタリングでシリサイド膜を堆積し、次にシリコン基板１を熱処理した後、未反応のシリサイド膜をウェットエッチングで除去することでシリサイド１４を完成する。シリサイド１４の部材として、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、またはプラチナシリサイド膜を形成するようにしてもよい。
【００５５】
次に、シリコン基板１上に窒化シリコン膜からなるエッチングストッパ膜（図示しない）と酸化シリコン膜からなる厚い層間絶縁膜１６をＣＶＤ法により堆積した後、公知の配線プロセスにより、層間絶縁膜１６上にダマシン配線１９を形成し、本実施の形態のＣＭＯＳを完成する。すなわち、堆積した層間絶縁膜１６の表面からシリサイド１４の表面に達するコンタクトホールを形成し、その内部に導体であるコンタクトプラグ１７を埋め込んだ後、ＣＭＰにより層間絶縁膜１６表面を平坦化する。その後、酸化シリコン膜からなる層間絶縁膜１８をＣＶＤ法により堆積し、層間絶縁膜１８表面からコンタクトプラグ１７の表面に達する配線溝を形成した後、その配線溝の内部にダマシン配線１９を形成する。ここで、コンタクトプラグ１７は、チタンおよび窒化チタン等のバリアメタル膜と、タングステン膜によって構成されている。また、ダマシン配線１９は、タンタルまたは窒化タンタル等のバリアメタル膜と、銅を主成分とする導体膜によって構成されている。
【００５６】
ここで、本実施の形態の低耐圧ｎＭＯＳの断面図を模式的に表わした図を図１５に示す。図１５において破線で囲った領域は、本実施の形態の図８における窒素の打ち込み工程によって打ち込まれた窒素が、ローカルばらつきＡｖｔを低減させるために特に有効に働く領域である。
【００５７】
本実施の形態のエクステンション領域９ａを有するｎＭＯＳでは、ｃｏ−ｉｍｐｌａにより窒素を打ち込んだ時に欠陥トラップ層もしくはアモルファス層があるため、アニ−ル後のチャネル表面近傍への不純物のパイルアップを軽減することができる。これにより、チャネル表面近傍の不純物の濃度が低減するため、シリコン基板表面付近における不純物プロファイルの揺らぎ成分が軽減される。その結果、Ｖｔｈの値が同一のＣＭＯＳにおいて、ｃｏ−ｉｍｐｌａを行ったＣＭＯＳは、ｃｏ−ｉｍｐｌａを行っていないＣＭＯＳに比べてローカルばらつきを抑制することが可能となる。発明者らの研究によれば、本発明によりローカルばらつきＡｖｔを１０〜１５％軽減することができた。
【００５８】
従来の一般的なｃｏ−ｉｍｐｌａ技術は短チャネル特性の抑制が目的であったため、図１に示すように、ｃｏ−ｉｍｐｌａとして用いる活性の低い不純物ドーパントの打ち込みはチャネル間の距離が特に短い箇所であるシリコン基板１表面の付近に分布させる事を目的に打ち込んでいた。そのため、ｃｏ−ｉｍｐｌａとして用いる活性の低い不純物ドーパントを打ち込む際は、シリコン基板１の表面に対して垂直な方向からチルトをかけて斜め方向から打ち込み、ゲート電極下部のシリコン基板１の表面付近にｃｏ−ｉｍｐｌａとして用いる活性の低い不純物ドーパントを分布させることで、効果的に短チャネル特性を抑制している。
【００５９】
一方、本実施の形態では、ｃｏ−ｉｍｐｌａとして用いる窒素はエクステンション領域９ａと同一の領域またはエクステンション領域９ａよりも広い範囲でエクステンション領域の近傍に打ち込まれる。本発明の目的はｎＭＯＳにおけるＶｔｈのローカルばらつきＡｖｔを低減させることであり、窒素を打ち込む領域として最も効果的なのは、図１５に示した破線で囲む箇所のエクステンション領域９ａの裾野の領域である。具体的には、エクステンション領域９ａの下部であって、エクステンション領域９ａの下面の近傍において、窒素がローカルばらつきの低減に効果的に働く。このため、図８において窒素をシリコン基板１に打ち込む工程では、シリコン基板１の表面に対して垂直もしくは垂直に近い角度（０〜３度）から打ち込みを行うことが理想的であり、この点で本実施の形態における製造方法は従来の製造方法と異なる。
【００６０】
なお、本実施の形態では低耐圧ＭＯＳのｎＭＯＳに対してｃｏ−ｉｍｐｌａとして窒素の打ち込みを行った。一方、高耐圧のｎＭＯＳに対して適用した場合には、窒素の打ち込みは低耐圧ｎＭＯＳに打ち込む場合に対して、より浅い領域に行う。具体的には、窒素の打ち込み領域はエクステンション領域の下面よりも浅い領域であって、ゲート絶縁膜になるべく近い領域に分布するように打ち込みを行う。また、低耐圧ＭＯＳに打ち込む場合に比べて窒素の濃度が高くなるように窒素を打ち込む。
【００６１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６２】
たとえば、本実施の形態では、低耐圧ＭＯＳのｎ型ＭＯＳおよび高耐圧ＭＯＳのｎ型ＭＯＳの両方に対して窒素の打ち込みを行なったが、これを低耐圧ＭＯＳのｎ型ＭＯＳのみとし、高耐圧ＭＯＳのｎ型ＭＯＳには行わないことも可能である。
【産業上の利用可能性】
【００６３】
本願明細書に開示された技術は、ｎ型のＭＯＳＦＥＴを有する半導体装置およびその製造方法に幅広く利用されるものである。
【符号の説明】
【００６４】
１  シリコン基板
２  素子分離層
３  ｎウエル
４  ｐウエル
５ａ  ゲート絶縁膜
５ｂ  ゲート絶縁膜
６  ポリシリコン膜
７  ゲート電極
８ａ、８ｂ、９ａ、９ｂ、２５  エクステンション領域
１０  オフセットスペーサ
１１  サイドウォール
１２、１３  拡散領域
１４  シリサイド
１６、１８  層間絶縁膜
１７  コンタクトプラグ
１９  ダマシン配線
２６、２７  ｈａｌｏ領域
３０  フォトレジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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