(57)【要約】【課題】オシロスコープやサンプリングスコープ等によるプロービングに依存することなく、被試験体の試験コストを抑制できるようにすると共に、半導体試験装置の製造コストを抑制できるようにする。【解決手段】プローブカード１２の接続を開放した状態で、プリエンファシス回路５から出力されるパルス信号を取得し、このパルス信号からプリエンファシス回路５の周波数特性を算出し、プローブ開放状態のプローブカード１２を接続し、プローブカード１２へ試験用のパルス信号を印加した際のプローブ開放端から反射される反射波形を取得し、この反射波形から挿入損失要素の周波数特性を算出し、プリエンファシス回路５の周波数特性と挿入損失要素の周波数特性とを合成し、合成後の周波数特性からプリエンファシス回路の最適なゲインを求めるものである。【選択図】      図１
2011002402.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも、試験用のパルス信号に高域成分を重畳するプリエンファシス回路を有した
ピンエレクトロニクスカードと、
被試験体に接触させるプローブを有して、前記ピンエレクトロニクスカードに対し信号
伝送線を介して接続されるプローブカードと、
前記ピンエレクトロニクスカードの入出力を制御して当該被試験体を試験する制御部と
を備え、
前記制御部は、
前記ピンエレクトロニクスカードから前記プローブカードの接続を開放した状態の前記
プリエンファシス回路の周波数特性を取得し、
前記ピンエレクトロニクスカードと、前記プローブが開放されたプローブカードと、両
カードを接続する信号伝送線とを含んだ挿入損失要素の周波数特性を取得し、
取得された前記プリエンファシス回路の周波数特性と、取得された前記信号伝送線を含
む挿入損失要素の周波数特性とを合成し、
合成された前記周波数特性から前記プリエンファシス回路の最適なゲインを求めて設定
することを特徴とする半導体試験装置。
【請求項２】
前記ピンエレクトロニクスカードには、
前記プリエンファシス回路を有して試験用のパルス信号を出力するドライバと、
前記ドライバと前記プローブカードとの間に接続された第１のリレー回路と、
前記ドライバと前記第１のリレー回路との接続点に接続されて当該接続点の電位と判定
基準用の電位とを入力して比較するコンパレータと、
一端が前記ドライバと前記第１のリレー回路との接続点に接続された終端抵抗と、
一端が前記終端抵抗の他端に接続され、他端が低電位側に接続された第２のリレー回路
と、
前記コンパレータに判定基準用の電位及び制御用のストローブ信号を出力し、かつ、前
記ドライバに信号生成用のパターン信号を出力するタイミングジェネレータとが設けられ
、
前記制御部は、
前記第１のリレー回路をオフして当該ピンエレクトロニクスカードと前記プローブカー
ドとの間の接続を開放し、かつ、前記第２のリレー回路をオンして前記終端抵抗を低電位
側に接続した状態で、前記ドライバから前記コンパレータへ試験用のパルス信号を繰り返
し出力し、
前記コンパレータに出力される試験用のパルス信号に対して、ｓｈｍｏｏプロット機能
による等価サンプリングを実行して前記プリエンファシス回路の出力波形を取得すること
を特徴とする請求項１に記載の半導体試験装置。
【請求項３】
前記制御部は、
ゲインを「１」に設定した場合の前記プリエンファシス回路の出力波形と「１」以外の
ゲインを設定した場合の前記プリエンファシス回路の出力波形とを各々離散フーリエ変換
して前記「１」以外のゲインを設定した場合の前記プリエンファシス回路の離散フーリエ
変換値を前記ゲインを「１」に設定した場合の前記プリエンファシス回路の離散フーリエ
変換値で除算して前記プリエンファシス回路の周波数特性を算出することを特徴とする請
求項２に記載の半導体試験装置。
【請求項４】
前記制御部は、
前記第１のリレー回路をオンして当該ピンエレクトロニクスカードとプローブ開放状態
の前記プローブカードとを接続し、かつ、前記第２のリレー回路をオフして前記終端抵抗
の低電位側の接続を開放した状態で、前記ドライバから前記プローブカードへ試験用のパ
ルス信号を繰り返し出力し、
前記プローブカードに入力される試験用のパルス信号に対して、ｓｈｍｏｏプロット機
能による等価サンプリングを実行してプローブ開放状態の前記プローブカードから反射さ
れる反射波形を前記コンパレータによって取得することを特徴とする請求項２に記載の半
導体試験装置。
【請求項５】
前記制御部は、
取得された前記反射波形から前記信号伝送線を含む挿入損失要素の周波数特性を算出す
る際に、
前記プローブカードの反射波形を離散フーリエ変換して離散フーリエ変換値を取得し、
取得した前記反射波形の離散フーリエ変換値と前記ゲインを「１」に設定した場合の前
記プリエンファシス回路の離散フーリエ変換値との差分を算出し、
前記離散フーリエ変換値の差分値を当該ゲインを「１」に設定した場合の前記プリエン
ファシス回路の離散フーリエ変換値で除算し、更に、除算によって得られた値の絶対値の
平方根を演算して前記挿入損失要素のゲインを求め、
前記除算によって得られた値に１／２を演算して前記挿入損失要素の位相を求めること
を特徴とする請求項４に記載の半導体試験装置。
【請求項６】
前記制御部は、
取得した前記ピンエレクトロニクスカードから前記プローブカードの被試験体の接続点
に至るまでの信号伝送線を含む片道分の挿入損失要素の周波数特性に、取得した前記ドラ
イバのプリエンファシス回路のゲインの周波数特性を乗算して経路全体の周波数特性を取
得し、
取得された前記経路全体の周波数特性をゲイン対周波数の平面に展開し、
展開された前記ゲイン対周波数の平面を周波数帯域とゲイン範囲とで小領域に分割し、
分割された各々の前記小領域に０ｄＢ近傍で最高得点となるように得点を付与し、
前記経路全体の周波数特性の絶対値を前記ゲイン対周波数の平面にプロットし、
プロットされた前記経路全体の周波数特性の絶対値の曲線が、設定した前記小領域を通
過する部分であって、当該小領域に付与した得点を順次加算し、
前記ドライバのプリエンファシス回路のゲインについて、前記小領域に付与した得点の
加算処理を実行し、
加算処理によって取得された前記得点を比較し、最も高得点のゲインを当該ドライバの
プリエンファシス回路の最適値として設定することを特徴とする請求項１に記載の半導体
試験装置。
【請求項７】
前記コンパレータと前記第１のリレー回路との間にイコライザが接続され、
前記イコライザが被試験体から送信された信号の内の前記挿入損失要素により減衰する
高周波成分を補償する場合であって、
前記制御部は、
前記第１のリレー回路をオフして当該ピンエレクトロニクスカードと前記プローブカー
ドとの間の接続を開放し、かつ、前記第２のリレー回路をオンして前記終端抵抗を低電位
側に接続した状態で、前記ドライバから前記プリエンファシス回路及びイコライザを介し
てコンパレータへ試験用のパルス信号を繰り返し出力し、
前記イコライザを介して前記コンパレータに出力される試験用のパルス信号に対して、
ｓｈｍｏｏプロット機能による等価サンプリングを実行して前記イコライザの出力波形を
取得することを特徴とする請求項２に記載の半導体試験装置。
【請求項８】
少なくとも、試験用のパルス信号に高域成分を重畳するプリエンファシス回路を有した
ピンエレクトロニクスカードと、被試験体に接触させるプローブを有したプローブカード
とを信号伝送線を介して接続し当該被試験体を試験する方法であって、
前記ピンエレクトロニクスカードから前記プローブカードの接続を開放した状態の前記
プリエンファシス回路の周波数特性を取得するステップと、
前記ピンエレクトロニクスカードと、前記プローブが開放されたプローブカードと、両
カードを接続する信号伝送線とを含んだ挿入損失要素の周波数特性を取得するステップと
、
取得された前記プリエンファシス回路の周波数特性と、取得された前記信号伝送線を含
む挿入損失要素の周波数特性とを合成するステップと、
合成された前記周波数特性から前記プリエンファシス回路の最適なゲインを求めて設定
するステップとを有することを特徴とする半導体試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスに試験用のパルス信号を出力するドライバに高域成分を重畳
するプリエンファシス回路を備えた半導体テスタに適用可能な半導体試験装置及び半導体
試験方法に関するものである。
【背景技術】
【０００２】
従来から、半導体集積回路装置等の被試験デバイスの動作を試験や検証する際に半導体
テスタが使用される場合が多い。図１６は、従来例に係る半導体テスタ３０の構成例を示
すブロック図である。図１６に示す半導体テスタ３０によれば、ピンエレクトロニクスカ
ード１、ケーブル９及びプローブカード１２を有して構成される。被試験デバイス（以下
ＤＵＴ１４という）は、プローブカード１２に接続して試験される。ピンエレクトロニク
スカード１は、タイミングジェネレータ２、ドライバ３、リレー回路７及びＰＣＢ配線８
を有して構成される。
【０００３】
ピンエレクトロニクスカード１のドライバ３から出力されたパルス信号Ｓ１２は、直列
抵抗６を介して、リレー回路７、ＰＣＢ配線８、ケーブル９、プローブカード１２のＰＣ
Ｂ配線１０を経てＤＵＴ１４に伝播する。以下で、リレー回路７、ＰＣＢ配線８、ケーブ
ル９、プローブカード１２のＰＣＢ配線１０をまとめて挿入損失要素１１と呼ぶことにす
る。
【０００４】
近年、ＤＵＴ１４の動作速度は、数百ＭＨｚ〜数ＧＨｚと高速になってきており、これ
を試験するためのパルス信号Ｓ１２も同様に高速になってきている。しかし、動作速度が
上昇するにつれ、挿入損失要素１１による高周波成分の減衰により、プローブカード１２
のＤＵＴ１４の接続点でのパルス信号Ｓ１３のスルーレートが低下し、適切に試験が行え
なくなる事態が発生している。
【０００５】
一般に、パルス信号Ｓ１３のスルーレートの低下を抑えるため、高周波成分の減衰を補
償するためのプリエンファシス回路５がドライバ３に追加される。ドライバ３は矩形波発
生部４を有している。矩形波発生部４は、タイミングジェネレータ２から供給されるパタ
ーン信号Ｓ２に応じて一定の振幅の電圧（矩形波のパルス信号Ｓ１２）を出力する。矩形
波発生部４から出力されるパルス信号Ｓ１２に対し、挿入損失要素１１により減衰する高
周波成分をプリエンファシス回路５により予め重畳しておくことで、パルス信号Ｓ１３の
スルーレートの低下を抑えることができる。図１６には、パルス信号Ｓ１２，Ｓ１３の形
状を模式的に示している。
【０００６】
プリエンファシス回路５のゲインは、複数の設定が可能であり、挿入損失要素１１の減
衰量に応じて適切に設定する必要がある。過剰に設定した場合には、ＤＵＴ接続端におい
て過大なオーバーシュートが発生し、ＤＵＴ１４の破損や誤動作等を引き起こす原因とな
る。プリエンファシス回路５のゲインを最適に設定するには、プローブカード１２からＤ
ＵＴ１４を切り離し、高速のオシロスコープやサンプリングスコープを用いてプローブカ
ード１２のＤＵＴ接続端の波形を、プリエンファシス回路５のゲインを変化させながら測
定し、過大なオーバーシュートが無い、矩形波に近い波形になるゲイン設定処理を探すよ
うになされる。この様子を図１７のＮｏ１〜５に示している。
【０００７】
図１７は、ＤＵＴ接続点における波形測定例を示すグラフ図である。図１７において、
縦軸は、パルス信号Ｓ１３の電圧Ｖout［Ｖ］である。電圧Ｖoutの範囲は−１．０Ｖ〜２
．０Ｖである。横軸は時間ｔ［ｓ］である。時間範囲は５５．４ｎｓ〜５６．４ｎｓであ
る。図１７に示すＮｏ１〜５の出力波形は、挿入損失要素１１を均質な伝送線回路として
簡略化した場合のシミュレーション波形である。図１７に示す出力波形において、Ｎｏ３
の出力波形の設定が最適となっている。
【０００８】
なお、この種の半導体テスタ３０に関連して、特許文献１には半導体試験装置が開示さ
れている。この半導体試験装置によれば、ドライバから出力されるテスト信号を被測定Ｉ
Ｃに印加し、この被測定ＩＣの出力信号を取り込んで、この出力信号に基づいて被測定Ｉ
Ｃを試験する場合、波形測定部、判定演算部、整形情報作成部、記憶部、整形信号生成部
及び波形整形部を備える。波形測定部は、被測定ＩＣにおけるテスト信号の波形を測定し
、その波形データを出力する。判定演算部は、波形測定部が出力した波形データを入力し
、この波形データの波形が許容範囲内であるかどうかを判定し、その判定結果を出力する
。
【０００９】
整形情報作成部は、判定演算部の出力が入力され、この出力が許容範囲外であるときに
、波形測定部が測定した波形を許容範囲内の波形に整形する整形情報を作成して出力する
。記憶部には、整形情報作成部が作成した整形情報が記憶される。整形信号生成部は、記
憶部に記憶された整形情報に基づいて整形信号を生成して出力する。これを前提にして、
波形整形部がドライバの出力を入力し、整形信号生成部の出力に基づいてドライバの出力
波形を整形するようにした。このように半導体試験装置を構成すると、ドライバから被測
定ＩＣに至る配線によって劣化する波形を補正することができるので、常に良質のテスト
信号を被測定ＩＣに供給できるというものである。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−１９７０７２号公報（第５頁  図１）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
ところで、従来例に係る半導体テスタ３０によれば、次のような問題がある。  
ｉ．プリエンファシス回路５のゲインを最適に設定するには、高速のオシロスコープや
、サンプリングスコープ等で波形を手作業により、プロービングする必要がある。このた
め、試験条件の設定に手間がかかり、ＤＵＴ１４の試験コストが上昇するという問題があ
る。
【００１２】
ii．一般に半導体テスタ３０のドライバ３の数は、半導体集積回路装置の他ピン化に伴
って、数百〜数千個を備える場合があり、設定を確認するための波形のプロービング作業
に手間がかかり、ＤＵＴ１４の試験コストを上昇させる原因となっている。この問題は、
既存のプローブカード１２を異なる減衰特性のプローブカード１２に変更する度に、上述
の手間がかかってしまう。
【００１３】
iii．特許文献１に見られるような半導体試験装置においては、プリエンファシス回路
５のゲインを最適に設定するために、ＤＵＴ１４に代えてＤＵＴ接続点にパルス発生器を
接続し、イコライザのゲイン設定を変えながらｓｂｍｏｏプロット機能により波形を取得
して、その波形から最適値を判定される場合が多い。このため、本設定を行うには、パル
ス発生器を手作業によりプローブカード１２に接続しなければならず、試験条件の設定に
手間がかかり、ＤＵＴ１４の試験コストを上昇させる等、ドライバ３のプリエンファシス
回路５の場合と同様の問題点が生じる。
【００１４】
そこで、本発明はこのような課題を解決したものであって、オシロスコープやサンプリ
ングスコープ等によるプロービングに依存することなく、被試験体の試験コストを抑制で
きるようにすると共に、半導体試験装置の製造コストを抑制できるようにした半導体試験
装置及び半導体試験方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明に係る半導体試験装置は、少なくとも、試験用のパ
ルス信号に高域成分を重畳するプリエンファシス回路を有したピンエレクトロニクスカー
ドと、被試験体に接触させるプローブを有して、前記ピンエレクトロニクスカードに対し
信号伝送線を介して接続されるプローブカードと、前記ピンエレクトロニクスカードの入
出力を制御して当該被試験体を試験する制御部とを備え、前記制御部は、前記ピンエレク
トロニクスカードから前記プローブカードの接続を開放した状態の前記プリエンファシス
回路の周波数特性を取得し、前記ピンエレクトロニクスカードと、前記プローブが開放さ
れたプローブカードと、両カードを接続する信号伝送線とを含んだ挿入損失要素の周波数
特性を取得し、ここに取得された前記プリエンファシス回路の周波数特性と取得された前
記信号伝送線を含む挿入損失要素の周波数特性とを合成し、ここに合成された前記周波数
特性から前記プリエンファシス回路の最適なゲインを求めて設定することを特徴とするも
のである。
【００１６】
本発明に係る半導体試験装置によれば、ピンエレクトロニクスカードは、試験用のパル
ス信号に高域成分を重畳するプリエンファシス回路を有している。プローブカードは、被
試験体に接触させるプローブを有しており、ピンエレクトロニクスカードに対し信号伝送
線を介して接続される。制御部は、ピンエレクトロニクスカードの入出力を制御して当該
被試験体を試験する。これを前提にして、プリエンファシス回路のゲインを設定する際に
、制御部は、まず、ピンエレクトロニクスカードからプローブカードの接続を開放した状
態のプリエンファシス回路の周波数特性を取得する。
【００１７】
次に、制御部は、ピンエレクトロニクスカードと、プローブが開放されたプローブカー
ドと、両カードを接続する信号伝送線とを含んだ挿入損失要素の周波数特性を取得する。
その後、制御部は、取得されたプリエンファシス回路の周波数特性と、取得された信号伝
送線を含む挿入損失要素の周波数特性とを合成する。制御部は、合成された周波数特性か
らプリエンファシス回路の最適なゲインを求めて設定するようになる。従って、新たな付
加回路を設けることなく、プリエンファシス回路のゲインを最適に設定できるので、高速
のオシロスコープや、サンプリングスコープ等で波形を手作業によりプロービングする等
の必要がなくなる。
【００１８】
本発明に係る半導体試験方法は、少なくとも、試験用のパルス信号に高域成分を重畳す
るプリエンファシス回路を有したピンエレクトロニクスカードと、被試験体に接触させる
プローブを有したプローブカードとを信号伝送線を介して接続し当該被試験体を試験する
方法であって、前記ピンエレクトロニクスカードから前記プローブカードの接続を開放し
た状態の前記プリエンファシス回路の周波数特性を取得するステップと、前記ピンエレク
トロニクスカードと、前記プローブが開放されたプローブカードと、両カードを接続する
信号伝送線とを含んだ挿入損失要素の周波数特性を取得するステップと、取得された前記
プリエンファシス回路の周波数特性と、取得された前記信号伝送線を含む挿入損失要素の
周波数特性とを合成するステップと、合成された前記周波数特性から前記プリエンファシ
ス回路の最適なゲインを求めて設定するステップとを有することを特徴とするものである
。
【発明の効果】
【００１９】
本発明に係る半導体試験装置及び半導体試験方法によれば、ピンエレクトロニクスカー
ドの入出力を制御する制御部を備え、この制御部は、ピンエレクトロニクスカードからプ
ローブカードの接続を開放した状態で取得したプリエンファシス回路の周波数特性と、ピ
ンエレクトロニクスカードと、プローブが開放されたプローブカードと、両カードを接続
する信号伝送線から取得した挿入損失要素の周波数特性とを合成した後の周波数特性から
プリエンファシス回路の最適なゲインを求めて設定するようになされる。
【００２０】
この構成によって、新たな付加回路を設けることなく、プリエンファシス回路のゲイン
を最適に設定できるので、高速のオシロスコープや、サンプリングスコープ等で波形を手
作業によりプロービングする等の必要がなくなる。従って、試験条件の設定及び試験結果
の確認等を簡便に行えるようになる。これにより、被試験体の試験コストを抑制できるよ
うになり、半導体試験装置の製造コストを抑制できるようになる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係る第１の実施例としての半導体テスタ１００の構成例を示す斜視図である。
【図２】ドライバ３のプリエンファシス回路５の出力波形の取得例を示すブロック図である。
【図３】コンパレータ１５の入力波形の検証例を示すグラフ図である。
【図４】コンパレータ１５の入力波形例を示すグラフ図である。
【図５】プリエンファシス回路５のゲインＧ対周波数ｆの特性例を示すグラフ図である。
【図６】挿入損失要素１１におけるＴＤＲ波形の取得例を示すブロック図である。
【図７】挿入損失要素１１のＴＤＲ波形の測定例を示すグラフ図である。
【図８】挿入損失要素１１におけるＴＤＲ波形例を示すグラフ図である。
【図９】往復時及び片道時の反射波の損失例を示すグラフ図である。
【図１０】プリエンファシス回路のゲインＧ対周波数ｆの特性例を示すグラフ図である。
【図１１】挿入損失要素１１を含む経路全体での損失Ｌoss対周波数ｆの特性例を示すグラフ図である。
【図１２】（Ａ）〜（Ｃ）はゲイン設定処理時のセル展開例を示すグラフ図である。
【図１３】第１の実施例に係る半導体試験例を示すフローチャートである。
【図１４】第２の実施例としての半導体テスタ２００の構成例を示すブロック図である。
【図１５】第２の実施例に係る半導体試験例を示すフローチャートである。
【図１６】従来例に係る半導体テスタ３０の構成例を示すブロック図である。
【図１７】ＤＵＴ接続点における測定波形例を示すグラフ図である。
【発明を実施するための形態】
【００２２】
以下、図面を参照しながら、本発明に係る実施形態としての半導体試験装置及び半導体
試験方法について説明する。
【実施例１】
【００２３】
図１に示す半導体テスタ１００は、ピンエレクトロニクスカード１、ケーブル９及びプ
ローブカード１２を備えて構成される。ピンエレクトロニクスカード１は、タイミングジ
ェネレータ２、ドライバ３、第１のリレー回路７、コンパレータ１５、終端抵抗１６、第
２のリレー回路１７及び制御部２５を有して試験用のパルス信号を出力し、ＤＵＴ１４か
ら出力される出力信号を判定（試験）するように動作する。
【００２４】
タイミングジェネレータ２は制御部２５に接続され、タイミング制御信号Ｓ２５に基づ
いてパターン信号Ｓ２を発生したり、判定基準用の電位レベルを発生したり、制御用のス
トローブ信号Ｓｓを発生して出力する。タイミングジェネレータ２は、例えば、ロー・レ
ベル（以下Ｌｏレベルという）の判定基準信号Ｓ１５及びハイ・レベル（以下Ｈｉレベル
という）の判定基準信号Ｓ１５を生成してコンパレータ１５に出力する。
【００２５】
タイミング制御信号Ｓ２５はパターン信号Ｓ２、判定基準信号Ｓ１５及びストローブ信
号Ｓｓの発生タイミングを制御する信号であり、制御部２５からタイミングジェネレータ
２へ出力される。判定基準信号Ｓ１５及びストローブ信号Ｓｓはタイミングジェネレータ
２からコンパレータ１５に出力される。パターン信号Ｓ２は、タイミングジェネレータ２
からドライバ３に出力される。
【００２６】
タイミングジェネレータ２にはドライバ３が接続される。ドライバ３は被試験デバイス
（Device under test ：以下ＤＵＴという）の１ピン当たり、矩形波発生部４、プリエン
ファシス回路５及び直列抵抗６を有して構成される。矩形波発生部４は増幅器を有してお
り、パターン信号Ｓ２を入力し、当該パターン信号Ｓ２に応じた一定の振幅の矩形波の電
圧（パルス信号）を出力する。矩形波発生部４にはプリエンファシス回路５が接続される
。プリエンファシス回路５は、矩形波のパルス信号に高域成分を重畳して半導体試験用の
パルス信号Ｓ１２を出力する。
【００２７】
プリエンファシス回路５には直列抵抗６が接続される。直列抵抗６はパルス信号Ｓ１２
を通過させる負荷である。直列抵抗６は例えば５０Ωである。直列抵抗６の一端は、プリ
エンファシス回路５の出力に接続される。直列抵抗６の他端はリレー回路７、コンパレー
タ１５及び終端抵抗１６に接続される。この例で、リレー回路７は、ドライバ３の直列抵
抗６と、ケーブル９を介在したプローブカード１２との間に接続される。終端抵抗１６は
一端が上述の直列抵抗６とリレー回路７との接続点ｐに接続される。
【００２８】
リレー回路７の一端は接続点ｐに接続され、接続点ｐには、直列抵抗６の他端、コンパ
レータ１５の入力及び終端抵抗１６の一端が接続される。リレー回路７の他端はＰＣＢ配
線８に接続される。リレー回路７は、制御部２５に接続され、スイッチ制御信号Ｓ７に基
づいてオン（ＯＮ）又はオフ（ＯＦＦ）する。スイッチ制御信号Ｓ７はリレー回路７のオ
ン又はオフを制御する信号であり、制御部２５からリレー回路７へ出力される。
【００２９】
コンパレータ１５は、直列抵抗６とリレー回路７との接続点に接続されて当該接続点ｐ
の電位と判定基準用の電位レベルとを入力して比較する。コンパレータ１５はタイミング
ジェネレータ２に接続され、ストローブ信号Ｓｓに基づいて、ＤＵＴ１４から出力される
出力信号を判定（試験）する。上述のタイミングジェネレータ２は、ロー・レベル（以下
Ｌｏレベルという）の判定基準信号Ｓ１５及びハイ・レベル（以下Ｈｉレベルという）の
判定基準信号Ｓ１５をコンパレータ１５に出力する。コンパレータ１５は判定基準信号Ｓ
１５とＤＵＴ１４から出力される出力信号Ｓ１４とを比較してＤＵＴ１４の良否を判定（
試験）する。また、コンパレータ１５は、複数のドライバ３の反射波形（Ｔ  Ｄ  Ｒ：以
下ＴＤＲという）測定によるスキュー調整を実行する際にも使用される。
【００３０】
上述の終端抵抗１６の他端には、リレー回路１７が接続される。リレー回路１７の一端
は、終端抵抗１６の他端に接続され、その他端は低電位側（接地：ＧＮＤ）に接続される
。リレー回路１７は制御部２５に接続され、スイッチ制御信号Ｓ１７に基づいてオン（Ｏ
Ｎ）又はオフ（ＯＦＦ）する。スイッチ制御信号Ｓ１７は、リレー回路１７のオン又はオ
フを制御する信号であり、制御部２５からリレー回路１７へ出力される。
【００３１】
上述のＰＣＢ配線８には信号伝送線を構成するケーブル９が接続される。ケーブル９は
ドライバ３とＤＵＴ１４間で下り信号伝送線及び、上り信号伝送線を共有（用）している
。ケーブル９はＤＵＴ１４のピン数、１００本や１０００本等に対応して信号伝送線が備
えられる。
【００３２】
ケーブル９にはプローブカード１２が接続される。プローブカード１２は、ＰＣＢ配線
１０及び図示しないプローブ（ピン）を有して構成される。ケーブル９はＰＣＢ配線１０
に接続される。プローブはＤＵＴ１４の１ピン当たりに１個ずつ対応して設けられ、ＤＵ
Ｔ１４の出力ピンや入力ピンに接触される。
【００３３】
制御部２５は、図示しないＲＯＭ（Read Only Memory）、ワーク用のＲＡＭ（Random A
ccess Memory）、ＣＰＵ（Central Processing Unit；中央処理ユニット）を有して構成
されピンエレクトロニクスカード１の入出力を制御して当該ＤＵＴ１４を試験する。
【００３４】
ＲＯＭには当該ピンエレクトロニクスカード１全体を制御するためのシステム起動用の
プログラムデータが格納される。ＲＯＭの他に図示しないＥＥＰＲＯＭや、ハードディス
ク等の不揮発性のメモリが設けられ、このようなメモリには、図１３で説明するプリエン
ファシス回路５のゲインの最適化や、図１５で説明するイコライザ２２のゲインの最適化
を実行するためのプログラムが記述される。
【００３５】
ＲＡＭには、プログラムデータや、各種計算実行時の制御コマンド等を一時記憶するよ
うになされる。ＣＰＵは電源がオンされると、ＲＯＭからシステムプログラムデータをＲ
ＡＭに読み出してシステムを起動し、当該ピンエレクトロニクスカード１全体を制御する
ようになされる。ＣＰＵにはＩ／Ｏインターフェースを介して図示しない操作部が接続さ
れ、当該操作部を操作して入力される、プリエンファシス回路のゲインＧ等の算出開始等
の操作データがＣＰＵに入力される。
【００３６】
このＤＵＴ１４の試験に先立ち、制御部２５は、タイミングジェネレータ２、ドライバ
３、リレー回路７，１７及びコンパレータ１５の入出力を制御して、例えば、コンパレー
タ１５とタイミングジェネレータ２の機能を利用してドライバ３のプリエンファシス回路
５のゲインＧの最適化を行う。この場合に、制御部２５は、ピンエレクトロニクスカード
１からプローブカード１２の接続を開放した状態でプリエンファシス回路５から出力され
るパルス信号Ｓ１２を取得し、ここに取得されたパルス信号Ｓ１２からプリエンファシス
回路５の周波数特性を算出する。
【００３７】
また、ピンエレクトロニクスカード１にプローブを開放した状態のプローブカード１２
を接続し、ピンエレクトロニクスカード１から当該プローブカード１２へ半導体試験用の
パルス信号Ｓ１２を印加した際のプローブ開放端から全反射される反射波形を取得し、こ
こに取得された反射波形からＰＣＢ配線８，１０、ケーブル９を含む挿入損失要素１１の
周波数特性を算出する。更に、算出されたプリエンファシス回路５の周波数特性とＰＣＢ
配線８，１０、ケーブル９を含む挿入損失要素１１の周波数特性とを合成し、ここに合成
された周波数特性からプリエンファシス回路５の最適なゲインＧを求めるようになされる
。
【００３８】
ピンエレクトロニクスカード１では、タイミングジェネレータ２からドライバ３へ供給
されるパターン信号Ｓ２に応じて矩形波発生部４が一定の振幅の矩形波の電圧（パルス信
号）を出力する。そして、最適なゲインＧが設定されたプリエンファシス回路５は、矩形
波発生部４から出力されるパルス信号に対し、挿入損失要素１１により減衰する高周波成
分を予め重畳する。このようにすると、ＤＵＴ接続端のパルス信号Ｓ１３のスルーレート
の低下を抑制できるようになる。
【００３９】
次に、図２を参照して、ドライバ３のプリエンファシス回路５の出力波形の取得例につ
いて説明する（手順１）。図２に示すピンエレクトロニクスカード１によれば、ドライバ
３のプリエンファシス回路５の出力波形を取得する場合に、制御部２５は、リレー回路７
にスイッチ制御信号Ｓ７を出力し、当該リレー回路７をオフして、プリエンファシス回路
５を介してドライバ３から出力されるパルス信号Ｓ２０をコンパレータ１５に入力する。
【００４０】
このとき、制御部２５は、リレー回路１７にスイッチ制御信号Ｓ１７を出力し、当該リ
レー回路１７をオンして終端抵抗１６を低電位側（ＧＮＤ）に接続する。この状態でｓｈ
ｍｏｏプロット機能を利用してドライバ３のパルス信号Ｓ２０を取得する。この例では、
プリエンファシス回路５のゲインＧを５段階に変えて、Ｎｏ．１〜Ｎｏ．５の各々の出力
波形を取得するようになされる。
【００４１】
ここで、図３を参照して、コンパレータ１５の入力波形の検証例について説明する。図
３において、コンパレータ１５の入力波形、すなわち、ドライバ３のプリエンファシス回
路５の出力波形を検証する場合、半導体テスタ１００に本来的に備わっているｓｈｍｏｏ
プロット機能が利用される。
【００４２】
ｓｈｍｏｏプロット機能によれば、横軸には位相差（時間）が等分目盛りで表現される
。この位相差は、タイミングジェネレータ２からドライバ３に出力されるパターン信号Ｓ
２の位相とストローブ信号Ｓｓの位相との間の差分（動作周波数）である。縦軸には、判
定基準信号Ｓ１５に基づくＨｉレベル及びＬｏレベル等の電圧を等分目盛りで表現したも
のである。判定基準信号Ｓ１５は、タイミングジェネレータ２からコンパレータ１５に出
力される。Ｐass／Ｆailの境界線がコンパレータ１５の入力波形を示している。この入力
波形は、プリエンファシス回路５のゲインＧが「１」、若しくは、最も低いゲインＧであ
る場合であって、段差状を有している。
【００４３】
ｓｈｍｏｏプロット機能によれば、タイミングジェネレータ２がドライバ３に対し、一
定間隔で同一のパターン信号Ｓ２を繰り返し出力（送信）する。タイミングジェネレータ
２は、パターン信号Ｓ２の発生に同期して、ストローブ信号Ｓｓをコンパレータ１５に出
力する。コンパレータ１５の入力波形、すなわち、ドライバ３のプリエンファシス回路５
の出力波形のレベルが判定基準信号Ｓ１５（閾値）に基づくＨｉレベル、又はＬｏレベル
と比較されてそのＰass／Ｆailが判定される。
【００４４】
例えば、コンパレータ１５の入力波形の振幅レベルがＨｉレベルより下側にある場合を
Ｐass、その入力波形の振幅レベルが上側にある場合をＦailとして記録する。タイミング
ジェネレータ２では、Ｈｉレベル、又は、Ｌｏレベルを変化させながら、パターン信号Ｓ
２を発生する毎に、同様な測定を繰り返すことで、パターン信号Ｓ２のある位相点に対す
るコンパレータ１５の入力波形の信号レベルを測定できるようになる。これにより、コン
パレータ１５の入力波形を検証できるようになる。
【００４５】
更に、パターン信号Ｓ２に対し、ストローブ信号Ｓｓの位相をずらしながら、同様な測
定を繰り返すことで、時間軸方向のＰass、Ｆail結果を取得できるようになる。これをｓ
ｈｍｏｏプロットと呼び、原理的にはサンプリングスコープにおける等価サンプリングと
同様である。
【００４６】
続いて、図４を参照して、コンパレータ１５の入力波形例について説明する（手順２）
。図４に示すコンパレータ１５の入力波形例は、図３に示したｓｈｍｏｏプロット機能よ
って取得したものである。図４において、縦軸は、コンパレータ１５の入力電圧Ｖｉ［Ｖ
］であり、０．５Ｖピッチで電圧範囲は−１．０〜１．５Ｖである。横軸は時間ｔ［ｓ］
であり、０．０２ｎｓピッチで、時間範囲は、４９．６ｎｓ〜５０．６ｎｓである。
【００４７】
この例で、コンパレータ１５の入力波形に関しては、５つの入力波形Ｎｏ．１〜Ｎｏ．
５の入力電圧［Ｖ］対時間ｔ［ｓ］の特性例を示している。この５つの入力波形の内、Ｎ
ｏ．１の入力波形は、ドライバ３にプリエンファシス回路５を施さない場合、すなわち、
ゲインＧ＝「１」、若しくは、プリエンファシス回路５に最低ゲインＧを設定した場合で
ある。この例では、Ｎｏ．１の入力波形をｖｏと呼ぶ。Ｎｏ．２以降の入力波形は、プリ
エンファシス回路５のゲインＧを変化させて得られた入力波形Ｎｏ．２〜Ｎｏ．５である
。
【００４８】
入力波形Ｎｏ．１〜Ｎｏ．５の波形立ち上がりの鋭さ（高域）は、入力波形Ｎｏ．１を
基準にして、入力波形Ｎｏ．２＜Ｎｏ．３＜Ｎｏ．４＜Ｎｏ．５の順である。ここでは、
入力波形Ｎｏ．２〜Ｎｏ．５をｖｎと呼ぶ。なお、コンパレータ１５の入力波形を図示し
ないモニタに表示するようにしてもよい。プリエンファシス回路５の最適なゲインＧを求
めるに当たり、モニタ表示内容を目視確認できるようになる。
【００４９】
続いて、図５を参照して、プリエンファシス回路５のゲインＧ対周波数ｆの特性例（伝
達関数）について説明する。図５において、縦軸は、プリエンファシス回路５のゲインＧ
［ｄＢ］である。ゲインＧの範囲は−５．０ｄＢ〜１５．０ｄＢである。横軸は周波数ｆ
［Ｈｚ］である。周波数ｆの範囲は１００ＭＨｚ〜５ＧＨｚである。ゲインＧ対周波数ｆ
の特性例は、プリエンファシス回路５のゲインＧを５段階に変えたＮｏ．１〜Ｎｏ．５の
各々の出力波形について、そのＮｏ．１の入力波形ｖｏ及び、他のＮｏ．２〜Ｎｏ．５の
入力波形をプロットしたものである。入力波形Ｎｏ．１〜Ｎｏ．５のゲインＧの立ち上が
りの余裕は、入力波形Ｎｏ．１を基準にして、入力波形Ｎｏ．２＜Ｎｏ．３＜Ｎｏ．４＜
Ｎｏ．５の順である。
【００５０】
この例で制御部２５は、ドライバ３のプリエンファシス回路５の周波数特性を算出する
。ここにＮｏ．１の入力波形ｖｏを離散フーリエ変換した波形をＦ（ｖｏ）とし、Ｎｏ．
２〜Ｎｏ．５の各々の入力波形ｖｎを離散フーリエ変換した波形をＦ（ｖｎ）とする。制
御部２５はＮｏ．１の入力波形ｖｏを離散フーリエ変換してＦ（ｖｏ）波形を求める。同
様にして、Ｎｏ．２〜Ｎｏ．５の各々の入力波形ｖｎを離散フーリエ変換してＦ（ｖｎ）
波形を求める。
【００５１】
さらに制御部２５は、Ｆ（ｖｎ）／Ｆ（ｖｏ）を演算してプリエンファシス回路５のゲ
インＧ対周波数ｆの特性を求めるように動作する。これをプロットしたものが図５に示し
たプリエンファシス回路５のゲインＧ対周波数ｆの特性である。この周波数特性を制御部
２５内のＲＡＭ等に記録しておく。こうした演算処理は、半導体テスタ１００に付随する
ワークステーションや、ピンエレクトロニクスカード１のファームエアを動作させるため
に、ピンエレクトロニクスに実装されている制御部２５内のＣＰＵにより容易に行うこと
ができる。
【００５２】
続いて、図６を参照して、挿入損失要素１１におけるＴＤＲ波形の取得例について説明
する（手順３）。この例で、挿入損失要素１１は、ＰＣＢ配線８，１０及びケーブル９か
ら構成される。図６に示すピンエレクトロニクスカード１によれば、ＰＣＢ配線８，１０
及びケーブル９から成る挿入損失要素１１におけるＴＤＲ波形の取得する場合に、制御部
２５は、リレー回路７にスイッチ制御信号Ｓ７を出力し、当該リレー回路７をオンする。
また、制御部２５は、リレー回路１７にスイッチ制御信号Ｓ１７を出力し、当該リレー回
路１７をオフして終端抵抗１６を低電位側（ＧＮＤ）から切り離す。このとき、プローブ
カード１２のＰＣＢ配線１０のＤＵＴ接続端は開放する。
【００５３】
この状態で、制御部２５は、プリエンファシス回路５を介してドライバ３から出力され
る試験用のパルス信号Ｓ１２を挿入損失要素１１のＰＣＢ配線８、ケーブル９及びＰＣＢ
配線１０に入力する。ドライバ３から出力されたパルス信号Ｓ１２の波形は、ＰＣＢ配線
８、ケーブル９、ＰＣＢ配線１０から成る往路を伝播し、ＰＣＢ配線１０のＤＵＴ接続端
で全反射して、ＰＣＢ配線１０、ケーブル９、ＰＣＢ配線８から成る復路を伝播してドラ
イバ３の側に折り返してくる。この波形は、一般にＴＤＲ（反射波）波形と呼ばれる。そ
して、図３に示したドライバ３のプリエンファシス回路５の出力波形と同様にして、コン
パレータ１５のｓｈｍｏｏプロット機能を利用し、挿入損失要素１１のＴＤＲ波形Ｓ１９
を取得する。
【００５４】
続いて、図７を参照して、挿入損失要素１１のＴＤＲ波形の測定例について説明する。
（手順４）図７において、縦軸は、コンパレータ１５の入力電圧Ｖｉ［Ｖ］である。入力
電圧Ｖｉの範囲は−１．０Ｖ〜２．０Ｖである。横軸は時間ｔ［ｓ］である。時間範囲は
０．０ｎｓ〜１００ｎｓである。
【００５５】
図７に示す破線のＣ１は、図４で得られたＮｏ．１の入力波形ｖｏの入射波成分である
。Ｎｏ．１の入力波形ｖｏの入力電圧［Ｖ］対時間ｔ［ｓ］の波形例において、ｔ＝５０
ｎｓで波形が立ち上がっている。同図に示す実線のＣ２は、挿入損失要素１１の波形測定
で得られたＴＤＲ波形である。一般に、全反射時のＴＤＲ波形は、入射波と折り返して戻
ってくる反射波の合成となる。反射波は、入射波が図６における挿入損失要素１１により
減衰した波形である。ここではＴＤＲ波形をｖtdrと呼ぶ。ＴＤＲ波形ｖtdrの入力電圧［
Ｖ］対時間ｔ［ｓ］の特性例においては、ほぼｔ＝６０ｎｓで波形が立ち上がっている。
【００５６】
ここで、図８を参照して、挿入損失要素１１におけるＴＤＲ波形例について説明する。
図８において、縦軸は、コンパレータ１５の入力電圧Ｖｉ［Ｖ］である。入力電圧Ｖｉの
範囲は、−１．０Ｖ〜１．０Ｖである。横軸は時間ｔ［ｓ］である。時間ｔの範囲は０．
０ｎｓ〜１００ｎｓである。
【００５７】
図８に示す実線のＣ３は反射波成分を分離した後の挿入損失要素１１におけるＴＤＲ波
形例である。このＴＤＲ波形例によれば、図７に示したＴＤＲ波形ｖtdrからＮｏ．１の
入力波形ｖｏを差し引いて、反射波成分を分離した後のＴＤＲ波形を入力電圧［Ｖ］対時
間ｔ［ｓ］で示したものである。
【００５８】
この例では、反射波成分を分離した後のＴＤＲ波形を離散フーリエ変換することにより
反射波の周波数特性が得られる。また、Ｎｏ．１の入力波形ｖｏの入射波成分を離散フー
リエ変換することにより、入射波の周波数特性が得られる。これらの比を演算すると、挿
入損失要素１１の周波数特性を取得できるようになる。この例では、各々の周波数特性の
離散フーリエ変換後の離散フーリエ変換値Ｆ（ｖtdr），Ｆ（ｖｏ）としたとき、制御部
２５が、（１）式、すなわち、
Ｆ（ｖtdr−ｖｏ）／Ｆ（ｖｏ）                        ・・・・・・（１）
を計算する。
【００５９】
続いて、図９を参照して、往復時及び片道時の反射波の損失例について説明する。図９
において、縦軸は、挿入損失要素１１の損失Ｌoss［ｄＢ］である。損失Ｌossの範囲は−
４０．０ｄＢ〜２０．０ｄＢである。横軸は周波数ｆ［Ｈｚ］である。周波数ｆの範囲は
１００ＭＨｚ〜５ＧＨｚである。
【００６０】
図９に示す反射波の損失例によれば、破線に示すＡ１は、往復時の反射波の挿入損失要
素１１の損失Ｌoss対周波数ｆの特性例である。実線に示すＡ２は、片道時の反射波の挿
入損失要素１１の損失Ｌoss対周波数ｆの特性例である。この例で特性例Ａ２と特性例Ａ
１との間にはＡ２＝Ａ１・１／２なる関係がある。特性例Ａ２と特性例Ａ１も周波数が増
加すると損失が多くなる垂下特性を有している。反射波は、図６に示したように、ＰＣＢ
配線８、ケーブル９、ＰＣＢ配線１０を往復してドライバ３の側に戻ってくるので、挿入
損失要素１１による減衰は、片道の場合より大きくなっている。
【００６１】
一方、プリエンファシス回路５のゲインＧは、片道での反射波の減衰に合わせて設定す
る必要がある。このため、図８により得られた周波数特性を片道分に換算する。この例で
は、片道分に換算した周波数特性をＦlossと呼ぶ。この例で、周波数特性Ｆlossのゲイン
Ｇは、（２）式、すなわち、
｜Ｆloss｜＝√  ｜Ｆ（ｖtdr）／Ｆ（ｖｏ）｜          ・・・・・・・（２）
により換算され、周波数特性Ｆlossの位相は（３）式、すなわち、
Ｐhase（Ｆloss）＝１／２＊Ｐhase（Ｆ（ｖtdr−ｖｏ）／Ｆ（ｖｏ））
・・・・・・・（３）
により換算される。このように片道分に換算した周波数特性ＦlossのゲインＧを図９のＡ
２に示している。図９では、周波数特性ＦlossのゲインＧのみを示している。
【００６２】
続いて、図１０を参照して、ドライバ３のプリエンファシス回路５のゲインＧ対周波数
ｆの特性例について説明する（手順５）。図１０において、縦軸はプリエンファシス回路
５のゲインＧ［ｄＢ］である。ゲインＧの範囲は−１０．０ｄＢ〜１５．０ｄＢである。
横軸は周波数ｆ［Ｈｚ］である。周波数ｆの範囲は２００ＭＨｚ〜５ＧＨｚである。
【００６３】
図１０の破線に示すＮｏ．１〜Ｎｏ．５は、図５に示したプリエンファシス回路５のゲ
インＧ対周波数ｆの特性例である。Ｎｏ．１〜Ｎｏ．５のゲインＧ対周波数ｆの特性例は
、図５の手順１で得られたＦ（ｖｎ）／Ｆ（ｖｏ）である。
【００６４】
この例では、最適なプリエンファシス回路５のゲインＧの探索を容易にするため、図５
で手順１で得られたドライバ３のプリエンファシス回路５のゲインＧ対周波数ｆの特性Ｆ
（ｖｎ）／Ｆ（ｖｏ）と、図７の手順４で得られた挿入損失要素１１の片道分の周波数特
性Ｆlossとを比較して合成する。
【００６５】
図１０中の実線に示すＢ１は、挿入損失要素１１の片道時の損失Ｌoss対周波数ｆの特
性例である。この例では、離散フーリエ変換に伴う低周波側の誤差の影響を除き、次のス
テップでの作業を容易にするため、周波数特性Ｆlossを１００ＭＨｚでの減衰量により規
格化する。この様子を図１０のＢ１に示す。なお、規格化の基準となる周波数は周波数特
性Ｆlossが減衰を始めるポイントの近傍に設定し、必ずしも１００ＭＨｚである必要はな
い。
【００６６】
続いて、図１１を参照して、挿入損失要素１１を含む経路全体での周波数特性Ｆtotal
について説明する（手順６）。図１１において、縦軸は挿入損失要素１１を含む経路全体
での損失Ｌoss［ｄＢ］である。損失Ｌossの範囲は−１０．０ｄＢ〜１５．０ｄＢである
。横軸は周波数ｆ［Ｈｚ］である。周波数ｆの範囲は２００ＭＨｚ〜５ＧＨｚである。
【００６７】
この例では、手順１で得られたドライバ３のプリエンファシス回路５のゲインＧ対周波
数ｆの特性Ｆ（ｖｎ）／Ｆ（ｖｏ）を、それぞれ規格化された周波数特性Ｆlossと乗ずる
ことにより、経路全体での周波数特性を取得するようになされる。ここでは、経路全体で
の周波数特性をＦtotalと呼ぶ。
【００６８】
この例では、経路全体での周波数特性Ｆtotalとして、５つＮｏ．１’〜Ｎｏ．５’の
損失Ｌoss対周波数ｆの特性例が得られる。Ｎｏ．１’の損失Ｌoss対周波数ｆの特性例は
、図１０に示したドライバ３のプリエンファシス回路５のＮｏ．１のゲインＧ対周波数ｆ
の特性例に、図１０のＢ１に示した挿入損失要素１１の片道時の損失Ｌoss対周波数ｆの
特性を規格化した周波数特性Ｆlossを乗じたものである。
【００６９】
Ｎｏ．２’の損失Ｌoss対周波数ｆの特性例は、同様にして、Ｎｏ．２のゲインＧ対周
波数ｆの特性例に、図１０のＢ１に示した周波数特性Ｆlossを乗じたものである。Ｎｏ．
３’の損失Ｌoss対周波数ｆの特性例は、同様にして、Ｎｏ．３のゲインＧ対周波数ｆの
特性例に、図１０のＢ１に示した周波数特性Ｆlossを乗じたものである。Ｎｏ．４’の損
失Ｌoss対周波数ｆの特性例は、同様にして、Ｎｏ．４のゲインＧ対周波数ｆの特性例に
、図１０のＢ１に示した周波数特性Ｆlossを乗じたものである。Ｎｏ．５’の損失Ｌoss
対周波数ｆの特性例は、同様にして、Ｎｏ．５のゲインＧ対周波数ｆの特性例に、図１０
のＢ１に示した周波数特性Ｆlossを乗じたものである。
【００７０】
続いて、図１２Ａ〜Ｃを参照して、最適ゲイン選択時のセルの展開例について説明する
。この例では、図１１に示した手順６で得られた経路全体での周波数特性Ｆtotalから、
プリエンファシス回路５の最適なゲインＧを選択して（求めて）設定する場合を例に挙げ
る。
【００７１】
上述の経路全体における周波数特性Ｆtotalは、低域から高域までフラットな特性であ
ることが望ましい。そこで、図１１に示した周波数特性Ｆtotalのグラフを図示しないデ
ィスプレイ等の表示部に表示して、ユーザーに最もフラットな周波数特性Ｆtotalを選択
させ、ゲイン設定処理を委ねても良いが、ここでは自動的に最適なゲイン設定処理を選択
してプリエンファシス回路５の最適なゲインＧを設定する方法を説明する。
【００７２】
この例では、図１１に示した５つＮｏ．１’〜Ｎｏ．５’のゲインＧ対周波数ｆの特性
例が経路全体での周波数特性Ｆtotalとして、図１２Ａに示すＸＹ平面に展開される。Ｘ
Ｙ平面は、制御部２５内のＲＡＭ等のメモリ領域上に構築される。Ｘ軸には片対数目盛り
による周波数ｆ［Ｈｚ］が割り当てられる。周波数ｆの範囲は１００ＭＨｚ〜６ＧＨｚで
ある。Ｙ軸には等分目盛りによる損失Ｌoss［ｄＢ］が割り当てられる。Ｌossの範囲は−
１０．０ｄＢ〜５．０ｄＢである。最適なゲイン設定処理を選択する条件として、次のよ
うな評価ルールを導入する。
【００７３】
ｉ．周波数特性Ｆtotalをグラフに描いたＸＹ平面をグリッド毎に複数のセルに分割し
、各セルに対して得点（Ｐoint）を予め与えておく。得点（Ｐoint）は０，１，２，３，
５，１０の６種類である。高い得点は、図１２Ｂに示すように損失Ｌoss＝０．０［ｄＢ
］付近に分布するように設定する。また、図１２Ｃに示すように周波数ｆの範囲１００Ｍ
Ｈｚ〜３ＧＨｚに高い得点を分布するように設定する。この設定は、最もフラットな周波
数特性Ｆtotalを選択するためである。
ii．周波数特性Ｆtotalのグラフが通過するセルの得点を周波数軸方向に加算していく
。
iii．各プリエンファシス回路５のゲインＧ（設定値）を求める毎にこれを繰り返す。
iv．最も得点の高いゲイン設定処理を最適と判定する。
【００７４】
ここで、評価ルールｉ．にて各セルに対して得点（Ｐoint）を与える際の重み付けは、
次のような方針を導入する。周波数特性Ｆtotalは、低域から高域までフラットな特性に
なることが望ましいので、図１２Ｂに示したように０ｄＢ近傍を最高の得点とする。
【００７５】
プリエンファシス回路５がＤＵＴ接続端に対して過補償となる場合、周波数特性Ｆtota
lが山型の特性になるので、周波数特性Ｆtotalの高域では再度０ｄＢ近傍に接近するよう
に得点を配置する。周波数特性Ｆtotalの高域に高得点を与えておくと、判定を誤る要素
となるため、図１２Ｃに示したように周波数特性Ｆtotalの高域は得点を減ずる。この高
域の得点は、最もゲイン設定処理の評価が高い周波数特性Ｆtotalのグラフの微分係数を
求め、これが負になる周波数を目安に設定する。
【００７６】
上述の評価ルールii．に従って、図１２に示した周波数特性Ｆtotalのグラフが通過す
るセルの得点を周波数軸方向に加算して行くと、表１に示すような評価表が得られる。
【００７７】
【表１】
2011002402.tif 000003
【００７８】
表１によれば、Ｎｏ１’のＬoss対周波数ｆの特性例に示す合計得点が「７１」である
。Ｎｏ２’のＬoss対周波数ｆの特性例に示す合計得点が「９７」である。Ｎｏ３’のＬo
ss対周波数ｆの特性例に示す合計得点が「１１７」である。Ｎｏ４’のＬoss対周波数ｆ
の特性例に示す合計得点が「８１」である。Ｎｏ５’のＬoss対周波数ｆの特性例に示す
合計得点が「６０」である。Ｎｏ３’のＬoss対周波数ｆの特性例によるゲイン設定処理
が最も得点が高いので、最適と判定される。これは、図１７に示したＮｏ３の入力電圧Ｖ
ｉ対時間ｔの特性例に対応しており、時間軸上で見ても、最もステップ波形に近く、最適
であることが確認できる。
【００７９】
続いて、図１３を参照して、本発明に係る半導体試験方法について説明する。この実施
例では、少なくとも、試験用のパルス信号Ｓ１２に高域成分を重畳するプリエンファシス
回路５を有したピンエレクトロニクスカード１と、ＤＵＴ１４に接触させるプローブを有
したプローブカード１２とをＰＣＢ配線８，１０、ケーブル９を介して接続し、当該ＤＵ
Ｔ１４を試験する場合を前提とする。このＤＵＴ１４の試験に先立ち、コンパレータ１５
とタイミングジェネレータ２の機能を利用してドライバ３のプリエンファシス回路５のゲ
インＧの最適化を行う場合を例に挙げる。
【００８０】
これらを試験条件にして、図１３に示すステップＳＴ１で、プローブカード１２の接続
を開放する。このとき、図２に示した制御部２５は、リレー回路７にスイッチ制御信号Ｓ
７を出力し、当該リレー回路７をオフして当該ピンエレクトロニクスカード１とプローブ
カード１２との間の接続を開放する。これにより、ピンエレクトロニクスカード１からプ
ローブカード１２が切り離される。
【００８１】
次に、ステップＳＴ２で、ドライバ３のプリエンファシス回路５から出力される試験用
のパルス信号Ｓ１２を取得する。このとき、制御部２５は、リレー回路１７にスイッチ制
御信号Ｓ１７を出力し、当該リレー回路１７をオンして終端抵抗１６を低電位側に接続し
た状態で、ドライバ３からコンパレータ１５へ試験用のパルス信号Ｓ１２を繰り返し出力
し、コンパレータ１５に入力される試験用のパルス信号Ｓ１２に対して、図３に示したｓ
ｈｍｏｏプロット機能による等価サンプリングを実行してプリエンファシス回路５の出力
波形を取得する（手順１参照）。
【００８２】
図４に示したコンパレータ１５の入力波形例によれば、５つの入力波形Ｎｏ．１〜Ｎｏ
．５の入力電圧［Ｖ］対時間ｔ［ｓ］の特性例が取得される。Ｎｏ．１の入力波形は、ド
ライバ３にプリエンファシス回路５を施さない場合、すなわち、ゲインＧ＝「１」、若し
くは、プリエンファシス回路５に最低ゲインＧを設定した場合である。Ｎｏ．１の入力波
形ｖｏや、プリエンファシス回路５のゲインＧを変化させたＮｏ．２〜Ｎｏ．５入力波形
ｖｎが得られる（手順２）。
【００８３】
次に、ステップＳＴ３で、先に取得されたパルス信号からプリエンファシス回路５の周
波数特性を算出する。このとき、制御部２５は、ゲインＧを「１」に設定した場合のプリ
エンファシス回路５の出力波形、すなわち、コンパレータ１５の入力波形ｖｏと、「１」
以外のゲインＧを設定した場合のプリエンファシス回路５の出力波形、すなわち、コンパ
レータ１５の入力波形ｖｎとを各々離散フーリエ変換して「１」以外のゲインＧを設定し
た場合のプリエンファシス回路５の離散フーリエ変換値をゲインＧを「１」に設定した場
合のプリエンファシス回路５の離散フーリエ変換値で除算してプリエンファシス回路５の
周波数特性を算出する。
【００８４】
図５に示した例によれば、制御部２５は、ドライバ３のプリエンファシス回路５の周波
数特性を算出するために、Ｎｏ．１の入力波形ｖｏを離散フーリエ変換してＦ（ｖｏ）波
形を求める。同様にして、Ｎｏ．２〜Ｎｏ．５の各々の入力波形ｖｎを離散フーリエ変換
してＦ（ｖｎ）波形を求める。さらに、制御部２５は、Ｆ（ｖｎ）／Ｆ（ｖｏ）を演算し
てプリエンファシス回路５のゲインＧ対周波数ｆの特性を求めるように動作する。これを
プロットしたものが図５に示したプリエンファシス回路５のゲインＧ対周波数ｆの特性で
ある。この周波数特性を制御部２５内のＲＡＭ等に記録される（手順２参照）。
【００８５】
更に、ステップＳＴ４でＤＵＴ接続端（プローブ）が開放されたプローブカード１２を
ピンエレクトロニクスカード１に接続する。このとき、制御部２５は、図６に示したリレ
ー回路７をオンして当該ピンエレクトロニクスカード１とプローブ開放状態のプローブカ
ード１２とを接続し、かつ、リレー回路１７をオフして終端抵抗１６の低電位側の接続を
開放する。
【００８６】
そして、ステップＳＴ５で、ピンエレクトロニクスカード１からプローブカード１２に
試験用のパルス信号Ｓ１２を印加した際のプローブ開放端（ＤＵＴ接続端）から反射され
る反射波形を測定する。このとき、制御部２５は、ドライバ３からプローブカード１２へ
試験用のパルス信号Ｓ１２を繰り返し出力し、プローブカード１２に入力されるパルス信
号Ｓ１２に対して、図３に示したｓｈｍｏｏプロット機能による等価サンプリングを実行
してプローブ開放状態のプローブカード１２から反射される反射波形をコンパレータ１５
によって取得する。図７に示した例によれば、図４で得られたＮｏ．１の入力波形ｖｏの
入射波成分Ｃ１と、全反射時のＴＤＲ波形Ｃ２として、挿入損失要素１１の波形測定で得
られたＴＤＲ波形ｖtdrとが取得される（手順４参照）。
【００８７】
次に、ステップＳＴ６で、先に取得された反射波形からＰＣＢ配線８，１０、ケーブル
９を含む挿入損失要素１１の周波数特性を算出する。このとき、制御部２５は、取得され
た反射波形からＰＣＢ配線８，１０、ケーブル９を含む挿入損失要素１１の周波数特性を
算出する際に、プローブカード１２の反射波形を離散フーリエ変換して離散フーリエ変換
値を取得し、ここに取得した反射波形の離散フーリエ変換値とゲインＧを「１」に設定し
た場合のプリエンファシス回路５の離散フーリエ変換値との差分を算出する。
【００８８】
図８に示したＴＤＲ波形Ｃ３によれば、制御部２５が、図７に示したＴＤＲ波形ｖtdr
からＮｏ．１の入力波形ｖｏを差し引く演算を実行する。これにより、図８に示した反射
波成分を分離した後のＴＤＲ波形Ｃ３を入力電圧［Ｖ］対時間ｔ［ｓ］で示したグラフが
取得される。この反射波成分を分離した後のＴＤＲ波形Ｃ３を離散フーリエ変換すること
により、反射波の周波数特性が得られる。
【００８９】
また、制御部２５は、Ｎｏ．１の入力波形ｖｏの入射波成分を離散フーリエ変換するこ
とにより、入射波の周波数特性が得られる。これらの比を先に説明した式（１）で演算す
ると、挿入損失要素１１の周波数特性を取得できるようになる。図９に示した反射波の損
失例によれば、往復時の反射波の挿入損失要素１１の損失Ｌoss対周波数ｆの特性例Ａ１
や、片道時の反射波の挿入損失要素１１の損失Ｌoss対周波数ｆの特性例Ａ２が得られる
。
【００９０】
さらに、制御部２５は、離散フーリエ変換値の差分値を当該ゲインＧを「１」に設定し
た場合のプリエンファシス回路５の離散フーリエ変換値で除算し、更に、除算によって得
られた値の絶対値の平方根を演算して挿入損失要素１１のゲインＧを求め、除算によって
得られた値に１／２を演算して挿入損失要素１１の位相を求める。
【００９１】
図９に示した計算例によれば、プリエンファシス回路５のゲインＧを片道での反射波の
減衰に合わせて設定するために、制御部２５が（２）式及び（３）式を使用して、図８に
より得られた周波数特性を片道分に換算する。このように片道分に換算した周波数特性Ｆ
lossのゲインＧを図９の特性例Ａ２に示している。図９では、周波数特性Ｆlossのゲイン
Ｇのみを示している。
【００９２】
そして、ステップＳＴ７で、先に算出されたプリエンファシス回路５の周波数特性とＰ
ＣＢ配線８，１０、ケーブル９を含む挿入損失要素１１の周波数特性とを合成する。図１
０に示した例によれば、最適なプリエンファシス回路５のゲインＧの探索を容易にするた
め、制御部２５が図５の手順１で得られたドライバ３のプリエンファシス回路５のゲイン
Ｇ対周波数ｆの特性Ｆ（ｖｎ）／Ｆ（ｖｏ）と、図７の手順４で得られた挿入損失要素１
１の片道分の周波数特性Ｆlossとを比較して合成する。このとき、制御部２５は、周波数
特性Ｆlossを１００ＭＨｚでの減衰量により規格化して、挿入損失要素１１の片道時の損
失Ｌoss対周波数ｆの特性例Ｂ１を作成する（手順５参照）。
【００９３】
そして、ステップＳＴ８で、先に合成された周波数特性から最適なゲイン設定処理を選
択し、プリエンファシス回路５のゲインＧを設定する。このとき、制御部２５は、取得し
たピンエレクトロニクスカード１からプローブカード１２のＤＵＴ１４の接続点に至るま
でのＰＣＢ配線８，１０、ケーブル９を含む片道分の挿入損失要素１１の周波数特性Ｆlo
ssに、取得したドライバ３のプリエンファシス回路５のゲインＧの周波数特性Ｆ（ｖｎ）
／Ｆ（ｖｏ）を乗算して経路全体の周波数特性を取得する。
【００９４】
図１１に示した例によれば、手順１で得られたドライバ３のプリエンファシス回路５の
ゲインＧ対周波数ｆの特性Ｆ（ｖｎ）／Ｆ（ｖｏ）が、それぞれ規格化された周波数特性
Ｆlossと乗算されて経路全体での周波数特性Ｆtotalが取得される。経路全体での周波数
特性Ｆtotalとしては、５つＮｏ．１’〜Ｎｏ．５’の損失Ｌoss対周波数ｆの特性例が得
られる（手順６参照）。
【００９５】
また、制御部２５は、経路全体の周波数特性Ｆtotalを損失Ｌoss対周波数ｆのＸＹ平面
に展開する。例えば、損失Ｌoss対周波数ｆの平面を制御部２５内のＲＡＭのメモリ領域
上に展開する。ここに展開された損失Ｌoss対周波数ｆのＸＹ平面を周波数帯域と損失Ｌo
ssの範囲とで小領域（以下セルという）に分割し、分割後の各々のセルに０ｄＢ近傍で最
高得点となるように得点を付与し、経路全体の周波数特性Ｆtotalの絶対値をＹ＝ゲイン
Ｇ対Ｘ＝周波数ｆの平面にプロットする。
【００９６】
図１２Ａに示した例によれば、図１１に示した５つＮｏ．１’〜Ｎｏ．５’のゲインＧ
対周波数ｆの特性例が経路全体での周波数特性Ｆtotalとして、図１２Ａに示したＸＹ平
面に展開される。このとき、評価ルールｉ．によって、周波数特性Ｆtotalをグラフに描
いたＸＹ平面がグリッド毎に複数のセルに分割される。
【００９７】
さらに、各セルに対して得点（Ｐoint）が予め与えられる。得点（Ｐoint）は０，１，
２，３，５，１０の６種類である。最もフラットな周波数特性Ｆtotalを選択するために
、図１２Ｂに示した損失Ｌoss＝０．０［ｄＢ］付近には、高い得点が分布するようにな
される。また、図１２Ｃに示した周波数ｆの範囲１００ＭＨｚ〜３ＧＨｚには高い得点が
分布するようになされる。
【００９８】
この例では、先にプロットされた経路全体の周波数特性Ｆtotalの絶対値の曲線が、設
定したセルを通過する部分であって、制御部２５は当該セルに付与した得点を順次加算し
、ドライバ３のプリエンファシス回路５のゲインＧについて、セルに付与された得点の加
算処理を実行し、この加算処理によって取得された得点を比較し、最も高得点の周波数特
性Ｆtotalを最適なゲイン設定処理として選択し、当該ドライバ３のプリエンファシス回
路５のゲインＧを設定する。このドライバ３のプリエンファシス回路５のゲインＧが最適
化される。
【００９９】
このとき、制御部２５は、評価ルールii．に従って、周波数特性Ｆtotalのグラフが通
過するセルの得点を周波数軸方向に加算して行く。制御部２５は評価ルールiii．に従っ
て、各プリエンファシス回路５のゲインＧ（設定値）を求める毎にこれを繰り返す。この
繰り返し処理によって表１に示す評価表が得られる。評価表は制御部２５内のＲＡＭ等に
展開される。表１によれば、Ｎｏ３’のＬoss対周波数ｆの特性例によるゲイン設定処理
が最も得点が高い。この例では、評価ルールiv．に従って、最も得点の高いゲイン設定処
理が最適と判定される。これは、図１７に示したＮｏ３の入力電圧Ｖｉ対時間ｔの特性例
に対応している。
【０１００】
そして、ステップＳＴ１０で制御部２５は、ＤＵＴ１４の試験を実行する。このとき、
制御部２５は、リレー回路１７をオンして、終端抵抗１６を低電位側に接続し、プリエン
ファシス回路５のゲインＧが最適化されたドライバ３を有するピンエレクトロニクスカー
ド１と、ＰＣＢ配線８，１０、ケーブル９を介してプローブカード１２とを接続する。プ
ローブカード１２のプローブをＤＵＴ１４に接触され、高域成分が重畳された試験用のパ
ルス信号Ｓ１２がドライバ３からＤＵＴ１４へ出力され、ＤＵＴ１４を試験するようにな
される。
【０１０１】
このように第１の実施例に係る半導体テスタ１００によれば、ピンエレクトロニクスカ
ード１の入出力を制御する制御部２５を備え、この制御部２５は、プローブ開放端から反
射される反射波形からＰＣＢ配線８，１０、ケーブル９を含む挿入損失要素１１の周波数
特性を算出し、プリエンファシス回路５の出力波形（コンパレータ１５の入力波形ｖｏ，
ｖｎ）から周波数特性を算出し、ここに算出されたプリエンファシス回路５の周波数特性
とＰＣＢ配線８，１０、ケーブル９を含む挿入損失要素１１の周波数特性とを合成した後
の周波数特性からプリエンファシス回路５の最適なゲインＧを求めるようになされる。
【０１０２】
従って、新たな付加回路を設けることなく、プリエンファシス回路５のゲインＧを最適
に設定できるようになるので、高速のオシロスコープや、サンプリングスコープ等で波形
を手作業によりプロービングする等の必要がなくなる。これにより、試験条件の設定及び
試験結果の確認等を簡便に行えるようになる。しかも、ＤＵＴ１４の試験コストを抑制で
きるようになり、半導体テスタ１００の製造コストを抑制できるようになる。
【実施例２】
【０１０３】
続いて、図１４を参照して、第２の実施例としての半導体テスタ２００の構成例につい
て説明する。この例では、ドライバ３のプリエンファシス回路５と同様に、イコライザ２
２のゲインＧを最適に設定する場合を前提とする。
【０１０４】
図１４に示す半導体テスタ２００は半導体試験装置の他の一例を構成し、コンパレータ
１５の入力とリレー回路７との間にイコライザ２２が接続される。イコライザ２２は、Ｄ
ＵＴ１４から送信される出力信号の内の挿入損失要素１１により減衰する高周波成分を補
償する機能を有している。制御部２５はイコライザ２２のゲインＧの最適化を行う場合、
第１の実施例で説明した内容に加えて、当該イコライザ２２の入出力を制御する。なお、
第１の実施例と同じ名称及び符号のものは同じ機能を有するので、その説明を省略する。
【０１０５】
続いて、図１５を参照して、イコライザ２２のゲイン設定を含む半導体試験例について
説明する。この例では、ＤＵＴ１４から送信される信号の内の挿入損失要素１１により減
衰する高周波成分を補償するイコライザ２２がピンエレクトロニクスカード１に設けられ
、ＤＵＴ試験をするに当たり、最適なゲインがイコライザ２２にも設定される場合を前提
とする。
【０１０６】
これをゲイン設定条件にして、図１５に示すステップＳＴ１１で制御部２５は、プロー
ブカード１２の接続を開放した状態でプリエンファシス回路５から出力される試験用のパ
ルス信号Ｓ１２をイコライザ２２を介してコンパレータ１５により取得する。例えば、制
御部２５は、リレー回路７をオフして当該ピンエレクトロニクスカード１とプローブカー
ド１２との間の接続を開放し、かつ、リレー回路１７をオンして終端抵抗１６を低電位側
に接続した状態で、ドライバ３からプリエンファシス回路５及びイコライザ２２を介して
コンパレータ１５へ試験用のパルス信号Ｓ１２を繰り返し出力する（ステップＳＴ１，２
，参照）。
【０１０７】
次に、ステップＳＴ１２で、先に取得されたパルス信号Ｓ１２からイコライザ２２の周
波数特性を算出する。このとき、制御部２５は、イコライザ２２を介してコンパレータ１
５に出力される試験用のパルス信号Ｓ１２に対して、ｓｈｍｏｏプロット機能による等価
サンプリングを実行してイコライザ２２の出力波形を取得する。ここでも、ｓｈｍｏｏプ
ロット機能を用いるのは、一般にイコライザ２２がコンパレータ１５と一体化しており、
イコライザ２２のパルス信号Ｓ１２を直接プロービングできないためである。
【０１０８】
また、制御部２５は、ゲインＧを「１」に設定した場合のイコライザ２２の出力波形と
「１」以外のゲインＧを設定した場合のイコライザ２２の出力波形とを各々離散フーリエ
変換して「１」以外のゲインＧを設定した場合のイコライザ２２の離散フーリエ変換値を
ゲインＧを「１」に設定した場合のイコライザ２２の離散フーリエ変換値で除算してイコ
ライザ２２の周波数特性を算出する。これ以降のステップＳＴ１３〜ＳＴ１７は、ドライ
バ３のプリエンファシス回路５の場合と同様な処理により行うことができるので、その要
点のみを説明する（詳しくは、ステップＳＴ３参照）。
【０１０９】
ステップＳＴ１３では、プローブカード１２を接続しプローブを開放した状態でピンエ
レクトロニクスカード１からプローブカード１２に試験用のパルス信号Ｓ１２を印加した
際のプローブ開放端から反射される反射波形をイコライザ２２を介して取得する。このと
き、制御部２５は、リレー回路７をオンして当該ピンエレクトロニクスカード１とプロー
ブ開放状態のプローブカード１２とを接続し、かつ、リレー回路１７をオフして終端抵抗
１６の低電位側の接続を開放した状態で、ドライバ３からプローブカード１２へ試験用の
パルス信号Ｓ１２を繰り返し出力する。
【０１１０】
制御部２５は、プローブカード１２に入力される試験用のパルス信号Ｓ１２に対して、
ｓｈｍｏｏプロット機能による等価サンプリングを実行してプローブ開放状態のプローブ
カード１２から反射される反射波形をイコライザ２２を介してコンパレータ１５によって
取得する（ステップＳＴ４，５参照）。
【０１１１】
そして、ステップＳＴ１４で、先に取得された反射波形からＰＣＢ配線８，１０、ケー
ブル９を含む挿入損失要素１１の周波数特性を算出する。このとき、制御部２５は、取得
された反射波形からＰＣＢ配線８，１０、ケーブル９を含む挿入損失要素１１の周波数特
性を算出する際に、プローブカード１２の反射波形を離散フーリエ変換して離散フーリエ
変換値を取得する。
【０１１２】
制御部２５は、取得した反射波形の離散フーリエ変換値とゲインＧを「１」に設定した
場合のイコライザ２２の離散フーリエ変換値との差分を算出し、離散フーリエ変換値の差
分値を当該ゲインＧを「１」に設定した場合のイコライザ２２の離散フーリエ変換値で除
算し、更に、除算によって得られた値の平方根を演算して挿入損失要素１１のゲインＧを
求め、この除算によって得られた値に１／２を演算して挿入損失要素１１の位相を求める
（ステップＳＴ６参照）。
【０１１３】
その後、ステップＳＴ１５で、先に算出されたイコライザ２２の周波数特性とＰＣＢ配
線８，１０、ケーブル９を含む挿入損失要素１１の周波数特性とを合成する（ステップＳ
Ｔ７参照）。そして、ステップＳＴ１６で、先に合成された周波数特性からイコライザ２
２の最適なゲインＧを求めて設定する。
【０１１４】
このとき、制御部２５は、イコライザ２２の最適なゲインＧを設定する際に、取得した
ピンエレクトロニクスカード１からプローブカード１２のＤＵＴ１４の接続点に至るまで
のＰＣＢ配線８，１０、ケーブル９を含む片道分の挿入損失要素１１の周波数特性に、取
得したイコライザ２２のゲインＧの周波数特性を乗算して経路全体の周波数特性を取得す
る。制御部２５は、取得された経路全体の周波数特性をゲインＧ対周波数ｆの平面に展開
し、展開されたゲインＧ対周波数ｆの平面を周波数帯域とゲインＧの範囲とでセルに分割
する。
【０１１５】
制御部２５は、分割された各々のセルに０ｄＢ近傍で最高得点となるように得点を付与
し、経路全体の周波数特性の絶対値をゲインＧ対周波数ｆの平面にプロットし、ここにプ
ロットされた経路全体の周波数特性の絶対値の曲線が、設定したセルを通過する部分であ
って、当該セルに付与した得点を順次加算する。制御部２５は、イコライザ２２のゲイン
Ｇについて、セルに付与した得点の加算処理を実行し、この加算処理によって取得された
得点を比較し、最も高得点のゲイン設定処理を選択し、当該イコライザ２２の最適値とし
てゲインＧを設定する（ステップＳＴ８参照）。
【０１１６】
そして、ステップＳＴ１７で制御部２５は、ＤＵＴ１４の試験を実行する。このとき、
制御部２５は、リレー回路１７をオンして、終端抵抗１６を低電位側に接続し、イコライ
ザ２２のゲインＧが最適化されたコンパレータ１５を有するピンエレクトロニクスカード
１と、ＰＣＢ配線８，１０、ケーブル９を介してプローブカード１２とを接続した状態に
する。この状態で、プローブカード１２のプローブをＤＵＴ１４に接触され、高域成分が
重畳された試験用のパルス信号Ｓ１２がドライバ３からＤＵＴ１４へ出力され、ＤＵＴ１
４を試験するようになされる。ＤＵＴ１４から送信された信号の内、挿入損失要素１１に
より減衰する高周波成分がイコライザ２２によって最適に補償される。
【０１１７】
このように第２の実施例に係る半導体テスタ１００によれば、コンパレータ１５の入力
にイコライザ２２が備えられ、ＤＵＴ試験をするに当たり、最適なゲインがイコライザ２
２にも設定され、ＤＵＴ１４から送信された信号の内、挿入損失要素１１により減衰する
高周波成分をイコライザ２２によって最適に補償される。
【０１１８】
従って、新たな付加回路を設けることなく、コンパレータ１５内のイコライザ２２のゲ
インＧを最適に設定できるので、高速のオシロスコープや、サンプリングスコープ等で波
形を手作業によりプロービングする等の必要がなくなる。これにより、第１の実施例と同
様にして試験条件の設定及び試験結果の確認等を簡便に行えるようになる。しかも、ＤＵ
Ｔ１４の試験コストを抑制できるようになり、半導体テスタ２００の製造コストを抑制で
きるようになる。
【産業上の利用可能性】
【０１１９】
本発明は、被試験デバイスに試験用のパルス信号を出力するドライバに高域成分を重畳
するプリエンファシス回路を備えた半導体テスタに適用して極めて好適である。
【符号の説明】
【０１２０】
１  ピンエレクトロニクスカード
２  タイミングジェネレータ
３  ドライバ
４  矩形波発生部
５  プリエンファシス回路
６，１６  抵抗
７，１７  リレー回路
８，１０  ＰＣＢ配線
１１  挿入損失要素
１２  プローブカード
１５  コンパレータ
２２  イコライザ
２５  制御部
１００，２００  半導体テスタ（半導体試験装置）
【図１】
2011002402.tif 000004
【図２】
2011002402.tif 000005
【図３】
2011002402.tif 000006
【図４】
2011002402.tif 000007
【図５】
2011002402.tif 000008
【図６】
2011002402.tif 000009
【図７】
2011002402.tif 000010
【図８】
2011002402.tif 000011
【図９】
2011002402.tif 000012
【図１０】
2011002402.tif 000013
【図１１】
2011002402.tif 000014
【図１２】
2011002402.tif 000015
【図１３】
2011002402.tif 000016
【図１４】
2011002402.tif 000017
【図１５】
2011002402.tif 000018
【図１６】
2011002402.tif 000019
【図１７】
2011002402.tif 000020