(57)【要約】【課題】バックゲート電極へのリーク電流を抑えた薄膜トランジスタ（ＭＦＳＦＥＴ）を提供することにある。【解決手段】基板１１上に形成されたゲート電極１２と、ゲート電極１２上に形成された強誘電体膜からなるゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたオーミック電極からなるソース・ドレイン電極１５ｓ、１５ｄと、ソース・ドレイン電極１５ｓ、１５ｄ間のゲート絶縁膜１３上に形成された半導体膜１４とを備え、ゲート絶縁膜１３と半導体膜１４との界面をチャネルとする。【選択図】図４
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【特許請求の範囲】
【請求項１】
基板上に形成されたゲート電極と、
前記ゲート電極上に形成された強誘電体膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたオーミック電極からなるソース・ドレイン電極と、
前記ソース・ドレイン電極間の前記ゲート絶縁膜上に形成された半導体膜と
を備え、
前記ゲート絶縁膜と前記半導体膜との界面をチャネルとする、薄膜トランジスタ。
【請求項２】
前記ソース・ドレイン電極は、前記ゲート電極の一部と平面的に重なっている、請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体膜は、前記ソース・ドレイン電極を覆うように、前記ゲート絶縁膜上に形成されている、請求項１に記載の薄膜トランジスタ。
【請求項４】
前記半導体膜は、アモルファス酸化物半導体膜からなる、請求項１に記載の薄膜トランジスタ。
【請求項５】
前記半導体膜は、前記オーミック電極から前記半導体膜に注入され、該半導体膜の膜厚方向に印加された電界によって加速された電子の運動エネルギーが、前記半導体膜と前記ゲート絶縁膜との界面において０．１ｅＶ以下となるような電子の有効質量をもつ材料からなる、請求項１に記載の薄膜トランジスタ。
【請求項６】
前記オーミック電極は、プラチナ若しくはイリジウム、又はそれらの合金からなる、請求項１に記載の薄膜トランジスタ。
【請求項７】
ゲート絶縁膜が強誘電体膜で構成された第１の薄膜トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の薄膜トランジスタからなる選択スイッチング素子とを備えた半導体メモリセルであって、
前記第１の薄膜トランジスタは、基板上に形成された第１のゲート電極と、該第１のゲート電極上に形成された強誘電体膜からなる第１のゲート絶縁膜とを備え、
前記第２の薄膜トランジスタは、半導体膜を介して前記第１のゲート絶縁膜上に形成された常誘電体膜からなる第２のゲート絶縁膜と、該第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
前記半導体膜は、前記第１の薄膜トランジスタ及び前記第２の薄膜トランジスタの共通のチャネルを構成しており、
前記第１の薄膜トランジスタのソース・ドレイン電極は、前記第１のゲート絶縁膜上に形成されたオーミック電極からなる、半導体メモリセル。
【請求項８】
前記第１のゲート電極と前記第２のゲート電極とは、互いに平面的に対向した位置に配置されている、請求項７に記載の半導体メモリセル。
【請求項９】
前記第２の薄膜トランジスタのソース・ドレイン電極は、前記第１の薄膜トランジスタのソース・ドレイン電極と共通化されている、請求項８に記載の半導体メモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜が強誘電体膜で構成された薄膜トランジスタ、及びかかる薄膜トランジスタをメモリ素子に用いた半導体メモリセルに関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１状態を区別する。情報を読み出す際に、記憶されていた情報を破壊してしまうため、情報の再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
一方、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。そのため、キャパシタ型に比べて飛躍的に微細化することが可能である。
【０００５】
従来、シリコン基板上にゲート絶縁膜となる強誘電体膜を形成し、シリコンをチャネルとするＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。しかしながら、キャパシタ型の強誘電体メモリは１０年程度のデータ保持が可能であるのに対して、従来のＭＦＳＦＥＴでは、数日程度でデータが消失してしまう。これは、シリコン基板と強誘電体膜との界面が良好でないことが原因と考えられる。すなわち、シリコン基板上に強誘電体膜を形成する場合、強誘電体膜の形成温度が高いため、シリコン基板表面の酸化や、シリコン基板への元素拡散が容易に起こり、これにより、良好な界面が得られないためと考えられる。
【０００６】
この問題を解決する方法として、半導体膜に酸化物半導体を用いたＭＦＳＦＥＴからなる強誘電体メモリが提案されている（非特許文献１、２を参照）。通常、強誘電体膜が酸化物で構成されていることを踏まえると、チャネルに酸化物半導体を用いた積層構造は、チャネルにシリコンを用いた積層構造と比較して、二酸化シリコンのような酸化層が形成されることはない。そのため、安定した界面状態を得ることが期待できる。
【０００７】
図１（ａ）、（ｂ）は、チャネルに酸化物半導体を用いたＭＦＳＦＥＴの一般的な構成を示した断面図で、図１（ａ）は、ゲート電極１０２がチャネル（酸化物半導体膜）１０４の下方に形成されたバックゲート構造のＭＦＳＦＥＴ、図１（ｂ）は、ゲート電極１０２がチャネル１０４の上方に形成されたトップゲート構造のＭＦＳＦＥＴの構成をそれぞれ示す。ここで、１０１は基板、１０３は強誘電体膜、１０５ｓ、１０５ｄはソース・ドレイン電極である。
【０００８】
なお、強誘電体膜１０３の成長温度は、通常６００℃〜８００℃の高い温度が必要であるが（非特許文献３、４を参照）、酸化物半導体膜１０４の成長温度は、室温〜５００℃程度（非特許文献５、６を参照）とすることができる。それ故に、元素拡散などを抑止してより安定な界面状態を得るためには、バックゲート構造が望ましい。
【０００９】
次に、図２（ａ）、（ｂ）を参照しながら、ＭＦＳＦＥＴの書き込み動作について、バックゲート構造を例に説明する。
【００１０】
図２（ａ）に示すように、ゲート電極１０２に負電圧を印加したとき、強誘電体膜１０３の分極は下向きとなり、分極に反発してキャリアが追い払われ、酸化物半導体膜１０４（チャネル）は、全体が空乏化して高抵抗（オフ状態）となる。一方、図２（ｂ）に示すように、ゲート電極１０２に正電圧を印加したとき、強誘電体膜１０３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起され、酸化物半導体膜１０４は、電荷蓄積状態となって低抵抗（オン状態）となる。すなわち、チャネルのオン・オフ状態に対応して、ソース・ドレイン電極１０５ｓ、１０５ｄ間に流れるドレイン電流が変調する。
【００１１】
さらに、このドレイン電流（界面電流）の大、小を２値データ”１”、”０”に対応させることにより、ＭＦＳＦＥＴはメモリとして機能する。しかも、電圧を切断した状態であっても、強誘電体膜の残留分極は保存されるため、不揮発性メモリを実現できる。
【先行技術文献】
【非特許文献】
【００１２】
【非特許文献１】アプライド・フィジックス・レターズ（Applied Physics Letters）Ｖｏｌ. ６８、１９９６年６月、ｐ．３６５０〜３６５２
【非特許文献２】アプライド・フィジックス・レターズ（Applied Physics Letters）Ｖｏｌ．８６、２００５年４月  ｐ．１６２９０２−１〜−３
【非特許文献３】応用物理 第７１巻 ｐ．１１２０ ２００２年
【非特許文献４】ジャーナル・オブ・アプライド・フィジックス(Journal of Applied Physics) Ｖｏｌ．８９、２００１年５月、ｐ．６３７０
【非特許文献５】アプライド・フィジックス・レターズ（Applied Physics Letters）Ｖｏｌ. ８５、２００４年９月、ｐ．２５４１〜２５４３
【非特許文献６】アプライド・フィジックス・レターズ（Applied Physics Letters）Ｖｏｌ. ８９、２００６年７月、ｐ．０４１１０９−１〜−３
【発明の概要】
【発明が解決しようとする課題】
【００１３】
バックゲート構造のＭＦＳＦＥＴは、不揮発・高速動作・低消費電力・非破壊読み出しといった特徴から、フラッシュメモリを代替できるＣＭＯＳ混載不揮発性メモリとして応用が期待できる。あるいは、構造上いかなる基板上にも形成できることから、透明性やフレキシブルさが要求される用途において、メモリやスイッチ素子に応用できる。 
【００１４】
しかしながら、バックゲート電極に正電圧を印加した場合に、強誘電体膜を通じてリーク電流が大きく流れるという問題がある。この原因は、次のように考えられる。
【００１５】
図２（ｂ）に示すように、オーミック電極であるソース電極１０５ｓから酸化物半導体膜１０４に注入された電子は、図中の矢印に示すように、酸化物半導体膜１０４と強誘電体膜１０３との界面に存在するチャネルに沿って走行し、ドレイン電極１０５ｄに到着する。このとき、酸化物半導体膜１０４に注入された電子は、酸化物半導体膜１０４の膜厚方向に印加された電界によって加速されてチャネルに到達する。しかしながら、酸化物半導体膜１０４と強誘電体膜１０３との界面のバンド障壁は、鏡像効果で低下しているため、チャネルに到着した電子は、界面のバンド障壁を容易に乗り越えてしまうだけの運動エネルギーを得てしまう。その結果、強誘電体膜１０３に電子が注入されて、リーク電流が発生する。そのため、従来のオーミック電極の構造では、バックゲートへのリーク電流を抑制することは難しい。
【００１６】
この現象を、図３（ａ）、（ｂ）を参照しながら、さらに詳しく説明する。
【００１７】
図３（ａ）は、酸化物半導体膜１０４の伝導帯底のエネルギー及び電子濃度を、深さ方向に対してシミュレーションで求めた結果を示したグラフである。また、図３（ｂ）は、ソース電極１０５ｓ、酸化物半導体膜１０４、及び強誘電体膜１０３の膜厚方向のバンド構造を示した図である。
【００１８】
ここで、酸化物半導体膜１０４は、厚さ２０ｎｍのＺｎＯ膜、強誘電体膜１０３は、厚さ２００ｎｍのＰＺＴ膜、ソース電極１０５ｓは、Ｔｉ膜とした。また、ＺｎＯ膜のバルク中の電子移動度を、２５ｃｍ２／Ｖｓ、ＺｎＯ／ＰＺＴ界面の電子移動度を、０．１ｃｍ２／Ｖｓとした。また、ゲート電極１０２に印加する電圧を０Ｖ、ソース・ドレイン電極１０５ｓ、１０５ｄ間に印加する電圧を０．１Ｖとした。
【００１９】
図３（ａ）の矢印Ａで示す酸化物半導体膜１０４と強誘電体膜１０３との界面付近では、約２０００ｋＶ/ｃｍ（電子の運動エネルギ−０．１６ｅＶに相当）の電界が発生している。この電界により、ソース電極１０５ｓから注入された電子は、図３（ｂ）に示すように、界面のチャネルに到達するまでに０．１６ｅＶの運動エネルギーを得ることになる。また、界面付近の非常に狭い三角ポテンシャルにおいて電子は量子化される。この場合、量子化エネルギーは０．１２ｅＶと見積もられる。すなわち、ソース電極１０５ｓから注入された電子は、酸化物半導体膜１０４中を界面まで走行した結果、トータルで０．２８ｅＶのエネルギーを有していることになる。ＺｎＯとＰＺＴとのバリア障壁は１．３ｅＶ程度であるが、鏡像効果のため０．８ｅＶだけ障壁が低くなるため、実際には０．５ｅＶしか障壁の高さはない。つまり、電子は、あと０．２２ｅＶのエネルギーを得れば、障壁を越えて強誘電体膜１０３側へ流れてしまう。これがゲートリーク電流になる。
【００２０】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、ゲート絶縁膜が強誘電体膜で構成された薄膜トランジスタ（ＭＦＳＦＥＴ）において、バックゲート電極へのリーク電流を抑えた薄膜トランジスタ、及びかかる薄膜トランジスタをメモリ素子に用いた半導体メモリセルを提供することにある。
【課題を解決するための手段】
【００２１】
本発明の一側面における薄膜トランジスタは、基板上に形成されたゲート電極と、ゲート電極上に形成された強誘電体膜からなるゲート絶縁膜と、ゲート絶縁膜上に形成されたオーミック電極からなるソース・ドレイン電極と、ソース・ドレイン電極間のゲート絶縁膜上に形成された半導体膜とを備え、ゲート絶縁膜と半導体膜との界面をチャネルとすることを特徴とする。
【００２２】
このような構成により、オーミック電極（ソース電極又はドレイン電極）から、半導体膜と強誘電体膜との界面にあるチャネルに電子を直接注入できるため、電界による電子の加速が抑制され、その結果、バックゲートへのリーク電流を抑制することが可能となる。
【００２３】
本発明の他の側面において、上記半導体膜は、オーミック電極から半導体膜に注入され、半導体膜の膜厚方向に印加された電界によって加速された電子の運動エネルギーが、半導体膜とゲート絶縁膜との界面において０．１ｅＶ以下となるような電子の有効質量をもつ材料からなることが好ましい。これにより、バックゲートへのリーク電流をより抑制することができる。
【００２４】
本発明の一側面における半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の薄膜トランジスタからなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の薄膜トランジスタからなる選択スイッチング素子とを備え、第１の薄膜トランジスタは、基板上に形成された第１のゲート電極と、第１のゲート電極上に形成された強誘電体膜からなる第１のゲート絶縁膜とを備え、第２の薄膜トランジスタは、半導体膜を介して第１のゲート絶縁膜上に形成された常誘電体膜からなる第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、半導体膜は、第１の薄膜トランジスタ及び第２の薄膜トランジスタの共通のチャネルを構成しており、第１の薄膜トランジスタのソース・ドレイン電極は、第１のゲート絶縁膜上に形成されたオーミック電極からなることを特徴とする。
【００２５】
このような構成により、リーク電流の少ないＮＯＲ型半導体メモリセル、あるいは、ダブルゲート（ダブルチャネル）ＮＡＮＤ型半導体メモリセルを実現することができる。
【発明の効果】
【００２６】
本発明によれば、ゲート絶縁膜が強誘電体膜で構成された薄膜トランジスタ（ＭＦＳＦＥＴ）において、バックゲート電極へのリーク電流を抑えた薄膜トランジスタを実現することができる。また、かかる薄膜トランジスタをメモリ素子に用いて、リーク電流の少ない半導体メモリセルを実現することができる。
【図面の簡単な説明】
【００２７】
【図１】従来のＭＦＳＦＥＴの構成を示した図で、（ａ）はバックゲート型構造の断面図、（ｂ）はトップゲート型構造の断面図である。
【図２】従来のバックゲート型ＭＦＳＦＥＴの書き込み動作を示した図で、（ａ）は、空乏状態を形成した図、（ｂ）は蓄積状態を形成した図である。
【図３】（ａ）は、従来のバックゲート型ＭＦＳＦＥＴにおける酸化物半導体膜の伝導帯底のエネルギーと電子濃度を示した図、（ｂ）は、ソース電極、酸化物半導体膜、及び強誘電体膜の膜厚方向のバンド構造を示した図である。
【図４】本発明の第１の実施形態における薄膜トランジスタの構成を示した断面図である。
【図５】）本発明の第１の実施形態における薄膜トランジスタのゲートリーク電流を示したグラフである。
【図６】本発明の第２の実施形態における半導体メモリセルの構成を示した断面図である。
【図７】第２の実施形態の変形例における半導体メモリセルの構成を示した断面図である。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。また、本発明の効果を奏する範囲を逸脱しない範囲で、適宜変更は可能である。さらに、他の実施形態との組み合わせも可能である。
【００２９】
（第１の実施形態）
図４は、本発明の第１の実施形態における薄膜トランジスタ（ＭＦＳＦＥＴ）の構成を模式的に示した断面図である。図４に示すように、本実施形態における薄膜トランジスタは、基板１１上に形成されたゲート電極１２と、ゲート電極１２上に形成された強誘電体膜からなるゲート絶縁膜１３と、ゲート絶縁膜１３上に形成されたオーミック電極からなるソース・ドレイン電極１５ｓ、１５ｄと、ソース・ドレイン電極１５ｓ、１５ｄ間のゲート絶縁膜１３上に形成された半導体膜１４とを備えている。そして、ゲート絶縁膜１３と半導体膜１４との界面はチャネルを構成している。
【００３０】
ゲート電極１２に電圧を印加することによって、強誘電体膜１３の分極状態が制御される。また、ソース・ドレイン電極１５ｓ、１５ｄ間に電圧を印加することによって、分極状態に応じてチャネルを流れる電流が検出される。本発明において、ソース・ドレイン電極１５ｓ、１５ｄが、従来のように、半導体膜１４の上ではなく、強誘電体膜１３の上に形成されて点を特徴とする。このような構成にすることにより、図中の矢印に示すように、オーミック電極（ソース電極１５ｓ又はドレイン電極１５ｄ）から、半導体膜１４と強誘電体膜１３との界面にあるチャネルに電子を直接注入できるため、電界による電子の加速が抑制され、その結果、バックゲートへのリーク電流を抑制することが可能となる。
【００３１】
図５は、本実施形態における薄膜トランジスタのバックゲートのリーク電流を測定した結果を示したグラフである。図中の曲線（ａ）は、本実施形態におけるリーク電流を示し、曲線（ｂ）は、半導体膜上にソース、ドレイン電極を形成した従来の薄膜トランジスタにおけるリーク電流を示す。図５に示すように、本実施形態における薄膜トランジスタは、従来の構造に比べて、バックゲートへのリーク電流が２桁程度低減されているのが分かる。
【００３２】
本実施形態において、ソース・ドレイン電極１５ｓ、１５ｄは、ゲート電極１２の一部と平面的に重なっていることを要する。また、ソース・ドレイン電極１５ｓ、１５ｄは、半導体膜１４で被覆されていてもよい。ソース・ドレイン電極１５ｓ、１５ｄは、リーク電流を抑える点で、仕事関数の大きいプラチナ（Ｐｔ）やイリジウム（Ｉｒ）などを用いることが好ましい。
【００３３】
基板１１は、例えば、シリコン基板の上に酸化膜を形成したものを用いることができる。また、ゲート電極１２は、チタン（Ｔｉ）密着層を介して、ルテニウム酸ストロンチウム(ＳｒＲｕＯ３：ＳＲＯ)/プラチナ(Ｐｔ)積層電極を用いることができる。また、強誘電体膜１３は、例えば、チタン・ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３、以下ＰＺＴ）膜を用いることができる。なお、強誘電体膜１３は、１層目の強誘電体膜を形成した後、表面の平坦化処理を行い、次いで、２層目の強誘電体膜を積層したものでもよい。これにより、強誘電体膜１３の表面凹凸を低減できるため、界面特性がよくなり、ＭＦＳＦＥＴの動作閾値は安定し、オン・オフ比や保持特性も良いものが得られる。
【００３４】
ＰＺＴ膜は、ランタン（Ｌａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、タングステン（Ｗ）、プラセオジウム（Ｐｒ）、サマリウム（Ｓｍ）等の元素を添加したＰＺＴ膜を用いてもよい。他元素の添加により、結晶化温度が下げられるため、低温形成が可能になるとともに、繰り返し分極反転疲労を低減する効果も得られる。また、ＰＺＴ膜以外に、例えば、ビスマスチタネート（Ｂｉ４Ｔｉ３Ｏ１２）、ビスマスランタチタネート（Ｂｉ３．２５Ｌａ０．７５Ｔｉ３Ｏ１２）、ストロンチウムビスマスタンタレート（Ｓｒ（Ｂｉ, Ｔａ）２Ｏ９）、ビスマスフェライト（ＢｉＦｅＯ３）、イットリウムマンガナイト（ＹＭｎＯ３）、等を用いてもよい。
【００３５】
半導体膜１４は、例えば、ＺｎＯ膜を用いることができる。また、ＺｎＯ膜は、マグネシウム（Ｍｇ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）等の元素を添加したものを用いてもよい。これにより、バンドギャップ、キャリア濃度が自由に制御でき、スイッチング状態を制御できるようになる。また、ＺｎＯ膜以外に、二酸化スズ（ＳｎＯ２）、酸化インジウム錫（ＩＴＯ）、スズ、インジウム、ガリウム、亜鉛、酸素からの構成されるアモルファス酸化物半導体（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ）、等の酸化物半導体を用いてもよい。
【００３６】
本実施形態における薄膜トランジスタは、ドレイン電流（界面電流）の大、小を２値データ”１”、”０”に対応させることにより、メモリ素子としても機能する。しかも、電圧を切断した状態であっても、強誘電体膜の残留分極は保存されるため、不揮発性メモリを実現できる。
【００３７】
（第２の実施形態）
図６は、本発明の第２の実施形態における半導体メモリセルの構成を模式的に示した断面図である。上述したように、本発明における薄膜トランジスタは、メモリ素子としても機能する。本実施形態では、かかる薄膜トランジスタをメモリ素子として用いた半導体メモリセルについて説明する。従って、メモリ素子として機能する薄膜トランジスタの構成は、第１の実施形態で説明した構成と同一であるため、詳しい説明は省略する。
【００３８】
本実施形態における半導体メモリセルは、ゲート絶縁膜が強誘電体膜で構成された第１の薄膜トランジスタ（ＭＦＳＦＥＴ）からなるメモリ素子と、ゲート絶縁膜が常誘電体膜で構成された第２の薄膜トランジスタ（ＭＩＳＦＥＴ）からなる選択スイッチング素子とを備えたものである。
【００３９】
図６に示すように、第１の薄膜トランジスタは、基板１１上に形成された第１のゲート電極１２と、第１のゲート電極１２上に形成された強誘電体膜からなる第１のゲート絶縁膜１３とを備えている。また、第２の薄膜トランジスタは、半導体膜１４を介して第１のゲート絶縁膜１３上に形成された常誘電体膜からなる第２のゲート絶縁膜１６と、第２のゲート絶縁膜１６上に形成された第２のゲート電極１７とを備えている。ここで、第１のゲート絶縁膜１３上に形成された半導体膜１４は、第１の薄膜トランジスタ及び第２の薄膜トランジスタの共通のチャネルを構成している。また、第１のゲート電極１２と第２のゲート電極１７とは、互いに平面的に離間した位置に配置されている。さらに、第１の薄膜トランジスタのソース・ドレイン電極１５ｓ、１５ｄは、第１のゲート絶縁膜１３上に形成されたオーミック電極からなる。
【００４０】
このように構成された半導体メモリセルは、等価回路的には、メモリ素子（第１の薄膜トランジスタ）と、選択スイッチング素子（第２の薄膜トランジスタ）とが、直列接続されており、ＮＯＲ型メモリとして利用できる。
【００４１】
メモリ素子へのデータの書き込みは、第２の薄膜トランジスタの第２のゲート電極１７に所定の電圧を印加して、選択スイッチング素子をオン状態にして、第１の薄膜トランジスタのゲート電極１２とドレイン電極１５ｄ間に所定の電圧を印加することによって、強誘電体膜１３に電界を発生させ、これにより、強誘電体膜１３の分極状態を変化させることによって行われる。
【００４２】
また、メモリ素子に書き込まれたデータの読み出しは、第２の薄膜トランジスタの第２のゲート電極１７０に所定の電圧を印加して、選択スイッチング素子をオン状態にするとともに、ソース電極１５ｓとドレイン電極１５ｄ間に所定の電圧を印加して、強誘電体膜１３の分極状態に応じてチャネルを流れる電流を検出することによって行われる。なお、第２の薄膜トランジスタのドレイン電極は、第１の薄膜トランジスタのソース電極１５ｓと兼用することができ、ソース電極１８は、半導体膜１４上に形成することができる。このとき、選択スイッチング素子とメモリ素子の電流パスは図中の矢印に示すようになる。なお、破線は選択スイッチング素子の電流パス、実線はメモリ素子の電流パスである。
【００４３】
図７は、第２の実施形態の変形例における半導体メモリセルの構成を模式的に示した断面図である。図６に示した半導体メモリセルに対して、第１のゲート電極１２と第２のゲート電極１７とが、互いに平面的に対向した位置に配置されている点が異なる。なお、第２の薄膜トランジスタのソース・ドレイン電極は、第１の薄膜トランジスタのソース・ドレイン電極１５ｓ、１５ｄと共通化することができる。
【００４４】
このように構成された半導体メモリセルは、等価回路的には、メモリ素子（第１の薄膜トランジスタ）と、選択スイッチング素子（第２の薄膜トランジスタ）とが、並列接続されており、ＮＡＮＤ型メモリとして利用できる。このとき、選択スイッチング素子とメモリ素子の電流パスは図中の矢印に示すようになる。なお、破線は選択スイッチング素子の電流パス、実線はメモリ素子の電流パスである。
【００４５】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、もちろん、種々の改変が可能である。
【産業上の利用可能性】
【００４６】
本発明は、強誘電体を用いた超高集積メモリ・スイッチング素子へ応用可能である。
【符号の説明】
【００４７】
１１      基板 
１２      ゲート電極（第１のゲート電極） 
１３      ゲート絶縁膜（強誘電体膜） 
１４      半導体膜 
１５ｄ    ドレイン電極 
１５ｓ    ソース電極
１６      第２のゲート絶縁膜（常誘電体膜）
１７      第２のゲート電極 
１８      ソース電極 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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