(57)【要約】【課題】横型パワーＭＯＳＦＥＴにおいて、セルピッチの増大を抑えた上で、高耐圧化させ、帰還容量およびオン抵抗を小さくする。【解決手段】耐圧保持領域である高抵抗のｎ−型シリコン領域３をｎ＋型シリコン基板１の主面７２に対して垂直に設け、高抵抗のｎ−型シリコン領域３をｎ＋型シリコン基板１に接続させる。また、高抵抗のｎ−型シリコン領域３に接してｎ＋型シリコン基板１の主面７２からｎ＋型シリコン基板１に達するトレンチ６１内に、絶縁体４を介して導電体５を充填し、前記導電体５を電気的にソース電極１３に接続させる。【選択図】図１
2011009352.tif 000002
【特許請求の範囲】
【請求項１】
第１抵抗を有する第１導電型半導体基板の主面上に形成されたパワーＭＯＳＦＥＴを有する半導体装置であって、前記パワーＭＯＳＦＥＴは、
前記第１抵抗を有する第１導電型半導体基板の主面上に形成された前記第１抵抗よりも高い第２抵抗を有する半導体領域と、
前記第２抵抗を有する半導体領域の表面の一部に形成された、前記第１抵抗よりも高い第３抵抗を有する第１導電型半導体領域と、
前記第２抵抗を有する半導体領域の表面の一部に形成された第２導電型半導体領域と、
前記第２導電型半導体領域の表面の一部に形成された、前記第３抵抗よりも低い第４抵抗を有する第１導電型半導体領域と、
前記第２抵抗を有する半導体領域の主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記第２抵抗を有する半導体領域の主面上に、前記ゲート電極とは絶縁膜を介して形成され、前記第４抵抗を有する第１導電型半導体領域と電気的に接続されたソース電極と、
前記第１抵抗を有する第１導電型半導体基板の裏面に形成されたドレイン電極とを有し、
前記第３抵抗を有する第１導電型半導体領域は、前記第２抵抗を有する半導体領域の主面から前記第１抵抗を有する第１導電型半導体基板に至って設けられていることを特徴とする半導体装置。
【請求項２】
前記第２抵抗を有する半導体領域は第１導電型の不純物を含むことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２抵抗を有する半導体領域は第２導電型の不純物を含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第３抵抗を有する第１導電型半導体領域に接して、前記第２抵抗を有する半導体領域の主面から前記第１抵抗を有する第１導電型半導体基板に達するトレンチが形成され、前記トレンチ内に、絶縁体を介して導電体が充填され、前記導電体は前記ソース電極に電気的に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記導電体は、ポリシリコンまたはタングステンを含むことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記トレンチ内の前記絶縁体は、二酸化シリコンまたはＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）を含むことを特徴とする請求項４記載の半導体装置。
【請求項７】
前記トレンチ内の前記導電体と前記ソース電極を電気的に接続するコンタクトホールが、前記第１抵抗を有する第１導電型半導体基板の主面に沿う方向に断続的に設けられていることを特徴とする請求項４記載の半導体装置。
【請求項８】
第１抵抗を有する第１導電型半導体基板上に形成されたパワーＭＯＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）前記第１抵抗を有する第１導電型半導体基板を用意する工程と、
（ｂ）前記（ａ）工程の後、前記第１抵抗を有する第１導電型半導体基板上に、前記第１抵抗よりも高い第２抵抗を有する半導体領域を形成する工程と、
（ｃ）前記（ｂ）工程の後、前記第２抵抗を有する半導体領域の主面から前記第１抵抗を有する第１導電型半導体基板に達する第１トレンチを異方性エッチングにより形成する工程と、
（ｄ）前記（ｃ）工程の後、前記第２抵抗を有する半導体領域の主面の垂直方向に対し傾けた方向からのイオン注入により、前記第１トレンチの側壁に前記第１抵抗よりも高い第３抵抗を有する第１導電型半導体領域を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１トレンチの表面に絶縁体を形成する工程と、
（ｆ）前記（ｅ）工程の後、前記第１トレンチ内を導電体で充填する工程と、
（ｇ）前記（ｂ）工程の後、イオン注入により前記第２抵抗を有する半導体領域の表面の一部に第４抵抗を有する第２導電型半導体領域を形成する工程と、
（ｈ）前記（ｇ）工程の後、前記第２抵抗を有する半導体領域の主面上にゲート絶縁膜を介してゲート電極を形成する工程と、
（ｉ）前記（ｈ）工程の後、イオン注入により前記第２抵抗を有する半導体領域の表面の一部に、前記第３抵抗よりも低い第５抵抗を有する第１導電型半導体領域を形成する工程と、
（ｊ）前記（ｉ）工程の後、前記第１抵抗を有する第１導電型半導体基板の主面上に絶縁膜を堆積する工程と、
（ｋ）前記（ｊ）工程の後、前記絶縁膜を貫いて、前記第５抵抗を有する第１導電型半導体領域に達する第１コンタクトホールを形成する工程と、
（ｌ）前記（ｋ）工程の後、前記第１コンタクトホールの形成された前記絶縁膜をマスクとして前記第２抵抗を有する半導体領域の主面に、前記第４抵抗を有する第２導電型半導体領域に達する第２トレンチを形成する工程と、
（ｍ）前記（ｌ）工程の後、前記第２トレンチの底部に前記第４抵抗よりも低い第６抵抗を有する第２導電型半導体領域を形成する工程と、
（ｎ）前記（ｊ）工程の後、前記絶縁膜を貫いて、前記第１トレンチを充填した導電体に達する第２コンタクトホールを形成する工程と、
（ｏ）前記（ｍ）工程および（ｎ）工程の後、第１の主表面にソース電極を形成する工程と、
（ｐ）第２の主表面にドレイン電極を形成する工程と
を有し、
前記（ｄ）工程において、前記第３抵抗を有する第１導電型半導体領域を、前記第２抵抗を有する半導体領域の主面から前記第１抵抗を有する第１導電型半導体基板に至って設けることを特徴とする半導体装置の製造方法。
【請求項９】
前記（ｂ）工程において前記第２抵抗を有する半導体領域を形成する際、前記第２抵抗を有する半導体領域に第１導電型の不純物を混入させることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１０】
前記（ｂ）工程において前記第２抵抗を有する半導体領域を形成する際、前記第２抵抗を有する半導体領域に第２導電型の不純物を混入させることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１１】
前記（ｆ）工程において、前記導電体はポリシリコンまたはタングステンを含ませて形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１２】
前記（ｅ）工程において、前記第１トレンチ内の前記絶縁体は二酸化シリコンまたはＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）を含ませて形成することを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１３】
前記（ｎ）工程において、前記第２コンタクトホールを前記第１抵抗を有する第１導電型半導体基板の主面に沿う方向に断続的に設けることを特徴とする請求項８記載の半導体装置の製造方法。
【請求項１４】
半導体装置に電力を供給する同期整流方式の電源装置において、前記電源装置は第１のパワーＭＯＳＦＥＴと第２のパワーＭＯＳＦＥＴを有し、前記第１のパワーＭＯＳＦＥＴまたは前記第２のパワーＭＯＳＦＥＴの少なくとも一方は、
第１抵抗を有する第１導電型半導体基板の主面上に形成された前記第１抵抗よりも高い第２抵抗を有する半導体領域と、
前記第２抵抗を有する半導体領域の表面の一部に形成された、前記第１抵抗よりも高い第３抵抗を有する第１導電型半導体領域と、
前記第２抵抗を有する半導体領域の表面の一部に形成された第２導電型半導体領域と、
前記第２導電型半導体領域の表面の一部に形成された、前記第３抵抗よりも低い第４抵抗を有する第１導電型半導体領域と、
前記第２抵抗を有する半導体領域の主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記第２抵抗を有する半導体領域の主面上に、前記ゲート電極とは絶縁膜を介して形成され、前記第４抵抗を有する第１導電型半導体領域と電気的に接続されたソース電極と、
前記第１抵抗を有する第１導電型半導体基板の裏面に形成されたドレイン電極とを有し、
前記第３抵抗を有する第１導電型半導体領域は、前記第２抵抗を有する半導体領域の主面から前記第１抵抗を有する第１導電型半導体基板に至って設けられていることを特徴とする電源装置。
【請求項１５】
前記第２抵抗を有する半導体領域は第１導電型の不純物を含むことを特徴とする請求項１４記載の電源装置。
【請求項１６】
前記第２抵抗を有する半導体領域は第２導電型の不純物を含むことを特徴とする請求項１４記載の電源装置。
【請求項１７】
前記第３抵抗を有する第１導電型半導体領域に接して、前記第２抵抗を有する半導体領域の主面から前記第１抵抗を有する第１導電型半導体基板に達するトレンチが形成され、前記トレンチ内に、絶縁体を介して導電体が充填され、前記導電体は前記ソース電極に電気的に接続されていることを特徴とする請求項１４記載の電源装置。
【請求項１８】
前記導電体は、ポリシリコンまたはタングステンを含むことを特徴とする請求項１７記載の電源装置。
【請求項１９】
前記トレンチ内の前記絶縁体は、二酸化シリコンまたはＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）を含むことを特徴とする請求項１７記載の電源装置。
【請求項２０】
前記トレンチ内の前記導電体と前記ソース電極を電気的に接続するコンタクトホールが、前記第１抵抗を有する第１導電型半導体基板の主面に沿う方向に断続的に設けられていることを特徴とする請求項１７記載の電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法ならびにそれを用いた電源装置に関し、特にパワーＭＯＳＦＥＴおよびそれを用いた電力変換用の電源装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、パソコンやサーバのＣＰＵ（Central Processor Unit）に電力を供給するスイッチング電源（以下、ＶＲ：Voltage Regulator）には、トレンチＭＯＳＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor）（例えば、特許文献１、特許文献２）が用いられている。トレンチＭＯＳＦＥＴはプレーナＭＯＳＦＥＴ（例えば、非特許文献１）と比べて、セルピッチが小さいので、単位面積当たりのチャネル幅が大きく、オン抵抗を低減できる特長があるが、トレンチゲートとドレイン領域との対向面積が大きいため、帰還容量が大きいという欠点がある。
【０００３】
近年、ＣＰＵの大電流化と低電圧化のため、ＣＰＵの消費電流が変化した際のＣＰＵ電圧の変動を抑制する出力コンデンサが多くなり、ＶＲのサイズとコストの増加を招いている。出力コンデンサの削減には、ＶＲのスイッチング周波数の向上が有効であることが知られている（例えば、非特許文献２または非特許文献３）。
【０００４】
スイッチング周波数を向上する際のボトルネックは、スイッチングに伴い発生する損失により、ＭＯＳＦＥＴが使用温度の上限（例えば、１５０℃）を超えることである。スイッチング時に発生する損失として、ＶＲのハイサイドＭＯＳＦＥＴについては、ターンオン損失とターンオフ損失、およびドライブ損失があり、ローサイドＭＯＳＦＥＴについては、内蔵ダイオードの導通損失とリカバリー損失、およびドライブ損失があるが、中でもハイサイドＭＯＳＦＥＴのターンオン損失とターンオフ損失が相対的に大きな比率を占める。以下、ターンオン損失とターンオフ損失を総称して、スイッチング損失と呼ぶことにする。
【０００５】
スイッチング損失の低減には、ＭＯＳＦＥＴの帰還容量の低減が有効である。なぜなら、帰還容量が小さくなると、スイッチングのスピードが速くなり、スイッチング損失が低減されるからである。トレンチＭＯＳＦＥＴは本質的に帰還容量が大きいという問題があり、更なるスイッチング周波数の向上は難しい。
【０００６】
帰還容量を低減できる構造として横型ＭＯＳＦＥＴがあるが、オン抵抗が大きいという欠点がある。横型ＭＯＳＦＥＴのオン抵抗が大きい理由として、以下の２つを挙げることができる。
【０００７】
第１に、耐圧を保持する領域を半導体基板の表面に対して水平方向にとるので、高耐圧化した場合、水平方向の距離を大きくしなければならず、セルピッチが大きくなり、オン抵抗が大きい。
【０００８】
第２に、ドレインとソースの電極を基板表面から取るので、ドレイン電流が基板表面に対して水平方向に流れる際の電極の抵抗、所謂、拡がり抵抗が大きい。
【０００９】
前記第２の課題を解決する手段として、半導体基板の裏面にソース電極またはドレイン電極を設け、拡散層または金属やポリシリコンなどの導電体を経由して基板裏面に電流を流す構造が提案されている（例えば特許文献３、特許文献４）。裏面にソース電極またはドレイン電極を設けることで、ソース電極とドレイン電極の面積が大きくなるので、電極の拡がり抵抗を低減することができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−２１８７１１号公報
【特許文献２】特開２００５−５７０５０号公報
【特許文献３】特開２００２−３６８１２１号公報
【特許文献４】特開平６−２３２３９６号公報
【非特許文献】
【００１１】
【非特許文献１】J. Ng et al., “A Novel Planar Power MOSFET With Laterally Uniform Body and Ion-Implanted JFET Region,” IEEE Electron Device Letter, 2008, vol. 29, no. 4, pp. 375-377, April. 2008.
【非特許文献２】Y. Ren et al., “Analysis of the power delivery path from the 12-V VR to the microprocessor,” in Proc. IEEE APEC’04, 2004, vol. 1, pp. 285-291.
【非特許文献３】M. Xu et al., “Small signal modeling of a high bandwidth voltage regulator using coupled inductor,” IEEE Trans. Power Electron., vol. 22, no. 2, pp. 399-406, Mar. 2007.
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献３および特許文献４によって前記課題２は解決するが、前記課題１、すなわち、耐圧を保持する領域を半導体基板の表面に対して水平方向にとるために、高耐圧化した場合、水平方向の距離を大きくしなければならず、セルピッチが大きくなり、オン抵抗が大きくなるという課題は改善されない。
【００１３】
本発明の目的は、横型パワーＭＯＳＦＥＴにおいて、素子面積の拡大を防いだ上で、帰還容量とオン抵抗を低減することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本願の一発明による半導体装置は、
第１抵抗を有する第１導電型半導体基板の主面上に形成されたパワーＭＯＳＦＥＴを有する半導体装置であって、前記パワーＭＯＳＦＥＴは、
前記第１抵抗を有する第１導電型半導体基板の主面上に形成された前記第１抵抗よりも高い第２抵抗を有する半導体領域と、
前記第２抵抗を有する半導体領域の表面の一部に形成された、前記第１抵抗よりも高い第３抵抗を有する第１導電型半導体領域と、
前記第２抵抗を有する半導体領域の表面の一部に形成された第２導電型半導体領域と、
前記第２導電型半導体領域の表面の一部に形成された、前記第３抵抗よりも低い第４抵抗を有する第１導電型半導体領域と、
前記第２抵抗を有する半導体領域の主面上にゲート絶縁膜を介して形成されたゲート電極と、
前記第２抵抗を有する半導体領域の主面上に、前記ゲート電極とは絶縁膜を介して形成され、前記第４抵抗を有する第１導電型半導体領域と電気的に接続されたソース電極と、
前記第１抵抗を有する第１導電型半導体基板の裏面に形成されたドレイン電極とを有し、
前記第３抵抗を有する第１導電型半導体領域は、前記第２抵抗を有する半導体領域の主面から前記第１抵抗を有する第１導電型半導体基板に至って設けられており、
前記第３抵抗を有する第１導電型半導体領域に接して、前記第２抵抗を有する半導体領域の主面から前記第１抵抗を有する第１導電型半導体基板に達するトレンチが形成され、前記トレンチ内に、絶縁体を介して導電体が充填され、前記導電体は前記ソース電極に電気的に接続されているものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
横型パワーＭＯＳＦＥＴにおいて、素子面積の拡大を防いだ上で、帰還容量とオン抵抗を低減することのできる技術を提供する。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１である半導体装置の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。
【図３】図２に続く半導体装置の製造方法を示す要部断面図である。
【図４】図３に続く半導体装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体装置の製造方法を示す要部断面図である。
【図６】図５に続く半導体装置の製造方法を示す要部断面図である。
【図７】図６に続く半導体装置の製造方法を示す要部断面図である。
【図８】図７に続く半導体装置の製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を示す要部断面図である。
【図１０】図９に続く半導体装置の製造方法を示す要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を示す要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を示す要部断面図である。
【図１３】本発明の実施の形態２である半導体装置の要部断面図である。
【図１４】スナバ抵抗とスナバ容量を付加したパワーＭＯＳＦＥＴの回路図である。
【図１５】非絶縁型Ｂｕｃｋコンバータの回路図である。
【図１６】（ａ）はスナバ抵抗とスナバ容量がある電源装置のスイッチング時の電圧波形である。（ｂ）はスナバ抵抗とスナバ容量がない電源装置のスイッチング時の電圧波形である。
【図１７】（ａ）は本発明の実施の形態３の半導体装置の平面図である。（ｂ）は本発明の実施の形態３の半導体装置の要部断面図である。
【図１８】オン抵抗と帰還容量のトレード・オフの関係を示した図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２５】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２７】
（実施の形態１）
図１は本発明を実施した実施の形態１の横型パワーＭＯＳＦＥＴの断面図を示したもので、図中の符号１はｎ＋型シリコン基板（半導体基板）、２１はｎ−型シリコン領域（第１ドリフト領域）、３は高抵抗のｎ−型シリコン領域（第２ドリフト領域）、６はｐ型シリコン領域（ウェル領域）、７はｐ＋型シリコン領域（ウェル・コンタクト領域）、８はｎ＋型シリコン領域（ソース領域）、９はゲート絶縁膜、１０はゲート電極、１１はシリサイドなどの低抵抗の導電膜、１２は絶縁膜、１３はソース電極、１４はドレイン電極である。ｎ−型シリコン領域３と隣接して、トレンチ（溝）６１が設けられ、トレンチ６１内部は絶縁体４を介して導電体５で充填され、導電体５はソース電極１３と電気的に接続されている。
【００２８】
ここで、ソースのｎ＋型シリコン領域８とウェルのｐ型シリコン領域６が設けられた半導体基板面を主面７２（第１の主表面）、ｎ＋型シリコン基板１の裏面を、半導体基板の裏面７３（第２の主表面）と称する。
【００２９】
ｎ＋型シリコン基板１の表面には、予めｎ−型シリコン領域２１が、例えばエピタキシャル成長法などで形成されており、このｎ−型シリコン領域２１の表面にｎ−型シリコン領域３とｐ型シリコン領域６をイオン注入と拡散工程により形成する。製造工程の詳細は後に説明する。
【００３０】
本実施の形態で示す横型パワーＭＯＳＦＥＴにおいて、前記の各要素のうち、特に、ドレイン、ソース、ゲートの主要３端子は次のような構成となっている。ｎ−型シリコン領域２１とｎ−型シリコン領域３はドレインを構成し、隣接するｎ＋型シリコン基板１を介してドレイン電極１４に接続される。ｎ＋型シリコン領域８はソースを構成し、ソース電極１３に接続される。ｐ型シリコン領域６の表面にゲート絶縁膜９で隔てられたゲート電極１０がゲートを構成する。ｐ型シリコン領域６はウェル領域を構成する。
【００３１】
ゲート電極１０に正の電圧を印加すると、ｐ型シリコン領域６にはゲート絶縁膜９を介して電界が生じ、ｐ型シリコン領域６におけるゲート絶縁膜９との接合面では特に電界強度が強く、ｎ型反転されてキャリアが生成する。この時、ソース電極１３とドレイン電極１４の間に電圧が印加されていれば、ソースのｎ＋型シリコン領域８およびドレインのｎ−型シリコン領域３を通して、キャリアのドリフトが起こる。
【００３２】
また、ｐ型シリコン領域６と電気的なコンタクトがとれるように、基板表面からｐ型シリコン領域６にトレンチ（溝）６２を設け、ソースのｎ＋型シリコン領域８と一体的に導通した構造となっている。この時、オーミック接続のために、ソース電極１３とｐ型シリコン領域６の接触面には、ｐ＋型シリコン領域７が形成されている。
【００３３】
本実施の形態において、ドレイン電極１４は裏面７３に接して設けられているが、一般的に横型ＭＯＳＦＥＴのドレイン電極およびソース電極はともに半導体基板の主面に設けられるため、「横型」と総称される。一方、特許文献１および特許文献２のトレンチＭＯＳＦＥＴはドレイン電極が半導体基板の裏面に設けられるため、縦型ＭＯＳＦＥＴと呼ばれる。
【００３４】
本実施の形態で示した横型パワーＭＯＳＦＥＴにおいて、図１に示すパワーＭＯＳＦＥＴは基本単位であり、ユニットセルと呼ばれる。実際は複数のユニットセルが繰り返しの基本単位となって配列した構造となる。ユニットセルの横方向の寸法をセルピッチＬａと呼び、セルピッチＬａが小さい方が単位面積に敷き詰めるユニットセルの数が多くなり、オン抵抗を低減することができる。
【００３５】
また、ｎ−型シリコン領域３が絶縁体４を介して導電体５と接していることで、ｎ−型シリコン領域３の不純物濃度を上げ、ｎ−型シリコン領域３の抵抗を下げることができる。ソース電極に電気的に接続された導電体を、絶縁物を介してｎ−型シリコン領域に隣接させることでｎ−型シリコン領域の抵抗を下げられることは「リサーフ効果」として知られている（例えば、P. Goarin et al., “Split-gate RESURF stepped oxide (RSO) MOSFET for 25V applications with record low gate-to-drain charge,” in Proc. IEEE ISPSD’07, May 2007, pp. 61-64.）。
【００３６】
次に、図２〜図１２を用いて本発明の実施の形態１の半導体装置の製造方法について述べる。
【００３７】
まず、図２に示すように、ｎ＋型シリコン基板１上にエピタキシャル成長法によりｎ−型シリコン領域２１を形成する。
【００３８】
次に、図３に示すように、ホトマスクによりパターニングした後、ドライエッチングによりトレンチ（溝）６１を形成する。
【００３９】
次に、図４に示すように、ホトマスクによりパターニングした後、イオン注入により、ｎ−型シリコン領域３を形成する。この時、イオン注入の角度を基板表面に対し垂直方向からずらすことで、トレンチ６１側面にｎ−型シリコン領域３を形成する。
【００４０】
次に、図５に示すように、熱拡散により、トレンチ６１内に二酸化シリコンからなる絶縁体４を形成する。なお、絶縁体４の材料としては、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ３）を用いても良い。
【００４１】
次に、図６に示すように、ＣＶＤ（Chemical Vapor Deposition）法によりポリシリコンを堆積し、エッチバックによってトレンチ６１の内側以外に堆積したポリシリコンを除去して導電体５を形成する。なお、導電体５の材料としては、ポリシリコンの他にタングステンなどの高融点金属を使用してもよい。
【００４２】
次に、図７に示すように、ホトマスクによりパターニングした後、イオン注入によりｐ型シリコン領域６を形成する。
【００４３】
次に、図８に示すように、熱酸化によりゲート絶縁膜９となる二酸化シリコンを形成した後、ＣＶＤ法によりゲート電極１０となるポリシリコンおよび導電膜１１となるシリサイドを堆積し、ホトマスクによりパターニングした後、ドライエッチングにより絶縁膜９、ゲート電極１０および導電膜１１を形成する。
【００４４】
次に、図９に示すように、ホトマスクによりパターニングした後、イオン注入により、ソースとなるｎ＋型シリコン領域８を形成する。
【００４５】
次に、図１０に示すように、ＣＶＤ法により絶縁膜１２となる二酸化シリコンを堆積し、ホトマスクによりパターニングした後、ソース電極のコンタクトを取るため、絶縁膜１２にコンタクトホール１５を形成する。
【００４６】
次に、図１１に示すように、ドライエッチングによりｐ型シリコン領域６にトレンチ６２を形成した後、ｐ型シリコン領域６とソース電極のオーミック・コンタクトを取るため、イオン注入によりトレンチ６２の底部にｐ＋型シリコン領域７を形成する。
【００４７】
次に、図１２に示すように、ホトマスクによりパターニングした後、ドライエッチングにより導電体５のポリシリコンとソース電極を接続するためのコンタクトホール１６を形成し、最後にＣＶＤ法により、ｎ＋型シリコン基板１の主面上および裏面にそれぞれソース電極１３およびドレイン電極１４を堆積し、本実施の形態の半導体装置を完成する。ここでは、ソース電極１３およびドレイン電極１４の材料として、主にＡｌ（アルミニウム）を用いている。
【００４８】
本実施の形態が従来例（特許文献３、特許文献４）と異なる点は、ドリフト領域と呼ばれる耐圧を保持する領域（ｎ−型シリコン領域３）が半導体基板の主面７２に対して垂直に設けられていることである。従来例（特許文献３、特許文献４）においても、ドレイン電極は裏面７３に接して設けられているが、主面７２から裏面７３に垂直方向に流れる電流経路は、ポリシリコンや金属などの導電体であるため、垂直方向には耐圧を保持することができず、ＭＯＳＦＥＴの耐圧はｎ−型シリコン領域３の横方向（主面７２に対して水平方向）の寸法で決まる。よって、耐圧を上げるには横方向の寸法を大きくする必要があるため、セルピッチＬａが広くなり、オン抵抗が増加するという問題があった。
【００４９】
これに対し、本実施の形態では、ドリフト領域となるｎ−型シリコン領域３が主面７２に対して、垂直に形成されるため、耐圧を上げる際は、縦方向（主面７２に対して垂直方向）の寸法を大きくすれば良いので、高耐圧化してもセルピッチＬａが大きくならず、オン抵抗の増加を抑制することができる。
【００５０】
次に、本実施の形態においてアバランシェ耐量を向上する設計指針について述べる。アバランシェ耐量とは、ＭＯＳＦＥＴに耐圧を超えた電圧が印加された際に、ＭＯＳＦＥＴが物理的に破壊しない電流値のことで、この電流値をアバランシェ・ピーク電流（Ｉａｐ）と呼ぶ。一般に、横型ＭＯＳＦＥＴはブレークダウンが主面７２の近傍で生じるので、アバランシェ耐量が低いことが知られている。本実施の形態において、ｐ型シリコン領域６とｎ−型シリコン領域２１の接合耐圧が、ｐ型シリコン領域６と高抵抗のｎ−型シリコン領域３の接合耐圧より低くなるように設計することで、ブレークダウンをｐ型シリコン領域６とｎ−型シリコン領域２１の接合面近傍、すなわち半導体基板内部で生じさせることで、アバランシェ耐量を向上させることができる。
【００５１】
なお、本実施の形態にはｎ−型シリコン領域２１に隣接して絶縁体４および導電体５が形成されているが、この絶縁体４および導電体５ならびにコンタクトホール１６は無くてもよい。ただしその場合、ｎ−型シリコン領域３の不純物濃度を上げることができないので、ｎ−型シリコン領域３の抵抗を下げることができず、リサーフ効果を得ることができない。製造方法としては、トレンチ６１内を絶縁体４および導電体５の代わりに二酸化シリコンなどの絶縁体からなる絶縁物で充填する方法や、トレンチ６１を形成せずに、ホトレジストをマスクとしたイオン注入でｎ−型シリコン領域２１を形成する方法などがある。
【００５２】
（実施の形態２）
図１３は本発明を実施した実施の形態２の横型パワーＭＯＳＦＥＴの断面図を示したもので、実施の形態１と異なる点は、ｎ−型シリコン領域２１の代わりに、ｐ−型シリコン領域２が用いられていることである。ｐ−型シリコン領域２とｎ−型シリコン領域３を隣接して配置することで、ｎ−型シリコン領域３の不純物濃度を上げ、抵抗を下げることができる。前記のようにｐ型領域とｎ型領域を隣接して配置することで、抵抗を下げることは「スーパー・ジャンクション」として一般に知られている（例えば、G. Deboy et al., “A new generation of high voltage MOSFETs breaks the limit line of silicon,” in Technical digest IEEE IEDM’98, December. 1998, pp. 683-685）。
【００５３】
なお、本実施の形態においても、絶縁体４および導電体５ならびにコンタクトホール１６は無くてもよいが、その場合リサーフ効果を得ることはできない。
【００５４】
（実施の形態３）
次に、図１４〜図１８を用いて、本発明の実施の形態３を説明する。図１４はパワーＭＯＳＦＥＴ４１と内蔵ダイオード４２に、スナバ抵抗４３とスナバ容量４４を追加した回路図である。スナバ抵抗４３とスナバ容量４４の直列回路は、パワーＭＯＳＦＥＴ４１のドレインとソースの間に接続され、ＭＯＳＦＥＴがスイッチングする際の電圧変動を抑制する効果がある。
【００５５】
図１５はプロセッサなどに電力を供給する電源に用いられる回路構成を示しており、非絶縁型Ｂｕｃｋコンバータと呼ばれる。Ｂｕｃｋコンバータは入力電源Ｖｉｎ、入力コンデンサＣｉｎ、ハイサイドＭＯＳＦＥＴ３４、ハイサイドＭＯＳＦＥＴ３４の内蔵ダイオード３５、ローサイドＭＯＳＦＥＴ３６、ローサイドＭＯＳＦＥＴ３６の内蔵ダイオード３７、ハイサイドＭＯＳＦＥＴ３４とローサイドＭＯＳＦＥＴ３６を駆動するドライバ３２、ドライバ３２の電源Ｖｄｒｉｖｅ、ドライバ３２にＰＷＭ信号を供給する電源制御コントローラ３１、出力フィルタを構成する出力インダクタＬ、出力コンデンサＣｏｕｔおよび負荷となるプロセッサ３３からなる。ハイサイドＭＯＳＦＥＴ３４がオンした際に、ローサイドＭＯＳＦＥＴ３６のドレイン電圧Ｖｓｗは電源電圧Ｖｉｎまで上昇する。この時、ローサイドＭＯＳＦＥＴ３６のドレイン電圧Ｖｓｗは入力コンデンサＣｉｎからハイサイドＭＯＳＦＥＴ３４とローサイドＭＯＳＦＥＴ３６のループに存在する寄生インダクタンスの影響で、電源電圧Ｖｉｎ以上に上昇し、電圧振動が発生する。近年、Ｂｕｃｋコンバータの損失を低減するため、ドライブ回路の駆動力を上げ、ＭＯＳＦＥＴを高速にスイッチングするため、電圧振動に伴い発生するノイズが電子機器に与える影響が問題となっている。
【００５６】
図１６（ａ）、（ｂ）は、ハイサイドＭＯＳＦＥＴがターンオンした際のローサイドＭＯＳＦＥＴのドレイン電圧Ｖｓｗの電圧波形を示す。測定ポイントは、図１５におけるＶｓｗの点である。
【００５７】
スナバ抵抗とスナバ容量がある場合（図１６（ａ））は、スナバ抵抗とスナバ容量が無い場合（図１６（ｂ））と比べて、電圧振動が抑制されていることが分かる。これは、スイッチング時の電圧の跳ね上がりをスナバ容量が緩和することで、ピーク電圧を抑制し、スナバ抵抗が電圧振動をダンピングする。このように、スナバ容量とスナバコンデンサはスイッチング時のピーク電圧と電圧振動の抑制に効果があるものの、外付けの容量と抵抗を追加した場合、Ｂｕｃｋコンバータのコストと実装面積が増加するという課題がある。
【００５８】
本実施の形態では、外付けの容量と抵抗を追加することなく、スナバ容量とスナバ抵抗を半導体基板に作りこむ手段を提供する。図１７は本実施の形態における半導体装置を説明した図で、図１７（ａ）は図１７（ｂ）のＢ−Ｂ線における断面の平面図を、図１７（ｂ）は図１７（ａ）のＡ−Ａ線における断面図を示す。図１７（ａ）において、５１はソース電極１３と導電体５のコンタクト、５２はソース電極１３とｎ＋型シリコン領域８およびｐ＋型シリコン領域７とのコンタクト、１７は図１７（ｂ）におけるゲート絶縁膜９および絶縁膜１２からなる絶縁膜をそれぞれ示す。本実施の形態が実施の形態２と異なる点は、導電体５とソース電極１３のコンタクト５１が基板表面の水平方向において断続的に設けられていることである。
【００５９】
図１７（ａ）において、ソース電極１３とｎ＋型シリコン領域８とｐ＋型シリコン領域７のコンタクト５２は連続的に設けられているが、導電体５とソース電極１３のコンタクト５１は断続的に設けられている。本実施の形態において、スナバ容量４４は絶縁体４を誘電体とし、導電体５とｎ−型シリコン領域３およびｎ＋型シリコン基板１を電極とするコンデンサからなり、スナバ抵抗４３は導電体５からなる。導電体５をスナバ抵抗４３として用いるには導電体５を所望の抵抗値にする必要があるが、導電体５の抵抗率か、導電体５とソース電極１３のコンタクト５１の間隔を変化させることにより、導電体５の抵抗値を調整することができる。コンタクト５１の間隔変更については、コンタクト５１の間隔を広げることで抵抗値を大きくし、コンタクト５１の間隔を狭くすることで抵抗値を小さくすることができる。
【００６０】
次に、図１８に本発明の効果を、トレンチＭＯＳＦＥＴと横型ＭＯＳＦＥＴとの比較により示す。図１８は横軸にオン抵抗Ｒｏｎ、縦軸に帰還容量Ｃｒｓｓをとった図で、Ａは本実施の形態の半導体装置、Ｂは従来の横型ＭＯＳＦＥＴ、Ｃは従来のトレンチＭＯＳＦＥＴをそれぞれ示す。丸印はトレンチＭＯＳＦＥＴ、横型ＭＯＳＦＥＴ、および本実施の形態の半導体装置の同一チップ面積での比較となっている。
【００６１】
トレンチＭＯＳＦＥＴについては、オン抵抗は小さいものの、帰還容量が大きく、ＭＯＳＦＥＴのチップ面積を変えることで、オン抵抗と帰還容量のトレード・オフ・カーブの任意の特性を実現できる。すなわち、チップ面積を大きくすると、図中の左上（オン抵抗が小、帰還容量が大）、チップ面積を小さくすると、図中の右下（オン抵抗が大、帰還容量が小）の特性となる。横型ＭＯＳＦＥＴは、トレンチＭＯＳＦＥＴと同じチップ面積で比較した場合、オン抵抗は大きいが、帰還容量は小さくなり、トレード・オフについては、改善される。しかし、横型ＭＯＳＦＥＴにおいて、トレンチＭＯＳＦＥＴと同等のオン抵抗を実現するには、チップ面積を３倍程度大きくする必要があり、チップコストの増加を招く。
【００６２】
本発明によれば、実施の形態１の効果に加え、オン抵抗をトレンチＭＯＳＦＥＴと比べて３０％程度の増加にとどめた上で、トレード・オフを横型ＭＯＳＦＥＴより更に改善することができる。これにより、帰還容量とオン抵抗が小さいパワーＭＯＳＦＥＴが実現できるため、これを用いた電源装置の損失低減とコスト低減に効果がある。
【００６３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６４】
本発明の半導体装置の製造方法は、コンピュータに供給する電力の変換に用いる電源装置に幅広く利用されるものである。
【符号の説明】
【００６５】
１  ｎ＋型シリコン基板（半導体基板）
３  高抵抗のｎ−型シリコン領域（第２ドリフト領域）
４  絶縁体
５  導電体
６  ｐ型シリコン領域（ウェル領域）
７  ｐ＋型シリコン領域（ウェル・コンタクト領域）
８  ｎ＋型シリコン領域（ソース領域）
９  ゲート絶縁膜
１０  ゲート電極
１１  シリサイドなどの低抵抗の導電膜
１２  絶縁膜
１３  ソース電極
１４  ドレイン電極
１５、１６  コンタクトホール
１７  絶縁膜
２１  ｎ−型シリコン領域（第１ドリフト領域）
３１  電源制御コントローラ
３２  ドライバ
３３  プロセッサ
３４  ハイサイドＭＯＳＦＥＴ
３５  ハイサイド内蔵ダイオード
３６  ローサイドＭＯＳＦＥＴ
３７  ローサイド内蔵ダイオード
４１  パワーＭＯＳＦＥＴ
４２  内蔵ダイオード
４３  スナバ抵抗
４４  スナバ容量
５１、５２  コンタクト
６１、６２  トレンチ
７２  主面
７３  裏面
Ｌａ  セルピッチ
【図１】
2011009352.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2011009352.tif 000017
【図１６】
2011009352.tif 000018
【図１７】
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【図１８】
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