(57)【要約】【課題】  半導体メモリの動作中にデータ保持特性の劣化を検出する。【解決手段】  半導体メモリは、電気的に書き換え可能な不揮発性のリアルメモリセルを有する。消去制御回路は、消去動作時に、リアルメモリセルのデータが消去されるまで消去パルスを印加する。読み出し回路は、消去パルスの印加によりリアルメモリセルのデータが消去されたか否かを判定する。第１劣化検出回路は、リアルメモリセルのデータが消去されるまでに印加された消去パルスの数が予め設定された第１基準回数以下のときに、リアルメモリセルの特性の劣化を検出し、第１検出信号を出力する。消去動作に必要な消去パルス数が少なくなったことを検出することで、半導体メモリの動作中にデータ保持特性の劣化を検出できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性のリアルメモリセルと、
消去動作時に、前記リアルメモリセルのデータが消去されるまで消去パルスを印加する消去制御回路と、
前記消去パルスの印加により前記リアルメモリセルのデータが消去されたか否かを判定する読み出し回路と、
前記リアルメモリセルのデータが消去されるまでに印加された前記消去パルスの数が予め設定された第１基準回数以下のときに、前記リアルメモリセルの特性の劣化を検出し、第１検出信号を出力する第１劣化検出回路と
を備えていることを特徴とする半導体メモリ。
【請求項２】
前記消去制御回路は、前記消去動作の開始時に前記第１基準回数に等しい回数の前記消去パルスを印加し、
前記読み出し回路は、前記第１基準回数に等しい回数の前記消去パルスが印加されたことに応答して、前記リアルメモリセルのデータが消去されたか否かを判定し、
前記第１劣化検出回路は、前記リアルメモリセルのデータが消去されたことが前記読み出し回路により判定されたときに、前記検出信号を出力すること
を特徴とする請求項１記載の半導体メモリ。
【請求項３】
前記第１検出信号を寿命信号として出力する寿命端子を更に備えていること
を特徴とする請求項１または請求項２記載の半導体メモリ。
【請求項４】
不良の前記リアルメモリセルを救済するための冗長メモリセルと、
前記寿命信号に応答して、不良の前記リアルメモリセルを示す不良アドレスを保持する不良アドレスレジスタと
前記消去動作の完了に応答して、前記不良アドレスレジスタに保持された不良アドレスが書き込まれる電気的に書き換え可能な不揮発性のメモリセルを有し、書き込まれた不良アドレスに対応する不良の前記リアルメモリセルを前記冗長メモリセルに置き換える冗長制御回路と
を備えていることを特徴とする請求項１ないし請求項３のいずれか１項記載の半導体メモリ。
【請求項５】
前記第１基準回数を不揮発で記憶する第１基準回数記憶部を備えていることを特徴とする請求項１ないし請求項４のいずれか１項記載の半導体メモリ。
【請求項６】
前記消去パルスの数をカウントする消去パルスカウンタを備え、
前記第１劣化検出回路は、前記消去パルスカウンタのカウンタ値に基づいて前記リアルメモリセルの劣化を検出することを特徴とする請求項１ないし請求項５のいずれか１項記載の半導体メモリ。
【請求項７】
請求項１ないし請求項６のいずれか１項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するメモリコントローラと
を備えていることを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性のメモリセルを有する半導体メモリおよび半導体メモリを有するシステムに関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ等の半導体メモリは、メモリセル内のメモリトランジスタの閾値電圧に応じて、データの論理を記憶する。メモリトランジスタの閾値電圧は、フローティングゲートに蓄積される電荷量に応じて変化する。メモリセルの特性は、データの書き込みおよび消去を繰り返すことで劣化する。例えば、データの消去時間が所定時間より長くなったときに、特性の劣化を検出する手法が提案されている（例えば、特許文献１参照。）。また、データの消去時に印加されるパルス数が所定値を超えたときに、特性の劣化を検出する手法が提案されている（例えば、特許文献２参照。）。上述の手法では、データが消去しにくくなる劣化モードが検出される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−２０８２８６号公報
【特許文献２】特開平９−３３０５９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、データが消去されやすくなる劣化モード、すなわち、データ保持特性が低下する劣化モードを検出する手法は提案されていない。
【０００５】
本発明の目的は、半導体メモリの動作中にデータ保持特性の劣化を検出することである。
【課題を解決するための手段】
【０００６】
本発明の一形態では、半導体メモリは、電気的に書き換え可能な不揮発性のリアルメモリセルと、消去動作時に、リアルメモリセルのデータが消去されるまで消去パルスを印加する消去制御回路と、消去パルスの印加によりリアルメモリセルのデータが消去されたか否かを判定する読み出し回路と、リアルメモリセルのデータが消去されるまでに印加された消去パルスの数が予め設定された第１基準回数以下のときに、リアルメモリセルの特性の劣化を検出し、第１検出信号を出力する第１劣化検出回路とを有している。
【発明の効果】
【０００７】
消去動作に必要な消去パルス数が少なくなったことを検出することで、半導体メモリの動作中にデータ保持特性の劣化を検出できる。
【図面の簡単な説明】
【０００８】
【図１】一実施形態における半導体メモリの例を示している。
【図２】別の実施形態における半導体メモリの例を示している。
【図３】図２に示したメモリセルアレイの例を示している。
【図４】メモリセルの消去特性とデータ保持特性の関係を示している。
【図５】図２に示した半導体メモリの消去動作の例を示している。
【図６】別の実施形態における半導体メモリの例を示している。
【図７】図６に示した半導体メモリの消去動作の例を示している。
【図８】別の実施形態における半導体メモリの例を示している。
【図９】図８に示した半導体メモリの消去動作の例を示している。
【図１０】別の実施形態における半導体メモリの例を示している。
【図１１】図１０に示した半導体メモリの消去動作の例を示している。
【図１２】別の実施形態における半導体メモリの例を示している。
【図１３】上述した実施形態の半導体メモリが搭載されるシステムの例を示している。
【発明を実施するための形態】
【０００９】
以下、実施形態を図面を用いて説明する。図中、信号が伝達される信号線には、信号名と同じ符号を使用する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【００１０】
図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、フラッシュメモリ等の不揮発性半導体メモリである。半導体メモリＭＥＭは、電気的に書き換え可能な不揮発性のリアルメモリセル、消去制御回路、読み出し回路、劣化検出回路および寿命端子を有している。
【００１１】
消去制御回路は、消去動作時に、読み出し回路からのベリファイデータＶＤに基づいて消去が完了したか否かを判定する。そして、消去制御回路は、リアルメモリセルのデータが消去されるまで、リアルメモリセルに消去パルスＥＰＬＳを印加する。読み出し回路は、消去パルスＥＰＬＳの印加によりリアルメモリセルのデータが消去されたか否かを判定し、判定結果をベリファイデータＶＤとして出力する。
【００１２】
劣化検出回路は、リアルメモリセルのデータが消去されるまでに印加された消去パルスＥＰＬＳの数が予め設定された第１基準回数ＲＥＦ１以下のときに、リアルメモリセルの特性の劣化を検出し、第１検出信号ＭＩＮＥＲＳを出力する。第１検出信号ＭＩＮＥＲＳは、寿命信号ＥＯＬとして寿命端子から半導体メモリＭＥＭの外部に出力される。なお、リアルメモリセルの特性の劣化を検出したときに、この情報を半導体メモリＭＥＭ内に設けられるレジスタ等に保持してもよい。この場合、半導体メモリＭＥＭにアクセスするシステムは、レジスタから情報を読み出すことで、リアルメモリセルの特性の劣化を検出できる。
【００１３】
後述する図４に示すように、消去特性が劣化し、少ない数の消去パルスＥＰＬＳでデータが消去されるリアルメモリセルは、データ保持特性も劣化している可能性が高い。消去動作に必要な消去パルスＥＰＬＳの数が少なくなったことを検出することで、半導体メモリＭＥＭの動作中にデータ保持特性の劣化を検出できる。さらに、データ保持特性の劣化を半導体メモリＭＥＭの外部に通知することで、半導体メモリＭＥＭおよび半導体メモリＭＥＭが搭載されるシステムの信頼性不良を未然に防ぐことができる。
【００１４】
図２は、別の実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。半導体メモリＭＥＭは、メモリコントローラＭＣＮＴに接続され、メモリコントローラＭＣＮＴによりアクセスされる。メモリコントローラＭＣＮＴは、半導体メモリＭＥＭのアクセスを制御するための専用コントローラでもよく、ＣＰＵ等の汎用コントローラでもよい。このとき、例えば、メモリコントローラＭＣＮＴおよび半導体メモリＭＥＭは、マイクロコンピュータシステムや電子機器等のシステムに搭載される。あるいは、メモリコントローラＭＣＮＴは、半導体メモリＭＥＭの製造工程で使用されるテスタでもよい。このとき、メモリコントローラＭＣＮＴを用いて半導体メモリＭＥＭの製造試験が行われる。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。
【００１５】
半導体メモリＭＥＭは、アドレスバッファ１０、アドレスデコーダ１２、メモリセルアレイ１４、読み出し回路１６、データ入出力バッファ１８、消去回路２０、書き込み回路２２、動作制御回路２４、消去パルスカウンタ２６および劣化検出回路２８、３０を有している。消去回路２０および動作制御回路２４は、消去動作時に、リアルメモリセルＭＣ（図３）のデータが消去されるまで消去パルスＥＰＬＳを印加する消去制御回路としても機能する。
【００１６】
アドレスバッファ１０は、読み出し動作、書き込み動作および消去動作時に、メモリコントローラＭＣＮＴからアドレス信号ＡＤを受け、受けたアドレス信号ＡＤをアドレスデコーダ１２および動作制御回路２４に出力する。また、アドレスバッファ１０は、消去動作時に、外部端子で受けるアドレス信号ＡＤに続くアドレス信号を生成するアドレスカウンタを有している。アドレスカウンタは、動作制御回路２４からの制御信号を受けて、セクタ等の１つの消去単位である所定のメモリ領域のアドレス信号を順次に生成する。特に限定されないが、アドレスバッファ１０は、アドレス信号ＡＤの論理をラッチする機能を有している。
【００１７】
アドレスデコーダ１２は、アドレスバッファ１０から出力されるアドレス信号をデコードしてデコード信号を生成し、生成したデコード信号をメモリセルアレイ１４に出力する。アドレスデコーダ１２は、消去選択信号ＥＲＳＳＥＬを受けたときに、消去動作を実行するためのデコード信号を生成し、プログラム選択信号ＰＧＭＳＥＬを受けたときに、書き込み動作を実行するためのデコード信号を生成する。メモリセルアレイ１４は、マトリックス状に配置された不揮発性のリアルメモリセルＭＣ（図３）を有している。リアルメモリセルＭＣは、メモリコントローラＭＣＮＴから供給されるデータを保持する。以下の説明では、リアルメモリセルＭＣを、単にメモリセルＭＣとも称する。
【００１８】
読み出し回路１６は、動作制御回路２４による制御を受けて動作する。読み出し回路１６は、センスアンプを有しており、読み出し動作時およびベリファイ動作時にメモリセルアレイ１４から出力されるデータの論理を判定する。ベリファイ動作は、メモリセルＭＣの閾値電圧を確認するために、消去動作時および書き込み動作時に実行される。読み出し動作時に判定された論理は、データ信号としてデータ入出力バッファ１８を介してデータ端子Ｉ／Ｏに出力される。ベリファイ動作時に判定された論理は、ベリファイデータＶＤとして動作制御回路２４に出力される。また、読み出し回路１６は、動作制御回路２４による制御を受けて読み出し動作およびベリファイ動作時に、アドレスデコーダ１２からのデコード信号の出力タイミングを制御するタイミング信号を出力する。
【００１９】
データ入出力バッファ１８は、動作制御回路２４による制御を受けて動作する。データ入出力バッファ１８は、読み出し動作時に、読み出し回路１６から出力される読み出しデータの論理をデータ端子Ｉ／Ｏに出力する。データ入出力バッファ１８は、メモリセルＭＣに論理０を書き込む書き込み動作時に、データ端子Ｉ／Ｏに供給されるデータ信号の論理を動作制御回路２４に出力する。データ入出力バッファ１８は、メモリセルＭＣを論理１に設定する消去動作時に、データ端子Ｉ／Ｏに供給されるデータ信号の論理を動作制御回路２４に出力する。特に限定されないが、データ入出力バッファ１８は、データ端子Ｉ／Ｏの論理をラッチする機能を有している。なお、消去動作により所定数のメモリセルＭＣが一括で消去されるとき、メモリコントローラＭＣＮＴは、データ入出力バッファ１８にデータ信号Ｉ／Ｏを供給しなくてもよい。
【００２０】
消去回路２０は、動作制御回路２４からの消去動作の指示に応答して、メモリセルＭＣのデータを消去するための消去パルスＥＰＬＳをメモリセルアレイ１４に出力する。例えば、消去パルスＥＰＬＳは、消去コマンドに応答してデータが消去されるメモリセルＭＣの全てに共通に印加される。具体的には、消去パルスＥＰＬＳは、消去動作を実行するメモリセルＭＣの制御ゲート線ＣＧおよび消去動作を実行するメモリセルＭＣのメモリトランジスタＭＴの基板（ウエル領域）にそれぞれ供給される。制御ゲート線ＣＧに供給される消去パルスＥＰＬＳは、負電圧である。メモリセルＭＣの基板に供給される消去パルスＥＰＬＳは、正電圧（第１高電圧）である。
【００２１】
消去回路２０は、メモリセルアレイ１４に供給する負電圧および第１高電圧を生成する消去電圧生成部を有している。特に限定されないが、本実施形態では、いわゆるステップ電圧消去方式が採用されており、負電圧は−５Ｖから−１０Ｖに順次変化する。高電圧は、例えば９Ｖに維持される。また、消去回路２０は、消去動作を実行する所定数のメモリセルＭＣを選択するために使用される消去選択信号ＥＲＳＳＥＬをアドレスデコーダ１２に出力する。消去回路２０の消去電圧生成部は、動作制御回路２４からの消去動作の指示に応答して、消去電圧生成部により負電圧および第１高電圧を所定値までそれぞれ生成したときに、動作制御回路２４に電圧設定完了信号を出力する。
【００２２】
書き込み回路２２は、メモリセルアレイ１４に供給する第２高電圧および第３高電圧を生成する書き込み電圧生成部を有している。第２高電圧は、書き込み動作を実行するメモリセルＭＣの制御ゲートＣＧに供給される。第３高電圧は、書き込み動作を実行するメモリセルＭＣのソース線ＳＬに供給される。特に限定されないが、第２高電圧は６Ｖであり、第３高電圧は５Ｖである。
【００２３】
書き込み回路２２は、動作制御回路２４からの書き込み動作の指示に応答して、第２高電圧および第３高電圧を所定値までそれぞれ生成したときに、動作制御回路２４に電圧設定完了信号を出力する。また、書き込み回路２２は、書き込み動作を実行するメモリセルＭＣを選択するために使用されるプログラム選択信号ＰＧＭＳＥＬをアドレスデコーダ１２に出力する。
【００２４】
動作制御回路２４は、メモリセルアレイ１４をアクセスするためのコマンド信号である制御信号ＣＮＴを外部端子を介して受ける。例えば、制御信号ＣＮＴは、クロック信号、ライトイネーブル信号、チップイネーブル信号を含む。特に限定されないが、コマンド信号として、書き込み動作を実行するための書き込みコマンド、読み出し動作を実行するための読み出しコマンド、および消去動作を実行するための消去コマンドがある。動作制御回路２４は、制御信号ＣＮＴに応答して、アドレスバッファ１０、読み出し回路１６、データ入出力バッファ１８、消去回路２０、書き込み回路２２、電圧生成回路２４、消去パルスカウンタ２６および劣化検出回路２８、３０の動作を制御する制御信号（タイミング信号）を生成する。
【００２５】
動作制御回路２４は、書き込みコマンドを受けたときに、電圧生成回路２４に所定の電圧を生成させるためのプログラム信号ＰＧＭを出力する。動作制御回路２４は、消去コマンドを受けたときに、電圧生成回路２４に所定の電圧を生成させるための消去信号ＥＲＳを出力する。動作制御回路２４は、メモリセルＭＣを論理０に設定する書き込み動作時およびメモリセルＭＣを論理１に設定する消去動作時に、読み出し回路１６からのベリファイデータＶＤに基づいて、選択されたメモリセルＭＣの閾値電圧をモニタする。動作制御回路２４は、閾値電圧のモニタ結果に応じて、消去回路２０、書き込み回路２２および電圧生成回路２４に制御信号を出力する。消去動作時および書き込み動作時に、動作制御回路２４による制御は、選択されたメモリセルＭＣが所定の閾値電圧に設定されるまで繰り返される。
【００２６】
また、動作制御回路２４は、消去動作において、メモリトランジスタＭＴ（図３）の制御ゲートＣＧに消去パルスＥＰＬＳを印加する毎に、消去パルスカウンタ２６をカウント動作するためのカウントアップ信号ＣＵＰを出力する。例えば、消去パルスカウンタ２６のカウンタ値は、動作制御回路２４により読み出すことができる。消去パルスカウンタ２６は、消去動作時にカウントアップ信号ＣＵＰに同期して動作し、カウンタ値ＣＶを増加させるカウンタ部ＣＯＵＮＴを有している。カウンタ値ＣＶは、劣化検出回路２８、３０に供給され、消去動作の完了時または消去動作の開始前にリセットされる。
【００２７】
劣化検出回路２８は、消去パルスカウンタ２６によりカウントされた消去パルスＥＰＬＳの数が予め設定された基準回数ＲＥＦ１に等しく、かつ消去動作によりデータが消去されたメモリセルＭＣが存在する場合、最小消去検出信号ＭＩＮＥＲＳ（例えば、高論理レベル）を出力する。最小消去検出信号ＭＩＮＥＲＳは、メモリセルＭＣのデータ保持特性が劣化したことを示す。
【００２８】
最小消去検出信号ＭＩＮＥＲＳは、オア回路ＯＲを介して寿命信号ＥＯＬ（End of Life）としてメモリコントローラＭＣＮＴに通知される。最小消去検出信号ＭＩＮＥＲＳは、消去に必要な消去パルスＥＰＬＳの数がメモリセルトランジスタＭＴの劣化により極めて少なくなっている状態を示す。このために、例えば、基準回数ＲＥＦ１は、メモリセルＭＣを論理０から論理１に変更するために標準的に必要な消去パルスＥＰＬＳの数の１０％から２０％程度に設定される。図４に示すように、少ない消去パルスＥＰＬＳでメモリセルＭＣを消去できるとき、そのメモリセルＭＣは、論理０のデータ保持時間も短くなっており、信頼性は低下している。なお、消去パルスＥＰＬＳの数は、メモリトランジスタＭＴの制御ゲートＣＧおよび基板に印加される消去電圧の印加時間に対応する。
【００２９】
消去動作が完了しているか否か、すなわち、メモリセルＭＣに論理１に設定されたか否かは、読み出し回路１６からのベリファイデータＶＤに基づいて判断される。この実施形態では、例えば、１回の消去コマンドに応答してデータが消去されるメモリセルアレイ１４内の消去領域は、複数回のベリファイ動作によりデータの消去が確認される。すなわち、１つの消去領域は、複数のベリファイ領域を有する。劣化検出回路２８は、１つの消去領域に含まれるベリファイ領域の少なくともいずれかのデータの消去が、基準回数ＲＥＦ１以下の消去パルスＥＰＬＳの印加により完了したときに、最小消去検出信号ＭＩＮＥＲＳを出力する。
【００３０】
劣化検出回路３０は、消去動作時に動作し、消去パルスカウンタ２６からのカウンタ値ＣＶの少なくともいずれかが予め設定された基準値ＲＥＦ２を超えたときに、最大消去検出信号ＭＡＸＥＲＳ（例えば、高論理レベル）を出力する。最大消去検出信号ＭＡＸＥＲＳは、オア回路ＯＲを介して寿命信号ＥＯＬとしてメモリコントローラＭＣＮＴに通知される。最大消去検出信号ＭＡＸＥＲＳは、メモリセルトランジスタＭＴの劣化により、消去パルスＥＰＬＳの印加数（すなわち、消去電圧の印加時間）が多大に必要な状態を示す。劣化検出回路３０は、１つの消去領域に含まれるベリファイ領域の少なくともいずれかのデータの消去が、基準回数ＲＥＦ２より多い消去パルスＥＰＬＳの印加によっても完了しないときに、最大消去検出信号ＭＡＸＥＲＳを出力する。
【００３１】
このように、データ保持特性の劣化を示す寿命信号ＥＯＬは、最小消去検出信号ＭＩＮＥＲＳまたは最大消去検出信号ＭＡＸＥＲＳが出力されたときに有効レベルに活性化される。データ保持特性の劣化は、消去領域毎に判定される。高論理レベルの寿命信号ＥＯＬを受けたメモリコントローラＭＣＮＴは、直前に消去動作を実行したメモリセルＭＣのアクセスを禁止する。これにより、半導体メモリＭＥＭの信頼性不良が発生することを防止できる。
【００３２】
なお、基準回数ＲＥＦ１、ＲＥＦ２の少なくともいずれかを不揮発で記憶する基準回数記憶部を半導体メモリＭＥＭ内に形成してもよい。例えば、基準回数記憶部は、図８に符号ＲＥＦＭＵで示すように、メモリセルアレイ１４内に不揮発性のメモリセルＭＣを用いて形成される。あるいは、基準回数記憶部は、ヒューズ回路を用いて形成されてもよい。
【００３３】
また、メモリセルトランジスタＭＴの特性の劣化を検出したときに、この情報を半導体メモリＭＥＭ内に設けられるレジスタ等に保持してもよい。この場合、メモリコントローラＭＣＮＴは、レジスタから情報を読み出すことで、メモリセルトランジスタＭＴの特性の劣化を検出できる。
【００３４】
図３は、図２に示したメモリセルアレイ１４の例を示している。メモリセルアレイ１４は、マトリックス状に配置される複数のメモリセルＭＣを有している。制御ゲート線ＣＧ、ソース線ＳＬおよび選択ゲート線ＳＧは、図の横方向に並ぶメモリセルＭＣの列に共通に接続されている。ビット線ＢＬは、図の縦方向に並ぶメモリセルＭＣの列に共通に接続されている。各メモリセルＭＣは、ソース線ＳＬとビット線ＢＬとの間に直列に配置されたメモリトランジスタＭＴおよび選択トランジスタＳＴを有している。
【００３５】
メモリトランジスタＭＴは、ｎＭＯＳトランジスタの構造を有しており、電子を蓄積するフローティングゲートと、制御ゲート線ＣＧに接続された制御ゲートとを有している。なお、メモリトランジスタＭＴは、電子が所定の場所に蓄積されるトラップゲートを用いて形成されてもよい。選択トランジスタＳＴは、ゲートが選択ゲート線ＳＧに接続されたｎＭＯＳトランジスタである。なお、図３に示したメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有する、いわゆる２トランジスタタイプである。しかし、メモリセルＭＣは、選択トランジスタＳＴを有さず、メモリトランジスタＭＴのみで形成されてもよい。
【００３６】
図４は、メモリセルＭＣの消去特性とデータ保持特性の関係を示している。例えば、書き込み動作によりメモリセルＭＣが論理０に設定されているとき、フローティングゲートに蓄積された電荷量は多く、メモリトランジスタＭＴの閾値電圧は高い。書き込み動作では、フローティングゲートに蓄積される電荷は、プログラムベリファイ動作により所定量Ｃ０以上に設定される。消去動作によりメモリセルＭＣが論理１に設定されているとき、フローティングゲートに蓄積された電荷量は少なく、メモリトランジスタＭＴの閾値電圧は低い。消去動作では、フローティングゲートに蓄積される電荷は、消去ベリファイ動作により所定量Ｃ１以下に設定される。
【００３７】
図４の左側に示すように、消去特性が正常なメモリセルＭＣ（太い実線）では、消去動作において、フローティングゲート中の電荷は消去パルスＥＰＬＳの印加とともに徐々に抜けていく。一方、消去特性が劣化しているメモリセルＭＣ（太い破線）では、消去動作において、フローティングゲート中の電荷は消去パルスＥＰＬＳの印加により急激に抜けてしまう。例えば、消去特性の劣化は、フローティングゲートと基板（ウエル領域）との間の絶縁膜の劣化により発生する。絶縁膜が劣化すると、フローティングゲートの中の電荷は基板にリークしてしまう。
【００３８】
図４の右側に示すように、フラッシュメモリ等の半導体メモリＭＥＭは、論理０を保持可能なデータ保持期間が保証されている。データ保持特性が正常なＭＣ（太い実線）では、電源電圧が印加された状態、または電源電圧が印加されない状態で、メモリセルＭＣは、データ保持期間（保証期間）まで論理０を保持可能である。一方、上述した消去特性が劣化しているメモリセルＭＣでは、フローティングゲートに保持された電荷のリークにより、データ保持期間は短くなる。これにより、データ保持の保証期間を満足できない場合、信頼性不良が発生するおそれがある。
【００３９】
このように、消去特性が劣化したメモリセルＭＣは、データ保持特性も劣化している。したがって、消去動作時に消去特性の劣化を検出し、メモリコントローラＭＣＮＴに通知することで、信頼性不良を未然に防ぐことができる。換言すれば、消去時間が異常に短い（消去動作に必要な消去パルスＥＰＬＳの数が異常に少ない）メモリセルＭＣを検出することにより、データ保持期間の短いメモリセルＭＣを検出できる。
【００４０】
図５は、図２に示した半導体メモリＭＥＭの消去動作の例を示している。図５のフローは、例えば、動作制御回路２４および消去回路２０等のハードウエアにより実現される。この例では、説明を簡単にするために、１回の消去コマンドに対応して消去される消去領域は、１本の制御ゲート線ＣＧに接続されたメモリセルＭＣの列とする。また、１本の制御ゲート線ＣＧに接続されたメモリセルＭＣは、４つのアドレスで識別されるとする。アドレスの識別単位は、読み出し動作の単位およびベリファイ動作の単位に等しい。すなわち、ベリファイ領域は、消去領域毎に４つ存在する。なお、所定数の制御ゲート線ＣＧに接続されたメモリセルＭＣによりセクタが形成されるとき、各セクタを消去領域としてもよい。このとき、消去パルスＥＰＬＳは、セクタ内の全ての制御ゲート線ＣＧおよびセクタ内の全てのメモリトランジスタＭＴの基板に共通に供給される。
【００４１】
まず、ステップＳ１００において、消去動作を開始する前に、動作制御回路２４により、消去パルスカウンタ２６のカウンタ部ＣＯＵＴのカウンタ値ＣＶが”０”にリセットされる。次に、ステップＳ１０２において、動作制御回路２４および消去回路２０の制御により、消去対象のメモリセルＭＣに接続された制御ゲート線ＣＧおよび基板に、負の消去パルスＥＰＬＳおよび正の消去パルスＥＰＬＳがそれぞれ印加される。次に、ステップＳ１０４において、動作制御回路２４は、カウントアップ信号ＣＵＰを出力し、カウンタ値ＣＶを”１”増加する。
【００４２】
次に、ステップＳ１０６において、動作制御回路２４は、カウンタ値ＣＶが基準回数ＲＥＦ１になったか否かを確認する。特に限定されないが、メモリセルＭＣのデータを消去するために必要な標準的な消去パルスＥＰＬＳの数が８０回のとき、基準回数ＲＥＦ１は１０回に設定される。カウンタ値ＣＶが基準回数ＲＥＦ１になったとき、処理はステップＳ１０８に移行する。カウンタ値ＣＶが基準回数ＲＥＦ１に到達していないとき、処理はステップＳ１０２に戻る。以上の動作により、ステップＳ１０８からＳ１１４の劣化確認用の消去ベリファイ動作が開始される前に、基準回数ＲＥＦ１に等しい回数の消去パルスＥＰＬＳが、消去対象のメモリセルＭＣに印加される。
【００４３】
ステップＳ１０８において、メモリコントローラＭＣＮＴから供給されたアドレス信号ＡＤに基づいて、消去ベリファイ動作を実行するためにベリファイアドレスＶＡＤが設定される。ベリファイアドレスＶＡＤは、アドレスバッファ１０内のラッチに保持されてもよく、動作制御回路２４内のレジスタ等に保持されてもよい。なお、この時点において、基準回数ＲＥＦ１を示すカウンタ値ＣＶは劣化検出回路２８、３０に供給されている。
【００４４】
次に、ステップＳ１１０において、動作制御回路２４は、消去ベリファイ動作を実行し、現在のベリファイアドレスＶＡＤに対応するメモリセルＭＣのデータが、基準回数ＲＥＦ１の消去パルスＥＰＬＳの印加により消去されたか否かを確認する。劣化検出回路２８は、メモリセルＭＣのデータが消去され、論理１に変化していることをベリファイデータＶＤから判断したとき、最小消去検出信号ＭＩＮＥＲＳを高論理レベルＨに設定する。この後、処理は、ステップＳ１３０に移行する。一方、メモリセルＭＣのデータが消去されておらず、メモリセルＭＣが論理０を保持しているとき、処理はステップＳ１１２に移行する。なお、消去の確認は、論理０が書き込まれているメモリセルＭＣについてのみ行われる。このため、ベリファイアドレスＶＡＤに対応する全てのメモリセルＭＣが、消去動作前から論理１を保持している場合、処理は常にステップＳ１１２に移行する。
【００４５】
ステップＳ１１２では、ベリファイアドレスＶＡＤが”１”増加される。次に、ステップＳ１１４において、ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘを超えたか否かが判定される。ここで、１回の消去コマンドで消去されるメモリセルＭＣが４つのアドレスに割り当てられているとき、最大値ＶＡＤｍａｘは、ステップＳ１０８で設定されたベリファイアドレスＶＡＤに”４”を加えた値である。このとき、”４”は、１回の消去コマンドで消去可能なメモリセルＭＣの消去を確認する消去ベリファイ動作の回数に等しい。ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘを超えたとき、基準回数ＲＥＦ１の消去パルスＥＰＬＳではデータが消去されていないため、すなわち、メモリセルＭＣが劣化していないため、処理はステップＳ１１６に移行する。ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘ以下のとき、次のアドレスの消去ベリファイ動作を実行するために、処理はステップＳ１１０に戻る。このように、ステップＳ１１０からＳ１１４は、基準回数ＲＥＦ１の消去パルスＥＰＬＳによってメモリセルＭＣのデータが消去されたか否か（すなわち、データ保持特性が劣化しているか否か）を判定する劣化判定シーケンスである。
【００４６】
次に、ステップＳ１１６において、メモリコントローラＭＣＮＴから供給されたアドレス信号ＡＤに基づいて、消去パルスＥＰＬＳを印加するためにベリファイアドレスＶＡＤが再設定される。次に、ステップＳ１１８において、動作制御回路２４は、消去ベリファイ動作を実行し、現在のベリファイアドレスＶＡＤに対応するメモリセルＭＣのデータが消去されたか否かを確認する。現在のベリファイアドレスＶＡＤに対応するメモリセルＭＣのデータが消去されているとき、次のベリファイアドレスＶＡＤのベリファイ動作を実行するために、処理はステップＳ１２６に移行する。現在のベリファイアドレスＶＡＤに対応するメモリセルＭＣのデータが消去されていないとき、消去領域に消去パルスＥＰＬＳをさらに印加するために、処理はステップＳ１２０に移行する。なお、ステップＳ１１６直後は、消去パルスＥＰＬＳが新たに印加されていないため、処理は、常にステップＳ１２０に移行する。
【００４７】
ステップＳ１２０において、動作制御回路２４は、カウンタ値ＣＶが基準回数ＲＥＦ２を超えたか否かを確認する。特に限定されないが、メモリセルＭＣのデータを消去するために必要な標準的な消去パルスＥＰＬＳの数が８０回のとき、基準回数ＲＥＦ２は２００回である。カウンタ値ＣＶが基準回数ＲＥＦ２を超えているとき、劣化検出回路３０は、メモリセルＭＣのデータ保持特性の劣化を検出し、最大消去検出信号ＭＡＸＥＲＳを高論理レベルＨに設定する。この後、処理は、ステップＳ１３０に移行する。カウンタ値ＣＶが基準回数ＲＥＦ２以下のとき、消去特性が劣化されていないと判断され、処理はステップＳ１２２に移行する。
【００４８】
ステップＳ１２２では、動作制御回路２４の制御により、消去対象の全てのメモリセルＭＣに接続された制御ゲート線ＣＧおよび基板に、負の消去パルスおよび正の消去パルスがそれぞれ印加される。次に、ステップＳ１２４において、動作制御回路２４は、カウントアップ信号ＣＵＰを出力し、カウンタ値ＣＶを”１”増加する。この後、処理は、消去ベリファイ動作を実行するためにステップＳ１１８に戻る。
【００４９】
ステップＳ１２８では、ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘを超えたか否かが判定される。ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘを超えたとき、消去対象の全てのメモリセルＭＣのデータが消去されたため、消去動作は終了する。ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘ以下のとき、更新されたベリファイアドレスＶＡＤに割り当てられたメモリセルＭＣのベリファイ動作を実行するために、処理はステップＳ１１８に戻る。
【００５０】
一方、ステップＳ１３０では、図２に示したオア回路ＯＲは、最小消去検出信号ＭＩＮＥＲＳまたは後述する最大消去検出信号ＭＡＸＥＲＳに応答して寿命信号ＥＯＬを高論理レベルＨに設定する。メモリセルＭＣが、標準的な消去パルス数より大幅に少ない基準回数ＲＥＦ１で消去されたとき、そのメモリセルＭＣの消去特性およびデータ保持特性は劣化していると考えられる。あるいは、メモリセルＭＣが、標準的な消去パルス数より大幅に多い基準回数ＲＥＦ２でも消去されないとき、そのメモリセルＭＣの消去特性は劣化していると考えられる。メモリコントローラＭＣＮＴは、高論理レベルＨの寿命信号ＥＯＬを受けて、消去を指示したアドレス信号ＡＤに割り当てられたメモリセルＭＣが劣化していることを認識する。そして、メモリコントローラＭＣＮＴは、これ以降、劣化したメモリセルＭＣにデータを保持することを禁止する。あるいは、メモリコントローラＭＣＮＴは、上位のコントローラに半導体メモリＭＥＭの寿命を通知する。
【００５１】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、劣化を判定する劣化判定シーケンスの前に、消去対象のメモリセルＭＣに基準回数ＲＥＦ１の消去パルスＥＰＬＳを印加することで、ベリファイ動作の回数を最小限にしてデータ保持特性の劣化を検出できる。換言すれば、最小限の消去時間でデータ保持特性の劣化を検出できる。特に、１回の消去コマンドでデータが消去される消去領域が、複数のベリファイ領域を有する場合に有効である。
【００５２】
消去動作を制御する動作制御回路２４によりカウントアップ信号ＣＵＰを生成し、カウントアップ信号ＣＵＰに同期して消去パルスカウンタ２６により消去パルスＥＰＬＳの数をカウントすることで、消去特性の劣化判定を確実に実施できる。消去回数が少ないときの劣化と消去回数の多いときの劣化を両方検出することで、半導体メモリＭＥＭの信頼性不良を確実に防ぐことができる。
【００５３】
図６は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図２に示した動作制御回路２４の代わりに動作制御回路２４Ａが形成されている。その他の構成は、図２と同様である。例えば、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。
【００５４】
動作制御回路２４Ａは、図２に示した動作制御回路２４に消去未完了フラグＮＯＥＲＳを追加している。消去未完了フラグＮＯＥＲＳは、１回の消去コマンドに対応して消去されるメモリセルＭＣに対応するアドレス毎に設けられる。すなわち、消去未完了フラグＮＯＥＲＳは、１つの消去領域内のベリファイ領域毎に設けられる。各消去未完了フラグＮＯＥＲＳは、消去動作中の消去ベリファイ動作において、対応するベリファイ対象のメモリセルＭＣの消去が完了していないときにセットされ、消去パルスの印加時にリセットされる。なお、消去未完了フラグＮＯＥＲＳは、動作制御回路２４Ａの外部に形成されもよい。
【００５５】
図７は、図６に示した半導体メモリＭＥＭの消去動作の例を示している。図５と同じ動作については、詳細な説明は省略する。図７のフローは、例えば、動作制御回路２４Ａおよび消去回路２０等のハードウエアにより実現される。この例においても、消去領域は、１本の制御ゲート線ＣＧに接続されたメモリセルＭＣの列とし、ベリファイ領域は、消去領域毎に４つ存在する。
【００５６】
まず、ステップＳ２００において、消去動作を開始する前に、動作制御回路２４Ａにより、カウンタ部ＣＯＵＴのカウンタ値ＣＶおよび未完了フラグＮＯＥＲＳが”０”にリセットされる。次に、ステップＳ２０２において、メモリコントローラＭＣＮＴから供給されたアドレス信号ＡＤに基づいて、消去ベリファイ動作を実行するためにベリファイアドレスＶＡＤが設定される。
【００５７】
次に、ステップＳ２０４において、動作制御回路２４Ａは、消去ベリファイ動作を実行し、現在のベリファイアドレスＶＡＤに対応するメモリセルＭＣのデータが消去されたか否かを確認する。ステップＳ２０４は、通常の消去動作時の消去ベリファイ動作だけでなく、データ保持特性が劣化しているか否かを判定するための消去ベリファイ動作を兼ねている。メモリセルＭＣのデータが消去されているとき、処理はステップＳ２０６に移行する。メモリセルＭＣのデータが消去されていないとき、処理はステップＳ２０８に移行する。なお、ステップＳ２０２直後は、消去パルスが一度も印加されていないため、処理は、ステップＳ２０８に常に移行する。
【００５８】
ステップＳ２０６において、動作制御回路２４Ａは、メモリセルＭＣのデータが異常に少ない消去パルス数で消去されたか否かを判断するため、カウンタ値ＣＶが基準回数ＲＥＦ１以下か否かを確認する。カウンタ値ＣＶが基準回数ＲＥＦ１以下のとき、劣化検出回路２８は、メモリセルＭＣのデータ保持特性の劣化を検出し、最小消去検出信号ＭＩＮＥＲＳを高論理レベルＨに設定する。この後、処理はステップＳ２２４に移行する。カウンタ値ＣＶが基準回数ＲＥＦ１より多いとき、消去特性の劣化がないと判断され、処理はステップＳ２１０に移行する。
【００５９】
一方、ステップＳ２０８では、データの消去が完了していないため、現在のベリファイアドレスＶＡＤに対応する未完了フラグＮＯＥＲＳが”１”に設定される。次に、ステップＳ２１０において、ベリファイアドレスＶＡＤが”１”増加される。次に、ステップＳ２１２において、ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘを超えたか否かが判定される。この例では、消去領域は４つのベリファイ領域を有するため、最大値ＶＡＤｍａｘは、ステップＳ２０２で設定されたベリファイアドレスＶＡＤに”４”を加えた値である。ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘを超えたとき、消去対象の全てのメモリセルＭＣの消去特性が劣化していないと判断され、処理はステップＳ２１４に移行する。ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘ以下のとき、新たなベリファイアドレスＶＡＤに割り当てられたメモリセルＭＣの消去ベリファイ動作と消去特性の劣化とを判定するために、処理はステップＳ２０４に戻る。
【００６０】
ステップＳ２１４において、動作制御回路２４Ａは、カウンタ値ＣＶが基準回数ＲＥＦ２を超えたか否かを確認する。カウンタ値ＣＶが基準回数ＲＥＦ２を超えているとき、劣化検出回路３０は、メモリセルＭＣのデータ保持特性の劣化を検出し、最大消去検出信号ＭＡＸＥＲＳを高論理レベルＨに設定する。この後、処理は、ステップＳ２２４に移行する。カウンタ値ＣＶが基準回数ＲＥＦ２以下のとき、消去特性が劣化されていないと判断され、処理はステップＳ２１６に移行する。なお、ステップＳ２１４の処理は、ステップＳ２１０とＳ２１２の間に実施してもよい。
【００６１】
ステップＳ２１６において、消去未完了フラグＮＯＥＲＳの値が確認される。消去対象のメモリセルＭＣの４つのベリファイアドレスＶＡＤに対応する消去未完了フラグＮＯＥＲＳの少なくともいずれかが”１”のとき、データが消去されていないメモリセルＭＣが存在する。このとき、さらなる消去パルスを印加するために、処理はステップＳ２１８に移行する。全ての消去未完了フラグＮＯＥＲＳが”０”のとき、消去対象の全てのメモリセルＭＣのデータが消去されたため、消去動作は終了する。
【００６２】
ステップＳ２１８において、全ての消去未完了フラグＮＯＥＲＳが”０”に設定される。次に、ステップＳ２２０において、動作制御回路２４Ａの制御により、消去対象のメモリセルＭＣに接続された制御ゲート線ＣＧおよび基板に、負の消去パルスおよび正の消去パルスがそれぞれ印加される。次に、ステップＳ２２２において、動作制御回路２４Ａは、カウントアップ信号ＣＵＰを出力し、カウンタ値ＣＶを”１”増加する。この後、処理は、消去対象のメモリセルＭＣのデータ保持特性の劣化を検出するためにステップＳ２０２に戻る。
【００６３】
一方、ステップＳ２２４では、図６に示したオアゲートは、最小消去検出信号ＭＩＮＥＲＳまたは後述する最大消去検出信号ＭＡＸＥＲＳに応答して寿命信号ＥＯＬを高論理レベルＨに設定する。これにより、消去コマンドとともに供給されたアドレス信号ＡＤに割り当てられたメモリセルＭＣの少なくともいずれかが劣化していることが、メモリコントローラＭＣＮＴに通知される。その後の、メモリコントローラＭＣＮＴの動作は、上述した実施形態と同様である。
【００６４】
以上の動作において、データ保持特性が劣化しているか否かを判定する劣化判定シーケンスは、ステップＳ２０４、Ｓ２０６、Ｓ２２０およびＳ２２２を含む。すなわち、この実施形態では、劣化判定シーケンスは、通常の消去動作の消去パルスＥＰＬＳの印加および消去ベリファイ動作中に含まれる。
【００６５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、消去パルスＥＰＬＳの数が基準回数ＲＥＦ１より少ない場合にも、消去特性の劣化を検出でき、データ保持特性の劣化を検出できる。このため、例えば、半導体メモリＭＥＭの信頼性評価等を詳細に実施できる。
【００６６】
図８は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１に示したメモリセルアレイ１４および動作制御回路２４の代わりにメモリセルアレイ１４Ｂおよび動作制御回路２４Ｂが形成されている。また、半導体メモリＭＥＭは、新たに不良アドレスレジスタ３２Ｂを有している。オア回路ＯＲの出力は、寿命端子ＥＯＬではなく、不良アドレスレジスタ３２Ｂのトリガ端子に接続されている。その他の構成は、図１と同様である。例えば、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。
【００６７】
メモリセルアレイ１４Ｂは、リアルメモリセルアレイＲＥＡＬ、冗長メモリセルアレイＲＥＤ、不良アドレス記憶部ＦＡＭＵおよび基準回数記憶部ＲＥＦＭＵを有している。リアルメモリセルアレイＲＥＡＬは、メモリコントローラＭＣＮＴから供給されるデータを記憶する複数のリアルメモリセルＭＣを有している。リアルメモリセルアレイＲＥＡＬの構造は、図３と同様である。冗長メモリセルアレイＲＥＤは、不良のメモリセルＭＣを救済するための冗長メモリセルを有している。冗長メモリセルアレイＲＥＤの構造は、図３と同様である。冗長メモリセルアレイＲＥＤ内の冗長メモリセルのデータは、予め消去されている。例えば、不良の救済は、制御ゲート線ＣＧに接続されたメモリセルＭＣの列毎に行われる。
【００６８】
不良アドレス記憶部ＦＡＭＵは、例えば、不揮発性のメモリセルＭＣを有しており、不良のメモリセルＭＣのアドレスを示す不良アドレスＦＡＩＬＡＤを記憶する。そして、不良アドレス記憶部ＦＡＭＵは、不良アドレス記憶部ＦＡＭＵに記憶された不良アドレスＦＡＩＬＡＤがアクセスされたとき、不良アドレスＦＡＩＬＡＤに対応するメモリセルＭＣのアクセスを禁止し、冗長メモリセルのアクセスを許可する制御信号を出力する。これにより、不良のメモリセルＭＣが冗長メモリセルに置き換えられ、不良が救済される。なお、不良アドレス記憶部ＦＡＭＵは、ヒューズ回路等のプログラム回路により形成してもよい。
【００６９】
基準回数記憶部ＲＥＦＭＵは、例えば、不揮発性のメモリセルＭＣを有しており、基準回数ＲＥＦ１、ＲＥＦ２を書き換え可能に保持する。例えば、基準回数記憶部ＲＥＦＭＵ内の基準回数ＲＥＦ１、ＲＥＦ２は、メモリコントローラＭＣＮＴからのレジスタ設定コマンドにより書き換え可能である。基準回数ＲＥＦ１−２を書き換え可能にすることで、製造条件の変動に応じてばらつく半導体メモリＭＥＭの特性に合わせて基準回数ＲＥＦ１−２を設定できる。例えば、基準回数ＲＥＦ１−２は、半導体メモリＭＥＭの製造工程内の試験工程で基準回数記憶部ＲＥＦＭＵに設定される。なお、基準回数記憶部ＲＥＦＭＵは、基準回数ＲＥＦ１−２のいずれかのみを保持してもよい。また、なお、基準回数記憶部ＲＥＦＭＵは、ヒューズ回路等のプログラム回路により形成してもよい。
【００７０】
動作制御回路２４Ｂは、図２に示した動作制御回路２４に、不良アドレスレジスタ３２Ｂの動作を制御する機能を追加している。不良アドレスレジスタ３２Ｂは、オア回路ＯＲを介して供給される最小消去検出信号ＭＩＮＥＲＳまたは最大消去検出信号ＭＡＸＥＲＳをトリガ信号としてトリガ端子で受ける。そして、不良アドレスレジスタ３２Ｂは、消去特性が劣化したメモリセルＭＣのアドレスをトリガ信号に応答してアドレス情報ＡＩＮＦとして受け、受けたアドレス情報ＡＩＮＦを不良アドレスＦＡＩＬＡＤとして保持する。
【００７１】
例えば、不良アドレス記憶部ＦＡＭＵによる不良の救済が制御ゲート線ＣＧ単位で行われるとき、不良アドレスＦＡＩＬＡＤは、制御ゲート線ＣＧを示すアドレスである。冗長メモリセルアレイＲＥＤが４つの制御ゲート線ＣＧを有するとき、不良アドレスレジスタ３２Ｂは、４つの不良アドレスＦＡＩＬＡＤを格納可能である。
【００７２】
不良アドレスレジスタ３２Ｂは、不良アドレスＦＡＩＬＡＤを少なくとも１つ保持しているとき、消去動作終了時に高論理レベルの不良信号ＦＡＩＬを出力する。不良信号ＦＡＩＬは、寿命信号ＥＯＬとしてメモリコントローラＭＣＮＴに出力される。これにより、メモリコントローラＭＣＮＴは、消去を指示したメモリセルＭＣの劣化が検出され、劣化したメモリセルＭＣが冗長メモリセルに置き換えられたことを認識する。なお、不良信号ＦＡＩＬは、不良アドレスＦＡＩＬＡＤが不良アドレスレジスタ３２Ｂに格納されたときに、消去動作の終了を待たずに出力されてもよい。あるいは、不良信号ＦＡＩＬは、不良アドレスレジスタ３２Ｂからではなく、オア回路ＯＲから寿命端子ＥＯＬに直接出力されてもよい。
【００７３】
なお、不良アドレスレジスタ３２Ｂは、半導体メモリＭＥＭの試験工程で検出された不良を救済するための不良アドレスＦＡＩＬＡＤを保持する試験不良アドレス保持領域を有していてもよい。この場合、動作制御回路２４Ｂは、テスタとして動作するメモリコントローラＭＣＮＴから供給される不良アドレスを不良アドレスレジスタ３２Ｂの試験不良アドレス保持領域に設定する機能を有する。不良信号ＦＡＩＬは、消去動作時に保持された不良アドレスＦＡＩＬＡＤに基づいてのみ出力され、試験不良アドレス保持領域に不良アドレスが保持されているだけでは出力されない。
【００７４】
図９は、図８に示した半導体メモリＭＥＭの消去動作の例を示している。図５と同じ処理については、同じステップ番号を付し、詳細な説明は省略する。図９のフローは、例えば、動作制御回路２４Ｂおよび消去回路２０等のハードウエアにより実現される。この例においても、消去領域は、１本の制御ゲート線ＣＧに接続されたメモリセルＭＣの列とし、ベリファイ領域は、消去領域毎に４つ存在する。
【００７５】
この実施形態では、寿命信号ＥＯＬは、劣化検出回路２８または劣化検出回路３０によるメモリセルＭＣの劣化の検出時には出力されず、消去動作の終了時に出力される。この動作を実現するために、ステップＳ１１０の処理により、劣化検出回路２８が高論理レベルＨの最小消去検出信号ＭＩＮＥＲＳを出力したとき、ステップＳ１１１において、不良アドレスレジスタ３２Ｂに不良アドレスＦＡＩＬＡＤが登録される。この後、処理はステップＳ１１２に移行される。また、ステップＳ１２０の処理により、劣化検出回路３０が高論理レベルＨの最大消去検出信号ＭＡＸＥＲＳを出力したとき、ステップＳ１２１において、不良アドレスレジスタ３２Ｂに不良アドレスＦＡＩＬＡＤが登録される。この後、処理はステップＳ１２６に移行される。
【００７６】
さらに、ステップＳ１２８において、ベリファイアドレスＶＡＤが最大値ＶＡＤｍａｘを超えたことが判定されたとき、消去動作を終了する前にステップＳ１２９の処理が行われる。ステップＳ１２９では、不良アドレスレジスタ３２Ｂに不良アドレスＦＡＩＬＡＤが登録されているか否かが判定される。不良アドレスＦＡＩＬＡＤが登録されているとき、すなわち、メモリセルＭＣの劣化が検出されているとき、処理はステップＳ１３０に移行し、高論理レベルＨの寿命信号ＥＯＬが出力される。不良アドレスＦＡＩＬＡＤが登録されていないとき、消去動作は終了する。
【００７７】
なお、動作制御回路２４Ｂは、不良アドレスレジスタ３２Ｂに不良アドレスＦＡＩＬＡＤが登録されているときに、消去動作の完了に応答して不良アドレスＦＡＩＬＡＤを、不良アドレス記憶部ＦＡＭＵに書き込む。これにより、不良のメモリセルＭＣが冗長メモリセルに置き換えられ、不良が救済される。
【００７８】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、データ保持特性の劣化が検出されたメモリセルＭＣを冗長メモリセルに置き換えることで、半導体メモリＭＥＭの信頼性不良を未然に防ぐことができる。また、メモリセルＭＣが劣化により冗長メモリセルに置き換えられたことを、寿命信号ＥＯＬとしてメモリコントローラＭＣＮＴに通知することで、メモリコントローラＭＣＮＴにより信頼性の評価を実施できる。例えば、メモリコントローラＭＣＮＴは、全ての冗長メモリセルがメモリセルＭＣの劣化の救済によって使用されたときに、半導体メモリＭＥＭの寿命が近いことを認識できる。これにより、半導体メモリＭＥＭおよび半導体メモリＭＥＭが搭載されるシステムの信頼性不良を未然に防ぐことができる。
【００７９】
図１０は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図８に示した動作制御回路２４Ｂの代わりに動作制御回路２４Ｃが形成されている。その他の構成は、図８と同様である。例えば、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。
【００８０】
動作制御回路２４Ｃは、図８に示した動作制御回路２４Ｂに、図６と同様の消去未完了フラグＮＯＥＲＳを追加している。なお、消去未完了フラグＮＯＥＲＳは、動作制御回路２４Ｃの外部に形成されもよい。
【００８１】
図１１は、図１０に示した半導体メモリＭＥＭの消去動作の例を示している。図７と同じ処理については、同じステップ番号を付し、詳細な説明は省略する。図１１のフローは、例えば、動作制御回路２４Ｃおよび消去回路２０等のハードウエアにより実現される。この例においても、消去領域は、１本の制御ゲート線ＣＧに接続されたメモリセルＭＣの列とし、ベリファイ領域は、消去領域毎に４つ存在する。
【００８２】
この実施形態では、図９に示した動作と同様に、寿命信号ＥＯＬは、劣化検出回路２８または劣化検出回路３０によるメモリセルＭＣの劣化の検出時には出力されず、消去動作の終了時に出力される。この動作を実現するために、ステップＳ２０６の処理により、劣化検出回路２８が高論理レベルＨの最小消去検出信号ＭＩＮＥＲＳを出力したとき、ステップＳ２０９において、不良アドレスレジスタ３２Ｂに不良アドレスＦＡＩＬＡＤが登録される。この後、処理はステップＳ２１０に移行される。また、ステップＳ２１４の処理により、劣化検出回路３０が高論理レベルＨの最大消去検出信号ＭＡＸＥＲＳを出力したとき、ステップＳ２１５において、不良アドレスレジスタ３２Ｂに不良アドレスＦＡＩＬＡＤが登録される。この後、処理はステップＳ２１６に移行される。
【００８３】
さらに、ステップＳ２１６において、未完了フラグＮＯＥＲＳが”１”に設定されていないことが判定されたとき、すなわち、メモリセルＭＣの消去動作が完了したことが判定されたとき、消去動作を終了する前にステップＳ２２３の処理が行われる。ステップＳ２２３では、不良アドレスレジスタ３２Ｂに不良アドレスＦＡＩＬＡＤが登録されているか否かが判定される。不良アドレスＦＡＩＬＡＤが登録されているとき、すなわち、メモリセルＭＣの劣化が検出されているとき、処理はステップＳ２２４に移行し、高論理レベルＨの寿命信号ＥＯＬが出力される。不良アドレスＦＡＩＬＡＤが登録されていないとき、消去動作は終了する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００８４】
図１２は、別の実施形態における半導体メモリＭＥＭの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図８に示したメモリセルアレイ１４Ｂの代わりにメモリセルアレイ１４Ｄが形成されている。その他の構成は、不良アドレスレジスタ３４Ｂに不良セクタのアドレスが保持されることを除き、図１と同様である。例えば、半導体メモリＭＥＭは、ＮＯＲ型のフラッシュメモリである。
【００８５】
メモリセルアレイ１４Ｄは、リアルセクタＳＥＣ（ＳＥＣ０−１２７）、冗長セクタＲＥＤＳＥＣ（ＲＥＤＳＥＣ０−１）、不良セクタ記憶部ＦＳＭＵおよび基準回数記憶部ＲＥＦＭＵを有している。リアルセクタＳＥＣおよび冗長セクタＲＥＤＳＥＣの数は、図１２に限定されるものではない。
【００８６】
リアルセクタＳＥＣは、メモリコントローラＭＣＮＴから供給されるデータを記憶する複数のリアルメモリセルＭＣを有している。各リアルセクタＳＥＣの構造は、図３と同様である。冗長セクタＲＥＤＳＥＣは、不良のリアルメモリセルＭＣを救済するための冗長メモリセルを有している。各冗長セクタＲＥＤＳＥＣの構造は、図３と同様である。特に限定されないが、リアルセクタＳＥＣおよび冗長セクタＲＥＤＳＥＣの各々は、４つの制御ゲート線ＣＧを有している。
【００８７】
この実施形態では、不良の救済は、セクタ単位で行われる。このために、不良セクタ記憶部ＦＳＭＵは、不良のリアルセクタＳＥＣを示すセクタアドレスを記憶する。例えば、不良アドレスレジスタ３４Ｂは、不良アドレスＦＡＩＬＡＤの上位ビットを不良セクタアドレスとして記憶する。不良セクタアドレスは、不良アドレスレジスタ３４Ｂ内に重複して保持されない。これにより、リアルセクタＳＥＣ内に複数の不良が存在し、アドレス保持回路３２Ｂから複数の不良アドレスＦＡＩＬＡＤが出力される場合にも、１つの不良セクタアドレスが不良アドレスレジスタ３４Ｂに保持される。
【００８８】
図１２に示した半導体メモリＭＥＭの消去動作のフローは、不良セクタ記憶部ＦＳＭＵおよび不良アドレスレジスタ３４Ｂに、不良アドレスＦＡＩＬＡＤの代わりに不良セクタアドレスが設定されることを除き、図９と同様である。なお、図１２に示した半導体メモリＭＥＭの動作制御回路２４Ｂを図１０に示した動作制御回路２４Ｃに置き換えてもよい。この場合、半導体メモリＭＥＭの消去動作のフローは、不良セクタ記憶部ＦＳＭＵおよび不良アドレスレジスタ３４Ｂに、不良アドレスＦＡＩＬＡＤの代わりに不良セクタアドレスが設定されることを除き、図１１と同様になる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００８９】
図１３は、上述した実施形態の半導体メモリが搭載されるシステムの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。
【００９０】
例えば、ＳｏＣは、ＣＰＵ（コントローラ）と、上述した実施形態の半導体メモリＭＥＭのいずれかと、周辺回路Ｉ／Ｏとを有している。ＣＰＵ、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏは、システムバスＳＢＵＳにより互いに接続されている。ＣＰＵは、図２、図６、図８、図１０、図１２に示したメモリコントローラＭＣＮＴの機能を有している。あるいは、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラＭＣＮＴを配置してもよい。
【００９１】
ＣＰＵは、半導体メモリＭＥＭおよび周辺回路Ｉ／Ｏにアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作、書き込み動作および消去動作を実行する。なお、システムＳＹＳの最小構成は、メモリコントローラＭＣＮＴの機能を有するＣＰＵと半導体メモリＭＥＭ、あるいは、メモリコントローラＭＣＮＴと半導体メモリＭＥＭである。
【００９２】
なお、上述した実施形態は、ＮＯＲ型のフラッシュメモリに適用する例について述べた。しかし、例えば、ＮＡＮＤ型のフラッシュメモリやＡＮＤ型のフラッシュメモリに適用にしてもよい。一般的には、上述した実施形態は、フローティングゲートまたはトラップゲートを有する不揮発性メモリセルを含む不揮発性の半導体メモリＭＥＭに適用可能である。
【００９３】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
電気的に書き換え可能な不揮発性のリアルメモリセルと、
消去動作時に、前記リアルメモリセルのデータが消去されるまで消去パルスを印加する消去制御回路と、
前記消去パルスの印加により前記リアルメモリセルのデータが消去されたか否かを判定する読み出し回路と、
前記リアルメモリセルのデータが消去されるまでに印加された前記消去パルスの数が予め設定された第１基準回数以下のときに、前記リアルメモリセルの特性の劣化を検出し、第１検出信号を出力する第１劣化検出回路と
を備えていることを特徴とする半導体メモリ。
（付記２）
前記消去制御回路は、前記消去動作の開始時に前記第１基準回数に等しい回数の前記消去パルスを印加し、
前記読み出し回路は、前記第１基準回数に等しい回数の前記消去パルスが印加されたことに応答して、前記リアルメモリセルのデータが消去されたか否かを判定し、
前記第１劣化検出回路は、前記リアルメモリセルのデータが消去されたことが前記読み出し回路により判定されたときに、前記検出信号を出力すること
を特徴とする付記１記載の半導体メモリ。
（付記３）
前記第１検出信号を寿命信号として出力する寿命端子を更に備えていること
を特徴とする付記１または付記２記載の半導体メモリ。
（付記４）
不良の前記リアルメモリセルを救済するための冗長メモリセルと、
前記寿命信号に応答して、不良の前記リアルメモリセルを示す不良アドレスを保持する不良アドレスレジスタと
前記消去動作の完了に応答して、前記不良アドレスレジスタに保持された不良アドレスが書き込まれる電気的に書き換え可能な不揮発性のメモリセルを有し、書き込まれた不良アドレスに対応する不良の前記リアルメモリセルを前記冗長メモリセルに置き換える冗長制御回路と
を備えていることを特徴とする付記１ないし付記３のいずれか１項記載の半導体メモリ。
（付記５）
前記第１基準回数を不揮発で記憶する第１基準回数記憶部を備えていることを特徴とする付記１ないし付記４のいずれか１項記載の半導体メモリ。
（付記６）
前記消去パルスの数をカウントする消去パルスカウンタを備え、
前記第１劣化検出回路は、前記消去パルスカウンタのカウンタ値に基づいて前記リアルメモリセルの劣化を検出することを特徴とする付記１ないし付記５のいずれか１項記載の半導体メモリ。
（付記７）
前記リアルメモリセルのデータが消去されるまでに印加された前記消去パルスの数が、予め設定された第２基準回数を超えるときに、前記リアルメモリセルの特性の劣化を検出し、第２検出信号を出力する第２劣化検出回路と、
前記第１検出信号および前記第２検出信号のオア論理に基づいて前記寿命信号を生成するオア回路と
を備えていることを特徴とする付記１ないし付記５のいずれか１項記載の半導体メモリ。
（付記８）
前記第２基準回数を不揮発で記憶する第２基準回数記憶部を備えていることを特徴とする付記７記載の半導体メモリ。
（付記９）
付記１ないし付記８のいずれか１項記載の半導体メモリと、
前記半導体メモリのアクセスを制御するメモリコントローラと
を備えていることを特徴とするシステム。
【００９４】
以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。
【符号の説明】
【００９５】
１０‥アドレスバッファ；１２‥アドレスデコーダ；１４、１４Ｂ、１４Ｄ‥メモリセルアレイ；１６‥読み出し回路；１８‥データ入出力バッファ；２０‥消去回路；２２‥書き込み回路；２４、２４Ａ、２４Ｂ、２４Ｃ‥動作制御回路；２６‥消去パルスカウンタ；２８‥劣化検出回路；３０‥劣化検出回路；３２Ｂ‥不良アドレスレジスタ；ＡＤ‥アドレス信号；ＡＩＮＦ‥アドレス情報；ＢＬ‥ビット線；ＣＧ‥制御ゲート線；ＣＮＴ‥制御信号；ＣＯＵＮＴ‥カウンタ部；ＣＵＰ‥カウントアップ信号；ＣＶ‥カウンタ値；ＥＯＬ‥寿命信号；消去パルス‥ＥＰＬＳ；ＥＲＳ‥消去信号；ＥＲＳＳＥＬ‥消去選択信号；Ｉ／Ｏ‥データ端子；ＭＡＸＥＲＳ‥最大消去検出信号；ＭＣ‥メモリセル；ＭＣＮＴ‥メモリコントローラ；ＭＥＭ‥半導体メモリ；ＭＩＮＥＲＳ‥最小消去検出信号；ＭＴ‥メモリトランジスタ；ＮＯＥＲＳ‥消去未完了フラグ；ＰＧＭ‥プログラム信号；ＰＧＭＳＥＬ‥プログラム選択信号；ＲＥＦ１−２‥基準回数；ＳＧ‥選択ゲート線；ＳＬ‥ソース線；ＳＴ‥選択トランジスタ；ＶＡＤ‥ベリファイアドレス；ＶＤ‥ベリファイデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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