(57)【要約】【課題】より確実に複数のメモリーに同一データが書き込まれるようにすることにより信頼性を向上させることができる集積回路装置及び電子機器を提供すること。【解決手段】集積回路装置１は、データ取得部２と、１つのバッファー３と、書き込み制御部４と、を含み。データ取得部２は、記憶素子６に書き込まれる書き込みデータを含むシリアルデータ８１を受け取り、書き込みデータ８２を取得する。バッファー３は、データ取得部２が取得した書き込みデータ８２を取り込んで一時的に保持する。書き込み制御部４は、互いに異なるアドレスが割り当てられた複数の記憶素子６に、バッファー３に保持された書き込みデータ８３を重複して書き込むための書き込み制御信号８５を生成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の記憶素子を含む記憶部への書き込みを制御する機能を有する集積回路装置であって、
前記記憶素子に書き込まれる書き込みデータを含むシリアルデータを受け取り、前記書き込みデータを取得するデータ取得部と、
前記データ取得部が取得した前記書き込みデータを取り込んで一時的に保持するバッファーと、
互いに異なるアドレスが割り当てられた複数の前記記憶素子に、前記バッファーに保持された前記書き込みデータを重複して書き込むための書き込み制御信号を生成する書き込み制御部と、を含む、集積回路装置。
【請求項２】
請求項１において、
前記データ取得部は、
書き込み対象となる書き込みアドレスを含む前記シリアルデータを受け取り、前記書き込みアドレスを取得し、
前記書き込み制御部は、
前記書き込みデータを重複して書き込む対象となるアドレスのグループを定義するテーブルに基づいて、前記データ取得部が取得した前記書き込みアドレスが前記グループに含まれる場合、当該グループに含まれるすべてのアドレスに前記書き込みデータを重複して書き込むための前記書き込み制御信号を生成する、集積回路装置。
【請求項３】
請求項１において、
前記データ取得部は、
書き込み対象となる書き込みアドレスを含む前記シリアルデータを受け取り、前記書き込みアドレスを取得し、
前記書き込み制御部は、
前記書き込みデータを重複して書き込む対象となるアドレスのグループを定義するテーブルに基づいて、前記データ取得部が取得した前記書き込みアドレスが前記グループに含まれる場合、当該書き込みアドレス及び当該グループに含まれる他のアドレスに前記書き込みデータを重複して書き込むための前記書き込み制御信号を生成する、集積回路装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記記憶部は、複数の記憶ブロックに分割されており、
前記書き込み制御部は、
前記書き込み制御信号として、前記記憶ブロックの各々に対して、前記バッファーに保持された前記書き込みデータを書き込むか否かを選択するための選択信号を生成する、集積回路装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記書き込み制御部は、
互いに異なるアドレスが割り当てられた複数の前記記憶素子に、前記バッファーに保持された前記書き込みデータを順番に書き込むための前記書き込み制御信号を生成する、集積回路装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記シリアルデータに同期した第１のクロック信号のクロック数に基づいて、前記データ取得部が前記書き込みデータを取得する動作を終了したか否かを判定し、終了したと判定すると第２のクロック信号に同期して前記バッファーに前記書き込みデータを取り込ませるタイミング制御部を含む、集積回路装置。
【請求項７】
請求項１乃至６のいずれかに記載の集積回路装置を含む、電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
従来より、同一データを複数のメモリーに記憶させ、これら複数のメモリーから読み出したデータを多数決処理して使用することにより、使用されるデータの信頼性を向上させる手法が知られている。この手法では、１つのメモリーセルから誤ったデータが読み出されたとしても、使用されるデータは多数決処理で決定されるため正しいデータとなる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００６−１８３４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、書き込み時に一部のメモリーセルに誤ったデータが書き込まれ、その後にメモリーセルの故障等が重なると多数決処理しても正しいデータが読み出されない危険性が高まる。そのため、例えば自動車のエンジン制御装置の制御データ等、極めて高い信頼性が要求されるデータを記憶する場合には、複数のメモリーに確実に同一データが書き込まれなければ高い信頼性を確保することが難しいという問題がある。
【０００５】
本発明は、以上のような問題点に鑑みてなされたものであり、本発明のいくつかの態様によれば、より確実に複数のメモリーに同一データが書き込まれるようにすることにより信頼性を向上させることができる集積回路装置及び電子機器を提供することができる。
【課題を解決するための手段】
【０００６】
（１）本発明は、複数の記憶素子を含む記憶部への書き込みを制御する機能を有する集積回路装置であって、前記記憶素子に書き込まれる書き込みデータを含むシリアルデータを受け取り、前記書き込みデータを取得するデータ取得部と、前記データ取得部が取得した前記書き込みデータを取り込んで一時的に保持するバッファーと、互いに異なるアドレスが割り当てられた複数の前記記憶素子に、前記バッファーに保持された前記書き込みデータを重複して書き込むための書き込み制御信号を生成する書き込み制御部と、を含む。
【０００７】
本発明では、バッファーに保持された書き込みデータが複数の記憶素子に重複して書き込まれるため、シリアルデータを１回受け取れば自動的に複数の記憶素子に同一のデータを書き込むことができる。そのため、同一の書き込みデータを含むシリアルデータを複数回受け取って各記憶素子に書き込む場合と比較して、ノイズの影響や人為的なミスによる誤書き込みの確率を低減させることができる。従って、本発明によれば、より確実に複数の記憶素子に同一データが書き込まれるようにすることができるので、記憶部に書き込まれるデータの信頼性を向上させることができる。また、記憶部に対する書き込みを行うソフトウェアの作成の手間を低減させることができる。
【０００８】
（２）この集積回路装置において、前記データ取得部は、前記書き込み対象となる書き込みアドレスを含む前記シリアルデータを受け取り、前記書き込みアドレスを取得し、前記書き込み制御部は、前記書き込みデータを重複して書き込む対象となるアドレスのグループを定義するテーブルに基づいて、前記データ取得部が取得した前記書き込みアドレスが前記グループに含まれる場合、当該グループに含まれるすべてのアドレスに前記書き込みデータを重複して書き込むための前記書き込み制御信号を生成するようにしてもよい。
【０００９】
本発明によれば、前記テーブルに基づいて、同一のデータを書き込む対象となる記憶素子の一部ではなくすべてに同一の書き込みデータが書き込まれるようにすることができる。
【００１０】
（３）この集積回路装置において、前記データ取得部は、前記書き込み対象となる書き込みアドレスを含む前記シリアルデータを受け取り、前記書き込みアドレスを取得し、前記書き込み制御部は、前記書き込みデータを重複して書き込む対象となるアドレスのグループを定義するテーブルに基づいて、前記データ取得部が取得した前記書き込みアドレスが前記グループに含まれる場合、当該書き込みアドレス及び当該グループに含まれる他のアドレスに前記書き込みデータを重複して書き込むための前記書き込み制御信号を生成するようにしてもよい。
【００１１】
（４）この集積回路装置において、前記記憶部は、複数の記憶ブロックに分割されており、前記書き込み制御部は、前記書き込み制御信号として、前記記憶ブロックの各々に対して、前記バッファーに保持された前記書き込みデータを書き込むか否かを選択するための選択信号を生成するようにしてもよい。
【００１２】
本発明によれば、選択信号により書き込み対象の記憶ブロックを選択することができるので、異なる記憶ブロックにそれぞれ含まれる複数の記憶素子に同一アドレスを割り当てることができる。すなわち、本発明によれば、複数の記憶素子に同一データを重複して書き込む際にアドレスを変更する必要がないため、書き込み制御部の構成をより簡単にすることができる。
【００１３】
（５）この集積回路装置において、前記書き込み制御部は、互いに異なるアドレスが割り当てられた複数の前記記憶素子に、前記バッファーに保持された前記書き込みデータを順番に書き込むための前記書き込み制御信号を生成するようにしてもよい。
【００１４】
本発明によれば、互いに異なるアドレスが割り当てられた複数の記憶素子に同一のデータを重複して書き込む場合、すべての記憶素子に同時に書き込まれるのではなく、各記憶素子に順番に書き込まれる。従って、本発明によれば、すべての記憶素子に同時に書き込まれる場合と比較して、書き込み時のピーク電流を低減させることができる。
【００１５】
（６）この集積回路装置は、前記シリアルデータに同期した第１のクロック信号のクロック数に基づいて、前記データ取得部が前記書き込みデータを取得する動作を終了したか否かを判定し、終了したと判定すると第２のクロック信号に同期して前記バッファーに前記書き込みデータを取り込ませるタイミング制御部を含むようにしてもよい。
【００１６】
本発明によれば、データ取得部が書き込みデータを取得する動作を確実に終了してからバッファーに書き込みデータを取り込ませることができる。従って、本発明によれば、第１のクロック信号と第２のクロック信号が非同期であっても、非同期同期化用のバッファーを挿入する必要がなく回路規模を低減することができる。
【００１７】
（７）本発明は、上記のいずれかの集積回路装置を含む、電子機器である。
【図面の簡単な説明】
【００１８】
【図１】本実施形態の集積回路装置の機能ブロック図。
【図２】本実施形態の集積回路装置の具体例について説明するための図。
【図３】本実施形態におけるＥＥＰＲＯＭブロックの構成について説明するための図。
【図４】本実施形態におけるシリアルインターフェース回路の構成について説明するための図。
【図５】書き込み要求時のシリアルデータのビット構成例を示す図。
【図６】多重書き込みの対象となるアドレスが定義されたテーブルの一例を示す図。
【図７】メインシーケンサーの動作フローの一例を示す図。
【図８】ＥＥＰＲＯＭ書き込みシーケンサーの動作フローの一例を示す図。
【図９】本実施形態の集積回路装置のＥＥＰＲＯＭブロックに対する多重書き込みを実行する際のタイミングチャートの一例を示す図。
【図１０】集積回路装置を含む電子機器のブロック図の一例。
【図１１】図１１（Ａ）〜図１１（Ｃ）は、種々の電子機器の外観図の例。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２０】
１．集積回路装置
図１は、本実施形態の集積回路装置の機能ブロック図である。
【００２１】
本実施形態の集積回路装置１は、複数の記憶素子６を含む記憶部８への書き込みを制御する機能を有する。記憶部８は、複数の記憶ブロック７−１〜７−Ｎ（Ｎ≧２）に分割されていてもよい。また、記憶部８は、集積回路装置１の内部にあってもよいし、外部にあってもよい。記憶素子６は、データを記憶可能な素子であればよく、例えば、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）を構成するメモリーセルであってもよいし、レジスターを構成するフリップフロップであってもよい。
【００２２】
集積回路装置１は、データ取得部２を含む。データ取得部２は、記憶素子６に書き込まれる書き込みデータを含むシリアルデータ８１を受け取り、書き込みデータ８２を取得する。ここで、データ取得部２は、書き込みデータとともに書き込み対象となる書き込みアドレスを含むシリアルデータ８１を受け取り、書き込みデータ８２とともに書き込みアドレス８４を取得するようにしてもよい。
【００２３】
集積回路装置１は、バッファー３を含む。バッファー３は、データ取得部２が取得した書き込みデータ８２を取り込んで一時的に保持する。書き込みデータ８２を保持するバッファー３は１つのみであってもよい。
【００２４】
集積回路装置１は、書き込み制御部４を含む。書き込み制御部４は、互いに異なるアドレスが割り当てられた複数の記憶素子６に、バッファー３に保持された書き込みデータ８３を重複して書き込むための書き込み制御信号８５を生成する。ここで、制御信号８５により、互いに異なるアドレスが割り当てられた複数の記憶素子６に対して、書き込みデータ８３が同時に書き込まれてもよいし順番に書き込まれてもよい。
【００２５】
また、書き込み制御部４は、書き込みデータ８３を重複して書き込む対象となるアドレスのグループを定義するテーブルに基づいて、データ取得部２が取得した書き込みアドレス８４がテーブルで定義されたグループに含まれる場合、当該グループに含まれるすべてのアドレスに書き込みデータ８３を重複して書き込むための書き込み制御信号８５を生成するようにしてもよい。あるいは、書き込み制御部４は、前記テーブルに基づいて、データ取得部２が取得した書き込みアドレス８４がテーブルで定義されたグループに含まれる場合、当該書き込みアドレス及び当該グループに含まれる少なくとも１つの他のアドレスに書き込みデータ８３を重複して書き込むための書き込み制御信号８５を生成するようにしてもよい。この書き込み制御部４は、例えば、テーブルで定義された論理を実現する専用のロジック回路として実現してもよいし、ＲＯＭ等の不揮発性メモリー格納されたテーブルを参照して書き込み制御信号８５を生成するようにしてもよい。
【００２６】
また、書き込み制御部４は、書き込み制御信号８５として、記憶ブロック７−１〜７−Ｎ（Ｎ≧２）の各々に対して、バッファー３に保持された書き込みデータ８３を書き込むか否かを選択するための選択信号を生成するようにしてもよい。
【００２７】
また、書き込み制御部４は、互いに異なるアドレスが割り当てられた複数の記憶素子６に、バッファー３に保持された書き込みデータ８３を順番に書き込むための書き込み制御信号８５を生成するようにしてもよい。例えば、アドレス順（昇順又は降順）に書き込み制御信号８５を順次生成するようにしてもよい。
【００２８】
集積回路装置１は、タイミング制御部５を含むようにしてもよい。タイミング制御部５は、シリアルデータ８１に同期した第１のクロック信号８６のクロック数に基づいて、データ取得部２が書き込みデータ８２を取得する動作を終了したか否かを判定し、終了したと判定すると第２のクロック信号８８に同期して、例えば制御信号８７を生成し、バッファー３に書き込みデータ８２を取り込ませる。
【００２９】
次に、記憶素子６がＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）のメモリーセルである場合を例にとり、本実施形態の集積回路装置のより具体的な例について詳細に説明する。図２は、本実施形態の集積回路装置の具体例について説明するための図である。
【００３０】
本実施形態の集積回路装置１は、Ｉ／Ｏ回路３０を含む。Ｉ／Ｏ回路３０は、読み出し出力イネーブル信号３３（RdOutEn）がアクティブ（ハイアクティブとする）であれば、読み出しデータ３２（RdOut）をシリアルデータ３１（DATA）として外部へ出力する。また、Ｉ／Ｏ回路３０は、読み出し出力イネーブル信号３３（RdOutEn）が非アクティブ（ローレベル）であれば、外部から入力されたシリアルデータ３１を受け取り、シリアルデータ信号１７（DataIn）としてシリアルインターフェース回路１０に供給する。
【００３１】
集積回路装置１は、シリアルインターフェース回路１０を含む。シリアルインターフェース回路１０は、チップイネーブル信号１９（CE）がアクティブ（ハイアクティブとする）の時に入力されるシリアルクロック信号１８（SCLK）に同期してシリアルデータ信号１７を受け取り、シリアルデータ信号１７のビット列を解析する。そして、シリアルインターフェース回路１０は、ＥＥＰＲＯＭブロック２０に対する書き込みや読み出しが要求されていれば、その書き込みや読み出しに必要な信号を生成してＥＥＰＲＯＭブロック２０に供給する。
【００３２】
具体的には、シリアルインターフェース回路１０は、５ビットのＥＥＰＲＯＭチップセレクト信号２１（EEP_XCS[4:0]）、１ビットのワード選択信号２２（EEP_Addr[0]）及び３２ビットのＥＥＰＲＯＭ書き込みデータ２３（EEP_WrDataOut[31:0]）、ＥＥＰＲＯＭ読み出しイネーブル信号２４（EEP_RdEn）、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）を生成して、ＥＥＰＲＯＭブロック２０に供給する。また、シリアルインターフェース回路１０は、内部クロック信号１６（InCLK）の供給を要求する内部クロック要求信号４１（InCLKReqEEP）を生成し、内部クロック生成回路４０に供給する。
【００３３】
本実施形態の集積回路装置１は、各種の設定レジスターにより構成されるレジスターブロック７０を含んでいてもよい。シリアルインターフェース回路１０は、レジスターブロック７０に対する書き込みや読み出しが要求されていれば、その書き込みや読み出しに必要な信号を生成してレジスターブロック７０に供給する。
【００３４】
なお、本実施形態では、チップイネーブル信号１９は非同期リセット信号としても機能し、チップイネーブル信号１９がローレベルの時はシリアルインターフェース回路１０にリセットがかかるように構成されている。
【００３５】
集積回路装置１は、ＥＥＰＲＯＭブロック２０を含む。本実施形態では、ＥＥＰＲＯＭブロック２０は、３２ビットを１ワードとして２ワード分、すなわち６４ビットのメモリーセルアレイを５つ含んでおり、ＥＥＰＲＯＭチップセレクト信号２１の各ビットの値に応じて、各メモリーセルアレイの選択／非選択（ローレベルであれば選択、ハイレベルであれば非選択とする）を決定する。そして、ＥＥＰＲＯＭブロック２０は、ＥＥＰＲＯＭ書き込みイネーブル信号２５がアクティブ（ハイアクティブとする）ならば、選択されたメモリーセルアレイのワード選択信号２２により指定される１ワード分（３２個）のメモリーセルにＥＥＰＲＯＭ書き込みデータ２３を書き込む。
【００３６】
また、ＥＥＰＲＯＭブロック２０は、ＥＥＰＲＯＭ読み出しイネーブル信号２４がアクティブ（ハイアクティブとする）ならば、選択されたメモリーセルアレイのワード選択信号２２により指定される１ワード分（３２個）のメモリーセルに保持されているデータを読み出す。そして、ＥＥＰＲＯＭブロック２０は、メモリーセルアレイ１〜５から読み出したデータを、それぞれ、ＥＥＰＲＯＭ読み出しデータ１１〜１５（EEP_RdData1[31:0]，EEP_RdData2[31:0]，EEP_RdData3[31:0]，EEP_RdData4[31:0]，EEP_RdData5[31:0]）としてシリアルインターフェース回路１０に供給する。シリアルインターフェース回路１０は、ＥＥＰＲＯＭ読み出しデータ１１〜１５の中から読み出し対象のデータを１つ選択し、読み出しデータ３２としてＩ／Ｏ回路３０に供給する。
【００３７】
本実施形態の集積回路装置１は、各種のアナログ回路により構成されるアナログ回路ブロック６０やアナログ制御回路５０を含んでいてもよい。ＥＥＰＲＯＭブロック２０のメモリーセルアレイ１〜５に記憶された６４ビットデータは、それぞれＥＥＰＲＯＭ出力データ５１〜５５（EEP_DataOut1[63:0]，EEP_DataOut2[63:0]，EEP_DataOut3[63:0]，EEP_DataOut4[63:0]，EEP_DataOut5[63:0]）として、アナログ制御回路５０に供給されるようにしてもよい。アナログ制御回路５０は、ＥＥＰＲＯＭ出力データ５１〜５５からアナログ回路ブロック６０に含まれる各アナログ回路の動作を制御する制御信号を生成する。本実施形態では、後述するように、ＥＥＰＲＯＭブロック２０のメモリーセルアレイ１〜４には同一データが重複して記憶されており、アナログ制御回路５０は、ＥＥＰＲＯＭ出力データ５１〜５４の各ビットの多数決処理を行ってアナログ回路ブロック６０に対する制御信号を生成するようにしてもよい。
【００３８】
図３は、本実施形態におけるＥＥＰＲＯＭブロック２０の構成について説明するための図である。
【００３９】
ＥＥＰＲＯＭブロック２０は、昇圧回路２００と５つのメモリーセルアレイ１〜５（２１０、２２０、２３０、２４０、２５０）を含んで構成されている。
【００４０】
昇圧回路２００は、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）の立ち上がりから所定時間経過後に起動し、ＥＥＰＲＯＭ書き込みイネーブル信号２５がハイレベルの間、書き込み電圧２０１を生成してメモリーセルアレイ１〜５に供給する。
【００４１】
メモリーセルアレイ１〜５の各々は、６４個のメモリーセルがアレイ状に配置されており、３２ビットを１ワードとして２ワード分、すなわち６４ビット分のデータを記憶することができるようになっている。そして、メモリーセルアレイ１〜５には、ワード選択信号２２（EEP_Addr[0]）、ＥＥＰＲＯＭ書き込みデータ２３（EEP_WrDataOut[31:0]）、ＥＥＰＲＯＭ読み出しイネーブル信号２４（EEP_RdEn）及びＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）が供給される。また、メモリーセルアレイ１〜５には、それぞれ、ＥＥＰＲＯＭチップセレクト信号２１（EEP_XCS[4:0]）のビット０〜４（EEP_XCS[0]，EEP_XCS[1]，EEP_XCS[2]，EEP_XCS[3]，EEP_XCS[4]）が供給される。
【００４２】
ＥＥＰＲＯＭチップセレクト信号２１の５ビットのうち、ローレベルのビットに対応するメモリーセルアレイが選択される。例えば、ＥＥＰＲＯＭチップセレクト信号２１のビット０（EEP_XCS[0]）がローレベルであれば、メモリーセルアレイ１が選択される。
【００４３】
そして、ＥＥＰＲＯＭ書き込みイネーブル信号２５がハイレベルの間、書き込み電圧２０１により、選択されたメモリーセルアレイのワード選択信号２２により指定される１ワード分（３２個）のメモリーセルにＥＥＰＲＯＭ書き込みデータ２３が書き込まれる。ここで、ワード選択信号２２がローレベルであれば下位の１ワード分（３２個）のメモリーセルが指定され、ワード選択信号２２がハイレベルであれば上位の１ワード分（３２個）のメモリーセルが指定される。
【００４４】
また、ＥＥＰＲＯＭ読み出しイネーブル信号２４がハイレベルの間、選択されたメモリーセルアレイの、ワード選択信号２２により指定される１ワード分（３２個）のメモリーセルに記憶されている１ワード（３２ビット）のデータが読み出される。ここで、メモリーセルアレイ１〜５からそれぞれ読み出される３２ビットのデータは、ＥＥＰＲＯＭ読み出しデータ１１〜１５（EEP_RdData1[31:0]，EEP_RdData2[31:0]，EEP_RdData3[31:0]，EEP_RdData4[31:0]，EEP_RdData5[31:0]）として、ＥＥＰＲＯＭブロック２０から出力され、シリアルインターフェース回路１０に供給される。
【００４５】
また、メモリーセルアレイ１〜５に記憶された６４ビットデータは、それぞれ６４ビットのＥＥＰＲＯＭ出力データ５１〜５５（EEP_DataOut1[63:0]，EEP_DataOut2[63:0]，EEP_DataOut3[63:0]，EEP_DataOut4[63:0]，EEP_DataOut5[63:0]）としてＥＥＰＲＯＭブロック２０から出力され、アナログ制御回路５０に供給される。
【００４６】
なお、メモリーセルアレイ１〜４は、図１に示した記憶ブロック７−１〜７−Ｎ（Ｎ＝４のケース）に対応し、メモリーセルアレイ１〜４に含まれるメモリーセルは図１に示した記憶素子６に対応する。また、ＥＥＰＲＯＭブロック２０は、図１に示した記憶部８に対応する。さらに、ＥＥＰＲＯＭチップセレクト信号２１、ワード選択信号２２、ＥＥＰＲＯＭ書き込みイネーブル信号２５は、図１に示した書き込み制御信号８５に対応する。
【００４７】
図４は、本実施形態におけるシリアルインターフェース回路１０の構成について説明するための図である。図４では、レジスターブロック７０に対するインターフェースについては図示を省略し、ＥＥＰＲＯＭブロック２０に対するインターフェースについてのみ図示している。
【００４８】
シリアルインターフェース回路１０は、シリアル入出力回路１００を含む。シリアル入出力回路１００は、図１に示したデータ取得部２として機能する。本実施形態では、シリアル入出力回路１００は、チップイネーブル信号１９（CE）がローレベルの時はリセットされており、チップイネーブル信号１９がハイレベルの時に以下の動作を行う。
【００４９】
シリアル入出力回路１００は、シリアルクロック信号１８（SCLK）に同期してシリアルデータ信号１７（DataIn）を受け取る。シリアルデータ信号１７及びシリアルクロック信号１８は、それぞれ、図１に示したシリアルデータ８１及び第１のクロック信号８６に対応する。
【００５０】
本実施形態では、シリアルデータ信号１７の一単位は、読み出し書き込み選択ビット（R/W）、４ビットのアドレスデータ（A3〜A0）、３２ビットの書き込みデータ（D31〜D0）の合計３７ビットで構成される。ここで、読み出し書き込み選択ビット（R/W）がローレベルであれば読み出し要求、読み出し書き込み選択ビット（R/W）がハイレベルであれば書き込み要求を意味する。図５に、書き込み要求時のシリアルデータ信号１７のビット構成例を示す。図５の例では、アドレスデータ（A3〜A0）が００００、０００１、００１０、００１１のいずれかの場合は、レジスターブロック７０に含まれるレジスターへの書き込みが指示される。また、アドレスデータの上位３ビット（A3〜A1）が０１０、０１１、１００、１０１、１１０の各々の場合は、それぞれ、ＥＥＰＲＯＭブロック２０のメモリーセルアレイ１〜５への書き込みが指示される。さらに、アドレスデータの最下位ビット（A0）により、各メモリーセルの下位の１ワード（３２ビット）と上位の１ワード（３２ビット）のどちらに書き込むかが選択される。
【００５１】
なお、読み出し要求時（すなわち、読み出し書き込み選択ビット（R/W）がローレベルの時）は、３２ビットの書き込みデータ（D31〜D0）は不要である。そのため、例えば、３２ビットすべてが０の書き込みデータ（D31〜D0）が入力されるようにしてもよい。
【００５２】
ＥＥＰＲＯＭブロック２０のメモリーセルへの読み出し要求がされている場合（読み出し書き込み選択ビット（R/W）がローレベルの場合）、シリアル入出力回路１００は、所定のタイミングでＥＥＰＲＯＭ読み出しイネーブル信号２４（EEP_RdEn）をアクティブ（ハイレベル）にする。また、シリアル入出力回路１００は、所定のタイミングで、ＥＥＰＲＯＭアドレスデータ１２２（EEP_Addr[3:0]）を、シリアルデータ信号１７に含まれる４ビットのアドレスデータ（A3〜A0）に更新する。ＥＥＰＲＯＭアドレスデータ１２２は、図１に示した書き込みアドレス８４に対応する。
【００５３】
このＥＥＰＲＯＭアドレスデータ１２２の最下位ビット（EEP_Addr[0]）は、ワード選択信号２２としてＥＥＰＲＯＭブロック２０に供給される。さらに、シリアル入出力回路１００は、４ビットのアドレスデータ（A3〜A0）に基づいて、ＥＥＰＲＯＭブロック２０のメモリーセルアレイ１〜５のうち読み出し対象のメモリーセルアレイが選択されるように、所定のタイミングでＥＥＰＲＯＭ読み出しチップセレクト信号１３１（EEP_RdXCS[4: 0]）を更新する。このＥＥＰＲＯＭ読み出しチップセレクト信号１３１が選択回路１３０により選択され、ＥＥＰＲＯＭチップセレクト信号２１（EEP_XCS[4:0]）としてＥＥＰＲＯＭブロック２０に供給される。そして、シリアルインターフェース回路１０は、ＥＥＰＲＯＭ読み出しチップセレクト信号１３１により、ＥＥＰＲＯＭ読み出しデータ１１〜１５の中から読み出し対象のデータを１つ選択し、読み出しデータ３２としてＩ／Ｏ回路３０に供給する。
【００５４】
一方、ＥＥＰＲＯＭブロック２０のメモリーセルへの書き込み要求がされている場合（読み出し書き込み選択ビット（R/W）がハイレベルの場合）、シリアル入出力回路１００は、所定のタイミングで、ＥＥＰＲＯＭアドレスデータ１２２を、シリアルデータ信号１７に含まれる４ビットのアドレスデータ（A3〜A0）に更新する。また、シリアル入出力回路１００は、所定のタイミングで、ＥＥＰＲＯＭ書き込みデータ１２１（EEP_WrDataIn[31:0]）を、シリアルデータ信号１７に含まれる３２ビットの書き込みデータ（D31〜D0）に更新する。ＥＥＰＲＯＭ書き込みデータ１２１は、図１に示した書き込みデータ８２に対応する。
【００５５】
シリアルインターフェース回路１０は、ＥＥＰＲＯＭ書き込み制御回路１２０を含む。ＥＥＰＲＯＭ書き込み制御回路１２０は、図１に示した書き込み制御部４として機能する。本実施形態では、ＥＥＰＲＯＭ書き込み制御回路１２０は、チップイネーブル信号１９がローレベルの時はリセットされており、チップイネーブル信号１９がハイレベルの時に以下の動作を行う。
【００５６】
ＥＥＰＲＯＭ書き込み制御回路１２０は、ＥＥＰＲＯＭ書き込みシーケンスイネーブル信号１２３（EnEEP_Seq）がアクティブ（ハイアクティブとする）になると、ＥＥＰＲＯＭ書き込みシーケンスビジー信号１１１（BusyEEP_Seq）をアクティブ（ハイレベルとする）にしてメインシーケンサー１１０に供給する。さらに、シリアルインターフェース回路１０は、内部クロック生成回路４０に対して内部クロック要求信号４１（InCLKReqEEP）を供給し、内部クロック生成回路４０から内部クロック信号１６（InCLK）を受け取る。内部クロック信号１６は、図１に示した第２のクロック信号８８に対応する。
【００５７】
ＥＥＰＲＯＭ書き込み制御回路１２０は、内部クロック信号１６に同期して、ＥＥＰＲＯＭ書き込みデータ１２１を３２ビットのバッファー１２４に取り込んで一時的に保持し、バッファー１２４に保持した３２ビットのＥＥＰＲＯＭ書き込みデータ２３（EEP_WrDataOut[31:0]）をＥＥＰＲＯＭブロック２０に供給する。バッファー１２４は、図１に示したバッファー３として機能する。また、ＥＥＰＲＯＭ書き込みデータ２３は、図１に示した書き込みデータ８３に対応する。
【００５８】
また、ＥＥＰＲＯＭ書き込み制御回路１２０は、内部クロック信号１６に同期して、ＥＥＰＲＯＭ書き込みシーケンサー１２６を動作させ、所定のタイミングで、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）をアクティブ（ハイレベル）にする。さらに、ＥＥＰＲＯＭ書き込み制御回路１２０は、ＥＥＰＲＯＭアドレスデータ１２２に基づいて、ＥＥＰＲＯＭブロック２０のメモリーセルアレイ１〜５のうち書き込み対象のメモリーセルアレイが選択されるように、所定のタイミングでＥＥＰＲＯＭ書き込みチップセレクト信号１３２（EEP_WrXCS[4:0]）を更新する。このＥＥＰＲＯＭ書き込みチップセレクト信号１３２が選択回路１３０により選択され、ＥＥＰＲＯＭチップセレクト信号２１としてＥＥＰＲＯＭブロック２０に供給される。
【００５９】
ここで、所定のアドレスに対応するメモリーセルに対する書き込みが要求されると、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、当該メモリーセルを含む複数のメモリーセルに対して同一データが重複して書き込まれる（以下、「多重書き込み」という）ように制御する。本実施形態では、この多重書き込みの対象となるアドレスは、図６に示すテーブルによりあらかじめ定義されている。このテーブルによれば、ＥＥＰＲＯＭアドレスデータ１２２（EEP_Addr[3:0]）が０１００、０１１０、１０００、１０１０のいずれかの場合は、メモリーセルアレイ１〜４のすべての下位１ワード分（下位３２ビット分）のメモリーセルが多重書き込みの対象となる。また、ＥＥＰＲＯＭアドレスデータ１２２が０１０１、０１１１、１００１、１０１１のいずれかの場合は、メモリーセルアレイ１〜４のすべての上位１ワード分（上位３２ビット分）のメモリーセルが多重書き込みの対象となる。一方、ＥＥＰＲＯＭアドレスデータ１２２が１１００及び１１０１の場合は、それぞれ、メモリーセルアレイ５の下位１ワード分（下位３２ビット分）及び上位１ワード分（上位３２ビット分）のメモリーセルのみが書き込み（以下、「単独書き込み」という）の対象となる。
【００６０】
そして、ＥＥＰＲＯＭ書き込み制御回路１２０は、ＥＥＰＲＯＭブロック２０に対する書き込みが終了したと判断すると、ＥＥＰＲＯＭ書き込みシーケンスビジー信号１１１を非アクティブ（ローレベル）にする。
【００６１】
シリアルインターフェース回路１０は、メインシーケンサー１１０を含む。メインシーケンサー１１０は、図１に示したタイミング制御部５として機能する。本実施形態では、メインシーケンサー１１０は、チップイネーブル信号１９がローレベルの時はリセットされており、チップイネーブル信号１９がハイレベルの時に以下の動作を行う。
【００６２】
メインシーケンサー１１０は、チップイネーブル信号が立ち上がってからのシリアルクロック信号１８のクロック数をカウントする（例えば、シリアルクロック信号１８の立ち上がりエッジをカウントする）カウンター１１２を含んで構成されており、シリアル入出力回路１００及びＥＥＰＲＯＭ書き込み制御回路１２０の動作タイミングを制御する。
【００６３】
図７は、メインシーケンサー１１０の動作フローの一例を示す図である。
【００６４】
図７に示すように、メインシーケンサー１１０は、まず、シリアル入出力回路１００に対して、シリアルデータ信号１７（DataIn）に含まれる１ビットの読み出し書き込み選択ビット（R/W）及び４ビットのアドレスデータ（A3〜A0）の取得を要求する（ステップＳ１０）。メインシーケンサー１１０は、例えば、カウンター１１２のカウント値が０の時に読み出し書き込み選択ビット（R/W）の取得を要求し、カウンター１１２のカウント値が１〜４の時にアドレスデータ（A3〜A0）の取得を要求する。
【００６５】
次に、メインシーケンサー１１０は、シリアル入出力回路１００が受け取った読み出し書き込み選択ビット（R/W）を参照し、読み出し要求か書き込み要求かを判定する（ステップＳ２０）。具体的には、メインシーケンサー１１０は、読み出し書き込み選択ビット（R/W）がローレベルであれば読み出し要求と判定し、読み出し書き込み選択ビット（R/W）がハイレベルであれば書き込み要求と判定する。
【００６６】
ステップＳ２０で書き込み要求と判定した場合（ステップＳ３０でＹｅｓの場合）、メインシーケンサー１１０は、シリアル入出力回路１００が受け取ったアドレスデータ（A3〜A0）を参照し、ＥＥＰＲＯＭブロック２０に含まれるメモリーセルのアドレス（ＥＥＰＲＯＭアドレス）かレジスターブロック７０に含まれるレジスターのアドレス（レジスターアドレス）かを判定する（ステップＳ４０）。具体的には、メインシーケンサー１１０は、アドレスデータ（A3〜A0）が０００１〜００１１のいずれかであればレジスターアドレスと判定し、アドレスデータ（A3〜A0）が０１００〜１１０１のいずれかであればＥＥＰＲＯＭアドレスと判定する（図５参照）。
【００６７】
ステップＳ４０でＥＥＰＲＯＭアドレスと判定した場合（ステップＳ５０でＹｅｓの場合）、メインシーケンサー１１０は、シリアル入出力回路１００に対して、ＥＥＰＲＯＭブロック２０のメモリーセルへの書き込みデータとして、シリアルデータ信号１７に含まれる３２ビットの書き込みデータ（D31〜D0）の取得を要求する（ステップＳ６０）。メインシーケンサー１１０は、例えば、カウンター１１２のカウント値が５〜３６の時に書き込みデータ（D31〜D0）の取得を要求する。
【００６８】
次に、メインシーケンサー１１０は、ＥＥＰＲＯＭ書き込み制御回路１２０に対して、ＥＥＰＲＯＭブロック２０のメモリーセルへの書き込みを要求する（ステップＳ７０）。具体的には、メインシーケンサー１１０は、ＥＥＰＲＯＭ書き込みシーケンスイネーブル信号１２３（EnEEP_Seq）をアクティブ（ハイレベル）にする。
【００６９】
そして、メインシーケンサー１１０は、ＥＥＰＲＯＭブロック２０のメモリーセルへの書き込みが終了するまで待って（ステップＳ８０）、処理を終了する。具体的には、メインシーケンサー１１０は、ＥＥＰＲＯＭ書き込みシーケンスビジー信号１１１（BusyEEP_Seq）が非アクティブ（ローレベル）になれば、書き込みが終了したと判断して処理を終了する。
【００７０】
また、ステップＳ４０でレジスターアドレスと判定した場合（ステップＳ５０でＮｏの場合）、メインシーケンサー１１０は、シリアル入出力回路１００に対して、レジスターブロック７０のレジスターへの書き込みデータとして、シリアルデータ信号１７に含まれる３２ビットの書き込みデータ（D31〜D0）の取得を要求するとともに当該レジスターへの書き込みを要求し（ステップＳ６２）、処理を終了する。
【００７１】
また、ステップＳ２０で読み出し要求と判定した場合（ステップＳ３０でＮｏの場合）、メインシーケンサー１１０は、シリアル入出力回路１００に対して、取得したアドレスデータ（Ａ３〜Ａ０）に対応する読み出しデータ３２の出力を要求し（ステップＳ４２）、処理を終了する。
【００７２】
図８は、ＥＥＰＲＯＭ書き込みシーケンサー１２６の動作フローの一例を示す図である。
【００７３】
図８に示すように、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭブロック２０のメモリーセルへの書き込みが要求されると（ステップＳ１１０でＹｅｓの場合）、ＥＥＰＲＯＭアドレスデータ１２２から多重書き込みか否かを判定する（ステップＳ１２０）。具体的には、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭ書き込みシーケンスビジー信号１１１（BusyEEP_Seq）をアクティブ（ハイレベル）にした後、図６に示したテーブルを参照し、ＥＥＰＲＯＭアドレスデータ１２２（EEP_Addr[3:0]）により示されるアドレスが多重書き込みの対象となるアドレスか否かを判定する。
【００７４】
ステップＳ１２０で多重書き込みと判定した場合（ステップＳ１３０でＹｅｓの場合）、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、まず、ＥＥＰＲＯＭブロック２０に対してメモリーセルアレイ１への書き込みを要求する（ステップＳ１４０）。具体的には、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭチップセレクト信号２１（EEP_XCS[4:0]）を１１１１０に更新した後、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）をアクティブ（ハイレベル）にする。これにより、メモリーセルアレイ１のワード選択信号２２（EEP_Addr[0]）により指定される１ワード分（３２個）のメモリーセルにＥＥＰＲＯＭ書き込みデータ２３（EEP_WrDataOut[31:0]）が書き込まれる。
【００７５】
そして、所定時間（メモリーセルアレイ１への書き込みが終了するのに十分な時間）が経過した後（ステップＳ１５０でＹｅｓの場合）、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、次に、ＥＥＰＲＯＭブロック２０に対してメモリーセルアレイ２への書き込みを要求する（ステップＳ１６０）。具体的には、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭ書き込みイネーブル信号２５を一旦非アクティブ（ローレベル）にした後、ＥＥＰＲＯＭチップセレクト信号２１を１１１０１に更新し、ＥＥＰＲＯＭ書き込みイネーブル信号２５を再度アクティブ（ハイレベル）にする。
【００７６】
同様に、所定時間（メモリーセルアレイ２への書き込みが終了するのに十分な時間）が経過した後（ステップＳ１７０でＹｅｓの場合）、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、次に、ＥＥＰＲＯＭブロック２０に対してメモリーセルアレイ３への書き込みを要求する（ステップＳ１８０）。具体的には、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭ書き込みイネーブル信号２５を一旦非アクティブ（ローレベル）にした後、ＥＥＰＲＯＭチップセレクト信号２１を１１０１１に更新し、ＥＥＰＲＯＭ書き込みイネーブル信号２５を再度アクティブ（ハイレベル）にする。
【００７７】
同様に、所定時間（メモリーセルアレイ３への書き込みが終了するのに十分な時間）が経過した後（ステップＳ１９０でＹｅｓの場合）、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、次に、ＥＥＰＲＯＭブロック２０に対してメモリーセルアレイ４への書き込みを要求する（ステップＳ２００）。具体的には、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭ書き込みイネーブル信号２５を一旦非アクティブ（ローレベル）にした後、ＥＥＰＲＯＭチップセレクト信号２１を１０１１１に更新し、ＥＥＰＲＯＭ書き込みイネーブル信号２５を再度アクティブ（ハイレベル）にする。
【００７８】
そして、所定時間（メモリーセルアレイ４への書き込みが終了するのに十分な時間）が経過した後（ステップＳ２１０でＹｅｓの場合）、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、メインシーケンサー１１０に対して書き込み終了を通知し（ステップＳ２２０）、処理を終了する。具体的には、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭ書き込みシーケンスビジー信号１１１を非アクティブ（ローレベル）にする。
【００７９】
また、ステップＳ１２０で多重書き込みでないと判定した場合（ステップＳ１３０でＮｏの場合）、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭブロック２０に対して、ＥＥＰＲＯＭアドレスデータ１２２の上位３ビット（EEP_Addr[3:1]）により指定されるメモリーセルアレイ、すなわちメモリーセルアレイ５への書き込みを要求する（ステップＳ１４２）。具体的には、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、ＥＥＰＲＯＭチップセレクト信号２１を０１１１１に更新した後、ＥＥＰＲＯＭ書き込みイネーブル信号２５をアクティブ（ハイレベル）にする。これにより、メモリーセルアレイ５のワード選択信号２２により指定される１ワード分（３２個）のメモリーセルにＥＥＰＲＯＭ書き込みデータ２３が書き込まれる。
【００８０】
そして、所定時間（メモリーセルアレイ５への書き込みが終了するのに十分な時間）が経過した後（ステップＳ１５２でＹｅｓの場合）、ＥＥＰＲＯＭ書き込みシーケンサー１２６は、メインシーケンサー１１０に対して書き込み終了を通知し（ステップＳ２２０）、処理を終了する。
【００８１】
図９は、本実施形態の集積回路装置１のＥＥＰＲＯＭブロック２０に対する多重書き込みを実行する際のタイミングチャートの一例を示す図である。
【００８２】
時刻ｔ1において、チップイネーブル信号１９（CE）がハイレベルになると、シリアルインターフェース回路１０のリセットが解除される。そして、時刻ｔ2〜ｔ5において、外部からシリアルクロック信号１８（SCLK）とその立ち下がりに同期したシリアルデータ３１（DATA）が入力される。具体的には、時刻ｔ2〜ｔ3、時刻ｔ3〜ｔ4、時刻ｔ4〜ｔ5において、それぞれ、１ビットの読み出し書き込み選択ビット（R/W）、４ビットのアドレスデータ（A3〜A0）、３２ビットの書き込みデータ（D31〜D0）が順に入力される。ここで、読み出し書き込み選択ビット（R/W）がハイレベルなので、書き込み要求がされている。時刻ｔ3〜ｔ4において、アドレスデータ（A3〜A0）がパラレルデータに変換され、ＥＥＰＲＯＭアドレスデータ１２２（EEP_Addr[3:0]）がA[3:0]に確定する。また、時刻ｔ4〜ｔ5において、書き込みデータ（D31〜D0）がパラレルデータに変換され、時刻ｔ6におけるシリアルクロック信号１８（SCLK）の立ち上がりで、ＥＥＰＲＯＭ書き込みデータ１２１（EEP_WrDataIn[31:0]）がD[31:0]に更新される。
【００８３】
時刻ｔ7におけるシリアルクロック信号１８（SCLK）の立ち上がりで、ＥＥＰＲＯＭ書き込みシーケンスイネーブル信号１２３（EnEEP_Seq）及び内部クロック要求信号４１（InCLKReqEEP）がともにハイレベルになる。その結果、時刻ｔ8〜ｔ18において、ＥＥＰＲＯＭ書き込みシーケンスビジー信号１１１（BusyEEP_Seq）がハイレベルになるとともに、内部クロック信号１６（InCLK）が発生する。
【００８４】
時刻ｔ8における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭ書き込みデータ２３（EEP_WrDataOut[31:0]）がD[31:0]に更新されるとともに、ＥＥＰＲＯＭチップセレクト信号２１の下位４ビット（EEP_XCS[3:0]）が１１１０（4’hE）になる。さらに、時刻ｔ9における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）がハイレベルになる。時刻ｔ9〜ｔ10の間、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）はハイレベルであり、メモリーセルアレイ１のワード選択信号２２（EEP_Addr[0]）すなわちA0により指定される１ワード分（３２個）のメモリーセルにＥＥＰＲＯＭ書き込みデータ２３（EEP_WrDataOut[31:0]）すなわちD[31:0]が書き込まれる。そして、時刻ｔ10における内部クロック信号１６（InCLK）の立ち上がりでＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）がローレベルになり、メモリーセルアレイ１に対する書き込みが終了する。
【００８５】
また、時刻ｔ10における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭチップセレクト信号２１の下位４ビット（EEP_XCS[3:0]）が１１０１（4’hD）になる。さらに、時刻ｔ11における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）がハイレベルになる。時刻ｔ11〜ｔ12の間、メモリーセルアレイ１と同様に、メモリーセルアレイ２のA0により指定される１ワード分（３２個）のメモリーセルにD[31:0]が書き込まれる。そして、時刻ｔ12における内部クロック信号１６（InCLK）の立ち上がりでＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）がローレベルになり、メモリーセルアレイ２に対する書き込みが終了する。
【００８６】
また、時刻ｔ12における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭチップセレクト信号２１の下位４ビット（EEP_XCS[3:0]）が１０１１（4’hB）になる。さらに、時刻ｔ13における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）がハイレベルになる。時刻ｔ13〜ｔ14の間、メモリーセルアレイ１、２と同様に、メモリーセルアレイ３のA0により指定される１ワード分（３２個）のメモリーセルにD[31:0]が書き込まれる。そして、時刻ｔ14における内部クロック信号１６（InCLK）の立ち上がりでＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）がローレベルになり、メモリーセルアレイ３に対する書き込みが終了する。
【００８７】
また、時刻ｔ14における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭチップセレクト信号２１の下位４ビット（EEP_XCS[3:0]）が０１１１（4’h7）になる。さらに、時刻ｔ15における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）がハイレベルになる。時刻ｔ15〜ｔ16の間、メモリーセルアレイ１〜３と同様に、メモリーセルアレイ４のA0により指定される１ワード分（３２個）のメモリーセルにD[31:0]が書き込まれる。そして、時刻ｔ16における内部クロック信号１６（InCLK）の立ち上がりでＥＥＰＲＯＭ書き込みイネーブル信号２５（EEP_WrEn）がローレベルになり、メモリーセルアレイ４に対する書き込みが終了する。
【００８８】
また、時刻ｔ16における内部クロック信号１６（InCLK）の立ち上がりで、ＥＥＰＲＯＭチップセレクト信号２１の下位４ビット（EEP_XCS[3:0]）が１１１１（4’hF）になり、メモリーセルアレイ１〜４のいずれも非選択になる。そして、時刻ｔ17において、チップイネーブル信号１９（CE）がローレベルになると、シリアルインターフェース回路１０がリセットされて多重書き込みの処理が終了する。
【００８９】
なお、本実施形態では、図６に示したように、メモリーセルアレイ５は多重書き込みの対象になっていないため、ＥＥＰＲＯＭチップセレクト信号２１の最上位ビット（EEP_XCS[4]）はハイレベルのまま変化しない。
【００９０】
以上説明したように、本実施形態の集積回路装置１では、バッファー１２４に保持された書き込みデータ２３がＥＥＰＲＯＭブロック２０のメモリーセルアレイ１〜４のメモリーセルに重複して書き込まれるため、シリアルデータ３１を１回受け取れば自動的に複数のメモリーセルに同一のデータを書き込むことができる。そのため、同一の書き込みデータを含むシリアルデータ３１を複数回受け取って複数のメモリーセルにそれぞれ書き込む場合と比較して、ノイズの影響や人為的なミスによる誤書き込みの確率を低減させることができる。従って、本実施形態の集積回路装置１によれば、より確実に複数のメモリーセルに同一データが書き込まれるようにすることができるので、ＥＥＰＲＯＭブロック２０に書き込まれるデータの信頼性を向上させることができる。また、ＥＥＰＲＯＭブロック２０に対する書き込みを行うソフトウェアの作成の手間を低減させることができる。
【００９１】
また、本実施形態の集積回路装置１によれば、ＥＥＰＲＯＭチップセレクト信号２１により書き込み対象のメモリーセルアレイを選択することができるので、異なるメモリーセルアレイにそれぞれ含まれる複数のメモリーセルに同一アドレスを割り当てることができる。従って、本実施形態の集積回路装置１によれば、複数のメモリーセルに同一データを多重書き込みする際に書き込みＥＥＰＲＯＭアドレスデータ１２２を変更する必要がないため、ＥＥＰＲＯＭ書き込み制御回路１２０の構成をより簡単にすることができる。
【００９２】
また、図８や図９で説明したように、本実施形態の集積回路装置１によれば、互いに異なるアドレスが割り当てられた複数のメモリーセルに多重書き込みをする場合、すべてのメモリーセルに同時に書き込むのではなく、各メモリーセルに順番に書き込む。従って、本実施形態の集積回路装置１によれば、すべてのメモリーセルに同時に書き込む場合と比較して、書き込み時のピーク電流を低減させることができる。
【００９３】
また、図８に示したように、本実施形態の集積回路装置１では、図６に示したテーブルに基づいて、ＥＥＰＲＯＭアドレスデータ１２２が多重書き込みの対象であれば、必ずメモリーセルアレイ１、２、３、４の順に書き込みが行われる。すなわち、シリアルデータ３１によりメモリーセルアレイ１〜４のいずれのアドレスが指定されても、メモリーセルアレイ１〜４の各メモリーセルに同一データを書き込むことができる。従って、本実施形態の集積回路装置１によれば、多重書き込みの対象となるメモリーセルの一部ではなくすべてに同一の書き込みデータ２３が確実に書き込まれるようにすることができる。また、ＥＥＰＲＯＭブロック２０に対する書き込みを行うソフトウェアの作成時において、アドレス指定の自由度を高めるとともに人為的ミスの確率を低減させることができる。
【００９４】
また、図９に示したように、本実施形態の集積回路装置１では、時刻ｔ7におけるシリアルクロック信号１８の３８回目の立ち上がりでＥＥＰＲＯＭ書き込みデータ１２１が確定し、時刻ｔ7におけるシリアルクロック信号１８の３９回目の立ち上がり以降に発生する内部クロック信号１６の１回目の立ち上がりでＥＥＰＲＯＭ書き込みデータ１２１がバッファー１２４に取り込まれてＥＥＰＲＯＭ書き込みデータ２３が確定する。すなわち、本実施形態の集積回路装置１によれば、シリアル入出力回路１００が書き込みデータ１２１を取得する動作を確実に終了してからバッファー１２４に書き込みデータを取り込ませることができる。従って、本実施形態の集積回路装置１によれば、シリアルクロック信号１８と内部クロック信号１６が非同期であっても、非同期同期化用のバッファーを挿入する必要がなく回路規模を低減することができる。
【００９５】
２．電子機器
図１０に、本実施形態の電子機器のブロック図の一例を示す。本電子機器８００は、集積回路装置８１０、入力部８２０、メモリー８３０、電源生成部８４０、ＬＣＤ８５０、音出力部８６０を含む。
【００９６】
ここで、入力部８２０は、種々のデータを入力するためのものである。集積回路装置８１０は、この入力部８２０により入力されたデータに基づいて種々の処理を行うことになる。メモリー８３０は、集積回路装置８１０などの作業領域となるものである。電源生成部８４０は、電子機器８００で使用される各種電源を生成するためのものである。ＬＣＤ８５０は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものである。
【００９７】
音出力部８６０は、電子機器８００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカーなどのハードウェアにより実現できる。
【００９８】
図１１（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカー９５６を備える。
【００９９】
図１１（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカー９６８を備える。
【０１００】
図１１（Ｃ）に、電子機器の１つであるパーソナルコンピューター９７０の外観図の例を示す。このパーソナルコンピューター９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示するＬＣＤ９７４、音出力部９７６を備える。
【０１０１】
本実施形態の集積回路装置を図１１（Ａ）〜図１１（Ｃ）の電子機器に組み込むことにより、より信頼性の高い電子機器を提供することができる。なお、図１に示した記憶部８は、メモリー８３０であってもよいし、集積回路装置８１０の内部にある不図示の記憶部であってもよい。
【０１０２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１０３】
例えば、本実施形態では、ＥＥＰＲＯＭブロック２０のメモリーセルアレイ１〜４に含まれるメモリーセルはすべて多重書き込みの対象となっているが、メモリーセルアレイ１〜４に含まれる一部のメモリーセルは多重書き込みの対象でないように構成してもよい。例えば、メモリーセルアレイ１〜４の下位１ワード（３２ビット）分のメモリーセルはすべて多重書き込みの対象とし、メモリーセルアレイ１〜４の上位１ワード（３２ビット）分のメモリーセルは単独書き込みの対象とするように構成してもよい。
【０１０４】
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【０１０５】
１  集積回路装置、２  データ取得部、３  バッファー、４  書き込み制御部、５  タイミング制御部、６  記憶素子、７−１〜７−Ｎ  記憶ブロック、８  記憶部、１０  シリアルインターフェース回路、１１〜１５  ＥＥＰＲＯＭ読み出しデータ、１６  内部クロック信号、１７  シリアルデータ信号、１８  シリアルクロック信号、１９  チップイネーブル信号、２０  ＥＥＰＲＯＭブロック、２１  ＥＥＰＲＯＭチップセレクト信号、２２  ワード選択信号、２３  ＥＥＰＲＯＭ書き込みデータ、２４  ＥＥＰＲＯＭ読み出しイネーブル信号、２５  ＥＥＰＲＯＭ書き込みイネーブル信号、３０  Ｉ／Ｏ回路、３１  シリアルデータ、３２  読み出しデータ、３３  読み出し出力イネーブル信号、４０  内部クロック生成回路、４１  内部クロック要求信号、５０  アナログ制御回路、５１〜５５  ＥＥＰＲＯＭ出力データ、６０  アナログ回路ブロック、７０  レジスターブロック、８１  シリアルデータ、８２  書き込みデータ、８３  書き込みデータ、８４  書き込みアドレス、８５  書き込み制御信号、８６  第１のクロック信号、８７  制御信号、８８  第２のクロック信号、１００  シリアル入出力回路、１１０  メインシーケンサー、１１１  ＥＥＰＲＯＭ書き込みシーケンスビジー信号、１１２  カウンター、１２０  ＥＥＰＲＯＭ書き込み制御回路、１２１  ＥＥＰＲＯＭ書き込みデータ、１２２  ＥＥＰＲＯＭアドレスデータ、１２３  ＥＥＰＲＯＭ書き込みデータ、１２４  バッファー、１２６  ＥＥＰＲＯＭ書き込みシーケンサー、１３０  選択回路、１３１  ＥＥＰＲＯＭ読み出しイネーブル信号、１３２  ＥＥＰＲＯＭ書き込みチップセレクト信号、２００  昇圧回路、２０１  書き込み電圧、２１０  メモリーセルアレイ１、２２０  メモリーセルアレイ２、２３０  メモリーセルアレイ３、２４０  メモリーセルアレイ４、２５０  メモリーセルアレイ５、８００  電子機器、８１０  集積回路装置、８２０  入力部、８３０  メモリー、８４０  電源生成部、８５０  ＬＣＤ、８６０  音出力部、９５０  携帯電話、９５２  ダイヤルボタン、９５４  ＬＣＤ、９５６  スピーカー、９６０  携帯型ゲーム装置、９６２  操作ボタン、９６４  十字キー、９６６  ＬＣＤ、９６８  スピーカー、９７０  パーソナルコンピューター、９７２  キーボード、９７４  ＬＣＤ、９７６  音出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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