(57)【要約】      （修正有）【課題】非揮発性メモリ装置に関し、ヒステリシス（Hysteresis）特性を有する素子をメモリの情報格納素子として用いるメモリにおいて、別途の検証（Verify）時間を費やさず、安定した動作レベルを確保する。【解決手段】ビットラインＢＬ及びソースラインＳＬに印加される書込み電流に従い、磁気抵抗素子ＭＴＪにデータを読出し及び書込みするメモリセル１００と、ビットライン及びソースラインの電圧を検出する電圧検出部１１０と、電圧検出部の出力に従い書込み制御信号の活性化の可否を制御する書込み電流制御部１２０と、書込み制御信号の活性化の可否に従い、メモリセル１００に供給される書込み電流の量を制御する書込み駆動部ＷＤ１，ＷＤ２とを含む。【選択図】図５
2011138598.tif 000002
【特許請求の範囲】
【請求項１】
ビットライン及びソースラインに印加される書込み電流に従い、磁気抵抗素子にデータを読出し及び書込みするメモリセルと、
前記ビットライン及び前記ソースラインの電圧を検出する電圧検出部と、
前記電圧検出部の出力に従い書込み制御信号の活性化の可否を制御する書込み電流制御部と、
前記書込み制御信号の活性化の可否に従い、前記メモリセルに供給される前記書込み電流の量を制御する書込み駆動部と
を含むことを特徴とする非揮発性メモリ装置。
【請求項２】
前記メモリセルは、
前記ビットラインと連結されるMTJ素子と、
前記MTJ素子と前記ソースラインとの間に連結され、ゲートがワードラインと連結されるスイッチング素子と
を含むことを特徴とする、請求項1に記載の非揮発性メモリ装置。
【請求項３】
前記電圧検出部は、
書込みイネーブル信号の活性化時に前記ソースラインの電圧を検出して第1検出信号及び第1駆動信号を出力するソースライン電圧検出部と、
前記書込みイネーブル信号の活性化時に前記ビットラインの電圧を検出して第2検出信号及び第2駆動信号を出力するビットライン電圧検出部と
を含むことを特徴とする、請求項1に記載の非揮発性メモリ装置。
【請求項４】
前記ソースライン電圧検出部は、前記ソースラインと連結され、互いに異なる閾値電圧を有する多数のインバータを含むことを特徴とする、請求項3に記載の非揮発性メモリ装置。
【請求項５】
前記ソースライン電圧検出部は、前記ソースラインの電圧がブレークダウン電圧より小さく、データ「1」の書込み電圧より大きい区間を感知することを特徴とする、請求項3に記載の非揮発性メモリ装置。
【請求項６】
前記ビットライン電圧検出部は、前記ビットラインと連結され、互いに異なる閾値電圧を有する多数のインバータを含むことを特徴とする、請求項3に記載の非揮発性メモリ装置。
【請求項７】
前記ソースライン電圧検出部は、前記ソースラインの電圧がブレークダウン電圧より小さく、データ「0」の書込み電圧より大きい区間を感知することを特徴とする、請求項3に記載の非揮発性メモリ装置。
【請求項８】
前記書込み電流制御部は、
前記ソースラインの電圧がブレークダウン電圧以上の場合、前記書込み制御信号を非活性化させ、前記ソースラインの電圧がデータ「1」の書込み電圧より小さい場合、前記書込み制御信号を活性化させることを特徴とする、請求項1に記載の非揮発性メモリ装置。
【請求項９】
前記書込み電流制御部は、
前記ビットラインの電圧がブレークダウン電圧以上の場合、前記書込み制御信号を非活性化させ、前記ビットラインの電圧がデータ「0」の書込み電圧より小さい場合、前記書込み制御信号を活性化させることを特徴とする、請求項1に記載の非揮発性メモリ装置。
【請求項１０】
前記書込み電流制御部は、
前記電圧検出部の出力に従い、前記ソースラインに供給される前記書込み電流の量を制御するための第1書込み制御信号を出力するソースライン電流制御部と、
前記電圧検出部の出力に従い、前記ビットラインに供給される前記書込み電流の量を制御するための第2書込み制御信号を出力するビットライン電流制御部と
を含むことを特徴とする、請求項1に記載の非揮発性メモリ装置。
【請求項１１】
前記ソースライン電流制御部は、データ「1」の書込み動作時にのみ動作することを特徴とする、請求項10に記載の非揮発性メモリ装置。
【請求項１２】
前記ビットライン電流制御部は、データ「0」の書込み動作時にのみ動作することを特徴とする、請求項10に記載の非揮発性メモリ装置。
【請求項１３】
前記書込み駆動部は、前記書込み制御信号に応じて電流源の動作可否が制御され、前記書込み電流の量が調節されることを特徴とする、請求項1に記載の非揮発性メモリ装置。
【請求項１４】
前記書込み駆動部は、
前記書込み制御信号のうち第1書込み制御信号に応じて前記ビットラインに前記書込み電流を供給する第1書込み駆動部と、
前記書込み制御信号のうち第2書込み制御信号に応じて前記ソースラインに前記書込み電流を供給する第2書込み駆動部と
を含むことを特徴とする、請求項1に記載の非揮発性メモリ装置。
【請求項１５】
前記書込み駆動部は、
前記書込み制御信号の活性化時に前記書込み電流の量を増加させる第1電流源と、
前記書込み制御信号の非活性化時に前記書込み電流の量を減少させる第2電流源と、
前記書込み制御信号がハイインピーダンス状態の場合、前記書込み電流の量を基準値で供給する第3電流源と
を含むことを特徴とする、請求項1に記載の非揮発性メモリ装置。
【請求項１６】
ビットラインと連結される磁気抵抗素子と、前記磁気抵抗素子とソースラインとの間に連結され、ワードラインにより制御されるスイッチング素子を含み、前記ビットラインと前記ソースラインに印加される書込み電流に従いデータの読出し及び書込みが行われるメモリセルと、
前記ビットライン及び前記ソースラインの電圧を検出する電圧検出部と、
前記電圧検出部の出力に従い、書込み制御信号の電圧レベルを制御する書込み電流制御部と、
前記メモリセルに前記書込み電流を供給する書込み駆動部と
を含み、
前記スイッチング素子のゲート端子を介し前記書込み制御信号が印加され、前記メモリセルに流れる電流のレベルが調整されることを特徴とする非揮発性メモリ装置。
【請求項１７】
前記磁気抵抗素子は、MTJ素子を含むことを特徴とする、請求項16に記載の非揮発性メモリ装置。
【請求項１８】
前記スイッチング素子は、
前記書込み制御信号の電圧レベルが増加すると、前記メモリセルに流れる電流を増加させ、前記書込み制御信号の電圧レベルが減少すると、前記メモリセルに流れる電流を減少させることを特徴とする、請求項16に記載の非揮発性メモリ装置。
【請求項１９】
前記書込み電流制御部は、
前記ソースラインの電圧がブレークダウン電圧以上の場合、前記書込み制御信号の電圧レベルを前記スイッチング素子のゲート電圧より低いレベルで出力し、前記ソースラインの電圧がデータ「1」の書込み電圧より小さい場合、前記書込み制御信号の電圧レベルを前記ゲート電圧より高いレベルで出力することを特徴とする、請求項16に記載の非揮発性メモリ装置。
【請求項２０】
前記書込み電流制御部は、
前記ビットラインの電圧がブレークダウン電圧以上の場合、前記書込み制御信号の電圧レベルを前記スイッチング素子のゲート電圧より低いレベルで出力し、前記ビットラインの電圧がデータ「0」の書込み電圧より小さい場合、前記書込み制御信号の電圧レベルを前記ゲート電圧より高いレベルで出力することを特徴とする、請求項16に記載の非揮発性メモリ装置。
【請求項２１】
ビットライン及びソースラインに印加される書込み電流に従い、磁気抵抗素子にデータを読出し又は書込みするメモリセルと、
書込み駆動信号に応じて前記メモリセルに前記書込み電流を供給する書込み駆動部と、
前記ビットライン及び前記ソースラインに連結され、前記磁気抵抗素子の抵抗変化を感知して遷移検出信号を出力する遷移検出部と、
前記遷移検出信号に応じて前記書込み駆動信号のパルス幅を制御する書込み制御部と
を含むことを特徴とする非揮発性メモリ装置。
【請求項２２】
前記メモリセルは、
前記ビットラインと連結されるMTJ素子と、
前記MTJ素子と前記ソースラインとの間に連結され、ゲートがワードラインと連結されるスイッチング素子と
を含むことを特徴とする、請求項21に記載の非揮発性メモリ装置。
【請求項２３】
前記書込み駆動部は、
前記ビットラインに前記書込み電流を供給する第1書込み駆動部と、
前記ソースラインに前記書込み電流を供給する第2書込み駆動部と
を含むことを特徴とする、請求項21に記載の非揮発性メモリ装置。
【請求項２４】
前記遷移検出部は、
第1書込みイネーブル信号の活性化時、前記ビットラインの電圧レベルが遷移する時点で一定の幅を有するパルスを出力することを特徴とする、請求項21に記載の非揮発性メモリ装置。
【請求項２５】
前記遷移検出部は、
第1書込みイネーブル信号の活性化時、前記ソースラインの電圧レベルが遷移する時点で一定の幅を有するパルスを出力することを特徴とする、請求項21に記載の非揮発性メモリ装置。
【請求項２６】
前記遷移検出部は、
第1書込みイネーブル信号の活性化時、前記ビットライン、前記ソースラインの電圧レベルが遷移する時点で前記遷移検出信号を遷移させる論理組合手段を含むことを特徴とする、請求項21に記載の非揮発性メモリ装置。
【請求項２７】
前記論理組合手段は、
前記ビットラインの信号、及び前記ビットラインの信号を一定時間遅延した第1遅延信号を排他的NOR演算する第1排他的NORゲートと、
前記ソースラインの信号、及び前記ソースラインの信号を一定時間遅延した第2遅延信号を排他的NOR演算する第2排他的NORゲートと、
前記第1排他的NORゲート、及び前記第2排他的NORゲートの出力をNAND演算して前記遷移検出信号を出力するNANDゲートと
を含むことを特徴とする、請求項26に記載の非揮発性メモリ装置。
【請求項２８】
前記書込み駆動信号は、第2書込みイネーブル信号に応じてイネーブル時点が制御され、前記遷移検出信号に応じてディスエーブル時点が制御されることを特徴とする、請求項21に記載の非揮発性メモリ装置。
【請求項２９】
前記書込み駆動信号は、前記遷移検出信号がイネーブルされると、一定の遅延時間以後ローレベルにディスエーブルされることを特徴とする、請求項28に記載の非揮発性メモリ装置。
【請求項３０】
前記第2書込みイネーブル信号は、前記磁気抵抗素子に書き込まれたデータと、前記磁気抵抗素子に書き込もうとするデータとが一致する場合に供給されるパルスであることを特徴とする、請求項28に記載の非揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、非揮発性メモリ装置に関し、特に、磁気トンネル接合素子（Magnetic Tunnel Junction element、MTJ）を利用する磁気抵抗ラム（Magnetoresistive random access memory、以下「MRAM」と記す）に関する技術である。
【背景技術】
【０００２】
殆どの半導体メモリ製造企業等は、次世代記憶素子の1つとして強磁性体物質を利用したMRAMを開発している。MRAMは、強磁性薄膜を多層に形成し、各薄膜層の磁化方向に沿う電流の変化を感知することにより、データを読出し/書込みすることができる記憶素子である。
【０００３】
即ち、MRAMは磁気物質の薄膜に磁気分極（Magnetic Polarization）状態を格納させるメモリ形態であって、ビットライン電流とワードライン電流の組合せに従い生成された磁場によって磁気分極状態を変更するか感知し出すことにより、書込みと読出し動作が行われる。このようなMRAMは、磁性薄膜固有の特性により、高速、低電力及び高集積が可能なだけでなく、フラッシュメモリのように非揮発性メモリ動作の可能な素子である。
【０００４】
MRAMは、一般にGMR（Giant Magneto Resistance）、MTJ（Magnetic Tunnel Junction、以下「MTJ」と記す）など幾多のセル種類で構成される。
【０００５】
即ち、MRAMは、スピンが電子の伝達現象に莫大な影響を及ぼすため発生する巨大磁気抵抗（GMR）現象やスピン分極磁気透過現象を利用してメモリ素子を具現する。
【０００６】
先ず、巨大磁気抵抗（GMR）現象を利用したMRAMは、非磁性層を間に置いた2つの磁性層において、スピン方向の同じ場合より異なる場合の抵抗が特に異なる現象を利用して具現される。
【０００７】
なお、スピン分極磁気透過現象を利用したMRAMは、絶縁層を間に置いた2つの磁性層において、スピン方向の同じ場合が異なる場合より電流の透過が遥かによく発生する現象を利用して具現される。
【０００８】
このような従来のMRAMは、図1に示す通り、1つのスイッチング素子Tと1つのMTJ素子を有する1T+1MTJ構造を有する。
【０００９】
MRAMセルアレイは、複数のワードラインWL1〜WL4と、複数のビットラインBL1、BL2と、これらにより選択されるセル1及び複数のビットラインBL1、BL2と連結されるセンスアンプSA1、SA2を含む。
【００１０】
具体的に、複数のビットラインBL1、BL2がロー方向に配列され、複数のワードラインWL1〜WL4がカラム方向に配列される。なお、複数のビットラインBL1、BL2と、複数のワードラインWL1〜WL4が交差する領域に、複数の単位セル1がそれぞれ形成される。
【００１１】
それぞれの単位セル1は、ワードラインWLの状態に従いスイッチング動作するスイッチング素子Tと、スイッチング素子Tの一端とビットラインBLとの間に連結された1つのMTJ素子を含む。ここで、スイッチング素子は、ゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。
【００１２】
なお、それぞれのビットラインBL1、BL2にはセンスアンプSA1、SA2が連結され、ビットラインBL1、BL2から印加されるセルデータをセンシング及び増幅する。
【００１３】
ここでMTJは、図2a及び図2bのような原理で動作する。
【００１４】
従来のMTJの構造は、2つの層の磁化方向の整列に従い抵抗が変化する特性を有している。即ち、MTJは、外部の磁場又はMTJを貫通して流れる電流の量と方向により磁化方向が変化する自由強磁性層（Free magnetic layer）2と、トンネル接合層（Tunnel junction layer）3及び磁化方向が固定された固定強磁性層（Fixed magnetic layer）4が積層されてなる。
【００１５】
ここで、自由強磁性層2と固定強磁性層4は大凡NiFeCo/CoFeのような材料を有し、トンネル接合層3はAl2O3のような材質を有する。自由強磁性層2と固定強磁性層4は、絶縁層であるトンネル接合層3により分離されている。
【００１６】
なお、自由強磁性層2と固定強磁性層4は互いに異なる厚さを有し、それに伴い、固定強磁性層4は強い磁場で磁気分極状態が変化し、自由強磁性層2は弱い磁場で磁気分極状態が変化する。
【００１７】
この自由強磁性層2と固定強磁性層4へ垂直方向に電圧を印加すると、トンネル接合層3の厚さが非常に薄いため、電子のトンネリング（Tunneling）現象により電流が流れることになる。
【００１８】
図2aに示す通り、自由強磁性層2と固定強磁性層4の磁化方向が同じ場合、トンネル接合層3のトンネリング抵抗が低くなって大きいトンネリング電流が流れることになるので、センシング電流が大きくなる。
【００１９】
その反面、図2bに示す通り、自由強磁性層2と固定強磁性層4の磁化方向が異なる場合、トンネル接合層3のトンネリング抵抗が高くなって低いトンネリング電流が流れることになるので、センシング電流が小さくなる。
【００２０】
ここで、自由強磁性層2は外部の磁場により磁化極性方向が変化し、この自由強磁性層2の磁化極性方向に従い「0」又は「1」の情報が記憶される。したがって、書込み時に固定強磁性層4は磁気分極状態が変わらず、自由強磁性層2のみ磁気分極状態が変化する磁場だけ発生させる。
【００２１】
図3は、MTJの電流に伴う抵抗特性を説明するための図である。
【００２２】
MTJ素子は、ヒステリシス（Hysteresis）特性を有する代表的な素子である。MTJ素子は、固定強磁性層4に接したボトム電極（Bottom electrode）から自由強磁性層2に接したトップ電極（Top electrode）へ陽の電流が流れる場合、抵抗値がハイ抵抗RHとなり、データ「1」が書き込まれることになる。
【００２３】
その反面、MTJ素子は、自由強磁性層2に接したトップ電極（Top electrode）から固定強磁性層4に接したボトム電極（Bottom electrode）へ陰の電流が流れる場合、抵抗値がロー抵抗RLとなり、データ「0」が書き込まれることになる。
【００２４】
このようなMTJ素子は、陽の電流がIswHになるとき、抵抗値がRLからRHに遷移することになる。逆に、MTJ素子は陰の電流がIswLになるとき、抵抗値がRHからRLに遷移することになる。
【００２５】
したがって、電流に従いMTJ素子がスイッチングしたとき、抵抗の遷移時点でMTJ両端にかかる電圧が瞬時変わることになる。
【００２６】
図3のヒステリシス 特性をみれば、データ「1」を書き込むため、電流IswHに一定のマージンを置いて電流IHを供給し、抵抗RLを抵抗RHに遷移させることになる。このとき、MTJ素子の両端にかかる電圧がIH×RLでデータが変わりながら電圧がIH×RHに増加することになる。
【００２７】
ここで、抵抗RHは抵抗RLの2倍以上の電圧値に該当し、これは工程の安定化と共にセンシングマージンの増加のため引続き増加することになる。
【００２８】
さらに、メモリ動作の特性上、幾多のエラー（Error）要因と共に、基準抵抗RHより大きい値を有する抵抗RHがチップ内に存在する。なお、目標とする電流IHより大きい電流IHが流れるセルも存在することになる。これに伴い、MTJの両端電圧IH×RHがMTJ素子の信頼性（Reliability）を低下させるほどに大きくなり得る可能性がある。
【００２９】
このような場合、MTJ素子を構成するレイヤー（Layer）のうちオキシド（Oxide）層にかかる電圧を変化させることになる。ここに確かなデータを書き込むための必要以上の電流が供給されるか、PVT（Process、Voltage、Temperature）変化などのエラー要因が追加されることもあり得る。そうすると、素子の集積化と共に薄くなるオキシド層にブレーキダウンフィールド（Break down field）以上のストレスを誘発させ、セルの信頼性が低下する。
【００３０】
特に、MTJ素子に書込み電流を供給する書込み駆動部（Write driver）は、既にセルに書き込まれたデータの値は考慮せず、現在書き込もうとするデータ値にのみ依存することになる。これに伴い、データの遷移以前には大きいフィールド（Field）がオキシド層に印加され、セルの耐久性（Endurance）が低下するとの問題点がある。
【００３１】
さらに、従来の書込み駆動部は、書込み動作時にMTJ素子の両端にかかる電圧を考慮しない。このため、実際多様な要因による電流の減少時に書込み動作の誤動作を誘発するか、不可避な電流の増加時にセル素子が破壊されることもあり得る。
【００３２】
図4a及び図4bは、MTJの電流パルス幅に伴うスイッチング電流及びスイッチング確率特性を説明するためのグラフである。
【００３３】
図4aは、書込み電流のパルス幅（Current pulse width）に伴うスイッチング電流の変化を示す図である。なお、図4bは、書込み電流の時間に伴うスイッチング確率（Switching probability）を示す図である。
【００３４】
図4aに示す通り、書込み電流のパルス幅が小さいほどスイッチング電流の強度が強くならなければならないとのことが分かる。即ち、書込み電流のパルス幅が小さいほど平均電流密度（Average current density）が高いことが分かる。
【００３５】
ところで、チップ内の多様な要因により、スイッチング電流が予めデザインした電流より小さい値で駆動される場合がある。これに伴い、デザインした電流の強度に合わせられた電流の幅を有する従来のメモリ装置の技術では書込み誤動作が発生し得る。ここで、電流のパルス幅に十分なマージン（Margin）を有するように予めデザインすることができない理由は、電力消耗の側面や高速動作の側面における懸念のためである。
【００３６】
図4bに示す通り、書込み電流の印加時間が短くなると、スイッチングされない確率が高くなることを示す図である。即ち、書込み電流の印加時間が短くなる場合、書込み動作の誤動作を誘発し得るとのことを示唆する。
【発明の概要】
【発明が解決しようとする課題】
【００３７】
本発明は、次のような特徴を有する。
【００３８】
第一、本発明はヒステリシス（Hysteresis）特性を有する素子をメモリの情報格納素子として用いるメモリにおいて、別途の検証（Verify）時間を費やさず、安定した動作レベルを確保することができるようにすることにその特徴がある。
【００３９】
第二、本発明はMTJ素子の電圧が遷移する時点を感知して書込み駆動部の電流量を調節することにより、安全な書込み動作を可能にすることにその特徴がある。
【００４０】
第三、MTJ素子の両端に大きい電圧が印加されて信頼性が低下する問題を解決できるようにすることにその特徴がある。
【００４１】
第四、スイッチング動作のための最小マージン（Margin）の電流を保障させ、メモリ素子の動作中に幾多の妨害要因によりスイッチング確率が減少する現象を防止できるようにすることにその特徴がある。
【００４２】
第五、本発明は、書込み動作を行いながら、直ちに現在の状況を検出して書込み電流を制御することになるので、高速、高集積メモリ格納装置の設計を可能にすることにその特徴がある。
【００４３】
第六、本発明は、MTJ素子に書込み電流を印加するとき、書込みパルス幅に伴う書込みフェイルを防止できるようにすることにその特徴がある。
【課題を解決するための手段】
【００４４】
本発明に係る非揮発性メモリ装置は、ビットライン及びソースラインに印加される書込み電流に従い、磁気抵抗素子にデータを読出し及び書込みするメモリセルと、ビットライン及びソースラインの電圧を検出する電圧検出部と、電圧検出部の出力に従い書込み制御信号の活性化の可否を制御する書込み電流制御部と、書込み制御信号の活性化の可否に従い、メモリセルに供給される書込み電流の量を制御する書込み駆動部とを含むことを特徴とする。
【００４５】
なお、本発明は、ビットラインと連結される磁気抵抗素子と、磁気抵抗素子とソースラインとの間に連結され、ワードラインにより制御されるスイッチング素子とを含み、ビットラインとソースラインに印加される書込み電流に従い、データの読出し及び書込みが行われるメモリセルと、ビットライン及びソースラインの電圧を検出する電圧検出部と、電圧検出部の出力に従い書込み制御信号の電圧レベルを制御する書込み電流制御部と、メモリセルに書込み電流を供給する書込み駆動部とを含み、スイッチング素子のゲート端子を介し書込み制御信号が印加され、メモリセルに流れる電流のレベルが調整されることを特徴とする。
【００４６】
さらに、本発明は、ビットライン及びソースラインに印加される書込み電流に従い、磁気抵抗素子にデータを読出し又は書込みするメモリセルと、書込み駆動信号に応じてメモリセルに書込み電流を供給する書込み駆動部と、ビットライン及びソースラインに連結され、磁気抵抗素子の抵抗変化を感知して遷移検出信号を出力する遷移検出部と、遷移検出信号に応じて書込み駆動信号のパルス幅を制御する書込み制御部とを含むことを特徴とする。
【発明の効果】
【００４７】
本発明は、次のような効果を有する。
【００４８】
第一、ヒステリシス（Hysteresis）特性を有する素子をメモリの情報格納素子として用いるメモリにおいて、別途の検証（Verify）時間を費やさず、安定した動作レベルを確保することができるようにする。
【００４９】
第二、本発明は、MTJ素子の電圧が遷移する時点を感知して書込み駆動部の電流量を調節することにより、安全な書込み動作を可能にする。
【００５０】
第三、MTJ素子の両端に大きい電圧が印加されて信頼性が低下する問題を解決できるようにする。
【００５１】
第四、スイッチング動作のための最小マージン（Margin）の電流を保障させ、メモリ素子の動作中に幾多の妨害要因によりスイッチング確率が減少する現象を防止できるようにする。
【００５２】
第五、既存の検証（Verify）書込み構造では、読出し動作の遂行以後、条件付き書込み動作の繰返し過程により書込み動作時間が増加した。しかし、本発明は、書込み動作を行いながら、直ちに現在の状況を検出して書込み電流を制御することになるので、高速、高集積メモリ格納装置の設計を可能にする。
【００５３】
第六、本発明は、MTJ（Magnetic Tunnel Junction）素子に書込み電流を印加するとき、書込みパルス幅に伴う書込みフェイルを防止できるようにする。即ち、本発明は、ヒステリシス（Hysteresis）素子の代表的な例であるMTJ素子の書込み特性のうち、書込み電流の供給時間に係わるスイッチングエラーを防止できるようにする。これに伴い、本発明は高集積、高速メモリ格納装置の大きな問題点であるソフトエラー（Soft error）を修正し、セル効率を向上させることができるようにする効果を提供する。
【００５４】
併せて、本発明の好ましい実施例は例示の目的のためのもので、当業者であれば特許請求の範囲の技術的思想と範囲を介し多様な修正、変更、代替及び付加が可能なはずであり、このような構成変更などは特許請求の範囲に属するものと見なければならない。
【図面の簡単な説明】
【００５５】
【図１】従来のMRAMセルアレイを示した図である。
【図２ａ】一般的なMTJの構成を示す図である。
【図２ｂ】一般的なMTJの構成を示す図である。
【図３】MTJの電流に伴う抵抗の特性を説明するためのグラフである。
【図４ａ】MTJの電流パルス幅に沿うスイッチング電流及びスイッチング確率の特性を説明するためのグラフである。
【図４ｂ】MTJの電流パルス幅に沿うスイッチング電流及びスイッチング確率の特性を説明するためのグラフである。
【図５】本発明に係る非揮発性メモリ装置の構成を示す図である。
【図６】図5の電圧検出部に関する詳細回路図である。
【図７】図5の書込み電流制御部に関する詳細回路図である。
【図８ａ】本発明に係る非揮発性メモリ装置の電圧レベルを説明するための図である。
【図８ｂ】本発明に係る非揮発性メモリ装置の電圧レベルを説明するための図である。
【図９】本発明の他の実施例に係る非揮発性メモリ装置の構成を示す図である。
【図１０】本発明のさらに他の実施例に係る非揮発性メモリ装置の構成を示す図である。
【図１１】本発明のさらに他の実施例に係る非揮発性メモリ装置の構成を示す図である。
【図１２】図11の遷移検出部に関する詳細回路図である。
【図１３ａ】図11に係る非揮発性メモリ装置の動作タイミング図である。
【図１３ｂ】図11に係る非揮発性メモリ装置の動作タイミング図である。
【発明を実施するための形態】
【００５６】
以下、図を参照しながら本発明の実施例に対し詳しく説明する。
【００５７】
図5は、本発明に係る非揮発性メモリ装置の構成を示す図である。
【００５８】
本発明はメモリセル100、書込み駆動部WD1、WD2、電圧検出部110及び書込み電流制御部120を含む。
【００５９】
ここで、メモリセル100は、磁気抵抗素子とスイッチング素子Tを含む。ここで、磁気抵抗素子はMTJ（Magnetic Tunnel Junction）素子を含むのが好ましい。
【００６０】
スイッチング素子Tは、MTJ素子とソースラインSLとの間に連結され、ゲート端子がワードラインWLと連結される。なお、MTJ素子は、スイッチング素子Tの一端とビットラインBLとの間に連結される。スイッチング素子Tは、ゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。
【００６１】
なお、両方向書込み駆動部WD1、WD2は、メモリセル100を間に置いて両側に備えられる。両方向書込み駆動部WD1、WD2は、書込み電流制御部120から印加される書込み制御信号CTRL_WRDH、CTRL_WRDLに応じ、書込み動作時に電流の量が調節される。
【００６２】
このような書込み駆動部WD1、WD2は、書き込もうとするデータが「1」の場合、駆動部DHがハイとなる。その反面、書込み駆動部WD1、WD2は、書き込もうとするデータが「0」の場合、駆動部DLがハイとなる。したがって、書き込もうとするデータに従ってMTJ素子に流れる電流の方向を変化させ、一定の書込み電流の幅を有するようにする。ここで、駆動部DH、DLは、電流を供給する電流源に該当する。
【００６３】
さらに、電圧検出部110は、ビットラインBLとソースラインSLとの間に連結され、書込みイネーブル信号/WEの活性化時にビットラインBLとソースラインSLの電圧を検出し、検出信号ENSL、ENBL及び駆動信号WRDH、WRDLを出力する。
【００６４】
MTJ素子は、自由強磁性層に接したトップ電極（Top electrode）がビットラインBLと連結される。なお、MTJ素子は、固定強磁性層に接したボトム電極（Bottom electrode）が、スイッチング素子Tを介しソースラインSLと連結される。このような電圧検出部110は、ビットラインBLとソースラインSLの電圧が変わる時点を検出して検出信号ENSL、ENBL及び駆動信号WRDH、WRDLを出力する。
【００６５】
なお、書き込み電流制御部120は入力データIDH、IDL、電圧検出部110から印加される検出信号ENSL、ENBL及び駆動信号WRDH、WRDLに応じ、書込み駆動部WD1、WD2の電流量を調節するための書込み制御信号CTRL_WRDH、CTRL_WRDLを出力する。
【００６６】
このような本発明は、MTJ素子の電圧が遷移する時点を感知して書込み駆動部の電流量を調節することにより、安全な書込み動作を可能にする。なお、MTJ素子の両端に大きい電圧が印加されて信頼性が低下する問題を解決できるようにする。さらに、スイッチング動作のための最小マージン（Margin）の電流を保障させ、メモリ素子の動作中に幾多の妨害要因によりスイッチング確率が減少する現象を防止できるようにする。
【００６７】
さらに、既存の検証（Verify）書込み構造では、読出し動作の遂行以後、条件付き書込み動作の繰返し過程により書込み動作時間が増加した。しかし、本発明は、書込み動作を行いながら、直ちに現在の状況を検出して書込み電流を制御することになるので、高速、高集積メモリ格納装置の設計を可能にする。
【００６８】
図6は、図5の電圧検出部110に関する詳細回路図である。
【００６９】
電圧検出部110はソースライン電圧検出部111、ビットライン電圧検出部112を含む。
【００７０】
ここで、ソースライン電圧検出部111はインバータIV1、IV2、排他的NORゲートXNOR1及びNANDゲートND1を含む。インバータIV1は、ソースラインSLの信号を反転してノードNODE1へ出力する。インバータIV2は、ソースラインSLの信号を反転してノードNODE2へ出力する。
【００７１】
排他的NORゲートXNOR1は、ノードNODE1の信号、書込みイネーブル信号/WE及びノードNODE2の信号を排他的NOR演算して検出信号ENSLを出力する。NANDゲートND1は、ノードNODE1の信号及びノードNODE2の信号をNAND演算して駆動信号WRDHを出力する。
【００７２】
なお、ビットライン電圧検出部112はインバータIV3、IV4、排他的NORゲートXNOR2及びNANDゲートND2を含む。インバータIV3は、ビットラインBLの信号を反転してノードNODE3へ出力する。インバータIV4は、ビットラインBLの信号を反転してノードNODE4へ出力する。
【００７３】
排他的NORゲートXNOR2は、ノードNODE3の信号、書込みイネーブル信号/WE及びノードNODE4の信号を排他的NOR演算して検出信号ENBLを出力する。NANDゲートND2は、ノードNODE3の信号及びノードNODE4の信号をNAND演算して駆動信号WRDLを出力する。
【００７４】
図7は、図5の書込み電流制御部120に関する詳細回路図である。
【００７５】
書込み電流制御部120は、ソースライン電流制御部121、ビットライン電流制御部122を含む。
【００７６】
ここで、ソースライン電流制御部121は、インバータIV5、IV6、PMOSトランジスタP1〜P3及びNMOSトランジスタN1、N2を含む。PMOSトランジスタP1〜P3及びNMOSトランジスタN1、N2は、電源端と接地端との間に直列連結される。
【００７７】
なお、PMOSトランジスタP1のゲート端子には、インバータIV5により反転した入力データIDHが印加される。なお、PMOSトランジスタP2、NMOSトランジスタN2の共通ゲート端子には駆動信号WRDHが印加される。
【００７８】
さらに、PMOSトランジスタP3のゲート端子には、インバータIV6により反転した検出信号ENSLが印加される。さらに、NMOSトランジスタN1のゲート端子には検出信号ENSLが印加される。なお、PMOSトランジスタP3、NMOSトランジスタN1は、共通ドレイン端子を介し書込み制御信号CTRL_WRDHが出力される。
【００７９】
さらに、ビットライン電流制御部122は、インバータIV7、IV8、PMOSトランジスタP4〜P6及びNMOSトランジスタN3、N4を含む。PMOSトランジスタP4〜P6及びNMOSトランジスタN3、N4は、電源端と接地端との間に直列連結される。
【００８０】
なお、PMOSトランジスタP4のゲート端子には、インバータIV7により反転した入力データIDLが印加される。なお、PMOSトランジスタP5、NMOSトランジスタN4の共通ゲート端子には駆動信号WRDLが印加される。
【００８１】
さらに、PMOSトランジスタP6のゲート端子には、インバータIV8により反転した検出信号ENBLが印加される。さらに、NMOSトランジスタN3のゲート端子には検出信号ENBLが印加される。なお、PMOSトランジスタP6、NMOSトランジスタN3は、共通ドレイン端子を介し書込み制御信号CTRL_WRDLが出力される。
【００８２】
このような構成を有する電圧検出部110、書込み電流制御部120の動作過程を説明する。
【００８３】
本発明は、データ「1」を書き込む場合とデータ「0」を書き込む場合に考慮しなければならないノードが変わることになる。これに伴い、ソースライン用ソースライン電圧検出部111、ソースライン電流制御部121を別に備え、ビットライン用ビットライン電圧検出部112、ビットライン電流制御部122を別に備えることになる。
【００８４】
先ず、データ「1」を書き込む場合、ソースラインSLからビットラインBLへ電流が流れることになる。このとき、ビットラインBLの電圧は殆どグラウンド電圧レベルとなり、ソースラインSLの電圧はIH×RL、IH×RHの2つの値を有する。したがって、ソースラインSLノードから電圧を検出して制御信号を生成することになる。
【００８５】
逆に、データ「0」を書き込む場合、ビットラインBLからソースラインSLへ電流が流れることになる。このとき、ソースラインSLの電圧は殆どグラウンド電圧レベルとなり、ビットラインBLの電圧はIL×RL、IL×RHの2つの値を有する。したがって、ビットラインBLノードから電圧を検出して制御信号を生成することになる。
【００８６】
即ち、データ「1」を書き込む場合、ソースライン電圧検出部111、ソースライン電流制御部121が動作することになり、データ「0」を書き込む場合、ビットライン電圧検出部112、ビットライン電流制御部122が動作することになる。
【００８７】
このような構成を有する本発明の動作過程を、図8a、図8bを参照しながら説明する。
【００８８】
先ず、ソースライン電圧検出部111は、ソースラインSLが互いに異なる閾値電圧を有するインバータIV1、IV2に連結される。ここで、インバータIV1の閾値電圧はVt1で、インバータIV2の閾値電圧はVt2である。インバータIV1、IV2から出力された信号は、排他的NORゲートXNOR1及びNANDゲートND1にそれぞれ入力される。
【００８９】
このとき、閾値電圧Vt1が閾値電圧Vt2より高い電圧レベルの場合、閾値電圧Vt1より大きい電圧がソースラインSLに印加されると、ノードNODE1、NODE2の電圧レベルが全てローレベルとなる。その反面、閾値電圧Vt2より小さい電圧がソースラインSLに印加されると、ノードNODE1、NODE2の電圧レベルが全てハイレベルとなる。さらに、ソースラインSLの電圧が閾値電圧Vt1、Vt2の間の電圧値を有することになると、ノードNODE1はハイレベルとなり、ノードNODE2はローレベルとなる。
【００９０】
ソースライン電圧検出部111は、このようにロジック閾値電圧が互いに異なるように設けられたインバータIV1、IV2を含んで安全な動作区間を設けることになる。
【００９１】
図8aは、データ「1」を書き込む場合を示す図である。既存のデータ抵抗がRLの場合とRHの場合、データ「1」を書き込むための電流IHが流れるときにソースラインSLにかかる電圧はIH×RL、IH×RHとなる。
【００９２】
ここで、既存のデータ抵抗がRHである素子は、既にデータ「1」が書き込まれた状態でデータ「1」を書き込む場合に該当する。
【００９３】
このような場合、駆動イシュー（Drivability Issue）はないが、IH×RHの大きい電圧により信頼性イシュー（Reliability Issue）があり得る。したがって、ブレークダウン（Breakdown）電圧VBKDより大きい電圧がソースラインSLに印加される場合、書込み電流を減少させてソースラインSLの電圧を減少させなければならない。ここで、ブレークダウン電圧VBKDは閾値電圧Vt1に該当する。
【００９４】
逆に、既存のデータ抵抗がRLである素子は、既にデータ「0」が書き込まれた状態でデータ「1」を書き込む場合に該当するので、データ抵抗がRLからRHに遷移しなければならない。このような場合、駆動イシュー（Drivability Issue）も共に考慮しなければならない。
【００９５】
即ち、スイッチングマージンを考慮した電流IHの量が減少しても、データ「1」を書き込むため最小限必要な電流IswHよりは大きい電流が流れなければならない。これに伴い、
IswH×RL、即ち、電圧VswHより小さい電圧がソースラインSLに印加される場合、書込み電流を増加させソースラインSLの電圧を増加させなければならない。ここで、電圧VswHは閾値電圧Vt2に該当する。
【００９６】
したがって、本発明は、図6のソースライン電圧検出部111を介し安全な動作区間を確保することになる。なお、ソースライン電圧検出部111の出力である検出信号ENSL、駆動信号WRDHは、ソースライン電流制御部121へ出力される。なお、ソースライン電流制御部121は検出信号ENSL、駆動信号WRDHに応じて書込み制御信号CTRL_WRDHを出力する。
【００９７】
即ち、ソースラインSLの電圧が閾値電圧Vt1より大きい場合、書込み制御信号CTRL_WRDHがローレベルとなる。そうすると、書込み駆動部WD2の駆動部DHが動作しなくなって書込み電流が減少することにより、ソースラインSLに流れる電圧が減少する。
【００９８】
その反面、ソースラインSLの電圧が閾値電圧Vt2より小さい場合、書込み制御信号CTRL_WRDHがハイレベルとなる。そうすると、書込み駆動部WD2の駆動部DHが動作することになって書込み電流が増加することにより、ソースラインSLに流れる電圧が増加する。
【００９９】
ところで、データ「0」の書込み動作時にもソースラインSLの電圧が閾値電圧Vt2より小さくはあるが、駆動部DHの電流源がイネーブルされてはならない。したがって、ソースライン電流制御部121のPMOSトランジスタP1は、インバータIV5により反転した入力データIDHが印加される。即ち、入力データIDHがハイレベルである区間で、データ「1」の書込み動作時にのみPMOSトランジスタP1がターンオンされ、ソースライン電流制御部121が動作することになる。
【０１００】
一方、ビットライン電圧検出部112は、ビットラインBLが互いに異なる閾値電圧を有するインバータIV3、IV4に連結される。ここで、インバータIV3の閾値電圧はVt3で、インバータIV4の閾値電圧はVt4である。インバータIV3、IV4から出力された信号は、排他的NORゲートXNOR2及びNANDゲートND2にそれぞれ入力される。
【０１０１】
このとき、閾値電圧Vt3が閾値電圧Vt4より高い電圧レベルの場合、閾値電圧Vt3より大きい電圧がビットラインBLに印加されると、ノードNODE3、NODE4の電圧レベルが全てローレベルとなる。その反面、閾値電圧Vt4より小さい電圧がビットラインBLに印加されると、ノードNODE3、NODE4の電圧レベルが全てハイレベルとなる。さらに、ビットラインBLの電圧が閾値電圧Vt3、Vt4の間の電圧値を有することになると、ノードNODE3はハイレベルとなり、ノードNODE4はローレベルとなる。
【０１０２】
ビットライン電圧検出部112は、このようにロジック閾値電圧が互いに異なるように設けられたインバータIV3、IV4を含んで安全な動作区間を設けることになる。
【０１０３】
図8bは、データ「0」を書き込む場合を示す図である。既存のデータ抵抗がRLの場合とRHの場合、データ「0」を書き込むための電流ILが流れるときにビットラインBLにかかる電圧はIL×RL、IL×RHとなる。
【０１０４】
ここで、既存のデータ抵抗がRLである素子は、既にデータ「0」が書き込まれた状態でデータ「0」を書き込む場合に該当する。このような場合、駆動イシュー（Drivability Issue）はないだけでなく、IL×RHに比べ小さい値を有するので、信頼性イシュー（Reliability Issue）もなくなる。
【０１０５】
このように、データ「0」の書込み動作では、既存のデータ抵抗がRHのとき、IL×RHの大きい電圧による駆動イシュー（Drivability Issue）と、抵抗RLへの遷移のための駆動イシューを全て考慮しなければならない。
【０１０６】
データ「1」の書込み動作と同様に、ブレークダウン（Breakdown）電圧VBKDより大きい電圧がビットラインBLに印加される場合、書込み電流を減少させビットラインBLの電圧を減少させなければならない。ここで、ブレークダウン電圧VBKDは閾値電圧Vt3に該当する。
【０１０７】
逆に、既存のデータ抵抗がRHである素子は、既にデータ「1」が書き込まれた状態でデータ「0」を書き込む場合に該当するので、データ抵抗がRHからRLに遷移しなければならない。
【０１０８】
即ち、スイッチングマージンを考慮した電流ILの量が減少しても、データ「0」を書き込むため最小限必要な電流IswLよりは大きい電流が流れなければならない。これに伴い、IswL×RH、即ち、電圧VswLより小さい電圧がビットラインBLに印加される場合、書込み電流を増加させビットラインBLの電圧を増加させなければならない。ここで、電圧VswLは閾値電圧Vt4に該当する。
【０１０９】
したがって、本発明は、図6のビットライン電圧検出部112を介し安全な動作区間を確保することになる。なお、ビットライン電圧検出部112の出力である検出信号ENBL、駆動信号WRDLは、ビットライン電流制御部122へ出力される。なお、ビットライン電流制御部122は、検出信号ENBL、駆動信号WRDLに応じて書込み制御信号CTRL_WRDLを出力する。
【０１１０】
即ち、ビットラインBLの電圧が閾値電圧Vt3より大きい場合、書込み制御信号CTRL_WRDLがローレベルとなる。そうすると、書込み駆動部WD1の駆動部DLが動作しなくなって書込み電流が減少することにより、ビットラインBLに流れる電圧が減少する。
【０１１１】
その反面、ビットラインBLの電圧が閾値電圧Vt4より小さい場合、書込み制御信号CTRL_WRDLがハイレベルとなる。そうすると、書込み駆動部WD1の駆動部DLが動作することになって書込み電流が増加することにより、ビットラインBLに流れる電圧が増加する。
【０１１２】
一方、データ「1」の書込み動作時にも、ビットラインBLの電圧が閾値電圧Vt4より小さくはあるが、駆動部DLの電流源がイネーブルされてはならない。したがって、ビットライン電流制御部122のPMOSトランジスタP4は、インバータIV7により反転された入力データIDLが印加される。即ち、入力データIDLがハイレベルである区間で、データ「0」の書込み動作時にのみPMOSトランジスタP4がターンオンされ、ビットライン電流制御部122が動作することになる。
【０１１３】
図9は、本発明に係る非揮発性メモリ装置の他の実施例を示す図である。
【０１１４】
図9の実施例に係る本発明は、図5に比べ書込み駆動部WD3、WD4の構成が相違する。
【０１１５】
両方向書込み駆動部WD3、WD4は、メモリセル100_1を間に置いて両側に備えられる。両方向書込み駆動部WD3、WD4は、書込み電流制御部120_1から印加される書込み制御信号CTRL_WRDH、CTRL_WRDLに応じて書込み動作時に電流の量が調節される。
【０１１６】
このような書込み駆動部WD3、WD4は、書き込もうとするデータが「1」の場合、書込み駆動部WD4の電流源Iinc、電流源Idrv、又は電流源Idecが駆動される。その反面、書込み駆動部WD3、WD4は、書き込もうとするデータが「0」の場合、書込み駆動部WD3の電流源Iinc、電流源Idrv、又は電流源Idecが駆動される。したがって、書き込もうとするデータに従ってMTJ素子に流れる電流の方向を変化させ、一定の書込み電流の幅を有するようにする。
【０１１７】
即ち、ソースラインSLの電圧が閾値電圧Vt1より大きい場合、書込み制御信号CTRL_WRDHがローレベルとなる。そうすると、書込み駆動部WD4の電流源Idecが駆動され書込み電流が減少することにより、ソースラインSLに流れる電圧が減少する。
【０１１８】
その反面、ソースラインSLの電圧が閾値電圧Vt2より小さい場合、書込み制御信号CTRL_WRDHがハイレベルとなる。そうすると、書込み駆動部WD4の電流源Iincが動作することになって書込み電流が増加することにより、ソースラインSLに流れる電圧が増加する。
【０１１９】
さらに、ソースラインSLの電圧が閾値電圧Vt1と閾値電圧Vt2との間である場合は、書込み制御信号CTRL_WRDHがハイインピーダンス（Hi-Z）状態となる。そうすると、書込み駆動部WD4の電流源Iinc、Idecが全てディスエーブルされ、基本電流源Idrvのみ駆動される。
【０１２０】
一方、ビットラインBLの電圧が閾値電圧Vt3より大きい場合、書込み制御信号CTRL_WRDLがローレベルとなる。そうすると、書込み駆動部WD3の電流源Idecが駆動され書込み電流が減少することにより、ビットラインBLに流れる電圧が減少する。
【０１２１】
その反面、ビットラインBLの電圧が閾値電圧Vt4より小さい場合、書込み制御信号CTRL_WRDLがハイレベルとなる。そうすると、書込み駆動部WD3の電流源Iincが動作することになって書込み電流が増加することにより、ビットラインBLに流れる電圧が増加する。
【０１２２】
さらに、ビットラインBLの電圧が閾値電圧Vt3と閾値電圧Vt4との間である場合は、書込み制御信号CTRL_WRDLがハイインピーダンス（Hi-Z）状態となる。そうすると、書込み駆動部WD3の電流源Iinc、Idecが全てディスエーブルされ、基本電流源Idrvのみ駆動される。
【０１２３】
図10は、本発明に係る非揮発性メモリ装置のさらに他の実施例を示す図である。
【０１２４】
本発明はメモリセル200、書込み駆動部WD5、WD6、電圧検出部210及び書込み電流制御部220を含む。
【０１２５】
ここで、メモリセル200は、磁気抵抗素子とスイッチング素子Tを含む。ここで、磁気抵抗素子はMTJ（Magnetic Tunnel Junction）素子を含むのが好ましい。
【０１２６】
スイッチング素子Tは、MTJ素子とソースラインSLとの間に連結され、ゲート端子がワードラインWLと連結される。なお、MTJ素子は、スイッチング素子Tの一端とビットラインBLとの間に連結される。スイッチング素子Tは、ゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。
【０１２７】
なお、両方向書込み駆動部WD5、WD6は、メモリセル200を間に置いて両側に備えられる。このような書込み駆動部WD5、WD6は、書き込もうとするデータが「1」の場合、駆動部DHがハイとなる。その反面、書込み駆動部WD5、WD6は、書き込もうとするデータが「0」の場合、駆動部DLがハイとなる。したがって、書き込もうとするデータに従ってMTJ素子に流れる電流の方向を変化させ、一定の書込み電流の幅を有するようにする。
【０１２８】
さらに、電圧検出部210はビットラインBLとソースラインSLとの間に連結され、書込みイネーブル信号/WEの活性化時にビットラインBLとソースラインSLの電圧を検出して書込み電流制御部220へ出力する。
【０１２９】
MTJ素子は、自由強磁性層に接したトップ電極（Top electrode）がビットラインBLと連結される。なお、MTJ素子は、固定強磁性層に接したボトム電極（Bottom electrode）がスイッチング素子Tを介しソースラインSLと連結される。電圧検出部210は、このようなMTJ素子のビットラインBLとソースラインSLの電圧が変わる時点を検出して書込み電流制御部220へ出力する。
【０１３０】
なお、書込み電流制御部220は、電圧検出部210から印加される検出信号に応じてスイッチング素子Tに流れる電流量を調節するための書込み制御信号を、スイッチング素子Tのゲート端子であるワードラインWLへ出力する。
【０１３１】
即ち、データ「1」の書込み動作時、ソースラインSLの電圧が閾値電圧Vt1より大きい場合、スイッチング素子Tのゲート端子に印加される書込み制御信号を基準ゲート電圧より低い電圧レベルに制御する。
【０１３２】
スイッチング素子Tのゲート端子に印加される書込み制御信号の電圧レベルが低くなる場合、スイッチング素子Tの両端に流れる電流が低くなり、MTJ素子に流れる電流が減少する。
【０１３３】
その反面、データ「1」の書込み動作時、ソースラインSLの電圧が閾値電圧Vt2より小さい場合、スイッチング素子Tのゲート端子に印加される書込み制御信号を基準ゲート電圧より高い電圧レベルに制御する。
【０１３４】
スイッチング素子Tのゲート端子に印加される書込み制御信号の電圧レベルが高くなる場合、スイッチング素子Tの両端に流れる電流が高くなり、MTJ素子に流れる電流が増加する。
【０１３５】
一方、データ「0」の書込み動作時、ビットラインBLの電圧が閾値電圧Vt3より大きい場合、スイッチング素子Tのゲート端子に印加される書込み制御信号を基準ゲート電圧より低い電圧レベルに制御する。
【０１３６】
スイッチング素子Tのゲート端子に印加される書込み制御信号の電圧レベルが低くなる場合、スイッチング素子Tの両端に流れる電流が低くなり、MTJ素子に流れる電流が減少する。
【０１３７】
その反面、データ「0」の書込み動作時、ビットラインBLの電圧が閾値電圧Vt4より小さい場合、スイッチング素子Tのゲート端子に印加される書込み制御信号を基準ゲート電圧より高い電圧レベルに制御する。
【０１３８】
スイッチング素子Tのゲート端子に印加される書込み制御信号の電圧レベルが高くなる場合、スイッチング素子Tの両端に流れる電流が高くなり、MTJ素子に流れる電流が増加する。
【０１３９】
図11は、本発明のさらに他の実施例に係る非揮発性メモリ装置に関する構成を示す図である。
【０１４０】
本発明は、メモリセル300、書込み駆動部WD7、WD8、遷移検出部310及び書込み制御部320を含む。
【０１４１】
ここで、メモリセル300は、磁気抵抗素子とスイッチング素子Tを含む。ここで、磁気抵抗素子はMTJ（Magnetic Tunnel Junction）素子を含むのが好ましい。
【０１４２】
スイッチング素子Tは、MTJ素子とソースラインSLとの間に連結され、ゲート端子がワードラインWLと連結される。なお、MTJ素子は、スイッチング素子Tの一端とビットラインBLとの間に連結される。スイッチング素子Tは、ゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。
【０１４３】
なお、両方向書込み駆動部WD7、WD8は、メモリセル300を間に置いて両側に備えられる。両方向書込み駆動部WD7、WD8は、書込み制御部320から印加される書込み駆動信号WEDH、WEDLに応じて書込みイネーブル動作が制御される。
【０１４４】
このような書込み駆動部WD7、WD8は、書き込もうとするデータが「1」の場合、駆動部DHがハイとなる。その反面、書込み駆動部WD7、WD8は、書き込もうとするデータが「0」の場合、駆動部DLがハイとなる。したがって、書き込もうとするデータに従ってMTJ素子に流れる電流の方向を変化させ、一定の書込み電流の幅を有するようにする。
【０１４５】
さらに、遷移検出部310は、ビットラインBLとソースラインSLとの間に連結され、MTJ素子の遷移可否を検出して遷移検出信号MTDを出力する。MTJ素子は、自由強磁性層に接したトップ電極（Top electrode）がビットラインBLと連結される。なお、MTJ素子は、固定強磁性層に接したボトム電極（Bottom electrode）が、スイッチング素子Tを介しソースラインSLと連結される。このようなMTJ素子は、MTJ素子の抵抗が変わる時点を検出して遷移検出信号MTDを出力する。
【０１４６】
なお、書込み制御部320は、書込みイネーブル信号WEの活性化時に遷移検出部310から印加される遷移検出信号MTDに応じ、書込み駆動部WD7、WD8のイネーブル時間を調整するための書込み駆動信号WEDH、WEDLを出力する。
【０１４７】
このような本発明は、MTJの抵抗に従いデータが遷移する時点を感知して書込みイネーブル時間を調節することにより、安全な書込み動作を可能にする。なお、デザインした電流の強度より小さい電流が供給される場合に対応し、メモリ素子の動作中に幾多の妨害要因によりスイッチング確率が減少する現象を防止できるようにする。
【０１４８】
図12は、図11の遷移検出部310に関する詳細回路図である。
【０１４９】
ここで、遷移検出部310は、排他的NORゲートXNOR4、XNOR5及びNANDゲートND3を含む論理組合手段を含む。
【０１５０】
ここで、入力信号INはビットラインBL、ソースラインSLの信号に該当する。なお、反転信号INbは、入力信号INをインバータIV9により反転した信号を意味する。なお、遅延信号IN_dは、入力信号INをインバータIV9〜IV12により一定時間非反転遅延した信号を意味する。さらに、出力信号IN_dbは、遅延信号IN_dをインバータIV13により反転した信号を意味する。排他的論理ゲートXNOR3は、入力信号INと遅延信号IN_dを排他的NOR演算して出力信号OUTを生成する。
【０１５１】
このような遷移検出部310の基本構造及び動作により、排他的NORゲートXNOR4は、ビットラインBLの出力と遅延信号BL_dを排他的NOR演算して出力する。これに伴い、ビットラインBLの遷移時点でインバータIV9〜IV12の遅延時間ほどのパルス幅を有するパルスが生成される。
【０１５２】
なお、排他的NORゲートXNOR5は、ソースラインSLの出力と遅延信号SL_dを排他的NOR演算して出力する。これに伴い、ソースラインSLの遷移時点でインバータIV9〜IV12の遅延時間ほどのパルス幅を有するパルスが生成される。
【０１５３】
なお、NANDゲートND3は、排他的NORゲートXNOR4、XNOR5の出力をNAND演算して遷移検出信号MTDを出力する。
【０１５４】
これに伴い、遷移検出部310はビットラインBL、ソースラインSL及び遅延信号BL_d、SL_dを論理演算し、MTJ素子の遷移時点で遷移検出信号MTDを出力することになる。したがって、遷移検出部310は、MTJ素子の抵抗が変化する場合、ビットラインBL及びソースラインSLの電圧を感知して遷移検出信号MTDを書込み制御部320へ出力する。
【０１５５】
図13a及び図13bは、本発明の動作を説明するための動作タイミング図である。ここで、図13aはMTJ素子にデータ「0」を書き込むための書込み動作を示す図であり、図13bはMTJ素子にデータ「1」を書き込むための書込み動作を示す図である。
【０１５６】
先ず、図13aに示す通り、書込み動作時に書込みイネーブル信号WEがハイレベルにイネーブルされる。
【０１５７】
このとき、MTJ素子に書き込まれたデータと、MTJ素子に書き込もうとするデータとがデータ「1」で一致する場合、遷移検出信号MTDがディスエーブル状態を保持することになる。その反面、MTJ素子に書き込まれたデータと、MTJ素子に書き込もうとするデータとが一致しない場合、遷移検出信号MTDがイネーブル状態に遷移することになる。ここで、遷移検出信号MTDは、MTJ素子に書き込もうとするデータが変わる以前までハイレベルを保持することになる。
【０１５８】
このとき、書込みイネーブル信号WENは、MTJ素子に書き込まれたデータと、MTJ素子に書き込もうとするデータとが一致する場合、供給することになる最小パルスを表す。なお、書込み制御信号WEMTDは、書込みイネーブル信号WEがイネーブルされると、一定の時間以後ハイレベルにイネーブルされる。なお、書込み制御信号WEMTDは、遷移検出信号MTDがハイレベルにイネーブルされると、一定の時間以後ローレベルにディスエーブルされる。
【０１５９】
したがって、データ「0」を書き込むための書込み駆動信号WEDLは、書込み制御信号WEMTDに同期してハイレベルにイネーブルされ、書込み制御信号WEMTDに同期してローレベルにディスエーブルされる。即ち、書込み駆動信号WEDLは、書込み制御信号WEMTDと書込みイネーブル信号WENとをOR演算してその出力波形が決定される。
【０１６０】
その反面、図13bに示す通り、書込み動作時に書込みイネーブル信号WEがハイレベルにイネーブルされる。
【０１６１】
このとき、MTJ素子に書き込まれたデータと、MTJ素子に書き込もうとするデータとがデータ「0」で一致する場合、遷移検出信号MTDがディスエーブル状態を保持することになる。その反面、MTJ素子に書き込まれたデータと、MTJ素子に書き込もうとするデータとが一致しない場合、遷移検出信号MTDがイネーブル状態に遷移することになる。ここで、遷移検出信号MTDは、MTJ素子に書き込もうとするデータが変わる以前までハイレベルを保持することになる。
【０１６２】
このとき、書込みイネーブル信号WENは、MTJ素子に書き込まれたデータと、MTJ素子に書き込もうとするデータとが一致する場合に供給することになる最小パルスを表す。なお、書込み制御信号WEMTDは、書込みイネーブル信号WEがイネーブルされると、一定の時間以後ハイレベルにイネーブルされる。なお、書込み制御信号WEMTDは、遷移検出信号MTDがハイレベルにイネーブルされると、一定の時間以後ローレベルにディスエーブルされる。
【０１６３】
したがって、データ「1」を書き込むための書込み駆動信号WEDHは、書込み制御信号WEMTDに同期してハイレベルにイネーブルされ、書込み制御信号WEMTDに同期してローレベルにディスエーブルされる。即ち、書込み駆動信号WEDHは、書込み制御信号WEMTDと書込みイネーブル信号WENとをOR演算してその出力波形が決定される。
【０１６４】
即ち、本発明は、書込み動作時に書込み制御信号WEMTDが活性化されると、書込み駆動信号WEDH、WEDLに応じて書込み駆動部WD1、WD2に書込み電流を供給することになる。その反面、遷移検出信号MTDの活性化時に書込み制御信号WEMTDが非活性化されると、書込み駆動信号WEDH、WEDLに応じて書込み駆動部WD1、WD2に供給される書込み電流を遮断することになる。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３ａ】
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【図１３ｂ】
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