(57)【要約】【課題】寄生容量が低減し、ラッチアップ耐性が向上したスイッチング装置を提供する。【解決手段】半導体層と、前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された、第１の入出力端子と、前記ドレイン領域に接続された、第２の入出力端子と、前記第１の入出力端子と前記第２のウェル領域との間に接続された第１の容量素子と、前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、を備えたことを特徴とするスイッチング装置が提供される。【選択図】図１
2011138946.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、
前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、
前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、
前記ソース領域に接続された、第１の入出力端子と、
前記ドレイン領域に接続された、第２の入出力端子と、
を有し、
前記第１の入出力端子と前記第２のウェル領域との間に接続された第１の容量素子と、
前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、
をさらに備えたことを特徴とするスイッチング装置。
【請求項２】
前記第１の容量素子の容量は、前記第２の容量素子の容量よりも大きいことを特徴とする請求項１記載のスイッチング装置。
【請求項３】
半導体層と、
前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、
前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、
前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、
前記ソース領域に接続された、第１の入出力端子と、
前記ドレイン領域に接続された、第２の入出力端子と、
を有し、
前記第１の入出力端子と前記第１のウェル領域との間に接続された第１の容量素子と、
前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、
をさらに備えたことを特徴とするスイッチング装置。
【請求項４】
前記第１の容量素子の容量は、前記第２の容量素子の容量よりも小さいことを特徴とする請求項３記載のスイッチング装置。
【請求項５】
前記第１の容量素子または前記第２の容量素子は、前記半導体層の上側に集積されていることを特徴とする請求項１〜４のいずれか１つに記載のスイッチング装置。
【請求項６】
前記第１の容量素子または前記第２の容量素子は、前記半導体層外に取り付けられていることを特徴とする請求項１〜４のいずれか１つに記載のスイッチング装置。
【請求項７】
前記第１の容量素子および前記第２の容量素子は、ＭＯＳキャパシタ構造を有することを特徴とする請求項１〜５のいずれか１つに記載のスイッチング装置。
【請求項８】
前記第１の容量素子および前記第２の容量素子は、前記半導体層の上側に形成された誘電体層を導電体層で挟む構造を有することを特徴とする請求項１〜５のいずれか１つに記載のスイッチング装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング装置に関する。
【背景技術】
【０００２】
デバイスとデータバス間のデジタル信号の双方向の伝送に使用されるバススイッチとして、電界効果トランジスタが使用されている。しかし、電界効果トランジスタにおいては、ソース領域と基板、あるいはドレイン領域と基板との間にＰＮ接合界面が存在する。このＰＮ接合界面によって、電界効果トランジスタ内には寄生容量が存在し、この寄生容量が大きくなると高速伝送が抑制される。このため、電界効果トランジスタをバススイッチとして使用する場合は、スイッチオン時の電界効果トランジスタの容量をより低減させることが望ましい。
【０００３】
電界効果トランジスタの寄生容量を低減させる方法の１つに、ＰＮ接合界面の面積をより小さくする方法がある。例えば、微細プロセスにより電界効果トランジスタを作製する方法である。しかしながら、微細プロセスにより電界効果トランジスタを作製すると、素子耐圧が低くなったり、低コストで電界効果トランジスタを作製することができないという問題が生じる。
【０００４】
また、電界効果トランジスタの寄生容量を低減させる他の方法として、電界効果トランジスタの下地をトリプルウェル構造にする方法がある。例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造では、電界効果トランジスタの下地をトリプルウェル構造にすることで、電界効果トランジスタ内に存在する寄生容量を直列的に接続させて、寄生容量をより小さくさせた例がある（例えば、特許文献１参照）。
【０００５】
しかしながら、バススイッチの電界効果トランジスタにトリプルウェル構造を採用した場合、トリプルウェル構造のディープウェル層が電気的にオープンな状態になると、バススイッチのラッチアップ耐性が低下するという問題があった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１５２０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、寄生容量が低減し、ラッチアップ耐性を向上させたスイッチング装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体層と、前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された、第１の入出力端子と、前記ドレイン領域に接続された、第２の入出力端子と、を有し、前記第１の入出力端子と前記第２のウェル領域との間に接続された第１の容量素子と、前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、をさらに備えたことを特徴とするスイッチング装置が提供される。
【０００９】
また、本発明の一態様によれば、半導体層と、前記半導体層の表面に選択的に形成され、ソース領域とドレイン領域とが表面に選択的に形成された第１のウェル領域と、前記半導体層と前記第１のウェル領域との間に形成された第２のウェル領域と、前記ソース領域と前記ドレイン領域との間の電流経路を制御する制御電極と、前記ソース領域に接続された、第１の入出力端子と、前記ドレイン領域に接続された、第２の入出力端子と、を有し、前記第１の入出力端子と前記第１のウェル領域との間に接続された第１の容量素子と、前記第１の容量素子とグランド電位との間に接続された第２の容量素子と、をさらに備えたことを特徴とするスイッチング装置が提供される。
【発明の効果】
【００１０】
本発明によれば、寄生容量が低減し、ラッチアップ耐性が向上したスイッチング装置が実現する。
【図面の簡単な説明】
【００１１】
【図１】本実施の形態のスイッチング装置およびスイッチング装置を制御する制御回路部を示し、（ａ）は、スイッチング装置の要部断面模式図および制御回路部を示す図、（ｂ）は、スイッチング装置および制御回路部の要部回路図である。
【図２】スイッチング装置および制御回路部のブロック構成図である。
【図３】スイッチング装置の使用例を説明するためのブロック構成図を示し、スイッチング装置と、データバスと、デバイスが例示された図である。
【図４】第１の比較例に係るスイッチング装置およびスイッチング装置を制御する制御回路部を示し、（ａ）は、第１の比較例に係るスイッチング装置の要部断面模式図および制御回路部を示す図、（ｂ）は、第１の比較例に係るスイッチング装置および制御回路部の要部回路図、（ｃ）は、第１の比較例に係るスイッチング装置内に存在する寄生サイリスタを説明する図である。
【図５】第２の比較例に係るスイッチング装置およびスイッチング装置を制御する制御回路部を示し、（ａ）は、第２の比較例に係るスイッチング装置の要部断面模式図および制御回路部を示す図、（ｂ）は、第２の比較例に係るスイッチング装置および制御回路部の要部回路図である。
【図６】本実施の形態に係るスイッチング装置の要部回路図を示し、（ａ）は、本実施の形態に係るスイッチング装置内の容量を説明する図であり、（ｂ）は、（ａ）の枠９２で囲んだ部分の等価回路図である。
【図７】本実施の形態の第１の変形例のスイッチング装置の要部断面模式図である。
【図８】本実施の形態の第２の変形例のスイッチング装置およびスイッチング装置を制御する制御回路部を示す要部図であり、（ａ）は、スイッチング装置の要部断面模式図および制御回路部を示す図、（ｂ）は、スイッチング装置および制御回路部の要部回路図、（ｃ）は、スイッチング装置内に存在する寄生サイリスタを説明する図である。
【図９】本実施の形態に係る第２の変形例のスイッチング装置の要部回路図を示し、（ａ）は、第２の変形例に係るスイッチング装置内の容量を説明する図、（ｂ）は、（ａ）の枠９２で囲んだ部分の等価回路図である。
【図１０】本実施の形態の第３の変形例のスイッチング装置の要部断面模式図である。
【図１１】本実施の形態の第４および第５の変形例のスイッチング装置の要部断面模式図であり、（ａ）は、第４の変形例のスイッチング装置の要部断面模式図であり、（ｂ）は、第５のスイッチング装置の要部断面模式図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して説明する。  
図１は、本実施の形態のスイッチング装置およびスイッチング装置を制御する制御回路部を示す要部図であり、（ａ）は、スイッチング装置の要部断面模式図および制御回路部を示す図、（ｂ）は、スイッチング装置および制御回路部の要部回路図である。
【００１３】
図１（ａ）に示すスイッチング装置１は、半導体層１０の上側に集積された半導体集積回路装置である。スイッチング装置１は、デバイスとデータバス間のデジタル信号の双方向の伝送に使用されるバススイッチとして使用される。
【００１４】
スイッチング装置１は、例えば、珪素（Ｓｉ）を主成分とする半導体層１０と、第１のウェル領域としてのＰウェル層１２と、第２のウェル領域としてのディープＮウェル層１１と、を備える。
【００１５】
導電型がＰ型であるＰウェル層１２は、導電型がＰ型である半導体層１０の表面に設けられ、導電型がＮ型であるディープＮウェル層１１は、Ｐウェル層１２と半導体層１０との間に設けられている。スイッチング装置１は、Ｐウェル層１２と、ディープＮウェル層１１と、半導体層１０と、からなるトリプルウェル構造を有する。なお、本実施の形態では、Ｐウェル層１２をＰ型ベース層と称する場合もある。
【００１６】
Ｐウェル層１２の中央部分の表面には、Ｎ＋型のソース領域２０が選択的に形成され、このソース領域２０から離間して、Ｎ＋型のドレイン領域２１が形成されている。ソース領域２０とドレイン領域２１との間の上側には、酸化膜２２を介して、制御電極としてのゲート電極２３が設けられている。すなわち、Ｐウェル層１２の表面には、ＭＯＳトランジスタ２４が形成されている。ゲート電極２３に印加される電圧によって、ＭＯＳトランジスタ２４の電流経路が制御される。デジタル信号の伝送は、このＭＯＳトランジスタ２４のオンオフにより制御される。
【００１７】
ＭＯＳトランジスタ２４の隣には、Ｐウェル層１２の表面に、Ｎ＋型のソース領域３０が選択的に形成されている。また、このソース領域３０から離間して、Ｎ＋型のドレイン領域３１が形成されている。ソース領域３０とドレイン領域３１との間の上側には、酸化膜３２を介して、ゲート電極３３が設けられている。すなわち、Ｐウェル層１２の表面には、ＭＯＳトランジスタ３４が形成されている。
【００１８】
ＭＯＳトランジスタ２４の他方の隣には、Ｐウェル層１２の表面に、Ｎ＋型のソース領域４０が選択的に形成されている。また、このソース領域４０から離間して、Ｎ＋型のドレイン領域４１が形成されている。ソース領域４０とドレイン領域４１との間の上側には、酸化膜４２を介して、ゲート電極４３が設けられている。すなわち、Ｐウェル層１２の表面には、ＭＯＳトランジスタ４４が形成されている。
【００１９】
また、半導体層１０の表面には、Ｐウェル層１２、ディープＮウェル層１１のほか、Ｎ＋型領域５０が選択的に形成されている。このＮ＋型領域５０の上側には、誘電体層５１を介し電極５２が形成されている。また、Ｎ＋型領域５０の上側には、誘電体層５４を介し電極５５が形成されている。電極５２、５５の材質は、ＭＯＳトランジスタ２４のゲート電極２３の材質と同じである。すなわち、半導体層１０の上側には、第１の容量素子としてのコンデンサ５６と、第２の容量素子としてのコンデンサ５３とが集積されている。コンデンサ５３、５６は、ＭＯＳキャパシタ構造を有する。
【００２０】
また、半導体層１０の表面には、Ｐウェル層１２、ディープＮウェル層１１、Ｎ＋型領域５０のほか、Ｎ＋型領域６０が選択的に形成されている。このＮ＋型領域６０の上側には、誘電体層６１を介し電極６２が形成されている。また、Ｎ＋型領域６０の上側には、誘電体層６４を介し電極６５が形成されている。電極６２、６５の材質は、ＭＯＳトランジスタ２４のゲート電極２３の材質と同じである。すなわち、ＭＯＳキャパシタ構造を有するコンデンサ６３、６６が半導体層１０の上側に集積されている。
【００２１】
そのほか、Ｐウェル層１２の表面には、Ｐ＋型のコンタクト領域１３およびＰ＋型のコンタクト領域１４が形成されている。ディープＮウェル層１１の表面には、Ｎ＋型のコンタクト領域１５およびＮ＋型のコンタクト領域１６が形成されている。半導体層１０の表面には、Ｐ＋型のコンタクト領域１７およびＰ＋型のコンタクト領域１８が形成されている。
【００２２】
また、スイッチング装置１は、入出力用の第１の入出力端子７０と、第２の入出力端子７１を備える。入出力端子７０、７１は、例えば、導電性パッドとして、スイッチング装置１の表面に設けられている（図示せず）。なお、入出力端子７０は、Ｉ／Ｏ端子、入出力端子７１は、Ｏ／Ｉ端子と称する場合もある。
【００２３】
次に、スイッチング装置１の各部材の電気的な接続について、図１（ｂ）を参照しながら説明する。  
ＭＯＳトランジスタ２４のゲート電極２３、ＭＯＳトランジスタ３４のゲート電極３３およびＭＯＳトランジスタ４４のゲート電極４３は、共通のゲート配線８０に接続されている。ゲート配線８０は、外付けの制御回路部９１に接続され、ＭＯＳトランジスタ２４、ＭＯＳトランジスタ３４およびＭＯＳトランジスタ４４は、制御回路部９１により制御される。
【００２４】
ＭＯＳトランジスタ２４のソース領域２０は、入出力端子７０に接続されている。ソース領域２０と入出力端子７０との間の接続点７２は、ＭＯＳトランジスタ３４のソース領域３０に接続されている。
【００２５】
ＭＯＳトランジスタ２４のドレイン領域２１は、入出力端子７１に接続されている。ドレイン領域２１と入出力端子７１との間の接続点７３は、ＭＯＳトランジスタ４４のソース領域４０に接続されている。
【００２６】
ＭＯＳトランジスタ３４のドレイン領域３１と、ＭＯＳトランジスタ４４のドレイン領域４１とは電気的に接続されている。さらに、ＭＯＳトランジスタ３４のドレイン領域３１と、ＭＯＳトランジスタ４４のドレイン領域４１とは、コンタクト領域１３およびコンタクト領域１４に電気的に接続されている。
【００２７】
コンデンサ５３とコンデンサ５６とは、直列に接続されている。ここで、コンデンサ５６の電極５５は、入出力端子７０に接続されている。コンデンサ５３の電極５２は、コンタクト領域１７に接続されている。また、Ｎ＋型領域５０は、コンタクト領域１５に接続されている。これにより、コンデンサ５３とコンデンサ５６との接続点７４は、ディープＮウェル層１１に接続される。電極５２およびコンタクト領域１７は、グランド電位に接続されている。すなわち、スイッチング装置１は、入出力端子７０とディープＮウェル層１１との間に接続されたコンデンサ５６と、このコンデンサ５６とグランド電位との間に接続されたコンデンサ５３とを有する。
【００２８】
コンデンサ６３とコンデンサ６６とは、直列に接続されている。ここで、コンデンサ６３の電極６２は、入出力端子７１に接続されている。コンデンサ６６の電極６５は、コンタクト領域１８に接続されている。また、Ｎ＋型領域６０は、コンタクト領域１６に接続されている。これにより、コンデンサ６３とコンデンサ６６との接続点７５は、ディープＮウェル層１１に接続される。電極６５およびコンタクト領域１８は、グランド電位に接続されている。すなわち、スイッチング装置１は、入出力端子７１とディープＮウェル層１１との間に接続されたコンデンサ６３と、このコンデンサ６３とグランド電位との間に接続されたコンデンサ６６とを有する。
【００２９】
コンタクト領域１７、１８がグランド電位に接続されることにより、半導体層１０は、グランド電位になっている。さらに、スイッチング装置１は、ＭＯＳトランジスタ３４とＭＯＳトランジスタ４４とを含むバックゲート補正回路９０を有する。このバックゲート補正回路９０の作用については後述する。
【００３０】
図１（ｂ）の左側の領域１Ｌに表示されたＣｊ１は、Ｐウェル層１２と、ソース領域２０、３０およびドレイン領域３１との間に存在する寄生容量を表している。このＣｊ１に直列的に接続されたＣｊ２は、スイッチング装置１の左側の領域１ＬにおけるディープＮウェル層１１とＰウェル層１２との間に存在する寄生容量を表している。さらに、このＣｊ２に直列的に接続されたＣｊ３は、スイッチング装置１の左側の領域１Ｌにおける半導体層１０とディープＮウェル層１１との間に存在する寄生容量を表している。
【００３１】
また、図１（ｂ）の右側の領域１Ｒに表示されたＣｊ１は、Ｐウェル層１２と、ドレイン領域２１、４１およびソース領域４０との間に存在する寄生容量を表している。このＣｊ１に直列的に接続されたＣｊ２は、スイッチング装置１の右側の領域１ＲにおけるディープＮウェル層１１とＰウェル層１２との間に存在する寄生容量を表している。さらに、このＣｊ２に直列的に接続されたＣｊ３は、スイッチング装置１の右側の領域１Ｒにおける半導体層１０とディープＮウェル層１１との間に存在する寄生容量を表している。このような寄生容量は、ＰＮ接合界面に発生する空乏層により寄生する。
【００３２】
図２は、スイッチング装置および制御回路部のブロック構成図である。  
スイッチング装置１においては、ＭＯＳトランジスタ２４のソース領域２０に入出力端子７０が接続されている。ＭＯＳトランジスタ２４のドレイン領域２１に入出力端子７１が接続されている。  
さらに、スイッチング装置１は、ＭＯＳトランジスタ２４の基板バイアス効果を低減させるためのバックゲート補正回路９０とを備える。スイッチング装置１には、ＭＯＳトランジスタ２４のオンオフを制御する制御回路部９１が接続されている。
【００３３】
図３は、スイッチング装置の使用例を説明するためのブロック構成図であり、スイッチング装置と、データバスと、デバイスが例示された図である。  
図３（ａ）に示すように、スイッチング装置１は、例えば、半導体メモリ等のデバイス９５とデータバス９６との間のデジタル信号の双方向の伝送に使用される。デジタル信号は、例えば、矩形状のパルスが連続状になった信号である。信号電圧は、例えば、０Ｖ〜０．４Ｖである。データバス９６とデバイス９５の間にスイッチング装置１を設け、必要な場合にＭＯＳトランジスタ２４をオンさせてデータバス９６とデバイス９５とを接続する。また、図３（ｂ）に示すように、スイッチング装置１は、複数のデバイスとデータバス９６との間のデジタル信号の双方向の伝送に使用してもよい。
【００３４】
次に、スイッチング装置１の作用効果について説明する。  
以下の説明では、本実施の形態に係るスイッチング装置１のほか、比較例のバススイッチとして、スイッチング装置１００、１０１を例示している。スイッチング装置１とスイッチング装置１００、１０１との作用を比較しながら、スイッチング装置１の作用効果を説明する。以下の説明では、スイッチング装置１と同じ部材には、同じ符号を付す。
【００３５】
図４は、第１の比較例に係るスイッチング装置およびスイッチング装置を制御する制御回路部を示す要部図であり、（ａ）は、第１の比較例に係るスイッチング装置の要部断面模式図および制御回路部を示す図、（ｂ）は、第１の比較例に係るスイッチング装置および制御回路部の要部回路図であり、（ｃ）は、第１の比較例に係るスイッチング装置内に存在する寄生サイリスタを説明する図である。
【００３６】
また、図５は、第２の比較例に係るスイッチング装置およびスイッチング装置を制御する制御回路部を示す要部図であり、（ａ）は、第２の比較例に係るスイッチング装置の要部断面模式図および制御回路部を示す図、（ｂ）は、第２の比較例に係るスイッチング装置および制御回路部の要部回路図である。
【００３７】
図４に示す第１の比較例に係るスイッチング装置１００には、スイッチング装置１に設けられたコンデンサ５３、５６、６３、６６と、コンタクト領域１５、１６が設けられていない。コンデンサ５３、５６、６３、６６およびコンタクト領域１５、１６が設けられていない点以外は、スイッチング装置１とスイッチング装置１００との構造は同じである。
【００３８】
また、スイッチング装置１００では、スイッチング装置１００内の寄生容量をなるべく低減させるために、ディープＮウェル層１１を電気的に浮遊状態にしている。すなわち、スイッチング装置１００のディープＮウェル層１１は、電気的にオープンな状態にある。
【００３９】
また、図５に示す第２の比較例に係るスイッチング装置１０１には、スイッチング装置１に設けられたコンデンサ５３、５６、６３、６６と、コンタクト領域１５、１６が設けられていない。さらに、スイッチング装置１０１は、トリプルウェル構造を備えず、単層の半導体層１０の表面に、ＭＯＳトランジスタ２４、３４、４４、コンタクト領域１３、１４、１７が形成されている。
【００４０】
まず、トリプルウェル構造を有するスイッチング装置１００の動作から説明する。以下の説明では、入出力端子７０から入出力端子７１にデジタル信号が伝送する場合について説明する。
【００４１】
制御回路部９１により、ＭＯＳトランジスタ２４がオンの状態になると、ＭＯＳトランジスタ２４のソース領域２０とドレイン領域２１とが導通し、入出力端子７０から入出力端子７１に、デジタル信号が伝送する。また、ＭＯＳトランジスタ２４がオンになるのと同時に、ＭＯＳトランジスタ３４およびＭＯＳトランジスタ４４もオンの状態になる。
【００４２】
ＭＯＳトランジスタ３４がオンの状態になると、ＭＯＳトランジスタ３４のソース領域３０とドレイン領域３１とが導通し、入出力端子７０の電位がコンタクト領域１３にまで伝導する。また、ＭＯＳトランジスタ４４がオンの状態になると、ＭＯＳトランジスタ４４のソース領域４０とドレイン領域４１とが導通し、入出力端子７０の電位がコンタクト領域１４にまで伝導する。すなわち、Ｐウェル層１２は、ＭＯＳトランジスタ３４、４４を含むバックゲート補正回路９０によって入出力端子７０、７１の電位にバイアスされる。その結果、ＭＯＳトランジスタ２４の基板バイアス効果が抑制され、ＭＯＳトランジスタ２４の閾値変動が生じ難くなる。その結果、安定してＭＯＳトランジスタ２４を駆動することができる。
【００４３】
また、スイッチング装置１００内のトータルの寄生容量Ｃは、トリプルウェル構造なので直列的に接続される。例えば、片側の領域１Ｌのトータルの寄生容量Ｃは、次式により表される。
【００４４】
Ｃ＝１／（１／Ｃｊ１＋１／Ｃｊ２＋１／Ｃｊ３）  
ここで、Ｃｊ１＝Ｃｊ２＝Ｃｊ３＝Ｃｊであると仮定すると、Ｃ＝（１／３）Ｃｊになる。すなわち、スイッチング装置１００内のトータルの寄生容量Ｃは、図５に示すスイッチング装置１０１の寄生容量Ｃｊに比べ、大きく低減する。
【００４５】
しかしながら、トリプルウェル構造のスイッチング装置１００には、寄生のバイポーラトランジスタが存在する。  
例えば、図４（ｃ）には、一例として、ソース領域３０と、Ｐウェル層１２と、ディープＮウェル層１１と、により構成されるバイポーラトランジスタ９７と、Ｐウェル層１２とディープＮウェル層１１と半導体層１０と、により構成されるバイポーラトランジスタ９８とが例示されている。バイポーラトランジスタ同士が組になると、スイッチング装置１００内に、バイポーラトランジスタ９７、９８による寄生サイリスタが構成される。
【００４６】
このような場合、スイッチング装置１００の外部からディープＮウェル層１１にノイズやサージが印加し、ディープＮウェル層１１の電位が例えば、入出力端子７０の電位よりも高い電位に急峻に変動すると、この電位変動がトリガとなって、バイポーラトランジスタ９７、９８がバイポーラアクションを起こす。その結果、半導体層１０とソース領域３０とが通電し続けるラッチアップが起き、安定してスイッチング装置１００を駆動できなくなる。このように比較例に係るスイッチング装置１００の構造では、ラッチアップ耐性が向上しない。
【００４７】
本実施の形態に係るスイッチング装置１においては、スイッチング装置１００のごとく、ＭＯＳトランジスタ２４を制御し、入出力端子７０と、入出力端子７１との間に、デジタル信号を伝送させることができる。また、バックゲート補正回路９０の作用により、安定してＭＯＳトランジスタ２４を駆動させることができる。
【００４８】
さらに、スイッチング装置１では、図１に示すように、ディープＮウェル層１１がコンデンサ５６を介して、入出力端子７０に接続されている。また、ディープＮウェル層１１は、コンデンサ６３を介して、入出力端子７１に接続されている。入出力端子７０、７１には、高周波のデジタル信号が重畳されているため、ディープＮウェル層１１と入出力端子７０、７１とは、見かけ上、コンデンサ５６、６３を介し導通する。その結果、ディープＮウェル層１１は、入出力端子７０、７１の電位にバイアスされる。
【００４９】
ディープＮウェル層１１が入出力端子７０、７１の電位に安定してバイアスされると、ディープＮウェル層１１の電位は、ノイズやサージの影響を受け難くなり、寄生のバイポーラトランジスタ９７、９８によるバイポーラアクションが起き難くなる。すなわち、スイッチング装置１では、上述したラッチアップが抑制される。このように、スイッチング装置１のラッチアップ耐性は向上する。
【００５０】
なお、上述した作用の説明では、入出力端子７０から入出力端子７１にデジタル信号が伝送する場合を例示したが、スイッチング装置１は、ＭＯＳトランジスタ２４を中心に左右対称なので、入出力端子７１から入出力端子７０にデジタル信号が伝送する場合も同様の作用効果になる。
【００５１】
次に、スイッチング装置１内に存在する容量の具体例をスイッチング装置１の片側の領域１Ｌにおける容量を例に説明する。スイッチング装置１は、トリプルウェル構造を有している点、さらに、ディープＮウェル層１１とグランド電位との間にコンデンサ５３、６６が接続されている点から、スイッチング装置１内に存在する容量を低減させることができる。この理由を次の計算式により説明する。
【００５２】
図６は、本実施の形態に係るスイッチング装置内の容量を説明する図である。図６（ｂ）には、図６（ａ）に示す枠９２で囲んだ部分の等価回路が示されている。ここで、コンデンサ５６の容量をＣ１、コンデンサ５３の容量をＣ２とする。
【００５３】
Ｃ１、Ｃｊ１、Ｃｊ２で構成されている部分の容量は、（１）式により表される。  
Ｃ１＋（Ｃｊ１×Ｃｊ２）／（Ｃｊ１＋Ｃｊ２）・・・（１）式  
また、Ｃ２、Ｃｊ３で構成されている部分の容量は、（２）式により表される。  
Ｃ２＋Ｃｊ３・・・（２）式  
従って、枠９２で囲まれる部分の容量Ｃは、次のＡ式、Ｂ式を含む（３）式により表される。  
Ａ＝（Ｃ１＋（Ｃｊ１×Ｃｊ２）／（Ｃｊ１＋Ｃｊ２））×（Ｃ２＋Ｃｊ３）、Ｂ＝（Ｃ１＋（Ｃｊ１×Ｃｊ２）／（Ｃｊ１＋Ｃｊ２））＋（Ｃ２＋Ｃｊ３）  
Ｃ＝Ａ／Ｂ・・・（３）式  
ここで、グランド電位に接続されるコンデンサ５３の容量Ｃ２については、入出力端子７０に接続されるコンデンサ５６の容量Ｃ１より小さく設定するほうが望ましい。  
例えば、Ｃｊ１、Ｃｊ２、Ｃｊ３がそれぞれ同じ値のＣｊであると仮定し、Ｃ１＝（１／２）Ｃ２を（３）式に代入すると、容量Ｃは、（４）式により表される。  
Ｃ＝（（Ｃ２＋Ｃｊ）×（Ｃ２＋Ｃｊ））／（（Ｃ２＋Ｃｊ）＋（Ｃ２＋Ｃｊ））・・・（４）式  
これに対して、Ｃ１＝２Ｃ２を（３）式に代入すると、容量Ｃは、（５）式により表される。  
Ｃ＝（（４Ｃ２＋Ｃｊ）×（Ｃ２＋Ｃｊ））／（（４Ｃ２＋Ｃｊ）＋（Ｃ２＋Ｃｊ））・・・（５）式  
さらに、Ｃｊ＝Ｃ２と仮定すると、（４）式は、Ｃ＝Ｃ２になり、（５）式は、Ｃ＝（１０／７）Ｃ２になる。すなわち、Ｃ１＜Ｃ２の場合よりも、Ｃ１＞Ｃ２の場合のほうがトータルの容量Ｃがより低減する。このように、コンデンサ５３の容量Ｃ２については、コンデンサ５６の容量Ｃ１より小さく設定するほうが望ましい。
【００５４】
実施の形態の一例として、Ｃｊ＝Ｃｊ１＝Ｃｊ２＝Ｃｊ３＝１ｐＦ、Ｃ１＝０．１ｐＦ、Ｃ２＝０．０１ｐＦとすると、単層のスイッチング装置１０１では、寄生容量が１ｐＦになるのに対し、スイッチング装置１の容量Ｃは、（３）式からおよそ０．３８ｐＦにまで低減する。これにより、スイッチング装置１では、スイッチング装置１０１よりも、デジタル信号の高速伝送が可能になる。
【００５５】
仮に、コンデンサ５３を設けず、ディープＮウェル層１１をグランド電位に接続すると、（１）式の容量がスイッチング装置１のトータルの容量になる。この場合、（１）式の容量は、０．６ｐＦとなり、上述した０．３８ｐＦよりも増加してしまう。従って、本実施の形態にように、ディープＮウェル層１１とグランド電位との間に、コンデンサ５３を接続させる構造が望ましい。
【００５６】
ところで、バススイッチのＭＯＳトランジスタの寄生容量を低減させる方法としては、微細プロセスによってＭＯＳトランジスタのＰＮ接合面積を小さくする方法がある。しかし、微細プロセスにより、ＭＯＳトランジスタを作製すると、ＭＯＳトランジスタの耐圧は下がり、製造コストも増加する。本実施の形態に従えば、このような微細プロセスは必要にならない。このため、スイッチング装置に含まれるＭＯＳトランジスタの耐圧は向上し、さらに製造コストを抑えることができる。
【００５７】
図７は、本実施の形態の第１の変形例のスイッチング装置の要部断面模式図である。  
スイッチング装置２においては、Ｐウェル層１２、ディープＮウェル層１１以外の半導体層１０の表面の上側に、酸化膜２５を介し、導電体層５７が選択的に形成されている。この導電体層５７の上側には、誘電体層８１を介し導電体層３５が形成されている。また、導電体層５７の上側には、誘電体層８１を介し導電体層３６が形成されている。導電体層５７、３５、３６の材質は、金属である。すなわち、半導体層１０の表面には、コンデンサ５３と、コンデンサ５６とが形成されている。コンデンサ５３、５６は、誘電体層８１を導電体層で挟んだ構造を有する。そして、導電体層３５は、コンタクト領域１７およびグランド電位に接続され、導電体層３６は、入出力端子７０に接続されている。導電体層５７は、コンタクト領域１５に接続されている。
【００５８】
また、半導体層１０の表面の上側には、酸化膜２６を介し、導電体層５８が選択的に形成されている。この導電体層５８の上側には、誘電体層８２を介し導電体層３７が形成されている。また、導電体層５８の上側には、誘電体層８２を介し導電体層３８が形成されている。導電体層５８、３７、３８の材質は、金属である。すなわち、半導体層１０の表面には、コンデンサ６３と、コンデンサ６６とが形成されている。コンデンサ６３、６６は、誘電体層８２を導電体層で挟んだ構造を有する。そして、導電体層３８は、コンタクト領域１８およびグランド電位に接続され、導電体層３７は、入出力端子７１に接続されている。導電体層５８は、コンタクト領域１６に接続されている。  
このような構造のスイッチング装置２によっても、図６（ａ）と同様の等価回路が得られ、スイッチング装置１と同様の作用効果を得る。  
図８は、本実施の形態の第２の変形例のスイッチング装置およびスイッチング装置を制御する制御回路部を示す要部図であり、（ａ）は、スイッチング装置の要部断面模式図および制御回路部を示す図、（ｂ）は、スイッチング装置および制御回路部の要部回路図、（ｃ）は、スイッチング装置内に存在する寄生サイリスタを説明する図である。
【００５９】
図８（ａ）に示すスイッチング装置３は、Ｐウェル層１２と、ディープＮウェル層１１と、半導体層１０と、からなるトリプルウェル構造を有する。スイッチング装置３は、上述したバックゲート補正回路９０を備えていない。
【００６０】
Ｐウェル層１２の中央部分の表面には、Ｎ＋型のソース領域２０が選択的に形成され、このソース領域２０から離間して、Ｎ＋型のドレイン領域２１が形成されている。ソース領域２０とドレイン領域２１との間の上側には、酸化膜２２を介して、制御電極としてのゲート電極２３が設けられている。すなわち、Ｐウェル層１２の表面には、ＭＯＳトランジスタ２４が形成されている。ＭＯＳトランジスタ２４は、バススイッチのスイッチングに寄与する。
【００６１】
また、半導体層１０の表面には、Ｐウェル層１２、ディープＮウェル層１１のほか、Ｎ＋型領域５０が選択的に形成されている。このＮ＋型領域５０の上側には、誘電体層５１を介し電極５２が形成されている。また、Ｎ＋型領域５０の上側には、誘電体層５４を介し電極５５が形成されている。すなわち、半導体層１０の表面には、ＭＯＳキャパシタ構造を有するコンデンサ５６、コンデンサ５３が形成されている。
【００６２】
そのほか、Ｐウェル層１２の表面には、Ｐ＋型のコンタクト領域１３が形成されている。半導体層１０の表面には、Ｐ＋型のコンタクト領域１７が形成されている。  
また、スイッチング装置３は、入出力用の第１の入出力端子７０と、第２の入出力端子７１を備える。入出力端子７０、７１は、例えば、スイッチング装置３の表面にパターニングされた導電性パッドにより構成される（図示せず）。
【００６３】
次に、スイッチング装置３の各部材の電気的な接続について、図８（ｂ）を参照しながら説明する。  
ＭＯＳトランジスタ２４のゲート電極２３は、ゲート配線８０に接続されている。ゲート配線８０は、外付けの制御回路部９１に接続され、ＭＯＳトランジスタ２４は、制御回路部９１により制御される。  
ＭＯＳトランジスタ２４のソース領域２０は、入出力端子７０に接続されている。ＭＯＳトランジスタ２４のドレイン領域２１は、入出力端子７１に接続されている。
【００６４】
コンデンサ５３とコンデンサ５６とは、直列に接続されている。コンデンサ５６の電極５５は、入出力端子７０に接続されている。コンデンサ５３の電極５２は、コンタクト領域１７に接続されている。また、Ｎ＋型領域５０は、コンタクト領域１３に接続されている。これにより、コンデンサ５３とコンデンサ５６との接続点７４は、Ｐウェル層１２に接続される。電極５２およびコンタクト領域１７は、グランド電位に接続されている。  
コンタクト領域１７がグランド電位に接続されることにより、半導体層１０は、グランド電位になっている。すなわち、スイッチング装置３は、入出力端子７０とＰウェル層１２との間に接続されたコンデンサ５６と、このコンデンサ５６とグランド電位との間に接続されたコンデンサ５３とを有する。
【００６５】
図８（ｂ）に表示されたＣｊ１は、Ｐウェル層１２と、ソース領域２０およびドレイン領域２１との間に存在する寄生容量を表している。このＣｊ１に直列的に接続されたＣｊ２は、ディープＮウェル層１１とＰウェル層１２との間に存在する寄生容量を表している。さらに、このＣｊ２に直列的に接続されたＣｊ３は、半導体層１０とディープＮウェル層１１との間に存在する寄生容量を表している。
【００６６】
スイッチング装置３の作用効果について説明する。以下の説明では、入出力端子７０から入出力端子７１にデジタル信号が伝送する場合について説明する。  
制御回路部９１により、ＭＯＳトランジスタ２４がオンの状態になると、ＭＯＳトランジスタ２４のソース領域２０とドレイン領域２１とが導通し、入出力端子７０から入出力端子７１に、デジタル信号が伝送する。
【００６７】
スイッチング装置３では、Ｐウェル層１２がコンデンサ５６を介して、入出力端子７０に接続されている。入出力端子７０には、高周波のデジタル信号が重畳されているため、Ｐウェル層１２と入出力端子７０とは、見かけ上、コンデンサ５６を介し導通する。その結果、Ｐウェル層１２は、入出力端子７０の電位にバイアスされる。特に、スイッチング装置３では、ＭＯＳトランジスタ２４がオフ状態のときにでも、Ｐウェル層１２が入出力端子７０の電位に安定してバイアスされる。
【００６８】
Ｐウェル層１２が入出力端子７０の電位に安定してバイアスされると、ディープＮウェル層１１の電位がオープンな状態であっても、図８（ｃ）に示す寄生のバイポーラトランジスタ９７、９８によるバイポーラアクションが抑制され、ラッチアップ耐性が向上する。
【００６９】
また、スイッチング装置３がトリプルウェル構造を有している点、さらに、Ｐウェル層１２とグランド電位との間にコンデンサ５３が接続されている点から、スイッチング装置３内に存在する容量を低減させることができる。ただし、スイッチング装置３においては、コンデンサ５６の容量Ｃ１をコンデンサ５３の容量Ｃ２より小さく設定するほうが望ましい。この理由を次の計算式により説明する。
【００７０】
図９は、本実施の形態に係る第２の変形例のスイッチング装置内の容量を説明する図である。図９（ｂ）には、図９（ａ）に示す枠９２で囲んだ部分の等価回路が示されている。ここで、コンデンサ５６の容量をＣ１、コンデンサ５３の容量をＣ２とする。
【００７１】
Ｃ１、Ｃｊ１で構成されている部分の容量は、（１）'式により表される。
【００７２】
Ｃ１＋Ｃｊ１・・・（１）’式  
また、Ｃ２、Ｃｊ２、Ｃｊ３で構成されている部分の容量は、（２）’式により表される。  
Ｃ２＋（Ｃｊ２×Ｃｊ３）／（Ｃｊ２＋Ｃｊ３）・・・（２）’式  
従って、枠９２で囲まれる部分の容量Ｃは、次のＡ’式、Ｂ’式を含む（３）’式により表される。  
Ａ’＝（Ｃ１＋Ｃｊ１）×（Ｃ２＋（Ｃｊ２×Ｃｊ３）／（Ｃｊ２＋Ｃｊ３））、Ｂ’＝（Ｃ２＋（Ｃｊ２×Ｃｊ３）／（Ｃｊ２＋Ｃｊ３））＋（Ｃ１＋Ｃｊ１）
Ｃ’＝Ａ’／Ｂ’・・・（３）’式  
例えば、Ｃｊ１、Ｃｊ２、Ｃｊ３がそれぞれ同じ値のＣｊであると仮定し、Ｃ１＝（１／２）Ｃ２を（３）’式に代入すると、容量Ｃ’は、（４）’式により表される。  
Ｃ’＝（（（１／２）Ｃ２＋Ｃｊ）×（Ｃ２＋（１／２）Ｃｊ））／（（３／２）Ｃ２＋（３／２）Ｃｊ）・・・（４）’式  
これに対して、Ｃ１＝２Ｃ２を（３）’式に代入すると、容量Ｃは、（５）’式により表される。  
Ｃ’＝（（２Ｃ２＋Ｃｊ）×（Ｃ２＋（１／２）Ｃｊ））／（３Ｃ２＋（３／２）Ｃｊ）・・・（５）’式  
さらに、Ｃｊ＝Ｃ２と仮定すると、（４）’式は、Ｃ＝（１２／９）Ｃ２になり、（５）’式は、Ｃ＝Ｃ２になる。すなわち、Ｃ１＞Ｃ２の場合よりも、Ｃ１＜Ｃ２の場合のほうがトータルの容量Ｃがより低減する。このように、コンデンサ５３の容量Ｃ２については、コンデンサ５６の容量Ｃ１より大きく設定するほうが望ましい。
【００７３】
図１０は、本実施の形態の第３の変形例のスイッチング装置の要部断面模式図である。  スイッチング装置４においては、Ｐウェル層１２、ディープＮウェル層１１以外の半導体層１０の表面の上側に、酸化膜２５を介し、導電体層５７が選択的に形成されている。この導電体層５７の上側には、誘電体層８１を介し導電体層３５が形成されている。また、導電体層５７の上側には、誘電体層８１を介し導電体層３６が形成されている。導電体層５７、３５、３６の材質は、金属である。すなわち、半導体層１０の表面には、コンデンサ５３と、コンデンサ５６とが形成されている。コンデンサ５３、５６は、誘電体層８１を導電体層で挟んだ構造を有する。そして、導電体層３５は、コンタクト領域１７およびグランド電位に接続され、導電体層３６は、入出力端子７０に接続されている。導電体層５７は、コンタクト領域１３に接続されている。  
このような構造のスイッチング装置４によっても、図９（ａ）と同様の等価回路が得られ、スイッチング装置３と同様の作用効果を得る。
【００７４】
図１１は、本実施の形態の第４および第５の変形例のスイッチング装置の要部断面模式図であり、（ａ）は、第４の変形例のスイッチング装置の要部断面模式図であり、（ｂ）は、第５のスイッチング装置の要部断面模式図である。
【００７５】
図１（ａ）、図７においては、コンデンサ５３、５６と、コンデンサ６３、６６とが半導体層１０の上側に集積された状態が例示されている。また、図８（ａ）、図１０においては、コンデンサ５３、５６が半導体層１０の上側に集積された状態が例示されている。
【００７６】
図１１（ａ）に示すスイッチング装置５においては、コンデンサ５３、５６と、コンデンサ６３、６６とを半導体層１０の上側に集積せず、コンデンサ５３、５６と、コンデンサ６３、６６とを半導体層１０外において取り付けている。コンデンサ５３、５６と、コンデンサ６３、６６とは、半導体集積回路装置外において取り付けられている。このようなスイッチング装置５においても、図６（ａ）と同様の等価回路が得られ、上述したスイッチング装置１、２と同様の効果を得る。
【００７７】
また、図１１（ｂ）に示すスイッチング装置６においては、コンデンサ５３、５６を半導体層１０の上側に集積せず、コンデンサ５３、５６を半導体層１０外において取り付けている。コンデンサ５３、５６は、半導体集積回路装置外において取り付けられている。このようなスイッチング装置６においても、図９（ａ）と同様の等価回路が得られ、上述したスイッチング装置３、４と同様の効果を得る。
【００７８】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
【００７９】
また、本実施の形態では、第１導電型をＮ型とし、第２導電型をＰ型とした場合について説明したが、第１導電型をＰ型とし、第２導電型をＮ型とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。
【００８０】
また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。  
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【符号の説明】
【００８１】
１、２、３、４、５、６、１００、１０１  スイッチング装置
１０  半導体層
１１  ディープＮウェル層（第２のウェル領域）
１２  Ｐウェル層（第１のウェル領域）
２０、３０、４０  ソース領域
２１、３１、４１  ドレイン領域
２３、３３、４３  ゲート電極
２４、３４、４４  ＭＯＳトランジスタ
５３  コンデンサ（第２の容量素子）
５６  コンデンサ（第１の容量素子）
７０  入出力端子（第１の入出力端子）
７１  入出力端子（第２の入出力端子）
９０ バックゲート補正回路
９１ 制御回路部
９５、９５Ａ、９５Ｂ  デバイス
９６  データバス
９７、９８  バイポーラトランジスタ
【図１】
2011138946.tif 000003
【図２】
2011138946.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011138946.tif 000009
【図８】
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【図９】
2011138946.tif 000011
【図１０】
2011138946.tif 000012
【図１１】
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