(57)【要約】【課題】テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とする。【解決手段】この半導体集積回路は、入力されるクロック信号に基づいて新たなクロック信号を生成して出力するモジュールと、モジュールに入力されるクロック信号に含まれているパルス数をカウントする第１のカウンタと、モジュールから出力されるクロック信号に含まれているパルス数をカウントする第２のカウンタと、第１のカウンタのカウント値と第２のカウンタのカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータと、コンパレータから出力される信号をサンプリングする回路とを具備する。【選択図】図１
2011075333.tif 000002
【特許請求の範囲】
【請求項１】
入力されるクロック信号に基づいて新たなクロック信号を生成して出力するモジュールと、
前記モジュールに入力されるクロック信号に含まれているパルス数をカウントする第１のカウンタと、
前記モジュールから出力されるクロック信号に含まれているパルス数をカウントする第２のカウンタと、
前記第１のカウンタのカウント値と前記第２のカウンタのカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータと、
前記コンパレータから出力される信号をサンプリングする回路と、
を具備する半導体集積回路。
【請求項２】
前記モジュールが、入力されるクロック信号の周波数を所定の逓倍数で逓倍する機能を有し、
前記半導体集積回路が、前記モジュールから出力されるクロック信号を前記逓倍数と等しい分周数で分周する分周回路をさらに具備し、
前記第２のカウンタが、前記分周回路によって分周されたクロック信号に含まれているパルス数をカウントする、
請求項１記載の半導体集積回路。
【請求項３】
前記モジュールが、複数の異なる位相をそれぞれ有する複数のクロック信号を生成し、
前記半導体集積回路が、前記モジュールから出力される複数のクロック信号の内から１つのクロック信号を選択する選択回路をさらに具備し、
前記第２のカウンタが、前記選択回路によって選択されたクロック信号に含まれているパルス数をカウントする、
請求項１記載の半導体集積回路。
【請求項４】
入力されるクロック信号に基づいて新たなクロック信号を生成して出力するモジュールと、
前記モジュールに入力されるクロック信号に含まれているパルス数をカウントする第１のカウンタと、
前記モジュールから出力されるクロック信号に含まれているパルス数をカウントする第２のカウンタと、
前記第１のカウンタのカウント値と前記第２のカウンタのカウント値とを比較して、前記第２のカウンタのカウント値が前記第１のカウンタのカウント値よりも大きいことを表す第１の信号と、前記第２のカウンタのカウント値が前記第１のカウンタのカウント値と等しいことを表す第２の信号と、前記第２のカウンタのカウント値が前記第１のカウンタのカウント値よりも小さいことを表す第３の信号とを出力するコンパレータと、
を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＳＣＧ（spread spectrum clock generator：拡散スペクトルクロック生成器）、ＰＬＬ（phase locked loop：位相ロックドループ）、又は、ＤＬＬ（delay locked loop：遅延ロックドループ）等のクロック生成モジュール（マクロ）を内蔵した半導体集積回路等に関する。
【背景技術】
【０００２】
ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールは、実動作時においては１３０ＭＨｚ程度の周波数で動作する場合があるので、そのようなクロック生成モジュールを内蔵した半導体集積回路の出荷検査においても、１３０ＭＨｚ程度の周波数で試験を行う必要がある。
【０００３】
しかしながら、１３０ＭＨｚ程度の周波数で試験を行うためには、高速テスタを使用する必要があり、コストの面で問題がある。仮に、高速テスタを使用できたとしても、１３０ＭＨｚ程度の周波数で安定した試験を行うことは非常に困難である。また、クロック信号にひげ状のノイズが発生する場合に、そのようなノイズを高速テスタで検出することは非常に困難である。
【０００４】
関連する技術として、特許文献１には、マクロ単体でのテストを可能とし、設計期間の短縮化とテストの高速化とを図った半導体集積回路が開示されている。この半導体集積回路は、複数個のマクロと、各マクロに入力されるパターンとして前段マクロの出力パターンまたは別途入力されるテストパターンをそれぞれ選択する複数個のセレクタと、各マクロの出力をそれぞれ取り出して駆動する複数個のドライバと、入出力手段と、この入出力手段から入力されるテストパターンを一時的に記憶して各パターンセレクタの一方の入力にそれぞれ入力するテストパターン記憶手段と、入出力手段から入力される被テストマクロの出力期待パターンを一時的に記憶する期待値パターン記憶手段と、この期待値パターン記憶手段に記憶された出力期待値パターンとドライバを介して出力される被テストマクロの出力パターンとを比較して比較結果を入出力手段に出力する比較回路と、テストの制御を行う制御回路とを含むことを特徴とする。
【０００５】
特許文献１によれば、半導体集積回路が、テストパターンを蓄えておくパターンメモリを内部に持ち、マクロ単体でのテストを可能とするので、マクロごとに分割して設計が行え、分割して設計されたテストパターンがそのまま使用でき、設計期間の短縮が図れる効果がある。しかしながら、テストパターンや期待値パターンを蓄えておくメモリを増設する必要があるので、回路規模が大幅に増大してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平５−８７８９０号公報（第２−３頁、図１）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明の幾つかの態様によれば、テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、ＳＳＣＧ、ＰＬＬ、又は、ＤＬＬ等のクロック生成モジュールの単体試験を容易に可能とすることができる。
【課題を解決するための手段】
【０００８】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、入力されるクロック信号に基づいて新たなクロック信号を生成して出力するモジュールと、モジュールに入力されるクロック信号に含まれているパルス数をカウントする第１のカウンタと、モジュールから出力されるクロック信号に含まれているパルス数をカウントする第２のカウンタと、第１のカウンタのカウント値と第２のカウンタのカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータと、コンパレータから出力される信号をサンプリングする回路とを具備する。
【０００９】
ここで、上記モジュールが、入力されるクロック信号の周波数を所定の逓倍数で逓倍する機能を有し、半導体集積回路が、モジュールから出力されるクロック信号を逓倍数と等しい分周数で分周する分周回路をさらに具備し、第２のカウンタが、分周回路によって分周されたクロック信号に含まれているパルス数をカウントするようにしても良い。
【００１０】
あるいは、上記モジュールが、複数の異なる位相をそれぞれ有する複数のクロック信号を生成し、半導体集積回路が、モジュールから出力される複数のクロック信号の内から１つのクロック信号を選択する選択回路をさらに具備し、第２のカウンタが、選択回路によって選択されたクロック信号に含まれているパルス数をカウントするようにしても良い。
【００１１】
また、本発明の第２の観点に係る半導体集積回路は、入力されるクロック信号に基づいて新たなクロック信号を生成して出力するモジュールと、モジュールに入力されるクロック信号に含まれているパルス数をカウントする第１のカウンタと、モジュールから出力されるクロック信号に含まれているパルス数をカウントする第２のカウンタと、第１のカウンタのカウント値と第２のカウンタのカウント値とを比較して、第２のカウンタのカウント値が第１のカウンタのカウント値よりも大きいことを表す第１の信号と、第２のカウンタのカウント値が第１のカウンタのカウント値と等しいことを表す第２の信号と、第２のカウンタのカウント値が第１のカウンタのカウント値よりも小さいことを表す第３の信号とを出力するコンパレータとを具備する。
【発明の効果】
【００１２】
本発明によれば、モジュールに入力されるクロック信号に含まれているパルス数を第１のカウンタによってカウントし、モジュールから出力されるクロック信号に含まれているパルス数を第２のカウンタによってカウントして、第１のカウンタのカウント値と第２のカウンタのカウント値とをコンパレータによって比較するようにしたので、テストパターンや期待値パターンを蓄えておくメモリを半導体集積回路に増設することなく、クロック生成モジュールの単体試験を容易に可能とすることができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の第１の実施形態に係る半導体集積回路の回路構成を示すブロック図。
【図２】本発明の第２の実施形態に係る半導体集積回路の回路構成を示すブロック図。
【図３】本発明の第３の実施形態に係る半導体集積回路の回路構成を示すブロック図。
【図４】本発明の第４の実施形態に係る半導体集積回路の回路構成を示すブロック図。
【図５】出力クロック信号の変動とＤフリップフロップの出力信号との関係を示す図。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。本発明の実施形態に係る半導体集積回路は、入力されるクロック信号に基づいて新たなクロック信号を生成して出力するクロック生成モジュール（マクロ）と、そのようなクロック生成モジュールをテストするためのテスト回路とを内蔵している。
【００１５】
以下においては、クロック生成モジュールとして、ＳＳＣＧ（spread spectrum clock generator：拡散スペクトルクロック生成器）、ＰＬＬ（phase locked loop：位相ロックドループ）、及び、ＤＬＬ（delay locked loop：遅延ロックドループ）が半導体集積回路に内蔵された場合を例として説明する。
【００１６】
図１は、本発明の第１の実施形態に係る半導体集積回路の回路構成を示すブロック図である。図１に示すように、この半導体集積回路は、入力されるクロック信号を周波数変調することにより、拡散スペクトルを有するクロック信号を生成するＳＳＣＧモジュール１０と、ＳＳＣＧモジュール１０に入力されるクロック信号に含まれているパルス数をカウントするカウンタ２０と、ＳＳＣＧモジュール１０から出力されるクロック信号に含まれているパルス数をカウントするカウンタ３０と、カウンタ２０のカウント値とカウンタ３０のカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータ４０と、コンパレータ４０から出力される信号をサンプリングするＤフリップフロップ５０とを内蔵している。
【００１７】
ＳＳＣＧモジュール１０は、外部回路から入力端子ＩＮに入力されるクロック信号を周波数変調してクロック信号の周波数をわずかに変動させることにより、周波数変調されたクロック信号を生成して出力端子ＯＵＴから出力する。これにより、クロック信号の周波数スペクトルにおけるピーク値を低下させ、電磁放射雑音を低減することができる。
【００１８】
カウンタ２０は、リセット端子Ｒに入力されるリセット信号が活性化されると、カウント値をゼロにリセットし、リセット信号が非活性化されると、外部回路からクロック信号入力端子ＣＬＫに入力されるクロック信号の立ち上がりエッジに同期して、カウント値をインクリメントする。これにより、ＳＳＣＧモジュール１０に入力されるクロック信号に含まれているパルス数がカウントされる。カウント値は、カウント値出力端子ＣＮＴから出力される。
【００１９】
カウンタ３０は、リセット端子Ｒに入力されるリセット信号が活性化されると、カウント値をゼロにリセットし、リセット信号が非活性化されると、ＳＳＣＧモジュール１０からクロック信号入力端子ＣＬＫに入力されるクロック信号の立ち上がりエッジに同期して、カウント値をインクリメントする。これにより、ＳＳＣＧモジュール１０から出力されるクロック信号に含まれているパルス数がカウントされる。カウント値は、カウント値出力端子ＣＮＴから出力される。
【００２０】
コンパレータ４０は、第１の入力端子ＩＮ１に入力されるカウンタ３０のカウント値と、第２の入力端子ＩＮ２に入力されるカウンタ２０のカウント値とを比較して、両者が一致するか否かを表す信号ＯＵＴ１を出力する。例えば、コンパレータ４０は、両者が一致するときに信号ＯＵＴ１をローレベルとし、両者が一致しないときに信号ＯＵＴ１をハイレベルとする。
【００２１】
Ｄフリップフロップ５０は、外部回路からクロック信号入力端子Ｃに入力されるクロック信号の立ち上がりエッジに同期して、コンパレータ４０からデータ入力端子Ｄに入力される信号ＯＵＴ１をラッチして、ラッチされた信号ＯＵＴ２をデータ出力端子Ｑから出力する。これにより、入力クロック信号の立ち上がりエッジに同期して、コンパレータ４０の出力信号ＯＵＴ１がサンプリングされる。コンパレータ４０の出力信号ＯＵＴ１は、２つのカウンタ２０及び３０のカウント値に応じて入力クロック信号の１周期内で変化するが、入力クロック信号の立ち上がりエッジに同期してコンパレータ４０の出力信号ＯＵＴ１をサンプリングすることにより、入力クロック信号の立ち上がりエッジにおいて最終的に確定された比較結果を得ることができる。
【００２２】
本実施形態においては、周波数変調された出力クロック信号の立ち上がりエッジの時間的な変動幅ΔＴが、入力クロック信号の１周期Ｔよりも小さいものとする。例えば、出力クロック信号の立ち上がりエッジが、入力クロック信号の立ち上がりエッジよりも平均的にＴ／２だけ遅延され、出力クロック信号の立ち上がりエッジの時間的な変動±ΔＴ／２の絶対値がＴ／２よりも小さければ、入力クロック信号の立ち上がりエッジにおいて、出力クロック信号のパルスカウント値と入力クロック信号のパルスカウント値とが等しくなる。
【００２３】
第１の実施形態に係る半導体集積回路のテスト方法について説明する。まず、入力クロック信号として、例えば、１３５ＭＨｚの周波数を有するクロック信号がＳＳＣＧモジュール１０に入力される。次に、リセット信号を活性化させてカウンタ２０及び３０をリセットした後、リセット信号を非活性化することにより、ＳＳＣＧモジュール１０のテストが開始される。
【００２４】
テスト開始から所定の時間が経過した後に、Ｄフリップフロップ５０の出力信号ＯＵＴ２を監視して、Ｄフリップフロップ５０の出力信号ＯＵＴ２がローレベルであれば、ＳＳＣＧモジュール１０に入力されるクロック信号に含まれているパルス数と、ＳＳＣＧモジュール１０から出力されるクロック信号に含まれているパルス数とが等しいので、ＳＳＣＧモジュール１０が正常に動作していると判定することができる。
【００２５】
次に、本発明の第２の実施形態について説明する。
図２は、本発明の第２の実施形態に係る半導体集積回路の回路構成を示すブロック図である。図２に示すように、この半導体集積回路は、入力されるクロック信号を所定の逓倍数で逓倍する機能を有するＰＬＬモジュール６０と、ＰＬＬモジュール６０から出力されるクロック信号を上記逓倍数と等しい分周数で分周する分周回路７０と、ＰＬＬモジュール６０に入力されるクロック信号に含まれているパルス数をカウントするカウンタ２０と、分周回路７０によって分周されたクロック信号に含まれているパルス数をカウントするカウンタ３０と、カウンタ２０のカウント値とカウンタ３０のカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータ４０と、コンパレータ４０から出力される信号をサンプリングするＤフリップフロップ５０とを内蔵している。
【００２６】
ＰＬＬモジュール６０は、制御電圧に応じて発振周波数が変化するＶＣＯ（電圧制御発振回路）と、ＶＣＯから出力端子ＯＵＴを介して帰還端子ＦＢに帰還されるクロック信号を分周する分周回路とを含んでいる。分周回路によって分周されたクロック信号の位相を、外部回路から入力端子ＩＮに入力されるクロック信号の位相と比較し、両者の位相差に基づいて生成される制御電圧をＶＣＯにフィードバックすることにより、ＶＣＯから出力されるクロック信号が入力クロック信号に同期（ロック）する。これにより、入力クロック信号の周波数を所定の逓倍数（例えば、２倍又は４倍）で逓倍した出力クロック信号を生成することができる。
【００２７】
分周回路７０は、ＰＬＬモジュール６０から出力されるクロック信号を、ＰＬＬモジュール６０における逓倍数と等しい分周数で分周する。これにより、分周回路７０によって分周されたクロック信号の周波数が、入力クロック信号の周波数と等しくなる。分周回路７０によって分周されたクロック信号は、カウンタ３０に供給される。カウンタ２０〜Ｄフリップフロップ５０の動作は、図１に示す第１の実施形態におけるのと同様である。
【００２８】
第２の実施形態に係る半導体集積回路のテスト方法について説明する。まず、入力クロック信号として、例えば、４０ＭＨｚの周波数を有するクロック信号がＰＬＬモジュール６０に入力される。次に、リセット信号を活性化させてカウンタ２０及び３０をリセットした後、リセット信号を非活性化することにより、ＰＬＬモジュール６０のテストが開始される。
【００２９】
テスト開始から所定の時間が経過した後に、Ｄフリップフロップ５０の出力信号ＯＵＴ２を監視して、Ｄフリップフロップ５０の出力信号ＯＵＴ２がローレベルであれば、ＰＬＬモジュール６０に入力されるクロック信号に含まれているパルス数と、分周回路７０によって分周されたクロック信号に含まれているパルス数とが等しいので、ＰＬＬモジュール６０が正常に動作していると判定することができる。
【００３０】
次に、本発明の第３の実施形態について説明する。
図３は、本発明の第３の実施形態に係る半導体集積回路の回路構成を示すブロック図である。図３に示すように、この半導体集積回路は、入力されるクロック信号に基づいて、複数の異なる位相をそれぞれ有する複数のクロック信号（図３においては、多相クロック信号ＰＨ１〜ＰＨ１６を示す）を生成するＤＬＬモジュール８０と、ＤＬＬモジュール８０から出力される複数のクロック信号の内から１つのクロック信号を選択するマルチプレクサ（選択回路）９０と、ＤＬＬモジュール８０に入力されるクロック信号に含まれているパルス数をカウントするカウンタ２０と、マルチプレクサ９０によって選択されたクロック信号に含まれているパルス数をカウントするカウンタ３０と、カウンタ２０のカウント値とカウンタ３０のカウント値とを比較して、両者が一致するか否かを表す信号を出力するコンパレータ４０と、コンパレータ４０から出力される信号をサンプリングするＤフリップフロップ５０とを内蔵している。
【００３１】
ＤＬＬモジュール８０は、制御電圧に応じて遅延時間が変化する複数の電圧制御遅延素子と、それらの電圧制御遅延素子から出力される多相クロック信号の内から選択された２つのクロック信号の位相を互いに比較する位相比較回路とを含んでいる。例えば、複数の電圧制御遅延素子がＮ相の多相クロック信号を出力する場合に（Ｎは２以上の整数）、位相比較回路は、第１番目のクロック信号の位相と第（Ｎ＋１）番目のクロック信号の位相とを比較することにより、多相クロック信号に含まれるそれぞれのクロック信号間の位相差が正確に入力クロック信号の周期の１／Ｎ倍となってロックするように、多相クロック信号の遅延時間を制御する。
【００３２】
マルチプレクサ９０は、選択信号入力端子ＳＥＬに入力される選択信号に従って、多相クロック信号ＰＨ１〜ＰＨ１６の内から１つのクロック信号を選択し、選択されたクロック信号を出力する。マルチプレクサ９０によって選択されたクロック信号は、カウンタ３０に供給される。カウンタ２０〜Ｄフリップフロップ５０の動作は、図１に示す第１の実施形態におけるのと同様である。
【００３３】
第３の実施形態に係る半導体集積回路のテスト方法について説明する。まず、入力クロック信号として、例えば、１３５ＭＨｚの周波数を有するクロック信号がＤＬＬモジュール８０に入力される。次に、リセット信号を活性化させてカウンタ２０及び３０をリセットした後、リセット信号を非活性化することにより、ＤＬＬモジュール８０のテストが開始される。
【００３４】
テスト開始から所定の時間が経過した後に、Ｄフリップフロップ５０の出力信号ＯＵＴ２を監視して、Ｄフリップフロップ５０の出力信号ＯＵＴ２がローレベルであれば、ＤＬＬモジュール８０に入力されるクロック信号に含まれているパルス数と、マルチプレクサ９０によって選択されたクロック信号に含まれているパルス数とが等しいので、ＤＬＬモジュール８０が正常に動作していると判定することができる。
【００３５】
次に、本発明の第４の実施形態について説明する。
図４は、本発明の第４の実施形態に係る半導体集積回路の回路構成を示すブロック図である。図４に示すように、この半導体集積回路は、入力されるクロック信号を周波数変調することにより、拡散スペクトルを有するクロック信号を生成するＳＳＣＧモジュール１００と、ＳＳＣＧモジュール１００に入力されるクロック信号に含まれているパルス数をカウントするカウンタ２０と、ＳＳＣＧモジュール１００から出力されるクロック信号に含まれているパルス数をカウントするカウンタ３０と、カウンタ２０のカウント値とカウンタ３０のカウント値とを比較して、比較結果を表す３つの信号を出力するコンパレータ１１０と、コンパレータ１１０から出力される３つの信号をそれぞれサンプリングするＤフリップフロップ１２１〜１２３とを内蔵している。
【００３６】
本実施形態においては、周波数変調された出力クロック信号の立ち上がりエッジの時間的な変動幅ΔＴが、入力クロック信号の１周期Ｔよりも大きいものとする。従って、ＳＳＣＧモジュール１００から出力されるクロック信号に含まれているパルス数が、ＳＳＣＧモジュール１００に入力されるクロック信号に含まれているパルス数よりも多くなったり少なくなったりする。
【００３７】
そこで、コンパレータ１１０は、第１の入力端子ＩＮ１に入力されるカウンタ３０のカウント値と、第２の入力端子ＩＮ２に入力されるカウンタ２０のカウント値とを比較して、カウンタ３０のカウント値がカウンタ２０のカウント値よりも大きいことを表す第１の信号と、カウンタ３０のカウント値がカウンタ２０のカウント値と等しいことを表す第２の信号と、カウンタ３０のカウント値がカウンタ２０のカウント値よりも小さいことを表す第３の信号とを出力する。
【００３８】
Ｄフリップフロップ１２１は、外部回路からクロック信号入力端子Ｃに入力されるクロック信号の立ち上がりエッジに同期して、コンパレータ１１０からデータ入力端子Ｄに入力される第１の信号をラッチして、ラッチされた信号ＢＩＧをデータ出力端子Ｑから出力する。これにより、入力クロック信号の立ち上がりエッジに同期して、コンパレータ１１０から出力される第１の信号がサンプリングされる。
【００３９】
Ｄフリップフロップ１２２は、外部回路からクロック信号入力端子Ｃに入力されるクロック信号の立ち上がりエッジに同期して、コンパレータ１１０からデータ入力端子Ｄに入力される第２の信号をラッチして、ラッチされた信号ＥＶＥＮをデータ出力端子Ｑから出力する。これにより、入力クロック信号の立ち上がりエッジに同期して、コンパレータ１１０から出力される第２の信号がサンプリングされる。
【００４０】
Ｄフリップフロップ１２３は、外部回路からクロック信号入力端子Ｃに入力されるクロック信号の立ち上がりエッジに同期して、コンパレータ１１０からデータ入力端子Ｄに入力される第３の信号をラッチして、ラッチされた信号ＳＭＡＬＬをデータ出力端子Ｑから出力する。これにより、入力クロック信号の立ち上がりエッジに同期して、コンパレータ１１０から出力される第３の信号がサンプリングされる。
【００４１】
図５は、周波数変調された出力クロック信号の立ち上がりエッジの時間的な変動と、Ｄフリップフロップの出力信号との関係を示す図である。図５においては、ＳＳＣＧモジュール１００から出力されるクロック信号の立ち上がりエッジは、ＳＳＣＧモジュール１００に入力されるクロック信号の立ち上がりエッジよりも平均的にＴ／２だけ遅延されており、この状態を基準（変動ゼロ）とする。
【００４２】
ここで、周波数変調によって出力クロック信号の立ち上がりエッジの時間的な変動が＋Ｔ／２よりも大きくなると、Ｄフリップフロップ１２１の出力信号ＢＩＧがハイレベルに活性化される。一方、周波数変調によって出力クロック信号の立ち上がりエッジの時間的な変動が−Ｔ／２よりも小さくなると、Ｄフリップフロップ１２３の出力信号ＳＭＡＬＬがハイレベルに活性化される。出力クロック信号の立ち上がりエッジの時間的な変動が＋Ｔ／２と−Ｔ／２との間であれば、Ｄフリップフロップ１２２の出力信号ＥＶＥＮがハイレベルに活性化される。
【００４３】
第４の実施形態に係る半導体集積回路のテスト方法について説明する。まず、入力クロック信号として、例えば、１３５ＭＨｚの周波数を有するクロック信号がＳＳＣＧモジュール１００に入力される。次に、リセット信号を活性化させてカウンタ２０及び３０をリセットした後、リセット信号を非活性化することにより、ＳＳＣＧモジュール１００のテストが開始される。
【００４４】
テスト開始から所定の時間が経過した後に、Ｄフリップフロップ１２１の出力信号ＢＩＧ、Ｄフリップフロップ１２２の出力信号ＥＶＥＮ、及び、Ｄフリップフロップ１２３の出力信号ＳＭＡＬＬを監視して、それらの信号がＳＳＣＧモジュール１００の変調周期に従って変化していることを確認することにより、ＳＳＣＧモジュール１００が正常に動作していると判定することができる。
【００４５】
以上の実施形態によれば、高速動作するのは半導体集積回路の内部のみであるため、安価なＩＣテスタを用いてクロック生成モジュール（マクロ）の安定した単体試験を行うことができ、クロック生成モジュールの動作可能な速度を容易に評価することができる。また、クロック信号にひげ状のノイズが発生する場合に、そのようなノイズを容易に検出することが可能である。
【符号の説明】
【００４６】
１０、１００  ＳＳＣＧモジュール、  ２０、３０  カウンタ、  ４０、１１０  コンパレータ、  ５０、１２１〜１２３  Ｄフリップフロップ、  ６０  ＰＬＬモジュール、  ７０  分周回路、  ８０  ＤＬＬモジュール、  ９０  マルチプレクサ
【図１】
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【図２】
2011075333.tif 000004
【図３】
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【図４】
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【図５】
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