(57)【要約】      （修正有）【課題】積分回路の差動出力から外乱に起因する低周波の同相ドリフトおよび差動ドリフトを除去し、安定かつ高精度のジッタ検出を可能にするジッタ検出回路を提供する。【解決手段】クロック信号を入力し、その立ち上がりまたは立ち下がりの少なくとも一方のタイミングを示すパルスを出力するゲーティング回路10とゲーティング回路の出力パルスの間隔を電圧レベルで出力する積分回路20とを備え、積分回路の出力からクロック信号のジッタを検出するジッタ検出回路において、積分回路はゲーティング回路の出力パルスの間隔に応じた電圧レベルを差動信号として出力する差動増幅器を含み、その差動増幅器に含まれる電流源の電流値が調整可能な構成であり、積分回路の差動出力を分岐して入力しその低周波成分かつ同相分を出力電位に変換する同相レベル変換増幅器を含み、その出力電位を積分回路の電流源の電流値の調整に供する同相ドリフト補償回路40を備える。【選択図】図１
2011002298.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を入力し、その立ち上がりまたは立ち下がりの少なくとも一方のタイミングを示すパルスを出力するゲーティング回路と、
前記ゲーティング回路の出力パルスの間隔を電圧レベルで出力する積分回路と
を備え、前記積分回路の出力から前記クロック信号のジッタを検出するジッタ検出回路において、
前記積分回路は、前記ゲーティング回路の出力パルスの間隔に応じた電圧レベルを差動信号として出力する差動増幅器を含み、その差動増幅器に含まれる電流源の電流値が調整可能な構成であり、
前記積分回路の差動出力を分岐して入力し、その低周波成分かつ同相分を出力電位に変換する同相レベル変換増幅器を含み、その出力電位を前記積分回路の電流源の電流値の調整に供する同相ドリフト補償回路を備えた
ことを特徴とするジッタ検出回路。
【請求項２】
請求項１に記載のジッタ検出回路において、
前記ゲーティング回路は、前記クロック信号に所定の遅延時間を設定し、前記出力パルスのパルス幅を設定する遅延回路を含み、その遅延時間が調整可能な構成であり、
前記積分回路の差動出力を分岐して入力し、その低周波成分かつ差分を出力電位に変換する差動レベル変換増幅器を含み、その出力電位を前記ゲーティング回路の遅延時間の調整に供する差動ドリフト補償回路を備えた
ことを特徴とするジッタ検出回路。
【請求項３】
請求項１に記載のジッタ検出回路において、
前記積分回路の差動出力を前記同相ドリフト補償回路に分岐する分岐点から後段に、前記差動出力に同相ドリフト成分として含まれる低周波成分を遮断し、かつジッタ成分を含む高周波成分を透過するフィルタを備えた
ことを特徴とするジッタ検出回路。
【請求項４】
請求項２に記載のジッタ検出回路において、
前記積分回路の差動出力を前記同相ドリフト補償回路および前記差動ドリフト補償回路に分岐する分岐点から後段に、前記差動出力に同相ドリフト成分および差動ドリフト成分として含まれる低周波成分を遮断し、かつジッタ成分を含む高周波成分を透過するフィルタを備えた
ことを特徴とするジッタ検出回路。
【請求項５】
請求項１または請求項２に記載のジッタ検出回路において、
前記積分回路の差動出力の電位差の最大値を保持し、ジッタ検出信号として出力するピーク検出回路を備えた
ことを特徴とするジッタ検出回路。
【請求項６】
請求項３または請求項４に記載のジッタ検出回路において、
前記フィルタの差動出力の電位差の最大値を保持し、ジッタ検出信号として出力するピーク検出回路を備えた
ことを特徴とするジッタ検出回路。
【請求項７】
請求項１に記載のジッタ検出回路において、
前記差動増幅器に含まれる電流源は、前記積分回路の差動出力端子と電源との間にトランジスタと抵抗を直列に接続し、該トランジスタと抵抗の接続点を負入力とし、前記同相ドリフト補償回路の出力電位を正入力とし、出力を該トランジスタのゲートに接続する演算増幅器を備えた
ことを特徴とするジッタ検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号の時間的揺らぎであるジッタの大きさを検出するジッタ検出回路に関する。
【背景技術】
【０００２】
図８は、従来のジッタ検出回路の構成例を示す（非特許文献１）。
図において、従来のジッタ検出回路は、ゲーティング回路１０、積分回路２０、ピーク検出回路３０から構成される。ゲーティング回路１０は、クロック信号を入力する遅延回路１１および排他的論理和回路（ＥＸＯＲ）１２で構成され、クロック信号がハイレベルおよびローレベルに遷移した時に一定の時間幅の差動パルスＶ0,Ｖ0'を出力する。積分回路２０は、ゲーティング回路１０から出力される差動パルスＶ0,Ｖ0'を各ベースに入力するトランジスタＱ１，Ｑ２、トランジスタＱ１，Ｑ２の各エミッタに共通接続される電流源ＩＳ１、トランジスタＱ１，Ｑ２の各コレクタと電源との間に接続される電流源ＩＳ２，ＩＳ３、トランジスタＱ１，Ｑ２のコレクタ間に接続される容量Ｃ1 で構成され、トランジスタＱ１，Ｑ２の各コレクタから差動出力Ｖ1', Ｖ1 を取り出し、ピーク検出回路３０に入力する。なお、積分回路２０の差動出力を増幅回路で増幅して出力し、外部に備えたピーク検出回路でピーク検出を行う構成としてもよいが、ここではジッタ検出時の課題を説明するため、ピーク検出回路３０を含む構成として説明する。
【０００３】
以下、従来のジッタ検出回路の動作例を図８および図９を参照して説明する。
ゲーティング回路１０は、周期Ｔのクロック信号がハイレベルおよびローレベルに遷移した時に、時間幅Ｔ／４の差動パルスＶ0,Ｖ0'を出力する。なお、本例ではＥＸＯＲ１２を用いて、クロック信号がハイレベルおよびローレベルに遷移したときにパルスを出力する構成であるが、ＮＡＮＤ回路によりクロック信号がハイレベルに遷移したときだけパルスを出力しても同様のジッタ検出が可能である。
【０００４】
差動型の積分回路２０では、差動パルスＶ0 がハイレベルになるとトランジスタＱ１がオンになり、容量Ｃ1 の一端Ｖ1'から基準電流Ｉだけ電荷を引き抜くとともに、差動パルスＶ0'がローレベルになるのでトランジスタＱ２がオフになり、容量Ｃ1 の他端Ｖ1 に基準電流Ｉだけ電荷をチャージする。このため、ジッタのないクロックが入力すると、積分回路２０の差動出力Ｖ1 の電位は、ゲーティング回路１０がパルスを出力している時間Ｔ／４でＩ＊(Ｔ／４)だけ上昇し、パルスを出力していない時間でＩ＊(Ｔ／４)だけ下降する。よって、図９(4) に示すように、クロック信号にジッタがない場合には差動出力Ｖ1', Ｖ1 の電位は、電圧振幅Ｉ＊(Ｔ／２)、周期Ｔ／２で振動するが、周期より十分長い時間で時間平均すると一定の電位を保つ。ここでは、積分回路２０において、容量Ｃ1 へ流し込む電流と流し出す電流が等しいと仮定して、ゲーティング回路１０の遅延時間をＴ／４と設定した。ただし、積分回路２０において、容量Ｃ1 に流し込む電流と遅延時間の積と、流し出す電流とＴ／２から遅延時間を引いた時間の積が等しければ、遅延時間はＴ／４でなくてもよい。
【０００５】
一方、クロック信号がジッタをもつ場合は、図９(3) に示すように、クロック信号がハイレベルに遷移するタイミングが、前の遷移の周期Ｔ後ではなく、周期ＴからΔＴだけずれる。この時、積分回路２０の放電時間は(Ｔ／４)−ΔＴとなるため、差動出力Ｖ1 の電位はＩ＊ΔＴだけ上昇する。クロック信号のジッタ量は、図９(5) のジッタ表示出力（太線）に示すように、差動出力Ｖ1'，Ｖ1 の差分電位の最大値をピーク検出回路３０により保持するか、単純に増幅して出力することで、ジッタ表示出力電位の初期値からの増分として検出される。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】K.Ichiyama, M.Ishida, T.J.Yamaguchi, and M.Soma, "An on-chip delta-time-to-voltage converter for real-time measurement of clock jitter", in Proc. Int. Symp. Circuits Syst., New Orleans, LA, May 2007
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のジッタ検出回路では、次の２つの値が規定通りになっていなければジッタを高精度に検出することが困難である。値の１つは、積分回路２０の電流源ＩＳ２と電流源ＩＳ３の電流の和が電流源ＩＳ１の電流値と一致していることである。もう１つは、ゲーティング回路１０の遅延時間（Ｔ／４）がパルス幅に正確に一致していることである。
【０００８】
前者が不一致であれば、積分回路２０の差動出力Ｖ1'，Ｖ1 の両方が増加または減少する同相ドリフトを引き起こす。そして、一定時間後にはＶ1'，Ｖ1 は積分回路２０が正常に動作する電圧出力を超えてしまい、ジッタ検出動作ができなくなる。後者が不一致であれば、積分回路２０の差動出力Ｖ1'，Ｖ1 が逆方向に増加または減少する差動ドリフトを引き起こす。ジッタ検出回路は、ジッタを積分回路２０の差動出力Ｖ1'，Ｖ1 の差分のピーク値で表示するが、差動ドリフトによりＶ1'，Ｖ1 の差が増大し、検出ジッタのピーク値に誤差を与える。さらに、一定時間後にはＶ1'，Ｖ1 は積分回路２０が正常に動作する電圧出力を超えてしまい、ジッタ検出動作ができなくなる。
【０００９】
一方、ジッタ検出回路を半導体集積回路やハイブリッド部品により構成した場合、上記の電流値および遅延時間は、プロセスバラツキ、温度や電源変動の影響を受けるので、適宜調整しなければ所定の精度で上記の２つの値をそれぞれ一致させることが困難である。なお、従来手法として一定期間だけ検出を行い、他の期間はキャリブレーション期間としてＶ1'，Ｖ1 の電位、遅延時間および電流バランスを調整する手法もあるが、検出する時間と追加システムが必要になり、ジッタ検出回路が大規模かつ複雑になり、検出効率が悪くなる問題があった。
【００１０】
また、低周波の差動ドリフトおよび同相ドリフトはハイパスフィルタで除去することにより、高い周波数のジッタに対して一定期間は測定できる場合もある。しかし、低い周波数をもつジッタを検出する際には、フィルタによる選別精度が低下するため、さらなる精度の低下を招く。加えて、積分回路２０の電流源ＩＳ２，ＩＳ３の出力インピーダンスが低く、ジッタによる積分回路２０の差動出力Ｖ1'，Ｖ1 の変化が電流量による電流源両端の電圧差の変化に打ち消されてしまう元来の課題との相乗効果により、特に低周波のジッタのジッタ量を精度よく検出できない問題があった。
【００１１】
このように、従来のジッタ検出回路では、差動型の積分回路２０の複数の電流源の電流値が外乱を受けてばらついたり、ゲーティング回路１０の遅延時間が外乱を受けて揺らぐと、クロック信号のジッタと関係なく積分値がドリフトを起こし、ジッタ検出回路の動作が不安定になって正しいジッタを検出できないことがあった。
【００１２】
本発明は、外乱によるドリフトの周波数成分が低周波であることに着目し、積分回路の差動出力から外乱に起因する低周波の同相ドリフトおよび差動ドリフトを除去し、安定かつ高精度のジッタ検出を可能にするジッタ検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、クロック信号を入力し、その立ち上がりまたは立ち下がりの少なくとも一方のタイミングを示すパルスを出力するゲーティング回路と、ゲーティング回路の出力パルスの間隔を電圧レベルで出力する積分回路とを備え、積分回路の出力からクロック信号のジッタを検出するジッタ検出回路において、積分回路は、ゲーティング回路の出力パルスの間隔に応じた電圧レベルを差動信号として出力する差動増幅器を含み、その差動増幅器に含まれる電流源の電流値が調整可能な構成であり、積分回路の差動出力を分岐して入力し、その低周波成分かつ同相分を出力電位に変換する同相レベル変換増幅器を含み、その出力電位を積分回路の電流源の電流値の調整に供する同相ドリフト補償回路を備える。
【００１４】
本発明のジッタ検出回路において、ゲーティング回路は、クロック信号に所定の遅延時間を設定し、出力パルスのパルス幅を設定する遅延回路を含み、その遅延時間が調整可能な構成であり、積分回路の差動出力を分岐して入力し、その低周波成分かつ差分を出力電位に変換する差動レベル変換増幅器を含み、その出力電位をゲーティング回路の遅延時間の調整に供する差動ドリフト補償回路を備える。
【００１５】
本発明のジッタ検出回路において、積分回路の差動出力を同相ドリフト補償回路に分岐する分岐点から後段に、差動出力に同相ドリフト成分として含まれる低周波成分を遮断し、かつジッタ成分を含む高周波成分を透過するフィルタを備える。
【００１６】
本発明のジッタ検出回路において、積分回路の差動出力を同相ドリフト補償回路および差動ドリフト補償回路に分岐する分岐点から後段に、差動出力に同相ドリフト成分および差動ドリフト成分として含まれる低周波成分を遮断し、かつジッタ成分を含む高周波成分を透過するフィルタを備える。
【００１７】
本発明のジッタ検出回路において、積分回路の差動出力の電位差の最大値を保持し、ジッタ検出信号として出力するピーク検出回路を備える。また、本発明のジッタ検出回路において、フィルタの差動出力の電位差の最大値を保持し、ジッタ検出信号として出力するピーク検出回路を備える。
【００１８】
本発明のジッタ検出回路において、差動増幅器に含まれる電流源は、積分回路の差動出力端子と電源との間にトランジスタと抵抗を直列に接続し、該トランジスタと抵抗の接続点を負入力とし、同相ドリフト補償回路の出力電位を正入力とし、出力を該トランジスタのゲートに接続する演算増幅器を備える。
【発明の効果】
【００１９】
本発明のジッタ検出回路は、プロセス、温度、電源変動に起因する積分回路の差動出力ノードＶ1', Ｖ1 の同相ドリフトおよび差動ドリフトの影響を除去することができるので、その差動出力の電位の最大値を保持することにより、簡易かつ高精度にクロック信号のジッタ検出が可能となる。
【００２０】
さらに、温度、電源変動に起因する遅延時間や電流値の変動に伴う同相ドリフト成分および差動ドリフト成分は低周波であるので、フィルタでこの低周波成分を遮断し、かつジッタ成分を含む高周波成分を透過させることにより、簡易かつ高精度にクロック信号のジッタ検出が可能となる。、
【００２１】
また、本発明のジッタ検出回路は、積分回路の出力インピーダンスを高ることにより、検出可能なジッタ周波数の低域限界を低減することができ、低い周波数のジッタを精度よる検出することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明のジッタ検出回路の実施例１の構成例を示す図である。
【図２】実施例１の動作例を示す図である。
【図３】実施例１のシミュレーションによる効果を説明する図である。
【図４】本発明のジッタ検出回路の実施例２の構成例を示す図である。
【図５】実施例２のシミュレーションおよび計算による効果を説明する図である。
【図６】実施例１，２のフィルタ帯域と観測可能ジッタ周波数を示す図である。
【図７】本発明のジッタ検出回路の実施例３の構成例を示す図である。
【図８】従来のジッタ検出回路の構成例を示す図である。
【図９】従来のジッタ検出回路の動作例を示す図である。
【発明を実施するための形態】
【実施例１】
【００２３】
図１は、本発明のジッタ検出回路の実施例１の構成例を示す。
図において、実施例１のジッタ検出回路は、従来回路と同様のゲーティング回路１０、積分回路２０およびピーク検出回路３０に加えて、同相ドリフト補償回路４０、差動ドリフト補償回路５０、ハイパスフィルタ６０から構成される。ゲーティング回路１０は、従来構成と同様に遅延回路１１およびＥＸＯＲ１２により構成されるが、本実施例の遅延回路１１は差動ドリフト補償回路５０の出力電位Ｖ4 に応じて遅延量を調整できる機能を有する。ＥＸＯＲ１２は、上記のようにＮＡＮＤに置き換え可能である。積分回路２０は、従来構成と同様にトランジスタＱ１，Ｑ２、電流源ＩＳ１，ＩＳ２，ＩＳ３、容量Ｃ１により構成されるが、トランジタＱ１，Ｑ２のエミッタに接続される本実施例の電流源ＩＳ２，ＩＳ３は、同相ドリフト補償回路４０の出力電位Ｖ3 に応じて電流値を調整できる機能を有する。
【００２４】
同相ドリフト補償回路４０は、積分回路２０の差動出力Ｖ1', Ｖ1 を分岐して入力するローパスフィルタ４１、ローパスフィルタ４１の差動出力の同相分を出力電位Ｖ3 に変換する同相レベル変換増幅器４２から構成される。なお、同相レベル変換増幅器４２の通過帯域が低い場合は、同相レベル変換増幅器４２にローパスフィルタ４１の機能を兼用させることができる。
【００２５】
差動ドリフト補償回路５０は、積分回路２０の差動出力Ｖ1', Ｖ1 を分岐して入力するローパスフィルタ５１、ローパスフィルタ５１の差動出力の差分を出力電位Ｖ4 に変換する差動レベル変換増幅器５２から構成される。なお、差動レベル変換増幅器５２の通過帯域が低い場合は、差動レベル変換増幅器５２にローパスフィルタ５１の機能を兼用させることができる。
【００２６】
ハイパスフィルタ６０は、積分回路２０の差動出力を同相ドリフト補償回路４０および差動ドリフト補償回路５０に分岐する分岐点以降に接続され、積分回路２０の差動出力Ｖ1', Ｖ1 に含まれる低周波のドリフト成分を遮断し、ジッタに対応する高周波成分をピーク検出回路３０に出力する。ただし、ハイパスフィルタ６０は、同相ドリフト補償回路４０および差動ドリフト補償回路５０の補償精度に応じて省略可能であり、またジッタ成分より遥かに高周波のクロック周波数成分を遮断するバンドパスフィルタで置き換えてもよい。
【００２７】
以下、実施例１のジッタ検出回路の動作例を図１および図２を参照して説明する。
ゲーティング回路１０は、周期Ｔのクロック信号がハイレベルおよびローレベルに遷移した時に、時間幅Ｔ／４の差動パルスＶ0,Ｖ0'を出力する。
【００２８】
差動型の積分回路２０では、差動パルスＶ0 がハイレベルになるとトランジスタＱ１がオンになり、容量Ｃ1 の一端Ｖ1'から基準電流Ｉだけ電荷を引き抜くとともに、差動パルスＶ0'がローレベルになるのでトランジスタＱ２がオフになり、容量Ｃ1 の他端Ｖ1 に基準電流Ｉだけ電荷をチャージする。また、差動パルスＶ0 がローレベルになるとトランジスタＱ１がオフになり、容量Ｃ1 の一端Ｖ1'に基準電流Ｉだけ電荷をチャージするとともに、差動パルスＶ0'がハイレベルになるのでトランジスタＱ２がオンになり、容量Ｃ1 の他端Ｖ1 から基準電流Ｉだけ電荷を引き抜く。このため、ジッタのないクロックが入力すると、積分回路２０の差動出力Ｖ1 の電位は、ゲーティング回路１０がパルスを出力している時間Ｔ／４でＩ＊(Ｔ／４)だけ上昇し、パルスを出力していない時間でＩ＊(Ｔ／４)だけ下降する。よって、クロック信号にジッタがない場合には差動出力Ｖ1', Ｖ1 の電位は、電圧振幅Ｉ＊(Ｔ／２)、周期Ｔ／２で振動するが、周期より十分長い時間で時間平均すると一定の電位を保つ。
【００２９】
一方、クロック信号がジッタをもつ場合、クロック信号がハイレベルに遷移するタイミングが、前の遷移の周期Ｔ後ではなく、周期ＴからΔＴだけずれる。この時、積分回路２０の放電時間は(Ｔ／４)−ΔＴとなるため、差動出力Ｖ1 の電位はＩ＊ΔＴだけ上昇する。
【００３０】
ハイパスフィルタ６０は、入出力端子間に接続した容量と出力端子と接地間に接続した抵抗で構成される。抵抗と容量の積の逆数が低域カットオフ周波数である。プロセス、温度、電源変動に起因する積分回路２０の差動出力Ｖ1', Ｖ1 の電位の変動周波数に比較して、このカットオフ周波数を十分高く設定する。例えば、クロック信号の周波数が５ＧHzで、検出したいジッタ周波数の下限周波数が１ＭHzの場合、カットオフ周波数を10ｋHz程度に設定する。図２(3) の差動出力Ｖ1'，Ｖ1 の周波数成分のうち、プロセス、温度、電源変動に起因する周波数成分は通常１ｋHz未満となるため、ハイパスフィルタ６０の差動出力Ｖ2'，Ｖ2 にはその周波数成分が伝搬しない。また、クロックの基本成分である５ＧHzの信号は、積分回路２０の電流源の出力抵抗と容量Ｃ1 の積で表わされる時定数の逆数の周波数である約 100ＭHzでカットオフされる。あるいは、バンドパスフィルタを用いて低周波成分とともに高周波のクロック周波数成分を遮断してもよい。これにより、クロック信号のジッタに起因する差動出力Ｖ1'，Ｖ1 の１ＭHzから 100ＭHzの電位変動だけ、差動出力Ｖ2'，Ｖ2 として伝搬する。
【００３１】
クロック信号のジッタ量は、図２(7) のジッタ表示出力（太線）に示すように、差動出力Ｖ2'，Ｖ2 の差分電位の最大値をピーク検出回路３０により保持するか、単純に増幅して出力することで、ジッタ表示出力電位の初期値からの増分として検出される。ここでピーク検出回路３０の帯域を、検出したいジッタ周波数の上限（例えば、上記の 100ＭHz）に設定することにより、クロックの基本周波数（例えば、上記の５ＧHz）の影響を受けずに検出したい周波数のジッタを検出することができる。
【００３２】
差動ドリフト補償回路５０は、積分回路２０の差動出力Ｖ1'，Ｖ1 の差分電位の低周波での増減を、ローパスフィルタ５１を通過後に差動レベル変換増幅回路５２で検出して差分電位Ｖ４として出力する。例えば、ゲーティング回路１０の出力パルス幅がＴ／４より長ければ、定常的に差動出力Ｖ1 への充電と差動出力Ｖ1'からの放電がその逆の時間より長くなり、図２(3) に示すように、差動出力Ｖ1 はハイ方向、差動出力Ｖ1'がロー方向に変化する。この場合、図２(6) に示すように、Ｖ4 が下降してゲーティング回路１０の遅延時間を削減する。このフィードバック制御はジッタ周期に比較して非常に長い周期となるため、差動ドリフトはジッタ検出出力に影響しない。
【００３３】
同相ドリフト補償回路４０は、積分回路２０の差動出力Ｖ1'，Ｖ1 の同相電位の低周波での増減を、ローパスフィルタ４１を通過後に同相レベル変換増幅回路４２で検出して差分電位Ｖ３として出力する。例えば、積分回路２０の電流源ＩＳ２，ＩＳ３の供給電流値がＩＳ１の電流値の１／２より大きいければ、定常的に差動出力Ｖ1'，Ｖ1 への充電電流が放電電流を上回り、図２(3) に示すように、差動出力Ｖ1'，Ｖ1 はハイ方向に変化する。この場合、図２(5) に示すように、Ｖ3 が上昇して、積分回路２０の電流源ＩＳ２，ＩＳ３の電流値を削減する。このフィードバック制御はジッタ周期に比較して非常に長い周期となるため、同相ドリフトはジッタ検出出力に影響しない。
【００３４】
よって、図３(2) に示すように、プロセス、温度、電源変動に起因する差動出力Ｖ1'，Ｖ1 の同相ドリフト、差動ドリフトの影響を除去でき、さらに必要に応じて挿入されるハイパスフィルタ６０を介して出力される差動出力Ｖ2'，Ｖ2 の電位差の最大値をピーク検出回路３０により保持することにより、簡易かつ高精度にジッタ検出が可能となる。
【実施例２】
【００３５】
図４は、本発明のジッタ検出回路の実施例２の構成例を示す。図４(1) は、従来の積分回路の構成例を示す。図４(2) は、実施例２における積分回路２０の構成例を示す。
【００３６】
従来の積分回路は、電流源ＩＳ２，ＩＳ３が例えば負荷ＰＭＯＳトランジスタＭ１，Ｍ２で構成される。電流調整端子Ｖ３をゲートに接続し、電流調整端子Ｖ３に印加される電位が低いときは多くの電流を流し、高いときは電流が減少する。しかし、図５(1) に「従来」と示すように、従来の負荷ＰＭＯＳトランジスタＭ１，Ｍ２では、ＭＯＳトランジスタのドレイン−ソース間電位が大きくなると、ゲート長変調効果によりドレイン−ソース間電流も増加し、理想定電流源の特性から乖離する。これは、積分回路２０の出力インピーダンスが低下することを意味する。本ジッタ検出回路では、積分回路２０の出力インピーダンスと容量Ｃ1 の容量値の積が、検出可能なジッタ周波数の下限を決定する。積分回路自身の電流出力変動が差動出力Ｖ1'，Ｖ1 に現れると、ジッタによる電位変動との区別がつかなくなる。
【００３７】
実施例２におけるジッタ検出回路の積分回路２０は、負荷ＰＭＯＳトランジスタＭ１，Ｍ２のソースと電源の間にそれぞれ抵抗Ｒ１，Ｒ２を挿入し、抵抗Ｒ１，Ｒ２と負荷ＰＭＯＳトランジスタＭ１，Ｍ２の各接続点をマイナス入力とし、同相ドリフト補償回路４０の出力電位Ｖ３をプラス入力とする演算増幅器Ｏｐ１，Ｏｐ２を付加し、その演算増幅器Ｏｐ１，Ｏｐ２の各出力を負荷ＰＭＯＳトランジスタＭ１，Ｍ２の各ゲートに接続した。電流の増減を抵抗Ｒ１，Ｒ２で電圧に変換し、演算増幅回路Ｏｐ１，Ｏｐ２によりゲート電位に負帰還をかける構成である。これにより、負荷ＰＭＯＳトランジスタＭ１，Ｍ２のソース電位は常に一定電流を流す電位に保たれる。図５(1) に「本発明」と示すように、ドレイン電圧を変更しても一定の電流が得られる。これは、本ジッタ検出回路において図５(2) に示すような特別に顕著な効果となって現れる。すなわち、検出できるジッタ周波数の下限は、従来のＰＭＯＳトランジスタのみであれば出力インピーダンスが30ｋΩ程度であり、１ＭHzを超える値に止まる。これに対し、実施例２の積分回路２０によると、出力インピーダンスが 500ｋΩ程度に改善され、検出できるジッタ周波数の下限は 100ｋHzと桁を超えた改善効果が得られる。
【００３８】
実施例１および実施例２において、配置したハイパスフィルタ６０、ローパスフィルタ４１，５１の帯域と検出可能なジッタ周波数の関係を図６に示す。実施例１，２の場合には、図３に示すように、プロセス、温度、電源変動に起因する差動出力Ｖ1'，Ｖ1 の同相ドリフトおよび差動ドリフトの影響を除去でき、差動出力Ｖ2'，Ｖ2 の電位差の最大値をピーク検出回路３０により保持することで簡易かつ高精度にジッタ検出が可能になるが、実施例２の場合は、さらに図６に示すように、実施例１と比較して約１桁低い周波数のジッタを精度良く検出することが可能となる。
【実施例３】
【００３９】
図７は、本発明のジッタ検出回路の実施例３の構成例を示す。
実施例３のジッタ検出回路は、実施例１のジッタ検出回路におけるゲーティング回路１０および積分回路２０の構成を変更したものである。
【００４０】
実施例３のゲーティング回路１０は、例えば遅延回路１１と位相周波数検出器（ＰＦＤ）１３から構成され、遅延回路１１は差動ドリフト補償回路５０の出力電位Ｖ4 に応じて遅延量を調整できる機能を有する。実施例３の積分回路２０は、例えば差動チャージポンプ回路と容量Ｃ1 から構成される。差動チャージポンプ回路の電流源ＩＳ１，ＩＳ２，ＩＳ３，ＩＳ４は、同相ドリフト補償回路４０の出力電位Ｖ3 に応じて電流値を調整できる機能を有する。
【００４１】
実施例３のゲーティング回路１０では、実施例１のＥＸＯＲ１２に代えて位相周波数検出器１３を用いているため、ゲーティングパルスによる三角波ではなく、ジッタ量を直接に電位変動をＵＰ信号およびＤＮ信号として積分回路２０に入力し、さらに差動出力Ｖ1,Ｖ1'として出力することができる。このため、差動出力Ｖ1,Ｖ1'でのジッタ量に対する電位変動のＳＮ比が実施例１に比較して大きくなり、より高い精度でジッタを検出することが可能となる。
【符号の説明】
【００４２】
１０  ゲーティング回路
１１  遅延回路
１２  排他的論理和回路（ＥＸＯＲ）
１３  位相周波数検出器（ＰＦＤ）
２０  積分回路
３０  ピーク検出回路
４０  同相ドリフト補償回路
４１  ローパスフィルタ
４２  同相レベル変換増幅器
５０  差動ドリフト補償回路
５１  ローパスフィルタ
５２  差動レベル変換増幅器
６０  ハイパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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