(57)【要約】【課題】回路規模や制御線を増やすことなく、センスアンプにより安定してデータを読み出すことが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、センスアンプと、複数のメモリセルアレイと、センスアンプとメモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有する。このセンスアンプとシェアードＭＯＳトランジスタ間を接続するビット線であるセンスアンプ内ビット線の一部または全てを半導体基板に埋め込む。【選択図】図１
2011154754.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプと、
複数のメモリセルアレイと、
前記センスアンプと前記メモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、
前記シェアードＭＯＳトランジスタの動作を制御するための制御回路と、
を有し、
前記センスアンプと前記シェアードＭＯＳトランジスタ間を接続するビット線であるセンスアンプ内ビット線の一部または全てが半導体基板に埋め込まれた半導体記憶装置。
【請求項２】
前記センスアンプは、
メモリセルに格納されたデータに対応する微小な電位差を増幅し、増幅後の値を保持するクロスカップル・アンプを備え、
前記クロスカップル・アンプの下層に配置される前記センスアンプ内ビット線が前記半導体基板に埋め込まれている請求項１記載の半導体記憶装置。
【請求項３】
前記半導体基板にＰ型不純物が拡散されたＰウェル領域またはＮ型不純物が拡散されたＮウェル領域を備え、
前記Ｐウェル領域及びＮウェル領域が、前記半導体基板上層に形成された前記Ｐウェル領域及びＮウェル領域に給電するための配線層とコンタクトを介して接続された請求項２記載の半導体記憶装置。
【請求項４】
前記センスアンプ内ビット線が、Ｐウェル領域またはＮウェル領域に埋め込まれた請求項２または３記載の半導体記憶装置。
【請求項５】
前記ビット線と前記センスアンプ内ビット線とが縦型のシェアードＭＯＳトランジスタを用いて接続された請求項１から４のいずれか１項記載の半導体記憶装置。
【請求項６】
前記ビット線の総負荷容量に等しい複数のダミー容量を備え、
前記メモリセルアレイの端部に配置された前記センスアンプに前記ダミー容量が接続された請求項１から５のいずれか１項記載の半導体記憶装置。
【請求項７】
前記クロスカップル・アンプは、
一方の出力信号が他方の入力に帰還されるＮチャネルトランジスタ及びＰチャネルトランジスタから成る２組のインバータを備え、
前記シェアードＭＯＳトランジスタは、
前記クロスカップル・アンプが備える、前記Ｎチャネルトランジスタの活性化と同じタイミングで非活性化される請求項１から６のいずれか１項記載の半導体記憶装置。
【請求項８】
前記クロスカップル・アンプは、
一方の出力信号が他方の入力に帰還されるＮチャネルトランジスタ及びＰチャネルトランジスタから成る２組のインバータを備え、
前記制御回路は、
前記シェアードＭＯＳトランジスタを、Ｐ側リストアイネーブル信号と同じタイミングで活性化させる請求項１から６のいずれか１項記載の半導体記憶装置。
【請求項９】
前記クロスカップル・アンプは、
一方の出力信号が他方の入力に帰還されるＮチャネルトランジスタ及びＰチャネルトランジスタから成る２組のインバータを備え、
前記制御回路は、
前記シェアードＭＯＳトランジスタを、前記クロスカップル・アンプが備える、前記Ｎチャネルトランジスタ及び前記Ｐチャネルトランジスタの活性化と同じタイミングで非活性化させる請求項１から６のいずれか１項記載の半導体記憶装置。
【請求項１０】
前記制御回路は、
前記センスアンプによりメモリセルに格納されたデータに対応する微小な電位差を前記メモリセルアレイに供給する電圧よりも高い電圧まで増幅した後、前記シェアードＭＯＳトランジスタを活性化する請求項１から９のいずれか１項記載の半導体記憶装置。
【請求項１１】
前記制御回路は、
ＰｏｓｔｅｄＣＡＳ方式を用いてアクセスするカラムアドレスを事前に取得しておく請求項１から１０のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はセンスアンプを有する半導体記憶装置に関する。
【背景技術】
【０００２】
センスアンプを有する半導体装置の代表的なものとしては、例えばダイナミック型の半導体記憶装置が知られている。センスアンプは、メモリセルに接続されたビット線対から出力される、該メモリセルに格納されたデータに対応する微小な電位差を増幅して、該データを読み出すために用いられる。
【０００３】
近年の半導体記憶装置は、集積度が向上してそのメモリ容量が増大し、また消費電力のさらなる低減と高速動作とが求められている。半導体記憶装置の消費電力を低減するには、その内部回路の動作電圧を低下させることが有効である。例えば＋１．８Ｖの外部電源電圧を半導体記憶装置に供給する場合、降圧回路により＋１．１Ｖの内部電源電圧を生成し、該内部電源電圧をメモリセルアレイ（複数のメモリセルと、それらにアクセスするためのデコーダやセンスアンプ等を含む）に供給すればよい。内部電源電圧はメモリセルに格納されるデータ「１」に対応する充電電圧でもあり、センスアンプの高電位側の電源電圧でもある。
【０００４】
しかしながら、内部電源電圧を低くしてビット線の充電電圧を低くすると、周知のビット線１／２イコライズ方式ではセンスアンプの動作電圧も低くなり、センス時間が長くなってしまう。センス時間とは、センスアンプが動作を開始してから、メモリセルからビット線対に出力された電位差（差電位）が増幅され、該電位差が一定とみなせる所定の値に到達するまでに要する時間である。所定の電位差とは、例えばＨｉｇｈ側のビット線の電圧が内部電源電圧の９５％の値であるときを指す。
【０００５】
半導体記憶装置からデータを読み出す場合、一般的には、まずワード線を活性化し、続いてメモリセルを選択してそのメモリセル内のデータに対応する電位差をビット線対に出力させ、センスアンプの動作を開始し、センスアンプの出力値が確定した時点で、カラムデコーダでデコードされた列選択信号によりセンスアンプから出力されるデータを選択し、外部に出力する。すなわち、メモリセルから正常にデータを読み出すためには、センス時間に応じて、ワード線を選択してから列選択信号によりデータを選択して出力するまでの時間も設定する必要がある。これは、センス時間が長くなれば、半導体記憶装置からデータを読み出す速度が遅くなることを意味する。
【０００６】
このような問題を解消する一つの手法として、例えば特許文献１にはセンスアンプとビット線間に、スイッチとして動作するシェアードＭＯＳトランジスタを設け、センスアンプによる電位差の増幅時にビット線を切り離してセンスアンプの負荷（ビット線の容量）を軽減することで、センス時間を向上させる手法が示されている。但し、シェアードＭＯＳトランジスタによりセンスアンプとビット線を切断すると、該シェアードＭＯＳトランジスタとセンスアンプ間のビット配線（以下、センスアンプ内ビット線と称す）と、該センスアンプ内ビット線に隣接する配線（例えば、他のセンスアンプ内ビット線）とのカップリング容量に起因して発生するノイズの影響が大きくなるため、増幅後のデータが反転する、誤センスが起きる可能性がある。特に内部電源電圧が低くなると、センスアンプからビット線対に出力される電位差も小さくなるため、誤センスが起きる可能性がより高くなってしまう。特許文献１ではこのような誤センスを防止するために、センスアンプとビット線の切断時に、シェアードＭＯＳトランジスタＳＨＲのゲートに印加する電圧を２段階で低下させる技術を開示している。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−１８６５４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述した特許文献１に記載された技術では、シェアードＭＯＳトランジスタのゲートに印加する電圧を２段階で低下させるために、そのための制御回路や制御線が必要になる。したがって、半導体記憶装置が備える制御回路の規模が増大し、またノイズ源となる制御線が増えることになるため、半導体記憶装置が誤動作する危険性も高くなってしまう。
【０００９】
近年の半導体記憶装置は、メモリ容量をより増大させるために、さらなる高密度化が検討されており、配線幅や配線ピッチもより狭くなる傾向にある。したがって、制御回路や制御線はできるだけ増やさないことが望ましい。
【課題を解決するための手段】
【００１０】
本発明の半導体記憶装置は、センスアンプと、
複数のメモリセルアレイと、
前記センスアンプと前記メモリセルアレイが備えるビット線間を接続または切断するためのシェアードＭＯＳトランジスタと、
前記シェアードＭＯＳトランジスタの動作を制御するための制御回路と、
を有し、
前記センスアンプと前記シェアードＭＯＳトランジスタ間を接続するビット線であるセンスアンプ内ビット線の一部または全てが半導体基板に埋め込まれた構成である。
【００１１】
上記のような半導体記憶装置では、センスアンプ内ビット線が、半導体基板内の給電されるＰウェル領域またはＮウェル領域で静電的に遮蔽（シールド）される。そのため、センスアンプ内ビット線間のカップリング容量が低減され、センスアンプによる誤センスが低減する。
【発明の効果】
【００１２】
本発明によれば、回路規模や制御線を増やすことなく、センスアンプにより安定してデータを読み出すことができる。
【図面の簡単な説明】
【００１３】
【図１】半導体記憶装置全体の一構成例を示すブロック図である。
【図２】図１に示したセンスアンプ列とサブワードドライバ列の配置関係の一例を示す平面図である。
【図３】図１に示したメモリセルアレイが備えるクロスエリアの一構成例を示す回路図である。
【図４】図１に示したメモリセルアレイが備えるクロスエリアの他の構成例を示す回路図である。
【図５】図１に示した半導体記憶装置が備えるサブワードドライバ列の一構成例を示す回路図である。
【図６】図１に示した半導体記憶装置が備えるセンスアンプの一構成例を示す回路図である。
【図７】図１に示したメモリアレイ部のうち、隣接する２つのサブメモリアレイ部の構成例を示した模式図である。
【図８】図１に示した半導体記憶装置のうち、選択メモリセルを含むサブアレイ、選択メモリセルに接続されるセンスアンプ、共通ソース線ドライバを抜粋して示した回路図である。
【図９】選択されたメモリセルからデータを読み出すときの各信号の様子を示す波形図である。
【図１０】図１に示した半導体記憶装置が備えるメモリアレイの配置例を示す模式図である。
【図１１】図１に示した半導体記憶装置のうち、サブアレイ列、センスアンプ列及び共通ソース線ソースドライバの構成例を抜粋して示した回路図である。
【図１２】図１１に示した回路の動作の一例を示すタイミングチャートである。
【図１３】図１に示したセンスアンプ、ビット線及びセンスアンプ内ビット線のレイアウトの一例を示す模式図である。
【図１４】本発明の半導体記憶装置の動作の一例を示すタイミングチャートである。
【図１５】本発明の半導体記憶装置の動作の他の例を示すタイミングチャートである。
【図１６】本発明の半導体記憶装置の動作の他の例を示すタイミングチャートである。
【図１７】本発明の半導体記憶装置の動作の他の例を示すタイミングチャートである。
【図１８】本発明の半導体記憶装置の動作の他の例を示すタイミングチャートである。
【図１９】図１に示した半導体記憶装置が備えるセンスアンプとダミー容量の接続例を示す回路図である。
【図２０】図６に示したシェアードＭＯＳトランジスタを制御するための制御回路の一例を示す回路図である。
【図２１】図６に示したセンス内ビット線及びシェアードＭＯＳトランジスタの構造例を示す側面図である。
【図２２】図１に示したセンスアンプ、ビット線及びセンスアンプ内ビット線のレイアウトの他の例を示す模式図である。
【発明を実施するための形態】
【００１４】
次に本発明について図面を用いて説明する。
【００１５】
図１は半導体記憶装置全体の一構成例を示すブロック図である。
【００１６】
図１（ａ）は、半導体記憶装置ＣＨＩＰＭとして、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）の一構成例を示している。本発明は、図１（ａ）に示すＳＤＲＡＭに限らず、データレートがＳＤＲＡＭの約２倍のダブルデータレート（ＤＤＲ）ＳＤＲＡＭ、データレートがＤＤＲ-ＳＤＲＡＭの２倍のＤＤＲ２-ＳＤＲＡＭ、データレートがＤＤＲ２-ＳＤＲＡＭの２倍のＤＤＲ３-ＳＤＲＡＭにも適用可能である。
【００１７】
図１（ａ）に示す各回路ブロックは、タイミング生成回路ＴＣＧで生成される内部制御信号にしたがって動作する。タイミング生成回路ＴＣＧには、カラムタイミング制御回路及びロウタイミング制御回路が含まれる。タイミング生成回路ＴＣＧに入力される制御信号には、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥがある。これらの制御信号は、クロック信号ＣＬＫに同期して入力される。また、タイミング生成回路ＴＣＧには、ＳＤＲＡＭの動作モード、例えばカラムレイテンシＣＬのクロック数、出力データ方式、ライトリカバリクロック数等で指定される動作モードも入力される。これらの動作モードは、外部ピンから入力される、チップ選択信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等の制御信号と、アドレスピンから入力されるアドレス信号との組み合わせから成るコマンドで指定される。コマンドはモードレジスタＭＲで保持される。
【００１８】
クロックイネーブル信号ＣＫＥは、クロック信号ＣＬＫを有効にするか、無効にするかを指定する信号である。入出力マスク信号ＤＱＭは、入出力端子ＤＱ０，ＤＱ１，…，ＤＱｎを用いて入出力されるデータをマスクする、データ入出力バッファＩ／Ｏ＿Ｂを制御するための信号である。電源発生回路ＶＧは、外部から供給される外部電源ＶＤＤ及び接地電位ＶＳＳに基づいて、ワード線選択電圧ＶＰＰ、周辺回路電源電圧ＶＰＥＲＩ、アレイ電圧ＶＡＲＹ、オーバードライブ電圧ＶＯＤ、ビット線プリチャージ電圧ＶＢＬＰ、プレート電圧ＶＰＬＴ、ワード線非選択電圧ＶＫＫ、基板電圧ＶＢＢ等を生成し、各回路へ所要の電圧を供給する。
【００１９】
ＳＤＲＡＭでは、アドレス入力端子Ａ０，Ａ１，…，ＡｎにロウアドレスＸＡ０，ＸＡ１，…，ＸＡｎ及びカラムアドレスＹＡ０，ＹＡ１，…，ＹＡｎを時分割で入力するアドレスマルチプレックス方式が採用されている。アドレス入力端子からロウアドレスバッファＸＡＢに入力されたロウアドレスＸＡ０，ＸＡ１，…，ＸＡｎは、ＸプリデコーダＰＸＤＥＣでプリデコードされた後、ロウアドレスデコーダＸＤＥＣでデコードされ、そのデコード結果に応じて１つのメモリアレイＡＲＹ内の特定のワード線が選択され、該ワード線に対応する１ワード分のメモリセルに対するデータの書き込み／読み出しが可能になる。
【００２０】
ロウアドレスデコーダＸＤＥＣが備える階層スイッチコントローラＬＳＷＣＴＬＡは、ロウアドレスのデコード結果に応じてメモリセルアレイＭＣＡ内の階層スイッチを制御する回路である。ロウアドレスに続いてカラムアドレスバッファＹＡＢにカラムアドレスが入力されると、該カラムアドレスはＹプリデコーダＰＹＤＥＣでプリデコードされた後、カラムアドレスデコーダＹＤＥＣによりデータを読み出すまたは書き込むメモリセルが選択される。
【００２１】
なお、ＳＤＲＡＭは、通常、バンクアドレスで指定される複数のメモリアレイ（またはメモリバンク）を備えている。例えば、メモリ容量が１ＧｂのＤＤＲ２−ＳＤＲＡＭでは、８つのバンクを備えている。図１（ａ）では、半導体記憶装置が備える複数のバンクのうち、１つのメモリセルアレイＭＣＡ（ＢＡＮＫ０）のみを代表して示している。
【００２２】
選択されたメモリセルからデータを読み出す場合、メモリセルから読み出されたデータはメインＩ／Ｏ線ＭＩＯを介してメインアンプ列ＭＡＢに入力されて増幅される。増幅されたデータは、グローバルＩ／Ｏ線ＧＩＯ及びデータ入出力バッファＩ／Ｏ＿Ｂを経由して半導体記憶装置ＣＨＩＰＭの外部へ出力される。
【００２３】
一方、選択されたメモリセルにデータを書き込む場合、半導体記憶装置ＣＨＩＰＭに入力されたデータは、データ入出力バッファＩ／Ｏ＿Ｂで一旦保持され、グローバルＩ／Ｏ線ＧＩＯを経由してメインアンプ列ＭＡＢに入力されて増幅される。増幅されたデータは、メインＩ／Ｏ線ＭＩＯを介してメモリアレイＡＲＹに入力され、選択されたメモリセルに書き込まれる。
【００２４】
図１（ｂ）は本発明の半導体記憶装置における１つのメモリブロック（バンク）の配置例を示している。
【００２５】
バンクは、ロウアドレスからワード線を選択するためのロウアドレスデコーダＸＤＥＣとカラムアドレスからデータ線を選択するためのカラムアドレスデコーダＹＤＥＣで囲われた複数のメモリ領域を備え、該メモリ領域にマトリクス状に配置された複数のメモリアレイＡＲＹを備えている。
【００２６】
これらのメモリアレイＡＲＹは、例えば階層ワード線方式で形成され、メモリアレイＡＲＹの一辺にメインワードドライバ列ＭＷＤＡが配置されている。メインワードドライバ列ＭＷＤＡに接続されるメインワード線は、複数のメモリアレイＡＲＹをまたぐように上層の金属配線層に設けられている。また、これらのメモリアレイＡＲＹには、ＹデコーダＹＤＥＣに接続される複数の列選択線（ＹＳ線）が複数のメモリアレイＡＲＹをまたぐように配置されている。このような構成は共通Ｙデコーダ方式と呼ばれる。なお、メモリアレイＡＲＹとは、複数のサブワードドライバから成るサブワードドライバ列ＳＷＤＡと、複数のセンスアンプから成るセンスアンプ列ＳＡＡと、複数のクロスエリアＸＰとで囲われた最小メモリアレイブロックを指す。
【００２７】
図２は、図１に示したセンスアンプ列とサブワードドライバ列の配置関係の一例を示す平面図である。
【００２８】
図２に示すように、センスアンプ列ＳＡＡは、複数のセンスアンプＳＡを備えている。センスアンプ列ＳＡＡは、メモリアレイＡＲＹと交互に配置（図２の左右方向）され、各センスアンプＳＡには隣接するメモリアレイＡＲＹのビット線対ＢＬＬ／ＢＬＲが接続されている。このような構成はオープン型ビット線構造と呼ばれる。
【００２９】
サブワードドライバ列ＳＷＤＡは、複数のサブワードドライバＳＷＤを備えている。サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹと交互に配置（図２の上下方向）され、各サブワードドライバＳＷＤに隣接するメモリアレイＡＲＹのワード線ＷＬが接続されている。このように各サブワードドライバＳＷＤを配置することで、各サブワードドライバＳＷＤ間のピッチを、メモリアレイＡＲＹ内のワード線ＷＬ間のピッチの２倍に広げることができる。そのため、サブワードドライバＳＷＤを高密度に配置することが可能であり、半導体記憶装置の集積度を向上させることができる。
【００３０】
センスアンプ列ＳＡＡにはローカルＩ／Ｏ線ＬＩＯが接続され、ローカルＩ／Ｏ線ＬＩＯはクロスエリアＸＰに配置されたリードライトゲートＲＧＣを介してメインＩ／Ｏ線ＭＩＯと接続される。データの読み出し時、センスアンプＳＡによりメモリセルから読み出されたデータはローカルＩ／Ｏ線ＬＩＯ及びメインＩ／Ｏ線ＭＩＯを介してＳＤＲＡＭの外部へ出力される。また、データの書き込み時、ＳＤＲＡＭの外部から入力されたデータはメインＩ／Ｏ線ＭＩＯ及びローカルＩ／Ｏ線ＬＩＯを介してセンスアンプＳＡによりメモリセルへ書き込まれる。
【００３１】
図３は、図１に示したメモリセルアレイが備えるクロスエリアの一構成例を示す回路図である。
【００３２】
図３に示すように、クロスエリアＸＰには、ＬＩＯ線プリチャージ回路ＲＥＱ、リードライトゲートＲＧＣ、共通ソース線ドライバＣＳＤ、共通ソース線プリチャージ回路ＳＥＱ、ＢＬＥＱ信号ドライバＥＱＤ及びＦＸ線ドライバＦＸＤが配置されている。
【００３３】
ＬＩＯ線プリチャージ回路ＲＥＱは、リードライトイネーブル信号ＲＷＥが非活性状態（ＶＳＳ）のときにローカルＩ／Ｏ線ＬＩＯＬ／Ｒを電圧ＶＢＬＰにプリチャージする。
【００３４】
リードライトゲートＲＧＣは、リードライトイネーブル信号ＲＷＥが活性状態（電圧ＶＰＥＲＩ：外部電源電圧ＶＤＤと同じ電圧、またはその降圧電圧であり、周辺回路用の電源電圧として用いられる）のときにローカルＩ／Ｏ線ＬＩＯＬとメインＩ／Ｏ線ＭＩＯＬとを接続し、ローカルＩ／Ｏ線ＬＩＯＲとメインＩ／Ｏ線ＭＩＯＲとを接続する。
【００３５】
共通ソース線ドライバＣＳＤは、Ｎ側センスアンプイネーブル信号ＳＡＮＴが活性状態のときにＮ側共通ソース線ＣＳＮを接地電位ＶＳＳに設定し、Ｐ側センスアンプイネーブル信号ＳＡＰの相補信号ＳＡＰＢが活性状態（ＶＳＳ）のときにＰ側共通ソース線ＣＳＰを電圧ＶＡＲＹ（ビット線のＨレベル）に設定する。
【００３６】
共通ソース線プリチャージ回路ＳＥＱは、プリチャージ信号ＢＬＥＱが活性状態のときに、Ｐ側共通ソース線ＣＳＰ及びＮ側共通ソース線ＣＳＮを電圧ＶＢＬＰにプリチャージする。
【００３７】
ＢＬＥＱ信号ドライバＥＱＤは、プリチャージ信号ＢＬＥＱの相補信号ＢＬＥＱＢが入力され、その反転信号を出力する。ＦＸ線ドライバＦＸＤは、信号ＦＸＢが入力され、その相補信号をサブワードドライバ選択線ＦＸ（ＦＸ線）に出力する。
【００３８】
なお、共通ソース線ドライバＣＳＤは、センスアンプのＰ側共通ソース線ＣＳＰが２種類以上の電圧に設定される場合に動作する構成でもよい。図４は、Ｐ側共通ソース線ＣＳＰが電圧ＶＡＲＹ（ビット線のＨレベル）と電圧ＶＯＤ（例えばＶＡＲＹよりも高い電圧）とに設定される場合の共通ソース線ドライバＣＳＤの構成例を示している。図４では、Ｐ側センスアンプイネーブル信号ＳＡＰの一方の信号ＳＡＰ１Ｔが活性状態（ＶＰＰ）のときにＰ側共通ソース線ＣＳＰが電圧ＶＯＤに設定され、他方の信号ＳＡＰ２Ｔが活性状態（ＶＰＰ）のときにＰ側共通ソース線ＣＳＰが電圧ＶＡＲＹに設定される場合の共通ソース線ドライバＣＳＤの回路例を示している。
【００３９】
図５は、図１に示した半導体記憶装置が備えるサブワードドライバ列の一構成例を示す回路図である。
【００４０】
図５に示すように、サブワードドライバ列ＳＷＤＡは複数のサブワードドライバＳＷＤを備えている。図１（ｂ）等で示したように、サブワードドライバ列ＳＷＤＡはメモリアレイＡＲＹの周辺に配置されている。
【００４１】
サブワードドライバＳＷＤは、隣接して（上下方向に）配置されたメモリアレイＡＲＹ内のワード線ＷＬを所定の電圧に遷移させ、該ワード線ＷＬに接続されたメモリセルを活性状態にする。また、図２で示したように、サブワードドライバ列ＳＷＤＡは、メモリアレイＡＲＹと交互に配置されているため、各サブワードドライバＳＷＤには、上下方向に隣接したメモリアレイＡＲＹ内のワード線ＷＬ（サブワード線）が１本おきに接続される。
【００４２】
図５に示すように、サブワードドライバＳＷＤは、２つのＮＭＯＳトランジスタ及び１つのＰＭＯＳトランジスタを備えている。２つのＮＭＯＳトランジスタのうち、一方のＮＭＯＳトランジスタは、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがワード線ＷＬに接続され、ソースに電圧ＶＫＫが供給されている。また、他方のＮＭＯＳトランジスタは、ゲートが相補ワードドライバ選択線ＦＸＢに接続され、ドレインがワード線ＷＬに接続され、ソースに電位ＶＫＫが供給されている。ＰＭＯＳトランジスタは、ゲートがメインワード線ＭＷＬＢに接続され、ドレインがワード線ＷＬに接続され、ソースがサブワードドライバ選択線ＦＸに接続されている。
【００４３】
１つのサブワードドライバ列ＳＷＤＡには、対応する４組のサブワードドライバ選択線ＦＸ０〜３が設けられ、１つのメインワード線ＭＷＬＢで選択される４つのサブワードドライバＳＷＤのうち、サブワードドライバ選択線ＦＸ０〜３を用いて選択された１つのワード線ＷＬが活性化される。
【００４４】
図６は、図１に示した半導体記憶装置が備えるセンスアンプの一構成例を示す回路図である。
【００４５】
図６に示すように、センスアンプＳＡは、シェアードＭＯＳトランジスタＳＨＲ、センスアンプ内ビット線プリチャージ・イコライズトランジスタＰＣＣ、クロスカップル・アンプＣＣ及び読み出し・書き込みポートＩＯＰを備えている。
【００４６】
シェアードＭＯＳトランジスタＳＨＲは、ＳＨＲ駆動信号ＳＨＲＲ、ＳＨＲＬが活性状態のとき、ビット線ＢＬＬとセンスアンプ内ビット線ＢＬＳＡＬとを接続し、ビット線ＢＬＲとセンスアンプ内ビット線ＢＬＳＡＲとを接続するスイッチとして動作する。なお、センスアンプ内ビット線ＢＬＳＡＬ、ＢＬＳＡＲとは、シェアードＭＯＳトランジスタＳＨＲでビット線ＢＬＬ、ＢＬＲと接続される、センスアンプ内ビット線プリチャージ・イコライズトランジスタＰＣＣ、クロスカップル・アンプＣＣ及び読み出し・書き込みポートＩＯＰを接続する配線（ビット線）を指す。
【００４７】
センスアンプ内ビット線プリチャージ・イコライズトランジスタＰＣＣは、ビット線プリチャージ・イコライズ信号ＢＬＥＱが活性状態のとき、対となるセンスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間及びビット線ＢＬＬとＢＬＲ間をイコライズし、センスアンプ内ビット線ＢＬＳＡＬ及びＢＬＳＡＲ並びにビット線ＢＬＬ及びＢＬＲをビット線プリチャージ電圧ＶＢＬＰにプリチャージする。ビット線プリチャージ電圧ＶＢＬＰは、通常、ビット線の振幅電圧ＶＡＲＹ（外部電源電圧ＶＤＤと同じ電圧、またはその降圧電圧）の中間電圧ＶＡＲＹ／２に設定される。
【００４８】
クロスカップル・アンプＣＣには、Ｐ側共通ソース線ＣＳＰから電圧ＶＡＲＹ（または電圧ＶＡＲＹよりも高い電圧ＶＯＤ）が供給され、Ｎ側共通ソース線ＣＳＮから接地電位ＶＳＳが供給される。
【００４９】
クロスカップル・アンプＣＣは、一方の出力信号が他方の入力に帰還されるＮチャネルトランジスタ及びＰチャネルトランジスタから成る２組のインバータを備え、ビット線ＢＬＬとＢＬＲ間及びセンスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間に、メモリセルＭＣに格納されたデータに対応する微小な電位差が発生すると、ＢＬＳＡＬ及びＢＬＳＡＲのうち、高い方の電圧を電圧ＶＡＲＹ（ビット線の「Ｈ」レベル）または電圧ＶＯＤ（オーバードライブ電圧）まで増幅し、低い方の電圧を電圧ＶＳＳ（ビット線の「Ｌ」レベル）に増幅し、増幅後の電圧を保持（ラッチ）する。
【００５０】
読み出し・書き込みポートＩＯＰは、列選択線ＹＳが活性状態のとき、ローカルＩＯ線（ＬＩＯ線）ＬＩＯＬとセンスアンプ内ビット線対ＢＬＳＡＬとを接続し、ローカルＩＯ線（ＬＩＯ線）ＬＩＯＲとセンスアンプ内ビット線対ＢＬＳＡＲとを接続する。なお、ＬＩＯ線ＬＩＯＬ／ＬＩＯＲの電圧は、非選択センスアンプ列ＳＡＡによる電流消費を抑制するため、待機時はプリチャージレベルＶＢＬＰで保持される。
【００５１】
図７は、図１に示したメモリアレイ部ＡＲＹのうち、隣接する２つのサブメモリアレイ部ＳＡＲＹの構成例を示した模式図である。図７（ａ）は、ビット線ＢＬＬ及びＢＬＲに複数のメモリセルＭＣが接続されたアレイ構成例を示し、図７（ｂ）は、ビット線ＢＬＬ及びＢＬＲに階層スイッチトランジスタＬＳＷを介して複数の副ビット線ＬＢＬが接続され、該副ビット線ＬＢＬそれぞれに複数のメモリセルＭＣが接続されたアレイ構成例を示している。
【００５２】
図７（ｂ）に示すような階層ビット線型では、階層スイッチトランジスタＬＳＷを制御することで、選択セルが接続された副ビット線ＬＢＬのみをビット線ＢＬに接続するため、センス時のビット線容量が低減し、ビット線ＢＬに接続可能なメモリセル数を増やすことができる。すなわち、ビット線容量を同じにする場合、図７（ａ）に示すアレイ構成よりもセンスアンプ数を低減できるため、チップ面積を小さくできるという利点がある。
【００５３】
図７（ｂ）に示すような階層ビット線型のサブメモリアレイＳＡＲＹでは、複数のメモリセルＭＣ、複数の副ビット線ＬＢＬ、各副ビット線ＬＢＬを主ビット線に接続するための階層スイッチトランジスタＬＳＷとその駆動信号用の配線、副ビット線ＬＢＬをプリチャージするためのトランジスタとその駆動信号ＬＰＣ用の配線が必要になる。メモリセルＭＣは、１つのＭＯＳトランジスタ（メモリセルトランジスタ）及び１つのキャパシタＣｓを備えた、周知のＤＲＡＭメモリセルである。
【００５４】
メモリセルトランジスタのソースまたはドレインの一方は副ビット線ＬＢＬに接続され、ソースまたはドレインの他方は蓄積ノードＳＮに接続され、ゲートはワード線ＷＬに接続されている。キャパシタＣｓの一方の端子は蓄積ノードＳＮに接続され、他方の端子は共通プレートＰＬに接続されている。
【００５５】
共通プレートＰＬにはプレート電圧ＶＰＬＴが供給される。図１及び図７に示す半導体記憶装置は、上述したようにオープン型ビット線構造のメモリセルアレイを備えているため、全てのワード線とビット線の交点にメモリセルを配置できる。そのため、メモリセルアレイのサイズを小さくできる。メモリセルトランジスタは、例えばシリコンピラーを用いた縦型トランジスタで構成される。縦型トランジスタの構成については、例えば特開２００９−１０３６６号公報に記載されている。
【００５６】
以下では、図８及び図９を用いて本実施形態の半導体記憶装置の基本的な動作について説明する。
【００５７】
図８は、図１から図７に示した半導体記憶装置のうち、選択メモリセルＭＣを含むサブアレイＳＡＲＹ、選択メモリセルに接続されるセンスアンプＳＡ及び共通ソース線ドライバＣＳＤを抜粋して示した回路図である。
【００５８】
本実施形態の半導体記憶装置では、センスアンプ内ビット線ＢＬＳＡＬ及びＢＬＳＡＲが図２１に示すように半導体基板内に埋め込まれている。このような構成では、センスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間に、給電されるＰＷＥＬ領域またはＮＷＥＬ領域が存在する。したがって、これらＰＷＥＬ領域またはＮＷＥＬ領域によりセンスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲとが静電的に遮蔽（シールド）されるため、センスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間のカップリング容量が低減される。
【００５９】
なお、本実施形態では、セルアレイＳＡＲＹが図７（ｂ）に示した階層ビット線構造である例で説明しているが、センスアンプ内ビット線ＢＬＳＡＬ及びＢＬＳＡＲを基板内に埋め込む構造は、階層スイッチ及び副ビット線プリチャージ信号の制御が無いことを除けば、図７（ａ）に示した階層構造を持たないメモリアレイにも適用できる。
【００６０】
図９は、選択されたメモリセルからデータを読み出すときの各信号の様子を示す波形図である。図９を用いて図８に示したメモリアレイの動作について説明する。
【００６１】
メモリセルＭＣからデータを読み出す場合、まず選択されたメモリセルに対応する副ビット線ＬＢＬが接続された階層スイッチ制御線ＬＳＷを待機電圧レベルであるＶＳＳから昇圧レベルＶＰＰに駆動し、副ビット線ＬＢＬとビット線ＢＬＬとを接続する。このとき、シェアードＭＯＳトランジスタ制御線ＳＨＲＬ及びＳＨＲＲは昇圧レベルＶＰＰであり、ビット線ＢＬＬはセンスアンプ内ビット線ＢＬＳＡＬと接続され、ビット線ＢＬＲはセンスアンプ内ビット線ＢＬＳＡＲと接続されている。
【００６２】
続いて、選択されたメモリセルに対応するワード線ＷＬが活性化されると、副ビット線ＬＢＬ、ビット線ＢＬＬ及びセンスアンプ内ビット線ＢＬＳＡＬに、選択されたメモリセルに格納されたデータに対応する電位差が発生する。電位差が十分に発生した時点でシェアードＭＯＳトランジスタ制御信号ＳＨＲＲ及びＳＨＲＬを待機電圧レベルＶＳＳに戻して、ビット線ＢＬＬとセンスアンプ内ビット線ＢＬＳＡＬとを切断し、ビット線ＢＬＲとセンスアンプ内ビット線ＢＬＳＡＲとを切断する。
【００６３】
次に、センスアンプ回路ＳＡの制御信号ＳＡＮＴを活性化した後、ＳＡＰ１Ｔ、ＳＡＰ２Ｔを順次活性化して、メモリセルからセンスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間に発生した電位差を増幅する。増幅が完了するとメモリセルから出力されたデータが確定するため、カラム選択スイッチＹＳを活性化することで、対となるローカルＩ／Ｏ線ＬＩＯＬとＬＩＯＲにデータを出力する。
【００６４】
ローカルＩ／Ｏ線に出力されたデータは、メインＩ／Ｏ線ＭＩＯ、メインアンプバッファＭＡＢ、グローバルＩ／Ｏ線ＧＩＯ及びデータ入出力バッファＩ／Ｏ＿Ｂを経由してメモリチップ外に出力される。
【００６５】
また、データの読み出しと並行して、シェアードＭＯＳトランジスタ制御信号ＳＨＲＬ及びＳＨＲＲを昇圧レベルＶＰＰに遷移させ、確定したデータをビット線ＢＬＬ及びＬＢＬを経由してメモリセルＭＣに書き戻す。
【００６６】
以上説明したように、本実施形態の半導体記憶装置によれば、オープン型ビット線構造において、メモリセルから読み出したデータの増幅時にビット線ＢＬＬ及びＢＬＲがセンスアンプ内ビット線から切り離されているため、増幅時に容量バランスを維持して安定したセンスを実現するために必要であった、リファレンス側のビット線（本例でのＢＬＲ）が無くて済む。
【００６７】
背景技術の半導体記憶装置では、上述したようにビット線を切り離して読み出したデータを増幅する場合にビット線容量が小さくなるため、相対的にセンスアンプ内ビット線間のカップリング容量が増大して誤センスするおそれがあった。
【００６８】
一方、本実施形態の半導体記憶装置では、センスアンプ内ビット線を半導体基板内に埋め込むことで、センスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲとが静電的に遮蔽（シールド）されるため、センスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間のカップリング容量が低減される。そのため、センスアンプによる誤センスが低減する。
【００６９】
以下、リファレンス側のビット線が不要になることの効果について、図１０を用いて説明する。
【００７０】
図１０（ａ）は、リファレンス側のビット線が必要な場合、すなわち通常のオープン型ビット線構造のアレイ配置例を示している。
【００７１】
図１０（ａ）に示すアレイ構成では、ビット線方向のアレイ数で考えると、５つのメモリアレイで１つのバンクが構成される。この場合、４つのセンスアンプ列ＳＡＡ０〜３が必要になる。
【００７２】
一方、リファレンス側のビット線が不要になると、図１０（ｂ）に示すようなアレイ配置が可能になる。この場合、メモリセルアレイＡＲＹ０〜３は４つとなり、図１０（ａ）に示す構成例と比べて１つ低減し、センスアンプＳＡＡ０〜４は５つとなり、図１０（ａ）に示す構成例と比べて１つ増加する。一般的に、ビット線はセンスアンプ列の幅よりも長いため、図１０（ｂ）に示すアレイ構成のほうがレイアウト面積を小さくできる。すなわち、オープンビット線構成を採用した半導体記憶装置のメモリチップの面積を低減できる。
【００７３】
図１１は、図１から図７で示した半導体記憶装置のうち、オープン型ビット線構造について、選択ワード線ＷＬによって活性化されるサブアレイ列ＳＡＲＹとその両側のセンスアンプ列ＳＡＡと、共通ソース線ドライバＣＳＤを抜粋した、オープン型ビット線構造の時分割駆動回路方式を示す一例である。
【００７４】
図１１に示す回路構成は、センスアンプ回路を制御する制御信号として、例えば２つのＮ側センスアンプイネーブル信号ＳＡＮＴ０及びＳＡＮＴ１を備え、メモリアレイに接続される２つのセンスアンプをそれぞれ独立のタイミングで制御できる点で図８に示した回路構成と異なっている。その他の構成は基本的に図１から図８に示したメモリアレイと同一である。
【００７５】
図１２は、図１１に示したオープン型ビット線構造の半導体記憶装置における時分割駆動方法を示す一例である。
【００７６】
図１２に示す例では、複数の階層スイッチ制御線のうち、階層スイッチ制御線ＬＳＷ０を待機電圧レベルであるＶＳＳから昇圧レベルＶＰＰに遷移させ、選択されたメモリセルに対応する副ビット線とビット線ＢＬＲ０とを接続する。
【００７７】
一方、階層スイッチ制御線ＬＳＷ１を非活性状態とし、副ビット線プリチャージ制御信号ＬＰＣ０及びＬＰＣ１は非活性状態とする。このとき、シェアードＭＯＳトランジスタ制御線ＳＨＲＬ０、ＳＨＲＲ０、ＳＨＲＬ１及びＳＨＲＲ１は昇圧レベルＶＰＰであり、ビット線ＢＬＬ０はセンスアンプ内ビット線ＢＬＳＡ０Ｌと接続され、ビット線ＢＬＲ０とセンスアンプ内ビット線ＢＬＳＡ０Ｒと接続され、ビット線ＢＬＬ１はセンスアンプ内ビット線ＢＬＳＡ１Ｌと接続され、ビット線ＢＬＲ１はセンスアンプ内ビット線ＢＬＳＡ１Ｒと接続されている。
【００７８】
次に、ワード線ＷＬが活性化すると、副ビット線ＬＢＬ０及びＬＢＬ１、ビット線ＢＬＲ０並びにセンスアンプ内ビット線ＢＬＳＡ０Ｒに選択されたメモリセルに格納されている電位差が出力される。ビット線ＢＬＬ１及びセンスアンプ内ビット線ＢＬＳＡ１Ｌは、ビット線イコライズ信号ＢＬＥＱ１が活性状態にあるため、ビット線プリチャージ電圧ＶＢＬＰに固定されている。このように制御すると、ワード線活性化時に信号が読み出されるビット線と隣接するビット線の電位が固定される。そのため、ビット線ＢＬＲ０とＢＬＬ１とが静電的に遮蔽（シールド）され、ビット線ＢＬＲ０とＢＬＬ１間のカップリング容量による誤センスが抑制される。
【００７９】
メモリセルに格納されている電位差が十分に出力された時点で、シェアードＭＯＳトランジスタ制御信号ＳＨＲＲ０及びＳＨＲＬ０を待機電圧レベルＶＳＳに戻すことで、ビット線ＢＬＲ０とセンスアンプ内ビット線ＢＬＳＡ０Ｒとを切断する。
【００８０】
次に、センスアンプ回路ＳＡ０の制御信号ＳＡＮＴ０を活性化し、ＳＡＰ１Ｔ０、ＳＡＰ２Ｔ０を順次活性化してセンスアンプ内ビット線ＢＬＳＡ０Ｌ、ＢＬＳＡ０Ｒにメモリセルから出力された電位差を増幅する。これにより選択されたメモリアレイのセンスアンプ内ビット線のうち、その半分が増幅される。十分に増幅されると読み出したデータが確定するので、カラム選択スイッチＹＳ０を活性化し、対となるローカルＩ／Ｏ線ＬＩＯＬ０及びＬＩＯＲ０にデータを読み出す。
【００８１】
次に、ビット線イコライズ信号ＢＬＥＱ１を非活性化状態とし、階層スイッチ制御線ＬＳＷ１を活性化して副ビット線ＬＢＬ１とビット線ＢＬＬ１とを接続し、まだ増幅されていない選択副ビット線ＬＢＬ１の読出し信号をビット線ＢＬＬ１とセンスアンプ内ビット線ＢＬＳＡ１Ｌに転送する。データの転送が完了した時点でシェアードＭＯＳトランジスタ制御信号ＳＨＲＲ１及びＳＨＲＬ１を待機電圧レベルＶＳＳに戻し、センスアンプ回路ＳＡ１の制御信号ＳＡＮＴ１を活性化し、ＳＡＰ１Ｔ１、ＳＡＰ２Ｔ１を順次活性化してセンスアンプ内ビット線ＢＬＳＡ１Ｌ、ＢＬＳＡ１Ｒにメモリセルから出力された電位差を増幅する。十分に増幅された時点で読み出したデータが確定するので、カラム選択スイッチＹＳ１を活性化し、対となるローカルＩ／Ｏ線ＬＩＯＬ１とＬＩＯＲ１にデータを読み出す。
【００８２】
最後に、シェアードＭＯＳトランジスタ制御信号ＳＨＲＬ０、ＳＨＲＲ０、ＳＨＲＬ１及びＳＨＲＲ１を昇圧レベルＶＰＰに設定し、確定したデータをビット線ＢＬＲ０、ＢＬＬ１を経由してセルに書き戻す。
【００８３】
以上説明したように、本実施形態の半導体記憶装置によれば、オープン型ビット線構造における、データの読み出し時のビット線間のカップリング容量を低減できる。すなわち、隣接するビット線の電位が変動することで発生するノイズを低減できるため、動作マージンが拡大する。そのため、半導体記憶装置をより低電圧で動作させることができる。但し、ビット線に出力された電位差を二度に分けて時分割に増幅するため、データの読み出し時間が長くなる場合がある。これについてはＤＤＲ２以降のＳＤＲＡＭで適用された周知のＰｏｓｔｅｄＣＡＳ方式を用いて、アクセスするカラムアドレスを事前に取得しておく。このように、先にアクセスするカラムアドレスに対応するセンスアンプ列を活性化し、センスアンプ内ビット線の増幅が完了した時点で対応するカラム選択スイッチを活性化すれば、先にアクセスしたいデータを高速にリードすることができるため、時分割駆動に起因するタイミングオーバーヘッドを低減できる。
【００８４】
図１３は、センスアンプ回路図と、センスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲを全て埋め込んだ場合の平面レイアウトの一例を示している。図１３の二点鎖線で囲まれた部分を示す記号は回路図中の各記号に対応している。
【００８５】
センスアンプは、点線で示した２つのＰＷＥＬ領域と、その間のＮＷＥＬ領域とを備えている。各ＷＥＬ領域にはセンスアンプ内ビット線ＢＬＳＡＬ及びＢＬＳＡＲが埋設され、その上にシリコンピラーを用いた縦型トランジスタが形成されている。
【００８６】
ＰＷＥＬ領域中のピラートランジスタとセンスアンプ内ビット線の構造を図２１に示す。
【００８７】
図２１に示すように、センスアンプ内ビット線とピラートランジスタとは、ピラートランジスタの下部拡散層側で接続されている。センスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間には給電されたＰＷＥＬ領域が存在するため、該ＰＷＥＬ領域によりセンスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲとが静電的に遮蔽（シールド）される。そのため、センスアンプ内ビット線ＢＬＳＡＬとＢＬＳＡＲ間のカップリング容量が低減され、センスアンプによる誤センスが低減する。したがって、回路規模や制御線を増やすことなく、センスアンプにより安定してデータを読み出すことができる。
【００８８】
図１３に示すＰＷＥＬはＰ型のウェル領域を示し、ＮＷＥＬはＮ型のウェル領域を示している。また、ＶＷＰはＰ型のウェル領域に給電する電源ラインであり、ＶＷＮはＮ型のウェル領域に給電する電源ラインである。また、Ｍ０は第１のタングステン配線層であり、ＷＣＮＴはウェルとＭ０とを接続するコンタクトである。ＮＰＩＬはＮチャネルピラートランジスタであり、ＰＰＩＬはＰチャネルピラートランジスタＰＰＩＬであり、ＩＰＩＬはセンスアンプ内ビット線コンタクト用のピラートランジスタであり、ＤＰＩＬはゲートコンタクト用ダミーピラートランジスタである。ＩＰＩＬは、埋め込まれたセンスアンプ内ビット線と上層のＭ０配線とを接続するためのコンタクトとして用いる。このようにピラートランジスタをコンタクトに用いることで、狭いピッチで埋設されるセンスアンプ内ビット線とビット線とを容易に接続できる。
【００８９】
各ピラートランジスタは、ゲート電極ＧＡＴＥ、上部拡散層コンタクトＵＣＮＴ、上部Ｎ＋拡散層ＵＤＩＦＮ、上部Ｐ＋拡散層ＵＤＩＦＰ、高濃度イオンを打ち込み層ＩＮＰ、ゲート電極へのコンタクトＧＣＮＴ及びシリコン窒化膜ＳＩＮを備えている。ここでは、並列に接続された複数のピラートランジスタを用いる。これにより、駆動能力を向上させると共に製造工程に起因するピラートランジスタの特性のばらつきを低減できる。
【００９０】
また、図１３では、共通ソース線ドライバＣＳＤのうち、Ｐ側共通ソース線ドライバＣＳＤＰ１とＮ側共通ソース線ドライバＣＳＤＮとをセンスアンプ列内の空きスペースに分散配置するレイアウトを示している。これにより、クロスエリアＸＰにはリストア用のＰ側共通ソース線ドライバＣＳＤＰ２のみを配置すればよく、クロスエリアＸＰで必要な面積を低減できる。
【００９１】
なお、センスアンプ内ビット線ＢＬＳＡＬ及びＢＬＳＡＲは、メモリセルから読み出した信号の増幅時に最も急峻に電位が変動するＮチャネルクロスカップルＣＣＮ直下のセンスアンプ内ビット線及びＰチャネルクロスカップルＣＣＰ直下の部位を除けば、ＰＷＥＬ領域またはＮＷＥＬ領域内に埋め込まれていなくてもよい。例えば、図２２に示すように、ビット線を、センスアンプ内ビット線コンタクト用のピラートランジスタＩＰＩＬを用いて、一旦、Ｍ０層と接続し、Ｍ０配線層でＰ型ウェルＰＷＥＬとＮ型ウェルの境界領域ＰＮＥＤＧをまたぐ構成でもよい。このような構成は、センスアンプ内ビット線層を、ドープしたポリシリコンで形成する場合に有効である。なぜなら、ドープしたポリシリコンを用いてセンスアンプ内ビット線を形成する場合、センスアンプ内ビット線となる材料はＰＷＥＬ領域でＰ＋Ｐｏｌｙとなり、ＮＷＥＬ領域でＮ＋Ｐｏｌｙとなるため、両者を直接接続できないからである。
【００９２】
シェアードＭＯＳトランジスタＳＨＲ、センスアンプ内ビット線プリチャージ・イコライズトランジスタＰＣＣ、読み出し・書き込みポートＩＯＰの一部または全てを平面トランジスタで形成する場合は、それらに接続されるビット線をＭ０配線層で形成してもよい。その場合、平面トランジスタは周知の技術で作成できるため、センスアンプを容易に作成できる。また、いずれの構成でも、クロスカップルＣＣＮ、ＣＣＰ直下のビット線を基板に埋設すれば、全てのセンスアンプ内ビット線を第１のタングステン配線層Ｍ０で形成する場合に比べて隣接ビット線間カップリングノイズを低減できる利点がある。
【００９３】
なお、図１３に示したように、タングステンや銅等の金属配線で形成されたビット線ＢＬＬ、ＢＬＲとセンスアンプ内ビット線ＢＬＳＡＬ、ＢＬＳＡＲとを接続する場合、コンタクトに代えて縦型のシェアードＭＯＳトランジスタＳＨＲを用いることができる。このようにセンスアンプ内ビット線ＢＬＳＡＬ、ＢＬＳＡＲと、ビット線ＢＬＬ、ＢＬＲとを縦型のＳＨＲを用いて接続することで、コンタクトに必要な面積を削減できる。その結果、センスアンプの面積を小さくでき、小面積なメモリチップを実現できる。
【００９４】
また、図１９に示すように、本実施形態の半導体記憶装置では、ラッチセンス方式において、選択ビット線の総負荷容量Ｃｄと同程度の容量を持つダミー容量Ｃｄｄを複数用意し、端メモリアレイＡＲＹに代わって、そのダミー容量Ｃｄｄを、端センスアンプ列ＳＡＡの各センスアンプに接続してもよい。
【００９５】
このような構成では、メモリセルへのアクセスが終了してビット線をプリチャージ状態に戻す際に、選択ビット線とそのリファレンスビット線を短絡すれば、選択ビット線とダミー容量Ｃｄｄ間で電荷の再配分（チャージシェア）が起こる。そのため、ビット線を高速にプリチャージすることができる。
【００９６】
なお、シェアードＭＯＳトランジスタＳＨＲを非活性状態とするタイミングは、ワード線を活性化し、メモリセルに格納されたデータをビット線に読み出してからセンスアンプを活性化するまでの期間であれば、任意のタイミングでよい。但し、図１４に示すようにクロスカップル・アンプＣＣのＮ側イネーブル信号ＳＡＮＴの活性化と同じタイミングに設定するのが望ましい。このような構成を採用すれば、Ｎ側イネーブル信号ＳＡＮＴを用いてシェアードＭＯＳトランジスタＳＨＲを非活性化できるため、ＳＨＲの制御回路を簡略化することが可能であり、制御回路のレイアウト面積を小さくできる。
【００９７】
具体的には、図２０に示すように、シェアードＭＯＳトランジスタＳＨＲの制御回路は２個の論理回路で構成可能である。したがって、例えば遅延線を用いてＳＨＲ制御信号を生成するように、その他のタイミングでシェアードＭＯＳトランジスタＳＨＲを制御する構成に比べて回路面積を小さくできる。
【００９８】
また、Ｎ側イネーブル信号ＳＡＮＴの活性化とシェアードＭＯＳトランジスタＳＨＲの非活性化とを異なるタイミングに設定する場合、それぞれの制御タイミングで個別にマージンを確保する必要があるが、両者を同じタイミングに設定すれば、その必要がなくなるため、タイミング設計が容易になる。
【００９９】
また、ビット線オーバードライブ方式のメモリアレイの場合、センスが完了してシェアードＭＯＳトランジスタＳＨＲを活性化するタイミングは、図１４に示すようにクロスカップル・アンプＣＣのＰ側リストアイネーブル信号ＳＡＰ２Ｔの活性化と同じタイミングに設定するのがよい。ビット線オーバードライブ方式とは、ビット線に読み出されたデータを増幅する際に、まずＰ側オーバードライブイネーブル信号ＳＡＰ１Ｔの活性化によってクロスカップル・アンプＣＣのＰ側共通ソース線ＣＳＰをアレイ電圧ＶＡＲＹよりも高い電圧ＶＯＤに遷移させることで高速に増幅し、十分に増幅動作が終わった時点でＰ側リストアイネーブル信号ＳＡＰ２Ｔを活性化してＰ側共通ソース線ＣＳＰをＶＡＲＹに戻してメモリセルにデータを書き込む方式である。
【０１００】
Ｐ側リストアイネーブル信号ＳＡＰ２Ｔは、ＢＬＳＡＬ・ＢＬＳＡＲが十分に増幅された状態で活性化されるため、ＳＡＰ２Ｔ活性化と同じタイミングでＳＨＲを活性化してビット線にデータを書き戻しても、ビット線間カップリングノイズによってデータが反転するおそれは無い。
【０１０１】
したがって、Ｐ側リストアイネーブル信号ＳＡＰ２Ｔを用いてシェアードＭＯＳトランジスタＳＨＲを活性化できるため、ＳＨＲの制御回路を簡略化することが可能であり、制御回路のレイアウト面積を小さくできる。
【０１０２】
ＳＡＰ２Ｔの活性化とＳＨＲの活性化を異なるタイミングに設定する場合、それぞれの制御タイミングで個別にタイミングマージンを確保する必要があるが、両者を同じタイミングに設定すればその必要がなくなるためタイミング設計が容易になる。
【０１０３】
また、図１４に示すように、シェアードＭＯＳトランジスタＳＨＲを活性化してＢＬＳＡＲとＢＬＲとを接続し、ＢＬＳＡＬとＢＬＬとを接続すると、ＢＬＳＡＲとＢＬＲ間で電荷の再配分（チャージシェア）が起こり、ＢＬＳＡＲの電位がアレイ電圧ＶＡＲＹよりも一時的に低下し、ビット線ＢＬＲをアレイ電圧に充電するまでに時間が要するおそれがある。これを防ぐには、図１５に示すように、ＢＬＳＡＲが十分に高い電圧に充電されてからＳＡＰ２Ｔ及びＳＨＲを活性化すればよい。このようにすることで、ＢＬＳＡＲの余剰充電分（図１５の斜線部）を使って高速にＢＬＲをチャージできるため、センス速度を高速化できる。
【０１０４】
通常、センスアンプのクロスカップル・アンプＣＣには、高速センスを実現するために低閾値のＭＯＳトランジスタを用いる。そのため、クロスカップル・アンプＣＣが備えるＮチャネルトランジスタを先行して動作させると、２つのＮチャネルトランジスタが同時にＯＮし、Ｔｒｕｅ側／Ｂａｒ側のビット線（図１５のＢＬＳＡＬ／ＢＬＳＡＲ）が低電位（ＶＳＳ）側に引かれる。
【０１０５】
一方、図１６に示すように、クロスカップル・アンプＣＣＮチャネルトランジスタとＰチャネルトランジスタとを同時に動作させれば、Ｂａｒ側（図１６ではＢＬＳＡＲ）は主にＰチャネルトランジスタ側で駆動されて高電位（ＶＡＲＹまたはＶＯＤ）側に引かれるため、落ち込みを防止できる。
【０１０６】
クロスカップル・アンプＣＣのＮチャネルトランジスタを先行して動作させる場合、ビット線のＴｒｕｅ／Ｂａｒ両方が低電位側に引かれる。そのため、図１７に示すように、ビット線と基板間のカップリング容量によって基板の電位も低電位側に揺れてしまう。この揺れにより他のビット線の電位も変動してしまうおそれがある。センス初期、すなわちビット線電位が十分に増幅されていない状態でビット線電位が揺れると誤センスの原因となるため、このような基板電位の揺れを抑制する必要がある。
【０１０７】
図１８に示すように、クロスカップル・アンプＣＣのＰチャネルトランジスタ及びＮチャネルトランジスタを同時に動作させると、Ｔｒｕｅ／Ｂａｒの信号が相補に増幅されるため、それぞれの電位変動が相殺されて基板電位へのカップリングノイズが抑制される。これにより基板の電位変動が少なくなり他のビット線へのノイズが減少する。そのため、より安定したセンス動作が可能になる。
【符号の説明】
【０１０８】
Ａ０、Ａ１〜Ａｎ    アドレスピン
ＡＲＹ    メモリアレイ
ＢＡＮＫ    バンク
ＢＬ、ＢＬＬ、ＢＬＲ    ビット線
ＢＬＳＡ、ＢＬＳＡＬ、ＢＬＳＡＲ、ＢＬＳＡ０Ｌ、ＢＬＳＡ０Ｒ、ＢＬＳＡ１Ｌ、ＢＬＳＡ１Ｒ    センスアンプ内ビット線
ＣＣ    クロスカップル・アンプ
ＣＣＮ    Ｎチャネルクロスカップル
ＣＣＰ    Ｐチャネルクロスカップル
ＣＨＩＰＭ    半導体記憶装置
ＣＳＤ、ＣＳＤ０、ＣＳＤ１    共通ソース線ドライバ
ＣＳＤＮ    Ｎ側共通ソース線ドライバ
ＣＳＤＰ１、ＣＤＤＰ２    Ｐ側共通ソース線ドライバ
ＣＳＮ、ＣＳＮ０、ＣＳＮ１    Ｎ側共通ソース線
ＣＳＰ、ＣＳＰ０、ＣＳＰ１    Ｐ側共通ソース線
ＤＤＩＦＮ    ピラー下部Ｎ＋拡散層
ＤＰＩＬ    ゲートコンタクト用ダミーピラートランジスタ
ＤＱ０〜ＤＱｎ    データ入出力ピン
ＥＱＤ    ＢＬＥＱ信号ドライバ
ＦＸ０〜３、ＦＸＢ０〜３    ワードドライバ選択線
ＦＸＤ    ＦＸ線ドライバ
ＧＩＯ    グローバルＩＯ線
ＧＡＴＥ    ゲート電極
ＧＣＮＴ    ゲートコンタクト
ＧＮＤ    外部接地電源
ＩＮＰ    高濃度イオン打ち込み層
Ｉ／Ｏ  Ｂ    データ入出力バッファ
Ｉ／Ｏ  ＣＴＬ    入出力制御回路
ＩＯＰ    読み出し・書き込みポート
ＩＰＩＬ    ピラートランジスタ
ＬＢＬ、ＬＢＬＲ、ＬＢＬＬ    副ビット線
ＬＩＯ、ＬＩＯＬ、ＬＩＯＲ、ＬＩＯＬ０、ＬＩＯＲ０、ＬＩＯＬ１、ＬＩＯＲ１    ローカルＩ／Ｏ線
Ｍ０    第１のタングステン配線層
ＭＡＢ    メインアンプバッファ
ＭＣ    メモリセル
ＭＣＡ    メモリセルアレイ
ＭＩＯＬ、ＭＩＯＲ    メインＩＯ線
ＭＲ    モードレジスタ
ＭＷＤＡ    メインワードドライバ列
ＭＷＬＢ    メインワード線
ＮＰＩＬ    Ｎチャネルピラートランジスタ
ＮＷＥＬ    Ｎウェル領域
ＰＣＣ    センスアンプ内ビット線プリチャージ・イコライズトランジスタ
ＰＬ    共通プレート
ＰＰＩＬ    Ｐチャネルピラートランジスタ
ＰｒｅＡＭＰ    前段アンプ回路
ＰＷＥＬ    Ｐウェル領域
ＰＸＤＥＣ    Ｘプリデコーダ
ＰＹＤＥＣ    Ｙプリデコーダ
ＲＥＱ    ＬＩＯ線プリチャージ回路
ＲＧＣ    リードライトゲート
ＳＡ    センスアンプ
ＳＡＡ    センスアンプ列
ＳＡＲＹ    サブメモリアレイ
ＳＥＱ    共通ソース線プリチャージ回路
ＳＨＲ    シェアードＭＯＳトランジスタ
ＳＩＮ    シリコン窒化膜
ＳＩＯ2    シリコン酸化膜
ＳＮ    蓄積ノード
ＳＮＣＮＴ    蓄積ノードコンタクト
ＳＷＤ    サブワードドライバ
ＳＷＤＡ    サブワードドライバ列
ＴＣＧ    タイミング信号生成回路
ＵＣＮＴ    ピラー上部拡散層コンタクト
ＵＤＩＦＮ    ピラー上部Ｎ＋拡散層
ＵＤＩＦＰ    ピラー上部Ｐ＋拡散層
ＶＧ    電源発生回路
ＶＷＮ    Ｎウェル給電電源
ＶＷＰ  Ｐウェル給電電源
ＷＣＮＴ    ウェルコンタクト
ＷＬ    ワード線
ＸＡＢ    Ｘアドレスバッファ
ＸＤＥＣ    ロウアドレスデコーダ
ＸＰ    クロスエリア
ＹＡＢ    Ｙアドレスバッファ
ＹＤＥＣ    Ｙデコーダ
ＹＳ、ＹＳ０、ＹＳ１    列選択線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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