(57)【要約】【課題】不揮発性メモリにおいて、データの書き換え回数増加時における動作信頼性を向上できる技術を提供する。【解決手段】基板１上に、ボトム酸化膜７Ａと電荷蓄積層８Ａとトップ酸化膜９Ａからなる積層絶縁膜を介して、ゲート電極９Ａが形成され、ボトム酸化膜７Ａの膜厚はトップ酸化膜９Ａの膜厚よりも厚く形成されている。このように構成されているメモリセルにおいて、書き込みおよび消去となる電荷蓄積層８Ａへの電荷のやり取りは、ゲート電極１０Ａと電荷蓄積層８Ａとの間で行う。【選択図】図６
2011009640.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルを有する半導体集積回路装置であって、前記メモリセルは、
半導体基板と、
前記半導体基板中に形成されたｎ型のソース領域およびｎ型のドレイン領域と、
前記半導体基板の主面上に形成された第１絶縁層と、
前記第１絶縁層上に形成された絶縁性の電荷蓄積層と、
前記電荷蓄積層上に形成された第２絶縁層と、
前記第２絶縁層上に形成されたゲート電極と、
を有し、
前記第２絶縁層は単層で形成され、
前記第２絶縁層は、前記第１絶縁層より膜厚が薄く、
前記メモリセルは、前記第２絶縁層を介し、前記ゲート電極から前記電荷蓄積層へ電荷を注入することにより、データの書き込みおよび消去を行うことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電荷蓄積層は、窒化シリコンを主成分とする膜から形成されていることを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記電荷蓄積層はシリコンリッチな窒化シリコンにより形成されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記第１絶縁層および前記第２絶縁層は、酸化シリコン膜から形成されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記第１絶縁層の厚さは、５ｎｍ〜９ｎｍであり、
前記電荷蓄積層の厚さは、１４ｎｍ〜２０ｎｍであり、
前記第２絶縁層の厚さは、２ｎｍ以下であることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、
前記メモリセルは、ＮＯＲ型のメモリ回路を形成することを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、
前記データの書き込みおよび消去は、ＦＮトンネル現象を用いて行なわれることを特徴とする半導体集積回路装置。
【請求項８】
請求項１記載の半導体集積回路装置において、
前記メモリセルを複数有し、
前記複数のメモリセルは、前記データの書き込み動作時に選択ワード線および選択ビット線に接続される第１メモリセルと、前記データの書き込み動作時に非選択ワード線および非選択ビット線に接続される第２メモリセルとを含み、
前記データの書き込み動作時に、前記選択ワード線の電位と前記非選択ビット線の電位は同じであり、前記非選択ワード線の電位と前記選択ビット線の電位は同じであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、不揮発性記憶素子を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
特開２００８−４９１３号公報（特許文献１）は、半導体基板上に、絶縁層、電荷蓄積層、多層トンネリング誘電体構造およびゲートを順次積層した不揮発性メモリセルの構造において、多層トンネリング誘電体構造を、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜とした構造を開示している。さらに、データの書き込みおよびデータの消去をゲート電極側から行う動作方式も記載されている。
【０００３】
特開２００８−２７７５３０号公報（特許文献２）は、電荷蓄積部である窒化シリコン膜の上下を酸化シリコン膜で挟み、上層の酸化シリコン膜上にメモリゲート電極を配置した構造を有する不揮発性メモリセルを開示している。
【０００４】
特開平１０−２４７６９４号公報（特許文献３）は、半導体基板上に、酸化シリコン膜または酸化窒化膜などからなるトンネル膜、窒化シリコン膜、酸化シリコン膜などからなる絶縁膜、およびゲート電極を下層から順に積層した構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型の不揮発性メモリセルにおいて、上層の絶縁膜を下層のトンネル膜より薄くした構造を開示している。
【０００５】
特開平７−５８３１３号公報（特許文献４）は、半導体基板上に、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜およびゲート電極を順次下層から積層した不揮発性メモリセルの構造において、上層の酸窒化シリコンを下層の酸化シリコン膜より薄くした構造を開示している。
【０００６】
特開２００４−３４９６８０号公報（特許文献５）は、半導体基板上に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜、ゲート電極、およびキャップ絶縁膜を順次下層から積層した不揮発性メモリセルの構造において、下層の酸化シリコンを上層の酸化シリコン膜より薄くした構造を開示している。さらに、データの書き込みおよびデータの消去を基板側から行う動作方式も記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００８−４９１３号公報
【特許文献２】特開２００８−２７７５３０号公報
【特許文献３】特開平１０−２４７６９４号公報
【特許文献４】特開平７−５８３１３号公報
【特許文献５】特開２００４−３４９６８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
電気的にデータの書き込みおよび消去が可能な不揮発性記憶装置として、ＥＥＰＲＯＭ（Electrical Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（不揮発性メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、上下を酸化シリコン膜等で挟まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を配置し、この浮遊ゲート電極やトラップ性絶縁膜を電荷蓄積層として、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００９】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。トラップ性絶縁膜を有する不揮発性半導体記憶装置では、トラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【００１０】
ＭＯＮＯＳ型トランジスタでは、たとえば、特開２００４−３４９６８０号公報（特許文献５）に開示されている不揮発性メモリセルにおいて、データの書き込みおよび消去時に半導体基板中に形成されるチャネル全面で電荷のやり取りを行う不揮発性半導体記憶装置が開示されている。しかし、データの書き換え回数の増加と共に、トラップ性絶縁膜下の酸化シリコン膜と、その下層の半導体基板との間の界面準位が増加してしまい、データ読み出し動作時の電流（読み出し電流）が減少してしまうという問題があった。そのため、データが消去されている状態における読み出し電流が確保できなくなり、リテンション不良となってしまうことが課題となっている。
【００１１】
このような課題の対策として、書き込みおよび消去時の電荷のやり取りを半導体基板とトラップ性絶縁膜間では行わず、ゲート電極とトラップ性絶縁膜間で行う方法が考えられる。この時、たとえば、特開２００８−４９１３号公報（特許文献１）に開示されている不揮発性メモリセルのように、トラップ絶縁膜中に注入された電子の保持特性を向上させるために、トラップ性絶縁膜上に酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の３層の積層膜を形成する手段がある。しかしながら、積層膜としたことにより、物理的および電気的な膜厚が厚くなり、データ書き込みおよびデータ消去に用いる電圧を高く（たとえば約１６Ｖ以上）に設定する必要が生じてくる。そのため、昇圧回路の面積を増加する必要が生じたり、周辺デバイスの信頼度の保証が厳しくなったりする等の課題が生じてくる。
【００１２】
本発明の目的は、ＭＯＮＯＳ型の不揮発性メモリにおいて、データの書き換え回数増加時における動作信頼性を向上できる技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体集積回路装置は、メモリセルを有する半導体集積回路装置であって、
前記メモリセルは、
半導体基板と、
前記半導体基板中に形成されたｎ型のソース領域およびｎ型のドレイン領域と、
前記半導体基板の主面上に形成された第１絶縁層と、
前記第１絶縁層上に形成された絶縁性の電荷蓄積層と、
前記電荷蓄積層上に形成された第２絶縁層と、
前記第２絶縁層上に形成されたゲート電極と、
を有し、
前記第２絶縁層は単層で形成され、
前記第２絶縁層は、前記第１絶縁層より膜厚が薄く、
前記メモリセルは、前記第２絶縁層を介し、前記ゲート電極から前記電荷蓄積層へ電荷を注入することにより、データの書き込みおよび消去を行うものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
ＭＯＮＯＳ型の不揮発性メモリにおいて、データの書き換え回数増加時における動作信頼性を向上できる。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体集積回路装置の製造工程中の要部断面図である。
【図３】図２に続く半導体集積回路装置の製造工程中の要部断面図である。
【図４】図３に続く半導体集積回路装置の製造工程中の要部断面図である。
【図５】図４に続く半導体集積回路装置の製造工程中の要部断面図である。
【図６】図５に続く半導体集積回路装置の製造工程中の要部断面図である。
【図７】図６に続く半導体集積回路装置の製造工程中の要部断面図である。
【図８】図７に続く半導体集積回路装置の製造工程中の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリのメモリセルにおける書き込み動作時に印加される電圧条件を示す説明図である。
【図１０】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリセルの書き込み動作における回路図である。
【図１１】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリのメモリセルの書き込み動作時におけるゲート電圧と電流特性との関係を示す説明図である。
【図１２】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリのメモリセルにおける消去動作時に印加される電圧条件を示す説明図である。
【図１３】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリセルの消去動作における回路図である。
【図１４】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリのメモリセルの消去動作時におけるゲート電圧と電流特性との関係を示す説明図である。
【図１５】本発明の一実施の形態である半導体集積回路装置が有するフラッシュメモリのメモリセルにおける読み出し動作時に印加される電圧条件を示す説明図である。
【図１６】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリセルの読み出し動作における回路図である。
【図１７】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリのメモリセルにおける界面準位の形成を示す説明図である。
【図１８】本発明者らが検討した不揮発性メモリのメモリセルにおける界面準位の形成を示す説明図である。
【図１９】本発明の一実施の形態である半導体集積回路装置が有する不揮発性メモリのメモリセルにおけるデータ書き換え回数の変化に伴うゲート電圧および読み出し電流の関係を示す説明図である。
【図２０】本発明者らが検討した不揮発性メモリのメモリセルにおけるデータ書き換え回数の変化、ゲート電圧および読み出し電流の関係を示す説明図である。
【図２１】本発明の一実施の形態である半導体集積回路装置が有するｎチャネル型の不揮発性メモリセルにおける低電界（熱平衡状態）下のエネルギーバンド図である。
【図２２】本発明の一実施の形態である半導体集積回路装置が有するｎチャネル型の不揮発性メモリセルにおけるデータ消去動作時におけるエネルギーバンド図である。
【図２３】ｐチャネル型の不揮発性メモリセルにおける低電界（熱平衡状態）下におけるエネルギーバンド図である。
【図２４】ｐチャネル型の不揮発性メモリセルにおけるデータ消去動作時におけるエネルギーバンド図である。
【図２５】ｐチャネル型の不揮発性メモリセルにおけるデータ消去動作時におけるエネルギーバンド図である。
【発明を実施するための形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２０】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２１】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
【００２２】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２３】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。たとえば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（たとえばＳｉＧｅ）等を含むものとする。
【００２４】
また、本実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２６】
本実施の形態の半導体集積回路装置は、不揮発性メモリとして、ＭＯＮＯＳ型の不揮発性メモリを有するものである。また、本実施の形態の半導体集積回路装置には、たとえば、入出力回路およびＣＰＵ等のプロセッサからなる論理回路や、ＲＡＭ等が搭載される。この本実施の形態の半導体集積回路装置について、その製造工程と併せて図１〜図２５を用いて説明する。
【００２７】
図１〜図８は、本実施の形態のＭＯＮＯＳ型の不揮発性メモリのメモリセル部に相当する部分の製造工程中の断面図である。
【００２８】
まず、図１に示すように、単結晶シリコンからなる半導体基板（以下、単に基板と記す）１を熱処理して、その主面に薄い酸化シリコン膜（パッド酸化膜）を形成する。次いでこの酸化シリコン膜の上に窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法で堆積した後、フォトレジスト膜をマスクにしたドライエッチングで素子分離領域の窒化シリコン膜と酸化シリコン膜を除去する。酸化シリコン膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）する時などに基板に加わるストレスを緩和する目的で形成される。また、窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の基板表面の酸化を防止するマスクとして利用される。
【００２９】
続いて、窒化シリコン膜をマスクにしたドライエッチングで素子分離領域の基板１に深さ３５０ｎｍ程度の溝を形成する。次いで、エッチングで溝の内壁に生じたダメージ層を除去するために、基板１を１０００℃程度で熱処理して溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。続いて、ＣＶＤ法にて基板１上に酸化シリコン膜を堆積した後、この酸化シリコン膜の膜質を改善するために、基板１を熱処理して酸化シリコン膜をデンシファイ（焼き締め）する。
【００３０】
次に、前述の窒化シリコン膜をストッパに用いた化学機械的研磨（Chemical Mechanical Polishing；ＣＭＰ）法で基板１上の酸化シリコン膜を研磨して基板１の主面の溝の内部に残すことにより、表面が平坦化された素子分離溝２を形成する。
【００３１】
次に、図２に示すように、基板１に熱処理を施し、基板１の主面に酸化シリコン膜３を形成する。この酸化シリコン膜３は、後の工程で基板１の主面に不純物イオンを打ち込む際に、基板１にダメージを与えてしまうことを防ぐ機能と、基板１の主面が汚染されてしまうことを防ぐ機能とを有する。
【００３２】
続いて、基板１の主面に対し、上記酸化シリコン膜３を介してｎ型の導電型を有する不純物イオン（たとえばリンまたはヒ素）を導入し、後の工程で基板１の主面に形成されるウエルと基板１とを電気的に分離するためのｎ型アイソレーション領域４を形成する。次いで、基板１の主面にｐ型の導電型を有する不純物イオン（たとえばホウ素）を導入し、ｐ型ウエル５を形成する。次いで、基板１の主面にトランジスタのしきい値電圧を調整するためのｎ型の導電型（たとえばヒ素）もしくはｐ型の導電型（たとえばホウ素）を有する不純物イオンを導入し、ｎ型もしくはｐ型のチャネル領域６を形成する。
【００３３】
次に、図３に示すように、基板１を洗浄することによるウエットエッチングで酸化シリコン膜３を除去する。続いて、基板１に熱処理を施すことにより、絶縁膜として、例えば基板１の主面に５ｎｍ〜９ｎｍ程度、好ましくは７ｎｍ程度以上の膜厚の酸化シリコン膜７を形成する。この酸化シリコン膜７の膜厚の設計理由と本実施の形態の不揮発性メモリの特性との関係については、本実施の形態の不揮発性メモリの特性を説明する際に併せて後述する。
【００３４】
続いて、低圧ＣＶＤにて酸化シリコン膜７上にトラップ準位を有する絶縁膜として、例えば１４ｎｍ〜２０ｎｍ程度の窒化シリコン膜８を堆積する。この窒化シリコン膜８は、本実施の形態の不揮発性メモリにおける電荷蓄積層となる。窒化シリコン膜８は、例示した低圧ＣＶＤ法以外でも、たとえばＡＬＤ（Atomic-Layer-Deposition）法等によっても成膜することができる。ＡＬＤ法を用いた場合には、窒化シリコン膜８をシリコンリッチの窒化シリコン膜とすることができるので、電荷蓄積層となった際に、より電化トラップ密度の高い電荷蓄積層とすることが可能となり、リテンション特性を向上させることが可能となる。
【００３５】
また、本実施の形態では、電荷蓄積層として窒化シリコン膜を使用したが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。電荷蓄積層としてトラップ準位を有する絶縁膜を使用する場合、電荷は絶縁膜に形成されているトラップ準位に捕獲される。このようにトラップ準位に電荷を捕獲することにより、絶縁膜中に電荷を蓄積するようになっている。
【００３６】
続いて、窒化シリコン膜８上に絶縁膜として、たとえば膜厚２ｎｍ程度以下の酸化シリコン膜９を成膜する。この酸化シリコン膜９の成膜方法としては、スチーム酸化法、あるいはＩＳＳＧ（In-Situ Steam Generation）酸化法を例示することができる。酸化シリコン膜９の膜厚の設計理由と本実施の形態の不揮発性メモリの特性との関係については、本実施の形態の不揮発性メモリの特性を説明する際に併せて後述する。
【００３７】
続いて、低圧ＣＶＤ法にて、酸化シリコン膜９上に、たとえば２００ｎｍ程度の多結晶シリコン膜１０を形成し、この多結晶シリコン膜にｎ型の不純物（たとえばリン）を導入する。その後、たとえば絶縁膜として７０ｎｍ程度の酸化シリコン膜１１を堆積する。多結晶シリコン膜１０は、後の工程で加工されてゲート電極となり、酸化シリコン膜１１は、多結晶シリコン膜１０を加工（エッチング）する際のハードマスクとして使用するキャップ絶縁膜となる。
【００３８】
次に、図４に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜１１をドライエッチングによりパターニングする。その後、パターニングされた酸化シリコン膜１１をハードマスクにして、多結晶シリコン膜１０、酸化シリコン膜９、窒化シリコン膜８および酸化シリコン膜７をドライエッチングする。それにより、本実施の形態の不揮発性メモリのメモリセルとなるゲート電極１０Ａ、トップ酸化膜（第２絶縁層）９Ａ、電荷蓄積層８Ａおよびボトム酸化膜（第１絶縁層）７Ａを形成する。本実施の形態においては、図４に示す工程のエッチングはハードマスクを用いることにより行ったが、レジストを用いてこの工程のエッチングを行ってもよい。
【００３９】
次に、図５に示すように、基板１に熱処理を施して、基板１（ｎ型もしくはｐ型チャネル領域６）の表面と、ボトム酸化膜７Ａ、電荷蓄積層８Ａ、トップ酸化膜９Ａおよびゲート電極１０Ａの側壁とに、酸化シリコンからなる保護膜１２を成膜する。この保護膜１２は、次工程において不純物イオンを基板１の主面に導入する際に、ボトム酸化膜７Ａ、電荷蓄積層８Ａ、トップ酸化膜９Ａおよびゲート電極１０Ａの側壁を保護し、さらに基板１の主面へのダメージおよび汚染を防ぐ機能を有する。
【００４０】
続いて、ボトム酸化膜７Ａ、電荷蓄積層８Ａ、トップ酸化膜９Ａ、ゲート電極１０Ａおよび酸化シリコン膜１１からなる積層膜の両側の基板１の主面に、１×１０１８／ｃｍ３程度の低濃度でｎ型の導電型を有する不純物（たとえばリン）を導入し、ｎ−型エクステンション領域１３を形成する。
【００４１】
次に、図６に示すように、低圧ＣＶＤ法により、基板１の主面に絶縁膜として、たとえば酸化シリコン膜を堆積し、次いでその酸化シリコン膜およびハードマスクとして使用した酸化シリコン膜１１とを異方的にエッチング（エッチバック）することにより、ボトム酸化膜７Ａ、電荷蓄積層８Ａ、トップ酸化膜９Ａおよびゲート電極１０Ａの側壁に、酸化シリコン膜からなるサイドウォールスペーサ１４を形成する。ここで、本実施の形態においては、サイドウォールスペーサを形成する絶縁膜として、酸化シリコン膜を使用したが、酸化シリコン膜に限らず、窒化シリコン膜、あるいは、酸化シリコン膜および窒化シリコン膜からなる積層膜として形成してもよい。基板１の主面と水平な方向におけるサイドウォールスペーサ１４の厚さは、異方的にエッチングされる絶縁膜の膜厚で調節することができる。
【００４２】
続いて、側壁にサイドウォールスペーサ１４が形成されたボトム酸化膜７Ａ、電荷蓄積層８Ａ、トップ酸化膜９Ａおよびゲート電極１０Ａからなる積層膜の両側の基板１の主面に、１×１０２０／ｃｍ３程度のｎ型の導電型を有する不純物（たとえばヒ素）を導入する。次いで、基板１に８００℃〜９００℃程度の熱処理を施すことにより、導入した不純物を活性化させ、ｎ＋型半導体領域１５を形成する。それにより、ｎ−型エクステンション領域１３をおよびｎ＋型半導体領域１５からなるｎチャネル型のＬＤＤ（Lightly-Doped-Drain）構造のソース領域およびドレイン領域を形成することができる。
【００４３】
次に、シリサイド工程について説明する。基板１の主面上に、たとえば金属膜としてコバルト膜を形成する。このとき、露出しているゲート電極１０Ａおよび露出しているｎ＋型半導体領域１５にコバルト膜が接する。その後、基板１に対して熱処理を施すことによって、ゲート電極１０Ａおよびｎ＋型半導体領域１５にコバルトシリサイド膜１６を形成する。これにより、ゲート電極１０Ａは、多結晶シリコン膜とコバルトシリサイド膜の積層構造となる。コバルトシリサイド膜１６はゲート電極１０Ａの低抵抗化のために形成される。同様に、上述した熱処理により、ｎ＋型半導体領域１５の表面においてもシリコンとコバルト膜が反応してコバルトシリサイド膜１６が形成される。このため、ｎ＋型半導体領域１５においても低抵抗化をはかることができる。なお、本実施の形態１では、コバルトシリサイド膜１６を形成するように構成しているが、たとえばコバルトシリサイド膜１６に代えてニッケルシリサイド膜、チタンシリサイド膜、またはプラチナシリサイド膜を形成するようにしてもよい。
【００４４】
ここまでの工程により、本実施の形態の不揮発性メモリのメモリセルを形成することができる。
【００４５】
次に、図７に示すように、基板１の主面上にＣＶＤ法で窒化シリコン膜１７および酸化シリコン膜１８を順次堆積する。窒化シリコン膜１７は、本実施の形態の不揮発性メモリのメモリセルを含む各デバイスに対して、外部から水素および重金属等が浸入してしまう不具合を防ぐ保護機能を有し、さらに、後の工程で酸化シリコン膜１８および窒化シリコン膜１７に対してｎ＋型半導体領域１５上に形成されたコバルトシリサイド膜１６に達するコンタクトホールを形成する際には、ＳＡＣ（Self-Align-Contact）用のエッチングストッパー膜として機能する。
【００４６】
次に、図８に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜１８および窒化シリコン膜１７をドライエッチングすることにより、ｎ＋型半導体領域１５上に形成されたコバルトシリサイド膜１６およびゲート電極１０Ａ上に形成されたコバルトシリサイド膜１６のそれぞれに達するコンタクトホールを形成する。次いで、そのコンタクトホール内を含む酸化シリコン膜１８上に、バリアメタル膜（窒化チタン膜、チタン膜もしくはそれらの積層膜）を形成した後、さらにタングステン膜を堆積し、そのコンタクトホールをタングステン膜で埋め込む。その後、コンタクトホール以外の酸化シリコン膜１８上のバリアメタル膜およびタングステン膜を、たとえばＣＭＰ法により除去し、プラグ１９を形成する。
【００４７】
次に、プラグ１９と接続する配線２０を形成し、本実施の形態の半導体集積回路装置を製造する。配線２０を形成するには、たとえば酸化シリコン膜１８上にチタン膜、主導電層となるアルミニウム合金膜および窒化チタン膜をスパッタリング法により順次堆積し、続いてフォトレジスト膜をマスクとしたドライエッチングによりそのチタン膜、アルミニウム合金膜および窒化チタン膜をパターニングする。
【００４８】
その後、酸化シリコン膜１８、プラグ１９および配線２０を形成した工程を繰り返すことにより、配線層をさらに多層に形成してもよい。
【００４９】
なお、本実施の形態の不揮発性メモリは、ＮＯＲ型のメモリ回路を形成する。ＮＯＲ型のメモリ回路にすることにより、データの書き換え単位は小さいが、高速でデータのやりとりが可能な、たとえばＩＣカードのような分野に有効である。
【００５０】
次に、不揮発性メモリセルの動作について図面を参照しながら説明する。なお、以下に示す電圧は印加条件の一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、電荷蓄積層８Ａへの電子の注入を「書き込み」、正孔の注入を「消去」と定義する。
【００５１】
図９は、本実施の形態のメモリセルにおいて、書き込み動作時に印加される電圧条件を示す図である。図９に示すように、ｐ型ウエル５に０Ｖ、ゲート電極１０Ａに−１２Ｖ〜−１３Ｖ程度の負電圧が印加されている。そして、ソース領域およびドレイン領域（ｎ＋型半導体領域１５およびｎ−型エクステンション領域１３）に０Ｖが印加されている。このメモリセルにおいては、ゲート電極１０Ａ（−１２Ｖ〜−１３Ｖ）とソース領域（０Ｖ）と、ドレイン領域（０Ｖ）およびｐ型ウエル５（０Ｖ）との電位差によりトンネル電流が発生し、ゲート電極１０Ａから電荷蓄積層８Ａに電子２１が注入される。すなわち、ＦＮトンネル現象を用いて、ゲート電極１０Ａから電荷蓄積層８Ａに、電子の注入が行なわれる。注入された電子２１は、電荷蓄積層８Ａのトラップ準位に捕獲され、その結果、電荷蓄積層８Ａに電子２１が蓄積されて、図１１に示すように、メモリセルのしきい値が上昇し、メモリセルに情報が書き込まれる。
【００５２】
図１０は、書込み動作時の選択メモリセルおよび非選択メモリセルを表した回路図である。この時、書込みの対象を、選択メモリセルＭＣ１とした場合を例示する。選択ワード線ＷＬ１を通じて、ゲート電極１０Ａに−１２Ｖ〜−１３Ｖ程度の負電圧が印加される。この時、選択ビット線ＢＬ１には０Ｖが印加されている。選択ビット線ＢＬ１と接続するメモリセルのうち、非選択ワード線ＷＬ２には０Ｖが印加されている。また、非選択ビット線ＢＬ２には、選択ワード線ＷＬ１と同等の電位−１２Ｖ〜−１３Ｖが印加されている。
【００５３】
この時、非選択メモリセルＭＣ２では、選択ワード線ＷＬ１の電位と、非選択ビット線ＢＬ２の電位が同等であるので、電荷蓄積層８Ａに電子が注入されないようになっている。
【００５４】
しかし、非選択メモリセルＭＣ３では、非選択ビット線ＢＬ２の電位が大きく、ボトム酸化膜７Ａ側に大きな電界が発生してしまい、電荷蓄積層８Ａに誤って電子が注入されてしまう恐れがある。本実施の形態では、ボトム酸化膜７Ａの膜厚をトップ酸化膜９Ａの膜厚よりも厚くしているので、ボトム酸化膜７Ａ側と同じ電位であっても、電界が緩和されている。このため、電荷蓄積層８Ａに誤って電子が注入されてしまう不具合を解消できる。すなわち、非選択ビット線ＢＬ２におけるディスターブを防止することができる。
【００５５】
続いて、消去動作について説明する。図１２は、本実施の形態のメモリセルにおいて、消去動作時に印加される電圧条件を示す図である。図１２に示すように、ｐ型ウエル５に０Ｖ、ゲート電極１０Ａに＋１２Ｖ〜＋１３Ｖ程度の正電圧が印加されている。そして、ソース領域およびドレイン領域（ｎ＋型半導体領域１５およびｎ−型エクステンション領域１３）に０Ｖが印加されている。このメモリセルにおいては、ゲート電極１０Ａ（＋１２Ｖ〜＋１３Ｖ）とソース領域（０Ｖ）と、ドレイン領域（０Ｖ）およびｐ型ウエル５（０Ｖ）との電位差によりトンネル電流が発生し、ゲート電極１０Ａから電荷蓄積層８Ａにホール２２が注入される。すなわち、ＦＮトンネル現象を用いて、ゲート電極１０Ａから電荷蓄積層８Ａに、ホールの注入が行なわれる。注入されたホール２２は、電荷蓄積層８Ａのトラップ準位に捕獲され、図１４に示すように、メモリセルのしきい値が低下する。このようにして消去動作が行われる。
【００５６】
図１３は、消去動作時の選択メモリセルＭＣ４を表した回路図である。消去動作は、選択ワード線ＷＬ１に電気的に接続する各ゲート電極１０Ａに＋１２Ｖ〜＋１３Ｖ程度の正電圧が印加され、一括消去される。このとき、非選択ウェル（図示せず）については、＋１２Ｖ〜＋１３Ｖ程度の正電圧が印加され、電界を緩和している。
【００５７】
次に、読み出し動作について説明する。図１５は本実施の形態のメモリセルにおいて、読み出し動作時に印加される電圧条件を示す図である。図１５に示すように、ｐ型ウエル５に−２Ｖ、ゲート電極１０Ａに＋１．５Ｖ、ドレイン領域に＋０．８Ｖを印加する。さらに、ソース領域に０Ｖを印加する。この時、メモリセルが書き込み状態にあってしきい値電圧が高い場合には、メモリセルには電流は流れない。一方、メモリセルが消去状態にあってしきい値電圧が低い場合には、メモリセルに電流が流れる。このように、メモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。
【００５８】
図１６は、読み出し動作時の選択メモリセルＭＣ５を表した回路図である。上述のように、選択メモリセルＭＣ５以外は、ソース・ドレイン間に電流が流れない動作電圧となっており、選択メモリセルＭＣ５のみを読み出すことができる。
【００５９】
上記のように、本実施の形態におけるメモリセルの書き込み動作および消去動作では、ゲート電極１０Ａと電荷蓄積層８Ａとの間のトンネル電流によって電荷のやり取りを行っている。そのため、図１７に示すように、メモリセルのデータを書き換える動作回数が増加すると、ゲート電極１０Ａとトップ酸化膜９Ａとの界面に界面準位２３が形成される。図１７中の「×」は界面準位を示す。一方、たとえば背景技術で説明した技術（特許文献５）においては、書き込み動作および消去動作における電荷のやり取りを半導体基板と電荷蓄積層との間のトンネル電流によって行っている。そのため、図１８に示すように、メモリセルのデータを書き換える動作回数が増加すると、半導体基板と下層の酸化膜との界面に界面準位２３が形成される。
【００６０】
ここで、図１９および図２０に示されているデータ書き換え回数の増加に伴う消去状態でのゲート電圧および読み出し電流の関係を比較する。図１９は、本実施の形態による書き換え動作を行った場合を示し、図２０は、背景技術にて説明した書き換え動作を行った場合を示している。図１９に示されるように、本実施の形態におけるメモリセルでは、ゲート電極１０Ａとトップ酸化膜９Ａとの界面に界面準位が形成されているため、書き換え回数が増加しても読み出し電流には影響を与えない。一方、図２０に示されるように、書き込みおよび消去動作における電荷のやり取りを半導体基板と電荷蓄積層との間のトンネル電流によって行う場合は、書き換え回数が増加すると半導体基板と下層の酸化膜との界面に界面準位が形成されるため、読み出し電流が減少しリテンション不良が発生することが懸念される。
【００６１】
したがって、上記不良の発生する確率を低減し、データの書き換え回数の増加時においても動作信頼性を向上するために、半導体基板と下層の酸化膜との界面に界面準位が形成されないような書き込みおよび消去動作が必要とされる。本実施の形態におけるメモリセルのデータの書き込みおよび消去動作は、ゲート電極１０Ａと電荷蓄積層８Ａとの間のトンネル電流によって電荷のやり取りを行っている。このような書き込みおよび消去動作を行うことにより、半導体基板と下層の酸化膜との界面に界面準位が形成されることを回避することを可能としている。
【００６２】
ゲート電極１０Ａと電荷蓄積層８Ａとの間のトンネル電流によって書き込みおよび消去動作を行うために、本実施の形態においては、ボトム酸化膜７Ａとなる酸化シリコン膜７およびトップ酸化膜９Ａとなる酸化シリコン膜９を図３で示されている工程のような膜厚により形成している。具体的には、ボトム酸化膜７Ａの膜厚（５ｎｍ〜９ｎｍ程度、好ましくは７ｎｍ程度以上）をトップ酸化膜９Ａの膜厚（２ｎｍ程度以下）よりも厚くなるように形成している。ボトム酸化膜７Ａの膜厚を厚くすることにより、電荷蓄積層８Ａからボトム酸化膜７Ａ側（チャネル領域６側）への電荷２１の抜け出し、およびボトム酸化膜７Ａ側（チャネル領域６側）から電荷蓄積層８Ａへの電荷２１の注入の抑制を可能としている。さらに、トップ酸化膜９Ａの膜厚を２ｎｍ程度以下と薄く形成することにより、ゲート電極１０Ａと電荷蓄積層８Ａとの間で、トンネル電流による電荷のやり取りを可能としている。
【００６３】
また、トップ酸化膜９Ａを単層構造としたことにより、トップ酸化膜９Ａの物理的膜厚および酸化膜換算の膜厚を薄くすることができる。これにより、書込み動作および消去動作に用いる電圧（ゲート電圧）を低く設定することができる。これにより、昇圧回路の面積を低減でき、さらに周辺デバイスの信頼度についても保証できるようになる。
【００６４】
本実施の形態の不揮発性メモリのメモリセルは、ｎチャネル型の構成となっている。以下に、本実施の形態のメモリセルをｎチャネル型とした場合の利点について、図２１〜図２５を用いて説明する。
【００６５】
図２１および図２２は、それぞれｎチャネル型のメモリセルにおける低電界（熱平衡状態）下およびデータ消去動作時におけるエネルギーバンド図であり、図２３、図２４および図２５は、それぞれｐチャネル型のメモリセルにおける低電界（熱平衡状態）下およびデータ消去動作時におけるエネルギーバンド図である。なお、図内の数値は各材料のバンドギャップ幅、および仕事関数差であり、「−」は電荷トラップサイトを示し、「ｈ」はホールを示す。ｎチャネル型のメモリセルとｐチャネル型のメモリセルとを比較すると、図２１および図２３に示すように、低電界（熱平衡状態）下では、ｐチャネル型のメモリセルでの窒化シリコン膜中におけるホールのトラップされる位置がｎチャネル型のメモリセルよりも深くなり、ゲート電極側へホールが抜けにくくなるという利点がある。しかし、一方で、図２２および図２４に示すように、データ消去動作時においては、ｎチャネル型のメモリセルではホールが窒化シリコン膜を通らないダイレクトトンネリングに近いエネルギーバンド構成となり、消去動作の高速化に寄与するが、ｐチャネル型のメモリセルではホールが窒化シリコン膜を通るエネルギーバンド構成となっていることから、ｎチャネル型のメモリセルのような消去動作の高速化ができなくなっている。ただし、図２５に示すように、ｐチャネル型のメモリセルでも、消去動作時のゲート電圧を上昇させればｎチャネル型のメモリセルの消去動作時のエネルギーバンド構成に近い状態となる。しかし、その場合には、周辺回路を高耐圧構造とする必要が生じ、回路が形成される面積を大きくしてしまうという不具合が生じることが懸念される。すなわち、本実施の形態のように、ｎチャネル型の不揮発性メモリセルとすることが好ましい。
【００６６】
また、本実施の形態におけるメモリセルでは、電荷蓄積層８Ａとゲート電極１０Ａの間に形成され、かつ、書き込みおよび消去動作時にトンネル電流が流れる膜を、トップ酸化膜９Ａとして酸化シリコンの単層で形成しているため、書き込みおよび消去速度を積層で形成した場合と比較して高速にすることが可能となる。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６８】
本発明の半導体集積回路装置の構成は、不揮発性メモリを有する半導体装置に適用することができる。
【符号の説明】
【００６９】
１  基板
２  素子分離溝
３  酸化シリコン膜
４  ｎ型アイソレーション領域
５  ｐ型ウエル
６  チャネル領域
７  酸化シリコン膜
７Ａ  ボトム酸化膜（第１絶縁層）
８  窒化シリコン膜
８Ａ  電荷蓄積層
９  酸化シリコン膜
９Ａ  トップ酸化膜（第２絶縁層）
１０  多結晶シリコン膜
１０Ａ  ゲート電極
１１  酸化シリコン膜
１２  保護膜
１３  ｎ−型エクステンション領域
１４  サイドウォールスペーサ
１５  ｎ＋型半導体領域
１６  コバルトシリサイド膜
１７  窒化シリコン膜
１８  酸化シリコン膜
１９  プラグ
２０  配線
２１  電子
２２  ホール
２３  界面準位
ＢＬ１、ＢＬ２  ビット線
ＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４、ＭＣ５  メモリセル
ＷＬ１、ＷＬ２  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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