(57)【要約】【課題】高速送信モードのタイムアウト発生時での初期化の処理負担を軽減して動作効率を改善する。【解決手段】半導体集積回路は、高速送信動作の第１送信器１２０と低電力送信動作の第２送信器１２１とを具備する。第１送信器１２０はデジタル処理部３０とアナログ処理部３５を含み、デジタル処理部３０はデータ処理ユニット３１、３３とメモリ３２と送信パス３４と制御レジスタ３６と送信タイマー３４２０と送信制御ユニット３４２１を含み、アナログ処理部３５は送信クロック生成部３５０と送信出力部３５１を含む。送信タイマー３４２０は第１送信器の高速送信動作のタイムアウトを検出して、送信制御ユニット３４２１は制御レジスタ３６とアナログ処理部３５をリセットせずに送信パス３４をリセットして、第１送信器の高速送信動作が停止される。【選択図】図４
2011090252.tif 000002
【特許請求の範囲】
【請求項１】
外部接続可能な他のデバイスに第１送信信号と第２送信信号とをそれぞれ送信する第１送信器と第２送信器とを具備する半導体集積回路であって、
前記第１送信器は前記第２送信器よりも高速の送信動作が実行可能とされる一方、前記第２送信器は前記第１送信器よりも低電力の送信動作が実行可能とされ、
前記第１送信器は、デジタル処理部とアナログ処理部とを含み、
前記デジタル処理部は、データ処理ユニットと、メモリと、送信パスユニットと、制御レジスタユニットとを含み、
前記アナログ処理部は、送信クロック生成部と送信出力部とを含み、
前記デジタル処理部の前記制御レジスタユニットには、前記データ処理ユニットと前記アナログ処理部の動作を制御するための初期設定情報が格納可能とされ、
前記デジタル処理部の前記メモリには、前記第１送信器により送信される送信データが格納可能とされ、
前記メモリからの読み出しデータは、前記データ処理ユニットと前記送信パスユニットとを介して前記アナログ処理部に第１送信データとして供給可能とされ、
前記アナログ処理部の前記送信出力部は、前記第１送信データと前記送信クロック生成部から生成される送信クロック信号とに応答して前記第１送信信号を生成可能とされ、
前記デジタル処理部は、送信タイマーと送信制御ユニットとを更に含み、
前記デジタル処理部の前記送信タイマーは、前記第１送信器による前記高速の送信動作のタイムアウト発生を検出可能とされ、
前記デジタル処理部の前記送信制御ユニットは、前記送信タイマーによる前記タイムアウト発生の検出結果に応答して、前記制御レジスタユニットと前記アナログ処理部とをリセットすることなく、前記送信パスユニットをリセットすることにより、前記第１送信器による前記高速の前記送信動作を停止することを特徴とする半導体集積回路。
【請求項２】
前記デジタル処理部の前記送信制御ユニットは、前記送信タイマーによる前記タイムアウト発生の前記検出結果に応答して、前記メモリをリセットすることなく、前記送信パスユニットをリセットすることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記タイムアウト発生の前記検出結果に応答する割り込みが、前記データ処理ユニットに供給され、
前記データ処理ユニットは前記割り込みに応答して、リセット解除コマンドを生成可能とされ、
前記デジタル処理部の前記送信制御ユニットは前記リセット解除コマンドに応答して前記送信パスユニットのリセットを解除することによって、前記第１送信器による前記高速の前記送信動作を再開することを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記アナログ処理部の前記送信クロック生成部はフェーズロックドループであり、前記アナログ処理部の前記送信出力部はパラレル・シリアル変換器であることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記他のデバイスは、表示デバイスであり、
前記第１送信器と前記第２送信器とは、前記表示デバイスである前記他のデバイスに前記第１送信信号と前記第２送信信号とを送信するディスプレー・シリアル・インターフェースのホストユニットを構成することを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記第１送信信号は差動信号であり、前記第２送信信号はシングルエンデッド信号であり、
前記差動信号の前記第１送信信号の電圧振幅は、前記シングルエンデッド信号の前記第２送信信号の電圧振幅よりも低く設定されたものであり、
前記差動信号の前記第１送信信号の転送レートは、前記シングルエンデッド信号の前記第２送信信号の転送レートよりも高く設定されたことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記第１送信器による前記高速の送信動作の動作期間が前記表示デバイスの表示パネルの水平バックポーチと水平フロントポーチとの間の水平表示領域を超過する場合に、前記デジタル処理部の前記送信タイマーは前記第１送信器による前記高速の送信動作のタイムアウト発生を検出することを特徴とする請求項６に記載の半導体集積回路。
【請求項８】
前記水平バックポーチの期間と前記水平フロントポーチの期間とでは、前記第１送信器による前記高速の送信動作が停止可能とされ、前記第２送信器による前記低電力の送信動作が実行可能とされたことを特徴とする請求項７に記載の半導体集積回路。
【請求項９】
前記水平バックポーチの前記期間の以前の水平同期信号の期間では、前記第２送信器による前記低電力の送信動作が停止可能とされ、前記第１送信器による前記高速の送信動作が実行可能とされたことを特徴とする請求項８に記載の半導体集積回路。
【請求項１０】
前記他のデバイスから送信される受信信号を受信する第１受信器を更に具備して、
前記第１受信器は、デジタル受信処理部とアナログ受信処理部とを含み、
前記デジタル受信処理部は、データ受信処理ユニットと、受信パスユニットと、受信制御レジスタユニットとを含み、
前記アナログ受信処理部は、受信入力部を含み、
前記デジタル受信処理部の前記受信制御レジスタユニットには、前記データ受信処理ユニットと前記アナログ受信処理部の動作を制御するための初期設定情報が格納可能とされ、
前記アナログ受信処理部の前記受信入力部は、前記受信信号を受信可能とされ、
前記デジタル受信処理部は、受信エラー検出器と受信制御ユニットとを更に含み、
前記デジタル受信処理部の前記受信エラー検出器は、前記第１受信器の前記アナログ受信処理部の前記受信入力部による前記受信信号の受信エラーを検出可能とされ、
前記デジタル受信処理部の前記受信制御ユニットは、前記受信エラー検出器による前記受信エラーの検出結果に応答して、前記受信制御レジスタユニットと前記アナログ受信処理部とをリセットすることなく、前記受信パスユニットをリセットすることにより、前記第１受信器による前記受信信号の受信を停止することを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
外部接続可能な他のデバイスに第１送信信号と第２送信信号とをそれぞれ送信する第１送信器と第２送信器とを具備する半導体集積回路の動作方法であって、
前記第１送信器は前記第２送信器よりも高速の送信動作が実行可能とされる一方、前記第２送信器は前記第１送信器よりも低電力の送信動作が実行可能とされ、
前記第１送信器は、デジタル処理部とアナログ処理部とを含み、
前記デジタル処理部は、データ処理ユニットと、メモリと、送信パスユニットと、制御レジスタユニットとを含み、
前記アナログ処理部は、送信クロック生成部と送信出力部とを含み、
前記デジタル処理部は、送信タイマーと送信制御ユニットとを更に含み、
下記のステップを含むことを特徴とする半導体集積回路の動作方法。
前記デジタル処理部の前記制御レジスタユニットに、前記データ処理ユニットと前記アナログ処理部の動作を制御するための初期設定情報を格納するステップ。
前記デジタル処理部の前記メモリに、前記第１送信器により送信される送信データを格納するステップ。
前記メモリからの読み出しデータを、前記データ処理ユニットと前記送信パスユニットとを介して前記アナログ処理部に第１送信データとして供給するステップ。
前記アナログ処理部の前記送信出力部によって、前記第１送信データと前記送信クロック生成部から生成される送信クロック信号とに応答して前記第１送信信号を生成するステップ。
前記デジタル処理部の前記送信タイマーによって、前記第１送信器による前記高速の送信動作のタイムアウト発生を検出するステップ。
前記デジタル処理部の前記送信制御ユニットは、前記送信タイマーによる前記タイムアウト発生の検出結果に応答して、前記制御レジスタユニットと前記アナログ処理部とをリセットすることなく、前記送信パスユニットをリセットすることにより、前記第１送信器による前記高速の前記送信動作を停止するステップ。
【請求項１２】
前記デジタル処理部の前記送信制御ユニットは、前記送信タイマーによる前記タイムアウト発生の前記検出結果に応答して、前記メモリをリセットすることなく、前記送信パスユニットをリセットすることを特徴とする請求項１１に記載の半導体集積回路の動作方法。
【請求項１３】
前記タイムアウト発生の前記検出結果に応答する割り込みが、前記データ処理ユニットに供給され、
前記データ処理ユニットは前記割り込みに応答して、リセット解除コマンドを生成可能とされ、
前記デジタル処理部の前記送信制御ユニットは前記リセット解除コマンドに応答して前記送信パスユニットのリセットを解除することによって、前記第１送信器による前記高速の前記送信動作を再開することを特徴とする請求項１２に記載の半導体集積回路の動作方法。
【請求項１４】
前記アナログ処理部の前記送信クロック生成部はフェーズロックドループであり、前記アナログ処理部の前記送信出力部はパラレル・シリアル変換器であることを特徴とする請求項１３に記載の半導体集積回路の動作方法。
【請求項１５】
前記他のデバイスは、表示デバイスであり、
前記第１送信器と前記第２送信器とは、前記表示デバイスである前記他のデバイスに前記第１送信信号と前記第２送信信号とを送信するディスプレー・シリアル・インターフェースのホストユニットを構成することを特徴とする請求項１４に記載の半導体集積回路の動作方法。
【請求項１６】
前記第１送信信号は差動信号であり、前記第２送信信号はシングルエンデッド信号であり、
前記差動信号の前記第１送信信号の電圧振幅は、前記シングルエンデッド信号の前記第２送信信号の電圧振幅よりも低く設定されたものであり、
前記差動信号の前記第１送信信号の転送レートは、前記シングルエンデッド信号の前記第２送信信号の転送レートよりも高く設定されたことを特徴とする請求項１５に記載の半導体集積回路の動作方法。
【請求項１７】
前記第１送信器による前記高速の送信動作の動作期間が前記表示デバイスの表示パネルの水平バックポーチと水平フロントポーチとの間の水平表示領域を超過する場合に、前記デジタル処理部の前記送信タイマーは前記第１送信器による前記高速の送信動作のタイムアウト発生を検出することを特徴とする請求項１６に記載の半導体集積回路の動作方法。
【請求項１８】
前記水平バックポーチの期間と前記水平フロントポーチの期間とでは、前記第１送信器による前記高速の送信動作が停止可能とされ、前記第２送信器による前記低電力の送信動作が実行可能とされたことを特徴とする請求項１７に記載の半導体集積回路の動作方法。
【請求項１９】
前記水平バックポーチの前記期間の以前の水平同期信号の期間では、前記第２送信器による前記低電力の送信動作が停止可能とされ、前記第１送信器による前記高速の送信動作が実行可能とされたことを特徴とする請求項１８に記載の半導体集積回路の動作方法。
【請求項２０】
前記半導体集積回路は、前記他のデバイスから送信される受信信号を受信する第１受信器を更に具備して、
前記第１受信器は、デジタル受信処理部とアナログ受信処理部とを含み、
前記デジタル受信処理部は、データ受信処理ユニットと、受信パスユニットと、受信制御レジスタユニットとを含み、
前記アナログ受信処理部は、受信入力部を含み、
前記デジタル受信処理部の前記受信制御レジスタユニットには、前記データ受信処理ユニットと前記アナログ受信処理部の動作を制御するための初期設定情報が格納可能とされ、
前記アナログ受信処理部の前記受信入力部は、前記受信信号を受信可能とされ、
前記デジタル受信処理部は、受信エラー検出器と受信制御ユニットとを更に含み、
前記デジタル受信処理部の前記受信エラー検出器は、前記第１受信器の前記アナログ受信処理部の前記受信入力部による前記受信信号の受信エラーを検出可能とされ、
前記デジタル受信処理部の前記受信制御ユニットは、前記受信エラー検出器による前記受信エラーの検出結果に応答して、前記受信制御レジスタユニットと前記アナログ受信処理部とをリセットすることなく、前記受信パスユニットをリセットすることにより、前記第１受信器による前記受信信号の受信を停止することを特徴とする請求項１９に記載の半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路およびその動作方法に関し、特に、高速送信モードのタイムアウト発生時での初期化(再設定)の処理負担を軽減して動作効率を改善するのに有効な技術に関するものである。
【背景技術】
【０００２】
近年、モバイル機器等の表示デバイスのために、フレキシブル、低コスト、高速インターフェースとして、ディスプレー・シリアル・インターフェース(ＤＳＩ：Display Serial Interface)が、特に注目されている。このディスプレー・シリアル・インターフェース(ＤＳＩ)は、モバイル機器の表示デバイスのコストを削減するためのＭｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ(ＭＩＰＩ)  Ａｌｌｉａｃｅによって提案された規格であり、ＬＣＤと同様な表示デバイスを目標としたものである。また、この規格は、ホストデバイス(映像データのソース)とディスプレイデバイス(映像データのディスティネーション)との間を高速シリアル通信する通信プロトコールを規定している。更に、このＭＩＰＩ規格のキープロトコールのための物理層(physical layer)を規定するために、Ｄ−ＰＨＹ規格が提案されている。
【０００３】
下記非特許文献１と下記非特許文献２には、マスタ側とスレーブ側の最小のＤ−ＰＨＹ構成が記載されている。マスタ側とスレーブ側の各Ｄ−ＰＨＹ構成は、ＰＨＹプロトコールインターフェース(ＰＰＩ：PHY Protocol Interface)と接続されるＤ−ＰＨＹインターフェースモジュール(ＰＩＭ：D-PHY Interface Module)を含んでいる。マスタ側のＤ−ＰＨＹ構成はＤ−ＰＨＹインターフェースモジュール(ＰＩＭ)に接続されたＤ−ＰＨＹマスタクロックレーンモジュール(D-PHY Master Clock Lane Module)とＤ−ＰＨＹマスタデータレーンモジュール(D-PHY Master Data Lane Module)とを含む一方、スレーブ側のＤ−ＰＨＹ構成はＤ−ＰＨＹインターフェースモジュール(ＰＩＭ)に接続されたＤ−ＰＨＹスレーブクロックレーンモジュール(D-PHY Slave Clock Lane Module)とＤ−ＰＨＹスレーブデータレーンモジュール(D-PHY Slave Data Lane Module)とを含んでいる。更に、下記非特許文献２には、上記４個のレーンモジュール(Lane Module)として使用可能なＤ−ＰＨＹユニバーサルレーンモジュール(D-PHY universal Lane Module)が記載されている。このＤ−ＰＨＹユニバーサルレーンモジュールは、レーン制御・インターフェースロジック(Lane Control and Interface Logic)、ローパワー・シングルエンデッド・トランスミッタ(LP-TX)、ローパワー・レシーバー(LP-RX)、ローパワー・競合検出器(LP-CD)、ハイスピード・差動トランスミッタ(HS-TX)、ハイスピード・差動レシーバー(HS-RX)を含んでいる。従って、このＭＩＰＩ  Ｄ−ＰＨＹ規格の重要な特徴は、低振幅高速差動モードのデータ伝送と大振幅ローパワーシングルエンデッドモードのデータ伝送とが可能なことである。すなわち、高速モード(ＨＳ)は高速データの伝送に使用され、ローパワーモード(ＬＰ)は制御を目的として使用される。
【０００４】
更に下記非特許文献３のＰＰ．１５０−１５１には、ＭＩＰＩ  ＤＳＩ規格に準拠するアプリケーションプロセッサのディスプレーインターフェースサブシステムにおいて、ハイスピード送信タイマー(HS TX Timer)はホストが長期間に送信モード(TX mode)となっているかを検出するために使用され、タイムアウトが発生すると送信終了信号(ＥＯＴ：End Of Transmission)が強制され、ホストの状態はアイドル状態に遷移することが記載されている。また、アイドル状態への遷移は、リセット信号に応答して遷移することも可能となっている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Ａｐｐｐｌｉｃａｔｉｏｎ  Ｎｏｔｅ：“Ｈｏｗ  ｔｏ  ｃｈａｒａｃｔｅｒｉｚｅｔｈｅ  Ｐｈｙｓｉｃａｌ  Ｌａｙｅｒ  ｏｆ  ｔｈｅ  Ｍｏｂｉｌｅ  Ｉｎｄｕｓｔｒｙ  Ｐｒｏｃｅｓｓｏｒ  Ｉｎｔｅｒｆａｃｅ（ＭＩＰＩ  Ｄ−ＰＨＹ）”，Ａｇｉｌｅｎｔ  Ｔｅｃｈｎｏｌｏｇｉｅｓｈｔｔｐ：／／ｃｐ．ｌｉｔｅｒａｔｕｒｅ．ａｇｉｌｅｎｔ．ｃｏｍ／ｌｉｗｅｂ／ｐｄｆ／５８９８−７１８４ＥＮ／ｐｄｆ [平成２１年０９月０３日検索]
【非特許文献２】Ｓｔｅｆａｎ  Ｗａｌｔｈｅｒ  ａｎｄ  Ｙｕ  Ｈｕ，“Ｓｏｌｖｉｎｇ  ＭＩＰＩＤ−ＰＨＹ  Ｒｅｃｅｉｖｅｒ  Ｔｅｓｔ  Ｃａｌｌｅｎｇｅｓ”ｈｔｔｐ：／／ｗｗｗ．ｖｅｒｉｇｙ．ｃｏｍ／ｃｏｎｔｅｎｔ／ｄａｖ／ｖｅｒｉｇｙ／Ｉｎｔｅｒｎｅｔ／Ｔｅｓｔ％２０Ｔｅｃｈｎｏｌｏｇｙ％２０Ｒｅｓｕｒｃｅ％２０Ｃｅｎｔｅｒ／Ｔｅｃｈｉｎｃａｌ％２０Ｎｏｔｅｓ／Ｓｏｌｖｉｎｇ＿ＭＩＰＩ＿Ｄ−ＰＨＹ＿Ｒｅｃｅｉｖｅｒ＿Ｔｅｓｔ＿Ｃａｌｌｅｎｇｅｓ／ｐｄｆ[平成２１年０８月０３日検索]
【非特許文献３】Ｔｅｃｈｎｉｃａｌ  Ｒｅｆｅｒｅｎｃｅ  Ｍａｎｕａｌ：“ＯＭＡＰ３５ｘ  Ａｐｐｌｉｃａｔｉｏｎｓ  Ｐｒｏｃｅｓｓｏｒ  Ｄｉｓｐｌａｙ  Ｉｎｔｅｒｆａｃｅ  Ｓｕｂｓｙｓｔｅｍ”，  Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ  ＯＭＡＰＴＭ  Ｆａｍｉｌｙ  Ｐｒｏｄｕｃｔｓ，Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ，  Ｌｉｔｅｒａｕｒｅ  Ｎｕｍｂｅｒ：ＳＰＲＵＦＡ４ＢＪｕｎｅ  ２００９．ｈｔｔｐ：／／ｆｏｃｕｓ．ｔｉ．ｃｏｍ／ｌｉｔ／ｕｇ／ｓｐｒｕｆａ４ｂ．ｐｄｆ[平成２１年０９月０８日検索]
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明者等は本発明に先立って、モバイル機器に搭載される液晶表示デバイス(ＬＣＤ)を駆動するＬＣＤドライバを内蔵するアプリケーションプロセッサと呼ばれる半導体集積回路の研究・開発に従事した。
【０００７】
図１は、モバイル機器の内部で本発明に先立って本発明者等によって検討されたアプリケーションプロセッサと呼ばれる半導体集積回路１と液晶表示デバイス(ＬＣＤ)２とが接続される様子を示す図である。
【０００８】
図１の上部に示すように、アプリケーションプロセッサと呼ばれる半導体集積回路１は中央処理ユニット(ＣＰＵ)１０、ビデオ処理ユニット１１、ＤＳＩホストユニット１２、メモリ１３、ロジックユニット１４、不揮発性メモリ１５を含んでいる。
【０００９】
ＣＰＵ１０は不揮発性メモリ１５に格納された種々のプログラムを実行する一方、ロジックユニット１４に含まれるデジタルシグナルプロセッサ(ＤＳＰ)は入力されるデジタル信号のデジタルフィルタリング処理等を実行することが可能である。内蔵ＳＲＡＭ等により構成されたメモリ１３には、ＣＰＵ１０やロジックユニット１４の処理結果が格納可能である。メモリ１３に格納されたデータは、ビデオ処理ユニット１１とＤＳＩホストユニット１２を介して、モバイル機器の液晶表示デバイス(ＬＣＤ)２によって表示可能とされている。
【００１０】
図１の下部に示すように、ＤＳＩホストユニット１２はハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０とローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１とを含んでいる。ハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０は、上記非特許文献２に記載されたＤ−ＰＨＹユニバーサルレーンモジュール(D-PHY universal Lane Module)に含まれたハイスピード・差動トランスミッタ(HS-TX)と同等の差動信号送信機能を有している。従って、ハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０からは、例えば２００ｍＶの低電圧振幅で、例えば８０Ｍｂｐｓ〜１Ｇｂｐｓの転送レートの高速の差動信号Ｄｐ／Ｄｎが生成されることが可能である。
【００１１】
一方、ローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１は、上記非特許文献２に記載されたＤ−ＰＨＹユニバーサルレーンモジュール(D-PHY universal Lane Module)に含まれたローパワー・シングルエンデッド・トランスミッタ(LP-TX)、ローパワー・レシーバー(LP-RX)と同等のシングルエンデッド信号・送受信機能を有している。従って、ローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１からは、例えば１．２Ｖの高電圧振幅で、例えば最大１０Ｍｂｐｓの転送レートのローパワーのシングルエンデッド信号Ｄが生成されることが可能である。尚、シングルエンデッド信号Ｄは、差動信号Ｄｐ／Ｄｎを伝送する２本の信号線の間に印加されるものである。
【００１２】
図１の下部に示すように、液晶表示デバイス(ＬＣＤ)２は液晶表示パネル２０とＤＳＩデバイスユニット２１とを含み、ＤＳＩデバイスユニット２１はハイスピード・差動レシーバー(ＨＳ＿ＲＸ)２１０とローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)２１１とを含んでいる。ハイスピード・差動レシーバー(ＨＳ＿ＲＸ)２１０は上記非特許文献２に記載のＤ−ＰＨＹユニバーサルレーンモジュール(D-PHY universal Lane Module)に含まれたハイスピード・差動レシーバー(HS-RX)と同等の差動信号受信機能を有している一方、ローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)２１１は上記非特許文献２に記載のＤ−ＰＨＹユニバーサルレーンモジュール(D-PHY universal Lane Module)に含まれたローパワー・シングルエンデッド・トランスミッタ(LP-TX)、ローパワー・レシーバー(LP-RX)と同等のシングルエンデッド信号・送受信機能を有している。
【００１３】
また更に図１の下部に示すように、液晶表示パネル２０は複数のラインＬｉｎｅ＿１、Ｌｉｎｅ＿２…に配置された複数の画素ａ、ｂ、ｃ、ｄ…を含み、複数の画素ａ、ｂ、ｃ、ｄ…はＤＳＩデバイスユニット２１によって駆動される。
【００１４】
図２は、図１に示す本発明に先立って本発明者等によって検討された半導体集積回路１と接続される液晶表示デバイス(ＬＣＤ)２の液晶表示パネル２０の表示期間と帰線期間を示す図である。
【００１５】
図２に示す液晶表示パネル２０は、ハーフＶＧＡ表示の例であり、表示解像度は４８０×３２０である。液晶表示パネル２０の最上部には水平方向に、水平同期信号Ｈｓｙｎｃ、水平バックポーチ(Horizontal back Porch)ＨＢＰ、４８０列の水平表示領域、水平フロントポーチ(Horizontal front Porch)ＨＦＰを含んでいる。液晶表示パネル２０の最左部には垂直方向に、垂直同期信号Ｈｓｙｎｃ、垂直バックポーチ(Vertical back Porch)ＶＢＰ、３２０行の垂直表示領域、垂直フロントポーチ(Vertical front Porch)ＶＦＰを含んでいる。尚、ポーチ(Porch)はブランキング・インターバル(blanking interval)とも呼ばれるものであり、ＶＧＡはVideo Graphics Arrayの略である。
【００１６】
図２に示すように水平同期信号Ｈｓｙｎｃの期間では一般的に、ＤＳＩホストユニット１２とＤＳＩデバイスユニット２１とは、ＭＩＰＩ  Ｄ−ＰＨＹ規格の高速モード(ＨＳ)に対応する高速送信モードＨＳ＿ＴＸで動作する。従って、水平同期信号Ｈｓｙｎｃの期間では、ＤＳＩホストユニット１２のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０は、水平同期信号Ｈｓｙｎｃを高速送信モードＨＳ＿ＴＸでＤＳＩデバイスユニット２１のハイスピード・差動レシーバー(ＨＳ＿ＲＸ)２１０に供給することが可能となる。その結果、液晶表示パネル２０での４８０列の水平表示領域の期間ＨＤＰの表示のための水平同期動作が、可能である。
【００１７】
また図２に示すように、４８０列の水平表示領域の期間ＨＤＰでも、ＤＳＩホストユニット１２とＤＳＩデバイスユニット２１とは、ＭＩＰＩ  Ｄ−ＰＨＹ規格の高速モード(ＨＳ)に対応する高速送信モードＨＳ＿ＴＸで動作する。従って、４８０列の水平表示領域の期間ＨＤＰでは、ＤＳＩホストユニット１２のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０は、水平表示領域の期間ＨＤＰの画素データを高速送信モードＨＳ＿ＴＸで、ＤＳＩデバイスユニット２１のハイスピード・差動レシーバー(ＨＳ＿ＲＸ)２１０に供給することが可能となる。その結果、液晶表示パネル２０の４８０列の水平表示領域の期間ＨＤＰの画素データの高精細表示が、可能となる。
【００１８】
また更に図２に示すように、４８０列の水平表示領域の期間ＨＤＰの前と後の水平バックポーチＨＢＰの期間と水平フロントポーチＨＦＰの期間では、ＤＳＩホストユニット１２とＤＳＩデバイスユニット２１とはＭＩＰＩ  Ｄ−ＰＨＹ規格のローパワーモード(ＬＰ)に対応するローパワーモードＬＰ＿Ｍｏｄｅ、あるいは、高速送信モードＨＳ＿ＴＸで動作することが可能である。従って、水平バックポーチＨＢＰの期間と水平フロントポーチＨＦＰの期間では一般的に、ローパワーモードＬＰ＿Ｍｏｄｅでは何も送信しないか、あるいは、ＤＳＩホストユニット１２のローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１はＤＳＩデバイスユニット２１のローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)２１１に、帰線期間であることを示すブランキングパケットを転送することが可能となる。
【００１９】
図３は、図１に示す本発明に先立って本発明者等によって検討された半導体集積回路１のＤＳＩホストユニット１２に含まれたハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０の構成を示す図である。
【００２０】
図３では、ＤＳＩホストユニット１２に含まれたハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０は、参照番号３で示されている。
【００２１】
図３に示すように、ハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３は、デジタルＤ−ＰＨＹ＆リンクレイヤー３０とアナログＤ−ＰＨＹレイヤー３５とを含んでいる。また、デジタルＤ−ＰＨＹ＆リンクレイヤー３０は、中央処理ユニット(ＣＰＵ)３１、ビデオメモリ(ＶｉｄｅｏＲＡＭ)３２、ビデオ処理ユニット３３、ハイスピード送信パスユニット３４、制御レジスタユニット３６を含んでいる。ハイスピード送信パスユニット３４は、ハイスピードデータパスユニット３４０、ハイスピード送信器３４１、エラー検出器３４２を含んでいる。ハイスピードデータパスユニット３４０は、システムの仕様等に応じてフリップフロップの数や接続形態は異なるが、一つあるいは複数のフリップフロップ３４００、３４０１を含んでいる。更に、アナログＤ−ＰＨＹレイヤー３５はフェーズロックドループ(ＰＬＬ)３５０とパラレル・シリアル変換器(Ｐ／Ｓ＿Ｃｎｖ)３５１とを含み、パラレル・シリアル変換器(Ｐ／Ｓ＿Ｃｎｖ)３５１の動作クロックＣＬＫ２はフェーズロックドループ(ＰＬＬ)３５０から生成される。
【００２２】
図３に示すようにデジタルＤ−ＰＨＹ＆リンクレイヤー３０の中央処理ユニット(ＣＰＵ)３１には、画素データＤａｔａ＿Ｉｎと制御データＣｏｎｔｒｏｌ＿Ｉｎが供給される。また画素データＤａｔａ＿Ｉｎは、中央処理ユニット(ＣＰＵ)３１を経由して、ビデオメモリ(ＶｉｄｅｏＲＡＭ)３２に格納される。ビデオ処理ユニット３３は、ビデオメモリ(ＶｉｄｅｏＲＡＭ)３２から読み出した画素データＤａｔａ＿Ｉｎのカラー変換やガンマ補正等のビデオ処理を実行して、ＬＣＤ画素データをハイスピード送信パスユニット３４に供給する。カラー変換は、例えば輝度信号Ｙと色差信号Ｕ(Ｂ−Ｙ)、Ｖ(Ｒ−Ｙ)とを含むＹＵＶカラーフォーマットを、三原色のＲＧＢカラーフォーマットに色空間変換するものである。尚、ＹＵＶは、ＹＣｂＣｒと表示される場合もある。また中央処理ユニット(ＣＰＵ)３１に供給される制御データＣｏｎｔｒｏｌ＿Ｉｎに従って、制御レジスタユニット３６には、ビデオ処理ユニット３３とハイスピード送信パスユニット３４とアナログＤ−ＰＨＹレイヤー３５の動作を制御するための初期設定情報が中央処理ユニット(ＣＰＵ)３１によって設定される。
【００２３】
ビデオ処理ユニット３３から生成されるＬＣＤ画素データは、ハイスピード送信パスユニット３４のハイスピードデータパスユニット３４０とハイスピード送信器３４１のフリップフロップ３４１０を経由してアナログＤ−ＰＨＹレイヤー３５に供給される。ハイスピードデータパスユニット３４０のフリップフロップ３４００、３４０１やハイスピード送信器３４１のフリップフロップ３４１０のトリガ入力端子には、アナログＰＨＹ３５内のＰＬＬ３５０から供給されるクロック信号ＣＬＫ２がサンプリングクロックＣＬＫ１として供給される。尚、クロック信号ＣＬＫ２とサンプリングクロックＣＬＫ１とは、例えば１２５ＭＨｚの周波数に設定される。
【００２４】
アナログＤ−ＰＨＹレイヤー３５のフェーズロックドループ(ＰＬＬ)３５０はクロック信号Ｃｌｏｃｋ＿ｉｎの周波数逓倍を実行して、クロック信号Ｃｌｏｃｋ＿ｉｎの整数倍、例えば、８倍の周波数である１ＧＨｚの周波数の動作クロックＣＬＫ２がパラレル・シリアル変換器(Ｐ／Ｓ＿Ｃｎｖ)３５１に供給される。従って、アナログＤ−ＰＨＹレイヤー３５のパラレル・シリアル変換器(Ｐ／Ｓ＿Ｃｎｖ)３５１から、例えば２００ｍＶの低電圧振幅で、８０Ｍｂｐｓ〜１Ｇｂｐｓの転送レートの高速の差動信号Ｄｐ／Ｄｎが生成されることが可能である。
【００２５】
以上説明したハイスピード送信パスユニット３４によるＭＩＰＩ  Ｄ−ＰＨＹ規格の高速モード(ＨＳ)に対応する高速送信モードＨＳ＿ＴＸの動作によって、液晶表示パネル２０の水平同期信号Ｈｓｙｎｃの期間での水平同期信号Ｈｓｙｎｃや液晶表示パネル２０の水平表示領域の期間ＨＤＰでの画素データ等をＤＳＩデバイスユニット２１に高速で供給することが可能である。
【００２６】
一方、液晶表示パネル２０のそれ以外の水平表示領域の期間ＨＤＰの前と後との水平バックポーチＨＢＰの期間と水平フロントポーチＨＦＰの期間では、ＤＳＩホストユニット１２のローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１とＤＳＩデバイスユニット２１のローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)２１１は、ＭＩＰＩ  Ｄ−ＰＨＹ規格のローパワーモード(ＬＰ)に対応するローパワーモードＬＰ＿Ｍｏｄｅで動作可能である。従って、水平バックポーチＨＢＰの期間と水平フロントポーチＨＦＰの期間とで、ブランキングパケットを低消費電力で転送することが可能となる。
【００２７】
ハイスピード送信パスユニット３４のエラー検出器３４２には高速送信タイマー３４２０が含まれ、この高速送信タイマー３４２０は上記非特許文献３に記載のハイスピード送信タイマー(HS TX Timer)と同等な機能を有したものである。図２にて説明したように高速送信モードＨＳ＿ＴＸの動作期間は最大でも４８０列の水平表示領域の期間ＨＤＰであり、最小で水平同期信号Ｈｓｙｎｃの５列の期間である。しかし、ＭＩＰＩ  ＤＳＩ規格に準拠するディスプレーインターフェースサブシステムでは、ホストが長期間にハイスピード送信モードとなっているかを検出するためのハイスピード送信タイマー(HS TX Timer)が必要とされている。例えば、ディスプレーインターフェースサブシステムの種々の故障によって、高速送信モードＨＳ＿ＴＸの動作期間が最大の４８０列の水平表示領域の期間ＨＤＰを超過して、高速送信モードＨＳ＿ＴＸからローパワーモードＬＰ＿Ｍｏｄｅへ動作モードが遷移せず、高速送信モードＨＳ＿ＴＸで維持される場合がある。このような異常動作において、エラー検出器３４２の高速送信タイマー３４２０は、高速送信モードＨＳ＿ＴＸのタイムアウトの発生を検出する。
【００２８】
図３に示したＤＳＩホストユニット１２のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)が高速送信モードＨＳ＿ＴＸを開始すると、エラー検出器３４２の高速送信タイマー３４２０はタイマー動作を開始する。タイマー動作によるカウント値が所定の値を超過すると、高速送信モードＨＳ＿ＴＸのタイムアウトが発生したと判断されて、高速送信タイマー３４２０は制御レジスタユニット３６の内部の高速送信タイムアウトフラグ３６０をローレベル“０”からハイレベル“１”にセットする。従って、この高速送信タイムアウトフラグ３６０のセットに応答して、中央処理ユニット(ＣＰＵ)３１への高速送信タイムアウト割り込み３６１が発生するものとなる。
【００２９】
すると、中央処理ユニット(ＣＰＵ)３１は高速送信タイムアウト割り込み３６１に応答してリセット信号Ｒｅｓｅｔを生成して、リセット信号Ｒｅｓｅｔはビデオメモリ(ＶｉｄｅｏＲＡＭ)３２とビデオ処理ユニット３３とハイスピード送信パスユニット３４とアナログＤ−ＰＨＹレイヤー３５と制御レジスタユニット３６に供給される。従って、リセット信号Ｒｅｓｅｔに応答して、ビデオメモリ(ＶｉｄｅｏＲＡＭ)３２の格納データおよびビデオ処理ユニット３３、ハイスピード送信パスユニット３４のハイスピードデータパスユニット３４０のフリップフロップ３４００、３４０１、ハイスピード送信器３４１のフリップフロップ３４１０の内部データも制御レジスタユニット３６の初期設定情報もリセットされる。更にアナログＤ−ＰＨＹレイヤー３５では、リセット信号Ｒｅｓｅｔに応答して、パラレル・シリアル変換器(Ｐ／Ｓ＿Ｃｎｖ)３５１の内部データはリセットされて、フェーズロックドループ(ＰＬＬ)３５０の内部状態もリセットされる。この内部状態は、８倍の周波数逓倍のためのＰＬＬ内部の分周器に設定された分周比や、ＰＬＬ内部の電圧制御発振器(ＶＣＯ)の発振周波数を制御するチャージポンプのチャージポンプ電圧である。
【００３０】
その後、中央処理ユニット(ＣＰＵ)３１は初期化信号Ｉｎｉｔ＿Ｓｉｇを生成して、初期化信号Ｉｎｉｔ＿Ｓｉｇはビデオメモリ(ＶｉｄｅｏＲＡＭ)３２とビデオ処理ユニット３３とハイスピード送信パスユニット３４とアナログＤ−ＰＨＹレイヤー３５と制御レジスタユニット３６に供給される。従って、初期化信号Ｉｎｉｔ＿Ｓｉｇに応答して、中央処理ユニット(ＣＰＵ)３１を介して画素データＤａｔａ＿Ｉｎのビデオメモリ(ＶｉｄｅｏＲＡＭ)３２への格納が開始され、ビデオ処理ユニット３３によるカラー変換やガンマ補正等のビデオ処理が開始される。また初期化信号Ｉｎｉｔ＿Ｓｉｇに応答して、ハイスピード送信パスユニット３４のハイスピードデータパスユニット３４０のフリップフロップ３４００、３４０１とハイスピード送信器３４１のフリップフロップ３４１０とを経由するＬＣＤ画素データのアナログＤ−ＰＨＹレイヤー３５の供給が、開始される。更に初期化信号Ｉｎｉｔ＿Ｓｉｇに応答して、制御レジスタユニット３６にはビデオ処理ユニット３３とハイスピード送信パスユニット３４とアナログＤ−ＰＨＹレイヤー３５の動作を制御するための初期設定情報が中央処理ユニット(ＣＰＵ)３１によって再設定される。また更に、初期化信号Ｉｎｉｔ＿Ｓｉｇに応答して、アナログＤ−ＰＨＹレイヤー３５のフェーズロックドループ(ＰＬＬ)３５０では、８倍の周波数逓倍のためのＰＬＬ内部の分周器に設定された分周比等の内部初期状態が再設定される。
【００３１】
図５は、図３に示したハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)をＤＳＩホストユニット１２として含んだ本発明に先立って本発明者等によって検討された半導体集積回路１の動作を説明する図である。
【００３２】
図５のステップ５００で、図３に示したハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)を使用する高速送信モードＨＳ＿ＴＸの動作が開始される。すると次のステップ５０１で、図３のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)のエラー検出器３４２の高速送信タイマー３４２０は、タイマー動作を開始する。
【００３３】
ステップ５０２で、高速送信タイマー３４２０は高速送信モードＨＳ＿ＴＸのタイムアウトが発生するか否かを監視する。ステップ５０２で高速送信モードＨＳ＿ＴＸのタイムアウトが発生しない場合には、ステップ５１０で高速送信モードＨＳ＿ＴＸの動作が正常に完了して、次のステップ５１１でＤＳＩホストユニット１２の動作はローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１によるＭＩＰＩ  Ｄ−ＰＨＹ規格のローパワーモード(ＬＰ)に対応するローパワーモードＬＰ＿Ｍｏｄｅの動作に移行する。
【００３４】
一方、ステップ５０２で高速送信モードＨＳ＿ＴＸのタイムアウトが発生した場合には、ステップ５０３で中央処理ユニット(ＣＰＵ)３１への高速送信タイムアウト割り込み３６１が発生する。すると、ステップ５０４で、リセット信号Ｒｅｓｅｔによるハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)のリセットが実行され、高速送信の動作が停止される。更にその次のステップ５０５では、初期化信号Ｉｎｉｔ＿Ｓｉｇによるハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)の初期化が実行され、特に制御レジスタユニット３６の初期設定情報の再設定が実行される。従って、次のステップ５０６では、アナログＤ−ＰＨＹレイヤー３５のフェーズロックドループ(ＰＬＬ)３５０では、内部初期状態の再設定が実行される。その結果、次のステップ５０７では、アナログＤ−ＰＨＹレイヤー３５のフェーズロックドループ(ＰＬＬ)３５０から生成される動作クロックＣＬＫ２の周波数が安定化されるまで、動作待機がおこなわれる。このように、ステップ５０７でのＰＬＬ安定時間の待機の後、次のステップ５０８で中央処理ユニット(ＣＰＵ)３１を介して画素データＤａｔａ＿Ｉｎのビデオメモリ(ＶｉｄｅｏＲＡＭ)３２への再設定が開始されて、更に次のステップ５０９で図３に示すハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)を使用する高速送信モードＨＳ＿ＴＸの動作が再開される。
【００３５】
しかしなから、上述した本発明に先立って本発明者等によって検討された半導体集積回路１の動作では、高速送信モードＨＳ＿ＴＸのタイムアウト発生時には、図５のステップ５０４でリセット信号Ｒｅｓｅｔによるハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)の略全ハードウェアのリセットが実行されるので、その後のステップ５０５での初期化(再設定)やステップ５０６、５０７でのＰＬＬの再設定と安定化とが必要であり、動作効率が悪いと言う問題も、本発明者等による検討によって明らかとされた。
【００３６】
本発明は、以上のような本発明に先立った本発明者等による検討の結果、なされたものである。
【００３７】
従って、本発明の目的とするところは、高速送信モードのタイムアウト発生時での初期化(再設定)の処理負担を軽減して動作効率を改善することにある。
【００３８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３９】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００４０】
すなわち、本発明の代表的な実施の形態は、外部接続可能な他のデバイス(２)に第１送信信号(Ｄｐ／Ｄｎ)と第２送信信号(Ｄ)とをそれぞれ送信する第１送信器(１２０)と第２送信器(１２１)とを具備する半導体集積回路(１)である。
【００４１】
前記第１送信器(１２０)は前記第２送信器(１２１)よりも高速の送信動作を実行する一方、前記第２送信器(１２１)は前記第１送信器(１２０)よりも低電力の送信動作を実行する。
【００４２】
前記第１送信器(１２０)は、デジタル処理部(３０)とアナログ処理部(３５)とを含む。
【００４３】
前記デジタル処理部(３０)は、データ処理ユニット(３１、３３)と、メモリ(３２)と、送信パスユニット(３４)と、制御レジスタユニット(３６)とを含む。
【００４４】
前記アナログ処理部(３５)は、送信クロック生成部(３５０)と送信出力部(３５１)とを含む。
【００４５】
前記デジタル処理部(３０)の前記制御レジスタユニット(３６)には、前記データ処理ユニット(３３)と前記アナログ処理部(３５)の動作を制御するための初期設定情報が格納される。
【００４６】
前記デジタル処理部(３０)の前記メモリ(３２)には、前記第１送信器(１２０)により送信される送信データが格納される。
【００４７】
前記メモリ(３２)からの読み出しデータは、前記データ処理ユニット(３３)と前記送信パスユニット(３４)とを介して前記アナログ処理部(３５)に第１送信データとして供給される。
【００４８】
前記アナログ処理部(３５)の前記送信出力部(３５１)は、前記第１送信データと前記送信クロック生成部(３５０)から生成される送信クロック信号(ＣＬＫ２)とに応答して前記第１送信信号(Ｄｐ／Ｄｎ)を生成する。
【００４９】
前記デジタル処理部(３０)は、送信タイマー(３４２０)と送信制御ユニット(３４２１)とを更に含む。
【００５０】
前記デジタル処理部(３０)の前記送信タイマー(３４２０)は、前記第１送信器(１２０)による前記高速の送信動作のタイムアウト発生を検出する。
【００５１】
前記デジタル処理部(３０)の前記送信制御ユニット(３４２１)は、前記送信タイマー(３４２０)による前記タイムアウト発生の検出結果に応答して、前記制御レジスタユニット(３６)と前記アナログ処理部(３５)とをリセットすることなく、前記送信パスユニット(３４)をリセットすることにより、前記第１送信器(１２０)による前記高速の前記送信動作を停止することを特徴とするものである。
【発明の効果】
【００５２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００５３】
すなわち、本発明によれば、高速送信モードのタイムアウト発生時での初期化(再設定)の処理負担を軽減して動作効率を改善することができる。
【図面の簡単な説明】
【００５４】
【図１】図１は、モバイル機器の内部で本発明に先立って本発明者等によって検討されたアプリケーションプロセッサと呼ばれる半導体集積回路１と液晶表示デバイス(ＬＣＤ)２とが接続される様子を示す図であり、また，本発明の実施の形態１に従ったアプリケーションプロセッサである半導体集積回路１がモバイル機器の内部で液晶表示デバイス(ＬＣＤ)２と接続される様子を示す図である。
【図２】図２は、図１に示す本発明に先立って本発明者等によって検討された半導体集積回路１と接続される液晶表示デバイス(ＬＣＤ)２の液晶表示パネル２０の表示期間と帰線期間を示す図であり、また図１に示した本発明の実施の形態１による半導体集積回路１と接続される液晶表示デバイス(ＬＣＤ)２の液晶表示パネル２０の表示期間と帰線期間を示す図である。
【図３】図３は、図１に示す本発明に先立って本発明者等によって検討された半導体集積回路１のＤＳＩホストユニット１２に含まれたハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０の構成を示す図である。
【図４】図４は、図１に示した本発明の実施の形態１による半導体集積回路１にＤＳＩホストユニット１２に含まれたハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０の構成を示す図である。
【図５】図５は、図３に示したハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)をＤＳＩホストユニット１２として含んだ本発明に先立って本発明者等によって検討された半導体集積回路１の動作を説明する図である。
【図６】図６は、図４に示したハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)をＤＳＩホストユニット１２として含んだ本発明の実施の形態１による半導体集積回路１の動作を説明する図である。
【図７】図７は、図１に示した本発明の実施の形態１に従ったアプリケーションプロセッサである半導体集積回路１のＤＳＩホストユニット１２のローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１のレシーバーユニット(ＬＰ＿ＲＸ)７の構成を示す図である。
【発明を実施するための形態】
【００５５】
１．実施の形態の概要
まず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００５６】
〔１〕本発明の代表的な実施の形態は、外部接続可能な他のデバイス(２)に第１送信信号(Ｄｐ／Ｄｎ)と第２送信信号(Ｄ)とをそれぞれ送信する第１送信器(１２０)と第２送信器(１２１)とを具備する半導体集積回路(１)である。
【００５７】
前記第１送信器(１２０)は前記第２送信器(１２１)よりも高速の送信動作が実行可能とされる一方、前記第２送信器(１２１)は前記第１送信器(１２０)よりも低電力の送信動作が実行可能とされる。
【００５８】
前記第１送信器(１２０)は、デジタル処理部(３０)とアナログ処理部(３５)とを含む。
【００５９】
前記デジタル処理部(３０)は、データ処理ユニット(３１、３３)と、メモリ(３２)と、送信パスユニット(３４)と、制御レジスタユニット(３６)とを含む。
【００６０】
前記アナログ処理部(３５)は、送信クロック生成部(３５０)と送信出力部(３５１)とを含む。
【００６１】
前記デジタル処理部(３０)の前記制御レジスタユニット(３６)には、前記データ処理ユニット(３３)と前記アナログ処理部(３５)の動作を制御するための初期設定情報が格納可能とされる。
【００６２】
前記デジタル処理部(３０)の前記メモリ(３２)には、前記第１送信器(１２０)により送信される送信データが格納可能とされる。
【００６３】
前記メモリ(３２)からの読み出しデータは、前記データ処理ユニット(３３)と前記送信パスユニット(３４)とを介して前記アナログ処理部(３５)に第１送信データとして供給可能とされる。
【００６４】
前記アナログ処理部(３５)の前記送信出力部(３５１)は、前記第１送信データと前記送信クロック生成部(３５０)から生成される送信クロック信号(ＣＬＫ２)とに応答して前記第１送信信号(Ｄｐ／Ｄｎ)を生成可能とされる。
【００６５】
前記デジタル処理部(３０)は、送信タイマー(３４２０)と送信制御ユニット(３４２１)とを更に含む。
【００６６】
前記デジタル処理部(３０)の前記送信タイマー(３４２０)は、前記第１送信器(１２０)による前記高速の送信動作のタイムアウト発生を検出可能とされる。
【００６７】
前記デジタル処理部(３０)の前記送信制御ユニット(３４２１)は、前記送信タイマー(３４２０)による前記タイムアウト発生の検出結果に応答して、前記制御レジスタユニット(３６)と前記アナログ処理部(３５)とをリセットすることなく、前記送信パスユニット(３４)をリセットすることにより、前記第１送信器(１２０)による前記高速の前記送信動作を停止することを特徴とするものである(図１、図２、図４、図６参照)。
【００６８】
前記実施の形態によれば、高速送信モードのタイムアウト発生時での初期化(再設定)の処理負担を軽減して動作効率を改善することができる。
【００６９】
好適な実施の形態では、前記デジタル処理部(３０)の前記送信制御ユニット(３４２１)は、前記送信タイマー(３４２０)による前記タイムアウト発生の前記検出結果に応答して、前記メモリ(３２)をリセットすることなく、前記送信パスユニット(３４)をリセットすることを特徴とするものである。
【００７０】
他の好適な実施の形態では、前記タイムアウト発生の前記検出結果に応答する割り込み(３６１)が、前記データ処理ユニット(３１)に供給される。
【００７１】
前記データ処理ユニット(３１)は前記割り込み(３６１)に応答して、リセット解除コマンド(３６２)を生成可能とされる。
【００７２】
前記デジタル処理部(３０)の前記送信制御ユニット(３４２１)は前記リセット解除コマンド(３６２)に応答して前記送信パスユニット(３４)のリセットを解除することによって、前記第１送信器(１２０)による前記高速の前記送信動作を再開することを特徴とするものである。
【００７３】
より好適な実施の形態は、前記アナログ処理部(３５)の前記送信クロック生成部(３５０)はフェーズロックドループ(ＰＬＬ)であり、前記アナログ処理部(３５)の前記送信出力部(３５１)はパラレル・シリアル変換器(Ｐ／Ｓ＿Ｃｎｖ)であることを特徴とするものである。
【００７４】
他のより好適な実施の形態は、前記他のデバイス(２)は表示デバイスである。
【００７５】
前記第１送信器(１２０)と前記第２送信器(１２１)とは、前記表示デバイスである前記他のデバイス(２)に前記第１送信信号(Ｄｐ／Ｄｎ)と前記第２送信信号(Ｄ)とを送信するディスプレー・シリアル・インターフェースのホストユニットを構成することを特徴とするものである。
【００７６】
更に他のより好適な実施の形態は、前記第１送信信号は差動信号(Ｄｐ／Ｄｎ)であり、前記第２送信信号はシングルエンデッド信号(Ｄ)である。
【００７７】
前記差動信号(Ｄｐ／Ｄｎ)の前記第１送信信号の電圧振幅は、前記シングルエンデッド信号(Ｄ)の前記第２送信信号の電圧振幅よりも低く設定されたものである。
【００７８】
前記差動信号(Ｄｐ／Ｄｎ)の前記第１送信信号の転送レートは、前記シングルエンデッド信号(Ｄ)の前記第２送信信号の転送レートよりも高く設定されたことを特徴とするものである。
【００７９】
具体的な実施の形態は、前記第１送信器(１２０)による前記高速の送信動作の動作期間が前記表示デバイスの表示パネル(２０)の水平バックポーチ(ＨＢＰ)と水平フロントポーチ(ＨＦＰ)との間の水平表示領域(ＨＤＰ)を超過する場合に、前記デジタル処理部(３０)の前記送信タイマー(３４２０)は前記第１送信器(１２０)による前記高速の送信動作のタイムアウト発生を検出することを特徴とするものである。
【００８０】
他の具体的な実施の形態は、前記水平バックポーチ(ＨＢＰ)の期間と前記水平フロントポーチ(ＨＦＰ)の期間とでは、前記第１送信器(１２０)による前記高速の送信動作が停止可能とされ、前記第２送信器(１２１)による前記低電力の送信動作が実行可能とされたことを特徴とするものである。
【００８１】
更に他の具体的な実施の形態は、前記水平バックポーチ(ＨＢＰ)の前記期間の以前の水平同期信号(Ｈｓｙｎｃ)の期間では、前記第２送信器(１２１)による前記低電力の送信動作が停止可能とされ、前記第１送信器(１２０)による前記高速の送信動作が実行可能とされたことを特徴とするものである。
【００８２】
最も具体的な実施の形態による半導体集積回路(１)は、前記他のデバイス(２)から送信される受信信号(Ｄ)を受信する第１受信器(１２１)を更に具備する。
【００８３】
前記第１受信器(１２１)は、デジタル受信処理部(７０)とアナログ受信処理部(７５)とを含む。
【００８４】
前記デジタル受信処理部(７０)は、データ受信処理ユニット(７１)と、受信パスユニット(７４)と、受信制御レジスタユニット(７６)とを含む。
【００８５】
前記アナログ受信処理部(７５)は、受信入力部(７５１)を含む。
【００８６】
前記デジタル受信処理部(７０)の前記受信制御レジスタユニット(７６)には、前記データ受信処理ユニット(７１)と前記アナログ受信処理部(７５)の動作を制御するための初期設定情報が格納可能とされる。
【００８７】
前記アナログ受信処理部(７５)の前記受信入力部(７５１)は、前記受信信号(Ｄ)を受信可能とされる。
【００８８】
前記デジタル受信処理部(７０)は、受信エラー検出器(７４２０)と受信制御ユニット(７４２１)とを更に含む。
【００８９】
前記デジタル受信処理部(７０)の前記受信エラー検出器(７４２０)は、前記第１受信器(１２１)の前記アナログ受信処理部(７５)の前記受信入力部(７５１)による前記受信信号(Ｄ)の受信エラーを検出可能とされる。
【００９０】
前記デジタル受信処理部(７０)の前記受信制御ユニット(７４２１)は、前記受信エラー検出器(７４２０)による前記受信エラーの検出結果に応答して、前記受信制御レジスタユニット(７６)と前記アナログ受信処理部(７５)とをリセットすることなく、前記受信パスユニット(７４)をリセットすることにより、前記第１受信器(１２１)による前記受信信号(Ｄ)の受信を停止することを特徴とするものである(図７参照)。
【００９１】
〔２〕本発明の別の観点の代表的な実施の形態は、外部接続可能な他のデバイス(２)に第１送信信号(Ｄｐ／Ｄｎ)と第２送信信号(Ｄ)とをそれぞれ送信する第１送信器(１２０)と第２送信器(１２１)とを具備する半導体集積回路(１)の動作方法である。
【００９２】
前記第１送信器(１２０)は前記第２送信器(１２１)よりも高速の送信動作が実行可能とされる一方、前記第２送信器(１２１)は前記第１送信器(１２０)よりも低電力の送信動作が実行可能とされる。
【００９３】
前記第１送信器(１２０)は、デジタル処理部(３０)とアナログ処理部(３５)とを含む。
【００９４】
前記デジタル処理部(３０)は、データ処理ユニット(３１、３３)と、メモリ(３２)と、送信パスユニット(３４)と、制御レジスタユニット(３６)とを含む。
【００９５】
前記アナログ処理部(３５)は、送信クロック生成部(３５０)と送信出力部(３５１)とを含む。
【００９６】
前記デジタル処理部(３０)は、送信タイマー(３４２０)と送信制御ユニット(３４２１)とを更に含む。
【００９７】
前記動作方法は、下記のステップを含むことを特徴とする。
【００９８】
前記デジタル処理部(３０)の前記制御レジスタユニット(３６)に、前記データ処理ユニット(３３)と前記アナログ処理部(３５)の動作を制御するための初期設定情報を格納するステップ。
【００９９】
前記デジタル処理部(３０)の前記メモリ(３２)に、前記第１送信器(１２０)により送信される送信データを格納するステップ。
【０１００】
前記メモリ(３２)からの読み出しデータを、前記データ処理ユニット(３３)と前記送信パスユニット(３４)とを介して前記アナログ処理部(３５)に第１送信データとして供給するステップ。
【０１０１】
前記アナログ処理部(３５)の前記送信出力部(３５１)によって、前記第１送信データと前記送信クロック生成部(３５０)から生成される送信クロック信号(ＣＬＫ２)とに応答して前記第１送信信号(Ｄｐ／Ｄｎ)を生成するステップ。
【０１０２】
前記デジタル処理部(３０)の前記送信タイマー(３４２０)によって、前記第１送信器(１２０)による前記高速の送信動作のタイムアウト発生を検出するステップ。
【０１０３】
前記デジタル処理部(３０)の前記送信制御ユニット(３４２１)は、前記送信タイマー(３４２０)による前記タイムアウト発生の検出結果に応答して、前記制御レジスタユニット(３６)と前記アナログ処理部(３５)とをリセットすることなく、前記送信パスユニット(３４)をリセットすることにより、前記第１送信器(１２０)による前記高速の前記送信動作を停止するステップ。
【０１０４】
前記実施の形態によれば、高速送信モードのタイムアウト発生時での初期化(再設定)の処理負担を軽減して動作効率を改善することができる。
【０１０５】
２．実施の形態の詳細
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
【０１０６】
［実施の形態１］
《モバイル機器の構成》
図１は、本発明の実施の形態１に従ったアプリケーションプロセッサである半導体集積回路１がモバイル機器の内部で液晶表示デバイス(ＬＣＤ)２と接続される様子を示す図である。
【０１０７】
図１の上部に示すように、アプリケーションプロセッサとしての半導体集積回路１は、中央処理ユニット(ＣＰＵ)１０、ビデオ処理ユニット１１、ＤＳＩホストユニット１２、メモリ１３、ロジックユニット１４、不揮発性メモリ１５を含んでいる。
【０１０８】
ＣＰＵ１０は不揮発性メモリ１５に格納された種々のプログラムを実行する一方、ロジックユニット１４に含まれるデジタルシグナルプロセッサ(ＤＳＰ)は入力されるデジタル信号のデジタルフィルタリング処理等を実行することが可能である。内蔵ＳＲＡＭ等により構成されたメモリ１３には、ＣＰＵ１０やロジックユニット１４の処理結果が格納可能である。メモリ１３に格納されたデータは、ビデオ処理ユニット１１とＤＳＩホストユニット１２を介して、モバイル機器の液晶表示デバイス(ＬＣＤ)２によって表示可能とされている。
【０１０９】
図１の下部に示したＤＳＩホストユニット１２の内部構成と液晶表示デバイス２の液晶表示パネル２０とＤＳＩデバイスユニット２１の内部構成は、冒頭で説明済みであるので、ここでの説明は省略する。
【０１１０】
図２は、図１に示した本発明の実施の形態１による半導体集積回路１と接続される液晶表示デバイス(ＬＣＤ)２の液晶表示パネル２０の表示期間と帰線期間を示す図である。
【０１１１】
図２に示す液晶表示パネル２０の表示期間と帰線期間とは、冒頭で説明済みであるので、ここでの説明は省略する。
【０１１２】
《ハイスピード・差動トランスミッタの構成》
図４は、図１に示した本発明の実施の形態１による半導体集積回路１にＤＳＩホストユニット１２に含まれたハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０の構成を示す図である。
【０１１３】
図４でも図３と同様に、ＤＳＩホストユニット１２に含まれたハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)１２０は、参照番号３で示されている。
【０１１４】
図４に示すように、図３と同様に、ハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３は、デジタルＤ−ＰＨＹ＆リンクレイヤー３０とアナログＤ−ＰＨＹレイヤー３５を含んでいる。また、デジタルＤ−ＰＨＹ＆リンクレイヤー３０は、中央処理ユニット(ＣＰＵ)３１、ビデオメモリ(ＶｉｄｅｏＲＡＭ)３２、ビデオ処理ユニット３３、ハイスピード送信パスユニット３４、制御レジスタユニット３６を含んでいる。ハイスピード送信パスユニット３４は、システムの仕様等に応じてその数や接続形態は異なるが、ハイスピードデータパスユニット３４０内部に一つあるいは複数のフィリップフロップ３４００、３４０１を有し、ハイスピード送信器３４１、エラー検出器３４２を含んでいる。更に、アナログＤ−ＰＨＹレイヤー３５はフェーズロックドループ(ＰＬＬ)３５０とパラレル・シリアル変換器(Ｐ／Ｓ＿Ｃｎｖ)３５１を含み、パラレル・シリアル変換器(Ｐ／Ｓ＿Ｃｎｖ)３５１の動作クロックＣＬＫ２はフェーズロックドループ(ＰＬＬ)３５０から生成される。
【０１１５】
図４に示す本発明の実施の形態１によるハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)が図３に示した本発明に先立って本発明者等によって検討されたハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)と相違するのは、下記の点である。
【０１１６】
すなわち、図４に示すハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)では、図３に示したハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)の中央処理ユニット１０に接続されたリセット信号線Ｒｅｓｅｔと初期化信号線Ｉｎｉｔ＿Ｓｉｇとが削除されている。その代わりに、図４に示すハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)で、ハイスピード送信パスユニット３４のエラー検出器３４２の高速送信タイマー３４２０にリセット制御ユニット３４２１が接続され、リセット制御ユニット３４２１からハイスピード送信パスユニット３４のハイスピードデータパスユニット３４０のフリップフロップ３４００、３４０１にはリセット信号Ｒｅｓｅｔとリセット解除信号Ｒｅｓｅｔ＿Ｃｌｅａｒとが供給されている。
【０１１７】
《高速送信タイムアウトとリセット》
図４に示す本発明の実施の形態１によるＤＳＩホストユニット１２のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)が高速送信モードＨＳ＿ＴＸを開始すると、エラー検出器３４２の高速送信タイマー３４２０はタイマー動作を開始する。
【０１１８】
タイマー動作によるカウント値が所定値を超過すると、高速送信モードＨＳ＿ＴＸのタイムアウトが発生したと判断されて、高速送信タイマー３４２０はリセット制御ユニット３４２１にハイレベル“１”のリセット信号Ｒｅｓｅｔの出力を指示する。このリセット信号Ｒｅｓｅｔはハイスピード送信パスユニット３４のハイスピードデータパスユニット３４０内のフリップフロップ３４００、３４０１をリセット状態に制御するので、ＤＳＩホストユニット１２のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)による高速送信モードＨＳ＿ＴＸの送信動作が停止される。
【０１１９】
また、エラー検出器３４２の高速送信タイマー３４２０は、制御レジスタユニット３６の内部の高速送信タイムアウトフラグ３６０をローレベル“０”からハイレベル“１”にセットする。従って、この高速送信タイムアウトフラグ３６０のセットに応答して、中央処理ユニット(ＣＰＵ)３１への高速送信タイムアウト割り込み３６１が発生するものとなる。
【０１２０】
《リセット解除と高速送信動作の再開》
中央処理ユニット(ＣＰＵ)３１への高速送信タイムアウト割り込み３６１の発生後に所定時間が経過すると、中央処理ユニット(ＣＰＵ)３１は制御レジスタユニット３６にリセット解除コマンド３６２を供給する。このリセット解除コマンド３６２に応答して、制御レジスタユニット３６内部の高速送信タイムアウト解除ビット信号３６３がセットされる。すると、この高速送信タイムアウト解除ビット信号３６３に応答して、リセット制御ユニット３４２１はハイレベル“１”のリセット解除信号Ｒｅｓｅｔ＿Ｃｌｅａｒを出力する。リセット解除信号Ｒｅｓｅｔ＿Ｃｌｅａｒはハイスピード送信パスユニット３４のフリップフロップ３４００、３４０１のリセット状態を解除するので、ＤＳＩホストユニット１２のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)による高速送信モードＨＳ＿ＴＸの送信動作が再開される。
【０１２１】
《半導体集積回路の動作》
図６は、図４に示したハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)をＤＳＩホストユニット１２として含んだ本発明の実施の形態１による半導体集積回路１の動作を説明する図である。
【０１２２】
図６のステップ６００で、図４に示したハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)を使用する高速送信モードＨＳ＿ＴＸの動作が開始される。すると次のステップ６０１で、図４のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)のエラー検出器３４２の高速送信タイマー３４２０は、タイマー動作を開始する。
【０１２３】
ステップ６０２で、高速送信タイマー３４２０は高速送信モードＨＳ＿ＴＸのタイムアウトが発生するか否かを監視する。ステップ６０２で高速送信モードＨＳ＿ＴＸのタイムアウトが発生しない場合には、ステップ６０８で高速送信モードＨＳ＿ＴＸの動作が正常に完了して、次のステップ６０９でＤＳＩホストユニット１２の動作はローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１によるＭＩＰＩ  Ｄ−ＰＨＹ規格のローパワーモード(ＬＰ)に対応するローパワーモードＬＰ＿Ｍｏｄｅの動作に移行する。
【０１２４】
一方、ステップ６０２で高速送信モードＨＳ＿ＴＸのタイムアウトが発生した場合には、ステップ６０３でリセット制御ユニット３４２１から出力されるハイレベル“１”のリセット信号Ｒｅｓｅｔによるハイスピード送信パスユニット３４のハイスピードデータパスユニット３４０内部のフリップフロップ３４００、３４０１のリセット状態への制御が実行される。
【０１２５】
次のステップ６０４で、中央処理ユニット(ＣＰＵ)３１への高速送信タイムアウト割り込み３６１が発生する。すると更に次のステップ６０５で、中央処理ユニット（ＣＰＵ)３１はビデオ処理ユニット３３に対して送信停止指示を出力して、ビデオ処理ユニット３３は送信パスユニット３４への送信を停止する。
【０１２６】
ステップ６０４で高速送信タイムアウト割り込み３６１が発生してステップ６０５で高速送信モードＨＳ＿ＴＸの送信動作が停止した後に所定時間が経過すると、ステップ６０６で中央処理ユニット(ＣＰＵ)３１は制御レジスタユニット３６にリセット解除コマンド３６２を供給して、リセット制御ユニット３４２１はリセット解除信号Ｒｅｓｅｔ＿Ｃｌｅａｒを出力して、ハイスピード送信パスユニット３４のハイスピードデータパスユニット３４０のフリップフロップ３４００、３４０１のリセット状態が解除される。従って、ステップ６０７で、ＤＳＩホストユニット１２のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)による高速送信モードＨＳ＿ＴＸの送信動作が可能となって、中央処理ユニット（ＣＰＵ)３１のビデオ処理ユニット３３に対する送信指示によって、送信が再開される。
【０１２７】
以上説明したように、図６に示した本発明の実施の形態１による半導体集積回路１の動作では、図５に示した本発明に先立って本発明者等によって検討された半導体集積回路１の動作に含まれていた不必要なステップ５０５、５０６、５０７が省略されている。
【０１２８】
すなわち、図６に示す本発明の実施の形態１による半導体集積回路１の動作では、ステップ６０２で高速送信モードＨＳ＿ＴＸのタイムアウトが発生した場合には、ステップ６０３でリセット制御ユニット３４３１のリセット信号Ｒｅｓｅｔによりハイスピード送信パスユニット３４のハイスピードデータパスユニット３４０のフリップフロップ３４００、３４０１だけがリセット状態へ制御されるものである。
【０１２９】
従って、図６に示す本発明の実施の形態１による半導体集積回路１の動作で、ステップ６０２で高速送信モードＨＳ＿ＴＸのタイムアウトが発生した場合に、図４のハイスピード・差動トランスミッタ(ＨＳ＿ＴＸ)３(１２０)のビデオメモリ(ＶｉｄｅｏＲＡＭ)３２の格納データとビデオ処理ユニット３３の内部データと制御レジスタユニット３６の初期設定情報とアナログＤ−ＰＨＹレイヤー３５のフェーズロックドループ(ＰＬＬ)３５０の内部状態とは、リセットされることなく、保存されている。
【０１３０】
その結果、図６に示した本発明の実施の形態１による半導体集積回路１の動作によれば、図５に示した本発明に先立って本発明者によって検討された半導体集積回路１の動作に含まれていたステップ５０５、５０６、５０７での初期化(再設定)や安定化時間が不必要となって、高速送信モードのタイムアウト発生時での初期化(再設定)の処理負担を軽減して動作効率を改善することが可能となる。
【０１３１】
［実施の形態２］
《ローパワー・レシーバーユニットの構成》
図７は、図１に示した本発明の実施の形態１に従ったアプリケーションプロセッサである半導体集積回路１のＤＳＩホストユニット１２のローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)１２１のレシーバーユニット(ＬＰ＿ＲＸ)７の構成を示す図である。
【０１３２】
図７に示すように、ローパワー・レシーバーユニット(ＬＰ＿ＲＸ)７(１２１)は、デジタルＤ−ＰＨＹ＆リンクレイヤー７０とアナログＤ−ＰＨＹレイヤー７５を含んでいる。また、デジタルＤ−ＰＨＹ＆リンクレイヤー７０は、中央処理ユニット(ＣＰＵ)７１、データメモリ(ＤａｔａＲＡＭ)７２、ビデオ処理ユニット７３、ローパワー受信パスユニット７４、制御レジスタユニット７６を含む。ローパワー受信パスユニット７４は、ローパワー受信データパスユニット７４０、ローパワー受信器７４１、エラー検出器７４２を含んでいる。更にアナログＤ−ＰＨＹレイヤー７５はフェーズロックドループ(ＰＬＬ)７５０と受信バッファ７５１とを含む。
【０１３３】
図７に示すローパワー・レシーバーユニット(ＬＰ＿ＲＸ)７(１２１)のローパワー受信パスユニット７４のフリップフロップ７４００、７４０１、７４１０のクロック入力端子ＣＬＫ１にクロック信号Ｃｌｏｃｋ＿ｉｎが供給される。その結果、ローパワー受信器７４１のシリアル・パラレル変換器(Ｓ／Ｐ＿Ｃｎｖ)７４１１は、例えば１．２Ｖの高電圧振幅で略１０Ｍｂｐｓの転送レートのローパワーのシングルエンデッド・シリアル信号Ｄを例えば８ビットのパラレルデータ信号に変換するものである。尚、シングルエンデッド・シリアル信号Ｄは、図１に示した液晶表示デバイス(ＬＣＤ)２のＤＳＩデバイスユニット２１のローパワー・トランスミッタ／ローパワー・レシーバー(ＬＰ＿ＴＸ／ＲＸ)２１１から供給されるものである。
【０１３４】
シリアル・パラレル変換器(Ｓ／Ｐ＿Ｃｎｖ)７４１１の出力のパラレルデータ信号は、略１．２５ＭＨｚの周波数に設定されたサンプリングクロックＣＬＫ１に応答するローパワー受信器７４１のフリップフロップ７４１０とローパワー受信パスユニット７４のローパワー受信データパスユニット７４０の一つあるいは複数のフィリップフロップ７４００、７４０１とビデオ処理ユニット７３とデータメモリ(ＤａｔａＲＡＭ)７２と中央処理ユニット(ＣＰＵ)７１とＰＨＹプロトコールインターフェース(ＰＰＩ)を経由して図１に示す中央処理ユニット(ＣＰＵ)７１やビデオ処理ユニット１１に供給される。
【０１３５】
図７に示すローパワー・レシーバーユニット(ＬＰ＿ＲＸ)７(１２１)のローパワー受信パスユニット７４のエラー検出器７４２には、ローパワー受信データ解析部７４２０とリセット制御ユニット７４２１とが含まれている。ローパワー受信データ解析部７４２０は、シングルエンデッド・シリアル信号Ｄの受信エラーを検出する。
【０１３６】
ローパワー受信データ解析部７４３０がシングルエンデッド・シリアル信号Ｄの受信エラーを検出すると、ローパワー受信モードの受信エラーが発生したと判断されて、ローパワー受信データ解析部７４３０はリセット制御ユニット７４２１にハイレベル“１”のリセット信号Ｒｅｓｅｔの出力を指示する。このリセット信号Ｒｅｓｅｔはローパワー受信パスユニット７４のローパワー受信データパスユニット７４０のフリップフロップ７４００、７４０１をリセット状態に制御するので、ＤＳＩホストユニット１２に含まれたローパワー・レシーバーユニット(ＬＰ＿ＲＸ)７(１２１)によるローパワー受信モードの受信動作が停止される。
【０１３７】
また、エラー検出器７４２のローパワー受信データ解析部７４２０は、制御レジスタユニット３６の内部のローパワー受信エラーフラグ７６０をローレベル“０”からハイレベル“１”にセットする。その結果、このローパワー受信エラーフラグ７６０のセットに応答して、中央処理ユニット(ＣＰＵ)７１へのローパワー受信エラー割り込み７６１が発生するものとなる。
【０１３８】
《リセット解除とローパワー受信動作の再開》
中央処理ユニット(ＣＰＵ)７１へのローパワー受信エラー割り込み７６１の発生後に所定時間が経過すると、中央処理ユニット(ＣＰＵ)７１は制御レジスタユニット７６にリセット解除コマンド７６２を供給する。このリセット解除コマンド７６２に応答して、制御レジスタユニット７６内部のローパワー受信エラー解除ビット信号７６３がセットされる。すると、この高速送信タイムアウト解除ビット信号７６３に応答して、リセット制御ユニット７４３１はハイレベル“１”のリセット解除信号Ｒｅｓｅｔ＿Ｃｌｅａｒを出力する。リセット解除信号Ｒｅｓｅｔ＿Ｃｌｅａｒはローパワー受信パスユニット７４のローパワー受信データパスユニット７４０のフリップフロップ７４００、７４０１のリセット状態を解除するので、ＤＳＩホストユニット１２のローパワー・レシーバーユニット(ＬＰ＿ＲＸ)７(１２１)によるローパワー受信モードの受信動作が再開される。
【０１３９】
従って、図７に示す本発明の実施の形態２による半導体集積回路１では、ローパワー受信の受信エラーが発生した場合には、図７のローパワー・レシーバーユニット(ＬＰ＿ＲＸ)７(１２１)の制御レジスタユニット７６の初期設定情報とアナログＤ−ＰＨＹレイヤー７５のフェーズロックドループ(ＰＬＬ)７５０の内部状態とは、リセットされることなく、保存されている。
【０１４０】
その結果、図７に示した本発明の実施の形態２による半導体集積回路１の動作によれば、ローパワー受信の受信エラーが発生した場合の初期化(再設定)の処理負担を軽減して動作効率を改善することが可能となる。
【０１４１】
以上、本発明者によってなされた発明を種々の実施の形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１４２】
例えば、本発明において液晶表示パネル２０のサイズは、表示解像度４８０×３２０のハーフＶＧＡ表示に限定されるものではなく、携帯電話やＰＤＡ(Personal Digital Assistants)等の個人情報端末に利用されるＱＶＧＡ(Quarter VGA：表示解像度３２０×２４０)の小さなサイズやノート型パーソナルコンピュータ等に利用されるＶＧＡ(表示解像度：６４０×４８０)、ＳＶＧＡ(Super VGA：表示解像度８００×６００)、ＸＶＧＡ(Extended Graphics Array：表示解像度１，０２４×７６８)等の大きなサイズ液晶表示パネル２０に適用することが可能である。
【０１４３】
また更に本発明による半導体集積回路１はアプリケーションプロセッサに限定されるものではなく、表示デバイスのＤＳＩデバイスユニットと接続可能で高速送信モードとローパワー送信モードとをサポートするＤＳＩホストユニットを内蔵するシステム・オン・チップ(ＳｏＣ：System-on-Chip)等として広く利用されることが可能である。
【符号の説明】
【０１４４】
１…半導体集積回路
１０…中央処理ユニット(ＣＰＵ)
１１…ビデオ処理ユニット
１２…ＤＳＩホストユニット
１２０…ハイスピード・差動トランスミッタ
１２１…ローパワー・トランスミッタ／ローパワー・レシーバー
１３…メモリ
１４…ロジックユニット
１５…不揮発性メモリ
２…液晶表示デバイス
２０…液晶表示パネル
２１…ＤＳＩデバイスユニット
２１０…ハイスピード・差動レシーバー
２１１…ローパワー・トランスミッタ／ローパワー・レシーバー
３…ハイスピード・差動トランスミッタ
３０…デジタルＤ−ＰＨＹ＆リンクレイヤー
３１…中央処理ユニット(ＣＰＵ)
３２…ビデオメモリ
３３…ビデオ処理ユニット
３４…ハイスピード送信パスユニット
３４０…ハイスピードデータパスユニット
３４００、３４０１…フリップフロップ
３４１…ハイスピード送信器
３４１０…フリップフロップ
３４２…エラー検出器
３４２０…高速送信タイマー
３４２１…リセット制御ユニット
３５…アナログＤ−ＰＨＹレイヤー
３５０…ＰＬＬ
３５１…パラレル・シリアル変換器
３６…制御レジスタユニット
３６０…高速送信タイムアウトフラグ
３６１…高速送信タイムアウト割り込み
３６２…リセット解除コマンド
３６３…高速送信タイムアウト解除ビット信号
【図１】
2011090252.tif 000003
【図２】
2011090252.tif 000004
【図３】
2011090252.tif 000005
【図４】
2011090252.tif 000006
【図５】
2011090252.tif 000007
【図６】
2011090252.tif 000008
【図７】
2011090252.tif 000009