(57)【要約】【課題】走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる映像信号変換装置を提供する。【解決手段】メモリ制御処理部２の後に走査線変換処理部４を配置する場合において、垂直周波数変換の有無に関わらず、メモリ制御処理部２の出力側の基準パルスとなる水平同期信号Ｈ２をＨカウンタ７６により作り直し、Ｈカウンタ７６とは別のＨカウンタ７７により第３のクロックＣＫ３を発生させるＰＬＬ回路７２の基準パルスを作成し、Ｈカウンタ７６，７７とＰＬＬ回路７２の分周比を決定する分周比カウンタ７４とを、メモリ制御処理部２の出力側以降の基準パルスとなる垂直同期信号Ｖ２によりリセットする。【選択図】図８
2011090327.tif 000002
【特許請求の範囲】
【請求項１】
入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、
映像信号を記憶する記憶手段と、
入力される映像信号を前記記憶手段に記憶させ、前記記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換手段と、
前記垂直周波数変換手段から出力される映像信号の走査線数を変換する走査線変換手段と、
前記垂直周波数変換手段および前記走査線変換手段の動作を制御するための同期制御信号を前記垂直周波数変換手段および前記走査線変換手段へ出力する同期制御手段とを備え、
前記同期制御手段は、
前記垂直周波数変換手段の出力側および前記走査線変換手段の入力側の基準となる水平同期信号を発生させる第１の水平同期信号発生手段と、
前記第１の水平同期信号発生手段から発生される水平同期信号を用いて垂直同期信号を発生させる垂直同期信号発生手段と、
前記走査線変換手段の出力側の基準となる水平同期信号を発生させる第２の水平同期信号発生手段と、
前記垂直周波数変換手段に入力される映像信号の垂直同期信号および前記垂直同期信号発生手段から出力される垂直同期信号を受け、前記垂直周波数変換手段の出力側および前記走査線変換手段の入力側の基準となる垂直同期信号として、前記垂直周波数変換手段が垂直周波数変換を行う場合に前記垂直同期信号発生手段の垂直同期信号を選択して出力し、前記垂直周波数変換手段が垂直周波数変換を行わない場合に前記垂直周波数変換手段に入力される映像信号の垂直同期信号を選択して出力する選択手段とを含み、
前記第１および第２の水平同期信号発生手段は、前記選択手段から出力される垂直同期信号によりリセットされることを特徴とする映像信号変換装置。
【請求項２】
前記第１の水平同期信号発生手段は、前記垂直周波数変換手段の出力側および前記走査線変換手段の入力側の基準となる水平同期信号を発生させる第１のカウンタを含み、
前記垂直同期信号発生手段は、前記第１のカウンタから発生される水平同期信号を分周して垂直同期信号を発生させる第２のカウンタを含み、
前記第２の水平同期信号発生手段は、
所定のクロックを発生させるＰＬＬ回路の基準パルスを発生させる第３のカウンタと、
前記ＰＬＬ回路の分周比を決定し、前記ＰＬＬ回路から出力されるクロックを分周して前記走査線変換手段の出力側の基準となる水平同期信号を発生させる第４のカウンタとを含み、
前記第１および第３のカウンタは、前記選択手段から出力される垂直同期信号によりリセットされることを特徴とする請求項１記載の映像信号変換装置。
【請求項３】
前記第４のカウンタは、前記選択手段から出力される垂直同期信号によりリセットされることを特徴とする請求項２記載の映像信号変換装置。
【請求項４】
入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、
入力される映像信号の走査線数を変換する走査線変換手段と、
映像信号を記憶する記憶手段と、
前記走査線変換手段から出力される映像信号を前記記憶手段に記憶させ、前記記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換手段と、
前記走査線変換手段および前記垂直周波数変換手段の動作を制御するための同期制御信号を前記走査線変換手段および前記垂直周波数変換手段へ出力する同期制御手段とを備え、
前記同期制御手段は、
前記走査線変換手段の出力側および前記垂直周波数変換手段の入力側の基準となる水平同期信号を発生させる第１の水平同期信号発生手段と、
所定の基準パルスを発生するパルス発生手段と、
前記パルス発生手段から発生される基準パルスを用いて垂直同期信号を発生させる垂直同期信号発生手段と、
前記パルス発生手段から発生される基準パルスを用いて前記垂直周波数変換手段の出力側の基準となる水平同期信号を発生させる第２の水平同期信号発生手段と、
前記走査線変換手段に入力される映像信号の垂直同期信号および前記垂直同期信号発生手段から出力される垂直同期信号を受け、前記垂直周波数変換手段の出力側の基準となる垂直同期信号として、前記垂直周波数変換手段が垂直周波数変換を行う場合に前記垂直同期信号発生手段の垂直同期信号を選択して出力し、前記垂直周波数変換手段が垂直周波数変換を行わない場合に前記走査線変換手段に入力される映像信号の垂直同期信号を選択して出力する選択手段とを含み、
前記第１の水平同期信号発生手段は、前記走査線変換手段に入力される映像信号の垂直同期信号によりリセットされ、前記パルス発生手段は、前記選択手段から出力される垂直同期信号によりリセットされることを特徴とする映像信号変換装置。
【請求項５】
前記第１の水平同期信号発生手段は、前記走査線変換手段の出力側および前記垂直周波数変換手段の入力側の基準となる水平同期信号を発生させる第１のカウンタを含み、
前記パルス発生手段は、所定のクロックを発生させるＰＬＬ回路の基準パルスとなる水平同期信号を発生させる第２のカウンタを含み、
前記垂直同期信号発生手段は、前記第２のカウンタから発生される水平同期信号を分周して垂直同期信号を発生させる第３のカウンタを含み、
前記第２の水平同期信号発生手段は、前記ＰＬＬ回路の分周比を決定し、前記ＰＬＬ回路から出力されるクロックを分周して前記垂直周波数変換手段の出力側の基準となる水平同期信号を発生させる第４のカウンタを含み、
前記第１のカウンタは、前記走査線変換手段に入力される映像信号の垂直同期信号によりリセットされ、前記第２のカウンタは、前記選択手段から出力される垂直同期信号によりリセットされることを特徴とする請求項４記載の映像信号変換装置。
【請求項６】
前記第４のカウンタは、前記選択手段から出力される垂直同期信号によりリセットされることを特徴とする請求項５記載の映像信号変換装置。
【請求項７】
入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、
映像信号を記憶する記憶手段と、
前記記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換手段と、
映像信号の走査線数を変換する走査線変換手段と、
前記垂直周波数変換手段および前記走査線変換手段の動作を制御するための同期制御信号を前記垂直周波数変換手段および前記走査線変換手段へ出力する同期制御手段とを備え、
前記同期制御手段は、垂直同期信号によってリセットされる水平同期信号を発生するとともに、前記水平同期信号から前記垂直同期信号によって前記水平同期信号がリセットされる直前の最後のパルスを抜き取る水平同期信号発生手段を含むことを特徴とする映像信号変換装置。
【請求項８】
前記水平同期信号発生手段は、
入力パルスをカウントして所定のタイミングでパルスを発生させるパルス発生手段と、
前記パルス発生手段から出力されるパルスをカウントし、カウンタ値が最大値となる最後のパルスを検出する最大値検出手段と、
前記パルス発生手段から出力されるパルスを遅延して遅延パルスを発生させる遅延手段と、
前記遅延手段から出力される遅延パルスから前記最大値検出手段により検出された最後のパルスを遅延した遅延パルスを抜き取る抜き取り手段とを含むことを特徴とする請求項７記載の映像信号変換装置。
【請求項９】
入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、
前記映像信号変換装置の動作を設定するための制御信号をデコードするデコード手段と、
前記デコード手段のデコード結果から垂直周波数変換がオフ状態からオン状態に切り換えられるタイミングを検出してリセットパルスを出力するリセット手段と、
前記リセット手段から出力されるリセットパルスによりリセットされる垂直周波数変換後の水平同期信号を発生させる第１のカウンタと、
前記リセット手段から出力されるリセットパルスによりリセットされる垂直周波数変換後の垂直同期信号を発生させる第２のカウンタとを備えることを特徴とする映像信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号を表示装置に適合する映像信号に変換する映像信号変換装置に関し、特に、映像信号をマトリックス表示を行う表示装置に適合する映像信号に変換する映像信号変換装置に関するものである。
【背景技術】
【０００２】
ドットマトリックス表示ディスプレイパネルとしては、ＰＤＰ（プラズマディスプレイパネル）および液晶パネル等があり、これらのディスプレイパネルに必要不可欠な信号処理技術としては、ＩＰ（インターレース／プログレッシブ）変換、走査線変換、水平画素変換および垂直周波数変換が挙げられる。
【０００３】
ＩＰ変換は、インターレース信号をプログレッシブ信号に変換する処理である。走査線変換は、表示画像の垂直方向の拡大および縮小を行う処理である。水平画素変換は、表示画像の水平方向の拡大および縮小を行う処理である。これらの各変換は、水平および垂直方向の画素数が決まっているドットマトリックス型表示装置に必要不可欠な技術である。
【０００４】
また、垂直周波数変換は、映像信号の垂直周波数を表示装置に適する垂直周波数に変換する処理であり、ＰＤＰでは階調表現手法の制限から、一方、液晶パネルでは階調表現手法およびその動作速度の制限から、垂直周波数は６０Ｈｚとするのが最も望ましい。したがって、映像信号の垂直周波数が６０Ｈｚよりも大きい場合、この垂直周波数を６０Ｈｚに変換する垂直周波数変換回路が非常に有用となる。
【０００５】
図１８は、垂直周波数変換を行わずに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
【０００６】
図１８に示す映像信号変換装置は、フィールドメモリ２０１、メモリ制御処理部２０２、走査線変換処理部２０３、ＰＬＬ（Phase Locked Loop ）回路２１１，２１２、分周比カウンタ２１３，２１４、水晶発振子２１５、Ｈカウンタ２１６およびＶカウンタ２１７を備える。
【０００７】
ＰＬＬ回路２１１は、外部からデジタル映像信号ＤＶの水平同期信号ＨＳを入力され、メモリ制御処理部２０２の前段に設けられるＡＤ（アナログ・デジタル）変換回路（図示省略）のサンプリングクロックと同じクロックＣＫ１を発生させる。分周比カウンタ２１３は、ＰＬＬ回路２１１の分周比を決定しすなわち第１のクロックＣＫ１を分周し、ＰＬＬ回路２１１へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部２０２の入力側の基準パルスとなる水平同期信号Ｈ１としてメモリ制御処理部２０２へ出力する。
【０００８】
水平同期信号Ｈ１は、走査線変換前すなわちメモリ制御処理部２０２の出力側の基準パルスおよび走査線変換処理部２０３の入力側の基準パルスとなる水平同期信号Ｈ２として用いられるとともに、第３のクロックＣＫ３を発生させるＰＬＬ回路２１２の基準パルスとしても用いられる。
【０００９】
ＰＬＬ回路２１２は、水平同期信号Ｈ１を基準パルスとして入力され、走査線変換処理部２０３の出力側の基準パルスの作成に用いられる第３のクロックＣＫ３を発生させる。分周比カウンタ２１４は、ＰＬＬ回路２１２の分周比を決定しすなわち第３のクロックＣＫ３を分周し、ＰＬＬ回路２１２へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換後すなわち走査線変換処理部２０３の出力側の基準パルスとなる水平同期信号Ｈ３として走査線変換処理部２０３へ出力する。
【００１０】
垂直同期信号Ｖ１〜Ｖ３としては、外部から映像信号変換装置へ入力されるデジタル映像信号ＤＶの垂直同期信号ＶＳが用いられる。なお、図１８に示す映像信号変換装置では垂直周波数変換を行わないため、図１８の破線で示す経路は使用されておらず、内部の水晶発振子２１５、Ｈカウンタ２１６およびＶカウンタ２１７は使用されていない。
【００１１】
メモリ制御処理部２０２は、外部から入力されるデジタル映像信号ＤＶを水平同期信号Ｈ１および垂直同期信号Ｖ１に応じてフィールドメモリ２０１へ書き込み、書き込んだデジタル映像信号を水平同期信号Ｈ２および垂直同期信号Ｖ２に応じてフィールドメモリ２０１から読み出し、走査線変換処理部２０３へ出力する。走査線変換処理部２０３は、水平同期信号Ｈ２および垂直同期信号Ｖ２に応じてフィールドメモリ２０１から読み出された映像信号を入力され、入力された映像信号の走査線数を変換し、水平同期信号Ｈ３および垂直同期信号Ｖ３に応じて出力する。
【００１２】
上記の構成により、図１８に示す映像信号変換装置では、垂直周波数変換を行わずに走査線変換のみが行われる。なお、このような回路構成をとることが要求されるのは、映像信号が動画像の場合であり、フィールドの抜けや２度書き等により動画像の動きが歪になることが許されないときである。
【００１３】
図１９は、垂直周波数変換を行うとともに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
【００１４】
図１９に示す映像信号変換装置と図１８に示す映像信号変換装置とで基本的構成は同様であるが、図１９に示す映像信号変換装置では、図１９の破線で示す経路は使用されておらず、水晶発振子２１５、Ｈカウンタ２１６およびＶカウンタ２１７が使用される。
【００１５】
ＰＬＬ回路２１１および分周比カウンタ２１３は、図１８に示すＰＬＬ回路２１１および分周比カウンタ２１３と同様である。
【００１６】
水晶発振子２１５は、装置内部の処理を行うための第２のクロックＣＫ２を出力し、Ｈカウンタ２１６は第２のクロックＣＫ２を分周し、走査線変換前すなわちメモリ制御処理部２０２の出力側の基準パルスおよび走査線変換処理部２０３の入力側の基準パルスとなる水平同期信号Ｈ２を出力する。Ｖカウンタ２１７は、Ｈカウンタ２１６から出力される水平同期信号Ｈ２を分周し、走査線変換前すなわちメモリ制御処理部２０２の出力側の基準パルスおよび走査線変換処理部２０３の入力側の基準パルスとなる垂直同期信号Ｖ２を出力する。垂直同期信号Ｖ２は、走査線変換後すなわち走査線変換処理部２０３の出力側の基準パルスとなる垂直同期信号Ｖ３としても使用される。
【００１７】
ＰＬＬ回路２１２は、水平同期信号Ｈ２を基準パルスとして入力され、走査線変換処理部２０３の出力側の基準パルスの作成に用いられる第３のクロックＣＫ３を発生させる。分周比カウンタ２１４は、ＰＬＬ回路２１２の分周比を決定しすなわち第３のクロックＣＫ３を分周し、ＰＬＬ回路２１２へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換後すなわち走査線変換処理部２０３の出力側の基準パルスとなる水平同期信号Ｈ３として走査線変換処理部２０３へ出力する。
【００１８】
メモリ制御処理部２０２は、外部から入力されるデジタル映像信号ＤＶを水平同期信号Ｈ１および垂直同期信号Ｖ１に応じてフィールドメモリ２０１へ書き込み、書き込んだデジタル映像信号を水平同期信号Ｈ２および垂直同期信号Ｖ２に応じてフィールドメモリ２０１から読み出すことにより垂直周波数変換を行い、変換された映像信号を走査線変換処理部２０３へ出力する。走査線変換処理部２０３は、水平同期信号Ｈ２および垂直同期信号Ｖ２に応じて垂直周波数変換された映像信号を入力され、入力された映像信号の走査線数を変換し、水平同期信号Ｈ３および垂直同期信号Ｖ３に応じて出力する。
【００１９】
上記の構成により、図１９に示す映像信号変換装置では、垂直周波数変換が行われるとともに走査線変換が行われる。このような走査線変換を行う場合、走査線変換の前後の水平同期信号Ｈ２，Ｈ３は、走査線変換に用いられるラインメモリ等の記憶容量をできるだけ小さくするため、走査線の変換率と同じ周波数比に設定される。例えば、２：３の走査線変換、つまり２ラインの入力から３ラインの出力を合成する場合、入力側の水平同期信号Ｈ２と出力側の水平同期信号Ｈ３との周波数比も２：３にし、出力側の水平同期信号Ｈ３の周波数が速くなる。
【００２０】
図２０は、図１９に示すような映像信号変換装置をＬＳＩ（大規模集積回路）により作成し、作成した２個のＬＳＩを同期して動作させて垂直周波数変換および走査線変換を行う従来の映像信号変換装置の構成を示すブロック図である。
【００２１】
図２０に示す映像信号変換装置は、２個のＬＳＩ３０１，３０２および水晶発振子３０３を備える。なお、ＬＳＩ３０１，３０２は、Ｈカウンタ２１６およびＶカウンタ２１７のみを図示し、他のブロックの図示を省略している。
【００２２】
２個のＬＳＩ３０１，３０２は、図１９に示すような映像信号変換装置から水晶発振子２１５を省略して作成したＬＳＩである。水晶発振子３０３は、ＬＳＩ３０１のＨカウンタ２１６に接続され、ＬＳＩ３０２のＨカウンタ２１６およびＶカウンタ２１７は使用せず、ＬＳＩ３０１のＨカウンタ２１６およびＶカウンタ２１７からそれぞれ出力される水平同期信号Ｈ２および垂直同期信号Ｖ２がＬＳＩ３０２へ供給される。
【００２３】
したがって、水平同期信号および垂直同期信号が同期した状態で２個のＬＳＩ３０１，３０２に供給され、２個のＬＳＩ３０１，３０２を同期させて並列に動作させることができる。
【００２４】
上記の構成により、ディスプレイパネルの画素数が大きくなるなどして、フィールドメモリに書き込まれるデータ量が増加して１個のＬＳＩでは足りなくなったり、変換速度が１個のＬＳＩでは遅い場合に、２個のＬＳＩ３０１，３０２によりデータを分割して垂直周波数変換および走査線変換を同期させて行うことができ、ディスプレイパネルに表示される映像信号を同期させて出力することができる。
【先行技術文献】
【特許文献】
【００２５】
【特許文献１】特開平１０−３２２６２６号公報
【特許文献２】特開平９−２９１６５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００２６】
図１８および図１９に示す従来の映像信号変換装置では、フィールドメモリ２０１に接続されるメモリ制御処理部２０２が装置の前段に配置されているため、予め少ない水平画素数で映像信号を取り込み、メモリ制御処理部２０２の前段のＡＤ（アナログ／デジタル）変換時に情報量を低く抑え、走査線変換処理部２０３の後段で水平画素変換として拡大処理を行うことにより、フィールドメモリ２０１に記憶されるデータ量を低減することができる。しかしながら、この場合、変換前の情報量が少なくなり、最終的に変換された映像信号の画質が劣化してしまう。
【００２７】
また、走査線変換として拡大処理を行う場合、情報量を増やす方向になるので、フィールドメモリ２０１に記憶されるデータ量を低減することができるが、縮小処理の場合、最終的には情報量が少なくなるのに、変換前の情報量の大きなデータをフィールドメモリ２０１に記憶させることになり、フィールドメモリ２０１の記憶容量を有効に活用することができない。
【００２８】
また、メモリ制御処理部２０２の後段に走査線変換処理部２０３が設けられているため、垂直周波数変換の有無に関わらず、走査線変換処理として拡大処理を行う場合、走査線変換後の水平同期信号の周波数が高くなる。例えば、１：２の拡大処理を行う場合、走査線変換後の水平同期信号の周波数が２倍になるため、装置の出力側の水平同期信号およびクロックの周波数が高くなる。このため、ディスプレイパネルを含んだシステム全体として良好に動作させるために、走査線変換処理部２０３の後段の信号処理回路や駆動回路等の動作周波数範囲を広げなければならず、システムの複雑化および高コスト化を招いてしまい、一方、対応する映像信号の範囲や走査線変換の拡大および縮小範囲を狭くした場合、装置の性能が低下する。
【００２９】
また、垂直期間の最後の水平期間が短くなり、異常な垂直同期信号が各ブロックに供給されると、各ブロックにおける処理ができなくなったり、誤動作する場合があり得る。また、垂直期間の最後の水平期間が極端に短くなり、垂直同期信号が１水平期間ずれて発生されると、各ブロックにおける処理ができなくなったり、誤動作する。
【００３０】
また、図２０に示す従来の映像信号変換装置では、垂直周波数変換後の水平同期信号Ｈ２および垂直同期信号Ｖ２をＬＳＩ３０１からＬＳＩ３０２へ供給しなければならないため、ＬＳＩ３０１およびＬＳＩ３０２を取り付けるプリント基板上の配線が増加する。また、水平同期信号Ｈ２および垂直同期信号Ｖ２を供給されるＬＳＩの個数が増加すると、各ＬＳＩの配線容量やピン容量により水平同期信号Ｈ２および垂直同期信号Ｖ２が遅延し、複数のＬＳＩを正確に同期させて動作させることができなくなり、ディスプレイ上に出画される映像を完全に同期させて出力することができない。
【００３１】
本発明の目的は、走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる映像信号変換装置を提供することである。
【００３２】
本発明の他の目的は、垂直同期信号を正確なタイミングで発生させて常に安定に動作することができる映像信号変換装置を提供することである。
【００３３】
本発明のさらに他の目的は、複数の集積回路間で同期信号の受け渡しを行うことなく、複数の集積回路を正確に同期させて動作させることができる映像信号変換装置を提供することである。
【課題を解決するための手段】
【００３４】
（１）第１の発明
第１の発明に係る映像信号変換装置は、入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、映像信号を記憶する記憶手段と、入力される映像信号を記憶手段に記憶させ、記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換手段と、垂直周波数変換手段から出力される映像信号の走査線数を変換する走査線変換手段と、垂直周波数変換手段および走査線変換手段の動作を制御するための同期制御信号を垂直周波数変換手段および走査線変換手段へ出力する同期制御手段とを備え、同期制御手段は、垂直周波数変換手段の出力側および走査線変換手段の入力側の基準となる水平同期信号を発生させる第１の水平同期信号発生手段と、第１の水平同期信号発生手段から発生される水平同期信号を用いて垂直同期信号を発生させる垂直同期信号発生手段と、走査線変換手段の出力側の基準となる水平同期信号を発生させる第２の水平同期信号発生手段と、垂直周波数変換手段に入力される映像信号の垂直同期信号および垂直同期信号発生手段から出力される垂直同期信号を受け、垂直周波数変換手段の出力側および走査線変換手段の入力側の基準となる垂直同期信号として、垂直周波数変換手段が垂直周波数変換を行う場合に垂直同期信号発生手段の垂直同期信号を選択して出力し、垂直周波数変換手段が垂直周波数変換を行わない場合に垂直周波数変換手段に入力される映像信号の垂直同期信号を選択して出力する選択手段とを含み、第１および第２の水平同期信号発生手段は、選択手段から出力される垂直同期信号によりリセットされるものである。
【００３５】
第１の発明に係る映像信号変換装置においては、垂直周波数変換手段の後に走査線変換手段を配置する場合において、垂直周波数変換の有無に関わらず、第１の水平同期信号発生手段により垂直周波数変換手段の出力側および走査線変換手段の入力側の基準となる水平同期信号を発生させ、第１の水平同期信号発生手段とは別の第２の水平同期信号発生手段により走査線変換手段の出力側の基準となる水平同期信号を発生させ、垂直周波数変換手段の出力側以降の垂直同期信号により第１および第２の水平同期信号発生手段をリセットしている。したがって、走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる。
【００３６】
（２）第２の発明
第２の発明に係る映像信号変換装置は、第１の発明に係る映像信号変換装置の構成において、第１の水平同期信号発生手段は、垂直周波数変換手段の出力側および走査線変換手段の入力側の基準となる水平同期信号を発生させる第１のカウンタを含み、垂直同期信号発生手段は、第１のカウンタから発生される水平同期信号を分周して垂直同期信号を発生させる第２のカウンタを含み、第２の水平同期信号発生手段は、所定のクロックを発生させるＰＬＬ回路の基準パルスを発生させる第３のカウンタと、ＰＬＬ回路の分周比を決定し、ＰＬＬ回路から出力されるクロックを分周して走査線変換手段の出力側の基準となる水平同期信号を発生させる第４のカウンタとを含み、第１および第３のカウンタは、選択手段から出力される垂直同期信号によりリセットされるものである。
【００３７】
この場合、第１のカウンタにより垂直周波数変換手段の出力側および走査線変換手段の入力側の基準となる水平同期信号を作り直し、第１のカウンタとは別の第３のカウンタによりＰＬＬ回路の基準パルスを作成し、垂直周波数変換手段の出力側以降の垂直同期信号により第１および第３のカウンタをリセットしているので、走査線変換手段による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックをほぼ一定に保つことが可能となる。また、垂直周波数変換以降の各カウンタの設定は、入力される映像信号の周波数や画素数に関わらず、常に走査線変換での変換比のみで決定されるため、各カウンタの設定も容易となる。
【００３８】
（３）第３の発明
第３の発明に係る映像信号変換装置は、第２の発明に係る映像信号変換装置の構成において、第４のカウンタは、選択手段から出力される垂直同期信号によりリセットされる。
【００３９】
この場合、ＰＬＬ回路の基準パルスおよびフィードバックパルスを出力する第３および第４カウンタを同時にリセットすることができるので、当該ＰＬＬ回路の発振動作を安定にすることができる。
【００４０】
（４）第４の発明
第４の発明に係る映像信号変換装置は、入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、入力される映像信号の走査線数を変換する走査線変換手段と、映像信号を記憶する記憶手段と、走査線変換手段から出力される映像信号を記憶手段に記憶させ、記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換手段と、走査線変換手段および垂直周波数変換手段の動作を制御するための同期制御信号を走査線変換手段および垂直周波数変換手段へ出力する同期制御手段とを備え、同期制御手段は、走査線変換手段の出力側および垂直周波数変換手段の入力側の基準となる水平同期信号を発生させる第１の水平同期信号発生手段と、所定の基準パルスを発生するパルス発生手段と、パルス発生手段から発生される基準パルスを用いて垂直同期信号を発生させる垂直同期信号発生手段と、パルス発生手段から発生される基準パルスを用いて垂直周波数変換手段の出力側の基準となる水平同期信号を発生させる第２の水平同期信号発生手段と、走査線変換手段に入力される映像信号の垂直同期信号および垂直同期信号発生手段から出力される垂直同期信号を受け、垂直周波数変換手段の出力側の基準となる垂直同期信号として、垂直周波数変換手段が垂直周波数変換を行う場合に垂直同期信号発生手段の垂直同期信号を選択して出力し、垂直周波数変換手段が垂直周波数変換を行わない場合に走査線変換手段に入力される映像信号の垂直同期信号を選択して出力する選択手段とを含み、第１の水平同期信号発生手段は、走査線変換手段に入力される映像信号の垂直同期信号によりリセットされ、パルス発生手段は、選択手段から出力される垂直同期信号によりリセットされるものである。
【００４１】
第４の発明に係る映像信号変換装置においては、走査線変換手段の後に垂直周波数変換手段を配置する場合において、垂直周波数変換の有無に関わらず、第１の水平同期信号発生手段により走査線変換の変換率に応じた周波数で走査線変換手段の出力側および垂直周波数変換手段の入力側の基準となる水平同期信号を発生させ、第２の水平同期信号発生手段によりパルス発生手段から発生される基準パルスを用いて垂直周波数変換手段の出力側の基準となる水平同期信号を発生させ、走査線変換手段に入力される映像信号の垂直同期信号により第１の水平同期信号発生手段をリセットし、選択手段から出力される垂直同期信号によりパルス発生手段をリセットしている。したがって、走査線変換後に垂直周波数変換を行うことができるとともに、走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる。
【００４２】
（５）第５の発明
第５の発明に係る映像信号変換装置は、第４の発明に係る映像信号変換装置の構成において、第１の水平同期信号発生手段は、走査線変換手段の出力側および垂直周波数変換手段の入力側の基準となる水平同期信号を発生させる第１のカウンタを含み、パルス発生手段は、所定のクロックを発生させるＰＬＬ回路の基準パルスとなる水平同期信号を発生させる第２のカウンタを含み、垂直同期信号発生手段は、第２のカウンタから発生される水平同期信号を分周して垂直同期信号を発生させる第３のカウンタを含み、第２の水平同期信号発生手段は、ＰＬＬ回路の分周比を決定し、ＰＬＬ回路から出力されるクロックを分周して垂直周波数変換手段の出力側の基準となる水平同期信号を発生させる第４のカウンタを含み、第１のカウンタは、走査線変換手段に入力される映像信号の垂直同期信号によりリセットされ、第２のカウンタは、選択手段から出力される垂直同期信号によりリセットされるものである。
【００４３】
この場合、走査線変換の変換率に応じた周波数で水平同期信号を発生する第１のカウンタと、垂直周波数変換手段の出力側の基準パルスを発生する第２のカウンタとを設け、第２のカウンタの出力を第４のカウンタに入力されるクロックを出力するＰＬＬ回路の基準パルスとし、走査線変換手段に入力される映像信号の垂直同期信号により第１のカウンタをリセットし、垂直周波数変換手段の出力側の垂直同期信号により第２のカウンタをリセットしているので、走査線変換後に垂直周波数変換を行うことができるとともに、走査線変換手段による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックをほぼ一定に保つことが可能となる。
【００４４】
（６）第６の発明
第６の発明に係る映像信号変換装置は、第５の発明に係る映像信号変換装置の構成において、第４のカウンタは、選択手段から出力される垂直同期信号によりリセットされる。
【００４５】
この場合、ＰＬＬ回路の基準パルスおよびフィードバックパルスを出力する第２および第４カウンタを同時にリセットすることができるので、当該ＰＬＬ回路の発振動作を安定にすることができる。
【００４６】
（７）第７の発明
第７の発明に係る映像信号変換装置は、入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、映像信号を記憶する記憶手段と、記憶手段に記憶されている映像信号の垂直周波数を変換する垂直周波数変換手段と、映像信号の走査線数を変換する走査線変換手段と、垂直周波数変換手段および走査線変換手段の動作を制御するための同期制御信号を垂直周波数変換手段および走査線変換手段へ出力する同期制御手段とを備え、同期制御手段は、垂直同期信号によってリセットされる水平同期信号を発生するとともに、水平同期信号から垂直同期信号によって水平同期信号がリセットされる直前の最後のパルスを抜き取る水平同期信号発生手段を含むものである。
【００４７】
第７の発明に係る映像信号変換装置においては、垂直同期信号によってリセットされる水平同期信号を発生するとともに、水平同期信号から垂直同期信号によって水平同期信号がリセットされる直前の最後のパルスが抜き取られているので、最後の水平期間の幅を十分に広げることができ、垂直同期信号を正確なタイミングで発生させて常に安定に動作することができる。
【００４８】
（８）第８の発明
第８の発明に係る映像信号変換装置は、第７の発明に係る映像信号変換装置の構成において、水平同期信号発生手段は、入力パルスをカウントして所定のタイミングでパルスを発生させるパルス発生手段と、パルス発生手段から出力されるパルスをカウントし、カウンタ値が最大値となる最後のパルスを検出する最大値検出手段と、パルス発生手段から出力されるパルスを遅延して遅延パルスを発生させる遅延手段と、遅延手段から出力される遅延パルスから最大値検出手段により検出された最後のパルスを遅延した遅延パルスを抜き取る抜き取り手段とを含むものである。
【００４９】
この場合、入力パルスをカウントしてパルスを発生させるパルス発生手段と、パルス発生手段から出力されるパルスのカウンタ値が最大値となる最後のパルスが検出され、パルス発生手段から出力されるパルスを遅延した遅延パルスから、検出された最後のパルスの遅延パルスが抜き取られるので、垂直同期信号によって水平同期信号がリセットされる直前の最後のパルスを抜き取ることができ、最後の水平期間の幅を十分に広げることができる。
【００５０】
（９）第９の発明
第９の発明に係る映像信号変換装置は、入力される映像信号を表示装置に適合する映像信号へ変換する映像信号変換装置であって、映像信号変換装置の動作を設定するための制御信号をデコードするデコード手段と、デコード手段のデコード結果から垂直周波数変換がオフ状態からオン状態に切り換えられるタイミングを検出してリセットパルスを出力するリセット手段と、リセット手段から出力されるリセットパルスによりリセットされる垂直周波数変換後の水平同期信号を発生させる第１のカウンタと、リセット手段から出力されるリセットパルスによりリセットされる垂直周波数変換後の垂直同期信号を発生させる第２のカウンタとを備えるものである。
【００５１】
第９の発明に係る映像信号変換装置においては、映像信号変換装置の動作を設定するための制御信号がデコードされ、デコード結果から垂直周波数変換がオフ状態からオン状態になるタイミングでリセットパルスが出力され、リセットパルスにより垂直周波数変換後の水平同期信号および垂直同期信号がリセットされる。したがって、映像信号変換装置を集積回路により作成し、複数の集積回路を用いて垂直周波数変換を行う場合に、複数の集積回路間で同期信号の受け渡しを行うことなく、複数の集積回路を正確に同期させて動作することができる。
【発明の効果】
【００５２】
本発明によれば、垂直周波数変換手段、インターレース／プログレッシブ変換手段、水平画素変換手段、および垂直画素数変換手段の接続順序を適応的に切り替え、映像信号の変換内容に応じて記憶手段の記憶容量を最も有効に活用できるように各手段を配置することができるので、画質を劣化させることなく、記憶手段の記憶容量を必要最小限に抑えることができる。
【００５３】
また、本発明によれば、垂直周波数変換手段の後に走査線変換手段を配置する場合において、垂直周波数変換の有無に関わらず、第１の水平同期信号発生手段により垂直周波数変換手段の出力側および走査線変換手段の入力側の基準となる水平同期信号を発生させ、第１の水平同期信号発生手段とは別の第２の水平同期信号発生手段により走査線変換手段の出力側の基準となる水平同期信号を発生させ、垂直周波数変換手段の出力側以降の垂直同期信号により第１および第２の水平同期信号発生手段をリセットしているので、走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる。
【００５４】
また、本発明によれば、走査線変換手段の後に垂直周波数変換手段を配置する場合において、垂直周波数変換の有無に関わらず、第１の水平同期信号発生手段により走査線変換の変換率に応じた周波数で走査線変換手段の出力側および垂直周波数変換手段の入力側の基準となる水平同期信号を発生させ、第２の水平同期信号発生手段によりパルス発生手段から発生される基準パルスを用いて垂直周波数変換手段の出力側の基準となる水平同期信号を発生させ、走査線変換手段に入力される映像信号の垂直同期信号により第１の水平同期信号発生手段をリセットし、選択手段から出力される垂直同期信号によりパルス発生手段をリセットしているので、走査線変換後に垂直周波数変換を行うことができるとともに、走査線変換による拡大縮小に関わらず、装置の出力側の同期信号をほぼ一定に保つことができる。
【００５５】
また、本発明によれば、垂直同期信号によってリセットされる水平同期信号を発生するとともに、水平同期信号から垂直同期信号によって水平同期信号がリセットされる直前の最後のパルスが抜き取られているので、最後の水平期間の幅を十分に広げることができ、垂直同期信号を正確なタイミングで発生させて常に安定に動作することができる。
【００５６】
また、本発明によれば、映像信号変換装置の動作を設定するための制御信号がデコードされ、デコードされた制御信号により垂直周波数変換がオフ状態からオン状態になるタイミングでリセットパルスが出力され、リセットパルスにより垂直周波数変換後の水平同期信号および垂直同期信号がリセットされるので、映像信号変換装置を集積回路により作成し、複数の集積回路を用いて垂直周波数変換を行う場合に、複数の集積回路間で同期信号の受け渡しを行うことなく、複数の集積回路を正確に同期させて動作することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態による映像信号変換装置の構成を示すブロック図
【図２】フィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第１の例を示すブロック図
【図３】フィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第２の例を示すブロック図
【図４】フィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第３の例を示すブロック図
【図５】フィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第４の例を示すブロック図
【図６】フィールドメモリを必要とするＩＰ変換を行う場合の各ブロックの接続順序の第１の例を示すブロック図
【図７】フィールドメモリを必要とするＩＰ変換を行う場合の各ブロックの接続順序の第２の例を示すブロック図
【図８】本発明の第２の実施の形態による映像信号変換装置の構成を示すブロック図
【図９】図８に示す走査線変換処理部による拡大処理時の各水平同期信号のタイミング図
【図１０】図８に示す走査線変換処理部による拡大処理を説明するための表示画像を示す模式図
【図１１】図８に示す走査線変換処理部による縮小処理時の各水平同期信号のタイミング図
【図１２】図８に示す走査線変換処理部による縮小処理を説明するための表示画像を示す模式図
【図１３】本発明の第３の実施の形態による映像信号変換装置の構成を示すブロック図
【図１４】本発明の第４の実施の形態による映像信号変換装置の構成を示すブロック図
【図１５】図１４に示す抜き取り機能付きＨカウンタおよび抜き取り機能付き分周比カウンタとして用いられる抜き取り機能付きカウンタの一例の構成を示すブロック図
【図１６】図１５に示す抜き取り機能付きカウンタの動作を説明するためのタイミング図
【図１７】本発明の第５の実施の形態による映像信号変換装置に用いられる同期信号発生回路の構成を示すブロック図
【図１８】垂直周波数変換を行わずに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図
【図１９】垂直周波数変換を行うとともに走査線変換を行う従来の映像信号変換装置の構成を示すブロック図
【図２０】図１９に示すような映像信号変換装置をＬＳＩにより作成し、作成した２個のＬＳＩを同期して動作させて垂直周波数変換および走査線変換を行う従来の映像信号変換装置の構成を示すブロック図
【発明を実施するための形態】
【００５８】
以下、本発明の映像信号変換装置の各実施の形態について説明する。本発明による映像信号変換装置は、ＰＤＰ（プラズマディスプレイパネル）、液晶パネル等のドットマトリックス表示を行う表示装置に好適に用いられる映像信号を出力するものであり、マトリックス表示を行う表示装置であれば、ＣＲＴ（陰極線管）等にも用いることができる。
【００５９】
（第１の実施の形態）
まず、本発明の第１の実施の形態による映像信号変換装置について説明する。図１は、本発明の第１の実施の形態による映像信号変換装置の構成を示すブロック図である。
【００６０】
図１に示す映像信号変換装置は、フィールドメモリ１、メモリ制御処理部２、ＩＰ（インターレース／プログレッシブ）変換処理部３、走査線変換処理部４、水平画素変換処理部５、セレクタ制御部６およびセレクタＳ１〜Ｓ４を備える。
【００６１】
セレクタＳ１は、セレクタ制御部６によりその選択動作が制御され、装置外部のＡＤ（アナログ／デジタル）変換器（図示省略）によりデジタル化された映像信号ＤＶ、走査線変換処理部４の出力および水平画素変換処理部５の出力を受け、これらの３つの入力のうちの一つをメモリ制御処理部２へ出力する。
【００６２】
メモリ制御処理部２は、セレクタＳ１の出力を受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ１へ出力し、セレクタＳ１の出力をフィールドメモリ１に書き込んだり、フィールドメモリ１に書き込まれたデータを読み出し、フィールドメモリ１との間で映像信号の受け渡しを行い、必要に応じて垂直周波数変換を行う。
【００６３】
セレクタＳ２は、セレクタ制御部６によりその選択動作が制御され、映像信号ＤＶ、メモリ制御処理部２の出力および水平画素変換処理部５の出力を受け、これらの３つの入力のうちの一つをＩＰ変換処理部３へ出力する。
【００６４】
ＩＰ変換処理部３は、セレクタＳ２の出力を受け、入力される映像信号がインターレース信号であった場合にプログレッシブ信号に変換し、逆にプログレッシブ信号の場合にそのままスルーして走査線変換処理部４へ出力する。
【００６５】
走査線変換処理部４は、ＩＰ変換処理部３から出力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行う。
【００６６】
セレクタＳ３は、セレクタ制御部６によりその選択動作が制御され、映像信号ＤＶ、走査線変換処理部４の出力および水平画素変換処理部５の出力を受け、これらの３つの入力のうちの一つを水平画素変換処理部５へ出力する。
【００６７】
水平画素変換処理部５は、セレクタＳ３の出力を受け、入力される映像信号の水平画素数を増減して水平方向の拡大処理および縮小処理を行う。
【００６８】
セレクタＳ４は、セレクタ制御部６によりその選択動作が制御され、走査線変換処理部４の出力、水平画素変換処理部５の出力およびメモリ制御処理部２の出力を受け、これらの３つの入力のうちの一つを変換後の映像信号ＴＶとして表示装置（図示省略）へ出力する。
【００６９】
セレクタ制御部６は、走査線変換係数信号Ｋ１、水平画素変換係数信号Ｋ２およびＩＰ変換モード信号Ｋ３を入力され、走査線の変換率、水平画素数の変換率およびＩＰ変換のモードに応じて各ブロックが後述する順序で接続されるようにセレクタＳ１〜Ｓ４の選択動作を制御する。
【００７０】
なお、図示を省略しているが、図１に示す映像信号変換装置は、同期処理部をさらに備え、同期処理部は、外部から入力される同期信号を受け、この同期信号を基に、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４および水平画素変換処理部５の動作を適正に制御するため、所定のクロック、水平同期信号および垂直同期信号を各ブロックに与えている。
【００７１】
本実施の形態では、フィールドメモリ１が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換手段に相当し、ＩＰ変換処理部３がインターレース／プログレッシブ変換手段に相当し、走査線変換処理部４が走査線変換手段に相当し、水平画素変換処理部５が水平画素変換手段に相当し、セレクタ制御部６およびセレクタＳ１〜Ｓ４が接続切り替え手段に相当する。
【００７２】
次に、走査線変換係数信号Ｋ１、水平画素変換係数信号Ｋ２およびＩＰ変換モード信号Ｋ３について説明する。
【００７３】
走査線変換および水平画素変換は、変換前の垂直方向または水平方向の画素数をｋとし、変換後の垂直方向または水平方向の画素数を１とした場合、ｋが１よりも大きいときには縮小処理、ｋが１よりも小さいときには拡大処理となる。例えば、走査線変換係数信号Ｋ１が１より大きい場合、走査線変換として縮小処理が行われることがセレクタ制御部６に通知され、走査線変換係数信号Ｋ１が１より小さい場合、走査線変換として拡大処理が行われることがセレクタ制御部６に通知される。
【００７４】
同様に、水平画素変換係数信号Ｋ２が１より大きい場合、水平画素変換として縮小処理が行われることがセレクタ制御部６に通知され、水平画素変換係数信号Ｋ２が１より小さい場合、水平画素変換として拡大処理が行われることがセレクタ制御部６に通知される。
【００７５】
また、ＩＰ変換の方式には、例えば、フレーム間の動き検出を行って、その動きの程度に応じて自フィールドの情報と前フィールドの情報との合成比率を替えてライン補間を行う動き適応型ＩＰ変換と、自フィールドの情報のみで補間を行うフィールド内補間とがある。前者は前フィールドや前フレームの情報が必要になるため、ＩＰ変換をする前にフィールドメモリが必要になり、垂直周波数変換とは両立することはできない。一方、後者はフィールドメモリを必要としないため、垂直周波数変換と両立することも可能である。なお、ＩＰ変換を行う場合、走査線変換はＩＰ変換の後で行わなければならない。
【００７６】
このように、ＩＰ変換のモードとして、ＩＰ変換を行わないモード、フィールドメモリを必要としないＩＰ変換のモードおよびフィールドメモリを必要とするＩＰ変換のモードがある。したがって、ＩＰ変換モード信号Ｋ３は、セレクタ制御部６に上記の３つのモードの一つを通知する。
【００７７】
次に、上記３つの判断基準に従って各ブロックがどのような順序で接続されるかについて説明する。
【００７８】
図２〜図５は、入力される映像信号が時間軸方向の処理を含んだＩＰ変換を必要としない場合すなわちフィールドメモリを必要としないＩＰ変換を行う場合またはＩＰ変換を行わない場合の各ブロックの接続順序の第１ないし第４の例を示すブロック図である。
【００７９】
まず、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多くかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも多い場合、水平画素変換および走査線変換がともに縮小処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、水平画素変換処理部５および走査線変換処理部４をメモリ制御処理部２の前段に配置する必要がある。
【００８０】
したがって、走査線変換係数信号Ｋ１により走査線変換として縮小処理が行われることが通知され、水平画素変換係数信号Ｋ２により水平画素変換として縮小処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりＩＰ変換を行わないモードまたはフィールドメモリを必要としないＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（１，２，０，２）となる信号を出力する。この結果、図２に示すように、水平画素変換処理部５、ＩＰ変換処理部３、走査線変換処理部４、メモリ制御処理部２の順に各ブロックが接続される。
【００８１】
なお、例えば、水平画素変換として１：３の縮小処理および走査線変換として１：２の縮小処理を行うとき、水平画素変換を走査線変換より先に行った方が全体の情報量が少なくなり、動作速度を向上することができる。このように、両者とも縮小処理である場合には、縮小比率が大きい変換を先に行うことが好ましく、水平画素変換処理部５および走査線変換処理部４のうち縮小比率が大きい処理を行う処理部が先に配置されるように接続されることが好ましい。
【００８２】
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少なくかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも多い場合、水平画素変換が拡大処理となり、走査線変換が縮小処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、走査線変換処理部４をメモリ制御処理部２の前段に配置し、水平画素変換処理部５をメモリ制御処理部２の後段に配置する必要がある。
【００８３】
したがって、走査線変換係数信号Ｋ１により走査線変換として縮小処理が行われることが通知され、水平画素変換係数信号Ｋ２により水平画素変換として拡大処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりＩＰ変換を行わないモードまたはフィールドメモリを必要としないＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（１，０，２，１）となる信号を出力する。この結果、図３に示すように、ＩＰ変換処理部３、走査線変換処理部４、メモリ制御処理部２、水平画素変換処理部５の順に各ブロックが接続される。
【００８４】
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多くかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも少ない場合、水平画素変換が縮小処理となり、走査線変換が拡大処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、水平画素変換処理部５をメモリ制御処理部２の前段に配置し、走査線変換処理部４をメモリ制御処理部２の後段に配置する必要がある。
【００８５】
したがって、走査線変換係数信号Ｋ１により走査線変換として拡大処理が行われることが通知され、水平画素変換係数信号Ｋ２により水平画素変換として縮小処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりＩＰ変換を行わないモードまたはフィールドメモリを必要としないＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（２，１，０，０）となる信号を出力する。この結果、図４に示すように、水平画素変換処理部５、ＩＰ変換処理部３、走査線変換処理部４、メモリ制御処理部２の順に各ブロックが接続される。
【００８６】
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少なくかつ映像信号の垂直画素数がディスプレイパネルの垂直画素数よりも少ない場合、水平画素変換および走査線変換がともに拡大処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、走査線変換処理部４および水平画素変換処理部５をメモリ制御処理部２の後段に配置する必要がある。
【００８７】
また、メモリ制御処理部２の後段に走査線変換処理部４を配置する場合、走査線変換処理部４の出力側の水平同期信号の周波数が常に一定に保たれ、走査線変換処理部４の前段に配置された水平画素変換処理部５により拡大処理が行われたとすると、拡大処理により処理後の映像信号の情報量が多くなり、走査線変換処理部４のラインメモリの記憶容量を増加させたり、ラインメモリの動作周波数を高くしなければならない。このため、水平画素変換処理部５を走査線変換処理部４の後段に配置する必要がある。
【００８８】
したがって、走査線変換係数信号Ｋ１により走査線変換として拡大処理が行われることが通知され、水平画素変換係数信号Ｋ２により水平画素変換として拡大処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりＩＰ変換を行わないモードまたはフィールドメモリを必要としないＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（０，１，１，１）となる信号を出力する。この結果、図５に示すように、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４、水平画素変換処理部５の順に各ブロックが接続される。
【００８９】
図６および図７は、入力される映像信号が時間軸方向の処理を含んだインターレース／プログレッシブ変換を必要とする場合すなわちフィールドメモリを必要とするＩＰ変換を行う場合の各ブロックの接続順序の第１および第２の例を示すブロック図である。この場合、ＩＰ変換処理部３がメモリ制御処理部２の後段に配置され、走査線変換処理部４がＩＰ変換処理部３の後段に配置されなければならないので、水平画素変換処理部５をメモリ制御処理部２のどちら側に配置するかを選択する。
【００９０】
まず、映像信号の水平画素数がディスプレイパネルの水平画素数よりも多い場合、水平画素変換は縮小処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、水平画素変換処理部５をメモリ制御処理部２の前段に配置する必要がある。
【００９１】
したがって、水平画素変換係数信号Ｋ２により水平画素変換として縮小処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりフィールドメモリを必要とするＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（２，１，０，０）となる信号を出力する。この結果、図６に示すように、水平画素変換処理部５、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４の順に各ブロックが接続される。
【００９２】
次に、映像信号の水平画素数がディスプレイパネルの水平画素数よりも少ない場合、水平画素変換は拡大処理となる。この場合、フィールドメモリ１の記憶容量を必要最低限にするため、水平画素変換処理部５をメモリ制御処理部２の後段に配置する必要がある。
【００９３】
したがって、水平画素変換係数信号Ｋ２により水平画素変換として拡大処理が行われることが通知され、ＩＰ変換モード信号Ｋ３によりフィールドメモリを必要とするＩＰ変換のモードが通知されると、セレクタ制御部６は、各セレクタＳ１〜Ｓ４の選択信号ＳＥＬ１〜ＳＥＬ４として、（ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４）＝（０，１，１，１）となる信号を出力する。この結果、図７に示すように、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４、水平画素変換処理部５の順に各ブロックが接続される。
【００９４】
上記のように、本実施の形態では、メモリ制御処理部２、ＩＰ変換処理部３、走査線変換処理部４、水平画素変換処理部５の接続順序を適応的に切り替えることができるので、映像信号の変換内容に応じてフィールドメモリ１の記憶容量を最も有効に活用できるように各ブロックを配置することができる。したがって、画質を劣化させることなく、フィールドメモリ１の記憶容量を必要最小限に抑えることができるとともに、装置の動作速度を向上させることが可能となり、対応可能な映像信号の範囲および拡大縮小の範囲を大きくすることができる。また、従来と同じ処理をする場合には動作クロックを低く設定することが可能となるため、消費電力も低減することができる。
【００９５】
なお、拡大処理および縮小処理を行わないときは、各ブロックをどのような順序で接続してもよく、映像信号変換装置を含むディスプレイシステム全体の仕様等に応じて各ブロックを接続すればよい。
【００９６】
（第２の実施の形態）
次に、本発明の第２の実施の形態による映像信号変換装置について説明する。図８は、本発明の第２の実施の形態による映像信号変換装置の構成を示すブロック図である。
【００９７】
図８に示す映像信号変換装置は、フィールドメモリ１、メモリ制御処理部２、走査線変換処理部４および同期処理部７を備える。同期処理部７は、ＰＬＬ回路７１，７２、分周比カウンタ７３，７４、水晶発振子７５、Ｈカウンタ７６，７７、Ｖカウンタ７８およびセレクタ７９を含む。
【００９８】
メモリ制御処理部２は、装置外部のＡＤ変換器（図示省略）によりデジタル化された映像信号ＤＶを受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ１へ出力し、入力される映像信号をフィールドメモリ１に書き込んだり、フィールドメモリ１に書き込まれたデータを読み出したりして、フィールドメモリ１との間で映像信号の受け渡しを行うとともに、必要に応じて垂直周波数変換を行う。また、メモリ制御処理部２は、メモリ制御処理部２の入力側の基準パルス（装置全体の入力側の基準パルス）となる垂直同期信号Ｖ１として外部からデジタル映像信号ＤＶの垂直同期信号ＶＳを入力される。
【００９９】
走査線変換処理部４は、メモリ制御処理部２の出力を受け、入力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行い、変換後の映像信号ＬＶを出力する。
【０１００】
ＰＬＬ回路７１は、外部からデジタル映像信号ＤＶの水平同期信号ＨＳを入力され、第１のクロックＣＫ１を発生させる。分周比カウンタ７３は、ＰＬＬ回路７１の分周比を決定しすなわち第１のクロックＣＫ１を分周し、ＰＬＬ回路７１へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部２の入力側の基準パルス（装置全体の入力側の基準パルス）となる水平同期信号Ｈ１としてメモリ制御処理部２へ出力する。
【０１０１】
水晶発振子７５は、第２のクロックＣＫ２を発生させる。Ｈカウンタ７６は、第２のクロックＣＫ２を分周し、走査線変換前すなわちメモリ制御処理部２の出力側の基準パルスおよび走査線変換処理部４の入力側の基準パルスとなる水平同期信号Ｈ２をメモリ制御処理部２および走査線変換処理部４へ出力する。Ｖカウンタ７８は、Ｈカウンタ７６から出力される水平同期信号Ｈ２を分周し、垂直同期信号Ｖ２’をセレクタ７９へ出力する。
【０１０２】
セレクタ７９は、メモリ制御処理部２の入力側の基準パルス（装置全体の入力側の基準パルス）となる垂直同期信号Ｖ１として外部から入力されるデジタル映像信号ＤＶの垂直同期信号ＶＳおよびＶカウンタ７８から出力される垂直同期信号Ｖ２’を受け、メモリ制御処理部２により垂直周波数変換を行う場合は垂直同期信号Ｖ２’を選択し、垂直周波数変換を行わない場合は垂直同期信号Ｖ１を選択し、走査線変換前すなわちメモリ制御処理部２の出力側の基準パルスおよび走査線変換処理部４の入力側の基準パルスとなる垂直同期信号Ｖ２および走査線変換後すなわち走査線変換処理部４の出力側の基準パルスとなる垂直同期信号Ｖ３としてメモリ制御処理部２および走査線変換処理部４へ出力する。
【０１０３】
Ｈカウンタ７７は、第２のクロックＣＫ２を分周し、基準パルスを出力する。ＰＬＬ回路７２は、Ｈカウンタ７７から出力される基準パルスを入力され、第３のクロックＣＫ３を発生させる。分周比カウンタ７４は、ＰＬＬ回路７２の分周比を決定しすなわち第３のクロックＣＫ３を分周し、ＰＬＬ回路７２へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換処理部４の出力側の基準パルス（装置全体の出力側の基準パルス）となる水平同期信号Ｈ３として走査線変換処理部４へ出力する。
【０１０４】
また、Ｈカウンタ７６，７７および分周比カウンタ７４はいずれもセレクタ７９により選択された垂直同期信号Ｖ２（リセットパルスＲＳＴ）によってリセットされる。ここで、垂直周波数変換時にセレクタ７９がＶカウンタ７８の出力Ｖ２’を選択するため、Ｈカウンタ７６は、自分自身で作った水平同期信号Ｈ２を基準に作成された垂直同期信号Ｖ２によりリセットされ、一見意味がないように思われる。
【０１０５】
しかしながら、例えば、図８に示す映像信号変換装置をＬＳＩにより作成し、複数のＬＳＩを同期運転するときに、他のＬＳＩから垂直周波数変換後の垂直同期信号が入力される場合を考えると、Ｈカウンタ７６のリセット機能が重要となる。この場合、Ｖカウンタ７８にもリセット機能が必要であることは言うまでもない。なお、図８に示す映像信号変換装置をＬＳＩにより作成する場合、製造プロセスによる制約によりＰＬＬ回路７１，７２および水晶発振子７５は集積化されず、別部品から作成され、ＬＳＩに外付けされる。この点に関して他の実施の形態も同様である。
【０１０６】
本実施の形態では、フィールドメモリ１が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換手段に相当し、走査線変換処理部４が走査線変換手段に相当し、同期処理部７が同期制御手段に相当し、Ｈカウンタ７６が第１の水平同期信号発生手段に相当し、Ｖカウンタ７８が垂直同期信号発生手段に相当し、Ｈカウンタ７７および分周比カウンタ７４が第２の水平同期信号発生手段に相当し、セレクタ７９が選択手段に相当する。また、Ｈカウンタ７６が第１のカウンタに相当し、Ｖカウンタ７８が第２のカウンタに相当し、Ｈカウンタ７７が第３のカウンタに相当し、分周比カウンタ７４が第４のカウンタに相当する。
【０１０７】
次に、上記のように構成された映像信号変換装置の動作について説明する。図９は、図８に示す走査線変換処理部４による拡大処理時の各水平同期信号のタイミング図であり、図１０は、図８に示す走査線変換処理部４による拡大処理を説明するための表示画像を示す模式図である。
【０１０８】
図９に示す２→３変換（１．５倍）による拡大処理の場合、図１０に示すように、メモリ制御処理部２の出力時点では、拡大処理によって不必要となる上下部分をカットした中央部のみを切り取り、走査線変換処理部４により中央部のみを拡大処理し、ディスプレイパネルが必要とするライン数に変換する。このとき、図９に示すように、走査線変換前の水平同期信号Ｈ２の周波数を下げ、走査線変換後の水平同期信号Ｈ３の周波数が入力時の水平同期信号Ｈ１の周波数と同等になるように操作する。
【０１０９】
上記の変換処理を行うためには、入力の水平同期信号Ｈ１と独立した周期を有する他の水平同期信号が必要となり、Ｈカウンタ７６により水平同期信号Ｈ１と独立して水平同期信号Ｈ２を発生させている。
【０１１０】
また、走査線変換後のＨカウンタ７７の設定値は、Ｈカウンタ７６の設定値と密接に関係している。例えば、図９に示すように１．５倍の拡大処理を行う場合、走査線変換前の水平同期信号Ｈ２の２周期が走査線変換後の水平同期信号Ｈ３の３周期にならなければならない。つまり、Ｈカウンタ７６，７７の設定値は、一定期間内に含まれるライン数の逆数比である３：２に設定しなければならない。したがって、走査線変換処理部４がｍ：ｎの拡大処理を行う場合、Ｈカウンタ７６の設定値とＨカウンタ７７の設定値との比は、ｎ：ｍの比にする必要がある。
【０１１１】
このようにして、フィールドメモリ１からの映像データの読み出し速度を遅くすることができるとともに、映像データの不要部分を記憶しないため、フィールドメモリ１の記憶容量を削減することができる。
【０１１２】
図１１は、図８に示す走査線変換処理部４による縮小処理時の各水平同期信号のタイミング図であり、図１２は、図８に示す走査線変換処理部４による縮小処理を説明するための表示画像を示す模式図である。
【０１１３】
図１１に示す４→３変換（０．７５倍）による縮小処理の場合、図１２に示すように、メモリ制御処理部２の出力時点で上下にダミーの黒データを挿入し、ライン数をあらかじめ多めにしておいてから走査線変換処理部４により縮小処理を行う。このとき、図１２に示すように、走査線変換前の水平同期信号Ｈ２の周期を予め０．７５倍しておき、走査線変換後の水平同期信号Ｈ３の周波数が入力時の水平同期信号Ｈ１の周波数と同等になるように操作する。
【０１１４】
また、ＰＬＬ回路７１から出力される第１のクロックＣＫ１がＡＤ変換回路でのサンプリングクロックとして用いられるのが一般的であり、分周比カウンタ７３は、基本的には入力される映像信号のドットクロックと第１のクロックＣＫ１が同一の発振周波数となるように設定される。分周比カウンタ７４は、出力される映像信号のすべての水平画素が１水平期間内に十分に入るように、また後段の回路が要求する１水平期間内のクロック数になるように設定される。Ｖカウンタ７８は、垂直同期信号Ｖ２’の周波数が後段の回路等の要求する垂直周波数となるように設定される。
【０１１５】
上記のように、後段の回路等が要求するライン数、クロック数および走査線変換の変換比から逆算してメモリ制御処理部２の出力側以降の各同期信号の周波数を定めることにより、装置の出力側の水平同期信号やクロックの周波数を一定に保つことが可能となり、これは入力される映像信号の周波数や画素数に関わらず、常に走査線変換での変換比のみで決定され、各カウンタの設定も容易となる。
【０１１６】
上記のように、本実施の形態では、メモリ制御処理部２の後に走査線変換処理部４を配置する場合において、垂直周波数変換の有無に関わらず、メモリ制御処理部２の出力側の基準パルスとなる水平同期信号Ｈ２をＨカウンタ７６により作り直し、Ｈカウンタ７６とは別のＨカウンタ７７により第３のクロックＣＫ３を発生させるＰＬＬ回路７２の基準パルスを作成し、Ｈカウンタ７６，７７とＰＬＬ回路７２の分周比を決定する分周比カウンタ７４とを、メモリ制御処理部２の出力側以降の基準パルスとなる垂直同期信号Ｖ２によりリセットしている。したがって、走査線変換処理部４による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックを一定に保つことが可能となる。
【０１１７】
また、分周比カウンタ７４にリセット機能がなくても、ＰＬＬ回路７２の追従範囲であれば、クロックは発生する。しかし、ＰＬＬ回路７２の基準パルスとフィードバックパルスの位相関係が大きくずれると、ＰＬＬ回路７２がロックするまでの間、映像が乱れたり、トップカールが発生する。このため、リセット機能を分周比カウンタ７４にも設け、基準パルスとフィードバックパルスを同時にリセットすることによって、ＰＬＬ回路７２の発振動作を安定にしている。
【０１１８】
なお、図８に示す例では、第２のクロックＣＫ２を発生させるために水晶発振子７５を用いたが、これは装置の内部の動作として、例えば、フィールドメモリ１のインターフェースやＩＰ変換等で速いクロックが要求される場合に、装置の入力側の第１のクロックＣＫ１および装置の出力側の第３のクロックＣＫ３よりも速い装置の内部の第２のクロックＣＫ２を用いるときのものである。したがって、装置の動作速度の面で問題がなければ、水晶発振子を用いずに入力側の第１のクロックＣＫ１を第２のクロックＣＫ２の代わりとして用いてもよい。
【０１１９】
逆に、水晶発振子７５を用いる利点としては、前述したように速い動作が要求されるときに有利であるだけでなく、非同期クロックであるので、ディスプレイパネル上に出画されるクロック妨害が発生しにくく目立たないこと、また仮に入力側の同期やクロックが乱れても、出力側は安定した同期およびクロックが保証できること等があげられる。
【０１２０】
（第３の実施の形態）
次に、本発明の第３の実施の形態による映像信号変換装置について説明する。図１３は、本発明の第３の実施の形態による映像信号変換装置の構成を示すブロック図である。
【０１２１】
図１３に示す映像信号変換装置は、フィールドメモリ１、メモリ制御処理部２、走査線変換処理部４および同期処理部７ａを備える。同期処理部７ａは、ＰＬＬ回路７１，７２、分周比カウンタ７３，７４、水晶発振子７５、Ｈカウンタ７６，８０、Ｖカウンタ７８およびセレクタ７９を含む。
【０１２２】
走査線変換処理部４は、装置外部のＡＤ変換器（図示省略）によりデジタル化された映像信号ＤＶを受け、入力される映像信号の走査線数を増減させて垂直方向の拡大処理および縮小処理を行う。また、走査線変換処理部４は、走査線変換処理部４の入力側の基準パルス（装置全体の入力側の基準パルス）となる垂直同期信号Ｖ１および走査線変換後すなわち走査線変換処理部４の出力側の基準パルスとなる垂直同期信号Ｖ２として外部からデジタル映像信号ＤＶの垂直同期信号ＶＳを入力される。
【０１２３】
メモリ制御処理部２は、走査線変換処理部４の出力を受け、書き込みおよび読み出しアドレス等の制御信号を発生させてフィールドメモリ１へ出力し、走査線変換処理部４の出力をフィールドメモリ１に書き込んだり、フィールドメモリ１に書き込まれたデータを読み出したりして、フィールドメモリ１との間で映像信号の受け渡しを行うとともに、必要に応じて垂直周波数変換を行い、変換後の映像信号ＬＶを出力する。また、メモリ制御処理部２は、走査線変換後すなわちメモリ制御処理部２の入力側の基準パルスとなる垂直同期信号Ｖ２として外部からデジタル映像信号ＤＶの垂直同期信号ＶＳを入力される。
【０１２４】
ＰＬＬ回路７１は、外部からデジタル映像信号ＤＶの水平同期信号ＨＳを入力され、第１のクロックＣＫ１を発生させる。分周比カウンタ７３は、ＰＬＬ回路７１の分周比を決定しすなわち第１のクロックＣＫ１を分周し、ＰＬＬ回路７１へのフィードバックパルスを発生させるとともに、当該パルスを走査線変換処理部４の入力側の基準パルス（装置全体の入力側の基準パルス）となる水平同期信号Ｈ１として走査線変換処理部４へ出力する。
【０１２５】
Ｈカウンタ８０は、第１のクロックＣＫ１を分周し、走査線変換後すなわち走査線変換処理部４の出力側の基準パルスおよびメモリ制御処理部２の入力側の基準パルスとなる水平同期信号Ｈ２を出力する。水晶発振子７５は、第２のクロックＣＫ２を発生させる。Ｈカウンタ７６は、第２のクロックＣＫ２を分周し、水平同期信号Ｈ２と同じ周波数を有するＰＬＬ回路７２の基準パルスを発生させるとともに、当該パルスをＶカウンタ７８へ出力する。Ｖカウンタ７８は、Ｈカウンタ７６から出力される基準パルスを分周し、垂直同期信号Ｖ３’を出力する。
【０１２６】
セレクタ７９は、走査線変換処理部４の入力側の基準パルス（装置全体の入力側の基準パルス）となる垂直同期信号Ｖ１として外部から入力されるデジタル映像信号ＤＶの垂直同期信号ＶＳおよびＶカウンタ７８から出力される垂直同期信号Ｖ３’を受け、メモリ制御処理部２により垂直周波数変換を行う場合は垂直同期信号Ｖ３’を選択し、垂直周波数変換を行わない場合は垂直同期信号Ｖ１を選択し、メモリ制御処理部２の出力側の基準パルス（装置全体の出力側の基準パルス）となる垂直同期信号Ｖとしてメモリ制御処理部２へ出力する。
【０１２７】
ＰＬＬ回路７２は、Ｈカウンタ７６から出力される基準パルスを入力され、第３のクロックＣＫ３を発生させる。分周比カウンタ７４は、ＰＬＬ回路７２の分周比を決定しすなわち第３のクロックＣＫ３を分周し、ＰＬＬ回路７２へのフィードバックパルスを発生させるとともに、当該パルスをメモリ制御処理部２の出力側の基準パルス（装置全体の出力側の基準パルス）となる水平同期信号Ｈ３としてメモリ制御処理部２へ出力する。
【０１２８】
また、Ｈカウンタ８０は外部から入力される垂直同期信号ＶＳ（リセットパルスＲＳＴ）によってリセットされ、Ｈカウンタ７６および分周比カウンタ７４はセレクタ７９により選択された垂直同期信号Ｖ３（リセットパルスＲＳＴ）によってリセットされる。ここで、垂直周波数変換時にセレクタ７９がＶカウンタ７８の出力Ｖ３’を選択するため、Ｈカウンタ７６は、垂直周波数変換時に自分自身で作った水平同期信号を基準に作成された垂直同期信号Ｖ３’によりリセットされ、一見意味がないように思われる。
【０１２９】
しかしながら、例えば、図１３に示す映像信号変換装置をＬＳＩにより作成し、複数のＬＳＩを同期運転するときに、他のＬＳＩから垂直周波数変換後の垂直同期信号が入力される場合を考えると、Ｈカウンタ７６のリセット機能が重要となる。この場合、Ｖカウンタ７８にもリセット機能が必要であることは言うまでもない。
【０１３０】
本実施の形態では、フィールドメモリ１が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換手段に相当し、走査線変換処理部４が走査線変換手段に相当し、同期処理部７ａが同期制御手段に相当し、Ｈカウンタ８０が第１の水平同期信号発生手段に相当し、Ｈカウンタ７６がパルス発生手段に相当し、Ｖカウンタ７８が垂直同期信号発生手段に相当し、分周比カウンタ７４が第２の水平同期信号発生手段に相当し、セレクタ７９が選択手段に相当する。また、Ｈカウンタ８０が第１のカウンタに相当し、Ｈカウンタ７６が第２のカウンタに相当し、Ｖカウンタ７８が第３のカウンタに相当し、分周比カウンタ７４が第４のカウンタに相当する。
【０１３１】
次に、上記のように構成された映像信号変換装置の動作について説明する。走査線変換前の水平同期信号Ｈ１を発生させる分周比カウンタ７３と走査線変換後の水平同期信号Ｈ２を発生させるＨカウンタ８０の間には、第２の実施の形態のＨカウンタ７６，７７の関係と同じ関係がある。つまり、走査線変換において、ｍ：ｎの変換を行うとき、分周比カウンタ７３とＨカウンタ８０の設定値はｎ：ｍにしなければならない。このとき、走査線変換前の水平同期信号Ｈ１の周波数が入力される映像信号によって決まっているため、走査線変換後の水平同期信号Ｈ２の周波数やライン数は走査線変換の変換率に従って大きく異なる。そこで、メモリ制御処理部２により水平同期信号およびクロックの乗せ替えを行うことにより、装置の出力側の水平同期信号やクロックの周波数を一定に保つことが可能となる。
【０１３２】
また、ＰＬＬ回路７１から出力される第１のクロックＣＫ１がＡＤ変換回路でのサンプリングクロックとして用いられるのが一般的であり、分周比カウンタ７３は、基本的には入力される映像信号のドットクロックと第１のクロックＣＫ１が同一の発振周波数となるように設定される。分周比カウンタ７４は、出力される映像信号のすべての水平画素が１水平期間内に十分に入るように、また後段の回路が要求する１水平期間内のクロック数になるように設定される。Ｖカウンタ７８は、垂直同期信号Ｖ３’の周波数が後段の回路等の要求する垂直周波数となるように設定される。
【０１３３】
上記のように、本実施の形態では、走査線変換処理部４の後にメモリ制御処理部２を配置する場合において、垂直周波数変換の有無に関わらず、走査線変換の変換率に応じた周波数で水平同期信号Ｈ２を発生するＨカウンタ８０と、メモリ制御処理部２の出力側の基準となる基準パルスを発生するＨカウンタ７６とを設け、Ｈカウンタ７６の出力を第３のクロックＣＫ３を発生させるＰＬＬ回路７２の基準パルスとし、さらに、Ｈカウンタ８０を入力される映像信号ＤＶの垂直同期信号ＶＳによりリセットするとともに、Ｈカウンタ７６とＰＬＬ回路７２の分周比を決定する分周比カウンタ７４とをメモリ制御処理部２の出力以降の垂直同期信号Ｖ３によりリセットしている。したがって、走査線変換後に垂直周波数変換を行うことができるとともに、走査線変換処理部４による拡大および縮小処理によらず、装置の出力側の水平同期信号およびクロックを一定に保つことが可能となる。
【０１３４】
また、分周比カウンタ７４にリセット機能がなくても、ＰＬＬ回路７２の追従範囲であれば、クロックは発生する。しかし、ＰＬＬ回路７２の基準パルスとフィードバックパルスの位相関係が大きくずれると、ＰＬＬ回路７２がロックするまでの間、映像が乱れたり、トップカールが発生する。このため、リセット機能を分周比カウンタ７４にも設け、基準パルスとフィードバックパルスを同時にリセットすることによって、ＰＬＬ回路７２の発振動作を安定にしている。
【０１３５】
なお、図１３に示す例では、第２のクロックＣＫ２を発生させるために水晶発振子７５を用いたが、これは装置の内部の動作として、例えば、フィールドメモリ１のインターフェースやＩＰ変換等で速いクロックが要求される場合に、装置の入力側の第１のクロックＣＫ１および装置の出力側の第３のクロックＣＫ３よりも速い装置の内部の第２のクロックＣＫ２を用いるときのものである。例えば、走査線変換処理部４により拡大処理を行う場合は、走査線変換処理部４の出力側には入力より速い同期信号が必要となるために、入力側の第１のクロックＣＫでは変換処理を行うことができなくなる。このため、同期信号をより速い第２のクロックＣＫ２で一度叩き直し、走査線変換処理部４およびメモリ制御処理部２へ供給して変換処理を行っている。なお、装置の動作速度の面で問題がなければ、水晶発振子を用いずに入力側の第１のクロックＣＫ１を第２のクロックＣＫ２の代わりとして用いてもよい。
【０１３６】
逆に、水晶発振子７５を用いる利点としては、前述したように速い動作が要求されるときに有利であるだけでなく、非同期クロックであるので、ディスプレイパネル上に出画されるクロック妨害が発生しにくく目立たないこと、また仮に入力側の同期やクロックが乱れても、出力側は安定した同期およびクロックが保証できること等があげられる。
【０１３７】
（第４の実施の形態）
次に、本発明の第４の実施の形態による映像信号変換装置について説明する。
【０１３８】
上記の第２および第３の実施の形態に用いたＨカウンタ７６等のリセット機能付きのカウンタでは、リセットがかかる直前の水平期間は通常の水平期間よりも短いものとなる。したがって、同期信号が供給される各ブロックにおいて、十分なクロック数が確保されないと完結しない処理、例えばラインメモリへの書き込みや読み出し等を行うときは、そのままの同期信号では動作が安定せず、最悪の場合には通常の映像領域まで影響が出る。また、さらに極端に最後の水平期間が短くなった場合には、最後の水平同期信号と最初の水平同期信号がつながってしまったり、水平同期信号から垂直同期信号を作り直している場合には、最後の水平同期信号を基準にして垂直同期信号が発生してしまう等、動作が保証できなくなる。
【０１３９】
第４の実施の形態による映像信号変換装置は、上記のような課題を解決して回路動作の安定性を向上するものである。図１４は、本発明の第４の実施の形態による映像信号変換装置の構成を示すブロック図である。
【０１４０】
図１４に示す映像信号変換装置と図８に示す映像信号変換装置とで異なる点は、同期処理部７ａが同期処理部７ｂに変更され、Ｈカウンタ７６，７７、分周比カウンタ７４が抜き取り機能付きＨカウンタ８１，８２、抜き取り機能付き分周比カウンタ８３にそれぞれ変更された点であり、その他の点は図８に示す映像信号変換装置と同様であるので、同一部分には同一符号を付し、以下詳細な説明を省略する。
【０１４１】
図１４に示す抜き取り機能付きＨカウンタ８１，８２および抜き取り機能付き分周比カウンタ８３は、リセットされるだけでなく、垂直期間の最後の水平パルスを抜き取る機能を持つカウンタである。
【０１４２】
図１５は、図１４に示す抜き取り機能付きＨカウンタ８１，８２および抜き取り機能付き分周比カウンタ８３として用いられる抜き取り機能付きカウンタの一例の構成を示すブロック図である。
【０１４３】
図１５に示す抜き取り機能付きカウンタは、パルス発生回路９１、遅延回路９２、抜き取り回路９３および最大値検出回路９４を含む。
【０１４４】
パルス発生回路９１は、クロックＣＬＫを入力され、パルスＰＧを発生するとともに、リセット信号ＲＳＴによりリセットされ、図８に示すＨカウンタ７６等に相当する回路である。遅延回路９２は、パルス発生回路９１から出力されるパルスＰＧを最大値検出回路９４の最大値パルスＭＳの遅延に合わせて遅延して遅延パルスＤＳを出力する。
【０１４５】
最大値検出回路９４は、パルス発生回路９１から出力されるパルスＰＧをカウントし、カウント値が最大となる最後の水平パルスからリセットされるまでの期間、実際には遅延パルスＤＳの最後の水平パルスの立ち上がりから最初の水平パルスの立ち上がりまでの期間すなわち最後の水平期間のみハイレベル（オン状態）になる最大値パルスＭＳを出力する。
【０１４６】
抜き取り回路９３は、最大値検出回路９４がオンしている期間すなわち最大値パルスＭＳがハイレベルの期間の間、遅延回路９３から出力される遅延パルスＤＳを抜き取り、出力パルスＯＳとして出力する。なお、遅延パルスＤＳが抜き取られる期間は、垂直期間の最初の水平同期信号が出力される直前までであり、そのタイミングになるように遅延回路９２は調整される。
【０１４７】
本実施の形態では、フィールドメモリ１が記憶手段に相当し、メモリ制御処理部２が垂直周波数変換手段に相当し、走査線変換処理部４が走査線変換手段に相当し、同期処理部７ｂが同期制御手段に相当し、抜き取り機能付きＨカウンタ８１，８２および抜き取り機能付き分周比カウンタ８３が水平同期信号発生手段に相当し、パルス発生回路９１がパルス発生手段に相当し、遅延回路９２が遅延手段に相当し、抜き取り回路９３が抜き取り手段に相当し、最大値検出回路９４が最大値検出手段に相当する。
【０１４８】
図１６は、図１５に示す抜き取り機能付きカウンタの動作を説明するためのタイミング図である。
【０１４９】
図１６に示すように、パルス発生回路９１から発生されたパルスＰＧは、遅延回路９２により遅延され、遅延回路９２から遅延パルスＤＳが出力される。このとき、最大値検出回路９４からハイレベルの最大値パルスＭＳが出力されると、最大値パルスＭＳがハイレベルの期間中の遅延パルスＤＳが抜き取り回路９３により抜き取られ、抜き取り回路９３から最後のパルスが抜き取られた出力パルスＯＳが出力される。
【０１５０】
上記の構成により、本実施の形態では、リセットされる直前の最後の水平同期信号のパルスを抜き取っているので、リセットがかかる直前の水平期間を通常の水平期間よりも長くすることができる。したがって、同期信号が供給される各ブロックにおいて、十分なクロック数が確保されないと完結しない処理、例えばラインメモリへの書き込みや読み出し等を行うときでも、安定した動作を行うことができ、常に良好な映像をディスプレイパネル等に表示することができる。
【０１５１】
なお、上記の説明では、図８に示す映像信号変換装置に対して本発明の抜き取り機能付きカウンタを適用した場合について説明したが、この例に特に限定されず、図１３に示す映像信号変換装置のＨカウンタ７６，８０および分周比カウンタ７４に対しても本発明の抜き取り機能付きカウンタを同様に適用することができ、同様の効果を得ることができる。
【０１５２】
（第５の実施の形態）
次に、本発明の第５の実施の形態による映像信号変換装置について説明する。図１７は、本発明の第５の実施の形態による映像信号変換装置に用いられる同期信号発生回路の構成を示すブロック図である。
【０１５３】
図１７に示す同期信号発生回路は、シリアルバスデコード回路１０１、エッジ検出回路１０２、Ｈカウンタ１０３およびＶカウンタ１０４を含む。
【０１５４】
シリアルバスデコード回路１０１は、例えばＩＩＣバス等のシリアルバス制御信号ＳＣをデコードする。ＩＩＣバス等のバス端子は、一般的にはマイクロコンピュータによって制御され、どのようなＬＳＩにも標準的に備えられているものである。エッジ検出回路１０２は、シリアルバスデコード回路１０１の出力の一つである垂直周波数変換のオン／オフの切り替わりを検出し、オフ状態からオン状態になったときにリセットパルスＲＳＴを発生させる。
【０１５５】
Ｈカウンタ１０３は、所定のクロックＣＬＫを受け、垂直周波数変換後の水平同期信号ＶＨを発生する。Ｖカウンタ１０４は、Ｈカウンタ１０３から出力される水平同期信号ＶＨをさらに分周し、垂直周波数変換後の垂直同期信号ＶＨを発生させる。なお、Ｈカウンタ１０３、Ｖカウンタ１０４は、図８および図１３に示すＨカウンタ７６、Ｖカウンタ７８にそれぞれ相当し、図示していないその他の各ブロックは、図８および図１３に示す各ブロックを用いることができる。
【０１５６】
本実施の形態では、シリアルバスデコード回路１０１がデコード手段に相当し、エッジ検出回路１０２がリセット手段に相当し、Ｈカウンタ１０３が第１のカウンタに相当し、Ｖカウンタ１０４が第２のカウンタに相当する。
【０１５７】
次に、図１７に示す同期信号発生回路を有する映像信号変換装置が一つのＬＳＩにより作成され、同一のＬＳＩが複数個同期運転される場合の動作について説明する。
【０１５８】
各ＬＳＩのシリアルバスデコード回路１０１は、装置に入力される映像信号の垂直同期信号ＶＳをデータのロードパルスとして用いる。したがって、垂直周波数変換をオンするという制御信号ＳＣを同一垂直期間内に同時に複数のＬＳＩのシリアルバスデコード回路１０１へ送信することにより、同一タイミングで各ＬＳＩのエッジ検出回路１０２が動作し、リセットパルスＲＳＴによりＨカウンタ１０３およびＶカウンタ１０４が同時にリセットされる。この結果、何も対策しなければ本来フリーで動く垂直周波数変換後の水平同期信号および垂直同期信号を複数のＬＳＩ間で同一位相で動かすことができる。
【０１５９】
上記のように、本実施の形態では、垂直周波数変換を行う際に、ＬＳＩを設定する上で必要不可欠なシリアルバスの制御信号の変化点によってタイミングを取ることにより、複数個のＬＳＩ間で同期信号の受け渡しを行うことなく、複数のＬＳＩを同期運転することができるとともに、プリント基板やピン容量等に起因する遅延や、プリント基板の配線そのものの複雑化を避けることができる。
【産業上の利用可能性】
【０１６０】
本発明は、映像信号を表示装置に適合する映像信号に変換する映像信号変換装置に利用することができる。
【符号の説明】
【０１６１】
１  フィールドメモリ
２  メモリ制御処理部
３  ＩＰ変換処理部
４  走査線変換処理部
５  水平画素変換処理部
６  セレクタ制御部
７，７ａ，７ｂ  同期処理部
Ｓ１〜Ｓ４  セレクタ
７１，７２  ＰＬＬ回路
７３，７４  分周比カウンタ
７５  水晶発振子
７６，７７，８０  Ｈカウンタ
７８  Ｖカウンタ
７９  セレクタ
８１，８２  抜き取り機能付きＨカウンタ
８３  抜き取り機能付き分周比カウンタ
９１  パルス発生回路
９２  遅延回路
９３  抜き取り回路
９４  最大値検出回路
１０１  シリアルバスデコード回路
１０２  エッジ検出回路
１０３  Ｈカウンタ
１０４  Ｖカウンタ
【図１】
2011090327.tif 000003
【図２】
2011090327.tif 000004
【図３】
2011090327.tif 000005
【図４】
2011090327.tif 000006
【図５】
2011090327.tif 000007
【図６】
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【図７】
2011090327.tif 000009
【図８】
2011090327.tif 000010
【図９】
2011090327.tif 000011
【図１０】
2011090327.tif 000012
【図１１】
2011090327.tif 000013
【図１２】
2011090327.tif 000014
【図１３】
2011090327.tif 000015
【図１４】
2011090327.tif 000016
【図１５】
2011090327.tif 000017
【図１６】
2011090327.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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