(57)【要約】【課題】容量素子の値をより小さくして、チップサイズの増大を抑制する。【解決手段】差動対（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）で構成される入力段回路と、差動対のそれぞれ負荷となる２つのカレントミラー回路（ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＰＭＯＳトランジスタＭＰ３、ＭＰ４）と、少なくとも一方のカレントミラー回路で駆動されるソース接地の出力トランジスタ（ＮＭＯＳトランジスタＭＮ５ａ）と、出力トランジスタのドレイン・ゲート間に接続され、抵抗素子（Ｒ１）と容量素子（Ｃ１）との直列接続からなる位相補償回路と、を備え、出力トランジスタ（ＮＭＯＳトランジスタＭＮ５ａ）は、入力段回路およびカレントミラー回路を構成するトランジスタよりもサイズが大きい。【選択図】図１
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【特許請求の範囲】
【請求項１】
差動対で構成される入力段回路と、
前記差動対のそれぞれ負荷となる２つのカレントミラー回路と、
少なくとも一方の前記カレントミラー回路で駆動されるソース接地の出力トランジスタと、
前記出力トランジスタのドレイン・ゲート間に接続され、抵抗素子と容量素子との直列接続からなる位相補償回路と、
を備え、
前記出力トランジスタは、前記入力段回路および前記カレントミラー回路を構成するトランジスタよりもサイズが大きいことを特徴とする増幅器。
【請求項２】
前記出力トランジスタは、一方の前記カレントミラー回路で駆動されると共に、他方の前記カレントミラー回路で駆動される別のカレントミラー回路によって折り返される電流で駆動されることを特徴とする請求項１記載の増幅器。
【請求項３】
メモリアレイと、
前記出力トランジスタのドレインから前記メモリアレイに電源を供給可能とする請求項１または２記載の増幅器と、
を備える半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅器および半導体記憶装置に係り、特に、半導体記憶装置に電源を供給する増幅器およびその半導体記憶装置に係る。
【背景技術】
【０００２】
電子機器等において、差動型の増幅器が広く使われている。図９は、典型的な差動型の増幅器の回路図である（例えば特許文献１参照）。図９において、ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ソースを共通に接続してＮＭＯＳトランジスタＭＮ３を介して接地し、それぞれのゲートを入力端子ＩＮ１、ＩＮ２に接続し、それぞれのドレインをＰＭＯＳトランジスタＭＰ１、ＭＰ３介して電源ＶＤＤに接続し、差動対を構成する。ＮＭＯＳトランジスタＭＮ３は、ソースを接地し、ゲートをバイアス端子Ｖｂ１に接続し、ドレインをＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースに接続し、差動対に対し電流源として機能する。
【０００３】
ＰＭＯＳトランジスタＭＰ１は、ソースを電源ＶＤＤに接続し、ゲートおよびドレインを共通にＮＭＯＳトランジスタＭＮ１のドレインおよびＰＭＯＳトランジスタＭＰ２のゲートに接続する。ＰＭＯＳトランジスタＭＰ２は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ４のドレインおよびゲートに接続し、ＰＭＯＳトランジスタＭＰ１とカレントミラーを構成する。
【０００４】
ＰＭＯＳトランジスタＭＰ３は、ソースを電源ＶＤＤに接続し、ゲートおよびドレインを共通にＮＭＯＳトランジスタＭＮ２のドレインおよびＰＭＯＳトランジスタＭＰ４のゲートに接続する。ＰＭＯＳトランジスタＭＰ４は、ソースを電源ＶＤＤに接続し、ドレインをＮＭＯＳトランジスタＭＮ５のドレインおよびＮＭＯＳトランジスタＭＰ５のゲートに接続し、ＰＭＯＳトランジスタＭＰ３とカレントミラーを構成する。
【０００５】
ＮＭＯＳトランジスタＭＮ４は、ソースを接地する。ＮＭＯＳトランジスタＭＮ５は、ソースを接地し、ゲートをＮＭＯＳトランジスタＭＮ４のドレインおよびゲートに接続し、ＮＭＯＳトランジスタＭＮ４とカレントミラーを構成する。
【０００６】
ＰＭＯＳトランジスタＭＰ５は、ソースを電源ＶＤＤに接続し、ドレインを出力端子ＯＵＴに接続する。容量素子Ｃ１は、ＰＭＯＳトランジスタＭＰ５のドレイン・ゲート間に接続され、増幅器の位相補償として機能する。
【０００７】
以上のような構成の増幅器は、入力端子ＩＮ１、ＩＮ２間に供給される差動信号を増幅し、出力端子ＯＵＴから出力信号を出力する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第３１１９６１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は本発明において与えられる。
【００１０】
ＤＲＡＭなどの半導体記憶装置では、増幅器に相当する回路によってメモリアレイに電源供給を行うことが多い。この場合、図９に示した増幅器は、出力端子ＯＵＴと入力端子ＩＮ２とを接続し、メモリアレイに電流を供給しながら出力電位を一定に保つように帰還をかける構成とする。
【００１１】
ところで、ＤＲＡＭなどにおいて、メモリ容量が増大するに伴って、増幅器における電流供給能力も上げなければならない。そのためには、図９のＰＭＯＳトランジスタＭＰ５のサイズを大きくする必要がある。ここで、ＰＭＯＳトランジスタＭＰ５のサイズを大きくすると、増幅器における位相余裕が不足する虞が出てくる。この問題を解決する方法としては、一般的に、容量素子Ｃの容量を大きくすれば良い。
【００１２】
しかし、現実のチップ設計において、増幅器に必要十分な補償容量を有する容量素子を搭載することは、必然的にチップサイズの増大を招くことになり、十分な補償容量を搭載するには限界が生じてしまう。
【課題を解決するための手段】
【００１３】
本発明の１つのアスペクト（側面）に係る増幅器は、差動対で構成される入力段回路と、差動対のそれぞれ負荷となる２つのカレントミラー回路と、少なくとも一方のカレントミラー回路で駆動されるソース接地の出力トランジスタと、出力トランジスタのドレイン・ゲート間に接続され、抵抗素子と容量素子との直列接続からなる位相補償回路と、を備え、出力トランジスタは、入力段回路およびカレントミラー回路を構成するトランジスタよりもサイズが大きい。
【発明の効果】
【００１４】
本発明によれば、位相補償に係る容量素子の値をより小さくして、チップサイズの増大を抑制することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施例に係る増幅器の回路図である。
【図２】位相補償回路による位相補償対策前後のＢｏｄｅ線図を示す。
【図３】本実施例の増幅回路の等価回路である。
【図４】位相補償後の極の位置を示すＢｏｄｅ線図である。
【図５】位相補償前後のＢｏｄｅ線図である。
【図６】位相補償回路による補償をした場合における補償容量の依存性を示す図である。
【図７】小信号ステップ応答のシミュレーション結果を示す図である。
【図８】トランジェント波形をＦＦＴした結果を示す図である。
【図９】従来の増幅器の回路図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態に係る増幅器は、差動対で構成される入力段回路と、差動対のそれぞれ負荷となる２つのカレントミラー回路と、少なくとも一方のカレントミラー回路で駆動されるソース接地の出力トランジスタと、出力トランジスタのドレイン・ゲート間に接続され、抵抗素子と容量素子との直列接続からなる位相補償回路と、を備え、出力トランジスタは、入力段回路およびカレントミラー回路を構成するトランジスタよりもサイズが大きい。
【００１７】
増幅器において、出力トランジスタは、一方のカレントミラー回路で駆動されると共に、他方のカレントミラー回路で駆動される別のカレントミラー回路によって折り返される電流で駆動されるようにしてもよい。
【００１８】
半導体記憶装置は、メモリアレイと、出力トランジスタのドレインからメモリアレイに電源を供給可能とする上記の増幅器と、を備えるようにしてもよい。
【００１９】
以上のような増幅器によれば、出力トランジスタにおいて、抵抗素子と容量素子との直列接続からなる位相補償回路で帰還をかけ、位相余裕を改善する。この場合、容量素子の値をより小さくすることができる。したがって、半導体記憶装置等における小型化が実現される。
【００２０】
以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２１】
図１は、本発明の実施例に係る増幅器の回路図である。図１において、図９と同一の符号は、同一物を表し、その説明を省略する。図１の増幅器は、図９の増幅器に対し、出力端子ＯＵＴと入力端子ＩＮ２を接続し、入力端子ＩＮ１を入力端子ＩＮとする電圧利得が１である増幅器として機能する。また、ＰＭＯＳトランジスタＭＰ５ａは、他のトランジスタに比べてサイズ（Ｗサイズ）が大きく、出力端子ＯＵＴから外部、例えばメモリアレイに大きな出力電流を供給可能とする。さらに、ＰＭＯＳトランジスタＭＰ５ａのドレイン・ゲート間には、抵抗素子Ｒ１と容量素子Ｃ１との直列接続からなる位相補償回路が接続される。また、ＮＭＯＳトランジスタＭＮ６は、ソースを接地し、ゲートをバイアス端子Ｖｂ２に接続し、ドレインをＮＭＯＳトランジスタＭＮ５ａのドレインに接続し、ＮＭＯＳトランジスタＭＮ５ａの負荷である電流源として機能する。
【００２２】
次に、位相補償回路による位相補償の原理について説明する。図２は、位相補償回路による位相補償対策前後のＢｏｄｅ線図を示す。（ａ）Ｇａｉｎ特性において、補償前（点線）の極ｐ１’、極ｐ２’が、補償後（実線）には、（ｂ）Ｐｈａｓｅ内に示すｐ１、ｐ２の周波数に移動することを示している。これによってユニティゲインであるＧＢ点において矢印Ｐのように位相が確保される。この例では位相補償によって４５°の位相余裕が確保されている。
【００２３】
図３は、本実施例の増幅回路の等価回路である。ここで、Ｖｉｎは、入力信号値、Ｖｏｕｔは、出力信号値、ｇmIは、差動対およびカレントミラーの合計のコンダクタンス、ｇmIIは、ＮＭＯＳトランジスタＭＮ５ａのコンダクタンス、ＣIは、カレントミラー側を見込んだ入力容量値、ＣIIは、ＮＭＯＳトランジスタＭＮ５ａの出力容量値、ＲIは、カレントミラー側を見込んだ入力インピーダンス、ＲIIは、ＮＭＯＳトランジスタＭＮ５ａの出力インピーダンスである。なお、抵抗素子Ｒ１の抵抗値をＲｃ、容量素子Ｃ１の容量値をＣｃとする。
【００２４】
図３の等価回路における伝達関数を以下の式（２．１）〜（２．５）に示す。式（２．６）〜（２．９）はその解であり、複素平面上の極（ｐｏｌｅ、以下ｐ＊）とゼロ（ｚｅｒｏ、以下ｚ＊）を表す。
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【００２５】
なお、位相補償回路がない場合のｐ２は、一般的に以下で表される。
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【００２６】
位相補償回路による位相補償を行う場合、ｐ２とｚ１は、式（２．７）と式（２．９）より、出力段ｇmII（伝達コンダクタンス）とＲｃ、Ｃｃとにのみで決定される。このことは、Ｒｃ、Ｃｃの他には、ｇmIIのみが関与することから、Ｒｃ、Ｃｃを選定することでｐ２、ｚ１を制御できれば位相余裕を改善することが可能になる。
【００２７】
次に、Ｒｃ、Ｃｃの値の決定方法について説明する。Ｒｃ、Ｃｃを計算するには、ｐｏｌｅとｚｅｒｏをどのように処理するかの具体的な対処方法が必要になる。既知の方法として、ｚｅｒｏ１をＬＨＰ（Ｌｅｆｔ  Ｈａｌｆ  Ｐｌａｎｅ）に移動させるために、ｚ１＝ｐ２とする方法がある。この場合、式（２．７）と（２．９）から次式が得られる。
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【００２８】
ここで、回路設計（修正・合わせ込み）を行いながら、式（２．１１）、（２．１２）によってＲｃ、Ｃｃを決定することができる。
【００２９】
また、より簡便にＲｃ、Ｃｃを決定する以下の方法がある。
（１）位相補償前の回路をＡＣ解析して、ｐ２を求める。
（２）このｐ２から次式を満足するようなＲｃ、Ｃｃの組み合わせを考え、それを用いて位相補償回路の定数を定める。そして、ＡＣ解析を行ってＲｃ、Ｃｃを微調整（最適化）する。すなわち、図４において、ｐ２がｐ２’の周波数になるように計算する。
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【００３０】
なお、具体的に位相補償回路の抵抗素子および容量素子の実現方法には、次のようなものがある。Ｒ（抵抗）素子の実現方法には、例えば、配線によるＲの実現、拡散層によるＲの実現、ＭＯＳトランジスタ（能動素子）によるＲの実現等がある。また、Ｃ（容量）の実現方法には、例えば、ＭＯＳ容量によるＣの実現、配線層２層と絶縁体を用いたＣの実現（例えば、ｐｏｌｙ〜ｐｏｌｙ間容量）等がある。
【００３１】
次に、位相補償の効果の確認シミュレーションについて説明する。ここで今回用いたのは、上述の「配線抵抗」と「ＭＯＳ容量」である。
【００３２】
図５に位相補償前後のシミュレーション結果であるＢｏｄｅ線図を示す。補償前の図５（Ａ）から、ｐ２は約２０ＭＨｚにあることが分かる。これと式（２．１３）からＲＣ積を求めると、
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となり、Ｒ＝１．７［ｋΩ］の時、Ｃ＝４．６８［ｐＦ］となる。実際には、レイアウト設計の容易さを考慮してＣ＝５［ｐＦ］とした。この値を用いてＡＣ解析した結果、補償後の図５（Ｂ）に示すように、位相余裕が約１０°改善し、発振の可能性が低減されていることが示される。尚、補償容量は、対策前後共に７０００［ｐＦ］とした。
【００３３】
次に、位相補償回路による補償を行った場合における補償容量の依存性を図６に示す。補償前には、位相余裕を３０°以上確保するのに７０００ｐＦ以上の補償容量が必要であった（Ｄ点）。本実施例では２０００ｐＦ〜３５００ｐＦ程度であっても４５°以上の位相余裕が確保することができる（Ｅ点群）。この場合、およそ５０〜７０％程度の容量値の削減が可能となる。仮に７０００ｐＦの補償容量のままだとすると、位相余裕が１０°程度改善する（Ｆ点）。
【００３４】
以上のシミュレーションでは、負荷電流や寄生素子の設定にも関係するが、上記結果は補償容量が少ないほど位相余裕を確保できる結果となっている。より詳細には、抵抗成分等を考慮した詳細な検証が必要である。
【００３５】
次に、小信号のステップ応答について説明する。図７に小信号ステップ応答のシミュレーション結果を示す。出力のレスポンスとして具体的に幾つか考えられるが、主な点を三つ上げると、一つ目は立ち上がり／立下りの遅延、二つ目はオーバーシュート／アンダーシュートの大きさ、三つ目はリンギングの振動・減衰期間である。
【００３６】
図７において、補償前の小信号ステップ応答の波形ＲＰ１は、立ち上がり／立下りが素早く反応しているが、オーバーシュート、アンダーシュートが大きい。また、リンギングが長い時間続いており、位相余裕が不足していることが分かる。位相補償後の小信号ステップ応答の波形ＲＰ２は、オーバーシュート／アンダーシュートが小さくリンギングも短い。但し、立ち上がり／立下りは、位相補償回路による遅延が発生していることが分かる。この遅延は、２０［ｎｓ］程度であり、この期間では、波形ＲＰ１が未だリンギングしていることから、位相補償回路による立ち上がり／立下り遅延は、実使用上は問題にならない。
【００３７】
以上から、位相余裕の改善がトランジェント結果によっても示されていることがわかる。
【００３８】
また、このトランジェント波形をＦＦＴ（高速フーリエ変換）した結果を図８に示す。図７の波形ＲＰ１、ＲＰ２をそれぞれＦＦＴしたのが波形ＦＰ１、ＦＰ２として示される。位相補償後の波形ＦＰ２の方が位相補償前の波形ＦＰ１より周波数１０〜５０ＭＨｚ帯域における信号強度が小さく、リンギングが小さくなっていることが示される。
【００３９】
以上のように、本実施例の増幅器によれば、容量素子の値を小さくしても良好な伝達特性が得られる。
【００４０】
なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００４１】
Ｃ１  容量素子
ＩＮ  入力端子
ＭＮ１〜ＭＮ６  ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ４、ＭＰ５ａ  ＰＭＯＳトランジスタ
ＯＵＴ  出力端子
Ｒ１  抵抗素子
Ｖｂ１、Ｖｂ２  バイアス端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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