(57)【要約】【課題】隣接ビット線間の寄生容量が増大する場合であってもビット線の充電能力を向上させて高速充電を実現する。【解決手段】不揮発性半導体記憶装置は、メモリセルトランジスタと、ワード線と、ロウデコーダと、ビット線と、前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、前記ビット線と前記センスアンプとの間に直列に接続された第１のビット線クランプ用トランジスタと、前記第１のビット線クランプ用トランジスタと並列に接続され、前記第１のビット線クランプ用トランジスタよりも電流駆動能力の高い第２のビット線クランプトランジスタと、前記ビット線の充電開始から所定の期間は、前記第１及び第２のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第２のビット線クランプ用トランジスタのみをオフさせるビット線制御回路とを具備する。【選択図】図２
2011138569.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータの書き換えが可能なメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記ワード線に読み出し電圧を印加するロウデコーダと、
前記メモリセルトランジスタのドレインに接続されたビット線と、
前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、
前記ビット線と前記センスアンプとの間に直列に接続された第１のビット線クランプ用トランジスタと、
前記第１のビット線クランプ用トランジスタと並列に接続され、前記第１のビット線クランプ用トランジスタよりも電流駆動能力の高い第２のビット線クランプトランジスタと、
前記ビット線の充電開始から所定の期間は、前記第１及び第２のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第２のビット線クランプ用トランジスタのみをオフさせるビット線制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ロウデコーダは、前記ワード線の電位を第１の読み出し電圧から前記第１の読み出し電圧より高い第２の読み出し電圧に切り替えることで、前記メモリセルトランジスタの保持するデータを連続して読み出すことが可能であり、
前記ビット線制御回路は、前記ワード線の電位が前記第１の読み出し電圧から前記第２の読み出し電圧に切り替わる時から所定の期間は、前記第１及び第２のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第２のビット線クランプ用トランジスタのみをオフさせることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記センスアンプと前記第１及び第２のビット線クランプ用トランジスタとの間に接続され、前記センスアンプが判定したデータに応じて、前記ビット線と前記センスアンプとを切り離す第１のスイッチと、
初期電位と前記第１及び第２のビット線クランプ用トランジスタとの間に接続され、前記センスアンプが判定したデータに応じて、前記ビット線と前記初期電位とを接続する第２のスイッチと、を更に具備し、
前記ロウデコーダは、前記センスアンプが判定したデータに応じて前記第１及び第２のスイッチの切り替えを行った後、続けてデータの再読み出しを行うために同一の読み出し電圧を維持することが可能であり、
前記ビット線制御回路は、前記再読み出しを実行する時に、前記第１及び第２のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第２のビット線クランプ用トランジスタのみをオフさせることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
電気的にデータの書き換えが可能なメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記ワード線に読み出し電圧を印加し、前記ワード線の電位を第１の読み出し電圧から前記第１の読み出し電圧より高い第２の読み出し電圧に切り替えることで、前記メモリセルトランジスタの保持するデータを連続して読み出すことが可能なロウデコーダと、
前記メモリセルトランジスタのドレインに接続されたビット線と、
前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、
前記ビット線と前記センスアンプとの間に直列に接続された第１のビット線クランプ用トランジスタと、
一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタと、
前記ワード線の電位が前記第１の読み出し電圧から前記第２の読み出し電圧に切り替わる時に、前記第１のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第１のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフするビット線制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項５】
電気的にデータの書き換えが可能なメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記メモリセルトランジスタのドレインに接続されたビット線と、
前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、
前記ビット線と前記センスアンプとの間に直列に接続された第１のビット線クランプ用トランジスタと、
前記センスアンプと前記第１のビット線クランプ用トランジスタとの間に接続され、前記センスアンプが判定したデータに応じて、前記ビット線と前記センスアンプとを切り離す第１のスイッチと、
初期電位と前記第１のビット線クランプ用トランジスタとの間に接続され、前記センスアンプが判定したデータに応じて、前記ビット線と前記初期電位とを接続する第２のスイッチと、
前記ワード線に読み出し電圧を印加し、前記センスアンプが判定したデータに応じて前記第１及び第２のスイッチの切り替えを行った後、続けてデータの再読み出しを行うために同一の読み出し電圧を維持することが可能なロウデコーダと、
一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタと、
前記再読み出しを実行する時、前記第１のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第１のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフするビット線制御回路と、を具備すること
を特徴とする不揮発性半導体記憶装置。
【請求項６】
一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタを更に具備し、
前記ビット線制御回路は、前記ワード線の電位が前記第１の読み出し電圧から前記第２の読み出し電圧に切り替わる時に、前記ビット線の充電開始よりも前に、前記第１のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第１のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフすることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項７】
一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタを更に具備し、
前記ビット線制御回路は、前記再読み出しを実行する時に、前記ビット線の充電開始よりも前に、前記第１のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第１のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフする
ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項８】
電気的にデータの書き換えが可能なメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記ワード線に読み出し電圧を印加するロウデコーダと、
前記メモリセルトランジスタのドレインに接続されたビット線と、
一端が前記ビット線に接続され、他端が第１のノードに接続された、前記ビット線の電位を固定する第１のトランジスタと、
一端が前記第１のノードに接続され、他端が電源電圧に接続された、前記第１のノードの電位を固定する第２のトランジスタと、
一端が前記第１のノードに接続され、他端が第２のノードに接続された、前記第１のノードの電位を固定する第３のトランジスタと、
一端が前記第２のノードに接続され、他端が電源電圧に接続された第４のトランジスタと、
前記第１のトランジスタのゲートに第１のゲート電位を印加し、前記第２のトランジスタのゲートに前記第1のゲート電位より高い第２のゲート電位を印加し、前記第３のトランジスタのゲートに前記第２のゲート電位より高い第３のゲート電位を印加し、前記第４のトランジスタのゲートに前記第３のゲート電位より高い第４のゲート電位を印加することで、前記ビット線の電位を前記第１の電位に保持しつつ、前記第２のノードの電位で前記メモリセルトランジスタの保持するデータを判定するビット線制御回路と、を具備し、
前記ビット線制御回路は、前記ビット線の急速充電動作として、
前記ビット線の充電開始から所定の期間は、前記第２及び第３のトランジスタ、または前記第２及び第４のトランジスタのゲートに前記第１のゲート電位を印加し、前記第１のトランジスタに前記第２乃至第４のいずれかのゲート電位を印加し、前記所定の期間経過後、前記第１乃至第４のトランジスタに前記第１乃至第４のゲート電位を印加する、こと
を特徴とする不揮発性半導体記憶装置。
【請求項９】
前記ロウデコーダは、前記ワード線の電位を第１の読み出し電圧から前記第１の読み出し電圧より高い第２の読み出し電圧に切り替えることで、前記メモリセルトランジスタの保持するデータを連続して読み出すことが可能であり、
前記ビット線制御回路は、前記ビット線の充電開始時、及び前記ワード線の電位が前記第１の読み出し電圧から前記第２の読み出し電圧に切り替わる時の少なくとも一方において、前記急速充電動作を実行すること
を特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記電源電圧と前記第１のトランジスタとの間に接続され、前記ビット線制御回路が判定したデータに応じて、前記ビット線と前記電源電圧とを切り離す第１のスイッチと、
初期電位と前記第１のトランジスタとの間に接続され、前記ビット線制御回路が判定したデータに応じて、前記ビット線と前記初期電位とを接続する第２のスイッチと、を更に具備し、
前記ロウデコーダは、前記ビット線制御回路が判定したデータに応じて前記第１及び第２のスイッチの切り替えを行った後、続けてデータの再読み出しを行うために同一の読み出し電圧を維持することが可能であり、
前記ビット線制御回路は、前記ビット線の充電開始時、及び前記再読み出しを実行する時の少なくとも一方において、前記急速充電動作を実行すること
を特徴とする請求項８または請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタを更に具備し、
前記ビット線制御回路は、前記ワード線の電位が前記第１の読み出し電圧から前記第２の読み出し電圧に切り替わる時に、前記急速充電動作を実行する前に、前記第１のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第１のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフすること
を特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１２】
一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタを更に具備し、
前記ビット線制御回路は、前記ビット線の充電開始時、及び前記再読み出しを実行する時の少なくとも一方において、前記急速充電動作を実行する前に、前記第１のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第１のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフすること
を特徴とする請求項１０に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、例えば、ＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
従来、ＮＡＮＤ型フラッシュメモリの読み出し特性は、主にビット線の充電で律束されている。このようなＮＡＮＤ型フラッシュメモリにおいては、製造プロセスの微細化に伴い、メモリセル電流の減少、隣接ビット線、または隣隣接ビット線との相互干渉が顕著となり、読み出し特性は劣化する傾向にある。
【０００３】
また、ＮＡＮＤ型フラッシュメモリの内部動作として一般に行われる書き込み、または消去動作時のメモリセルの閾値検査（以下ベリファイ）も読み出し動作に他ならないので、読み出し特性だけではなく、書き込み、または消去特性についても同様に劣化する傾向にある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−１４７１１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、隣接ビット線間の寄生容量が増大する場合であってもビット線の充電能力を向上させて高速充電を実現することが可能な不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施例に係る不揮発性半導体記憶装置は、電気的にデータの書き換えが可能なメモリセルトランジスタと、前記メモリセルトランジスタのゲートに接続されたワード線と、前記ワード線に読み出し電圧を印加するロウデコーダと、前記メモリセルトランジスタのドレインに接続されたビット線と、前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、前記ビット線と前記センスアンプとの間に直列に接続された第１のビット線クランプ用トランジスタと、前記第１のビット線クランプ用トランジスタと並列に接続され、前記第１のビット線クランプ用トランジスタよりも電流駆動能力の高い第２のビット線クランプトランジスタと、前記ビット線の充電開始から所定の期間は、前記第１及び第２のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第２のビット線クランプ用トランジスタのみをオフさせるビット線制御回路と、を具備する。
【０００７】
本発明の実施例に係る不揮発性半導体記憶装置は、電気的にデータの書き換えが可能なメモリセルトランジスタと、前記メモリセルトランジスタのゲートに接続されたワード線と、前記ワード線に読み出し電圧を印加するロウデコーダと、前記メモリセルトランジスタのドレインに接続されたビット線と、一端が前記ビット線に接続され、他端が第１のノードに接続された、前記ビット線の電位を固定する第１のトランジスタと、一端が前記第１のノードに接続され、他端が電源電圧に接続された、前記第１のノードの電位を固定する第２のトランジスタと、一端が前記第１のノードに接続され、他端が第２のノードに接続された、前記第１のノードの電位を固定する第３のトランジスタと、一端が前記第２のノードに接続され、他端が電源電圧に接続された第４のトランジスタと、前記第１のトランジスタのゲートに第１のゲート電位を印加し、前記第２のトランジスタのゲートに前記第1のゲート電位より高い第２のゲート電位を印加し、前記第３のトランジスタのゲートに前記第２のゲート電位より高い第３のゲート電位を印加し、前記第４のトランジスタのゲートに前記第３のゲート電位より高い第４のゲート電位を印加することで、前記ビット線の電位を前記第１の電位に保持しつつ、前記第２のノードの電位で前記メモリセルトランジスタの保持するデータを判定するビット線制御回路と、を具備し、前記ビット線制御回路は、前記ビット線の急速充電動作として、前記ビット線の充電開始から所定の期間は、前記第２及び第３のトランジスタ、または前記第２及び第４のトランジスタのゲートに前記第１のゲート電位を印加し、前記第１のトランジスタに前記第２乃至第４のいずれかのゲート電位を印加し、前記所定の期間経過後、前記第１乃至第４のトランジスタに前記第１乃至第４のゲート電位を印加する。
【発明の効果】
【０００８】
本発明によれば、隣接ビット線間の寄生容量が増大する場合であってもビット線の充電能力を向上させて高速充電を実現することが可能な不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置のブロック図。
【図２】本発明の実施例１に係る不揮発性半導体記憶装置の要部を示す回路図。
【図３】本発明の実施例１に係る不揮発性半導体記憶装置の要部を示す回路図。
【図４】本発明の実施例１に係る不揮発性半導体記憶装置の動作を示す波形図。
【図５】本発明の実施例１に係る不揮発性半導体記憶装置の負荷特性を示す図。
【図６】本発明の実施例２に係る不揮発性半導体記憶装置のメモリセル閾値分布。
【図７】本発明の実施例２に係る不揮発性半導体記憶装置の動作を示す波形図。
【図８】本発明の実施例３に係る不揮発性半導体記憶装置の要部を示す回路図。
【図９】本発明の実施例３に係る不揮発性半導体記憶装置の動作を示す波形図。
【図１０】本発明の実施例４に係る不揮発性半導体記憶装置の要部を示す回路図。
【図１１】本発明の実施例４に係る不揮発性半導体記憶装置の動作を示す波形図。
【図１２】本発明の実施例５に係る不揮発性半導体記憶装置の要部を示す回路図。
【図１３】本発明の実施例５に係る不揮発性半導体記憶装置の動作を示す波形図。
【図１４】本発明の実施例６に係る不揮発性半導体記憶装置の要部を示す回路図。
【図１５】本発明の実施例６に係る不揮発性半導体記憶装置の動作を示す波形図。
【図１６】本発明の実施例７に係る不揮発性半導体記憶装置の要部を示す回路図。
【図１７】本発明の実施例７に係る不揮発性半導体記憶装置の動作を示す波形図。
【図１８】本発明の実施例８に係る不揮発性半導体記憶装置の要部を示す回路図。
【図１９】本発明の実施例８に係る不揮発性半導体記憶装置の動作を示す波形図。
【図２０】本発明の実施例８に係る不揮発性半導体記憶装置の動作を示す波形図。
【図２１】本発明の比較例に係る不揮発性半導体記憶装置の要部を示す回路図。
【図２２】本発明の比較例に係る不揮発性半導体記憶装置のビット線電位の変化を示す図。
【図２３】本発明の比較例に係る不揮発性半導体記憶装置のセンスアンプ電流の変化を示す図。
【図２４】本発明の比較例に係る不揮発性半導体記憶装置の負荷特性を示す図。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
（比較例）
隣接ビット線との相互干渉によって読み出し特性が劣化する現象について、比較例を示して以下説明する。本比較例においては図２１乃至図２４を参照する。図２１は、互いに隣接する３本のビット線ＢＬ０〜ＢＬ２、それぞれのビット線の電位をクランプするためのＮＭＯＳトランジスタＮＭＯＳ０〜２、それぞれのビット線の電位をセンスするセンスアンプＳＡ０〜２を示している。ＮＭＯＳトランジスタＮＭＯＳ０〜２のゲートはゲート信号Ｃｌａｍｐ＿Ｄによって制御される。それぞれのセンスアンプＳＡ０〜２から流れる電流をＩＳＡ０〜３と表記し、それぞれのメモリセルを流れる電流をＩｃｅｌｌ０〜２と表記する。
【００１２】
本比較例では、読み出し動作において、ビット線ＢＬ１に接続されたメモリセルＭＣ１がオンし、ビット線ＢＬ０，２に接続されたメモリセルＭＣ０，２がオフする場合について説明する。このような場合の読み出し動作におけるビット線電位の変化、センスアンプから流れる電流の変化を図２２及び図２３に示す。図２２は、読み出し動作時の時間とビット線電位との関係を示している。図２３は、読み出し動作時の時間とセンスアンプ電流との関係を示している。
【００１３】
図２２及び図２３に示すように、オフ状態のメモリセルＭＣ０，２に接続されたビット線ＢＬ０，２の充電が、動作点が一番高いので、その充電時間が長い。また、オン状態のメモリセルＭＣ１に接続されたビット線ＢＬ１は、隣接するビット線ＢＬ０及びＢＬ２間の寄生容量により高い電位に持ち上げられ、センスアンプＳＡ０，２から見たと、見かけ上のメモリセル電流ＩＳＡ０，２が減少することになる。
【００１４】
このように、メモリセルの微細化により、オン状態でのメモリセル電流が減少するとともに、ビット線間寄生容量の増大が顕著になる結果、より長い時間待たないと、オン状態のメモリセル・オフ状態のメモリセル両方について、センスアンプから見たメモリセル電流が安定しなくなるという現象が本願発明者によって見出された。
【００１５】
また、図２４は、ビット線の電位変化のメカニズムを説明するための負荷特性図である。図２４に示すように、ビット線の電位はビット線電位をクランプするＮＭＯＳトランジスタの特性に沿って変化し、動作点に達する。逆に言えば、このＮＭＯＳトランジスタの負荷特性が、ビット線充電能力を決定する要因となっている。
【００１６】
上記観点に基づき、以下、本発明の複数の実施例について、図面を参照しながら説明する。本実施例に係る不揮発性半導体記憶装置として、例えば、ＮＡＮＤ型フラッシュメモリを挙げて説明する。
【００１７】
［実施例１］
図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む、実施例１に係るＮＡＮＤ型フラッシュメモリ１００の要部を示す回路図である。
【００１８】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。
【００１９】
メモリセルアレイ１は、複数のビット線ＢＬと、複数のワード線ＷＬと、ソース線ＳＲＣとを含む。このメモリセルアレイ１は、電気的に書き換えが可能なメモリセルＭＣがマトリクス状に配置された複数のブロックＢＬＫで構成されている。メモリセルＭＣは、例えば、制御ゲート電極及び浮遊ゲート電極を含む積層構造からなり、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルＭＣは、窒化膜に電子をトラップするＭＯＮＯＳ（Metal - Oxide - Nitride - Oxide - Silicon）構造を有するものであっても良い。
【００２０】
このメモリセルアレイ１には、ビット線ＢＬの電圧を制御するためのビット線制御回路２と、ワード線ＷＬの電圧を制御するためのロウデコーダ６とが接続されている。データの消去動作時には、何れかのブロックＢＬＫがロウデコーダ６により選択され、残りのブロックＢＬＫが非選択とされる。
【００２１】
ビット線制御回路２は、メモリセルアレイ１内のビット線ＢＬの電圧をセンス増幅するセンスアンプＳＡと、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路（図示せず）と、後述するクランプ用のＮＭＯＳトランジスタを制御する充電制御回路２−１とを含む。
【００２２】
このビット線制御回路２は、ビット線ＢＬを介してメモリセルアレイ１中のメモリセルＭＣのデータを読み出したり、ビット線ＢＬを介して該メモリセルＭＣの状態を検出したり、ビット線ＢＬを介して該メモリセルＭＣに書き込み制御電圧を印加して該メモリセルＭＣに書き込みを行う。
【００２３】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルＭＣのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００２４】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
【００２５】
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。また、ロウデコーダ６は、ワード線ＷＬ及び選択ゲート線ＶＳＧＳ、ＶＳＧＤに選択的に電圧を印加するために、後述する複数の制御線に接続されたドライバ制御回路６−１を含む。
【００２６】
ソース線制御回路９は、メモリセルアレイ１に接続されている。ソース線制御回路９は、ソース線ＳＲＣの電圧を制御する。
【００２７】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルＭＣが形成される半導体基板（ウェル）の電圧を制御するようになっている。本実施例では、メモリセルアレイ１は二重ウェル構造を採用しており、半導体基板上に形成されたＮウェル（Ｗｅｌｌ（Ｎ））、更に、このＮウェル上に形成されたＰウェル（Ｗｅｌｌ（Ｐ））内に、複数のブロックＢＬＫが配置されている。
【００２８】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を制御する。制御回路７には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路７は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に供給する。
【００２９】
制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００３０】
ここで、図２に示すように、メモリセルアレイ１は、直列接続された複数のメモリセルＭＣからなるＮＡＮＤストリングが並列に配置されて構成されるブロックＢＬＫ０、ＢＬＫ１、…ＢＬＫｎを有する。ＮＡＮＤストリングは直列接続されたｎ（例えば６４）個のメモリセルＭＣから構成され、ＮＡＮＤストリングの一端にはドレイン側選択ＭＯＳトランジスタＳＧＤが、他端にはソース側選択ＭＯＳトランジスタＳＧＳが接続されている。また、ソース側選択ＭＯＳトランジスタＳＧＳは、ソース線ＳＲＣに接続されている。
【００３１】
各行に配置されたメモリセルＭＣの制御ゲート電極は、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。なお、図２では、簡単のため、ワード線ＷＬ０、ＷＬ１、ＷＬｎ−１、ＷＬｎのみを表記しており、その間に配置されるワード線は省略している。以下、複数のワード線を特に区別する必要がない場合は、単にワード線ＷＬと表記する場合がある。ドレイン側選択ＭＯＳトランジスタＳＧＤのゲートは、ドレイン側選択ゲート線ＶＳＧＤに接続されている。ソース側選択ＭＯＳトランジスタＳＧＳのゲートは、ソース側選択ゲート線ＶＳＧＳに接続されている。
【００３２】
また、ロウデコーダ６は、ドライバ回路６−１と、各ブロックＢＬＫに対応した複数の転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎと、制御線Ｇ＿ＶＳＧＳ、Ｇ＿ＶＳＧＤ、Ｇ＿ＷＬ０、Ｇ＿ＷＬ１、…Ｇ＿ＷＬｎ−１、Ｇ＿ＷＬｎとを有する。転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤのドレインは、ソース側選択ゲート線ＶＳＧＳ、ドレイン側選択ゲート線ＶＳＧＤにそれぞれ接続されている。転送ＮＭＯＳトランジスタＴＷＬ０〜ＴＷＬｎのドレインは、各メモリセルＭＣの制御ゲートに接続されたワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。
【００３３】
転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのソースは、ドライバ回路６−１に接続された制御線Ｇ＿ＶＳＧＳ、Ｇ＿ＶＳＧＤＥ、Ｇ＿ＷＬ０、Ｇ＿ＷＬ１、…Ｇ＿ＷＬｎ−１、Ｇ＿ＷＬｎにそれぞれ接続されている。転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＴＷＬ０〜ＴＷＬｎのゲートには、外部アドレスに応じたブロック選択信号が入力される。ドライバ回路６−１は、制御回路７の出力に応じて、転送ＮＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのゲート電圧およびソース電圧を制御する。
【００３４】
即ち、ロウデコーダ６は、ドライバ回路６−１で転送ＮＭＯＳトランジスタのゲート電圧及びソース電圧を制御することにより、メモリセルアレイ１内の任意のブロックＢＬＫを選択し、選択したブロックＢＬＫに対する書き込みまたは読み出し動作を実行する。
【００３５】
一方、ビット線ＢＬ０、ＢＬ１、ＢＬ２は、ワード線ＷＬ０〜ＷＬｎ及びソース線ＳＲＣと直行するように配置されている。図２ではビット線ＢＬ０、ＢＬ１、ＢＬ２の３本のみを具体的に示しているが、ビット線の数は当然これに限定されるものではなく、例えば、１つのブロックＢＬＫについて２０４８本のビット線が並列に配置されるなど、その総数については任意である。
【００３６】
ビット線制御回路２のセンスアンプＳＡ０、ＳＡ１、及びＳＡ２は、それぞれクランプ用のＮＭＯＳトランジスタを介して、ビット線ＢＬ０、ＢＬ１、及びＢＬ２に接続されている。センスアンプＳＡは、接続されたビット線ＢＬの電位をセンスし、または制御する。以下では、図３を参照して、本実施例の要部であるビット線制御回路２の内部構成について具体的に説明する。
【００３７】
図３は、本施例に係るビット線制御回路２、及び選択ワード線ＷＬを抜き出して図示したものである。ビット線制御回路２は、充電制御回路２−１、ビット線をクランプするクランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ００、ＮＭＯＳ１０、ＮＭＯＳ２０、センスアンプＳＡ０、ＳＡ１、ＳＡ２を有する。
【００３８】
クランプ用トランジスタＮＭＯＳ０は、ビット線ＢＬ０とセンスアンプＳＡ０との間に直列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ０の一端はビット線ＢＬ０に接続され、他端はセンスアンプＳＡ０に接続されている。クランプ用トランジスタＮＭＯＳ１は、ビット線ＢＬ１とセンスアンプＳＡ１との間に直列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ１の一端はビット線ＢＬ１に接続され、他端はセンスアンプＳＡ１に接続されている。クランプ用トランジスタＮＭＯＳ２は、ビット線ＢＬ２とセンスアンプＳＡ２との間に直列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ２の一端はビット線ＢＬ２に接続され、他端はセンスアンプＳＡ２に接続されている。
【００３９】
クランプ用トランジスタＮＭＯＳ００は、クランプ用トランジスタＮＭＯＳ０と並列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ００の一端は、クランプ用ＮＭＯＳトランジスタ０の一端及びビット線ＢＬ０に接続され、他端はクランプ用トランジスタＮＭＯＳ０の他端及びセンスアンプＳＡ０に接続されている。
【００４０】
クランプ用トランジスタＮＭＯＳ１０は、クランプ用トランジスタＮＭＯＳ１と並列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ１０の一端は、クランプ用ＮＭＯＳトランジスタ１の一端及びビット線ＢＬ１に接続され、他端はクランプ用トランジスタＮＭＯＳ１の他端及びセンスアンプＳＡ１に接続されている。
【００４１】
クランプ用トランジスタＮＭＯＳ２０は、クランプ用トランジスタＮＭＯＳ２と並列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ２０の一端は、クランプ用ＮＭＯＳトランジスタ２の一端及びビット線ＢＬ２に接続され、他端はクランプ用トランジスタＮＭＯＳ２の他端及びセンスアンプＳＡ２に接続されている。
【００４２】
クランプ用トランジスタＮＭＯＳ０、１、２のゲートは、ゲート信号Ｃｌａｍｐ＿Ｄによって制御される。クランプ用トランジスタＮＭＯＳ００、１０、２０のゲートは、ゲート信号Ｃｌａｍｐ＿Ｄ０によって制御される。ゲート信号Ｃｌａｍｐ＿Ｄ及びゲート信号Ｃｌａｍｐ＿Ｄ０は、充電制御回路２−１によって制御され、図４を用いて後述する制御波形に従ったタイミングで、クランプ用トランジスタのオン、オフが制御される。ここで、クランプ用トランジスタＮＭＯＳ００、１０、２０の電流駆動能力は、クランプ用トランジスタＮＭＯＳ０、１、２の電流駆動能力よりも高いものとする。
【００４３】
図４は、本実施例に係るＮＡＮＤ型フラッシュメモリのデータ読み出し動作時における制御波形を示している。ここでは比較例と同様に、メモリセルＭＣ０，２がオフし、メモリセルＭＣ１がオンする場合を想定する。ビット線制御回路２は、読み出し動作においてロウデコーダ６が選択ワード線ＷＬに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Ｃｌａｍｐ＿Ｄ及びＣｌａｍｐ＿Ｄ０を立ち上げ、クランプ用ＮＭＯＳトランジスタＮＭＯＳ００、１、２及びクランプ用トランジスタＮＭＯＳ００、１０、２０をオンさせる（時刻Ｔ０）。これにより、ビット線ＢＬ０〜２の充電が開始される。
【００４４】
次に、時刻Ｔ０から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ０のみを立ち下げ、クランプ用トランジスタＮＭＯＳ００、１０、２０をオフさせる（時刻Ｔ１）。図４には、このような制御を行った場合のビット線ＢＬ０〜２の電位の変化が示されている。図４から明らかなように、比較例に対して、本実施例の構成によればビット線ＢＬを高速かつ安定に充電できることが分かる。
【００４５】
図５は、本実施例に係るビット線の電位変化のメカニズムを説明する負荷特性図である。図５に示すように、ビット線充電開始当初は、並列接続されたクランプ用トランジスタＮＭＯＳ００、１０、２０によりＮＭＯＳ負荷特性を上げ、急速にビット線を充電し、途中でクランプ用トランジスタＮＭＯＳ００、１０、２０をオフさせることで、最終的な動作点はクランプ用トランジスタＮＭＯＳ０、１、２で決まるように制御する。
【００４６】
なお、本実施例では、更に、クランプ用トランジスタＮＭＯＳ００、１０、２０を動作させるゲート信号Ｃｌａｍｐ＿Ｄ０の電位を、クランプ用トランジスタＮＭＯＳ０、１、２を動作させるゲート信号Ｃｌａｍｐ＿Ｄの電位と同一にすることにより、ビット線ＢＬの過剰な充電を抑制している。
【００４７】
以上、本実施例に係るＮＡＮＤ型フラッシュメモリ１００によれば、オフ状態のメモリセルＭＣに接続されたビット線ＢＬをより短い時間で充電させ、ひいては、このビット線に隣接するオン状態のメモリセルＭＣに接続されたビット線ＢＬを、より短い時間で充電及び安定させることが可能になる。
【００４８】
［実施例２］
本実施例では、実施例１と同様の構成の下で、クランプ用トランジスタＮＭＯＳ００、１０、２０の動作タイミングを更に詳細に制御する場合について説明する。本実施例では、メモリセルＭＣは、１つのメモリセルＭＣに２ビット以上のデータを保持可能する多値記憶が可能であるとする。多値記憶が可能なメモリセルＭＣを、以下多値メモリセルＭＣと表記する。
【００４９】
図６は、多値メモリセルＭＣの閾値分布を示している。ここでは、多値メモリセルＭＣが２ビットのデータを記憶する場合について示しているが、これに限らず、３ビット以上のデータを保持する場合についても同様に本実施例を適用することが可能である。多値メモリセルＭＣは閾値電圧（Ｖｔｈ）の順に、データ“１１”、“１０”、“００”、“０１”のいずれかを保持する。
【００５０】
図６において、ＶＡ、ＶＢ、ＶＣは、多値メモリセルＭＣが保持するデータを判別するために、読み出し動作において選択ワード線に印加される読み出し電圧である。Ｖｒｅａｄは、非選択のワード線に接続された多値メモリセルＭＣをその保持するでーたによらず導通させるために印加される読み出し電圧である。例えば、図６に示すようなデータの割付を行った場合、多値メモリセルＭＣの上位ページを読み出す際は、読み出し電圧ＶＡ及びＶＣで読み出し動作を行うことでデータの判別が可能である。また、書き込み動作にも、多値メモリセルＭＣが所望の閾値電圧まで書き込まれたかを検査するために、ベリファイ電圧ｖｅｒｉｆｙ＿Ａ、ｖｅｒｉｆｙ＿Ｂ、ｖｅｒｉｆｙ＿Ｃを選択ワード線に印加して読み出し動作を実行する（ベリファイ読み出し）ことが行われる。
【００５１】
このように、多値メモリセルＭＣに保持されたデータを読み出す場合、同一メモリセルＭＣを、ワード線ＷＬに印加する電位を変えながら連続して複数回読み出すと効率が良い。図７は、ワード線ＷＬに印加する電位を変えながら、同一のメモリセルＭＣを連続して複数回読み出す場合の制御波形を示している。
【００５２】
ここで、図７に示すように、ワード線ＷＬの電位が切り替わる際に、選択メモリセルＭＣ１の保持するデータによっては、メモリセル電流Ｉｃｅｌｌが変化する場合がある。即ち、選択ワード線ＷＬの電位が切り替わる際に、ビット線ＢＬ１の電位が変化する場合がある。ビット線ＢＬ１の電位が変化すると、隣接ビット線間の寄生容量の影響で、ビット線ＢＬ０、２の電位が変化し、その分ビット線ＢＬ０、２を再充電する必要が生じる。この再充電に関しても、オフ状態のメモリセルＭＣ０、２に接続されたビット線ＢＬ０、２が充電されるまで、隣接するオン状態のメモリセルＭＣのビット線ＢＬ１が安定しない現象が発生する。
【００５３】
そこで、ビット線制御回路２は、読み出し動作においてワード線ＷＬの電位が切り替わると同時に、ゲート信号Ｃｌａｍｐ＿Ｄ及びＣｌａｍｐ＿Ｄ０を立ち上げ、クランプ用ＮＭＯＳトランジスタＮＭＯＳ００、１、２及びクランプ用トランジスタＮＭＯＳ００、１０、２０をオンさせる（時刻Ｔ２）。これにより、ビット線ＢＬ０、２の再充電が開始される。次に、時刻Ｔ２から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ０のみを立ち下げ、クランプ用トランジスタＮＭＯＳ００、１０、２０をオフさせる（時刻Ｔ３）。
【００５４】
このように、本実施例に係るＮＡＮＤ型フラッシュメモリ１００によれば、実施例１の動作タイミングに加えて、ワード線ＷＬの電位が切り替わるタイミングにおいても、再度ゲート信号Ｃｌａｍｐ＿Ｄ０を立ち上げ、クランプ用トランジスタＮＭＯＳ００、１０、２０を動作させて、急速にビット線を再充電することで、オフ状態のメモリセルＭＣに接続されたビット線ＢＬをより短い時間で再充電させ、ひいては、このビット線に隣接するオン状態のメモリセルＭＣに接続されたビット線ＢＬを、より短い時間で充電及び安定させることが可能になる。
【００５５】
［実施例３］
実施例２のように、ワード線ＷＬに印加する電位を変えながら同一のメモリセルＭＣを連続して複数回読み出す場合、第１の読み出し電圧（例えば、ベリファイ電圧ｖｅｒｉｆｙ＿Ａ）をワード線に印加して読み出し（検査）が終わったオン状態のメモリセルＭＣを、第１の読み出し電圧よりも高い第２の読み出し電圧（ベリファイ電圧ｖｅｒｉｆｙ＿Ｂ）をワード線に印加する際にも読み出すようにすると、垂れ流し電流となり、消費電流が増加する。
【００５６】
そこで、本実施例では、図８に示すように、読み出しデータに応じ、読み出し終わったオン状態のメモリセルＭＣに接続されたビット線ＢＬは、次のより高いワード線電位が印加される際には充電しないように、それぞれのセンスアンプＳＡの前段にスイッチを設けている（以下ロックアウト方式）。図８は、ロックアウト方式を採用した場合のビット線制御回路２を示している。ビット線制御回路２以外の構成については図２と実質的に同様であるため、その説明を省略する。
【００５７】
ビット線制御回路２は、充電制御回路２−１、クランプ用トランジスタＮＭＯＳ０、１、２、クランプ用トランジスタＮＭＯＳ００、１０、２０、センスアンプＳＡ０、１、２、及びスイッチＳＷ０、／ＳＷ０、ＳＷ１、／ＳＷ１、ＳＷ２、／ＳＷ２を有する。充電制御回路２−１、クランプ用トランジスタＮＭＯＳ０、１、２、クランプ用トランジスタＮＭＯＳ００、１０、２０については実施例１、２と同様の構成であるためその説明を省略する。ここで、記号“／”は、反転信号が入力されることを意味している。
【００５８】
クランプ用トランジスタＮＭＯＳ０の他端及びクランプ用トランジスタＮＭＯＳ００の他端は、スイッチＳＷ０を介して、センスアンプＳＡ０に接続されている。またクランプ用トランジスタＮＭＯＳ０の他端及びクランプ用トランジスタＮＭＯＳ００の他端は、スイッチ／ＳＷ０を介して、ＲＳＴ電位に接続されている。スイッチＳＷ０及び／ＳＷ０は、センスアンプＳＡ０がビット線ＢＬ０の電位を判定した結果であるデータ０に基づいてそのオン／オフが制御される。
【００５９】
クランプ用トランジスタＮＭＯＳ１の他端及びクランプ用トランジスタＮＭＯＳ１０の他端は、スイッチＳＷ１を介して、センスアンプＳＡ１に接続されている。またクランプ用トランジスタＮＭＯＳ１の他端及びクランプ用トランジスタＮＭＯＳ１０の他端は、スイッチ／ＳＷ１を介して、ＲＳＴ電位に接続されている。スイッチＳＷ１及び／ＳＷ１は、センスアンプＳＡ１のビット線ＢＬ１の電位を判定した結果であるデータ１に基づいてそのオン／オフが制御される。
【００６０】
クランプ用トランジスタＮＭＯＳ２の他端及びクランプ用トランジスタＮＭＯＳ２０の他端は、スイッチＳＷ２を介して、センスアンプＳＡ２に接続されている。またクランプ用トランジスタＮＭＯＳ２の他端及びクランプ用トランジスタＮＭＯＳ２０の他端は、スイッチ／ＳＷ２を介して、ＲＳＴ電位に接続されている。スイッチＳＷ２及び／ＳＷ２は、センスアンプＳＡ２がビット線ＢＬ２の電位を判定した結果であるデータ２に基づいてそのオン／オフが制御される。
【００６１】
上記構成によれば、読み出しデータに応じ、読み出し終わったオン状態のメモリセルＭＣに接続されたビット線ＢＬは、次のより高いワード線電位が印加される際には充電しないような制御が可能であるが、一方でその機能を利用して、同一のワード線電位で複数回（例えば、２回）の読み出しを行い、データ判定の信頼性を向上させることも可能である。このような場合について図９を参照して説明する。
【００６２】
図９は、ロックアウト動作を利用した同一ワード線電位での複数回の読み出しを実行する場合の制御波形を示している。図９に示すように、同じワード線電位で読み出す際にも、メモリセル電流Ｉｃｅｌｌの多いオン状態のメモリセルＭＣの保持するデータを１回目の読み出しで確定してロックアウトし、２回目の読み出しでメモリセル電流Ｉｃｅｌｌの少ないオン状態のメモリセルＭＣが保持するデータを確定することがある。このロックアウト動作により、オン状態のメモリセルＭＣ１に接続されたビット線ＢＬ１の電位がＲＳＴ電位（例えば接地電位）に遷移し、オフ状態のメモリセルＭＣ０、２に接続された隣接ビット線ＢＬ０、２の電位が変化し、再充電する必要が生じる。
【００６３】
そこで、ビット線制御回路２は、読み出し動作においてワード線ＷＬの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、ゲート信号Ｃｌａｍｐ＿Ｄ及びＣｌａｍｐ＿Ｄ０を立ち上げ、クランプ用ＮＭＯＳトランジスタＮＭＯＳ００、１、２及びクランプ用トランジスタＮＭＯＳ００、１０、２０をオンさせる（時刻Ｔ２）。これにより、ビット線ＢＬ０、２の再充電が開始される。次に、時刻Ｔ２から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ０のみを立ち下げ、クランプ用トランジスタＮＭＯＳ００、１０、２０をオフさせる（時刻Ｔ３）。
【００６４】
このように、本実施例に係るＮＡＮＤ型フラッシュメモリ１００によれば、読み出し動作においてワード線ＷＬの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、再度ゲート信号Ｃｌａｍｐ＿Ｄ０を立ち上げ、クランプ用トランジスタＮＭＯＳ００、１０、２０を動作させて、急速にビット線を再充電することで、オフ状態のメモリセルＭＣに接続されたビット線ＢＬをより短い時間で再充電させ、ひいては、このビット線に隣接するオン状態のメモリセルＭＣに接続されたビット線ＢＬを、より短い時間で充電及び安定させることが可能になる。
【００６５】
［実施例４］
実施例２のように、ワード線ＷＬに印加する電位を変えながら、同一のメモリセルＭＣを連続して複数回読み出す場合、次にワード線ＷＬに印加する読み出し電圧によってビット線ＢＬの電位が変化する場合と、変化しない場合とがあり、また、変化する場合でも、その変化量はビット線ＢＬに接続されたメモリセルＭＣの閾値電圧のばらつきによってそれぞれ異なる可能性がある。これら多様なビット線電位の組み合わせが考えられる場合、一律に制御しようとすると設定が困難になる場合がある。
【００６６】
そこで、本実施例では、図１０のように、ビット線電位を初期化（放電）するためのリセット用トランジスタを設けていることを特徴とする。図１０は、本実施例に係るビット線制御回路２を示している。ビット線制御回路２は、充電制御回路２−１、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、リセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１、及びセンスアンプＳＡ０、ＳＡ１、ＳＡ２を有する。
【００６７】
クランプ用トランジスタＮＭＯＳ０の一端はビット線ＢＬ０に接続され、他端はセンスアンプＳＡ０に接続されている。リセット用トランジスタＮＭＯＳ０１の一端はビット線ＢＬ０及びクランプ用トランジスタＮＭＯＳ０の一端に接続され、他端はリセット電位に接続されている。
【００６８】
クランプ用トランジスタＮＭＯＳ１の一端はビット線ＢＬ１に接続され、他端はセンスアンプＳＡ１に接続されている。リセット用トランジスタＮＭＯＳ１１の一端はビット線ＢＬ１及びクランプ用トランジスタＮＭＯＳ１の一端に接続され、他端はリセット電位に接続されている。
【００６９】
クランプ用トランジスタＮＭＯＳ２の一端はビット線ＢＬ２に接続され、他端はセンスアンプＳＡ２に接続されている。リセット用トランジスタＮＭＯＳ２１の一端はビット線ＢＬ２及びクランプ用トランジスタＮＭＯＳ２の一端に接続され、他端はリセット電位に接続されている。
【００７０】
クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２のゲートはゲート信号Ｃｌａｍｐ＿Ｄによって制御されている。リセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１のゲートはゲート信号ＲＳＴによって制御されている。充電制御回路２−１は、ゲート信号Ｃｌａｍｐ＿Ｄ、ゲート信号ＲＳＴの立ち上げ、立ち下げを制御することで、ビット線ＢＬ０−２を充電する。
【００７１】
図１１は、本実施例に係るビット線制御回路２において、ワード線電位が切り替わるタイミングでビット線電位を初期化する場合の制御波形を示している。ここではメモリセルＭＣ０，２がオフし、メモリセルＭＣ１がオンする場合を想定する。
【００７２】
ビット線制御回路２は、読み出し動作においてロウデコーダ６が選択ワード線ＷＬに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Ｃｌａｍｐ＿Ｄを立ち上げてクランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２をオンさせ、かつ、ゲート信号ＲＳＴを立ち下げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオフさせる。これにより、ビット線ＢＬ０〜２の充電が開始される（時刻Ｔ０）。
【００７３】
次に、ビット線制御回路２は、ワード線ＷＬの電位が切り替わると同時に、ゲート信号Ｃｌａｍｐ＿Ｄを立ち下げ、クランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２をオフさせ、かつ、ゲート信号ＲＳＴを立ち上げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオンさせる。これにより、ビット線ＢＬ０―２の電位は初期化される。（時刻Ｔ１）。
【００７４】
次に、時刻Ｔ１から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄを立ち上げ、クランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２をオンさせ、かつ、ゲート信号ＲＳＴを立ち下げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオフさせる。これにより、ビット線ＢＬ０―２の再充電が開始される。（時刻Ｔ２）。
【００７５】
このように、ビット線電位を放電するリセット用トランジスタを配置し、図１１のようにワード線電位が切り替わる２回目以降の読み出しのタイミングでビット線電位を初期化することが可能になり、ワード線ＷＬに印加する読み出し電圧によってビット線ＢＬの電位が変化する場合と、変化しない場合との両方において、一律制御を容易にすることができる。
【００７６】
［実施例５］
本実施例は、実施例３で説明したロックアウト方式を実施例４に組み合わせた場合の構成について説明する。図１２は、本実施例に係るビット線制御回路２の構成を示している。ビット線制御回路２は、充電制御回路２−１、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、リセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１、スイッチＳＷ０、／ＳＷ０、ＳＷ１、／ＳＷ１、ＳＷ２、／ＳＷ２、及びセンスアンプＳＡ０、ＳＡ１、ＳＡ２を有する。
【００７７】
クランプ用トランジスタＮＭＯＳ０の一端はビット線ＢＬ０に接続され、他端はスイッチＳＷ０を介してセンスアンプＳＡ０に、またスイッチ／ＳＷ０を介してＲＳＴ電位に接続されている。リセット用トランジスタＮＭＯＳ０１の一端はビット線ＢＬ０及びクランプ用トランジスタＮＭＯＳ０の一端に接続され、他端はリセット電位に接続されている。スイッチＳＷ０及び／ＳＷ０は、センスアンプＳＡ０がビット線ＢＬ０の電位を判定した結果であるデータ０に基づいてそのオン／オフが制御される。
【００７８】
クランプ用トランジスタＮＭＯＳ１の一端はビット線ＢＬ１に接続され、他端はスイッチＳＷ１を介してセンスアンプＳＡ１に、またスイッチ／ＳＷ１を介してＲＳＴ電位に接続されている。リセット用トランジスタＮＭＯＳ１１の一端はビット線ＢＬ１及びクランプ用トランジスタＮＭＯＳ１の一端に接続され、他端はリセット電位に接続されている。スイッチＳＷ１及び／ＳＷ１は、センスアンプＳＡ１がビット線ＢＬ１の電位を判定した結果であるデータ１に基づいてそのオン／オフが制御される。
【００７９】
クランプ用トランジスタＮＭＯＳ２の一端はビット線ＢＬ２に接続され、他端はスイッチＳＷ２を介してセンスアンプＳＡ２に、またスイッチ／ＳＷ２を介してＲＳＴ電位に接続されている。リセット用トランジスタＮＭＯＳ２１の一端はビット線ＢＬ２及びクランプ用トランジスタＮＭＯＳ２の一端に接続され、他端はリセット電位に接続されている。スイッチＳＷ２及び／ＳＷ２は、センスアンプＳＡ２がビット線ＢＬ２の電位を判定した結果であるデータ２に基づいてそのオン／オフが制御される。
【００８０】
クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２のゲートはゲート信号Ｃｌａｍｐ＿Ｄによって制御されている。リセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１のゲートはゲート信号ＲＳＴによって制御されている。充電制御回路２−１は、ゲート信号Ｃｌａｍｐ＿Ｄ、ゲート信号ＲＳＴの立ち上げ、立ち下げを制御することで、ビット線ＢＬ０−２を充電する。
【００８１】
図１３は、ロックアウト動作を利用した同一ワード線電位での複数回の読み出しを実行する場合の制御波形を示している。ロックアウト動作により、オン状態のメモリセルＭＣ１に接続されたビット線ＢＬ１の電位がＲＳＴ電位（例えば接地電位）に遷移し、オフ状態のメモリセルＭＣ０、２に接続された隣接ビット線ＢＬ０、２の電位が変化し、再充電する必要が生じる。
【００８２】
ビット線制御回路２は、読み出し動作においてロウデコーダ６が選択ワード線ＷＬに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Ｃｌａｍｐ＿Ｄを立ち上げてクランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２をオンさせ、かつ、ゲート信号ＲＳＴを立ち下げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオフさせる。これにより、ビット線ＢＬ０〜２の充電が開始される（時刻Ｔ０）。
【００８３】
次に、ビット線制御回路２は、読み出し動作においてワード線ＷＬの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、ゲート信号Ｃｌａｍｐ＿Ｄを立ち下げてクランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２をオフさせ、かつ、ゲート信号ＲＳＴを立ち上げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオンさせる。これにより、ビット線ＢＬ０―２の電位は初期化される。（時刻Ｔ１）。
【００８４】
次に、時刻Ｔ１から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄを立ち上げ、クランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２をオンさせ、かつ、ゲート信号ＲＳＴを立ち下げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオフさせる。これにより、ビット線ＢＬ０、２の再充電が開始される。図１３では、ビット線ＢＬ１に接続されたメモリセルＭＣ１について読み出しが終了し、ロックアウト動作により再充電が行われない場合について示している（時刻Ｔ２）。
【００８５】
このように、本実施例によれば、ロックアウト動作が行われる２回目以降の読み出しの際、ビット線電位を初期化することが可能になり、ロックアウト動作によってビット線電位が変化する場合と、変化しない場合との両方において、一律制御を容易にすることができる。
【００８６】
［実施例６］
本実施例は、実施例２に係るビット線制御回路２と、実施例４に係るリセット用トランジスタとを組み合わせた場合の構成について説明する。図１４は、本実施例に係るビット線制御回路２の構成を示している。ビット線制御回路２は、充電制御回路２−１、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ００、ＮＭＯＳ１０、ＮＭＯＳ２０、リセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１、及びセンスアンプＳＡ０、ＳＡ１、ＳＡ２を有する。
【００８７】
クランプ用トランジスタＮＭＯＳ０は、ビット線ＢＬ０とセンスアンプＳＡ０との間に直列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ０の一端はビット線ＢＬ０に接続され、他端はセンスアンプＳＡ０に接続されている。クランプ用トランジスタＮＭＯＳ１は、ビット線ＢＬ１とセンスアンプＳＡ１との間に直列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ１の一端はビット線ＢＬ１に接続され、他端はセンスアンプＳＡ１に接続されている。クランプ用トランジスタＮＭＯＳ２は、ビット線ＢＬ２とセンスアンプＳＡ２との間に直列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ２の一端はビット線ＢＬ２に接続され、他端はセンスアンプＳＡ２に接続されている。
【００８８】
クランプ用トランジスタＮＭＯＳ００は、クランプ用トランジスタＮＭＯＳ０と並列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ００の一端は、クランプ用ＮＭＯＳトランジスタ０の一端及びビット線ＢＬ０に接続され、他端はクランプ用トランジスタＮＭＯＳ０の他端及びセンスアンプＳＡ０に接続されている。
【００８９】
クランプ用トランジスタＮＭＯＳ１０は、クランプ用トランジスタＮＭＯＳ１と並列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ１０の一端は、クランプ用ＮＭＯＳトランジスタ１の一端及びビット線ＢＬ１に接続され、他端はクランプ用トランジスタＮＭＯＳ１の他端及びセンスアンプＳＡ１に接続されている。
【００９０】
クランプ用トランジスタＮＭＯＳ２０は、クランプ用トランジスタＮＭＯＳ２と並列に接続されている。即ち、クランプ用トランジスタＮＭＯＳ２０の一端は、クランプ用ＮＭＯＳトランジスタ２の一端及びビット線ＢＬ２に接続され、他端はクランプ用トランジスタＮＭＯＳ２の他端及びセンスアンプＳＡ２に接続されている。
【００９１】
リセット用トランジスタＮＭＯＳ０１の一端はビット線ＢＬ０、クランプ用トランジスタＮＭＯＳ０の一端、及びクランプ用トランジスタＮＭＯＳ００の一端に接続され、他端はリセット電位に接続されている。
【００９２】
リセット用トランジスタＮＭＯＳ１１の一端はビット線ＢＬ１、クランプ用トランジスタＮＭＯＳ１の一端、及びクランプ用トランジスタＮＭＯＳ１０の一端に接続され、他端はリセット電位に接続されている。
【００９３】
リセット用トランジスタＮＭＯＳ２１の一端はビット線ＢＬ２、クランプ用トランジスタＮＭＯＳ２の一端、及びクランプ用トランジスタＮＭＯＳ２０の一端に接続され、他端はリセット電位に接続されている。
【００９４】
クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２のゲートは、ゲート信号Ｃｌａｍｐ＿Ｄによって制御される。クランプ用トランジスタＮＭＯＳ００、１０、２０のゲートは、ゲート信号Ｃｌａｍｐ＿Ｄ０によって制御される。リセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１のゲートは、ゲート信号ＲＳＴによって制御される。ゲート信号Ｃｌａｍｐ＿Ｄ、ゲート信号Ｃｌａｍｐ＿Ｄ０、及びゲート信号ＲＳＴは、充電制御回路２−１によって制御され、図１５を用いて後述する制御波形に従ったタイミングでオン、オフが制御される。
【００９５】
図１５は、本実施例に係るビット線制御回路２によって、ワード線ＷＬに印加する電位を変えながら、同一のメモリセルＭＣを連続して複数回読み出す場合の制御波形を示している。ここではメモリセルＭＣ０，２がオフし、メモリセルＭＣ１がオンする場合を想定する。
【００９６】
ビット線制御回路２は、読み出し動作においてロウデコーダ６が選択ワード線ＷＬに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Ｃｌａｍｐ＿Ｄ及びゲート信号Ｃｌａｍｐ＿Ｄ０を立ち上げてクランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ００、ＮＭＯＳ１０、ＮＭＯＳ２０をオンさせ、かつ、ゲート信号ＲＳＴを立ち下げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオフさせる。これにより、ビット線ＢＬ０〜２の充電が開始される（時刻Ｔ０）。
【００９７】
次に、時刻Ｔ０から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ０のみを立ち下げ、クランプ用トランジスタＮＭＯＳ００、１０、２０をオフさせる（時刻Ｔ１）。その後、ビット線制御回路２は、１回目の読み出し動作におけるセンスアンプＳＡのデータ判定結果を確定する。
【００９８】
次に、ビット線制御回路２は、ワード線ＷＬの電位が切り替わると同時に、ゲート信号Ｃｌａｍｐ＿Ｄを立ち下げ、クランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２をオフさせ、かつ、ゲート信号ＲＳＴを立ち上げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオンさせる。これにより、ビット線ＢＬ０―２の電位は初期化される。（時刻Ｔ２）。
【００９９】
次に、時刻Ｔ２から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ及びＣｌａｍｐ＿Ｄ０を立ち上げてクランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ００、ＮＭＯＳ１０、ＮＭＯＳ２０をオンさせ、かつ、ゲート信号ＲＳＴを立ち下げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオフさせる。これにより、ビット線ＢＬ０―２の再充電が開始される。（時刻Ｔ３）。
【０１００】
次に、時刻Ｔ３から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ０のみを立ち下げ、クランプ用トランジスタＮＭＯＳ００、１０、２０をオフさせる（時刻Ｔ４）。その後、ビット線制御回路２は、２回目の読み出し動作におけるセンスアンプＳＡのデータ判定結果を確定する。
【０１０１】
このように、本実施例に係るビット線制御回路２によれば、ワード線ＷＬの電位が切り替わるタイミングにおいても、再度ゲート信号Ｃｌａｍｐ＿Ｄ０を立ち上げ、クランプ用トランジスタＮＭＯＳ００、１０、２０を動作させて、急速にビット線を再充電することで、オフ状態のメモリセルＭＣに接続されたビット線ＢＬをより短い時間で再充電させ、ひいては、このビット線に隣接するオン状態のメモリセルＭＣに接続されたビット線ＢＬを、より短い時間で充電及び安定させることが可能になる。
【０１０２】
更に、本実施例に係るビット線制御回路２によれば、ビット線電位を放電するリセット用トランジスタを配置し、図１５のようにワード線電位が切り替わる２回目以降の読み出しのタイミングでビット線電位を初期化することが可能になり、ワード線ＷＬに印加する読み出し電圧によってビット線ＢＬの電位が変化する場合と、変化しない場合との両方において、一律制御を容易にすることができる。
【０１０３】
［実施例７］
本実施例は、実施例３に係るビット線制御回路２と、実施例５に係るリセット用トランジスタとを組み合わせた場合の構成について説明する。図１６は、本実施例に係るビット線制御回路２の構成を示している。ビット線制御回路２は、充電制御回路２−１、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、クランプ用トランジスタＮＭＯＳ００、ＮＭＯＳ１０、ＮＭＯＳ２０、リセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１、センスアンプＳＡ０、ＳＡ１、ＳＡ２、及びスイッチＳＷ０、／ＳＷ０、ＳＷ１、／ＳＷ１、ＳＷ２、／ＳＷ２を有する。
【０１０４】
クランプ用トランジスタＮＭＯＳ０の他端及びクランプ用トランジスタＮＭＯＳ００の他端は、スイッチＳＷ０を介して、センスアンプＳＡ０に接続されている。またクランプ用トランジスタＮＭＯＳ０の他端及びクランプ用トランジスタＮＭＯＳ００の他端は、スイッチ／ＳＷ０を介して、ＲＳＴ電位に接続されている。スイッチＳＷ０及び／ＳＷ０は、センスアンプＳＡ０がビット線ＢＬ０の電位を判定した結果であるデータ０に基づいてそのオン／オフが制御される。リセット用トランジスタＮＭＯＳ０１の一端は、ビット線ＢＬ０、クランプ用トランジスタＮＭＯＳ０の一端及びクランプ用トランジスタＮＭＯＳ００の一端に接続されている。
【０１０５】
クランプ用トランジスタＮＭＯＳ１の他端及びクランプ用トランジスタＮＭＯＳ１０の他端は、スイッチＳＷ１を介して、センスアンプＳＡ１に接続されている。またクランプ用トランジスタＮＭＯＳ１の他端及びクランプ用トランジスタＮＭＯＳ１０の他端は、スイッチ／ＳＷ１を介して、ＲＳＴ電位に接続されている。スイッチＳＷ１及び／ＳＷ１は、センスアンプＳＡ１のビット線ＢＬ１の電位を判定した結果であるデータ１に基づいてそのオン／オフが制御される。リセット用トランジスタＮＭＯＳ１１の一端は、ビット線ＢＬ１、クランプ用トランジスタＮＭＯＳ１の一端及びクランプ用トランジスタＮＭＯＳ１０の一端に接続されている。
【０１０６】
クランプ用トランジスタＮＭＯＳ２の他端及びクランプ用トランジスタＮＭＯＳ２０の他端は、スイッチＳＷ２を介して、センスアンプＳＡ２に接続されている。またクランプ用トランジスタＮＭＯＳ２の他端及びクランプ用トランジスタＮＭＯＳ２０の他端は、スイッチ／ＳＷ２を介して、ＲＳＴ電位に接続されている。スイッチＳＷ２及び／ＳＷ２は、センスアンプＳＡ２がビット線ＢＬ２の電位を判定した結果であるデータ２に基づいてそのオン／オフが制御される。リセット用トランジスタＮＭＯＳ２１の一端は、ビット線ＢＬ２、クランプ用トランジスタＮＭＯＳ２の一端及びクランプ用トランジスタＮＭＯＳ２０の一端に接続されている。
【０１０７】
クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２のゲートは、ゲート信号Ｃｌａｍｐ＿Ｄによって制御される。クランプ用トランジスタＮＭＯＳ００、１０、２０のゲートは、ゲート信号Ｃｌａｍｐ＿Ｄ０によって制御される。リセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１のゲートは、ゲート信号ＲＳＴによって制御される。ゲート信号Ｃｌａｍｐ＿Ｄ、ゲート信号Ｃｌａｍｐ＿Ｄ０、及びゲート信号ＲＳＴは、充電制御回路２−１によって制御され、図１７を用いて後述する制御波形に従ったタイミングでオン、オフが制御される。
【０１０８】
図１７は、ロックアウト動作を利用した同一ワード線電位での複数回の読み出しを実行する場合の制御波形を示している。ロックアウト動作により、オン状態のメモリセルＭＣ１に接続されたビット線ＢＬ１の電位がＲＳＴ電位（例えば接地電位）に遷移し、オフ状態のメモリセルＭＣ０、２に接続された隣接ビット線ＢＬ０、２の電位が変化し、再充電する必要が生じる。
【０１０９】
ビット線制御回路２は、読み出し動作においてロウデコーダ６が選択ワード線ＷＬに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Ｃｌａｍｐ＿Ｄ及びゲート信号Ｃｌａｍｐ＿Ｄ０を立ち上げてクランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ００、ＮＭＯＳ１０、ＮＭＯＳ２０をオンさせ、かつ、ゲート信号ＲＳＴを立ち下げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオフさせる。これにより、ビット線ＢＬ０〜２の充電が開始される（時刻Ｔ０）。
【０１１０】
次に、時刻Ｔ０から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ０のみを立ち下げ、クランプ用トランジスタＮＭＯＳ００、１０、２０をオフさせる（時刻Ｔ１）。その後、ビット線制御回路２は、１回目の読み出し動作におけるセンスアンプＳＡのデータ判定結果を確定する。
【０１１１】
次に、読み出し動作においてワード線ＷＬの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、ゲート信号Ｃｌａｍｐ＿Ｄを立ち下げ、クランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２をオフさせ、かつ、ゲート信号ＲＳＴを立ち上げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオンさせる。これにより、ビット線ＢＬ０―２の電位は初期化される。（時刻Ｔ２）。
【０１１２】
次に、時刻Ｔ２から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ及びＣｌａｍｐ＿Ｄ０を立ち上げてクランプ用ＮＭＯＳトランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ００、ＮＭＯＳ１０、ＮＭＯＳ２０をオンさせ、かつ、ゲート信号ＲＳＴを立ち下げてリセット用トランジスタＮＭＯＳ０１、ＮＭＯＳ１１、ＮＭＯＳ２１をオフさせる。これにより、ビット線ＢＬ０―２の再充電が開始される。（時刻Ｔ３）。
【０１１３】
次に、時刻Ｔ３から所定の期間経過後、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｄ０のみを立ち下げ、クランプ用トランジスタＮＭＯＳ００、１０、２０をオフさせる（時刻Ｔ４）。本実施例は、１回目の読み出し動作においてオン状態のメモリセルＭＣ１の保持するデータが確定し、ビット線ＢＬ１がロックアウト動作によってＲＳＴ電位に固定された場合を示している。
【０１１４】
このように、本実施例に係るビット線制御回路２によれば、読み出し動作においてワード線ＷＬの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、再度ゲート信号Ｃｌａｍｐ＿Ｄ０を立ち上げ、クランプ用トランジスタＮＭＯＳ００、１０、２０を動作させて、急速にビット線を再充電することで、オフ状態のメモリセルＭＣに接続されたビット線ＢＬをより短い時間で再充電させ、ひいては、このビット線に隣接するオン状態のメモリセルＭＣに接続されたビット線ＢＬを、より短い時間で充電及び安定させることが可能になる。
【０１１５】
更に、本実施例に係るビット線制御回路２によれば、ロックアウト動作が行われる２回目以降の読み出しの際、ビット線電位を初期化することが可能になり、ロックアウト動作によってビット線電位が変化する場合と、変化しない場合との両方において、一律制御を容易にすることができる。
【０１１６】
［実施例８］
本実施例では、実施例１乃至実施例７に示したセンスアンプＳＡの内部構成について具体的に説明する。図１８は、本実施例に係るビット線制御回路２を示している。ここでは説明を簡略化するため、ビットＢＬ０に接続されたセンスアンプＳＡ０の内部構成のみを具体的に示すが、その他のセンスアンプＳＡ１、ＳＡ２についても同様の構成を有する。
【０１１７】
ビット線制御回路２は、充電制御回路２−１、ビット線ＢＬの電位を固定するクランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ１、ＮＭＯＳ２、センスアンプＳＡ０、ＳＡ１、ＳＡ２を有する。クランプ用トランジスタＮＭＯＳ０の一端はビット線ＢＬ０に接続され、他端はセンスアンプＳＡ０内のノードｎｏｄｅ＿ｓａに接続されている。
【０１１８】
センスアンプＳＡ０は、一端がノードｎｏｄｅ＿ｓａに接続され、他端が電源電圧Ｖｄｄに接続された、ノードｎｏｄｅ＿ｓａの電位を固定するクランプ用トランジスタＮＭＯＳ０ａと、一端がノードｎｏｄｅ＿ｓａに接続され、他端がノードｎｏｄｅ＿ｓｅｎに接続された、ノードｎｏｄｅ＿ｓａの電位を固定するクランプ用トランジスタＮＭＯＳ０ｂと、一端がノードｎｏｄｅ＿ｓｅｎに接続され、他端が電源電圧Ｖｄｄに接続された、スイッチ用トランジスタＮＭＯＳ０ｃと、ノードｎｏｄｅ＿ｓｅｎに接続されたインバータｉｎｖ０と、を有する。また、ノードｎｏｄｅ＿ｓｅｎは容量ＣＡＰ０を有している。
【０１１９】
ここで、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂは、閾値ばらつきを抑制するために、ゲート長Ｌが大きいトランジスタで構成されており、かつ、同じサイズとする。ただし、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂは、ゲート長Ｌが大きいため、その電流駆動能力は低い。
【０１２０】
一方、スイッチ用トランジスタＮＭＯＳ０ｃは、スイッチとしての機能を備えていればよいので、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂよりもゲート長Ｌが小さいトランジスタで構成されている。スイッチ用トランジスタＮＭＯＳ０ｃは、ゲート長Ｌが小さいため、その電流駆動能力は、クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂよりも高い。
【０１２１】
クランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂのゲートは、それぞれゲート信号Ｃｌａｍｐ＿Ｄ、Ｃｌａｍｐ＿Ｅ、Ｃｌａｍｐ＿Ｆによって制御される。また、スイッチ用トランジスタＮＭＯＳ０ｃのゲートは、ゲート信号ＳＷによって制御される。ビット線制御回路２内の充電制御回路２−１は、ゲート信号Ｃｌａｍｐ＿Ｄ、Ｃｌａｍｐ＿Ｅ、Ｃｌａｍｐ＿Ｆ、ＳＷを制御することでビット線ＢＬ０を充電し、メモリセルＭＣ０を流れるメモリセル電流Ｉｃｅｌｌ０を検知、判定する。
【０１２２】
図１９は、図１８に示したセンスアンプＳＡによる読み出し動作（比較例に係るセンス方式）時の制御波形を示している。ビット線制御回路２は、読み出し動作の開始時において、クランプ用トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄを最も低い電圧（ｖｂｌｃ＋ｖｔｈｎ）にし、クランプ用トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅをゲート信号Ｃｌａｍｐ＿Ｄよりも高い電圧（ｖｓａｃ＋ｖｔｈｎ）にし、クランプ用トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆをゲート信号Ｃｌａｍｐ＿Ｅよりも高い電圧（ｖｓａｘ＋ｖｔｈｎ）にし、スイッチ用トランジスタＮＭＯＳ０ｃのゲート信号ＳＷをゲート信号Ｃｌａｍｐ＿Ｆよりも高い電圧（ｖｄｄ＋ｖｔｈｎ）にする（時刻Ｔ０）。
【０１２３】
即ち、上記ゲート信号間の電圧関係は、Ｃｌａｍｐ＿Ｄ（ｖｂｌｃ＋ｖｔｈｎ）＜Ｃｌａｍｐ＿Ｅ（ｖｓａｃ＋ｖｔｈｎ）＜Ｃｌａｍｐ＿Ｆ（ｖｓａｘ＋ｖｔｈｎ）＜ＳＷ（ｖｄｄ＋ｖｔｈｎ）を満たしている。ここで、ｖｔｈｎは、各々のクランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂ、スイッチ用トランジスタＮＭＯＳ０ｃの閾値電圧である。
【０１２４】
ビット線制御回路２は、読み出し動作開始時において、ゲート信号Ｃｌａｍｐ＿Ｄ、Ｃｌａｍｐ＿Ｅ、Ｃｌａｍｐ＿Ｆ、ＳＷを立ち上げてクランプ用トランジスタＮＭＯＳ０、ＮＭＯＳ０ａ、ＮＭＯＳ０ｂ、スイッチ用トランジスタＮＭＯＳ０ｃをオンし、ビット線ＢＬ０の充電を開始する（時刻Ｔ０）。
【０１２５】
次に、ビット線制御回路２は、ビット線ＢＬ０が充電された後、メモリセルＭＣ０が流すメモリセル電流Ｉｃｅｌｌ０をセンスする際に、最初にゲート信号ＳＷを立ち下げて、スイッチ用トランジスタＮＭＯＳ０ｃをオフさせる。この時、クランプ用トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆの電位（ｖｓａｘ＋ｖｔｈｎ）とクランプ用トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位（ｖｓａｃ＋ｖｔｈｎ）との電位差に起因し、効率的にノードｎｏｄｅ＿ｓｅｎを放電させることができる（時刻Ｔ１）。
【０１２６】
次に、時刻Ｔ１から所定の期間経過後（センス期間）、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｆを立ち下げてクランプ用トランジスタＮＭＯＳ０ｂをオフさせてノードｎｏｄｅ＿ｓｅｎの電位を確定し、センス動作を行う。センス動作の判定結果は、インバータｉｎｖ０を介して、端子ＯＵＴ０から出力される（時刻Ｔ２）。
【０１２７】
上記読み出し動作の間、ノードｎｏｄｅ＿ｓａは、クランプ用トランジスタＮＭＯＳ０ａで常に電位が保持され、センス期間を経てｖｓａｘからｖｓａｃに変化するものの、ほぼ一定電位を保持する。これにより、クランプ用トランジスタＮＭＯＳ０は、ビット線ＢＬ０をｖｂｌｃに保持することが可能となる。
【０１２８】
図２０は、図１８に示したセンスアンプＳＡによる読み出し動作（本実施例に係るセンス方式）時の制御波形を示している。このような制御を行うことで、図１８と同様の構成のセンスアンプＳＡにおいて、図１９に示した比較例に係るセンス方式に比較して、ビット線ＢＬの充電能力をより向上させることが可能となる。
【０１２９】
ビット線制御回路２は、読み出し動作開始時のビット線ＢＬ充電初期において、クランプ用トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄの電位を（ｖｓａｘ＋ｖｔｈ）または（ｖｓａｃ＋ｖｔｈｎ）に立ち上げ、クランプ用トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位を（ｖｂｌｃ＋ｖｔｈｎ）に立ち上げ、スイッチ用トランジスタＮＭＯＳ０ｃのゲート信号ＳＷの電位を（ｖｂｌｃ＋ｖｔｈｎ）に立ち上げる。また、ビット線制御回路２は、比較例と同様に、クランプ用トランジスタＮＭＯＳ０ｂのゲート信号Ｃｌａｍｐ＿Ｆの電位を（ｖｓａｘ＋ｖｔｈ）に立ち上げる。ビット線ＢＬの充電初期において上記制御を行うことで、ビット線ＢＬの電位をｖｂｌｃに固定したまま、電流駆動能力を上げて、急速にＢＬを充電することができる。（時刻Ｔ０）。
【０１３０】
次に、時刻Ｔ０から所定の期間経過後、ビット線制御回路２は、クランプ用トランジスタＮＭＯＳ０のゲート信号Ｃｌａｍｐ＿Ｄの電位を（ｖｂｌｃ＋ｖｔｈｎ）まで立ち下げ、クランプ用トランジスタＮＭＯＳ０ａのゲート信号Ｃｌａｍｐ＿Ｅの電位を（ｖｓａｃ＋ｖｔｈｎ）まで立ち上げ、スイッチ用トランジスタＮＭＯＳ０ｃのゲート信号ＳＷの電位を（ｖｄｄ＋ｖｔｈｎ）まで立ち上げる。これにより、最終的なビット線ＢＬ０の電位（動作点）は、比較例と同様の値に保持することが可能となる。（時刻Ｔ１）。
【０１３１】
次に、ビット線制御回路２は、ビット線ＢＬ０が充電された後、メモリセルＭＣ０が流すメモリセル電流Ｉｃｅｌｌ０をセンスする際に、最初にゲート信号ＳＷを立ち下げて、スイッチ用トランジスタＮＭＯＳ０ｃをオフさせる（時刻Ｔ２）。
【０１３２】
次に、時刻Ｔ２から所定の期間経過後（センス期間）、ビット線制御回路２は、ゲート信号Ｃｌａｍｐ＿Ｆを立ち下げてクランプ用トランジスタＮＭＯＳ０ｂをオフさせてノードｎｏｄｅ＿ｓｅｎの電位を確定し、センス動作を行う（時刻Ｔ３）。
【０１３３】
このように、本実施例に係るビット線制御回路２によれば、ビット線ＢＬを急速に充電しながら、センスするビット線ＢＬの動作点は保持することが可能となる。なお、本実施例に係るセンスアンプＳＡは、実施例１乃至実施例７のいずれかと組み合わせて使用してもよいし、または、他の実施例と組み合わせず、単独で使用してもよい。更に、実施例１乃至実施例７のいずれかから抽出された１以上の構成要件と組み合わせて使用することも可能である。
【０１３４】
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【０１３５】
１  メモリセルアレイ
２  ビット線制御回路
３  カラムデコーダ
４  データ入出力バッファ
５  データ入出力端子
６  ロウデコーダ
７  制御回路
８  制御信号入力端子
９  ソース線制御回路
１０  ウェル制御回路
１００  ＮＡＮＤ型フラッシュメモリ
【図１】
2011138569.tif 000003
【図２】
2011138569.tif 000004
【図３】
2011138569.tif 000005
【図４】
2011138569.tif 000006
【図５】
2011138569.tif 000007
【図６】
2011138569.tif 000008
【図７】
2011138569.tif 000009
【図８】
2011138569.tif 000010
【図９】
2011138569.tif 000011
【図１０】
2011138569.tif 000012
【図１１】
2011138569.tif 000013
【図１２】
2011138569.tif 000014
【図１３】
2011138569.tif 000015
【図１４】
2011138569.tif 000016
【図１５】
2011138569.tif 000017
【図１６】
2011138569.tif 000018
【図１７】
2011138569.tif 000019
【図１８】
2011138569.tif 000020
【図１９】
2011138569.tif 000021
【図２０】
2011138569.tif 000022
【図２１】
2011138569.tif 000023
【図２２】
2011138569.tif 000024
【図２３】
2011138569.tif 000025
【図２４】
2011138569.tif 000026