(57)【要約】【課題】メモリＢＩＳＴとスキャンテストとによりテスト可能な部分を増やす。【解決手段】第１クロックドメインから第１クロックで転送データが書き込まれ、書き込まれた転送データが第２クロックドメインから第２クロックで読み出される非同期メモリ２と、入力端が非同期メモリ２から第２クロックドメインに至る転送データのデータパスに位置する第１位置に接続され、出力端が非同期メモリ２から第１位置に至る転送データのデータパスに位置する第２位置に接続されるスキャンフリップフロップ４３と、第１クロックおよび第２クロックからスキャンフリップフロップ４３を駆動するクロックを選択するクロック選択部７１と、を備える。【選択図】図２
2011090762.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックで動作する第１クロックドメインから前記第１クロックと異なる第２クロックで動作する第２クロックドメインへのデータ転送を行うデータ転送回路において、
前記第１クロックドメインから前記第１クロックで転送データが書き込まれ、前記書き込まれた転送データが第２クロックドメインから前記第２クロックで読み出される非同期メモリと、
入力端が前記非同期メモリから前記第２クロックドメインに至る前記転送データのデータパスに位置する第１位置に接続され、出力端が前記非同期メモリから前記第１位置に至る前記転送データのデータパスに位置する第２位置に接続されるスキャンフリップフロップと、
前記第１クロックおよび前記第２クロックから前記スキャンフリップフロップを駆動するクロックを選択するクロック選択部と、
を備え、
前記クロック選択部に前記第１クロックを選択させて前記非同期メモリから前記第１位置を経由して前記スキャンフリップフロップに至るデータパスのメモリＢＩＳＴを前記第１クロックで行い、前記クロック選択部に前記第２クロックを選択させて前記スキャンフリップフロップから前記第２位置および前記第１位置を経由して前記第２クロックドメインに至るデータパスのスキャンテストを前記第２クロックで行うことを可能とする、
ことを特徴とするデータ転送回路。
【請求項２】
前記第１クロックドメインから前記非同期メモリに至る前記転送データのデータパスに位置する第３位置から前記非同期メモリを介することなく前記スキャンフリップフロップに接続されるバイパスをさらに備え、前記クロック選択部に前記第１クロックを選択させて前記第１クロックドメインから前記バイパスを介して前記スキャンフリップフロップに至るデータパスのスキャンテストを前記第１クロックで行うことを可能とする、
ことを特徴とする請求項１に記載のデータ転送回路。
【請求項３】
前記スキャンフリップフロップの入力端を前記第１位置に接続するか前記バイパスに接続するかを選択するバイパス選択部をさらに備えることを特徴とする請求項２に記載のデータ転送回路。
【請求項４】
前記第１位置から前記第２クロックドメインに至る前記転送データのデータパスを遮断する遮断回路をさらに備え、
前記第１クロックドメインのスキャンテストと前記第２クロックドメインのスキャンテストをパラレルに実行することを可能とする、
ことを特徴とする請求項１に記載のデータ転送回路。
【請求項５】
前記第２クロックは、前記第１クロックよりも低レートである、ことを特徴とする請求項１に記載のデータ転送回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なるクロックドメイン間のデータ転送回路に関する。
【背景技術】
【０００２】
半導体集積回路に搭載されるメモリをメモリBIST（Built  In  Self-Test）でテストし、メモリ周辺のロジック部をスキャンテストする場合、メモリとメモリの周辺回路の境界ではテスト抜けが発生し易い（例えば特許文献１、特許文献２参照）。特に、異なるクロックドメイン間の境界（以下、単に非同期境界）にクロックドメイン間のデータ受け渡し手段としてメモリが置かれた場合、このメモリ周辺にメモリBISTによるテストでもスキャンテストでもテストできないパスが生じる。従来は、このパスをテストするためにファンクションテストを追加しなくてはならない場合が多かった。ファンクションテストは、一般的に、テストタイムが長い上、不良品の解析をしようとしても不良箇所の特定が困難であるため、量産テストに適していない。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平６−２０１７８２号公報
【特許文献２】特開２００７−１７２３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、メモリＢＩＳＴとスキャンテストとによりテスト可能な部分を増やした異なるクロックドメイン間のデータ転送回路を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、第１クロックで動作する第１クロックドメインから前記第１クロックと異なる第２クロックで動作する第２クロックドメインへのデータ転送を行うデータ転送回路において、前記第１クロックドメインから前記第１クロックで転送データが書き込まれ、前記書き込まれた転送データが第２クロックドメインから前記第２クロックで読み出される非同期メモリと、入力端が前記非同期メモリから前記第２クロックドメインに至る転送データのデータパスに位置する第１位置に接続され、出力端が前記非同期メモリから前記第１位置に至る前記転送データのデータパスに位置する第２位置に接続されるスキャンフリップフロップと、前記第１クロックおよび前記第２クロックから前記スキャンフリップフロップを駆動するクロックを選択するクロック選択部と、を備え、前記クロック選択部に前記第１クロックを選択させて前記非同期メモリから前記第１位置を経由して前記スキャンフリップフロップに至るデータパスのＢＩＳＴテストを前記第１クロックで行い、前記クロック選択部に前記第２クロックを選択させて前記スキャンフリップフロップから前記第２位置および前記第１位置を経由して前記第２クロックドメインに至るデータパスのスキャンテストを前記第２クロックで行うことを可能とする、ことを特徴とするデータ転送回路が提供される。
【図面の簡単な説明】
【０００６】
【図１】図１は、従来のデータ転送回路の一例を説明する図。
【図２】図２は、第１の実施の形態のデータ転送回路の構成を示す図。
【図３】図３は、第２の実施の形態のデータ転送回路の構成を示す図。
【図４】図４は、第３の実施の形態のデータ転送回路の構成を示す図。
【発明を実施するための形態】
【０００７】
まず、理解を助けるために、従来のデータ転送回路の例を示してメモリＢＩＳＴでもスキャンテストでもテストできないパスを説明する。図１は、従来のデータ転送回路の一例を説明する図である。
【０００８】
図１に示すように、半導体集積回路に、クロックＡ（ＣＬＫ  Ａ）で動作するクロックドメインＡとクロックＢ（ＣＬＫ  Ｂ）で動作するクロックドメインＢとが含まれている。そして、クロックドメインＡとクロックドメインＢとの間の境界（非同期境界）を越えてクロックドメインＡからクロックドメインＢにデータを転送するために、クロックＡおよびクロックＢの両方で動作する非同期メモリ２を備えたデータ転送回路１が二つのクロックドメイン間に介在して接続されている。ここで、クロックＢはクロックＡよりも低レートであるとする。
【０００９】
クロックドメインＡに属するロジック回路Ａは、データ転送回路１に、クロックドメインＢに属するロジック回路Ｂに転送するためのデータ線ｄ１と、該データの非同期メモリ２を制御する制御信号を送信するための信号線ｄ２とで接続されている。また、データ転送回路１は、非同期メモリ２に書き込まれたロジック回路Ｂに転送するためのデータを出力するための出力線ｄ３とで接続されている。データ転送回路１には、クロックＡおよびクロックＢが供給される。
【００１０】
データ転送回路１は、非同期メモリ２のテストを行うためのメモリＢＩＳＴ回路（以降、単にＢＩＳＴ回路）３を備えている。ＢＩＳＴ回路３は、非同期メモリ２にテストデータを書き込み、書き込んだテストデータを読み出し、読み出したテストデータ（ＢＩＳＴ読み出しデータ）と期待値とを比較することによって非同期メモリ２およびテストデータのパスに故障があるか否かを検査する。ＢＩＳＴ回路３は、非同期メモリ２に書き込むテストデータ、非同期メモリ２をテスト動作させるための制御信号を、データ線ｄ４、信号線ｄ５に夫々出力する。
【００１１】
非同期メモリ２は、非同期メモリ２を通常動作およびテスト動作させるための周辺回路とともにメモリカラー（Ｍｅｍｏｒｙ  Ｃｏｌｌａｒ）と呼ばれるブロック（メモリカラー４）に含まれている。
【００１２】
メモリカラー４は、マルチプレクサ４１およびマルチプレクサ４２を備えている。ロジック回路Ａからのデータ線ｄ１およびＢＩＳＴ回路３からのデータ線ｄ４はマルチプレクサ４１の入力端に接続されている。また、ロジック回路Ａからの信号線ｄ２およびＢＩＳＴ回路３からの信号線ｄ５はマルチプレクサ４２の入力端に接続されている。マルチプレクサ４１、マルチプレクサ４２の出力端は夫々非同期メモリ２のデータ入力端、信号入力端に接続される。マルチプレクサ４１、マルチプレクサ４２は、テスト選択信号に応じて、非同期メモリ２の入力端をロジック回路Ａと接続するか、ＢＩＳＴ回路３と接続するかの選択をすることができる。
【００１３】
メモリカラー４は、非同期メモリ２から読み出されたＢＩＳＴ読み出しデータをキャプチャするためのキャプチャレジスタとして使用されるフリップフロップ（ＦＦ）４３を備えている。ＦＦ４３はスキャン化されており、ロジック回路ＡからＦＦ４３に至るまでのパスのスキャンテストによる故障検査にも用いられる。
【００１４】
すなわち、非同期メモリ２の出力端は、２段のマルチプレクサ（マルチプレクサ４４、マルチプレクサ４５）を介してＦＦ４３の入力端に接続される。また、マルチプレクサ４４の出力端からマルチプレクサ４５の入力端に接続されるデータ線は、マルチプレクサ４４の出力端とマルチプレクサ４５の入力端との間（第１位置）から分岐し、分岐先が非同期境界のポート５に接続される。ポート５とロジック回路Ｂとはデータ線ｄ３で互いに接続される。ＦＦ４３の出力端は、ＦＦ４３の入力端に接続される。言い換えると、非同期メモリ２からクロックドメインＢに至るデータパスは第１位置で分岐し、分岐した線の先がＦＦ４３の入力端に接続される。ＦＦ４３の出力端は、第２位置としてのマルチプレクサ４４の入力端に接続される。
【００１５】
マルチプレクサ４１の出力端から非同期メモリ２の入力端へのデータ線と、マルチプレクサ４２の出力端から非同期メモリ２の入力端への信号線とは、夫々分岐し、分岐した先がＥＸＯＲ回路４６の入力端に夫々接続される。ＥＸＯＲ回路４６はＥＸＯＲ演算を行って二つの入力端のビット幅をデータ線ｄ３と等しいビット幅まで減少させる。ＥＸＯＲ回路４６の出力端はマルチプレクサ４５の入力端に接続される。すなわち、ロジック回路Ａから非同期メモリ２に至るデータパス（制御信号のパスも含む）はロジック回路Ａと非同期メモリ２との間に位置する分岐点（第３位置）で分岐し、分岐した先がマルチプレクサ４５の入力端に接続される。
【００１６】
マルチプレクサ４４およびマルチプレクサ４５は、バイパスイネーブルに応じて、非同期メモリ２の出力端をＦＦ４３の入力端に接続するか、マルチプレクサ４１、マルチプレクサ４２の出力端を非同期メモリ２をバイパスしてＦＦ４３の入力端に接続するかの選択をすることができる。なお、マルチプレクサ４４およびマルチプレクサ４５がマルチプレクサ４１、マルチプレクサ４２の出力端を非同期メモリ２をバイパスしてＦＦ４３の入力端に接続する場合、マルチプレクサ４４は、非同期メモリ２の出力端およびＦＦ４３の出力端のうち、ＦＦ４３の出力端からの入力を選択し、前記選択した入力をマルチプレクサ４４の出力端から出力する。
【００１７】
ＢＩＳＴ回路３、ＦＦ４３にはクロックＡが供給される。非同期メモリ２にはクロックＡおよびクロックＢがマルチプレクサ４７を介して供給される。マルチプレクサ４７は、ロジックＡからデータ書き込みがある場合はクロックＡを選択し、非同期メモリからデータを読み出し、読み出したデータをロジック回路Ｂに送信する場合はクロックＢを選択する。
【００１８】
このような従来のデータ転送回路１においては、以下のようにしてテストが実行される。すなわち、作業者は、テスト選択信号を操作して非同期メモリ２の入力端をＢＩＳＴ回路３に接続し、バイパスイネーブルを操作して非同期メモリ２の出力端をＦＦ４３の入力端に接続する（この状態を、以下、ＢＩＳＴモードという）。この状態でＢＩＳＴ回路３を動作させることによって、ＢＩＳＴ回路３〜マルチプレクサ４１、４２〜非同期メモリ２〜マルチプレクサ４４〜マルチプレクサ４５〜ＦＦ４３までのパスをテストすることができる。また、作業者は、テスト選択信号を操作して非同期メモリ２の入力端をロジック回路Ａに接続し、バイパスイネーブルを操作してマルチプレクサ４１、マルチプレクサ４２の出力端を非同期メモリ２をバイパスしてＦＦ４３の入力端に接続する（この状態を、以下、バイパスモードという）。するとロジック回路Ａ〜マルチプレクサ４１、４２〜ＥＸＯＲ回路４６〜マルチプレクサ４５〜ＦＦ４３のパスが形成され、このパスのスキャンテストを実行することができる。しかしながら、マルチプレクサ４４からロジック回路Ｂを介して接続されるクロックドメインＢの初段のスキャン化されたフリップフロップ６に至るまでのパスについては、ＦＦ４３とＦＦ６とが互いに異なるクロックが供給されるため、スキャンテストを実行することができなかった。そのため、前述のように、非同期メモリ２からＦＦ６に至るまでのパスを量産テストに適さないファンクションテストによってテストしていた。これに対して、本発明の実施の形態によれば、ＦＦ４３をクロックＢでも動作可能にすることによって、従来はファンクションテストしていたパスをスキャンテストできるようにしたことが主たる特徴となっている。
【００１９】
以下に添付図面を参照して、本発明の実施の形態にかかるデータ転送回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００２０】
（第１の実施の形態）
図２は、本発明の第１の実施の形態にかかるデータ転送回路の構成を示す図である。図示するように第１の実施の形態のデータ転送回路７は、従来のデータ転送回路１にクロック選択部としてのマルチプレクサ７１が追加された構成となっている。
【００２１】
マルチプレクサ７１の入力端には、クロックＡの供給線およびクロックＢの供給線が接続される。マルチプレクサ７１の出力端は、ＦＦ４３のクロック入力端に接続される。マルチプレクサ７１は、半導体集積回路（チップ）の入出力端子（チップＩ／Ｏ）からの信号に応じて、ＦＦ４３にクロックＡを供給するか、クロックＢを供給するかを選択することができる。
【００２２】
このように構成されているデータ転送回路７において、マルチプレクサ７１にクロックＡを選択させると、データ転送回路７は従来のデータ転送回路１と同様、作業者は、ＢＩＳＴモードに設定してＢＩＳＴ回路３〜マルチプレクサ４１、４２〜非同期メモリ２〜マルチプレクサ４４〜マルチプレクサ４５〜ＦＦ４３のパスのメモリＢＩＳＴによるテストを実行し、バイパスモードに設定してロジック回路Ａ〜マルチプレクサ４１、４２〜ＥＸＯＲ回路４６〜マルチプレクサ４５〜ＦＦ４３のパスのスキャンテストを実行することができる。
【００２３】
さらに、バイパスイネーブルを操作してマルチプレクサ４４にＦＦ４３の出力端からの入力を出力させるようにすると、ＦＦ４３〜マルチプレクサ４４〜ポート５〜ロジック回路Ｂ〜ＦＦ６のパスが形成される。その状態でマルチプレクサ７１にクロックＢを選択させると、ＦＦ４３とＦＦ６とに同一のクロックＢが供給されるので、従来のデータ転送回路１では実行することができなかったＦＦ４３〜マルチプレクサ４４〜ポート５〜ロジック回路Ｂ〜ＦＦ６のパスのスキャンテストを実行することができるようになる。
【００２４】
以上述べたように、本第１の実施の形態によれば、ＦＦ４３を駆動するクロックをクロックＡとクロックＢとのうちから選択できるように構成したので、ＦＦ４３〜マルチプレクサ４４〜ポート５〜ロジック回路Ｂ〜ＦＦ６のパスのスキャンテストを実行することができるようになる。言い換えると、従来に比べ、メモリＢＩＳＴとスキャンテストとによりテスト可能な部分を増やすことができる。
【００２５】
（第２の実施の形態）
従来のデータ転送回路１では、バイパスモードでスキャンテストが実行される。その際、ロジック回路Ａ〜マルチプレクサ４１、４２〜ＥＸＯＲ回路４６〜マルチプレクサ４５〜ＦＦ４３〜マルチプレクサ４４〜ポート５〜ロジック回路Ｂ〜ＦＦ６のパスが形成される。この状態でクロックドメインＡとクロックドメインＢとを同時にスキャンテストを実行する場合、クロック周波数が異なるため、クロックドメインＢ側のＦＦ（ここではＦＦ６）の期待値をマスクして見ない様にする必要があるという問題があった。そこで、第２の実施の形態では、ＦＦ４３からＦＦ６に至るデータパスを遮断することとした。
【００２６】
図３は、第２の実施の形態のデータ転送回路の構成を説明する図である。図示するように、データ転送回路８は、第１の実施の形態の構成に加え、ポート５とロジック回路Ｂとの間にＡＮＤ回路８１をさらに備えている。ＡＮＤ回路８１は、チップＩ／Ｏからの入力に基づいて、ポート５とロジック回路Ｂとの間のデータパスを遮断する。なお、ポート５とロジック回路Ｂとの間のデータパスを遮断する回路であればＡＮＤ回路８１の代わりに他の回路を用いるようにしてもよい。また、ＡＮＤ回路８１は、第１位置とＦＦ６との間であればどの位置に接続するようにしてもよい。
【００２７】
このように、第２の実施の形態によれば、スキャンテストを実行する際、ＦＦ４３からＦＦ６に至るデータパスを遮断するようにしたので、クロックドメインＢ側のＦＦの期待値をマスクしなくてもクロックドメインＡ側とクロックドメインＢ側のスキャンテストをパラレルに実行することができるようになる。
【００２８】
（第３の実施形態）
第１の実施形態、第２の実施形態においては、非同期メモリ２はクロックドメインＡに配置されている。これに対し、第３の実施形態では、非同期メモリ２がクロックドメインＢに配置される場合について説明する。上記の説明と同様の構成については、説明を省略する。
【００２９】
非同期メモリ２にはクロックＡおよびクロックＢがマルチプレクサ４７を介して供給される。マルチプレクサ４７は、ロジックＡからデータ書き込みがある場合はクロックＡを選択し、非同期メモリからデータを読み出し、読み出したデータをロジック回路Ｂに送信する場合はクロックＢを選択する。
【００３０】
本実施形態では、ＦＦ４３及びマルチプレクサ７１を備えることにより、第１の実施形態と同様に、メモリＢＩＳＴとスキャンテストとによりテスト可能な部分を増やすことが可能である。さらに、本実施形態では、非同期メモリ２がクロックドメインＢに配置されているため、第２の実施形態で説明したようなクロックドメインＡとクロックドメインＢとを同時に同時にスキャンテストを実行する場合に、クロック周波数が異なることによる問題はない。このため、第２の実施形態で説明したような、ＦＦ４３からＦＦ６に至るデータパスを遮断する構成を不要とすることができる。
【符号の説明】
【００３１】
１  データ転送回路、２  非同期メモリ、３  メモリＢＩＳＴ回路、４  メモリカラー、５  ポート、６  フリップフロップ、７  データ転送回路、８  データ転送回路、４１  マルチプレクサ、４２  マルチプレクサ、４３  フリップフロップ、４４  マルチプレクサ、４５  マルチプレクサ、４６  ＥＸＯＲ回路、４７  マルチプレクサ、７１  マルチプレクサ、８１  ＡＮＤ回路。
【図１】
2011090762.tif 000003
【図２】
2011090762.tif 000004
【図３】
2011090762.tif 000005
【図４】
2011090762.tif 000006