(57)【要約】【課題】撮像画像の画像品質を向上し、製造歩留まりを向上させる。【解決手段】画素分離ウェルＰＳの形成工程では、画素分離ウェルＰＳの形成領域のうち、複数の画素Ｐを間に挟む領域に、不純物をイオン注入して、第１の画素分離ウェルＰＳ１を形成する。その後、第１の画素分離ウェルＰＳ１の形成領域と異なる位置において複数の画素Ｐを間に挟む領域に不純物をイオン注入して、第２の画素分離ウェルＰＳ２を形成する。読出しドレインＦＤの形成工程では、画素分離ウェルＰＳのうち、各部ＰＳ１，ＰＳ２のいずれか一方において不純物がイオン注入された部分に、複数の読出しドレインＦＤを形成する。つまり、両部ＰＳ１，ＰＳ２が交差する部分ＰＳ１２に読出しドレインＦＤを形成しない。【選択図】図３
2011009463.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子を含む画素が複数配列される半導体基板の撮像面に画素分離ウェルを形成する画素分離ウェル形成工程と、
前記光電変換部から信号電荷が読み出される読出しドレインを、前記画素分離ウェルに複数形成する読出しドレイン形成工程と
を具備し、
前記画素分離ウェル形成工程は、
前記画素分離ウェルを形成する領域のうち、複数の画素を間に挟む部分に不純物をイオン注入することによって、第１の画素分離ウェルを形成する第１ステップと、
前記画素分離ウェルを形成する領域のうち、前記第１の画素分離ウェルと異なる位置において複数の画素を間に挟む部分に不純物をイオン注入することによって、第２の画素分離ウェルを形成する第２ステップと
を有し、
前記読出しドレイン形成工程では、前記画素分離ウェルのうち、前記第１ステップと前記第２ステップとのいずれか一方において不純物がイオン注入された部分に、前記複数の読出しドレインを形成する、
固体撮像装置の製造方法。
【請求項２】
前記撮像面に、前記複数の画素を第１方向と前記第１方向と直交する第２方向とのそれぞれに配列するように形成するステップをさらに有し、
前記画素分離ウェル形成工程では、前記画素分離ウェルが、前記第１方向に並ぶ複数の画素の間、および、前記第２方向に並ぶ複数の画素の間に介在するように、前記画素分離ウェルを形成する、
請求項１に記載の固体撮像装置の製造方法。
【請求項３】
前記第１ステップにおいては、画素ピッチの複数倍のピッチで格子状に形成された第１レジストパターンをマスクとして用いて、前記第１の画素分離ウェルを形成し、
前記第２ステップにおいては、前記第１レジストパターンを同じ形状で格子状に形成された第２レジストパターンをマスクとして用いて、前記第２の画素分離ウェルを形成する、
請求項１に記載の固体撮像装置の製造方法。
【請求項４】
前記読出しドレイン形成工程では、
前記第１の画素分離ウェルにおいて前記第１方向に延在する部分と前記第２方向に延在する部分とが交差する部分と、前記第２の画素分離ウェルにおいて前記第１方向に延在する部分と前記第２方向に延在する部分とが交差する部分との少なくとも一方に、前記読出しドレインを形成する、
請求項２に記載の固体撮像装置の製造方法。
【請求項５】
前記光電変換部から信号電荷を前記読出しドレインへ読み出す転送トランジスタを、前記複数の画素のそれぞれに対応するように複数形成する転送トランジスタ形成工程
を含み、
前記転送トランジスタ形成工程では、前記複数の読出しドレインのうち、前記第１方向と前記第２方向とに対して傾斜する傾斜方向に並ぶ複数の画素の間に設けられ、当該複数の画素から信号電荷が読み出される読出しドレインを、複数の転送ゲートが挟むように、前記複数の転送トランジスタを形成する、
請求項２に記載の固体撮像装置の製造方法。
【請求項６】
前記複数の読出しドレインのうち、前記第１方向と前記第２方向とに対して傾斜する傾斜方向に並ぶ複数の画素の間に設けられる複数の読出しドレインに、ゲートが電気的に接続される増幅トランジスタを、前記画素分離ウェルに形成する増幅トランジスタ形成工程
を含み、
前記増幅トランジスタ形成工程では、当該増幅トランジスタのゲートが、前記複数の読出しドレインのうち、第１の読出しドレインに電気的に接続されると共に、前記第１の読出しドレインと異なる第２の読出しドレインに電気的に接続されるように、前記増幅トランジスタを形成する、
請求項２に記載の固体撮像装置の製造方法。
【請求項７】
前記増幅トランジスタ形成工程では、当該増幅トランジスタのゲートと前記第１の読出しドレインとが電気的に接続される距離と、当該増幅トランジスタのゲートと前記第２の読出しドレインとが電気的に接続される距離とが、互いに同じになるように、前記増幅トランジスタを形成する、
請求項６に記載の固体撮像装置の製造方法。
【請求項８】
前記増幅トランジスタ形成工程では、前記傾斜方向において並ぶ前記第１の読出しドレインと前記第２の読出しドレインとに、当該増幅トランジスタのゲートが電気的に接続するように、前記増幅トランジスタを形成する、
請求項７に記載の固体撮像装置の製造方法。
【請求項９】
前記増幅トランジスタ形成工程では、前記第１方向または前記２方向とのいずれか一方において並ぶ前記第１の読出しドレインと前記第２の読出しドレインとに、当該増幅トランジスタのゲートが電気的に接続するように、前記増幅トランジスタを形成する、
請求項７に記載の固体撮像装置の製造方法。
【請求項１０】
光電変換素子を含む画素が複数配列される半導体基板の撮像面に形成された画素分離ウェルと、
画素分離ウェルに形成され、前記光電変換部から信号電荷が読み出される複数の読出しドレインと
を具備し、
前記画素分離ウェルは、
前記撮像面にて複数の画素を間に挟む部分に不純物をイオン注入することによって形成された第１の画素分離ウェルと、
前記撮像面において前記第１の画素分離ウェルと異なる位置において複数の画素を間に挟む部分に不純物をイオン注入することによって形成された第２の画素分離ウェルと
を有し、
前記読出しドレインは、前記画素分離ウェルのうち、前記第１の画素分離ウェルの形成部分と前記第２の画素分離ウェルの形成部分とのいずれか一方へ不純物がイオン注入された部分に形成されている、
固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、および、その製造方法に関する。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタルスチルカメラなどの電子機器は、固体撮像装置を含む。たとえば、固体撮像装置として、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｃｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサ、ＣＣＤ（Ｃｈａｒｇｅ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型イメージセンサを含む。
【０００３】
固体撮像装置においては、複数の画素が形成されている撮像領域が、半導体基板に設けられている。複数の画素のそれぞれにおいては、光電変換部が設けられている。光電変換部は、たとえば、フォトダイオードであり、外付けの光学系を介して入射する光を受光面で受光し光電変換することによって、信号電荷を生成する。
【０００４】
固体撮像装置のうち、ＣＭＯＳ型イメージセンサは、光電変換部のほかに、複数のトランジスタを含むように、画素が構成されている。複数のトランジスタは、光電変換部にて生成された信号電荷を読み出して、信号線へ電気信号として出力するように、複数のトランジスタが画素トランジスタとして構成されている。たとえば、転送トランジスタ，リセットトランジスタ，増幅トランジスタ，選択トランジスタの４つのトランジスタを、画素トランジスタとして、半導体基板の表面に設けている。そして、画素トランジスタを構成する複数のトランジスタに電気的に接続する配線を、半導体基板の表面に設けている。
【０００５】
ＣＭＯＳ型イメージセンサでは、画素サイズを縮小化するために、複数の光電変換部が、上記の画素トランジスタを共有するように、画素を構成することが提案されている。たとえば、２つ、または、４つの光電変換部が１つの画素トランジスタ群を共有する技術が提案されている（たとえば、特許文献１〜３参照）。
【０００６】
また、半導体基板において、配線や画素トランジスタを設けた表面側に対して反対側の裏面側から光を受光する裏面照射型が提案されている（たとえば、特許文献４参照）。
【０００７】
上記においては、複数の画素間を分離するように画素分離領域が基板に設けられている。たとえば、ＳＴＩが画素分離領域として半導体基板に設けられている。この他に、ｐウェルなどの不純物拡散領域が画素分離領域として半導体基板に設けられている。一般に、画素分離領域として設けられたｐウェルは、製造プロセスの世代に因らずに、０．１〜０．３μｍ程度の幅であると共に、たとえば、１５００ｅＶ程度の高エネルギーで不純物をイオン注入することで形成される（たとえば、特許文献４〜６参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００４−１７２９５０号公報
【特許文献２】特開２００６−１５７９５３号公報
【特許文献３】特開２００６−５４２７６号公報
【特許文献４】特開２００６−９３５８７号公報
【特許文献５】特開２００６−９３３１９号公報
【特許文献６】特開２００７−５３２５０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図１５は、画素分離ウェルを形成する工程を示す図である。図１５では、（Ａ），（Ｂ）の順にて、画素分離ウェルを形成する工程を示している。また、図１５の（Ａ），（Ｂ）においては、左側が断面を示し、右側が上面を示している。具体的には、（Ａ）は、（Ｂ）に示すＸ１Ｊ−Ｘ２Ｊ部分に対応する面の断面を示している。
【００１０】
まず、図１５（Ａ）に示すように、半導体基板１０１Ｊ上に、レジストパターンＲＰＪを形成する。
【００１１】
ここでは、図１５（Ａ）の断面図に示すように、半導体基板１０１Ｊの面のうち、画素分離ウェルＰＳＪ（図１５（Ｂ）参照）を形成する面１０１ＳＪが露出するように開口ＫＫを形成することで、レジストパターンＲＰＪを設ける。また、図１５（Ａ）の上面図に示すように、水平方向ｘと垂直方向ｙとのそれぞれに開口ＫＫが画素ＰＪを区画するように、レジストパターンＲＰＪを形成する。
【００１２】
つぎに、図１５（Ｂ）に示すように、半導体基板１０１Ｊに、画素分離ウェルＰＳＪを形成する。
【００１３】
ここでは、上記のレジストパターンＲＰＪをマスクとして用いて、半導体基板１０１Ｊの表面から不純物をイオン注入することで、画素分離ウェルＰＳＪを形成する。つまり、レジストパターンＲＰＪの開口ＫＫから不純物をイオン注入して画素分離ウェルＰＳＪを形成する。たとえば、ｐ型の不純物をイオン注入して、ｐウェルを設けることで、画素分離ウェルＰＳＪを形成する。
【００１４】
図１５にて示した製造工程は、画素セルピッチが広い場合（たとえば、２μｍ以上）には、好適に実施することができる。
【００１５】
しかし、画素セルピッチが狭い場合（たとえば、２μｍ未満）には、好適に製造することが困難な場合がある。この原因は、高エネルギーで不純物をイオン注入するために、レジスト膜厚が厚いと共に（３〜５μｍ程度）、レジストパターンの幅が狭くなるために、そのパターンが倒れる等の不具合が発生する場合があるからである。つまり、レジストパターンのアスペクト比が大きくなることに起因する。
【００１６】
このような不具合を解消するために、下記の製造工程で製造が実施されている。
【００１７】
図１６と図１７は、画素分離ウェルを形成する工程を示す図である。図１６および図１７では、（Ａ），（Ｂ），（Ｃ），（Ｄ）の順にて、画素分離ウェルを形成する工程を示している。また、図１６および図１７の（Ａ）〜（Ｄ）においては、上面を示している。
【００１８】
まず、図１６（Ａ）に示すように、半導体基板１０１Ｊ上に、レジストパターンＲＰＪｘを形成する。
【００１９】
ここでは、半導体基板１０１Ｊの面のうち、水平方向ｘに並ぶ画素分離ウェルの形成面１０１ＳＪｘが露出するように開口ＫＫｘを形成することで、レジストパターンＲＰＪｘを設ける。つまり、垂直方向ｙへ延在する開口ＫＫｘが水平方向ｘに並ぶ画素ＰＪを区画するように、レジストパターンＲＰＪｘを形成する。
【００２０】
つぎに、図１６（Ｂ）に示すように、半導体基板１０１Ｊに、画素分離ウェルＰＳｘを形成する。
【００２１】
ここでは、上記のレジストパターンＲＰＪｘをマスクとして用いて、半導体基板１０１Ｊの表面から不純物をイオン注入することで、画素分離ウェルＰＳｘを形成する。その後、レジストパターンＲＰＪｘを除去する。これにより、垂直方向ｙへ延在する画素分離ウェルＰＳｘは、複数が水平方向ｘにて並ぶように形成される。
【００２２】
つぎに、図１７（Ｃ）に示すように、半導体基板１０１Ｊ上に、レジストパターンＲＰＪｙを形成する。
【００２３】
ここでは、半導体基板１０１Ｊの面のうち、垂直方向ｙに並ぶ画素分離ウェルの形成面１０１ＳＪｙが露出するように開口ＫＫｙを形成することで、レジストパターンＲＰＪｙを設ける。つまり、水平方向ｘへ延在する開口ＫＫｙが、垂直方向ｙに並ぶ画素ＰＪを区画するように、レジストパターンＲＰＪｙを形成する。このとき、開口ＫＫｙにおいては、上記にて形成した画素分離ウェルＰＳｘの一部の表面が露出する。
【００２４】
つぎに、図１７（Ｄ）に示すように、半導体基板１０１Ｊに、画素分離ウェルＰＳｙを形成する。
【００２５】
ここでは、上記のレジストパターンＲＰＪｙをマスクとして用いて、半導体基板１０１Ｊの表面から不純物をイオン注入することで、画素分離ウェルＰＳｙを形成する。その後、レジストパターンＲＰＪｙを除去する。これにより、水平方向ｘへ延在する画素分離ウェルＰＳｙは、複数が垂直方向ｙにて並ぶように形成される。このとき、垂直方向ｙへ延在する画素分離ウェルＰＳｘと、水平方向ｘへ延在する画素分離ウェルＰＳｙとが交差する部分には、２回、不純物がイオン注入された領域ＰＳｘｙが形成される。
【００２６】
このように、画素セルピッチが狭い場合には、レジストパターンの倒れ等による不具合の発生を防止するために、垂直方向ｙへ延在する画素分離ウェルＰＳｘと、水平方向ｘへ延在する画素分離ウェルＰＳｙとのそれぞれを、別工程で形成する。
【００２７】
図１８は、図１６と図１７に示す製造工程を経て形成された画素分離ウェルＰＳＪを用いて、固体撮像装置を形成する工程を示す図である。図１８では、（Ａ），（Ｂ）の順にて、固体撮像装置を形成する工程を示している。また、図１８の（Ａ），（Ｂ）においては、上面を示している。
【００２８】
図１８（Ａ）に示すように、上記の図１６と図１７に示す製造工程を経て形成された画素分離ウェルＰＳＪは、垂直方向ｙへ延在する画素分離ウェルＰＳｘと、水平方向ｘへ延在する画素分離ウェルＰＳｙとを含む。そして、上述したように、両者の画素分離ウェルＰＳｘ，ＰＳｙが交差する部分には、２回、不純物がイオン注入された領域ＰＳｘｙが形成されている。
【００２９】
この後、図１８（Ｂ）に示すように、上記の画素分離ウェルＰＳＪが形成された半導体基板１０１Ｊに、転送トランジスタ２２Ｊなどの画素トランジスタＰＴｒを形成する。
【００３０】
ここでは、転送トランジスタ２２Ｊによってフォトダイオード２１から信号電荷が読み出される読出しドレインＦＤＪを、画素分離ウェルＰＳＪに設ける。具体的には、画素分離ウェルＰＳＪにて、垂直方向ｙへ延在する部分ＰＳｘと、水平方向ｘへ延在する部分ＰＳｙとが交差する領域ＰＳｘｙの一部に、不純物を更にイオン注入することで、読出しドレインＦＤＪを形成する。これにより、斜め方向に並ぶ複数の画素において、１つの読出しドレインＦＤＪを共有することができる。
【００３１】
しかしながら、上記の固体撮像装置では、垂直方向ｙへ延在する部分ＰＳｘと、水平方向ｘへ延在する部分ＰＳｙとが交差する領域ＰＳｘｙに読出しドレインＦＤＪを形成することに起因して、撮像画像の画像品質が低下する場合がある。これは、交差する領域ＰＳｘｙでは、上記のように、２回、不純物がイオン注入されているために、欠陥が多く存在する場合があるためである。たとえば、過剰なイオン注入ダメージによる過渡的増幅拡散等の特性変動が増大する場合がある。また、読出しドレイン（フローティングディフュージョン）に起因して白点等の固定ノイズが増大する場合がある。
【００３２】
一方で、この欠陥の発生を抑制するために１回のイオン注入で画素分離ウェルの全てを形成する場合には、上述したように、レジストパターンの倒れ等が生ずる場合があり、製品歩留まりの低下などの不具合が生ずる場合がある。
【００３３】
以上のように、固体撮像装置においては、撮像画像の画像品質が低下する場合があり、また、製造歩留まりの低下が生ずる場合がある。
【００３４】
したがって、本発明は、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能な、固体撮像装置の製造方法、固体撮像装置を提供する。
【課題を解決するための手段】
【００３５】
本発明の固体撮像装置の製造方法は、光電変換素子を含む画素が複数配列される半導体基板の撮像面に画素分離ウェルを形成する画素分離ウェル形成工程と、前記光電変換部から信号電荷が読み出される読出しドレインを、前記画素分離ウェルに複数形成する読出しドレイン形成工程とを具備し、前記画素分離ウェル形成工程は、前記画素分離ウェルを形成する領域のうち、複数の画素を間に挟む部分に不純物をイオン注入することによって、第１の画素分離ウェルを形成する第１ステップと、前記画素分離ウェルを形成する領域のうち、前記第１の画素分離ウェルと異なる位置において複数の画素を間に挟む部分に不純物をイオン注入することによって、第２の画素分離ウェルを形成する第２ステップとを有し、前記読出しドレイン形成工程では、前記画素分離ウェルのうち、前記第１ステップと前記第２ステップとのいずれか一方において不純物がイオン注入された部分に、前記複数の読出しドレインを形成する。
【００３６】
本発明の固体撮像装置は、光電変換素子を含む画素が複数配列される半導体基板の撮像面に形成された画素分離ウェルと、画素分離ウェルに複数が形成されており、前記前記光電変換部から信号電荷が読み出される、読出しドレインとを具備し、前記画素分離ウェルは、前記撮像面にて複数の画素を間に挟む部分に不純物をイオン注入することによって形成された第１の画素分離ウェルと、前記撮像面において前記第１の画素分離ウェルと異なる位置において複数の画素を間に挟む部分に不純物をイオン注入することによって形成された第２の画素分離ウェルとを有し、前記読出しドレインは、前記画素分離ウェルのうち、前記第１の画素分離ウェルの形成部分と前記第２の画素分離ウェルの形成部分とのいずれか一方へ不純物がイオン注入された部分に形成されている。
【００３７】
本発明においては、画素分離ウェルの形成領域のうち、複数の画素を間に挟む領域に、不純物をイオン注入して、第１の画素分離ウェルを形成する。そして、第１の画素分離ウェルの形成領域と異なる位置において複数の画素を間に挟む領域に不純物をイオン注入して、第２の画素分離ウェルを形成する。そして、その画素分離ウェルのうち、第１の画素分離ウェルと第２の画素分離ウェルのいずれか一方において不純物がイオン注入された部分に、複数の読出しドレインを形成する。つまり、第１の画素分離ウェルと第２の画素分離ウェルが交差する部分に読出しドレインを形成しない。
【発明の効果】
【００３８】
本発明によれば、撮像画像の画像品質を向上可能な、固体撮像装置、および、その製造方法を提供することができる。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【図２】図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す図である。
【図３】図３は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【図４】図４は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【図５】図５は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【図６】図６は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【図７】図７は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図８】図８は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図９】図９は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図１０】図１０は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図１１】図１１は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【図１２】図１２は、本発明にかかる実施形態２において、固体撮像装置１ｂの要部を示す図である。
【図１３】図１３は、本発明にかかる実施形態３において、固体撮像装置１ｃの要部を示す図である。
【図１４】図１４は、本発明にかかる実施形態４において、固体撮像装置１ｄの要部を示す図である。
【図１５】図１５は、画素分離ウェルを形成する工程を示す図である。図１５では、（Ａ），（Ｂ）の順にて、画素分離ウェルを形成する工程を示している。
【図１６】図１６は、画素分離ウェルを形成する工程を示す図である。
【図１７】図１７は、画素分離ウェルを形成する工程を示す図である。
【図１８】図１８は、図１６と図１７に示す製造工程を経て形成された画素分離ウェルＰＳＪを用いて、固体撮像装置を形成する工程を示す図である。
【発明を実施するための形態】
【００４０】
以下に、本発明の実施形態について、図面を参照して説明する。
【００４１】
なお、説明は、下記の順序で行う。
１．実施形態１（４画素共有構造にて、２つのＦＤが傾斜方向に並ぶ場合）
２．実施形態２（４画素共有構造にて、２つのＦＤが傾斜方向に並ぶ場合）
３．実施形態３（４画素共有構造にて、２つのＦＤが垂直方向に並ぶ場合）
４．実施形態４（４画素共有構造にて、２つのＦＤが垂直方向に並ぶ場合）
５．その他
【００４２】
＜１．実施形態１＞
（Ａ）装置構成
（Ａ−１）カメラの要部構成
図１は、本発明にかかる実施形態１において、カメラ４０の構成を示す構成図である。
【００４３】
図１に示すように、カメラ４０は、固体撮像装置１と、光学系４２と、制御部４３と、信号処理回路４４とを有する。各部について、順次、説明する。
【００４４】
固体撮像装置１は、光学系４２を介して入射する光（被写体像）Ｈを撮像面Ｐｓで受光して光電変換することによって、信号電荷を生成する。ここでは、固体撮像装置１は、制御部４３から出力される制御信号に基づいて駆動する。具体的には、信号電荷を読み出して、ローデータとして出力する。
【００４５】
光学系４２は、結像レンズや絞りなどの光学部材を含み、入射する被写体像による光Ｈを、固体撮像装置１の撮像面Ｐｓへ集光するように配置されている。
【００４６】
制御部４３は、各種の制御信号を固体撮像装置１と信号処理回路４４とに出力し、固体撮像装置１と信号処理回路４４とを制御して駆動させる。
【００４７】
信号処理回路４４は、固体撮像装置１から出力されたローデータについて信号処理を実施することによって、被写体像についてデジタル画像を生成するように構成されている。
【００４８】
（Ａ−２）固体撮像装置の要部構成
固体撮像装置１の全体構成について説明する。
【００４９】
図２は、本発明にかかる実施形態１において、固体撮像装置１の全体構成を示す図である。
【００５０】
本実施形態の固体撮像装置１は、ＣＭＯＳ型イメージセンサであり、図２に示すように、基板１０１を含む。この基板１０１は、たとえば、シリコンからなる半導体基板であり、図２に示すように、基板１０１の面においては、撮像領域ＰＡと、周辺領域ＳＡとが設けられている。
【００５１】
撮像領域ＰＡは、図２に示すように、矩形形状であり、複数の画素Ｐが水平方向ｘと垂直方向ｙとのそれぞれに、配置されている。つまり、画素Ｐがマトリクス状に並んでいる。そして、撮像領域ＰＡにおいては、その中心が、図１に示した光学系４２の光軸に対応するように配置されている。なお、撮像領域ＰＡは、図１に示した撮像面Ｐｓに相当する。
【００５２】
撮像領域ＰＡにおいて、画素Ｐは、入射光を受光して信号電荷を生成する。そして、その生成した信号電荷が画素トランジスタによって読み出されて出力される。画素Ｐの詳細な構成について後述する。
【００５３】
周辺領域ＳＡは、図２に示すように、撮像領域ＰＡの周囲に位置している。そして、この周辺領域ＳＡにおいては、周辺回路が設けられている。
【００５４】
具体的には、図２に示すように、垂直駆動回路１３と、カラム回路１４と、水平駆動回路１５と、外部出力回路１７と、タイミングジェネレータ（ＴＧ）１８と、シャッター駆動回路１９とが、周辺回路として設けられている。
【００５５】
垂直駆動回路１３は、図２に示すように、周辺領域ＳＡにおいて、撮像領域ＰＡの側部に設けられており、撮像領域ＰＡの画素Ｐを行単位で選択して駆動させるように構成されている。
【００５６】
カラム回路１４は、図２に示すように、周辺領域ＳＡにおいて、撮像領域ＰＡの下端部に設けられており、列単位で画素Ｐから出力される信号について信号処理を実施する。ここでは、カラム回路１４は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路（図示なし）を含み、固定パターンノイズを除去する信号処理を実施する。
【００５７】
水平駆動回路１５は、図２に示すように、カラム回路１４に電気的に接続されている。水平駆動回路１５は、たとえば、シフトレジスタを含み、カラム回路１４にて画素Ｐの列ごとに保持されている信号を、順次、外部出力回路１７へ出力させる。
【００５８】
外部出力回路１７は、図２に示すように、カラム回路１４に電気的に接続されており、カラム回路１４から出力された信号について信号処理を実施後、外部へ出力する。外部出力回路１７は、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）回路１７ａとＡＤＣ回路１７ｂとを含む。外部出力回路１７においては、ＡＧＣ回路１７ａが信号にゲインをかけた後に、ＡＤＣ回路１７ｂがアナログ信号からデジタル信号へ変換して、外部へ出力する。
【００５９】
タイミングジェネレータ１８は、図２に示すように、垂直駆動回路１３、カラム回路１４、水平駆動回路１５，外部出力回路１７，シャッター駆動回路１９のそれぞれに電気的に接続されている。タイミングジェネレータ１８は、各種のタイミング信号を生成し、垂直駆動回路１３、カラム回路１４、水平駆動回路１５，外部出力回路１７，シャッター駆動回路１９に出力することで、各部について駆動制御を行う。
【００６０】
シャッター駆動回路１９は、画素Ｐを行単位で選択して、画素Ｐにおける露光時間を調整するように構成されている。
【００６１】
（Ａ−３）固体撮像装置の詳細構成
本実施形態にかかる固体撮像装置１の詳細内容について説明する。
【００６２】
図３〜図６は、本発明にかかる実施形態１において、固体撮像装置１の要部を示す図である。
【００６３】
ここで、図３は、撮像領域ＰＡの上面を示している。図４は、撮像領域ＰＡの断面を示している。図４においては、図３に示すＡ１−Ａ２部分の断面を示している。図５は、図３に示す撮像領域ＰＡの一部を拡大して示している。図６は、撮像領域ＰＡに設けられた画素Ｐの回路構成を示している。
【００６４】
図３〜図６に示すように、固体撮像装置１は、フォトダイオード２１と、画素トランジスタＰＴｒと、画素分離ウェルＰＳとを含む。ここで、画素トランジスタＰＴｒは、図５，図６に示すように、転送トランジスタ２２と、増幅トランジスタ２３と、選択トランジスタ２４と、リセットトランジスタ２５とを含み、フォトダイオード２１から信号電荷を読み出すように構成されている。
【００６５】
固体撮像装置を構成する各部について順次説明する。
【００６６】
（Ａ−３−１）フォトダイオード２１について
固体撮像装置１において、フォトダイオード２１は、図３に示すように、複数の画素Ｐのそれぞれに対応するように、複数が配置されている。複数のフォトダイオード２１は、撮像面（ｘｙ面）において、水平方向ｘと、この水平方向ｘに対して直交する垂直方向ｙとのそれぞれに並んで設けられている。各フォトダイオード２１は、水平方向ｘおよび垂直方向ｙのそれぞれにおいて、同様な形状であって、等間隔で並ぶように設けられている。たとえば、各フォトダイオード２１は、撮像面（ｘｙ面）において、格子状に形成された画素分離ウェルＰＳによって区画された領域のそれぞれに対応するように、受光面ＪＳが四角形状（正方形）で形成されている。
【００６７】
また、図４に示すように、フォトダイオード２１は、基板１０１の内部に形成されている。
【００６８】
各フォトダイオード２１は、入射光（被写体像）を受光し光電変換することによって信号電荷を生成して蓄積するように構成されている。たとえば、フォトダイオード２１は、ｎ型のシリコン半導体である基板１０１内に設けられたｐ型半導体領域に、ｎ型電荷蓄積領域が形成されることで構成される。そして、各フォトダイオード２１は、図６に示すように、その蓄積した信号電荷が、転送トランジスタ２２によって読出しドレインＦＤへ転送されるように構成されている。
【００６９】
本実施形態においては、図５と図６に示すように、各フォトダイオード２１は、転送トランジスタ２２が設けられている。たとえば、図５，図６に示すように、４つのフォトダイオード２１（２１Ａ＿１，２１Ａ＿２，２１Ｂ＿１，２１Ｂ＿２）に対応して、４つの転送トランジスタ２２（２２Ａ＿１，２２Ａ＿２，２２Ｂ＿１，２２Ｂ＿２）が一対で設けられている。
【００７０】
そして、図５と図６に示すように、複数のフォトダイオード２１が、１つの読出しドレインＦＤを共有するように構成されている。たとえば、一対（２つ）のフォトダイオード２１（２１Ａ＿１と２１Ａ＿２、または、２１Ｂ＿１，２１Ｂ＿２）が、１つの読出しドレインＦＤ（ＦＤＡ、または、ＦＤＢ）に対して設けられている。
【００７１】
そして、図５と図６に示すように、その複数のフォトダイオード２１からなる組が、複数の組で、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とを共有するように構成されている。たとえば、４つのフォトダイオード２１（２１Ａ＿１，２１Ａ＿２，２１Ｂ＿１，２１Ｂ＿２）からなる１組に対して、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とのそれぞれが１つずつ設けられている。
【００７２】
（Ａ−３−２）画素トランジスタＰＴｒについて
固体撮像装置１において、画素トランジスタＰＴｒは、図３に示すように、各フォトダイオード２１の間に設けられている。
【００７３】
ここでは、画素トランジスタＰＴｒは、撮像面（ｘｙ面）において、複数の画素Ｐを区画する画素分離ウェルＰＳに形成されている。画素トランジスタＰＴｒは、基板１０１の画素分離ウェルＰＳに、活性化領域（図示なし）が形成されており、各ゲート電極が、たとえば、ポリシリコンを用いて形成されている。
【００７４】
画素トランジスタＰＴｒにおいて、転送トランジスタ２２は、図３に示すように、複数の画素Ｐのそれぞれに対応するように、複数が形成されている。
【００７５】
ここでは、図４に示すように、転送トランジスタ２２は、転送ゲート２２Ｇが、基板１０１の表面に、ゲート絶縁膜（図示なし）を介して、設けられている。転送ゲート２２Ｇは、基板１０１の内部に設けられたフォトダイオード２１の上方に設けられている。また、転送トランジスタ２２において、転送ゲート２２Ｇは、基板１０１の表面に設けられた、読出しドレインＦＤ（フローティングディフュージョン）に隣接するように設けられている。ここでは、図４に示すように、一対の転送ゲート２２Ｇが、１つの読出しドレインＦＤを挟むように形成されている。
【００７６】
そして、図６に示すように、転送トランジスタ２２は、フォトダイオード２１にて生成された信号電荷を、増幅トランジスタ２３のゲートへ電気信号として出力するように構成されている。具体的には、図６に示すように、転送トランジスタ２２は、転送線２６からゲートに転送信号が与えられることによって、フォトダイオード２１において蓄積された信号電荷を、読出しドレインＦＤに出力信号として転送する。
【００７７】
本実施形態においては、転送トランジスタ２２のそれぞれは、図５と図６に示すように、フォトダイオード２１のそれぞれに対応して設けられている。
【００７８】
たとえば、図５に示すように、各転送トランジスタ２２は、撮像面（ｘｙ面）において水平方向ｘと垂直方向ｙとに対して傾斜する傾斜方向に並ぶ複数の画素Ｐの間に設けられた読出しドレインＦＤを、２つの転送トランジスタ２２が挟むように形成されている。
【００７９】
具体的には、図５に示すように、２つの転送トランジスタ２２Ａ＿１，２２Ａ＿２が、傾斜方向に並ぶ２つのフォトダイオード２１Ａ＿１，２１Ａ＿２の間に設けられた読出しドレインＦＤＡを挟むように設けられている。また、２つの転送トランジスタ２２Ｂ＿１，２２Ｂ＿２が、傾斜方向に並ぶ２つのフォトダイオード２１Ｂ＿１，２１Ｂ＿２の間に設けられた読出しドレインＦＤＢを挟むように設けられている。
【００８０】
画素トランジスタＰＴｒにおいて、増幅トランジスタ２３は、図６に示すように、転送トランジスタ２２から出力された電気信号を増幅して出力するように構成されている。
【００８１】
具体的には、増幅トランジスタ２３は、ゲートが、読出しドレインＦＤに接続されている。また、増幅トランジスタ２３は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースが選択トランジスタ２４に接続されている。増幅トランジスタ２３は、選択トランジスタ２４がオン状態になるように選択されたときには、定電流源（図示なし）から定電流が供給されて、ソースフォロアとして動作する。このため、増幅トランジスタ２３では、選択トランジスタ２４に選択信号が供給されることによって、読出しドレインＦＤから出力された出力信号が増幅される。
【００８２】
画素トランジスタＰＴｒにおいて、選択トランジスタ２４は、図６に示すように、選択信号が入力された際に、増幅トランジスタ２３によって出力された電気信号を、垂直信号線２７へ出力するように構成されている。
【００８３】
具体的には、選択トランジスタ２４は、図６に示すように、選択信号が供給されるアドレス線２８にゲートが接続されている。選択トランジスタ２４は、選択信号が供給された際にはオン状態になり、上記のように増幅トランジスタ２３によって増幅された出力信号を、垂直信号線２７に出力する。
【００８４】
画素トランジスタＰＴｒにおいて、リセットトランジスタ２５は、図６に示すように、増幅トランジスタ２３のゲート電位をリセットするように構成されている。
【００８５】
具体的には、リセットトランジスタ２５は、図６に示すように、リセット信号が供給されるリセット線２９にゲートが接続されている。また、リセットトランジスタ２５は、ドレインが電源電位供給線Ｖｄｄに接続され、ソースが読出しドレインＦＤに接続されている。そして、リセットトランジスタ２５は、リセット線２９からリセット信号がゲートに供給された際に、読出しドレインＦＤを介して、増幅トランジスタ２３のゲート電位を、電源電位にリセットする。
【００８６】
本実施形態では、上記の増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とのそれぞれは、図５と図６に示すように、複数のフォトダイオード２１からなる組によって、共有されるように構成されている。
【００８７】
たとえば、図５に示すように、４つのフォトダイオード２１（２１Ａ＿１，２１Ａ＿２，２１Ｂ＿１，２１Ｂ＿２）からなる１組に対して、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とのそれぞれが１つずつ設けられている。
【００８８】
具体的には、図５に示すように、増幅トランジスタ２３は、傾斜方向に並ぶ複数の画素Ｐの間に設けられる複数の読出しドレインＦＤにゲートが電気的に接続するように設けられている。たとえば、傾斜方向において並ぶ２つの読出しドレインＦＤＡ，ＦＤＢに電気的に接続されるように、増幅トランジスタ２３のゲートが形成されている。ここでは、増幅トランジスタ２３は、ゲートと各読出しドレインＦＤＡ，ＦＤＢとが電気的に接続される距離が、互いに同じになるように形成されている。
【００８９】
そして、図５に示すように、選択トランジスタ２４とリセットトランジスタ２５とのそれぞれは、増幅トランジスタ２３を間に介在して、垂直方向ｙにおいて並ぶように設けられている。
【００９０】
（Ａ−３−３）画素分離ウェルＰＳについて
固体撮像装置１において、画素分離ウェルＰＳは、図３に示すように、水平方向ｘに並ぶ複数の画素Ｐの間、および、垂直方向に並ぶ複数の画素Ｐの間に介在しており、各画素Ｐを分離するように構成されている。
【００９１】
ここでは、画素分離ウェルＰＳは、図４に示すように、基板１０１の表面から深さ方向へ形成されており、各画素Ｐのフォトダイオード２１の間を分離するように設けられている。たとえば、画素分離ウェルＰＳは、ｐウェルであって、シリコン半導体である基板１０１に設けられたｐ型半導体領域に、ｐ型の不純物をイオン注入することによって形成される。
【００９２】
本実施形態においては、図３に示すように、画素分離ウェルＰＳとして、第１の画素分離ウェルＰＳ１と第２の画素分離ウェルＰＳ２とのそれぞれが形成されている。（図３では、第１の画素分離ウェルＰＳ１の形成部分に、左上方から右下方へ傾斜するハッチングを付している。また、第２の画素分離ウェルＰＳ２の形成部分に、右上方から左下方へ傾斜するハッチングを付している。）
【００９３】
図３に示すように、第１の画素分離ウェルＰＳ１は、撮像面（ｘｙ面）にて水平方向ｘと垂直方向ｙとのそれぞれに２つの画素Ｐが並ぶ第１の画素配列領域Ｐ１を区画するように形成されている。
【００９４】
具体的には、図３に示すように、第１の画素分離ウェルＰＳ１は、水平方向ｘに延在する部分を含んでおり、この水平方向ｘに延在する部分は、複数が、垂直方向ｙにおいて、２つの画素Ｐを挟むように形成されている。また、第１の画素分離ウェルＰＳ１は、垂直方向ｙに延在する部分を含んでおり、この垂直方向ｙに延在する部分は、複数が、水平方向ｘにおいて、２つの画素Ｐを挟むように形成されている。つまり、第１の画素分離ウェルＰＳ１は、水平方向ｘに延在する部分と、垂直方向ｙに延在する部分とのそれぞれが、２画素ピッチで、各方向に並ぶように形成されている。
【００９５】
同様に、第２の画素分離ウェルＰＳ２は、図３に示すように、撮像面（ｘｙ面）にて水平方向ｘと垂直方向ｙとのそれぞれに２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を区画するように形成されている。
【００９６】
具体的には、図３に示すように、第２の画素分離ウェルＰＳ２は、水平方向ｘに延在する部分を含んでおり、この水平方向ｘに延在する部分は、複数が、垂直方向ｙにおいて、２つの画素Ｐを挟むように形成されている。また、第２の画素分離ウェルＰＳ２は、垂直方向ｙに延在する部分を含んでおり、この垂直方向ｙに延在する部分は、複数が、水平方向ｘにおいて、２つの画素Ｐを挟むように形成されている。つまり、第２の画素分離ウェルＰＳ２は、水平方向ｘに延在する部分と、垂直方向ｙに延在する部分とのそれぞれが、２画素ピッチで、各方向に並ぶように形成されている。
【００９７】
そして、第２の画素分離ウェルＰＳ２は、撮像面（ｘｙ面）において、第１の画素配列領域Ｐ１に対して、水平方向ｘと垂直方向ｙとのそれぞれに、一つの画素Ｐの幅（一画素ピッチ）分、シフトした第２の画素配列領域Ｐ２を区画するように形成されている。
【００９８】
詳細については後述するが、上記の第１の画素分離ウェルＰＳ１と第２の画素分離ウェルＰＳ２とのそれぞれは、別工程において、各部を形成する部分に１回ずつ不純物がイオン注入されて形成される。このため、画素分離ウェルＰＳにおいて、第１の画素分離ウェルＰＳ１と第２の画素分離ウェルＰＳ２とが交差する領域ＰＳ１２には、２回、不純物がイオン注入されている。
【００９９】
この画素分離ウェルＰＳでは、図３に示すように、第１の画素分離ウェルＰＳ１と第２の画素分離ウェルＰＳ２とが交差する領域ＰＳ１２以外の部分に、複数の読出しドレインＦＤが形成されている。各読出しドレインＦＤは、画素分離ウェルＰＳにおいて、図４に示すように、基板１０１の表面の上側部分に形成されている。たとえば、読出しドレインＦＤは、画素分離ウェルＰＳにｎ型の不純物をイオン注入することによって形成される。
【０１００】
具体的には、図５に示すように、読出しドレインＦＤは、第１の画素分離ウェルＰＳ１において、水平方向ｘに延在する部分と垂直方向ｙに延在する部分とが交差する部分に、読出しドレインＦＤＢとして形成されている。
【０１０１】
また、図５に示すように、読出しドレインＦＤは、第２の画素分離ウェルＰＳ２において、水平方向ｘに延在する部分と垂直方向ｙに延在する部分とが交差する部分に、読出しドレインＦＤＡとして形成されている。
【０１０２】
（Ａ−３−４）その他
なお、図４では、図示を省略しているが、基板１０１の表面には、配線層（図示なし）が設けられている。この配線層においては、各素子に電気的に接続された配線（図示なし）が絶縁層（図示なし）内に形成されている。
【０１０３】
各配線は、図６にて示した、転送線２６，アドレス線２８，垂直信号線２７，リセット線２９などの配線として機能するように形成されている。
【０１０４】
この他に、基板１０１においては、オンチップレンズ（図示なし）とカラーフィルタ（図示なし）等の光学部材が画素Ｐに対応して設けられている。たとえば、基板１０１の裏面側から入射する裏面照射型である場合には、基板１０１の裏面側に、オンチップレンズや、カラーフィルタ等の光学部材が設けられる。このため、オンチップレンズ，カラーフィルタなどの光学部材を順次介して入射する光を、フォトダイオード２１が受光するように構成されている。
【０１０５】
（Ｂ）製造方法
以下より、上記の固体撮像装置１を製造する製造方法の要部について説明する。
【０１０６】
図７〜図１１は、本発明にかかる実施形態１において、固体撮像装置１を製造する方法の各工程にて設けられた要部を示す図である。
【０１０７】
ここで、図７，図９，図１１のそれぞれは、図３と同様に、撮像領域ＰＡの上面を示している。これに対して、図８と図１０は、撮像領域ＰＡの断面を示している。図８は、図７に示すＸＡ１−ＸＡ２部分の断面を示している。図１０において、（Ａ）は、図９に示すＸＡ１−ＸＡ２部分の断面を示しており（図７のＸＡ１−ＸＡ２部分と同様）、（Ｂ）は、図９に示すＸＢ１−ＸＢ２部分の断面を示している。
【０１０８】
（Ｂ−１）第１の画素分離ウェルＰＳ１の形成
まず、図７に示すように、第１の画素分離ウェルＰＳ１を形成する。
【０１０９】
ここでは、フォトダイオード２１を形成する領域に所定の不純物をイオン注入した後に、基板１０１の撮像面（ｘｙ面）に、第１の画素分離ウェルＰＳ１を形成する。
【０１１０】
本実施形態では、図７に示すように、撮像面（ｘｙ面）において画素分離ウェルＰＳ（図３参照）を形成する部分のうち、複数の画素Ｐを間に挟む領域に、第１の画素分離ウェルＰＳ１を形成する。
【０１１１】
具体的には、図７に示すように、撮像面（ｘｙ面）に配列される複数の画素Ｐの一部であって、水平方向ｘと垂直方向ｙとのそれぞれに２つの画素Ｐが並ぶ第１の画素配列領域Ｐ１を区画する領域に、第１の画素分離ウェルＰＳ１を形成する。これにより、水平方向ｘに延在する部分と、垂直方向ｙに延在する部分とを含むように、第１の画素分離ウェルＰＳ１が形成される。
【０１１２】
上記した第１の画素分離ウェルＰＳ１の形成においては、図８に示すように、基板１０１の表面にフォトレジストパターンＰＲ１を設ける。
【０１１３】
具体的には、フォトレジスト膜（図示なし）を、たとえば、３〜５μｍの厚みになるように、基板１０１の表面に設ける。その後、たとえば、ＫｒＦ露光装置を用いて、パターン像をフォトレジスト膜へ露光する露光処理を実施する。たとえば、パターン形状を均一にするために、２回、露光処理を実施する。そして、その露光処理が実施されたフォトレジスト膜について現像処理を実施する。
【０１１４】
これにより、図８に示すように、フォトレジストパターンＰＲ１は、基板１０１の表面において、第１の画素分離ウェルＰＳ１を形成する部分が露出するように開口ＫＫ１が形成されると共に、その他の部分が被覆された状態で設けられる。たとえば、フォトレジストパターンＰＲ１は、３．５μｍ幅のピッチにおいて、０．５５μｍ幅の開口ＫＫ１が設けられる。
【０１１５】
そして、このフォトレジストパターンＰＲ１をマスクとして用いて、基板１０１の表面に不純物をイオン注入することで、第１の画素分離ウェルＰＳ１を形成する。つまり、画素ピッチの複数倍（ここでは、２倍）のピッチで格子状に形成されたレジストパターンＰＲ１をマスクとして用いて、第１の画素分離ウェルＰＳ１を形成する。たとえば、下記の条件に従って、イオン注入を実施する。
・不純物：ボロン
・注入エネルギー：１０００〜１２００ｋｅＶ
・不純物濃度：１〜３×１０１２
【０１１６】
この後、たとえば、硫酸過水を用いて、フォトレジストパターンＰＲ１を除去する。
【０１１７】
（Ｂ−２）第２の画素分離ウェルＰＳ２の形成
つぎに、図９に示すように、第２の画素分離ウェルＰＳ２を形成する。
【０１１８】
ここでは、図９に示すように、撮像面（ｘｙ面）において画素分離ウェルＰＳ（図３参照）を形成する部分のうち、第１の画素分離ウェルＰＳ１の形成領域と異なる位置にて２つの画素Ｐを間に挟む領域に、第２の画素分離ウェルＰＳ２を形成する。
【０１１９】
具体的には、図９に示すように、撮像面（ｘｙ面）に配列される複数の画素Ｐの一部であって、水平方向ｘと垂直方向ｙとのそれぞれに２つの画素Ｐが並ぶ第２の画素配列領域Ｐ２を区画する領域に、第２の画素分離ウェルＰＳ２を形成する。これにより、水平方向ｘに延在する部分と、垂直方向ｙに延在する部分とを含むように、第２の画素分離ウェルＰＳ２が形成される。
【０１２０】
上記した第２の画素分離ウェルＰＳ２の形成においては、図１０に示すように、基板１０１の表面にフォトレジストパターンＰＲ２を設ける。
【０１２１】
具体的には、第１の画素分離ウェルＰＳ１の形成（図７等）の場合と同様に、フォトレジスト膜（図示なし）を、たとえば、３〜５μｍの厚みになるように、基板１０１の表面に設ける。その後、たとえば、ＫｒＦ露光装置を用いて、パターン像をフォトレジスト膜へ露光する露光処理を実施する。たとえば、パターン形状を均一にするために、２回、露光処理を実施する。そして、その露光処理が実施されたフォトレジスト膜について現像処理を実施する。
【０１２２】
これにより、図１０に示すように、フォトレジストパターンＰＲ２は、基板１０１の表面において、第１の画素分離ウェルＰＳ１を形成する部分が露出するように開口ＫＫ２が形成されると共に、その他の部分が被覆された状態で設けられる。たとえば、フォトレジストパターンＰＲ２は、３．５μｍ幅のピッチにおいて、０．５５μｍ幅の開口ＫＫ１が設けられる。
【０１２３】
そして、このフォトレジストパターンＰＲ２をマスクとして用いて、基板１０１の表面に不純物をイオン注入することで、第２の画素分離ウェルＰＳ２を形成する。つまり、上記のレジストパターンＰＲ１を同じ形状で格子状に形成されたレジストパターンＰＲ２をマスクとして用いて、第２の画素分離ウェルＰＳ２を形成する。たとえば、下記の条件に従って、イオン注入を実施する。
・不純物：ボロン
・注入エネルギー：１０００〜１２００ｋｅＶ
・不純物濃度：１〜３×１０１２
【０１２４】
図１０（Ａ）に示すように、第１の画素分離ウェルＰＳ１が垂直方向ｙに延在する部分を含む断面においては、第２の画素分離ウェルＰＳ２は、２つの第１の画素分離ウェルＰＳ１の中心に位置するように形成される。
【０１２５】
一方で、図１０（Ｂ）に示すように、第１の画素分離ウェルＰＳ１が水平方向ｘに延在する部分を含む断面においては、第２の画素分離ウェルＰＳ２の形成と、第１の画素分離ウェルＰＳ１の形成とが重複して行われた領域ＰＳ１２が形成される。
【０１２６】
この後、たとえば、硫酸過水を用いて、フォトレジストパターンＰＲ１を除去する。
【０１２７】
上記のような工程を経て、図１１に示すように、画素分離ウェルＰＳが形成される。
【０１２８】
具体的には、図１１に示すように、水平方向ｘに並ぶ複数の画素Ｐの間、および、垂直方向ｙに並ぶ複数の画素Ｐの間に介在するように、画素分離ウェルＰＳが形成される。この画素分離ウェルＰＳは、格子状の第１の画素分離ウェルＰＳ１が、格子状の第２の画素分離ウェルＰＳ２に対して、１つの画素Ｐ分のピッチで、水平方向ｘと垂直方向ｙとのそれぞれへシフトするように形成されている。そして、第１の画素分離ウェルＰＳ１と第２の画素分離ウェルＰＳ２とが交差する領域ＰＳ１２が、水平方向ｘと垂直方向ｙとのそれぞれにおいて、２つの画素Ｐのピッチを隔てるように形成される。
【０１２９】
（Ｂ−３）読出しドレインＦＤ等の形成
つぎに、図３等に示したように、読出しドレインＦＤ等の各部を形成する。
【０１３０】
ここでは、図３に示す各画素トランジスタＰＴｒのチャネル領域とゲート酸化膜とゲート電極とを、順次、形成する。そして、各画素トランジスタＰＴｒのソース・ドレイン領域（読出しドレインＦＤを含む）を形成する。
【０１３１】
上記の読出しドレインＦＤについては、図３に示すように、画素分離ウェルＰＳに複数形成する。この工程では、上記の画素分離ウェルＰＳのうち、第１の画素分離ウェルＰＳ１の形成と、第２の画素分離ウェルＰＳ２の形成との一方において、不純物がイオン注入された部分に、複数の読出しドレインＦＤを形成する。
【０１３２】
具体的には、図３に示すように、第１の画素分離ウェルＰＳ１において水平方向ｘに延在する部分と垂直方向ｙに延在する部分とが交差する部分に、読出しドレインＦＤを形成する。これと共に、第２の画素分離ウェルＰＳ２において水平方向ｘに延在する部分と垂直方向ｙに延在する部分とが交差する部分に、読出しドレインＦＤを形成する。
【０１３３】
上記の画素トランジスタＰＴｒのうち、転送トランジスタ２２については、図３に示すように、複数の画素Ｐのそれぞれに対応するように複数形成する。この工程では、図３に示すように、水平方向ｘと垂直方向ｙとに対して傾斜する傾斜方向に並ぶ複数の画素Ｐの間に設けられ、それらから信号電荷が読み出される読出しドレインＦＤを、複数の転送ゲートが挟むように、各転送トランジスタ２２を形成する。
【０１３４】
また、増幅トランジスタ２３については、図５に示すように、複数の画素Ｐが１つを共有するように、複数形成する。この工程では、水平方向ｘと垂直方向ｙとに対して傾斜する傾斜方向に並ぶ複数の画素Ｐの間に設けられる各読出しドレインＦＤに、ゲートが電気的に接続されるように、増幅トランジスタ２３を、画素分離ウェルＰＳに形成する。
【０１３５】
具体的には、図５に示すように、増幅トランジスタ２３のゲートが、撮像面（ｘｙ面）において、その上方に位置する読出しドレインＦＤＡに電気的に接続されるように、増幅トランジスタ２３を、画素分離ウェルＰＳに形成する。そして、これと共に、増幅トランジスタ２３のゲートが、撮像面（ｘｙ面）において、その右側に位置する読出しドレインＦＤＢに電気的に接続されるように、増幅トランジスタ２３を、画素分離ウェルＰＳに形成する。
【０１３６】
さらに、増幅トランジスタ２３の形成工程では、上方の読出しドレインＦＤＡがゲートに電気的に接続される距離と、右側の読出しドレインＦＤＢがゲートに電気的に接続される距離とが、互いに同じになるように、増幅トランジスタ２３を形成する。
【０１３７】
このように、傾斜方向において並ぶ２つの読出しドレインＦＤＡ，ＦＤＢのそれぞれに、増幅トランジスタ２３のゲートが電気的に接続するように、増幅トランジスタ２３を形成する。
【０１３８】
そして、選択トランジスタ２４とリセットトランジスタ２５とのそれぞれについては、図５に示すように、増幅トランジスタ２３を間に介在して、垂直方向ｙにおいて並ぶように設ける。
【０１３９】
この後、配線層（図示なし）やオンチップレンズ等の各部の形成を実施し、固体撮像装置１を完成させる。
【０１４０】
（Ｃ）まとめ
以上のように、本実施形態において画素分離ウェルＰＳを形成する工程では、画素分離ウェルＰＳの形成領域のうち、複数の画素Ｐを間に挟む領域に、不純物をイオン注入して、第１の画素分離ウェルＰＳ１を形成する。その後、その第１の画素分離ウェルＰＳ１の形成領域と異なる位置において複数の画素Ｐを間に挟む領域に不純物をイオン注入して、第２の画素分離ウェルＰＳ２を形成する（図７，図９参照）。そして、読出しドレインＦＤの形成工程では、その画素分離ウェルＰＳのうち、各部ＰＳ１，ＰＳ２のいずれか一方において不純物がイオン注入された部分に、複数の読出しドレインＦＤを形成する。つまり、両部ＰＳ１，ＰＳ２が交差する部分ＰＳ１２に読出しドレインＦＤを形成しない（図３，図５参照）。
【０１４１】
このように、本実施形態では、不純物のイオン注入が多く実施された領域以外の領域（１回のみの領域）に、読出しドレインＦＤを形成している。このため、本実施形態においては、複数回、不純物がイオン注入されて欠陥が多く存在することに起因する不具合の発生を防止することができる。たとえば、過剰なイオン注入ダメージによる過渡的増幅拡散等の特性変動が増大することを防止できる。また、読出しドレイン（フローティングディフュージョン）に起因して白点等の固定ノイズが増大することを防止することができる。
【０１４２】
また、本実施形態では、第１の画素分離ウェルＰＳ１と第２の画素分離ウェルＰＳ２とを、複数の画素Ｐを区画するように形成する。このため、第１の画素分離ウェルＰＳ１と第２の画素分離ウェルＰＳ２の形成にてマスクとして用いるレジストパターンＰＲ１，ＰＲ２について、開口ＫＫ１，ＫＫ２のアスペクト比を低減させることができる。よって、本実施形態では、レジストパターンの倒れ等が生ずることを抑制可能であるので、製品歩留まりを向上させることができる。
【０１４３】
したがって、本実施形態では、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能である。
【０１４４】
また、本実施形態においては、増幅トランジスタ２３のゲートが、その上方の読出しドレインＦＤＡに電気的に接続される距離と、その右側の読出しドレインＦＤＢに電気的に接続される距離とが、互いに同じになるように形成している（図５参照）。このため、本実施形態では、読み出した信号電荷を最短で増幅トランジスタ２３に転送できるので、変換効率の向上と、配線間のカップリング容量の低減とが可能である。
【０１４５】
また、本実施形態では、高価なＡｒＦ露光装置を用いずに、ＫｒＦ露光装置を用いて、画素分離ウェルＰＳを形成可能であるので、好適である。
【０１４６】
＜２．実施形態２＞
（Ａ）装置構成など
図１２は、本発明にかかる実施形態２において、固体撮像装置１ｂの要部を示す図である。
【０１４７】
ここで、図１２は、図５と同様に、撮像領域ＰＡの上面の一部を拡大して示している。
【０１４８】
図１２に示すように、本実施形態においては、画素トランジスタＰＴｒｂを構成する増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５の配置位置が、実施形態１と異なる。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
【０１４９】
図１２に示すように、画素トランジスタＰＴｒｂにおいて、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５は、実施形態１と同様に、複数のフォトダイオード２１からなる組によって、共有されるように構成されている。
【０１５０】
たとえば、図１２に示すように、４つのフォトダイオード２１（２１Ａ＿１，２１Ａ２，２１Ｂ＿１，２１Ｂ＿２）からなる１組に対して、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とのそれぞれが１つずつ設けられている。
【０１５１】
具体的には、図１２に示すように、増幅トランジスタ２３は、傾斜方向において並ぶ２つの読出しドレインＦＤＡ，ＦＤＢに、ゲートが電気的に接続されるように形成されている。ここでは、増幅トランジスタ２３は、実施形態１の場合と同様に、ゲートと各読出しドレインＦＤＡ，ＦＤＢとが電気的に接続される距離が、互いに同じになるように形成されている。
【０１５２】
しかし、図１２に示すように、選択トランジスタ２４とリセットトランジスタ２５とのそれぞれは、実施形態１の場合と異なり、水平方向ｘにおいて増幅トランジスタ２３を間に介在して並ぶように設けられている。
【０１５３】
（Ｂ）まとめ
以上のように、本実施形態は、画素トランジスタＰＴｒｂの配置位置を除いて、実施形態１と同様に、各部が形成されている。
【０１５４】
したがって、本実施形態では、実施形態１の場合と同様に、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能である。
【０１５５】
＜３．実施形態３＞
（Ａ）装置構成など
図１３は、本発明にかかる実施形態３において、固体撮像装置１ｃの要部を示す図である。
【０１５６】
ここで、図１３は、図５と同様に、撮像領域ＰＡの上面の一部を拡大して示している。
【０１５７】
図１３に示すように、本実施形態では、画素トランジスタＰＴｒｃを構成する増幅トランジスタ２３において、ゲートが電気的に接続される２つの読出しドレインＦＤＡ，ＦＤＢのうちの一方（ＦＤＢ）の位置が実施形態１と異なる。この点を除き、本実施形態は、実施形態１と同様である。このため、重複する部分については、記載を省略する。
【０１５８】
図１３に示すように、画素トランジスタＰＴｒｃにおいては、増幅トランジスタ２３とと選択トランジスタ２４とリセットトランジスタ２５とが、実施形態１と同様に、複数のフォトダイオード２１からなる組によって、共有されるように構成されている。
【０１５９】
たとえば、図１３に示すように、４つのフォトダイオード２１（２１Ａ＿１，２１Ａ２，２１Ｂ＿１，２１Ｂ＿２）からなる１組に対して、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５とのそれぞれが１つずつ設けられている。
【０１６０】
しかし、本実施形態では、図１３に示すように、実施形態１の場合と異なり、増幅トランジスタ２３は、垂直方向ｙにおいて並ぶ２つの読出しドレインＦＤＡ，ＦＤＢに、ゲートが電気的に接続されるように形成されている。ここでは、増幅トランジスタ２３は、ゲートと各読出しドレインＦＤＡ，ＦＤＢとが電気的に接続される距離が、互いに同じになるように形成されている。
【０１６１】
そして、図１３に示すように、選択トランジスタ２４とリセットトランジスタ２５とのそれぞれは、実施形態１の場合と同様に、垂直方向ｙにおいて増幅トランジスタ２３を間に介在して並ぶように設けられている。
【０１６２】
（Ｂ）まとめ
以上のように、本実施形態は、増幅トランジスタ２３において、ゲートが電気的に接続される２つの読出しドレインＦＤＡ，ＦＤＢのうちの一方（ＦＤＢ）の位置が、実施形態１と異なることを除いて、実施形態１と同様に、各部が形成されている。
【０１６３】
したがって、本実施形態では、実施形態１の場合と同様に、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能である。
【０１６４】
＜４．実施形態４＞
（Ａ）装置構成など
図１４は、本発明にかかる実施形態４において、固体撮像装置１ｄの要部を示す図である。
【０１６５】
ここで、図１４は、図５と同様に、撮像領域ＰＡの上面の一部を拡大して示している。
【０１６６】
図１４に示すように、本実施形態においては、画素トランジスタＰＴｒｄを構成する増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５の配置位置が、実施形態１と異なる。この点を除き、本実施形態は、実施形態３と同様である。このため、重複する部分については、記載を省略する。
【０１６７】
図１４に示すように、画素トランジスタＰＴｒｄにおいて、増幅トランジスタ２３と選択トランジスタ２４とリセットトランジスタ２５は、実施形態３と同様に、複数のフォトダイオード２１からなる組によって、共有されるように構成されている。
【０１６８】
具体的には、図１４に示すように、増幅トランジスタ２３は、垂直方向ｙにおいて並ぶ２つの読出しドレインＦＤＡ，ＦＤＢに、ゲートが電気的に接続されるように形成されている。
【０１６９】
しかし、図１４に示すように、選択トランジスタ２４とリセットトランジスタ２５とのそれぞれは、実施形態３の場合と異なり、水平方向ｘにおいて増幅トランジスタ２３を間に介在して並ぶように設けられている。
【０１７０】
（Ｂ）まとめ
以上のように、本実施形態は、画素トランジスタＰＴｒｄの配置位置を除いて、実施形態３と同様に、各部が形成されている。
【０１７１】
したがって、本実施形態では、実施形態３の場合と同様に、撮像画像の画像品質を向上可能であって、製造歩留まりを向上可能である。
【０１７２】
＜５．その他＞
本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形例を採用することができる。
【０１７３】
上記の実施形態では、２つの画素Ｐが並ぶ領域Ｐ１，Ｐ２を区画する領域に、第１または第２の画素分離ウェルＰＳ１，ＰＳ２のそれぞれを形成する場合について説明したが、これに限定されない。３つ以上の画素Ｐが並ぶ領域を区画する領域に画素分離ウェルの一部を形成する工程を繰り返すことによって、画素分離ウェルを設けてもよい。たとえば、３つの画素が並ぶ領域を区画するように画素分離ウェルの一部を形成する工程を、上記の実施形態のように、３回、繰り返し実施することで、画素分離ウェルを設けてもよい。
【０１７４】
また、上記の実施形態においては、カメラに本発明を適用する場合について説明したが、これに限定されない。スキャナーやコピー機などのように、固体撮像装置を備える他の電子機器に、本発明を適用しても良い。
【０１７５】
また、上記の実施形態においては、複数のフォトダイオードの間において、画素トランジスタなどを共有するように構成される場合に、本発明を適用する場合について説明したが、これに限定されない。フォトダイオードのそれぞれに一組の画素トランジスタを設ける場合に、本発明を適用してもよい。
【０１７６】
上記では、２つのフォトダイオードの間において、１つの読出しドレインを共有する構成について示したが、これに限定されない。３つ以上のフォトダイオードの間において１つの読出しドレインを共有する構成の場合に、本発明を適用しても良い。
【０１７７】
なお、上記の実施形態において、１，１ｂ，１ｃ，１ｄは、本発明の固体撮像装置に相当する。また、上記の実施形態において、フォトダイオード２１，２１Ａ，２１Ｂは、本発明の光電変換素子に相当する。また、上記の実施形態において、転送トランジスタ２２，２２Ａ，２２Ｂは、本発明の転送トランジスタに相当する。また、上記の実施形態において、増幅トランジスタ２３は、本発明の増幅トランジスタに相当する。また、上記の実施形態において、カメラ４０は、本発明の電子機器に相当する。また、上記の実施形態において、基板１０１は、本発明の半導体基板に相当する。また、上記の実施形態において、読出しドレインＦＤ，ＦＤＡ，ＦＤＢは、本発明の読出しドレインに相当する。また、上記の実施形態において、読出しドレインＦＤＡは、本発明の第１の読出しドレインに相当する。また、上記の実施形態において、読出しドレインＦＤＢは、本発明の第２の読出しドレインに相当する。また、上記の実施形態において、画素Ｐは、本発明の画素に相当する。また、上記の実施形態において、第１の画素配列領域Ｐ１は、本発明の第１の画素配列領域に相当する。また、上記の実施形態において、第２の画素配列領域Ｐ２は、本発明の第２の画素配列領域に相当する。また、上記の実施形態において、撮像面Ｐｓは、本発明の撮像面に相当する。また、上記の実施形態において、画素分離ウェルＰＳは、本発明の画素分離ウェルに相当する。また、上記の実施形態において、第１の画素分離ウェルＰＳ１は、本発明の第１の画素分離ウェルに相当する。また、上記の実施形態において、第２の画素分離ウェルＰＳ２は、本発明の第２の画素分離ウェルに相当する。また、上記の実施形態において、水平方向ｘは、本発明の第１方向に相当する。また、上記の実施形態において、垂直方向ｙは、本発明の第２方向に相当する。
【符号の説明】
【０１７８】
１，１ｂ，１ｃ，１ｄ：固体撮像装置、１３：垂直駆動回路、１４：カラム回路、１５：水平駆動回路、１７：外部出力回路、１７ａ：ＡＧＣ回路、１７ｂ：ＡＤＣ回路、１８：タイミングジェネレータ、１９：シャッター駆動回路、２１，２１Ａ，２１Ｂ：フォトダイオード、２２，２２Ａ，２２Ｂ：転送トランジスタ、２２Ｇ：転送ゲート、２３：増幅トランジスタ、２４：選択トランジスタ、２５：リセットトランジスタ、２６：転送線、２７：垂直信号線、２８：アドレス線、２９：リセット線、４０：カメラ、４２：光学系、４３：制御部、４４：信号処理回路、１０１：基板、ＦＤ，ＦＤＡ，ＦＤＢ：読出しドレイン、Ｈ：光、ＪＳ：受光面、Ｐ：画素、Ｐ１：第１の画素配列領域、Ｐ２：第２の画素配列領域、ＰＡ：撮像領域、ＰＲ１，ＰＲ２：フォトレジストパターン、Ｐｓ：撮像面、ＰＳ：画素分離ウェル、ＰＳ１：第１の画素分離ウェル、ＰＳ２：第２の画素分離ウェル、ＰＴｒ，ＰＴｒｂ，ＰＴｒｃ，ＰＴｒｄ：画素トランジスタ、ＳＡ：周辺領域、ｘ：水平方向、ｙ：垂直方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011009463.tif 000009
【図８】
2011009463.tif 000010
【図９】
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【図１０】
2011009463.tif 000012
【図１１】
2011009463.tif 000013
【図１２】
2011009463.tif 000014
【図１３】
2011009463.tif 000015
【図１４】
2011009463.tif 000016
【図１５】
2011009463.tif 000017
【図１６】
2011009463.tif 000018
【図１７】
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【図１８】
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