(57)【要約】【課題】  マルチプルポートのランダムアクセスメモリセル用の直流モードワードラインカップリングノイズ制限回路を提供する。【解決手段】  この回路は、スタティックランダムアクセスメモリセル（SRAM）アレイからなる。SRAMアレイは、複数のカラムと複数のロウからなり、SRAMセルは、カラムとロウの交点で形成される。各SRAMセルは、第一ワードライン導体と第二ワードライン導体を含む。第一ワードライン導体は、第一カップリングノイズ制限回路に接続される。第一カップリングノイズ制限回路は、インバータとNMOS電界効果トランジスタを含み、インバータは、別のNMOS電界効果トランジスタとPMOS電界効果トランジスタを含む。【選択図】  図２Ａ
2011138599.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つのスタティックランダムアクセスメモリセル（SRAM）アレイからなる回路において、前記SRAMアレイは、複数のカラムと複数のロウを含み、前記カラムとロウの交点に、前記SRAMセルが形成され、
各SRAMセルは、第一ワードライン導体と一第二ワードライン導体を有し、
前記第一ワードライン導体は、第一カップリングノイズ制限回路に接続されることを特徴とする回路。
【請求項２】
前記第一カップリングノイズ制限回路は、
第一NMOS電界効果トランジスタと第一PMOS電界効果トランジスタを有する第一インバータと、
第二NMOS電界効果トランジスタと、
からなることを特徴とする請求項１に記載の回路。
【請求項３】
前記MOS電界効果トランジスタの各々は、ドレインノード、ソースノード、及び、ゲートノードを有し、
前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ドレインノードは電気的に接続され、
前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ゲートノードは共に電気的に接続され、所定ワードラインに電気的に接続され、
前記第一PMOS電界効果トランジスタの前記ソースノードは、第一電圧源Vddに電気的に接続され、
前記第一NMOS電界効果トランジスタの前記ソースノードは、第二電圧源Vssに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ドレインノードは、前記所定ワードラインに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ゲートノードは、前記第一NMOS電界効果トランジスタと前記第一NMOS電界効果トランジスタの前記ドレインノードに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ソースノードは、Vssに電気的に接続されることを特徴とする請求項２に記載の回路。
【請求項４】
前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ゲートノードから前記所定ワードラインまでの間の接続経路は、ゲート層を経ることを特徴とする請求項３に記載の回路。
【請求項５】
前記第二NMOS電界効果トランジスタの前記ドレインノードから前記所定ワードラインまでの間の接続経路は、金属層(M1)を経ることを特徴とする請求項３に記載の回路。
【請求項６】
前記SRAMの各セルは、
それぞれ、複数のワードライン導体と複数のビットライン導体を有し、読み取りと書き込み機能を実行する少なくとも二ポートと、
電源を配線するよう構成するCVdd導体とCVss導体と、
からなり、
一個の単位セルにおいて、前記ワードライン対ビットラインの長さ比は、3.5より大きく、且つ、前記VddとCVddは電気的に接続され、前記VssとCVssは電気的に接続されることを特徴とする請求項３に記載の回路。
【請求項７】
前記SRAMセルは、デュアルポートSRAMセル、二ポートSRAMセル、又は、マルチプルポートSRAMセルであることを特徴とする請求項１に記載の回路。
【請求項８】
前記ワードラインは、前記第一カップリングノイズ制限回路に接続され、前記第一カップリングノイズ制限回路はワードライン第一ラインの端に位置することを特徴とする請求項２に記載の回路。
【請求項９】
更に、
前記ワードラインの第二端に位置する第二カップリングノイズ制限回路を有し、前記第二カップリングノイズ制限回路は、
第三NMOS電界効果トランジスタと第三PMOS電界効果トランジスタを有する第二インバータと、
第四NMOS電界効果トランジスタと、
を含むことを特徴とする請求項８に記載の回路。
【請求項１０】
前記MOS電界効果トランジスタの各々は、ドレインノード、ソースノード、及び、ゲートノードを有し、
前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ドレインノードは電気的に接続され、
前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ゲートノードは共に電気的に接続され、所定ワードラインに電気的に接続され、
前記第一PMOS電界効果トランジスタの前記ソースノードは、第一電圧源Vddに電気的に接続され、
前記第一NMOS電界効果トランジスタの前記ソースノードは、第二電圧源Vssに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ドレインノードは、前記所定ワードラインに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ゲートノードは、前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ドレインノードに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ソースノードは、前記Vssに電気的に接続され、
前記SRAMセルは、
それぞれ、複数のワードライン導体と複数のビットライン導体を有し、読み取りと書き込みを実行する少なくとも二ポートと、
電源を配線するよう構成するCVdd導体とCVss導体と、
からなり、
前記VddとCVddは電気的に接続され、前記VssとCVssは電気的に接続される
ことを特徴とする請求項９に記載のSRAM回路。
【請求項１１】
デュアルポートスタティックランダムアクセスメモリセル（SRAM）アレイであって、
複数のカラムと複数のロウ内に設置され、前記カラムとロウの各交点は、一つの前記SRAMを含む複数のSRAMセルからなり、各SRAMセルは、さらに、
ポートＡとポートＢを有し、前記Ａポートは、第一ワードライン導体と第一ビットライン導体を有し、読み取り又は書き込みの機能性を実行するよう構成され、前記Ｂポートは、第二ワードライン導体と第二ビットライン導体を有し、読み取り又は書き込みを実行するよう構成する少なくとも二ポートと、
データストレージノードとデータバーストレージノードを有し、それぞれ、NMOS装置とPMOS装置を有する二個の交差結合インバータと、
第一層、第二層、及び、第三層を有する三層の金属配線層であって、前記第一層は、前記SRAMセルに内部接続するよう構成され、前記第二層は、前記CVddと前記CVssとなるよう構成され、前記第三層は、前記第一ワードラインと前記第二ワードラインとなるよう構成されることと、
からなり、
前記第一と第二ワードラインは、それぞれ、カップリングノイズ制限回路に接続されることを特徴とするアレイ。
【請求項１２】
前記の各カップリングノイズ制限回路は、
第三NMOS電界効果トランジスタと第三PMOS電界効果トランジスタを有する第三インバータと、
第四NMOS電界効果トランジスタと、
からなることを特徴とする請求項１１に記載のアレイ。
【請求項１３】
スタティックランダムアクセスメモリセル（SRAM）アレイであって、
複数のカラムと複数のロウ内に位置する複数のSRAMセルからなり、前記カラムとロウの各交点に、一つの前記SRAMセルを含み、各SRAMセルは、
読み取り/書き込みの機能性制御として構成される４個のパスゲート装置と、
データストレージノードとデータバーストレージノードを有し、それぞれ、NMOS装置とPMOS装置を有する二個の交差結合インバータと、
４本のビットラインと、
２本のワードラインと、
からなり、
一個の単位セルにおいて、少なくとも一つの前記ワードライン対少なくとも一つの前記ビットラインの長さ比は、3.5より大きいことを特徴とするアレイ。
【請求項１４】
スタティックランダムアクセスメモリセル（SRAM）アレイであって、
複数のカラムと複数のロウ内に設置される複数のSRAMセルからなり、前記カラムとロウの各交点は、前記SRAMセルの一つを含み、
前記の各SRAMセルは、
読み取り/書き込みの機能性制御として構成される３個のパスゲート装置と、
データストレージノードとデータバーストレージノードを有し、それぞれ、第一NMOS装置と第一PMOS装置を有する二個の交差結合インバータと、
少なくとも３本のビットラインと、
少なくとも２本のワードラインと、
からなり、
一個の単位セルにおいて、少なくとも一つの前記ワードライン対少なくとも一つの前記ビットラインの長さ比は、3.5より大きいことを特徴とするアレイ。
【請求項１５】
前記の各MOS電界効果トランジスタは、ドレインノード、ソースノード、及び、ゲートノードを有し、
前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ドレインノードは電気的に接続され、
前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ゲートノードは共に電気的に接続され、所定ワードラインに電気的に接続され、
前記第一PMOS電界効果トランジスタの前記ソースノードは、第一電圧源Vddに電気的に接続され、
前記第一NMOS電界効果トランジスタの前記ソースノードは、第二電圧源Vssに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ドレインノードは、前記所定ワードラインに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ゲートノードは、前記第一NMOS電界効果トランジスタと前記第一PMOS電界効果トランジスタの前記ドレインノードに電気的に接続され、
前記第二NMOS電界効果トランジスタの前記ソースノードは、Vssに電気的に接続されることを特徴とする請求項１４に記載のアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の態様は、電子回路に関するものであって、特に、マルチプルポートランダムアクセスメモリセル(Random Access Memory Cells，RAM cells)用の直流（DC）モードワードラインカップリングノイズ制限回路に関するものである。具体例は、選択されたワードライン（WL）から隣接する未選択のワードラインまでの間のノイズバウンス(noise bounce)を大幅に最小化する。
【背景技術】
【０００２】
技術の発展に伴い、半導体はますます小さい寸法（サイズ）にて製造されている。ランダムアクセスメモリ回路は、継続する縮小化寸法競争中にて第一線にいることがよくある。
【０００３】
90nm以下から、薄型のメモリセル構造は、高密度の埋め込み式のスタティックランダムアクセスメモリ(Static Random Access Memory，SRAM)の重要な構造になっている。図1に示されるように、スタティックランダムアクセスメモリ（SRAM）チップ1000は、ロウ辺縁ダミーメモリセル(row-edge dummy cells)1200aと1200bを搭載したデュアルポート(dual-port，DP)ユニットセルアレイ1100、及び、二本のワードライン1300aと1300bを有する。ユニットセルアレイ1100は、複数のロウとカラムに配列されたSRAMセルを含む。このようなセルにおいて、ビットライン対ワードラインの長さ比は、シングルポートメモリの1/2よりも小さく、また、デュアルポート（二ポート）メモリの1/3よりも小さい。これらの種のセルは、高速アプリケーション用のより低いビットラインローディング効果の指標に対して、単位セルにてより低いビットライン対ワードラインの導体長さ比を有する。一方、これらの薄型メモリセルのワードラインは又、より長いワードラインと狭い間隔により、より高いワードライン結合容量になっている。これは、隣接するワードライン間に(デュアルポートのワードラインAのワードラインB、又は、隣接ビットのワードラインに対するように)、より有害なワードラインノイズカップリングを誘発する。
【０００４】
セル寸法を更に小さくするため、セル高度(ビットライン配線(routing)方向)設計は、通常、二個のゲートピッチ(gate-pitches)の寸法(dimension)に強いられ、これにより、一セル中には二本の金属ワードラインの配線しか可能とはならない。これは、二本の隣接するワードラインが、ノイズ遮蔽目的の追加金属線(例えば、Vss、又は、Vdd)を有しないことを意味する。セル安定性(ワードライン対ワードラインのカップリングノイズ)の観点から、この有害なワードラインカップリングノイズが、セル寸法の縮小に対する障害となっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、マルチプルポートのランダムアクセスメモリセル用の直流モードワードラインカップリングノイズ制限回路を提供し、前記の問題を解決することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のマルチプルポートのRAMセル用の直流（DC）モードワードラインカップリングノイズ制限回路は、スタティックランダムアクセスメモリセル（SRAM）アレイからなる。SRAMアレイは、複数のカラムと複数のロウを含み、SRAMセルは、カラムとロウの交点に形成される。各SRAMセルは、第一ワードライン導体と第二ワードライン導体を含む。第一ワードライン導体は、第一カップリングノイズ制限回路に接続される。
【０００７】
本発明の態様において、第一カップリングノイズ制限回路は、インバータとNMOS電界効果トランジスタを含み、インバータは、別のNMOS電界効果トランジスタとPMOS電界効果トランジスタを含む。
【発明の効果】
【０００８】
本発明により、選択されたワードラインから隣接する未選択のワードラインまでの間のノイズバウンスを大幅に低下させることができる。
【図面の簡単な説明】
【０００９】
【図１】先行技術のデュアルポートスタティックランダムアクセスメモリを示す図である。
【図２Ａ】マルチプルポートのランダムアクセスメモリセル用の直流（DC）モードワードラインカップリングノイズ制限回路を含むデュアルポートスタティックランダムアクセスメモリチップを示す図である。
【図２Ｂ】マルチプルポートのランダムアクセスメモリセル用の直流（DC）モードワードラインカップリングノイズ制限回路を含むデュアルポートスタティックランダムアクセスメモリチップを示す図である。
【図３Ａ】マルチプルポートのランダムアクセスメモリセル用の単一側と両側の直流（DC）モードワードラインカップリングノイズ制限回路を示す図である。
【図３Ｂ】マルチプルポートのランダムアクセスメモリセル用の単一側と両側の直流（DC）モードワードラインカップリングノイズ制限回路を示す図である。
【図４Ａ】マルチプルポートのランダムアクセスメモリセル用の単一側と両側デュアルポートの直流（DC）モードワードラインカップリングノイズ制限回路の実例説明図である。
【図４Ｂ】マルチプルポートのランダムアクセスメモリセル用の単一側と両側デュアルポートの直流（DC）モードワードラインカップリングノイズ制限回路の実例説明図である。
【図５Ａ】デュアルポート/二ポートセルの具体例の回路図である。
【図５Ｂ】デュアルポート/二ポートセルの具体例の回路図である。
【発明を実施するための形態】
【００１０】
本発明の態様は、ワードラインノイズ制限概念と回路を含み、スタティックランダムアクセスメモリチップのDCモードのワードラインカップリングノイズを減少、及び、制限する。本発明の態様は、選択されたワードラインから隣接する未選択のワードラインまでの間のノイズバウンスを大幅に低下させることができる。
【００１１】
別の態様では、SRAMアレイ辺縁におけるロウ辺縁ダミーメモリセルは、ビットセルに隣接して設置され、DCモード制御回路(DC mode control circuit)を形成するのに用いられる。結果として生じる埋め込み回路は、一領域における(ダミーメモリセルとワードラインのカップリングノイズ制限回路)の混合した二個の機能性により、コストがほとんどかからない。内部の電源(例えば、CVddとCVss)は、回路の機能性を維持するのに用いられる。注意すべきことは、ある具体例では、電圧源VddとCVddは電気的に接続されるが、電圧源VssとCVssも電気的に接続することである。
【００１２】
具体例は、相補型MOS(CMOS)のSRAMセルを用いて説明する。本発明の具体例は、当分野にて既知のいかなるSRAMセルを用いて実行することができることは、当業者により理解されよう。
【００１３】
図２Ａと図２Ｂを参照すると、図２Ａは、デュアルポートスタティックランダムアクセスメモリチップ2000を示し、マルチポートランダムアクセスメモリセルアレイ2100用のDCモードワードライン(DC mode word line)カップリング（結合）ノイズ制限回路2200aと2200bを含み、図２Ｂは、本発明の具体例により構成されるSRAMチップのレイアウト例を示す。デュアルポートSRAM具体例の使用は説明のためのものにすぎず、この中に適用された概念は、シングルポート、又は、マルチプルポートのSRAMアレイにも用いることができることは、当分野に通ずる者により理解されよう。
【００１４】
スタティックランダムアクセスメモリセルアレイ2100は、複数のカラムと複数のロウを含み、前記のカラムとロウの交点にSRAMセルが形成されている。各SRAMセルは、第一ワードライン導体と第二ワードライン導体を有する。第一ワードライン導体は、第一カップリングノイズ制限回路2200aに接続される。カップリングノイズ制限回路2200は、ワードライン2300aと2300bに接続される。
【００１５】
このような具体例では、ワードラインカップリングノイズ制限回路2200aと2200bは、アレイ境界（さもなくば、ロウ辺縁ダミーメモリセルとなるもの）に配置される。アレイ境界（ロウ辺縁ダミーメモリセル）の配置により、カップリングノイズ制限回路2200は、コストがほとんどかからない。一領域において、ダミーセルの混合機能は、内部電源（CVddとCVss）を使用する。
【００１６】
第一カップリングノイズ制限回路2200aは、インバータとN型金属酸化膜半導体電界効果トランジスタ(以下、NMOS電界効果トランジスタと称する)を含み、インバータは、NMOS電界効果トランジスタとP型金属酸化膜半導体電界効果トランジスタ(以下、PMOS電界効果トランジスタと称する)を含んでもよい。同様に、第二カップリングノイズ制限回路2200bも、インバータとNMOS電界効果トランジスタを含み、インバータは又、NMOS電界効果トランジスタとPMOS電界効果トランジスタを含んでもよい。
【００１７】
これらの具体例において、ワードラインが選択されていない時、ノイズ制限回路2200は、ワードラインを電圧源VSSに強く結びつける。
【００１８】
続いて、図３Ａは、本発明の具体例によるワードライン導体3110に取り付けられた単一側のDCモードワードラインカップリングノイズ制限回路具体例(circuit embodiment)3000を示す。回路3000は、SRAMアレイ(図示しない)に隣接するSRAMロウ辺縁ダミーメモリセルに形成される。
【００１９】
ワードラインカップリングノイズ制限回路3000は、スタティックランダムアクセスメモリセルアレイ(図示しない)用のワードライン導体3110に取り付けられてもよい。前記のように、SRAMアレイは、複数のカラムと複数のロウを含み、前記のカラムとロウの交点にSRAMセルが形成されている。各SRAMセルは、第一ワードライン導体3110を有する。第一ワードライン導体は、第一カップリングノイズ制限回路に接続される。第一カップリングノイズ制限回路は、インバータ3014とNMOS電界効果トランジスタ3012を含む。インバータ3014は、別のNMOS電界効果トランジスタとPMOS電界効果トランジスタを備えてもよい。
【００２０】
続いて、図３Ｂは、本発明の具体例による、ワードライン導体3110に取り付けた両側のDCモードワードラインのカップリングノイズ制限回路3500を示す。この具体例では、SRAMアレイ(図示しない)の両側で、ワードライン3110は、二個のノイズ制限回路を有する。カップリングノイズ制限回路3500は、SRAMアレイに隣接するSRAMロウ辺縁ダミーメモリセルに形成される。
【００２１】
同様に、SRAMアレイは、複数のカラムと複数のロウを含み、カラムとロウの交点にSRAMセルが形成される。各SRAMセルは、第一ワードライン導体3110を有する。第一ワードライン導体3110は、SRAMアレイに隣接するロウ辺縁ダミーセル両側で、それぞれ、カップリングノイズ制限回路に接続される。
【００２２】
第一カップリングノイズ制限回路は、インバータ3014aとNMOS電界効果トランジスタ3012aを備える。インバータ3014は、別のNMOS電界効果トランジスタとPMOS電界効果トランジスタを備えてもよい。同様に、第二カップリングノイズ制限回路は、インバータ3014bとNMOS電界効果トランジスタ3012bを備える。インバータ3014bも、さらに別のNMOS電界効果トランジスタとPMOS電界効果トランジスタを備えてもよい。
【００２３】
図４Ａと図４Ｂは、本発明の具体例による、マルチプルポートのスタティックランダムアクセスメモリセル用のデュアルポートのDCモードワードラインカップリングノイズ制限具体例(embodiment)を説明する。図４Ａは、単一側のデュアルポート具体例4000を示し、図４Ｂは、両側のデュアルポート具体例4500を示す。
【００２４】
図４Ａで示されるように、単一側のデュアルポート具体例4000において、SRAMアレイの各ロウは、複数のSRAMセル4200a-4200n、及び、二本のワードライン4010aと4010bを備える。この具体例において、各ワードライン4110は、SRAMアレイの一端に位置する一個のノイズ制限回路を有する。カップリングノイズ制限回路は、SRAMアレイに隣接するSRAMロウ辺縁ダミーメモリセルに形成される。
【００２５】
カップリングノイズ制限回路は、インバータ4014a/4014bとNMOS電界効果トランジスタ4012a/4012bを有する。インバータ4014a/4014bは、別のNMOS電界効果トランジスタとPMOS電界効果トランジスタを備えてもよい。
【００２６】
続いて、図４Ｂは、両側デュアルポート具体例4500を示す。同様に、SRAMアレイの各ロウは、複数のスタティックランダムアクセスメモリセル4200a-4200n、及び、二本のワードライン4010aと4010bを有する。しかしながら、この具体例において、各ワードライン4110は、SRAMアレイの両側に位置する２つのカップリングノイズ制限回路を有する。カップリングノイズ制限回路は、SRAMアレイに隣接するSRAMロウ辺縁ダミーメモリセルに形成される。
【００２７】
カップリングノイズ制限回路は、インバータ4014a1/4014a2/4014b1/4014b2とNMOS電界効果トランジスタ4012a1/4012a2/4012b1/4012b2を備える。インバータ4014a1/4014a2/4014b1/4014b2は、別のNMOS電界効果トランジスタとPMOS電界効果トランジスタを備えてもよい。
【００２８】
図５Ａは、本発明の具体例によるデュアルポート(dual-port)セルの具体例の回路図で、図５Ｂは、本発明の二ポート(two-port)セルの具体例の回路図である。これらの具体例は、SRAMセル4500の観点から述べられた。
【００２９】
図５Ａと図５Ｂにおいて、第一NMOS電界効果トランジスタ5002と第一PMOS電界効果トランジスタ5004のドレインノードは電気的に接続される。第一NMOS電界効果トランジスタ5002と第一PMOS電界効果トランジスタ5004のゲートノードは共に電気的に接続され、所定のワードラインに電気的に接続される。第一PMOS電界効果トランジスタ5004のソースノードは、第一電圧源(Vdd)に電気的に接続される。第一NMOS電界効果トランジスタ5002のソースノードは、第二電圧源(Vss)に電気的に接続される。第二NMOS電界効果トランジスタ5006のドレインノードは、所定のワードラインに電気的に接続される。第二NMOS電界効果トランジスタ5006のゲートノードは、第一NMOS電界効果トランジスタ5002と第一PMOS電界効果トランジスタ5004のドレインノードに電気的に接続され、第二NMOS電界効果トランジスタ5006のソースノードは、電圧源Vssに電気的に接続される。
【００３０】
第一NMOS電界効果トランジスタ5002と第一PMOS電界効果トランジスタ5004のゲートノードから所定のワードラインまでの間の接続経路は、ゲート層を経由する。さらに又、第二NMOS電界効果トランジスタ5006のドレインノードから所定のワードラインまでの接続経路は、金属層(M1)を経由する。
【００３１】
ある具体例では、一個の単位セルにてワードライン対ビットラインの長さ比は、3.5より大きい。
【００３２】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００３３】
1000、2000  スタティックランダムアクセスメモリチップ
1100、2100  デュアルポートスタティックランダムアクセスメモリセルアレイ
1300a、1300b、2300a、2300b、3110、4010a、4010b  ワードライン
1200a、1200b  ロウ辺縁ダミーメモリセル
3000、3500、2200a、2200b  カップリングノイズ制限回路;
3012、3012a、3012b、4012a、4012b、4012a1、4012a2、4012b1、4012b2、5002、5006  NMOS電界効果トランジスタ
5004、5008  PMOS電界効果トランジスタ
3014、3014a、3014b、4014a、4014b、4014a1、4014a2、4014b1、4014b2  インバータ
4200a-4200n  スタティックランダムアクセスメモリセル
Vdd  電圧源
Vss  電圧源
【図１】
2011138599.tif 000003
【図２Ａ】
2011138599.tif 000004
【図２Ｂ】
2011138599.tif 000005
【図３Ａ】
2011138599.tif 000006
【図３Ｂ】
2011138599.tif 000007
【図４Ａ】
2011138599.tif 000008
【図４Ｂ】
2011138599.tif 000009
【図５Ａ】
2011138599.tif 000010
【図５Ｂ】
2011138599.tif 000011