(57)【要約】【課題】チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供する。【解決手段】半導体基板１上に、絶縁膜３、多結晶シリコン膜４及びアモルファスシリコン膜５を含む積層体を、ゲート電極の平面形状に形成する。多結晶シリコン膜４及びアモルファスシリコン膜５の側方にサイドウォール６を形成する。サイドウォール６をマスクとして半導体基板１の表面にｐ型不純物を導入して不純物導入領域７を形成する。サイドウォール６をマスクとして不純物導入領域７の表面に溝８を形成する。溝８内にＳｉＧｅ層９を選択成長させる。アモルファスシリコン膜５を選択的に除去して、多結晶シリコン膜４を露出する。多結晶シリコン膜４上に導電層１１を形成する。【選択図】図２Ｂ
2011009308.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する工程と、
前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板の表面にｐ型不純物を導入して不純物導入領域を形成する工程と、
前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する工程と、
前記溝内にＳｉＧｅ層を選択成長させる工程と、
前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する工程と、
前記多結晶シリコン膜上に導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜よりも厚い第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜に不純物のイオン注入を行うことにより、前記第２の多結晶シリコン膜の一部をアモルファス化して前記アモルファスシリコン膜を形成し、前記第２の多結晶シリコン膜の残部を前記多結晶シリコン膜とする工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物としてＩｎ又はＡｓを用いることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜を堆積させる工程と、
前記多結晶シリコン膜上に、前記アモルファスシリコン膜を堆積させる工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記アモルファスシリコン膜を選択的に除去する工程は、塩素原子を含有するガスを用いたドライエッチングを行う工程を有することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、電荷の移動度を向上するためにチャネルに歪を生じさせたｐチャネルトランジスタについての研究が行われている。例えば、ＳｉＧｅ膜をソース及びドレインに形成したｐチャネルトランジスタについての研究が行われている。なお、ｎチャネルトランジスタのソース及びドレインにＳｉＧｅ層を形成すると、電荷の移動度が低下してしまう。このため、ｐチャネルトランジスタ及びｎチャネルトランジスタを一つの半導体装置に含ませる場合、ＳｉＧｅ層はｐチャネルトランジスタのみに形成している。
【０００３】
ここで、従来の半導体装置の製造方法の概要について説明する。図１Ａ乃至図１Ｂは、従来の半導体装置の製造方法を工程順に示す断面図である。ここではｐチャネルトランジスタを形成する予定の領域（ｐチャネルトランジスタ形成予定領域）のみについて説明する。
【０００４】
先ず、図１Ａ（ａ）に示すように、半導体基板１０１の表面に素子分離絶縁膜１０２を形成する。次いで、素子分離絶縁膜１０２により区画された素子活性領域内で、半導体基板１０１上に、平面形状がゲート電極と一致するゲート絶縁膜１０３及び多結晶シリコン膜１０４を形成する。また、多結晶シリコン膜１０４の両脇において、半導体基板１０１の表面に不純物導入領域１０５を形成する。その後、サイドウォール用の絶縁膜を全面に形成し、この絶縁膜のエッチバックを行うことにより、多結晶シリコン膜１０４の側方にサイドウォール１０６を形成する。続いて、ｐ型不純物のイオン注入を行うことにより、半導体基板１０１の表面に不純物導入領域１０７を形成する。次いで、サイドウォール１０６と整合する溝１０８を不純物導入領域１０７の表面に形成する。このような溝１０８は、ドライエッチング及びウェットエッチングにより形成することができる。その後、溝１０８内にＳｉＧｅ層１０９を形成し、その上にＳｉ層を形成する。続いて、Ｓｉ層、ＳｉＧｅ層１０９及び多結晶シリコン膜１０４の表層部のシリサイド化を行い、シリサイド膜１１２を形成する。
【０００５】
次いで、図１Ａ（ｂ）に示すように、絶縁膜１１３を全面に形成する。
【０００６】
その後、図１Ｂ（ｃ）に示すように、ＣＭＰ（chemical mechanical polishing）法により絶縁膜１１３を平坦化する。このとき、絶縁膜１１３の研磨は多結晶シリコン膜１０４上のシリサイド膜１１２が露出した時点で停止する。
【０００７】
続いて、図１Ｂ（ｄ）に示すように、絶縁膜１１３から露出しているシリサイド膜１１２をエッチングし、更に、多結晶シリコン膜１０４もエッチングする。ＳｉＧｅ層１０９の形成後には、ＳｉＧｅ層１０９からチャネル（ゲート絶縁膜１０３の直下の領域）に対して半導体基板１０１の表面に平行な方向の圧縮応力が作用している。また、チャネルに対しては、多結晶シリコン膜１０４から半導体基板１０１の表面に垂直な方向の圧縮応力も作用している。従って、チャネルに作用する半導体基板１０１の表面に平行な方向の圧縮応力は、ＳｉＧｅ層１０９からの圧縮応力よりも小さい。ところが、このような状態で、多結晶シリコン膜１０４が除去されると、多結晶シリコン膜１０４による拘束がなくなるため、チャネルに作用する半導体基板１０１の表面に平行な方向の圧縮応力が大きくなる。
【０００８】
次いで、図１Ｂ（ｅ）に示すように、ゲート絶縁膜１０３上に、ゲート電極として機能する導電膜１１１を形成する。
【０００９】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【００１０】
このような方法によれば、チャネルに大きな圧縮応力を作用させることができるため、大きな歪を生じさせることもできる。
【００１１】
しかしながら、この従来の方法では、工程数が多く、コストが高くなってしまう。また、絶縁膜１１３の研磨の制御が極めて困難である。つまり、絶縁膜１１３の研磨が不足すると、その後にシリサイド膜１１２をエッチングすることができなくなり、絶縁膜１１３の研磨が過剰になると、サイドウォール１０６まで研磨されて十分な絶縁性を確保できなくなることがある。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−１５０３１９号公報
【特許文献２】特開２００８−１７２２０９号公報
【特許文献３】特開２００８−１９３０６０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明の目的は、チャネルに大きな歪を生じさせることができ、制御を容易に行うことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
半導体装置の製造方法の一態様では、半導体基板上に、絶縁膜を形成する。前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する。前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する。前記サイドウォールをマスクとして前記半導体基板の表面にｐ型不純物を導入して不純物導入領域を形成する。前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する。前記溝内にＳｉＧｅ層を選択成長させる。前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する。前記多結晶シリコン膜上に導電層を形成する。
【発明の効果】
【００１５】
上記の半導体装置の製造方法によれば、少ない工程で、マージンが狭いＣＭＰ等の処理を行わずに、チャネルに大きな歪を生じさせることができる。つまり、制御を容易に行うことができる。
【図面の簡単な説明】
【００１６】
【図１Ａ】従来の半導体装置の製造方法を工程順に示す断面図である。
【図１Ｂ】図１Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図２Ａ】第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２Ｂ】図２Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図２Ｃ】図２Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図３】第１の実施形態の作用を示す断面図である。
【図４Ａ】第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４Ｂ】図４Ａに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図４Ｃ】図４Ｂに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図４Ｄ】図４Ｃに引き続き、半導体装置の製造方法を工程順に示す断面図である。
【図５】アモルファスシリコン膜のエッチングに関する実験の結果を示す図である。
【図６】アモルファスシリコン膜の形成に関する実験の結果を示す図である。
【図７】第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００１７】
以下、実施形態について、添付の図面を参照して具体的に説明する。
【００１８】
（第１の実施形態）
先ず、第１の実施形態について説明する。図２Ａ乃至図２Ｃは、第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、ｐチャネルトランジスタの形成に関する説明を行う。
【００１９】
第１の実施形態では、先ず、図２Ａ（ａ）に示すように、単結晶シリコン基板等の半導体基板１の表面に素子分離絶縁膜２を形成する。次いで、素子分離絶縁膜２により区画された素子活性領域内で、半導体基板１上にゲート絶縁膜３、多結晶シリコン膜４及びアモルファスシリコン膜５の積層体を形成する。この積層体の平面形状は、ゲート電極の平面形状と一致させる。ゲート絶縁膜３としては、例えば熱酸化膜又はＳｉＯＮ膜を形成する。多結晶シリコン膜４としてＢ等の不純物を含むものを形成してもよい。また、多結晶シリコン膜４及びアモルファスシリコン膜５の両脇において、半導体基板１の表面にｐ型の不純物注入領域１７を形成する。なお、不純物注入領域１７に若干のｎ型不純物を含ませてもよい。
【００２０】
その後、サイドウォール用の絶縁膜を５５０℃以下の温度で全面に形成し、この絶縁膜のエッチバックを行うことにより、図２Ａ（ｂ）に示すように、多結晶シリコン膜４及びアモルファスシリコン膜５の側方にサイドウォール６を形成する。５５０℃以下であれば、アモルファスシリコン膜５は再結晶化しない。続いて、ｐ型不純物のイオン注入を行うことにより、半導体基板１の表面に不純物導入領域７を形成する。
【００２１】
次いで、図２Ａ（ｃ）に示すように、サイドウォール６と整合する溝８を不純物導入領域７の表面に形成する。このような溝８は、例えば、ドライエッチング及びウェットエッチングにより形成することができる。
【００２２】
その後、図２Ｂ（ｄ）に示すように、溝８内に単結晶のＳｉＧｅ層９を５５０℃以下の温度で形成し、その上に単結晶のＳｉ層１０を形成する。このとき、ＳｉＧｅ層９は結晶化しているＳｉ上のみに選択成長させ、Ｓｉ層１０は結晶化しているＳｉＧｅ上のみに選択成長させる。このため、ＳｉＧｅ層９は、アモルファスシリコン膜５上には成長せず、Ｓｉ層１０はアモルファスシリコン膜５上方に成長しない。
【００２３】
ＳｉＧｅ層９の形成後では、図３（ａ）に示すように、ＳｉＧｅ層９からチャネル（ゲート絶縁膜３の直下の領域）に対して半導体基板１の表面に平行な方向の圧縮応力が作用する。また、チャネルに対しては、多結晶シリコン膜４及びアモルファスシリコン膜５から半導体基板１の表面に垂直な方向の圧縮応力も作用している。従って、チャネルに作用する半導体基板１の表面に平行な方向の圧縮応力２０ａは、表面に垂直な方向の圧縮応力２０ｂの作用により、ＳｉＧｅ層９から作用する圧縮応力よりも小さい。
【００２４】
続いて、図２Ｂ（ｅ）に示すように、アモルファスシリコン膜５を選択的にエッチングする。アモルファスシリコン膜５が除去されると、図３（ｂ）に示すように、半導体基板１の表面に垂直な方向の圧縮応力２０ｂはほとんど作用しなくなる。このため、表面に平行な方向の圧縮応力２０ａが大きくなる。つまり、チャネルに生じる歪が大きなものとなる。
【００２５】
次いで、図２Ｂ（ｆ）に示すように、例えばＢが導入された導電性のＳｉＧｅ層１１をＳｉ層１０上及び多結晶シリコン膜４上に形成する。ＳｉＧｅ層１１は結晶化しているシリコン上のみに選択成長する。その後、不純物導入領域７内の不純物を活性化させるアニールを行う。このアニールの結果、ＳｉＧｅ層１１中の不純物、例えばＢの一部が多結晶シリコン膜４に拡散する。
【００２６】
その後、図２Ｃ（ｇ）に示すように、ＳｉＧｅ層１１及びＳｉ層１０をシリサイド化することにより、シリサイド層１２を形成する。なお、ＳｉＧｅ層１１及びＳｉ層１０の全体をシリサイド化するのではなく、これらの一部のみをシリサイド化してもよい。また、ＳｉＧｅ層９の表層部までシリサイド化してもよい。
【００２７】
続いて、図２Ｃ（ｈ）に示すように、層間絶縁膜１３を全面に形成し、層間絶縁膜１３内に、シリサイド層１２に接するコンタクトプラグ１４を形成する。更に、層間絶縁膜１３上に、コンタクトプラグ１４に接する配線１５を形成する。
【００２８】
その後、更に、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【００２９】
このような第１の実施形態では、図１Ａ〜図１Ｂに示す従来の方法と比較して、少ない工程でｐチャネルトランジスタを形成することができる。また、マージンが狭いＣＭＰを行う必要がないため、容易に所望のｐチャネルトランジスタを形成することができる。更に、図２Ｂ（ｄ）に示すＳｉＧｅ層９及びＳｉ層１０の形成から図２Ｂ（ｆ）に示すＳｉＧｅ層１１の形成までの処理を一つのエピタキシャル装置内で行うことができる。
【００３０】
（第２の実施形態）
次に、第２の実施形態について説明する。図４Ａ乃至図４Ｄは、第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。ここでは、ｐチャネルトランジスタの形成に関する説明を行う。
【００３１】
第２の実施形態では、先ず、図４Ａ（ａ）に示すように、例えば表面が（００１）面の単結晶シリコン基板等の半導体基板２１の表面に素子分離絶縁膜２２を形成する。次いで、素子分離絶縁膜２２により区画された素子活性領域内で、半導体基板２１の表面に、例えば厚さが１．２ｎｍ程度のＳｉＯＮ膜２３ａを形成する。その後、ＳｉＯＮ膜２３ａ上に、厚さが８０ｎｍ〜１１０ｎｍ（例えば１００ｎｍ）の多結晶シリコン膜２４ａを形成する。多結晶シリコン膜２４ａとしてＢ等の不純物を含むものを形成してもよい。
【００３２】
続いて、図４Ｂ（ｂ）に示すように、不純物のイオン注入を行うことにより、多結晶シリコン膜２４ａを、一部を残してアモルファスシリコン膜２５に変化させる。つまり、アモルファスシリコン膜２５を形成し、残部を多結晶シリコン膜２４として、多結晶シリコン膜２４及びアモルファスシリコン膜２５を含む積層体を形成する。アモルファスシリコン膜２５の厚さは、６０ｎｍ〜１００ｎｍ（例えば８０ｎｍ）とし、残存する多結晶シリコン膜２４の厚さは、５ｎｍ〜３０ｎｍ（例えば２０ｎｍ）とする。不純物としては、例えばＩｎ又はＡｓを用いる。Ｉｎを用いる場合、注入エネルギを９０ｋｅＶ〜１５０ｋｅＶ（例えば１２０ｋｅＶ）とし、ドーズ量を１×１０13ｃｍ-2〜１×１０14ｃｍ-2（例えば６．００×１０13ｃｍ-2）とし、半導体基板２１の表面に垂直な方向から０°〜３０°（例えば２８°）傾斜した方向からイオン注入を行う。Ａｓを用いる場合、注入エネルギを３０ｋｅＶ〜５０ｋｅＶ（例えば４０ｋｅＶ）とし、ドーズ量を１×１０15ｃｍ-2〜１×１０16ｃｍ-2（例えば２．００×１０15ｃｍ-2）とし、半導体基板２１の表面に垂直な方向から０°〜５°（例えば０°）傾斜した方向からイオン注入を行う。
【００３３】
次いで、図４Ａ（ｃ）に示すように、アモルファスシリコン膜２５、多結晶シリコン膜２４及びＳｉＯＮ膜２３ａをゲート電極の平面形状にパターニングする。この結果、ＳｉＯＮ膜２３ａからゲート絶縁膜２３が得られる。
【００３４】
その後、図４Ｂ（ｄ）に示すように、アモルファスシリコン膜２５及び多結晶シリコン膜２４の側方にオフセット膜２６ａを形成する。オフセット膜２６ａとしては、例えばシリコン窒化膜又はシリコン酸化膜を形成する。オフセット膜２６ａの厚さ（幅）は、５ｎｍ〜１０ｎｍ（例えば８ｎｍ）とする。続いて、アモルファスシリコン膜２５及び多結晶シリコン膜２４の両脇において、半導体基板２１の表面に不純物導入領域３７を形成する。不純物導入領域３７の形成では、例えば、Ｓｂイオン、Ｆイオン、Ｇｅイオン及びＢイオンをこの順で導入する。
【００３５】
次いで、図４Ｂ（ｅ）に示すように、シリコン酸化膜２６ｂ及びシリコン窒化膜２６ｃをこの順で、例えばＣＶＤ（chemical vapor deposition）法により形成する。シリコン酸化膜２６ｂは、例えば酸素及びシリコンの原料としてのＢＴＢＡＳ（ビスターシャルブチルアミノシラン）を用いて５００℃〜５５０℃（例えば５２０℃）で形成し、その厚さは、３ｎｍ〜７ｎｍ（例えば５ｎｍ）とする。また、シリコン窒化膜２６ｃは、例えばアンモニア及びシリコンの原料としてのＢＴＢＡＳを用いて５００〜５５０℃（例えば５４０℃）で形成し、その厚さは、２５ｎｍ〜３５ｎｍ（例えば３０ｎｍ）とする。
【００３６】
その後、シリコン窒化膜２６ｃ及びシリコン酸化膜２６ｂのエッチバックを行う。この結果、図４Ｂ（ｆ）に示すように、アモルファスシリコン膜２５及び多結晶シリコン膜２４の側方に、オフセット膜２６ａ、シリコン酸化膜２６ｂ及びシリコン窒化膜２６ｃを含むサイドウォール２６が形成される。なお、シリコン窒化膜２６ｃ及びシリコン酸化膜２６ｂのエッチバックでは、例えば、シリコン酸化膜２６ｂをエッチングストッパとしてシリコン窒化膜２６ｃのエッチングを行い、その後にシリコン酸化膜２６ｂのエッチングを行う。
【００３７】
続いて、ｐ型不純物、例えばＢイオンのイオン注入を行うことにより、図４Ｃ（ｇ）に示すように、不純物導入領域２７を形成する。
【００３８】
次いで、図４Ｃ（ｈ）に示すように、シリコン窒化膜２６ｃの外縁と整合する溝２８を不純物導入領域２７の表面に形成する。例えば、溝２８のチャネル領域側の側面は＜１１１＞面となっている。このような溝２８は、ドライエッチングにより所定深さの溝を形成した後に、ＴＭＡＨ（Tetra Methyl Ammonium Hydroxide）等の有機アルカリ溶液を用いたウェットエッチングを行うことにより、自己整合的に形成することができる。溝２８の深さは、例えば２０ｎｍ〜８０ｎｍ（例えば６０ｎｍ）とする。
【００３９】
その後、図４Ｃ（ｉ）に示すように、５００℃〜５５０℃（例えば５５０℃）で、溝２８の底部からＳｉＧｅ層２９を成長させ、その上にＳｉ層３０を成長させる。このとき、ＳｉＧｅ層２９は結晶化しているＳｉ上のみに選択成長させ、Ｓｉ層３０は結晶化しているＳｉＧｅ上のみに選択成長させる。このため、ＳｉＧｅ層２９は、アモルファスシリコン膜２５上には成長せず、Ｓｉ層３０はアモルファスシリコン膜２５上方に成長しない。ＳｉＧｅ層２９の厚さは、例えば２０ｎｍ〜８０ｎｍ（例えば６０ｎｍ）とし、Ｓｉ層３０の厚さは、例えば２ｎｍ〜１０ｎｍ（例えば５ｎｍ）とする。ＳｉＧｅ層２９としては、Ｇｅの割合が１８原子％〜２４原子％（例えば２０原子％）であり、不純物としてＢを５×１０19ｃｍ-3〜３×１０20ｃｍ-3（例えば１×１０20ｃｍ-3）含むものを形成する。このようなＳｉＧｅ層２９は、例えば表１に示す条件下で形成することができる。また、Ｓｉ層３０としては、不純物としてＢを５×１０19ｃｍ-3〜３×１０20ｃｍ-3（例えば１×１０20ｃｍ-3）含むものを形成する。このようなＳｉ層３０は、例えば表２に示す条件下で形成することができる。
【００４０】
【表１】
2011009308.tif 000003
【００４１】
【表２】
2011009308.tif 000004
【００４２】
続いて、図４Ｄ（ｊ）に示すように、５００℃〜５５０℃（例えば５５０℃）で、Ｈ2ガス及びＣｌ2ガスを用いて、アモルファスシリコン膜２５を選択的にエッチングする。つまり、多結晶シリコン膜２４及びＳｉ層３０を残したままアモルファスシリコン膜２５を選択的にドライエッチングする。このとき、Ｈ2ガスの分圧を２０Ｐａ〜６０Ｐａ（例えば４０Ｐａ）とし、Ｃｌ2ガスの分圧を１．０Ｐａ〜２Ｐａ（例えば１．２Ｐａ）とする。また、エッチング時間を、例えば２０分間とする。
【００４３】
次いで、図４Ｄ（ｋ）に示すように、５５０℃〜７００℃（例えば６５０℃）で、多結晶シリコン膜２４及びＳｉ層３０上にＳｉＧｅ層３１を成長させる。ＳｉＧｅ層３１の厚さは、例えば２０ｎｍ〜４０ｎｍ（例えば３０ｎｍ）とする。ＳｉＧｅ層３１としては、Ｇｅの割合が１０原子％〜２０原子％（例えば２０原子％）であり、不純物としてＢを５×１０19ｃｍ-3〜１×１０20ｃｍ-3（例えば５×１０19ｃｍ-3）含むものを形成する。このようなＳｉＧｅ層３１は、例えば表３に示す条件下で形成することができる。このような条件下では、多結晶シリコン膜２４上での成長速度とＳｉ層３０上での成長速度とほぼ一致する。
【００４４】
【表３】
2011009308.tif 000005
【００４５】
その後、不純物導入領域３７及び２７内の不純物を活性化させるアニールを行う。このアニールの結果、ＳｉＧｅ層３１中のＢの一部が多結晶シリコン膜２４に拡散する。
【００４６】
続いて、図４Ｄ（ｌ）に示すように、ＳｉＧｅ層３１及びＳｉ層３０をシリサイド化することにより、シリサイド層３２を形成する。なお、ＳｉＧｅ層３１及びＳｉ層３０の全体をシリサイド化するのではなく、これらの一部のみをシリサイド化してもよい。また、ＳｉＧｅ層２９の表層部までシリサイド化してもよい。
【００４７】
その後、層間絶縁膜の形成及び配線の形成等を行って半導体装置を完成させる。
【００４８】
このような第２の実施形態によっても、第１の実施形態と同様の効果が得られる。つまり、図１Ａ〜図１Ｂに示す従来の方法と比較して、少ない工程でｐチャネルトランジスタを形成することができる。また、マージンが狭いＣＭＰを行う必要がないため、容易に所望のｐチャネルトランジスタを形成することができる。また、ゲート電極として機能するＳｉＧｅ層３１の形成の際に、ＳｉＧｅ層３１に不純物（Ｂ）を導入しているため、ゲート電極の空乏化を抑制することができる。更に、図４Ｃ（ｉ）に示すＳｉＧｅ層２９及びＳｉ層３０の形成から図４Ｄ（ｋ）に示すＳｉＧｅ層３１の形成までの処理を一つのエピタキシャル装置内で行うことができる。
【００４９】
ここで、本願発明者が行ったアモルファスシリコン膜に関する実験について説明する。
【００５０】
本願発明者は、多結晶シリコン膜及びアモルファスシリコン膜のエッチングされやすさに関する実験を行った。この実験では、図５（ａ）に示すように、多結晶シリコン膜５１の表面にＩｎ又はＡｓのイオン注入を行うことにより、図５（ｂ）に示すように、アモルファスシリコン膜５２を形成した。そして、５５０℃で、Ｈ2ガス及びＣｌ2ガスを用いて、アモルファスシリコン膜５２をエッチングし、このときのエッチング時間とエッチング量Δｔとの関係を求めた。この関係を図５（ｄ）に示す。
【００５１】
なお、Ｉｎのイオン注入では、注入エネルギを１２０ｋｅＶとし、ドーズ量を６．００×１０13ｃｍ-2とし、多結晶シリコン膜５１の表面に垂直な方向から２８°傾斜した方向からイオン注入を行った。Ａｓのイオン注入では、注入エネルギを４０ｋｅＶとし、ドーズ量を２．００×１０15ｃｍ-2とし、多結晶シリコン膜５１の表面に垂直な方向からイオン注入を行った。このような条件下でイオン注入を行った結果、図５（ｄ）に示すように、Ｉｎをイオン注入した場合には、アモルファスシリコン膜５２の厚さが約４２ｎｍとなり、Ａｓをイオン注入した場合には、アモルファスシリコン膜５２の厚さが約３０ｎｍとなった。
【００５２】
また、アモルファスシリコン膜５２のエッチングでは、Ｈ2ガスの分圧を４０Ｐａとし、Ｃｌ2ガスの分圧を１．２Ｐａとした。また、参考のために、単結晶Ｓｉ膜についても、アモルファスシリコン膜５２のエッチングと同じ条件でエッチングを行った。この結果も図５（ｄ）に示す。
【００５３】
図５（ｄ）に示すように、Ｉｎのイオン注入を行った場合には、エッチング量Δｔは、アモルファスシリコン膜５２の厚さと同程度の４０ｎｍ程度で飽和し始めた。また、Ａｓのイオン注入を行った場合には、エッチング量Δｔは、アモルファスシリコン膜５２の厚さと同程度の３０ｎｍ程度で飽和し始めた。これらは、多結晶シリコン膜５１がエッチングストッパとして機能し、アモルファスシリコン膜５２が選択的にエッチングされたことを意味している。また、単結晶Ｓｉ膜はほとんどエッチングされなかった。従って、第１及び第２の実施形態では、Ｓｉ層１０及び３０がほとんどエッチングされず、ＳｉＧｅ層１１及び３１がＳｉ層１０及び３０により保護される。
【００５４】
本願発明者は、アモルファスシリコン膜の形成条件に関する実験も行った。この実験では、ドーズ量を２×１０15ｃｍ-2に固定し、注入エネルギを変化させてＡｓのイオン注入を所定時間行い、形成されたアモルファスシリコン膜の厚さを測定した。この結果を図６（ａ）に示す。また、注入エネルギを１２ｋｅＶに固定し、ドーズ量を変化させてＡｓのイオン注入を所定時間行い、形成されたアモルファスシリコン膜の厚さを測定した。この結果を図６（ｂ）に示す。
【００５５】
図６（ａ）及び（ｂ）に示すように、注入エネルギを大きくするほどアモルファスシリコン膜が厚くなったが、ドーズ量に対するアモルファスシリコン膜の厚さの変化はほとんど飽和していた。
【００５６】
（第３の実施形態）
次に、第３の実施形態について説明する。図７は、第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【００５７】
第３の実施形態では、先ず、第２の実施形態と同様にして、ＳｉＯＮ膜２３ａの形成までの処理を行う（図４Ａ（ａ））。次いで、図７（ａ）に示すように、ＳｉＯＮ膜２３ａ上に、厚さが５ｎｍ〜３０ｎｍ（例えば２０ｎｍ）の多結晶シリコン膜３４を堆積法により形成する。多結晶シリコン膜３４としては、不純物としてＢを５×１０20ｃｍ-3〜１×１０21ｃｍ-3含むものを形成する。
【００５８】
その後、図７（ｂ）に示すように、多結晶シリコン膜３４上に、厚さが５０ｎｍ〜１０５ｎｍ（例えば８０ｎｍ）のアモルファスシリコン膜３５を堆積法により形成する。
【００５９】
続いて、図７（ｃ）に示すように、アモルファスシリコン膜３５、多結晶シリコン膜３４及びＳｉＯＮ膜２３ａをゲート電極の平面形状にパターニングする。この結果、ＳｉＯＮ膜２３ａからゲート絶縁膜２３が得られる。
【００６０】
その後、第１の実施形態と同様にして、オフセット膜２６ａの形成（図４Ｂ（ｄ））以降の処理を行い、半導体装置を完成させる。
【００６１】
このような第３の実施形態によっても第２の実施形態と同様の効果が得られる。また、多結晶シリコン膜３４及びアモルファスシリコン膜３５の厚さの制御が、第２の実施形態の多結晶シリコン膜２４及びアモルファスシリコン膜２５の厚さの制御よりも容易である。なお、第２の実施形態では、多結晶シリコン膜２４をゲート電極と同程度の厚さで形成するため、ｎチャネルトランジスタを並行して形成する場合には、多結晶シリコン膜２４をｎチャネルトランジスタのゲート電極用の多結晶シリコン膜と同時に形成することができる。
【００６２】
なお、アモルファスシリコンの選択的な除去の方法は特に限定されず、例えば、ＨＣｌガスを用いたエッチングを行ってもよく、また、ジメチルアルミニウムハライド（ＤＭＡＨ）を用いたウェットエッチングを行ってもよい。また、ゲート電極として用いる導電層の材料はＳｉＧｅに限定されず、例えばＢ等の不純物が導入された多結晶Ｓｉ又はアモルファスＳｉ等を用いてもよい。
【００６３】
以下、本発明の諸態様を付記としてまとめて記載する。
【００６４】
（付記１）
半導体基板上に、絶縁膜を形成する工程と、
前記絶縁膜上に、多結晶シリコン膜及びアモルファスシリコン膜を含む積層体を形成し、ゲート電極形状に加工する工程と、
前記多結晶シリコン膜及びアモルファスシリコン膜の側方にサイドウォールを形成する工程と、
前記サイドウォールをマスクとして前記半導体基板の表面にｐ型不純物を導入して不純物導入領域を形成する工程と、
前記サイドウォールをマスクとして前記不純物導入領域の表面に溝を形成する工程と、
前記溝内にＳｉＧｅ層を選択成長させる工程と、
前記アモルファスシリコン膜を選択的に除去して、前記多結晶シリコン膜を露出する工程と、
前記多結晶シリコン膜上に導電層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００６５】
（付記２）
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜よりも厚い第２の多結晶シリコン膜を形成する工程と、
前記第２の多結晶シリコン膜に不純物のイオン注入を行うことにより、前記第２の多結晶シリコン膜の一部をアモルファス化して前記アモルファスシリコン膜を形成し、前記第２の多結晶シリコン膜の残部を前記多結晶シリコン膜とする工程と、
を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００６６】
（付記３）
前記不純物としてＩｎ又はＡｓを用いることを特徴とする付記２に記載の半導体装置の製造方法。
【００６７】
（付記４）
前記積層体を形成する工程は、
前記絶縁膜上に、前記多結晶シリコン膜を堆積させる工程と、
前記多結晶シリコン膜上に、前記アモルファスシリコン膜を堆積させる工程と、
を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００６８】
（付記５）
前記アモルファスシリコン膜を選択的に除去する工程は、塩素原子を含有するガスを用いたドライエッチングを行う工程を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。
【００６９】
（付記６）
前記塩素原子を含有するガスとして、塩素ガス及び水素ガスの混合ガスを用いることを特徴とする付記５に記載の半導体装置の製造方法。
【００７０】
（付記７）
前記導電層として、不純物が導入されたＳｉＧｅ層を形成することを特徴とする付記１乃至６のいずれか１項に記載の半導体装置の製造方法。
【００７１】
（付記８）
前記溝内にＳｉＧｅ層を選択成長させる工程と、前記アモルファスシリコン膜を選択的に除去する工程との間に、前記ＳｉＧｅ層上にＳｉ層を選択成長させる工程を有することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。
【００７２】
（付記９）
前記半導体基板として、単結晶シリコン基板を用いることを特徴とする付記１乃至８のいずれか１項に記載の半導体装置の製造方法。
【００７３】
（付記１０）
前記溝内にＳｉＧｅ層を選択成長させる工程と、前記アモルファスシリコン膜を選択的に除去する工程と、前記多結晶シリコン膜上に導電層を形成する工程と、を同一のエピタキシャル装置内で行うことを特徴とする付記１乃至９のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００７４】
３：ゲート絶縁膜
４：多結晶シリコン膜
５：アモルファスシリコン膜
６：サイドウォール
７：不純物注入領域
８：溝
９：ＳｉＧｅ層
１０：Ｓｉ層
１１：ＳｉＧｅ層
【図１Ａ】
2011009308.tif 000006
【図１Ｂ】
2011009308.tif 000007
【図２Ａ】
2011009308.tif 000008
【図２Ｂ】
2011009308.tif 000009
【図２Ｃ】
2011009308.tif 000010
【図３】
2011009308.tif 000011
【図４Ａ】
2011009308.tif 000012
【図４Ｂ】
2011009308.tif 000013
【図４Ｃ】
2011009308.tif 000014
【図４Ｄ】
2011009308.tif 000015
【図５】
2011009308.tif 000016
【図６】
2011009308.tif 000017
【図７】
2011009308.tif 000018