(57)【要約】【課題】簡易に製造可能であって、回路における出力特性を向上させつつ歩留まりを向上させて製造コストを低下させることが可能な半導体電子回路を提供する。【解決手段】  レベルシフト回路ユニット１５０は、該当するＦＥＴのソース電極とグランド端子３０の間に形成された切断部１５３と、当該ソース電極とグランド端子３０間に形成され、電源電圧（マイナス電圧）ＶＳＳが印加される電圧印加用パッド１５４と、を設け、オペアンプ１００が適切に駆動していない場合には、切断部１５３を切断してグランド端子３０とこのＦＥＴソース電極の電気的な接続を切断させるとともに、電圧印加用パッド１５４を介して電源電圧ＶＳＳを該当するＦＥＴのソース電極に印加するようになっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
一以上のトランジスタから構成され、入力電圧の電圧レベルを調整する調整回路ユニットと、
一以上のトランジスタから構成され、調整された入力電圧の増幅を行う増幅回路ユニットと、
を備え、
前記調整回路ユニットにおけるトランジスタのソース電極と当該調整回路のグランド端子との間に、当該ソース電極とグランド端子との電気的な接続を切断するための切断部と、当該ソース電極に電源電圧を印加するための電圧入力端子と、が設けられていることを特徴とする半導体電子回路。
【請求項２】
前記切断部が、レーザ光によって切断可能に形成されている請求項１に記載の半導体電子回路。
【請求項３】
前記切断部が、前記レーザ光によって切断可能な形状を有している請求項２に記載の半導体電子回路。
【請求項４】
前記調整回路及び前記増幅回路が層構造を有し、前記切断部が、前記層構造の最上位層に形成されている請求項１〜３の何れか一項に記載の半導体電子回路。
【請求項５】
前記調整回路ユニット及び増幅回路ユニットに設けられた前記トランジスタのすべてがｎ型である請求項１〜４の何れか一項に記載の半導体電子回路。
【請求項６】
基材と、
前記基材上に形成された回路であって、一以上のトランジスタから構成され、入力電圧の電圧レベルを調整する調整回路が形成された調整回路ユニットと、
前記基材上に形成された回路であって、一以上のトランジスタから構成され、調整された入力電圧の増幅を行う増幅回路が形成される増幅回路ユニットと、
を備え、
前記調整回路ユニットにおけるトランジスタのソース電極が接続される端子と当該調整回路ユニットのグランド端子との間に、当該ソース電極とグランド端子との電気的な接続を切断するための切断部と、当該ソース電極に電源電圧を印加するための電圧入力端子と、が設けられていることを特徴とする半導体電子回路基板。
【請求項７】
請求項６に記載の基材上に調整回路及び増幅回路を有する半導体電子回路基板を形成する形成工程と、
前記形成された半導体電子回路基板における回路特性を検査する検査工程と、
前記形成された半導体電子回路基板の回路特性によって不良品と判断された場合に、前記調整回路におけるトランジスタのソース電極が接続される端子と当該調整回路のグランド端子との電気的な接続を切断する切断工程と、
を含み、
前記半導体電子回路基板を形成する際に、前記調整回路におけるトランジスタのソース電極に電源電圧を印加するための端子を設けることを特徴とする半導体電子回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体電子回路の技術に関し、特に、製造後に当該電子回路における電界効果トランジスタの特性に基づいて回路構成を変更可能にする技術に関する。
【背景技術】
【０００２】
近年、半導体素子に関する技術の進歩に伴って、家電製品、通信システムまたはコンピュータなど多くの電子機器においては、その用途に合わせて種々の半導体電子回路が用いられている。特に、最近では、上述の各電子機器は、小型化、高度化及び各種の処理の高速化が求められているとともに、その低価格化も要求されており、これらの要求は、その電子機器を構成する半導体電子回路にも求められている。
【０００３】
また、電子機器に用いられる半導体電子回路においては、一般的に、簡易に製造できるとともに優良な出力特性を有するものが望まれており、例えば、ポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）または酸化物ＴＦＴによって構成されるものが知られている（例えば、特許文献１）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２００７−１４２００７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載の電子回路であっては、ヒステリシスやバイヤスストレスの影響によって、外部電圧が印加されるＴＦＴにおけるゲート電極のしきい値電圧がマイナスになる場合がある。
【０００６】
通常、半導体電子回路に用いられるＴＦＴなどの電界効果トランジスタ（以下、「ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）」という。）は、０Ｖからドレイン電極に印加される電源電圧ＶＤＤの最大電圧までの間に属する電圧レベルがそのゲート電極に印加されることによって駆動する。したがって、ゲート電極のしきい値電圧がマイナスになると上述の電子回路においては、最小電圧である０Ｖが印加された場合であってもＦＥＴが駆動すること、すなわち、常にＦＥＴがオン状態となり、正常な出力特性を得ることができなくなる。
【０００７】
特に、この特許文献１に記載の電子回路であっては、エンハンスメント型と想定したが、ゲート絶縁膜の膜質及びゲート絶縁膜と半導体膜との界面状態並びにプロセスの熱履歴等によってＦＥＴが製造後にディプレッション型となる場合もあり、この場合に電子回路自体が不良品となってしまい、歩留まりが低下し、製造コストを抑制することが難しい。
【０００８】
また、このような電子回路がディスプレイ装置その他の駆動回路として装置に一体的に形成されていた場合には、他の部分が正常であっても装置全体として不良品となり、装置としての歩留まりが著しく低下する。
【０００９】
本発明は、上記課題を解決するためになされたものであり、その目的は、簡易に製造可能であって、回路における出力特性を向上させつつ歩留まりを向上させて製造コストを低下させることが可能な半導体電子回路を提供することにある。
【課題を解決するための手段】
【００１０】
（１）上記課題を解決するための本発明の半導体電子回路は、一以上のトランジスタから構成され、入力電圧の電圧レベルを調整する調整回路ユニットと、一以上のトランジスタから構成され、調整された入力電圧の増幅を行う増幅回路ユニットと、を備え、前記調整回路ユニットにおけるトランジスタのソース電極と当該調整回路のグランド端子との間に、当該ソース電極とグランド端子との電気的な接続を切断するための切断部と、当該ソース電極に電源電圧を印加するための電圧入力端子と、が設けられていることを特徴とする。
【００１１】
通常、エンハンスメント型トランジスタまたはディプレッション型トランジスタなど、製造工程における種々の影響により、製造後に組み込まれたトランジスタが回路設計時と異なるタイプとなる場合がある。また、調整回路ユニットにおけるトランジスタが設計時と異なるタイプのトランジスタによって形成された場合に、適切に当該回路を駆動するためには、グランド接地及び電源電圧の印加などの回路構成を、形成されたトランジスタのタイプに合わせて変更する必要がある。
【００１２】
この発明によれば、調整回路ユニットにおけるトランジスタが設計時と異なるタイプのトランジスタによって形成されたとしても、切断部の切断及び電源電圧の印加など変更されたトランジスタのタイプに基づいて回路構成を変更することができるので、動作不良を回避させることができるとともに、歩留まりを向上させて製造コストを抑制することができる。
【００１３】
（２）本発明の半導体電子回路は、前記切断部が、レーザ光によって切断可能に形成されている。この本発明によれば、例えばレーザ光によって切断可能な形状または切断可能な場所に形成されることによって容易に切断部を切断することができる。
【００１４】
（３）本発明の半導体電子回路は、前記切断部が、前記レーザ光によって切断可能な形状を有している。この発明によれば、切断部を切断する際にレーザ光を用いることができるので、容易に切断部を切断することができる。
【００１５】
（４）本発明の半導体電子回路は、前記調整回路及び前記増幅回路が層構造を有し、前記切断部が、前記層構造の最上位層に形成されている。本発明の半導体電子回路によれば、レーザ光などによって製造された状態であっても切断部を容易に切断することができる。
【００１６】
（５）本発明の半導体電子回路は、前記調整回路ユニット及び増幅回路ユニットに設けられた前記トランジスタのすべてがｎ型である。この発明によれば、一種類のトランジスタのタイプによって回路を形成することができるので、製造工程を簡易にすることができるとともに、歩留まりも更に向上させることができる。
【００１７】
（６）上記課題を解決するための本発明の半導体電子回路基板は、基材と、前記基材上に形成された回路であって、一以上のトランジスタから構成され、入力電圧の電圧レベルを調整する調整回路が形成された調整回路ユニットと、前記基材上に形成された回路であって、一以上のトランジスタから構成され、調整された入力電圧の増幅を行う増幅回路が形成される増幅回路ユニットと、を備え、前記調整回路ユニットにおけるトランジスタのソース電極が接続される端子と当該調整回路ユニットのグランド端子との間に、当該ソース電極とグランド端子との電気的な接続を切断するための切断部と、当該ソース電極に電源電圧を印加するための電圧入力端子と、が設けられていることを特徴とする。
【００１８】
この発明によれば、調整回路におけるトランジスタが設計時と異なるタイプのトランジスタによって形成されたとしても、切断部の切断及び電源電圧の印加など変更されたトランジスタのタイプに基づいて回路構成を変更することができるので、動作不良を回避させることができるとともに、歩留まりを向上させて製造コストを抑制することができる。
【００１９】
（７）上記課題を解決するための本発明の半導体電子回路基板の製造方法は、基材上に調整回路及び増幅回路を有する半導体電子回路基板を形成する形成工程と、前記形成された半導体電子回路基板における回路特性を検査する検査工程と、前記形成された半導体電子回路基板の回路特性によって不良品と判断された場合に、前記調整回路におけるトランジスタのソース電極が接続される端子と当該調整回路のグランド端子との電気的な接続を切断する切断工程と、を含み、前記半導体電子回路基板を形成する際に、前記調整回路におけるトランジスタのソース電極に電源電圧を印加するための端子を設けることを特徴とする。
【００２０】
この発明によれば、調整回路におけるトランジスタが設計時と異なるタイプのトランジスタによって形成されたとしても、切断部の切断及び電源電圧の印加など変更されたトランジスタのタイプに基づいて回路構成を変更することができるので、動作不良を回避させることができるとともに、歩留まりを向上させて製造コストを抑制することができる。
【発明の効果】
【００２１】
本発明に係る半導体電子回路、半導体電子回路基板及び半導体電子回路の製造法は、調整回路ユニットまたは調整回路におけるトランジスタが設計時と異なるタイプのトランジスタによって形成されたとしても、切断部の切断及び電源電圧の印加など変更されたトランジスタのタイプに基づいて回路構成を変更することができるので、動作不良を回避させることができるとともに、歩留まりを向上させて製造コストを抑制することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明に係るオペアンプの一実施形態の構成を示す回路図である。
【図２】一実施形態のオペアンプの構造を示す上面図である。
【図３】図２おける切断部及び電圧印加用パッドの部分を拡大した拡大図である。
【図４】一実施形態において全てのｎ型ＦＥＴがディプレッション型となった場合におけるシミュレーション結果を示すグラフであって、（ａ）本発明に係る対策を講じなかった場合の差動増幅回路、レベルシフト回路ユニット及び増幅回路ユニット（オペアンプ）の出力電圧特性を示すグラフであり、（ｂ）本発明に係る対策を講じた場合の差動増幅回路、レベルシフト回路ユニット及び増幅回路ユニット（オペアンプ）の出力電圧特性を示すグラフである。
【図５】一実施形態の切断部及び電圧印加用パッドのその他の例（Ｉ）における構造を示す側面図である。
【図６】一実施形態における切断部のその他の例（ＩＩ）を示す上面拡大図である。
【発明を実施するための形態】
【００２３】
以下、本願の実施形態について、図面を参照しながら説明する。なお、以下に説明する実施形態は、差動増幅回路及びソース接地増幅回路を有するオペアンプに、本発明の半導体電子回路、半導体電子回路基板及び当該半導体電子回路基板を製造する方法を適用した場合の実施形態である。
【００２４】
＜オペアンプの概要＞
まず、図１〜図３の各図を用いて本発明に係るオペアンプ１００の一実施形態における構成について説明する。なお、図１は、本実施形態におけるオペアンプ１００の構成を示す回路図であり、図２は、本実施形態の基材ＢＰ上に形成されたオペアンプ１００、すなわち、オペアンプ回路基板の構造を示す上面図である。また、図３は、本実施形態において該当するＦＥＴがディプレッション型となった場合におけるシミュレーション結果を示すグラフであって、差動増幅回路１１０、レベルシフト回路ユニット１５０及び増幅回路ユニット１６０（オペアンプ１００）の出力電圧特性を示すグラフである。
【００２５】
本実施形態のオペアンプ１００は、図１及び図２に示すように、基材ＢＰ上に、複数のＦＥＴ及び拡散抵抗器から構成され、入力された２つの入力電圧の差を増幅する差動増幅回路１１０と、差動増幅回路１１０によって差動増幅された入力電圧の電圧レベルを更に増幅して外部に出力するソース接地増幅回路１４０と、が形成されている。そして、本実施形態のソース接地増幅回路１４０は、差動増幅回路１１０から出力された電圧の電圧レベルをシフトするレベルシフト回路ユニット１５０と、レベルシフトされた電圧の電圧レベルを反転増幅する増幅回路ユニット１６０と、を有している。
【００２６】
また、本実施形態のオペアンプ１００においては、差動増幅回路１１０及びソース接地増幅回路１４０は、エンハンスメント型であってｎ型のＦＥＴによって形成されている（回路設計されている）。特に、このようなオペアンプ１００は、図示しない液晶ディスプレイまたは有機ＥＬディスプレイなどの各種のディスプレイ装置を駆動するための駆動回路（以下、単に「駆動回路」という。）として用いられることが多く、製造上の観点から、エンハンスメント型のＦＥＴであって、かつ、ｎ型のＦＥＴによって形成される。
【００２７】
通常、複数の画素から形成される表示領域を有するディスプレイ装置と当該ディスプレイ装置を駆動する駆動回路とを同一のプロセスで同時に製造するためには、ディスプレイ装置における各画素の点灯及び消灯を制御するエンハンスメント型の画素駆動用のＦＥＴと、同一タイプのＦＥＴによって駆動回路が形成されることが望まれている。
【００２８】
一方、設計時にエンハンスメント型ＦＥＴとして回路を構成させたとしても、例えば、本実施形態のオペアンプ１００のように、基材ＢＰ上に差動増幅回路１１０及びソース接地増幅回路１４０が形成される際に、ゲート絶縁膜の膜質及びゲート絶縁膜と半導体膜との界面状態並びにプロセスの熱履歴等の影響により、製造後に基材ＢＰ上に形成された各ＦＥＴがディプレッション型となる場合がある。
【００２９】
すなわち、エンハンスメント型のＦＥＴは、０Ｖとドレイン電極に印加される電源電圧ＶＤＤの最大電圧との間の電圧がそのゲート電極に印加されることによって駆動するが、このエンハンスメント型のＦＥＴがディプレッション型になった場合には、ゲート電極のしきい値電圧がマイナス側に属することになるので、エンハンスメント型としての最小電圧である０Ｖを印加したとしても当該ＦＥＴを適切に駆動することができなくなる。言い換えれば、エンハンスメント型のＦＥＴは、このような場合には、常にオン状態となり、正常な出力特性を得ることができなくなる。
【００３０】
他方、差動増幅回路１１０においては、回路設計時にはエンハンスメント型のＦＥＴが形成後にディプレッション型となった場合であっても、入力の電圧差で動作するので、当該差動増幅回路１１０は駆動可能である。しかしながら、増幅回路ユニット１６０においては、一部のＦＥＴがディプレッション型になると、適切に増幅回路として駆動することができない。そのため、適切に当該回路を駆動させるためには、レベルシフト回路１５０のグランドとの接地との接続及び電源電圧の印加など回路構成を変更する必要がある。すなわち、差動増幅回路１１０の出力電圧を増幅回路ユニット１６０のしきい値電圧以下までマイナス側に下げるための回路構成の変更が必要である。
【００３１】
そこで、本実施形態においては、レベルシフト回路ユニット１５０に、該当するＦＥＴ（後述する第４ｎ型ＦＥＴ１５２）のソース電極Ｓとグランド端子３０の間に形成された切断部１５３と、当該ソース電極Ｓとグランド端子３０間に形成され、電源電圧（マイナス電圧）ＶＳＳが印加されるパッド（以下、「電圧印加用パッド」という。）１５４と、を有している。そして、このオペアンプ１００が適切に駆動していない場合には、該当するＦＥＴがディプレッション型に変化していると判断して、グランド端子３０とこのＦＥＴソース電極の電気的な接続が切断されるとともに、電圧印加用パッド１５４を介して電源電圧ＶＳＳが該当するＦＥＴのソース電極に印加されるようになっている。
【００３２】
このように、本実施形態のオペアンプ１００は、レベルシフト回路ユニット１５０におけるＦＥＴが設計時と異なりディプレッション型のＦＥＴによって形成され、その動作が不良になっている場合であっても、切断部１５３を切断することによって、かつ、電源電圧ＶＳＳをＦＥＴのソース電極に印加させることによって、正常に動作させることができるので、動作不良を回避させることができるとともに、歩留まりを向上させて製造コストを抑制することができるようになっている。
【００３３】
＜差動増幅回路＞
次に、図１及び図２を用いて本実施形態における差動増幅回路１１０の構成について詳細に説明する。
【００３４】
本実施形態の差動増幅回路１１０は、位相補償用コンデンサ１３０を含み、カレントミラーに構成されている。この差動増幅回路１１０は、２つの入力用ｎ型ＦＥＴ１１１、１１２と、出力調整用の第１拡散抵抗器１１３と、電流源として機能する電流源用ｎ型ＦＥＴ１１４と、バイアス用ｎ型ＦＥＴ１２１と、第２拡散抵抗器１２２と、から構成される。なお、バイアス用ｎ型ＦＥＴ１２１と第２拡散抵抗器１２２は、オペアンプ１００にバイアス電源供給を行うバイアス回路として形成されている。
【００３５】
第１ｎ型ＦＥＴ１１１は、ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。また、この第１ｎ型ＦＥＴ１１１は、第１の入力電圧が印加される第１入力端子１０−１に接続されるゲート電極と、電源電圧ＶＤＤに接続されるドレイン電極と、第２ｎ型ＦＥＴ１１２のソース電極とともに電流源用ｎ型ＦＥＴ１１４に接続されるソース電極と、とから構成される。
【００３６】
第２ｎ型ＦＥＴ１１２は、第１ｎ型ＦＥＴ１１１と同様に、ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、第１ｎ型ＦＥＴ１１１とカレントミラーを構成するようになっている。また、この第２ｎ型ＦＥＴ１１２は、第２の入力電圧が印加される第１入力端子１０−２に接続されるゲート電極と、電源電圧ＶＤＤに接続されるドレイン電極と、第１ｎ型ＦＥＴ１１１のソース電極とともに電流源用ｎ型ＦＥＴ１１４に接続されるソース電極と、とから構成される。
【００３７】
第１拡散抵抗器１１３は、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。また、この第１拡散抵抗器１１３は、電源電圧ＶＤＤと第２ｎ型ＦＥＴ１１２のドレイン電極と接続されている。
【００３８】
なお、差動増幅回路１１０の出力端子（ソース接地増幅回路１４０へ電圧を出力のための端子）は、第１拡散抵抗器１１３と第２ｎ型ＦＥＴ１１２のドレイン電極の間に構成されている。また、の第１拡散抵抗器１１３に代えてｎ型ＦＥＴを用いてもよい。この場合には、ｎ型ＦＥＴは、ドレイン電極及び電源電圧ＶＤＤに接続されるゲート電極と、ゲート電極及び電源電圧ＶＤＤに接続されるドレイン電極と、第２ｎ型ＦＥＴ１１２のドレイン電極に接続されるソース電極とから構成される。
【００３９】
電流源用ｎ型ＦＥＴ１１４は、第１ｎ型ＦＥＴ１１１及び第２ｎ型ＦＥＴ１１２と同様に、ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成され、バイアス用ｎ型ＦＥＴ１２１とカレントミラーを構成するようになっている。
【００４０】
また、この電流源用ｎ型ＦＥＴ１１４は、電源電圧ＶＤＤに後述する第２拡散抵抗器１２２を介して接続されるゲート電極と、第１ｎ型ＦＥＴ１１１及び第２ｎ型ＦＥＴ１１２のソース電極に接続されるドレイン電極と、グランドに接地されるソース電極と、とから構成される。
【００４１】
バイアス用ｎ型ＦＥＴ１２１は、第１ｎ型ＦＥＴ１１１及び第２ｎ型ＦＥＴ１１２と同様に、ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００４２】
このバイアス用ｎ型ＦＥＴ１２１は、第２拡散抵抗器１２２及び電流源用ｎ型ＦＥＴ１１４に接続されるゲート電極と、ゲート電極と短絡接続するとともに第２拡散抵抗器１２２とに接続されるドレイン電極と、グランドに接地されるソース電極と、から構成される。
【００４３】
第２拡散抵抗器１２２は、第１拡散抵抗器１１３と同様に、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。また、この第１拡散抵抗器１１３は、電源電圧ＶＤＤとバイアス用ｎ型ＦＥＴ１２１のドレイン電極と接続されている。
【００４４】
本実施形態の位相補償用コンデンサ１３０は、差動増幅回路１１０ユニットの出力端子とグランド間に接続され、当該オペアンプ１００の発信を抑制するために用いられている。
【００４５】
なお、本実施形態においては、第２拡散抵抗器１２２に代えて負荷トランジスタとしてｎ型ＦＥＴを用いてもよい。この場合には、ｎ型ＦＥＴは、ドレイン電極及び電源電圧ＶＤＤに接続されるゲート電極と、ゲート電極及び電源電圧ＶＤＤに接続されるドレイン電極と、バイアス用ｎ型ＦＥＴ１２１のドレイン電極に接続されるソース電極とから構成される。また、第１ｎ型ＦＥＴのドレイン電極と電源電圧ＶＤＤの端子の間に拡散抵抗器またはｎ型ＦＥＴの負荷トランジスタを設けてもよい。
【００４６】
＜ソース接地増幅回路＞
次に、図１〜図３の各図を用いて本実施形態におけるソース接地増幅回路１４０の構成について詳細に説明する。なお、図３は、本実施形態における切断部１５３及び電圧印加用パッド１５４の部分を拡大した拡大図である。
【００４７】
本実施形態のソース接地増幅回路１４０は、図１及び図２に示すように、２つのｎ型ＦＥＴから構成され、入力電圧の電圧レベルをシフトするレベルシフト回路ユニット１５０と、２つのｎ型ＦＥＴから構成され、レベルシフトされた電圧の電圧レベルを反転増幅させる増幅回路ユニット１６０と、から構成される。
【００４８】
また、レベルシフト回路ユニット１５０は、差動増幅回路１１０を構成する各ｎ型ＦＥＴと同一プロセスにて作製可能な第３ｎ型ＦＥＴ１５１及び第４ｎ型ＦＥＴ１５２の２つのｎ型ＦＥＴと、第４ｎ型ＦＥＴ１５２とグランド端子３０の間に形成された切断部１５３と、第４ｎ型ＦＥＴ１５２とグランド端子３０の間に形成され、電源電圧ＶＳＳ（マイナス電圧）が印加される電圧印加用パッド１５４（電圧入力端子）と、から構成される。
【００４９】
そして、この増幅回路ユニット１６０は、差動増幅回路１１０を構成する各ＦＥＴと同一プロセスにて作製可能な第５ｎ型ＦＥＴ１６１及び第３拡散抵抗器１６２から構成される。
【００５０】
なお、例えば、本実施形態のレベルシフト回路ユニット１５０は、本発明の調整回路ユニットまたは調整回路を構成し、増幅回路ユニット１６０は、本発明の増幅回路ユニットまたは増幅回路を構成する。また、例えば、本実施形態の切断部１５３は、本発明の切断部を構成し、電圧印加用パッド１５４は、本発明の電圧入力端子を構成する。
【００５１】
第３ｎ型ＦＥＴ１５１は、差動増幅回路１１０を構成するＦＥＴと同様に、ｎ型のＦＥＴであって、ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００５２】
また、この第３ｎ型ＦＥＴ１５１は、差動増幅回路１１０に接続され、当該差動増幅回路１１０から出力された電圧が印加されるゲート電極と、電源電圧ＶＤＤに接続されるドレイン電極と、第４ｎ型ＦＥＴ１５２のドレイン電極に接続されるとともに、増幅回路ユニット１６０に接続されるソース電極と、とから構成される。
【００５３】
第４ｎ型ＦＥＴ１５２は、差動増幅回路１１０を構成する各ＦＥＴと同様に、ｎ型のＦＥＴであって、ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００５４】
また、この第４ｎ型ＦＥＴ１５２は、電源電圧ＶＤＤに第２拡散抵抗器１２２を介して接続されるゲート電極と、第３ｎ型ＦＥＴ１５１のソース電極及び増幅回路ユニット１６０に接続されるドレイン電極と、切断部１５３及び電圧印加用パッド１５４に接続されるソース電極と、から構成される。
【００５５】
切断部１５３は、第４ｎ型ＦＥＴ１５２のソース電極とグランド端子３０との間に、当該ソース電極とグランド端子３０との電気的な接続を切断するために形成されている。特に、この切断部１５３は、レーザ光によって切断可能になっており、後述するように、オペアンプ１００が基材ＢＰに形成された後に、検査工程においてオペアンプ１００の出力特性に異常がある場合に、切断されるようになっている。
【００５６】
例えば、この切断部１５３は、図３に示すように、基材ＢＰ面に沿って第４ｎ型ＦＥＴ１５２のソース電極Ｓからグランド端子３０に向かって延在する長方形の形状を有している。そして、この切断部１５３においては、第４ｎ型ＦＥＴ１５２から延在されたソース電極Ｓと接続するための部分と、グランド端子３０と接続するために部分と、に接触していない部分が切断されるようになっている。
【００５７】
電圧印加用パッド１５４は、図３に示すように、第４ｎ型ＦＥＴ１５２のソース電極Ｓから延在された配線に接続されており、第４ｎ型ＦＥＴ１５２に隣接配置されている。また、この電圧印加用パッド１５４は、切断部１５３が切断された際に、電源電圧ＶＳＳが印加されるようになっている。例えば、本実施形態では、第５ｎ型ＦＥＴ１６１を含めてオペアンプ１００の全てのｎ型ＦＥＴのしきい値電圧が−２Ｖ程度のディプレッション型となった場合に、この電圧印加用パッド１５４には、所定の電圧、例えば−６Ｖが印加されるように、図示しない外部に設けられた電源電圧ＶＳＳを供給する回路に接続される。
【００５８】
第５ｎ型ＦＥＴ１６１は、差動増幅回路１１０を構成する各ＦＥＴと同様に、Ｎ型のＦＥＴであって、ポリシリコンＴＦＴ、アモルファスシリコンＴＦＴ、酸化物ＴＦＴまたは有機トランジスタによって構成される。
【００５９】
また、この第５ｎ型ＦＥＴ１６１は、レベルシフト回路ユニット１５０から出力された電圧が印加されるゲート電極と、増幅回路ユニット１６０における出力端子２０に接続されるドレイン電極と、グランド端子３０に接続されるソース電極から構成される。
【００６０】
第３拡散抵抗器１６２は、第１拡散抵抗器１１３及び第２拡散抵抗器１２２と同様に、ｎ型の拡散抵抗器であって、各ｎ型ＦＥＴと同一プロセスにて作製可能になっている。
【００６１】
また、この第３拡散抵抗器１６２は、電源電圧ＶＤＤと第５ｎ型ＦＥＴ１６１のドレイン電極と接続され、増幅回路ユニット１６０の出力を調整するようになっている。
【００６２】
なお、この第３拡散抵抗器１６２に代えてｎ型ＦＥＴを用いてもよい。この場合には、ｎ型ＦＥＴは、ドレイン電極及び電源電圧ＶＤＤに接続されるゲート電極と、ゲート電極及び電源電圧ＶＤＤに接続されるドレイン電極と、出力端子２０に接続されるソース電極とから構成される。
【００６３】
＜製造工程＞
次に、本実施形態のオペアンプ１００の製造工程について説明する。
【００６４】
まず、基材ＢＰを準備し、図１及び図２に示すように、差動増幅回路１１０及びソース接地増幅回路１４０を基材ＢＰ上に形成する（形成工程）。
【００６５】
次いで、オペアンプ１００の第１入力端子１０−１及び第２入力端子１０−２に所定の電圧差を有する入力電圧を入力して図示しない所定の電圧計を用いて出力端子２０において所定の電圧が計測されるか否かを検査する（検査工程）。
【００６６】
このとき、電圧計によって出力端子２０に所定の電圧が計測された場合には、オペアンプ１００が正常であると判断されて製造工程が終了となる。一方、電圧計によって出力端子２０に所定の電圧が計測されない場合には、オペアンプ１００が正常でないと判断され、切断部１５３がレーザ光によって切断されるとともに電圧印加用パッド１５４に電源電圧ＶＳＳ（マイナス電圧）を印加するための所定の接続を行って製造工程が終了となる。
【００６７】
＜シミュレーション結果＞
次に、図４を用いて本実施形態のオペアンプ１００において、製造後に第５ｎ型ＦＥＴ１５２を含めて全てのｎ型ＦＥＴがディプレッション型となった場合のシミュレーション結果を示す。なお、図４は、一実施形態において全てのｎ型ＦＥＴがディプレッション型となった場合におけるシミュレーション結果を示すグラフであって、（ａ）本発明に係る対策を講じなかった場合の差動増幅回路１１０、レベルシフト回路ユニット１５０及び増幅回路ユニット１６０の出力電圧特性を示すグラフであり、（ｂ）本発明に係る対策を講じた場合の差動増幅回路１１０、レベルシフト回路ユニット１５０及び増幅回路ユニット１６０の出力電圧特性を示すグラフである。また、通常は、オペアンプ回路１００の一部のｎ型ＦＥＴがディプレッション型になるということは希であるため、ここでは、全てのｎ型ＦＥＴがディプレッション型になった場合を用いて本発明の効果について検証する。
【００６８】
図４（ａ）に示すように、例えば、製造後に全てのｎ型ＦＥＴのゲート電圧のしきい値が−２Ｖ程度のディプレッション型となった場合であって、本発明に係る対策を講じなかった場合（すなわち、切断部１５３を切断しなかった）場合には、差動増幅回路１１０における電圧出力（Ａ）は適切であるもの、上述の理由により、増幅回路ユニット１６０の出力電圧（Ｃ）、すなわち、オペアンプ１００の出力は適切とならならず、当該オペアンプ１００が適切に駆動していないことがわかる。
【００６９】
その一方、図４（ｂ）に示すように、製造後に全てのｎ型ＦＥＴのゲート電圧のしきい値が−２Ｖ程度のディプレッション型となった場合であって、本発明に係る対策を講じた場合（すなわち、切断部１５３を切断しつつ、電圧印加用パッド１５４に外部に設けられた電源電圧ＶＳＳによって所定の電圧（例えば−６Ｖ）が印加された場合（具体的には、第４ｎ型ＦＥＴ１５２のソース電極Ｓに所定の電圧が印加された場合））には、レベルシフト回路ユニット１５０の電圧出力（Ｂ）がマイナス側にレベルシフトされて、増幅回路ユニット１６０の電圧出力（Ｃ）、すなわち、オペアンプ１００の出力は適切となり、当該オペアンプ１００が適切に駆動していることがわかる。
【００７０】
＜作用効果＞
以上本実施形態のオペアンプ１００は、レベルシフト回路ユニット１５０におけるＦＥＴが設計時と異なりディプレッション型のＦＥＴによって形成され、その動作が不良になっている場合であっても、切断部１５３を切断することによって、かつ、電源電圧ＶＳＳをＦＥＴのソース電極に印加させることによって、正常に動作させることができる。したがって、このオペアンプ１００は、動作不良を回避させることができるとともに、歩留まりを向上させて製造コストを抑制することができる。
【００７１】
また、本実施形態のオペアンプ１００は、ｎ型の一種類のＦＥＴによってオペアンプ１００の各回路を製造することができるので、製造工程を簡易にすることができるとともに、歩留まりも更に向上させることができる。
【００７２】
＜変形例＞
次に、図５及び図６を用いて本実施形態の切断部１５３及び電圧印加用パッド１５４の変形例について説明する。図５は、本実施形態の切断部１５３及び電圧印加用パッド１５４のその他の例（Ｉ）における構造を示す側面図であり、また、図６は、本実施形態における切断部１５３のその他の例（ＩＩ）を示す上面拡大図である。
【００７３】
変形例（Ｉ）における切断部１５３は、図５に示すように、最上位配線層２００に形成されつつ、グランド端子３０及び第４ｎ型ＦＥＴ１５２のソース電極Ｓと、それぞれ、コンタクトホールＣ１、Ｃ２を介して電気的に接続されている点に特徴があり、その他の構成は上記の実施形態と同様である。また、この変形例（Ｉ）は、この構成により、レーザによる切断がより容易に行うことができるという効果を有している。
【００７４】
すなわち、この切断部１５３は、第４ｎ型ＦＥＴ１５２を含む各ＦＥＴが形成された後に容易に切断することができるために、最上位配線層２００に形成されている。特に、この変形例（Ｉ）では、第４ｎ型ＦＥＴ１５２におけるゲート電極Ｇ上に形成されたゲート酸化膜（ゲート絶縁膜）Ｆ１、ドレイン電極Ｄ、ソース電極Ｓ及び酸化物半導体膜Ｆ２と、グランド端子３０をそれぞれ覆うように形成された層間絶縁膜Ｆ３上の最上位配線層２００に切断部１５３が形成されている。
【００７５】
通常、ディスプレイ装置においては、画素の分解能を確保するために、ディスプレイ装置の表示領域における各画素が形成されている高さのレベルより発光面に対して低いレベルに各画素を駆動するＴＦＴが形成されている。また、本実施形態のオペアンプ１００などの駆動回路は、ディスプレイ装置と同時に形成される場合には、製造工程を簡易にするために、ＦＥＴなどのＴＦＴを、画素を駆動するＴＦＴと同一の高さのレベルに形成する。
【００７６】
したがって、本変形例においては、ディスプレイ装置を駆動する駆動回路の一部として用いられるとともに、当該駆動回路のＦＥＴが表示領域の画素及びその駆動素子と同時に形成される場合には、その構成上、画素を駆動する各素子が形成されたレベルよりも高いレベルであって当該画素が形成されるレベルと同じレベル（すなわち、最上位配線層２００）に切断部１５３が形成されるようになっている。そして、この構成により、レーザ光によって容易に切断することができるようになっている。
【００７７】
なお、例えば、ゲート電極Ｇの厚さが１００ｎｍ、ゲート電極酸化膜Ｆ１の厚さが３００ｎｍ、酸化物半導体膜Ｆ２の厚さが２５ｎｍ及びソース電極Ｓの厚さが２００ｎｍの場合には、層間絶縁膜Ｆ３の厚さが２．７μｍとなり、切断部１５３は、第４ｎ型ＦＥＴ１５２などの各ＦＥＴが形成されるレベルより離隔して形成されるようになっている。
【００７８】
また、この変形例（Ｉ）における電圧印加用パッド１５４は、切断部１５３が切断された際に電源電圧ＶＳＳを容易に印加するために、切断部１５３と同様に最上位配線層２００に形成されており、コンタクトホールＣ３によって第４ｎ型ＦＥＴ１５２のソース電極Ｓから延在する配線であって、各ＦＥＴが形成されるレベルに形成されている配線に接続されている。なお、この電圧印加用パッド１５４は、図示しない外部に設けられた電源電圧ＶＳＳを供給する回路に接続される。
【００７９】
一方、変形例（ＩＩ）における切断部１５３は、上記の長方形の形状に代えて、図６に示すように、第４ｎ型ＦＥＴ１５２から延在されたソース電極Ｓと接続するための部分とグランド端子３０と接続するために部分に接触していない部分については、ソース電極Ｓ及びグランド端子３０と接触している部分より幅を狭めて形成されている点に特徴があり、その他の構成は上記の実施形態と同様である。また、この変形例（ＩＩ）は、この構成により、レーザによる切断がより容易に行うことができるという効果を有している。
【符号の説明】
【００８０】
Ｃ１、Ｃ２、Ｃ３  …  コンタクトホール
Ｄ  …  ドレイン電極（第４ｎ型ＦＥＴ）
Ｆ１  …  ゲート電極酸化膜
Ｆ２  …  酸化物半導体膜
Ｆ３  …  層間絶縁膜
Ｇ  …  ゲート電極Ｇ（第４ｎ型ＦＥＴ）
Ｓ  …  ソース電極Ｓ（第４ｎ型ＦＥＴ）
１０  …  入力端子
２０  …  出力端子
３０  …  グランド端子
１００  …  オペアンプ
１１０  …  差動増幅回路
１１１  …  第１ｎ型ＦＥＴ
１１２  …  第２ｎ型ＦＥＴ
１１３  …  第１拡散抵抗器
１１４  …  電流源用ｎ型ＦＥＴ
１２１  …  バイアス用ｎ型ＦＥＴ
１２２  …  第２拡散抵抗器
１３０  …  位相補償用コンデンサ
１４０  …  ソース接地増幅回路
１５０  …  レベルシフト回路ユニット
１５１  …  第３ｎ型ＦＥＴ
１５２  …  第４ｎ型ＦＥＴ
１５３  …  切断部
１５４  …  電圧印加用パッド
１６０  …  増幅回路ユニット
１６１  …  第５ｎ型ＦＥＴ
１６２  …  第３拡散抵抗器
２００  …  最上位配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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