(57)【要約】【課題】選択トランジスタの閾値電圧を所定の値とし、且つ選択トランジスタのチャネル領域の不純物がメモリセルトランジスタに与える影響を低減する。【解決手段】メモリセルトランジスタＭＣ０〜ＭＣ１５、選択トランジスタＳＴ１，ＳＴ２を備える半導体記憶装置であって、前記選択トランジスタと前記メモリセルトランジスタの間には、記憶素子として用いられないダミーセルトランジスタＤＣ０，ＤＣ１が設けられる。前記選択トランジスタのゲート電極１３は第１の導電層と第２の導電層を有し、前記第１及び第２の導電層は接続部１６により電気的に接続される。前記選択トランジスタのチャネル領域の不純物濃度は、前記メモリセルトランジスタのチャネル領域の不純物濃度よりも高い。【選択図】図３
2011192898.tif 000002
【特許請求の範囲】
【請求項１】
直列接続された複数のメモリセルトランジスタを有するメモリセルユニットと、前記メモリセルユニットに直列接続された選択トランジスタと、を備える半導体記憶装置であって、
前記メモリセルトランジスタは、
半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に設けられた電荷蓄積層、前記電荷蓄積層上に設けられたゲート間絶縁膜、及び前記ゲート間絶縁膜上に設けられた制御ゲートを有する第１のゲート電極と、
前記第１のゲート電極下の前記半導体基板中に形成され、第１の導電型の不純物を第１の濃度で含む第１のチャネル領域と、
前記第１のチャネル領域を挟むように前記半導体基板中に形成された、第２の導電型の第１のソース／ドレイン領域と、を有し、
前記選択トランジスタは、
少なくとも一部の領域に前記第１の導電型の不純物を含む第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に設けられた第１の導電層、前記第１の導電層上に設けられ、前記第２のゲート絶縁膜において前記第１の導電型の前記不純物を含む領域の少なくとも一部の領域の直上に位置する接続部、及び前記接続部により前記第１の導電層と電気的に接続された第２の導電層を有する第２のゲート電極と、
前記第２のゲート電極下の前記半導体基板中に形成され、前記第１の導電型の前記不純物を、前記第１の濃度より高い第２の濃度で含む第２のチャネル領域と、
前記第２のチャネル領域を挟むように前記半導体基板中に形成された、前記第２の導電型の第２のソース／ドレイン領域と、を有し、
前記選択トランジスタに隣接する前記メモリセルトランジスタは、ダミーセルとして制御されるダミーセルトランジスタであることを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルトランジスタのデータを消去する際、前記ダミーセルトランジスタの前記第１のゲート電極には、他の前記メモリセルトランジスタと同じバイアス電圧が印加されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルトランジスタのデータを読み出し及び書き込む際、前記ダミーセルトランジスタに、非選択の前記メモリセルトランジスタと同じバイアス電圧が印加されることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
半導体基板の表面に第１の導電型の不純物を第１の濃度に注入し、
前記半導体基板の表面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の導電層を形成し、
前記半導体基板中及び前記ゲート絶縁膜中に素子分離領域を形成し、
前記素子分離領域上及び前記第１の導電層上にゲート間絶縁膜を形成し、
前記ゲート間絶縁膜の表面の少なくとも一部を露出させる開口部を有するマスク材を、前記ゲート間絶縁膜上に形成し、
前記マスク材の開口部を介して、前記半導体基板中に第１の導電型の不純物を、前記第１の濃度よりも高い第２の濃度に注入し、
前記マスク材の開口部に露出する前記ゲート間絶縁膜を除去し、
前記ゲート間絶縁膜上に第２の導電層を、前記ゲート間絶縁膜が除去された領域を介して前記第２の導電層が前記第１の導電層と接続されるように形成し、
前記第１の導電層、前記ゲート間絶縁膜、及び前記第２の導電層をパターニングすることにより、積層ゲート電極を形成し、
前記積層ゲート電極周囲の前記半導体基板中に第２の導電型の不純物を注入することにより、ソース／ドレイン領域を形成する、
ことを特徴とする半導体装記憶置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にＮＡＮＤ型フラッシュメモリ等の不揮発性の半導体記憶装置、及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、電荷を蓄積する浮遊ゲート（ＦＧ）、及びゲート間絶縁膜（ＩＰＤ：Inter-Poly Dielectric）を介して浮遊ゲートの上に積層された制御ゲート（ＣＧ）を有するメモリセルトランジスタを、記憶素子として用いる。複数のメモリセルトランジスタが直列接続されて、ＮＡＮＤセルユニットを構成する。このＮＡＮＤセルユニットの一端は、選択トランジスタを介してビット線に接続され、他端は選択トランジスタを介してソース線に接続される。
【０００３】
従来の製造方法では、メモリセルトランジスタ及び選択トランジスタのゲート電極を形成した後に、必要に応じて例えばシリコン酸化膜からなる保護膜を介して、イオン注入を行い、メモリセルトランジスタ及び選択トランジスタのチャネル領域及びソース／ドレイン領域を形成する。次いで、選択トランジスタの電流遮断特性を確保するために、斜めイオン注入により選択トランジスタのゲート下に位置する半導体基板中に不純物を導入する（例えば、特許文献１参照）。これにより、選択トランジスタの閾値電圧を調整するチャネル制御を行う。
【０００４】
しかし、半導体プロセスの微細化の進展に伴い、上記の方法によって選択トランジスタのゲート下のシリコン基板中に十分な量の不純物を導入することが困難になっている。そのため、所定の閾値電圧が得られないという問題があった。また、この問題を回避すべく、注入するイオン量を増加させた場合、ソース／ドレイン領域にもイオン注入される結果、メモリセルトランジスタの特性が変化してしまう。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１６５５４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、選択トランジスタの閾値電圧を所定の値とし、且つ、選択トランジスタのチャネル領域の不純物がメモリセルトランジスタに与える影響を可及的に低減することができる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、直列接続された複数のメモリセルトランジスタを有するメモリセルユニットと、前記メモリセルユニットに直列接続された選択トランジスタと、を備える半導体記憶装置であって、
前記メモリセルトランジスタは、半導体基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に設けられた電荷蓄積層、前記電荷蓄積層上に設けられたゲート間絶縁膜、及び前記ゲート間絶縁膜上に設けられた制御ゲートを有する第１のゲート電極と、前記第１のゲート電極下の前記半導体基板中に形成され、第１の導電型の不純物を第１の濃度で含む第１のチャネル領域と、前記第１のチャネル領域を挟むように前記半導体基板中に形成された、第２の導電型の第１のソース／ドレイン領域と、を有し、
前記選択トランジスタは、少なくとも一部の領域に前記第１の導電型の不純物を含む第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に設けられた第１の導電層、前記第１の導電層上に設けられ、前記第２のゲート絶縁膜において前記第１の導電型の前記不純物を含む領域の少なくとも一部の領域の直上に位置する接続部、及び前記接続部により前記第１の導電層と電気的に接続された第２の導電層を有する第２のゲート電極と、前記第２のゲート電極下の前記半導体基板中に形成され、前記第１の導電型の前記不純物を、前記第１の濃度より高い第２の濃度で含む第２のチャネル領域と、前記第２のチャネル領域を挟むように前記半導体基板中に形成された、前記第２の導電型の第２のソース／ドレイン領域と、を有し、
前記選択トランジスタに隣接する前記メモリセルトランジスタは、ダミーセルとして制御されるダミーセルトランジスタであることを特徴とする半導体記憶装置が提供される。
【０００８】
本発明の別態様によれば、半導体基板の表面に第１の導電型の不純物を第１の濃度に注入し、前記半導体基板の表面にゲート絶縁膜を形成し、前記ゲート絶縁膜上に第１の導電層を形成し、前記半導体基板中及び前記ゲート絶縁膜中に素子分離領域を形成し、前記素子分離領域上及び前記第１の導電層上にゲート間絶縁膜を形成し、前記ゲート間絶縁膜の表面の少なくとも一部を露出させる開口部を有するマスク材を、前記ゲート間絶縁膜上に形成し、前記マスク材の開口部を介して、前記半導体基板中に第１の導電型の不純物を、前記第１の濃度よりも高い第２の濃度に注入し、前記マスク材の開口部に露出する前記ゲート間絶縁膜を除去し、前記ゲート間絶縁膜上に第２の導電層を、前記ゲート間絶縁膜が除去された領域を介して前記第２の導電層が前記第１の導電層と接続されるように形成し、前記第１の導電層、前記ゲート間絶縁膜、及び前記第２の導電層をパターニングすることにより、積層ゲート電極を形成し、前記積層ゲート電極周囲の前記半導体基板中に第２の導電型の不純物を注入することにより、ソース／ドレイン領域を形成する半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、選択トランジスタの閾値電圧を所定の値とし、且つ、選択トランジスタのチャネル領域の不純物がメモリセルトランジスタに与える影響を可及的に低減することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【図２】本発明の実施形態に係るメモリセルアレイの一部の回路図である。
【図３】本発明の実施形態に係るメモリセルアレイの一部の平面図である。
【図４】本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図５】図４に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図６】図５に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図７】図６に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図８】図７に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図９】図８に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図１０】図９に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図１１】図１０に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図１２】図１１に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図１３】図１２に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図１４】図１３に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図１５】図１４に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図１６】図１５に続く、本発明の実施形態に係るＮＡＮＤ型フラッシュメモリの工程断面図である。（ａ）は図３のＸ１−Ｘ２線に沿う断面図であり、（ｂ）は図３のＸ３−Ｘ４線に沿う断面図である。
【図１７】メモリの各動作モードにおけるバイアス条件を示す図である。
【図１８】データ“０”及びデータ“１”に対応するメモリセルトランジスタの閾値電圧の分布をそれぞれ示す図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しながら、本発明の実施形態に係る半導体記憶装置及びその製造方法について説明する。なお、各図において、同等の機能を有する構成要素には同一の符号を付す。
【００１２】
図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。メモリセルアレイ１０１は、電気的に書き換え可能な不揮発性のメモリセルが直列接続されたＮＡＮＤセルユニットが複数配置された構成を有する。
【００１３】
センスアンプ／データラッチ１０２は、メモリセルアレイ１０１のビット線ＢＬ上のデータをセンスするセンスアンプと、書き込みデータを保持するデータラッチとを有する。
【００１４】
カラムデコーダ１０３は、メモリセルアレイ１０１のビット線ＢＬを選択する。ロウデコーダ／ワード線ドライバ１０５は、ワード線を選択し駆動する。
【００１５】
カラムデコーダ１０３及びロウデコーダ／ワード線ドライバ１０５には、Ｉ／Ｏバッファ１０４及びアドレスレジスタ１０６を介して、ロウアドレス及びカラムアドレスがそれぞれ供給される。データの送受は、Ｉ／Ｏバッファ１０４を介して、ビット線ＢＬと外部Ｉ／Ｏ 端子との間で行われる。
【００１６】
制御回路１０７は、データの書き込み、読み出し及び消去等のメモリ動作を行うためのシーケンス制御を行う。
【００１７】
高電圧発生回路１０８は、制御回路１０７からの制御を受けて、データの書き込み及び消去等に必要となる高電圧を動作モードに応じて発生し、メモリセルアレイ１０１及びロウデコーダ／ワード線ドライバ１０５に供給する。
【００１８】
図２は、メモリセルアレイ１０１の一部を示す回路図である。ＮＡＮＤセルユニットＮＣＵは１６個のメモリセルトランジスタ（ＭＣ０〜ＭＣ１５）と２個のダミーセルトランジスタ（ＤＣ０，ＤＣ１）を有する。このメモリセルトランジスタ（ＭＣ０〜ＭＣ１５）及びダミーセルトランジスタ（ＤＣ０，ＤＣ１）は、浮遊ゲートと制御ゲートを有する。なお、本実施形態では１６個のメモリセルトランジスタがＮＡＮＤセルユニットを構成しているが、本実施形態はこの個数に限るものではない。
【００１９】
図２に示すように、ＮＡＮＤセルユニットＮＣＵの一端とビット線ＢＬの間には、選択トランジスタＳＴ１が設けられ、他端とソース線ＳＬの間には選択トランジスタＳＴ２が設けられている。また、図２に示すように、ダミーセルトランジスタＤＣ０はメモリセルトランジスタＭＣ０と選択トランジスタＳＴ１の間に設けられ、ダミーセルトランジスタＤＣ１はメモリセルトランジスタＭＣ１５と選択トランジスタＳＴ２の間に設けられている。これらのダミーセルトランジスタＤＣ０，ＤＣ１は、データを記憶する素子としては用いられない。
【００２０】
図２に示すように、メモリセルトランジスタＭＣ０〜ＭＣ１５のゲート電極は、ワード線ＷＬ０〜ＷＬ１５にそれぞれ接続されている。各ワード線ＷＬは、その方向に並ぶ複数のメモリセルトランジスタのゲート電極と共有される。選択トランジスタＳＴ１，ＳＴ２のゲート電極は、選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ接続されている。ダミーセルトランジスタＤＣ０，ＤＣ１のゲート電極は、ダミーセルトランジスタのワード線（ダミーワード線）ＤＷＬ０，ＤＷＬ１にそれぞれ接続されている。
【００２１】
次に、図３を用いて、本実施形態に係る半導体記憶装置の平面構造について説明する。図３は、前述のメモリセルアレイ１０１の一部の平面図である。
【００２２】
図３に示すように、複数の活性領域２１，２１，・・・がストライプ状に平行に設けられている。この活性領域２１内には、ソース／ドレイン領域が形成されている。各メモリセルトランジスタＭＣ０，ＭＣ１，・・・，ＭＣ１５は、ソース／ドレイン領域を、隣接するメモリセルトランジスタ同士で共有している。
【００２３】
活性領域２１，２１間には、素子分離領域２２が設けられている。そして、ストライプ状の活性領域２１に直交するようにして、ワード線ＷＬ０，ＷＬ１，・・・，ＷＬ１５（ゲート電極７，７，・・・）が、ストライプ状に平行に設けられている。
【００２４】
そして、ワード線ＷＬ０，ＷＬ１，・・・，ＷＬ１５（ゲート電極７，７，・・・）を挟むようにして、１対のダミーワード線ＤＷＬ０，ＤＷＬ１（ゲート電極７’，７’）が設けられている。さらに、ダミーワード線ＤＷＬ０，ＤＷＬ１を挟むようにして、１対の選択トランジスタＳＴ１，ＳＴ２のワード線ＳＧＤ，ＳＧＳ（ゲート電極１３，１３）が設けられている。
【００２５】
図３に示すように、半導体基板中の領域２０には不純物が注入されている。この領域２０の一部は、メモリセルトランジスタのチャネル領域として機能する。  
図３に示すように、選択トランジスタＳＴ１，ＳＴ２のゲート構造には、このゲート構造の一部として、後述する開口部１６（Etching Inter-poly：ＥＩ）が設けられている。この開口部１６からシリコン基板中へ不純物が注入され、この不純物が注入された領域は、選択トランジスタＳＴ１，ＳＴ２のチャネル領域として機能する。なお、選択トランジスタＳＴ１，ＳＴ２のチャネル領域の不純物濃度は、メモリセルトランジスタのチャネル領域とは異なる。これにより、選択トランジスタの閾値電圧をメモリセルトランジスタよりも高くし、選択トランジスタに必要な電流遮断特性を確保することができる。
【００２６】
次に、図４〜図１６を用いて、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造方法を説明する。図４（ａ）、（ｂ）乃至図１６（ａ）、（ｂ）は、本実施形態に係るＮＡＮＤ型フラッシュメモリの製造工程を示す工程断面図である。図４〜図１６の各図において、（ａ）は、図３におけるＸ１−Ｘ２線に沿う断面図であり、（ｂ）はＸ３−Ｘ４線に沿う断面図である。
【００２７】
（１）まず、図４（ａ），（ｂ）に示すように、半導体基板１、例えばｐ型シリコン基板上に、犠牲シリコン酸化膜３０を形成する。この犠牲シリコン酸化膜３０は、半導体基板１の表面を、イオン注入によるダメージから守るためのものである。なお、場合によっては犠牲シリコン酸化膜３０を形成した後に、半導体基板１中に不純物をイオン注入によって導入する。そして、導入した不純物を活性化して、ｐ型ウェル、又は、ｎ型ウェルとｐ型ウェルを含む二重ウェル等を形成する。
【００２８】
（２）次に、半導体基板１の表面に、或いはウェルが形成された場合にはそのウェルの表面にイオン注入を行う。これにより、図４（ａ），（ｂ）に示すように、イオン注入層３１を形成する。イオン注入により導入される不純物は、メモリセルトランジスタ及び選択トランジスタの導電型に依存する。例えばトランジスタの導電性がｎ型の場合には、ボロン(Ｂ)等のｐ型不純物が導入される。なお、このイオン注入は、メモリセルトランジスタ及び選択トランジスタのチャネル制御のために行われるものであり、チャネルイオン注入と呼ばれる。チャネルイオン注入は、メモリセルトランジスタ及び選択トランジスタの形成予定領域の全域に対して、同時に行われる。このイオン注入層３１は、メモリセルトランジスタ，ダミーセルトランジスタのチャネル拡散層１１，１８となる。
【００２９】
（３）次に、図５（ａ）、（ｂ）に示すように、犠牲シリコン酸化膜３０を剥離した後、半導体基板１上にゲート絶縁膜６を形成する。引き続き、ゲート絶縁膜６上に浮遊ゲート電極層３２を形成する。この浮遊ゲート電極層３２は導電性である必要があるため、例えばリン(Ｐ)等が予めドープされた多結晶シリコンを用いる。勿論、アンドープ(undoped)の多結晶シリコンを堆積した後にリン等の不純物をイオン注入してもよい。
【００３０】
（４）次に、図５（ａ）、（ｂ）に示すように、浮遊ゲート電極層３２上に、例えばシリコン窒化膜(Ｓｉ３Ｎ４)等のマスク材３３を形成する。このマスク材３３は、素子分離領域を形成するために使用される。
【００３１】
（５）次に、マスク材３３上にレジスト（図示せず）を塗布し、フォトリソグラフィ技術により、レジストを素子分離領域のパターンに従ってパターニングする。そして、パターニングされたレジストをマスクに用いて、マスク材３３をエッチングする。そして、パターニングされたマスク材３３をマスクに用いて、浮遊ゲート電極層３２、ゲート絶縁膜６及び半導体基板１をエッチングする。このエッチングは、ＲＩＥ(Reactive Ion Etching)を用いて行われるのが通常である。これにより、マスク材３３の表面から半導体基板１に達する素子分離領域用の溝（図示せず） が形成される。
【００３２】
（６）次に、素子分離領域用の溝の側面及び底面を高温で酸化して、シリコン熱酸化膜を形成する。
【００３３】
（７）次に、図６（ｂ）に示すように、素子分離領域用の溝内に素子分離用のシリコン酸化膜３４を、例えばＣＶＤ(Chemical Vapor Deposition)法により堆積する。この際、ＣＶＤ法として、例えばＨＤＰ−ＣＶＤ(High Density Plasma-CVD)法が使用される。
【００３４】
（８）次に、図６（ａ）、（ｂ）に示すように、堆積されたシリコン酸化膜３４を平坦化して、マスク材３３の上表面とシリコン酸化膜３４の上表面とを一致させる。この平坦化工程は、通常はＣＭＰ(Chemical Mechanical Polishing)法を用いるが、エッチバック法を用いて行ってもよい。なお、ＣＭＰ法で平坦化するときに、マスク材３３であるシリコン窒化膜が、ＣＭＰのストッパー膜となる。
【００３５】
（９）次に、シリコン酸化膜３４をアニールする。これにより、シリコン酸化膜３４を高密度化し、その結晶性をシリコン熱酸化膜に近づけて、良質なシリコン酸化膜にする。上記のプロセスを経て、図６（ａ）、（ｂ）に示す構造が得られる。
【００３６】
（１０）次に、図７（ａ） 、（ｂ）に示すように、マスク材３３を除去する。そして、シリコン酸化膜３４の上面を、ＲＩＥ法やウェットエッチングを用いて後退させる。これにより、図７（ｂ）に示すように、素子分離領域２２が完成する。
【００３７】
（１１）次に、図８（ａ）、（ｂ）に示すように、露出している素子分離領域２２及び浮遊ゲート電極層３２の表面上に、ゲート間絶縁膜３５（ＩＰＤ膜）を堆積する。このゲート間絶縁膜３５としては、例えば、シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を積層したＯＮＯ（Oxide-Nitride-Oxide)膜が使用される。
【００３８】
（１２）次に、図９（ａ）、（ｂ）に示すように、ゲート間絶縁膜３５上にマスク材３６を堆積する。このマスク材３６の材料には、例えば多結晶シリコンやシリコン酸化膜が使用できる。
【００３９】
（１３）次に、図１０（ａ）、（ｂ）に示すように、マスク材３６上にレジスト３７を塗布する。そして、フォトリソグラフィ技術により、選択トランジスタのチャネル領域となるべき領域の少なくとも一部に対応する部分のレジスト３７を除去する。その結果、図１０（ａ）、（ｂ）に示すような開口部３８が形成される。この開口部３８の形成工程に際しては、例えばＤＵＶ（Ｄｅｅｐ  Ｕｌｔｒａｖｉｏｌｅｔ）リソグラフィ法が採用される。この方法によれば、短波長の光源を使用しているため、開口部３８を所定の位置に高精度に形成することが可能である。
【００４０】
（１４）次に、図１１（ａ）、（ｂ）からわかるように、開口部３８が形成されたレジスト３７をマスクに用いたエッチングにより、開口部３８直下に位置するマスク材３６を除去する。図１１（ａ）からわかるように、本工程の結果、開口部３８底部にはゲート間絶縁膜３５が露出する。
【００４１】
（１５）次に、図１２（ａ）、（ｂ）に示すように、前工程で加工されたマスク材３６をマスクとして、不純物をイオン注入する。これにより、選択トランジスタのチャネル領域となるべき領域の半導体基板１中に不純物を導入し、チャネル拡散層１９を形成する。本イオン注入工程において不純物は、ゲート間絶縁膜３５、浮遊ゲート電極層３２、及びゲート絶縁膜６を介して半導体基板１中に導入される。不純物の種類は選択トランジスタの導電型に依存するが、ｎチャネルの場合にはボロンが、ｐチャネルであればリンが使用可能である。なお、本工程においてレジスト３７を残したままイオン注入を行うのは、レジスト３７がイオン注入のマスク材として利用できるためである。
【００４２】
なお、マスク材３６の厚さとイオン注入されるイオンの加速エネルギーは、イオンがマスク材３６中で十分に減衰し、且つ、開口部３８を通るイオンは半導体基板１に達するように調整されている。よって、本工程のイオン注入は、メモリセルトランジスタが形成されるべき領域に対しては影響を与えない。
【００４３】
（１６）次に、図１３（ａ）、（ｂ）からわかるように、レジスト３７を除去した後、開口部３８の底部に露出したゲート間絶縁膜３５を、エッチングにより除去する。
【００４４】
なお、図１２（ａ）、（ｂ）で説明したチャネル拡散層１９を形成するためのイオン注入は、本工程においてゲート間絶縁膜３５をエッチングした後に行ってもよい。但し、ゲート間絶縁膜３５を残したままイオン注入を行う場合、ゲート間絶縁膜３５が浮遊ゲート電極層３２の保護膜として機能するために、浮遊ゲート電極層３２の表面が汚染されることを防止できるという利点がある。
【００４５】
（１７）次に、図１４（ａ）、（ｂ）からわかるように、マスク材３６を除去する。そして、浮遊ゲート電極層３２及びゲート間絶縁膜３５上に制御ゲート電極材３９を形成する。この際、開口部３８に埋め込まれた制御ゲート電極材３９は、浮遊ゲート電極層３２と制御ゲート電極材３９を電気的に接続する接続部１６となる。なお、この制御ゲート電極材３９は、例えば、多結晶シリコン膜とＷＳｉ(Tungsten Silicide)等のメタルシリサイド膜を含む。勿論、メタルシリサイド膜を使用せずに多結晶シリコン膜のみであってもよい。また、メモリセルトランジスタの形成予定領域については、多結晶シリコン膜とメタルシリサイド膜とを含む多層構造とし、選択トランジスタの形成予定領域については、多結晶シリコン膜のみを含む構造としてもよい。
【００４６】
（１８）次に、フォトリソグラフィ技術とＲＩＥ法等の異方性エッチングとを用いて、制御ゲート電極材３９、ゲート間絶縁膜３５及び浮遊ゲート電極層３２をパターニングする。その結果、図１５（ａ）、（ｂ）に示すように、電荷蓄積層８、ゲート間絶縁膜９及び制御ゲート１０を含む、メモリセルトランジスタ及びダミーセルトランジスタのゲート電極７，７’が形成される。また、導電層１４、ゲート間絶縁膜１５及び導電１７を含む、選択トランジスタＳＴ１，ＳＴ２のゲート電極１３が完成する。
【００４７】
なお、図１４（ａ）、（ｂ）に示す工程において、制御ゲート電極材３９を多結晶シリコン膜として形成した場合には、本工程でパターニングを行った後、サリサイド(Salicide： Self-Aligned Silicide)を用いて、シリサイド膜を形成してもよい。
【００４８】
（１９）その後、図１６（ａ）、（ｂ）からわかるように、積層ゲート構造を有するゲート電極７，７’，１３をマスクに用いて、半導体基板１中に不純物をイオン注入する。その後、活性化アニールを行うことにより、半導体基板１中にソース／ドレイン領域４，５，１２が形成される。図１５（ａ）及び図１６（ａ）からわかるように、この活性化アニールの際、チャネル拡散層１９の不純物が拡散することにより、チャネル拡散層１９は、ソース／ドレイン領域５に達するまで広がる。
【００４９】
上記の工程を経て、図１６（ａ）、（ｂ）に示す構造が完成する。図１６（ａ）、（ｂ）に示すように、半導体基板上１上には、メモリセルトランジスタ２、ダミーセルトランジスタ２’及び選択トランジスタ３が設けられている。メモリセルトランジスタ２は、半導体基板１中に設けられたソース／ドレイン領域４，４を有している。このメモリセルトランジスタ２は、ソース／ドレイン領域４，４間の半導体基板１上にゲート絶縁膜６を介在して設けられたゲート電極７を有している。ゲート電極７は、ゲート絶縁膜６上に直接形成された電荷蓄積層（浮遊ゲート）８、電荷蓄積層８上に形成されたゲート間絶縁膜９、及びゲート間絶縁膜９上に形成された制御ゲート１０を有している。また、ソース／ドレイン領域４，４間の半導体基板１表面付近には、チャネル拡散層１１が形成されている。
【００５０】
ダミーセルトランジスタ２’は、半導体基板１中に設けられたソース／ドレイン領域４，５、及びソース／ドレイン領域４，５間の半導体基板１上にゲート絶縁膜６を介在して設けられたゲート電極７’を有している。ゲート電極７’は、ゲート電極７と同じ構成である。また、ソース／ドレイン領域４，５間の半導体基板１表面付近には、チャネル拡散層１８が形成されている。
【００５１】
図１６（ａ）、（ｂ）に示すように、選択トランジスタ３はダミーセルトランジスタ２’に隣接して設けられている。この選択トランジスタ３は、半導体基板１中に設けられたソース／ドレイン領域５，１２を有している。このうちソース／ドレイン領域５は、ダミーセルトランジスタ２’と選択トランジスタ３により共有されている。また、選択トランジスタ３は、ソース／ドレイン領域５，１２間の半導体基板１上にゲート絶縁膜６を介在して設けられたゲート電極１３を有している。ゲート電極１３は、ゲート絶縁膜６上に形成された導電層１４、導電層１４上に形成されたゲート間絶縁膜１５、ゲート間絶縁膜１５上に形成された導電層１７、及び導電層１４と導電層１７を電気的に接続する接続部１６を有している。この構成からわかるように、選択トランジスタ３は一般的なＭＯＳＦＥＴと同様に機能する。
【００５２】
また、ソース／ドレイン領域５，１２間の半導体基板１の表面付近には、ソース／ドレイン領域５，１２に達し、且つ、接続部１６の直下の領域を少なくとも含むように、チャネル拡散層１９が形成されている。このチャネル拡散層１９は、チャネル拡散層１１，１８よりも高い不純物濃度を有し、且つ、チャネル拡散層１１，１８よりも深く形成されている。これにより、選択トランジスタ３において短チャネル効果を抑制することができる。
【００５３】
上記の製造方法によれば、選択トランジスタ３のチャネル領域を形成するためのイオン注入を行う際、メモリセルトランジスタ２及びダミーセルトランジスタ２’はマスク材３６で被覆された状態である。このため、メモリセルトランジスタ２及びダミーセルトランジスタ２’の形成予定領域に、不純物は注入されない。よって、選択トランジスタ３のチャネル制御を、メモリセルトランジスタ２及びダミーセルトランジスタ２’とは独立に行うことができる。
【００５４】
しかし、半導体プロセスの微細化の進展に伴って、選択トランジスタ３と隣接するダミーセルトランジスタ２’間の距離がますます小さくなっている。このため、開口部３８を通って選択トランジスタ３のチャネル領域に導入された不純物が後段の活性化アニールにより拡散することにより、選択トランジスタ３とダミーセルトランジスタ２’が共有するソース／ドレイン拡散層５にまで達してしまう。その結果、このソース／ドレイン拡散層５の不純物のプロファイルが変化し、選択トランジスタ３に隣接するダミーセルトランジスタ２’の電気的特性がメモリセルトランジスタ２と異なるものとなる。
【００５５】
即ち、このソース／ドレイン領域５とチャネル拡散層１９の導電型は異なるものであるが、活性化アニールにより選択トランジスタ３のチャネル拡散層１９がソース／ドレイン領域５まで広がるため、ソース／ドレイン領域５のキャリア濃度はソースドレイン領域４よりも小さくなる。その結果、選択トランジスタ３に隣接するダミーセルトランジスタ２’の電気的な特性は、メモリセルトランジスタ２と異なるものとなってしまう。
【００５６】
そこで、本実施形態では、以下に説明するように、選択トランジスタ３に隣接するメモリセルトランジスタであるダミーセルトランジスタ２’を、データの記憶素子に用いないダミーセルとして制御する。これにより、選択トランジスタ３のチャネル拡散層１９がメモリセルトランジスタ２に与える影響を低減することができる。
【００５７】
次に、ダミーセルトランジスタ２’を有するＮＡＮＤ型フラッシュメモリの制御方法の一例について説明する。
【００５８】
図１７は、各種メモリ動作（データ読み出し、消去、書き込み）を行う際のバイアス条件を示している。ここで、浮遊ゲート（電荷蓄積層８）に電子が蓄積された閾値電圧の高い状態（書き込み状態）をデータ“０”とする。一方、書き込み状態より閾値電圧が低い状態（消去状態）を、データ“１”とする。図１８は、データ“０”及びデータ“１”に対応するメモリセルトランジスタの閾値電圧の分布をそれぞれ示している。
【００５９】
データ読み出しは、以下のようにして行う。まず、ビット線ＢＬの電位Ｖｂｌを例えば０ ．５Ｖにプリチャージする。その後、ワード線ＷＬ０〜ＷＬ１５のうち選択されたワード線に、図１８に示すデータ“０”と“１”の閾値電圧の分布を判別可能な読み出し電圧Ｖｒを印加し、残りの非選択ワード線及びダミーワード線ＤＷＬ０，１には、データ“０”，“１”に拘わらずトランジスタがオンとなるパス電圧Ｖｒｅａｄを与える。そして、選択ゲート線ＳＧＤ，ＳＧＳには例えば、電源電圧Ｖｃｃ（或いはＶｃｃより高い適当な中間電圧）を与える。これにより、選択メモリセルがオンしている場合はビット線の電位が下がり、オフの場合はビット線の電位が維持される。これにより、選択メモリセルのオン／オフをビット線の電位から検出することができ、データの判定ができる。
【００６０】
選択されたブロック内のデータ消去は、ビット線ＢＬ及び選択ゲート線ＳＧＤ，ＳＧＳをフローティングとし、全ワード線ＷＬを０Ｖとした状態において、半導体基板１（若しくはｐ型ウェル）に消去電圧Ｖｅｒａ（例えば１８Ｖ）を印加することにより行う。このとき、ダミーワード線ＤＷＬ０ ，ＤＷＬ１についてもワード線ＷＬと同様に０Ｖとする。これにより、選択されたブロック内のメモリセルトランジスタの浮遊ゲート（電荷蓄積層８）から電子が放出されて、データが消去される。
【００６１】
データ書き込みは、以下のようにする。選択ワード線に書き込み電圧Ｖｐｇｍを与え、残りの非選択ワード線及びダミーワード線ＤＷＬ０，１には、電源電圧Ｖｃｃより高い適当な中間電圧Ｖｐａｓｓを与える。但し、この書き込み電圧Ｖｐｇｍを印加する前に、ビット線側の選択ゲート線ＳＧＤをＶｃｃ、ソース線側の選択ゲート線ＳＧＳを０Ｖとした状態で、書き込みデータ“０”，“１”に応じてＶｓｓ， Ｖｃｃをビット線ＢＬに与えて、ＮＡＮＤセルチャネルをプリチャージする。“０”データが与えられたチャネルはＶｓｓになり、“１”データが与えられたチャネルはＶｃｃ−Ｖｔｈ（Ｖｔｈは選択トランジスタの閾値電圧）のフローティングになる。この状態で書き込み電圧Ｖｐｇｍを選択ワード線に印加することによって、“０”データが与えられたメモリセルでは、チャネルから浮遊ゲートに電子が注入される。“１”データが与えられたメモリセルでは、チャネルの電位が容量カップリングにより上昇して、浮遊ゲートに電子が注入されない。こうして、選択ワード線に沿って“０”データが与えられたメモリセルは、図１８に示す閾値電圧の高いデータ“０”の書き込み状態になる。
【００６２】
上記のデータ制御方法によれば、データ消去／書き込み／読み出しのメモリ動作に関して、ダミーセルを導入しても、複雑な動作は必要がなく、従来と変わらない動作条件による動作が可能である。
【００６３】
以上説明したように、本実施形態では、開口部３８を用いたイオン注入により選択トランジスタ３のチャネル制御を行う。これにより、選択トランジスタ３の閾値電圧を所定の値にすることができる。さらに、本実施形態では、選択トランジスタ３に隣接するメモリセルトランジスタ（ダミーセルトランジスタ２’）を、ダミーセルとして制御する。これにより、半導体プロセスの微細化の進展により選択トランジスタ３とＮＡＮＤセルユニットＮＣＵ間の距離が縮まった場合においても、メモリセルトランジスタ２に対する選択トランジスタ３のチャネル拡散層１９の影響を低減することができる。
【００６４】
上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した実施形態に限定されるものではない。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。
【符号の説明】
【００６５】
１  半導体基板
２  メモリセルトランジスタ
２’  ダミーセルトランジスタ
３  選択トランジスタ
４，５，１２  ソース／ドレイン領域
６  ゲート絶縁膜
７，７’，１３  ゲート電極
８  電荷蓄積層
９，１５  ゲート間絶縁膜
１０  制御ゲート
１１，１８，１９  チャネル拡散層
１４，１７  導電層
１６  接続部
２０  領域
２１  活性領域
２２  素子分離領域
３０  犠牲シリコン膜
３１  イオン注入層
３２  浮遊ゲート電極層
３３  マスク材
３４  シリコン酸化膜
３５  ゲート間絶縁膜
３６  マスク材
３７  レジスト
３８  開口部
３９  制御ゲート電極材
１０１  メモリセルアレイ
１０２  センスアンプ／データラッチ
１０３  カラムデコーダ
１０４  Ｉ／Ｏバッファ
１０５  ロウデコーダ／ワード線ドライバ
１０６  アドレスレジスタ
１０７  制御回路
１０８  高電圧発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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