(57)【要約】      （修正有）【課題】積層配線基板の配線層をキャパシタ下部電極として利用する場合に、密着強度を上げる微細凹凸の形成がキャパシタ特性や信頼性に不利益を与えないようにする。【解決手段】積層基板構造内の配線層１４の表面に、絶縁基板１０に他の絶縁基板１９ａを貼り合わせるときの密着強度を確保する微細凹凸が形成されている。当該微細凹凸が形成された配線層１４面上に導電層１６が形成されている。当該導電層１６を下部電極とし、下部電極上にキャパシタ誘電体膜１７と上部電極１８が積層された容量素子が形成されている。【選択図】図４
2011114233.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板に配線層と他の絶縁基板とを交互に１回以上重ねて貼り合わせた積層基板構造を有し、
前記積層基板構造内の配線層の表面に、当該配線層が形成された絶縁基板に他の絶縁基板を貼り合わせるときの密着強度を確保する微細凹凸が形成され、
当該微細凹凸が形成された配線層面上に導電層が形成され、
当該導電層を下部電極とし、下部電極上にキャパシタ誘電体膜と上部電極が積層された容量素子が形成されている
積層配線基板。
【請求項２】
前記配線層上で前記導電層と同じ厚さとなるように上面が平坦化された絶縁層が、前記絶縁基板と前記他の絶縁基板との間に介在し、
前記絶縁層と前記導電層との平坦化された上面に前記キャパシタ誘電体膜と前記上部電極が積層されている
請求項１に記載の積層配線基板。
【請求項３】
前記キャパシタ誘電膜が結晶質金属酸化物を含む
請求項２に記載の積層配線基板。
【請求項４】
前記キャパシタ誘電体膜と前記上部電極との積層体が、前記導電層の平坦化された上面を包含する平面視形状を有する
請求項２に記載の積層配線基板。
【請求項５】
前記容量素子の形成領域と異なる前記絶縁基板の領域に、
前記配線層と同じ材質で同じ厚さを有し、表面に微細凹凸が形成されたコイル下部配線と、
当該コイル下部配線上で前記導電層と同じ材質で同じ厚さを有し、表面に微細凹凸が形成されていないコイル上部配線との２層コイル配線をもつインダクタが配置されている
請求項１に記載の積層配線基板。
【請求項６】
絶縁基板に配線層と他の絶縁基板とを交互に１回以上重ねて貼り合わせた積層基板構造を有し、
前記積層基板構造内の配線層の上にキャパシタ誘電体膜と上部電極が積層された容量素子が形成され、
容量素子が形成されている領域以外の配線層の上面領域と、前記上部電極の上面および側面に、当該配線層が形成された絶縁基板に他の絶縁基板を貼り合わせるときの密着強度を確保する微細凹凸が形成されている
積層配線基板。
【請求項７】
前記配線層と、同一階層の他の配線層との間に絶縁層が埋め込まれて、当該絶縁層と配線層の上面が平坦化され、
前記キャパシタ誘電体膜と前記上部電極との積層体が、前記導電層の平坦化された上面を包含し、一部が隣接する前記絶縁層の平坦化面上に延在する平面視形状を有する
請求項６に記載の積層配線基板。
【請求項８】
絶縁基板上に配線層を形成するステップと、
前記配線層の表面に微細凹凸を形成するステップと、
前記配線層の上に容量素子の下部電極となる導電層を形成するステップと、
絶縁層を堆積し、前記配線層の上面からの高さが同じとなるように前記絶縁層と前記導電層の上面を平坦化するステップと、
前記導電層の平坦化面上にキャパシタ誘電体膜と上部電極を積層して容量素子を形成するステップと、
前記微細凹凸により密着性を確保して前記絶縁基板に他の絶縁基板を貼り合わせるステップと、
を含む積層配線基板の製造方法。
【請求項９】
前記キャパシタ誘電体膜は、前記絶縁基板の耐熱温度以下、室温以上で形成される結晶質金属酸化物を含む
請求項８に記載の積層配線基板の製造方法。
【請求項１０】
前記キャパシタ誘電体膜と前記上部電極とを積層する際に、前記導電層の平坦化された上面を包含する平面視形状となるように前記キャパシタ誘電体膜と前記上部電極をパターンニングする
請求項８に記載の積層配線基板の製造方法。
【請求項１１】
絶縁基板上に配線層を形成するステップと、
絶縁層を堆積し、当該絶縁層と前記導電層の上面を平坦化するステップと、
前記導電層の平坦化面上にキャパシタ誘電体膜と上部電極を積層して容量素子を形成するステップと、
前記容量素子が形成された領域以外の配線層領域と前記上部電極の表面に微細凹凸を形成するステップと、
前記微細凹凸により密着性を確保して前記絶縁基板に他の絶縁基板を貼り合わせるステップと、
を含む積層配線基板の製造方法。
【請求項１２】
前記キャパシタ誘電体膜は、前記絶縁基板の耐熱温度以下、室温以上で形成される結晶質金属酸化物を含む
請求項１１に記載の積層配線基板の製造方法。
【請求項１３】
前記キャパシタ誘電体膜と前記上部電極とを積層する際に、前記配線層の平坦化された上面を包含する平面視形状となるように前記キャパシタ誘電体膜と前記上部電極をパターンニングする
請求項１１に記載の積層配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板の片面または両面に配線層と他の絶縁基板とを交互に１回以上繰り返して積層させ、その内部に容量素子を有する積層配線基板と、その製造方法に関する。
【背景技術】
【０００２】
プリント配線基板等の積層配線基板の内部に平行平板型の容量素子を形成する技術開発が活発化している。
積層配線基板は、コア基板の両面に配線層と絶縁層を交互に形成して多層配線基板とするタイプが多い。
容量素子の大容量化、高精度化、容量値のバラツキ低減といった一般的な容量素子の改善の他に、積層配線基板に内蔵させることに伴う不利益を排除することが、取り組むべき課題として挙げられる。
【０００３】
高精度化や大容量化については高誘電体材料からのアプローチ（例えば、特許文献１）、絶縁ベース材の斜面を利用して誘電体膜を成膜し、これにより単位占有面積あたりの容量値を増大させるもの（例えば特許文献２）が知られている。
また、薄い均一なキャパシタ誘電体膜を形成する下地面の工夫として、キャパシタ誘電体膜が成膜される絶縁層と配線層（下部電極）の上面を平坦化する技術が知られる（例えば、特許文献３）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−５９７１６号公報
【特許文献２】特開２００８−１５９６８６号公報
【特許文献３】特開２０００７−１９５３０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
積層配線基板において、多層化のために絶縁基板を貼り付ける場合、その貼り付け面には導電性の配線がかなりの面積占有率で配置されていることから、貼り付けに際して基板間の密着性を高める必要がある。そのため配線層が形成されている側の絶縁基板において、配線層表面に細かな凹凸を形成して、いわゆるアンカー効果をもたせるための技術として機械的結合強度を増す処理が知られている。
代表的なものでは、いわゆる黒化処理と還元処理が知られる。黒化処理では、配線である銅の表面を酸化して酸化銅の微細な針状結晶を形成させる。還元処理は、酸化処理の後に還元処理を施し耐酸性を付与する。これにより、銅配線表面に針状の凹凸を形成しアンカー効果を持たせて、絶縁基板間のの密着性を向上させる。
このような微細凹凸を形成する技術は、コア基板と絶縁層（一般には樹脂層）との界面での剥離を防止する意味で、積層配線基板には必須である。
【０００６】
しかしながら、針状の凹凸が容量素子の誘電体膜を形成する箇所の下部電極表面にあると、電界集中によるリーク電流の増加など容量素子の特性や信頼性を大きく低下させる。
容量素子を高容量化するために誘電体膜の薄膜化が進むと、この針状の凹凸に起因するリーク電流の増加がますます顕著となる。
【０００７】
上記特許文献３には、黒化処理と還元処理についての記載がある。ここで問題なのは、導電パターン（下部電極）を熱硬化絶縁材料で覆った後に研磨して、容量素子の下部電極上面が露出する絶縁材料面を平坦化した後に、その平坦化面に対し黒化処理と還元処理を施すことである。
この処理は、その上に基板樹脂を貼り付けることから、剥離防止が必然であるが、特許文献３では、その面が同時に、キャパシタ誘電体膜の形成面であるため、上記リーク増大の不利益は免れることができない。
【０００８】
本発明は、積層配線基板の配線層をキャパシタ下部電極として利用する場合に、密着強度を上げる微細凹凸の形成がキャパシタ特性や信頼性に不利益を与えない構造の積層配線基板を新たに提案するものである。また、本発明は、この構造を形成するための積層配線基板の製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の第１観点に関わる積層配線基板は、絶縁基板に配線層と他の絶縁基板とを交互に１回以上重ねて貼り合わせた積層基板構造を有している。前記積層基板構造内の配線層の表面に、当該配線層が形成された絶縁基板に他の絶縁基板を貼り合わせるときの密着強度を確保する微細凹凸が形成されている。当該微細凹凸が形成された配線層面上に導電層が形成されている。当該導電層を下部電極とし、下部電極上にキャパシタ誘電体膜と上部電極が積層された容量素子が形成されている。
【００１０】
本発明の第２観点に関わる積層配線基板は、絶縁基板に配線層と他の絶縁基板とを交互に１回以上重ねて貼り合わせた積層基板構造を有している。前記積層基板構造内の配線層の上にキャパシタ誘電体膜と上部電極が積層された容量素子が形成されている。容量素子が形成されている領域以外の配線層の上面領域と、前記上部電極の上面および側面に、当該配線層が形成された絶縁基板に他の絶縁基板を貼り合わせるときの密着強度を確保する微細凹凸が形成されている。
【００１１】
これらの積層配線基板は、絶縁基板同士を貼り合わせるときに、配線層が形成されている一方の絶縁基板において、当該配線層表面の大部分は微細凹凸が形成されるため十分な対剥離強度（密着性）が得られる。但し、容量素子のキャパシタ誘電体膜が形成される配線層等の下地面には微細凹凸は形成されていない。このため、十分な密着性の確保と、そのためリーク低減と容量値のバラツキの観点から容量素子の特性や信頼性が高い。
【００１２】
本発明の第３の観点に関わる積層配線基板の製造方法は、以下の諸ステップを含む。
（Ａ）絶縁基板上に配線層を形成するステップ。
（Ｂ）前記配線層の表面に微細凹凸を形成するステップ。
（Ｃ）前記配線層の上に容量素子の下部電極となる導電層を形成するステップ。
（Ｄ）絶縁層を堆積し、前記配線層の上面からの高さが同じとなるように前記絶縁層と前記導電層の上面を平坦化するステップ。
（Ｅ）前記導電層の平坦化面上にキャパシタ誘電体膜と上部電極を積層して容量素子を形成するステップ。
（Ｆ）前記微細凹凸により密着性を確保して前記絶縁基板に他の絶縁基板を貼り合わせるステップ。
【００１３】
本発明の第４の観点に関わる積層配線基板の製造方法は、以下の諸ステップを含む。
（Ａ）絶縁基板上に配線層を形成するステップ。
（Ｂ）絶縁層を堆積し、当該絶縁層と前記導電層の上面を平坦化するステップ。
（Ｃ）前記導電層の平坦化面上にキャパシタ誘電体膜と上部電極を積層して容量素子を形成するステップ。
（Ｄ）前記容量素子が形成された領域以外の配線層領域と前記上部電極の表面に微細凹凸を形成するステップ。
（Ｅ）前記微細凹凸により密着性を確保して前記絶縁基板に他の絶縁基板を貼り合わせるステップ。
【発明の効果】
【００１４】
本発明によれば、積層配線基板の配線層をキャパシタ下部電極として利用する場合に、密着強度を上げる微細凹凸の形成がキャパシタ特性や信頼性に不利益を与えない構造の積層配線基板を提供することができる。
本発明によれば、この利点をもつ構造を形成するための積層配線基板の製造方法を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態に関わるビアを含めたプリント配線基板の形成途中の概略断面図である。
【図２】図１に続く製造途中の断面図である。
【図３】図２に続く製造途中の断面図である。
【図４】容量素子構造を含む積層配線基板の断面図である。
【図５】第１の実施形態の製造方法を説明するための製造途中の断面図である。
【図６】図５に続く製造途中の断面図である。
【図７】図６に続く製造途中の断面図である。
【図８】図７に続く製造途中の断面図である。
【図９】第２の実施形態の製造方法を説明するための製造途中の断面図である。
【図１０】図９に続く製造途中の断面図である。
【図１１】図１０に続く製造途中の断面図である。
【図１２】図１１に続く製造途中の断面図である。
【発明を実施するための形態】
【００１６】
本発明の実施形態を、プリント配線基板を例として、以下の順に図面を参照して説明する。
１．第１の実施の形態：微細凹凸が形成された配線層上に下部電極を積層する実施形態である。
２．第２の実施の形態：容量素子を形成してから微細凹凸を形成する実施形態である。
【００１７】
＜１．第１の実施の形態＞
［容量素子細部を省いた積層配線基板の概略的な製造法］
本発明の特徴は容量素子の細部、特に積層配線基板の配線層を利用した下部電極構造等にある。但し、その説明の図面（後述）には積層配線基板の全体的な形成手法が現れないため、前提となる基板形成手法の概略を図１〜図３を用いて最初に述べる。
なお、本発明が適用される積層配線基板は、積層構造のフレキシブル基板等も含めた広い概念であるが、以下、プリント配線基板を前提とする。
【００１８】
図１〜図３は、ビアを含めたプリント配線基板の形成途中の概略断面図である。
絶縁基板１０の両面に銅箔１１ａ,１１ｂを貼り合わせたコア基板（図１（Ａ））に、貫通孔１０Ａをドリルやレーザ加工等で形成し（図１（Ｂ））、触媒化後に無電解メッキ法で一次銅メッキ層１２ａ〜１２ｃを形成する（図１（Ｃ））。
【００１９】
レジスト１３でパターニングを行い（図２（Ａ））、選択メッキにて配線層（１４）を形成する（図２（Ｂ））。
レジスト１３を除去した後に（図２（Ｃ））、一次銅メッキ層１２ａ〜１２ｃ及び銅箔１１ａ,１１ｂを除去するために全面エッチングを行なって、銅配線を形成する（図３（Ａ））。
【００２０】
図３（Ｂ）では、銅配線の表面に針状の凹凸を形成する黒化処理等を行い、アンカー効果を持たせる。続いて図３（Ｃ）では、絶縁基板１９ａ,１９ｂ及び銅箔２０ａ,２０ｂを高温加圧による積層プレスで貼り合わせる。
その後、貫通孔やコンタクト孔を形成し、図１（Ｃ）以降の工程を繰り返すことで積層配線板を所望の層数となるように形成する。
【００２１】
以上はセミアディティブ工法による配線形成方法である。ここで“セミアディティブ”とは、図２（Ｃ）から図３（Ａ）で一次銅メッキ層１２ａ〜１２ｃ及び銅箔１１ａ,１１ｂを除去するために全面エッチングを行う際に、エッチングを行う際に、配線層（１４）が若干後退し軽微な寸法変化（パターンシフト）が生じることを意味する。
【００２２】
本実施形態では、同様な形成方法としてフルアディティブ工法の採用も可能である。フルアディティブ工法は、図１（Ｃ）では触媒化のみ行い、メッキシード層となる一次銅メッキ層１２ａ〜１２ｃの形成を行わない。その後にレジスト１３をパターニングし（図２（Ａ））、図２（Ｂ）で無電解メッキを行って配線層（１４）を形成する。この工法ではメッキシード層がないので図３（Ａ）の全面エッチングを行わない、あるいは本例のように銅箔１１ａ,１１ｂがある場合は極軽くエッチングを行う。そのため、配線層（１４）のパターンシフトが殆んど生じない。このことを指して“フルアディティブ”と言う。
【００２３】
本実施形態では、別の代表的な配線形成方法として、サブトラクティブ工法が採用可能である。この工法では、銅メッキを行った後にレジストを用い銅をエッチングすることにより銅配線を形成する。この場合のエッチングでは通常ウエットエッチングが用いられるため、上記２つの他の工法と比べるとパターンシフトは大きい。
どの工法においても、パターニング密着性向上のために銅配線表面に針状の凹凸を形成する処理（図３（Ｂ））は共通する。
【００２４】
このように、サブトラクティブ法では厚い銅層をエッチングするため、他の工法に比べ、パターンの変動が大きくなることは避けられない。セミアディティブ法は、導体形成後のエッチングを少なくすることができるため精度を高くすることができるが、レジストパターンからのずれが生じる。フルアディティブ法は、レジストパターン通りの導体を形成できるが、メッキが長時間にわたるため、レジストとして耐アルカリ性が高いものが必要で、また無電解銅メッキを継続して常に同じ状態にする必要があり管理が大変である。
【００２５】
［容量素子構造］
図４に、容量素子構造を示す、より詳細な断面図を示す。図４は、図３（Ｂ）の配線層（１４）の表面に微細な針状凹凸を形成した後に続いてＭＩＭ構造の容量素子が形成され、その後、絶縁基板１９ａの形成を経て容量素子を完成させた場合の断面図である。したがって、図１〜図３と共通な構成は同一符号を付してその説明を省略する。
配線層（１４）の上に本発明の“導電層”としての導電層１６が、より小さい平面視のパターンで形成されている。導電層１６は、配線層（１４）の上面や配線層（１４）の離間部分を埋め込む絶縁層、例えば感光性ポリイミド１５(以下、絶縁層（１５）と表記)に埋め込むように形成されている。より詳細には、配線層（１４）の上面において、絶縁層（１５）の高さと導電層１６の高さが揃えられているため、両者の上面が同一面状に平坦化されている。
【００２６】
導電層１６の平坦化面には、キャパシタ誘電体膜１７と上部電極１８が積層され、これによりＭＩＭ構造が形成されている。
キャパシタ誘電体膜１７と上部電極１８は、下地の導電層１６を平面視で包含する一回り大きな平面形状を有する。
このため、ＭＩＭキャパシタの実効容量部が、３者の重なり部分を規定する導電層１６の面積で決められる。導電層１６は、詳細は後述するがマスクパターンを高精度に転写して得られるため、容量値のバラツキが最小限に抑えられている。
【００２７】
本発明の“基板樹脂層”としての絶縁基板１９ａ（以下、基板樹脂層（１９ａ）とも表記）は、容量素子側からコア基板（銅箔１１ａ,１１ｂが形成された絶縁基板１０）と貼り合わされている。
基板樹脂層（１９ａ）にはコンタクト部分２１Ａ，２１Ｂが形成され、これによりキャパシタの電極が取り出されている。
【００２８】
よく知られているように、容量素子の高精度化のためには、キャパシタ誘電体膜１７の膜厚ｔのばらつき、および面積Ｓのバラツキを小さくする必要がある。また、大容量化のためには誘電率εの高い材料とともに、誘電体膜厚ｔを薄くすることが必要となる。
【００２９】
図４に示す本実施形態の構造は、基板密着性向上のために微細な針状凹凸が設けられた配線層（１４）ではなく、その上の導電層１６の平坦化面にキャパシタ誘電体膜１７が成膜されている。しかも、キャパシタ誘電体膜１７の端部は導電層１６の上面から、同一高さの絶縁層（１５）の上面に延びるため、断面で真っ直ぐに配置される。つまり、キャパシタ誘電体膜１７は、段差を乗り越えたりするときの膜厚変動がなく、全域で均一な膜が形成しやすい下地環境にある。また、前述したように実効キャパシタの面積が、パターン精度が高い導電層１６の上面の面積で規定されるため、キャパシタ面積Ｓの変動も小さい。
以上より、容量素子の容量値が所望の値に設計どおりになりやすい構造となっている。
【００３０】
このように本キャパシタ構造は、基板密着性向上のための微小な凹凸を避けて、段違いの面にキャパシタ誘電体膜が形成されている。このため、キャパシタ誘電体膜１７を薄く均一に形成できるという利点がある。キャパシタ誘電体膜１７の下地のラフネスが小さいと、無用なストレスによってリークが増大しやすいパス発生を防止できるため、薄膜化に有利である。
【００３１】
ここで、キャパシタ誘電体膜１７は、結晶質金属酸化物から形成することが望ましい。この結晶質金属酸化物は、絶縁基板１９ａなどの積層配線基板の最大加熱温度を材料的に決める制約を回避する程度に十分に低い温度でも結晶質（立方晶や単斜晶）を発現する性質をもつように成膜されている。
一方で、結晶粒界に沿ったリークパスの発生もよく知られている。したがって、この結晶質金属酸化物は、４００〜４５０[℃]といった高いアニールや成膜時の基板加熱を必要とすることなく、例えば２００[℃]以下、室温以上の範囲で実用的な比誘電率が得られるという利点がある一方で、非晶質金属酸化物に比べるとリーク発生がしやすい。
本実施形態では、基板密着性を維持しながらも、キャパシタ誘電体膜１７の下地平滑化によってリーク発生がしにくい構造的特徴があるため、この結晶質金属酸化物でキャパシタ誘電体膜１７を形成することが望ましい。
【００３２】
また、導電層１６の少なくとも最表面は、Ｃｕでも十分なキャパシタ誘電体膜の結晶質が得られるが、ニッケル（Ｎｉ）あるいはプラチナ（Ｐｔ）としてもよい。
なお、金属酸化物の例示は後述する。
【００３３】
［容量素子形成を含む積層配線基板箇所の製造法］
図５（Ａ）〜図８（Ｂ）は、第１の実施形態の製造方法を説明するための製造途中の断面図である。
図５（Ａ）に示すように、銅箔１１ａ,１１ｂを表裏面に貼り合わせた絶縁基板１０に、図示しない貫通孔等を形成し、銅箔１１ａ,１１ｂ上に一次銅メッキ層１２ａ,１２ｂを形成する。
【００３４】
図５（Ｂ）に示すように、レジスト１３でパターニングを行ない、選択メッキにて配線層（１４）を形成する。このとき、裏面にも図示しないレジストによるパターニングと銅配線層が形成される。またこれ以降の説明では裏面の配線形成を図示しないが、裏面側でも表面側と同時に同様な処理が行われる。
【００３５】
図５（Ｃ）に示すように、レジスト１３を除去した後に、銅箔１１ａ及び一次銅メッキ層１２ａを除去するために、全面エッチングを行ない、銅表面の露出部分に黒化処理等により図示しない針状の凹凸を形成する。
【００３６】
図５（Ｄ）に示すように、例えば感光性ポリイミド１５でパターニングを行い選択メッキ法にて、例えば導電層１６を、配線層（１４）上の容量素子形成部分において、所望の領域に形成する。これにより容量素子の下部電極が形成される。
【００３７】
図６（Ａ）に示すように、例えばテープ研磨により、導電層１６の表面を研磨し、銅表面の針状の凹凸をなくすと同時に、感光性ポリイミド１５との平滑化を行う。このとき、配線層（１４）は容量素子の下部電極（導電層１６）と段差があり、感光性ポリイミド１５に被覆されているため表面の針状の凹凸は保存される。
【００３８】
半導体装置におけるダマシンプロセスの場合は、配線層間を絶縁膜で満たし平滑化され、表面のなめらかな下部電極上に並行平板容量が形成されることがある。この場合、下部電極面積で実効的な容量素子面積を規定されることとなる。
【００３９】
プリント配線基板においては、図５（Ｃ）から図６（Ａ）の製造方法で分かるとおり、配線層（１４）と、その上の絶縁層（感光性ポリイミド１５）は密着性を確保するため、配線層（１４）の表面を針状の凹凸を形成する必要がある。このため単純に配線層（１４）を容量の下部電極とすることはできず、半導体装置において作製される容量素子とは違ったアプローチが必要であることは明らかである。
【００４０】
図６（Ｂ）に示すように、キャパシタ誘電体膜１７を容量素子の導電層１６上に形成する。キャパシタ誘電体膜１７の形成方法として、例えば、メタルマスクを用いてスパッタリング法などで選択的に成膜する方法を用いることが可能である。
【００４１】
図６（Ｃ）に示すように、上部電極１８を容量素子のキャパシタ誘電体膜１７上に形成する。上部電極１８の形成方法として、レジストパターニングによる選択メッキを用いてもいいが、例えば、メタルマスクを用いてスパッタリング法などで選択的に成膜する方法でもよい。上部電極１８の表面は黒化処理等により図示しない針状の凹凸を形成する。
【００４２】
図７（Ａ）に示すように、絶縁基板１９及び銅箔２０ａを積層プレスにて貼り合わせる。このとき、裏面にも図示しない絶縁基板と銅箔が貼り合わされる。
【００４３】
図７（Ｂ）に示すように、容量素子の上部電極１８と配線層（不図示）のコンタクト部分２１Ａ，２１Ｂを形成するために、絶縁基板１９ａと銅箔２０ａをレーザ加工で開口する。
図７（Ｃ）に示すように、一次銅メッキ層２２を形成する。
【００４４】
図８（Ａ）に示すように、レジスト２３でパターニングを行ない、選択メッキにて銅配線層２４を形成する。
図８（Ｂ）に示すように、レジスト２３を除去した後に、銅箔２０ａ及び一次銅メッキ層２２を除去するために、全面エッチングを行ない、銅配線を形成すると、容量素子の基本構造が完成する。
【００４５】
なお、キャパシタ誘電体膜１７の材料として、例えばＳｉＯ２,Ｓｉ３Ｎ４,Ａｌ２Ｏ３,ＨｆＯ２,ＺｒＯ２,Ｔａ２Ｏ５,ＳＴＯ,ＢＴＯ,ＢＳＴなどの材料を用いることができる。これら誘電体材料の比誘電率は４〜４００である。このような材料を使用してプリント配線基板に容量素子を内蔵する場合、キャパシタ誘電体膜１７の厚さは、２０〜１０００［ｎｍ］程度が望ましい。
【００４６】
本発明の第１の実施形態によれば、下部電極を包含するように誘電膜、上部電極を大きく形成することにより、容量素子の実効面積をマスクによるメッキレジストで形成された下部電極とすることができ、ほぼマスク寸法通りに規定することができる。また、下部電極の上面と、絶縁層(メッキレジスト）の上面が同じ高さとなるように研磨することにより、容量素子としての下部電極表面の針状の凹凸形成による損傷を回避することができ、かつ、導電層表面は平滑化されないため、絶縁膜との密着性を確保するための針状の凹凸は保護され、また導体の厚みが変わることがないため、インダクタの形成層として使用することができる。
【００４７】
＜２．第２の実施の形態＞
図９（Ａ）〜図１２（Ｂ）は、第２の実施形態の製造方法を説明するための製造途中の断面図である。なお、第１の実施形態と共通する構成は、同一符号を付して説明を省略する。
【００４８】
［容量素子構造］
最初に図１２（Ｂ）を用いて構造を説明する。
絶縁基板１０の片側の面に配線層（１４）が形成されている。配線層（１４）と同じ材質で同じ厚さを有して一括形成される隣の配線層を符号“（１４ｃ）”により示す。感光性ポリイミド等からなる絶縁層（１５）は、第１の実施形態では配線層（１４）の上面より高い位置まで形成されていた。これに対し、第２の実施形態では絶縁層（１５）が導電層間に埋め込まれて、感光性ポリイミド１５と両隣りの配線層（１４）および配線層（１４ｃ）の上面が平坦化されている。
【００４９】
配線層（１４）の平坦化面にキャパシタ誘電体膜１７と上部電極１８が積層され、容量素子が形成されている。
キャパシタ誘電体膜１７と上部電極１８は、その一部が絶縁層（１５）の平坦化面上に延在する。このため、容量素子の実効キャパシタ面積が配線層（１４）の上面の面積で決められている。
その他、絶縁基板１９ａが貼り合わせられて電極取出しがなされている点は第１の実施形態と同じである。
【００５０】
［容量素子形成を含む積層配線基板箇所の製造法］
図９（Ａ）に示すように、銅箔１１ａ,１１ｂを貼り合わせた絶縁基板１０に、図示しない貫通孔等を形成し、銅箔１１ａ,１１ｂ上に一次銅メッキ層１２ａ,１２ｂを形成する。
【００５１】
図９（Ｂ）に示すように、レジスト１３でパターニングを行ない、選択メッキにて配線層（１４）を形成する。このとき、裏面にも図示しないレジストによるパターニングと銅配線層が形成される。またこれ以降の説明では裏面の配線形成を図示しないが、裏面側でも表面側と同時に行われる。
【００５２】
図９（Ｃ）に示すように、レジスト１３を除去した後に、銅箔１１ａ及び一次銅メッキ層１２ａを除去するために、全面エッチングを行ない、銅配線を形成する。
【００５３】
図９（Ｄ）に示すように、例えば絶縁層１５を形成する。
図１０（Ａ）に示すように、例えばテープ研磨により、絶縁層１５と銅配線（１４）,（１４ｃ）の表面の平滑化を行う。
図１０（Ｂ）に示すように、キャパシタ誘電体膜１７を容量素子の下部電極（配線層（１４））上に形成する。キャパシタ誘電体膜１７の形成方法として、例えば、メタルマスクを用いてスパッタリング法などで選択的に成膜する方法を用いることが可能である。
【００５４】
図１０（Ｃ）に示すように、上部電極１８を容量素子のキャパシタ誘電体膜１７上に形成する。上部電極１８の形成方法として、レジストパターニングによる選択メッキを用いてもいいが、例えば、メタルマスクを用いてスパッタリング法などで選択的に成膜する方法でもよい。上部電極１８、銅配線（１４）,（１４ｃ）の表面は黒化処理等により図示しない針状の凹凸を形成する。
【００５５】
図１１（Ａ）に示すように、絶縁基板１９ａ及び銅箔２０ａを積層プレスにて貼り合わせる。このとき、裏面にも図示しない絶縁基板と銅箔が貼り合わされる。
【００５６】
図１１（Ｂ）に示すように、容量素子の上部電極１８と銅配線層（不図示）のコンタクト部分２１Ａ，２１Ｂを形成するために、絶縁基板１９ａと銅箔２０ａをレーザ加工で開口する。
図１１（Ｃ）に示すように、一次銅メッキ層２２を形成する。
【００５７】
図１２（Ａ）に示すように、レジスト２３でパターニングを行ない、選択メッキにて銅配線層２４を形成する。
図１２（Ｂ）に示すように、レジスト２３を除去した後に、銅箔２０ａ及び一次銅メッキ層２２を除去するために、全面エッチングを行ない、銅配線を形成する。
【００５８】
なお、キャパシタ誘電体膜１７の材料として、例えばＳｉＯ２,Ｓｉ３Ｎ４,Ａｌ２Ｏ３,ＨｆＯ２,ＺｒＯ２,Ｔａ２Ｏ５,ＳＴＯ,ＢＴＯ,ＢＳＴなどの材料を用いることができる。これら誘電体材料の比誘電率は４〜４００である。このような材料を使用してプリント配線基板に容量素子を内蔵する場合、キャパシタ誘電体膜１７の厚さは、２０〜１０００［ｎｍ］程度が望ましい。
【００５９】
本実施形態では、誘電体膜の成膜はメタルマスクを用いたスパッタリング法に限定するものではない。また本実施形態では、上部電極の形成方法を、メタルマスクを用いたスパッタリング法に限定するものでもない。
なお、本実施形態においても第１の実施形態と同様に、キャパシタ誘電体膜１７を例えば絶縁基板の耐熱温度以下、室温以上として結晶質金属酸化物を含むように形成してもよい。
【００６０】
第２の実施形態によれば、第１実施形態より導電層の形成工程が少ないので、その分コスト削減が可能である。
なお、第１の実施形態で形成される容量は、例えばデカップリングコンデンサとしても有効に利用できる。
【符号の説明】
【００６１】
１０,１９ａ…絶縁基板、１２ａ,１２ｂ…一次銅メッキ層、１４,１４ｃ…配線層、１５…絶縁層、１６…導電層、１７…キャパシタ誘電体膜、１８…上部電極、１９ａ…絶縁基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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