(57)【要約】【課題】エンコードデータの遷移中にサンプリングが行われても、正しいデコード結果を得ることができる同期化回路及び同期化方法を提供すること。【解決手段】本発明にかかる同期化回路１は、エンコード回路１１と、デコード回路１３と、を備えている。エンコード回路１１は、ワンホット型のエンコードデータ１４を、第１のクロックＣＬＫ１に基づき出力する。エンコードデータ１４は、ｓビット幅であり、ｍ個（ただし、ｍは２以上、かつｓ−２以下の整数とする）の連続するアクティブビットと、非アクティブビットと、を有する。また、デコード回路１３は、エンコードデータ１４が、第２のクロックＣＬＫ２で読み出された同期化エンコードデータ１５のアクティブビットの数を検出する。そして、検出したアクティブビットの数と、エンコードデータ１４のアクティブビットの数と、に基づいて、デコード値を決定する。【選択図】図１
2011004311.tif 000002
【特許請求の範囲】
【請求項１】
ｍ個の連続するアクティブビットと、当該アクティブビットが配置された位置以外に配置された非アクティブビットと、を有するｓビット幅のワンホット型のエンコードデータ（ただし、ｍは２以上、かつｓ−２以下の整数とする）を、第１のクロックに基づき出力するエンコード回路と、
前記エンコードデータを第２のクロックで読み出した同期化エンコードデータが有するアクティブビットの数を検出し、当該検出されたアクティブビットの数と、前記エンコードデータのアクティブビットの数と、に基づいて、デコード値を決定するデコード回路と、
を有する同期化回路。
【請求項２】
前記デコード回路は複数のデコード演算器を有し、
前記デコード演算器の各々は、前記同期化エンコードデータが有するアクティブビットの数を検出する複数の検出回路と、前記検出回路の結果に基づいて、前記同期化エンコードデータが遷移中に読み出されたか否かを判定し、当該判定結果に応じたデコード値を出力する判定回路と、を備える請求項１に記載の同期化回路。
【請求項３】
前記連続するｍ個のアクティブビットが上位方向に遷移する場合、
前記検出回路は、前記同期化エンコードデータのうち、ｎ−１番目のビットの値、ｎ番目のビットの値、ｎ＋ｍ−１番目のビットの値、及びｎ＋ｍ番目のビットの値を取得し、当該取得したビットの値に含まれるアクティブビットの数に基づき、前記エンコードデータのアクティブビットの数と前記同期化エンコードデータのアクティブビットの数の大小関係を検出し、
前記判定回路は、前記検出回路が検出した大小関係に基づいて、前記同期化エンコードデータが遷移中に読み出されたか否かを判定し、当該判定結果に基づいて、前記ｎ番目のビットの値に対応するデコード値を出力する請求項２に記載の同期化回路。
【請求項４】
前記連続するｍ個のアクティブビットが下位方向に遷移する場合、
前記検出回路は、前記同期化エンコードデータのうち、ｎ＋１番目のビットの値、ｎ番目のビットの値、ｎ−ｍ＋１番目のビットの値、及びｎ−ｍ番目のビットの値を取得し、当該取得したビットの値に含まれるアクティブビットの数に基づき、前記エンコードデータのアクティブビットの数と前記同期化エンコードデータのアクティブビットの数の大小関係を検出し、
前記判定回路は、前記検出回路が検出した大小関係に基づいて、前記同期化エンコードデータが遷移中に読み出されたか否かを判定し、当該判定結果に基づいて、前記ｎ番目のビットの値に対応するデコード値を出力する請求項２に記載の同期化回路。
【請求項５】
前記判定回路は、前記エンコードデータが有するアクティブビットの数と、前記同期化エンコードデータが有するアクティブビットの数と、が等しい場合には、前記同期化エンコードデータは、遷移後に読み出されたと判定し、
前記エンコードデータが有するアクティブビットの数と、前記同期化エンコードデータが有するアクティブビットの数と、が異なる場合には、前記同期化エンコードデータは、遷移中に読み出されたと判定する請求項２〜４のいずれかに記載の同期化回路。
【請求項６】
前記連続するｍ個のアクティブビットが上位方向に遷移する場合、
前記判定回路は、前記エンコードデータが有するアクティブビットの数と前記同期化エンコードデータが有するアクティブビットの数とが等しい場合、または、前記エンコードデータが有するアクティブビットの数と前記同期化エンコードデータが有するアクティブビットの数とが等しくなく、且つ前記エンコードデータが有するアクティブビットの数に１を加えた値と前記同期化エンコードデータが有するアクティブビットの数とが等しくない場合に、前記同期化エンコードデータの連続するアクティブビットの下位ビット側に配置された非アクティブビットの数をデコード値として出力し、
前記エンコードデータが有するアクティブビットの数に１を加えた値と前記同期化エンコードデータが有するアクティブビットの数とが等しい場合に、前記同期化エンコードデータの連続するアクティブビットの下位ビット側に配置された非アクティブビットの数に１を加えた値をデコード値として出力する請求項５に記載の同期化回路。
【請求項７】
前記連続するｍ個のアクティブビットが下位方向に遷移する場合、
前記判定回路は、前記エンコードデータが有するアクティブビットの数と前記同期化エンコードデータが有するアクティブビットの数とが等しい場合、または、前記エンコードデータが有するアクティブビットの数に１を加えた値と前記同期化エンコードデータが有するアクティブビットの数とが等しい場合に、前記同期化エンコードデータの連続するアクティブビットの下位ビット側に配置された非アクティブビットの数をデコード値として出力し、
前記エンコードデータが有するアクティブビットの数と前記同期化エンコードデータが有するアクティブビットの数とが等しくなく、且つ前記エンコードデータが有するアクティブビットの数に１を加えた値と前記同期化エンコードデータが有するアクティブビットの数とが等しくない場合に、前記同期化エンコードデータの連続するアクティブビットの下位ビット側に配置された非アクティブビットの数から１を減じた値をデコード値として出力する請求項５に記載の同期化回路。
【請求項８】
前記同期化エンコードデータをラッチするラッチ回路を備えた請求項１〜７のいずれかに記載の同期化回路。
【請求項９】
受信データの書き込み、読み出しを行う記憶部と、
前記第１のクロックに基づいて、前記記憶部に前記受信データを書き込むためのアドレスを出力する書き込みアドレスカウンタと、
前記第２のクロックに基づいて、前記記憶部から前記受信データを読み出すためのアドレスを出力する読み出しアドレスカウンタと、
前記書き込みアドレスカウンタの出力を入力し、前記書き込みアドレスカウンタの出力に基づいて、同期化書き込みアドレスを生成し、出力する請求項１〜８のいずれかに記載の同期化回路と、
前記書き込みアドレスカウンタの出力に対応する前記同期化書き込みアドレスと、前記読み出しアドレスカウンタの出力と、に基づいて演算を行い、前記記憶部に蓄積されるデータ量に関する情報を出力する演算部と、を有する非同期乗り換え用バッファ。
【請求項１０】
ｍ個連続するアクティブビットと、当該アクティブビットが配置された位置以外に配置された非アクティブビットと、を有するｓビット幅のワンホット型のエンコードデータ（ただし、ｍは２以上、かつｓ−２以下の整数とする）を、第１のクロックに基づき出力し、
前記エンコードデータを第２のクロックで読み出し、
前記第２のクロックで読み出された同期化エンコードデータが有するアクティブビットの数を検出し、
前記検出されたアクティブビットの数と、前記エンコードデータが有するアクティブビットの数と、に基づいて、前記同期化エンコードデータが、遷移中に読み出されたか否かを判定し、
前記判定結果に基づいて、デコード値を決定する同期化方法。
【請求項１１】
前記エンコードデータが有するアクティブビットの数と、前記同期化エンコードデータが有するアクティブビットの数と、が等しい場合には、前記同期化エンコードデータは、遷移後に読み出されたと判定し、
前記エンコードデータが有するアクティブビットの数と、前記同期化エンコードデータが有するアクティブビットの数と、が異なる場合には、前記エンコードデータは、遷移中に読み出されたと判定する請求項１０に記載の同期化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同期化回路及び同期化方法に関し、特にワンホット型データを用いる同期化回路及び同期化方法に関する。
【背景技術】
【０００２】
通信インタフェース装置における非同期乗り換え用バッファは、クロック間のデータ乗り換えを行うため、そのクロック間周波数偏差などにより、フルもしくは、エンプティ状態になる場合がある。受信したデータ列の速度が、受信装置のクロック速度より速い場合はフル状態になり、また、逆の場合にはエンプティ状態に陥る。そのような状態はデータの損失を起こすため、通常はシリアルデータ列内に構成されるデータバケット間のアイドルデータ列の抜き差しを行い、フルもしくはエンプティにならない制御を行う。
【０００３】
これらの制御のためには、非同期乗り換え用バッファ内に蓄積されているデータ量を正しく把握する必要がある。蓄積しているデータ量は、書き込み側の書き込みアドレスと、読み出し側の読み出しアドレスを演算して算出する。つまり、書き込みアドレスと、読み出しアドレスは通常バイナリインクリメント(もしくはデクリメント)カウンタで構成され、２ポートＳＲＡＭ(Static Random Access Memory)もしくは、レジスタアレイのアドレスとして使用する。そのため、その差分を演算する事でデータ量を測ることができる。この場合、非同期乗り換え用バッファ内に蓄積されているデータ量を把握するために、同期化回路を用いることができる。
【０００４】
また、特許文献１では、第１のクロックで動作するバイナリカウンタのカウンタ値を、「１」の数が１つではなく、２つの構成であるワンホット型のデータ表現としてエンコードする同期化回路に関する技術が開示されている。図３２は３ビットのバイナリカウンタ値のワンホット型のエンコード値の例、また、図３３は３ビットのバイナリカウンタ値と「１」の数が２つである構成のワンホット型のエンコード値の例である。
【０００５】
特許文献１に記載の同期化回路では、前述した第１のクロックで生成されたバイナリカウンタ値を図３３の「１」の数が２つであるワンホット型のデータ表現にエンコードし、第１のクロックと異なるクロックである第２のクロックでサンプリングを行っている。ここで、第２のクロックでサンプリングしたデータ値は、第１のクロックと異なるクロックでサンプリングを行うため遷移中のデータをサンプリングする可能性がある。例えば、図３４に示す'00011000'から'00110000'への遷移中にサンプリングを行った場合、取り得る値は図３５（ａ）〜（ｄ）に示す'00011000'、'00010000'、'00111000'、'00110000'である。特許文献１では、１つ以上の連続する「１」の最も下位側にある「１」のみを残すことで、「１」の数が1つであるワンホット型のデータ表現に変換し、バイナリカウンタ値にデコードしている。
【０００６】
なお、特許文献１において、「１」の数が２つであるワンホット型のデータ表現を使用している理由は、「１」の数が１つであるワンホット型のデータ表現を使用すると、例えば、図３６に示す'00000100'から'00001000'への遷移中にサンプリングを行った場合に、取り得る値は、図３７（ａ）〜（ｄ）に示す'00000100'、'00000000'、'00001100'、'00001000'となるが、この'00000000'をサンプリングした場合には、「１」が１つも無いためデコード不可能であり、正しい値を得られないからである。「１」が２つの場合には、遷移中にサンプリングしたとしても、少なくとも１つ以上の「１」が存在しデコードが可能である。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０００−０３６８０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
特許文献１では、上記したように、デコード回路において、異なるクロックでサンプリングしたデータを「１」の数が1つであるワンホット型のデータ表現に変換する際に、図３８に示すように連続する「１」があった場合には、下位側の「１」だけを残すというエンコードルールにより論理演算を行っていた。
【０００９】
図３９（ａ）は第１のクロックで生成したカウンタ値が２から５に遷移する場合のカウンタ値、エンコードデータ及びデコードデータを示した表である。この図は、異なるクロックでのサンプリングにおいて、遷移中のサンプリングがなかった場合の例であり、デコードカウンタ値は、第１のクロックで生成したカウンタ値と等しくなる。図３９（ｂ）は、異なるクロックでのサンプリングにおいて、遷移中にサンプリングされた場合の例である。時刻ｔ＋１からｔ＋２に移る際に、'00011000'から'00111000'とサンプリングされている。このとき、'00111000'のワンホット型変換後は、下位側の「１」を保持する変換を行うため'00001000'となり、デコードカウンタ値は３となる。つまり、遷移中にサンプリングされた場合、カウンタ値が正しく伝わらないという問題点があった。
【課題を解決するための手段】
【００１０】
本発明にかかる同期化回路は、ｍ個の連続するアクティブビットと、当該アクティブビットが配置された位置以外に配置された非アクティブビットと、を有するｓビット幅のワンホット型のエンコードデータ（ただし、ｍは２以上、かつｓ−２以下の整数とする）を、第１のクロックに基づき出力するエンコード回路と、前記エンコードデータを第２のクロックで読み出した同期化エンコードデータが有するアクティブビットの数を検出し、当該検出されたアクティブビットの数と、前記エンコードデータのアクティブビットの数と、に基づいて、デコード値を決定するデコード回路と、を有するものである。このような構成により、本発明にかかる同期化回路は、サンプリングされた同期化エンコードデータが遷移中にサンプリングされたか否かを判定することができ、正しいデコード値を出力することができる。
【００１１】
また、本発明にかかる同期化方法は、ｍ個連続するアクティブビットと、当該アクティブビットが配置された位置以外に配置された非アクティブビットと、を有するｓビット幅のワンホット型のエンコードデータ（ただし、ｍは２以上、かつｓ−２以下の整数とする）を、第１のクロックに基づき出力し、前記エンコードデータを第２のクロックで読み出し、前記第２のクロックで読み出された同期化エンコードデータが有するアクティブビットの数を検出し、前記検出されたアクティブビットの数と、前記エンコードデータが有するアクティブビットの数と、に基づいて、前記同期化エンコードデータが、遷移中に読み出されたか否かを判定し、前記判定結果に基づいて、デコード値を決定するものである。これによって、本発明にかかる同期化回路は、サンプリングされた同期化エンコードデータが遷移中にサンプリングされたか否かを判定することができ、正しいデコード値を出力することができる。
【発明の効果】
【００１２】
本発明により、エンコードデータの遷移中にサンプリングが行われても、正しいデコード結果を得ることができる同期化回路及び同期化方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１にかかる同期化回路の構成例の図である。
【図２】実施の形態１にかかる同期化回路のエンコードデータの図である。
【図３】実施の形態１にかかる同期化回路の同期化エンコードデータの図である。
【図４】実施の形態１にかかる同期化回路のデコード方式のフローチャートである。
【図５】実施の形態１にかかる同期化回路のビットの遷移状態を示す図である。（ａ）は、「１」の個数がエンコードデータよりも１つ少ない状態を含む場合である。（ｂ）は、「１」の個数がエンコードデータよりも１つ多い状態を含む場合である。
【図６】実施の形態２にかかる非同期乗り換え用バッファの構成例の図である。
【図７】実施の形態２にかかるデコード回路の構成例の図である。
【図８】実施の形態２にかかるデコード回路の構成例の図である。
【図９】実施の形態２にかかるデコード演算器の構成例の図である。
【図１０】実施の形態２にかかるデコード演算器の動作例の図である。
【図１１】実施の形態２にかかるデコード演算器の動作例の図である。
【図１２】実施の形態２にかかるデコード演算器内部の論理回路の構成例の図である。
【図１３】実施の形態２にかかるデコード演算器内部の論理回路の構成例の図である。
【図１４】実施の形態２にかかる非同期乗り換え用バッファの動作例を示すタイミングチャートである。
【図１５】従来の同期化回路を用いた非同期乗り換え用バッファの動作例を示すタイミングチャートである。
【図１６】実施の形態２にかかるワンホット型エンコードデータの表である。
【図１７】実施の形態３にかかるワンホット型エンコードデータの表である。
【図１８】実施の形態３にかかるデコード回路の構成例の図である。
【図１９】実施の形態３にかかるデコード演算器の接続関係の表である。
【図２０】実施の形態３にかかるデコード演算器の動作例の図である。
【図２１】実施の形態３にかかるデコード回路の構成例の図である。
【図２２】実施の形態３にかかる非同期乗り換え用バッファの動作例を示すタイミングチャートである。
【図２３】実施の形態４にかかるデコード方式のフローチャートである。
【図２４】実施の形態４にかかるデコード回路の構成例の図である。
【図２５】実施の形態４にかかるデコード演算器の接続関係の表である。
【図２６】実施の形態４にかかるデコード演算器内部の論理回路の構成例の図である。
【図２７】実施の形態４にかかる非同期乗り換え用バッファの動作例を示すタイミングチャートである。
【図２８】従来の同期化回路を用いた非同期乗り換え用バッファの動作例を示すタイミングチャートである。
【図２９】実施の形態５にかかるワンホット型エンコードデータの表である。
【図３０】実施の形態５にかかるデコード演算器内部の論理回路の構成例の図である。
【図３１】実施の形態５にかかる非同期乗り換え用バッファの動作例を示すタイミングチャートである。
【図３２】従来の同期化回路の「１」が１つのエンコードデータの表である。
【図３３】従来の同期化回路の「１」が２つのエンコードデータの表である。
【図３４】従来の同期化回路の「１」が２つのエンコードデータの遷移状態を示す図である。
【図３５】従来の同期化回路の「１」が２つのエンコードデータを第２のクロックでサンプリングした同期化エンコードデータの図である。
【図３６】従来の同期化回路の「１」が１つのエンコードデータの遷移状態の図である。
【図３７】従来の同期化回路の「１」が１つのエンコードデータを第２のクロックでサンプリングした同期化エンコードデータの図である。
【図３８】従来の同期化回路のデコード方式を示す表である。
【図３９】（ａ）は、従来の同期化回路の遷移後にサンプリングしたデータを示す表である。（ｂ）は、従来の同期化回路の遷移中にサンプリングしたデータを示す表である。
【発明を実施するための形態】
【００１４】
実施の形態１
以下、図面を参照して本発明の実施の形態１について説明する。図１は、本発明にかかる同期化回路の構成例である。同期化回路１は、エンコード回路１１と、フリップフロップ（ラッチ回路）１２と、デコード回路１３と、を備えている。
【００１５】
エンコード回路１１は、入力信号２に応じたエンコードデータ１４を、第１のクロックＣＬＫ１に基づき出力する。エンコードデータ１４は、連続するｍ個（ｍは２以上の整数）の「１」と、当該「１」の位置以外に配置された「０」と、から構成されるワンホット型のデータである。
【００１６】
また、フリップフロップ１２は、入力されたエンコードデータ１４を、第２のクロックＣＬＫ２に基づいてサンプリングし、同期化エンコードデータ１５として出力する。さらに、デコード回路１３は、入力された同期化エンコードデータ１５をデコードし、入力信号２に対応した出力信号３を出力する。
【００１７】
次に、図２〜４を用いて同期化回路１の動作について説明する。図２は、エンコード回路１１から出力されるエンコードデータ１４を一般化した図である。エンコードデータ１４を用いてカウントする値を０〜（ｓ−１）として、連続する「１」の個数をｍとした場合、エンコード回路１１は、図２に示すように、入力信号２をｓビット幅のデータ列にエンコードする。
【００１８】
カウント値をｕとした場合、エンコードデータ１４において、連続する「１」よりも下位ビット側にｕ個の「０」が配置され、連続する「１」よりも上位ビット側に（ｓ−ｍ−ｕ）個の「０」が配置される。なお、ｓビットを超えたデータ列は、下位側に折り返される。
【００１９】
図３は、図２で示したエンコードデータ１４が、フリップフロップ１２により同期化された同期化エンコードデータ１５を一般化した図である。同期化エンコードデータ１５では、連続するｘ個の「１」と、その下位ビット側に配置されたｚ個の「０」と、ｘ個の「１」の上位ビット側に配置された（ｓ−ｘ−ｚ）個の「０」から構成される。
【００２０】
このように構成された同期化エンコードデータ１５のデコード方式の例をフローチャートにして図４に示す。まず、同期化エンコードデータ１５に含まれている「１」の個数ｘを検出する（Ｓ１０）。
【００２１】
そして、エンコードデータ１４に含まれている「１」の個数ｍと、ｘとが等しいか否かを判定する（Ｓ１１）。その結果、等しい場合には、当該同期化エンコードデータ１５のデコード値は、連続する「１」の下位側に並んだ「０」の個数ｚとなる。
【００２２】
Ｓ１１の条件を満たさない場合、ｍよりもｘの方が「１」の個数が１つ多いか否かを判定する（Ｓ１２）。その結果、ｘの方が多い場合には、当該同期化エンコードデータ１５のデコード値は、ｚ＋１となる。さらに、それ以外、つまり、ｍよりもｘの方が少ない場合には、デコード値はｚとなる。
【００２３】
ここで、図５を用いて、ビットの遷移状態について詳しく説明する。図５は、遷移前に、エンコードデータ１４をフリップフロップ１２によってサンプリングした同期化エンコードデータ５１、５４と、遷移中にサンプリングした同期化エンコードデータ５２、５５と、遷移後にサンプリングした同期化エンコードデータ５３、５６と、を示した図である。
【００２４】
図５（ａ）において、遷移中にサンプリングした同期化エンコードデータ５２のうち、ｂｉｔ［ｎ−１］は遷移完了しているが、ｂｉｔ［ｎ＋１］は未だ遷移していない。よって、この状態でサンプリングした場合、同期化エンコードデータ１５は、「１」の個数がエンコードデータ１４よりも１つ少ないデータとなる。
【００２５】
一方、図５（ｂ）において、遷移中にサンプリングされた同期化エンコードデータ５５のうち、ｂｉｔ［ｎ＋１］は遷移完了しているが、ｂｉｔ［ｎ−１］は未だ遷移していない。よって、この状態でサンプリングした場合、同期化エンコードデータ１５は、「１」の個数がエンコードデータ１４よりも１つ多いデータとなる。
【００２６】
つまり、同期化エンコードデータ１５に含まれる「１」の個数が、エンコードデータ１４に含まれる「１」の個数ｍよりも多い場合または少ない場合には、遷移中にサンプリングされたということが判定できる。したがって、その判定結果に基づいて、同期化エンコードデータ１５を、正しい値、つまり遷移後のエンコードデータ１４に対応した値にデコードすることが可能となる。
【００２７】
このような手段を備えた同期化回路及び同期化方法を用いることで、エンコードデータの遷移中にサンプリングが行われても、正しいデコード結果を得ることが可能となる。
【００２８】
実施の形態２
実施の形態２では、本発明にかかる同期化回路１の具体的な構成例について説明する。図６は、非同期乗り換え用バッファを示しており、エンコード回路１１、フリップフロップ１２、デコード回路１３、に加えて、２ポートＳＲＡＭ２１、書き込みアドレスカウンタ２２、読み出しアドレスカウンタ２３、演算手段２４を備えている。
【００２９】
図６において、書き込みアドレスカウンタ２２は、再生クロック２５によって動作する。書き込みアドレスカウンタ２２は、受信データ２６を２ポートＳＲＡＭ２１に書き込むための書き込みアドレス２７をバイナリカウンタ値として出力する。
【００３０】
また、読み出しアドレスカウンタ２３は、システムクロック２８によって動作する。読み出しアドレスカウンタ２３は、同期化データ２９を２ポートＳＲＡＭ２１から読み出すための読み出しアドレス３０を、２ポートＳＲＡＭ２１及び演算手段２４へ出力する。
【００３１】
２ポートＳＲＡＭ２１は、受信データ２６を、書き込みアドレス２７が示すアドレスに書き込み、読み出しアドレス３０が示すアドレスから同期化データ２９を読み出し、出力する。
【００３２】
エンコード回路１１は、書き込みアドレス２７を、「１」の数が２つのワンホット型のデータ表現であるエンコードデータ１４に変換する。
【００３３】
ここで、再生クロック２５と、システムクロック２８と、は非同期である。よって、フリップフロップ１２は、エンコードデータ１４を、システムクロック２８でサンプリングして、同期化エンコードデータ１５に変換する。
【００３４】
デコード回路１３は、同期化エンコードデータ１５を、バイナリカウンタ値の同期化書き込みアドレス３１に変換し、演算手段２４へ出力する。そして、演算手段２４は、取得した同期化書き込みアドレス３１と、読み出しアドレス３０と、に基づいて演算を行い、蓄積量３２を出力する。この蓄積量３２は、例えば、通信データ量の制御や、２ポートＳＲＡＭ２１に蓄積されるデータ量の制御等に使用される。
【００３５】
次に、デコード回路１３の構成例について図７を用いて詳しく説明する。デコード回路１３は、複数のデコード演算器１３１ａ〜１３１ｄと、ワンホットデコード演算器１３２と、を備えている。図７においては、例として、入力される同期化エンコードデータ１５が、４ビット幅の場合を示している。
【００３６】
デコード演算器１３１ａ〜１３１ｄは、同期化エンコードデータ１５の各ビットに対応して設けられており、当該対応するビットと、そのビットに関係付けられた他の複数のビットと、を用いて演算し、演算結果に基づいて、当該対応するビットを変換し出力する。
【００３７】
図７に示した例においては、デコード演算器１３１ａは、入力する同期化エンコードデータ１５の０番目に位置するビット１３４ａに対応している。同様に、デコード演算器１３１ｂは、１番目に位置するビット１３４ｂに対応しており、デコード演算器１３１ｃは、ビット１３４ｃに対応し、デコード演算器１３１ｄは、ビット１３４ｄに対応している。
【００３８】
ワンホットデコード演算器１３２は、デコード演算器１３１から出力された「１」が一つだけ含まれるワンホット型データのデコード演算出力１３３を用いて演算を行い、バイナリカウンタ値にデコードし、同期化書き込みアドレス３１として出力する。
【００３９】
ここで、図７に示したデコード回路１３における各ビットとデコード演算器１３１ａ〜１３１ｄの接続関係について説明する。例として、デコード演算器１３１ａの場合について説明する。なお、デコード演算器１３１ａでは、対応するビットを入力ｂに接続するものとする。デコード演算器１３１ａの出力１３５ａは、変換後のデコード演算出力１３３のｂｉｔ［０］に接続されているため、デコード演算器１３１ａは、ｂｉｔ［０］に対応しているといえる。よって、デコード演算器１３１ａの入力ｂには同期化エンコードデータ１５のうち、出力１３５ａと同じビット位置である入力ビット１３４ａが接続される。
【００４０】
また、入力ａには入力ｂに接続されたｂｉｔ［０］を基準として１ビット下位側の入力ビットが接続される。この場合、（０−１）番目のビットとなり、二進演算の場合「０１」−「１１」＝「１０」、つまりｂｉｔ［３］が接続される。
【００４１】
さらに、入力ｃには、入力ｂに接続されたｂｉｔ［０］を基準として１ビット上位側の（０＋１）番目のビットであるｂｉｔ［１］が接続される。入力ｄには、更に上位側の（０＋２）番目のビットであるｂｉｔ［２］が接続される。デコード演算器１３１ｂ、１３１ｃ、１３１ｄについても同様の方式で接続される。
【００４２】
なお、入力する同期化エンコードデータ１５のビット数は４つに限られたものではない。例として、図８に、８ビット幅の同期化エンコードデータ１５をデコード回路１３に入力する場合を示す。デコード回路１３は、同期化エンコードデータ１５のビット数のデコード演算器１３１ａ〜１３１ｈを備えている。この場合においても、デコード演算器１３１ａ〜１３１ｈの入力ｂには、対応するビットを接続し、入力ａ、入力ｃ、入力ｄには、それぞれ当該対応するビットの１ビット下位側、１ビット上位側、２ビット上位側に位置するビットを接続すればよい。
【００４３】
続いて、図９を用いて、デコード演算器１３１ａ〜１３１ｈについて詳しく説明する。図９は、デコード演算器１３１ａ〜１３１ｈの概略図である。デコード演算器１３１ａ〜１３１ｈは、ｍ−１個検出回路１３１１と、ｍ個検出回路１３１２と、ｍ＋１個検出回路１３１３と、判定回路１３１４と、を備えている。
【００４４】
デコード演算器１３１ａ〜１３１ｈでは、入力ａ〜ｄを分岐させ、それぞれをｍ−１個検出回路１３１１と、ｍ個検出回路１３１２と、ｍ＋１個検出回路１３１３と、に送る。ｍ−１個検出回路１３１１は、入力ａ〜ｄに基づいて、同期化エンコードデータ１５の連続する「１」の個数と、エンコードデータ１４の連続する「１」の個数と、を比較し、一つ少ない場合には「１」を出力し、それ以外は「０」を出力する。
【００４５】
同様に、ｍ個検出回路１３１２及びｍ＋１個検出回路１３１３も、入力ａ〜ｄに基づいて「１」の個数を判定し、同期化エンコードデータ１５に含まれる「１」の個数がｍ個である場合、またはｍ＋１個である場合には「１」を出力し、それ以外は「０」を出力する。
【００４６】
そして、ｍ−１個検出回路１３１１、ｍ個検出回路１３１２、ｍ＋１個検出回路１３１３のいずれかが「１」を出力した場合には、判定回路１３１４は、「１」を出力し、全てが「０」を出力した場合には、「０」を出力する。
【００４７】
図１０、図１１において、ｍ−１個検出回路１３１１、ｍ個検出回路１３１２、ｍ＋１個検出回路１３１３の動作例を詳しく説明する。この例においては、ｍ＝２で４ビットの同期化エンコードデータ１５を検出回路に入力した場合を考える。
【００４８】
図１０（ａ）は、ｍ個検出回路１３１２の動作例であり、ビット１０１には「０」、ビット１０２には「１」、ビット１０３には「１」、ビット１０４には「０」（ここでは、'0110'と表現する）が入力されたことを判定する。これは、同期化エンコードデータが遷移中にサンプリングされていないことを判定する回路である。この場合、「１」の数がｍと等しく、遷移中にサンプリングされていないと判定できるので、ワンホット型データのエンコードルールから、着目するデコードデータのビット１０５は「１」と判定される。また、図１１（ａ）は、'0011'が入力された場合のｍ個検出回路の動作例であるが、この場合も、「１」の数がｍと等しく、遷移中にサンプリングされていないので、ワンホット型データのエンコードルールから、ビット１１１が「１」と判定される。
【００４９】
図１０（ｂ）は、ｍ−１個検出回路１３１１の動作例であり、'0010'（つまり、「１」の数がｍ−１個のデータ）が入力されたことを判定する。つまり、同期化エンコードデータ１５が'0011'から'0110'への遷移中に'0010'とサンプリングされたことを判定する回路である。'0011'から'0110'への遷移中に'0010'がサンプリングされた場合、'0010'の「１」の数がｍ−１と等しくなるため、遷移中にサンプリングされたと判定される。この場合、遷移後のエンコードデータ１４は'0110'であるので、'0010'とデコードされるべきである。よって、着目するデコードデータのビット１０６は「１」と判定される。図１１（ｂ）では、'0110'から'1100'への遷移中に'0100'がサンプリングされた場合を示す。この場合も、図１０（ｂ）と同様に、遷移後のエンコードデータ１４は'1100'であるので'0100'とデコードされるべきである。よって、ビット１１２は「０」と判定され、上位側のビット１１３が「１」と判定される。
【００５０】
図１０（ｃ）は、ｍ＋１個検出回路１３１３の動作例であり、'0111'（つまり、「１」の数がｍ＋１個のデータ）が入力されたことを判定する。つまり、同期化エンコードデータ１５が'0011'から'0110'への遷移中に'0111'とサンプリングされたことを判定する回路である。'0011'から'0110'への遷移中に'0111'がサンプリングされた場合、'0111'の「１」の数がｍ＋１と等しくなるため、遷移中にサンプリングされたと判定される。この場合、遷移後のエンコードデータ１４は、'0110'であるので、'0010'とデコードされるべきである。よって、デコードデータのビット１０７は「１」と判定される。図１１（ｃ）は、'0110'から'1100'への遷移中に'1110'がサンプリングされた場合である。この場合も同様に、遷移後のエンコードデータ１４は'1100'であり、ワンホット型データの'0100'とデコードされるべきである。よって、着目するビット１１４は「０」と判定され、上位側のビット１１５が「１」と判定される。
【００５１】
次に、図１２にデコード演算器１３１ａ〜１３１ｈの内部の具体的な回路例を示す。図１２において、ａｎｄゲート１３１５がｍ−１個検出回路１３１１に相当しており、ａｎｄゲート１３１６がｍ個検出回路１３１２に、ａｎｄゲート１３１７がｍ＋１個検出回路１３１３に相当する。また、ｏｒゲート１３１８は、ａｎｄゲート１３１５〜１３１７のいずれかが「１」を出力したことを検出する判定回路１３１４に相当する。
【００５２】
ａｎｄゲート１３１９は、ｏｒゲート１３１８が「１」を出力し、かつデコード演算器１３１ａ〜１３１ｈに対応する入力ビットが接続される入力ｂも「１」である場合に「１」を出力する。このような論理演算を行うことで、図８におけるデコード演算器１３１ａ〜１３１ｈのデコード演算出力１３３は、「１」の個数が一つであるワンホット型データとなる。
【００５３】
なお、図１２においては、ａｎｄゲート４つ、ｏｒゲート１つ、ｎｏｔゲート３つの論理回路により構成されているが、これに限られたものではない。図１３のように簡素化することも可能であり、同様の動作をする論理回路であればよい。
【００５４】
ここで、図１４に示したタイミングチャートを用いて、図６に示した非同期乗り換え用バッファ全体の動作例を説明する。再生クロック２５に同期した受信データ２６は、書き込みアドレス２７が示す２ポートＳＲＡＭ２１のアドレスに書き込まれる。また、書き込みアドレス２７は、エンコード回路１１によってエンコードされ、エンコードデータ１４としてシステムクロック２８側に渡される。
【００５５】
システムクロック２８は再生クロック２５と同一周波数であるが、位相が異なる場合の例であり、エンコードデータ１４と位相が重なった場合、同期化エンコードデータ１５はデータスキュー、クロックスキュー、ジッタ等により様々な値をとり得る。
【００５６】
ここで、図１４の同期化エンコードデータ１５１は、エンコードデータ１４が、'00011000'から'00110000'への遷移中において、'00111000'としてシステムクロック２８にサンプリングされた場合を示している。また、同期化エンコードデータ１５２は同様にエンコードデータ１４が、'00110000'から'01100000'への遷移中において、'01110000'としてサンプリングされた場合を示している。さらに、同期化エンコードデータ１５３は、エンコードデータ１４が、'01100000'から'11000000'への遷移中において、'01000000'としてサンプリングされた場合を示している。
【００５７】
このように、遷移中にサンプリングされた同期化エンコードデータ１５１、１５２、１５３は、上記で説明した本発明にかかるデコード回路１３によりデコードされる。つまり、サンプリングされた同期化エンコードデータ１５１（'00111000'）のデコード演算出力１３３は、'00010000'となる。同様に、サンプリングされた同期化エンコードデータ１５２（'01110000'）のデコード演算出力１３３は、'00100000'となり、サンプリングされた同期化エンコードデータ１５３（'01000000'）のデコード演算出力１３３は、'01000000'となる。
【００５８】
そして、デコード回路１３は、デコード演算器１３１ａ〜１３１ｈに基づき生成した同期化書き込みアドレス３１を演算手段２４に出力する。ここで、同期化書き込みアドレス３１の値は、書き込みアドレス２７の値と一致している。
【００５９】
さらに、読み出しアドレスカウンタ２３の出力である読み出しアドレス３０は、演算手段２４に入力される。そして、演算手段２４は、同期化書き込みアドレス３１と読み出しアドレス３０の値に基づいて、蓄積量３２を演算し、この蓄積量３２を出力する。図１４のタイミングチャートに示すように、演算手段２４は、正しい蓄積量３２の'２'を出力する。
【００６０】
一方、図１５は、図６に示す非同期乗り換え用バッファの同期化回路に従来技術の同期化回路を用いた場合の動作を示す図である。図１４で示した動作と比較すると、従来技術の同期化回路を用いた場合、図１５に示すように、同期化エンコードデータ１５に基づき生成された同期化書き込みアドレス３１の値（３１１、３１２）は、書き込みアドレス２７と異なっており、誤って生成されている。このように、誤った値が生成される理由は、同期化エンコードデータ１５のデコード値（中間出力）が誤ってデコードされているためである。その結果、従来技術の同期化回路を用いた場合は、誤った蓄積量３２１が出力されている。
【００６１】
以上のように、図１に示す同期化回路１を図６に示す非同期乗り換えバッファに用いることで、同期化エンコードデータ１５を正しくデコードでき、同期化後の書き込みアドレス３１として正しいアドレスが取得できるため、蓄積量３２を正確に計算することができる。
【００６２】
実施の形態３
本発明にかかる実施の形態３について説明する。実施の形態２では、図１６に示すように、エンコードデータ１４として「１」の個数ｍ＝２であるワンホット型データを用いていたが、本実施の形態では、ｍが２よりも大きい場合、例えば図１７に示すように、ｍが５である場合についても用いることができる同期化回路１について説明する。
【００６３】
ただし、少なくとも「０」が２個は配置されていなければ、遷移中にサンプリングされた場合に、同期化エンコードデータ１５のすべてが「１」となってしまいデコードできなくなってしまうので、ｍは、多くても（ビット幅−２）個となる。
【００６４】
図１８を用いて、デコード回路１３の一般的な構成例について説明する。図１８は、同期化エンコードデータ１５がｐビット幅である場合のデコード回路１３の構成例である。このとき、デコード回路１３に入力される同期化エンコードデータ１５は、ｂｉｔ［０］〜ｂｉｔ［ｐ−１］のｐビットである。また、デコード回路１３は、各ビットに対応するデコード演算器１３１をｐ個備えている。そして、同期化エンコードデータ１５のｂｉｔ［ｎ］と対応するデコード演算器１３１から出力されるｙは、デコード演算出力１３３のｂｉｔ［ｎ］に接続される。
【００６５】
図１９は、一般化した場合における、同期化エンコードデータ１５と、デコード演算器１３１と、の接続関係を示した表である。上記したように、デコード演算器１３１の出力ｙは、デコード演算出力１３３のｂｉｔ［ｎ］に接続される。また、カウンタがインクリメントの場合には、デコード演算器１３１に対応する同期化エンコードデータ１５のｂｉｔ［ｎ］は、入力ｂに接続され、入力ａはｂｉｔ［ｎ−１］に、入力ｃはｂｉｔ［ｎ＋ｍ−１］に、入力ｄはｂｉｔ［ｎ＋ｍ］に、それぞれ接続される。
【００６６】
次に、図２０を用いて、図９に示すデコード演算器１３１内部のｍ−１個検出回路１３１１、ｍ個検出回路１３１２、ｍ＋１個検出回路１３１３の動作例を示す。
【００６７】
図２０（ａ）は、ｍ個検出回路１３１２の動作例を示す図である。ここで、同期化エンコードデータ１５のビット２０２に着目すると、図１９で示した接続関係に則って、ビット２０２と、ビット２０２より１ビット下位側のビット２０１と、ｍビット上位側のビット２０３と、ｍ−１ビット上位側のビット２０４と、がｍ個検出回路に入力される。
【００６８】
そして、ｍ個検出回路１３１２によって、当該同期化エンコードデータ１５に含まれる「１」の個数はｍであり、デコード演算出力１３３において当該ビット２０２に対応するビットが、「１」であると判定されると、ビット２０５には「１」が出力される。
【００６９】
図２０（ｂ）、（ｃ）に示したｍ−１個検出回路１３１１、ｍ＋１個検出回路１３１３も、上述したｍ個検出回路１３１２と同様に、着目するビット２０６、ビット２０８と、図１９によって対応付けられたビットが入力される。
【００７０】
これによって、同期化エンコードデータ１５に含まれる「１」の個数に基づいて、着目したビット２０６、２０８に対応するビット２０７、２０９が、デコード演算出力１３３において「１」であるか否かを判定する。図２０（ｂ）、（ｃ）では、ビット２０７、２０９は「１」と判定されている。つまり、エンコードデータ１４の「１」の数はｍであり、「１」は常に連続しているため、連続した「１」の両端を観測する事で、その個数を判断することが可能である。
【００７１】
ここで、接続関係の例として、エンコードデータ１４が８ビット幅であり、それに含まれる連続する「１」の個数ｍが５個であるデコード回路１３の構成例を、図２１に示す。例えば、デコード演算器１３１ｅの接続関係に注目すると、出力ｙは、デコード演算出力１３３のｂｉｔ［４］に接続されているため、図１９より、入力ｂには、同期化エンコードデータ１５のｂｉｔ［４］が接続される。
【００７２】
また、入力ａには、ｂｉｔ［４−１］、つまりｂｉｔ［３］が接続される。さらに、入力ｃには、ｂｉｔ［４＋５−１］のｂｉｔ［０］（ｂｉｔ［７］まで行くと、その上位側はｂｉｔ［０］に折り返されるため）が接続され、入力ｄには、ｂｉｔ［４＋５］のｂｉｔ［１］が接続される。そして、デコード演算器１３１ａ〜１３１ｈの内部で、図２０で示した動作が行われ、「１」が一つのデコード演算出力１３３が出力される。
【００７３】
図２１に示したデコード回路１３を用いた非同期乗り換え用バッファの動作におけるタイミングチャートの例を図２２に示す。同期化エンコードデータ１５４、１５５、１５６は遷移中のエンコードデータ１４をサンプリングした場合である。同期化エンコードデータ１５４、１５５は、ｍ＋１個の「１」を含むエンコードデータ１４をサンプリングした場合、また、同期化エンコードデータ１５６はｍ−１個の「１」を含むエンコードデータ１４をサンプリングした場合である。それぞれ、図２１に示すデコード回路１３によりデコード処理され、蓄積量３２が正しく出力される。
【００７４】
このような接続関係により、エンコードデータ１４に含まれる連続する「１」の個数が増えた場合であっても、デコード回路１３は、同期化エンコードデータ１５を、正確にデコードすることができる。
【００７５】
実施の形態４
実施の形態１〜実施の形態３では、カウンタ値がカウントアップして遷移していたが、本実施の形態では、カウントダウンして遷移する場合について説明する。カウントダウンする場合にも、カウントアップの場合と同様に、デコード回路１３は、同期化エンコードデータ１５に含まれる「１」の個数と、エンコードデータ１４に含まれる「１」の個数ｍと、を比較する。
【００７６】
カウントダウンの場合における、デコード方式のフローチャートを、図２３に示す。なお、本実施の形態におけるエンコードデータ１４と同期化エンコードデータ１５の一般的な構造は、図２、図３に示した構造と同様である。まず、同期化エンコードデータ１５に含まれる「１」の個数ｘを検出する（Ｓ２０）。
【００７７】
次に、エンコードデータ１４に含まれている「１」の個数ｍと、ｘとが等しいか否かを判定する（Ｓ２１）。その結果、等しい場合には、当該同期化エンコードデータ１５のデコード値は、下位側に並んだ「０」の個数ｚとなる。
【００７８】
そして、ｍとｘが等しくない場合には、ｍよりもｘの方が、「１」の個数が１つ多いか否かを判定する（Ｓ２２）。その結果、ｘの方が多い場合には、当該同期化エンコードデータ１５のデコード値はｚとする。さらに、それ以外、つまり、ｍよりもｘの方が少ない場合には、デコード値はｚ−１とする。
【００７９】
図２４は、エンコードデータ１４が４ビット幅であり、それに含まれる「１」の個数ｍが２の場合のデコード回路１３の構成例を示す図である。図２４に示すように、カウントダウンの場合には、デコード演算器１３１ａ〜１３１ｄと対応する入力ビットは、入力ｃに接続される。
【００８０】
ここで、カウントダウン、つまりカウント値がデクリメントの場合における入力ビット１３４ａ〜１３４ｄと、デコード演算器１３１ａ〜１３１ｄと、の一般的な接続関係を図２５に示す。このような接続関係により、着目するビット（ｂｉｔ［ｎ］）と、そのビットより上位側１ビットと、連続する「１」を跨いだ下位側２ビットの４ビットに基づいて、出力ｙが「１」であるか「０」であるかを判定する。
【００８１】
さらに、図２６は、デコード演算器１３１ａ〜１３１ｄの内部の論理回路例を示している。この場合も、論理回路は、図２６に示された構成に限られず、同様の動作をする論理回路であればよい。
【００８２】
カウントダウンの場合における、図６に示した非同期乗り換え用バッファの動作のタイミングチャートの例を図２７に示す。同期化エンコードデータ１５７、１５８は、遷移中にサンプリングされているが、本実施の形態にかかるデコード回路１３によりデコードされ、正しい同期化書き込みアドレス３１を用いて蓄積量３２が演算されているため、常に正確な蓄積量３２が計算されている。一方、図２８に示した従来技術によるタイミングチャートの例では、遷移中にサンプリングされた同期化エンコードデータ１５９のデコードが正確に行われず、蓄積量３２２が誤って演算されている。
【００８３】
このように、本実施の形態にかかる同期化回路１を用いることで、カウント方式がカウントダウンである場合であっても、遷移中にサンプリングされた同期化エンコードデータ１５を正しくデコードでき、蓄積量３２を正確に演算することができる。
【００８４】
実施の形態５
実施の形態１〜４では、ワンホット型データにおいて「１」が真を意味するアクティブビット、「０」が偽を意味する非アクティブビットである正論理であったが、本実施の形態では、「０」がアクティブビット、「１」が非アクティブビットである負論理における同期化回路１について説明する。
【００８５】
まず、負論理における書き込みアドレス２７及びワンホット型エンコードデータのエンコード例を図２９に示す。負論理のワンホット型データでは、「０」が意味を持っているので、「０」が一つだけ含まれ、残りはすべて「１」が配置される。また、遷移中にサンプリングした場合にも正確にデコードを可能とするために、エンコード回路１１は、「０」が２つのワンホット型エンコードデータを出力する。
【００８６】
負論理におけるデコード演算器１３１の入力ａ〜ｄと、同期化エンコードデータ１５との接続関係については、「１」と「０」とが入れ替わるだけなので、図１９及び図２５に示した関係を用いることができる。また、「０」の個数が増えた場合であっても、実施の形態３と同様の動作を行えばよいので、説明は省略する。
【００８７】
ただし、デコード演算器１３１内部の論理回路については、「１」と「０」とが入れ替わると、図１２及び図２６と同様の論理回路を用いても、実施の形態１〜４と同様に動作しない。よって、デコード演算器１３１は、図３０に示した論理回路を備えている。これによって、デコード演算器１３１は、同期化エンコードデータ１５に含まれる「０」の個数と、エンコードデータ１４に含まれる「０」の個数と、に基づいて、双方の「０」の個数の大小関係を判定することができる。ただし、図３０に示した論理回路は、この構成に限られたものではなく、同様の動作をする論理回路であればよい。
【００８８】
図３１には、エンコードデータ１４が８ビット幅で、それに含まれる「０」の個数が２個である場合における、非同期乗り換え用バッファの動作例のタイミングチャートを示す。「１」と「０」とが入れ替わっているが、図１４と同様に、遷移中にサンプリングが行われていても、本実施の形態によれば、正確に蓄積量３２を演算することができる。
【００８９】
したがって、負論理によるエンコードデータ１４であっても、本実施の形態にかかる同期化回路１を用いることで正確にデコード可能であり正しい蓄積量３２を計算することができる。
【符号の説明】
【００９０】
１  同期化回路
２  入力信号
３  出力信号
１１  エンコード回路
１２  フリップフロップ
１３  デコード回路
１４  エンコードデータ
１５、５１〜５６、１５１〜１５９  同期化エンコードデータ
２１  ２ポートＳＲＡＭ
２２  書き込みアドレスカウンタ
２３  読み出しアドレスカウンタ
２４  演算手段
２５  再生クロック
２６  受信データ
２７  書き込みアドレス
２８  システムクロック
２９  同期化データ
３０  読み出しアドレス
３１、３１１、３１２  同期化書き込みアドレス
３２、３２１、３２２  蓄積量
１０１〜１０４、２０１〜２０４、２０６、２０８  同期化エンコードデータのビット
１０５〜１０７、１１１〜１１５、２０５、２０７、２０９  デコード演算出力のビット
１３１  デコード演算器
１３２  ワンホットデコード演算器
１３３  デコード演算出力
１３４  入力ビット
１３５  出力ビット
１３１１  ｍ−１個検出回路
１３１２  ｍ個検出回路
１３１３  ｍ＋１個検出回路
１３１４  判定回路
１３１５〜１３１７、１３１９  ａｎｄゲート
１３１８  ｏｒゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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