(57)【要約】【課題】オフ領域におけるゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）の劣化を抑制した薄膜トランジスタを備えたトランジスタ基板及びその製造方法を提供する。【解決手段】薄膜トランジスタＴＦＴに設けられるチャネル保護層１５の下層に形成された半導体層１４のうち、ソース、ドレイン電極１７間に側壁部が露出する領域（及びその近傍領域）が、酸素プラズマ処理により酸化処理されている。これにより、当該領域に酸化膜２０が形成され、非導体化又は高抵抗化する。【選択図】図１
2011192690.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に、ゲート電極と、絶縁膜を介して前記ゲート電極に対向する半導体層と、前記半導体層に形成されるチャネル領域を挟んで対向する、膜応力が７００ＭＰａ以下のソース電極及びドレイン電極と、を備え、少なくとも前記ソース電極と前記ドレイン電極との間の前記半導体層の側壁部が酸化処理されて非導体化されているトランジスタと、
を備えることを特徴とするトランジスタ基板。
【請求項２】
前記トランジスタ基板は、前記基板上に、発光素子と、該発光素子を駆動するための発光駆動回路と、を更に備え、
前記発光駆動回路は、前記トランジスタを備えることを特徴とする請求項１に記載のトランジスタ基板。
【請求項３】
基板上にゲート電極を形成する工程と、
前記ゲート電極と絶縁膜を介して対向する半導体膜を成膜する工程と、
前記半導体層上に金属層を成膜し、前記金属層をパターニングして、チャネル領域を挟んで対向する、膜応力が７００ＭＰａ以下のソース電極及びドレイン電極を形成する工程と、
前記ソース電極及びドレイン電極をマスクとして用いて前記半導体膜をパターニングし、半導体層を形成する工程と、
前記基板を酸化処理して、少なくとも前記半導体層の側壁部を非導体化する工程と、
を含むことを特徴とするトランジスタ基板の製造方法。
【請求項４】
前記半導体層をパターニングする工程は、ドライエッチング法を用いて実行され、
前記基板を酸化処理する工程は、酸素プラズマ処理により実行されることを特徴とする請求項３に記載のトランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ基板及びその製造方法に関し、特に、チャネル保護層を有する薄膜トランジスタを、絶縁性の基板上に備えたトランジスタ基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラ等の携帯機器をはじめ、テレビジョンやパーソナルコンピュータ等の電子機器のディスプレイやモニタとして、液晶表示装置や有機エレクトロルミネッセンスディスプレイ、プラズマディスプレイ等の薄型ディスプレイが多用されている。そして、このような薄型ディスプレイの表示パネルや駆動ドライバにおいては、一般に、ガラス等の絶縁性の基板上に、シリコン薄膜をチャネル層として用いた薄膜トランジスタ素子を備えたパネル構造が用いられている。
【０００３】
絶縁性の基板上に設けられる薄膜トランジスタとしては、種々の素子構造が知られている。例えば逆スタガ構造の薄膜トランジスタにおいては、ソース、ドレイン電極をパターニングする際に、チャネル層となる半導体層を被覆するチャネル保護層を備えたチャネルストッパー型の素子構造と、チャネル保護層を備えないチャネルエッチング型の素子構造が知られている。チャネルストッパー型やチャネルエッチング型の素子構造の薄膜トランジスタについては、例えば特許文献１、２等に、その構造や製造工程の一例が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２８９９１０号公報
【特許文献２】特開２００９−２９０１６８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したような素子構造を有する薄膜トランジスタについて、発明者らが検証した結果、製造プロセスに起因すると考えられるトランジスタ特性の劣化が生じる場合があることが判明した。詳細は後述するが、半導体層上にチャネル保護層を形成した後、ソース、ドレイン電極を形成し、そのソース、ドレイン電極をマスクにして下層の半導体層をエッチングして製造した薄膜トランジスタにおいては、ゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）がオフ領域で著しく劣化するという現象が観測された。具体的には、薄膜トランジスタのオフ特性が不安定になり、オフ動作時に想定よりも大きい漏れ電流（オフ電流）が流れる場合があることが判明した。そのため、このような薄膜トランジスタを、上述した薄型ディスプレイの表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合、製品の歩留まりを著しく低下させたり、表示画質の劣化を招いたりするという問題を有している。
【０００６】
そこで、本発明は、上述した問題点に鑑み、オフ領域におけるゲート電圧−ドレイン電流特性（Ｖｇ−Ｉｄ特性）の劣化を抑制した薄膜トランジスタを備えたトランジスタ基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の発明に係るトランジスタ基板は、基板と、前記基板上に、ゲート電極と、絶縁膜を介して前記ゲート電極に対向する半導体層と、前記半導体層に形成されるチャネル領域を挟んで対向する、膜応力が７００ＭＰａ以下のソース電極及びドレイン電極と、を備え、少なくとも前記ソース電極と前記ドレイン電極との間の前記半導体層の側壁部が酸化処理されて非導体化されているトランジスタと、を備えることを特徴とする。
請求項２記載の発明は、請求項１記載のトランジスタ基板において、前記基板上に、発光素子と、該発光素子を駆動するための発光駆動回路と、を更に備え、前記発光駆動回路は、前記トランジスタを備えることを特徴とする。
【０００８】
請求項３記載の発明に係るトランジスタ基板の製造方法は、基板上にゲート電極を形成する工程と、前記ゲート電極と絶縁膜を介して対向する半導体膜を成膜する工程と、前記半導体層上に金属層を成膜し、前記金属層をパターニングして、チャネル領域を挟んで対向する、膜応力が７００ＭＰａ以下のソース電極及びドレイン電極を形成する工程と、前記ソース電極及びドレイン電極をマスクとして用いて前記半導体膜をパターニングし、半導体層を形成する工程と、前記基板を酸化処理して、少なくとも前記半導体層の側壁部を非導体化する工程と、を含むことを特徴とする。
請求項４記載の発明は、請求項３記載のトランジスタ基板の製造方法において、前記半導体層をパターニングする工程は、ドライエッチング法を用いて実行され、前記基板を酸化処理する工程は、酸素プラズマ処理により実行されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、薄膜トランジスタのオフ領域におけるＶｇ−Ｉｄ特性の劣化を抑制することができる。また、本発明によれば、製品の歩留まりを向上させることができるとともに、良好な画質のディスプレイを実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明に係るトランジスタ基板の第１の実施形態を示す概略断面図である。
【図２】第１の実施形態に係るトランジスタ基板の製造方法の一例を示すプロセスフローである。
【図３】第１の実施形態に係るトランジスタ基板の製造方法の一例を示す概略工程図（その１）である。
【図４】第１の実施形態に係るトランジスタ基板の製造方法の一例を示す概略工程図（その２）である。
【図５】第１の実施形態に係る薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）の測定結果を示す図である。
【図６】第１の実施形態に係る薄膜トランジスタ及びその製造方法における作用効果を説明するための、比較例となるトランジスタ基板の製造方法を示すプロセスフローである。
【図７】比較例に係る薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）の測定結果を示す図である。
【図８】薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）の理想的な挙動を示す概念図である。
【図９】第１の実施形態と比較例に係る薄膜トランジスタにおける素子特性の違いの推定原因を説明するための概略構成図である。
【図１０】本発明に係るトランジスタ基板の第２の実施形態を示す概略断面図である。
【図１１】第２の実施形態に係るトランジスタ基板の製造方法の一例を示すプロセスフローである。
【図１２】第２の実施形態に係る薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）の測定結果を示す図である。
【図１３】第３の実施形態に係るトランジスタ基板の製造方法の一例を示すプロセスフローである。
【図１４】本発明に係るトランジスタ基板が適用される表示装置の第１の構成例を示す概略構成図である。
【図１５】本発明に係るトランジスタ基板が適用される表示装置の第２の構成例を示す概略構成図である。
【図１６】本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図である。
【図１７】本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図である。
【図１８】本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図である。
【図１９】本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【発明を実施するための形態】
【００１１】
以下、本発明に係るトランジスタ基板及びその製造方法について、実施の形態を示して詳しく説明する。
＜第１の実施形態＞
（トランジスタ基板）
図１は、本発明に係るトランジスタ基板の第１の実施形態を示す概略断面図である。ここで、図１では、説明の簡略化のため、基板上に薄膜トランジスタを１個だけ設けた構成を示す。
【００１２】
第１の実施形態に係るトランジスタ基板は、図１に示すように、例えばガラスやプラスチック等の絶縁性の基板１１の一面（図面上面）側に、チャネルストッパー型の素子構造を有する逆スタガ構造の薄膜トランジスタＴＦＴが設けられている。
【００１３】
具体的には、本実施形態に係る薄膜トランジスタＴＦＴは、図１に示すように、ゲート電極１３と、ゲート絶縁膜１２と、半導体層１４と、チャネル保護層１５と、高ドープ半導体層（不純物半導体層）１６と、ソース電極及びドレイン電極（以下、「ソース、ドレイン電極」と総称する）１７と、を有している。ゲート電極１３は、絶縁性の基板１１の一面側の表面に設けられ、ゲート絶縁膜１２に被覆されている。半導体層１４は、ゲート絶縁膜１２を介して、ゲート電極１３に対応する領域に設けられている。半導体層１４は、例えばポリシリコンやアモルファスシリコンにより形成されている。チャネル保護層１５は、チャネル領域が形成される半導体層１４上に設けられ、所定の平面形状を有している。ソース、ドレイン電極１７は、各々、チャネル保護層１５を挟んで対向し、チャネル保護層１５の両端部から半導体層１４上に延在するように設けられている。チャネル保護層１５及び半導体層１４と、ソース、ドレイン電極１７との間には、高ドープ半導体層１６が設けられている。
【００１４】
なお、図１においては、基板１１上に設けられた薄膜トランジスタＴＦＴのソース、ドレイン電極１７が露出した状態を示したが、実製品においては、薄膜トランジスタＴＦＴを含む基板１１の上面が、図示を省略した保護絶縁膜等により被覆される（図４参照）。また、図１に示した構成上に、層間絶縁膜や平坦化膜等を介して表示素子や上層の配線層等が形成された構成を有するものであってもよい。
【００１５】
上述したような構成を有するトランジスタ基板において、特に本実施形態においては、薄膜トランジスタＴＦＴの半導体層１４のうち、チャネル保護層１５の下層に形成され、かつ、ソース、ドレイン電極１７間に側壁部が露出する領域（及びその近傍領域）が、酸素プラズマ処理により酸化処理されていることを特徴としている。
【００１６】
（製造方法）
次に、上述したようなトランジスタ基板の製造方法について、図面を参照して説明する。
図２は、第１の実施形態に係るトランジスタ基板の製造方法の一例を示すプロセスフローである。図３、図４は、第１の実施形態に係るトランジスタ基板の製造方法の一例を示す概略工程図である。ここで、図３、図４の左側に示す図は、各製造工程におけるトランジスタ基板の概略平面図であり、同右側に示す図は、左側に示した平面図のＸＡ−ＸＡ線に沿ったトランジスタ基板の概略断面図である。ここで、図３、図４に示した平面図においては、図示を明瞭化するために便宜的に断面図に示した各構成と同等のハッチングを施して示した。なお、図示の都合上、最上層の保護絶縁膜のハッチングのみ省略した。
【００１７】
まず、図２のゲート電極形成工程Ｓ１０１において、図３（ａ）示すように、ガラス等の絶縁性の基板１１上に、例えば蒸着法やスパッタリング法等のＰＶＤ法（Physical Vapor Deposition：物理気相成長法）を用いて、ゲートメタル層を成膜する。その後、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、ゲートメタル層をパターニングして薄膜トランジスタＴＦＴのゲート電極１３を形成する。ここで、ゲート電極１３となるゲートメタル層としては、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）等の金属単体、又は、これらの合金からなる金属材料、又は、これらのいずれか含む化合物材料を用いることができる。また、ゲート電極１３は、例えば１００ｎｍ（１０００Å）程度の膜厚に形成される。
【００１８】
次いで、ゲート絶縁膜成膜工程Ｓ１０２、半導体層成膜工程Ｓ１０３及びエッチングストッパー成膜工程Ｓ１０４において、図３（ｂ）に示すように、ゲート電極１３が形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、ゲート絶縁膜１２、アモルファスシリコン半導体層１４ｘ及び絶縁層１５ｘを連続的に成膜する。これにより、基板１１上のゲート電極１３は、ゲート絶縁膜１２に被覆される。ここで、ゲート絶縁膜１２としては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。また、アモルファスシリコン半導体層１４ｘは、例えば５０ｎｍ（５００Å）程度の膜厚に形成され、また、絶縁層１５ｘとしては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば１２０ｎｍ（１２００Å）程度の膜厚に形成される。
【００１９】
次いで、エッチングストッパー形成工程Ｓ１０５において、図３（ｃ）に示すように、絶縁層１５ｘを、フォトリソグラフィ法を用いてパターニングして、所望の平面形状を有するチャネル保護層（エッチングストッパー層）１５を形成する。具体的には、図示を省略したフォトレジストを、薄膜トランジスタＴＦＴ（半導体層１４）のチャネル層となる領域であって、上記ゲート電極１３の形成領域に対応する領域上のみに残るようにパターニングし、当該フォトレジストを用いて絶縁層１５ｘをドライエッチングする。これにより、アモルファスシリコン半導体層１４ｘ上にチャネル保護層１５が形成される。
【００２０】
次いで、高ドープ半導体層成膜工程Ｓ１０６及びソース、ドレイン金属膜成膜工程Ｓ１０７において、図３（ｄ）に示すように、チャネル保護層１５が形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、高ドープ半導体層（不純物層）１６ｘを基板１１全域に成膜する。その後、高ドープ半導体層１６ｘ上に、例えばＰＶＤ法を用いて、ソース、ドレインメタル層１７ｘを基板１１全域に成膜する。ここで、高ドープ半導体層１６ｘは、ｐ型又はｎ型の不純物を混入させたシリコン層（p+-Si層又はn+-Si層）である。高ドープ半導体層１６ｘは、例えば２５ｎｍ（２５０Å）程度の膜厚に形成される。また、ソース、ドレインメタル層１７ｘは、例えばクロム（Ｃｒ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）等の金属単体、又は、これらの合金からなる金属材料を用いることできる。ソース、ドレインメタル層１７ｘは、例えば１００ｎｍ（１０００Å）程度の膜厚に形成される。
【００２１】
次いで、ソース、ドレイン電極形成工程Ｓ１０８において、図４（ａ）に示すように、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、ソース、ドレインメタル層１７ｘをパターニングして薄膜トランジスタＴＦＴのソース、ドレイン電極１７を形成する。その後、高ドープ半導体層、半導体層形成工程Ｓ１０９において、図４（ｂ）に示すように、ドライエッチング法を用いて、ソース、ドレイン電極１７をマスクとして用い、下層の高ドープ半導体層１６ｘ及びアモルファスシリコン半導体層１４ｘを連続的にエッチングする。このとき、高ドープ半導体層１６ｘは、ソース、ドレイン電極１７に整合する平面形状にパターニングされて高ドープ半導体層１６が形成されると同時に、チャネル保護層１５が露出する。また、アモルファスシリコン半導体層１４ｘは、ソース、ドレイン電極１７及びチャネル保護層１５に整合する平面形状にパターニングされて半導体層１４が形成される。これにより、薄膜トランジスタＴＦＴの形成領域に、チャネル保護層１５を挟んで対向し、当該チャネル保護層１５の両端部から半導体層１４上に延在するように高ドープ半導体層１６及びソース、ドレイン電極１７が形成される。
【００２２】
次いで、酸素プラズマ処理工程Ｓ１１０において、ソース、ドレイン電極１７が形成された基板１１に対して、酸素プラズマ処理を施して、チャネル保護層１５の下層に形成された半導体層１４の側壁部及びその近傍領域を不活性化（非導体化又は高抵抗化）する。これにより、図１に示した本実施形態に係る薄膜トランジスタＴＦＴが完成する。
【００２３】
次いで、オーバーコート絶縁膜成膜工程Ｓ１１１において、図４（ｃ）に示すように、薄膜トランジスタＴＦＴが形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、保護絶縁膜（オーバーコート絶縁膜）１８を成膜する。これにより、基板１１上の薄膜トランジスタＴＦＴは、保護絶縁膜１８に被覆される。ここで、保護絶縁膜１８としては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００２４】
次いで、端子穴形成工程Ｓ１１２において、図４（ｄ）に示すように、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、保護絶縁膜１８をパターニングして薄膜トランジスタＴＦＴのゲート電極１３及びソース、ドレイン電極１７の所望の領域が露出するコンタクトホール（端子穴）ＨＬｇ、ＨＬsdを形成する。その後、図示を省略した所望の平面パターンを有する個別の配線層が形成され、コンタクトホールＨＬｇ、ＨＬsdを介して、薄膜トランジスタＴＦＴのゲート電極１３及びソース、ドレイン電極１７の各々に、個別に接続される。
【００２５】
なお、本実施形態に係る薄膜トランジスタＴＦＴにおいては、半導体層１４上に高ドープ半導体層１６を介して、直接ソース、ドレイン電極１７が設けられた素子構造を示したが、本発明はこれに限定されるものではなく、高ドープ半導体層１６とソース、ドレイン電極１７間にクロムシリサイドからなる緩衝層が設けられているものであってもよい。この場合には、次のような製造方法を適用することができる。すなわち、上述したプロセスフロー（図２参照）に示した半導体層成膜工程Ｓ１０３及びエッチングストッパー成膜工程Ｓ１０４において、アモルファスシリコン半導体層１４ｘ上にチャネル保護層１５を形成した後、基板１１上に高ドープ半導体層１６ｘ、クロムシリサイド層及びソース、ドレインメタル層１７ｘを順次成膜する。次いで、ソース、ドレインメタル層１７ｘをパターニングしてソース、ドレイン電極１７を形成し、ドライエッチング法を用いて、ソース、ドレイン電極１７をマスクとして用い、下層のクロムシリサイド層、高ドープ半導体層１６ｘ及びアモルファスシリコン半導体層１４ｘを連続的にエッチングする。これにより、チャネル保護層１５を挟んで対向し、当該チャネル保護層１５の両端部から半導体層１４上に延在するように高ドープ半導体層１６、クロムシリサイド層及びソース、ドレイン電極１７が形成された薄膜トランジスタＴＦＴが完成する。
【００２６】
次に、上述した薄膜トランジスタの素子特性について、具体的に説明する。
図５は、第１の実施形態に係る薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）の測定結果を示す図である。ここでは、上述した製造方法を用いて作製した複数のｎチャネル型のアモルファスシリコン薄膜トランジスタ（ｎ−ｃｈ  ＴＦＴ）において、チャネル比Ｗ／Ｌ＝１０、ドレイン・ソース間電圧Ｖds＝１０Ｖに設定した場合のＶｇ−Ｉｄ特性を示す。
【００２７】
本実施形態に係る薄膜トランジスタＴＦＴのＶｇ−Ｉｄ特性は、図５に示すように、ゲート電圧Ｖｇが０Ｖよりも低いオフ領域で、ドレイン電流Ｉｄが概ね１．０Ｅ−１２Ａ程度、あるいは、１．０Ｅ−１４Ａ程度の電流値を示した。一方、ゲート電圧Ｖｇが０Ｖよりも高いオン領域で、ドレイン電流Ｉｄが概ね１．０Ｅ−０６Ａ程度の電流値を示した。また、薄膜トランジスタＴＦＴのオフ領域からオン領域への切り替わり領域（すなわち、ゲート電圧Ｖｇが０Ｖ近傍）で、ドレイン電流Ｉｄが急峻に変化する傾向を示した。
【００２８】
すなわち、本実施形態に係る薄膜トランジスタＴＦＴによれば、オフ動作時に概ね１．０Ｅ−１２Ａ程度の略一定の（安定した）微小な漏れ電流（オフ電流）が流れ、オン動作時に概ね１．０Ｅ−０６Ａ程度の略一定の比較的高いドレイン電流Ｉｄが流れることが判明した。また、オフ領域とオン領域でドレイン電流Ｉｄの流れ方（電流値）が速やかに切り替わることが判明した。そして、このようなＶｇ−Ｉｄ特性の傾向は、本実施形態に係る製造方法を適用した複数の薄膜トランジスタＴＦＴにおいて、略同等に観測された。
【００２９】
（作用効果の検証）
次に、上述した本実施形態に係る薄膜トランジスタを有するトランジスタ基板及びその製造方法における作用効果の優位性について、比較例を示して詳しく説明する。
【００３０】
図６は、第１の実施形態に係る薄膜トランジスタ及びその製造方法における作用効果を説明するための、比較対象（以下、「比較例」と記す）となるトランジスタ基板の製造方法を示すプロセスフローである。ここで、上述した第１の実施形態と同等の製造工程については説明を簡略化する。また、図７は、比較例に係る薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）の測定結果を示す図である。また、図８は、薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）の理想的な挙動を示す概念図である。ここでは、上述した第１の実施形態と同様に、比較例に係る製造方法を用いて作製した複数のｎチャネル型のアモルファスシリコン薄膜トランジスタ（ｎ−ｃｈ  ＴＦＴ）において、チャネル比Ｗ／Ｌ＝１０、ドレイン・ソース間電圧Ｖds＝１０Ｖに設定した場合のＶｇ−Ｉｄ特性を示す。なお、図８においては、素子特性の挙動を明確化するために縦軸のドレイン電流Ｉｄをログスケールで示した。
【００３１】
比較例における薄膜トランジスタの製造方法においては、図６のプロセスフローに示すように、ソース、ドレイン電極形成工程Ｓ５０８及び高ドープ半導体層、半導体層形成工程Ｓ５０９の後に、オーバーコート絶縁膜成膜工程Ｓ５１０が実行される。すなわち、比較例においては、上述した第１の実施形態（図２参照）に示した酸素プラズマ処理工程Ｓ１１０を行うことなく、薄膜トランジスタＴＦＴのソース、ドレイン電極１７やチャネル保護層１５を被覆するように保護絶縁膜１８が成膜される。
【００３２】
このような製造方法により作製された薄膜トランジスタＴＦＴにおいては、図７に示すように、ゲート電圧Ｖｇが０Ｖよりも低いオフ領域で、ドレイン電流Ｉｄが概ね１．０Ｅ−１２〜１．０Ｅ−０９Ａ程度の電流値を示した。一方、ゲート電圧Ｖｇが０Ｖよりも高いオン領域で、ドレイン電流Ｉｄが概ね１．０Ｅ−０９〜１．０Ｅ−０５Ａ程度の電流値を示した。また、薄膜トランジスタＴＦＴのオフ領域からオン領域への切り替わり領域（すなわち、ゲート電圧Ｖｇが０Ｖ近傍）で、ドレイン電流Ｉｄが緩慢に変化する傾向を示した。
【００３３】
すなわち、比較例に係る薄膜トランジスタにおいては、オフ動作時に概ね１．０Ｅ−１２〜１．０Ｅ−０９Ａ程度の不安定かつ比較的大きな漏れ電流（オフ電流）が流れ、オン動作時に概ね１．０Ｅ−０９〜１．０Ｅ−０５Ａ程度の不安定なドレイン電流Ｉｄが流れることが判明した。また、オフ領域とオン領域でドレイン電流Ｉｄの流れ方（電流値）が速やかに切り替わらないことも判明した。
【００３４】
ここで、薄膜トランジスタの素子特性の理想的な挙動は、例えば図８中の特性線ＳＰ１に示すように、ゲート電圧Ｖｇ＝０Ｖを境界にして、正の電圧側であるオン領域でドレイン電流Ｉｄが例えば１．０Ｅ−０６Ａ程度の安定した電流値を示し、また、負の電圧側であるオフ領域で例えば１．０Ｅ−１２Ａ程度の安定した電流値を示すことが望ましい。加えて、ゲート電圧Ｖｇが０Ｖ近傍で、ドレイン電流Ｉｄが急峻に（速やかに）変化することが望ましい。
【００３５】
しかしながら、比較例に係る薄膜トランジスタの素子特性は、概略、図８中の特性線ＳＰ２に示すように、特に負の電圧側であるオフ領域でドレイン電流Ｉｄが不安定であり、かつ、特性線ＳＰ１に比較して電流値が大きくなる傾向を示した。そのため、本発明の解決課題にも示したように、このような薄膜トランジスタを表示パネルや駆動ドライバに適用した場合、製品の歩留まりを著しく低下させるという問題を有している。
【００３６】
これに対して、上述した第１の実施形態に係る薄膜トランジスタＴＦＴにおいては、素子特性（Ｖｇ−Ｉｄ特性）が、図８中の特性線１に近似する良好な挙動を示した。このような本実施形態と比較例における素子特性の違いは、以下のような理由によるものと考えられる。
【００３７】
図９は、第１の実施形態と比較例に係る薄膜トランジスタにおける素子特性の違いの推定原因を説明するための概略構成図である。ここで、図９（ａ）〜（ｃ）は、ソース、ドレイン電極形成工程及び高ドープ半導体層、半導体層形成工程において、高ドープ半導体層１６ｘ及びアモルファスシリコン半導体層１４ｘを連続的にエッチングした際の概略平面図及び概略断面図である。図９（ｄ）、（ｅ）は、本実施形態に係る酸素プラズマ処理を施した際の概略平面図及び概略断面図である。なお、上述した実施形態に示した概略工程図と同等の構成については、同等の符号を付してその説明を簡略化する。
【００３８】
上述した第１の実施形態及び比較例に示した製造方法（図２、図６のプロセスフロー及び図３、図４の概略工程図参照）においては、ソース、ドレイン電極形成工程Ｓ１０８、Ｓ５０８において、基板１１上に成膜されたソース、ドレインメタル層１７ｘをウェットエッチングしてソース、ドレイン電極１７をパターニング形成した後、高ドープ半導体層、半導体層形成工程Ｓ１０９、Ｓ５０９において、当該ソース、ドレイン電極１７をマスクとして用いて、下層の高ドープ半導体層１６ｘ及びアモルファスシリコン半導体層１４ｘを連続的にエッチングする。これにより、図４（ｂ）に示したように、高ドープ半導体層１６ｘは、ソース、ドレイン電極１７に整合する平面形状にパターニングされて高ドープ半導体層１６が形成されると同時に、チャネル保護層１５が露出する。また、アモルファスシリコン半導体層１４ｘは、ソース、ドレイン電極１７及びチャネル保護層１５に整合する平面形状にパターニングされて半導体層１４が形成される。
【００３９】
ここで、ソース、ドレイン電極１７をマスクとして用いて、高ドープ半導体層１６ｘ及びアモルファスシリコン半導体層１４ｘを連続的にエッチングする際に、図９（ａ）〜（ｃ）に示すように、チャネル保護層１５の下層に形成された半導体層１４のうち、ソース、ドレイン電極１７間に側壁部が露出する領域及びその近傍領域（図９（ａ）、（ｃ）中、矢印ＤＴで示す段差領域）に、シリコンの水和物（Ｓｉ水和物）の膜１９が形成されるものと推定される。このＳｉ水和物の膜１９は、膜厚が均一ではなく、また、一定の導電性を有しているため、図７に示したように、薄膜トランジスタＴＦＴのオフ動作時に、このＳｉ水和物の膜１９を介してドレイン電流Ｉｄが不安定かつ比較的多く流れるものと考えられる。また、これに起因して、薄膜トランジスタＴＦＴのオフ領域とオン領域でドレイン電流Ｉｄの流れ方（電流値）が速やかに切り替わらないものと考えられる。なお、このような現象は、高ドープ半導体層１６ｘ及びアモルファスシリコン半導体層１４ｘを連続的にエッチングする手法としてドライエッチング法を適用した場合に顕著であった。
【００４０】
そこで、本発明においては、ソース、ドレイン電極形成工程Ｓ１０８後の高ドープ半導体層、半導体層形成工程Ｓ１０９において、ドライエッチング法を用いて、ソース、ドレイン電極１７に整合する平面形状の高ドープ半導体層１６を形成するとともに、ソース、ドレイン電極１７及びチャネル保護層１５に整合する平面形状の半導体層１４を形成し、その後に、酸素プラズマ処理工程Ｓ１１０において、基板表面を酸素プラズマ処理により酸化処理する。これにより、図９（ｄ）、（ｅ）に示すように、薄膜トランジスタＴＦＴを含む基板１１の表面に酸化膜２０が形成される。このとき、チャネル保護層１５の下層に形成された半導体層１４の側壁部及びその近傍領域に形成されている（と推定される）Ｓｉ水和物の膜１９が、酸化されて不活性化（非導体化又は高抵抗化）する。
【００４１】
それ故、本実施形態に係る薄膜トランジスタＴＦＴにおいては、オフ動作時に上述したＳｉ水和物の膜１９を介してドレイン電流Ｉｄが流れることがなくなり（なくなるものと推定され）、図５に示したように、略一定の（安定した）微小な漏れ電流（オフ電流）のみが流れ、オフ特性が改善したものと推定される。また、これに起因して、薄膜トランジスタＴＦＴのオフ領域とオン領域でドレイン電流Ｉｄの切り替わりが速やかになり、特性が改善したものと推定される。したがって、本実施形態に係る薄膜トランジスタ（トランジスタ基板）を、表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合であっても、製品の歩留まりを向上させることができるとともに、良好な画質の表示装置を実現することができる。
【００４２】
＜第２の実施形態＞
次に、本発明に係るトランジスタ基板及びその製造方法の第２の実施形態について説明する。
図１０は、本発明に係るトランジスタ基板の第２の実施形態を示す概略断面図である。図１１は、第２の実施形態に係るトランジスタ基板の製造方法の一例を示すプロセスフローである。ここで、上述した第１の実施形態と同等の構成及び製造工程については説明を簡略化する。また、図１２は、第２の実施形態に係る薄膜トランジスタの素子特性（Ｖｇ−Ｉｄ特性）の測定結果を示す図である。ここでは、上述した第１の実施形態と同様に、第２の実施形態に係る製造方法を用いて作製した複数のｎチャネル型のアモルファスシリコン薄膜トランジスタ（n-ch TFT）において、チャネル比Ｗ／Ｌ＝１０、ドレイン・ソース間電圧Ｖds＝１０Ｖに設定した場合のＶｇ−Ｉｄ特性を示す。
【００４３】
第２の実施形態に係る薄膜トランジスタＴＦＴは、図１０に示すように、上述した第１の実施形態と同等の素子構造を有するとともに、ソース、ドレイン電極１７が膜応力の低い金属層により形成されていることを特徴としている。具体的には、図１１のプロセスフローに示すように、低応力ソース、ドレイン金属膜成膜工程Ｓ２０７において、ソース、ドレイン電極１７を構成するソース、ドレインメタル層として、例えばクロム（Ｃｒ）を適用し、１００ｎｍ（１０００Å）の膜厚で成膜する場合、その膜応力を７００ＭＰａ以下、好ましくは、５００〜３００ＭＰａの範囲に設定する。なお、通常、クロム（Ｃｒ）を適用したソース、ドレインメタル層の膜応力は、１５００ＭＰａ以上に設定されている。
【００４４】
第２の実施形態に係る薄膜トランジスタＴＦＴの製造方法は、図１１のプロセスフローに示すように、第１の実施形態と同様の製造工程（Ｓ２０１〜Ｓ２０６）を経て、アモルファスシリコン半導体層１４ｘ上にチャネル保護層１５を形成した後、基板１１上に高ドープ半導体層１６ｘを成膜する。
【００４５】
次いで、低応力ソース、ドレイン金属膜成膜工程Ｓ２０７において、基板１１上に膜応力の低いソース、ドレインメタル層を成膜する。具体的には、例えばチェンバー内のガス圧力を２０mTorrに設定し、ＰＶＤ法を用いて、膜厚が１００ｎｍ（１０００Å）程度のクロム（Ｃｒ）からなるソース、ドレインメタル層１７ｘを成膜する。このような製造条件によれば、ソース、ドレインメタル層１７ｘの膜応力を概ね７００ＭＰａ程度の比較的低い値に設定することができる。
【００４６】
そして、ソース、ドレイン電極形成工程Ｓ２０８において、ソース、ドレインメタル層１７ｘを所望の平面形状にパターニングすることにより、薄膜トランジスタＴＦＴのソース、ドレイン電極１７が形成される。
【００４７】
このような製造方法により作製された薄膜トランジスタＴＦＴのＶｇ−Ｉｄ特性は、図１２に示すように、オフ領域ではドレイン電流Ｉｄが概ね１．０Ｅ−１２Ａ程度、あるいは、１．０Ｅ−１４Ａ程度の電流値を示した。一方、オン領域ではドレイン電流Ｉｄが概ね１．０Ｅ−０６Ａ程度の電流値を示した。また、薄膜トランジスタＴＦＴのオフ領域からオン領域への切り替わり領域（すなわち、ゲート電圧Ｖｇが０Ｖ近傍）で、ドレイン電流Ｉｄが急峻に変化する傾向を示した。
【００４８】
すなわち、本実施形態に係る薄膜トランジスタＴＦＴによれば、オフ動作時に概ね１．０Ｅ−１２Ａ程度の略一定の（安定した）微小な漏れ電流（オフ電流）が流れ、オン動作時に概ね１．０Ｅ−０６Ａ程度の略一定の比較的高いドレイン電流Ｉｄが流れることが判明した。また、オフ領域とオン領域でドレイン電流Ｉｄの流れ方（電流値）が速やかに切り替わることが判明した。そして、このようなＶｇ−Ｉｄ特性の傾向は、本実施形態に係る製造方法を適用した複数の薄膜トランジスタＴＦＴにおいて、略同等に観測された。
【００４９】
ここで、上述した比較例に係る薄膜トランジスタの製造方法（図６参照）を適用した場合と、本実施形態における薄膜トランジスタとの素子特性を比較検証する。
図６のプロセスフローに示したように、上述した比較例に係る薄膜トランジスタの製造方法のソース、ドレイン金属膜成膜工程Ｓ５０７において、通常の膜応力を有するソース、ドレインメタル層１７ｘを成膜する。ここで、通常のソース−ドレインメタル層１７ｘは比較的膜応力が高く設定されている。具体的には、例えばチェンバー内のガス圧力を３mTorrに設定し、ＰＶＤ法を用いて、膜厚が１００ｎｍ（１０００Å）程度のクロム（Ｃｒ）からなるソース、ドレインメタル層１７ｘを成膜する。このような低いガス圧力条件でクロムからなるソース、ドレインメタル層１７ｘを成膜した場合、その膜応力は概ね１７００ＭＰａ程度の比較的高い値になる。
【００５０】
このような膜応力が比較的高い金属層がソース、ドレイン電極１７に適用されていると、製造時の熱処理や動作時の発熱等により隣接する層との剥がれやクラックが生じやすくなり製品歩留まりの低下を招いたり、図８に示した特性線ＳＰ２のように、ドレイン電流Ｉｄが不安定になる素子特性の劣化を招いたりするという問題を有している。
【００５１】
これについて、発明者らが各種実験を通して鋭意検討した結果、第２の実施形態に示したように、薄膜トランジスタＴＦＴのソース、ドレイン電極１７に適用されるメタル層の膜応力が、薄膜トランジスタＴＦＴの素子特性（Ｖｇ−Ｉｄ特性）に密接に関連していることが判明した。
【００５２】
そこで、第２の実施形態係る薄膜トランジスタにおいては、特に、ソース、ドレイン電極１７の膜応力を通常よりも低い値に設定する。これにより、ソース、ドレイン電極１７が隣接する層との剥がれやクラックの発生を抑制して製品の歩留まりを向上させることができるとともに、図１２に示したように、図８に特性線ＳＰ１として示したＶｇ−Ｉｄ特性の理想的な挙動に近似する素子特性を得ることができた。したがって、本実施形態に係る薄膜トランジスタ（トランジスタ基板）を、表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合であっても、製品の歩留まりを向上させることができるとともに、良好な画質の表示装置を実現することができる。
【００５３】
なお、本実施形態においては、ソース、ドレイン電極１７として、クロム（Ｃｒ）を適用した場合について比較検証を行ったが、本発明はこれに限定されるものではない。すなわち、本発明は、通常よりも膜応力の低い金属層や導電層を用いて薄膜トランジスタのソース、ドレイン電極を形成するものであれば、他の導電材料や成膜条件を適用するものであってもよいことはいうまでもない。
【００５４】
＜第３の実施形態＞
次に、本発明に係るトランジスタ基板及びその製造方法の第３の実施形態について説明する。
図１３は、第３の実施形態に係るトランジスタ基板の製造方法の一例を示すプロセスフローである。ここで、上述した第１及び第２の実施形態と同等の製造工程については説明を簡略化する。
【００５５】
第３の実施形態に係るトランジスタ基板は、上述した第１及び第２の実施形態の両方の特徴を備えた素子構造を有している。すなわち、本実施形態に係る薄膜トランジスタＴＦＴは、第１の実施形態に示したように、薄膜トランジスタＴＦＴの半導体層１４のうち、チャネル保護層１５の下層に形成され、かつ、ソース、ドレイン電極１７間に側壁部が露出する領域（及びその近傍領域）が、酸素プラズマ処理により酸化処理されている。また、本実施形態に係る薄膜トランジスタＴＦＴは、第２の実施形態に示したように、薄膜トランジスタＴＦＴのソース、ドレイン電極１７が膜応力の低い金属層により形成されている。
【００５６】
そして、このような素子構造を有する薄膜トランジスタの製造方法は、図１３に示すように、上述した第１及び第２の実施形態と同様に、製造工程Ｓ３０１〜Ｓ３０６の後、低応力ソース、ドレイン金属膜成膜工程Ｓ３０７及びソース、ドレイン電極形成工程Ｓ３０８を実行して、低応力の金属層からなるソース、ドレイン電極１７をパターニング形成する。また、本実施形態に係る製造方法は、図１３に示すように、ソース、ドレイン電極形成工程Ｓ３０８及び高ドープ半導体層、半導体層形成工程Ｓ３０９の後に酸素プラズマ処理工程Ｓ３１０を実行して、ソース、ドレイン電極１７をマスクとして用いてパターニングされた半導体層１４の側壁部を酸化処理する。
【００５７】
このように、第３の実施形態に係るトランジスタ基板及びその製造方法は、上述した第１及び第２の実施形態の特徴を合わせ持っているので、薄膜トランジスタの素子特性を改善することができる。したがって、本実施形態に係る薄膜トランジスタ（トランジスタ基板）を、表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合であっても、製品の歩留まりを向上させることができるとともに、良好な画質の表示装置を実現することができる。
【００５８】
なお、上述した第１乃至第３の実施形態においては、本発明に係るトランジスタ基板として、半導体層上にチャネル保護層を備えたチャネルストッパー型の薄膜トランジスタについて、具体的な素子構造や製造方法について説明した。本発明はこれに限定されるものではなく、半導体層上にチャネル保護層を備えないチャネルエッチング型の薄膜トランジスタについても、同様の素子構造及び製造方法を適用することにより、製品の歩留まりを向上させることができるとともに、良好な画質の表示装置を実現することができる。
【００５９】
＜発光装置への適用例＞
次に、上述した各実施形態に係るトランジスタ基板を適用可能な発光装置（表示装置）及び画素について説明する。ここで、以下に示す適用例においては、表示パネルとして、有機エレクトロルミネッセンス素子（有機ＥＬ素子）を有する複数の画素を２次元配列した構成を有し、各画素が画像データに応じた輝度階調で発光動作することにより画像情報を表示する有機ＥＬ表示パネルに、本発明のトランジスタ基板を適用する場合について説明する。なお、本発明はこの適用例に限定されるものではなく、液晶表示パネル等の他の表示方法により画像情報を表示する表示パネルに適用するものであってもよい。
【００６０】
図１４は、本発明に係るトランジスタ基板が適用される表示装置の第１の構成例を示す概略構成図であり、図１５は、本発明に係るトランジスタ基板が適用される表示装置の第２の構成例を示す概略構成図である。図１４（ａ）、図１５（ａ）は、各構成例に係る表示装置の概略構成図であり、図１４（ｂ）、図１５（ｂ）は、各構成例に係る表示装置に適用される画素の等価回路図である。なお、第２の構成例において、第１の構成例と同等の構成については説明を簡略化する。
【００６１】
（第１の構成例）
図１４（ａ）に示すように、第１の構成例に係る表示装置１００は、少なくとも、複数の画素ＰＩＸが二次元配列された表示パネル１１０と、各画素ＰＩＸを選択状態に設定するための選択ドライバ（選択駆動回路）１２０と、各画素ＰＩＸに画像データに応じた階調信号を供給するためのデータドライバ（信号駆動回路）１３０と、を備えている。ここで、表示パネル１１０を表示駆動するための選択ドライバ１２０やデータドライバ１３０は、薄膜トランジスタを適用した回路構成を有し、当該薄膜トランジスタとして上述した第１乃至第３の実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。
【００６２】
本構成例に係る表示パネルに配列される画素ＰＩＸは、例えば図１４（ｂ）に示すように、発光駆動回路ＤＣと有機ＥＬ素子ＯＥＬとを備え、発光駆動回路ＤＣにより画像データに応じた電流値の発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給することにより、当該画像データに応じた所定の輝度階調で有機ＥＬ素子ＯＥＬを発光させる。
【００６３】
発光駆動回路ＤＣは、例えば図１４（ｂ）に示すように、トランジスタＴｒ１１、Ｔｒ１２とキャパシタＣｓとを備えている。トランジスタＴｒ１１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子がデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が高電位の電源電圧Ｖsaに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）及びソース端子（接点Ｎ１２）に接続されている。
【００６４】
ここでは、トランジスタＴｒ１１、Ｔｒ１２はいずれも、ｎチャネル型の薄膜トランジスタが適用され、上述した第１乃至第３の実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。なお、トランジスタＴｒ１１、Ｔｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート・ソース間に形成される寄生容量、又は、該ゲート・ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００６５】
また、有機ＥＬ素子ＯＥＬは、アノード端子（アノード電極）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード端子（カソード電極）が低電位の基準電圧Ｖsc（例えば接地電圧Ｖgnd）に接続されている。
【００６６】
画素ＰＩＸに接続される選択ラインＬｓは、上述した選択ドライバ１２０に接続されて、所定のタイミングで選択レベル又は非選択レベルの選択電圧Ｖselが印加される。また、データラインＬｄは、上述したデータドライバ１３０に接続されて、上記選択電圧Ｖselにより選択状態に設定された画素ＰＩＸに対して、画像データに応じた階調信号（階調電圧）Ｖdataが印加される。
【００６７】
このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１がオン動作して画素ＰＩＸを選択状態に設定する。そして、このタイミングに同期して、データドライバ１３０から画像データに応じた電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ１１を介して、階調電圧Ｖdataに応じた電位が接点Ｎ１１（トランジスタＴｒ１２のゲート端子）に印加される。
【００６８】
これにより、トランジスタＴｒ１２が階調電圧Ｖdataに応じた導通状態でオン動作して、ドレイン・ソース間に所定の電流値の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬは、階調電圧Ｖdata（すなわち画像データ）に応じた輝度階調で発光する。このとき、トランジスタＴｒ１２のゲート・ソース間に接続されたキャパシタＣｓには、接点Ｎ１１に印加された階調電圧Ｖdataに基づいて電荷が蓄積（充電）される。
【００６９】
次いで、非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１がオフ動作して画素ＰＩＸを非選択状態に設定する。これにより、上記キャパシタＣｓに蓄積された電荷（すなわち、ゲート・ソース間の電位差）が保持されて、トランジスタＴｒ１２のゲート端子に階調電圧Ｖdataに相当する電圧が印加される。したがって、トランジスタＴｒ１２のドレイン・ソース間に上記の発光動作状態と同等の電流値の発光駆動電流が流れて、有機ＥＬ素子ＯＥＬは発光状態を継続する。そして、このような表示駆動動作を、表示パネル１１０に２次元配列された全ての画素ＰＩＸについて、例えば各行ごとに順次実行することにより、所望の画像情報が表示される。
【００７０】
（第２の構成例）
図１５（ａ）に示すように、第２の構成例に係る表示装置１００は、少なくとも、表示パネル１１０と、選択ドライバ１２０と、データドライバ１３０と、電源ドライバ１４０と、を備えている。すなわち、本構成例に係る表示装置１００は、第１の構成例に示した構成に加え、電源ドライバ１４０を備えている。ここで、上述した第１の構成例と同様に、表示パネル１１０を表示駆動するための選択ドライバ１２０やデータドライバ１３０、電源ドライバ１４０は、薄膜トランジスタを適用した回路構成を有し、当該薄膜トランジスタとして上述した第１乃至第３の実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。
【００７１】
本構成例に係る表示パネルに配列される画素ＰＩＸに設けられる発光駆動回路ＤＣは、例えば図１５（ｂ）に示すように、トランジスタＴｒ２１〜Ｔｒ２３とキャパシタＣｓとを備えている。トランジスタＴｒ２１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２１に接続されている。トランジスタＴｒ２２は、ゲート端子が選択ラインＬｓに接続され、ソース端子がデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタＴｒ２３は、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、トランジスタＴｒ２３のゲート端子（接点Ｎ２１）及びソース端子（接点Ｎ２２）に接続されている。
【００７２】
ここで、本構成例においても、トランジスタＴｒ２１〜Ｔｒ２３はいずれも、ｎチャネル型の薄膜トランジスタが適用され、上述した第１乃至第３の実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。また、キャパシタＣｓは、トランジスタＴｒ２３のゲート・ソース間に形成される寄生容量、又は、該ゲート・ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００７３】
また、有機ＥＬ素子ＯＥＬは、アノード端子（アノード電極）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード端子（カソード電極）が低電位の基準電圧Ｖsc（例えば接地電圧Ｖgnd）に接続されている。画素ＰＩＸに接続される電源ラインＬａは、上述した電源ドライバ１４０に接続されて、所定のタイミングで発光レベル又は非発光レベルの電源電圧Ｖsaが印加される。
【００７４】
このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間においては、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加するとともに、電源ドライバ１４０から電源ラインＬａに非発光レベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加することにより、トランジスタＴｒ２１、Ｔｒ２２がオン動作して画素ＰＩＸを選択状態に設定する。そして、このタイミングに同期して、データドライバ１３０から画像データに応じた負の電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ２２を介して、階調電圧Ｖdataに応じた電位が接点Ｎ２２（トランジスタＴｒ２３のソース端子）に印加される。
【００７５】
これにより、トランジスタＴｒ２３がオン動作して、トランジスタＴｒ２３のゲート・ソース間に生じた電位差に応じた書込電流が、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２、トランジスタＴｒ２２を介してデータラインＬｄ方向に流れる。このとき、キャパシタＣｓには、接点Ｎ２１及びＮ２２間に生じた電位差に応じた電荷が蓄積される。
【００７６】
ここで、電源ラインＬａには、基準電圧Ｖsc以下の電源電圧Ｖsaが印加され、さらに、書込電流が画素ＰＩＸからデータラインＬｄ方向に引き抜くように設定されている。これにより、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず、有機ＥＬ素子ＯＥＬは発光しない（非発光動作）。そして、このような書込動作を、表示パネル１１０に２次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行する。
【００７７】
次いで、非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ２１、Ｔｒ２２がオフ動作して画素ＰＩＸを非選択状態に設定する。これにより、上記キャパシタＣｓに選択期間において蓄積された電荷が保持されるので、トランジスタＴｒ２３はオン状態を維持する。そして、電源ドライバ１４０から電源ラインＬａに発光レベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaを印加することにより、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れる。
【００７８】
このとき、キャパシタＣｓに蓄積される電荷（電圧成分）は、トランジスタＴｒ２３において階調電圧Ｖdataに対応する書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、当該書込電流と略同等の電流値となる。これにより、各画素ＰＩＸの有機ＥＬ素子ＯＥＬは、書込動作時に書き込まれた画像データ（階調電圧Ｖdata）に応じた輝度階調で発光し、表示パネル１１０に所望の画像情報が表示される。
【００７９】
このように、上述した各実施形態に示したトランジスタ基板（薄膜トランジスタ）は、表示装置を構成する駆動ドライバや、表示パネルに複数配列される画素（発光駆動回路）のスイッチング素子や駆動素子として適用することができるものであり、これにより、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８０】
なお、上述した第１及び第２の構成例（図１４、図１５）に示した発光駆動回路ＤＣは、画像データに応じた電圧値の階調電圧Ｖdataを各画素ＰＩＸに印加することにより、各画素ＰＩＸの発光素子（有機ＥＬ素子ＯＥＬ）に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作（表示動作）させる電圧指定型の階調制御方式に対応した回路構成を備えた場合について説明した。本発明に係るトランジスタ基板が適用可能な表示装置は、これに限定されるものではなく、例えば、画像データに応じた電流値の階調電流を各画素ＰＩＸに供給することにより、各画素ＰＩＸの発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作させる電流指定型の階調制御方式に対応した回路構成を有する発光駆動回路を備えたものであってもよい。なお、第２の構成例に示した発光駆動回路ＤＣは、上記の電圧指定型及び電流指定型のいずれの階調制御方式にも対応した回路構成を有している。
【００８１】
＜電子機器への適用例＞
次に、上述した各実施形態に係るトランジスタ基板（薄膜トランジスタ）を備えた発光装置（表示装置）を適用した電子機器について図面を参照して説明する。
【００８２】
上述したような表示パネル１１０や駆動ドライバ（選択ドライバ１２０、データドライバ１３０、電源ドライバ１４０）を備える表示装置１００は、例えばデジタルカメラや薄型テレビジョン、モバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器の表示デバイスとして良好に適用できるものである。
【００８３】
図１６は、本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図であり、図１７は、本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図であり、図１８は、本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図であり、図１９は、本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【００８４】
図１６において、デジタルカメラ２１０は、大別して、本体部２１１と、レンズ部２１２と、操作部２１３と、上述した各実施形態に示したトランジスタ基板を備えた表示装置１００を適用した表示部２１４と、シャッターボタン２１５とを備えている。これによれば、表示部２１４における薄膜トランジスタの素子特性を改善して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８５】
また、図１７において、薄型テレビジョン２２０は、大別して、本体部２２１と、上述した各実施形態に示したトランジスタ基板を備えた表示装置１００を適用した表示部２２２と、操作用コントローラ（リモコン）２２３と、を備えている。これによれば、表示部２２２における薄膜トランジスタの素子特性を改善して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８６】
また、図１８において、パーソナルコンピュータ２３０は、大別して、本体部２３１と、キーボード２３２と、上述した各実施形態に示したトランジスタ基板を備えた表示装置１００を適用した表示部２３３とを備えている。この場合においても、表示部２３３における薄膜トランジスタの素子特性を改善して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８７】
また、図１９において、携帯電話２４０は、大別して、操作部２４１と、受話口２４２と、送話口２４３と、上述した各実施形態に示したトランジスタ基板を備えた表示装置１００を適用した表示部２４４とを備えている。この場合においても、表示部２４４における薄膜トランジスタの素子特性を改善して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００８８】
なお、上述した各電子機器においては、本発明に係るトランジスタ基板を備えた発光装置を、表示装置（表示デバイス）として適用した場合について説明したが、本発明はこれに限定されるものではない。本発明に係るトランジスタ基板を備えた発光装置は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
【符号の説明】
【００８９】
１１      基板
１２      絶縁膜
１３      ゲート電極
１４      半導体層
１５      チャネル保護層
１６      高ドープ半導体層
１７      ソース、ドレイン電極
１００    表示装置
１１０    表示パネル
１２０    選択ドライバ
１３０    データドライバ
１４０    電源ドライバ
ＴＦＴ    薄膜トランジスタ
ＰＩＸ    画素
ＤＣ      発光駆動回路
ＯＥＬ    有機ＥＬ素子
Ｔｒ１１、Ｔｒ１２、Ｔｒ２１〜Ｔｒ２３    トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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