(57)【要約】【課題】ウォッチドッグタイマーによりＣＰＵをリセットするに際して、モジュールを必要に応じてリセットして、システムの制御上の安全性を高める。【解決手段】制御プログラムを実行するものでシステム異常時にシステム異常パルスを出力するウォッチドッグタイマー機能を有するＣＰＵ７と、モジュール２に強制リセット信号を出力するリセット回路９と、音声案内装置１０と、を備え、ＣＰＵは、システム暴走時にはリセット回路を駆動制御することでモジュールを強制リセットする一方、音声案内装置１０を駆動してシステム異常を音声で案内する。【選択図】図１
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【特許請求の範囲】
【請求項１】
プログラマブルコントローラ本体と、このプログラマブルコントローラ本体により制御される１ないし複数のモジュールとを用いたシステムにおいて、
当該プログラマブルコントローラ本体は、
モジュールを制御するプログラムを実行するもので、ウォッチドッグタイマー機能を有するＣＰＵと、
モジュールに強制リセット信号を出力するリセット回路と、
システム異常を音声で案内する音声案内装置と、を備え、
上記ＣＰＵは、ウォッチドッグタイマー機能によりシステム異常検出時にはリセット回路を駆動制御することでモジュールをリセットすると共に、上記音声案内装置を駆動制御してシステム異常を音声案内する、ことを特徴とするシステム異常の音声案内方式。
【請求項２】
上記ＣＰＵは、ウォッチドッグタイマー機能によりシステム異常検出時には上記リセット回路にシステム異常パルスを出力し、かつ、シーケンス制御状態に応じてモジュールをリセットするか否かを決めるモジュールリセット決定信号を出力し、上記リセット回路は、上記ＣＰＵからのシステム異常パルスの入力に応答してＣＰＵをリセットすると共に、ＣＰＵから入力するモジュールリセット決定信号に応じて上記モジュールをリセットする、ことを特徴とする請求項１に記載の方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラマブルコントローラシステムの分野において、当該システムの異常を音声案内する方式に関するものである。
【背景技術】
【０００２】
プログラマブルコントローラは、ユーザによりラダー言語で記述されて作成されたラダープログラム（制御プログラム）を実行してそれに接続された各種機械や装置等の制御機器をシーケンス制御するようになっている。プログラマブルコントローラは、制御機器の状態に対応したスイッチやセンサ等の入力機器のＯＮ／ＯＦＦ情報を入力し、制御プログラムに沿って論理演算を実行すると共に、得られた演算結果に従い、リレー，バルブ，アクチュエータ等の出力機器に対し、ＯＮ／ＯＦＦ情報の信号を出力することで制御機器の制御を実行するようになっている。そして、このプログラマブルコントローラでは、プログラムメモリに制御プログラムを格納すると共にＣＰＵによりこの制御プログラム上の命令をフェッチさせて実行させることで、センサ等の入力機器からの入力信号に基づいてアクチュエータ等の出力機器に出力信号を出力して制御対象をシーケンス制御することが行われている。
【０００３】
このようなプログラマブルコントローラシステムにおいては、ＣＰＵ、メモリ、等を内蔵したプログラマブルコントローラ本体を有し、メモリには上記制御機器を制御するための制御プログラムを格納し、ＣＰＵにより制御プログラムを実行することで、プログラマブルコントローラ本体に接続された各種モジュールを制御することができるようになっている。
【０００４】
モジュールにはＩ／Ｏモジュール、通信モジュール等がある。Ｉ／Ｏモジュールは入力機器、出力機器が接続され、これら機器とプログラマブルコントローラ本体との間で信号を入・出力するようになっている。
【０００５】
プログラマブルコントローラ本体では、制御プログラムの誤動作などにより例えば予め定められた時間内に処理が終了しないなどの異常が発生した際には、制御プログラムの実行を停止させる必要があり、このため、ＣＰＵモジュール内に、ＣＰＵ動作監視のため、ウォッチドッグタイマーを設けることが考えられる。
【０００６】
ウォッチドッグタイマーは、プログラマブルコントローラシステム上で動作している制御プログラムに定期的に信号を送らせ、一定周期を経過してもウォッチドッグタイマーに信号を送らなかった場合、制御プログラムにバグなどがあってＣＰＵが暴走（システム暴走）するなどのシステム異常状態にあると判断し、ＣＰＵに強制リセットをかけることで、プログラム動作を停止したり、再起動したりする。なお、システム暴走をウォッチドッグタイマーで監視する従来技術としては、例えば下記特許文献１を挙げることができる。
【０００７】
上記のように、ＣＰＵが強制リセットされる態様としてはＣＰＵ暴走によるプログラム動作の異常以外にも例えば電源瞬停等がある。そのため、システムユーザからは、ＣＰＵが強制リセットされても、その原因がシステム異常なのかどうかが判らない。そして、ＣＰＵ再起動により制御が再開されると、再度、システム暴走状態で機能モジュールのうち特にＩ／Ｏモジュールを介して制御機器が異常制御されてしまう可能性が高い。このようなシステム制御は好ましくない。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−３２３６３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明により解決すべき課題は、ウォッチドッグタイマーによりシステム異常が検出された際に、モジュールをリセットできるようにして、システム制御再開時に、システム制御上の安全性を高めることである。
【００１０】
本発明により解決すべき他の課題は、システム異常を音声案内できるようにして、メンテナンスをより適確、迅速に行えるようになし、システム制御再開に際してのシステムの制御上の安全性をより高めることである。
【課題を解決するための手段】
【００１１】
本発明によるシステム異常の音声案内方式は、プログラマブルコントローラ本体と、このプログラマブルコントローラ本体により制御される１ないし複数のモジュールとを用いたシステムにおいて、当該プログラマブルコントローラ本体は、モジュールを制御するプログラムを実行するもので、ウォッチドッグタイマー機能を有するＣＰＵと、モジュールに強制リセット信号を出力するリセット回路と、システム異常を音声で案内する音声案内装置と、を備え、上記ＣＰＵは、ウォッチドッグタイマー機能によりシステム異常検出時にはリセット回路を駆動制御することでモジュールをリセットすると共に、上記音声案内装置を駆動制御してシステム異常を音声で案内する、ことを特徴とするものである。
【００１２】
モジュールは、その呼称になんら限定されるものではなく、装置、ユニット、デバイス、等、すべてに適用することができる。
【００１３】
また、プログラマブルコントローラの意義に関して、プログラマブルロジックコントローラ、シーケンサ等、その名称に限定されるものではなく、また、上記ＣＰＵを内蔵したプログラマブルコントローラ本体とモジュールとが別々である場合、一体の場合、いずれも含む。
【００１４】
本発明では、ＣＰＵはウォッチドッグタイマー機能によりシステム異常を検出すると、リセット回路を強制リセットできるので、ＣＰＵがシステム異常以外の原因で強制リセットされ、ユーザがその原因を判らない場合において、ＣＰＵ再起動により制御が再開されたときに、再度、システム異常でＣＰＵが暴走しても、モジュールがリセットされているから、システム制御上、安全である。そして、本発明では、そのことを、音声案内装置により音声案内をするので、ユーザはよりシステム異常を認識できるようになり、システムをより安全に運転制御することができるようになる。
【００１５】
本発明において、好ましい態様は、上記ＣＰＵは、ウォッチドッグタイマー機能によりシステム異常検出時には上記リセット回路にシステム異常パルスを出力し、かつ、シーケンス制御状態に応じてモジュールをリセットするか否かを決めるモジュールリセット決定信号を出力し、上記リセット回路は、上記ＣＰＵからのシステム異常パルスの入力に応答してＣＰＵをリセットすると共に、ＣＰＵから入力するモジュールリセット決定信号に応じて上記モジュールをリセットすることである。
【００１６】
この態様では、制御ターゲットの状態から、モジュールを強制リセットする必要が無い場合は、ＣＰＵはモジュールを強制リセットしないとする信号をリセット回路に出力すれば、モジュールは強制リセットされない。一方、制御ターゲットの状態からモジュールを強制リセットする必要がある場合、モジュールを強制リセットするという信号をリセット回路に出力し、モジュールを強制リセットすることができる。
【発明の効果】
【００１７】
本発明によれば、ウォッチドッグタイマーによりシステム異常が検出されてＣＰＵがリセットされたとき、ＣＰＵにより制御されるモジュールに対しては必要に応じてリセットでき、これにより、リセット後にＣＰＵが再起動され、再度、システムが暴走しても、モジュールがリセットされているために、暴走ＣＰＵによりモジュールが制御されてしまうおそれがなくなる。結果として、本発明では、ＣＰＵ暴走等のシステム異常からシステムの制御上の安全性を高めることができる。そして、本発明では、システム異常を音声案内装置にて音声で案内するので、ユーザは、よりシステムを安全に運転制御することができるようになる。
【図面の簡単な説明】
【００１８】
【図１】図１は本発明の実施の形態にかかるプログラマブルコントローラシステムの概略構成を示す図である。
【図２】図２はプログラマブルコントローラ本体内のＣＰＵの機能ブロック構成を示す図である。
【発明を実施するための形態】
【００１９】
以下、添付した図面を参照して、本発明の実施の形態に係るプログラマブルコントローラシステムの異常の音声案内方式を説明する。
【００２０】
図１は同システムの概略構成を示す。同図を参照して、このプログラマブルコントローラシステムは、制御プログラムを実行するＣＰＵを含むプログラマブルコントローラ本体１と、当該プログラマブルコントローラ本体に接続されている複数のモジュール２と、制御ターゲット３と、を備える。このプログラマブルコントローラ本体１と、モジュール２とを含めて全体をプログラマブルコントローラと称する。モジュール２は例えばＩ／Ｏモジュール、通信モジュール、等の各種インテリジェント機能を有するモジュールである。実施の形態では、このモジュール２は、Ｉ／Ｏモジュールとする。このＩ／Ｏモジュール２には制御ターゲット３が接続される。制御ターゲット３は、内部に図示略の入力機器、出力機器を含むと共に、制御対象である機械、設備を含む。プログラマブルコントローラ本体１と、Ｉ／Ｏモジュール２とは、バス４で接続されている。制御プログラムは、ラダープログラムであるが、これに限定されない。
【００２１】
プログラマブルコントローラ本体１は、制御プログラムを格納するプログラムメモリ５、ワークメモリ６、システム全体の制御を司るＣＰＵ７、Ｉ／Ｏインターフェース８、リセット回路９、音声案内装置１０、および異常個所メモリ１１を具備する。
【００２２】
プログラムメモリ５は、ラダープログラム、システム制御プログラム、各種のアプリケーションプログラム等を格納することができる。このアプリケーションプログラムの１つが、実施の形態の強制リセットを行うための強制リセットプログラムである。また、もう１つのアプリケーションプログラムが、システム異常時にその異常を音声案内するための音声案内プログラムである。さらに、もう１つのアプリケーションプログラムが、システム異常時にその異常個所を分析するための異常個所分析プログラムである。
【００２３】
ワークメモリ６はＣＰＵ７がそのワークに用いるメモリである。Ｉ／Ｏインターフェース８は、ＣＰＵ７とＩ／Ｏモジュール２とのインターフェースを行う。
【００２４】
ＣＰＵ７は、図２で機能的にそのブロック構成を示すように、ラダープログラム実行／異常監視部７ａ、ウォッチドッグタイマー部７ｂ、およびモジュールリセット決定信号出力部７ｃ、を有する。
【００２５】
ラダープログラム実行／異常監視部７ａでは、プログラムメモリ５に格納するラダープログラムを実行する。ラダープログラム実行／異常監視部７ａは、ラダープログラムに従い、Ｉ／Ｏインターフェース８を介して、制御ターゲット３との間で、入力機器から制御機器の制御状況に関連する入力信号を入力処理し、制御機器を制御する出力信号を出力処理する。この場合、ラダープログラム実行／異常監視部７ａは、ワークメモリ６をそのワークに用いる。
【００２６】
ウォッチドッグタイマー部７ｂでは、ラダープログラム実行／異常監視部７ａによるラダープログラム実行開始と共に、ウォッチドッグタイマー監視を開始させる。ウォッチドッグタイマー部７ｂは、ラダープログラム実行／異常監視部７ａのラダープログラム実行に異常があるかどうかを監視するため、ラダープログラム実行／異常監視部７ａから定期的に監視信号を送らせる。ラダープログラム実行／異常監視部７ａから一定周期を経過してもウォッチドッグタイマー部７ｂに監視信号が送られてこなかった場合、ウォッチドッグタイマー部７ｂは、制御プログラムにバグなどがあって、システム異常状態にあると判断して、システム異常パルスを端子ＷＤＴからリセット回路９に出力する。リセット回路９からはＣＰＵ７の端子ＲＳＴを介してラダープログラム実行／異常監視部７ａにリセット信号が入力され、これにより、ラダープログラム実行／異常監視部７ａは、プログラム実行をリセットする。
【００２７】
そして、ウォッチドッグタイマー部７ｂは、その判断結果をモジュールリセット決定信号出力部７ｃにも出力する。モジュールリセット決定信号出力部７ｃは、その判断結果の入力に応答して、モジュールリセット決定信号を端子ＭＷＤＴからリセット回路９に出力する。
【００２８】
また、保持回路９ａは、ＣＰＵ７のラダープログラム実行／異常監視部７ａに割り込み信号ＩＮＴを入力する。ラダープログラム実行／異常監視部７ａはこの割り込み信号ＩＮＴの入力に応答して、音声案内装置１０を駆動制御してシステム異常を音声案内プログラムに従い、音声案内する。このモジュールリセット決定信号は、Ｉ／Ｏモジュール２を強制リセットするか否かを選択し、そのいずれか一方に決める信号である。
【００２９】
リセット回路９は、システム異常パルスを保持する保持回路９ａと、Ｉ／Ｏモジュール２に強制リセット信号を出力する強制リセット信号出力回路９ｂと、を備える。保持回路９ａには、ＣＰＵ７のシステム異常パルス信号出力端子ＷＤＴからシステム異常パルスを入力することができるようになっている。保持回路９ａは、このシステム異常パルスの入力に応答してリセット信号を出力するようになっている。このリセット信号はＣＰＵ７のリセット信号入力端子ＲＳＴに入力され、ＣＰＵ７はリセットされる。また、このリセット信号は、強制リセット信号出力回路９ｂに入力される。
【００３０】
強制リセット信号出力回路９ｂは、保持回路９ａからリセット信号を入力すると共に、ＣＰＵ７の出力端子ＭＷＤＴからＩ／Ｏモジュール２を強制リセットするか否かを決定するモジュールリセット決定信号を入力する。強制リセット信号出力回路９ｂは、Ｉ／Ｏモジュール２を強制リセットするという内容のモジュールリセット決定信号がＣＰＵ７から入力されると、Ｉ／Ｏモジュール２にはそれを強制リセットするリセット信号を出力する。これによりＩ／Ｏモジュール２は強制リセットされる。このリセット信号は、図面上は、バス４を介して、強制リセット信号出力回路９ｂからＩ／Ｏモジュール２に入力されるようになっているが、図示略のリセット信号線により、強制リセット信号出力回路９ｂとＩ／Ｏモジュール２とを接続し、このリセット信号線を介して、強制リセット信号出力回路９ｂからＩ／Ｏモジュール２に入力することができる。
【００３１】
以上においては、プログラマブルコントローラ本体１のＣＰＵ７からシステム異常パルスが出力された場合、リセット回路９は、ＣＰＵ７からのモジュールリセット決定信号に応じてモジュール２を強制リセットするかどうかを選択して決定する。制御ターゲット３内の機器制御状態から、Ｉ／Ｏモジュール２を強制リセットする必要が無い場合は、ＣＰＵ７はＩ／Ｏモジュール２を強制リセットしないモジュールリセット決定信号をリセット回路９に出力し、Ｉ／Ｏモジュール２を強制リセットしない。一方、機器制御状態からＩ／Ｏモジュール２を強制リセットする必要がある場合、Ｉ／Ｏモジュール２を強制リセットするというモジュールリセット決定信号をリセット回路９に出力して、Ｉ／Ｏモジュール２を強制リセットする。このことにより、本実施の形態では、ユーザが、システム異常により、ＣＰＵ７を強制リセットし、次に、ＣＰＵ再起動により制御が再開される場合、機器を安全に制御することができるようになる。
【００３２】
本実施の形態では、上記構成のシステムにおいて、音声案内装置１０を設けたことを特徴とする。この音声案内装置１０は、音声合成ＩＣより構成された音声出力制御部１０ａと、この制御部１０ａから出力される音声を増幅する音声アンプ１０ｂと、アンプ１０ｂで増幅された音声を放出するスピーカ１０ｃと、を含んで構成される。
【００３３】
そして、実施の形態では、ＣＰＵ７において、そのラダープログラム実行／異常監視部７ａは、システム異常に際しては、割り込み信号ＩＮＴの入力に応答して、音声案内装置１０を駆動して、音声で案内する。
【００３４】
ＣＰＵ７は、ウォッチドッグタイマー機能により、シーケンス制御している段階で、システム異常発生を検出した時、異常個所メモリ１１に、そのシステム異常発生タイミング時点での回路、装置等のデータを記憶制御する。そして、異常個所分析プログラムを実行して、上記タイミングで例えばＣＰＵ７の周辺回路がその異常個所である場合、音声案内装置１０によりそのことを音声案内させる。こうした音声案内においては、異常個所が何処であるかを特定できる音声で案内するから、ユーザは、異常個所に対するメンテナンス等を行うことができて好ましい。
【００３５】
以上説明したように本実施の形態では、ウォッチドッグタイマー機能によりシステム異常が検出されてＣＰＵ７がリセットされたとき、ＣＰＵ７により制御されるＩ／Ｏモジュール２に対しては必要に応じてリセットでき、これにより、リセット後にＣＰＵ７が再起動され、再度、システムが暴走しても、Ｉ／Ｏモジュール２がリセットされているために、暴走ＣＰＵ７によりＩ／Ｏモジュール２が制御されてしまうおそれがなくなる。結果として、ＣＰＵ暴走等のシステム異常からシステムの制御上の安全性を高めることができる。そして、システム異常を音声案内装置１０にて音声案内するので、ユーザは、よりシステムを安全に運転制御することができるようになる。
【符号の説明】
【００３６】
１  プログラマブルコントローラ本体
５  プログラムメモリ
６  ワークメモリ
７  ＣＰＵ
９  リセット回路
１０  音声案内装置
１１  異常個所メモリ
２  Ｉ／Ｏモジュール
３  制御ターゲット
４  バス
【図１】
2011008495.tif 000003
【図２】
2011008495.tif 000004