(57)【要約】【課題】従来の駆動回路よりも上記アナログ−デジタル変換部の数を増やさず、従来の駆動回路よりもセンサ動作最小周期を短くしない上で、センサ電圧の取り込み速度を高速化出来る駆動回路、及び該駆動回路を備える、表示装置及びスキャナを提供する。【解決手段】ソースドライバ４の端子Ｐ１にセンサ回路ＳＣ１から入力されるセンサ電圧Ｖｓ１と、ソースドライバ４の端子Ｐ２にセンサ回路ＳＣ２から入力されるセンサ電圧Ｖｓ２とをアナログ−デジタル変換するＡＤ変換部４５Ａを備えており、端子Ｐ１は、データ信号線ＳＬ１に出力するソース出力Ｖｄ１の出力端子を兼ねており、端子Ｐ２は、データ信号線ＳＬ２に出力するソース出力Ｖｄ２の出力端子を兼ねており、センサ電圧Ｖｓ１と、センサ電圧Ｖｓ２とが、ＡＤ変換部４５Ａに時分割で入力される。【選択図】図１
2011059397.tif 000002
【特許請求の範囲】
【請求項１】
駆動回路であって、
上記駆動回路の第１の端子に第１のセンサ回路から入力される第１のアナログ信号と、上記駆動回路の第２の端子に第２のセンサ回路から入力される第２のアナログ信号とをアナログ−デジタル変換するアナログ−デジタル変換部を備えており、
上記第１の端子は、第１のデータ信号線に出力する第１のデータ信号の出力端子を兼ねており、
上記第２の端子は、第２のデータ信号線に出力する第２のデータ信号の出力端子を兼ねており、
上記第１のアナログ信号と、上記第２のアナログ信号とが、上記アナログ−デジタル変換部に時分割で入力されることを特徴とする駆動回路。
【請求項２】
１つの上記第１の端子及び１つの上記第２の端子に対して上記アナログ−デジタル変換部を１つ備えていることを特徴とする請求項１に記載の駆動回路。
【請求項３】
上記第１の端子は、表示パネルの表示領域に備えられる第１の光センサの光検出強度に応じたセンサ出力が上記第１のアナログ信号として入力される端子であることを特徴とする請求項１または２に記載の駆動回路。
【請求項４】
上記第２の端子は、表示パネルの表示領域に備えられる第２の光センサの光検出強度に応じたセンサ出力が上記第２のアナログ信号として入力される端子であることを特徴とする請求項１または２に記載の駆動回路。
【請求項５】
請求項１から４までのいずれか１項に記載の駆動回路を備えていることを特徴とする表示装置。
【請求項６】
上記駆動回路がＣＯＧ方式により表示パネルに実装されていることを特徴とする請求項５に記載の表示装置。
【請求項７】
請求項１または２に記載の駆動回路を備えていることを特徴とするスキャナ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路及び該駆動回路を備える、表示装置及びスキャナに関する。
【背景技術】
【０００２】
液晶表示装置の画素回路に光センサを備えた構成のものがある。
【０００３】
図２０は、特許文献１に記載されたこのような表示装置が備える表示領域の構成と、当該表示領域を駆動する回路ブロックとを示す。
【０００４】
表示領域１０において、画素は表示画素２６とホトセンサ画素２７とを備えている。
【０００５】
表示画素２６は、縦横に列設されるソース信号線２３およびゲート信号線２２ａの各交点もしくは近傍に形成される。表示画素２６は、ＴＦＴ３２と、ＴＦＴ３２の一端に形成された画素電極６１と共通電極との間に構成される液晶容量と、共通信号線３１との間に接続される補助容量３５とから構成される。
【０００６】
ホトセンサ画素２７は、ホトダイオードとして動作するＴＦＴ６４と、プリチャージ電圧を保持する補助容量６３と、ソースフォロワとして動作するＴＦＴ６２ｂと、プリチャージ電圧を補助容量６３に印加するスイッチング素子として動作するＴＦＴ６２ａと、ＴＦＴ６２ｂのソースフォロワ出力をホトセンサ出力信号線２５に選択して出力するＴＦＴ６２ｃとから構成される。ＴＦＴ６２ａの一端子はプリチャージ電圧信号線２４に接続されている。ＴＦＴ６２ａのゲートはゲート信号線２２ｃに接続されている。ホトセンサ素子であるＴＦＴ６４、ＴＦＴ６２ｂ、および、補助容量６３の一端子は、共通信号線３１に接続されている。ＴＦＴ６４および補助容量６３の他端はＴＦＴ６２ｂのゲートに接続されている。ＴＦＴ６２ｃのゲートはゲート信号線２２ｂに接続されている。
【０００７】
また、ゲート信号線２２ａはゲートドライバ回路１２ａによって、ゲート信号線２２ｂ・２２ｃはゲートドライバ回路１２ｂによって、プリチャージ電圧信号線２４およびホトセンサ出力信号線２５はホトセンサ処理回路１８によって、ソース信号線２３はソースドライバ１４によって、それぞれ駆動される。
【０００８】
ＴＦＴ６２ａはホトセンサ処理回路１８からプリチャージ電圧信号線２４に印加されたプリチャージ電圧をＴＦＴ６４の一端子に印加する。ゲート信号線２２ｃにオン電圧が印加されると、ＴＦＴ６２ａがオンする。プリチャージ電圧は、ＴＦＴ６２ｂがオンする電圧（閾値電圧Ｖｔｈ以上）である。ＴＦＴ６４は光が照射されると光の強度に応じてリークするので、補助容量６３に保持された電荷がＴＦＴ６４のチャンネル間を通じて放電される。
【０００９】
ホトセンサ画素２７では、ＴＦＴ６２ａにより、初期にはプリチャージ電圧がＴＦＴ６２ｂのゲートに印加されているが、ＴＦＴ６４に光が照射されて補助容量６３の両端の電圧が変化することによって、ＴＦＴ６２ｂのゲート電圧が変化する。ＴＦＴ６２ｂはソースフォロワ回路として動作する。ゲートドライバ回路１２ｂからゲート信号線２２ｂにオン電圧が印加されると、ＴＦＴ６２ｃがオンする。ＴＦＴ６２ｂがオン状態であれば、ホトセンサ出力信号線２５の電荷は、ＴＦＴ６２ｃ・６２ｂを介して、共通信号線３１に放電される（共通信号線３１の電位によっては充電される場合もある）。ＴＦＴ６２ｂの出力電圧が変化して、ホトセンサ出力信号線２５の電荷の変化することにより、ホトセンサ出力信号線２５の電位が変化する。ＴＦＴ６２ｃがオンしても、ＴＦＴ６２ｂがオフ状態であれば、ホトセンサ出力信号線２５の電荷は変化しない。
【００１０】
ホトセンサ画素２７からの出力電圧は、ホトセンサ出力信号線２５に出力されホトセンサ処理回路１８に取り込まれる。ホトセンサ処理回路１８は、アレイ基板に直接形成されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００６−２６７９６７号公報（２００６年１０月５日公開）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図２０に示されるような光センサを内蔵したパネルを備える表示装置において、光センサから出力されるデータ取り込み周期ｔを短くし、データの取り込み速度を高速化する（データの取り込み周波数を高くする）と、データの取り込みに用いるＡＤＣ（Analog to Digital Converter：アナログデジタル変換回路）の消費電流が増加したり、ＡＤＣを含み、光センサを駆動する回路を集積化したチップのサイズが増加したりすることが懸念される。この理由を以下に説明する。
【００１３】
光センサの解像度を維持したままデータの取り込み周波数を高くすると、単位時間あたりに扱うデータ量が増加する。データ量の増加に対応するためには、ＡＤＣを高速化したり、ＡＤＣの数を増やしたりする必要がある。また、取り込んだアナログのデータをＡＤＣでデジタル化したデータ量も増加する。従って、ＡＤＣの消費電流が増加したり、光センサを駆動する回路を集積化したチップのサイズが増加したりする。
【００１４】
データ量の増加に対応するために、ＡＤＣを高速化したり、ＡＤＣの数を増やしたりする例について、図２１を用いて説明する。図２１（ａ）は、ＡＤＣ１０３のデータの取り込み周波数ｆ＝６０Ｈｚである表示装置１０１の平面図である。表示装置１０１は、接触式または非接触式のパネル１０２と、４個のＡＤＣ１０３とを備えている。パネル１０２は、表示をする（出力する）だけではなく、ユーザーから見て入力機能を備えているパネルであり、Ｘ方向に４つ、Ｙ方向に６つ並ぶ光センサ回路出力端子１０４を有している。光センサ回路出力端子１０４は、例えば１つの画素に対して１つ設けられる。
【００１５】
なお、パネル１０２として、光センサ内蔵パネルのように接触でも非接触でもどちらでも認識可能なタッチパネルを用いてもよい。
【００１６】
ＡＤＣ１０３は、データ取り込み周期ｔ＝１／ｆ＝１／６０秒毎に、１つの光センサ回路出力端子１０４におけるアナログデータを取り込み、デジタルデータに変換する。変換後のデジタルデータは、図示しない処理回路へ出力される。
【００１７】
図２１（ａ）では、１個のＡＤＣ１０３が、Ｙ方向に並ぶ６つの光センサ回路出力端子１０４についてアナログデータを取り込むので、パネル１０２全体のアナログデータの取り込みには時間にして６ｔ〔秒〕となる。
【００１８】
図２１（ｂ）の表示装置１０５は、図２１（ａ）のＡＤＣ１０３を、処理を高速化したＡＤＣ１０６に置き換えた表示パネルである。表示装置１０５において、データの取り込み周波数ｆ＝６０Ｈｚ×２＝１２０Ｈｚとするために、ＡＤＣ１０６は、処理速度がＡＤＣ１０３の２倍となっている。即ち、ＡＤＣ１０６は、データ取り込み周期ｔ／２毎に、１つの光センサ回路出力端子１０４におけるアナログデータを取り込み、デジタルデータに変換出来る。
【００１９】
図２１（ｂ）の表示装置１０５は、パネル１０２全体のアナログデータの取り込み時間がｔ／２×６＝３ｔ〔秒〕となり、図２１（ａ）の表示装置１０５の半分となる。しかしＡＤＣ１０６は、処理が高速であるために消費電流がＡＤＣ１０３よりも多いという問題点を有している。なお、ＡＤＣ１０３によるデータ処理の高速化（処理時間の短縮）には限界がある。この理由については図２２を用いて後述する。
【００２０】
図２１（ｃ）の表示装置１０７は、図２１（ａ）に対してＡＤＣ１０３の個数を２倍とし、８個のＡＤＣ１０３を備えている。８個のＡＤＣ１０３は、２個ずつ４つのグループに分けられており、１つのグループにおける２個のＡＤＣ１０３により、Ｙ方向に並ぶ６つの光センサ回路出力端子１０４についてアナログデータを取り込む。１つのグループのＡＤＣ１０３が２個であるため、データ取り込み周期ｔ毎に、２つの光センサ回路出力端子１０４におけるアナログデータを取り込み、デジタルデータに変換出来る。
【００２１】
図２１（ｃ）の表示装置１０７は、パネル１０２全体のアナログデータの取り込み時間がｔ×３＝３ｔ〔秒〕となり、図２１（ａ）の表示装置１０５の半分となる。しかしＡＤＣ１０３の個数が増えたことにより、消費電流が増加するとともに、表示パネルを駆動する回路を集積化したチップのサイズが増加する。
【００２２】
以下ではＡＤＣ１０３によるデータ処理の高速化（処理時間の短縮）に限界がある理由について説明する。図２１の表示装置１０１，１０５，１０７では、パネル１０２への出力と、パネル１０２の光センサ回路からのアナログデータの入力とは、共通の信号線を用いている。パネル１０２とＡＤＣ１０３を含むＬＳＩとの間を接続する配線の本数、ひいては当該配線の全長を減らすためである。
【００２３】
よって、図２２（ａ）に示すように、外部同期信号Ｓｓと同期した状態でホストから入力されたデータに対応した表示のための電圧をパネル１０２に書き込んでいる時は、光センサ回路からのアナログデータを取り込むことは出来ない。逆に、光センサ回路からのアナログデータを取り込んでいる時は、表示用のデジタルデータをパネル１０２に出力出来ない。
【００２４】
従って、図２２（ｂ）及び図２２（ｃ）に示されるように、ある一定の時間を、光センサ回路からのアナログデータの取り込みと、ホストから入力されたデータに対応した表示のための電圧のパネル１０２への書き込みとで分け合うことになる。従って、パネル１０２の画素の充電時間、及び光センサ回路からのアナログデータの取り込み時間を充分確保出来なくなる。この結果、ＡＤＣ１０３によるデータ処理の高速化（処理時間の短縮）を行うと、表示性能を維持出来なくなる限界が生ずることとなる。
【００２５】
なお、光センサ回路からのアナログデータの取り込みラインと、ホストから入力されたデータに対応した表示のための電圧をパネル１０２へ書き込むラインとを、共用せず別々に設ければ、時間を分け合う必要はなくなる。しかしこの場合は、共用しないことで、ＬＳＩの端子数とパネルの接続部の端子数とが増え、バスラインのピッチ・バスライン幅が狭くなり、ラインの高負荷化、パネル額縁の増加、ＬＳＩチップサイズ増加などの影響が考えられ、非現実的である。
【００２６】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、従来の駆動回路よりも上記アナログ−デジタル変換部の数を増やさず、従来の駆動回路よりもセンサ動作最小周期を短くしない上で、センサ電圧の取り込み速度を高速化出来る駆動回路、及び該駆動回路を備える、表示装置及びスキャナを提供することにある。
【課題を解決するための手段】
【００２７】
本発明の駆動回路は、上記課題を解決するために、駆動回路であって、上記駆動回路の第１の端子に第１のセンサ回路から入力される第１のアナログ信号と、上記駆動回路の第２の端子に第２のセンサ回路から入力される第２のアナログ信号とをアナログ−デジタル変換するアナログ−デジタル変換部を備えており、上記第１の端子は、第１のデータ信号線に出力する第１のデータ信号の出力端子を兼ねており、上記第２の端子は、第２のデータ信号線に出力する第２のデータ信号の出力端子を兼ねており、上記第１のアナログ信号と、上記第２のアナログ信号とが、上記アナログ−デジタル変換部に時分割で入力されることを特徴とする。
【００２８】
上記発明によれば、上記第１のアナログ信号と、上記第２のアナログ信号とが、上記アナログ−デジタル変換部に時分割で入力される。これにより、上記アナログ−デジタル変換部は、あるタイミング、即ちあるフレームでは、上記第１のアナログ信号が入力される。同様に、上記あるタイミングの次のタイミング、即ちあるフレームの次のフレームでは上記第２のアナログ信号が入力される。
【００２９】
これにより、上記あるフレームにおいて入力された上記第１のアナログ信号と、上記次のフレームにおいて入力された上記第２のアナログ信号とから、１つのセンサ画像が得られる。
【００３０】
上記駆動回路では、従来の駆動回路よりも上記アナログ−デジタル変換部の数を増やさず、従来の駆動回路よりもセンサ動作最小周期を短くしないので、ＬＳＩのチップサイズ（回路規模）が従来の駆動回路よりも大きくならず、消費電流も従来の駆動回路よりも多くならない。
【００３１】
そして、上記第１のセンサ回路及び上記第２のセンサ回路をインターレース駆動する、即ち時分割で駆動することにより、１度に表示されるフレームの解像度は１／２となるが、半分ずつのデータの変化でも、検出点の変化は容易に認識出来る。従って、上記第１のアナログ信号及び上記第２のアナログ信号、即ちセンサ電圧の取り込み速度を高速化出来るとともに、複数のフレームで見れば高解像度のセンサ出力が得られる。
【００３２】
上記駆動回路では、１つの上記第１の端子及び１つの上記第２の端子に対して上記アナログ−デジタル変換部を１つ備えてもよい。
【００３３】
上記アナログ−デジタル変換部は、１つの上記第１の端子及び１つの上記第２の端子に対して１つ備えられている。よって、各アナログ−デジタル変換部は、対応する第１及び第２の端子から入力されるアナログ信号のみをアナログ−デジタル変換すればよい。
【００３４】
従って、上記駆動回路に入力された全アナログ信号のアナログ−デジタル変換を、時系列的にではなく、パラレルに短時間で行うことができるため、各アナログ−デジタル変換部として高速動作するものは必要なく、従って、低インピーダンス、高電流容量、大きなトランジスタサイズ、および、太い配線の引き回しなどの高度な仕様を要求されることがない。
【００３５】
また、アナログ−デジタル変換部が複数あるので、アナログ−デジタル変換を行う前に、入力されたアナログ信号をパラレル−シリアル変換することも不要である。
【００３６】
この結果、入力されたアナログ信号のアナログ−デジタル変換を高速に行うことができるとともに、アナログ−デジタル変換回路の低コスト化および構成の簡略化が可能になるという効果を奏する。
【００３７】
上記駆動回路では、上記第１の端子は、表示パネルの表示領域に備えられる第１の光センサの光検出強度に応じたセンサ出力が上記第１のアナログ信号として入力される端子であってもよい。
【００３８】
また、上記駆動回路では、上記第２の端子は、表示パネルの表示領域に備えられる第２の光センサの光検出強度に応じたセンサ出力が上記第２のアナログ信号として入力される端子であってもよい。
【００３９】
これらの構成により、上記第１の光センサのアナログ出力を上記第１の端子から上記駆動回路に入力してアナログ−デジタル変換することが出来るとともに、上記第２の光センサのアナログ出力を上記第２の端子から上記駆動回路に入力してアナログ−デジタル変換することが出来る。
【００４０】
本発明の表示装置は、上記課題を解決するために、上記駆動回路を備えていることを特徴としている。
【００４１】
上記の発明によれば、アナログ信号を処理する表示パネルを備えた表示装置に対して、駆動回路の実装面積を縮小することができるという効果を奏する。
【００４２】
本発明の表示装置は、上記課題を解決するために、上記駆動回路がＣＯＧ方式により表示パネルに実装されていることを特徴としている。
【００４３】
上記の発明によれば、駆動回路がＣＯＧ方式で実装される表示装置に対して、問題となりやすい駆動回路の実装面積を縮小することができるという効果を奏する。
【００４４】
本発明のスキャナは、上記課題を解決するために、上記駆動回路を備えていることを特徴としている。
【００４５】
上記の発明によれば、アナログ信号を処理するスキャン部を備えたスキャナに対して、駆動回路の実装面積を縮小することができるという効果を奏する。
【発明の効果】
【００４６】
本発明の駆動回路は、以上のように、駆動回路であって、上記駆動回路の第１の端子に第１のセンサ回路から入力される第１のアナログ信号と、上記駆動回路の第２の端子に第２のセンサ回路から入力される第２のアナログ信号とをアナログ−デジタル変換するアナログ−デジタル変換部を備えており、上記第１の端子は、第１のデータ信号線に出力する第１のデータ信号の出力端子を兼ねており、上記第２の端子は、第２のデータ信号線に出力する第２のデータ信号の出力端子を兼ねており、上記第１のアナログ信号と、上記第２のアナログ信号とが、上記アナログ−デジタル変換部に時分割で入力されるものである。
【００４７】
それゆえ、従来の駆動回路よりも上記アナログ−デジタル変換部の数を増やさず、従来の駆動回路よりもセンサ動作最小周期を短くしない上で、センサ電圧の取り込み速度を高速化出来る駆動回路、及び該駆動回路を備える、表示装置及びスキャナを提供するという効果を奏する。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態を示すものであり、表示装置においてデータ信号線駆動回路と表示／センサ領域との接続関係を示す回路図である。
【図２】複数のフレームにおけるセンサ電圧から、１つのセンサ画像が得られることを示す説明図であり、（ａ）はあるフレームにおいて一方の領域から得られるセンサ電圧を示す図であり、（ｂ）はあるフレームの次のフレームにおいて他方の領域から得られるセンサ電圧を示す図であり、（ｃ）は（ａ）のセンサ電圧と（ｂ）のセンサ電圧とから表示／センサ領域全体のセンサ電圧が得られることを示す図である。
【図３】ＡＤ変換回路が備える複数のＡＤ変換部と、一方の領域と他方の領域とに設けられたセンサ回路の出力端子との接続関係を示す図である。
【図４】（ａ）及び（ｂ）は、図３の接続関係における選択回路の選択を示す図である。
【図５】（ａ）及び（ｂ）は、図３の接続関係とは別の接続関係における選択回路の選択を示す図である。
【図６】本発明の実施形態に係る液晶表示装置をスキャナに応用した例を示す図である。
【図７】（ａ）及び（ｂ）は、モバイル機器の平面図である。
【図８】（ａ）及び（ｂ）は、モバイル機器の平面図である。
【図９】（ａ）及び（ｂ）は、駆動用ＬＳＩのソース入出力部周辺における回路の配置図である。
【図１０】本発明の実施形態を示すものであり、表示装置の構成を示すブロック図である。
【図１１】図１０の表示装置が備えるデータ信号線駆動回路の構成を示すブロック図である。
【図１２】（ａ）及び（ｂ）はともに、第１の構成と第４の構成とを組み合わせた表示／センサ領域を示す図であり、（ａ）は第４の構成にスイッチＳＷＳを持つことを示す図であり、（ｂ）は第４の構成にスイッチＳＷＳを持たないことを示す図である。
【図１３】（ａ）は、端子Ｐ１にはセンサ回路ＳＣ１のセンサ出力が出力され、端子Ｐ２にはセンサ回路ＳＣ２のセンサ出力が出力される表示／センサ領域を示す図であり、（ｂ）は、端子Ｐ１のデータと端子Ｐ２のデータとをＡＤ変換するフレーム、及び端子Ｐ３のデータと端子Ｐ４のデータとをＡＤ変換するフレームを交互にする表示／センサ領域を示す図である。
【図１４】（ａ）は図４（ａ）の変形例であり、（ｂ）は図４（ｂ）の変形例である。
【図１５】図１４に示す動作により、複数のフレームにおけるセンサ電圧から、１つのセンサ画像が得られることを示す説明図であり、（ａ）はあるフレームにおいて得られるセンサ電圧を示す図であり、（ｂ）はあるフレームの次のフレームにおいて得られるセンサ電圧を示す図であり、（ｃ）は（ａ）のセンサ電圧と（ｂ）のセンサ電圧とから表示／センサ領域全体のセンサ電圧が得られることを示す図である。
【図１６】（ａ）は図４（ａ）の変形例であり、（ｂ）は図４（ｂ）の変形例である。
【図１７】図１６に示す動作により、複数のフレームにおけるセンサ電圧から、１つのセンサ画像が得られることを示す説明図であり、（ａ）はあるフレームにおいて得られるセンサ電圧を示す図であり、（ｂ）はあるフレームの次のフレームにおいて得られるセンサ電圧を示す図であり、（ｃ）は（ａ）のセンサ電圧と（ｂ）のセンサ電圧とから表示／センサ領域全体のセンサ電圧が得られることを示す図である。
【図１８】センサデータの取りこぼしを少なくするために、隣り合うセンサデータを増やす場合の動作を示す図であり、（ａ）はあるフレームにおけるＡＤ変換部の接続を示す図であり、（ｂ）はあるフレームの次のフレームにおけるＡＤ変換部の接続を示す図である。
【図１９】（ａ）は時分割制御部を有するＡＤ変換部の回路図であり、（ｂ）は時分割制御部を時分割で制御することを示す図である。
【図２０】光センサを内蔵したパネルを備える従来の表示装置の回路図である。
【図２１】データ量の増加に対応する例を説明する図であり、（ａ）はＡＤＣのデータの取り込み周波数ｆ＝６０Ｈｚである表示パネルの平面図であり、（ｂ）は（ａ）のＡＤＣを、処理を高速化したＡＤＣに置き換えた表示パネルの平面図であり、（ｃ）は（ａ）に対してＡＤＣの個数を２倍とした表示パネルの平面図である。
【図２２】ＡＤＣによるデータ処理の高速化（処理時間の短縮）に限界がある理由について説明する図であり、（ａ）は外部同期信号と同期した状態でデジタルデータを表示していることを示す波形図であり、（ｂ）及び（ｃ）は、ある一定の時間を、光センサ回路からのアナログデータの取り込みと、ホストから入力されたデータに対応した表示のための電圧のパネルへの書き込みとで分け合うことを示す波形図である。
【発明を実施するための形態】
【００４９】
本発明の一実施形態について図１〜図１１に基づいて説明すると以下の通りである。
【００５０】
図１０に、本実施形態に係る液晶表示装置１（表示装置）の構成を示す。
【００５１】
液晶表示装置１はアクティブマトリクス型の表示装置であって、表示パネル２およびホストコントローラ３を備えている。
【００５２】
表示パネル２は、表示／センサ領域２ａと、ソースドライバ４（駆動回路、データ信号線駆動回路）と、ゲートスキャン回路５（走査信号線駆動回路）と、センサスキャン回路６とを備えている。表示／センサ領域２ａは、表示パネル２にアモルファスシリコンやポリシリコンを用いて作り込まれた領域であり、画素とセンサ回路とをマトリクス状に備えている。ソースドライバ４はＬＳＩチップを表示パネル２上に直接実装したものであり、いわゆるＣＯＧ(Chip On Glass)の形態を取る。ソースドライバ４は表示／センサ領域２ａに画素用のデータ信号をデータ信号線に供給するとともに、センサ回路ＳＣ１，ＳＣ２からの出力を処理する。ゲートスキャン回路５は、表示／センサ領域２ａの画素にデータ信号を書き込むのに用いる走査信号を走査信号線に供給する。センサスキャン回路６は、表示／センサ領域２ａのセンサ回路ＳＣ１，ＳＣ２に必要な電圧を供給する。
【００５３】
ホストコントローラ３は、表示パネル２の外部に設けられたコントロール基板であり、ソースドライバ４に供給する表示データと、ゲートスキャン回路５に供給するクロック信号やスタートパルスなどと、センサスキャン回路６に供給するクロック信号やスタートパルス、電源電圧などとを、ソースドライバ４に供給する。ゲートスキャン回路５およびセンサスキャン回路６への上記の供給信号および供給電圧は、ソースドライバ４を介して供給される。
【００５４】
なお、ゲートスキャン回路５およびセンサスキャン回路６は、ソースドライバ４に含まれてもよく、表示パネル２の外部に設けられてもよい。表示パネル２の外部に設けられた場合は、表示パネル２上に設ける場合よりも信号の振幅を大きくする。
【００５５】
図１１に、ソースドライバ４の構成を示す。
【００５６】
ソースドライバ４は、入出力インタフェース回路４１、サンプリングラッチ回路４２、ホールドラッチ回路４３、ＡＤ変換回路４５（アナログ−デジタル変換回路）、ＤＡ変換回路４６、ソース入出力回路４７、タイミング発生回路４８、データ処理回路４９、および、パネル用ロジック回路５０を備えている。
【００５７】
入出力インタフェース回路４１は、ホストコントローラ３から各種信号および電圧を受け取るブロックである。サンプリングラッチ回路４２は、入出力インタフェース回路４１から出力されるデジタル表示データを、タイミング発生回路４８の出力するタイミング信号に従って順次ラッチする。タイミング発生回路４８は、ホストコントローラ３から入出力インタフェース回路４１に入力されたデータ伝送信号から各種タイミングを取得してタイミング信号を生成するブロックである。ホールドラッチ回路４３は、サンプリングラッチ回路４２がラッチした１行分のデジタル表示データを、タイミング発生回路４８の出力するタイミング信号に従ってホールドするブロックである。ＤＡ変換回路４６は、ホールドラッチ回路４３が出力したデジタルデータをＤＡ変換（デジタル−アナログ変換）してアナログのデータ信号とするブロックである。ソース入出力回路４７は、ＤＡ変換回路４６が出力したアナログのデータ信号をバッファリングしてデータ信号線に出力するブロックである。
【００５８】
また、ＡＤ変換回路４５は、表示／センサ領域２ａのセンサ回路ＳＣ１，ＳＣ２から出力されたアナログのセンサ出力Ｖｓ１，Ｖｓ２を、データ信号線ＳＬ１Ｒ，ＳＬ１Ｇ，ＳＬ１Ｂ，ＳＬ２Ｒ，ＳＬ２Ｇ，ＳＬ２Ｂおよびソース入出力回路４７を通して受け取ってサンプルホールドし、ホールド出力したアナログのセンサ出力Ｖｓ１，Ｖｓ２をデジタルデータに変換（アナログ−デジタル変換）する。データ処理回路４９は、ＡＤ変換回路４５が出力したデジタルデータを伝送形態に従った形式に変換してホストコントローラ３に送出するブロックである。パネル用ロジック回路５０は、タイミング発生回路４８が生成したタイミング信号から、ゲートスキャン回路５およびセンサスキャン回路６に供給するタイミング信号をさらにロジック生成するブロックである。
【００５９】
図１に、表示／センサ領域２ａとソースドライバ４との接続関係の一例を示す。図１では、表示／センサ領域２ａにおいてソース書込み３時分割駆動（３ＳＳＤ）を行う例を示すが、表示／センサ領域２ａにおいてａ−Ｓｉ（アモルファスシリコン）ＴＦＴを採用し、時分割駆動を用いない場合は、以下の構成を有してもよい。
【００６０】
第１の構成は、ＴＦＴ５２の一方のソース・ドレイン端子を、表示データ出力ラインとセンサ入力ライン（パネル出力ライン）とを兼ねるラインに接続する構成である。第２の構成は、ＴＦＴ５２の一方のソース・ドレイン端子を、表示データ出力ラインとパネル電源供給ラインとを兼ねるラインに接続する構成である。第３の構成は、ＴＦＴ５２のソース・ドレイン端子を両方とも接続しない、表示データ出力専用ラインである。即ち、第３の構成は、センサ素子・ＴＦＴ５２などが設けられていない、表示のためだけのラインである。第４の構成は、ＴＦＴ５２の一方のソース・ドレイン端子を、ソースドライバ４に接続されないパネル電源供給ラインＶ４に接続する構成である。上記各構成に関して、例えば第１〜第３の構成を組み合わせたり、第１の構成と第４の構成とを組み合わせたりすればよい。
【００６１】
ここで、第３の構成について、図１２を（ａ）を用いて説明する。第３の構成では、図１２（ａ）の端子Ｐ２に接続されるラインに関して、表示に関わるＴＦＴ５１や液晶容量ＣＬはあるが、センサに関わるＴＦＴ５２、容量５３、ホトダイオード５４、スイッチＳＷＳ、電源供給ラインＶ４はない。例えば、端子がＰ１，Ｐ２，Ｐ３，Ｐ４，Ｐ５，Ｐ６・・・とあり、端子Ｐ１，Ｐ３，Ｐ５・・・が表示パネル２内のセンサ回路と接続されており、端子Ｐ２，Ｐ４，Ｐ６・・・が表示パネル２内のセンサ回路にも電源ラインにもつながっていない構成をとってもよい。
【００６２】
図１２（ａ）及び図１２（ｂ）はともに、第１の構成と第４の構成とを組み合わせた表示／センサ領域を示す図である。図１２（ａ）は第４の構成にスイッチＳＷＳを持つことを示す図であり、図１２（ｂ）は第４の構成にスイッチＳＷＳを持たないことを示す図である。図１２（ａ）及び図１２（ｂ）に示すように、ＴＦＴ５１（センサＴｒ）に電源を与えるラインとソース出力端子とを別にし、ソースドライバ４（ＬＳＩ）とは接続させず、端子Ｐ１，Ｐ２のラインは、表示データ出力ラインとセンサ出力（入力）ラインとの共用ラインとする。
【００６３】
図１２（ａ）及び図１２（ｂ）において、センサデータをソースドライバ４（ＬＳＩ）に出力する際に、パネル電源供給ラインＶ４からの電圧をＴＦＴ５２に供給するためのスイッチＳＷＳは、あってもなくてもよい。スイッチＳＷＳがあるほうが、センサ非読み出し期間にはＴＦＴ５２に電源を供給しないことが可能なため、低消費電力となる。即ち、パネル電源供給ラインＶ４からの電圧は、スイッチＳＷＳが無い場合は常時供給することとなり、スイッチＳＷＳがある場合は必要なときのみ供給することとなる。
【００６４】
なお、時分割駆動時の時分割数はｎ＝２以上の任意の数でもよい。また、センサ回路ＳＣ１，ＳＣ２の出力は、ＧｒｅｅｎのラインでもＲｅｄのラインでもＢｌｕｅのラインでもよく、それ以外の任意のバスラインでもよい。さらにＴＦＴ５２（センサＴｒ）に電源電圧をバスラインから与える場合も同様であり、ＴＦＴ５２に、電源電圧を印加するラインは、ＧｒｅｅｎのラインでもＲｅｄのラインでもＢｌｕｅのラインでもよく、それ以外の任意のバスラインでもよい。
【００６５】
この場合、図１３（ａ）に示すように、端子Ｐ１にはセンサ回路ＳＣ１のセンサ出力が出力され、端子Ｐ２にはセンサ回路ＳＣ２のセンサ出力が出力される。
【００６６】
このような構成において、端子Ｐ１のデータと端子Ｐ２のデータとをＡＤ変換するフレーム、及び端子Ｐ３のデータと端子Ｐ４のデータとをＡＤ変換するフレームを交互にすればよい。
【００６７】
表示／センサ領域２ａでは、Ｒの画素ＰＩＸＲと、Ｇの画素ＰＩＸＧと、Ｂの画素ＰＩＸＢとが１組となって構成されており、１組の画素ＰＩＸＲ，ＰＩＸＧ，ＰＩＸＢに対してセンサ回路（ＳＣ１またはＳＣ２）が１つずつ備えられている。
【００６８】
画素ＰＩＸＲは、走査信号線ＧＬと一方のデータ信号線ＳＬ１Ｒとの交差点に形成されている。画素ＰＩＸＧは、走査信号線ＧＬと一方のデータ信号線ＳＬ１Ｇとの交差点に形成されている。画素ＰＩＸＢは、走査信号線ＧＬと一方のデータ信号線ＳＬ１Ｂとの交差点に形成されている。
【００６９】
同様に、画素ＰＩＸＲは、走査信号線ＧＬと他方のデータ信号線ＳＬ２Ｒとの交差点に形成されている。画素ＰＩＸＧは、走査信号線ＧＬと他方のデータ信号線ＳＬ２Ｇとの交差点に形成されている。画素ＰＩＸＢは、走査信号線ＧＬと他方のデータ信号線ＳＬ２Ｂとの交差点に形成されている。選択素子であるＴＦＴ５１によって液晶容量ＣＬにデータ信号を書き込む構成である。
【００７０】
データ信号線ＳＬ１Ｒは、スイッチＳＷ１１を介してソースドライバ４の端子Ｐ１（第１の端子）に接続されている。データ信号線ＳＬ１Ｇは、スイッチＳＷ１２を介してソースドライバ４の端子Ｐ１（第１の端子）に接続されている。データ信号線ＳＬ１Ｂは、スイッチＳＷ１３を介してソースドライバ４の端子Ｐ１（第１の端子）に接続されている。
【００７１】
データ信号線ＳＬ２Ｒは、スイッチＳＷ２１を介してソースドライバ４の端子Ｐ２（第２の端子）に接続されている。データ信号線ＳＬ２Ｇは、スイッチＳＷ２２を介してソースドライバ４の端子Ｐ２（第２の端子）に接続されている。データ信号線ＳＬ２Ｂは、スイッチＳＷ２３を介してソースドライバ４の端子Ｐ２（第２の端子）に接続されている。
【００７２】
表示／センサ領域２ａにおいて、一方のデータ信号線ＳＬ１Ｒ，ＳＬ１Ｇ，ＳＬ１Ｂに対応する領域を、一方の領域Ａ１と称し、他方のデータ信号線ＳＬ２Ｒ，ＳＬ２Ｇ，ＳＬ２Ｂに対応する領域を、他方の領域Ａ２と称する。一方の領域Ａ１と他方の領域Ａ２とは、交互に設けられている。
【００７３】
センサ回路ＳＣ１は、端子Ｐ１とは反対側の領域で画素ＰＩＸＧに接続されるように配置されており、ＴＦＴ５２と容量５３とホトダイオード５４（第１の光センサ、第２の光センサ，）とを備えている。ＴＦＴ５２の一方のソース・ドレイン端子は、一方のデータ信号線ＳＬ１Ｇに接続されている。ＴＦＴ５２の他方のソース・ドレイン端子は、一方のデータ信号線ＳＬ１Ｂに接続されており、センサ回路ＳＣ１の出力端子Ｓｏとなる。容量５３とホトダイオード５４とは直列に接続されており、その接続点はＴＦＴ５２のゲートに接続されている。上記直列回路の両端は、それぞれセンサスキャン回路６に接続されている。また、上記一方のデータ信号線ＳＬ１Ｇの、端子Ｐ１側とは反対側の一端は、スイッチＳＷＳを介して電源Ｖ０に接続されている。
【００７４】
ソースドライバ４では、ソース入出力回路４７の各出力がそれぞれ端子Ｐ１，Ｐ２に接続されている。ソース入出力回路４７は、オペアンプのボルテージフォロワからなるバッファ４７ａ１（第１の出力回路），４７ａ２（第２の出力回路）、及びスイッチ部（スイッチ回路）４７ｂを１つ含む各段４７Ａを備えている。バッファ４７ａ１，４７ａ２の入力は、ＤＡ変換回路４６の出力に接続されている。バッファ４７ａ１の出力は端子Ｐ１に接続されており、バッファ４７ａ２の出力は端子Ｐ２に接続されている。よって、各バッファ４７ａ１，４７ａ２が、データ信号線ＳＬ１Ｒ，ＳＬ１Ｇ，ＳＬ１Ｂ，ＳＬ２Ｒ，ＳＬ２Ｇ，ＳＬ２Ｂを介して、画素ＰＩＸＲ，ＰＩＸＧ，ＰＩＸＢ及びセンサ回路ＳＣ１，ＳＣ２の出力端子Ｓｏに接続されている。
【００７５】
スイッチ部４７ｂは、ＡＤ変換部４５Ａ（アナログ−デジタル変換部）の入力を、各段４７Ａのバッファ４７ａ１に接続するか各段４７Ａのバッファ４７ａ２に接続するかの切り替えを行う回路である。ＡＤ変換回路４５は複数のＡＤ変換部４５Ａを備えており、２つの端子Ｐ１，Ｐ２に１つのＡＤ変換部４５Ａの入力（すなわちＡＤ変換回路４５の入力の１つ）がスイッチ部４７ｂを介して接続されている。ＤＡ変換回路４６はＤＡ変換回路４６に専用の電源およびＧＮＤを使用しており、ＡＤ変換部４５ＡはＡＤ変換部４５Ａに専用の電源およびＧＮＤを使用している。
【００７６】
表示／センサ領域２ａにおいて表示を行う期間、すなわちバッファ４７ａ１，４７ａ２が端子Ｐ１，Ｐ２にデータ信号を出力するときには、バッファ４７ａ１，４７ａ２の電源が投入され、スイッチ部４７ｂはＡＤ変換回路４５の入力を端子Ｐから遮断する。これにより、ソース出力Ｖｄ１（第１のデータ信号）とソース出力Ｖｄ２（第２のデータ信号）とが時系列で表示／センサ領域２ａに供給される。表示／センサ領域２ａ側では、データ信号線ＳＬ１Ｒ，ＳＬ１Ｇ，ＳＬ１Ｂ，ＳＬ２Ｒ，ＳＬ２Ｇ，ＳＬ２Ｂに順次ソース出力Ｖｄが出力されて画素ＰＩＸＲ，ＰＩＸＧ，ＰＩＸＢで表示が行われる。このとき、スイッチＳＷＳはＯＦＦ状態にある。
【００７７】
表示／センサ領域２ａにおいて光強度の検出を行う期間には、スイッチＳＷＳがＯＮ状態にされて一方のデータ信号線ＳＬ１Ｇを電源Ｖ０に接続する。この時、スイッチＳＷ１１，ＳＷ１２，ＳＷ２１，ＳＷ２２は開いておき、スイッチＳＷ１３，ＳＷ２３は閉じておく。そして、事前にセンサスキャン回路６からホトダイオード５４の順方向を用いて容量５３を所定電圧に充電しておくことにより、光強度の検出期間に、ＴＦＴ５２のゲートをホトダイオード５４に照射される光の強度に応じた電圧とする。これにより、端子Ｐ１にはセンサ回路ＳＣ１のセンサ出力Ｖｓ１が出力され、端子Ｐ２にはセンサ回路ＳＣ２のセンサ出力Ｖｓ２が出力される。
【００７８】
このとき、ソースドライバ４側ではバッファ４７ａ１，４７ａ２の電源が遮断され、バッファ４７ａ１，４７ａ２の出力がハイインピーダンスにされている。これとともに、スイッチ部４７ｂは、ＡＤ変換回路４５の入力を、端子Ｐ１に接続する。これにより、センサ回路ＳＣ１のアナログ出力であるセンサ電圧Ｖｓ１が、ＡＤ変換回路４５に入力される。また、他方のデータ信号線ＳＬ２Ｇ，ＳＬ２Ｂに接続されているセンサ回路ＳＣ２についても同様に光強度の検出を行い、スイッチ部４７ｂが、ＡＤ変換回路４５の入力を、端子Ｐ２に接続する。これにより、センサ回路ＳＣ２のアナログ出力であるセンサ電圧Ｖｓ２が、ＡＤ変換回路４５に入力される。従って、２つのセンサ回路ＳＣ１，ＳＣ２のアナログ出力である２つのセンサ電圧Ｖｓ１，Ｖｓ２が、ＡＤ変換回路４５に時分割で入力される。ＡＤ変換回路４５は、入力されたセンサ電圧Ｖｓ１，Ｖｓ２をデジタルデータに変換する。
【００７９】
よって、ＡＤ変換回路４５のＡＤ変換部４５Ａは、図２（ａ）に示すように、あるタイミング、即ちあるフレームＮでは、一方の領域Ａ１に対応するセンサ回路ＳＣ１を介してセンサ電圧Ｖｓ１が入力される。同様に、図２（ｂ）に示すように、上記あるタイミングの次のタイミング、即ちフレームＮ＋１では、他方の領域Ａ２に対応するセンサ回路ＳＣ２を介してセンサ電圧Ｖｓ２が入力される。従って、フレームＮにおいて入力されたセンサ電圧Ｖｓ１と、フレームＮ＋１において入力されたセンサ電圧Ｖｓ２とから、図２（ｃ）に示すように表示／センサ領域２ａ全体におけるセンサ電圧（Ｖｓ１＋Ｖｓ２）が得られる。そして、図２（ｃ）の、表示／センサ領域２ａ全体におけるセンサ電圧（Ｖｓ１＋Ｖｓ２）から、１つのセンサ画像が得られる。
【００８０】
図３は、ＡＤ変換回路４５が備える複数のＡＤ変換部４５Ａと、一方の領域Ａ１と他方の領域Ａ２とに設けられたセンサ回路ＳＣ１，ＳＣ２との接続関係を示す図である。図３に示すように、各ＡＤ変換部４５Ａに対応した、各データ信号線ＳＬ１Ｇ，ＳＬ１Ｂは、一方の領域Ａ１のセンサ回路ＳＣ１に接続され、各ＡＤ変換部４５Ａに対応した各データ信号線ＳＬ２Ｇ，ＳＬ２Ｂは、他方の領域Ａ２のセンサ回路ＳＣ２に接続されている。選択回路４７Ｂは、ＬＳＩチップであるソースドライバ４内に設けられ、複数のスイッチ部４７ｂを有している。表示パネル２は、ソースドライバ４よりもライン・スペースについての制限が多い。よって、選択回路４７Ｂの配線をソースドライバ４の内部で行った方が額縁を小さく出来る。図３の構成において、ＡＤ変換部４５Ａとセンサ回路ＳＣ１，ＳＣ２との接続を、スイッチ部４７ｂにより時分割で切り替える。この時分割での切り替えは、ゲートスキャン回路５及びセンサスキャン回路６の両方と連動して行われる。これにより、例えばあるフレームＮでは、一方の領域Ａ１からセンサ電圧Ｖｓ１が入力され、上記あるタイミングの次のタイミング、即ちフレームＮ＋１では他方の領域Ａ２からセンサ電圧Ｖｓ２が入力される構成とすることが出来る。
【００８１】
なお、表示パネル２に既存の回路があり、当該回路の空き領域を有効に使え、回路部領域の増加・額縁の増加がなければ、選択回路４７Ｂを、表示パネル２に設けてもよい。これにより、データ信号線ＳＬ１Ｒ，ＳＬ１Ｇ，ＳＬ１Ｂ，ＳＬ２Ｒ，ＳＬ２Ｇ，ＳＬ２Ｂを短く出来る。
【００８２】
図４（ａ）及び図４（ｂ）は、図３の接続関係における選択回路４７Ｂの選択を示す図である。図４（ａ）の１Ｖ目（１垂直期間目）のフレームＮには、一方の領域Ａ１に接続されたセンサ回路ＳＣ１からセンサ電圧Ｖｓ１が入力され、図４（ｂ）の２Ｖ目（２垂直期間目）のフレームＮ＋１には、他方の領域Ａ２に接続されたセンサ回路ＳＣ２からセンサ電圧Ｖｓ２が入力される。
【００８３】
図５（ａ）及び図５（ｂ）は、図３の接続関係とは別の接続関係における選択回路４７Ｂの選択を示す図である。図５（ａ）の１Ｖ目（１垂直期間目）のフレームＮには、一方の領域Ａ１に接続されたセンサ回路ＳＣ１からセンサ電圧Ｖｓ１が入力され、図５（ｂ）の２Ｖ目（２垂直期間目）のフレームＮ＋１には他方の領域Ａ２に接続されたセンサ回路ＳＣ２からセンサ電圧Ｖｓ２が入力される点は図４と同じであるが、図５（ａ）及び図５（ｂ）に示す接続関係は、一方の領域Ａ１と他方の領域Ａ２とが交互に設けられている図４の接続関係とは異なり、他方の領域Ａ２が隣り合っている。
【００８４】
図４（ａ）及び図４（ｂ）と同様に、図５（ａ）の１Ｖ目（１垂直期間目）のフレームＮには、一方の領域Ａ１に接続されたセンサ回路ＳＣ１からセンサ電圧Ｖｓ１が入力され、図５（ｂ）の２Ｖ目（２垂直期間目）のフレームＮ＋１には、他方の領域Ａ２に接続されたセンサ回路ＳＣ２からセンサ電圧Ｖｓ２が入力される。
【００８５】
なお、図４と図５とで得られるセンサ画像は、１フレーム目、２フレーム目、その合成画像のいずれも同じである。また、図４及び図５は、表示パネル２におけるセンサ回路ＳＣ１，ＳＣ２の構成の例を示すとともに、センサ回路ＳＣ１，ＳＣ２とＡＤ変換部４５Ａとの接続の例を示す。
【００８６】
なお、読み出し周波数の高速化のためには、ゲートスキャン回路５及びセンサスキャン回路６は、従来の倍の速度で駆動する必要がある。即ち、従来は、時間Ｔで、センサ１ライン目のデータだけ読んでいたのを、本発明では、時間Ｔで、センサ１ライン目のデータとセンサ２ライン目のデータとを読む必要がある。
【００８７】
しかし、ゲートスキャン回路５及びセンサスキャン回路６は、低負荷、低周波数であるので、従来の倍の速度で駆動しても、電流の増加は全体の消費電流に対して微々たるものである。
【００８８】
時間Ｔでセンサ１ライン目（１ｎライン目）のデータとセンサ２ライン目（１ｎ＋１ライン目）のデータとを読むには、以下の２つの駆動が考えられる。第１の駆動では、センサスキャン回路６から、センサ駆動用制御信号を時間Ｔで２回出力する（周期１／２Ｔで２回出す）。第２の駆動では、センサスキャン回路６から、センサ駆動用制御信号を時間Ｔに１回出力するとともに、表示パネル２側で１ｎラインと１ｎ＋１ラインを同時に開くような回路とする（１つのセンサ駆動用制御信号で２ラインを駆動する）。
【００８９】
第１の駆動と第２の駆動とでは、第２の駆動がより望ましい。何故なら、第２の駆動では、センサ１ライン目のデータの取り込みとセンサ２ライン目のデータの取り込みとを同時に開始できるためである。この結果、サンプリングのための時間を十分取れるなどのメリットがある。第１の駆動では、センサ１ライン目のデータの読み出しが完了したあとに、センサ２ライン目のデータを読むことになり、それぞれの読み出しの時間が短くなる。
【００９０】
また、ソースドライバ４から出力され、ゲートスキャン回路５に供給されるクロック信号やスタートパルスなどの周期と、ソースドライバ４から出力され、センサスキャン回路６に供給されるクロック信号やスタートパルスなどの周期とを、短くすることは容易である。これとともに、ソースドライバ４から出力される、１つのクロック信号及び１つのスタートパルスで、２本の走査信号線ＧＬのセンサ回路を同時に駆動するような回路構成としてもよい。
【００９１】
そして、表示の解像度とセンサの解像度とは必ずしも一致しなくてもよく、例えば表示の解像度を４８０ＲＧＢ×８５４、センサの解像度を２４０×２１３としてもよい。
【００９２】
図４及び図５に示す動作では、フレームＮでセンサ回路ＳＣ１だけ読み出し、次のフレームＮ＋１でセンサ回路ＳＣ２だけを読み出すので、センサ動作フレームの縦のセンサ解像度が半分になる。図４及び図５に示す動作を実現するには、以下の２つの回路構成が考えられる。
【００９３】
第１の回路構成では、読み出すフレームに同期させ、センサ回路ＳＣ１のセンサまたはセンサ回路ＳＣ２のセンサを駆動できるような回路構成とする。即ち、表示パネル２内で偶数表示フレームと奇数表示フレームとを管理し、偶数表示フレームはセンサ回路ＳＣ１のセンサのデータを読み出し、奇数表示フレームではセンサ回路ＳＣ２のセンサのデータを読み出すというようにする。
【００９４】
第２の回路構成では、センサスキャン回路６が出力する１つの制御信号だけで、センサ回路ＳＣ１，ＳＣ２を同時にオンする回路構成とする。この場合、センサ回路ＳＣ１，ＳＣ２のデータを同時に読み出し可能とするが、実際にデータを読み出すのは、センサ回路ＳＣ１かセンサ回路ＳＣ２のどちらか一方になる。
【００９５】
図１４（ａ）は図４（ａ）の変形例であり、図１４（ｂ）は図４（ｂ）の変形例である。まず、フレームＮでは、図１４（ａ）に示すようにＡＤ変換部４５Ａを接続する。これにより、左側の一方の領域Ａ１に対応するセンサ回路ＳＣ１を介してセンサ電圧Ｖｓ１が入力されるとともに、左側の他方の領域Ａ２に対応するセンサ回路ＳＣ２を介してセンサ電圧Ｖｓ２が入力される。よって、図１５（ａ）に示すようにセンサ電圧が得られる。
【００９６】
次に、フレームＮ＋１では、図１４（ｂ）に示すようにＡＤ変換部４５Ａを接続する。これにより、右側の一方の領域Ａ１に対応するセンサ回路ＳＣ１を介してセンサ電圧Ｖｓ１が入力されるとともに、右側の他方の領域Ａ２に対応するセンサ回路ＳＣ２を介してセンサ電圧Ｖｓ２が入力される。よって、図１５（ｂ）に示すようにセンサ電圧が得られる。
【００９７】
従って、フレームＮにおいて入力されたセンサ電圧と、フレームＮ＋１において入力されたセンサ電圧とから、図１５（ｃ）に示すように表示／センサ領域２ａ全体におけるセンサ電圧が得られる。そして、図１５（ｃ）の、表示／センサ領域２ａ全体におけるセンサ電圧から、１つのセンサ画像が得られる。
【００９８】
図１４に示す動作を行った場合は、１フレームあたりの横のセンサ解像度が半分になる。
【００９９】
図１６（ａ）は図４（ａ）の変形例であり、図１６（ｂ）は図４（ｂ）の変形例である。図１６に示す動作と、図１４に示す動作とでは、ＡＤ変換部４５Ａの接続が異なっている。
【０１００】
まず、フレームＮでは、図１６（ａ）に示すようにＡＤ変換部４５Ａを接続する。これにより、左側の一方の領域Ａ１に対応するセンサ回路ＳＣ１を介してセンサ電圧Ｖｓ１が入力されるとともに、右側の他方の領域Ａ２に対応するセンサ回路ＳＣ２を介してセンサ電圧Ｖｓ２が入力される。よって、図１７（ａ）に示すようにセンサ電圧が得られる。
【０１０１】
次に、フレームＮ＋１では、図１６（ｂ）に示すようにＡＤ変換部４５Ａを接続する。これにより、右側の一方の領域Ａ１に対応するセンサ回路ＳＣ１を介してセンサ電圧Ｖｓ１が入力されるとともに、左側の他方の領域Ａ２に対応するセンサ回路ＳＣ２を介してセンサ電圧Ｖｓ２が入力される。よって、図１７（ｂ）に示すようにセンサ電圧が得られる。
【０１０２】
従って、フレームＮにおいて入力されたセンサ電圧と、フレームＮ＋１において入力されたセンサ電圧とから、図１７（ｃ）に示すように表示／センサ領域２ａ全体におけるセンサ電圧が得られる。そして、図１７（ｃ）の、表示／センサ領域２ａ全体におけるセンサ電圧から、１つのセンサ画像が得られる。
【０１０３】
図１６に示す動作を行った場合は、１フレームあたりの縦のセンサ解像度が半分になる。
【０１０４】
図１８（ａ）及び図１８（ｂ）は、センサデータの取りこぼしを少なくするために、隣り合うセンサデータを増やす場合の動作を示す図である。図１８において、一方の領域Ａ１と他方の領域Ａ２とが交互に配置されており、スイッチＳＷ１〜ＳＷ４はスイッチ４７ｂである。また、スイッチＳＷ１，ＳＷ２が一方の組となっており、スイッチＳＷ３，ＳＷ４が他方の組となっている。
【０１０５】
図１８（ａ）はあるフレームＮにおけるＡＤ変換部４５Ａの接続を示す。フレームＮでは、スイッチＳＷ１〜ＳＷ４は、それぞれ外側の領域のセンサ回路に接続されている。具体的には、スイッチＳＷ１は、スイッチＳＷ１に対応する、左側の一方の領域Ａ１のセンサ回路ＳＣ１に接続されている。スイッチＳＷ２は、スイッチＳＷ２に対応する、左側の他方の領域Ａ２のセンサ回路ＳＣ２に接続されている。スイッチＳＷ３は、スイッチＳＷ３に対応する、右側の一方の領域Ａ１のセンサ回路ＳＣ１に接続されている。スイッチＳＷ４は、スイッチＳＷ４に対応する、右側の他方の領域Ａ２のセンサ回路ＳＣ２に接続されている。
【０１０６】
図１８（ａ）に示すようにＡＤ変換部４５Ａを接続することで、上記一方の組に対応する領域のセンサデータと上記他方の組に対応する領域のセンサデータとが連続することとなり、あるフレームＮではセンサデータがセンサ２領域単位で出力できる。
【０１０７】
図１８（ｂ）はあるフレームＮの次のフレームＮ＋１におけるＡＤ変換部４５Ａの接続を示す。フレームＮ＋１では、スイッチＳＷ１〜ＳＷ４は、それぞれ内側の領域のセンサ回路に接続されている。具体的には、スイッチＳＷ１は、スイッチＳＷ１に対応する、右側の一方の領域Ａ１のセンサ回路ＳＣ１に接続されている。スイッチＳＷ２は、スイッチＳＷ２に対応する、右側の他方の領域Ａ２のセンサ回路ＳＣ２に接続されている。スイッチＳＷ３は、スイッチＳＷ３に対応する、左側の一方の領域Ａ１のセンサ回路ＳＣ１に接続されている。スイッチＳＷ４は、スイッチＳＷ４に対応する、左側の他方の領域Ａ２のセンサ回路ＳＣ２に接続されている。
【０１０８】
図１８（ｂ）に示すようにＡＤ変換部４５Ａを接続することで、図１８（ａ）に示す接続と同様に、上記一方の組に対応する領域のセンサデータと上記他方の組に対応する領域のセンサデータとが連続することとなる。フレームＮ＋１では、フレームＮとは異なるセンサ２領域単位で、センサデータが出力できる。
【０１０９】
このように、図１８に示す接続では、センサデータが隣り合う面積を増やすことにより、２つのフレームＮ，Ｎ＋１の内の１回において、確実にセンサ電圧を得るようにする。縦のセンサ解像度を落としたくない場合は、図１８に示す接続を行えばよい。また、横のセンサ解像度を落としたくない場合には、図１８の、一方の組及び他方の組において、図１６に示す接続を行えばよい。この場合、縦の解像度は半分になるが、横の解像度は保たれる。
【０１１０】
【表１】
2011059397.tif 000003
【０１１１】
表１の（１）〜（４）は、センサ電圧取り込み周波数を６０Ｈｚから１２０Ｈｚに変更する場合に、方式の違いによるＬＳＩのチップサイズ（回路規模）、消費電流の変化を示しており、表１の（１）を基準とする。表１の（１）の方式では、１度に表示されるフレームの解像度は、Ｏ×Ｍ×１回である。ここで、Ｏは後述するＡＤ変換部４５Ａの数であり、Ｍは領域（Ａ１またはＡ２）１つあたりのセンサ回路（ＳＣ１またはＳＣ２）の数、即ち領域（Ａ１またはＡ２）１つあたりのセンサ回路（ＳＣ１またはＳＣ２）の出力端子Ｓｏの数である。
【０１１２】
以下では表１の（１）〜（４）の方式について比較を行う。まず、表１の（１）と従来の方式である表１の（２）とを比較すると、ＡＤ変換部４５Ａの数が、Ｏから２×Ｏと２倍になっている。ＡＤ変換部４５Ａの数が増えたことにより、チップサイズが大きくなり、消費電流も多くなる。
【０１１３】
次に、表１の（１）と従来の方式である表１の（３）とを比較すると、センサ動作最小周期がＡからＡ／２と１／２になっている。センサ動作最小周期Ａが短くなったことにより、消費電流が増加する。
【０１１４】
最後に、表１の（１）と表１の（４）とを比較する。表１の（４）は、本発明の方式であり、表１の（１）においてセンサ電圧取り込み周波数６０Ｈｚを１２０Ｈｚと高くする代わりに、１度に表示されるフレームの解像度を１／２としている。これにより、表１の（１）と同等のＬＳＩのチップサイズ（回路規模）、消費電流とした上でセンサ電圧取り込み周波数を２倍と出来、センサ電圧取り込み速度を高速化出来る。表１の（４）の方式では、表１の（２）のようにＡＤ変換部４５Ａの数を増やさず、表１の（３）のようにセンサ動作最小周期Ａを短くしない。そして、センサをインターレース駆動する、即ち時分割で駆動することにより、１度に表示されるフレームの解像度は１／２となるが、半分ずつのデータの変化でも、検出点の変化は容易に認識出来、センサ電圧取り込み速度を高速化出来るとともに、複数のフレームで見れば高解像度のセンサ出力が得られる。
【０１１５】
上記記載において、検出点の変化が容易に認識出来る点について補足説明する。センサデータの解像度は高いことが望ましいが、検出において高解像度が必須というわけではなく、実際の検出では複数のセンサ出力単位でパターン認識をすることが多い。処理するデータ量を少なくするために、高い解像度から間引いて小さい解像度に落とし、小さい標準画像と比較する手法も利用されている。
【０１１６】
複数のセンサ画像からなる形や、影や明るい部分の有無・濃淡、エッジなどから、触っている指の像や、非接触でも指が接近している像の中心などを割り出し（検出）、その検出点の座標の変化に基づき検出動作を変える。
【０１１７】
また、必ずしも１つのセンサだけで座標を割り出しているわけではなく、ある程度の面積を持った領域で座標を認識すればよい。よって、ある程度の数のセンサがあれば、センサ解像度がスキャナのように高くなくても、検出点の変化が容易に認識出来る。
【０１１８】
図６は、本実施形態に係るソースドライバ４をスキャナに応用した例を示す図である。スキャナでは、センサ動作最小周期Ａは数秒程度まで許容されると考えられる。スキャナに特化すれば、スキャン部で読み取る画像の何分の１かずつデータを取り込み、数フレーム（数垂直期間）で１枚のセンサ画像とすれば、従来よりも消費電流が少なく出来るとともに、ＡＤ変換部４５Ａの個数も少なく出来、回路規模も小さく出来る。このため、ソースドライバ４は、表示装置やスキャナの駆動回路として、従来の駆動回路よりも使いやすい駆動回路となる。
【０１１９】
ここで、スキャナにおいて、アルファベットのＡが描かれた画像８０を読み取る場合を考える。画像８０は、横方向に８分割されており、分割された画像部それぞれに対してＱ個のＡＤ変換部４５Ａを要する。よって、以下の従来技術（Ａ），（Ｂ）ではＡＤ変換部４５Ａを８×Ｑ個使用することになる。なお、各画像部はＱ個のセンサを有しており、１つのセンサのデータは、階調データを持ったひとつの点であるが、階調データを持たないオンかオフだけの場合もある。
【０１２０】
従来技術（Ａ）では、全ての垂直期間（垂直期間１Ｖ目〜４Ｖ目）にわたって画像８０をスキャンする。このため、消費電流及びＡＤ変換部４５Ａの個数は共に多くなっている。
【０１２１】
従来技術（Ｂ）は、間欠駆動と呼ばれ、全ての垂直期間（垂直期間１Ｖ目〜４Ｖ目）の内最初の垂直期間１Ｖ目だけ画像８０をスキャンし、残りの垂直期間２Ｖ目〜４Ｖ目はＡＤ変換部４５Ａを駆動しない。このため、従来技術（Ａ）よりも消費電流は少なくなる。しかし、ＡＤ変換部４５Ａを８×Ｑ個用いる点は従来技術（Ａ）と相違がなく、ＡＤ変換部４５Ａの個数は多いままである。
【０１２２】
一方、本発明では、１垂直期間において、画像８０を８分割した画像部８１〜８８の内の２つのみを表示する。具体的には、垂直期間１Ｖ目では、画像部８１と画像部８５とをスキャンする。垂直期間２Ｖ目では、画像部８２と画像部８６とをスキャンする。垂直期間３Ｖ目では、画像部８３と画像部８７とをスキャンする。そして垂直期間４Ｖ目では、画像部８４と画像部８８とをスキャンする。
【０１２３】
従って、本発明では、１垂直期間において使用するＡＤ変換部４５Ａの個数は２×Ｑ個でよく、従来技術（Ａ），（Ｂ）の８×Ｑ個と比較して１／４となる。また、全ての垂直期間（垂直期間１Ｖ目〜４Ｖ目）で合計したＡＤ変換部４５Ａの個数は、従来技術（Ｂ）と等しく８×Ｑ個であり、合計で３２×Ｑ個のＡＤ変換部４５Ａを使用する従来技術（Ａ）よりも消費電流が抑えられている。
【０１２４】
このように、本実施形態に係る液晶表示装置１をスキャナに応用すると、従来よりも消費電流が少なく出来るとともに、ＡＤ変換部４５Ａの個数も少なく出来、回路規模も小さく出来る。
【０１２５】
また、ＡＤ変換部４５Ａの個数も少なくすることにより、コスト減につながるとともに、歩留まりも上がる。コスト減につながる理由については後述する。
【０１２６】
さらに、２×Ｑ個のＡＤ変換部４５Ａを、全ての垂直期間（垂直期間１Ｖ目〜４Ｖ目）で共用する、即ち、２×Ｑ個のＡＤ変換部４５Ａを、全ての垂直期間（垂直期間１Ｖ目〜４Ｖ目）で複数回（４回）使うことで、ＡＤ変換部４５Ａの個体差により生じるバラツキを少なくすることも出来る。上記共用を行うことにより、ＡＤ変換部４５Ａの動作試験の時間が減り、さらなるコスト減につながるという効果も奏する。さらに、上記共用を行うことにより、ＡＤ変換部４５Ａの個体差により生じるバラツキを少なくすることが出来るので、ＡＤ変換部４５Ａの変換誤差（オフセット）を補正する処理をするときも、上記共用を行わない場合よりもデータ量が少なく、より効率的である。
【０１２７】
なお、ＡＤ変換回路４５の回路規模を小さくするために、図１９の構成を有してもよい。即ち、図１９（ａ）に示すように、ＡＤ変換部４５Ａは、定電流源Ｉ、サンプリングコンデンサＣ、コントロールロジック６０’、ＤＡＣ６１’、スイッチ６２’〜６４’、コンデンサ６５’及びコンパレータ６６’を有する。また、時分割制御部６７’は、コントロールロジック６０’、ＤＡＣ６１’、スイッチ６３’，６４’、コンデンサ６５’及びコンパレータ６６’を有し、図１９（ｂ）に示すように時分割制御部６７’を時分割で制御してもよい。これにより、ＡＤ変換回路４５の回路規模を小さくできる。
【０１２８】
以下では、ＡＤ変換部４５Ａの個数も少なくすることにより、コスト減につながる理由について説明する。図７（ａ）、図７（ｂ）、図８（ａ）及び図８（ｂ）に平面図を示すモバイル機器９０〜９３において、表示領域９４の筐体に占める割合は大きいことが望ましい。上記割合を大きくするためには、表示パネルの外形と表示領域との齟齬である額縁９６を出来るだけ小さくしたい。
【０１２９】
一方、液晶表示装置やＥＬ（Electro luminescence：エレクトロルミネッセンス）ディスプレイ（有機ＥＬディスプレイ）等の駆動用ＬＳＩは、図７（ａ）、図７（ｂ）、図８（ａ）及び図８（ｂ）に符合９７で示されるように横長である。
【０１３０】
図９（ａ）及び図９（ｂ）は、駆動用ＬＳＩ９７のソース入出力部周辺における回路の配置図である。駆動用ＬＳＩ９７のソース入出力部周辺には、ソース入出力部パッド９８、ＥＳＤ（Electrostatic Discharge：静電気放電）などに対する保護素子９９、スイッチ、ソースアンプ２００、ＡＤ変換部２０１，２０２等が配置されている。なお図９（ａ）及び図９（ｂ）では、スイッチの図示を省略している。
【０１３１】
チップである駆動用ＬＳＩ９７の長辺を短くするために、２つのソース入出力部パッド９８の間のピッチは、狭ピッチ化が進んでいる。その中で、ＡＤ変換部を配置すると、図９（ａ）のＡＤ変換部２０１に示すように、ＡＤ変換部が縦長になることが避けられない。
【０１３２】
そこで、ＡＤ変換部の数を減らせば、複数のソース入出力の領域にまたがってＡＤ変換部を配置出来る。よって、図９（ｂ）のＡＤ変換部２０２に示すように、ＡＤ変換部を横長に出来る。
【０１３３】
従って、駆動用ＬＳＩ９７の短辺を短く出来るので、チップサイズを縮小出来、コスト減につながる。なお、図９（ａ）と図９（ｂ）とを見比べると、ソース入出力部パッド９８からＡＤ変換部（２０１，２０２）までの長さは、図９（ｂ）のＬｂの方が図９（ａ）のＬａよりも短くなっている。
【０１３４】
ソースドライバ４では、１つの端子Ｐ１及び１つの端子Ｐ２に対してＡＤ変換部４５Ａを１つ備えてもよい。
【０１３５】
ＡＤ変換部４５Ａは、１つの端子Ｐ１及び１つの端子Ｐ２に対して１つ備えられている。よって、各ＡＤ変換部４５Ａは、対応する端子Ｐ１，Ｐ２から入力されるアナログ信号のみをアナログ−デジタル変換すればよい。
【０１３６】
従って、ソースドライバ４に入力された全アナログ信号のアナログ−デジタル変換を、時系列的にではなく、パラレルに短時間で行うことができるため、ＡＤ変換部４５Ａとして高速動作するものは必要なく、従って、低インピーダンス、高電流容量、大きなトランジスタサイズ、および、太い配線の引き回しなどの高度な仕様を要求されることがない。
【０１３７】
また、ＡＤ変換部４５Ａが複数あるので、アナログ−デジタル変換を行う前に、入力されたアナログ信号をパラレル−シリアル変換することも不要である。
【０１３８】
この結果、入力されたアナログ信号のアナログ−デジタル変換を高速に行うことができるとともに、ＡＤ変換回路４５の低コスト化および構成の簡略化が可能になるという効果を奏する。
【０１３９】
ソースドライバ４では、端子Ｐ１は、表示パネル２の表示／センサ領域２ａに備えられるホトダイオード５４の光検出強度に応じたセンサ出力がセンサ電圧Ｖｓ１として入力される端子であってもよい。
【０１４０】
また、ソースドライバ４では、端子Ｐ２は、表示パネル２の表示／センサ領域２ａに備えられる他のホトダイオード５４の光検出強度に応じたセンサ出力がセンサ電圧Ｖｓ２として入力される端子であってもよい。
【０１４１】
これらの構成により、ホトダイオード５４のアナログ出力を端子Ｐ１からソースドライバ４に入力してアナログ−デジタル変換することが出来るとともに、他のホトダイオード５４のアナログ出力を端子Ｐ２からソースドライバ４に入力してアナログ−デジタル変換することが出来る。
【０１４２】
液晶表示装置１は、ソースドライバ４を備えていることを特徴としている。
【０１４３】
上記の発明によれば、アナログ信号を処理する表示パネル２を備えた液晶表示装置１に対して、ソースドライバ４の実装面積を縮小することができるという効果を奏する。
【０１４４】
液晶表示装置１は、ソースドライバ４がＣＯＧ方式により表示パネル２に実装されていることを特徴としている。
【０１４５】
上記の発明によれば、ソースドライバ４がＣＯＧ方式で実装される液晶表示装置に対して、問題となりやすいソースドライバの実装面積を縮小することができるという効果を奏する。
【０１４６】
本実施形態に係るスキャナは、ソースドライバ４を備えていることを特徴としている。
【０１４７】
上記の発明によれば、アナログ信号を処理するスキャン部を備えたスキャナに対して、ソースドライバ４の実装面積を縮小することができるという効果を奏する。
【０１４８】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１４９】
本発明の駆動回路は、従来の駆動回路よりも上記アナログ−デジタル変換部の数を増やさず、従来の駆動回路よりもセンサ動作最小周期を短くしない上で、センサ電圧の取り込み速度を高速化出来るので、液晶表示装置やスキャナに好適に用いることが出来る。
【符号の説明】
【０１５０】
１  液晶表示装置（表示装置）
２  表示パネル
２ａ  表示／センサ領域（表示領域）
３  ホストコントローラ
４  ソースドライバ（駆動回路、データ信号線駆動回路）
５  ゲートスキャン回路（走査信号線駆動回路）
６  センサスキャン回路
４１  入出力インタフェース回路
４２  サンプリングラッチ回路
４３  ホールドラッチ回路
４５  ＡＤ変換回路
４５Ａ  ＡＤ変換部（アナログ−デジタル変換部）
４６  ＤＡ変換回路
４７  ソース入出力回路
４７Ａ  段
４７ａ１  バッファ（第１の出力回路）
４７ａ２  バッファ（第２の出力回路）
４７Ｂ  選択回路
４７ｂ  スイッチ部
４８  タイミング発生回路
４９  データ処理回路
５０  パネル用ロジック回路
５１，５２  ＴＦＴ
５３  容量
５４  ホトダイオード（第１の光センサ、第２の光センサ）
６０’  コントロールロジック
６１’  ＤＡＣ
６２’〜６４’  スイッチ
６５’  コンデンサ
６６’  コンパレータ
６７’  時分割制御部
８０  画像
８１〜８８  画像部
９０〜９３  モバイル機器
９４  表示領域
９６  額縁
９７  駆動用ＬＳＩ
９８  ソース入出力部パッド
９９  保護素子
２００  ソースアンプ
２０１，２０２  ＡＤ変換部
Ａ  センサ動作最小周期
Ａ１  一方の領域
Ａ２  他方の領域
ＣＬ  液晶容量
ＧＬ  走査信号線
Ｐ１  端子（第１の端子）
Ｐ２  端子（第２の端子）
ＰＩＸＲ，ＰＩＸＧ，ＰＩＸＢ  画素
ＳＣ１  センサ回路（第１のセンサ回路）
ＳＣ２  センサ回路（第２のセンサ回路）
ＳＬ１Ｒ，ＳＬ１Ｇ，ＳＬ１Ｂ  データ信号線（第１のデータ信号線）
ＳＬ２Ｒ，ＳＬ２Ｇ，ＳＬ２Ｂ  データ信号線（第２のデータ信号線）
ＳＷＳ  スイッチ
Ｓｏ  出力端子
Ｖ０  電源
Ｖｄ１  ソース出力（第１のデータ信号）
Ｖｄ２  ソース出力（第２のデータ信号）
Ｖｓ１  センサ電圧（第１のアナログ信号）
Ｖｓ２  センサ電圧（第２のアナログ信号）
ｆ  取り込み周波数
ｔ  データ取り込み周期
Ｔ  時間
【図１】
2011059397.tif 000004
【図２】
2011059397.tif 000005
【図３】
2011059397.tif 000006
【図４】
2011059397.tif 000007
【図５】
2011059397.tif 000008
【図６】
2011059397.tif 000009
【図７】
2011059397.tif 000010
【図８】
2011059397.tif 000011
【図９】
2011059397.tif 000012
【図１０】
2011059397.tif 000013
【図１１】
2011059397.tif 000014
【図１２】
2011059397.tif 000015
【図１３】
2011059397.tif 000016
【図１４】
2011059397.tif 000017
【図１５】
2011059397.tif 000018
【図１６】
2011059397.tif 000019
【図１７】
2011059397.tif 000020
【図１８】
2011059397.tif 000021
【図１９】
2011059397.tif 000022
【図２０】
2011059397.tif 000023
【図２１】
2011059397.tif 000024
【図２２】
2011059397.tif 000025