(57)【要約】【課題】電界放出型電子放出素子の製造において、短絡による素子の欠陥を検出し、欠陥のない素子へ影響を及ぼすことなく、該短絡を修復し、歩留まりを向上する。【解決手段】放出電流−電圧特性に閾値を有する電子放出素子において、該閾値よりも低い第１の電位差を素子に印加して該素子に流れる電流値を測定し、該電流値によって該素子における短絡の有無を判断し、短絡を有する素子に対してのみ、前記第１の電位差よりも大きい第２の電位差を印加する工程を、第２の電位差を徐々に増加させながら、短絡が修復されるまで繰り返す。【選択図】図８
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【特許請求の範囲】
【請求項１】
間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子の製造方法であって、
電子放出素子を作製した後に、
前記閾値よりも低い第１の電圧を前記導電性膜間に印加する第１の工程と、
前記第１の工程で導電性膜間に流れる素子電流を測定する第２の工程と、
前記第２の工程で測定された素子電流が、予め設定した設定値よりも大きい素子にのみ前記第１の電圧よりも大きい第２の電圧を前記導電性膜間に印加する第３の工程と、
を有することを特徴とする電界放出型電子放出素子の製造方法。
【請求項２】
前記第３の工程の後に、前記第１の工程から第３の工程までの一連の操作を、第２の工程で測定される素子電流が前記設定値以下となるまで、第３の工程で印加する第２の電圧を操作毎に増加させながら繰り返す請求項１に記載の電界放出型電子放出素子の製造方法。
【請求項３】
間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子の製造方法であって、
電子放出素子を作製した後に、
前記閾値よりも低く波高値が階段状に増加する第１の電圧を前記導電性膜間に印加する第１の工程と、
前記第１の工程で第１の電圧を印加した時に導電性膜間に流れる素子電流の電圧依存性を予め決定した評価関数によって線形性評価値として算出する第２の工程と、
前記第２の工程で算出した線形性評価値を予め設定した基準値と比較し、その結果に応じて修復が必要な素子を選択し、前記第１の電圧よりも大きい第２の電圧を係る素子の導電性膜間に印加する第３の工程と、
を有することを特徴とする電界放出型電子放出素子の製造方法。
【請求項４】
前記第３の工程の後に、前記第１の工程から第３の工程までの一連の操作を、第２の工程で算出される線形性評価値が前記基準値に対して修復が完了した値となるまで、第３の工程で印加する第２の電圧を操作毎に増加させながら繰り返すことを特徴とする請求項３に記載の電界放出型電子放出素子の製造方法。
【請求項５】
前記線形性評価値が線形性の相関係数であり、該相関係数が予め設定した基準値を超える場合にのみ第３の工程を行う請求項３又は４に記載の電界放出型電子放出素子の製造方法。
【請求項６】
基板上に絶縁層を介してマトリクス状に配置された、互いに交差する複数の行配線及び複数の列配線と、該行配線と列配線との交差部に配置された電界放出型電子放出素子とを備えた電子源基板を有する画像表示装置の製造方法であって、
前記電子放出素子が、間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有し、
前記電子放出素子の製造において、請求項１乃至６のいずれかに記載の電界放出型電子放出素子の製造方法を使用する工程を有することを特徴とする画像表示装置の製造方法。
【請求項７】
間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子の製造装置であって、
前記閾値よりも小さい第１の電圧を任意の素子の導電性膜間に印加する第１の手段と、
前記第１の電圧を印加した素子の導電性膜間に流れる素子電流を測定する第２の手段と、
前記第２の手段で測定された素子電流が予め設定した設定値よりも大きい素子を修復が必要な素子として選択する第３の手段と、
前記第３の手段で選択された素子の導電性膜間にのみ前記第１の電圧よりも大きい第２の電圧を印加する第４の手段と、
を備えたことを特徴とする電界放出型電子放出素子の製造装置。
【請求項８】
間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子の製造装置であって、
前記閾値よりも低く波高値が階段状に増加する第１の電圧を任意の素子の導電性膜間に印加する第１の手段と、
前記第１の電圧を印加した素子の導電性膜間に流れる素子電流を測定する第２の手段と、
前記第２の手段で測定された素子電流の電圧依存性を予め決定した評価関数によって線形性評価値として算出し、該線形性評価値を予め設定した基準値と比較し、その結果に応じて修復が必要な素子を選択する第３の手段と、
前記第３の手段で選択された素子の導電性膜間にのみ前記第１の電圧よりも大きい第２の電圧を印加する第４の手段と、
を備えたことを特徴とする電界放出型電子放出素子の製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界放出型電子放出素子の製造方法と製造装置、さらには、該電子放出素子を複数備えた画像表示装置の製造方法に関する。
【背景技術】
【０００２】
従来、電子放出素子としては、熱電子源と冷陰極電子源の２種類があり、後者としては電界放出型電子放出素子が挙げられ、さらに電界放出型電子放出素子には、表面伝導型電子放出素子やスピント型電子放出素子がある。
【０００３】
これら電界放出型電子放出素子を基板上に複数個配置し、マトリクス配線で接続して電子源基板を構成し、該素子から放出された電子の照射により発光する蛍光体を備えた対向基板と対向配置させることで自発光型の画像表示装置が構成される。係る画像表示装置においては、当然のことながら高品位・高精細な画像を表示することが望まれる。これを実現するには、行及び列の数が数百乃至数千にも達する非常に多くの素子配列が必要となる。製造工程においてコスト、製造スループットを鑑みると、その製造工程の早期段階において、素子電極間の短絡（リーク欠陥）等の検出、修復を行い、その電気特性において均一に多数の電界放出型電子放出素子を作製する必要がある。
【０００４】
このような装置において、電子放出部となる間隙部に短絡欠陥を有した場合に、電子放出部となる間隙部の短絡部に大電流を流すことによって短絡部を溶断、除去し修復する技術が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２８３０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
電界放出型電子放出素子の製造においては、主として蒸着法やスパッタ法等の成膜方法が用いられている。しかしながら、画像表示装置においては、該素子を多数基板上に形成するため、蒸着法やスパッタ法等の成膜条件によって基板面内の膜厚分布等に起因した素子の短絡が生じ易い。例えば、スピント型電子放出素子においては、リフトオフ後のエミッション源とゲート電極との短絡、表面伝導型電子放出素子においては導電性膜のフォーミング後の電子放出部となる電極間隙部の短絡等の危惧があった。このような欠陥が有った場合、画像表示装置においては、表示画像の輝度ムラ、画素欠陥となってしまう。
【０００７】
このような素子の電極間における短絡部を修復する方法としては、特許文献１に開示されているように、係る短絡部に大電流を流す方法が挙げられる。しかしながら、電界放出型電子放出素子における放出電流−電圧特性は電圧に対して急峻に立ち上がる電流特性を示すため、短絡部の修復時に短絡していない素子や短絡が修復された素子にまで過大な電圧を印加すると素子破壊を招く恐れがあった。そのため、素子の短絡部の修復においては、短絡の有無や短絡部の修復の完了を検出する必要があった。
【０００８】
本発明の目的は、電界放出型電子放出素子或いは該素子を複数備えた画像表示装置の製造において、短絡による素子の欠陥を検出し、欠陥のない素子へ影響を及ぼすことなく、該短絡を修復し、歩留まりを向上することにある。
【課題を解決するための手段】
【０００９】
本発明の第１は、間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子の製造方法であって、
電子放出素子を作製した後に、
前記閾値よりも低い第１の電圧を前記導電性膜間に印加する第１の工程と、
前記第１の工程で導電性膜間に流れる素子電流を測定する第２の工程と、
前記第２の工程で測定された素子電流が、予め設定した設定値よりも大きい素子にのみ前記第１の電圧よりも大きい第２の電圧を前記導電性膜間に印加する第３の工程と、
を有することを特徴とする。
【００１０】
本発明の第２は、間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子の製造方法であって、
電子放出素子を作製した後に、
前記閾値よりも低く波高値が階段状に増加する第１の電圧を前記導電性膜間に印加する第１の工程と、
前記第１の工程で第１の電圧を印加した時に導電性膜間に流れる素子電流の電圧依存性を予め決定した評価関数によって線形性評価値として算出する第２の工程と、
前記第２の工程で算出した線形性評価値を予め設定した基準値と比較し、その結果に応じて修復が必要な素子を選択し、前記第１の電圧よりも大きい第２の電圧を係る素子の導電性膜間に印加する第３の工程と、
を有することを特徴とする。
【００１１】
本発明の第３は、基板上に絶縁層を介してマトリクス状に配置された、互いに交差する複数の行配線及び複数の列配線と、該行配線と列配線との交差部に配置された電界放出型電子放出素子とを備えた電子源基板を有する画像表示装置の製造方法であって、
前記電子放出素子が、間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有し、
前記電子放出素子の製造において、前記第１又は第２の電界放出型電子放出素子の製造方法を使用する工程を有することを特徴とする。
【００１２】
本発明の第４は、間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子の製造装置であって、
前記閾値よりも小さい第１の電圧を任意の素子の導電性膜間に印加する第１の手段と、
前記第１の電圧を印加した素子の導電性膜間に流れる素子電流を測定する第２の手段と、
前記第２の手段で測定された素子電流が予め設定した設定値よりも大きい素子を修復が必要な素子として選択する第３の手段と、
前記第３の手段で選択された素子の導電性膜間にのみ前記第１の電圧よりも大きい第２の電圧を印加する第４の手段と、
を備えたことを特徴とする。
【００１３】
本発明の第５は、間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子の製造装置であって、
前記閾値よりも低く波高値が階段状に増加する第１の電圧を任意の素子の導電性膜間に印加する第１の手段と、
前記第１の電圧を印加した素子の導電性膜間に流れる素子電流を測定する第２の手段と、
前記第２の手段で測定された素子電流の電圧依存性を予め決定した評価関数によって線形性評価値として算出し、該線形性評価値を予め設定した基準値と比較し、その結果に応じて修復が必要な素子を選択する第３の手段と、
前記第３の手段で選択された素子の導電性膜間にのみ前記第１の電圧よりも大きい第２の電圧を印加する第４の手段と、
を備えたことを特徴とする。
【発明の効果】
【００１４】
本発明においては、素子電極間の短絡を低電圧で検出し、修復の完了を監視しながら修復を行うことにより、短絡のない素子や短絡の修復が完了した素子への過剰な電圧の印加を防止して、効率良く素子を修復する。よって、本発明によれば、短絡の検出と修復を効率良く行って、電界放出型電子放出素子や画像表示装置の歩留まりを向上することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の製造装置の一例の概略構成を示す図である。
【図２−Ａ】本発明の製造方法における電子放出素子の短絡検出及び短絡修復のフローチャートである。
【図２−Ｂ】本発明の製造方法における電子放出素子の短絡検出及び短絡修復のフローチャートである。
【図３】本発明に係る電子放出素子の素子電流−電圧特性を示す図である。
【図４】短絡のない電子放出素子の素子電流−電圧特性を示す図である。
【図５】短絡を有する電子放出素子の素子電流−電圧特性を示す図である。
【図６】本発明において電子放出素子の短絡検出に用いる電圧波形を示す図である。
【図７】本発明に係る電子放出素子の一例の基本構成を示す図である。
【図８】本発明の実施例１における短絡検出及び修復処理のシーケンス及び出力波形を示す図である。
【図９】本発明の実施例２における短絡検出及び修復処理のシーケンス及び出力波形を示す図である。
【図１０】本発明の実施例３における短絡検出及び修復処理の出力波形を示す図である。
【図１１】本発明の比較例１における短絡検出及び修復処理のシーケンス及び出力波形を示す図である。
【図１２】本発明に係る電子放出素子を複数備えた電子源の構成を示す平面図である。
【図１３】本発明に係る電子放出素子を複数備えた電子源を用いて構成した画像表示装置の構成例を示す斜視図である。
【発明を実施するための形態】
【００１６】
本発明に適用される電子放出素子は、間隙を介して相対する導電性膜を有し、該導電性膜間への印加電圧に対する放出電流が該印加電圧の閾値を境に変化する放出電流の電圧依存性を有する電界放出型電子放出素子である。
【００１７】
本発明においては、電子放出素子を作製した後に、素子の導電性膜間に電圧印加を行うことによって素子電極間の短絡（リーク欠陥）を検出し、修復を行う。通常、導電性膜は、それぞれ素子電極を介して各配線に接続される。係る素子電極は、一方が電子の引出電極、他方が電子の放出電極とも言える。よって、間隙を挟んで相対する導電性膜間に電圧を印加するとは、素子電極間に電圧を印加することである。
【００１８】
本発明においては、短絡を検出するための第１の電圧Ｖ1と短絡を修復する第２の電圧Ｖ2とで構成されるパルス波形を素子電極間に印加し、短絡検出と短絡修復とを行う。ここで、第１の電圧Ｖ1は、電子放出素子の放出電流−電圧特性における閾値よりも小さい電圧とすることで、短絡のない素子への過剰な電圧印加を防止する。そして、短絡を検出した素子に対して、第１の電圧Ｖ1よりも大きい第２の電圧Ｖ2を印加して短絡を修復する。短絡が検出されなかった素子には、第２の電圧Ｖ2を印加しないことにより、第２の電圧Ｖ2印加による素子破壊、変質を防止する。
【００１９】
尚、本発明において、Ｖ1の以下とＶ2の印加とは連続していても、所定の間隙を介在していても良い。
【００２０】
電界放出型電子放出素子において、短絡している場合には印加電圧に対して素子に流れる素子電流値が線形素子特性となる。一方、短絡のない素子の特性はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍモデルによる式で表され、印加電圧に対して素子電流値は指数関数的に上昇する特性を示す。図３にＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍモデルによる電界放出型電子放出素子の素子電流−電圧特性と短絡を有する電界放出型電子放出素子の素子電流−電圧特性を示す。電子放出素子（図中の実線）の素子電流−電圧特性は非線形な特性を示し、短絡を有する電子放出素子（図中の破線）の素子電流−電圧特性はリーク部を成す材料、膜厚等で決定される傾きを有する線形な特性となる。このため、正常な（素子電極間に短絡のない）電子放出素子に対して、短絡修復のための前記第２の電位差Ｖ2が、電子放出を生起する電位差（閾値）以上である場合には、素子に流れる電流も、印加電圧に対して指数関数的な値になる。その結果、素子の破壊、変質或いは放電等の発生を招く。本発明は、これらを防止するため、短絡を修復する第２の電圧Ｖ2を印加する前に、電子放出素子に電子放出を生起しない第１の電圧Ｖ1を印加して短絡の有無を検出し、短絡のない電子放出素子に対してはＶ2印加を行わないように制御する。
【００２１】
以下に図を用いて、本発明について詳細に説明する。
【００２２】
本発明に係る電界放出型電子放出素子としては、前記したように、スピント型や表面伝導型の電子放出素子が挙げられる。
【００２３】
図４は短絡のない電界放出型電子放出素子の一般的な素子電流−電圧特性を示す図、図５は短絡を有する素子の素子電流−電圧特性を示す図である。電界放出型電子放出素子において、導電性膜は蒸着法、スパッタ法等または分散塗布法等にて形成する。しかしながら、素子の構成、電極の形状、膜厚等によっては導電性膜間或いは素子電極間で短絡が発生する場合がある。電界放出型電子放出素子は間隙を挟んで対向する導電性膜間に電圧印加し、該導電性膜間に発生する強電界によって電子放出を生起するため、該導電性膜間或いは素子電極間での短絡は、電子放出効率の低下を招く。特に該電子放出素子を画像表示装置に応用する場合には、画素欠陥や輝度ばらつきの原因となる。本発明においては素子電極に電気的に結線された配線よりパルス印加を行い（第１の工程）、その時に素子に流れる電流値を測定して短絡の有無を評価する（第２の工程）。そして、短絡を有する素子に対してのみ修復電圧をパルス印加する（第３の工程）ことで変形、変質または溶融により短絡を除去する。
【００２４】
本発明において、短絡を検出するために素子電極間に印加される電圧パルスは、図６（ａ）におけるＶ1または図６（ｂ）におけるＶ1-1乃至Ｖ1-4である。図６（ａ）のＶ1は、例えば図４で示す電圧値Ｖ1-1であり、即ち電子放出素子における電子放出を生起しない電圧（閾値より低い）である。そして、Ｖ1を印加された時に素子に流れる電流値はＩ1-1である。図４に示すように、短絡のない正常な素子においては、素子電流−電圧特性は非線形性を示すことから、Ｖ1印加によっても素子にはほとんど電流は流れない。しかしながら短絡を有する素子における素子電流−電圧特性は短絡を形成する導電材や形状に応じた抵抗値で決定される傾きを有する線形特性を示し、リーク部抵抗値に応じた電流が素子に流れる。即ち、図５で示す電圧値Ｖ1-1であり、図４のＩ1-1よりも高い電流値Ｉ1-1が素子に流れる。よって、Ｖ1パルスを印加した時の電流値を測定することによって短絡の有無を判断することができる。
【００２５】
図６（ｂ）は素子の素子電流−電圧特性を判断し得る電圧値（本例では４段階の電圧値）にプロセスレシピによって設定されている。各電圧（図６（ｂ）におけるＶ1-1乃至Ｖ1-4）を印加した時に素子に流れる電流Ｉ1-1乃至Ｉ1-4を測定することによって素子電流−電圧特性の線形性を評価し、短絡の有無を判断する。上記したように、電界放出型電子放出素子における素子電流−電圧特性は、短絡がない場合には図４に示す非線形特性を示し、短絡がある場合には図５に示す直線性を示すことが知られている。よって、Ｖ1-1乃至Ｖ1-4を印加した時に素子に流れる電流Ｉ1-1乃至Ｉ1-4を測定し、素子電流−電圧特性の線形性を評価することによって、短絡の有無を検出することができる。
【００２６】
短絡の有無を線形性の評価によって判断するためには、例えばピアソンの積率相関係数を線形性評価値として用いることができる。例えば、波高値：Ｖ1＝Ｖ1-1、Ｖ2＝Ｖ1-2、Ｖ3＝Ｖ1-3、Ｖ4＝Ｖ1-4のパルスを印加した時に計測された電流値をそれぞれＩ1、Ｉ2、Ｉ3、Ｉ4とした時、下記式で算出される線形性評価値Ｒestにて評価を行う。
【００２７】
【数１】
2011008923.tif 000003
【００２８】
上記により算出される線形性評価値Ｒestにて評価を行い、プロセスレシピ設定の線形性評価閾値Ｒとの比較判定によって短絡有無の判断を行う。Ｒestは（Ｖj，Ｉj）の線形相関を示す−１≦Ｒest≦１の範囲を取る値であり、素子電流−電圧特性が線形性を示す関係、即ち短絡を有する素子においては１または−１に近い値、非線形性を示す関係、即ち短絡のない素子においては０に近い値をとる。本発明ではプロセスレシピによって予め線形性評価閾値Ｒを設定し、短絡検出及び短絡修復工程にて、毎回印加した電圧値と計測された電流値から線形性評価値Ｒestを算出して比較判定する。そして、Ｒ＜｜Ｒest｜（ここで、縦線で囲まれたものはその絶対値をとることを示す。）となる素子を短絡を有するものと判断する。線形性評価閾値Ｒは、パルス電圧の出力精度及び電流計測精度に鑑みて適宜設定する。
【００２９】
続いて、前記短絡を有する素子の検出方法によって短絡が検出された電子放出素子に対して、短絡を修復する第２の電圧Ｖ2を印加する。印加するパルスは素子（短絡部）に投入される電力が徐々に上昇する制御を行う。具体的には短絡の検出工程で検出された素子に対して第２の電圧Ｖ2を印加して修復した後、該素子に対して再度検出工程を行い、短絡の修復が完了していない場合にのみ、再度第２の電圧Ｖ2を印加する。この時に印加される第２の電圧Ｖ2は、先に印加した第２の電圧Ｖ2よりも波高値を高くする。このように、短絡の検出と修復の一連の操作を、短絡が修復されるまで繰り返す際に、第２の電圧Ｖ2の波高値を増加させてゆく。
【００３０】
前記したように、正常な電子放出素子の素子電流−電圧特性は印加電圧が閾値を超えると放出電流が急峻に増加し、その結果、過剰な電圧印加は電子放出特性の低下や破壊を引き起こす。そこで修復が完了した素子には修復するパルスの印加を停止して、電子放出特性の低下や破壊を抑止する。
【００３１】
続いて本発明の製造方法を実施しうる製造装置について説明する。
【００３２】
本発明の製造装置の第１は、閾値より小さい電圧を第１の電圧を任意の素子の導電性膜間に印加する第１の手段と、該第１の電圧を印加した素子の導電性膜間に流れる素子電流を測定する第２の手段とを備えている。さらに、前記第２の手段で測定された素子電流に基づいて、修復が必要な素子を選択する第３の手段と、該第３の手段で選択された素子の導電性膜間にのみ前記第１の電圧よりも大きい第２の電圧を印加する第４の手段とを備えている。
【００３３】
本発明において、前記第３の手段としては、第１の電圧の波形によって二つの手段に分けられる。即ち、図６（ａ）のＶ1を印加してＩ1を測定する系においては、第３の手段は、測定された素子電流が設定値よりも大きい素子を修復すべき素子として選択する。また、図６（ｂ）のＶ1-1乃至Ｖ1-4を印加してＩ1-1乃至Ｉ1-4を測定する系においては、第３の手段は前記した線形性評価値を算出して修復すべき素子を選択する。即ち、第２の手段で測定された素子電流の電圧依存性を予め決定した評価関数によって線形性評価値として算出し、該線形性評価値を予め設定された基準値と比較し、その結果に応じて修復が必要な素子を選択する。
【００３４】
以下に具体的な構成例を挙げて説明する。
【００３５】
図１は本発明の製造装置の一例の概略構成を示す図である。図１（ａ）は処理基板１と処理室２付近の正面図であり、（ｂ）は平面図である。処理室２は真空排気系４によって処理室内圧力を１×１０-6［Ｐａ］に真空排気される。処理基板１は基板上に絶縁層を介してマトリクス状に配置された、互いに交差する複数の行配線及び複数の列配線と、該行配線と列配線との交差部に配置された電界放出型電子放出素子を有する。行配線、列配線は基板上に蒸着法、スパッタ法、フォトリソグラフィー法等により形成される。尚、本例は表面伝導型電子放出素子を電界放出型電子放出素子の例として用いるが、スピント型等、他の手法で形成した電子放出素子についても適応可能である。
【００３６】
このように電界放出型電子放出素子を形成した処理基板１上に設置された列配線Ｄｘ１乃至Ｄｘｎには列配線用駆動ドライバ６と電気的に短絡、開放状態にする列配線スイッチ１８（Ｓｘ１乃至Ｓｘｎ）が接続されている。同様に、処理基板１上に設置された行配線Ｄｙ１乃至Ｄｙｍには行配線用駆動ドライバ５と電気的に短絡、開放状態にする行配線スイッチ１７（Ｓｙ１乃至Ｓｙｍ）が接続されている。列配線用駆動ドライバ６は処理基板１上に形成された列配線Ｄｘ１乃至Ｄｘｎまでを駆動するドライバであり、列配線用制御器１０にて波形生成器１２で設定されたパルス波高値、パルス幅等の出力パルス情報を受信する。そして、同期制御器１１からの垂直同期信号に同期して列配線用駆動ドライバ６を通して処理基板１上に形成された列配線Ｄｘ１乃至Ｄｘｎの端子より、短絡検出及び短絡修復パルスを出力する。一方、行配線用駆動ドライバ５は処理基板１上に形成された列配線Ｄｙ１乃至Ｄｙｍを駆動するドライバであり、波形生成器１２にて設定されたパルス波高値及びパルス幅等の出力パルス情報を行配線用制御器９を介して受信する。そして、同期制御器１１から出力される水平同期信号に同期して、短絡検出及び短絡修復パルスを行配線用駆動ドライバ５を通して処理基板１上に形成された行方向配線Ｄｙ１乃至Ｄｙｍの端子へ出力する。
【００３７】
本例において、列配線用駆動ドライバ６及び行配線用駆動ドライバ５内で構成されているドライバは処理基板１上に形成された列配線及び行配線に対して、１ラインにつき１ドライバで構成されている。列配線用駆動ドライバ６及び行配線用駆動ドライバ５のドライバ回路内にはアンプ用電源系も含まれ、行配線ドライバは数Ａ程度の駆動を有する。一方列配線ドライバは数百ｍＡ程度の駆動能力を有するアンプ回路で構成されている。
【００３８】
次に波形生成器１２では制御器１３から波形生成データが入力されている。波形生成データには列配線用駆動ドライバ６及び行配線用駆動ドライバ５より出力されるパルス電圧データと列配線用駆動ドライバ６及び行配線用駆動ドライバ５より出力されるパルスの同期タイミングを取るための同期信号が含まれている。パルス電圧データは列配線用駆動ドライバ６及び行配線用駆動ドライバ５より出力されるパルス電圧値データとパルス幅データがシリアル通信によって高速転送されている。
【００３９】
次に列配線用電流計測器８は処理基板１上に形成された列配線に流出入する電流値を計測する回路が構成されており、列配線に流れる電流値を列配線用制御器１０へ出力するためにデータ変換を行いデータ転送する。同様に行配線用電流計測器７は処理基板１上に形成された行配線に流出入する電流値を計測する回路が構成されており、行配線に流れる電流値を行配線用制御器９へ出力するためにデータ変換を行いデータ転送する。
【００４０】
本例では、電流計測器としてＡ／Ｄコンバータを構成し、電流データをデジタルデータとして計測した電流値を行配線用制御器９、列配線用制御器１０へ出力する。行配線用制御器９及び列配線用制御器１０へ入力されたデータはそれぞれ制御器１３へ出力され、演算器１４でデータ処理を行った後、比較器１５によって設定された所定の値と比較判定を行う。比較器１５にはメモリが含まれており、設定された所定の値との比較判定によって選択された素子の短絡が検出されない場合には、該当する行配線及び列配線アドレスで決定される素子のリーク欠陥検出フラグ情報を記憶することが可能である。
【００４１】
続いて出力パルス波形データ及び前記リーク欠陥検出フラグ情報を共に波形生成器１２へセットする。前記リーク欠陥検出フラグ情報より、行及び列配線上に具備したスイッチＳｙｉ（ｉ＝１，２，３，・・・，ｍ）及びＳｘｊ（ｊ＝１，２，３，・・・，ｎ）をＯＮ／ＯＦＦ（短絡／開放）させる。これによって短絡がない、若しくは短絡の修復が完了したと判定された素子に対しては、電圧が印加されないように制御される。また、セットされる出力パルス波形は、演算器１４にて列及び行配線内の抵抗値で生じる電圧降下分を見込んだ電圧補正量の補償計算を行い、目的の素子において上記次出力パルス波形の電圧と実効的に一致するようにパルス波形を決定する処理を含んでも良い。
【００４２】
次に、図２−Ａ、図２−Ｂを用いて、短絡検出及び短絡修復における制御シーケンスを説明する。図２−Ａは本発明の一実施形態の短絡検出及び短絡修復の処理流れ図であり、図９の出力タイミングチャートに対応する。パルス波高値、パルス幅等の出力パルス情報及び選択する行配線、列配線指定情報からなるレシピ設定による波形情報及び所定の値の読み込み及び各制御器の初期化、比較器１５のメモリ内に確保されたリーク欠陥検出フラグ情報に全て値１を書き込む（Ｓ１）。前記リーク欠陥フラグ情報は行配線数×列配線数のメモリ領域であり、リーク欠陥が検出されない、またはリーク欠陥の修復が完了した行配線及び列配線番号で決定されるアドレスエリアにビットデータ0を書き込むことで、電界放出型電子放出素子に短絡を修復する第２の電圧Ｖ2を印加するか否かを判別するフラグ情報である。次いで、プロセスレシピ設定による駆動シーケンス、パルス波形情報にて、短絡を検出する第１の電圧Ｖ1をＤ／Ａコンバータにセットする。駆動シーケンスはパルス出力を行う列配線及び行配線Ｎｏ．の駆動選択情報であり、パルス波形情報は波高値やパルス幅である。同時に、駆動選択情報に基づいて行配線及び列配線出力ライン上に設置されたスイッチの短絡、開放を選択しパルス出力を行う（Ｓ２）。電圧値Ｖ1で構成されるパルス波形を印加した時に流れる電流を測定する（Ｓ３）。この測定値から素子の短絡有無を判定し、短絡が認められた場合には行配線及び列配線該当ラインの次回短絡修復パルスの出力値を決定する（Ｓ４）。
【００４３】
尚、本発明においては、Ｓ２，Ｓ３において複数ラインを同時選択し、複数素子に流れる電流値を測定し、その値から複数素子内に短絡が含まれるか否かを判断し、含まれる場合には更に個々の素子について短絡を検出する工程も含む。
【００４４】
また、図６（ｂ）のＶ1-1乃至Ｖ1-4を印加してＩ1-1乃至Ｉ1-4を測定する系においては、図２−Ｂに示すように、Ｓ２において、第１の電圧としてＶ1-1乃至Ｖ1-4を印加し、Ｉ1-1乃至Ｉ1-4を測定する。そして、Ｓ３において測定値Ｉ1-1乃至Ｉ1-4から線形性評価値Ｒestを算出し、Ｓ４において基準値Ｒと比較して短絡素子を選択する。
【００４５】
Ｓ４において短絡が検出されなかった行配線アドレスｉ（ｉ＝１，２，３，・・・，ｍ）及び列配線アドレスｊ（ｊ＝１，２，３，・・・，ｎ）に該当する素子の短絡検出フラグ情報ｌｅａｋ＿ｆｌａｇ［ｉ］［ｊ］に値０をセットする。続いて、短絡を修復する第２の電圧Ｖ2を決定する。また、比較器１５のメモリ情報に記憶された行配線及び列配線アドレスに該当するリーク欠陥検出フラグ情報によって、Ｖ1或いはＶ1-1乃至Ｖ1-4及びＶ2出力時にスイッチ操作によって短絡がない素子と繋がっている行及び列配線への出力ラインを電気的に開放状態とする。これにより、短絡のない素子への給電を停止する処理を行う。
【００４６】
素子の短絡の修復を行う第２のＶ2は短絡を変形、溶断するために十分な電力が素子に印加されるように、短絡の抵抗値から決定される。例えば、予め素子の抵抗値を測定し、短絡を有する素子に０．１［Ｗ］程度の電力が投入されるようＶ2を決定する。続いて、Ｖ2をＤ／Ａコンバータにセットし、設定のパルス幅にてパルス出力する。
【００４７】
Ｓ２乃至Ｓ６の工程を行う一連の操作を、全素子に対して短絡が検出されなくなるまで繰り返すことによって短絡修復を行う。ここで、短絡の修復を行う第２の電圧Ｖ2は素子に対して投入電力が操作毎に段階的に上昇するように、プロセスレシピによって設定された上昇率にて段階的に上昇する出力パルスとする。
【００４８】
図７は本発明に係る電界放出型電子放出素子の一例である表面伝導型電子放出素子の基本構成を示した平面図（ａ）及びそのＡ−Ａ’断面図（ｂ）である。以下に図に示す縦型表面伝導型電子放出素子を例にとって、電界放出型電子放出素子の構成について詳細に説明する。
【００４９】
［基板］
基板２１は、石英ガラス、Ｎａ等の不純物含有量を減少させたガラス、青板ガラス、青板ガラスにＳｉＯ2をスパッタリング法等により形成したＳｉＯ2を積層したガラス又はアルミナ等のセラミックス等から選ぶことが出来る。厚みは０．１ｍｍ乃至数ｍｍであり、好ましくは、その厚さは０．５ｍｍ乃至５ｍｍの範囲のものが良い。
【００５０】
［素子電極］
基板２１に形成された絶縁層２７は蒸着法、スパッタ法等の一般的な成膜法や熱酸化法、陽極酸化法等により形成される。また、膜厚としては好ましくは数十ｎｍから数十μｍであり、材料としてはＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＣａＦなどの耐電圧の高い材料が望ましい。
【００５１】
下素子電極２２、２３は一方が前記絶縁層２７上に、他方が絶縁層２７に並んで基板２１上に形成される。下素子電極２２、２３の材料としては導電性を有する。例えば、Ｎｉ、Ｃｒ、Ａｕ、Ｍｏ、Ｗ、Ｐｔ、Ｔｉ、Ａｌ、Ｃｕ、Ｐｄ等の金属或いはそれらの合金、Ｐｄ、Ａｇ、Ａｕ、ＲｕＯ2、Ｐｄ−Ａｇ等の金属或いは金属酸化物とガラス等から構成される印刷導体又はポリシリコン等の半導体材料等である。
【００５２】
下素子電極２２，２３は、マスクを使用しての露光、エッチング等よりなるフォトリソグラフィー技術により作製される。素子電極２２、２３の長さＷ、及び膜厚ｄは、電極の抵抗値、電極との結線、及び、多数配置された素子の配置等を考慮して適宜設計され、長さＷは数μｍ乃至数百μｍであり、膜厚ｄは数十ｎｍ程度である。また、素子電極２２と２３との間隔は数十ｎｍ乃至数百μｍである。
【００５３】
［導電性膜］
下素子電極２３上に電子放出部となる電子放出電極２４と、下素子電極２２上に電子引き出し電極２５を形成する。電子放出電極２４及び電子引き出し電極２５は、蒸着法、スパッタ法等または分散塗布法等によって形成される。分散塗布法は、原材料の微粒子を含んだ分散液を回転塗布、ディッピング等の手法で基板等に塗布し、加熱処理で溶剤、バインダー等を乾燥、除去するものである。分散液としては酢酸ブチルやアルコール等からなる有機溶媒に原材料となる微粒子及び微粒子の分散を促進する添加剤を加えたものを用いることができ、攪拌等によって微粒子の分散を促す。また、微粒子を分散して形成させるのに化学的な方法として有機金属化合物の溶媒を基板上に塗布した後、熱分解によって半導体の金属酸化物や金属の微粒子を形成する手法を用いることもできる。材料としては電極２４，２５はそれぞれ同一材料、異種材料のどちらでも良く、好ましくはＷ、Ｔａ、Ｍｏ等の高融点材料、或いはアモルファスカーボン、グラファイトカーボン、ダイヤモンドライクカーボン等の炭素、炭素化合物材料である。
【００５４】
電子放出電極２４及び電子引き出し電極２５の膜厚は、好ましくは１ｎｍ乃至５０ｎｍである。該膜厚は、下素子電極２２と２３へのステップカバーレージ、電子放出電極２４及び電子引き出し電極２５の抵抗値及び電子放出部２６の導電性微粒子の粒径によって適宜設定される。その抵抗値は、好ましくは１．０×１０3より１．０×１０7Ω／□のシート抵抗である。
【００５５】
［電子放出部］
電子放出部２６は電子放出電極２４及び電子引き出し電極２５の間隙部であり、電子放出電極２４及び電子引き出し電極２５間に電圧を印加することによって発生する電界によって電子放出が生起される。本例では絶縁層２７に対して直線状に示されているが、作製条件等に依存し、形状、位置ともこれに限るものではない。また、本例では基板２１に設けられた下素子電極２２と２３との間に形成された電子放出電極２４及び電子引き出し電極２５の間に電子放出部２６が設けられているが、図に示された場合だけに限定されるわけではない。
【００５６】
上記構成において、下素子電極２２，２３，電子放出電極２４及び電子引き出し電極２５の形状、膜厚等は電子放出素子の応用形態等を考慮して適宜設計され、例えば画像表示装置（テレビジョン等）では、画面サイズに対応した画素サイズが設計される。特に、高品位テレビジョンにおいては画素サイズが小さく、高精細が要求されるため、小さな電子放出素子で、且つ十分な輝度が得られるように設計される。
【００５７】
［電子源基板構成］
図１２に複数の電子放出素子を備えた電子源基板（マルチ電子源とも呼ぶ）の構成図を示す。
【００５８】
電子放出素子３６は、基板３１上にマトリクス状に形成された行配線３４及び列配線３５の交差部において、それぞれの配線に接続され、行配線取り出し端子３２及び列配線取り出し端子３３より給電されることによって電子放出を実現する。行配線３４及び列配線３５の配線材、配線幅、配線膜厚、配線間隔は、その製作方法、電子源素子の大きさ及びマルチ電子源を使用する用途に応じて適宜設定される。例えば、マルチ電子源を画像表示装置（テレビジョン等）に応用する場合は、画面サイズ、精細度に応じて設定され、配線材としてはＡｇ、Ｃｕ等の低抵抗材を用い、配線幅は、数μｍ乃至数ｍｍであり、好ましくは、１μｍ乃至１ｍｍである。配線膜厚さは、数μｍ乃至数１００μｍであり、好ましくは、１μｍ乃至１００μｍである。配線間隔は数μｍ乃至数百μｍである。
【００５９】
［画像表示装置］
本発明に係る電子放出素子をマルチ電子源構成とし、それを応用した画像表示装置例を図１３に示す。電子放出素子は表面伝導型電子放出素子である。図１３においては、一部構成部材を省略し、フェースプレートを一部切り欠いた状態を示す。
【００６０】
図１３における４１は基板、４２は電子放出素子の導電性膜、４３、４４は電子放出素子の素子電極４８に接続された行配線、列配線である。また、４６はメタルバック、４７は蛍光体膜、４５はガラス基板で、該３部材はフェースプレート５１を構成する。行配線４３と列配線４４は絶縁層４９によって絶縁されて直交するように配置される。基板４１と前記フェースプレート５１間は真空封止されており、スペーサー５０によって補強される。スペーサー５０の形状は、板状、棒状どちらでもよく、電子放出により帯電しないような適度な導電性を有する部材を用いる。スペーサー５０の配置は画像表示装置の構成及び大気圧に耐えられる強度を保持できるように、スペーサーの数、位置は適宜設定される。
【００６１】
蛍光体膜４７はモノクロームの場合は蛍光体のみからなるが、カラーの蛍光体膜の場合は蛍光体の配列によりブラックストライプ或いはブラックマトリクスと呼ばれる黒色導電材と蛍光体とで構成される。ブラックストライプ、ブラックマトリクスが設けられる目的は、カラー表示の場合に必要となる三原色蛍光体の各蛍光体間の塗りわけ部を黒くすることで混色等を目立たなくすることと、蛍光体膜における外部反射によるコントラスト低下を抑制することである。また、蛍光体膜の形成法は沈殿法、印刷法、スラリー法等によって蛍光体を塗布することによって形成される。
【００６２】
フェースプレート５１と基板４１は不図示の支持枠及びフェースプレート５１にフリットガラス等を塗布し、４００℃乃至５００℃で焼成、真空封着される。画像表示は行配線４３を走査線、列配線４４を信号線として、各走査線に接続された不図示の走査線取り出し端子と各信号線に接続された不図示の信号線取り出し端子から駆動ラインに、電子放出を生起するために必要な電圧を印加する。これにより、電界放出型電子放出素子の導電性膜４２に形成された不図示の間隙（電子放出部）に電界集中が生じ、電子が放出する。不図示の高圧端子を通じメタルバック４６もしくは不図示の透明導電膜に数ｋＶ以上の電圧を印加することで電子ビームを加速し、蛍光体膜４７に衝突させ、励起、発光させることによって画像を表示させる。
【実施例】
【００６３】
以下に本発明の電子放出素子の製造方法の実施例を示すが、以下の実施例で本発明の内容が限定されるものではない。
【００６４】
（実施例１）
処理基板（５０ｍｍ×５０ｍｍ×１．８ｍｍｔ）は、列配線数ｎ＝２００×行配線数ｍ＝５０、２００×５０のマルチ電子源構成とした。該処理基板上に等間隔に列配線（配線幅２０μｍ、配線厚５μｍ、配線ピッチ１９０μｍ）及び、行配線（配線幅３５０μｍ、配線厚３０μｍ、配線ピッチ２８０μｍ）をフォトリソグラフィー技術を用いてマトリクス状に形成した。その後、列配線と行配線の交差部に図７の構成の電界放出型電子放出素子を形成した。
【００６５】
上記処理基板を図１の処理室２に配置し、処理室内を１×１０-6Ｐａまで真空排気した。処理室２の真空排気後、処理基板１に形成された電子放出素子の短絡検出及び修復処理を行った。図８に本例における出力波形及び短絡検出及び修復処理のシーケンスを示す。短絡検出及び修復処理条件は次の通りである。
【００６６】
行配線Ｄｙ１乃至Ｄｙ５０へ出力するパルス波形は、短絡検出波高値Ｖ1（電子放出素子が電子放出を生起しない電圧値）、パルス幅：２００μｓとし、１行配線ずつ走査する走査駆動を行った。続いて波高値Ｖ2、パルス幅：２００μｓとして１行配線ずつ走査する走査駆動を行った。これらの波高値Ｖ1、波高値Ｖ2としたパルス波形を交互に出力した。プロセスレシピ設定の終了パルス数を波高値Ｖ1及び波高値Ｖ2のパルスを合わせて５４パルスに設定した。短絡を検出する波高値Ｖ1は−５Ｖ固定、短絡を修復する波高値Ｖ2は初期値を−５Ｖとし、周期毎に−０．５Ｖステップで−１８Ｖまで降下するスイープ電圧とした。スイープ電圧とはパルス出力毎に段階的に変化する電圧である。尚、短絡していない素子の放出電流−電圧特性における閾値は８Ｖであった。
【００６７】
一方、列配線Ｄｘ１乃至Ｄｘ２００への出力波形は、選択された行ラインへの出力と同期して印加した。同時駆動として出力波高値Ｖ3：０Ｖ出力（電気的な基準電圧）、パルス幅：２００μｓとし、行配線へ出力されるパルスに同期して出力されるよう制御した。一方、列配線Ｄｘ１乃至Ｄｘ２００への出力波形は、選択された行ラインへの出力と同期して印加した。同時駆動として出力波高値Ｖ3：０Ｖ出力（電気的な基準電圧）、パルス幅：２００μｓとし、行配線へ出力されるパルスに同期して出力されるよう制御した。列配線Ｄｘ１乃至Ｄｘ２００への出力電圧は、駆動時以外は素子に掛かる電位差が十分小さくなるように、負電位が印加されている。
【００６８】
また、短絡検出電流閾値Ｉｓ：５００μＡとし、係る閾値を設定値として該設定値以下を短絡なしと判定した。短絡検出パルス（波高値Ｖ1）印加時に測定された列配線Ｄｘ１乃至Ｄｘ２００に流れた電流値Ｉｘｊ（ｊ＝１，２，・・・２００）とする。そして、ＩｘｊとＩｓと比較し、ＩｘｊがＩｓ以下の列配線ラインに対して比較器１５のメモリ内に確保された行配線及び列配線アドレスより決定される電子放出素子のリーク欠陥検出フラグに値０（短絡未検出）をセットした。これにより、次回の短絡を検出するパルス及び短絡を修復するパルスの出力時に列配線Ｄｘｊ出力ラインを列配線Ｄｘｊ上に具備されたスイッチＳｘｊの操作によって電気的に開放状態にする制御を行った。
【００６９】
従って、短絡が検出されなかった素子及び短絡が修復された素子に接続された列配線は、上記スイッチの開放によって電圧が印加されなくなり、行配線にＶ2が出力されても、係る行配線に接続された素子の導電性膜間には電圧が印加されなくなる。図８において、修復完了Ｂは、Ｄｙ２及びＤｘ１にそれぞれ素子電極が接続された素子において、当該周期において又は当該周期前に短絡が無い又は修復が完了したと判断された場合である。この場合、Ｄｙ２にＶ2が印加された際にＤｘ１にＶ3が印加されないようにＤｘ１のスイッチが開放される。
【００７０】
また、１つの行配線において、全ての列配線でＩｘｊとＩｓの比較判定によって、短絡が無い又は修復完了と判定された行配線にはＶ1及びＶ2出力時に当該行配線をスイッチ操作によって電気的に開放状態として給電を行わない制御を行った。図８において、修復完了Ａは、Ｄｙ３に素子電極が接続された全ての素子において、当該周期前に短絡が無い又は修復完了と判断された場合である。この場合、Ｄｙ３にＶ1及びＶ2が印加されず、Ｄｘ１乃至ＤｘｎにＶ3が印加されないように、Ｄｙ３及びＤｘ１乃至Ｄｘｎがそれぞれ電気的に開放される。全ての電界放出型電源素子の短絡が検出されない、または設定されたパルス数が完了するまで上記工程を繰り返し行う。
【００７１】
上記条件で行った表面伝導型電子放出素子の短絡検出及び修復処理中の素子放電回数及び処理終了後に残存する短絡のある素子数をカウントした。尚、素子放電とは、正常な電子放出素子が過剰な電圧印加によって、指数関数的な素子電流の上昇を生じ、電子放出部が発光し、破壊する現象である。
【００７２】
続いて、同一装置を用いて、電子放出素子を個別に順次選択し、各素子の素子電流−電圧特性を測定することによって電子放出素子の生存率（１００×正常な素子の特性を示す素子数／基板上に形成された全素子数）にて評価を行った。結果を表１に示す。
【００７３】
（実施例２）
実施例１と同じ処理基板を用い、図９に示す短絡検出及び修復処理のシーケンス及びを用いる以外は実施例１と同様にして短絡検出及び修復を行った。短絡検出及び修復処理条件は次の通りである。
【００７４】
行配線Ｄｙ１乃至Ｄｙ５０へ出力するパルス波形は、短絡検出波高値Ｖ1（電子放出素子が電子放出を生起しない電圧値）、波形幅：２００μｓ、連続して波高値Ｖ2、波形幅：２００μｓで構成するパルス幅：４００μｓの２段階の階段波形である。そして、１行配線ずつ走査する走査駆動を行った。プロセスレシピ設定の終了パルス数を２７パルスに設定し、短絡を検出する波高値Ｖ1は−５Ｖ固定、短絡を修復する波高値Ｖ2は初期値を−５Ｖとし、周期毎に−０．５Ｖステップで−１８Ｖまで降下するスイープ電圧とした。尚、短絡していない素子の放出電流−電圧特性における閾値は８Ｖであった。
【００７５】
一方、列配線Ｄｘ１乃至Ｄｘ２００への出力波形は、全ライン同時駆動として出力波高値Ｖ3：０Ｖ出力（電気的な基準電圧）、パルス幅：４００μｓとし、行配線へ出力されるパルスに同期して出力されるよう制御した。
【００７６】
また、短絡検出電流閾値Ｉｓ：５００μＡとし、係る閾値を設定値として該設定値以下を短絡なしと判定した。短絡検出パルス（波高値Ｖ1）印加時に測定された列配線Ｄｘ１乃至Ｄｘ２００に流れた電流値Ｉｘｊ（ｊ＝１，２，・・・２００）とする。ＩｘｊとＩｓと比較し、ＩｘｊがＩｓ以下の列配線ラインに対して比較器１５のメモリ内に確保された行配線及び列配線アドレスより決定される電子放出素子のリーク欠陥検出フラグに値０（短絡未検出）をセットした。これにより、次回の短絡を検出する波高値と短絡を修復する波高値で構成されるパルス出力時に列配線Ｄｘｊ出力ラインを列配線Ｄｘｊ上に具備されたスイッチＳｘｊの操作によって電気的に開放状態にする制御を行った。
【００７７】
従って、短絡が検出されなかった素子及び短絡が修復された素子に接続された列配線は、上記スイッチの開放によって電圧が印加されなくなり、行配線にＶ2が出力されても、係る行配線に接続された素子の導電性膜間には電圧が印加されなくなる。図９において、
修復完了Ｃは、Ｄｙ３及びＤｘ２にそれぞれ素子電極が接続された素子において、Ｄｙ３へのＶ1印加で短絡がない又は修復が完了したと判断された場合である。この場合、Ｄｙ３にＶ2が印加された際にＤｘ２にＶ3が印加されないようにＤｘ２のスイッチが開放される。また、修復完了Ｂは、Ｄｙ１及びＤｘ１にそれぞれ素子電極が接続された素子において、当該周期前に短絡がない又は修復が完了したことが確認された場合である。この場合、短絡の検出及び修復が不要であるから、Ｄｙ１にＶ1及びＶ2が印加された際にＤｘ１にＶ3が印加されないようにＤｘ１のスイッチが開放される。
【００７８】
また、１つの行配線において、全ての列配線で測定された電流値Ｉｘｊと短絡検出電流閾値Ｉｓの比較判定によって、短絡が無いまたは修復完了と判定された行配線はスイッチ操作によって電気的に開放状態とし、給電を行わない制御を行った。図９において、修復完了Ａは、Ｄｙ２に素子電極が接続された全ての素子において、当該周期前に短絡が無い又は修復完了と判断された場合である。この場合、Ｄｙ２にＶ1及びＶ2が印加されず、Ｄｘ１乃至ＤｘｎにＶ3が印加されないように、Ｄｙ２及びＤｘ１乃至Ｄｘｎがそれぞれ電気的に開放される。全ての電界放出型電源素子の短絡が検出されない、または設定されたパルス数が完了するまで上記工程を繰り返した。
【００７９】
実施例１と同様に処理中の素子放電回数をカウントした後、各素子の素子電流−電圧特性を測定して正常な素子の生存率にて評価を行った。結果を表１に示す。
【００８０】
（実施例３）
実施例１と同じ処理基板を用い、図１０（ａ）に示す出力波形を用いる以外は実施例１と同様にして図１０（ｂ）のシーケンスで短絡検出及び修復を行った。短絡検出波形は、電圧Ｖ1-1〜Ｖ1-4で示されている。これらの電圧は、絶対値の最大値が電界放出型電子放出素子の放出電流−電圧特性における印加電圧の閾値より小さい電圧であって、本例では４つの階段状の電位で構成されている。本例では、Ｖ1-1を−１Ｖで波形幅１００μｓ、Ｖ1-2を−２Ｖで波形幅１００μｓ、Ｖ1-3を−３Ｖで波形幅１００μｓ、Ｖ1-4を−４Ｖで波形幅１００μｓとした。尚、短絡していない素子の放出電流−電圧特性における閾値は８Ｖであった。
【００８１】
続いて、短絡を修復する波形Ｖ2は前記短絡検出波形に連続して第５段階として出力する。短絡を修復する波形は、波形幅１００μｓ、波高値Ｖ2は初期値を−５Ｖとし、１周期毎に−０．５Ｖずつ−１８Ｖまで降下する（波高値が増加する）スイープ電圧とした。該波形を行配線Ｄｙ１乃至Ｄｙ５０へ出力した。列配線Ｄｘ１乃至Ｄｘ２００への出力波形は、全ライン同時駆動として出力波高値Ｖ3：０Ｖ、波形長：５００μｓとし、行配線へ出力されるパルスに同期して出力されるよう制御した。
【００８２】
また、短絡検出パルス（波高値Ｖ1-1乃至Ｖ1-4）印加時に測定された列配線Ｄｘ１乃至Ｄｘ２００に流れた電流値Ｉｘｊ1-1、Ｉｘｊ1-2、Ｉｘｊ1-3、Ｉｘｊ1-4（ｊ＝１，２，・・・，２００）を測定した。該電流値Ｉｘｊ1-1乃至Ｉｘｊ1-4を使用して短絡を有する電子放出素子における素子電流−電圧特性をプロットし、その線形性を評価した。線形性を評価する方法としては、短絡を検出するための電位差（Ｖ1-1乃至Ｖ1-4）の印加時に計測された電流値をそれぞれＩｘｊ1-1、Ｉｘｊ1-2、Ｉｘｊ1-3、Ｉｘｊ1-4として、前記の線形性評価値Ｒestを算出して短絡素子の検出を行った。ここではプロセスレシピにて比較判定を行う線形性評価閾値Ｒ＝０．７５に設定した。算出されたＲestの絶対値が線形性評価値Ｒ以下の列配線ラインに対して比較器１５のメモリ内に確保された行配線及び列配線アドレスより決定される電子放出素子のリーク欠陥検出フラグに値０（短絡未検出）をセットした。これにより、次回の短絡を検出する波高値と短絡を修復する波高値で構成されるパルス出力時に列配線Ｄｘｊ出力ラインを列配線Ｄｘｊ上に具備されたスイッチＳｘｊの操作によって電気的に開放状態にする制御を行った。
【００８３】
従って、短絡が検出されなかった素子及び短絡が修復された素子に接続された列配線は、上記スイッチの開放によって電圧が印加されなくなり、行配線にＶ2が出力されても、係る行配線に接続された素子の導電性膜間には電圧が印加されなくなる。図１０において、修復完了Ｃは、Ｄｙ３及びＤｘ２にそれぞれ素子電極が接続された素子において、当該周期前にＤｙ３へのＶ1印加で短絡がない又は修復が完了したと判断された場合である。この場合、Ｄｙ３にＶ1及びＶ2が印加された際にＤｘ２にＶ3が印加されないようにＤｘ２のスイッチが開放される。また、修復完了Ｂは、Ｄｙ１及びＤｘ１にそれぞれ素子電極が接続された素子において、Ｄｙ当該周期前に短絡がない又は修復が完了したことが確認された場合である。この場合、短絡の検出及び修復が不要であるから、Ｄｙ１にＶ1及びＶ2が印加された際にＤｘ１にＶ3が印加されないようにＤｘ１のスイッチが開放される。
【００８４】
ここで、１つの行配線において、全ての列配線で算出したＲestの絶対値が線形性評価値Ｒ以下（短絡がない、または修復完了）と判定された行配線はスイッチ操作によって電気的に開放状態とし、給電を行わない制御を行った。図１０において、修復完了Ａは、Ｄｙ２に素子電極が接続された全ての素子において、当該周期前に短絡が無い又は修復完了と判断された場合である。この場合、Ｄｙ２にＶ1及びＶ2が印加されず、Ｄｘ１乃至ＤｘｎにＶ3が印加されないように、Ｄｙ２及びＤｘ１乃至Ｄｘｎがそれぞれ電気的に開放される。全ての電界放出型電源素子の短絡が検出されない、または設定されたパルス数が完了するまで上記工程を繰り返した。
【００８５】
実施例１と同様に処理中の素子放電回数をカウントした後、各素子の素子電流−電圧特性を測定して正常な素子の生存率にて評価を行った。結果を表１に示す。
【００８６】
（比較例１）
実施例１と同じ処理基板を用い、図１１に示す修復処理のシーケンス及び出力波形を用いる以外は実施例１と同様にして修復のみを行った。短絡の修復処理条件は行配線Ｄｙ１乃至Ｄｙ５０へ出力するパルス波形を、波高値Ｖ2、波形長：２００μｓの波形であり（短絡検出波高値Ｖ1波形なし）、１行配線ずつ走査する走査駆動を行った。プロセスレシピ設定の終了パルス数を２７パルスに設定し、短絡を修復する波高値Ｖ2は初期値を−５Ｖとし、１周期毎に−０．５ずつ−１８Ｖまで降下する（波高値が増加する）スイープ電圧とした。即ち、本例ではＶ2印加を途中で停止せず、全ての素子に２７パルス印加した。列配線Ｄｘ１乃至Ｄｘ２００への出力波形は、全配線を同時駆動として出力波高値Ｖ3：０Ｖ出力（電気的な基準電圧）、パルス幅：２００μｓとし、行配線へ出力されるパルスに同期して出力されるよう制御した。
【００８７】
実施例１と同様に処理中の素子放電回数をカウントした後、各素子の素子電流−電圧特性を測定して正常な素子の生存率にて評価を行った。結果を表１に示す。
【００８８】
【表１】
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【００８９】
表１の結果より、短絡の修復処理を行うことによって、基板上に形成した電子放出素子の短絡を修復することが可能であることがわかった。また、実施例１、実施例２の結果から、短絡検出の波高値印加時に素子に流れる電流値の変化によって短絡素子の検出及び修復の完了を判断することで、素子破壊を誘起しない処理を行うことが可能であることがわかった。また、実施例３の結果より、短絡の検出波形を波高値が階段状に増加するパルス波形とし、素子電流−電圧特性の線形性を評価することによって短絡を検出及び修復完了を判断することにより、素子破壊を誘起しない処理が可能であることがわかった。
【符号の説明】
【００９０】
１：処理基板、２：処理室、３：基板支持体、４：真空排気系、５：行配線用駆動ドライバ、６：列配線用駆動ドライバ、７：行配線用電流計測器、８：列配線用電流計測器、９：行配線用制御器、１０：列配線用制御器、１１：同期制御器、１２：波形生成器、１３：制御器、１４：演算器、１５：比較器、２１：基板、２２，２３：下素子電極、２４：電子放出電極、２５：電子引き出し電極、２６：電子放出部、２７：絶縁層、３１：基板、３２：行配線取り出し電極、３３：列配線取り出し電極、３４：行配線、３５：列配線、３６：電界放出型電子放出素子、４１：基板、４２：導電性膜、４３：行配線、４４：列配線、４５：ガラス基板、４６：メタルバック、４７：蛍光体膜、４８：素子電極、４９：絶縁層、５０：スペーサー、５１：フェースプレート
【図１】
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【図２−Ａ】
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【図２−Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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