(57)【要約】【課題】アクティブマトリクス型の高精細なディスプレイを提供する。【解決手段】ビデオ信号ライン３１１を第１のビデオ信号ライン（Ｒ１、Ｇ１、Ｂ１）と第２のビデオ信号ライン（Ｒ２、Ｇ２、Ｂ２）を有する２系統のビデオ信号ラインに拡張している。１つのシフトレジスタからの信号Ｈｉ（ｉ＝１〜ｎ）によって、２系統のビデオ信号ラインの３つずつ（計６つ）のラインをそれぞれ対応するデータラインに接続する。シフトレジスタの１パルスで２倍の画素のビデオ信号をサンプルホールドするため、より高解像度なパネルを駆動できる。【選択図】図９
2011209746.tif 000002
【特許請求の範囲】
【請求項１】
電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する薄膜トランジスタとを１つの画素回路として、前記画素回路をマトリクス状に配置したアクティブマトリクス型表示アレイと、
前記マトリクスの各列に対応して設けられ、対応する列の画素回路にデータ信号を供給するデータラインと、
前記データラインへの前記データ信号の供給を制御するデータドライバと、
前記マトリクスの各行に対応して設けられ、対応する行の画素回路に選択信号を供給するゲートラインと、
前記ゲートラインに選択信号を供給するゲートドライバと、
前記データドライバ及びゲートドライバを制御する制御回路と、
を有するアクティブマトリクス型表示装置であって、
前記データドライバは、２系統以上の信号バスを有し、
前記制御回路は、前記２系統以上の信号バスのそれぞれにビデオ信号を供給する２系統以上のビデオ回路と、前記ビデオ回路から供給されるビデオ信号を前記２系統以上の信号バスのいずれかの系統に供給するかを切り替える切替手段とを有し、
前記切替手段によって、前記信号バスと前記ビデオ回路の接続をライン毎に切り替えると共に、フレーム毎に接続が異なるように切り替え、
前記画素回路は、
一端の電位が所定電位に固定された保持容量と、
前記保持容量の非固定電位端子に一方の非制御端子が接続され、他方の非制御端子が前記データラインに接続され、制御端子が前記ゲートラインに接続されたゲートトランジスタと、
制御端子が前記保持容量の非固定電位端子に接続され、一方の非制御端子が電源ラインに接続されて前記ダイオード型発光素子への駆動電流を制御する駆動トランジスタと、
制御端子が前記点灯ラインに接続され、一方の非制御端子が前記駆動トランジスタの非制御端子に接続され、他方の非制御端子が前記ダイオード型発光素子に接続されて前記ダイオード型発光素子の駆動電流のオンオフを制御する点灯制御トランジスタと、
を有する
ことを特徴とするアクティブマトリクス型表示装置。
【請求項２】
請求項１記載の装置において、
前記ビデオ信号は第１系統及び第２系統を有し、
前記データドライバは、奇数フレームにおいては奇数ラインの第１データラインは前記第１系統のビデオ信号を供給するとともに前記第１データラインに隣接する同色の第２データラインは前記第２系統のビデオ信号を供給し、偶数ラインの前記第１データラインは前記第２系統のビデオ信号を供給するとともに前記第２データラインは前記第１系統のビデオ信号を供給し、偶数フレームにおいては奇数ラインの第１データラインは前記第２系統のビデオ信号を供給するとともに前記第２データラインは前記第１系統のビデオ信号を供給し、偶数ラインの前記第１データラインは前記第１系統のビデオ信号を供給するとともに前記第２データラインは前記第２系統のビデオ信号を供給する
ことを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項１または２に記載の装置において、
前記ダイオード型発光素子は有機ＥＬ素子であることを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型表示装置に関し、特に表示素子として、駆動電流によって発光するダイオード型発光素子を利用するものに関する。
【背景技術】
【０００２】
近年、情報化が進展し、携帯情報端末にも、かつてのパーソナルコンピューターに匹敵する処理能力を要求されるようになってきた。これに伴い、映像表示装置にも高精細化、高品質化が要求され、薄型、軽量、高視野角、低消費電力なものが望まれている。
【０００３】
この要求に応えるべく、ガラス基盤上にマトリクス状に薄膜能動素子（薄膜トランジスタ、Thin Film Transistor、または単にTFT）を形成し、その上に電気光学素子を形成した表示装置（ディスプレイ）の開発がさかんに行われている。
【０００４】
能動素子を形成する基盤はアモルファスシリコンやポリシリコンなどの半導体膜を成膜後、パターニングし、メタルで配線接続した形態が主流である。能動素子の電気的特性の違いから、前者は駆動用のＩＣ（Integrated Circuit）を必要とし、後者は駆動用の回路を基盤上に形成できるという特徴がある。
【０００５】
現在、広く用いられている液晶ディスプレイ（Liquid Crystal Display、または単にLCD）では、大型なものに関しては、前者のアモルファスシリコンタイプが普及しているが、中・小型では後者のポリシリコンタイプが主流になりつつある。
【０００６】
自己発光型で、薄型、軽量、高視野角といった特長を有するエレクトロルミネッセンス型（有機ＥＬ）ディスプレイは、ポリシリコンタイプのみ量産されている。
【０００７】
一般に、有機ＥＬ素子は、ＴＦＴと組み合わせることによって、その電圧電流制御作用を利用し、電流が制御される。ここで言う電流電圧制御作用とは、ＴＦＴのゲート端子に電圧を印加して、ソース・ドレイン間の電流を制御する作用のことを言う。そうすることで、発光強度を調整することができ、所望の階調を表示することが可能となる。
【０００８】
しかし、このような構成を採用しているため、有機ＥＬ素子の発光強度はＴＦＴの特性に非常に敏感に影響を受ける。特に、ポリシリコンＴＦＴ、中でも低温ポリシリコンと呼ばれる低温プロセスで形成されるポリシリコンＴＦＴは、隣接画素間においても比較的大きな電気的特性の違いが生じることが確認されており、有機ＥＬディスプレイの表示品質、特に画面内の表示均一性を劣化させる大きな要因の一つとなっている。
【０００９】
それを改善する従来技術が特許文献１に開示されている。前記従来技術は、図１２に示すように、有機ＥＬ素子を駆動するポリシリコンＴＦＴ３６５のしきい値電圧を補正する手段を開示している。
【００１０】
照明ライン３４０およびオートゼロ照明ライン３３０をＬレベルとして、ＴＦＴ３７５，ＴＦＴ３７０をオンするとともに、セレクトライン３２０をＬレベルとしてデータライン３１０をデータ信号の最大電圧より高い基準電圧にする。これによって、ＴＦＴ３６５のゲート電圧をＴＦＴ３６５のしきい値電圧にセットする。これによって、しきい値電圧Ｖｔｈと基準電圧の差分が容量３５０に充電され、しきい値電圧Ｖｔｈと電源電圧＋Ｖｄｄとの差分が容量３５５に充電される。
【００１１】
次に、照明ライン３４０およびオートゼロ照明ライン３３０をＨレベルにして、ＴＦＴ３７５，ＴＦＴ３７０をオフし、この状態でデータライン３４０にデータ信号をセットする。これによって、ＴＦＴ３６５のゲート電圧がシフトされるが、このゲート電圧はＴＦＴ３６５のしきい値電圧に応じたものであり、これによって各画素におけるＴＦＴ３６５のしきい値電圧を補償することができる。
【００１２】
そして、照明ライン３４０をＬレベルとしてＴＦＴ３７５がオンして、ＴＦＴ３６５がセットされたゲート電圧に応じた電流をＯＬＥＤ３８０に供給し、ＯＬＥＤ３８０が発光する。また、セレクトライン３２０がＨレベルとなった後も、ＴＦＴ３６５のゲート電圧はそのままの電圧に維持され、データ信号に応じた電流がＯＬＥＤ３８０に流れる。
【００１３】
すなわち、図１２に示す従来技術においては、ＴＦＴ３６５のゲート端子に印加される電位ＶｇはＶｇ＝Ｖｔｈ＋Ｖｄ＊Ｃｃ／（Ｃｃ＋Ｃｓ）で表される。ここで、ＶｔｈはＴＦＴ３６５のしきい値電圧、Ｖｄは階調電圧で、Ｃｃ、Ｃｓは図１２に示される容量値である。このように各画素のＴＦＴ３６５のしきい値電圧Ｖｔｈが常にＶｇに加算されるため、Ｖｔｈが画素毎に異なる値であっても、階調電圧Ｖｄを変化させずにＶｇにオフセットを与えることができる。
【００１４】
なお、非特許文献１には図１２の回路をディスプレイに適用した例が示されており、ＱＶＧＡ（３２０×２４０）のパネルが試作されている。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特表２００２−５１４３２０
【非特許文献】
【００１６】
【非特許文献１】予稿集「ＳＩＤ９９Ｄｉｇｅｓｔ」、１９９９年発行、Ｐ．４３８
【発明の概要】
【発明が解決しようとする課題】
【００１７】
図１２の回路において、データラインはシフトレジスタからの信号を用いて駆動できるが、このような駆動方法を基本としつつ、より高精細なディスプレイを実現することが望まれている。
【課題を解決するための手段】
【００１８】
本発明に係るアクティブマトリクス型表示装置は、電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する薄膜トランジスタとを１つの画素回路として、前記画素回路をマトリクス状に配置したアクティブマトリクス型表示アレイと、前記マトリクスの各列に対応して設けられ、対応する列の画素回路にデータ信号を供給するデータラインと、前記データラインへの前記データ信号の供給を制御するデータドライバと、
前記マトリクスの各行に対応して設けられ、対応する行の画素回路に選択信号を供給するゲートラインと、前記ゲートラインに選択信号を供給するゲートドライバと、前記データドライバ及びゲートドライバを制御する制御回路と、を有するアクティブマトリクス型表示装置であって、前記データドライバは、２系統以上の信号バスを有し、前記制御回路は、前記２系統以上の信号バスのそれぞれにビデオ信号を供給する２系統以上のビデオ回路と、前記ビデオ回路から供給されるビデオ信号を前記２系統以上の信号バスのいずれかの系統に供給するかを切り替える切替手段とを有し、前記切替手段によって、前記信号バスと前記ビデオ回路の接続をライン毎に切り替えると共に、フレーム毎に接続が異なるように切り替え、前記画素回路は、一端の電位が所定電位に固定された保持容量と、前記保持容量の非固定電位端子に一方の非制御端子が接続され、他方の非制御端子が前記データラインに接続され、制御端子が前記ゲートラインに接続されたゲートトランジスタと、制御端子が前記保持容量の非固定電位端子に接続され、一方の非制御端子が電源ラインに接続されて前記ダイオード型発光素子への駆動電流を制御する駆動トランジスタと、制御端子が前記点灯ラインに接続され、一方の非制御端子が前記駆動トランジスタの非制御端子に接続され、他方の非制御端子が前記ダイオード型発光素子に接続されて前記ダイオード型発光素子の駆動電流のオンオフを制御する点灯制御トランジスタと、を有することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、複数形等のビデオ信号を設け、これらを交互に切り替えてデータラインを駆動するので、高精細なディスプレイを得ることができる。また、交互に切り替えて駆動するため、フリッカを抑制することもできる。
【発明を実施するための形態】
【００２０】
以下、図面を用いて本発明の実施形態を詳細に説明する。
【００２１】
「実施形態１」
図１は本実施形態における有機ＥＬディスプレイの全体構成図である。１０１はマトリクス状に配置された画素に有機ＥＬ素子とＴＦＴを配置したアクティブマトリクス型表示アレイ、１０２はデータドライバ、１０３はゲートドライバ（選択ドライバ）、１０４はプリチャージ回路である。
【００２２】
１０７はデータドライバ１０２からのデータ電位、もしくはプリチャージ回路１０４からのプリチャージ電位を画素に供給するデータライン、１０８はゲートドライバからのゲート選択電位を供給するゲートライン（選択ライン）、１０９、１１０はそれぞれゲートドライバからのリセット電位を供給する第１リセットライン、第２リセットラインである。
【００２３】
例えば、低温ポリシリコンプロセスを適用すれば、これらの回路はガラス基板上に構成でき、表示デバイス１０５を形成することが可能である。
【００２４】
１０６は制御回路で、データ制御バス１１２を介してデータドライバ１０２にアナログビデオ信号と制御信号を、ゲート制御バス１１３を介してゲートドライバ１０３に制御信号を供給する。
【００２５】
１１５は電流計測回路で、発光輝度の大きさによって変化する、アクティブマトリクス型表示アレイ１０１に流れる電流量を検出し、信号ライン１１６を介して制御回路１０６に伝送する。この電流計測回路１１５は、アクティブマトリクス型表示アレイ１０１に流れる全電流を計測するもので、アクティブマトリクス型表示アレイ１０１と電源との間に電流計を配置しても、アクティブマトリクス型表示アレイ１０１とグランドとの間に電流計を配置してもよい。
【００２６】
このような有機ＥＬディスプレイの動作については、簡単に説明する。データドライバ１０２は、１水平期間に１本のデータライン１０７を選択し、１水平期間の後半にデータ電位を供給する。一方、プリチャージ回路１０４はデータドライバ１０２と同じデータライン１０７を選択し、１水平期間の前半にプリセット電位を供給する。
【００２７】
また、ゲートドライバ１０３は、１つのゲートライン１０８を１水平期間毎に１水平期間順次選択するとともに対応する第１リセットライン１０９、第２リセットライン１１０にリセット用の信号を供給する。これによって、対応する行の画素回路について、リセット動作の後のデータ書き込み動作が行われる。
【００２８】
そして、本実施形態においては、上述したデータ書き込みを行う行ではなく、リセットのみを行う行を設定することができる。すなわち、上述した行と同時に他の行のゲートライン１０８についても前半のプリセット電位を供給するときのみに選択できるようになっている。従って、このような他の行の選択によって、当該行の画素回路についてリセットのみが行える。従って、上述のデータ書き込みを行った後、リセットを行うまでの期間を設定することによって、表示期間を任意に設定することができる。なお、動作の詳細については、後述する。
【００２９】
図２を用いて、アクティブマトリクス型表示アレイ１０１内にマトリクス状に配置されている本発明の画素回路の構成を説明する。
【００３０】
２０１は有機ＥＬ素子、２０２は有機ＥＬ素子２０１を駆動する駆動ＴＦＴ、２０３は駆動ＴＦＴ２０２のゲートとドレインをショートし、ダイオード化するリセットＴＦＴ、２０４は有機ＥＬ２０１に流れる電流をオフする駆動制御ＴＦＴである。
【００３１】
２０５はデータライン１０７からのデータ電位を画素内へ供給制御する選択ＴＦＴ、２０６はデータライン１０７のデータ電位を保持する保持容量、２０７はリセット電位を保持するリセット容量である。
【００３２】
２１１は有機ＥＬ素子２０１に電流を供給する電源ライン、２１２は保持容量の片方の端子電位を固定する固定電位ラインである。
【００３３】
駆動ＴＦＴ２０２のソース端子は電源ライン２１１に、ドレイン端子は駆動制御ＴＦＴ２０４のソース端子とリセットＴＦＴ２０３のソース端子に、ゲート端子はリセット容量２０７の片方の端子とリセットＴＦＴ２０３のドレイン端子に接続される。
【００３４】
リセットＴＦＴ２０３のゲート端子は第１リセットライン１０９に、駆動制御ＴＦＴ２０４のゲート端子は第２リセットライン１１０に接続され、駆動制御ＴＦＴ２０４のドレイン端子は有機ＥＬ素子２０１のアノードに接続される。
【００３５】
選択ＴＦＴ２０５のゲート端子はゲートライン１０８に、ドレイン端子はデータライン１０７に接続され、ソース端子は保持容量２０６の片方の端子とリセット容量２０７の片方の端子に接続される。
【００３６】
なお、選択ＴＦＴ２０５、駆動ＴＦＴ２０２、リセットＴＦＴ２０３および駆動制御ＴＦＴ２０４は、いずれもｐチャネルＴＦＴである。なお、これらＴＦＴ２０５，２０３，２０４はｎチャネルでもよい。
【００３７】
このような画素回路において、まずゲートライン１０８、第１リセットライン１０９をＬレベルにするとともに、第２リセットライン１１０をＬレベルからＨレベルに移行する。これによって、選択ＴＦＴ２０５がオン、リセットＴＦＴ２０３がオンし、駆動制御ＴＦＴ２０４がオンからオフに移行する。また、データライン１０７の電圧をプリーチャージ電位にセットする。従って、駆動ＴＦＴ２０２はダイオード接続され、電源ライン２１１からの電流駆動ＴＦＴ２０２、駆動制御ＴＦＴ２０４を介し有機ＥＬ２０１に流れた後、駆動制御ＴＦＴ２０４がオフする。リセットＴＦＴ２０３がオンして駆動ＴＦＴ２０２がダイオード接続されることで、駆動ＴＦＴ２０２のゲート電圧は、電源ライン２１１より駆動ＴＦＴ２０２のしきい値電圧だけ低い電圧にセットされる。一方、リセット容量２０７の他端はプリーチャージ電位にセットされ、これらの差の電圧がリセット容量２０７にチャージされる。なお、保持容量２０６には、固定電位ライン２１２の固定電位とプリチャージ電位の差がチャージされる。
【００３８】
次に、リセットライン１０９、１１０をＨレベルとして、リセットＴＦＴ２０３、駆動制御ＴＦＴ２０４をオフし、その後データライン１０７にデータ電位を供給する。これによって、リセット容量２０７のゲートＴＦＴ２０５側の電位はデータ電位にセットされ、保持容量２０６には、データ電位と固定電位の差の電圧がチャージされ、この電圧が保持容量２０６によって保持される。一方、駆動ＴＦＴ２０２のゲート電圧は、プリチャージ電位とデータ電位の差分だけシフトする。例えば、ゲート電圧をＶｇ、プリチャージ電圧をＶｐｒ、データ電圧をＶＤ、電源ライン２１１の電圧をＶＤＤ、駆動ＴＦＴ２４のしきい値電圧をＶｔｈとすると、Ｖｇ＝Ｖｔｈ−（Ｖｐｒ−ＶＤ）となる。
【００３９】
このようにして、駆動ＴＦＴ２０２のゲート電圧が、駆動ＴＦＴ２０２のしきい値電圧およびデータ電位に応じた電圧にセットできるため、第２リセットラインをＬレベルとして駆動制御トランジスタ２０４をオンするとともに、１水平期間の終了に伴いゲートライン１０８をＨレベルとしてゲートＴＦＴ２０５をオフする。これによって、上述のようにして設定されたゲート電圧によって駆動ＴＦＴ２０２が駆動されて、その駆動電流が有機ＥＬ２０１に供給され、駆動ＴＦＴ２０２のしきい値電圧を補償した駆動電流によって有機ＥＬ２０１が発光する。
【００４０】
図３を用いてデータドライバ１０２、プリチャージ回路１０４の構成を説明する。
【００４１】
３０１はシフトレジスタ、３０２はビデオスイッチ、３１１はビデオ信号ラインで、図３のデータドライバ１０２はＲＧＢそれぞれ１系統のデータドライバ構成を示している。
【００４２】
シフトレジスタ３０１は入力パルス（例えば、１つＨレベル）を所定のクロックに同期して順次シフトレジスタ１からｎまでシフトする。出力端子Ｈｉ（ｉ＝１〜ｎ）には入力パルスをシフトレジスタ１〜ｎにシフトしたパルスが出力され、このパルスでビデオスイッチ３０２が制御され（順次オンされ）、該当するビデオ信号を対応するデータライン１０７に出力するとともにサンプルホールドする。
【００４３】
また、プリチャージ回路１０４は、３０３のプリチャージスイッチ、３１２のプリチャージ制御ライン、３１３のプリチャージラインから構成され、プリチャージ制御ライン３１２を制御することでプリチャージライン３１３に供給されているプリチャージ電位をデータライン１０７に１ライン一括でチャージできる。
【００４４】
すなわち、入力パルスが、１水平期間の中でシフトレジスタ１〜ｎに順次シフトされ、ＲＧＢ３系統のビデオ信号ラインからのビデオ信号が１水平ラインの後半に順次対応するデータライン１０７に供給される。なお、この例では、画素は１列ずつＲ（赤）、Ｇ（緑）、Ｂ（青）であり、これら列の画素については並列してデータが書き込まれる。このデータの書き込みは、１水平期間の後半に行われる。一方、これらデータライン１０７には、その水平期間の前半にプリチャージ電位が書き込まれる。このため、選択された水平ラインの画素については、プリチャージ電位が供給された後、データ電位が供給される。他の水平ラインについてプリチャージ電位の書き込み（リセット）のみが行われるがこれについての説明は後述する。
【００４５】
図４を用いてゲートドライバ１０３の構成を説明する。
【００４６】
４０１はシフトレジスタ、４０２はゲートイネーブル回路、４０３は第１リセットイネーブル回路、４０４は第２リセットイネーブル回路、４０５はゲートバッファ、４０６は第１リセットバッファ、４０７は第２リセットバッファである。
【００４７】
Ｅ１、Ｅ２はそれぞれ奇数ライン、偶数ラインのゲートイネーブル制御ライン、Ｒ１、Ｒ２はそれぞれ第１リセット制御ライン、第２リセット制御ラインである。
【００４８】
奇数ラインのゲートイネーブル回路はゲートイネーブル制御ラインＥ１に接続され、偶数ラインのゲートイネーブル回路はゲートイネーブル制御ラインＥ２に接続されている。全ラインの第１リセットイネーブル回路は第１リセット制御ラインＲ１に、全ラインの第２リセットイネーブル回路は第２リセット制御ラインＲ２に接続されている。
【００４９】
また、各ラインのイネーブル回路４０２、４０３、４０４は各シフトレジスタ出力Ｖｉ（ｉ＝０〜ｎ）に接続され、シフトレジスタ出力ＶｉとＥ１、Ｅ２、Ｒ１、Ｒ２により、ゲートライン、第１、第２リセットラインを制御する。
【００５０】
イネーブル回路４０２，４０３，４０４は、アンドゲートであり、入力される両方の信号がＨレベルの時にのみＨレベルを出力する。従って、奇数行のＶｉが入力されるイネーブル回路４０２からは、該当するＶｉがＨレベルの時にＥ１が出力され、これがゲートバッファ４０５で反転されてゲートライン１０８に出力される。従って、ゲートイネーブル制御信号Ｅ１がＨレベルの期間に画素回路の選択ＴＦＴ２０５がオンされる。一方、イネーブル回路４０３は、ＶｉがＨレベルの時に、Ｒ１を出力し、これが第１リセットバッファ４０６で反転されて第１リセットライン１０９に供給される。従って、第１リセット制御信号Ｒ１がＨレベルの期間、第１リセットライン１０９がＬレベルになり、リセットＴＦＴ２０３がオンする。さらに、イネーブル回路４０４は、ＶｉがＨレベルの時に、Ｒ２を出力し、これが第２リセットバッファ４０７からそのままの極性で第２リセットライン１１０に供給される。従って、該当するＶｉがＨレベルの期間は、第２リセット制御信号Ｒ２がＨレベルの期間に、第１リセットライン１０９がＬレベルになり、駆動制御ＴＦＴ２０３がオンする。また、該当するＶｉがＬレベルの期間は、第２リセットライン１１０がＬレベルになり、駆動制御ＴＦＴ２０４がオンする。
【００５１】
図５を用いて本実施形態の駆動方法について説明する。
【００５２】
図５は、横軸に時間、縦軸にラインをとり、フレーム期間の表示状態を示す図である。このように、各ライン（水平走査ライン）は、１フレーム期間が、映像データを表示する表示期間と駆動ＴＦＴをリセットするリセット期間に分割されている。すなわち、一定期間の表示期間の後に一定期間のリセット期間が割り付けられている。
【００５３】
まず、第１ラインから映像データを順次書き込み、書き込みが終わったラインについては表示期間に移る。そして、所定の期間を置いて、全ラインの映像データの書き込みを終える前に、すでに映像データに応じた電流を流している水平ラインの画素についてリセットを行い、表示期間を終了してリセット期間に入る。なお、この実施形態では、画素のリセットすなわちその画素の駆動ＴＦＴのリセットを複数回に分けて順次行う。
【００５４】
図５において、Ｘ−Ｘ’区間に着目すると、第ｋ０ラインは映像データの書き込みが行われ、第ｋ１ライン、第ｋ２ラインはリセットが行われている。
【００５５】
例えば、垂直走査方向に４８０の水平ラインがあり、ｋ０が１１番目のラインとし、表示期間とリセット期間を５０％ずつとした場合を考える。この場合には、第１１水平走査期間において、Ｖｋ０＝Ｖ１１がＨレベルになる。これによって、第１１水平ラインの画素についてリセットおよびデータ書き込みが行われ、次の第１２水平走査期間から表示期間に入る。表示期間は２４０水平走査期間であり、第２５２水平走査期間において、Ｖｋ０＝Ｖ１１がＨレベルになる。この第２５２水平走査期間においては、第２５２ラインにおいて、リセットおよびデータ書き込みが行われるが、第１１ラインの画素については、リセットのみが行われる。従って、第１１ラインの画素による表示は、このリセットによって終了し、リセット期間に入る。その後、第２５４水平走査期間〜次フレームの第１０水平走査期間の間の任意の偶数水平走査期間（ｋ１のライン）において、Ｖ１１をＨレベルにすることで、リセット期間中において一度リセットが行われる。なお、このリセット期間中のリセットの回数をさらに増やすことも好適である。
【００５６】
図６、図７、図８を用いて、データドライバ１０２、ゲートドライバ１０３、プリチャージ回路１０４の、図５で示した制御過程を詳細に説明する。
【００５７】
図６において、６０１はゲートドライバ１０３のシフトレジスタに入力する入力パルス、６０２は入力パルス６０１をシフトするためのクロック、６０３はシフトレジスタ出力Ｖ１のシフトパルスで、このパルスが順次垂直走査方向にシフトされ、Ｖｉに出力されていく。なお、クロック６０２の周期は、水平走査期間に対応している。
【００５８】
６０４は第ｋ０ラインのシフトレジスタ出力パルス、６０５は第ｋ１ラインのシフトレジスタ出力パルス、６０６は第ｋ２ラインのシフトレジスタ出力パルスで、Ｘ−Ｘ’区間ではいずれもアクティブである。上述したように、この例では、出力パルス６０４，６０５，６０６ともに、図における最初のパルスがリセットおよびデータ書き込みを行う表示期間の開始のパルスで、２つ目のパルスがリセットのみを行うリセット期間開始のパルス、３つ目がリセット期間中における再度のリセットのためのパルスである。
【００５９】
図７において、７０１はＸ−Ｘ’区間におけるシフトレジスタ出力Ｖｋ０、Ｖｋ１、Ｖｋ２の出力パルス、７０２は同区間におけるシフトレジスタ出力Ｖｋ０＋１、Ｖｋ１＋１、Ｖｋ２＋１の出力パルス、７０３は奇数ラインのイネーブル制御ラインＥ１、７０４は偶数ラインのイネーブル制御ラインＥ２、７０５は第１リセット制御ラインＲ１、７０６は第２リセット制御ラインＲ２、７０７はプリチャージ制御ライン、７０８はデータライン１０７のデータ電位である。
【００６０】
図８は図２の画素回路の動作テーブルで、データドライバ１０２、ゲートドライバ１０３、プリチャージ回路１０４を本実施形態に示すように構成した場合に、各パルスレベルに応じた画素の動作を示している。
【００６１】
図８の動作テーブルに基づいて、図７における画素の動作を説明する。
【００６２】
図７ではｋ０は奇数、ｋ１、ｋ２は偶数となるように、入力パルス６０１を入力しているものとすると、Ｘ−Ｘ’区間の前半であるＸ−Ｙ区間は、Ｅ１がＨレベル、Ｒ１、Ｒ２がＨレベル、プリチャージがイネーブルであるから、図８（１）より、ｋ０ラインはリセット期間である。また、Ｅ２がＬレベルからＨレベルに移行するので、図８（４）より、ｋ１、ｋ２ラインもリセット期間である。
【００６３】
すなわち、ｋ０、ｋ１、ｋ２のいずれのラインにおいても、ＶｉはＨレベルであり、ゲートライン１０８、第１リセットライン１０９がＬレベル、第２リセットライン１１０がＬレベルからＨレベルに移行するので、駆動ＴＦＴ２０２のゲート電位がしきい値電圧Ｖｔｈにリセットされる。
【００６４】
Ｘ−Ｘ区間の後半であるＹ−Ｘ’区間は、Ｅ１とＲ２がＨレベル、Ｒ１がＬレベル、プリチャージがディスエーブルであるから、図８（２）より、ｋ０のみデータ書き込みを行う。すなわち、ｋ０においては、Ｅ１はＹ−Ｘ’もＨレベルであることからｋ０ラインの選択ＴＦＴ２０５はオンであり、データライン１０７のデータ電位が保持容量２０６に充電される。一方、ｋ１，ｋ２ラインにおいては、Ｅ２がＹ−Ｘ’においてＬレベルであることから対応する選択ＴＦＴ２０５がオフとなり、データライン１０７のデータ電位は保持容量２０６に充電されない。
【００６５】
このように、Ｘ−Ｘ区間ではｋ０ラインはリセット後データを書き込み、ｋ１、ｋ２ラインはリセットのみ行われる。
【００６６】
Ｘ’−Ｘ”区間に入ると、図８（３）より、ｋ０ラインは上述のようにしてデータが書き込まれているため、書き込まれたデータの表示を開始する。一方、ｋ１，ｋ２ラインでは、リセット状態であるため、リセット期間が継続される。
【００６７】
また、Ｘ’−Ｘ”区間では、偶数ラインのｋ０＋１ライン、奇数ラインのｋ１＋１、ｋ２＋１は、その前半Ｘ’−Ｙ’で、それぞれ図８（４）、（１）の状態であるため、リセット期間となり、後半Ｙ−Ｘ”ではｋ０＋１ラインのみデータを書き込む。
【００６８】
順次このように駆動することで、図５に示したようにフレーム期間に表示期間とリセット期間を設けることができる。
【００６９】
本実施形態では各ラインで１フレーム期間に３回リセットが行っているが、１回のリセット期間が十分に確保できない場合、さらに何度もリセットを行うと、リセット電位が安定するため望ましい。
【００７０】
また、入力パルス６０１のパルス間隔（リセットおよびデータ書き込みを行うパルスと、リセットのみを行う最初のパルスとの間隔）を制御することで、表示期間とリセット期間の割合を可変とすることが可能である。図１３はリセット期間を２５％、５０％、７５％と変化させた場合のデータ電圧Ｖｄと輝度との関係を示す。リセット期間の割合を増加すると表示期間が短くなるため、同じ階調特性を維持して全体を暗くすることができる。
【００７１】
これらの機能は、例えば電流計測回路１１５とともに用いることで、図１４に示すような外光によるＴＦＴのリーク電流補償を行うことができる。
【００７２】
図２の画素回路において、リーク電流による影響は選択ＴＦＴ２０４のリークによるものと駆動ＴＦＴ２０２の電流特性の変化によるものがある。前者は保持容量２０６に保持されるリセット電荷を流出させるため、時間の経過に伴い、階調電圧を変化させてしまう。また、後者は駆動ＴＦＴ２０４の電流がより流れるように作用するため、映像の黒レベルが浮いてしまい表示品質が維持できなくなる。すなわち、黒レベルにおける電流量が大きくなり、ある程度の輝度が生じてしまう。
【００７３】
図１４は、照明下で本実施形態のディスプレイを使用した場合のリーク電流補正システムの構成を示す図である。１４０１は電流値予測回路、１４０２は比較回路、１４０３はリセット期間及びリセット回数制御回路である。
【００７４】
このシステムにおいては、まず入力データから表示アレイに流れる全電流値を予測できるため、まず電流値予測回路１４０１が電流値を予測する。そして、予測された電流値と、電流計測回路１１５からの電流値とを比較回路１４０２で比較し、予測値と検出電流値の差に応じてリセット期間とリセット回数を変化させる。
【００７５】
制御回路１４０３でリセット回数を増加させることにより、リセットＴＦＴ２０３におけるリークが増大しても何度もリセットチャージすることで、リセット電荷を補うことができる。また、リセット期間を増加させることで、駆動ＴＦＴ２０２の電流増加分をキャンセルできる。
【００７６】
なお、実際には、比較回路１４０２において、電流差を検出した場合、即座に表示に反映するとフリッカとなるため、電流差に対し、ヒステリシスを持たせ、シュミットトリガ型で反映させるような制御をすることが望ましい。
【００７７】
さらに、これらのリセット期間、リセット回数についての調整機能は、リーク電流補正として使用しなくてもよい。例えば、リセット期間を長くして、表示期間を短くすることは、ブラウン管のような発光特性を擬似的に再現することになるため、動画視認性を向上させることができる。よって、表示期間を短くした分、電源電圧を高くし、電流値を増加させることでＴＶなどの動画アプリケーションに応用できる。
【００７８】
「実施形態２」
図９は、実施形態２におけるデータドライバ１０２の内部構成である。図９はより高精細なディスプレイを実現するために考案された例であり、ビデオ信号ライン３１１を、第１のビデオ信号ライン（Ｒ１、Ｇ１、Ｂ１）と第２のビデオ信号ライン（Ｒ２、Ｇ２、Ｂ２）を有する２系統のビデオ信号ラインに拡張している。そして、１つのシフトレジスタ１〜ｎからの信号Ｈｉ（ｉ＝１〜ｎ）によって、２系統のビデオ信号ラインの３つずつ（計６つ）のラインをそれぞれ対応するデータライン１０７に接続する。したがって、あるデータラインに着目すると、第１のビデオ信号あるいは第２のビデオ信号のいずれかが供給されることとなる。シフトレジスタの１パルスで２倍の画素のビデオ信号をサンプルホールドできるため、より高解像度なパネルを駆動できる。
【００７９】
ただし、ビデオ信号ライン３１１を２系統、もしくはそれ以上とすると、アナログビデオ信号を生成するビデオ回路が２系統、もしくはそれ以上必要となり、両者のゲインのばらつきによって、隣り合う画素に表示ばらつきが発生する。
【００８０】
図１０はその表示ばらつきを抑制するために設けた回路で、１００１は２系統のビデオ回路の第１ビデオ回路、１００２は第２ビデオ回路である。１００３は２系統のビデオ信号ライン３１１の第１ビデオ信号ラインに接続される第１ビデオスイッチ、１００４は第２のビデオ信号ラインに接続される第２ビデオスイッチである。
【００８１】
ビデオ回路１００１の出力は第１、第２ビデオスイッチ１００３、１００４の端子１に、ビデオ回路１００２の出力は第１、第２ビデオスイッチ１００３、１００４の端子２に接続されている。従って、第１，第２ビデオスイッチ１００３，１００４において、第１ビデオ信号と、第２ビデオ信号を交互に選択し、かつ両者において異なるビデオ信号を選択することができる。たとえば、第１データラインとこれに隣接する同色の第２データラインに着目すると、第１のデータラインに第１のビデオ信号を供給し、第２のデータラインに第２のビデオ信号を供給するなどと交互に選択できる。
【００８２】
図１１は、ビデオスイッチ１００３、１００４の切り替えタイミングチャートである。１１０１はゲートドライバ１０３のシフトレジスタ４０１に入力する入力パルス、１１０２は入力パルス１１０１をシフトするクロック、１１０３はデータドライバ１０２のシフトレジスタ３０１に入力する入力パルス、１１０４はビデオスイッチ１１０３、１１０４を切り替える切り替え信号、１１０５は第１ビデオ信号ライン上のビデオ信号、１１０６は第２ビデオ信号ライン上のビデオ信号である。
【００８３】
切り替えは切り替え信号１１０４のタイミングで、奇数ラインと偶数ライン、奇数フレームと偶数フレームで交互に切り替える。このようにすると、各画素はフレーム毎にビデオ回路１００１と１００２の信号が交互に書き込まれるため、表示ばらつきが平滑化される。すなわち、図１１に示されるように、第ｎフレームのあるラインではＡ１、Ａ２、Ａ１、Ａ２、・・と交互に第１ビデオ信号と第２ビデオ信号が供給され、次のラインではＡ２、Ａ１、Ａ２、Ａ１、・・と交互に第１ビデオ信号と第２ビデオ信号が供給される。そして、次のｎ＋１フレームでは、あるラインではＡ２、Ａ１、Ａ２、Ａ１、・・と交互に第１ビデオ信号と第２ビデオ信号が供給され、次のラインではＡ１、Ａ２、Ａ１、Ａ２、・・と交互に第１ビデオ信号と第２ビデオ信号が供給される。
【００８４】
また、ライン毎にも切り替えることで、フリッカを抑制することができ、ビデオ回路１００１、１００２の出力特性が異なっても表示ばらつきを目立たないようにすることができる。なお、この回路は制御回路１０６の内部に組み込んでもよいし、ガラス基板上に形成してもよい。
【００８５】
「実施形態３」
図１５は、従来から周知の画素回路であり、有機ＥＬ素子２０１の他に、選択ＴＦＴ２０５と、駆動ＴＦＴ２０２の２つのＴＦＴと、１つの保持容量２０６を有している。選択ＴＦＴ２０５のソースはデータライン１０７に接続され、ドレインは駆動ＴＦＴ２０２のゲートに接続されており、ゲートはゲートライン１０８に接続されている。また、駆動ＴＦＴ２０２のゲートには、他端が固定電位ライン２１２に接続された保持容量２０６の非固定電位端が接続されている。駆動ＴＦＴ２０２のソースは電源ライン２１１に接続され、ドレインは有機ＥＬ素子２０１のアノードに接続されている。有機ＥＬ素子２０１のカソードはカソード電源に接続されている。
【００８６】
この回路においても、上述との実施形態と同様に、１水平期間の前半において、データライン１０７にプリチャージ電圧が供給され、後半において書き込みが行われる水平走査ラインについてのみデータ書き込みを行う。
【００８７】
なお、この実施形態の場合、リセットラインがないため、図４の回路におけるイネーブル回路４０３，４０４は不要で、イネーブル回路４０２のみを設ければよい。また、図７においても、Ｒ１，Ｒ２は不要である。
【００８８】
このような回路を利用した場合においても、上述の実施形態と同様に、リセット時間を可変することができる。
【００８９】
なお、本発明のリセット動作は、画素回路は図２および図１５の画素回路に限定されることなく、図１２に記載されているような画素回路など各種の画素回路、さらに対向電極で液晶等を挟持した画素においても適用することができる。
【００９０】
また、ゲートドライバの構成は図４に限定されない。例えば、図１６に示すように、３本、もしくはそれ以上のイネーブル制御ラインを用いてもよい。すなわち、３本のイネーブル制御ラインを用いる図１６の構成の場合、イネーブル回路４０２は３ライン毎に３つのイネーブル制御ラインＥ１、Ｅ２、Ｅ３のいずれか同じイネーブル制御ラインに接続され、そのうち１本を映像書き込みのために選択し、残りの少なくとも１本をリセット書き込みのために選択してもよい。このようなゲートドライバによっても、上述と同様のリセット動作が達成される。
【図面の簡単な説明】
【００９１】
【図１】実施形態１の全体構成図である。
【図２】画素回路の構成を示す図である。
【図３】実施形態１のデータドライバ及びプリチャージ回路を示す図である。
【図４】ゲートドライバの構成図である。
【図５】駆動シーケンス説明図である。
【図６】パネル駆動タイミングチャートである。
【図７】パネル駆動タイミングチャート拡大図である。
【図８】各行の画素回路の動作を示す動作テーブルである。
【図９】実施形態２のデータドライバ及びプリチャージ回路を示す図である。
【図１０】表示ばらつき平滑化回路の構成を示す図である。
【図１１】表示ばらつき平滑化回路の駆動タイミングチャートである。
【図１２】従来例の画素回路を示す図である。
【図１３】リセット期間と輝度の関係を示す図である。
【図１４】電流計測値に基づく制御の構成を示す図である。
【図１５】画素回路の他の構成例を示す図である。
【図１６】ゲートドライバの他の構成例を示す図である。
【符号の説明】
【００９２】
１０１ アクティブマトリクス型表示アレイ、１０２ データドライバ、１０３ ゲートドライバ、１０４ プリチャージ回路、１０５ 表示デバイス、１０６ 制御回路、１０７ データライン、１０８ ゲートライン、１０９ 第１リセットライン、１１０ 第２リセットライン、１１２ データ制御バス、１１３ ゲート制御バス、１１５ 電流計測回路、１１６ 信号ライン、２０１ 有機ＥＬ素子、２０４ 駆動制御ＴＦＴ、２０６ 保持容量、２０７ リセット容量、２１１ 電源ライン、２１２ 固定電位ライン、３０１ シフトレジスタ、３０２ ビデオスイッチ、３１０ データライン、３１１ ビデオ信号ライン、３１２ プリチャージ制御ライン、３１３ プリチャージライン、４０１ シフトレジスタ、４０２，４０３，４０４ イネーブル回路、４０５ ゲートバッファ、４０６ リセットバッファ、１００１，１００２ ビデオ回路、１００３，１００４ ビデオスイッチ、１４０１ 電流値予測回路、１４０２ 比較回路、１４０３ 制御回路。
【図１】
2011209746.tif 000003
【図２】
2011209746.tif 000004
【図３】
2011209746.tif 000005
【図４】
2011209746.tif 000006
【図５】
2011209746.tif 000007
【図６】
2011209746.tif 000008
【図７】
2011209746.tif 000009
【図８】
2011209746.tif 000010
【図９】
2011209746.tif 000011
【図１０】
2011209746.tif 000012
【図１１】
2011209746.tif 000013
【図１２】
2011209746.tif 000014
【図１３】
2011209746.tif 000015
【図１４】
2011209746.tif 000016
【図１５】
2011209746.tif 000017
【図１６】
2011209746.tif 000018