(57)【要約】【課題】従来のプリミティブセルでは、電源配線及び接地配線により構成される電流経路のループが大きく、当該電流経路のループに起因して発生するＥＭＩノイズを十分に低減することができない問題があった。【解決手段】本発明にかかるプリミティブセルは、内部回路１０と、内部回路１０に電源電圧を印加する電源配線１２と、内部回路に接地電圧を印加する接地配線１１と、を有し、電源配線１２と接地配線１１とがセルの外周辺のうちの一辺に偏在して配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部回路と、
前記内部回路に電源電圧を印加する電源配線と、
前記内部回路に接地電圧を印加する接地配線と、を有し、
前記電源配線と前記接地配線とがセルの外周辺のうちの一辺に偏在して配置されるプリミティブセル。
【請求項２】
前記電源配線と前記接地配線は、前記セルを横断するように配置される請求項１に記載のプリミティブセル。
【請求項３】
前記内部回路は、少なくとも２つのトランジスタを含み、論理回路の最小構成単位となる請求項１又は２に記載のプリミティブセル。
【請求項４】
前記プリミティブセルは、
前記電源配線から分岐し、前記内部回路と前記電源配線とを接続する分岐電源配線と、
前記接地配線から分岐し、前記内部回路と前記接地配線とを接続する分岐接地配線と、
を有する請求項１乃至３のいずれか１項に記載のプリミティブセル。
【請求項５】
前記電源配線及び前記接地配線は、隣接して配置される他のプリミティブセルの電源配線及び接地配線と接続される請求項１乃至４のいずれか１項に記載のプリミティブセル。
【請求項６】
内部回路と、
前記内部回路に電源電圧を印加する電源配線と、
前記内部回路に接地電圧を印加する接地配線と、を有し、
前記電源配線と前記接地配線とがセルの外周辺のうちの一辺に偏在して配線されるプリミティブセルを備え、
前記プリミティブセルを複数組み合わせて機能回路が構成される半導体装置。
【請求項７】
前記電源配線と前記接地配線は、前記セルを横断するように配置される請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はプリミティブセル及び半導体装置に関し、特に内部回路と内部回路に電源を供給する電源配線とを有するプリミティブセル及びプリミティブセルを含む半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、開発期間の短縮を目的としてセルベースの半導体装置（以下、セルベースＩＣ（Integrated Circuit）と称す）が提案されている。セルベースＩＣでは、論理回路を構成する最小機能をセル化した基本セル（例えば、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップ回路）を組み合わせて機能ブロックを構成する。
【０００３】
また、近年、半導体装置の実装面積を削減する技術としてシステムインパッケージ（ＳｉＰ：System In Package）が提案されている。ＳｉＰでは、複数の半導体チップを１つのパッケージに収めるが、このとき、半導体チップを積層することで半導体装置の実装面積を削減することができる。また、ＳｉＰでは、異なる半導体プロセスで製造されたチップを１つのパッケージに収めることができる。しかしながら、ＳｉＰにおいてアナログＩＣとデジタルＩＣを積層した場合、デジタルＩＣにおいて発生した電磁（ＥＭＩ）ノイズがアナログＩＣの特性に影響を及ぼすことがある。
【０００４】
そこで、このセルベースＩＣにおいてＥＭＩノイズを低減する技術の一例が特許文献１に開示されている。特許文献１に記載の基本セル（以下、プリミティブセルと称す）の概略図を図８に示す。図８では、プリミティブセル１０１としてゲート回路１０２とバイパスコンデンサ１０３が示されている。特許文献１では、周期的な信号（例えば、クロック信号）で動作するゲート回路１０２に隣接してバイパスコンデンサ１０３を配置することで、バイパスコンデンサ１０３とゲート回路１０２の電源配線１０４の距離を最短距離とする。これにより、特許文献１では、ゲート回路１０２から見た電源配線１０４のインピーダンスを小さくし、ＥＭＩノイズを低減する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−１８３２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載のプリミティブセル１０１では、各プリミティブセルの電源配線１０４と接地配線１０５がセルの上下に配置されている。そのため、プリミティブセル１０１では、電源配線１０４から接地配線１０５に流れる電流経路がループを形成し、当該ループにおいてＥＭＩノイズが発生する問題がある。
【０００７】
この問題をさらに詳細に説明するために、プリミティブセル１０１を用いて機能回路を構成した半導体装置の平面レイアウトの概略図を図９に示す。なお、図９に示す図は、課題を説明するために発明者が作成したものである。
【０００８】
図９に示すように、プリミティブセル１０１を用いて機能回路を構成した場合、電源配線１０４と接地配線１０５に挟まれる領域にプリミティブセルが一列に配置される。また、電源配線１０４は半導体チップ上に設けられた電源パッドＶＰに接続され、接地配線１０５は半導体チップ上に設けられた接地パッドＧＰに接続される。そして、ゲート回路１０２で消費される電流は、電源配線１０４から供給され、接地配線１０５に排出される電流経路ＣＰを流れる。また、ゲート回路１０２で消費される電流の一部は隣接して配置されるバイパスコンデンサ１０３から供給される。
【０００９】
図９に示すようにプリミティブセル１０１では、電源配線１０４と接地配線１０５がプリミティブセルを挟んで配置されるため、電流経路ＣＰがループを形成する。そのため、当該ループのうち図面左側のループでは、ループの内側に図面手前から奥に向かって磁界が発生し、ループの外側に図面奥から手前に向かって磁界が発生する。また、当該ループのうち図面右側のループでは、ループの内側に図面奥から手前に向かって磁界が発生し、ループの外側に図面手前から奥に向かって磁界が発生する。特許文献１に記載のプリミティブセル１０１では、図９において示した電流経路のループが大きくなるため、当該ループで発生する磁界が大きくＥＭＩノイズを十分に低減できない問題がある。
【課題を解決するための手段】
【００１０】
本発明にかかるプリミティブセルの一態様は、内部回路と、前記内部回路に電源電圧を印加する電源配線と、前記内部回路に接地電圧を印加する接地配線と、を有し、前記電源配線と前記接地配線とがセルの外周辺のうちの一辺に偏在して配置される。
【００１１】
本発明にかかる半導体装置の一態様は、内部回路と、前記内部回路に電源電圧を印加する電源配線と、前記内部回路に接地電圧を印加する接地配線と、を有し、前記電源配線と前記接地配線とがセルの外周辺のうちの一辺に偏在して配置されるプリミティブセルを備え、前記プリミティブセルを複数組み合わせて機能回路を構成する。
【００１２】
本発明にかかるプリミティブセル及び半導体装置では、電源配線及び接地配線がセルの一辺に偏在する。そのため、プリミティブセルに流れる電流の電流経路により形成されるループが１つのプリミティブセルの大きさに限られる。これにより、本発明にかかるプリミティブセル及び半導体装置では、電流経路により形成されるループにより発生するＥＭＩノイズを低減させることができる。
【発明の効果】
【００１３】
本発明にかかるプリミティブセル及び半導体装置によれば、ＥＭＩノイズを低減したセルベースＩＣを実現することができる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１にかかるプリミティブセルの回路（インバータ）の一例を示す回路図である。
【図２】図１に示す回路を内部回路とするプリミティブセルの一例を示すレイアウトの概略図である。
【図３】実施の形態１にかかるプリミティブセルの回路（ＮＡＮＤ回路）の一例を示す回路図である。
【図４】図３に示す回路を内部回路とするプリミティブセルの一例を示すレイアウトの概略図である。
【図５】実施の形態１にかかるプリミティブセルの回路（ＳＲフリップフロップ回路）の一例を示す回路図である。
【図６】図５に示す回路を内部回路とするプリミティブセルの一例を示すレイアウトの概略図である。
【図７】実施の形態１にかかるプリミティブセルを用いて構成した半導体装置の一例を示すレイアウトの概略図である。
【図８】特許文献１に記載のプリミティブセルの平面レイアウトを示す概略図である。
【図９】図８に示したプリミティブセルを用いて構成した半導体装置の課題を説明するための図である。
【発明を実施するための形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明は、セルベースＩＣに用いられる基本セル（以下、プリミティブセルと称す）と、当該プリミティブセルを用いて設計された半導体装置に関するものである。プリミティブセルは、半導体装置内において所定の機能を実現する機能回路の最小構成単位であって、例えば、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、フリップフロップ回路等を少なくとも１つ含むものである。つまり、プリミティブセルは、少なくとも２つのトランジスタを含み、機能回路の最小構成単位となるものである。以下の説明では、プリミティブセルの例として、インバータ回路と、ＮＡＮＤ回路と、セットリセットフリップフロップ回路（以下、ＳＲＦＦ回路と称す）を説明する。なお、プリミティブセルにおいて実現される回路は、上記回路に限られるものではない。
【００１６】
まず、インバータ回路の回路図を図１に示す。図１に示すように、インバータ回路ＩＮＶは、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１を有する。ＰＭＯＳトランジスタＭＰ１は、ソースが電源配線ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ１のドレインに接続される。そして、ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＳＯトランジスタＭＮ１のドレインとの接続ノードが出力端子ＯＵＴとなる。また、ＮＭＯＳトランジスタＭＮ１のソースは接地配線ＧＮＤに接続されている。そして、ＮＭＯＳトランジスタＭＮ１のゲートとＰＭＯＳトランジスタＭＰ１のゲートとには、入力端子ＩＮが接続される。
【００１７】
また、図１に示したインバータ回路ＩＮＶを内部回路として有するプリミティブセルの平面レイアウトの概略図を図２に示す。図２に示すプリミティブセルは、内部回路が形成される内部回路形成領域１０にインバータ回路を構成するＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１が形成される。また、内部回路には入力端子ＩＮと出力端子ＯＵＴが形成される。当該入力端子ＩＮと出力端子ＯＵＴは、プリミティブセルの上層に形成される配線により他のプリミティブセルの入力端子又は出力端子と接続される。なお、内部回路は、Ｐ型半導体で形成される拡散領域（Ｐ型拡散領域）、Ｎ型半導体で形成される拡散領域（Ｎ型拡散領域）、ゲート電極によりトランジスタを構成し、第１層配線〜第３層配線とコンタクトとスルーホールとにより配線が形成される。
【００１８】
また、図２に示すように、本発明におけるプリミティブセルは、接地配線１１と電源配線１２とを有する。接地配線１１は、内部回路に接地電圧を印加し、電源配線１２は、内部回路に電源電圧を印加する。そして、接地配線１１と電源配線１２は、プリミティブセルの辺のうちの一辺に偏在している。また、接地配線１１と電源配線１２は、プリミティブセルを横断するように配置される。ここで、図２では、接地配線１１と電源配線１２が隣接している例を示したが、接地配線１１と電源配線１２は、重なり合っていても良く、プリミティブセルの一辺に偏在していれば良い。また、接地配線１１は、接地配線１１と内部回路とを接続する分岐接地配線１３を有する。分岐接地配線１３は、接地配線１１を介して与えられる接地電圧を内部回路に引き込む。また、電源配線１２は、電源配線１２と内部回路とを接続する分岐電源配線１４を有する。分岐電源配線１４は、電源配線１２を介して与えられる電源電圧を内部回路に引き込む。
【００１９】
そして、図２に示すプリミティブセルでは、電源配線１２から内部回路に流入する電流は、ＰＭＯＳトランジスタＭＰ１のソース、ドレイン、ＮＭＯＳトランジスタＭＮ１のドレイン、ソースを経由して接地配線１１に排出される。このとき、接地配線１１と電源配線１２が、プリミティブセルの辺のうちの一辺に偏在しているため、プリミティブセルを流れる電流によるループは、１つのプリミティブセルの大きさよりも小さくなる。
【００２０】
次いで、ＮＡＮＤ回路の回路図を図３に示す。図３に示すように、ＮＡＮＤ回路は、ＰＭＯＳトランジスタＭＰ２、ＭＰ３、ＮＭＯＳトランジスタＭＮ２、ＭＮ３を有する。ＰＭＯＳトランジスタＭＰ２、ＭＰ３は、ソースが電源配線ＶＤＤに接続され、ドレインがＮＭＯＳトランジスタＭＮ２のドレインに接続される。そして、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のドレインとＮＭＳＯトランジスタＭＮ２のドレインとの接続ノードが出力端子ＯＵＴとなる。また、ＮＭＯＳトランジスタＭＮ２のソースは、ＮＭＯＳトランジスタＭＮ３のドレインに接続される。また、ＮＭＯＳトランジスタＭＮ３のソースは、接地配線ＧＮＤに接続されている。そして、ＮＭＯＳトランジスタＭＮ２のゲートとＰＭＯＳトランジスタＭＰ２のゲートとには、第１の入力端子ＩＮ１が接続される。また、ＮＭＯＳトランジスタＭＮ３のゲートとＮＭＯＳトランジスタＭＮ３のゲートとには第２の入力端子ＩＮ２が接続される。
【００２１】
また、図３に示したＮＡＮＤ回路を内部回路として有するプリミティブセルの平面レイアウトの概略図を図４に示す。図４に示すプリミティブセルは、内部回路が形成される内部回路形成領域２０にＮＡＮＤ回路を構成するＰＭＯＳトランジスタＭＰ２、ＭＰ３とＮＭＯＳトランジスタＭＮ２、ＭＮ３が形成される。また、内部回路には第１の入力端子ＩＮ１、第２の入力端子ＩＮ２と出力端子ＯＵＴが形成される。当該第１の入力端子ＩＮ１、第２の入力端子ＩＮ２と出力端子ＯＵＴは、プリミティブセルの上層に形成される配線により他のプリミティブセルの入力端子又は出力端子と接続される。なお、内部回路は、Ｐ型半導体で形成される拡散領域（Ｐ型拡散領域）、Ｎ型半導体で形成される拡散領域（Ｎ型拡散領域）、ゲート電極によりトランジスタを構成し、第１層配線〜第３層配線とコンタクトとスルーホールとにより配線が形成される。
【００２２】
また、図４に示すように、本発明におけるプリミティブセルは、接地配線２１と電源配線２２とを有する。接地配線２１は、内部回路に接地電圧を印加し、電源配線２２は、内部回路に電源電圧を印加する。そして、接地配線２１と電源配線２２は、プリミティブセルの辺のうちの一辺に偏在している。また、接地配線２１と電源配線２２は、プリミティブセルを横断するように配置される。ここで、図４では、接地配線２１と電源配線２２が隣接している例を示したが、接地配線２１と電源配線２２は、重なり合っていても良く、プリミティブセルの一辺に偏在していれば良い。また、接地配線２１は、接地配線２１と内部回路とを接続する分岐接地配線２３を有する。分岐接地配線２３は、接地配線２１を介して与えられる接地電圧を内部回路に引き込む。また、電源配線２２は、電源配線２２と内部回路とを接続する分岐電源配線２４を有する。分岐電源配線２４は、電源配線２２を介して与えられる電源電圧を内部回路に引き込む。
【００２３】
そして、図４に示すプリミティブセルでは、電源配線２２から内部回路に流入する電流は、ＰＭＯＳトランジスタＭＰ２のソース又はＰＭＯＳトランジスタＭＰ３のソースに流れ込む。そして、電流は、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のドレイン、ＮＭＯＳトランジスタＭＮ２のドレイン、ソース、ＮＭＯＳトランジスタＭＮ３のドレイン、ソースを経由して接地配線２１に排出される。このとき、接地配線２１と電源配線２２が、プリミティブセルの辺のうちの一辺に偏在しているため、プリミティブセルを流れる電流によるループは、１つのプリミティブセルの大きさよりも小さくなる。
【００２４】
次いで、ＳＲＦＦ回路の回路図を図５に示す。図５に示すように、ＳＲＦＦ回路は、ＮＡＮＤ１とＮＡＮＤ２とを有する。ＮＡＮＤ１は、第１の入力端子がＳＲＦＦ回路のセット端子Ｓとなり、第２の入力端子にはＮＡＮＤ２の出力端子Ｑｂが接続される。また、ＮＡＮＤ２は、第２の入力端子がＳＲＦＦ回路のリセット端子Ｒとなり、第１の入力端子にはＮＡＮＤ１の出力端子Ｑが接続される。
【００２５】
また、図５に示したＳＲＦＦ回路を内部回路として有するプリミティブセルの平面レイアウトの概略図を図６に示す。図６に示すプリミティブセルは、内部回路が形成される内部回路形成領域３０にＳＲＦＦ回路を構成するＮＡＮＤ１とＮＡＮＤ２が形成される。図６に示すように、ＮＡＮＤ１、ＮＡＮＤ２は、図４に示したＮＡＮＤ回路と実質的に同じものである。また、内部回路にはセット端子Ｓ、リセット端子Ｒと出力端子Ｑ、Ｑｂが形成される。当該セット端子Ｓ、リセット端子Ｒ、出力端子Ｑ、Ｑｂは、プリミティブセルの上層に形成される配線により他のプリミティブセルの入力端子又は出力端子と接続される。なお、内部回路は、Ｐ型半導体で形成される拡散領域（Ｐ型拡散領域）、Ｎ型半導体で形成される拡散領域（Ｎ型拡散領域）、ゲート電極によりトランジスタを構成し、第１層配線〜第３層配線とコンタクトとスルーホールとにより配線が形成される。
【００２６】
また、図６に示すように、本発明におけるプリミティブセルは、接地配線３１と電源配線３２とを有する。接地配線３１は、内部回路に接地電圧を印加し、電源配線３２は、内部回路に電源電圧を印加する。そして、接地配線３１と電源配線３２は、プリミティブセルの辺のうちの一辺に偏在している。また、接地配線３１と電源配線３２は、プリミティブセルを横断するように配置される。ここで、図６では、接地配線３１と電源配線３２が隣接している例を示したが、接地配線３１と電源配線３２は、重なり合っていても良く、プリミティブセルの一辺に偏在していれば良い。また、接地配線３１は、接地配線３１と内部回路とを接続する分岐接地配線３３、３４を有する。分岐接地配線３３、３４は、接地配線３１を介して与えられる接地電圧を内部回路に引き込む。また、電源配線３２は、電源配線３２と内部回路とを接続する分岐電源配線３５、３６を有する。分岐電源配線３５、３６は、電源配線３２を介して与えられる電源電圧を内部回路に引き込む。
【００２７】
そして、図６に示すプリミティブセルでは、電源配線３２から内部回路に流入する電流は、ＮＡＮＤ１とＮＡＮＤ２とにそれぞれ流れ込む。このとき、接地配線３１と電源配線３２が、プリミティブセルの辺のうちの一辺に偏在しているため、プリミティブセルを流れる電流によるループは、ＮＡＮＤ１、ＮＡＮＤ２の外周長よりも小さくなる。
【００２８】
続いて、上記プリミティブセルを用いて機能回路を構成した半導体装置について説明する。図２、４、６において説明したプリミティブセルにより構成された機能回路を有する半導体装置の平面レイアウトの概略図を図７に示す。図７に示すように、半導体装置は、インバータ（ＩＮＶ）回路、ＮＡＮＤ回路、ＳＲＦＦ回路がプリミティブセルとして配置され、当該プリミティブセルにより機能回路が形成される。このとき、プリミティブセルは、複数の列に配置される。また、各列において隣接するプリミティブセルは、電源配線ＶＷ、及び、接地配線ＧＷが連続するレイアウトとなる。そして、電源配線ＶＷは、半導体装置上に設けられる電源パッドＶＰに接続され、外部から電源電圧の供給を受ける。また、接地配線ＧＷは、半導体装置上に設けられる接地パッドＧＰに接続される。
【００２９】
また、図７では、電源配線ＶＷ及び接地配線ＧＷを流れる電流の電流経路ＣＰが示される。図７に示すように、本発明にかかるプリミティブセルを用いることで電流経路ＣＰにおいて形成されるループの大きさは、１つのプリミティブセルの大きさに限られる。また、当該ループにより磁界は、プリミティブセルの内部では、図面奥から手前に向かう方向になり、プリミティブセルの外側では、図面手前から奥に向かう方向になる。
【００３０】
上記説明より、本発明にかかるプリミティブセルでは、接地配線１１及び電源配線１２がセルの辺のうちの一辺に偏在する。そのため、電源配線１２と接地配線１１との間で電流経路のループは形成されない。一方、本発明にかかるプリミティブセルでは、プリミティブセル内の内部回路の電流流入口と電流排出口が電源配線１２と接地配線１１とが偏在する辺側に配置される。そのため、本発明にかかるプリミティブセルでは、プリミティブセル内の内部回路においてのみ電流経路のループが形成される。従って、本発明にかかるプリミティブセルでは、電流経路のループが１つのプリミティブセルの面積よりも確実に小さくなり、従来のプリミティブセルに比べて電流経路のループの大きさを大幅に小さくすることができる。そして、電流経路のループの大きさを小さくすることで、本発明にかかる半導体装置ではＥＭＩノイズを大幅に低減することができる。
【００３１】
また、本発明にかかるプリミティブセルを用いた半導体装置では、ＥＭＩノイズが低減させるため、半導体チップを積層するＳｉＰにおいて、プリミティブセルを用いて機能回路が形成される半導体チップと積層されるアナログＩＣの特性の劣化を某すしすることができる。
【００３２】
また、本発明にかかるプリミティブセルを用いることで、特許文献１に記載のプリミティブセルのようにバイパスコンデンサを設けることなくＥＭＩノイズを低減することができるため、バイパスコンデンサにかかる回路面積を削減することができる。つまり、本発明にかかるプリミティブセルを用いることで半導体装置のチップ面積を削減することができる。
【００３３】
本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、内部回路形成領域のレイアウトは、上記実施の形態に限らず適宜変更することが可能である。
【符号の説明】
【００３４】
１０、２０、３０    内部回路形成領域
１１、２１、３１    接地配線
１２、２２、３２    電源配線
１３、２３、３３、３４    分岐接地配線
１４、２４、３５、３６    分岐電源配線
ＣＰ    電流経路
ＧＰ    接地パッド
ＧＷ    接地配線
ＶＰ    電源パッド
ＶＷ    電源配線
ＩＮ、ＩＮ１、ＩＮ２    入力端子
ＯＵＴ    出力端子
Ｑ、Ｑｂ    出力端子
Ｒ    リセット端子
Ｓ    セット端子
ＩＮＶ    インバータ回路
ＭＮ１〜ＭＮ３    ＮＭＯＳトランジスタ
ＭＰ１〜ＭＰ３    ＰＭＯＳトランジスタ
【図１】
2011114198.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2011114198.tif 000008
【図７】
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【図８】
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【図９】
2011114198.tif 000011