(57)【要約】【課題】リーク電流の低減と静電容量の増加の両立を実現するキャパシタ素子とキャパシタ素子の製造方法および半導体装置を提供する。【解決手段】本発明のキャパシタ素子は、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とする。【選択図】なし【特許請求の範囲】
【請求項１】
少なくとも上面が第一の窒化金属からなる第一電極と、
酸化ジルコニウム膜からなる容量絶縁膜と、
ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、
少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とするキャパシタ素子。
【請求項２】
前記第一の窒化金属および／または第二の窒化金属が窒化チタンからなることを特徴とする請求項１に記載のキャパシタ素子。
【請求項３】
前記第一のバリア膜が０．５ｎｍ〜８ｎｍの膜厚であることを特徴とする請求項１または請求項２に記載のキャパシタ素子。
【請求項４】
前記第一のバリア膜が、酸化亜鉛の原子層と前記不純物の酸化物の原子層とが積層されてなることを特徴とする請求項１乃至３のいずれか１項に記載のキャパシタ素子。
【請求項５】
前記容量絶縁膜が、前記酸化ジルコニウム膜の代わりに酸化ハフニウム膜からなることを特徴とする、請求項１乃至４のいずれか１項に記載のキャパシタ素子。
【請求項６】
前記第一のバリア膜の不純物元素濃度が１×１０２０atoms/ｃｍ３〜１×１０２２atoms/ｃｍ３の範囲であることを特徴とする請求項１乃至５のいずれか１項に記載のキャパシタ素子。
【請求項７】
前記第二電極が、前記第一のバリア膜に接する前記第二の窒化金属からなる層と、前記第二の窒化金属からなる層上に積層されてなる導電膜で構成されていることを特徴とする請求項１乃至６のいずれか１項に記載のキャパシタ素子。
【請求項８】
前記容量絶縁膜中に酸化アルミニウム膜が形成されていることを特徴とする請求項１乃至７のいずれか１項に記載のキャパシタ素子。
【請求項９】
前記酸化アルミニウム膜が０．５ｎｍ以下の膜厚であることを特徴とする請求項８に記載のキャパシタ素子。
【請求項１０】
前記第一電極と前記容量絶縁膜の間にボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第二のバリア膜が形成されていることを特徴とする請求項１乃至９のいずれか１項に記載のキャパシタ素子。
【請求項１１】
前記第一電極と前記第二電極が異なる窒化金属により形成されていることを特徴とする請求項１乃至１０のいずれか１項に記載のキャパシタ素子。
【請求項１２】
ＡＬＤ法により、少なくとも上面が第一の窒化金属からなる第一電極と酸化ジルコニウム膜からなる容量絶縁膜とが積層してなる基体上に原料ガスを供給して亜鉛膜を堆積したのちに前記亜鉛膜を酸化して酸化亜鉛膜を形成する工程を一回以上繰り返す工程Ｓ１と、
前記酸化亜鉛膜上に、ボロン、アルミニウム、ガリウムのいずれかの不純物元素を含有する原料ガスを供給して不純物元素からなる膜を堆積したのちに前記不純物元素からなる膜を酸化して不純物元素を含む酸化膜を形成する工程Ｓ２とを具備し、
前記工程Ｓ１と前記工程Ｓ２とを１回以上繰り返すことにより、前記不純物元素がドープされた酸化亜鉛からなるバリア膜を形成し、
前記バリア膜上に少なくとも下面が第二の窒化金属からなる第二電極を形成することを特徴とするキャパシタ素子の製造方法。
【請求項１３】
前記工程Ｓ１は、ジエチル亜鉛を原料ガスとして用い、酸素を含むガスを供給して亜鉛膜の酸化を行うことを特徴とする請求項１２記載のキャパシタ素子の製造方法。
【請求項１４】
前記バリア膜の不純物元素濃度が１×１０２０atoms/ｃｍ３〜１×１０２２atoms/ｃｍ３の範囲となるように、前記工程Ｓ１およびＳ２の繰り返し回数を設定することを特徴とする請求項１２または請求項１３に記載のキャパシタ素子の製造方法。
【請求項１５】
ＭＯＳトランジスタと、
前記ＭＯＳトランジスタのソース／ドレイン電極の一方に接続されたキャパシタ素子と、を具備し、
前記キャパシタ素子が、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で順次積層した構造であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ素子とキャパシタ素子の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ素子等の半導体装置の微細化に伴い、静電容量の大きいキャパシタ素子として、ＭＩＭ（Metal-Insulator-Metal）構造の素子が採用されている。
ＭＩＭ構造のキャパシタ素子を形成する際の材料としては、電極を形成するための窒化チタン（ＴｉＮ）等の金属窒化物と、高誘電体膜である酸化ジルコニウム（ＺｒＯ２）を用いる技術が知られている（特許文献１、２）。
【０００３】
また、ＤＲＡＭ素子等のメモリセルに用いられるキャパシタ素子にとしては、たとえば静電容量の大きさに加えて、リーク電流が少ないことが要件として求められる。
一般に、キャパシタ素子の二枚の電極間の容量絶縁膜の膜厚を薄くするに従い、静電容量は大きくなるものの、リーク電流は増加することが知られている。そのため、二枚の電極間に容量絶縁膜とバリア膜を積層することによりリーク電流の低減を図る技術が知られている。
【０００４】
このような技術としては、酸化ハフニウムまたは酸化ジルコニウムからなる容量絶縁膜と電極との間に、ＡｌまたはＳｉの少なくとも一方を含有する酸化ハフニウムまたは酸化ジルコニウムからなるバリア膜を設けた構造のものが知られている（特許文献１）。また、酸化ジルコニウムからなる容量絶縁膜と酸化アルミニウムからなるバリア膜を積層させた構造のもの（特許文献２）もある。また、ジルコニウム酸化物からなる容量絶縁膜上に、炭化金属、窒化金属、ホウ化金属、金属炭素窒化物、炭化シリコンの少なくとも一種からなるバリア膜を積層した構造のものも知られている（特許文献３）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開2007-081265号公報
【特許文献２】特開2002-314072号公報
【特許文献３】特開2000-208720号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１、２のように、バリア膜を絶縁体で形成した場合には、絶縁体の寄生容量に起因して、キャパシタ素子全体の静電容量の低下が懸念される。
また、酸化ジルコニウム上に直接接触するように窒化金属からなる電極を形成すると、電極上に堆積させた金属窒化膜から、容量絶縁膜（酸化ジルコニウム膜）中に窒素が拡散しやすくなる。これは主に、金属の窒化物を形成する際に、容量絶縁膜の表面が窒素含有雰囲気に直接さらされるためである。酸化ジルコニウム膜中に拡散した窒素は酸素と同様に陰イオンとして働くため、酸化ジルコニウム膜中の酸素が抜けやすくなり、酸化ジルコニウムのバンドギャップ中に準位が形成される。これにより、リーク電流の増大や、結晶性の乱れによる誘電率の低下が引き起こされる。
このため、従来の酸化ジルコニウム上に直接接触するように窒化金属からなる電極を形成する方法では、リーク電流の増加が置き易かった。リーク電流を抑制するために絶縁体からなるバリア膜を用いると静電容量の低下が起きるため、従来のキャパシタ素子ではリーク電流の低減と静電容量の増加の両立が困難であった。
【０００７】
上述のように、窒化チタン等の窒化金属からなる二枚の電極間に、容量絶縁膜（酸化ジルコニウム膜）を挟んだ構造の従来のキャパシタ素子においては、容量絶縁膜と絶縁体からなるバリア膜を積層したとしても、メモリセルに要求されるリーク電流の上限値から鑑みると、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）の値は０．９ｎｍ程度が限界であった。なお、ＥＯＴは、単位面積あたりのキャパシタ素子の静電容量を、比誘電率が３．９の酸化シリコン膜を容量絶縁膜として使用した場合に、同じ静電容量を得るのに必要な膜厚として算出した値である。
このように、酸化ジルコニウムからなる容量絶縁膜を有する従来のキャパシタ素子では、リーク電流を増加させることなく、ＥＯＴの値で０．９ｎｍ未満のキャパシタ素子を形成することが困難であった。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は以下の構成を採用した。すなわち、本発明のキャパシタ素子は、少なくとも上面が第一の窒化金属からなる第一電極と、酸化ジルコニウム膜からなる容量絶縁膜と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜と、少なくとも下面が第二の窒化金属からなる第二電極と、がこの順で積層されてなることを特徴とする。また、容量絶縁膜として酸化ジルコニウム膜の代わりに酸化ハフニウム膜を用いてもよい。
【発明の効果】
【０００９】
本発明によれば、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜を、少なくとも下面が第二の窒化金属からなる第二電極と酸化ジルコニウム膜からなる容量絶縁膜との間に設けることによって、容量絶縁膜への窒素の拡散を抑制することができる。これによってリーク電流が低く、静電容量の大きいキャパシタ素子を実現することができる。また、本発明におけるバリア膜は導電体であるため、電極の一部として機能する。そのため、バリア膜に起因するキャパシタ素子の静電容量の低下を防止することができる。
これにより、第一の窒化金属からなる第一電極と第二の窒化金属からなる第二電極との間に酸化ジルコニウム膜からなる容量絶縁膜を挟んだ構造であっても、リーク電流を増加させることなく、かつ、ＥＯＴの値で０．９ｎｍ未満のキャパシタ素子を形成することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】図１は、第一の実施形態におけるキャパシタ素子の製造方法を模式的に示す縦断面図である。
【図２】図２は、第一の実施形態におけるキャパシタ素子の製造方法を模式的に示す縦断面図である。
【図３】図３は、第一の実施形態におけるキャパシタ素子の製造方法を模式的に示す縦断面図である。
【図４】図４は、第一の実施形態におけるキャパシタ素子を模式的に示す縦断面図である。
【図５】図５は、本発明における半導体装置の製造方法の一部の処理を示すフローチャートである。
【図６】図６は、第二の実施形態におけるキャパシタ素子を模式的に示す縦断面図である。
【図７】図７は、第三の実施形態におけるキャパシタ素子を模式的に示す縦断面図である。
【図８】図８は、本発明の半導体装置の平面構造を示す平面図である。
【図９】図９は、図８のＡ−Ａ’線に対応する半導体装置の断面構造を示す断面図ある。
【図１０】図１０は、本発明におけるキャパシタ素子の製造方法を模式的に示す縦断面図である。
【図１１】図１１は、本発明におけるキャパシタ素子の製造方法を模式的に示す縦断面図である。
【図１２】図１２は、本発明におけるキャパシタ素子を模式的に示す縦断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の第一の実施形態であるキャパシタ素子の構成について図４を参照して説明する。なお、以下の説明において参照する図面は、特徴をわかりやすくするために便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などは実際と同じであるとは限らない。また、以下の説明において例示される原料、寸法等は一例であって、本発明はそれらに限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００１２】
本実施形態のキャパシタ素子は、第一電極（下部電極）３と、第一の容量絶縁膜４と、第一のバリア膜５と、第二電極（上部電極）６と、から概略構成されており、半導体基板１および層間絶縁膜２の上に形成されている。
半導体基板１はシリコン等からなり、その上には酸化シリコン（ＳｉＯ２）等からなる層間絶縁膜２が形成されている。また、層間絶縁膜２上には、たとえば窒化チタン（ＴｉＮ）などの第一の窒化金属からなる第一電極３が形成されている。第一電極３の材料としては、単体の窒化金属膜のみならず、チタン（Ｔｉ）上に窒化チタンを堆積した積層構造膜（ＴｉＮ／Ｔｉ膜）を用いてもよい。
第一の容量絶縁膜４は酸化ジルコニウムもしくは酸化ハフニウム（ＨｆＯ２）からなり、第一電極３上を覆うように形成されている。
【００１３】
また、第一のバリア膜５はボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）のいずれかが不純物としてドープされた酸化亜鉛膜からなり、第一の容量絶縁膜４を覆うように形成されている。第一のバリア膜５は０．５ｎｍ〜８ｎｍの膜厚で形成されていることが好ましく、１ｎｍ以上であることがさらに好ましく、２ｎｍ以上の膜厚であることが特に好ましい。第一のバリア膜５がこの範囲の膜厚で形成されていることにより、第二電極６から第一の容量絶縁膜４への窒素の拡散を防ぐことができる。それに対し、第一のバリア膜５の膜厚が０．５ｎｍ未満であると、第一の容量絶縁膜４への窒素の拡散を十分防ぐことができず好ましくない。また、第一のバリア膜５の膜厚が８ｎｍを超えると、キャパシタ素子としての加工性が低下するとともに、電気抵抗値が高くなるため好ましくない。
【００１４】
また、５０ｎｍ以降の世代のＤＲＡＭのキャパシタ素子の第一のバリア膜５として形成されている場合には、第一のバリア膜５の膜厚は５ｎｍ以下であることが好ましく、４ｎｍ以下であることがさらに好ましい。立体構造を有し、電極間の狭いキャパシタ素子であっても、第一のバリア膜５がこの範囲の膜厚で形成されていることにより微細な部分を十分に覆うことができる。
また、本実施形態における第一のバリア膜５は、酸化亜鉛の原子層と前記不純物の酸化物の原子層とが積層された構成となっている。そのため、全体が一体となったｎ型酸化亜鉛膜として機能することができる。
【００１５】
また、第一のバリア膜５の不純物元素濃度は１×１０２１atoms/ｃｍ３程度であることが特に好ましいが、１×１０２０atoms/ｃｍ３〜１×１０２２atoms/ｃｍ３の範囲であればかまわない。不純物元素濃度がこの範囲であることにより、本発明の第一のバリア膜５の導電性は十分な高さとなる。
【００１６】
第二電極６はたとえば窒化チタン（ＴｉＮ）などの第二の窒化金属から構成されている。第二の窒化金属としては、単体の窒化金属のみならず、窒化チタン上にタングステン（Ｗ）膜や不純物を含有した多結晶シリコン膜等を堆積した積層構造膜を用いてもよい。すなわち、第二電極６のバリア膜５と接触する面が窒化金属で構成されている場合には、本発明を適用できる。
以上により、本実施形態のＭＩＭ構造のキャパシタ素子が形成されている。
【００１７】
以下、本発明の第一の実施形態であるキャパシタ素子の製造方法について図面を参照して説明する。
本実施形態のキャパシタ素子の製造方法はさらに、第一電極３を形成する工程と、第一電極３上に第一の容量絶縁膜４を形成する工程と、第一の容量絶縁膜４上に第一のバリア膜５を形成する工程と、第一のバリア膜５上に第二電極６を形成する工程と、から概略構成されている。
【００１８】
（第一電極３を形成する工程）
まず、図１に示すように第一電極３を形成する。はじめに、半導体基板１上に、酸化シリコン等からなる層間絶縁膜２を形成する。次いで、層間絶縁膜２上に、第一の窒化金属からなる第一電極３を形成する。第一の窒化金属としては、窒化チタン（ＴｉＮ）を用いることが好ましい。窒化チタンは、耐熱性に優れており、加工も容易なため、キャパシタ素子の電極として適しているためである。
【００１９】
このとき、第一電極３を窒化チタンにより形成するには、例えば、ＴｉＣｌ４とＮＨ３を原料ガスとした、ＣＶＤ（化学気相成長）法やＡＬＤ（原子層堆積）法を用いることができる。まず、層間絶縁膜２上に窒化チタン膜を堆積した後、フォトレジスト膜をマスクとしたドライエッチングを行い、所定の形状にパターニングする。これにより第一電極３が形成される。また、第一電極３としては、単体の窒化金属膜のみならず、チタン（Ｔｉ）上に窒化チタンを堆積した積層構造膜（ＴｉＮ／Ｔｉ膜）等を用いてもよい。
【００２０】
（第一の容量絶縁膜４を形成する工程）
次いで、図２に示すように第一電極３上に、酸化ジルコニウム膜からなる第一の容量絶縁膜４を形成する。このとき、第一の容量絶縁膜４の形成においては、Ｚｒプリカーサを原料ガスとしたＡＬＤ法を用いることができる。また、Ｚｒプリカーサとしては、例えばＴＥＭＡＺ（テトラキスエチルメチルアミノジルコニウム：Zr[N(CH３)CH２CH３]４）等の有機金属錯体を例示することができるが、これには限定されず、他のものを用いてもよい。
また、酸化剤としては酸素（Ｏ2）、オゾン（Ｏ3）、水蒸気（Ｈ２Ｏ）、またはこれらのガスの混合気体や、これらのガスと窒素ガスとの混合気体などの酸化剤等を用いることができる。また、第一の容量絶縁膜４の材料としては、酸化ジルコニウムに限られず、酸化ハフニウム（ＨｆＯ２）により形成してもよい。
なお、第一の容量絶縁膜４の膜厚は、許容されるリーク電流と静電容量の値に応じて適宜調節が可能である。すなわち、リーク電流値に余裕を持たせたい場合には、静電容量の下限値を考慮して、第一の容量絶縁膜４の膜厚を７ｎｍもしくは８ｎｍ程度まで厚膜化すればよい。
【００２１】
（第一のバリア膜５を形成する工程）
次いで、図３に示すように第一の容量絶縁膜４上に第一のバリア膜５を形成する。第一のバリア膜５の材料としては、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜を用いる。酸化亜鉛は酸化物半導体の一種であり、３Ｂ属元素を添加することによってｎ型半導体とすることができる。また、このとき用いる３Ｂ属元素としては、ホウ素（Ｂ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）の中の少なくとも１つを用いることができる。
このような材料からなる第一のバリア膜５を第一の容量絶縁膜４と後述する第二電極６との間に形成することにより、キャパシタ素子の静電容量の低下を防止するとともに、第二電極６から第一の容量絶縁膜４への窒素の拡散を抑制することができる。
【００２２】
また、第一のバリア膜５を形成する方法としては、例えば、Ｚｎプリカーサを原料ガスとしたＡＬＤ法を用いることができる。また、Ｚｎプリカーサとしては、例えばジエチル亜鉛（diethylzinc (DEZn)）を例示できるが、材料はこれには限定されず、他のものを用いてもよい。また、酸化剤としては酸素（Ｏ2）、オゾン（Ｏ3）、水蒸気（Ｈ２Ｏ）、またはこれらのガスの混合気体や、これらのガスと窒素ガスとの混合気体などの酸化剤等を用いることができる。
【００２３】
図５に、ＡＬＤ法を用いて、たとえばアルミニウムを不純物として含有する第一のバリア膜５を形成する工程のフローチャートを示す。第一のバリア膜５の製造方法は、半導体基板１および層間絶縁膜２からなる基体上に原料ガス（Ｚｎ原料ガス）を供給して、ＡＬＤ法により酸化亜鉛膜を形成する工程（Ｓ１）と、不純物元素を含む酸化膜を形成する工程（Ｓ２）と、から概略構成されている。以下、各工程について順次説明する。
【００２４】
まず、本工程の前に、図示しない成膜装置を準備する。この成膜装置は、ＡＬＤ法で金
属膜の堆積を行うことができる反応室、及び、酸化剤と原料ガスを導入できるガス供給系
を備えている。また、成膜装置の反応室内の形成温度は、酸化亜鉛膜の目的とする状態に応じて設定を行えばよい。
はじめに、キャパシタ素子用の第一電極３および第一の容量絶縁膜４まで形成した基体を準備する。次いで、この基体を成膜装置の反応室内に設置する。
【００２５】
（工程Ｓ１）
まず、ＡＬＤ成膜装置の反応室に基体を設置する。次いで、Ｚｎ原料ガス（Ｚｎプリカーサ）を反応室内に供給し、第一の容量絶縁膜４表面に亜鉛膜を堆積させる。次に、パージ用のＮ２ガスを反応室内に供給し、Ｚｎ原料ガスを排出する。次いで、酸素（Ｏ2）、オゾン（Ｏ3）、水蒸気（Ｈ２Ｏ）、またはこれらのガスの混合気体や、これらのガスと窒素ガスとの混合気体などの酸化剤を反応室内に供給したのちに、Ｎ２ガスによりパージを行うことにより、酸化亜鉛の原子層が形成される。この一連の工程Ｓ１をＮ回（Ｎは正の整数）繰り返すことにより、酸化亜鉛の薄膜が形成される。
【００２６】
（工程Ｓ２）
次いで、工程Ｓ２として、不純物元素を含む酸化膜（酸化アルミニウム膜）を形成する。
まず、Ａｌ原料ガス（Ａｌプリカーサ）を反応室内に供給し、酸化亜鉛の薄膜表面にＡｌ原料ガスを吸着させる。このとき、Ａｌ原料ガスとしては、ＴＭＡ（トリメチル・アルミニウム）を例示することができる。
次に、パージ用のＮ２ガスを反応室内に供給し、Ａｌ原料ガスを排出する。次いで、酸素（Ｏ2）、オゾン（Ｏ3）、水蒸気（Ｈ２Ｏ）、またはこれらのガスの混合気体や、これらのガスと窒素ガスとの混合気体などの酸化剤を反応室内に供給したのちに、Ｎ２ガスによりパージを行うと、酸化アルミニウムの原子層が形成される。この一連の工程Ｓ２をＭ回（Ｍは正の整数）繰り返すことにより、酸化アルミニウムの薄膜が形成される。
このとき、工程Ｓ１とＳ２は必ずしも連続して行う必要はなく、工程Ｓ２の実施後に次のサイクルの工程Ｓ１だけを実施して終了してもよい。
【００２７】
この後、工程Ｓ１と工程Ｓ２からなるサイクル（工程Ｓ３）をＬ回（Ｌは正の整数）繰り返し、所定の膜厚の第一のバリア膜５を形成する。
【００２８】
このとき、第一のバリア膜５は、０．５ｎｍ〜８ｎｍの膜厚で形成することが好ましく、１ｎｍ以上の膜厚とすることがさらに好ましく、２ｎｍ以上の膜厚に設定することが特に好ましい。第一のバリア膜５をこのような膜厚で形成することにより、後述する第二電極６形成工程における、第一の容量絶縁膜４への窒素の拡散を防ぐことができる。それに対し、第一のバリア膜５の膜厚が０．５ｎｍ未満であると、第二電極６形成工程における、第一の容量絶縁膜４への窒素の拡散を十分に防ぐことができず好ましくない。また、第一のバリア膜５の膜厚が８ｎｍを超えると、キャパシタ素子としての加工性が低下するとともに、電気抵抗値が高くなるため好ましくない。
【００２９】
また、設計ルール５０ｎｍ以降の世代のＤＲＡＭのキャパシタ素子の第一のバリア膜５として形成する場合には、第一のバリア膜５の膜厚は５ｎｍ以下であることが好ましく、４ｎｍ以下とすることがさらに好ましい。第一のバリア膜５の膜厚をこの範囲とすることにより、立体構造を有し、電極間の狭いキャパシタ素子であっても、第一のバリア膜５を適切に配置することができるためである。
本実施形態における第一のバリア膜５は、ＡＬＤ法により酸化亜鉛の原子層と前記不純物の酸化物の原子層とを堆積することで形成する。そのため、酸化亜鉛膜と金属酸化膜とが完全に分離した積層構造とはならずに、全体が一体となったｎ型酸化亜鉛膜として機能する。
【００３０】
このとき、工程Ｓ１、工程Ｓ２、工程Ｓ３の各サイクル数（図５のＮ、Ｍ、Ｌの回数）を適切に設定することによって、第一のバリア膜５中の不純物濃度を所定の値に設定することができる。また、第一のバリア膜５中にホウ素をドープする場合には、工程Ｓ２の際に、Ｂ２Ｏ３膜を形成するシーケンスを実施すればよい。また、第一のバリア膜５中にガリウムをドープする場合には、工程Ｓ２の際にＧａ２Ｏ３膜を形成するシーケンスを実施すればよい。つまり、第一のバリア膜５中にドープする物質に応じて工程Ｓ２において形成する膜を適宜選択すればよく、ホウ素（Ｂ）、ガリウム（Ｇａ）、アルミニウム（Ａｌ）のいずれかを含有した膜の形成ステップを工程Ｓ２に挿入すればよい。
【００３１】
また、第一のバリア膜５にドープする不純物元素濃度は、１×１０２１atoms/ｃｍ３程度とすることが特に好ましいが、１×１０２０atoms/ｃｍ３〜１×１０２２atoms/ｃｍ３の範囲であればかまわない。不純物元素濃度をこの範囲とすることにより、十分な導電性を有する第一のバリア膜５を形成することができる。
【００３２】
（第二電極６を形成する工程）
次いで、図４に示すように第一のバリア膜５上に、第二の窒化金属からなる第二電極６を形成する。また、第二の窒化金属としては窒化チタンを用いることが好ましい。
このとき、たとえば窒化チタンからなる第二電極６を形成するには、第一電極３と同様に、例えば、ＴｉＣｌ４とＮＨ３を原料ガスとした、ＣＶＤ（化学気相成長）法やＡＬＤ（原子層堆積）法を用いることができる。また、第二電極６としては、単体の窒化金属膜のみならず、窒化金属膜上に他の原料からなる導電膜を堆積した積層構造膜を用いてもよい。
以上により、ＭＩＭ構造のキャパシタ素子が形成される。
【００３３】
本実施形態のキャパシタ素子は、半導体基板１側から、第一窒化金属からなる第一電極３と、酸化ジルコニウムからなる第一の容量絶縁膜４と、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第一のバリア膜５と、第二の窒化金属からなる第二電極６と、がこの順で積層された構成となっている。
第一のバリア膜５は、不純物としてボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）のいずれかがドープされていることにより、ｎ型半導体として機能する。このような第一のバリア膜５が第二電極６との間に設けられていることにより、第二電極６として使用する金属窒化物を形成する際に、第一の容量絶縁膜４が窒素含有雰囲気に直接さらされることを防止することができる。このため、第一の容量絶縁膜４への窒素の拡散を防止する効果を有する。また併せて、第二電極６の形成後の工程において高温の熱処理が実施される場合には、第二電極６からから第一の容量絶縁膜４への窒素の拡散が防がれると言う効果も有する。さらに、第一のバリア膜５は導電性を有するため、第一のバリア膜５に起因するキャパシタ素子の静電容量の低下を防止することができる。
また、第一電極３と第二電極６との間をこのような構成とすることにより、リーク電流を増加させることなく、ＥＯＴの値で０．９ｎｍ未満のキャパシタ素子を形成することが可能となる。
【００３４】
次いで、本発明の第二の実施形態であるキャパシタ素子の構成について図６を参照して説明するが、第一の実施形態のキャパシタ素子と同一の構成部分については同じ符号を付すると共にその説明を省略する。
本実施形態のキャパシタ素子は、第一電極３と、第一の容量絶縁膜４と、第一のバリア膜５と、第二電極６と、から概略構成されており、半導体基板１および層間絶縁膜２の上に形成されている。本実施形態のキャパシタ素子は、第一の容量絶縁膜４のかわりに、積層構造の第二の容量絶縁膜１５が形成されている部分が第一の実施形態と異なる。そこで、第二の容量絶縁膜１５の構成について以下説明する。
【００３５】
第二の容量絶縁膜１５は第一電極３を覆うように形成されている。第二の容量絶縁膜１５は、容量絶縁膜第一層１０と酸化アルミニウム膜１１と容量絶縁膜第二層１２が半導体基板１側からこの順に積層した構成となっている。容量絶縁膜第一層１０と容量絶縁膜第二層１２は、酸化ジルコニウム膜もしくは酸化ハフニウム膜からなる。
ここで、酸化アルミニウム膜１１の膜厚は０．５ｎｍ以下であることが好ましい。酸化アルミニウム膜１１の膜厚を０．５ｎｍ以下とすることにより、キャパシタ素子の静電容量を保ったまま、リーク電流の低減効果を十分得ることができる。それに対し、酸化アルミニウム膜１１の膜厚が０．５ｎｍを超えると、キャパシタ素子の静電容量が低下するため、好ましくない。
また、第二の容量絶縁膜１５上（容量絶縁膜第二層１２上）を覆うように、第一のバリア膜５が形成されており、また、第一のバリア膜５上を覆うように第二電極６が形成されている。
【００３６】
本実施形態のキャパシタ素子によれば、第二の容量絶縁膜１５が容量絶縁膜第一層１０と酸化アルミニウム膜１１と容量絶縁膜第二層１２の積層構造であることにより、全体の静電容量は低下するものの、さらなるリーク電流の低減効果を得ることができる。このように、酸化アルミニウム膜１１が容量絶縁膜第一層１０と容量絶縁膜第二層１２の間に設けられていることにより、容量絶縁膜第一層１０と容量絶縁膜第二層１２の間の結晶粒界が分断され、リーク電流が抑制される。
【００３７】
なお、第二の容量絶縁膜１５の構造は、容量絶縁膜第一層１０と酸化アルミニウム膜１１と容量絶縁膜第二層１２の積層構造に限られず、酸化ジルコニウム膜と他の材料がＡＬＤ法により原子層レベルで交互に積層されたナノラミネート構造であってもよい。すなわち、第二の容量絶縁膜１５中に酸化アルミニウム膜１１が形成され、酸化アルミニウム膜１１が第二の容量絶縁膜１５を分断する構成であれば、その積層数には制限がない。
【００３８】
第二の容量絶縁膜１５上には第二の窒化金属からなる第二電極６が形成されている。第二の窒化金属は窒化チタンが特に好ましいが、これに限定されず、金属の窒化物であれば他のものを用いても構わない。他の電極材料としては例えば、窒化タングステン（ＷＮ）や窒化タンタル（ＴａＮ）等をあげることができる。また、第一電極３と第二電極６が異なる窒化金属により形成されていてもかまわない。
【００３９】
次いで、第二の実施形態であるキャパシタ素子の製造方法について図６を参照して説明するが、第一の実施形態のキャパシタ素子と同一の構成部分については同じ符号を付すると共にその説明を省略する。
本実施形態のキャパシタ素子の製造方法はさらに、第一電極３を形成する工程と、第一電極３上に第二の容量絶縁膜１５を形成する工程と、第二の容量絶縁膜１５上に第一のバリア膜５を形成する工程と、第一のバリア膜５上に第二電極６を形成する工程と、から概略構成されている。本実施形態のキャパシタ素子の製造方法は、第一の容量絶縁膜４のかわりに第二の容量絶縁膜１５を形成する部分が第一の実施形態と異なる。そこで、第二の容量絶縁膜１５の形成方法について以下説明する。
【００４０】
まず、キャパシタ素子用の第一電極３まで形成した半導体基板１を準備する。次いでＡＬＤ法により、第一電極３を覆うように容量絶縁膜第一層１０を形成する。次いで、容量絶縁膜第一層１０を覆うように、酸化アルミニウム膜１１を形成する。次いで、酸化アルミニウム膜１１を覆うように容量絶縁膜第二層１２を形成することにより、第二の容量絶縁膜１５が形成される。
また、第二の容量絶縁膜１５は、このような積層構造に限られず、ＡＬＤ法により酸化ジルコニウム膜と他の材料を原子層レベルで交互に積層させたナノラミネート構造としてもよい。
【００４１】
また、このとき、酸化アルミニウム膜１１の膜厚は０．５ｎｍ以下とすることが好ましい。酸化アルミニウム膜１１の膜厚を０．５ｎｍ以下とすることにより、キャパシタ素子の静電容量を保ったまま、リーク電流の低減効果を十分得ることができる。
この後、第二の容量絶縁膜１５上に第一のバリア膜５と第二電極６を順次形成することにより本実施形態のキャパシタ素子が形成される。
【００４２】
本実施形態によれば、第二の容量絶縁膜１５中に酸化アルミニウム膜１１を形成し、酸化アルミニウム膜１１が第二の容量絶縁膜１５を分断する構成とすることにより、第二の容量絶縁膜１５中の結晶粒界を分断することができる。そのため、全体の静電容量は低下するものの、さらなるリーク電流の低減効果を得ることができる。
【００４３】
次いで、本発明の第三の実施形態であるキャパシタ素子の構成について図７を参照して説明する。
本実施形態のキャパシタ素子は、第一電極３と、第二のバリア膜２０と、第三の容量絶縁膜２５と、第一のバリア膜５と、第二電極６と、から概略構成されており、半導体基板１および層間絶縁膜２の上に形成されている。本実施形態のキャパシタ素子は、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第二のバリア膜２０が第一電極３と第三の容量絶縁膜２５との間に形成されている部分が第一の実施形態と異なる。
【００４４】
また、本発明の第三の実施形態であるキャパシタ素子の製造方法は、第一電極３を形成する工程と、第一電極３上に第二のバリア膜２０を形成する工程と、第二のバリア膜２０上に第三の容量絶縁膜２５を形成する工程と、第三の容量絶縁膜２５上に第一のバリア膜５を形成する工程と、第一のバリア膜５上に第二電極６を形成する工程と、から概略構成されている。
本実施形態によれば、第一電極３と第三の容量絶縁膜２５の間に、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなる第二のバリア膜２０を設けることにより、第一電極３から第三の容量絶縁膜２５への窒素拡散を防ぐことができる。これは特に、キャパシタ素子用の電極形成後の熱処理で、比較的大きな熱負荷が掛かる場合に有効となる。大きな熱負荷が掛かることにより、第一電極３から第三の容量絶縁膜２５への窒素拡散が起きる場合があるためである。このように、少なくとも上面が金属の窒化物で形成された第一電極３を用いる場合には、本発明を適用できる。キャパシタ電極形成後の電極から容量絶縁膜への窒素拡散が無視できる場合には、第一の実施形態で説明したように、容量絶縁膜と第二電極６の間にのみバリア膜を配置し、第二電極６を形成する際の窒素の拡散を防止する構造とすればよい。
【００４５】
次に、本発明の半導体装置を、図８及び図９を参照して説明する。本実施形態の半導体装置は、本発明の第一の実施形態〜第三の実施形態で形成した積層膜を、キャパシタ素子の容量絶縁膜１１４として適用したものである。
図８は、容量絶縁膜１１４を適用したＤＲＡＭ素子の、メモリセル部の平面レイアウトを示す概念図である。また、図８の右手側は、後述する、ワード配線Ｗとなるゲート電極１０５とサイドウォール１０５ｂとを切断する面を基準とした透過断面図として示している。
図９は、図８のＡ−Ａ’線に対応する半導体装置の断面構造を示す断面図である。キャパシタ素子の記載は図８においては省略し、図９にのみ記載した。
【００４６】
まず、最初に、メモリセル部について図８を用いて説明する。図８に示すように、メモリセル部はＸ方向に延設されたビット配線１０６と、Ｙ方向に延設されたワード配線Ｗと、細長い短冊状の活性領域Ｋと、不純物拡散層１０８と、から概略構成されている。以下それぞれについて説明する。
【００４７】
ビット配線１０６はＸ方向に折れ線形状（湾曲形状）で延設され、Ｙ方向に所定の間隔で複数配置されている。
また、ワード配線Ｗは、Ｙ方向に直線形状で延設され、Ｘ方向に所定の間隔で複数配置されている。また、ワード配線Ｗが各活性領域Ｋと交差する部分は、その領域において後述するゲート電極１０５を含む構成となっている。また、ワード配線Ｗの両側には、ライン方向（Ｙ方向）に沿ってサイドウォール１０５ｂが形成されている。
【００４８】
活性領域Ｋは、半導体基板１０１の一面に形成されており、細長い短冊状で、個々に所定間隔をあけて右斜め下向きに整列して配列している。これは、一般に６Ｆ２型メモリセルと呼ばれるレイアウトに沿った配列となっている。
また、活性領域Ｋの中央部および両端側には、個々に不純物拡散層１０８が形成され、後述するＭＯＳトランジスタＴｒ１のソース・ドレイン領域として機能する。また、ソース・ドレイン領域（不純物拡散層）の真上に配置されるように円状の基板コンタクト部２０５a、２０５ｂ、２０５ｃが形成されている。
また、半導体基板１０１には、素子分離領域１０３がＹ方向に直線形状で延設され、Ｘ方向に所定の間隔で複数形成されている。
【００４９】
また、基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、それらの中心がそれぞれワード配線Ｗの間となるように配置されている。また、中央の基板コンタクト部２０５ａは、ビット配線１０６と重なるように配置されている。
基板コンタクト部２０５ａ、２０５ｂおよび２０５ｃは、後述する基板コンタクトプラグ１０９を配置する位置にあり、かつ、半導体基板１０１と接する部分にある。
【００５０】
次に、図９を参照してメモリセル部について説明する。本実施形態の半導体装置に係るＤＲＡＭ素子のメモリセル部は、ＭＯＳトランジスタＴｒ１と、ＭＯＳトランジスタＴｒ１に接続された基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａと、基板コンタクトプラグ１０９及び容量コンタクトプラグ１０７Ａを介して接続され、３ｎｍ以下の膜厚の金属酸化膜からなる積層膜を容量絶縁膜１１４として備えたキャパシタ素子Ｃａｐとから概略構成されている。以下それぞれについてその詳細を説明する。
【００５１】
（ＭＯＳトランジスタＴｒ１）
ＭＯＳトランジスタＴｒ１は、半導体基板１０１と、半導体基板１０１の一面を区画する素子分離領域１０３と、素子分離領域１０３によって区画された活性領域Ｋと、活性領域Ｋ内に形成された溝型の２つのゲート電極１０５と、から概略構成されている。
【００５２】
半導体基板１０１は、所定の濃度のＰ型不純物を含有する半導体、例えばシリコン（Ｓｉ）にて形成されている。この半導体基板１０１には、素子分離領域１０３が形成されている。素子分離領域１０３は、半導体基板１０１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋設することで形成される。これにより、隣接する活性領域Ｋがそれぞれ絶縁分離される。本実施形態では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の例を示している。
【００５３】
さらに、活性領域Ｋにおいては、ソース・ドレイン電極として機能する不純物拡散層１０８が離間して形成されている。不純物拡散層１０８は、半導体基板１０１にＮ型不純物として、例えばリンを導入することで形成されている。また、個々の不純物拡散層１０８の間には、溝型のゲート電極１０５が形成されている。
本実施形態のゲート電極１０５は溝型のゲート電極であり、半導体基板１０１の一面に設けられた溝部に埋め込まれるとともに、前記溝部から不純物拡散層１０８を貫いて半導体基板１０１の上部に突出するように形成されている。
また、ゲート電極１０５は、不純物を含有させた多結晶シリコン膜と金属膜との多層膜により構成されている。前記多結晶シリコン膜は、ＣＶＤ法（Chemical Vapor Deposition）での成膜時にリン（Ｐ）などのＮ型不純物を含有させて形成することができる。また、前記金属膜は、タングステン（Ｗ）や窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。
以上の構成により、２つのゲート電極１０５は、それぞれ２つのＭＯＳトランジスタＴｒ１のゲート電極として機能し、不純物拡散層１０８はそれぞれソース・ドレイン領域として機能する。
【００５４】
また、ゲート電極１０５と半導体基板１０１との間にはゲート絶縁膜１０５ａが形成されている。また、ゲート電極１０５の半導体基板１０１から突出された部分の側壁には窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜からなるサイドウォール１０５ｂが形成されている。さらに、ゲート電極１０５上にも窒化シリコンなどからなる絶縁膜１０５ｃが形成されており、ゲート電極１０５の上面を保護している。
【００５５】
また、基板コンタクトプラグ１０９は、不純物拡散層１０８と接触するように形成されている。基板コンタクトプラグ１０９は、図８に示した基板コンタクト部２０５ｃ、２０５ａ、２０５ｂの位置にそれぞれ配置され、例えば、リン（Ｐ）を含有した多結晶シリコンから形成されている。基板コンタクトプラグ１０９の横（Ｘ）方向の幅は、隣接するゲート配線Ｗに設けられたサイドウォール１０５ｂによって規定されており、基板コンタクトプラグ１０９はセルフアライン構造とされている。
【００５６】
層間絶縁膜１０４は、ゲート電極１０５上の絶縁膜１０５ｃ上を覆うように形成されている。ビット線コンタクトプラグ１０４Ａは、図３の基板コンタクト部２０５ａの位置に配置され、層間絶縁膜１０４を貫通し、基板コンタクトプラグ１０９と導通するように形成されている。ビット線コンタクトプラグ１０４Ａは、たとえば、チタン（Ｔｉ）及び窒化チタン（ＴｉＮ）の積層膜からなるバリア膜（ＴｉＮ／Ｔｉ）上にタングステン（Ｗ）等を積層して形成される。
また、ビット配線１０６は、ビット線コンタクトプラグ１０４Ａに接続するように形成されている。ビット配線１０６は、ビット配線６は、窒化タングステン（ＷＮ）及びタングステン（Ｗ）からなる積層膜で構成される。
【００５７】
第二の層間絶縁膜１０７は、ビット配線１０６及び層間絶縁膜１０４を覆うように形成されている。また、第二の層間絶縁膜１０７及び層間絶縁膜１０４を貫通し、基板コンタクトプラグ１０９に接続するように容量コンタクトプラグ１０７Ａが形成されている。容量コンタクトプラグ１０７Ａは、図３に示した基板コンタクト部２０５ｂ、２０５ｃの位置に配置される。
【００５８】
窒化シリコンからなる第三の層間絶縁膜１１１は、第二の層間絶縁膜１０７を覆うように形成されており、シリコン酸化膜からなる第四の層間絶縁膜１１２は、第三の層間絶縁膜１１１を覆うように形成されている。
【００５９】
キャパシタ素子Ｃａｐは、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２の内部に配置されており、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２を貫通して、第一電極１１３が容量コンタクトプラグ１０７Ａと接続するように形成されている。また、第一電極１１３とコンタクトプラグ１０７Ａの間は、導電膜で形成したパッドを介して接続する構造としてもよい。また、第一電極１１３は、容量コンタクトプラグ１０７Ａを介してＭＯＳトランジスタＴｒ１と接続している。
【００６０】
キャパシタ素子Ｃａｐは、第一電極１１３と、第一電極１１３の側面を覆うように形成された酸化ジルコニウム膜もしくは酸化ハフニウムからなる容量絶縁膜１１４と、前記容量絶縁膜１１４を覆うように形成された、不純物としてボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）のいずれかがドープされたｎ型半導体である酸化亜鉛（ＺｎＯ）膜からなるバリア膜１３０と、第二電極１１５と、から形成されている。つまり、キャパシタ素子Ｃａｐは第一電極１１３と第二電極１１５との間に、容量絶縁膜１１４を挟んだ構造となっている。さらに、第二電極１１５と容量絶縁膜１１４との間には、バリア膜１３０が挟まれている。キャパシタ素子Ｃａｐを、先に説明した第二または第三の実施形態の方法を用いて形成してもよい。
【００６１】
バリア膜１３０は、不純物としてボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）のいずれかがドープされたｎ型半導体である。また、バリア膜１３０は、０．５ｎｍ〜８ｎｍの膜厚で形成されていることが好ましく、１ｎｍ以上の膜厚であることがさらに好ましく、２ｎｍ以上の膜厚であることが特に好ましい。また、バリア膜１３０にドープされている不純物元素濃度は、１×１０２１atoms/ｃｍ３程度とすることが特に好ましいが、１×１０２０atoms/ｃｍ３〜１×１０２２atoms/ｃｍ３の範囲であればかまわない。不純物元素濃度をこの範囲とすることにより、十分な導電性を有したバリア膜１３０を形成することができる
【００６２】
第二電極１１５上には、第五の層間絶縁膜１２０が形成されており、第五の層間絶縁膜１２０上には配線１２１が形成され、第五の層間絶縁膜１２０及び配線１２１を覆うように表面保護膜１２２が形成されている。第五の層間絶縁膜１２０は酸化シリコン等からなり、配線１２１は、アルミニウム（Ａｌ）、銅（Ｃｕ）等からなる。
キャパシタ素子Ｃａｐの第二電極１１５には、所定の電位が与えられている。そこで、キャパシタ素子Ｃａｐに保持された電荷の有無を判定することによって、情報の記憶動作を行うＤＲＡＭ素子として機能することができる。
【００６３】
本発明の半導体装置によれば、キャパシタ素子Ｃａｐの第一電極１１３と第二電極１１５との間に、本発明の方法を用いて形成した容量絶縁膜１１４とバリア膜１３０が形成されていることにより、容量絶縁膜１１４への窒素の拡散を抑制することができる。これによってリーク電流が低く、静電容量の大きいキャパシタ素子Ｃａｐを実現することができる。また、バリア膜１３０は導電体であるため、バリア膜１３０に起因するキャパシタ素子Ｃａｐの静電容量の低下を防ぐことができる。
これにより、リーク電流を増加させることなく、ＥＯＴの値で０．９ｎｍ未満のキャパシタ素子を形成することが可能となる。それにより、信頼性に優れたキャパシタ素子Ｃａｐを提供することが可能となる。また、このキャパシタ素子Ｃａｐを有するＤＲＡＭ素子を形成することにより、高集積化（微細化）した場合でも、データの保持特性に優れた高性能の素子を提供することが可能となる。
【００６４】
本実施形態では、キャパシタ素子Ｃａｐはシリンダー型に形成されている。このキャパシタ素子Ｃａｐの構成について図１２を用いて詳細に説明する。
【００６５】
本実施形態のキャパシタ素子Ｃａｐは、第一電極１１３と、第一電極１１３の側面を覆うように形成された酸化ジルコニウム膜もしくは酸化ハフニウムからなる容量絶縁膜１１４と、前記容量絶縁膜１１４を覆うように形成された、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなるバリア膜１３０と、第二電極１１５と、から形成されている。つまり、キャパシタ素子Ｃａｐは第一電極１１３と第二電極１１５との間に、容量絶縁膜１１４を挟んだ構造となっている。さらに、第二電極１１５と容量絶縁膜１１４との間には、バリア膜１３０が挟まれている。
【００６６】
第一電極１１３は第一の窒化金属膜からなり、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２を開口する開孔１１２Ａの内壁面及び底面を覆うように形成されている。
また、酸化ジルコニウム膜もしくは酸化ハフニウムからなる容量絶縁膜１１４が、第一電極１１３の内壁面及び底面を覆うように形成されている。
【００６７】
バリア膜１３０は、容量絶縁膜１１４の内壁面及び底面を覆うように形成されている。バリア膜１３０は、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなり、ｎ型半導体として機能する。また、バリア膜１３０は、０．５ｎｍ〜８ｎｍの膜厚で形成されていることが好ましく、１ｎｍ以上の膜厚であることがさらに好ましく、２ｎｍ以上の膜厚であることが特に好ましい。また、バリア膜１３０にドープされている不純物元素濃度は、１×１０２１atoms/ｃｍ３程度とすることが特に好ましいが、１×１０２０atoms/ｃｍ３〜１×１０２２atoms/ｃｍ３の範囲であればかまわない。不純物元素濃度をこの範囲とすることにより、十分な導電性を有したバリア膜１３０が形成される。
【００６８】
次に、上記半導体装置のキャパシタ素子Ｃａｐの製造方法について図１０〜図１２を参照して説明する。なお、図１０〜図１２は第３の層間絶縁膜１１１から上の部分のみの断面を記載した断面図である。以下、各工程について順次説明する。
【００６９】
まず、図１０に示したように、第三の層間絶縁膜１１１を覆うように第四の層間絶縁膜１１２を形成する。次いで、フォトリソグラフィ技術とドライエッチング技術を用いて容量コンタクトプラグ１０７Ａの表面を露出させるように、第三の層間絶縁膜１１１および第四の層間絶縁膜１１２を貫通する開孔１１２Ａを形成する。開孔１１２Ａは、キャパシタ素子Ｃａｐを形成する位置とする。
次いで、第四の層間絶縁膜１１２上および開孔１１２Ａ内に第一電極１１３用として第一の窒化金属膜を形成させた後、ドライエッチング技術またはＣＭＰ（Chemical Mechanical Polishing）技術を用いて、第一電極１１３を開孔１１２Ａの内壁面及び底面を覆うように形成する。このときの第一の窒化金属膜としては、たとえばチタン膜と窒化チタン膜を順次堆積することにより形成した。
【００７０】
次に、図１１に示したように第一電極１１３の内壁面及び底面を覆うように、酸化ジルコニウム膜もしくは酸化ハフニウムからなる容量絶縁膜１１４を、例えば６ｎｍ〜７ｎｍの膜厚で堆積する（第四の層間絶縁膜１１２上の容量絶縁膜１１４は記載を省略した）。
【００７１】
次に、ＡＬＤ法を用いて、図１２に示すように、容量絶縁膜１１４の内壁面及び底面を覆うように、ボロン、アルミニウム、ガリウムのいずれかが不純物としてドープされた酸化亜鉛膜からなるバリア膜１３０を形成する。このとき、バリア膜１３０は、０．５ｎｍ〜８ｎｍの膜厚で形成することが好ましく、１ｎｍ以上の膜厚とすることがさらに好ましく、２ｎｍ以上の膜厚に設定することが特に好ましい。また、ＡＬＤ法による成膜の際に、原料ガスの不純物元素の種類を変えることで、バリア膜１３０に任意の不純物をドープさせることができる。また、バリア膜１３０にドープする不純物元素濃度は、１×１０２１atoms/ｃｍ３程度とすることが特に好ましいが、１×１０２０atoms/ｃｍ３〜１×１０２２atoms/ｃｍ３の範囲であればかまわない。
ここでは、たとえば、アルミニウムを含有するｎ型の酸化亜鉛膜からなるバリア膜１３０を２〜３ｎｍの膜厚で形成する。
【００７２】
この後、開孔１１２Ａの内部を充填するとともに、第四の層間絶縁膜１１２の上面を覆うように、第二の窒化金属からなる第二電極１１５を形成する。このとき、第二電極１１５と第一電極１１３とは、異なる窒化金属により形成されていてもよい。また、第一電極１１３及び第二電極１１５は、少なくとも容量絶縁膜１１４に対向する面側が窒化金属からなる積層膜により形成されていてもよい。
これにより、本実施形態のキャパシタ素子Ｃａｐが完成する。
【００７３】
なお、ここではキャパシタ素子は、第一電極の内壁のみを電極として利用するシリンダー型としたが、第一電極の外壁と内壁の双方を電極として利用するクラウン型や、第一電極の外壁のみを電極として利用するペデスタル型のキャパシタ素子を形成することも可能である。
【００７４】
本発明のキャパシタ素子Ｃａｐによれば、キャパシタ素子Ｃａｐの第一電極１１３と第二電極１１５との間に、本発明の方法を用いて形成した容量絶縁膜１１４とバリア膜１３０を形成することができる。これにより、容量絶縁膜１１４への窒素の拡散を抑制することができる。これによってリーク電流が低く、静電容量の大きいキャパシタ素子Ｃａｐを実現することができる。また、バリア膜１３０は導電体であるため、バリア膜１３０に起因するキャパシタ素子Ｃａｐの静電容量の低下を防ぐことができる。
これにより、リーク電流を増加させることなく、ＥＯＴの値で０．９ｎｍ未満のキャパシタ素子を形成することが可能となる。それにより、信頼性に優れたキャパシタ素子Ｃａｐを提供することが可能となる。また、このキャパシタ素子Ｃａｐを有するＤＲＡＭ素子を形成することにより、高集積化（微細化）した場合でも、データの保持特性に優れた高性能の素子を提供することが可能となる。
【実施例】
【００７５】
以下、本発明を実施例に基づいて具体的に説明する。しかし、本発明はこれらの実施例にのみ限定されるものではない。
（実施例１）
【００７６】
実施例１として、ＡＬＤ法を用いて、最終的にバリア膜１３０を形成する工程を以下に述べる。
まず、開孔１１２Ａまで形成された半導体基板を用意し、膜厚３０ｎｍの窒化チタン膜からなる第一電極１１３を形成した。次いで、ＡＬＰ法により、ＺｒプリカーサとしてＴＥＭＡＺガスを用い、酸化剤としてオゾンと酸素の混合ガス（Ｏ３／Ｏ２ガス）を用い、基板温度を２３０℃として約６ｎｍの膜厚の容量絶縁膜１１４を形成した。その後、この半導体基板をＡＬＤ成膜装置の反応室内に設置した。
【００７７】
（工程Ｓ１）
まず、ジエチル亜鉛（diethylzinc (DEZn)）をＺｎ原料ガスとして反応室内に供給し、第一の容量絶縁膜４表面に亜鉛膜を堆積させた。次に、パージ用のＮ２ガスを反応室内に供給し、Ｚｎ原料ガスを排出した。次いで、酸化剤として酸素（Ｏ2）を反応室内に供給したのちに、Ｎ２ガスによりパージを行い、原子層レベルの酸化亜鉛膜を形成した。この後、この一連の工程Ｓ１を繰り返した。
【００７８】
（工程Ｓ２）
次いで、ＴＭＡ（トリメチル・アルミニウム）をＡｌ原料ガスとして反応室内に供給した。次に、パージ用のＮ２ガスを反応室内に供給し、Ａｌ原料ガスを排出した。次いで、酸化剤として酸素（Ｏ2）を反応室内に供給したのちに、Ｎ２ガスによりパージを行い、原子層レベルの酸化アルミニウム膜を形成した。この後、この一連の工程Ｓ２を繰り返した。
【００７９】
この後、工程Ｓ１と工程Ｓ２からなるサイクル（工程Ｓ３）を繰り返し、膜厚３ｎｍの第一のバリア膜５を形成した。また、第一のバリア膜５の不純物元素濃度を計測したところ、アルミニウムの含有濃度は１×１０２１atoms/ｃｍ３程度であった。この後、第一のバリア膜５上に、窒化金属からなる第二電極６を形成し、本実施例のキャパシタ素子Ｃａｐを形成した。
【００８０】
上記実施例で得られたキャパシタ素子Ｃａｐの電気特性を測定したところ、ＥＯＴ＝０．６５ｎｍ、リーク電流密度は測定温度２５℃、+１Ｖのバイアス印加時に、約１×１０−８Ａ/ｃｍ２であった。このＥＯＴおよびリーク電流密度の値は、例えば設計ルール３５ｎｍ世代のＤＲＡＭメモリセルとして用いる場合に十分な値となっていた。
【符号の説明】
【００８１】
１…半導体基板、２…層間絶縁膜、３…第一電極、４…第一の容量絶縁膜、５…第一のバリア膜、６…第二電極、１０…容量絶縁膜第一層、１１…酸化アルミニウム膜、１２…容量絶縁膜第二層、１５…第二の容量絶縁膜、２０…第二のバリア膜、２５…第三の容量絶縁膜、１１３…第一電極、１１４…容量絶縁膜、１１５…第二電極、１３０…バリア膜、Ｃａｐ…キャパシタ素子
【図１】
2011192801.tif 000002
【図２】
2011192801.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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