(57)【要約】【課題】インピーダンスの調整精度が低下する可能性があった。【解決手段】外付け抵抗が接続される第１、第２の外部端子と、前記第１の外部端子と第１の電源線間に接続される第１のスイッチ及び第１の制御信号に応じて出力インピーダンスが調整される第１のダミーバッファ部と、前記第２の外部端子と第２の電源線間に接続される第２のスイッチ及び第２の制御信号に応じて出力インピーダンスが調整される第２のダミーバッファ部と、前記第１のスイッチを導通、前記第２のスイッチを非導通とし、前記第１の外部端子の電圧に応じ、前記第１のダミーバッファ部の出力インピーダンスを前記第１の制御信号で設定し、前記第１のスイッチを非導通、前記第２のスイッチを導通とし、前記第２の外部端子の電圧に応じ、前記第２のダミーバッファ部の出力インピーダンスを前記第２の制御信号で設定する制御部とを有するインピーダンス調整回路。【選択図】図１
2011211608.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と第１の電源線間に接続され、第１の制御信号に応じて出力インピーダンスが設定される第１のバッファ部と、
前記出力端子と第２の電源線間に接続され、第２の制御信号に応じて出力インピーダンスが設定される第２のバッファ部と、
外付け抵抗と、
前記外付け抵抗の一端が接続される第１の外部端子と、
前記外付け抵抗の他端が接続される第２の外部端子と、
前記第１の外部端子と前記第１の電源線間に接続される第１のスイッチと、
前記第２の外部端子と前記第２の電源線間に接続される第２のスイッチと、
前記第１の外部端子と前記第１の電源線間に接続され、前記第１の制御信号に応じて出力インピーダンスが調整される第１のダミーバッファ部と、
前記第２の外部端子と前記第２の電源線間に接続され、前記第２の制御信号に応じて出力インピーダンスが調整される第２のダミーバッファ部と、
第１のモードでは、前記第１のスイッチを導通、前記第２のスイッチを非導通とし、前記第１の外部端子の電圧に応じ、前記第１のダミーバッファ部の出力インピーダンスが所望の値に調整されるよう前記第１の制御信号を設定し、
第２のモードでは、前記第１のスイッチを非導通、前記第２のスイッチを導通とし、前記第２の外部端子の電圧に応じ、前記第２のダミーバッファ部の出力インピーダンスが所望の値に調整されるよう前記第２の制御信号を設定する制御部と、を有する
インピーダンス調整回路。
【請求項２】
前記制御部は、基準電圧生成回路と、比較器と、カウンタとを有し、
前記基準電圧生成回路は、基準電圧を出力し、
前記比較器は、前記基準電圧を一方の入力端子に入力し、他方の入力端子に入力される電圧との比較結果を出力し、
前記カウンタは、前記比較器の比較結果に応じて、カウントアップもしくはカウントダウンを行い、そのカウント信号を出力し、
前記第１のモードでは、
前記第１の外部端子と、前記比較器の他方の入力端子を接続し、
前記カウント信号を前記第１の制御信号として、前記第１のダミーバッファ部の出力インピーダンス調整を行い、
前記第２のモードでは、
前記第２の外部端子と、前記比較器の他方の入力端子を接続し、
前記カウント信号を前記第２の制御信号として、前記第２のダミーバッファ部の出力インピーダンス調整を行う
請求項１に記載のインピーダンス調整回路。
【請求項３】
前記制御部は、前記第１のモードで、前記第１のダミーバッファ部の出力インピーダンス調整した前記第１の制御信号であるカウント信号の値、及び、前記第２のモードで、前記第２のダミーバッファ部の出力インピーダンス調整した前記第２の制御信号であるカウント信号の値を記憶する記憶回路を有する
請求項２に記載のインピーダンス調整回路。
【請求項４】
前記基準電圧生成回路は、第１の基準電圧と第２の基準電圧を生成し、
前記第１のモードでは、前記第１の基準電圧を前記比較器の一方の入力端子に入力し、
前記第２のモードでは、前記第２の基準電圧を前記比較器の一方の入力端子に入力する
請求項２もしくは請求項３に記載のインピーダンス調整回路。
【請求項５】
前記第１の出力バッファ部を構成するトランジスタの出力インピーダンスと、前記第１のダミーバッファ部を構成するトランジスタの出力インピーダンス、及び、
前記第２の出力バッファ部を構成するトランジスタの出力インピーダンスと、前記第２のダミーバッファ部を構成するトランジスタの出力インピーダンスと、がそれぞれ１０倍以上である
請求項１〜請求項４のいずれか１項に記載のインピーダンス調整回路。
【請求項６】
前記第１のスイッチは、第１導電型の第１のトランジスタを有し、
前記第２のスイッチは、第２導電型の第２のトランジスタを有し、
前記第１、第２のトランジスタは、それぞれＥＳＤ素子として機能する
請求項１〜請求項５のいずれか１項に記載のインピーダンス調整回路。
【請求項７】
出力端子と第１の電源線間に接続され、第１の制御信号に応じて出力インピーダンスが設定される第１のバッファ部と、
前記出力端子と第２の電源線間に接続され、第２の制御信号に応じて出力インピーダンスが設定される第２のバッファ部と、
外付け抵抗と、
前記外付け抵抗の一端が接続される第１の外部端子と、
前記外付け抵抗の他端が接続される第２の外部端子と、
前記第１の外部端子と前記第１の電源線間に接続される第１のスイッチと、
前記第２の外部端子と前記第２の電源線間に接続される第２のスイッチと、
前記第１の外部端子と前記第１の電源線間に接続され、前記第１の制御信号に応じて出力インピーダンスが調整される第１のダミーバッファ部と、
前記第２の外部端子と前記第２の電源線間に接続され、前記第２の制御信号に応じて出力インピーダンスが調整される第２のダミーバッファ部と、を備えたインピーダンス調整回路の制御方法であって、
第１のモードでは、前記第１のスイッチを導通、前記第２のスイッチを非導通とし、前記第１の外部端子の電圧に応じ、前記第１のダミーバッファ部の出力インピーダンスが所望の値に調整されるよう前記第１の制御信号を設定し、
第２のモードでは、前記第１のスイッチを非導通、前記第２のスイッチを導通とし、前記第２の外部端子の電圧に応じ、前記第２のダミーバッファ部の出力インピーダンスが所望の値に調整されるよう前記第２の制御信号を設定する
インピーダンス調整回路の制御方法。
【請求項８】
前記第１のスイッチを導通、前記第２のスイッチを非導通とし、前記第１の外部端子の電圧に応じて、前記第１の制御信号を設定する期間と、前記第１のスイッチを非導通、前記第２のスイッチを導通とし、前記第２の外部端子の電圧に応じて、前記第２の制御信号を設定する期間とはそれぞれ異なる期間である
請求項７に記載のインピーダンス調整回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インピーダンス調整回路及びその制御方法に関する。
【背景技術】
【０００２】
図９に、半導体集積回路が有する出力バッファＯＢ１と、それに接続される伝送線路ＴＬ１の模式図を示す。出力バッファＯＢ１は、ＺＡの出力インピーダンスを有する。伝送線路ＴＬ１はＺＢの特性インピーダンスを有する。もしここで、出力インピーダンスＺＡと伝送線路の特性インピーダンスＺＢとの整合がとれていない場合、出力バッファＯＢ１からの出力信号の反射が生じる。
【０００３】
そして、その反射により生じた反射波と出力信号との干渉により伝送されるべき信号の品質が劣化する。このため、半導体集積回路の出力バッファＯＢ１の出力インピーダンスＺＡと伝送線路の特性インピーダンスＺＢを整合させる必要がある。但し、通常、伝送線路ＴＬ１の特性インピーダンスＺＢは固定である。よって、出力バッファＯＢ１の出力インピーダンスＺＡを調整し、ＺＢに近い値に調整する必要がある。このため、半導体集積回路は、出力インピーダンスＺＡを調整する出力インピーダンス調整回路を有する。
【０００４】
図１０に従来の出力インピーダンス調整回路１の構成を示す。図１０に示すように、出力インピーダンス調整回路１は、出力バッファ部１０と、インピーダンス調整部２０とを有する。
【０００５】
出力バッファ部１０は、プルアップバッファ部１１と、プルダウンバッファ部１２と、ＮＡＮＤ回路ＮＡＮＤ１１〜ＮＡＮＤ１３と、ＮＯＲ回路ＮＯＲ１１〜ＮＯＲ１３と、インバータ回路ＩＶ１１〜ＩＶ１３とを有する。プルアップバッファ部１１は、ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３を有する。プルダウンバッファ部１２は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３を有する。
【０００６】
ＮＡＮＤ回路ＮＡＮＤ１１〜ＮＡＮＤ１３の出力は、それぞれＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３のゲートと接続されている。ＰＭＯＳトランジスタＭＰ１１〜ＭＰ１３は、それぞれ電源端子ＶＤＤと、出力端子ＴＯＢ１との間に並列接続されている。
【０００７】
ＮＯＲ回路ＮＯＲ１１〜ＮＯＲ１３の出力は、それぞれＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３のゲートと接続されている。ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３は、それぞれ出力端子ＴＯＢ１と接地端子ＧＮＤとの間に並列接続されている。
【０００８】
ＮＡＮＤ回路ＮＡＮＤ１１〜ＮＡＮＤ１３の一方の入力端子、及び、インバータ回路ＩＶ１１〜ＩＶ１３の入力には、それぞれバッファ入力信号Ｓ１が印加される。ＮＯＲ回路ＮＯＲ１１〜ＮＯＲ１３の一方の入力端子には、それぞれインバータ回路ＩＶ１１〜ＩＶ１３の出力が接続される。
【０００９】
インピーダンス調整部２０は、ダミープルアップバッファ部２１と、ダミープルダウンバッファ部２２と、基準電圧生成回路２３と、カウンタ２４、２５と、コンパレータＣＭＰ２１、ＣＭＰ２２と、インバータ回路ＩＶ２１〜ＩＶ２３と、外部端子ＴＰ１、ＴＰ２とを有する。
【００１０】
ダミープルアップバッファ部２１は、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３を有する。ダミープルダウンバッファ部２２は、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３を有する。ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３は、それぞれ電源端子ＶＤＤと、外部端子ＴＰ１との間に並列接続されている。ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３は、それぞれ外部端子ＴＰ２と接地端子ＧＮＤとの間に並列接続されている。
【００１１】
基準電圧生成回路２３は、抵抗Ｒ２１〜Ｒ２３を有する。抵抗Ｒ２１は、電源端子ＶＤＤと、ノードＮ２１との間に接続される。抵抗Ｒ２２は、ノードＮ２１と、ノードＮ２２との間に接続される。抵抗Ｒ２３は、ノードＮ２２と、接地端子ＧＮＤとの間に接続される。そして、ノードＮ２１の電圧を基準電圧ＶＲＥＦ１、ノードＮ２２の電圧を基準電圧ＶＲＥＦ２として出力する。
【００１２】
コンパレータＣＭＰ２１は、非反転入力端子が外部端子ＴＰ１、反転入力端子がノードＮ２１に接続される。よって、コンパレータＣＭＰ２１は、外部端子ＴＰ１の電圧ＶＴＰ１と、ノードＮ２１の基準電圧ＶＲＥＦ１とを比較して、比較結果をカウンタ２４へ出力する。例えば、ＶＴＰ１＞ＶＲＥＦ１の場合ハイレベル、ＶＴＰ１＜ＶＲＥＦ１の場合ロウレベルを出力する。
【００１３】
コンパレータＣＭＰ２２は、非反転入力端子が外部端子ＴＰ２、反転入力端子がノードＮ２２に接続される。よって、コンパレータＣＭＰ２２は、外部端子ＴＰ２の電圧ＶＴＰ２と、ノードＮ２２の基準電圧ＶＲＥＦ２とを比較して、比較結果をカウンタ２５へ出力する。例えば、ＶＴＰ２＞ＶＲＥＦ２の場合ハイレベル、ＶＴＰ２＜ＶＲＥＦ２の場合ロウレベルを出力する。
【００１４】
カウンタ２４は、コンパレータＣＭＰ２１からロウレベルの信号を入力すると、クロックＣＬＫに応じて、カウントアップを行う。逆に、ハイレベルの信号を入力すると、クロックＣＬＫに応じて、カウントダウンを行う。カウンタ２４は、例えば、図１０のように、３ビットのカウント出力信号Ｐ１〜Ｐ３を出力する。カウント出力信号Ｐ１は、インバータ回路ＩＶ２１の入力端子とＮＡＮＤ回路ＮＡＮＤ１１の他方の入力端子に入力される。カウント出力信号Ｐ２は、インバータ回路ＩＶ２２の入力端子とＮＡＮＤ回路ＮＡＮＤ１２の他方の入力端子に入力される。カウント出力信号Ｐ３は、インバータ回路ＩＶ２３の入力端子とＮＡＮＤ回路ＮＡＮＤ１３の他方の入力端子に入力される。
【００１５】
インバータ回路ＩＶ２１〜２３は、それぞれカウンタ２４からのカウント出力信号Ｐ１〜Ｐ３を入力する。そして、その反転信号をダミープルアップバッファ部２１のＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のそれぞれのゲートに出力する。
【００１６】
カウンタ２５は、コンパレータＣＭＰ２２からハイレベルの信号を入力すると、クロックＣＬＫに応じて、カウントアップを行う。逆に、ロウレベルの信号を入力すると、クロックＣＬＫに応じて、カウントダウンを行う。カウンタ２５は、例えば、図１０のように、３ビットのカウント出力信号Ｎ１〜Ｎ３を出力する。カウント出力信号Ｎ１は、ＮＭＯＳトランジスタＭＮ２１のゲート及びＮＯＲ回路ＮＯＲ１１の他方の入力端子に入力される。カウント出力信号Ｎ２は、ＮＭＯＳトランジスタＭＮ２２のゲート及びＮＯＲ回路ＮＯＲ１２の他方の入力端子に入力される。カウント出力信号Ｎ３は、ＮＭＯＳトランジスタＭＮ２３のゲート及びＮＯＲ回路ＮＯＲ１３の他方の入力端子に入力される。
【００１７】
外部端子ＴＰ１は、外付けの校正抵抗Ｒ１が接続される。校正抵抗Ｒ１は、外部端子ＴＰ１と接地端子ＧＮＤとの間に接続される。外部端子ＴＰ２は、外付けの校正抵抗Ｒ２が接続される。校正抵抗Ｒ２は、電源端子ＶＤＤと、外部端子ＴＰ１との間に接続される。この校正抵抗Ｒ１、Ｒ２は、出力端子ＴＯＢ１に接続される伝送線の特性インピーダンスに応じた抵抗値を有する。
【００１８】
図１０の出力インピーダンス調整回路１の動作例を図１１、図１２のタイミングチャートを基に説明する。なお、初期状態として、ダミープルアップバッファ部２１が有するＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３、及び、ダミープルダウンバッファ部２２が有するＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３は全てオフ状態であるとする。
【００１９】
また、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３は、カウンタ２４が出力する信号のビット桁に応じてオン抵抗の重み付けがされている。例えば、ＰＭＯＳトランジスタＭＰ２１〜ＭＰ２３のオン抵抗をそれぞれＲｏｎＰ２１〜ＲｏｎＰ２３とすると、ＲｏｎＰ２１＞ＲｏｎＰ２２＞ＲｏｎＰ２３となる。なお、抵抗ＲｏｎＰ２３は、並列接続されたＲｏｎＰ２１、ＲｏｎＰ２２の合成抵抗より小さいものとする。
【００２０】
同様に、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３は、カウンタ２５が出力する信号のビット桁に応じてオン抵抗の重み付けがされている。例えば、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ２３のオン抵抗をそれぞれＲｏｎＮ２１〜ＲｏｎＮ２３とすると、ＲｏｎＮ２１＞ＲｏｎＮ２２＞ＲｏｎＮ２３となる。なお、抵抗ＲｏｎＮ２３は、並列接続されたＲｏｎＮ２１、ＲｏｎＮ２２の合成抵抗より小さいものとする。
【００２１】
まず、図１１に示すように、時刻ｔ１では、外部端子ＴＰ１の電圧ＶＴＰ１は、ダミープルアップバッファ部２１が有するＰＭＯＳトランジスタが全てオフ状態であるため、接地電圧ＧＮＤとなる。これにより、コンパレータＣＭＰ２１がロウレベルの信号を出力し、時刻ｔ２のクロックＣＬＫの立ち上がりに同期して、カウンタ２４がカウントアップし、カウント出力信号Ｐ１がハイレベルとなる。このため、時刻ｔ２でＰＭＯＳトランジスタＭＰ２１がオンし、抵抗ＲｏｎＰ２１とＲ１とで分圧される電圧まで、電圧ＶＴＰ１が上昇する。
【００２２】
時刻ｔ２での電圧ＶＴＰ１は、基準電圧ＶＲＥＦ１より高いため、コンパレータＣＭＰ２１は継続してロウレベルの信号を出力する。このため、時刻ｔ３のクロックＣＬＫの立ち上がりに同期して、カウンタ２４がカウントアップし、カウント出力信号Ｐ１がロウレベル、カウント出力信号Ｐ２がハイレベルとなる。よって、時刻ｔ３でＰＭＯＳトランジスタＭＰ２２がオンし、抵抗ＲｏｎＰ２２とＲ１とで分圧される電圧まで、電圧ＶＴＰ１が上昇する。
【００２３】
時刻ｔ３での電圧ＶＴＰ１は、基準電圧ＶＲＥＦ１より低いため、コンパレータＣＭＰ２１は継続してロウレベルの信号を出力する。このため、時刻ｔ４のクロックＣＬＫの立ち上がりに同期して、カウンタ２４がカウントアップし、カウント出力信号Ｐ１、Ｐ２がハイレベルとなる。よって、時刻ｔ４でＰＭＯＳトランジスタＭＰ２１、ＭＰ２２がオンし、並列接続した抵抗ＲｏｎＰ２１、ＲｏｎＰ２２の合成抵抗と、Ｒ１とで分圧される電圧まで、電圧ＶＴＰ１が上昇する。
【００２４】
時刻ｔ４での電圧ＶＴＰ１は、基準電圧ＶＲＥＦ１より高くなり、コンパレータＣＭＰ２１がハイレベルの信号を出力する。このため、時刻ｔ５のクロックＣＬＫの立ち上がりに同期して、カウンタ２４がカウントダウンし、カウント出力信号Ｐ２がロウレベルとなる。よって、時刻ｔ５でＰＭＯＳトランジスタＭＰ２２がオフし、抵抗ＲｏｎＰ２１とＲ１とで分圧される電圧まで、電圧ＶＴＰ１が低下する。
【００２５】
時刻ｔ５での電圧ＶＴＰ１は、基準電圧ＶＲＥＦ１より再び低くなり、コンパレータＣＭＰ２１がロウレベルの信号を出力する。このため、時刻ｔ６のクロックＣＬＫの立ち上がりに同期して、カウンタ２４がカウントアップし、カウント出力信号Ｐ２が再びハイレベルとなる。よって、時刻ｔ６でＰＭＯＳトランジスタＭＰ２２がオンし、並列接続した抵抗ＲｏｎＰ２１、ＲｏｎＰ２２の合成抵抗と、Ｒ１とで分圧される電圧まで、電圧ＶＴＰ１が上昇する。
【００２６】
そして、時刻ｔ６以降、同様の動作が繰り返され、所定の期間後にカウント出力信号Ｐ１〜Ｐ３が決定される。
【００２７】
この決定された、カウント出力信号Ｐ１〜Ｐ３は、同時にＮＡＮＤ１１〜ＮＡＮＤ１３の他方の入力端子に入力される。このため、バッファ入力信号Ｓ１がハイレベルのとき、ダミープルアップバッファ部２１のＰＭＯＳトランジスタに対応するプルアップバッファ部１１のＰＭＯＳトランジスタがオン状態となり、プルアップバッファ部１１のインピーダンスが、校正抵抗Ｒ１に整合する値となる。
【００２８】
なお、本例では、説明を簡略化するため、カウンタ２４及びその出力信号を３ビットとしているが、Ｎビット（Ｎ＞３）の構成としてもよい。なお、この場合では、当然ではあるがプルアップバッファ部２１、ダミープルアップバッファ部２１のＰＭＯＳトランジスタもＮ個必要になる。
【００２９】
次に、図１２に示すように、時刻ｔ１では、外部端子ＴＰ２の電圧ＶＴＰ２は、ダミープルダウンバッファ部２２が有するＮＭＯＳトランジスタが全てオフ状態であるため、電源電圧ＶＤＤとなる。これにより、コンパレータＣＭＰ２２がハイレベルの信号を出力し、時刻ｔ２のクロックＣＬＫの立ち上がりに同期して、カウンタ２５がカウントアップし、カウント出力信号Ｎ１がハイレベルとなる。このため、時刻ｔ２でＮＭＯＳトランジスタＭＮ２１がオンし、抵抗ＲｏｎＮ２１とＲ２とで分圧される電圧まで、電圧ＶＴＰ２が低下する。
【００３０】
時刻ｔ２での電圧ＶＴＰ２は、基準電圧ＶＲＥＦ２より高いため、コンパレータＣＭＰ２２は継続してハイレベルの信号を出力する。このため、時刻ｔ３のクロックＣＬＫの立ち上がりに同期して、カウンタ２５がカウントアップし、カウント出力信号Ｎ１がロウレベル、カウント出力信号Ｎ２がハイレベルとなる。よって、時刻ｔ３でＮＭＯＳトランジスタＭＮ２２がオンし、抵抗ＲｏｎＮ２２とＲ２とで分圧される電圧まで、電圧ＶＴＰ２が低下する。
【００３１】
時刻ｔ３での電圧ＶＴＰ２は、基準電圧ＶＲＥＦ２より高いため、コンパレータＣＭＰ２２は継続してハイレベルの信号を出力する。このため、時刻ｔ４のクロックＣＬＫの立ち上がりに同期して、カウンタ２５がカウントアップし、カウント出力信号Ｎ１、Ｎ２がハイレベルとなる。よって、時刻ｔ４でＮＭＯＳトランジスタＭＮ２１、ＭＮ２２がオンし、並列接続した抵抗ＲｏｎＮ２１、ＲｏｎＮ２２の合成抵抗と、Ｒ２とで分圧される電圧まで、電圧ＶＴＰ２が低下する。
【００３２】
時刻ｔ４での電圧ＶＴＰ２は、基準電圧ＶＲＥＦ２より低くなり、コンパレータＣＭＰ２２がロウレベルの信号を出力する。このため、時刻ｔ５のクロックＣＬＫの立ち上がりに同期して、カウンタ２５がカウントダウンし、カウント出力信号Ｎ２がロウレベルとなる。よって、時刻ｔ５でＮＭＯＳトランジスタＭＮ２２がオフし、抵抗ＲｏｎＮ２１とＲ２とで分圧される電圧まで、電圧ＶＴＰ２が上昇する。
【００３３】
時刻ｔ５での電圧ＶＴＰ２は、基準電圧ＶＲＥＦ２より再び高くなり、コンパレータＣＭＰ２２がハイレベルの信号を出力する。このため、時刻ｔ６のクロックＣＬＫの立ち上がりに同期して、カウンタ２５がカウントアップし、カウント出力信号Ｎ２が再びハイレベルとなる。よって、時刻ｔ６でＮＭＯＳトランジスタＭＮ２２がオンし、並列接続した抵抗ＲｏｎＮ２１、ＲｏｎＮ２２の合成抵抗と、Ｒ２とで分圧される電圧まで、電圧ＶＴＰ２が低下する。
【００３４】
そして、時刻ｔ６以降、同様の動作が繰り返され、所定の期間後にカウント出力信号Ｎ１〜Ｎ３が決定される。
【００３５】
この決定された、カウント出力信号Ｎ１〜Ｎ３は、同時にＮＯＲ回路ＮＯＲ１１〜ＮＯＲ１３の他方の入力端子に入力される。このため、バッファ入力信号Ｓ１がハイレベルのとき、ダミープルダウンバッファ部２２のＮＭＯＳトランジスタに対応するプルダウンバッファ部１２のＮＭＯＳトランジスタがオン状態となり、プルダウンバッファ部１２のインピーダンスが、校正抵抗Ｒ２に整合する値となる。
【００３６】
なお、本例では、説明を簡略化するため、カウンタ２５及びその出力信号を３ビットとしているが、Ｎビット（Ｎ＞３）の構成としてもよい。なお、この場合では、当然ではあるがプルダウンバッファ部２２、ダミープルダウンバッファ部２２のＮＭＯＳトランジスタもＮ個必要になる。
【００３７】
ここで、半導体集積回路の分野において、機器の小型化や、低コスト化に伴い実装部品数の削減が求められている。このため、校正に用いられる外付けの抵抗の数を削減可能な技術が特許文献１に開示されている。この特許文献１に開示されている出力インピーダンス調整回路２の構成を図１３に示す。
【００３８】
図１３に示すように、出力インピーダンス調整回路２は、ダミープルアップ部１１Ａ、１１Ｂと、ダミープルダウン部２１と、制御回路１２、２２と、コンパレータＣＭＰ１１、ＣＭＰ２１と、外部端子Ｔ１とを有する。外部端子Ｔ１には、校正用の外付け基準抵抗Ｒ＿ＲＥＰが接続される。
【００３９】
図１３の出力インピーダンス調整回路２の動作例を以下に簡単に説明する。なお、初期状態として、ダミープルアップバッファ部１１Ａ、１１Ｂが有するＰＭＯＳトランジスタ、及び、ダミープルダウンバッファ部２１が有するＮＭＯＳトランジスタは全てオフ状態であるとする。
【００４０】
まず、コンパレータＣＭＰ１１と制御回路２２の動作により、基準電圧ＶＲＥＦ１と、外部端子Ｔ１の電圧ＶＴ１とが釣り合うまでダミープルアップバッファ部１１Ａのインピーダンスが低下する。これは、制御回路１２から出力される制御信号ＣＰによりダミープルアップバッファ部１１ＡのＰＭＯＳトランジスタがオン状態となることで実現される。
【００４１】
この制御信号ＣＰは、ダミープルアップバッファ部１１Ｂにも出力されているため、ノードＮ１の電圧レベルが変化する。ダミープルダウンバッファ部２１のインピーダンスは、コンパレータＣＭＰ２１と制御回路２２によりノードＮ１と基準電圧ＶＲＥＦ２の電位が釣り合うよう制御信号ＣＮにより制御される。
【００４２】
そして、外部端子Ｔ１とノードＮ１の電位が安定したときの制御信号ＣＮ、ＣＰが出力インピーダンス調整回路２から出力バッファに送られ、制御信号ＣＮ、ＣＰに応じた出力インピーダンスを出力バッファが生成することができる。このことにより、外付けの基準抵抗数の削減が可能になる。
【先行技術文献】
【特許文献】
【００４３】
【特許文献１】特開２０００−５９２０２号公報
【発明の概要】
【発明が解決しようとする課題】
【００４４】
しかし、出力インピーダンス調整回路２では、ダミープルダウンバッファ部２１側の基準抵抗を用いることができない。このため、ダミープルアップバッファ部１１Ａ、１１ＢのＰＭＯＳトランジスタの製造ばらつき等により、正確にダミープルダウンバッファ部２１のインピーダンスの調整ができない可能性がる。
【００４５】
よって、出力インピーダンス調整回路２には、出力バッファのインピーダンス調整精度が低下する問題と、それに伴う出力バッファから伝送経路に伝送されるべき信号の品質が劣化する問題が生じる。よって、実装部品数の増加を抑えたまま、出力バッファのインピーダンス調整精度が低下のするのを防ぐ出力インピーダンス調整回路が求められている。
【課題を解決するための手段】
【００４６】
本発明の一態様は、出力端子と第１の電源線間に接続され、第１の制御信号に応じて出力インピーダンスが設定される第１のバッファ部と、前記出力端子と第２の電源線間に接続され、第２の制御信号に応じて出力インピーダンスが設定される第２のバッファ部と、外付け抵抗と、前記外付け抵抗の一端が接続される第１の外部端子と、前記外付け抵抗の他端が接続される第２の外部端子と、前記第１の外部端子と前記第１の電源線間に接続される第１のスイッチと、前記第２の外部端子と前記第２の電源線間に接続される第２のスイッチと、前記第１の外部端子と前記第１の電源線間に接続され、前記第１の制御信号に応じて出力インピーダンスが調整される第１のダミーバッファ部と、前記第２の外部端子と前記第２の電源線間に接続され、前記第２の制御信号に応じて出力インピーダンスが調整される第２のダミーバッファ部と、第１のモードでは、前記第１のスイッチを導通、前記第２のスイッチを非導通とし、前記第１の外部端子の電圧に応じ、前記第１のダミーバッファ部の出力インピーダンスが所望の値に調整されるよう前記第１の制御信号を設定し、第２のモードでは、前記第１のスイッチを非導通、前記第２のスイッチを導通とし、前記第２の外部端子の電圧に応じ、前記第２のダミーバッファ部の出力インピーダンスが所望の値に調整されるよう前記第２の制御信号を設定する制御部と、を有するインピーダンス調整回路である。
【００４７】
本発明の他の態様は、出力端子と第１の電源線間に接続され、第１の制御信号に応じて出力インピーダンスが設定される第１のバッファ部と、前記出力端子と第２の電源線間に接続され、第２の制御信号に応じて出力インピーダンスが設定される第２のバッファ部と、外付け抵抗と、前記外付け抵抗の一端が接続される第１の外部端子と、前記外付け抵抗の他端が接続される第２の外部端子と、前記第１の外部端子と前記第１の電源線間に接続される第１のスイッチと、前記第２の外部端子と前記第２の電源線間に接続される第２のスイッチと、前記第１の外部端子と前記第１の電源線間に接続され、前記第１の制御信号に応じて出力インピーダンスが調整される第１のダミーバッファ部と、前記第２の外部端子と前記第２の電源線間に接続され、前記第２の制御信号に応じて出力インピーダンスが調整される第２のダミーバッファ部と、を備えたインピーダンス調整回路の制御方法であって、第１のモードでは、前記第１のスイッチを導通、前記第２のスイッチを非導通とし、前記第１の外部端子の電圧に応じ、前記第１のダミーバッファ部の出力インピーダンスが所望の値に調整されるよう前記第１の制御信号を設定し、第２のモードでは、前記第１のスイッチを非導通、前記第２のスイッチを導通とし、前記第２の外部端子の電圧に応じ、前記第２のダミーバッファ部の出力インピーダンスが所望の値に調整されるよう前記第２の制御信号を設定するインピーダンス調整回路の制御方法である。
【００４８】
本発明にかかる出力インピーダンス調整回路は、第１の制御信号を設定する場合、第１のスイッチを導通、第２のスイッチを非導通とし、第１のダミーバッファ部、第１の外部端子、外付け抵抗器、第２の外部端子、第２のスイッチによる電流経路が構成され、第１の外部端子の電圧に応じてインピーダンスの調整が行われる。また、第２の制御信号を設定する場合、第１のスイッチを非導通、第２のスイッチを導通とし、第２のダミーバッファ部、第１の外部端子、外付け抵抗器、第２の外部端子、第１のスイッチによる電流経路が構成され、第２の外部端子の電圧に応じてインピーダンスの調整が行われる。このことにより、第１のダミーバッファ部、第２のダミーバッファ部のインピーダンスの調整を共通の外付け抵抗器で行うことができる。
【発明の効果】
【００４９】
本発明にかかる出力インピーダンス調整回路は、実装部品数の増加を抑え、出力バッファのインピーダンス調整精度の向上と、それに伴う出力バッファから伝送経路に伝送されるべき信号の品質の確保が可能となる。
【図面の簡単な説明】
【００５０】
【図１】実施の形態にかかる出力インピーダンス調整回路の構成の一例である。
【図２】実施の形態にかかるセレクト制御信号及び各モードとの関係を示すタイミングチャートである。
【図３】実施の形態にかかる出力インピーダンス調整回路の第１のモード時の動作を説明する模式図である。
【図４】実施の形態にかかる出力インピーダンス調整回路の第１のモード時の動作を説明する模式図である。
【図５】実施の形態にかかる出力インピーダンス調整回路のバッファ規格（第１のモードに対応）を説明する模式図である。
【図６】実施の形態にかかる出力インピーダンス調整回路の第２のモード時の動作を説明する模式図である。
【図７】実施の形態にかかる出力インピーダンス調整回路の第２のモード時の動作を説明する模式図である。
【図８】実施の形態にかかる出力インピーダンス調整回路のバッファ規格（第２のモードに対応）を説明する模式図である。
【図９】一般的な出力バッファと伝送経路の構成を説明する図である。
【図１０】従来の出力インピーダンス調整回路の構成である。
【図１１】ダミープルアップバッファ部の動作を示すタイミングチャートである。
【図１２】ダミープルダウンバッファ部の動作を示すタイミングチャートである。
【図１３】従来の出力インピーダンス調整回路の構成である。
【発明を実施するための形態】
【００５１】
発明の実施の形態
【００５２】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる出力インピーダンス調整回路１００の構成の一例を示す。
【００５３】
図１に示すように、出力インピーダンス調整回路１００は、出力バッファ部１１０と、インピーダンス調整部１２０とを有する。
【００５４】
出力バッファ部１１０は、プルアップバッファ部１１１と、プルダウンバッファ部１１２と、ＮＡＮＤ回路ＮＡＮＤ１１１〜ＮＡＮＤ１１３と、ＮＯＲ回路ＮＯＲ１１１〜ＮＯＲ１１３とを有する。プルアップバッファ部１１１は、ＰＭＯＳトランジスタＭＰ１１１〜ＭＰ１１３を有する。プルダウンバッファ部１１２は、ＮＭＯＳトランジスタＭＮ１１１〜ＭＮ１１３を有する。
【００５５】
ＮＡＮＤ回路ＮＡＮＤ１１１〜ＮＡＮＤ１１３のそれぞれの一方の入力端子には、バッファ入力信号Ｓ１が入力される。ＮＡＮＤ回路ＮＡＮＤ１１１〜ＮＡＮＤ１１３のそれぞれの他方の入力端子には、後述するプルアップ側カウント信号Ｐ１〜Ｐ３が入力される。ＮＡＮＤ回路ＮＡＮＤ１１１〜ＮＡＮＤ１１３の出力端子は、それぞれＰＭＯＳトランジスタＭＰ１１１〜ＭＰ１１３のゲートと接続されている。ＰＭＯＳトランジスタＭＰ１１１〜ＭＰ１１３は、それぞれ電源端子ＶＤＤと、出力端子ＴＯＢ１との間に並列接続されている。なお、出力端子ＴＯＢ１には、図９で説明したような所定の特性インピーダンスを有する伝送経路が接続される。
【００５６】
ＮＯＲ回路ＮＯＲ１１１〜ＮＯＲ１１３のそれぞれの一方の入力端子には、バッファ入力信号Ｓ１が入力される。ＮＯＲ回路ＮＯＲ１１１〜ＮＯＲ１１３の他方の入力端子には、それぞれ後述するインバータ回路ＩＶ１２４〜ＩＶ１２６を経由して、後述するプルダウン側カウント信号Ｎ１〜Ｎ３が入力される。ＮＯＲ回路ＮＯＲ１１１〜ＮＯＲ１１３の出力端子は、それぞれＮＭＯＳトランジスタＭＮ１１１〜ＭＮ１１３のゲートと接続されている。ＮＭＯＳトランジスタＭＮ１１１〜ＭＮ１１３は、それぞれ出力端子ＴＯＢ１と接地端子ＧＮＤとの間に並列接続されている。
【００５７】
インピーダンス調整部１２０は、ダミープルアップバッファ部１２１と、ダミープルダウンバッファ部１２２と、基準電圧生成回路１２３と、カウンタ１２４と、切り替え制御回路１２５〜１２７と、コンパレータＣＭＰ１２１と、スイッチ回路ＳＷ１３１、ＳＷ１３２と、インバータ回路ＩＶ１２１〜ＩＶ１２６と、外部端子ＴＰ１、ＴＰ２とを有する。
【００５８】
ダミープルアップバッファ部１２１は、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３を有する。ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３は、それぞれ電源端子ＶＤＤと、外部端子ＴＰ１との間に並列接続されている。また、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３のゲートには、後述するプルアップ側カウント信号Ｐ１〜Ｐ３が入力される。
【００５９】
更に、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３は、プルアップ側カウント信号Ｐ１〜Ｐ３のビット桁に応じてオン抵抗の重み付けがされている。例えば、ＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３のオン抵抗をそれぞれＲｏｎＰ１２１〜ＲｏｎＰ１２３とすると、ＲｏｎＰ１２１＞ＲｏｎＰ１２２＞ＲｏｎＰ１２３となる。なお、抵抗ＲｏｎＰ１２３は、並列接続されたＲｏｎＰ１２１、ＲｏｎＰ１２２の合成抵抗より小さいものとする。
【００６０】
ダミープルダウンバッファ部１２２は、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３を有する。ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３は、それぞれ外部端子ＴＰ２と、接地端子ＧＮＤとの間に並列接続されている。また、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３のゲートには、後述するプルダウン側カウント信号Ｎ１〜Ｎ３が入力される。
【００６１】
更に、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３は、プルダウン側カウント信号Ｎ１〜Ｎ３のビット桁に応じてオン抵抗の重み付けがされている。例えば、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３のオン抵抗をそれぞれＲｏｎＮ１２１〜ＲｏｎＮ１２３とすると、ＲｏｎＮ１２１＞ＲｏｎＮ１２２＞ＲｏｎＮ１２３となる。なお、抵抗ＲｏｎＮ１２３は、並列接続されたＲｏｎＮ１２１、ＲｏｎＮ１２２の合成抵抗より小さいものとする。
【００６２】
スイッチ回路ＳＷ１３１は、ＰＭＯＳトランジスタＭＰ１３１を有する。ＰＭＯＳトランジスタＭＰ１３１は、電源端子ＶＤＤと、外部端子ＴＰ１との間に接続されている。
【００６３】
ダミープルダウンバッファ部１２２は、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３を有する。ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３は、それぞれ外部端子ＴＰ２と接地端子ＧＮＤとの間に並列接続されている。
【００６４】
スイッチ回路ＳＷ１３２は、ＮＭＯＳトランジスタＭＮ１３２を有する。ＮＭＯＳトランジスタＭＮ１３２は、外部端子ＴＰ２と、接地端子ＧＮＤとの間に接続されている。そして、ゲートにモード制御信号ＳＥＬが入力される。
【００６５】
基準電圧生成回路１２３は、抵抗Ｒ１２１〜Ｒ１２３を有する。抵抗Ｒ１２１は、電源端子ＶＤＤと、ノードＮ１２１との間に接続される。抵抗Ｒ１２２は、ノードＮ１２１と、ノードＮ２２との間に接続される。抵抗Ｒ１２３は、ノードＮ２２と、接地端子ＧＮＤとの間に接続される。そして、ノードＮ１２１の電圧を基準電圧ＶＲＥＦ１、ノードＮ１２２の電圧を基準電圧ＶＲＥＦ２として出力する。
【００６６】
切り替え制御回路１２５は、モード制御信号ＳＥＬに応じて、外部端子ＴＰ１もしくは外部端子ＴＰ２をノードＮ１２３と接続する。
【００６７】
切り替え制御回路１２６は、モード制御信号ＳＥＬに応じて、ノードＮ１２１もしくはノードＮ１２２をノードＮ１２４と接続する。
【００６８】
コンパレータＣＭＰ１２１は、非反転入力端子がノードＮ１２３、反転入力端子がノードＮ１２４に接続される。よって、コンパレータＣＭＰ１２１は、ノードＮ１２３とＮ１２４との電圧を比較して、比較結果をカウンタ１２４へ出力する。
【００６９】
カウンタ１２４は、モード制御信号ＳＥＬに対応して、例えばモード制御信号ＳＥＬがロウレベルのとき、コンパレータＣＭＰ１２１からロウレベルの信号を入力するとクロックＣＬＫに応じてカウントアップを行い、ハイレベルの信号を入力するとクロックＣＬＫに応じてカウントダウンを行う。逆に、例えばモード制御信号ＳＥＬがハイレベルのとき、コンパレータＣＭＰ１２１からハイレベルの信号を入力するとクロックＣＬＫに応じてカウントアップを行い、ロウレベルの信号を入力するとクロックＣＬＫに応じてカウントダウンを行う。
【００７０】
なお、本例では、説明を簡略化するため、カウンタ１２４及びそのカウント出力信号を３ビットとしているが、Ｎビット（Ｎ＞３）の構成としてもよい。また、カウント出力信号をＮビットとした場合では、当然ダミープルアップバッファ部１２１、プルアップバッファ部１１１のＰＭＯＳトランジスタ、及び、ダミープルダウンバッファ部１２２、プルダウンバッファ部１１２のＮＭＯＳトランジスタもそれぞれＮ個必要となる。
【００７１】
切り替え制御回路１２７は、カウンタ１２４からのカウント出力信号を入力し、モード制御信号ＳＥＬに応じて、そのカウント出力信号を、プルアップ側カウント信号Ｐ１〜Ｐ３もしくはプルダウン側カウント信号Ｎ１〜Ｎ３として出力する。
【００７２】
また、切り替え制御回路１２７は、カウンタ１２４からのカウント出力信号をプルアップ側カウント信号Ｐ１〜Ｐ３として出力する場合は、プルダウン側カウント信号Ｎ１〜Ｎ３をロウレベル、逆に、カウンタ１２４からのカウント出力信号をプルダウン側カウント信号Ｎ１〜Ｎ３として出力する場合は、プルアップ側カウント信号Ｐ１〜Ｐ３をロウレベルとする。但し、カウンタ１２４からのカウント出力信号をプルアップ側カウント信号Ｐ１〜Ｐ３からプルダウン側カウント信号Ｎ１〜Ｎ３に切り替える直前のプルアップ側カウント信号Ｐ１〜Ｐ３を記憶、もしくは、カウンタ１２４からのカウント出力信号をプルダウン側カウント信号Ｎ１〜Ｎ３からプルアップ側カウント信号Ｐ１〜Ｐ３に切り替える直前のプルダウン側カウント信号Ｎ１〜Ｎ３を記憶する記憶回路を有する。
【００７３】
切り替え制御回路１２７から出力されたプルアップ側カウント信号Ｐ１〜Ｐ３のそれぞれは、ＮＡＮＤ回路ＮＡＮＤ１１１〜ＮＡＮＤ１１３の他方の入力端子、及び、インバータ回路ＩＶ１２１〜ＩＶ１２３の入力端子に入力される。また、切り替え制御回路１２７から出力されたプルダウン側カウント信号Ｎ１〜Ｎ３のそれぞれは、インバータ回路ＩＶ１２４〜ＩＶ１２６の入力端子、及び、ＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３のゲートに入力される。インバータ回路ＩＶ１２４〜ＩＶ１２６の出力は、それぞれＮＯＲ回路ＮＯＲ１１１〜ＮＯＲ１１３の他方の入力端子に接続される。
【００７４】
外部端子ＴＰ１とＴＰ２との間に外付け基準抵抗Ｒｒｅｆが接続される。なお、基準電圧生成回路１２３、カウンタ１２４、切り替え制御回路１２５〜１２７、コンパレータＣＭＰ１２１で、それぞれダミープルアップバッファ部１２１、ダミープルダウンバッファ部１２２のインピーダンス調整を行う制御回路を構成するとみなすことができる。
【００７５】
次に、本実施の形態にかかる出力インピーダンス調整回路１００の動作について説明する。まず、図２に示すように、モード制御信号ＳＥＬは、例えば、時刻ｔ１〜ｔ２の期間、ハイレベルとなり、時刻ｔ２〜ｔ３の期間、ロウレベルとなる。以下に説明するが、時刻ｔ１〜ｔ２の期間では、ダミープルアップバッファ部１２１が調整モードとなり、ダミープルダウンバッファ部１２２が非調整モードとなる。なお、時刻ｔ３〜ｔ４の期間も同様である。
【００７６】
また、時刻ｔ２〜ｔ３の期間では、ダミープルアップバッファ部１２１が非調整モードとなり、ダミープルダウンバッファ部１２２が調整モードとなる。なお、時刻ｔ４〜ｔ５の期間も同様である。以後、このモード制御信号ＳＥＬがハイレベルとなる期間を第１のモード、ロウレベルとなる期間を第２のモードと称す。
【００７７】
時刻ｔ１〜ｔ２の第１のモードでは、モード制御信号ＳＥＬがハイレベルとなるため、スイッチ回路ＳＷ１３１のＰＭＯＳトランジスタＭＰ１３１がオフ、スイッチ回路ＳＷ１３２のＮＭＯＳトランジスタＭＮ１３２がオンとなる。また、切り替え制御回路１２５が外部端子ＴＰ１とノードＮ１２３とを電気的に接続する。
【００７８】
また、切り替え制御回路１２６がノードＮ１２１とＮ１２４とを電気的に接続する。切り替え制御回路１２７は、カウンタ１２４からの出力カウント信号をプルアップ側カウント信号Ｐ１〜Ｐ３として出力し、プルダウン側カウント信号Ｎ１〜Ｎ３を全てロウレベルとして出力する。更に、カウンタ１２４は、ロウレベル入力でカウントアップ、ハイレベル入力でカウントダウンを行う。
【００７９】
図３に第１のモードにおける切り替え制御回路１２５〜１２７を省略したインピーダンス調整部１２０の構成を示す。以下、図３を用いて、第１のモードでの出力インピーダンス調整回路１００の動作を説明する。まず、モード制御信号ＳＥＬがハイレベルとなるため、スイッチ回路ＳＷ１３１のＰＭＯＳトランジスタＭＰ１３１がオフ状態となり、電源端子ＶＤＤと外部端子ＴＰ１とが遮断される。
【００８０】
また、スイッチ回路ＳＷ１３２のＮＭＯＳトランジスタＭＮ１３２がオン状態となり、外部端子ＴＰ２と接地端子ＧＮＤとが導通する。更に、プルダウン側カウント信号Ｎ１〜Ｎ３が全てロウレベルであるため、ダミープルダウンバッファ部１２２のＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３が全てオフ状態となり、外部端子ＴＰ２と接地端子ＧＮＤとを遮断する。
【００８１】
このため、電源端子ＶＤＤと、ダミープルアップバッファ部１２１と、外部端子ＴＰ１と、基準抵抗Ｒｒｅｆと、外部端子ＴＰ２と、スイッチ回路ＳＷ１３２（ＮＭＯＳトランジスタＭＮ１３２）と、接地端子ＧＮＤとで構成される電流経路Ａに電流が流れることになる。
【００８２】
また、コンパレータＣＭＰ１２１の非反転入力端子には外部端子ＴＰ１の電圧ＶＴＰ１が入力され、反転入力端子には基準電圧ＶＲＥＦ１が入力される。
【００８３】
第１のモードの初期状態では、カウンタ１２４のカウント値が「０」であるため、カウント出力信号も全てロウレベルとなる。よって、プルアップ側カウント信号Ｐ１〜Ｐ３も全てロウレベルとなり、結果としてダミープルアップバッファ部１２１のＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３が全てオフ状態なる。このため、外部端子ＴＰ１の電圧ＶＴＰ１は、接地電圧ＧＮＤとなる。そして、コンパレータＣＭＰ１２１がこの電圧ＶＴＰ１と、基準電圧ＶＲＥＦ１を比較するため、コンパレータＣＭＰ１２１がロウレベルの信号を出力する。
【００８４】
その後は、図１１で説明した動作と同様の動作が出力インピーダンス調整回路１００で行われる。つまり、外部端子ＴＰ１の電圧ＶＴＰ１が基準電圧ＶＲＥＦ１より低い状態では、コンパレータＣＭＰ１２１がロウレベルを出力し、カウンタ１２４が、クロックＣＬＫに応じてカウントアップを行う。このカウントアップ動作により、図１１で説明したのと同様な動作で、プルアップ側カウント信号Ｐ１〜Ｐ３に応じてオン状態となる。そして、外部端子ＴＰ１の電圧ＶＴＰ１が基準電圧ＶＲＥＦ１より上昇するまで、カウンタ１２４がカウントアップを行う。
【００８５】
逆に外部端子ＴＰ１の電圧ＶＴＰ１が基準電圧ＶＲＥＦ１より高い状態では、コンパレータＣＭＰ１２１がハイレベルを出力し、カウンタ１２４が、クロックＣＬＫに応じてカウントダウンを行う。このカウントダウン動作により、図１１で説明したのと同様な動作で、プルアップ側カウント信号Ｐ１〜Ｐ３に応じてオフ状態となる。
【００８６】
そして、上記動作を繰り返すことで、外部端子ＴＰ１の電圧ＶＴＰ１が基準電圧ＶＲＥＦ１に近い値となり、所定の期間後にプルアップ側カウント信号Ｐ１〜Ｐ３が決定され、ダミープルアップバッファ部１２１のインピーダンスが確定する。なお、このプルアップ側カウント信号Ｐ１〜Ｐ３の値は、切り替え制御回路１２７の記憶回路に記憶される。
【００８７】
ここで、図４にダミープルアップバッファ部１２１のインピーダンスが確定後の電流経路Ａに注目した模式図を示す。但し、一例として、図５に示すような規格を設計ターゲットとする場合を考える。この図５の例は、電源電圧ＶＤＤ＝１．８Ｖ、Ｖｄｓ＝０．４Ｖ時に、８ｍＡの駆動電流を流すバッファ規格である（図９でも説明したように、本バッファの出力インピーダンスも伝送線路の特性インピーダンスを５０Ωである前提で、０．４Ｖ／８ｍＡ＝５０Ωとなる）。本規格の条件に合わせるには、図５に示すように、バッファ出力に対して、外付け抵抗１７５Ω相当を付加するのが適当であることがわかる。この環境での図１のプルアップバッファ部１１１のインピーダンスが５０Ωとなるように、ダミープルバッファ部１２１を使って、インピーダンス調整を行う。また、ダミープルアップバッファ部１２１のＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３のオン抵抗の設定に際しては、インピーダンス調整の精度を上げるため、プルアップバッファ部１１１のＰＭＯＳトランジスタＭＰ１１１〜ＭＰ１１３のオン抵抗の設定値の１０倍に設定するものとする。
【００８８】
また、図４に示すように、スイッチ回路ＳＷ１３２のＮＭＯＳトランジスタＭＮ１３２のオン抵抗を１０Ωとし、基準抵抗Ｒｒｅｆの値は、そのオン抵抗分を考慮し１７４０Ω（＝１７５Ω×１０倍−１０Ω）とする。更に、基準電圧ＶＲＥＦ１の電圧を１．４Ｖとする。この場合、ＮＭＯＳトランジスタＭＮ１３２のオン抵抗が、基準抵抗Ｒｒｅｆ、ダミープルアップバッファ部１２１のインピーダンスに比べて十分低いため、実質的に基準抵抗Ｒｒｅｆと接地端子ＧＮＤとの間は、ショートしたとみなすことができる。
【００８９】
このような値の設定とすることで、製造ばらつきによりＮＭＯＳトランジスタＭＮ１３２のオン抵抗が±５Ω変動したとしても、ダミープルアップバッファ部１２１のインピーダンスである５００Ωに対してたかだか±１％程度の影響しかない。このため、ダミープルアップバッファ部１２１のインピーダンスの調整精度に対して殆ど影響を与えることがない。更に、基準抵抗Ｒｒｅｆに対するばらつきに対してもＮＭＯＳトランジスタＭＮ１３２の影響は十分小さいものとみなせる。なお、上記数値は、一例であり、ＮＭＯＳトランジスタＭＮ１３２のオン抵抗が他の抵抗値に比べ十分に小さいとみなせるならばこの数値に限定されない。
【００９０】
次に、時刻ｔ２〜ｔ３の第２のモードでは、モード制御信号ＳＥＬがロウレベルとなるため、スイッチ回路ＳＷ１３１のＰＭＯＳトランジスタＭＰ１３１がオン、スイッチ回路ＳＷ１３２のＮＭＯＳトランジスタＭＮ１３２がオフとなる。また、切り替え制御回路１２５が外部端子ＴＰ２とノードＮ１２３とを電気的に接続する。また、切り替え制御回路１２６がノードＮ１２２とＮ１２４とを電気的に接続する。切り替え制御回路１２７は、カウンタ１２４からのカウント出力信号をプルダウン側カウント信号Ｎ１〜Ｎ３として出力し、プルアップ側カウント信号Ｐ１〜Ｐ３を全てロウレベルとして出力する。更に、カウンタ１２４は、ハイレベル入力でカウントアップ、ロウレベル入力でカウントダウンを行う。
【００９１】
図６に第２のモードにおける切り替え制御回路１２５〜１２７を省略したインピーダンス調整部１２０の構成を示す。以下、図６を用いて、第２のモードでの出力インピーダンス調整回路１００の動作を説明する。
【００９２】
まず、モード制御信号ＳＥＬがロウレベルとなるため、スイッチ回路ＳＷ１３１のＰＭＯＳトランジスタＭＰ１３１がオン状態となり、電源端子ＶＤＤと外部端子ＴＰ１とが導通する。また、スイッチ回路ＳＷ１３２のＮＭＯＳトランジスタＭＮ１３２がオフ状態となり、外部端子ＴＰ２と接地端子ＧＮＤとが遮断される。更に、プルアップ側カウント信号Ｐ１〜Ｐ３が全てロウレベルであるため、ダミープルアップバッファ部１２１のＰＭＯＳトランジスタＭＰ１２１〜ＭＰ１２３が全てオフ状態となり、電源端子ＶＤＤと外部端子ＴＰ１とを遮断する。
【００９３】
このため、電源端子ＶＤＤと、スイッチ回路ＳＷ１３１（ＰＭＯＳトランジスタＭＰ１３１）と、外部端子ＴＰ１と、基準抵抗Ｒｒｅｆと、外部端子ＴＰ２と、ダミープルダウンバッファ部１２２と、接地端子ＧＮＤとで構成される電流経路Ｂに電流が流れることになる。
【００９４】
また、コンパレータＣＭＰ１２１の非反転入力端子には外部端子ＴＰ２の電圧ＶＴＰ２が入力され、反転入力端子には基準電圧ＶＲＥＦ２が入力される。
【００９５】
第２のモードの初期状態では、カウンタ１２４のカウント値が「０」であるため、カウント出力信号も全てロウレベルとなる。よって、プルダウン側カウント信号Ｎ１〜Ｎ３も全てロウレベルとなり、結果としてダミープルダウンバッファ部１２２のＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３が全てオフ状態なる。このため、外部端子ＴＰ２の電圧ＶＴＰ２は、電源電圧ＶＤＤとなる。そして、コンパレータＣＭＰ１２１がこの電圧ＶＴＰ２と、基準電圧ＶＲＥＦ２を比較するため、コンパレータＣＭＰ１２１がハイレベルの信号を出力する。
【００９６】
その後は、図１２で説明した動作と同様の動作が出力インピーダンス調整回路１００で行われる。つまり、外部端子ＴＰ２の電圧ＶＴＰ２が基準電圧ＶＲＥＦ２より高い状態では、コンパレータＣＭＰ１２１がハイレベルを出力し、カウンタ１２４が、クロックＣＬＫに応じてカウントアップを行う。このカウントアップ動作により、図１２で説明したのと同様な動作で、プルダウン側カウント信号Ｎ１〜Ｎ３に応じてオン状態となる。そして、外部端子ＴＰ２の電圧ＶＴＰ２が基準電圧ＶＲＥＦ２より低下するまで、カウンタ１２４がカウントアップを行う。
【００９７】
逆に外部端子ＴＰ２の電圧ＶＴＰ２が基準電圧ＶＲＥＦ２より低い状態では、コンパレータＣＭＰ１２１がロウレベルを出力し、カウンタ１２４が、クロックＣＬＫに応じてカウントダウンを行う。このカウントダウン動作により、図１２で説明したのと同様な動作で、プルダウン側カウント信号Ｎ１〜Ｎ３に応じてオフ状態となる。
【００９８】
そして、上記動作を繰り返すことで、外部端子ＴＰ２の電圧ＶＴＰ２が基準電圧ＶＲＥＦ２に近い値となり、所定の期間後にプルダウン側カウント信号Ｎ１〜Ｎ３が決定され、ダミープルダウンバッファ部１２１のインピーダンスが確定する。なお、このプルダウン側カウント信号Ｎ１〜Ｎ３の値は、切り替え制御回路１２７の記憶回路に記憶される。
【００９９】
ここで、図７にダミープルダウンバッファ部１２２のインピーダンスが確定後の電流経路Ｂに注目した模式図を示す。但し、一例として、図８に示すような規格を設計ターゲットとする場合を考える。この図８の例は、図５と同様、電源電圧ＶＤＤ＝１．８Ｖ、Ｖｄｓ＝０．４Ｖ時に、８ｍＡの駆動電流を流すバッファ規格である。本規格の条件に合わせるには、図８に示すように、バッファ出力に対して、外付け抵抗１７５Ω相当を付加するのが適当であることがわかる。この環境での図１のプルアップバッファ部１１２のインピーダンスが５０Ωとなるように、ダミープルバッファ部１２２を使って、インピーダンス調整を行う。また、ダミープルダウンバッファ部１２２のＮＭＯＳトランジスタＭＮ１２１〜ＭＮ１２３のオン抵抗の設定に際しては、インピーダンス調整の精度を上げるため、プルダウンバッファ部１１２のＮＭＯＳトランジスタＭＮ１１１〜ＭＮ１１３のオン抵抗の設定値の１０倍に設定するものとする。
【０１００】
また、図６に示すように、スイッチ回路ＳＷ１３１のＰＭＯＳトランジスタＭＰ１３１のオン抵抗を１０Ωとし、基準抵抗Ｒｒｅｆの値は、そのオン抵抗分を考慮し１７４０Ω（＝１７５Ω×１０倍−１０Ω）とする。更に、基準電圧ＶＲＥＦ２の電圧を０．４Ｖとする。この場合、ＰＭＯＳトランジスタＭＰ１３１のオン抵抗が、基準抵抗Ｒｒｅｆ、ダミープルダウンバッファ部１２２のインピーダンスに比べて十分低いため、実質的に基準抵抗Ｒｒｅｆと電源端子ＶＤＤとの間は、ショートしたとみなすことができる。
【０１０１】
このような値の設定とすることで、製造ばらつきによりＰＭＯＳトランジスタＭＰ１３１のオン抵抗が±５Ω変動したとしても、ダミープルダウンバッファ部１２２のインピーダンスである５００Ωに対してたかだか±１％程度の影響しかない。このため、ダミープルダウンバッファ部１２２のインピーダンスの調整精度に対して殆ど影響を与えることがない。更に、基準抵抗Ｒｒｅｆに対するばらつきに対してもＰＭＯＳトランジスタＭＰ１３２の影響は十分小さいものとみなせる。なお、上記数値は、一例であり、ＰＭＯＳトランジスタＭＰ１３１のオン抵抗が他の抵抗値に比べ十分に小さいとみなせるならばこの数値に限定されない。
【０１０２】
そして、時刻ｔ１〜ｔ３において、第１および第２のモードで確定したプルアップ側カウント信号Ｐ１〜Ｐ３及びプルダウン側カウント信号Ｎ１〜Ｎ３が、それぞれ出力バッファ部１１０に送られる。このため、出力バッファ部１１０のプルアップバッファ部１１１及びプルダウンバッファ部１１２のインピーダンスが確定する。なお、図２に示すように、時刻ｔ３以降も、続けて第１および第２のモードを繰り返しても良い。この場合、より正確に出力バッファ部１１０のプルアップバッファ部１１１及びプルダウンバッファ部１１２のインピーダンスが設定できることが期待される。
【０１０３】
ここで、従来の出力インピーダンス調整回路１は、外付けの基準抵抗を２つ使用しなければならず、機器の小型化や低コスト化に伴う実装部品数の削減要求に対応できなかった。また、特許文献１に開示されている出力インピーダンス調整回路２では、出力インピーダンス調整回路１で問題となっていた外付けの基準抵抗数の削減が可能になるが、ダミープルダウンバッファ部の基準抵抗を用いることができず、ＰＭＯＳトランジスタの製造ばらつき等により正確に出力インピーダンスの調整ができない可能性があった。このため、出力バッファのインピーダンス調整精度が低下する問題と、それに伴う出力バッファから伝送経路に伝送されるべき信号の品質が劣化する問題が生じる可能性があった。
【０１０４】
しかし、本実施の形態の出力インピーダンス調整回路１００では、ダミープルアップバッファ部１２１のインピーダンスの調整時でも、ダミープルダウンバッファ部１２２のインピーダンスの調整時でも、校正用の抵抗として利用するのは基準抵抗Ｒｒｅｆの１つだけである。このため、従来の出力インピーダンス調整回路１で問題となっていた、実装部品数の削減が可能となる。
【０１０５】
また、ダミープルアップバッファ部１２１及びダミープルダウンバッファ部１２２のインピーダンス調整を、基準抵抗Ｒｒｅｆを基に行うことできるため、特許文献１に開示されている出力インピーダンス調整回路２で問題となっていたインピーダンス調整精度が低下する問題も発生しない。このように、本実施の形態の出力インピーダンス調整回路１００は、従来の出力インピーダンス調整回路１、２の両方が有していた課題を同時に解決することが可能である。
【０１０６】
また、出力インピーダンス調整回路１では、コンパレータやカウンタをダミープルアップバッファ部側、ダミープルダウンバッファ部側の２つ用意しなければならなかった。しかし、本実施の形態の出力インピーダンス調整回路１００では、セレクタ制御信号ＳＥＬにより、各切り替え制御回路の伝達経路を切り替える制御を行うことで、共通のコンパレータやカウンタでダミープルアップバッファ部１２１、ダミープルダウンバッファ部１２２のインピーダンスの調整を行うことが可能となる。このため、コンパレータやカウンタの数を削減することができ、回路規模の縮小が可能となる。
【０１０７】
また、出力インピーダンス調整回路１００では、インピーダンスの調整を、初期状態でそれぞれダミープルアップバッファ部１２１をオフ状態、ダミープルダウンバッファ部１２２から開始し、順次インピーダンスを低下させていく方法で行っている。このことにより、各モードで、消費される消費電流を最小限に抑えることができ、低消費電力化が可能となる。
【０１０８】
また、スイッチ回路ＳＷ１３１、ＳＷ１３２のＰＭＯＳトランジスタＭＰ１３１、ＮＭＯＳトランジスタＭＮ１３２を、装置が備えるＥＳＤ保護素子で利用することも可能である。このことにより、スイッチ回路ＳＷ１３１、ＳＷ１３２用に、新たにトランジスタを加える必要がなく、回路規模の増大を抑えることができる。更には、スイッチ回路ＳＷ１３１、ＳＷ１３２のＰＭＯＳトランジスタＭＰ１３１、ＮＭＯＳトランジスタＭＮ１３２をそれぞれオープンドレインとすることで、プッシュプル構成に比べＥＳＤ保護素子のサイズを縮小できる可能性がある。
【０１０９】
また、共通の基準抵抗、コンパレータ、カウンタでダミープルアップバッファ部１２１、ダミープルダウンバッファ部１２２のインピーダンスの調整を行うことが可能となるため、出力インピーダンス調整回路１のように別々で調整を行う場合に比べて、それぞれの構成要素（基準抵抗、コンパレータ、カウンタ）の製造ばらつきの影響を受けない。このため、ダミープルアップバッファ部１２１、ダミープルダウンバッファ部１２２のインピーダンスの調整精度を同等とすることができる。
【０１１０】
また、図４、図７で説明したように、ダミープルアップバッファ部１２１、ダミープルダウンバッファ部１２２の最終的なターゲットインピーダンス及び基準抵抗Ｒｒｅｆを、出力バッファ部１１０のプルアップバッファ部１１１、プルダウンバッファ部１１２の最終的なターゲットインピーダンスの１０倍以上とする。このことにより、出力バッファ部１１０のインピーダンスの調整を、高精度に行うことができる。
【０１１１】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、基準電圧生成回路１２３は、１つの基準電圧を生成し、その基準電圧がコンパレータＣＭＰ１２１の反転入力端子に入力されるようにしてもよい。また、カウンタ１２４をシフトレジスタとしてもよい。
【符号の説明】
【０１１２】
１００  出力インピーダンス調整回路
１１０  出力バッファ部
１１１  プルアップバッファ部
１１２  プルダウンバッファ部
１２０  インピーダンス調整部
１２１  ダミープルアップバッファ部
１２２  ダミープルダウンバッファ部
１２４  カウンタ
１２５〜１２７  切り替え制御回路
ＳＷ１３１、ＳＷ１３２  スイッチ回路
ＣＭＰ１２１  
ＮＡＮＤ１１１〜ＮＡＮＤ１１３  ＮＡＮＤ回路
ＯＲ１１１〜ＯＲ１１３  ＯＲ回路
ＩＶ１２１〜ＩＶ１２３  インバータ回路
ＭＰ１１１〜ＭＰ１１３  ＰＭＯＳトランジスタ
ＭＰ１２１〜ＭＰ１２３  ＰＭＯＳトランジスタ
ＭＰ１３１  ＰＭＯＳトランジスタ
ＭＮ１１１〜ＭＮ１１３  ＮＭＯＳトランジスタ
ＭＮ１２１〜ＭＮ１２３  ＮＭＯＳトランジスタ
ＭＮ１３２  ＮＭＯＳトランジスタ
Ｒ１２１〜Ｒ１２３  抵抗
Ｒｒｅｆ  基準抵抗
ＴＯＢ１  出力端子
ＴＰ１、ＴＰ２  外部端子
ＳＥＬ  セレクト制御信号
ＶＲＥＦ１、ＶＲＥＦ  基準電圧
ＣＬＫ  クロック信号
Ｓ１  入力バッファ信号
Ｐ１〜Ｐ３  プルアップ側カウント信号
Ｎ１〜Ｎ３  プルダウン側カウント信号
Ｎ１２１〜Ｎ１２４  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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