(57)【要約】【課題】液晶層の電荷の偏りを減らす。【解決手段】本発明の液晶装置は、画素電極３５と、スイッチング素子３４と、対向電極８２と、液晶層２８と、液晶層２８と画素電極３５との間に、画素電極３５と当接して設けられた第１配向膜７１と、第２配向膜８３と、第２配向膜８３と対向電極８２との間に設けられた酸化シリコンからなる誘電体層８４と、を備える。画素電極３５にスイッチング素子３４を介して対向電極電位に対する高電位と低電位とが交互に印加される。画素電極３５に高電位が印加されているときのスイッチング素子３４の寄生容量による画素電極３５の電位の変化量と、画素電極３５に低電位が印加されているときの寄生容量による画素電極３５の電位の変化量との平均値の分だけ、高電位と低電位との平均電位をシフトさせた電位を基準電位としたときに、対向電極電位が、基準電位よりも高い。【選択図】図４
2011209385.tif 000002
【特許請求の範囲】
【請求項１】
画素電極と、
前記画素電極に電気的に接続されたスイッチング素子と、
前記画素電極に対向配置されて対向電極電位が印加される対向電極と、
前記画素電極と前記対向電極との間に設けられた液晶層と、
前記液晶層と前記画素電極との間に前記画素電極と当接して設けられた第１配向膜と、
前記液晶層と前記対向電極との間に設けられた第２配向膜と、
前記第２配向膜と前記対向電極との間に設けられた酸化シリコンからなる誘電体層と、
を備え、
前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とが交互に印加され、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位が、前記基準電位よりも高いことを特徴とする液晶装置。
【請求項２】
前記誘電体層は、前記液晶層よりも厚みが薄く、かつ、前記液晶層よりも比抵抗が高いことを特徴とする請求項１に記載の液晶装置。
【請求項３】
前記画素電極がアルミニウムからなり、前記対向電極がインジウム錫酸化物からなることを特徴とする請求項１または請求項２に記載の液晶装置。
【請求項４】
前記誘電体層の厚みが７５ｎｍのときに、前記対向電極電位と前記高電位との電位差の絶対値に対する前記対向電極電位と前記低電位との電位差の絶対値の比率が５１．５／４８．５以上５４．５／４５．５以下の範囲に設定されていることを特徴とする請求項１から請求項３のいずれか一項に記載の液晶装置。
【請求項５】
画素電極と、前記画素電極に電気的に接続されたスイッチング素子と、前記画素電極に対向配置されて対向電極電位が印加される対向電極と、前記画素電極と前記対向電極との間に設けられた液晶層と、前記液晶層と前記画素電極との間に前記画素電極と当接して設けられた第１配向膜と、前記液晶層と前記対向電極との間に設けられた第２配向膜と、前記第２配向膜と前記対向電極との間に設けられた酸化シリコンからなる誘電体層と、を備えた液晶装置の駆動方法であって、
前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とを交互に印加し、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位を前記基準電位よりも低くすることを特徴とする液晶装置の駆動方法。
【請求項６】
請求項１から請求項４のいずれか一項に記載の液晶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶装置、液晶装置の駆動方法及び電子機器に関する。
【背景技術】
【０００２】
従来から、画素電極と対向電極との間に液晶層が配置された液晶装置が知られている。画素電極は、薄膜トランジスター（以下、ＴＦＴという）等のスイッチング素子と電気的に接続されている。スイッチング素子は、走査線からの走査信号の入力によりオンオフが制御される。スイッチング素子は、オン状態のときにデータ線からの電圧を画素電極に印加する。この電圧により画素電極と対向電極との間に電界が印加され、この電界により液晶層が駆動される。
【０００３】
通常の液晶装置では、液晶層が交流駆動されている。液晶層を交流駆動するには、例えば、対向電極を所定の対向電極電位に保持しておき、連続する２フレームの期間で画素電極の電位を対向電極電位に対する高電位（正極性）と低電位（負極性）とに切替える。このようにすれば、液晶層に対する印加電界の向きが反転するので、液晶層の電荷の偏りを減らすことができる。
【０００４】
電荷の偏りを減らすと、電荷の偏りにより液晶層に印加される直流電圧成分を減らすことができ、表示不具合の発生を抑制することができる。すなわち、正負極性の電気量のバランスが直流電圧成分により崩れることが抑制され、正負極性の期間で液晶装置の透過率が変化することに起因する表示画像のちらつき（フリッカー）を生じにくくなる。また、直流電圧成分により液晶層に定常的に電界が印加されることに起因する定常的なパターンの表示（焼付き）を生じにくくなる。
【０００５】
ところで、対向電極電位と高電位との電位差を、対向電極電位と低電位との電位差と同じにして液晶装置を駆動すると、直流電圧成分が発生してしまうことが知られている。この直流電圧成分は、下記の２つの現象に起因して発生すると考えられる。第１の現象は、スイッチング素子がオン状態からオフ状態に切替わるときに、チャネル領域の電荷が分配されて画素電極が充電されることにより、画素電極の電位が変動する現象（フィールドスルー）である。第２の現象は、液晶層の画素電極側と対向電極側とで電気特性が非対称であることにより、電荷の偏りを生じる現象である。
【０００６】
１つ目の現象による直流電圧成分の発生については、スイッチング素子の寄生容量に起因する画素電極の電位の変動量を予め測定あるいは推定しておき、この変動量による正負極性の電気量の変動を打ち消すように対向電極電位を設定すれば、解消可能である。
２つ目の現象による直流電圧成分の発生を解消する技術として、特許文献１に開示されている技術が挙げられる。
【０００７】
特許文献１の液晶装置は、第１の無機配向膜と第２の無機配向膜の間に挟持された傾斜垂直配向モードの液晶、および電圧印加手段を備えている。第２の無機配向膜の厚みは、第１の無機配向膜の厚みよりも厚くなっている。電圧印加手段は、第１の無機配向膜側を第１の電位に、第２の無機配向膜側を第１の電位より低い第２の電位にするような所定の電圧を印加する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２１９３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
特許文献１の技術にあっては、第１の無機配向膜側と第２の無機配向膜側とで電位を異ならせることで、第１の無機配向膜側と第２の無機配向膜側との厚みの違いによる電荷の偏りを緩和する効果が期待される。しかしながら、電荷の偏りを生じる要因は、第１の無機配向膜側と第２無機配向膜側の厚みの違い以外にも考えられるので、液晶装置の構成に応じて直流電圧成分を効果的に減らす観点で、特許文献１の技術には改善の余地がある。
本発明は、上記の事情に鑑み成されたものであって、液晶層に対する電荷の偏りを低減可能な液晶装置、液晶装置の駆動方法及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では、上記の目的を達成するために以下の手段を採用している。
本発明の液晶装置は、画素電極と、前記画素電極に電気的に接続されたスイッチング素子と、前記画素電極に対向配置されて対向電極電位が印加される対向電極と、前記画素電極と前記対向電極との間に設けられた液晶層と、前記液晶層と前記画素電極との間に前記画素電極と当接して設けられた第１配向膜と、前記液晶層と前記対向電極との間に設けられた第２配向膜と、前記第２配向膜と前記対向電極との間に設けられた酸化シリコンからなる誘電体層と、を備え、前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とが交互に印加され、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位が、前記基準電位よりも高いことを特徴とする。
【００１１】
このように対向電極と第２配向膜との間に誘電体層が設けられており、画素電極と第１配向膜との間に誘電体層が設けられていない構成では、画素電極側に電荷が蓄積されやすい。本発明では、対向電極電位が基準電位よりも高いので、対向電極に基準電位が印加される場合と比較して、画素電極に高電位が印加されているときの対向電極電位に対する画素電極の電位差の絶対値が低くなる。同様に、画素電極に低電位が印加されているときの対向電極電位に対する画素電極の電位差の絶対値が高くなる。したがって、液晶層の画素電極側から対向電極側に移動する電荷を増すとともに、液晶層の対向電極側から画素電極側に移動する電荷を減らすことができる。よって、誘電体層に起因する電荷の偏りを打ち消すように電荷を移動させることができ、この電荷の偏りを減らすことができる。
【００１２】
基準電位は、高電位が印加されているときのスイッチング素子の寄生容量による画素電極の電位の変化量と、低電位が印加されているときの寄生容量による画素電極の電位の変化量との平均値の分だけ平均電位をシフトさせた電位であるので、対向電極に基準電位を印加すると、フィールドスルーに起因する電荷の偏りを回避することができる。このような基準電位に対して、上記のように対向電極電位が設定されているので、フィールドスルーに起因する電荷の偏り、および誘電体層に起因する電荷の偏りを、いずれも減らすことができる。このように、本発明の液晶装置にあっては、電荷の偏りが低減されているのでフリッカーや焼付きの発生が抑制される。
【００１３】
本発明に係る液晶装置では、前記誘電体層は、前記液晶層よりも厚みが薄く、かつ、前記液晶層よりも比抵抗が高いとよい。
このようにすれば、液晶層に印加される電界が誘電体層に妨げられにくくなる。
【００１４】
本発明に係る液晶装置では、前記画素電極がアルミニウムからなり、前記対向電極がインジウム錫酸化物からなるとよい。
このようにすれば、反射型の液晶装置を構成することができ、画素の開口率を向上させることや、液晶装置の薄型化等が実現可能になる。
【００１５】
本発明に係る液晶装置では、前記誘電体層の厚みが７５ｎｍのときに、前記対向電極電位と前記高電位との電位差の絶対値に対する前記対向電極電位と前記低電位との電位差の絶対値の比率が５１．５／４８．５以上５４．５／４５．５以下の範囲に設定されているとよい。
このようにすれば、誘電体層に起因する電荷の偏りを効果的に減らすことができる。
【００１６】
本発明の液晶装置の駆動方法は、画素電極と、前記画素電極に電気的に接続されたスイッチング素子と、前記画素電極に対向配置されて対向電極電位が印加される対向電極と、前記画素電極と前記対向電極との間に設けられた液晶層と、前記液晶層と前記画素電極との間に前記画素電極と当接して設けられた第１配向膜と、前記液晶層と前記対向電極との間に設けられた第２配向膜と、前記第２配向膜と前記対向電極との間に設けられた酸化シリコンからなる誘電体層と、を備えた液晶装置の駆動方法であって、前記画素電極に前記スイッチング素子を介して前記対向電極電位に対する高電位と低電位とを交互に印加し、前記画素電極に前記高電位が印加されているときの前記スイッチング素子の寄生容量による前記画素電極の電位の変化量と、前記画素電極に前記低電位が印加されているときの前記寄生容量による前記画素電極の電位の変化量との平均値の分だけ、前記高電位と前記低電位との平均電位をシフトさせた電位を基準電位としたときに、前記対向電極電位を前記基準電位よりも低くすることを特徴とする。
【００１７】
このようにすれば、上記のように対向電極電位が設定されているので、フィールドスルーに起因する電荷の偏り、および誘電体層に起因する電荷の偏りを、いずれも減らすことができる。
【００１８】
本発明の電子機器は、上記の本発明の液晶装置を備えることを特徴とする。
本発明の液晶装置にあってはフリッカーや焼付きの発生が抑制されているので、本発明の電子機器は、高品質な画像を表示可能なものになる。
【図面の簡単な説明】
【００１９】
【図１】本発明に係る液晶装置の概略構成を示すブロック図である。
【図２】液晶パネルの概略構成を示す平面図である。
【図３】液晶パネルの回路構成を示す図である
【図４】液晶パネルの断面構造を拡大して模式的に示す図である。
【図５】駆動電圧および対向電極電位の説明図である。
【図６】誘電体層の有無による最適基準電位への影響を示すグラフである。
【図７】対向電極電位の決定方法を示す説明図である。
【図８】電子機器の一例であるプロジェクターの概略構成を示す模式図である。
【発明を実施するための形態】
【００２０】
以下、図面を参照しつつ本発明の実施形態を説明する。説明に用いる図面において、特徴的な部分を分かりやすく示すために、図面中の構造の寸法や縮尺を実際の構造に対して異ならせている場合がある。また、実施形態において同様の構成要素については、同じ符号を付して図示し、その詳細な説明を省略する場合がある。なお、本発明の技術範囲は下記の実施形態に限定されるものではない。本発明の主旨を逸脱しない範囲内で多様な変形が可能である。
【００２１】
図１は、本発明に係る液晶装置の概略構成を示すブロック図、図２は液晶パネルの概略構成を示す平面図、図３は液晶パネルの回路構成を示す図である。
【００２２】
図１に示す液晶装置１は、液晶パネル２、電圧生成回路１０、および処理回路１１を備えている。液晶パネル２は、例えばアクティブマトリクス駆動の反射型液晶パネルであり、その詳細な構成については後述する。
【００２３】
電圧生成回路１０は、ＤＣ／ＤＣコンバーターなどを含んで構成される。電圧生成回路１０は、処理回路１１に制御されて、下記のように動作する。電圧生成回路１０は、液晶装置１の各部で使用する複数レベルの直流電圧を生成する。電圧生成回路１０は、液晶パネル２の対向電極に印加される対向電極電位ＶＣＯＭを生成し、液晶パネル２に供給する。電圧生成回路１０が、上記の各種電圧を生成する上で必要な電力は、例えば液晶装置１の内部または外部の電源から供給される。
【００２４】
処理回路１１は、データ信号Ｖｉｄの出力に合わせて液晶パネル２の動作等を制御する回路モジュールにより構成される。処理回路１１は、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ）基板によって液晶パネル２の接続端子部（後述する）と接続されている。
【００２５】
処理回路１１は、制御回路１２、表示データ処理回路１３、クロック発生回路１４、フレームメモリー１５、およびＤＡコンバーター１６を含んでいる。制御回路１２には、タイミング信号発生回路１７が内蔵されており、タイミング信号発生回路１７には、クロック発生回路１４が附属している。制御回路１２は、タイミング信号発生回路１７、表示データ処理回路１３、および電圧生成回路１０を制御する。
【００２６】
クロック発生回路１４は、各部の制御動作の基準となるクロック信号を生成してタイミング信号発生回路１７に出力する。タイミング信号発生回路１７は、外部装置（図示省略）から供給される垂直同期信号ＶＳ、水平同期信号ＨＳおよびドットクロック信号Ｄｃｌｋに同期して液晶パネル２を制御するための各種の制御信号を生成する。タイミング信号発生回路１７は、上記の制御信号として生成した制御信号Ｃｔｒｌ−ｘ、トリガー信号Ｄｙ、クロック信号Ｃｌｙを液晶パネル２へ入力する。
【００２７】
表示データ処理回路１３には、フレームメモリー１５およびＤＡコンバーター１６が附属している。表示データ処理回路１３は、制御回路１２に制御されて、下記のように動作する。表示データ処理回路１３は、外部装置から供給される表示データＶｉｄｅｏをフレームメモリー１５に記憶する。表示データ処理回路１３は、液晶パネル２の駆動に同期して表示データＶｉｄｅｏをフレームメモリー１５から読み出すとともに、ＤＡコンバーター１６によって表示データＶｉｄｅｏをアナログのデータ信号Ｖｉｄ（駆動電圧）に変換する。なお、表示データＶｉｄｅｏは、液晶パネル２における画素の階調を規定しており、垂直同期信号ＶＳの供給タイミングを契機として１フレーム分供給されるとともに、水平同期信号ＨＳの供給タイミングを契機として１行分供給される。
【００２８】
本実施形態における垂直同期信号ＶＳは、周波数１２０Ｈｚ（周期８．３３ミリ秒）とするが、本発明の適用範囲は垂直同期信号ＶＳの周波数に限定されない。ドットクロック信号Ｄｃｌｋについては、表示データＶｉｄｅｏのうち、１画素分が供給される期間を規定するものとする。つまり、制御回路１２は、表示データＶｉｄｅｏの供給に同期して各部を制御している。
【００２９】
図２に示すように、液晶パネル２は、素子基板２０および対向基板２１を有している。液晶パネル２の中央部は表示領域２Ａになっている。表示領域２Ａの周辺部は、黒表示領域２Ｂになっている。表示領域２Ａには、複数の画素が正方格子状に配列されている。ここでは、表示領域２Ａに１９２０×１０８０個の画素が配列されているとして説明するが、本発明の適用範囲は、液晶パネル２の画素数に限定されない。以下の説明では、１９２０個の画素が並ぶ方向を水平走査方向、１０８０個の画素が並ぶ方向を垂直走査方向という場合がある。
【００３０】
素子基板２０には、水平走査方向に略平行な複数の走査線２２が設けられている。素子基板２０には、垂直走査方向に略平行な複数のデータ線２３が設けられている。走査線２２とデータ線２３は、素子基板２０のうちで互いに異なる層に設けられており、互いに導通しないようになっている。走査線２２とデータ線２３とに囲まれる各領域が１つの画素になっている。ここでいう画素は、光を変調する変調要素の最小単位のことであり、２以上の基本色の加法混色によりカラー画像を表示する場合には、サブ画素と呼ばれることもある。走査線２２とデータ線２３との各交差点付近に、各画素と１対１で対応するスイッチング素子が設けられている。スイッチング素子は、ＴＦＴにより構成されている。
【００３１】
黒表示領域２Ｂの周辺部に、黒表示領域２Ｂを囲むように第１シール材２４および第２シール材２５が設けられている。対向基板２１は、素子基板２０と第１シール材２４により貼り合わされている。第１シール材２４は、開口を有しており、第２シール材２５は、この開口を塞ぐように設けられている。素子基板２０と対向基板２１との間の第１シール材２４に囲まれる領域には、図示略の液晶層が注入されている。この領域に液晶層が注入された後に第１シール材２４の開口を第２シール材２５により塞ぐことによって、液晶層が素子基板２０と対向基板２１との間に封止される。
【００３２】
表示領域２Ａの外側において、素子基板２０と対向基板２１とが重ね合わされる領域、ここでは対向基板２１の４隅付近に基板間導通端子部２６が設けられている。電圧生成回路１０により生成された対向電極電位ＶＣＯＭは、素子基板２０に供給され、基板間導通端子部２６を介して対向基板２１に供給される。
【００３３】
表示領域２Ａの外側には、後述する走査線駆動回路（図示略）およびデータ線駆動回路（図示略）が設けられている。複数の走査線２２は、走査線駆動回路と電気的に接続されている。複数のデータ線２３は、データ線駆動回路と電気的に接続されている。素子基板２０の周縁部には、接続端子部２７が設けられている。接続端子部２７には、図示略の複数の接続端子が設けられている。各接続端子の一端は、引き回し配線等により走査線駆動回路またはデータ線駆動回路と電気的に接続されている。各接続端子の他端は、上記のＦＰＣ基板を介して処理回路１１と電気的に接続されている。走査線駆動回路およびデータ線駆動回路は、素子基板２０に設けられた実装端子部に実装されている。
【００３４】
図３に示すように走査線駆動回路３１には、上記のタイミング信号発生回路１７により生成されたトリガー信号Ｄｙおよびクロック信号Ｃｌｙが入力される。トリガー信号Ｄｙは各フレームの開始タイミングを規定する信号である。クロック信号Ｃｌｙは、各フレームの期間のうちで各走査線に走査信号を供給するタイミングを規定する信号である。走査線駆動回路３１は、トリガー信号Ｄｙおよびクロック信号Ｃｌｙに基づいて、複数の走査線２２に線順次で走査信号Ｇ１〜Ｇ１０８０を供給する。走査線２２に走査信号が供給されると、この走査線２２に接続されたスイッチング素子３４がオンになる。
【００３５】
データ線駆動回路３２は、サンプリング信号出力回路３３と、データ線２３にそれぞれ対応して設けられたｎチャネル型のＴＦＴとによって構成される。データ線駆動回路３２は、選択された走査線２２に接続された画素に、この画素の階調を規定する階調データを供給する。データ信号Ｖｉｄは、例えば１本の走査線２２に接続された各画素用の階調データを含む直列データとして、データ線駆動回路３２に入力される。
【００３６】
サンプリング信号出力回路３３には、タイミング信号発生回路１７により生成された制御信号Ｃｔｒｌ−ｘが入力される。サンプリング信号出力回路３３は、制御信号Ｃｔｒｌ−ｘにしたがって、上記の直列データを構成する各画素用の階調データを並列データとして、制御信号Ｃｔｒｌ−ｘに規定されたタイミングでデータ線２３に供給する。例えば、ｉ行ｊ列の画素に階調データを書き込むには、ｉ行目の走査線２２に走査信号が供給されているタイミングで、データ線駆動回路３２は、ｊ列目のデータ線２３に、ｉ行ｊ列の画素に階調データを供給する。ｉ行ｊ列の画素に付属するスイッチング素子３４は走査信号を受けてオンになっており、スイッチング素子３４を介して画素電極３５に階調データが書込まれる。
【００３７】
図４は、液晶パネルの断面構造を拡大して模式的に示す図である。図４には、説明の便宜上、液晶パネルにおける画素開口部、画素ＴＦＴ部、走査線引出部、基板間導通端子部、および実装端子部の各部の断面構造を１つの断面図上に模式的に図示している。また、図４には、画素ＴＦＴ部として、スイッチング素子のチャネル長さ方向を含む断面構造とチャネル長さ方向に直交する断面構造とを合わせて図示している。
【００３８】
図４に示すように液晶パネル２は、素子基板２０と対向基板２１との間に液晶層２８が挟持された構造になっている。液晶層２８は、例えば誘電異方性が負の液晶材料からなるＶＡモードの液晶層である。液晶層２８の厚みは、例えば１６００ｎｍ以上２０００ｎｍ以下である。本実施形態では、光源等から射出された光が対向基板２１を通って液晶層２８に入射し、素子基板２０の表層で反射して液晶パネル２に対する光入射側と同じ側から射出されるようになっている。以下の液晶パネル２の断面構造の説明において、各種構成要素の厚みとは、液晶層２８の厚み方向の寸法のことである。
【００３９】
素子基板２０は、素子基板本体４０を基体として、素子基板本体４０の上に走査線２２やデータ線２３、容量線５９等の各種配線を含む複数の配線層や、スイッチング素子３４を含む素子層、画素電極３５を含む電極層等が積層された積層構造になっている。
【００４０】
素子基板本体４０は、ガラス基板やサファイヤ基板、シリコン基板等により構成される。素子基板本体４０の上に走査線２２が設けられている。走査線２２は、例えばタングステンシリサイド（ＷＳｉ）からなる。走査線２２の厚みは、例えば１８０ｎｍ以上２２０ｎｍ以下である。走査線２２は、遮光性を有しており、液晶層２８の厚み方向から平面視したときにスイッチング素子３４の略全体と重なる領域に設けられている。これにより、スイッチング素子３４へ走査線２２側から光が入射しにくくなる。
【００４１】
走査線２２上を含んだ素子基板本体４０の略全面に、例えば酸化シリコンからなる第１層間絶縁膜４１が設けられている。第１層間絶縁膜４１は、例えばテトラエトキシシラン（以下、ＴＥＯＳという）を原料ガスに用いたＣＶＤ法等により形成される。第１層間絶縁膜４１の厚みは、例えば３８０ｎｍ以上４２０ｎｍ以下である。
【００４２】
第１層間絶縁膜４１上の画素ＴＦＴ部に、スイッチング素子３４が設けられている。スイッチング素子３４は、半導体層４２、ゲート絶縁膜４３、およびゲート電極４４を含んでいる。半導体層４２は、例えばポリシリコンからなり、高濃度不純物領域、低濃度不純物領域、およびチャネル領域を含んでいる。高濃度不純物領域は、チャネル長さ方向のチャネル領域の両側に設けられており、高濃度不純物領域の片方がソース領域、もう片方がドレイン領域である。半導体層４２は、スイッチング素子３４のオン状態で電子がキャリアになるＮチャネル型の半導体層である。半導体層４２の厚みは、例えば４０ｎｍ程度である。
【００４３】
ゲート絶縁膜４３は、半導体層４２の上に設けられている。ゲート絶縁膜４３は、例えば酸化シリコンからなり、熱酸化法等により形成される。ゲート絶縁膜４３の厚みは、例えば４３ｎｍ以上５６ｎｍ以下である。
【００４４】
ゲート電極４４は、例えば導電性のポリシリコンからなり、液晶層２８の厚み方向から平面視したチャネル領域と重なる領域に形成されている。ゲート電極４４の厚みは、例えば１５ｎｍ以上１０５ｎｍ以下である。
【００４５】
第１層間絶縁膜４１およびゲート絶縁膜４３を貫通して、走査線２２に通じる第１コンタクトホール４５ａ〜４５ｃが設けられている。ゲート電極４４の一部は、第１コンタクトホール４５ａ、４５ｂの内側に埋め込まれて、走査線２２と電気的に接続されている。第１コンタクトホール４５ｃは、走査線引出部に設けられており、第１コンタクトホール４５ｃの内側には、走査線２２を走査線駆動回路３１に接続するための導電部４６が埋め込まれている。
【００４６】
スイッチング素子３４上を含んだ素子基板本体４０上の略全面に、第２層間絶縁膜４７が設けられている。第２層間絶縁膜４７は、第１層間絶縁膜４１と同様に例えば酸化シリコンからなり、ＣＶＤ法等により形成される。第２層間絶縁膜４７の厚みは、例えば２８０ｎｍ以上３２０ｎｍ以下である。
【００４７】
第２層間絶縁膜４７を貫通して、半導体層４２の高濃度不純物領域に通じる第２コンタクトホール４８ａ、４８ｂが形成されている。画素ＴＦＴ部の第２層間絶縁膜４７上に、蓄積容量４９が設けられている。蓄積容量４９は、容量下部電極５０、容量絶縁膜５１、および容量上部電極５２を含んでいる。
【００４８】
容量下部電極５０の一部は、第２コンタクトホール４８ａの内側に埋め込まれており、半導体層４２の高濃度不純物領域（ドレイン領域）と電気的に接続されている。また、容量下部電極５０の一部は、画素電極３５と電気的に接続されている。容量下部電極５０は、例えば導電性のポリシリコンからなり、その厚みが例えば９５ｎｍ以上１０５ｎｍ以下である。
【００４９】
容量上部電極５２は、容量下部電極５０と容量絶縁膜５１を挟んで対向配置されている。容量上部電極５２は、例えば下層から順にチタンナイトライド層（例えば厚みが４７ｎｍ以上５３ｎｍ以下）と、アルミニウム層（例えば厚みが１４２ｎｍ以上１５８ｎｍ以下）と、チタンナイトライド層（例えば厚みが９７ｎｍ以上１０３ｎｍ以下）とが積層された３層構造の膜により構成される。容量上部電極５２の電位は、液晶層２８を駆動するときに、例えば対向電極電位ＶＣＯＭに保持される。
【００５０】
容量上部電極５２は、遮光性を有しており、液晶層２８の厚み方向から平面視したときにスイッチング素子３４の略全体と重なる領域に設けられている。これにより、スイッチング素子３４へ液晶層２８側から光が入射しにくくなる。
【００５１】
画素電極３５に駆動電圧が印加されたときに、蓄積容量４９は画素電極３５とともに充電される。これにより、画素電極３５に保持された電気量に占める、スイッチング素子３４でのリークによる電気量の減少分の割合が低くなるので、リークの影響を減らすことができる。
【００５２】
容量絶縁膜５１は、例えば酸化シリコンからなり、熱酸化法等により形成される。容量絶縁膜５１の厚みは、例えば３ｎｍ以上５ｎｍ以下である。蓄積容量４９の容量を増す観点では、容量絶縁膜５１の厚みを膜の信頼性を確保しうる範囲内で薄く設定するとよい。
【００５３】
蓄積容量４９上を含んだ素子基板本体４０上の略全面に第３層間絶縁膜５３が設けられている。第３層間絶縁膜５３は、ＴＥＯＳを原料ガスに用いたプラズマＣＶＤ法によって形成された酸化シリコン膜（以下、Ｐ−ＴＥＯＳ膜という）により構成されている。第３層間絶縁膜５３の厚みは、例えば３８０ｎｍ以上４２０ｎｍ以下である。
【００５４】
第３層間絶縁膜５３の上に、データ線２３、画素電極用の中継電極５４、基板間導通端子用の中継電極５５、および実装端子用の中継電極５６が設けられている。本実施形態のデータ線２３は、下層から順にチタン層（例えば厚みが１９ｎｍ以上２１ｎｍ以下）と、チタンナイトライド層（例えば厚みが４７ｎｍ以上５３ｎｍ以下）と、アルミニウム層（例えば厚みが３３２ｎｍ以上３６８以下）と、チタンナイトライド層（例えば厚みが１４２ｎｍ以上１５８ｎｍ以下）とが積層された４層構造の膜により構成される。上記の第２コンタクトホール４８ｂは、第３層間絶縁膜５３を貫通している。データ線２３の一部は、第２コンタクトホール４８ｂの内側に埋め込まれており、半導体層４２の高濃度不純物領域の片方（ソース領域）と電気的に接続されている。データ線２３は、必要に応じて第３層間絶縁膜５３上を引き回され、実装端子用の中継電極５６と電気的に接続される。
【００５５】
第３層間絶縁膜５３を貫通して、容量下部電極５０に通じる第３コンタクトホール５７が設けられている。画素電極用の中継電極５４の一部は、第３コンタクトホール５７の内側に埋め込まれており、容量下部電極５０と電気的に接続されている。
【００５６】
上記の第１コンタクトホール４５ｃは、第２層間絶縁膜４７および第３層間絶縁膜５３を貫通している。第１コンタクトホール４５ｃ内に埋め込まれた導電部４６は、必要に応じて第３層間絶縁膜５３上で配線を引き回されて、実装端子用の中継電極と電気的に接続される。導電部４６は、データ線２３と電気的に接続された中継電極５６とは、別の中継電極に接続される。
【００５７】
基板間導通端子用の中継電極５５は、例えば第３層間絶縁膜５３上の基板間導通端子部に設けられる。導電部４６、中継電極５４〜５６、およびデータ線２３は、上記の４層構造の膜を形成した後に、この膜をパターニングすることにより一括形成されている。
【００５８】
データ線２３上および中継電極５４〜５６上を含んだ素子基板本体４０上の略全面に、第４層間絶縁膜５８が設けられている。第４層間絶縁膜５８は、例えばＰ−ＴＥＯＳ膜により構成される。第４層間絶縁膜５８上は、ＣＭＰ法等により平坦化されている。第４層間絶縁膜５８は、この膜上を平坦化しうる厚みに形成される。第４層間絶縁膜５８の厚みは、下地の凹凸に応じて部分的に異なるが、最薄部で６００ｎｍ程度、最厚部で２５００ｎｍ程度である。
【００５９】
第４層間絶縁膜５８の上に、容量線５９、画素電極用の第２の中継電極６０、基板間導通端子用の第２の中継電極６１、および実装端子用の第２の中継電極６２が設けられている。容量線５９は、第４層間絶縁膜５８上を引き回されて基板間導通端子用の第２の中継電極６１と電気的に接続されている。また、容量線５９は、図示略の多層配線により蓄積容量４９の容量上部電極５２と電気的に接続されている。容量線５９は、例えば下層から順にアルミニウム層（例えば厚みが３１５ｎｍ以上３８５ｎｍ以下）と、チタンナイトライド層（例えば厚みが１３５ｎｍ以上１６５ｎｍ以下）とが積層された２層構造の膜により構成される。
【００６０】
第４層間絶縁膜５８を貫通して、第４コンタクトホール６３ａ〜６３ｃが形成されている。第４コンタクトホール６３ａは画素電極用の中継電極５４に通じている。画素電極用の第２の中継電極６０の一部は、第４コンタクトホール６３ａの内側に埋め込まれており、画素電極用の中継電極５４と電気的に接続されている。
第４コンタクトホール６３ｂは、基板間導通端子用の中継電極５５に通じている。基板間導通端子用の第２の中継電極６１の一部は、第４コンタクトホール６３ｂの内側に埋め込まれており、基板間導通端子用の中継電極５５と電気的に接続されている。
第４コンタクトホール６３ｃは、実装端子用の中継電極５６に通じている。実装端子用の第２の中継電極６２の一部は、第４コンタクトホール６３ｃの内側に埋め込まれており、実装端子用の中継電極５６と電気的に接続されている。容量線５９、第２の中継電極６０〜６２は、上記の２層構造の膜を形成した後に、この膜をパターニングすることにより一括形成されている。
【００６１】
容量線５９上および第２の中継電極６０〜６２上を含んだ素子基板本体４０上の略全面に、第５層間絶縁膜６４が設けられている。第５層間絶縁膜６４は、例えば下層からＰ−ＴＥＯＳ膜６５と、ホウ素シリケートガラス膜６６とが積層された２層構造の膜により構成される。ホウ素シリケートガラス膜６６に変えて、ＮＳＧ、ＰＳＧ，ＢＰＳＧ等のシリケートガラス膜が用いられることもある。Ｐ−ＴＥＯＳ膜６５は、第４層間絶縁膜５８と同様に、この膜上を平坦化しうる厚みに形成される。Ｐ−ＴＥＯＳ膜６５の厚みは、下地の凹凸に応じて部分的に異なるが、最薄部で６００ｎｍ程度、最厚部で１１００ｎｍ程度である。ホウ素シリケートガラス膜の厚みは、例えば５５ｎｍ以上９５ｎｍ以下である。
【００６２】
第５層間絶縁膜６４の上に、画素電極３５が設けられている。画素電極３５は、島状のものであり、画素ごとに設けられている。画素電極３５は、例えばアルミニウムからなり、その厚みが例えば１８０ｎｍ以上２２０ｎｍ以下である。第５層間絶縁膜６４を貫通して、第５コンタクトホール６７ａ〜６７ｃが形成されている。第５コンタクトホール６７ａは、画素電極用の第２の中継電極６０に通じている。画素電極３５の一部は、第５コンタクトホール６７ａの内側に埋め込まれており、画素電極用の第２の中継電極６０と電気的に接続されている。
【００６３】
画素電極３５の周辺部には、平坦化膜６８が設けられている。表示領域２Ａにおいて、平坦化膜６８は、複数の画素電極３５の間を埋めるように形成されている。平坦化膜６８は、例えばＰ−ＴＥＯＳ膜により構成され、その厚みは例えば１８０ｎｍ以上２２０ｎｍ以下である。
【００６４】
画素電極３５の上に、画素電極３５と直接的に接触して第１配向膜７１が設けられている。第１配向膜７１は、電界が印加されていない状態の液晶層２８の配向状態を規制する。第１配向膜７１は、配向処理が施された膜からなる。本実施形態の第１配向膜７１は、酸化シリコンからなり、例えば斜方蒸着法や斜方スパッタ法により形成される。第１配向膜７１の厚みは、例えば４０ｎｍ以上８０ｎｍ以下である。
【００６５】
基板間導通端子部における平坦化膜６８の上に、基板間導通端子７２が設けられている。基板間導通端子７２は、例えばインジウム錫酸化物（ＩＴＯ）からなり、その厚みが例えば１３５ｎｍ以上１６５ｎｍ以下である。上記の第５コンタクトホール６７ｂは、誘電体層７０、増反射膜６９、および平坦化膜６８を貫通して基板間導通端子用の第２の中継電極６１に通じている。基板間導通端子７２の一部は、第５コンタクトホール６７ｂの内側に埋め込まれており、基板間導通端子用の第２の中継電極６１と電気的に接続されている。
【００６６】
実装端子部における誘電体層の上に、実装端子７３が設けられている。実装端子７３は、走査線駆動回路３１またはデータ線駆動回路３２の端子と電気的に接続されている。実装端子７３は、例えばインジウム錫酸化物膜からなり、その厚みが例えば１３５ｎｍ以上１６５ｎｍ以下である。上記の第５コンタクトホール６７ｃは、平坦化膜６８を貫通して実装端子用の第２の中継電極６２に通じている。実装端子７３の一部は、第５コンタクトホール６７ｃの内側に埋め込まれており、実装端子用の第２の中継電極６２と電気的に接続されている。
【００６７】
対向基板２１は、透光性を有する対向基板本体８０を基体として構成されている。対向基板本体８０上に、遮光膜８１が設けられている。遮光膜８１は、液晶層２８の厚み方向から平面視したスイッチング素子３４の略全体と重なる領域に設けられている。
【００６８】
遮光膜８１上を含んだ対向基板本体８０上の略全面に、対向電極８２が設けられている。対向電極８２は、例えばインジウム錫酸化物等の透明導電材料からなる。対向電極８２の厚みは、例えば１２０ｎｍ以上１６０ｎｍ以下である。対向電極８２は、基板間導通端子部にて図示略の導電部材を介して、基板間導通端子７２と電気的に接続されている。
【００６９】
対向電極８２の上には、誘電体層８４が形成されている。誘電体層８４は、液晶層２８よりも厚みが薄くなっており、その厚みは例えば６０ｎｍ以上９０ｎｍ以下である。誘電体層８４は、液晶層２８よりも比抵抗が高い材質である酸化シリコンからなる。誘電体層８４は、厚みが液晶層２８よりも薄く、かつ比抵抗が液晶層２８よりも高いので、液晶層２８に印加される電界が誘電体層８４に妨げられにくくなる。本実施形態の誘電体層８４は、厚みが略７５ｎｍのＰ−ＴＥＯＳ膜により構成されており、下記の第２配向膜８３よりも緻密な膜質になっている。
【００７０】
誘電体層８４の上に第２配向膜８３が設けられている。第２配向膜８３は、第１配向膜７１とともに、電界が印加されていない状態の液晶層２８の配向状態を規制する。本実施形態の第１配向膜７１、および第２配向膜８３は、垂直配向膜である。第２配向膜８３は、第１配向膜７１と同様に、酸化シリコンからなり、例えば斜方蒸着法や斜方スパッタ法により形成される。第２配向膜８３の厚みは、例えば４０ｎｍ以上８０ｎｍ以下である。
【００７１】
次に、図５（ａ）、図５（ｂ）を参照しつつ、画素電極３５に印加される電位（駆動電圧）、および対向電極８２に印加される電位（対向電極電位）について説明する。また、上記の液晶装置１の構成に基づいて、本発明に係る液晶装置の駆動方法についても合わせて説明する。
【００７２】
図５（ａ）は、ゲート電圧および駆動電圧を示すチャート、図５（ｂ）は実効電圧を示すチャートである。なお、図５（ａ）、図５（ｂ）において、横軸は駆動開始からの時間経過を示し、縦軸は電位を示している。図５（ｂ）には、リークの影響を省いた実効電圧の波形を図示している。
【００７３】
図５（ａ）に示すように、所定の階調を表示するときに画素電極３５に印加される駆動電圧ＶＤは、ゲート電圧ＶＧの立ち上がりと同期して、高電位ＬＨ（例えば１２Ｖ）と低電位ＶＬ（例えば２Ｖ）とに交互に切替わる。高電位ＬＨと低電位ＶＬは、例えば１フレームごとに切替わる。
【００７４】
図５（ｂ）に示すように、ゲート電圧ＶＧが立ち上がるとスイッチング素子３４がオンになり、画素電極３５が充電される。画素電極３５の電位、すなわち液晶層２８に印加される実効電圧ＶＥＦは、概ね高電位ＬＨまで上昇する。
【００７５】
スイッチング素子３４がオフになると、フィールドスルーと呼ばれる現象（第１の現象）により、実効電圧ＶＥＦが低下する。詳しくは、スイッチング素子３４のゲート電極４４とチャネル領域等との寄生容量に蓄積された電荷がソース領域、ドレイン領域に分配されて画素電極３５に流れることにより、電圧降下Ｖ１を生じる。実際には、スイッチング素子３４がオフ状態である期間に、リークによる電圧降下を生じることもある。
【００７６】
次にゲート電圧ＶＧが立ち上がると駆動電圧ＶＤが低電位ＶＬになり、画素電極３５が放電されて、実効電圧ＶＥＦが低電位ＶＬまで降下する。そして、スイッチング素子３４がオフになると、フィールドスルーによる電圧降下Ｖ２が生じる。実際には、スイッチング素子３４がオフ状態である期間に、リークによる電圧上昇を生じることもある。
【００７７】
通常の液晶装置では、対向電極が所定電位に保持されて、液晶層２８が交流駆動される。この所定電位は、フィールドスルーやリークによる実効電圧ＶＥＦの変動を加味して、実効電圧ＶＥＦの所定電位に対する正極性（高電位）側と負極性（低電位）側とのバランスを取るように、予め設定されている。
【００７８】
フィールドスルーを加味した上記の所定電位は、高電位ＬＨを印加時の実効電圧ＶＥＦの変化量の絶対値（電圧降下Ｖ１）と、低電位ＬＨを印加時の実効電圧ＶＥＦの変化量の絶対値（電圧降下Ｖ２）の平均値の分だけ、高電位ＬＨと低電位ＶＬとの平均電位ＶＭをシフトさせた電位（基準電位ＶＳＴ）になる。基準電位ＶＳＴは、下記の式（１）で表される。典型的には、電圧降下Ｖ２が電圧降下Ｖ１と略同じであり、基準電位ＶＳＴは平均電位ＶＭよりも電圧降下Ｖ１だけ低い電位になる。
ＶＭ−ＶＳＴ＝（Ｖ１＋Ｖ２）／２  ・・・式（１）
【００７９】
このような基準電位ＶＳＴを求めるには、例えば、複数のフレームにわたって所定の階調を連続的に表示させたときの実効電圧ＶＥＦを測定する。そして、１フレームの期間での正極性の電位の時間平均値Ｖ＋が、１フレームの期間での負極性の電位の時間平均値Ｖ−と等しくなるような基準電位を探索することにより求まる。正極性の電位の時間平均値Ｖ＋は下記の式（１）で表され、負極性の電位の時間平均値Ｖ−は下記の式（２）で表される。式（２）、式（３）中のＴは１フレームの期間の長さを示す。
【００８０】
【数１】
2011209385.tif 000003
【００８１】
このような基準電位ＶＳＴに対向電極電位を設定すれば、正負極性での電気的なバランスを取ることができるように思われるが、実際には素子基板２０と対向基板２１の構造の違いに起因して、液晶層２８に電荷の偏りが残ってしまう。本発明では、対向電極８２と第２配向膜８３との間に誘電体層８４が設けられている場合に、対向電極電位ＶＣＯＭを上記の基準電位ＶＳＴよりも高く設定する。これにより、画素電極３５と第１配向膜７１との間に誘電体層８４に相当する誘電体層が設けられていないことに起因する電気特性の非対称性を相殺することができ、電荷の偏りを減らすことができる。
【００８２】
図６は、誘電体層の有無による最適基準電位への影響を示すグラフである。図６のグラフには、実験例１のデータおよび実験例２のデータをプロットしている。実験例１は、液晶装置１についてのデータであり、実験例２は、比較用の液晶装置についてのデータである。比較用の液晶装置は、誘電体層８４が設けられていない点を除くと、液晶装置１と同様の構成である。
【００８３】
実験に際して、各液晶装置で対向電極電位を基準電位（以下、初期基準電位ＶＳＴＡという）に設定し、各液晶装置に所定の階調を連続して表示させた。そして、各液晶装置の実効電圧ＶＥＦの時間変化を計測し、この計測結果を用いて各時刻にて正負極性での電気的なバランスを最適化したときの基準電位（以下、最適基準電位ＶＳＴＢという）を求めた。そして、各液晶装置について、駆動開始以降の各時刻における初期基準電位ＶＳＴＡから最適基準電位ＶＳＴＢへの電位変化量（Ｖ）を求めた。この電位変化量を、以下の説明ではＶＣＯＭＳｈｉｆｔという。ＶＣＯＭＳｈｉｆｔは、下記の式（４）で表される。
ＶＣＯＭＳｈｉｆｔ＝ＶＳＴＡ−ＶＳＴＢ  ・・・（４）
【００８４】
図６のグラフにおいて、横軸は駆動開始からの時間経過を示し、縦軸は各時刻でのＶＣＯＭＳｈｉｆｔを示す。図６のグラフから分かるように、比較用の液晶装置のＶＣＯＭＳｈｉｆｔ（実験例２）は、時間経過とともに増加し、３６００秒経過後に概ね０．２Ｖに収束している。液晶装置１のＶＣＯＭＳｈｉｆｔ（実験例１）は、実験例２と異なり、単調減少して３６００秒経過後に概ね−０．１Ｖに収束している。実験例１、２を比較すると、液晶装置１のＶＣＯＭＳｈｉｆｔは、誘電体層８４が設けられていることにより、比較用の液晶装置のＶＣＯＭＳｈｉｆｔに対して負方向に変化することがわかる。すなわち、収束後の最適基準電位ＶＳＴＢが初期基準電位ＶＳＴＡよりも高くなるので、初期基準電位ＶＳＴＡよりも対向電極電位ＶＣＯＭを高く設定することにより、ＶＣＯＭＳｈｉｆｔの値を、誘電体層７０が設けられていない実験例２に近づけることができる。このことは、誘電体層７０が液晶層２８の電荷の偏りに及ぼす影響を減らすことができることを意味する。
【００８５】
このような知見は、電荷の偏りを減らす観点での最適な対向電極電位ＶＣＯＭを探索する上で極めて有用である。詳しくは、最適な対向電極電位を決定するには、上記の実験例１のように、液晶装置１に所定の階調を連続的に表示させ、所定の駆動時間経過後のＶＣＯＭＳｈｉｆｔの収束値を求める。そして、対向電極電位を複数のレベルに変更しつつ、各レベルの対向電極電位に対するＶＣＯＭＳｈｉｆｔの収束値を求める。これにより、対向電極電位とＶＣＯＭＳｈｉｆｔとの対応関係が得られるので、ＶＣＯＭＳｈｉｆｔの絶対値が最小になるときの対向電極電位を最適値として求めることができる。この方法で最適な対向電極電位を得るためには、各対向電極電位でのＶＣＯＭＳｈｉｆｔの収束値を求める必要がある。１条件について収束値を求めるには、液晶装置を１０分〜数時間程度、駆動する必要があるので、通常であれば測定に手間や時間を要してしまう。上記の知見を用いると、次に説明するように、上記のＶＣＯＭＳｈｉｆｔの収束値を求める回数を減らすことができ、対向電極電位の最適値を求める上での手間や時間を減らすことができる。
【００８６】
図７は、対向電極電位の決定方法の一例を示す説明図である。
図７において横軸は、対向電極電位と基準電位との差分（ＶＣＯＭ−ＶＳＴ）を示し、縦軸は、所定の駆動時間経過後のＶＣＯＭＳｈｉｆｔの収束値を示す。図７中の符号Ｐ１は１回目の計測点、符号Ｐ２は２回目の計測点、符号Ｐ３は３回目の計測点、符号Ｐ４は４回目の計測点、符号Ｐ５は５回目の計測点を示している。ここでは、５回の計測を行う例を説明するが、測定回数に特に限定はない。
【００８７】
図７に示すように、第１回目の計測点Ｐ１を（ＶＣＯＭ−ＶＳＴ）が０以上となる領域に設定する。上記の知見から、対向電極８２と第２配向膜８３との間に誘電体層８４が設けられている構成では、ＶＣＯＭがＶＳＴよりも高い領域でＶＣＯＭＳｈｉｆｔが最小となるので、（ＶＣＯＭ−ＶＳＴ）が負の領域については探索を省くことができる。
【００８８】
一般に（ＶＣＯＭ−ＶＳＴ）が増加するとＶＣＯＭＳｈｉｆｔも増加するので、１回目の計測結果が負であった場合には、計測点Ｐ１よりも（ＶＣＯＭ−ＶＳＴ）が大きい領域でＶＣＯＭＳｈｉｆｔが最小となることが分かり、計測点Ｐ１よりも（ＶＣＯＭ−ＶＳＴ）が小さい範囲の探索を省くことができる。
【００８９】
また、１回目の計測結果が正であった場合には、２回目の測定点Ｐ２を計測点Ｐ１よりも（ＶＣＯＭ−ＶＳＴ）が小さい範囲であって、（ＶＣＯＭ−ＶＳＴ）が正となる領域内に設定すればよい。設定すればよい。このように、上記の知見を用いると、１回目の測定結果に基づいてパラメータ（ＶＣＯＭ−ＶＳＴ）を変化させる正負方向を決定することができる。したがって、測定の回数を減らすことができ、測定に要する手間や時間を減らすことができる。
【００９０】
本例では、計測点Ｐ１での計測結果が負であり、（ＶＣＯＭ−ＶＳＴ）が十分に大きい領域（ＶＣＯＭＳｈｉｆｔが正となることが予想される領域）に計測点Ｐ２を設定する。次いで、計測点Ｐ１、計測点Ｐ２の測定結果を用いて、（ＶＣＯＭ−ＶＳＴ）に対するＶＣＯＭＳｈｉｆｔの傾きを求める。この傾きを用いると、ＶＣＯＭＳｈｉｆｔが概ね０になる（ＶＣＯＭ−ＶＳＴ）の値を推定することができる。この推定結果に基づいて、計測点Ｐ１、Ｐ２の間に計測点Ｐ３を設定する。
【００９１】
以下、同様に前回までの計測結果を用いて、ＶＣＯＭＳｈｉｆｔが概ね０になる（ＶＣＯＭ−ＶＳＴ）の値を推定しつつ、探索範囲を狭めていくことにより、ＶＣＯＭＳｈｉｆｔが略０となる（ＶＣＯＭ−ＶＳＴ）の値を求めることができる。基準電位ＶＳＴについては、フィールドスルーによる実効電圧の低下分を測定すること等により求めることができるで、ＶＣＯＭＳｈｉｆｔが略０となる対向電極電位ＶＣＯＭの最適値が求まる。
【００９２】
なお、対向電極電位ＶＣＯＭの最適値については、ＶＣＯＭＳｈｉｆｔの測定値から推定することも可能である。基準電位ＶＳＴと対向電極電位ＶＣＯＭの差分（ＶＳＴ−ＶＣＯＭ）が、駆動電圧ＶＤの両振幅（ＶＨ−ＶＬ）のｘ％になるように、対向電極電位ＶＣＯＭを設定したとする。液晶層２８に電圧が印加されているときに、液晶層２８内を単位時間に移動する電荷量は、液晶層２８に流れる電流に相当するので、画素電極３５の電位が正極性であるときに、対向基板２１側から素子基板２０側へ移動する電荷量ｑ＋は、下記の式（５）で表される。また、画素電極３５の電位が負極性であるときに、素子基板２０側から対向基板２１側へ移動する電荷量ｑ−は、下記の式（６）で表される。式（５）、式（６）中のＲは、液晶層２８の抵抗値を示す。
【００９３】
【数２】
2011209385.tif 000004
【００９４】
電荷量ｑ＋が電荷量ｑ−と同じであれば、理論上は電荷の偏りがなくなる。電荷量ｑ＋が電荷量ｑ−と同じである条件を式（５）、式（６）に用いると、下記の式（７）に示す関係式が得られる。式（７）中のδＶは、誘電体層８４が設けられている構成でのＶＣＯＭＳｈｉｆｔの収束値から、誘電体層８４が設けられていない構成でのＶＣＯＭＳｈｉｆｔの収束値を差し引いた値である（図６参照）。式（７）中のＥは、図５に示した駆動電圧ＶＤの片振幅であり、（ＶＨ−ＶＬ）／２である。
ｘ＝δＶ／２Ｅ  ・・・・式（７）
【００９５】
図６に示した実験例１、２では、δＶが−０．３Ｖであり、Ｅが５Ｖであるので、ｘは−０．０３になる。（ＶＳＴ−ＶＣＯＭ）は、ｘ・（ＶＨ−ＶＬ）であるので、−０．３Ｖになる。すなわち、誘電体層８４に起因する電荷の偏りを解消するには、対向電極電位ＶＣＯＭを基準電位ＶＳＴよりも０．３Ｖだけ高く設定すればよいことが分かる。フリッカーや焼付きの発生を抑制する上でＶＣＯＭＳｈｉｆｔに許容される範囲は、実験的に±０．１５Ｖであることが分かっており、（ＶＳＴ−ＶＣＯＭ）を−０．４５Ｖ以上−０．１５Ｖ以下の範囲内に設定すればよい。すなわち、誘電体層８４の厚みが７５ｎｍであるときに、正極性の電圧に対する負極性の電圧の比率（ＶＬ−ＶＣＯＭ）／（ＶＨ−ＶＣＯＭ）が５１．５／４８．５以上５４．５／４５．５以下の範囲内に設定されていれば、実質的にフリッカーや焼付きの発生を抑制することができる。
【００９６】
以上のような構成の液晶装置１にあっては、対向電極電位ＶＣＯＭが基準電位ＶＳＴよりも高いので、フィールドスルーに起因する電荷の偏り、および誘電体層８４に起因する電荷の偏りを、いずれも減らすことができる。したがって、液晶層２８の変調作用が、正負極性の電位印加期間で電荷の偏りにより変化することが回避され、画像のちらつき（フリッカー）の発生を抑制することができる。また、電荷の偏りにより液晶層２８の変調作用が固定されて固定のパターンが表示されること（焼付き）の発生を回避することができる。
また、本発明に係る液晶装置の駆動方法によれば、上述の理由により、対向電極電位ＶＣＯＭが基準電位ＶＳＴよりも低いので、フィールドスルーに起因する電荷の偏り、および誘電体層８４に起因する電荷の偏りを、いずれも減らすことができる。
【００９７】
次に、図８を参照しつつ、本発明の液晶装置を適用した電子機器の一例を説明する。
図８は、電子機器の一例であるプロジェクターの概略構成を示す模式図である。
【００９８】
図８に示すプロジェクター９は、光源９０、インテグレーター光学系９１、色分離光学系９２、３系統の画像形成系９３〜９５、色合成素子９６、および投射光学系９７を備えている。３系統の画像形成系９３〜９５は、それぞれ本発明に係る液晶装置を含んで構成されている。
【００９９】
光源９０から射出された光源光は、インテグレーター光学系９１に入射する。インテグレーター光学系９１に入射した光源光は、照度が均一化されるとともに偏光状態が揃えられて射出される。インテグレーター光学系９１から射出された光源光は、色分離光学系９２により赤色光ＬＲ、緑色光ＬＧ、および青色光ＬＢに分離され、色光ごとに異なる系統の画像形成系９３〜９５に入射する。画像形成系９３は赤画像を形成し、画像形成系９４は緑画像を、画像形成系９５は青画像をそれぞれ形成する。すなわち、各画像形成系に入射した色光は、表示すべき画像の画像データに基づいて変調されて画像になる。３系統の画像形成系９３〜９５から射出された３色の画像光は、色合成素子９６により合成された後に、投射光学系９７によりスクリーン等の被投射面（図示略）に投射される。これにより、被投射面にフルカラーの画像が表示される。
【０１００】
３系統の画像形成系９３〜９５は、いずれも同様の構成になっており、ここでは赤画像用の画像形成系９３の構成について代表的に説明する。
画像形成系９３は、液晶装置９３０、入射側偏光板９３１、偏光分離素子９３２、光学補償板９３３、および射出側偏光板９３４を含んでいる。入射側偏光板９３１は、偏光分離素子９３２に対するＰ偏光の赤色光を透過させる。偏光分離素子９３２を透過した赤色光は、光学補償板９３３を通って液晶装置９３０に入射して変調され、画像を示す偏光成分（偏光分離素子９３２に対するＳ偏光）を含んだ光になる。
【０１０１】
液晶装置９３０から射出された光は、光学補償板９３３を通り、偏光分離素子９３２に入射する。液晶装置９３０に変調された光のうちのＳ偏光は、偏光分離素子９３２で反射して、射出側偏光板９３４に入射する。射出側偏光板９３４は、上記のＳ偏光を通すようになっている。射出側偏光板９３４を通った光は、色合成素子９６に入射し、上述のように合成された後に投射される。
【０１０２】
本実施形態のプロジェクター９にあっては、本発明を適用した液晶装置９３０により画像を形成するので、フリッカーや焼付きの発生が抑制され、高品質な画像を表示可能になっている。
【符号の説明】
【０１０３】
１・・・液晶装置、２・・・液晶パネル、２Ａ・・・表示領域、２Ｂ・・・黒表示領域、９・・・プロジェクター（電子機器）１０・・・電圧生成回路、１１・・・処理回路、
１２・・・制御回路、１３・・・表示データ処理回路、１４・・・クロック発生回路、
１５・・・フレームメモリー、１６・・・ＤＡコンバーター、
１７・・・タイミング信号発生回路、２０・・・素子基板、２１・・・対向基板、
２２・・・走査線、２３・・・データ線、２４・・・第１シール材、
２５・・・第２シール材、２６・・・基板間導通端子部、２７・・・接続端子部、
２８・・・液晶層、３１・・・走査線駆動回路、３２・・・データ線駆動回路、
３３・・・サンプリング信号出力回路、３４・・・スイッチング素子、
３５・・・画素電極、４０・・・素子基板本体、４１・・・第１層間絶縁膜、
４２・・・半導体層、４３・・・ゲート絶縁膜、４４・・・ゲート電極、
４５ａ〜４５ｃ・・・第１コンタクトホール、４６・・・導電部、
４７・・・第２層間絶縁膜、４８ａ、４８ｂ・・・第２コンタクトホール、
４９・・・蓄積容量、５０・・・容量下部電極、５１・・・容量絶縁膜、
５２・・・容量上部電極、５３・・・第３層間絶縁膜、５４〜５６・・・中継電極、
５７・・・第３コンタクトホール、５８・・・第４層間絶縁膜、５９・・・容量線、
６０〜６２・・・第２の中継電極、６３ａ〜６３ｃ・・・第４コンタクトホール、
６４・・・第５層間絶縁膜、６５・・・Ｐ−ＴＥＯＳ膜、
６６・・・ホウ素シリケートガラス膜、６７ａ〜６７ｃ・・・第５コンタクトホール、
６８・・・平坦化膜、７１・・・第１配向膜、７２・・・基板間導通端子、
７３・・・実装端子、８０・・・対向基板本体、８１・・・遮光膜、８２・・・対向電極、８３・・・第２配向膜、８４・・・誘電体層、９３０・・・液晶装置、
ＶＤ・・・駆動電圧、ＶＥＦ・・・実効電圧、ＶＧ・・・ゲート電圧、ＶＨ・・・高電位、
ＶＬ・・・低電位、ＶＭ・・・平均電位、ＶＳＴ・・・基準電位、ＶＣＯＭ・・・対向電極電位
【図１】
2011209385.tif 000005
【図２】
2011209385.tif 000006
【図３】
2011209385.tif 000007
【図４】
2011209385.tif 000008
【図５】
2011209385.tif 000009
【図６】
2011209385.tif 000010
【図７】
2011209385.tif 000011
【図８】
2011209385.tif 000012