(57)【要約】【課題】過消去ビットの発生を抑制してエンデュランス特性等を向上させることができる不揮発性記憶装置、集積回路装置及び電子機器等を提供すること。【解決手段】不揮発性記憶装置は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１〜Ｍ４４を有するメモリーセルアレイと、複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路ＥＲＣＮとを含む。消去制御回路ＥＲＣＮは、消去対象メモリーセルが多い場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４がフローティング状態に設定される第１の消去動作制御を行う。消去対象メモリーセルが少ない場合には、消去対象メモリーセルに対応するビット線ＢＬ１〜ＢＬ４が低電位電源電圧ＶＳＳに設定される第２の消去動作制御を行う。【選択図】図４
2011192364.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え及び消去可能な複数の不揮発性メモリーセルを有するメモリーセルアレイと、
前記複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路とを含み、
前記消去制御回路は、
前記消去対象メモリーセルが多い場合には、前記消去対象メモリーセルに対応するビット線がフローティング状態に設定される第１の消去動作制御を行い、
前記消去対象メモリーセルが少ない場合には、前記消去対象メモリーセルに対応する前記ビット線が低電位電源電圧に設定される第２の消去動作制御を行うことを特徴とする不揮発性記憶装置。
【請求項２】
請求項１において、
前記消去制御回路は、
一括消去で消去動作を行う場合には、前記第１の消去動作制御を行い、
部分消去で消去動作を行う場合には、前記第２の消去動作制御を行うことを特徴とする不揮発性記憶装置。
【請求項３】
請求項１において、
前記消去制御回路は、
セクター単位で消去動作を行う場合には、前記第１の消去動作制御を行い、
前記セクター内の選択された前記不揮発性メモリーセルを消去対象として消去動作を行う場合には、前記第２の消去動作制御を行うことを特徴とする不揮発性記憶装置。
【請求項４】
請求項３において、
前記消去制御回路は、
前記セクター内において、ワード線選択信号とカラム選択信号とによって選択された前記不揮発性メモリーセルに対して前記第２の消去動作制御を行うことを特徴とする不揮発性記憶装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記第２の消去動作制御の前記消去対象メモリーセルは、消去ベリファイの結果に基づいて選択されることを特徴とする不揮発性記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
複数の前記不揮発性メモリーセルが各メモリーブロックに設けられる第１のメモリーブロック〜第Ｎ（Ｎは２以上の整数）のメモリーブロックと、
前記第１のメモリーブロック〜前記第Ｎのメモリーブロックに対応して設けられ、消去及び書き込み動作に用いられる印加電圧を前記第１のメモリーブロック〜前記第Ｎのメモリーブロックに供給するスイッチ制御を行う第１の電源スイッチ回路〜第Ｎの電源スイッチ回路とを含み、
前記第１の電源スイッチ回路〜前記第Ｎの電源スイッチ回路のうちの第ｉ（ｉは１≦ｉ≦Ｎである整数）の電源スイッチ回路は、前記第１のメモリーブロック〜前記第Ｎのメモリーブロックのうちの第ｉのメモリーブロックへの入力データに基づいて、前記第ｉのメモリーブロックに前記印加電圧を供給するか否かを切り替えることを特徴とする不揮発性記憶装置。
【請求項７】
請求項６において、
消去動作時に、前記入力データとして消去用データが入力され、
前記第ｉの電源スイッチ回路は、
前記消去動作時において、前記消去用データに基づいて、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を供給するか否かを切り替えることを特徴とする不揮発性記憶装置。
【請求項８】
請求項７において、
前記第ｉの電源スイッチ回路は、
前記消去動作時において、前記第ｉのメモリーブロックの前記消去用データが第１の論理レベルである場合には、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を非供給にし、前記第ｉのメモリーブロックの前記消去用データが第２の論理レベルである場合には、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を供給することを特徴とする不揮発性記憶装置。
【請求項９】
請求項６乃至８のいずれかにおいて、
前記第ｉの電源スイッチ回路は、
書き込み動作時において、前記第ｉのメモリーブロックへの前記入力データが第１の論理レベルである場合には、前記第ｉのメモリーブロックに対して前記印加電圧を供給し、前記第ｉのメモリーブロックへの前記入力データが第２の論理レベルである場合には、前記第ｉのメモリーブロックに対して前記印加電圧を非供給にすることを特徴とする不揮発性記憶装置。
【請求項１０】
電気的に書き換え及び消去可能な複数の不揮発性メモリーセルを有するメモリーセルアレイと、
前記複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路とを含み、
前記消去制御回路は、
一括消去で消去動作を行う場合には、前記消去対象メモリーセルに対応するビット線がフローティング状態に設定される第１の消去動作制御を行い、
部分消去で消去動作を行う場合には、前記消去対象メモリーセルに対応する前記ビット線が低電位電源電圧に設定される第２の消去動作制御を行うことを特徴とする不揮発性記憶装置。
【請求項１１】
請求項１乃至１０のいずれかに記載の不揮発性記憶装置を含むことを特徴とする集積回路装置。
【請求項１２】
請求項１１に記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型やフローティングゲート型などの不揮発性メモリーセルを用いた不揮発性記憶装置が製品化されている。これらの不揮発性記憶装置では、メモリーセルの特性のばらつき等により、消去されにくいメモリーセルが存在する。このような消去されにくいメモリーセルを消去するために、消去動作を多数回実行すると、他の既に消去されたメモリーセルが過消去状態になり、その結果、不揮発性記憶装置のエンデュランス特性が向上しないという問題がある。
【０００３】
この課題に対して例えば特許文献１には、消去動作が規定回数を超えた場合に部分消去を行って過消去ビットの発生を抑制する手法が開示されている。
【０００４】
しかしながらこの手法では、ビット線をフローティング状態にしているため、消去効率を高めることができないなどの課題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１２６４８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、過消去ビットの発生を抑制してエンデュランス特性等を向上させることができる不揮発性記憶装置、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルを有するメモリーセルアレイと、前記複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路とを含み、前記消去制御回路は、前記消去対象メモリーセルが多い場合には、前記消去対象メモリーセルに対応するビット線がフローティング状態に設定される第１の消去動作制御を行い、前記消去対象メモリーセルが少ない場合には、前記消去対象メモリーセルに対応する前記ビット線が低電位電源電圧に設定される第２の消去動作制御を行う不揮発性記憶装置に関係する。
【０００８】
本発明の一態様によれば、第１の消去動作制御では、ビット線がフローティング状態に設定されるから、消去電流を小さく抑えることができる。また、第２の消去動作制御では、ビット線が低電位電源電圧に設定されるから、消去効率を高めることができる。従って、消去対象メモリーセルが多い場合には、第１の消去動作制御により消去電流の増加を抑えて消去動作を行うことができる。一方、消去対象メモリーセルが少ない場合には、第２の消去動作制御により消去効率を高めて、消去しにくいメモリーセルを消去回数の増加を抑えながら確実に消去することができる。その結果、過消去ビットの発生を抑えることができるから、不揮発性記憶装置のエンデュランス特性を向上させることなどが可能になる。
【０００９】
また本発明の一態様では、前記消去制御回路は、一括消去で消去動作を行う場合には、前記第１の消去動作制御を行い、部分消去で消去動作を行う場合には、前記第２の消去動作制御を行ってもよい。
【００１０】
このようにすれば、一括消去では、消去電流の増加を抑えて、多くの不揮発性メモリーセルを消去することができる。また、部分消去では、消去効率を高めて、消去しにくいメモリーセルを確実に消去することが可能になる。
【００１１】
また本発明の一態様では、前記消去制御回路は、セクター単位で消去動作を行う場合には、前記第１の消去動作制御を行い、前記セクター内の選択された前記不揮発性メモリーセルを消去対象として消去動作を行う場合には、前記第２の消去動作制御を行ってもよい。
【００１２】
このようにすれば、セクター単位で消去動作を行う場合には、消去電流の増加を抑えて、多くの不揮発性メモリーセルを消去することができる。また、セクター内の選択された不揮発性メモリーセルを消去対象として消去動作を行う場合には、消去しにくいメモリーセルを選択して、消去効率の高い方法で確実に消去することが可能になる。
【００１３】
また本発明の一態様では、前記消去制御回路は、前記セクター内において、ワード線選択信号とカラム選択信号とによって選択された前記不揮発性メモリーセルに対して前記第２の消去動作制御を行ってもよい。
【００１４】
このようにすれば、消去しにくいメモリーセルを、ワード線選択信号とカラム選択信号とによって選択して、消去効率の高い方法で確実に消去することが可能になる。
【００１５】
また本発明の一態様では、前記第２の消去動作制御の前記消去対象メモリーセルは、消去ベリファイの結果に基づいて選択されてもよい。
【００１６】
このようにすれば、最初に多くのメモリーセルに対して第１の消去動作制御による消去動作を行い、その後の消去ベリファイの結果に基づいて、未消去メモリーセルを選択して第２の消去動作制御による消去動作を行うことができる。こうすることで、消去しにくいメモリーセルを選択して、消去効率の高い方法で確実に消去することが可能になる。
【００１７】
また本発明の一態様では、複数の前記不揮発性メモリーセルが各メモリーブロックに設けられる第１のメモリーブロック〜第Ｎ（Ｎは２以上の整数）のメモリーブロックと、前記第１のメモリーブロック〜前記第Ｎのメモリーブロックに対応して設けられ、消去及び書き込み動作に用いられる印加電圧を前記第１のメモリーブロック〜前記第Ｎのメモリーブロックに供給するスイッチ制御を行う第１の電源スイッチ回路〜第Ｎの電源スイッチ回路とを含み、前記第１の電源スイッチ回路〜前記第Ｎの電源スイッチ回路のうちの第ｉ（ｉは１≦ｉ≦Ｎである整数）の電源スイッチ回路は、前記第１のメモリーブロック〜前記第Ｎのメモリーブロックのうちの第ｉのメモリーブロックへの入力データに基づいて、前記第ｉのメモリーブロックに前記印加電圧を供給するか否かを切り替えてもよい。
【００１８】
このようにすれば、第１〜第Ｎのメモリーブロックに対応して、印加電圧供給のスイッチ制御を行う第１〜第Ｎの電源スイッチ回路が設けられる。そして第ｉの電源スイッチ回路は、対応する第ｉのメモリーブロックへの入力データに応じて、第ｉのメモリーブロックに書き込み動作用の印加電圧を供給するか否かを切り替える。このようにすれば、入力データを考慮すると書き込みが不要になると考えられるメモリーブロックに対しては、印加電圧を供給しないようにすることができる。従って、書き込み動作時のディスターブ等を抑止することが可能になり、不揮発性記憶装置の各種特性の改善を図れる。
【００１９】
また本発明の一態様では、消去動作時に、前記入力データとして消去用データが入力され、前記第ｉの電源スイッチ回路は、前記消去動作時において、前記消去用データに基づいて、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を供給するか否かを切り替えてもよい。
【００２０】
このようにすれば、入力データに応じて印加電圧の供給を切り替え制御できる構成を有効利用して、消去動作時において、消去用データに応じて印加電圧の供給を切り替えることが可能になる。これにより、例えば過消去メモリーセルの発生の低減等を図れ、エンデュランス特性等を向上できる。
【００２１】
また本発明の一態様では、前記第ｉの電源スイッチ回路は、前記消去動作時において、前記第ｉのメモリーブロックの前記消去用データが第１の論理レベルである場合には、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を非供給にし、前記第ｉのメモリーブロックの前記消去用データが第２の論理レベルである場合には、前記第ｉのメモリーブロックに対して消去用の前記印加電圧を供給してもよい。
【００２２】
このようにすれば、第ｉのメモリーブロックに設定される消去用データが第２の論理レベルである場合には、第ｉのメモリーブロックに対して印加電圧が供給され、消去動作が実現される。一方、第ｉのメモリーブロックに設定される消去用データが第１の論理レベルである場合には、その第１のメモリーブロックに対しては印加電圧が非供給になるため、過消去メモリーセルの発生の低減等を図れる。
【００２３】
また本発明の一態様では、前記第ｉの電源スイッチ回路は、書き込み動作時において、前記第ｉのメモリーブロックへの前記入力データが第１の論理レベルである場合には、前記第ｉのメモリーブロックに対して前記印加電圧を供給し、前記第ｉのメモリーブロックへの前記入力データが第２の論理レベルである場合には、前記第ｉのメモリーブロックに対して前記印加電圧を非供給にしてもよい。
【００２４】
このようにすれば、第ｉのメモリーブロックへの入力データが第１の論理レベルである場合には、第ｉのメモリーブロックに対して印加電圧が供給される。そして例えば第ｉのメモリーブロックのうちの書き込み対象となる不揮発性メモリーセルの書き込み動作が行われて、その記憶状態を書き込み状態に変化させることが可能になる。一方、第ｉのメモリーブロックへの入力データが第２の論理レベルである場合には、第ｉのメモリーブロックには印加電圧が供給されないようになるため、書き込み動作時のディスターブ等を抑止できる。
【００２５】
本発明の他の態様は、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルを有するメモリーセルアレイと、前記複数の不揮発性メモリーセルのうちの消去対象メモリーセルに対する消去動作の制御を行う消去制御回路とを含み、前記消去制御回路は、一括消去で消去動作を行う場合には、前記消去対象メモリーセルに対応するビット線がフローティング状態に設定される第１の消去動作制御を行い、部分消去で消去動作を行う場合には、前記消去対象メモリーセルに対応する前記ビット線が低電位電源電圧に設定される第２の消去動作制御を行う不揮発性記憶装置に関係する。
【００２６】
本発明の他の態様によれば、第１の消去動作制御では、ビット線がフローティング状態に設定されるから、消去電流を小さく抑えることができる。また、第２の消去動作制御では、ビット線が低電位電源電圧に設定されるから、消去効率を高めることができる。従って、一括消去で消去動作を行う場合には、第１の消去動作制御により消去電流の増加を抑えて消去動作を行うことができる。一方、部分消去で消去動作を行う場合には、第２の消去動作制御により消去効率を高めて、消去しにくいメモリーセルを消去回数の増加を抑えながら確実に消去することができる。その結果、過消去ビットの発生を抑えることができるから、不揮発性記憶装置のエンデュランス特性を向上させることなどが可能になる。
【００２７】
本発明の他の態様は、上記のいずれかに記載の不揮発性記憶装置を含む集積回路装置及び電子機器に関係する。
【図面の簡単な説明】
【００２８】
【図１】不揮発性メモリーセルの構造の一例。
【図２】図２（Ａ）、図２（Ｂ）は、不揮発性メモリーセルの各動作を説明する図。
【図３】メモリーセルアレイの詳細な構成例（第１の消去動作制御）。
【図４】メモリーセルアレイの詳細な構成例（第２の消去動作制御）。
【図５】不揮発性記憶装置の基本的な構成例。
【図６】消去制御回路の動作を説明するフローチャート。
【図７】不揮発性記憶装置の変形例。
【図８】図８（Ａ）、図８（Ｂ）は、不揮発性記憶装置の変形例の消去動作を説明する図。
【図９】図９（Ａ）、図９（Ｂ）は、不揮発性記憶装置の変形例の書き込み動作を説明する図。
【図１０】図１０（Ａ）、図１０（Ｂ）は、集積回路装置及び電子機器の構成例。
【発明を実施するための形態】
【００２９】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３０】
１．不揮発性メモリーセル
図１は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型を示したものである。なお、本実施形態の不揮発性メモリーセルは図１に示す構造に限定されるものではない。
【００３１】
図１に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。
【００３２】
ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ３Ｎ４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ２層）で形成される。これによりＭＯＮＯＳ構造が実現される。
【００３３】
ＭＯＮＯＳ型のメモリーセルでは、チャネルを走行する電子の一部がホットエレクトロンとなり、第１のゲート絶縁層５３０の障壁を越えて、ゲート電荷蓄積層５４０に捕獲される（トラップされる）ことで、データの書き込みが行われる。すなわち、ゲート電荷蓄積層５４０にトラップされた電荷の有無によって、メモリーセルのしきい値電圧が変化することで、記憶されたデータの０、１を判定する。具体的には、書き込み動作によりゲート電荷蓄積層５４０に負電荷が蓄積された状態（例えばデータ０の状態）では、しきい値電圧が高くなる。一方、消去動作ではバンド間トンネル効果で発生したホール（正孔）の一部が電界により加速されてホットホールになりゲート電荷蓄積層５４０に注入される。注入されたホールがトラップされた負電荷を電気的に中和することで、データが消去される（例えばデータ１の状態になる）。
【００３４】
図２（Ａ）、図２（Ｂ）は、不揮発性メモリーセル（ＭＯＮＯＳ型）の各動作（消去、書き込み、読み出し）を説明する図である。後述するように、本実施形態の不揮発性記憶装置では、第１及び第２の消去動作制御が用いられる。
【００３５】
図２（Ａ）に示す消去動作は、第１の消去動作制御によるものであって、ワード線ＷＬは低電位電源電圧ＶＳＳ（例えば０Ｖ）、ソース線ＳＬは印加電圧ＶＰＰ、ビット線ＢＬはフローティング状態に設定される。この消去動作によりデータ１が記憶される。また書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。この書き込み動作によりデータ０が記憶される。また読み出し動作時には、ワード線ＷＬは通常の回路の電源電圧ＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータ１又は０が読み出される。
【００３６】
ここで印加電圧ＶＰＰは、例えば消去動作（データ消去）及び書き込み動作（データ書き込み）に用いられる電圧である。また印加電圧ＶＰＰは、通常の回路の電源電圧ＶＤＤよりも高い電位の電圧（例えば５Ｖ以上の電圧）であり、例えば不揮発性メモリーセルのソース又はゲートに印加される電圧である。
【００３７】
図２（Ｂ）に示す消去動作は、第２の消去動作制御によるものであって、ワード線ＷＬは低電位電源電圧ＶＳＳ（例えば０Ｖ）、ソース線ＳＬは印加電圧ＶＰＰ、ビット線ＢＬは低電位電源電圧ＶＳＳに設定される。第１、第２の消去動作制御の違いは、ビット線ＢＬの設定であって、第１の消去動作制御ではビット線ＢＬがフローティング状態に設定されるが、第２の消去動作制御ではビット線ＢＬがＶＳＳに設定される。なお、書き込み及び読み出し動作については、図２（Ａ）と同一である。
【００３８】
消去動作時にビット線ＢＬをＶＳＳに設定することで、不揮発性メモリーセルの消去効率が向上する。しかしその反面、消去電流が増加するという問題がある。例えば、一括消去やメモリーブロック単位（又はセクター単位）での消去など消去対象メモリーセルが多い場合には、消去動作時にビット線ＢＬをＶＳＳに設定すると、消去電流による電圧降下が大きくなり、所定の印加電圧がメモリーセルに供給されないという問題がある。そのために、一括消去などでは、消去動作時にビット線ＢＬをＶＳＳに設定することが難しい。
【００３９】
一方、消去動作時にビット線ＢＬをフローティング状態に設定すると、上記の消去電流による電圧降下は生じないが、消去効率が低いために、消去しにくいメモリーセルを消去するために多数回の消去動作が必要になる。その結果、既に消去された大部分のメモリーセルに対しては、過剰な消去動作が行われることになり、過消去状態のメモリーセルが生じるおそれがある。この過消去状態のメモリーセルは、しきい値電圧が低くなりすぎてオフ状態でのリーク電流が増加すること、書き込みにくくなることなどの問題があり、書き換え可能回数の向上を難しくしている。
【００４０】
本実施形態の不揮発性記憶装置によれば、上述した消去動作の課題を解決するための手段を提供することができる。本実施形態の不揮発性記憶装置では、消去動作の制御を行う消去制御回路が設けられ、この消去制御回路が第１、第２の消去動作制御を行う。消去制御回路は、消去対象メモリーセルが多い場合には、第１の消去動作制御を行い、消去対象メモリーセルが少ない場合には、第２の消去動作制御を行う。第１の消去動作制御では、消去対象メモリーセルに対応するビット線がフローティング状態に設定される。また、第２の消去動作制御では、消去対象メモリーセルに対応するビット線が低電位電源電圧に設定される。
【００４１】
ここで消去対象メモリーセルが多い場合とは、例えば消去対象となるメモリーセルの個数が、基準となる個数以上である場合である。また消去対象メモリーセルが少ない場合とは、例えば消去対象となるメモリーセルの個数が、基準となる個数未満である場合である。
【００４２】
具体的には、例えば一括消去で消去動作を行う場合には、第１の消去動作制御を行い、部分消去で消去動作を行う場合には、第２の消去動作制御を行う。或いは、例えばセクター単位で消去動作を行う場合には、第１の消去動作制御を行い、またセクター内の選択された不揮発性メモリーセルを消去対象として消去動作を行う場合には、第２の消去動作制御を行ってもよい。さらにセクター内において、ワード線選択信号とカラム選択信号とによって選択された不揮発性メモリーセルに対して第２の消去動作制御を行ってもよい。
【００４３】
このようにすることで、消去対象メモリーセルが多い場合には、第１の消去動作制御により消去電流の増加を抑えて消去動作を行うことができる。一方、消去対象メモリーセルが少ない場合には、第２の消去動作制御により消去効率を高めて、消去しにくいメモリーセルを消去回数の増加を抑えながら確実に消去することができる。その結果、過消去状態のメモリーセルの発生を抑えることができるから、不揮発性記憶装置のエンデュランス特性（書き換え可能回数）を向上させることなどが可能になる。
【００４４】
２．不揮発性記憶装置
図３に、本実施形態のメモリーセルアレイの詳細な構成例（第１の消去動作制御）を示す。メモリーセルアレイは、電気的に書き換え及び消去可能な複数の不揮発性メモリーセルＭ１１、Ｍ１２・・・、複数のワード線ＷＬ１、ＷＬ２・・・、複数のソース線ＳＬ１、ＳＬ２・・・及び複数のビット線ＢＬ１、ＢＬ２・・・を含む。各不揮発性メモリーセルは、各ワード線（各ソース線）と各ビット線の交差位置に対応する場所に設けられる。なおビット線、ワード線、ソース線の本数は任意である。
【００４５】
なお、本実施形態の不揮発性記憶装置は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００４６】
図３に示すように、第１の消去動作制御により、ワード線ＷＬ１、ＷＬ２・・・は低電位電源電圧ＶＳＳに設定され、ソース線ＳＬ１、ＳＬ２・・・は印加電圧ＶＰＰに設定され、ビット線ＢＬ１、ＢＬ２・・・はフローティング状態に設定される。上述したように、第１の消去動作制御は、一括消去やメモリーブロック単位（又はセクター単位）での消去など消去対象メモリーセルが多い場合に行われる。図３では一部だけを示しているが、例えばメモリーブロック単位の消去では、消去対象となるメモリーブロックに含まれる全てのワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬについて、図２（Ａ）に示したように設定される。また例えばセクター単位での消去では、消去対象となるセクターに含まれる全てのワード線ＷＬ、ソース線ＳＬ、ビット線ＢＬについて、図２（Ａ）に示したように設定される。
【００４７】
図４に、本実施形態のメモリーセルアレイの詳細な構成例（第２の消去動作制御）を示す。不揮発性メモリーセルＭ１１、Ｍ１２・・・、複数のワード線ＷＬ１、ＷＬ２・・・、複数のソース線ＳＬ１、ＳＬ２・・・及び複数のビット線ＢＬ１、ＢＬ２・・・の構成は、図３と同様である。
【００４８】
図４に示すように、第２の消去動作制御により、例えばワード線ＷＬ１、ＷＬ２・・・は低電位電源電圧ＶＳＳに設定され、ソース線ＳＬ１は印加電圧ＶＰＰに設定され、他のソース線ＳＬ２、ＳＬ３・・・はＶＳＳに設定され、ビット線ＢＬ１〜ＢＬ４はＶＳＳに設定される。こうすることで、図４のＢ１に示す選択されたメモリーセルＭ１１〜Ｍ１４を消去対象メモリーセルとして、第２の消去動作制御が行われる。
【００４９】
第２の消去動作制御は、例えば部分消去で消去動作を行う場合、セクター内の選択された不揮発性メモリーセルを消去対象として消去動作を行う場合、或いはセクター内においてワード線選択信号とカラム選択信号とによって選択された不揮発性メモリーセルを消去対象として消去動作を行う場合などに行われる。
【００５０】
第２の消去動作制御において消去対象となるメモリーセルは、後述するように、第１の消去動作制御による一括消去（ブロック単位消去など）後の消去ベリファイの結果に基づいて選択される。例えば図４において、第１の消去動作制御による一括消去の後、消去ベリファイによりメモリーセルＭ１３が未消去であることが判明した場合には、Ｍ１３を含む複数のメモリーセルを消去対象メモリーセルとして第２の消去動作制御が行われる（図４のＢ１）。
【００５１】
以上説明したように、本実施形態の不揮発性記憶装置によれば、一括消去（ブロック単位又はセクター単位の消去）など消去対象メモリーセルが多い場合には、第１の消去動作制御により消去電流の増加を抑えて消去動作を行うことができる。そして第１の消去動作で消去されないメモリーセルがあった場合には、その未消去メモリーセル又はその未消去メモリーセルを含む複数のメモリーセルを消去対象として、第２の消去動作制御により消去効率を高めて確実に消去することができる。その結果、過消去状態のメモリーセルの発生を抑えることができるから、不揮発性記憶装置のエンデュランス特性（書き換え可能回数）を向上させることなどが可能になる。
【００５２】
図５に、本実施形態の不揮発性記憶装置の基本的な構成例を示す。この不揮発性記憶装置は、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型又はフローティングゲート型などの不揮発性記憶装置であって、消去制御回路ＥＲＣＮ、メモリーブロックＭＢ１、ＭＢ２・・・と、アドレスバッファーＡＤＢＦと、ローアドレスデコーダーＲＤＥＣと、カラムデコーダーＣＤＥＣとを含む。なお、本実施形態の記憶装置は図５の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５３】
消去制御回路ＥＲＣＮは、消去対象メモリーセルに対する消去動作の制御を行う回路であって、上述したように、消去対象メモリーセルが多い場合（一括消去など）には、第１の消去動作制御を行い、消去対象メモリーセルが少ない場合（部分消去など）には、第２の消去動作制御を行う。消去制御回路ＥＲＣＮは、消去ベリファイの結果に基づいて、消去対象メモリーセルを選択し、第２の消去動作制御を行う。具体的には、例えば、消去制御回路ＥＲＣＮは、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、アドレスバッファーＡＤＢＦなどを制御して、第１、第２の消去動作制御を行う。
【００５４】
メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、入出力バッファーＩＯ１を含む。メモリーブロックＭＢ２は、メモリーセルアレイＭＡ２、ワード・ソース線ドライバーＷＳＤＲ２１、ＷＳＤＲ２２、読み出し＆書き込み回路ＲＷＣ２、入出力バッファーＩＯ２を含む。
【００５５】
メモリーセルアレイＭＡ１は、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルを含む。この不揮発性メモリーセルとしては、例えば図１に示したＭＯＮＯＳ構造のメモリーセルを用いることができる。
【００５６】
メモリーセルアレイＭＡ１は、セクターＳＴ１１〜ＳＴ１４に分割され、セクター消去では各セクター毎に消去動作が行われる。なお、各メモリーセルアレイのセクター数は４に限定されるものではなく、任意である。
【００５７】
ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２は、各メモリーセルに接続されるワード線及びソース線に、読み出し、書き込み、消去の各動作に必要な電圧を印加させるための回路である。
【００５８】
読み出し＆書き込み回路ＲＷＣ１は、メモリーブロックＭＢ１からのデータの読み出しや、ＭＢ１へのデータの書き込みを行うための回路であり、センスアンプやビット線のライトドライバーなどにより構成される。例えばメモリーブロックＭＢ１からのデータの読み出し時には、読み出し＆書き込み回路ＲＷＣ１のセンスアンプが、ビット線の電位をセンシングして増幅することで、データの読み出しが実現される。またメモリーブロックＭＢ１へのデータの書き込み時には、読み出し＆書き込み回路ＲＷＣ１のライトドライバーが、例えばカラムデコーダーＣＤＥＣにより選択されたビット線をＶＳＳに設定することで、データの書き込み動作が実現される。
【００５９】
入出力バッファーＩＯ１は、外部の処理部（ＣＰＵ、制御回路等）が、データを書き込んだり、データを読み出すためのバッファーである。例えば書き込み動作時には、処理部が、メモリーブロックＭＢ１に書き込むべき入力データを、入出力バッファーＩＯ１（書き込み用のデータレジスター）に書き込む。また読み出し動作時には、読み出し＆書き込み回路ＲＷＣ１により読み出されたデータが、入出力バッファーＩＯ１（読み出し用のデータレジスター）を介して処理部により読み出される。
【００６０】
なおメモリーブロックＭＢ２の構成・動作はメモリーブロックＭＢ１と同様であるため、詳細な説明は省略する。
【００６１】
図６は、消去制御回路ＥＲＣＮの動作を説明するフローチャートである。以下では、図６に示すステップＳ１〜Ｓ１１に従って、消去制御回路ＥＲＣＮの動作を説明する。
【００６２】
最初に消去回数をカウントする変数Ｎの初期値を０に設定し、セクター消去（一括消去、ブロック消去）回数の上限値Ｋ及びセクター消去回数に部分消去回数を加えた全消去回数の上限値Ｌを設定する（ステップＳ１）。セクター消去回数の上限値Ｋ及び全消去回数の上限値Ｌは、消去されにくいメモリーセルが確実に消去され、且つ過消去状態のメモリーセル（過消去ビット）が発生しないように値を決める。
【００６３】
次にセクター消去（一括消去、ブロック消去）を実行する（ステップＳ２）。この消去動作は、第１の消去動作制御により行われる。すなわち、消去対象メモリーセルに対応するビット線をフローティング状態に設定して消去動作を実行する。
【００６４】
次に消去回数をカウントする変数Ｎに１を加える（ステップＳ３）。
【００６５】
次に消去ベリファイを実行する（ステップＳ４）。具体的には、上記のセクター消去を実行したメモリーセルについて読み出し動作を行い、読み出されたデータが例えば１であれば消去された状態であり、０であれば消去されていない状態であると判断する。全てのメモリーセルが消去されている場合は、消去動作がパスし（ステップＳ１０）、消去動作制御を終了する。
【００６６】
消去されていないメモリーセルが存在する場合には、ステップＳ５に進み、消去回数Ｎがセクター消去回数の上限値Ｋより小さければステップＳ２に戻り、再びセクター消去を行う。このようにして、未消去メモリーセルが残っている場合は、消去回数Ｎがセクター消去回数の上限値Ｋに達するまでセクター消去を繰り返す。
【００６７】
未消去メモリーセルが残り、且つ消去回数Ｎがセクター消去回数の上限値Ｋに達した場合は、部分消去を実行する（ステップＳ６）。この部分消去は、未消去メモリーセル又は未消去メモリーセルを含む複数のメモリーセルを消去対象として、第２の消去動作制御により行われる。すなわち、消去対象メモリーセルに対応するビット線を低電位電源電圧ＶＳＳに設定して消去動作を実行する。
【００６８】
部分消去を実行した後、消去回数Ｎに１を加える（ステップＳ７）。
【００６９】
次に消去ベリファイを実行する（ステップＳ８）。具体的には、上記の部分消去を実行したメモリーセルについて読み出し動作を行い、読み出されたデータが例えば１であれば消去された状態であり、０であれば消去されていない状態であると判断する。全てのメモリーセルが消去されている場合は、消去動作をパスし（ステップＳ１０）、消去動作制御を終了する。
【００７０】
消去されていないメモリーセルが存在する場合には、ステップＳ９に進み、消去回数Ｎが全消去回数の上限値Ｌより小さければステップＳ６に戻り、再び部分消去を行う。このようにして、未消去メモリーセルが残っている場合は、消去回数Ｎが全消去回数の上限値Ｌに達するまで部分消去を繰り返す。
【００７１】
未消去メモリーセルが残り、且つ消去回数Ｎが全消去回数の上限値Ｌに達した場合は、消去動作がフェイルし（ステップＳ１１）、消去動作制御を終了する。
【００７２】
以上説明したように、本実施形態の不揮発性記憶装置によれば、消去しにくいメモリーセルがある場合でも、消去対象メモリーセルを限定して第２の消去動作制御を行うことができるから、消去効率を高めて、消去回数の増加を抑えながら確実に消去することができる。その結果、過消去状態のメモリーセルの発生を抑えることができるから、不揮発性記憶装置のエンデュランス特性（書き換え可能回数）を向上させることなどが可能になる。
【００７３】
３．不揮発性記憶装置の変形例
図７に本実施形態の不揮発性記憶装置の変形例を示す。図７に示すように本実施形態の不揮発性記憶装置の変形例は、複数のメモリーブロックＭＢ１〜ＭＢ４（広義には第１〜第Ｎのメモリーブロック。Ｎは２以上の整数）と、複数の電源スイッチ回路ＳＣ１〜ＳＣ４（広義には第１〜第Ｎの電源スイッチ回路）を含む。なお、本実施形態の不揮発性記憶装置は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。また図７では、説明の簡素化のために、メモリーブロックや電源スイッチ回路の個数が４であり、入力データＤ０〜Ｄ３のビット数が４である場合を示しているが、メモリーブロック及び電源スイッチ回路の個数や入力データのビット数は４には限定されず、任意（例えば８、１６、３２等）である。
【００７４】
ＭＢ１〜ＭＢ４（第１〜第Ｎのメモリーブロック）の各メモリーブロックには、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルが設けられる。具体的には不揮発性メモリーセルがアレイ配置（２次元又は１次元アレイ配置）される。不揮発性メモリーセルとしては、ＭＯＮＯＳ型、フローティングゲート型、強誘電体型、相変化型、磁気抵抗型などの種々のタイプのメモリーセルを想定できる。
【００７５】
ＭＢ１〜ＭＢ４の各メモリーブロックには、複数のワード線と複数のソース線と複数のビット線が設けられ、各ワード線と各ビット線の交差位置に対応する場所に各不揮発性メモリーセルが配置される。また各ソース線は、各ワード線に対応して配線され、不揮発性メモリーセルのソースに接続される。また各ソース線に対応して、各ソーススイッチ回路が設けられる。また各ワード線により不揮発性メモリーセル（メモリートランジスター）のゲートが制御され、各ビット線は不揮発性メモリーセルのドレインに接続される。また後述するように、各メモリーブロックは、読み出し＆書き込み回路（センスアンプ＆ライトドライバー）や、ワード線やソース線を駆動するワード・ソース線ドライバーなどを含むことができる。
【００７６】
電源スイッチ回路ＳＣ１〜ＳＣ４（第１〜第Ｎの電源スイッチ回路）は、メモリーブロックＭＢ１〜ＭＢ４（第１〜第Ｎのメモリーブロック）に対応して設けられる。例えば電源スイッチ回路ＳＣ１はメモリーブロックＭＢ１に対応して設けられ、電源スイッチ回路ＳＣ２はメモリーブロックＭＢ２に対応して設けられる。同様にＳＣ３、ＳＣ４はＭＢ３、ＭＢ４に対応して設けられる。そして電源スイッチ回路ＳＣ１〜ＳＣ４は、印加電圧ＶＰＰをメモリーブロックＭＢ１〜ＭＢ４に供給するスイッチ制御（電源供給制御）を行う。
【００７７】
ここで印加電圧ＶＰＰは、少なくとも書き込み動作（データ書き込み）に用いられる電圧であり、例えば消去動作（データ消去）にも用いることができる。また印加電圧ＶＰＰは、通常の回路の電源電圧ＶＤＤ（動作電源電圧）よりも高い電位の電圧（例えば５Ｖ以上の電圧）であり、例えば不揮発性メモリーセルのソースに印加される電圧である。この印加電圧ＶＰＰは、例えば不揮発性記憶装置が設けられる集積回路装置（ＩＣ）の外部端子から、電源スイッチ回路ＳＣ１〜ＳＣ４に対して供給してもよい。或いは図示しない昇圧回路（チャージポンプ回路）を内蔵させて、この昇圧回路により印加電圧ＶＰＰを生成し、この昇圧回路から電源スイッチ回路ＳＣ１〜ＳＣ４にＶＰＰを供給してもよい。
【００７８】
そしてＳＣ１〜ＳＣ４の各電源スイッチ回路（第ｉの電源スイッチ回路。１≦ｉ≦Ｎ）は、ＭＢ１〜ＭＢ４の各メモリーブロック（第ｉのメモリーブロック）への入力データに基づいて、各メモリーブロックに印加電圧ＶＰＰを供給するか否かを切り替える。例えば図７では、入力データとして４ビット（広義にはＮビット）の入力データ（Ｄ０〜Ｄ３）が入力される。そして、ＳＣ１〜ＳＣ４の各電源スイッチ回路（第ｉの電源スイッチ回路）は、４ビット（Ｎビット）の入力データの各ビット（第ｉビット）のデータに基づいて、各メモリーブロック（第ｉのメモリーブロック）に印加電圧ＶＰＰを供給するか否かを切り替える。
【００７９】
具体的には電源スイッチ回路ＳＣ１（第１の電源スイッチ回路）は、入力データＤ０（第１のビット）に基づいて、メモリーブロックＭＢ１に印加電圧ＶＰＰを供給するか否かを切り替える。例えば電源スイッチ回路ＳＣ１は、入力データＤ０が第１の論理レベル（例えばＬレベル）である場合には、メモリーブロックＭＢ１に高電位の印加電圧ＶＰＰを供給する。一方、Ｄ０が第２の論理レベル（例えばＨレベル）である場合には、ＭＢ１にＶＰＰを供給せずに、例えばＶＰＰの供給線ＶＬ１をフローティング状態に設定する。
【００８０】
また電源スイッチ回路ＳＣ２（第２の電源スイッチ回路）は、入力データＤ１（第２のビット）に基づいて、メモリーブロックＭＢ２に印加電圧ＶＰＰを供給するか否かを切り替える。例えば電源スイッチ回路ＳＣ２は、入力データＤ１が第１の論理レベルである場合には、メモリーブロックＭＢ２にＶＰＰを供給する。一方、Ｄ１が第２の論理レベルである場合には、ＭＢ２にＶＰＰを供給せずに、例えばＶＰＰの供給線ＶＬ２をフローティング状態に設定する。電源スイッチ回路ＳＣ３、ＳＣ４も同様である。
【００８１】
次に、図８（Ａ）、図８（Ｂ）を用いて、本実施形態の不揮発性記憶装置の変形例（図７）の消去動作について説明する。
【００８２】
消去動作を行う場合に本実施形態の変形例では、入力データとして消去用データを入力する。例えば外部のＣＰＵ（ＣＰＵコア、マイクロコンピューター）等の処理部が、各メモリーブロックを消去するための消去用データを作成して、不揮発性記憶装置に入力する。この消去用データは、図８（Ａ）、図８（Ｂ）のような各メモリーブロックに対して書き込むデータではなく、消去対象ブロックを選択するために作成されるデータである。
【００８３】
例えば図８（Ａ）では、メモリーブロックＭＢ１が消去対象ブロックとなっている。この場合には、入力データである消去用データＤ０がＨレベルに設定され、消去用データＤ１、Ｄ２、Ｄ３はＬレベルに設定される。即ち、入力データの設定を行う処理部（ＣＰＵ等）が、Ｄ０＝Ｈレベル、Ｄ１＝Ｄ２＝Ｄ３＝Ｌレベルとなるような消去用データを作成して、不揮発性記憶装置に入力する。これらの消去用データは、不揮発性記憶装置の入出力バッファーに設けられる消去用のデータレジスターに書き込まれる。
【００８４】
そしてＳＣ１〜ＳＣ４の各電源スイッチ回路（第ｉの電源スイッチ回路）は、消去動作時には、入力された消去用データに基づいて、ＭＢ１〜ＭＢ４の各メモリーブロック（第ｉのメモリーブロック）に、消去用の印加電圧ＶＰＰを供給するか否かを切り替える。具体的には各電源スイッチ回路は、消去用データがＬレベル（第１の論理レベル）である場合には、対応するメモリーブロックに対して消去用の印加電圧ＶＰＰを非供給にし、消去用データがＨレベル（第２の論理レベル）である場合には、対応するメモリーブロックに対して消去用の印加電圧を供給する。
【００８５】
例えば図８（Ａ）の消去動作において、電源スイッチ回路ＳＣ１（第１の電源スイッチ回路）は、消去用データＤ０がＨレベル（第２の論理レベル）に設定されているため、メモリーブロックＭＢ１に対して消去用の印加電圧ＶＰＰを供給する。これにより、メモリーブロックＭＢ１の不揮発性メモリーセルのソースにはＶＰＰが印加されて、これらの不揮発性メモリーセルの消去動作が実行される。
【００８６】
一方、図８（Ａ）の消去動作において、電源スイッチ回路ＳＣ２、ＳＣ３、ＳＣ４（第２、第３、第４の電源スイッチ回路）は、消去用データＤ１、Ｄ２、Ｄ３がＬレベル（第１の論理レベル）に設定されているため、メモリーブロックＭＢ２、ＭＢ３、ＭＢ４に対して、消去用の印加電圧ＶＰＰを非供給にする。即ち供給線ＶＬ２、ＶＬ３、ＶＬ４を例えばフローティング状態（ハイインピーダンス状態）に設定する。これにより、メモリーブロックＭＢ２、ＭＢ３、ＭＢ４の不揮発性メモリーセルのソースにはＶＰＰが印加されないようになるため、これらの不揮発性メモリーセルの消去動作は行われないようになる。
【００８７】
例えば図８（Ｂ）では、メモリーブロックＭＢ２が消去対象ブロックとなっている。この場合には、入力データである消去用データＤ１がＨレベルに設定され、消去用データＤ０、Ｄ２、Ｄ３はＬレベルに設定される。
【００８８】
即ち図８（Ｂ）の消去動作において、電源スイッチ回路ＳＣ２は、消去用データＤ１がＨレベルであるため、メモリーブロックＭＢ２に対して、印加電圧ＶＰＰを供給する。これにより、メモリーブロックＭＢ２の不揮発性メモリーセルのソースにはＶＰＰが印加されて、これらの不揮発性メモリーセルの消去動作が実行される。
【００８９】
一方、図８（Ｂ）の消去動作において、電源スイッチ回路ＳＣ１、ＳＣ３、ＳＣ４は、消去用データＤ１、Ｄ３、Ｄ４がＬレベルに設定されているため、ＭＢ１、ＭＢ３、ＭＢ４に対してＶＰＰを非供給にして、ＶＬ１、ＶＬ３、ＶＬ４をフローティング状態に設定する。これにより、ＭＢ１、ＭＢ３、ＭＢ４の不揮発性メモリーセルのソースにはＶＰＰが印加されないようになるため、消去動作は行われないようになる。
【００９０】
次に、図９（Ａ）、図９（Ｂ）を用いて、本実施形態の不揮発性記憶装置の変形例（図７）の書き込み動作について説明する。図９（Ａ）ではワード線ＷＬ１（メインワード線）が選択されており、図９（Ｂ）ではワード線ＷＬ２が選択されている。
【００９１】
図９（Ａ）のワード線ＷＬ１の選択時には、４ビットの入力データとして、例えばＤ０＝Ｌ、Ｄ１＝Ｈ、Ｄ２＝Ｈ、Ｄ３＝Ｌが入力されている。ここでＤ０はＬＳＢのビットであり、Ｄ３はＭＳＢのビットである。この場合に、ＳＣ１〜ＳＣ４の各電源スイッチ回路は、入力データ（入力データの各ビット）が、例えばＬレベル（第１の論理レベル）である場合には、印加電圧ＶＰＰを供給し、Ｈレベル（第２の論理レベル）である場合には、ＶＰＰを非供給（例えばフローティング）にする。
【００９２】
そして図９（Ａ）では、ワード線ＷＬ１の選択時のメモリーブロックＭＢ１、ＭＢ４の入力データＤ０、Ｄ３はＬレベルになっている。従って、電源スイッチ回路ＳＣ１、ＳＣ４は、メモリーブロックＭＢ１、ＭＢ４に対してＶＰＰを供給する。これにより、メモリーブロックＭＢ１、ＭＢ４の不揮発性メモリーセルのうち、ワード線ＷＬ１（及びビット線）により選択された不揮発性メモリーセルに対して、入力データ（Ｌレベル）が書き込まれることになる。具体的には、選択された不揮発性メモリーセルのソースにＶＰＰが印加されて、入力データが書き込まれる。
【００９３】
一方、図９（Ａ）では、ワード線ＷＬ１の選択時のメモリーブロックＭＢ２、ＭＢ３の入力データＤ１、Ｄ２はＨレベルになっている。従って、電源スイッチ回路ＳＣ２、ＳＣ３は、メモリーブロックＭＢ２、ＭＢ３に対してＶＰＰを供給せずに、供給線ＶＬ２、ＶＬ３をフローティング状態に設定する。従って、メモリーブロックＭＢ２、ＭＢ３の不揮発性メモリーセルは、ワード線ＷＬ１により選択された不揮発性メモリーセルであっても、そのソースにＶＰＰが供給されないため、入力データの書き込みは行われないようになる。
【００９４】
本実施形態では、書き込み状態（プログラム状態）の不揮発性メモリーセルからデータを読み出した場合には、Ｌレベル（論理０）のデータが読み出され、消去状態の不揮発性メモリーセルからデータを読み出した場合には、Ｈレベル（論理１）のデータが読み出されるように規定している。従って、図９（Ａ）のメモリーブロックＭＢ１、ＭＢ４のうちＷＬ１により選択された不揮発性メモリーセルでは、ＶＰＰがソースに供給されて入力データが書き込まれることで、例えば消去状態（論理１）であった場合には、書き込み状態（論理０）に遷移し、そのデータを読み出した場合には、Ｌレベルが読み出されるようになる。一方、メモリーブロックＭＢ２、ＭＢ３の不揮発性メモリーセルでは、入力データが書き込まれないことで、消去状態（論理１）が維持され、そのデータを読み出した場合には、Ｈレベルが読み出されるようになる。
【００９５】
図９（Ｂ）では、ワード線ＷＬ２の選択時のメモリーブロックＭＢ３、ＭＢ４の入力データＤ２、Ｄ３はＬレベルになっている。従って、電源スイッチ回路ＳＣ３、ＳＣ４はＭＢ３、ＭＢ４に対してＶＰＰを供給する。これにより、ＭＢ３、ＭＢ４の不揮発性メモリーセルのうち、ワード線ＷＬ２（及びビット線）により選択された不揮発性メモリーセルに対して、そのソースにＶＰＰが供給されて入力データ（Ｌレベル）が書き込まれるようになる。
【００９６】
一方、図９（Ｂ）では、ワード線ＷＬ２の選択時のメモリーブロックＭＢ１、ＭＢ２の入力データＤ０、Ｄ１はＨレベルになっている。従って、電源スイッチ回路ＳＣ１、ＳＣ２はＭＢ１、ＭＢ２に対してＶＰＰを供給しない。従って、ＭＢ１、ＭＢ２の不揮発性メモリーセルは、ワード線ＷＬ２により選択された不揮発性メモリーセルであっても、そのソースにＶＰＰが供給されないため、入力データの書き込みは行われないようになる。
【００９７】
以上のように本実施形態では、各メモリーブロックに高電位の印加電圧ＶＰＰを供給するか否かを各メモリーブロックの入力データに基づいて切り替えている。消去動作時においては、入力データである消去用データに応じてＶＰＰの供給を切り替えている。即ち、通常は書き込みデータとして使用される入力データを、消去用データとして使用し、この消去用のデータの設定により、消去対象となるメモリーブロックを選択して、各メモリーブロック毎の選択消去を実現している。これにより過消去メモリーセルの発生を低減でき、エンデュランス特性等を向上できる。
【００９８】
即ち、従来の手法では、例えば図８（Ａ）のＡ１に示すセクター消去を行った時に、Ａ１に示すセクター内に１ビットでも未消去メモリーセルが存在すると、全てのメモリーブロックのセクターに対して高電位のＶＰＰが印加されるようになってしまう。このため、過消去されるメモリーセルの発生確率が高くなってしまう。
【００９９】
これに対して本実施形態によれば、図８（Ａ）のＡ１に示すセクター消去を行った場合にも、Ａ１に示すセクター内の不揮発性メモリーセルのうち、メモリーブロックＭＢ１の不揮発性メモリーセルのソースに対してだけＶＰＰが印加され、メモリーブロックＭＢ２、ＭＢ３、ＭＢ４の不揮発性メモリーセルのソースに対してはＶＰＰが印加されないようになる。即ち、消去ベリファイ等により特定されたセクター内の未消去メモリーセルが、メモリーブロックＭＢ１にだけ存在する場合には、このメモリーブロックＭＢ１だけを消去対象として消去動作を実行できる。同様に、図８（Ｂ）のＡ２に示すセクター消去を行った場合にも、Ａ２に示すセクター内の不揮発性メモリーセルのうち、メモリーブロックＭＢ２の不揮発性メモリーセルのソースに対してだけＶＰＰが印加され、メモリーブロックＭＢ１、ＭＢ３、ＭＢ４の不揮発性メモリーセルのソースに対してはＶＰＰが印加されないようになる。即ち、消去ベリファイ等により特定されたセクター内の未消去メモリーセルが、メモリーブロックＭＢ２にだけ存在する場合には、このメモリーブロックＭＢ２だけを消去対象として消去動作を実行できる。
【０１００】
従って、セクター消去時に、消去完了ブロック（図８（Ａ）の場合のＭＢ２、ＭＢ３、ＭＢ４、図８（Ｂ）の場合のＭＢ１、ＭＢ３、ＭＢ４）に対してＶＰＰが印加されないようになるため、過消去メモリーセルの発生確率等を低減でき、エンデュランス特性等の向上を図れる。
【０１０１】
４．集積回路装置及び電子機器
図１０（Ａ）、図１０（Ｂ）に、本実施形態の不揮発性記憶装置を含む集積回路装置及び電子機器の構成例を示す。なお本実施形態の集積回路装置、電子機器は図１０（Ａ）、図１０（Ｂ）の構成には限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０２】
図１０（Ａ）の電子機器は、集積回路装置６００、センサー７００、アンテナ７１０を含む。また集積回路装置６００（マイクロコンピューター等）は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、検出回路６４０、無線回路６５０を含む。
【０１０３】
センサー７００は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。
【０１０４】
集積回路装置６００の検出回路は、センサー７００（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行う。集積回路装置６００の処理部６１０は、各種の演算処理や集積回路装置６００の全体的な制御を行う。この処理部６１０は、ＣＰＵ等のプロセッサーやＡＳＩＣの制御回路により実現される。記憶部６２０は、各種のデータを記憶するものであり、ＲＡＭ等により実現される。不揮発性記憶装置６３０は、本実施形態の記憶装置であって、電気的にデータの書き込み等が可能な記憶装置である。無線回路６５０は、アンテナ７１０への信号の無線送信処理を行ったり、アンテナ７１０からの信号の無線受信処理を行う。
【０１０５】
図１０（Ｂ）の電子機器は、集積回路装置６００、外部デバイス７２０、電気光学パネル７３０を含む。また集積回路装置６００は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、外部Ｉ／Ｆ部６６０、ドライバー６７０を含む。
【０１０６】
外部デバイス７２０は、電子機器に設けられる種々のデバイスであり、例えば操作部等である。電気光学パネル７３０は、例えば液晶パネル、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬパネル、或いは電気泳動パネル（Electrophoretic Display）などである。
【０１０７】
集積回路装置６００の外部Ｉ／Ｆ（インターフェース）部６６０は、例えばＳＰＩ、ＵＳＢなどの各種のインターフェースのための制御を行う。ドライバー６７０は、電気光学パネル７３０を駆動して画像を表示する制御を行う。
【０１０８】
なお本実施形態の電子機器としては、携帯型情報端末、携帯電話機、ＰＤＡ、携帯型オーディオ機器、時計、リモコン、各種家電装置等の種々の機器を想定できる。
【０１０９】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１１０】
ＭＢ１〜ＭＢ４  メモリーブロック、ＭＡ１、ＭＡ２  メモリーセルアレイ、
Ｍ１１〜Ｍ４４  不揮発性メモリーセル、ＷＬ１〜ＷＬ４  ワード線、
ＳＬ１〜ＳＬ４  ソース線、ＢＬ１〜ＢＬ４  ビット線、
ＷＳＤＲ１１〜ＷＳＤＲ２２  ワード・ソース線ドライバー、
ＲＷＣ１、ＲＷＣ２  読み出し＆書き込み回路、ＩＯ１、ＩＯ２  入出力バッファー、
ＡＤＢＦ  アドレスバッファー、ＲＤＥＣ  ローアドレスデコーダー、
ＣＤＥＣ  カラムデコーダー、ＳＴ１１〜ＳＴ２４  セクター、
ＥＲＣＮ  消去制御回路、
５１０  半導体層、５２０  ソースドレイン領域、５３０  第１のゲート絶縁層、
５４０  ゲート電荷蓄積層、５５０  第２のゲート絶縁層、５６０  ゲート導電層、
５７０  絶縁層、
６００  集積回路装置、６１０  処理部、６２０  記憶部、６３０  不揮発性記憶装置、
６４０  検出回路、６５０  無線回路、６６０  外部Ｉ／Ｆ部、６７０  ドライバー、
７００  センサー、７１０  アンテナ、７２０  外部デバイス、７３０  電気光学パネル
【図１】
2011192364.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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