(57)【要約】      （修正有）【課題】隣接画素リークや異常な暗時出力発生を抑制する。【解決手段】光発生キャリアを変調ウェル部４５に蓄積し、光発生キャリアによって変調トランジスタの閾値電圧が変化した状態で、選択画素の変調トランジスタのゲート電極６に選択ゲート電圧を印加し、選択画素の変調トランジスタのドレイン部３３にドレイン電圧を印加し、非選択画素の伝達トランジスタのゲート電極に電位を印加して非選択画素の変調トランジスタのソース部からの信号を遮断し、非選択画素の変調トランジスタのソース部の電位を、選択画素の変調トランジスタのソース部の電位よりも低下させることで、選択画素の変調トランジスタのソース部からの信号を選択画素の伝達トランジスタのソース部から検出するシグナル変調動作を行い、伝達トランジスタのソース部に蓄積時のドレイン電圧より低いバイアスを印加することで伝達トランジスタのソース部及びドレイン部の拡散層リセットを行う。【選択図】図２
2011114511.tif 000002
【特許請求の範囲】
【請求項１】
フォトダイオードと、前記フォトダイオードのウェル部に接続された変調ウェル部と、前記変調ウェル部上に形成された変調トランジスタと、前記変調トランジスタのソース部に接続された伝達トランジスタのドレイン部とを有する画素を複数備えた固体撮像装置の駆動方法において、
前記フォトダイオードのウェル部に光発生キャリアを蓄積し、前記光発生キャリアを前記変調ウェル部に蓄積する蓄積動作を行い、
前記変調ウェル部に蓄積された光発生キャリアによって前記変調トランジスタの閾値電圧が変化した状態で、選択画素の変調トランジスタのゲート電極に選択ゲート電圧を印加し、前記選択画素の変調トランジスタのドレイン部にドレイン電圧を印加し、非選択画素の伝達トランジスタのゲート電極に電位を印加して前記非選択画素の変調トランジスタのソース部からの信号を遮断し、前記非選択画素の変調トランジスタのゲート電極に前記選択ゲート電圧未満の電圧を印加し、前記非選択画素の変調トランジスタのソース部の電位を、前記選択画素の変調トランジスタのソース部の電位よりも低下させることで、前記選択画素の変調トランジスタのソース部からの信号を前記選択画素の伝達トランジスタのソース部から検出するシグナル変調動作を行い、
前記選択画素及び前記非選択画素それぞれの変調トランジスタをオフ状態とすると共に伝達トランジスタをオン状態としたところに、前記伝達トランジスタのソース部に蓄積時のドレイン電圧より低いバイアスを印加することで前記伝達トランジスタのソース部及びドレイン部の拡散層リセットを行い、
前記変調ウェル部に残留するキャリアを排出するクリア動作を行うことを特徴とする固体撮像装置の駆動方法。
【請求項２】
請求項１において、
前記クリア動作を行った後に、前記変調ウェル部に光発生キャリアが未だ蓄積されていない状態で、前記シグナル変調動作と同様の動作を行ってノイズ変調動作を行い、
前記拡散層リセットと同様の方法で拡散層リセットを行うことを特徴とする固体撮像装置の駆動方法。
【請求項３】
請求項１又は２において、
前記変調ウェル部はキャリアポケットを有することを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置の駆動方法に関する。
【背景技術】
【０００２】
図５は、従来の固体撮像基板１００の等価回路を示す図である。図６は、図５に示す固体撮像基板の駆動シーケンスを示す図である。
図５に示すように、ＶＭＩＳ型固体撮像素子１２０と伝達トランジスタＴＳとを含む固体撮像装置１３０が配置される画素３は、垂直方向に配列された複数のソースライン６６と水平方向に配列された複数のゲートライン６７との交点に対応して設けられている。また、水平方向に配列される、画素３に含まれる変調トランジスタＴＭのリングゲート電極６は各々ゲートライン６７に接続される。共通ドレインライン６８は、垂直方向に配置され、マトリクス状に配置される画素３に含まれるドレイン部の電位が全て共通の電位を持つよう配列される。そして各画素３に含まれる変調トランジスタＴＭのソース部７は伝達トランジスタＴＳを介して各々ソースライン６６に接続される。この場合、変調トランジスタＴＭはソースフォロワで動作している。ここで伝達トランジスタＴＳにはＰＭＯＳ構造を用いており伝達ＴＲゲートライン６９の電位を下げることで伝達トランジスタＴＳはオンする（伝達トランジスタＴＳはＰＭＯＳ構造を用いているため低電位信号でオンする。）。
【０００３】
ゲートライン６７の１つにオン信号を供給し、さらに伝達ＴＲゲートライン６９から伝達ＴＲゲート電極７０にオン信号を供給することで、ゲートライン６７に共通接続された各画素３は、伝達ＴＲソース部７１と伝達ＴＲドレイン部７２とを導通させることで選択される。そして、選択された各ソース部７から伝達トランジスタＴＳを介してソースライン６６にソース部７の電位が出力される。そしてゲートライン６７と伝達ＴＲゲートライン６９とに、オン信号を順次シフトさせながら供給することで、オン信号が供給される各画素３から画素信号が読み出される。
【０００４】
各画素３の特性ばらつきや、各種ノイズの除去のために、変調動作において、選択行の光信号の変調動作に続いて、その選択行の画素３をクリアする。そして、引き続き、クリアした状態で変調動作を行う。次に、光発生キャリア量に対応するソース電位と、クリアした状態でのソース電位の差分信号を算出し、正味の光信号成分を映像信号として出力する。この映像信号の検出手段によれば各画素３が有する閾値の分布や、ばらつきなどを打ち消すことができ、より高いＳＮ比を有する画素信号の抽出を可能としている。
【０００５】
次に、図５及び図６を参照して駆動シーケンスとして画素３のフォトダイオードＰＤの光検出及び光発生キャリアの収集動作並びに変調トランジスタＴＭの動作について説明する。まず、光キャリアの蓄積動作について説明する。続けて、光キャリア量の検出を行うシグナル変調（Ｓ変調）動作、クリア動作を説明し、最後にノイズ変調（Ｎ変調）動作について説明する。Ｓ変調動作、クリア動作及びＮ変調動作は、読出し動作に相当する。
【０００６】
最初に光キャリアの蓄積動作について説明する。この場合には、図５に示すように、ゲートライン６７を介して変調トランジスタＴＭのリングゲート電極６に低いゲート電圧を印加し、共通ドレインライン６８を介してドレイン部に例えば約２〜４Ｖの電圧を印加する。これにより、フォトダイオードＰＤのウェル部（図示せず）が空乏化する。また、ドレイン部とソース部７との間に電界が生じる。
【０００７】
フォトダイオードＰＤの開口領域を介して入射した光が、空乏化したＰＤのウェル部に入射することで、光発生キャリアが生じる。Ｐ型の収集ウェル部（図示せず）は高濃度のＰ型不純物が導入されてポテンシャルが低くなっており、ＰＤのウェル部に発生した光発生キャリアのうち正孔が収集ウェル部に収集される。さらに、光発生キャリアは収集ウェル部から変調トランジスタＴＭ領域内の変調ウェル部（図示せず）に転送されて、キャリアポケット（図示せず）に蓄積される。
【０００８】
次に、光キャリア量の検出を行うＳ変調動作について説明する。キャリアポケットに蓄積された光発生キャリアによって、変調トランジスタＴＭの閾値電圧が変化する。この状態で、選択された画素３のリングゲート電極６にゲートライン６７を介して例えば約２〜４Ｖの選択ゲート電圧を印加し、ドレイン部に例えば約２〜４Ｖの電圧を印加する。非選択画素３ａには非選択ゲートライン６７ａを介して非選択リングゲート電極６ａに選択されたリングゲート電極６に印加する電圧未満の電圧を供給する。そして、ゲート電圧と連動して変化する非選択ソース部７ａの電位を、選択された画素３のソース部７の電位よりも低下させることで画素３を選択し、画素３からの信号を検出する。
【０００９】
さらに、選択された画素３のソース部７とソースライン６６との間に、例えばＰＭＯＳ構造を用いた伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳはソースライン６６とソース部７との導通／遮断が行えるよう、伝達ＴＲゲートライン６９を介して制御信号が供給される。伝達トランジスタＴＳのゲート電位がＳ変調とＮ変調を行う場合には低電位（ＰＭＯＳ構造のオン）、その他の場合にはオフ状態に保たれる。この場合、選択されていない非選択画素３ａに対しては、非選択伝達ＴＲａゲートライン６９ａから供給される電位により非選択伝達トランジスタＴＳａのゲート電位は高電位（ＰＭＯＳ構造のオフ）に保たれるため、非選択ソース部７ａからの信号は遮断され、選択された変調トランジスタＴＭのソース部７の電位のみがソースライン６６に伝達される。そのため、非選択フォトダイオードＰＤａに強い光ＳＬが入射され、非選択変調トランジスタＴＭａの非選択ソース部７ａからの出力信号が、選択された変調トランジスタＴＭのクリア後のソース部７よりも高くなる場合においても、伝達トランジスタＴＳによりソースライン６６への伝達を防止することができる。選択された変調トランジスタＴＭのソース部７は伝達トランジスタＴＳを介して、ソースライン６６に接続される。ソースライン６６には定電流源（図示せず）が配置され一定の電流を流している。この定電流源と変調トランジスタＴＭとでソースフォロワ回路が形成される。光発生キャリアによる変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して入射光に対応する出力電位が得られる。この動作は図６に示す駆動シーケンスのＳ変調に対応する。
【００１０】
次に、クリア動作について説明する。クリア動作ではキャリアポケット及び変調ウェル部内に残留するキャリアを排出する。例えば、変調トランジスタＴＭのリングゲート電極６に５〜７Ｖの高い電圧を印加する。変調ウェル部下方に位置し且つ基板の比較的浅い位置に形成されたＴＲウェル部（図示せず）の厚さは薄く、また、ＴＲウェル部の下方には高濃度のＰ型埋込層（図示せず）が形成されているので空乏層の伸びは抑えられる。そのため、変調ウェル部に急激なポテンシャル変化が生じ、光発生キャリアを基板側に掃き出すような強い電界が主として変調ウェル部に印加されて、残留した光発生キャリアは、低いリセット電圧でより確実に基板に排出される。
【００１１】
ここで、リングゲート電極６の電位を上昇させる方法として、一旦変調トランジスタＴＭのリングゲート電極６に正電位を与え、次にリングゲート電極６をフローティング動作させる（図示せず）。そしてドレイン部及び／又はソース部７に正電位を与え、容量性結合で昇圧させるブートストラップ動作を行わせ、直接高電圧を印加することなくクリアを行うことができる。
【００１２】
次に、Ｎ変調動作について説明する。ノイズ変調は、クリア後、光発生キャリアが未だ蓄積されていない状態でＳ変調動作を行うものである。バイアス条件その他、Ｓ変調動作と同等のことを行う。この動作は図６のＮ変調に対応する。
【００１３】
このＮ変調動作を行うことで、各画素３が有する閾値のバラツキなどをノイズ信号として得ることが可能となる。上記したシーケンスで求めたＳ変調信号からここで求めたＮ変調信号を引き算することで、正味の光発生キャリア信号を抽出することができる。Ｎ変調動作終了後には、再び蓄積動作が行われ、このサイクルを繰り返すことで画像信号が出力される（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開２００８−２３５７４７公報（段落００４３〜００５８）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
変調トランジスタＴＭのソース部７に接続される伝達トランジスタＴＳの拡散層電位は、変調動作の後も過渡的に高い電位を維持してしまう。従って、図６に示す駆動シーケンスでは、Ｓ変調タイミングからプリチャージタイミング、または、Ｎ変調から蓄積タイミングへの移行過程で、伝達トランジスタＴＳのドレイン電圧の変化（伝達ＴＲドレイン部７２が形成されたＮウェルの電位の降下）に追随できない。その為、過渡的に伝達トランジスタＴＳの拡散層電位とＮウェル電位との差が小さくなり、正孔がＮウェル障壁を越え、自画素や隣接画素のキャリアポケットへと拡散し、隣接画素リークや異常な暗時出力発生の原因となる。これを回避するために、プリチャージのドレイン電圧と蓄積時のドレイン電圧を上げると、クリア不良による出力低下と、ピニング外れ（即ち変調時の変調トランジスタＴＭのチャネル反転状態が弱くなることによる暗時出力の発生）が発生してしまうという問題があった。
【００１６】
本発明の一態様は、隣接画素リークや異常な暗時出力発生を抑制できる固体撮像装置の駆動方法を提供することを課題とする。
【課題を解決するための手段】
【００１７】
本発明の一態様は、フォトダイオードと、前記フォトダイオードのウェル部に接続された変調ウェル部と、前記変調ウェル部上に形成された変調トランジスタと、前記変調トランジスタのソース部に接続された伝達トランジスタのドレイン部とを有する画素を複数備えた固体撮像装置の駆動方法において、
前記フォトダイオードのウェル部に光発生キャリアを蓄積し、前記光発生キャリアを前記変調ウェル部に蓄積する蓄積動作を行い、
前記変調ウェル部に蓄積された光発生キャリアによって前記変調トランジスタの閾値電圧が変化した状態で、選択画素の変調トランジスタのゲート電極に選択ゲート電圧を印加し、前記選択画素の変調トランジスタのドレイン部にドレイン電圧を印加し、非選択画素の伝達トランジスタのゲート電極に電位を印加して前記非選択画素の変調トランジスタのソース部からの信号を遮断し、前記非選択画素の変調トランジスタのゲート電極に前記選択ゲート電圧未満の電圧を印加し、前記非選択画素の変調トランジスタのソース部の電位を、前記選択画素の変調トランジスタのソース部の電位よりも低下させることで、前記選択画素の変調トランジスタのソース部からの信号を前記選択画素の伝達トランジスタのソース部から検出するシグナル変調動作を行い、
前記選択画素及び前記非選択画素それぞれの変調トランジスタをオフ状態とすると共に伝達トランジスタをオン状態としたところに、前記伝達トランジスタのソース部に蓄積時のドレイン電圧より低いバイアスを印加することで前記伝達トランジスタのソース部及びドレイン部の拡散層リセットを行い、
前記変調ウェル部に残留するキャリアを排出するクリア動作を行うことを特徴とする固体撮像装置の駆動方法である。
【００１８】
また、本発明の一態様に係る固体撮像装置の駆動方法において、
前記クリア動作を行った後に、前記変調ウェル部に光発生キャリアが未だ蓄積されていない状態で、前記シグナル変調動作と同様の動作を行ってノイズ変調動作を行い、
前記拡散層リセットと同様の方法で拡散層リセットを行うことも可能である。
【００１９】
また、本発明の一態様に係る固体撮像装置の駆動方法において、
前記変調ウェル部はキャリアポケットを有することが好ましい。
【図面の簡単な説明】
【００２０】
【図１】実施形態に係るＶＭＩＳ型固体撮像素子を含む画素をアレイ状に配置した固体撮像基板の部分平面図。
【図２】図１に示すＡ−Ａ'部の断面図。
【図３】図１に示すＶＭＩＳ型固体撮像素子の駆動シーケンスを示す図。
【図４】蓄積時のドレイン電圧（Ｖ）と暗時出力（ｍＶ）との関係である蓄積時ドレイン電圧依存性を示すグラフで。
【図５】従来の固体撮像基板の等価回路を示す図。
【図６】図５に示す固体撮像基板の駆動シーケンスを示す図。
【発明を実施するための形態】
【００２１】
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００２２】
以下、図１及び図２を用いてＶＭＩＳ型固体撮像素子の基本構造について説明を行う。図１は、本発明の実施形態に係るＶＭＩＳ型固体撮像素子１２０を含む画素をアレイ状に配置した固体撮像基板１００の部分平面図である。図２は、図１に示すＡ−Ａ'部の断面図である。図３は、図１に示すＶＭＩＳ型固体撮像素子の駆動シーケンスを示す図である。
【００２３】
図１に示すように、画素３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。また、画素３内にはＶＭＩＳ型固体撮像素子１２０と、伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳは例えばＰＭＯＳ構造を用いることができる。伝達トランジスタＴＳの役割については後述する。
【００２４】
光電変換素子であるフォトダイオードＰＤ領域では、図２に示すように、Ｐ型シリコン基板基板３１の表面に開口領域２が配置され、基板３１表面の比較的浅い位置には、光電変換素子によって発生した光発生キャリアを収集する収集ウェル部４３が配置されている。収集ウェル部４３と基板３１表面との間には、Ｎ型の拡散層がピニング層４４として配置されている。変調ウェル部４５は収集ウェル部４３と隣接して配置されている。そして収集ウェル部４３に蓄えられたキャリアは、変調トランジスタＴＭ領域に位置する変調ウェル部４５に転送される。変調ウェル部４５にキャリアが蓄えられることで、変調トランジスタＴＭの閾値は変化し、変調トランジスタＴＭの閾値は蓄積された光発生キャリアの量（フォトダイオードＰＤ領域に入射した光の量。）に対応する値をとる。
【００２５】
変調ウェル部４５上には、ゲート絶縁層４７を介して基板３１表面にリング状のゲート電極であるリングゲート電極６が配置されている。そしてゲート絶縁層４７に覆われる基板３１の表面近傍にはチャネルを構成するＮ型拡散層４４が配置される。Ｎ型拡散層４４は同時に、ピニング層としての機能も果たしている。チャネルを構成するＮ型拡散層４４はソース部７とドレイン部３３とに接続される。そして、各々のＶＭＩＳ型固体撮像素子１２０はＮ型の素子分離領域により分離されている。リングゲート電極６に囲まれる領域には、高濃度Ｎ型領域であるソース部７が配置されている。そして、リングゲート電極６の少なくとも一部を囲うようにＮ型のドレイン部３３が配置されている。ドレイン部３３の所定位置には、高濃度のＮ型領域であるドレインコンタクト領域１２が配置される。変調ウェル部４５は変調トランジスタＴＭの閾値電位を制御するものである。変調ウェル部４５内には、リングゲート電極６の下方にＰ型の高濃度領域を構成するキャリアポケット４６が配置されている。変調トランジスタＴＭは、変調ウェル部４５、キャリアポケット４６、リングゲート電極６、ソース部７及びドレイン部３３を含む。そして変調ウェル部４５（キャリアポケット４６）に蓄積されたキャリアに応じてチャネルの閾値電位が変化する。
【００２６】
ドレイン部３３及びピニング層４４がドレイン電位の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、ピニング層４４と収集ウェル部４３との境界面から空乏層が収集ウェル部４３の全体に広がってＰＤウェル部３４に達する。空乏領域において、開口領域２を介して入射した光による光発生キャリアが生じる。そして、発生した光発生キャリアは収集ウェル部４３に収集される。収集ウェル部４３に収集されたキャリアは、変調ウェル部４５に転送されてキャリアポケット４６に保持される。これにより、変調トランジスタＴＭのソース電位は、変調ウェル部４５に転送されたキャリアの量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００２７】
ＰＤウェル部３４は基板３１の比較的深い位置に配置されている。ＰＤウェル部３４内には、Ｐ型の収集ウェル部４３が配置されている。ＰＤウェル部３４は基板の比較的深い位置まで配置されており、基板３１中での侵入深さが大きい長い波長（例えば赤色）の光を光電変換可能にしている。
【００２８】
一方、変調トランジスタＴＭ領域には、Ｐ型埋込層２３が配置されている。Ｐ型埋込層２３によって変調トランジスタのウェル部３２が占める深さは基板の比較的浅い位置に制限される。変調トランジスタのウェル部３２は比較的浅い位置に形成されるため、リングゲート電極６に電位を与えた場合に変調ウェル部４５内の電界強度を大きくすることができ、リングゲート電極６に電圧を印加することで変調ウェル部４５内に蓄積されたキャリアを基板３１に放出することを可能としている。
【００２９】
また、変調トランジスタＴＭのソース部７は、配線４８によって伝達トランジスタＴＳのドレイン部７２に電気的に接続されている。伝達トランジスタＴＳはゲート電極７０、ゲート絶縁膜４７、ソース部７１及びドレイン部７２を有しており、ソース部７１及びドレイン部７２はＮウェル３２内に形成されている。伝達トランジスタＴＳはＬＯＣＯＳ酸化膜３９によって囲まれている。
【００３０】
なお、ＶＭＩＳ型固体撮像素子１２０の基本構造としてピニング層４４は省略可能である。また、キャリアポケット４６についても省略可能である。この場合には、製造工程を短縮することができる。特に、比較的高い照度を有する被写体を扱う用途に対しては画像雑音は大きな問題にならない。これらの構成を省略することで製造工程の短縮や、不良率の低減とそれに伴い低コスト化されたＶＭＩＳ型固体撮像素子１２０を提供することができる。
【００３１】
次に、図１乃至図３、図５を参照して駆動シーケンスとして画素３のフォトダイオードＰＤの光検出及び光発生キャリアの収集動作並びに変調トランジスタＴＭの動作について説明する。まず、光キャリアの蓄積動作について説明する。続けて、光キャリア量の検出を行うシグナル変調（Ｓ変調）動作、クリア動作を説明し、最後にノイズ変調（Ｎ変調）動作について説明する。Ｓ変調動作、クリア動作及びＮ変調動作は、読出し動作に相当する。また、本実施形態による固体撮像基板１００の等価回路は図５に示すものと同様であるので説明を省略する。
【００３２】
最初に光キャリアの蓄積動作について説明する（図３参照）。この場合には、図５に示すように、ゲートライン６７を介して変調トランジスタＴＭのリングゲート電極６に低いゲート電圧を印加し、共通ドレインライン６８を介してドレイン部３３に例えば約２〜４Ｖの電圧を印加する。これにより、フォトダイオードＰＤのウェル部が空乏化する。また、ドレイン部３３とソース部７との間に電界が生じる。
【００３３】
フォトダイオードＰＤの開口領域を介して入射した光が、空乏化したＰＤのウェル部に入射することで、光発生キャリアが生じる。Ｐ型の収集ウェル部は高濃度のＰ型不純物が導入されてポテンシャルが低くなっており、ＰＤのウェル部に発生した光発生キャリアのうち正孔が収集ウェル部に収集される。さらに、光発生キャリアは収集ウェル部から変調トランジスタＴＭ領域内の変調ウェル部４５に転送されて、キャリアポケット４６に蓄積される。
【００３４】
次に、光キャリア量の検出を行うＳ変調動作について説明する（図３参照）。キャリアポケット４６に蓄積された光発生キャリアによって、変調トランジスタＴＭの閾値電圧が変化する。この状態で、選択された画素３のリングゲート電極６にゲートライン６７を介して例えば約２〜４Ｖの選択ゲート電圧を印加し、ドレイン部３３に共通ドレインライン６８を介して例えば約２〜４Ｖの電圧を印加する。非選択画素３ａには非選択ゲートライン６７ａを介して非選択リングゲート電極６ａに選択されたリングゲート電極６に印加する電圧未満の電圧を供給する。そして、ゲート電圧と連動して変化する非選択ソース部７ａの電位を、選択された画素３のソース部７の電位よりも低下させることで画素３を選択し、画素３からの信号を検出する。
【００３５】
さらに、選択された画素３のソース部７とソースライン６６との間に、例えばＰＭＯＳ構造を用いた伝達トランジスタＴＳが配置されている。伝達トランジスタＴＳはソースライン６６とソース部７との導通／遮断が行えるよう、伝達ＴＲゲートライン６９を介して制御信号が供給される。伝達トランジスタＴＳのゲート電位がＳ変調とＮ変調を行う場合には低電位（ＰＭＯＳ構造のオン）、その他の場合にはオフ状態に保たれる。この場合、選択されていない非選択画素３ａに対しては、非選択伝達ＴＲａゲートライン６９ａから供給される電位により非選択伝達トランジスタＴＳａのゲート電位は高電位（ＰＭＯＳ構造のオフ）に保たれるため、非選択ソース部７ａからの信号は遮断され、選択された変調トランジスタＴＭのソース部７の電位のみがソースライン６６に伝達される。選択された変調トランジスタＴＭのソース部７は伝達トランジスタＴＳを介して、ソースライン６６に接続される。ソースライン６６には定電流源（図示せず）が配置され一定の電流を流している。この定電流源と変調トランジスタＴＭとでソースフォロワ回路が形成される。光発生キャリアによる変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して入射光に対応する出力電位が得られる。この動作は図３に示す駆動シーケンスのＳ変調に対応する。
【００３６】
その後、伝達トランジスタＴＳのソース部７１及びドレイン部７２の拡散層の電位を落とす拡散層リセットタイミングを設ける。この拡散層リセットは、変調トランジスタＴＭのゲート電極６をＬｏｗレベル（約０〜２Ｖ）に落とし、変調トランジスタＴＭをオフ状態とする。これと同時に伝達トランジスタＴＳのゲート電極７０にＧＮＤ（接地電位）を印加し、伝達トランジスタＴＳをオン状態としたところに、出力側のソースライン６６から蓄積時のドレイン電圧より低いバイアスを印加（約０〜１Ｖ）させることにより行う。
【００３７】
次に、クリア動作について説明する（図３参照）。クリア動作ではキャリアポケット４６及び変調ウェル部４５内に残留するキャリアを排出する。例えば、変調トランジスタＴＭのリングゲート電極６にゲートライン６７を介して５〜７Ｖの高い電圧を印加する。変調ウェル部４５下方に位置し且つ基板３１の比較的浅い位置に形成された変調トランジスタのウェル部３２の厚さは薄く、また、ウェル部３２の下方には高濃度のＰ型埋込層２３が形成されているので空乏層の伸びは抑えられる。そのため、変調ウェル部４５に急激なポテンシャル変化が生じ、光発生キャリアを基板側に掃き出すような強い電界が主として変調ウェル部４５に印加されて、残留した光発生キャリアは、低いリセット電圧でより確実に基板３１に排出される。
【００３８】
次に、Ｎ変調動作について説明する（図３参照）。ノイズ変調は、クリア後、光発生キャリアが未だ蓄積されていない状態でＳ変調動作を行うものである。バイアス条件その他、Ｓ変調動作と同等のことを行う。この動作は図３のＮ変調に対応する。その後、Ｎ変調動作後において、Ｓ変調動作後と同様の方法にて拡散層リセットを行う。
【００３９】
このＮ変調動作を行うことで、各画素３が有する閾値のバラツキなどをノイズ信号として得ることが可能となる。上記したシーケンスで求めたＳ変調信号からここで求めたＮ変調信号を引き算することで、正味の光発生キャリア信号を抽出することができる。Ｎ変調動作終了後には、再び蓄積動作が行われ、このサイクルを繰り返すことで画像信号が出力される。
【００４０】
以上、本発明の実施形態によれば、Ｓ変調動作後とＮ変調動作後において伝達トランジスタＴＳの拡散層７１，７２の電位を落とすタイミングを設けている。これにより、拡散層７１，７２からのキャリアポケット４６への正孔の流入の発生を抑制できる。その為、蓄積時のドレイン電圧を下げることが可能となり、変調トランジスタＴＭの反転状態（表面ピニング）を維持することが容易になる。つまり、蓄積時のドレイン電圧を下げられる分だけ、動作電圧マージンを拡大することができる。
【００４１】
図４は、蓄積時のドレイン電圧（Ｖ）と暗時出力（ｍＶ）との関係である蓄積時ドレイン電圧依存性を示すグラフである。図４によれば、図６に示す従来の駆動シーケンスでＶＭＩＳ型固体撮像素子を駆動させた場合は、異常な暗時出力の発生が確認されたのに対し、図３に示す本実施形態の駆動シーケンスでＶＭＩＳ型固体撮像素子を駆動させた場合は、異常な暗時出力が発生しなかったことが確認された。
【符号の説明】
【００４２】
６…変調トランジスタのゲート電極、７…変調トランジスタのソース部、２３・・・Ｐ型埋込層、３２・・・変調トランジスタのウェル部、３３…変調トランジスタのドレイン部、３４・・・ＰＤウェル部、３９・・・ＬＯＣＯＳ酸化膜、４３・・・収集ウェル部、４４・・・ピニング層、４５…変調ウェル部、４６…キャリアポケット、４７・・・ゲート酸化膜、７０…伝達トランジスタのゲート電極、７１…伝達トランジスタのソース部、７２…伝達トランジスタのドレイン部、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ、ＴＳ…伝達トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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