(57)【要約】【課題】消費電力の低減と、データ読み出し時間の削減とを両立することが可能なメモリシステムを提供する。【解決手段】メモリシステム１０は、不揮発性メモリセル群からなりかつデータの書き込み単位であるページを複数個有するメモリセルアレイ３０と、１ページの記憶容量を有する揮発性のデータレジスタ３１とを含み、データレジスタ３１を介してメモリセルアレイ３０にページデータを書き込むＮＡＮＤ型フラッシュメモリ１１と、揮発性のＲＡＭ１２と、ＲＡＭ１２の消費電力を低減するパワーセービングモードを有し、パワーセービングモードに入る前に、ＲＡＭ１２のデータをデータレジスタ３１に転送するコントローラ１３とを含む。【選択図】      図３
2011192212.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリセル群からなりかつデータの書き込み単位であるページを複数個有するメモリセルアレイと、１ページの記憶容量を有する揮発性のデータレジスタとを含み、前記データレジスタを介して前記メモリセルアレイにページデータを書き込むＮＡＮＤ型フラッシュメモリと、
揮発性のＲＡＭと、
前記ＲＡＭの消費電力を低減するパワーセービングモードを有し、前記パワーセービングモードに入る前に、前記ＲＡＭのデータを前記データレジスタに転送するコントローラと、
を具備することを特徴とするメモリシステム。
【請求項２】
不揮発性メモリセル群からなりかつデータの書き込み単位であるページを複数個有するメモリセルアレイと、少なくともｙページ（ｙは２以上の整数）の記憶容量を有する揮発性のデータレジスタとを含み、前記データレジスタを介して前記メモリセルアレイにページデータを書き込み、前記不揮発性メモリセルはｙビットを記憶可能である、ＮＡＮＤ型フラッシュメモリと、
揮発性のＲＡＭと、
前記ＲＡＭの消費電力を低減するパワーセービングモードを有し、前記パワーセービングモードに入る前に、前記ＲＡＭのデータを前記データレジスタに転送するコントローラと、
を具備することを特徴とするメモリシステム。
【請求項３】
前記コントローラは、前記パワーセービングモードから抜ける場合に、前記データレジスタのデータを前記ＲＡＭに転送することを特徴とする請求項１又は２に記載のメモリシステム。
【請求項４】
前記ＲＡＭは、前記ＮＡＮＤ型フラッシュメモリの状態を管理する管理情報を格納する記憶領域を含み、
前記コントローラは、前記パワーセービングモードに入る前に、前記ＲＡＭに格納された管理情報を前記データレジスタに転送することを特徴とする請求項１乃至３のいずれかに記載のメモリシステム。
【請求項５】
前記パワーセービングモードは、ディープパワーダウンモードであることを特徴とする請求項１乃至４のいずれかに記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリシステムに係り、例えばＮＡＮＤ型フラッシュメモリを備えたメモリシステムに関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）の１つとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、ファイルメモリやメモリカードをはじめとする各種記録メディアとして使用されている。
【０００３】
ＮＡＮＤ型フラッシュメモリを含むメモリシステムは、例えば、コントローラと、一次データ保存用のＲＡＭ（Random Access Memory）とをさらに含んで構成される。ＮＡＮＤ型フラッシュメモリにはコントローラが動作するために必要な各種のデータが格納されているが、そのデータを使用するたびにＮＡＮＤ型フラッシュメモリからデータを読み出すとなると時間がかかる。このため、一度ＮＡＮＤ型フラッシュメモリから読み出したデータをＲＡＭに格納し、そのＲＡＭに格納されたデータをコントローラは使用してシステムを動作させる。
【０００４】
ＲＡＭの消費電流は大きいため、ＲＡＭへのアクセスがない場合などは、消費電流削減の目的でＲＡＭの電源をオフすることが考えられる。しかし、ＲＡＭの電源をオフすると、ＲＡＭに格納されたデータが消えてしまうため、再度ＲＡＭの電源オンした場合、必要なデータは、ＮＡＮＤ型フラッシュメモリから再ロードする必要が生じる。ＮＡＮＤ型フラッシュメモリからのデータロードのためには、ＮＡＮＤ型フラッシュメモリにアクセスしてページリードを行う必要があるが、ＮＡＮＤ型フラッシュメモリのページリードには時間がかかり、またその消費電流も小さくない。
【０００５】
なお、特許文献１には、揮発性のキャッシュメモリを備えたストレージシステムにおいて、キャッシュメモリのバックアップに必要なバッテリーの容量を削減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−１０８０２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、消費電力の低減と、データ読み出し時間の削減とを両立することが可能なメモリシステムを提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様に係るメモリシステムは、不揮発性メモリセル群からなりかつデータの書き込み単位であるページを複数個有するメモリセルアレイと、１ページの記憶容量を有する揮発性のデータレジスタとを含み、前記データレジスタを介して前記メモリセルアレイにページデータを書き込むＮＡＮＤ型フラッシュメモリと、揮発性のＲＡＭと、前記ＲＡＭの消費電力を低減するパワーセービングモードを有し、前記パワーセービングモードに入る前に、前記ＲＡＭのデータを前記データレジスタに転送するコントローラとを具備する。
【０００９】
本発明の一態様に係るメモリシステムは、不揮発性メモリセル群からなりかつデータの書き込み単位であるページを複数個有するメモリセルアレイと、少なくともｙページ（ｙは２以上の整数）の記憶容量を有する揮発性のデータレジスタとを含み、前記データレジスタを介して前記メモリセルアレイにページデータを書き込み、前記不揮発性メモリセルはｙビットを記憶可能である、ＮＡＮＤ型フラッシュメモリと、揮発性のＲＡＭと、前記ＲＡＭの消費電力を低減するパワーセービングモードを有し、前記パワーセービングモードに入る前に、前記ＲＡＭのデータを前記データレジスタに転送するコントローラとを具備する。
【発明の効果】
【００１０】
本発明によれば、消費電力の低減と、データ読み出し時間の削減とを両立することが可能なメモリシステムを提供することができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係るメモリシステム１０のレイアウトを示す図。
【図２】図１に示したＩＩ−ＩＩ線に沿ったメモリシステム１０の断面図。
【図３】メモリシステム１０の構成を示すブロック図。
【図４】ＮＡＮＤ型フラッシュメモリ１１の構成を示す回路図。
【図５】ディープパワーダウンモードにおけるコントローラ１３の動作を示すフローチャート。
【図６】ディープパワーダウンモード解除におけるコントローラ１３の動作を示すフローチャート。
【図７】第２の実施形態に係るＲＡＭ１２の記憶領域を説明する概略図。
【図８】ディープパワーダウンモードにおけるコントローラ１３の動作を示すフローチャート。
【図９】ディープパワーダウンモード解除におけるコントローラ１３の動作を示すフローチャート。
【図１０】第３の実施形態に係るＮＡＮＤ型フラッシュメモリ１１の構成を示す概略図。
【図１１】第４の実施形態に係るサーバシステム４０の構成を示すブロック図。
【図１２】コントローラ４１の動作を示すフローチャート。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。本発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
本実施形態のメモリシステム１０は、１個又は複数個のＮＡＮＤ型フラッシュメモリ１１と、ＲＡＭ１２と、ＮＡＮＤ型フラッシュメモリ１１及びＲＡＭ１２の動作を制御するコントローラ１３とを備えている。
【００１４】
メモリシステム１０は、ホストが搭載されたマザーボード上にメモリシステム１０を構成する複数のモジュールが実装されて構成してもよいし、メモリシステム１０を１チップで実現するシステムＬＳＩ（Large-Scale Integrated Circuit）、又はＳｏＣ（System on Chip）として構成してもよい。本実施形態では、メモリシステム１０を実現する手段として、複数のモジュール（チップ）を１つの基板上に実装したマルチチップパッケージ（ＭＣＰ：Multi Chip Package）を例に挙げて説明する。このＭＣＰは、例えば、ホストがデータを格納するためのメモリとして使用される。
【００１５】
図１は、本発明の第１の実施形態に係るメモリシステム１０（ＭＣＰ）のレイアウトを示す図である。図２は、図１に示したＩＩ−ＩＩ線に沿ったメモリシステム１０の断面図である。メモリシステム１０は、例えば２個のＮＡＮＤ型フラッシュメモリチップを備えている。
【００１６】
基板２２上には、ＮＡＮＤ型フラッシュメモリ（chip２）１１、スペーサ２４、ＮＡＮＤ型フラッシュメモリ（chip１）１１、スペーサ２４、ＲＡＭ１２、コントローラ１３が順次積層されている。最下層のＮＡＮＤ型フラッシュメモリ（chip１）１１は、樹脂からなるアンダーフィル２３によって基板２２に固定されている。
【００１７】
基板２２上には、複数の端子２１が設けられている。各チップの端子は、ボンディングワイヤ２０を介して基板２２上の端子２１に電気的に接続されている。複数のチップ間のデータ転送は、ボンディングワイヤ２０、或いは上下に隣接するチップ間を直接接続する配線を用いて行われる。
【００１８】
基板２２の下には、半田ボール２５が設けられている。半田ボール２５は、端子２１に電気的に接続されている。メモリシステム１０は、例えば、ホストが搭載されたプリント基板に半田実装され、ホストとの間でデータ転送を行う。基板２２上に積層された複数のチップ及びボンディングワイヤ２０は、モールド樹脂２６によって封止されている。
【００１９】
図３は、メモリシステム１０の構成を示すブロック図である。ＲＡＭ１２は、揮発性メモリであり、電源が切れるとそれまで記憶されていた情報が失われる。ＲＡＭ１２としては、例えばＤＲＡＭが用いられる。
【００２０】
ＲＡＭ１２は、コントローラ１３の読み出し速度を上げるために、ＮＡＮＤ型フラッシュメモリ１１に格納されているプログラムや他のデータを一時的に格納するリードキャッシュの役割を担う。これは、ＮＡＮＤ型フラッシュメモリ１１がシーケンシャルアクセスを必要とするため、ＮＡＮＤ型フラッシュメモリ１１に格納されたデータをＲＡＭ１２に一度読み出してランダムアクセス可能にするためである。また、ＮＡＮＤ型フラッシュメモリ１１のページリードは時間がかかるため、ＮＡＮＤ型フラッシュメモリ１１に格納されたデータをＲＡＭ１２に一度読み出して、その後ＲＡＭ１２にアクセスすることで、コントローラ１３の読み出し速度を高速化できる。さらに、ＲＡＭ１２は、ＮＡＮＤ型フラッシュメモリ１１へ書き込むべきデータを一時的に格納するライトキャッシュの役割を担う。
【００２１】
ＮＡＮＤ型フラッシュメモリ１１は、不揮発性半導体メモリである。ＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ３０とデータレジスタ３１とを備えている。メモリセルアレイ３０は、複数のブロックＢＬＫを備えており、このブロックＢＬＫはデータ消去の最小単位である。各ブロックＢＬＫは、複数のページを備えており、このページはデータ読み出し及び書き込みの最小単位である。なお、図示は省略するが、ＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ３０に対してデータ読み出し、書き込み、及び消去を行うために必要な回路、例えばアドレスをデコードするデコーダ、ワード線の電圧を制御するワード線ドライバ、ビット線からデータを検知するセンスアンプなどを備えている。ＮＡＮＤ型フラッシュメモリ１１の数については特に制限はなく、１個であってもよし、２個以上であってもよい。以下の説明では、１個のＮＡＮＤ型フラッシュメモリ１１について言及するが、ＮＡＮＤ型フラッシュメモリ１１が複数の場合は、各々のＮＡＮＤ型フラッシュメモリ１１について以下の説明が適用される。
【００２２】
図４は、ＮＡＮＤ型フラッシュメモリ１１の構成を示す回路図である。メモリセルアレイ３０は、ｊ個のブロックＢＬＫ０〜ＢＬＫｊ−１（ｊは、１以上の整数）を備えている。各ブロックＢＬＫは、ロウ方向に沿って順に配列されたｍ個のＮＡＮＤストリングを備えている（ｍは、１以上の整数）。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
【００２３】
各メモリセルトランジスタＭＴは、ｐ型ウェル上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されている。積層ゲート構造は、ｐ型ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び浮遊ゲート電極上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、２値データ（１ビットデータ）を記憶するように構成されていてもよいし、多値データ（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００２４】
メモリセルトランジスタＭＴは、浮遊ゲート電極を有するフローティングゲート構造に限らず、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。ＭＯＮＯＳ構造のメモリセルトランジスタＭＴについても同様に、２値データ（１ビットデータ）を記憶するように構成されていてもよいし、多値データ（２ビット以上のデータ）を記憶するように構成されていてもよい。
【００２５】
各ＮＡＮＤストリングにおいて、ｎ個（ｎは、１以上の整数）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、ｎ個のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でカラム方向に直列接続される。
【００２６】
各ＮＡＮＤストリングにおいて、最もソース側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎ−１にそれぞれ接続されている。従って、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
【００２７】
ワード線ＷＬ０〜ＷＬｎ−１は、ブロックＢＬＫ内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続されるｍ個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及び読み出しが行われる。
【００２８】
また、ビット線ＢＬ０〜ＢＬｍ−１は、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、ブロックＢＬＫ０〜ＢＬＫｊ−１内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
【００２９】
ビット線ＢＬ０〜ＢＬｍ−１は、センスアンプ（図示せず）を介してデータレジスタ３１に接続される。前述したように、ＮＡＮＤ型フラッシュメモリ１１はページ単位でデータの書き込み及び読み出しが行われるため、例えば、１個のメモリセルトランジスタＭＴが２値データ（１ビットデータを）を記憶する場合は、少なくとも１ページ分のデータを一時的に格納するデータレジスタ３１が必要となる。本実施形態では、データレジスタ３１の記憶容量は、１ページ分のデータに対応し、従って、１個のメモリセルトランジスタＭＴは２値データを記憶する。なお、多値データの構成例については後述する。
【００３０】
データレジスタ３１は、揮発性メモリであり、フリップフロップなどで構成される。データレジスタ３１は、メモリセルアレイ３０から読み出された１ページの読み出しデータを一時的に格納する。データレジスタ３１に格納された１ページの読み出しデータは、コントローラ１３に送られる。また、データレジスタ３１は、コントローラ１３から送られた１ページの書き込みデータを一時的に格納する。データレジスタ３１に格納された１ページの書き込みデータは、メモリセルアレイ３０に書き込まれる。
【００３１】
コントローラ１３は、ホストからの命令に従って、ホストとの間でデータ転送を行う。このデータ転送を実行するために、コントローラ１３は、ＲＡＭ１２及びＮＡＮＤ型フラッシュメモリ１１を制御する。すなわち、コントローラ１３は、ホストからのコマンドに応じて、ホストから転送されたデータをＮＡＮＤ型フラッシュメモリ１１或いはＲＡＭ１２に書き込む。また、コントローラ１３は、ホストからのコマンドに応じて、ＮＡＮＤ型フラッシュメモリ１１或いはＲＡＭ１２から読み出したデータをホストに転送する。
【００３２】
コントローラ１３は、ＣＰＵ（Central Processing Unit）３２、ホストインターフェース回路（ホスト  Ｉ／Ｆ）３３、ＲＡＭインターフェース回路（ＲＡＭ  Ｉ／Ｆ）３４、及びＮＡＮＤインターフェース回路（ＮＡＮＤ  Ｉ／Ｆ）３５を備えている。ＣＰＵ３２、ホストインターフェース回路３３、ＲＡＭインターフェース回路３４、及びＮＡＮＤインターフェース回路３５は、バスを介して互いに接続されている。
【００３３】
ホストインターフェース回路３３は、ホストとの間で、所定の規約（プロトコル）に従って、動作タイミングの制御や信号形式の変換など（インターフェース処理）を行う。ＲＡＭインターフェース回路３４は、所定の規約に従って、ＲＡＭ１２との間でインターフェース処理を行う。ＮＡＮＤインターフェース回路３５は、所定の規約に従って、ＮＡＮＤ型フラッシュメモリ１１との間でインターフェース処理を行う。
【００３４】
メモリシステム１０は、動作に必要な複数種類の電圧を電源回路３６から受ける。電源回路３６は、動作電圧ＶＣＣ及びＶＣＣＱ（例えば、ＶＣＣ＞ＶＣＣＱ）を生成する。動作電圧ＶＣＣは、ＮＡＮＤインターフェース回路３５及びＮＡＮＤ型フラッシュメモリ１１に供給される。動作電圧ＶＣＣＱは、ＣＰＵ３２及びホストインターフェース回路３３に供給される。ＲＡＭ１２及びＲＡＭインターフェース回路は、ＣＰＵ３２から動作電圧ＶＣＣＱを受ける。電源回路３６が配置される場所については特に制限はなく、ホストに配置されていてもよし、ホストの外部に配置されていてもよい。
【００３５】
（動作）
次に、このように構成されたメモリシステム１０の動作について説明する。ＲＡＭのなかでも、例えばＤＲＡＭ（Dynamic Random Access Memory）は、自身に格納されたデータを保持するためには所定時間ごとにリフレッシュ動作が必要であり、このリフレッシュ動作により消費される電流は大きい。そこで、本実施形態では、メモリシステム１０は、例えば、所定時間、ホストからの命令がない場合（アイドル状態）、ＲＡＭ１２の消費電力を低減するパワーセービングモードを有している。
【００３６】
パワーセービングモードとは、ＲＡＭ１２がデータを保持できない状態にすることを意味する。パワーセービングモードは、ＲＡＭ１２内部のクロック生成回路を停止し、リフレッシュ動作を行わないことで消費電力を抑えるモード、いわゆるディープパワーダウンモードを含む。また、パワーセービングモードは、ＲＡＭ１２の電源をオフする（すなわち、動作電圧ＶＣＣＱの供給を停止する）操作を含む。ディープパワーダウンモードは、ＲＡＭ１２の電源をオフする場合に比べて、復帰時間が短いという効果を有する。以下に、パワーセービングモードとして、前述したディープパワーダウンモードを例に挙げて説明する。
【００３７】
図５は、ディープパワーダウンモードにおけるコントローラ１３の動作を示すフローチャートである。なお、第１の実施形態では、ＲＡＭ１２の記憶容量は、データレジスタ３１の記憶容量以下であるものとする。
【００３８】
コントローラ１３は、ホストから、ディープパワーダウンモードを実行するためのディープパワーダウン実行コマンド（ＤＰＤ実行コマンド）を受けたか否かを監視している（ステップＳ１００）。ホストからディープパワーダウン実行コマンドを受けた場合は、コントローラ１３は、ステップＳ１０３に移行して、直ちにディープパワーダウンモードを実行する。
【００３９】
ホストからディープパワーダウン実行コマンドを受けていない場合、コントローラ１３は、所定時間の間に、規定された複数のコマンドのいずれか１つをホストから受けたか否かを監視している（ステップＳ１００）。ホストから任意のコマンドを受けた場合、コントローラ１３は、このコマンドに応じた処理を実行する（ステップＳ１０２）。
【００４０】
一方、所定時間の間、ホストからいずれのコマンドも受けていない場合、コントローラ１３は、ステップＳ１０３に移行して、ディープパワーダウンモードを実行する。まず、コントローラ１３は、ＲＡＭ１２のデータをデータレジスタ３１に転送する（ステップＳ１０３）。具体的には、コントローラ１３は、ＲＡＭ１２に読み出しコマンド及びアドレスを送り、ＲＡＭ１２に格納された全てのデータを読み出す。続いて、コントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、レジスタ書き込みコマンド、アドレス、データ、及び実行コマンドを送る。これに対して、ＮＡＮＤ型フラッシュメモリ１１は、コントローラ１３から送られたデータをデータレジスタ３１に転送する。
【００４１】
なお、例えば、コントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、シリアルデータ入力コマンド、アドレス、及びデータを送った後、メモリセルアレイ３０への書き込み実行コマンドではなく、リセットコマンドを送ることで、データレジスタ３１のみへのデータ転送を実現することが可能である。あるいは、データレジスタ３１のみへデータ転送を行い、メモリセルアレイ３０への書き込みを実行することなくデータレジスタ３１に格納されたデータを保持し続けるための専用のコマンドシーケンスが設定されていてもよい。
【００４２】
続いて、コントローラ１３は、ＲＡＭ１２をディープパワーダウン状態にする（ステップＳ１０４）。具体的には、コントローラ１３は、ＲＡＭ１２にコマンドを発行し、このコマンドに応答して、ＲＡＭ１２は、自身のクロック生成回路を停止し、リフレッシュ動作を停止する。この時、ＲＡＭ１２に格納されたデータは失われる。若しくは、コントローラ１３は、ディープパワーダウンモードに替えて、ＲＡＭ１２の電源をオフする、すなわち、ＲＡＭ１２に対して動作電圧ＶＣＣＱの供給を停止するようにしてもよい。
【００４３】
図６は、ディープパワーダウンモード解除におけるコントローラ１３の動作を示すフローチャートである。コントローラ１３は、ホストから、ディープパワーダウンモードを解除するためのディープパワーダウン解除コマンド（ＤＰＤ解除コマンド）を受けたか否かを監視している（ステップＳ２００）。ホストからディープパワーダウン解除コマンドを受けた場合は、コントローラ１３は、ステップＳ２０２に移行して、直ちにディープパワーダウンモード解除処理を実行する。
【００４４】
ホストからディープパワーダウン解除コマンドを受けていない場合、コントローラ１３は、規定された複数のコマンドのいずれか１つをホストから受けたか否かを監視している（ステップＳ２０１）。ホストから任意のコマンドを受けていない場合は、コントローラ１３は、ＲＡＭ１２の電源をオフし続ける。
【００４５】
一方、ホストから任意のコマンドを受けた場合、コントローラ１３は、ステップＳ２０２に移行して、ディープパワーダウンモード解除処理を実行する。まず、コントローラ１３は、ＲＡＭ１２をディープパワーダウン状態から復帰させる（ステップＳ２０２）。具体的には、コントローラ１３は、ＲＡＭ１２にコマンドを発行し、このコマンドに応答して、ＲＡＭ１２は、自身のクロック生成回路を起動し、リフレッシュ動作を開始する。若しくは、ＲＡＭ１２の電源がオフしている場合は、コントローラ１３は、ＲＡＭ１２の電源をオンする、すなわち、ＲＡＭ１２に対して動作電圧ＶＣＣＱの供給を開始する。
【００４６】
続いて、コントローラ１３は、データレジスタ３１のデータをＲＡＭ１２に転送する（ステップＳ２０３）。具体的には、コントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、レジスタ読み出しコマンド、アドレス、実行コマンドを送る。これに対して、ＮＡＮＤ型フラッシュメモリ１１は、コントローラ１３へデータレジスタ３１のデータを送る。続いて、コントローラ１３は、ＲＡＭ１２に書き込みコマンド、アドレス、及びデータを送り、ＮＡＮＤ型フラッシュメモリ１１から送られたデータをＲＡＭ１２に書き込む。
【００４７】
この時点で、ＲＡＭ１２には、ディープパワーダウンモード前と同じデータが格納されていることになる。よって、ＲＡＭ１２へのデータロードを再度行うことなく、コントローラ１３は、ＲＡＭ１２のデータを用いて、引き続きデータ転送処理を行うことができる。
【００４８】
（効果）
以上詳述したように第１の実施形態では、メモリシステム１０は、ホストからアクセスがない場合にＲＡＭ１２の消費電力を低減するパワーセービングモード（例えば、ディープパワーダウンモード）を有している。このディープパワーダウンモード時、コントローラ１３は、ＲＡＭ１２のデータをＮＡＮＤ型フラッシュメモリ１１内のデータレジスタ３１に転送し、その後、ＲＡＭ１２をディープパワーダウン状態にする。続いて、ホストからアクセスが発生した場合、コントローラ１３は、ＲＡＭ１２をディープパワーダウン状態から復帰させ、データレジスタ３１のデータをＲＡＭ１２に転送するようにしている。
【００４９】
従って第１の実施形態によれば、ホストからのアクセスがない期間にＲＡＭ１２の消費電力を低減することができ、ひいてはメモリシステム１０の消費電力を低減することができる。また、ディープパワーダウンモードから抜ける際、ＮＡＮＤ型フラッシュメモリ１１のメモリセルアレイ３０からデータを読み出す必要がないため、データ読み出し時間を削減することができる。
【００５０】
また、ディープパワーダウンモードが解除された場合に、ディープパワーダウンモード前のデータがＲＡＭ１２にロードされているため、コントローラ１３は、ディープパワーダウンモード前の状態から引き続きデータ転送処理を行うことができる。これにより、メモリシステム１０の動作性能が向上する。
【００５１】
例えば、ＲＡＭ１２のデータをＮＡＮＤ型フラッシュメモリ１１のメモリセルアレイ３０に転送する場合、一般的なページ書き込み動作（ベリファイ動作を含む）が必要であり、また、メモリセルアレイ３０のデータをＲＡＭ１２に転送する場合、一般的なページ読み出し動作が必要である。このページ書き込み動作及びページ読み出し動作には時間がかかるため、ＲＡＭ１２からＮＡＮＤ型フラッシュメモリ１１へのデータ転送時間、及びＮＡＮＤ型フラッシュメモリ１１からＲＡＭ１２へのデータ転送時間が長くなる。これに対して、第１の実施形態では、データレジスタ３１は、フリップフロップなどの揮発性メモリで構成されているため、データレジスタ３１へのデータ書き込み動作、及びデータレジスタ３１からのデータ読み出し動作を高速に行うことができる。よって、ＲＡＭ１２のデータをデータレジスタ３１へ転送する時間、及びデータレジスタ３１のデータをＲＡＭ１２に転送する時間を短くでき、ひいては、ディープパワーダウンモードへの移行時間、及びディープパワーダウンモードからの復帰時間を短くできる。
【００５２】
（第２の実施形態）
ＲＡＭ１２の記憶容量がデータレジスタ３１の記憶容量以下である場合、第１の実施形態で説明したように、ディープパワーダウンモード時にＲＡＭ１２の全てのデータをデータレジスタ３１に転送することができる。しかしながら、ＲＡＭ１２の記憶容量がデータレジスタ３１の記憶容量より大きい場合、ＲＡＭ１２の全てのデータをデータレジスタ３１に格納することができない。そこで、第２の実施形態では、ＲＡＭ１２の記憶容量がデータレジスタ３１の記憶容量より大きい場合に、ＲＡＭ１２に格納されたデータのうち特定のデータのみを選択してデータレジスタ３１に格納するようにしている。
【００５３】
メモリシステム１０の構成は、第１の実施形態で説明した図３と同じである。図７は、第２の実施形態に係るＲＡＭ１２の記憶領域を説明する概略図である。ＲＡＭ１２は、管理情報領域１２Ａ、リードキャッシュ領域１２Ｂ、及びライトキャッシュ領域１２Ｃを備えている。ＲＡＭ１２の記憶容量は、データレジスタ３１の記憶容量より大きい。また、データレジスタ３１の記憶容量は、管理情報領域１２Ａの記憶容量以上である。
【００５４】
管理情報領域１２Ａには、ＣＰＵ３２がＮＡＮＤ型フラッシュメモリ１１やＲＡＭ１２の状態を管理するための管理情報が格納される。管理情報には、ＮＡＮＤ型フラッシュメモリに格納されたデータのアドレスを確定するために必要な論理／物理アドレス変換テーブルなどが含まれる。ＮＡＮＤ型フラッシュメモリは、データの書き換え時にブロック間のデータコピー処理が必要となる特性を有するため、ホスト側で管理されている論理ブロックアドレスと、ＮＡＮＤ型フラッシュメモリ側の実際の物理ブロックアドレスとは一致しない。よって、論理／物理アドレス変換テーブルにより論理ブロックアドレスを物理ブロックアドレスに変換した後、物理ブロックアドレスに基づいて実際にアクセスすべきブロックが特定される。また、管理情報には、ブロックの状態、例えば、ブロックが消去状態であるか、或いはブロックが使用不能であるかなどの情報を管理するテーブルなども含まれる。
【００５５】
リードキャッシュ領域１２Ｂは、ＣＰＵ３２のためのリードキャッシュとして使用される。リードキャッシュ領域１２Ｂには、ＮＡＮＤ型フラッシュメモリ１１に格納されているデータと同じデータが格納される。ＮＡＮＤ型フラッシュメモリ１１に格納された特定のデータを頻繁に読み出す場合、毎回ＮＡＮＤ型フラッシュメモリ１１にアクセスすると、読み出し時間が長くなり、ＣＰＵ３２の処理速度が劣化する。よって、頻繁に読み出す特定のデータは、ＮＡＮＤ型フラッシュメモリ１１からＲＡＭ１２に格納しておき、ＣＰＵ３２は、ＮＡＮＤ型フラッシュメモリ１１よりも読み出し速度の速いＲＡＭ１２から特定のデータを読み出すようにしている。
【００５６】
ライトキャッシュ領域１２Ｃは、ＣＰＵ３２がライトスルー処理及びライトバック処理を行うためのライトキャッシュとして使用される。ライトスルー処理時、ＣＰＵ３２は、ＮＡＮＤ型フラッシュメモリ１１及びライトキャッシュ領域１２Ｃに同じデータを同時に書き込む。ライトバック処理時、ＣＰＵ３２は、一旦ライトキャッシュ領域１２Ｃにデータを書き込み、処理の空き時間に、ライトキャッシュ領域１２ＣのデータをＮＡＮＤ型フラッシュメモリ１１に書き込む。
【００５７】
（動作）
次に、このように構成されたメモリシステム１０の動作について説明する。図８は、ディープパワーダウンモードにおけるコントローラ１３の動作を示すフローチャートである。図８のステップＳ３００〜Ｓ３０２の動作は、図５のステップＳ１００〜Ｓ１０２と同じである。
【００５８】
ホストからディープパワーダウン実行コマンドを受けた場合、或いは、所定時間の間、ホストからいずれのコマンドも受けていない場合、コントローラ１３は、ステップＳ３０３に移行して、ディープパワーダウンモードを実行する。まず、コントローラ１３は、ＲＡＭ１２のライトキャッシュ領域１２Ｃに格納されたデータをＮＡＮＤ型フラッシュメモリ１１に書き戻す（ステップＳ３０３）。
【００５９】
続いて、コントローラ１３は、ＲＡＭ１２の管理情報領域１２Ａから管理情報を読み出す（ステップＳ３０４）。すなわち、コントローラ１３は、ＲＡＭ１２に読み出しコマンド及びアドレスを送り、管理情報領域１２Ａに格納された管理情報を読み出す。
【００６０】
続いて、コントローラ１３は、管理情報領域１２Ａから読み出した管理情報を、ＮＡＮＤ型フラッシュメモリ１１のデータレジスタ３１に転送する（ステップＳ３０５）。すなわち、コントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、レジスタ書き込みコマンド、アドレス、データ（管理情報）、及び実行コマンドを送る。これに対して、ＮＡＮＤ型フラッシュメモリ１１は、コントローラ１３から送られた管理情報をデータレジスタ３１に転送する。
【００６１】
続いて、コントローラ１３は、ＲＡＭ１２をディープパワーダウン状態にする（ステップＳ３０６）。具体的には、コントローラ１３は、ＲＡＭ１２にコマンドを発行し、このコマンドに応答して、ＲＡＭ１２は、自身のクロック生成回路を停止し、リフレッシュ動作を停止する。この時、ＲＡＭ１２に格納されたデータは失われる。若しくは、コントローラ１３は、ディープパワーダウンモードに替えて、ＲＡＭ１２の電源をオフする、すなわち、ＲＡＭ１２に対して動作電圧ＶＣＣＱの供給を停止するようにしてもよい。
【００６２】
図９は、ディープパワーダウンモード解除におけるコントローラ１３の動作を示すフローチャートである。図９のステップＳ４００〜Ｓ４０１の動作は、図６のステップＳ２００〜Ｓ２０１と同じである。
【００６３】
ホストからディープパワーダウン解除コマンドを受けた場合、或いは、ホストから任意のコマンドを受けた場合、コントローラ１３は、ステップＳ４０２に移行して、ディープパワーダウンモード解除処理を実行する。まず、コントローラ１３は、ＲＡＭ１２をディープパワーダウン状態から復帰させる（ステップＳ４０２）。具体的には、コントローラ１３は、ＲＡＭ１２にコマンドを発行し、このコマンドに応答して、ＲＡＭ１２は、自身のクロック生成回路を起動し、リフレッシュ動作を開始する。若しくは、ＲＡＭ１２の電源がオフしている場合は、コントローラ１３は、ＲＡＭ１２の電源をオンする、すなわち、ＲＡＭ１２に対して動作電圧ＶＣＣＱの供給を開始する。
【００６４】
続いて、コントローラ１３は、データレジスタ３１から管理情報を読み出す（ステップＳ４０３）。具体的には、コントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、レジスタ読み出しコマンド、アドレス、実行コマンドを送る。これに対して、ＮＡＮＤ型フラッシュメモリ１１は、コントローラ１３へデータレジスタ３１のデータを転送する。
【００６５】
続いて、コントローラ１３は、データレジスタ３１から転送された管理情報を、ＲＡＭ１２の管理情報領域１２Ａに書き込む。すなわち、コントローラ１３は、ＲＡＭ１２に書き込みコマンド、アドレス、及びデータ（管理情報）を送り、ＮＡＮＤ型フラッシュメモリ１１から読み出された管理情報を管理情報領域１２Ａに書き込む。
【００６６】
この時点で、ＲＡＭ１２の管理情報領域１２Ａには、ディープパワーダウンモード前と同じ管理情報が格納されていることになる。よって、コントローラ１３は、ＲＡＭ１２のデータを用いて、引き続きデータ転送処理を行うことができる。
【００６７】
（効果）
以上詳述したように第２の実施形態によれば、ホストからのアクセスがない期間にＲＡＭ１２の消費電力を低減することができ、ひいてはメモリシステム１０の消費電力を低減することができる。また、ディープパワーダウンモードから抜ける際、ＮＡＮＤ型フラッシュメモリ１１から管理情報を読み出す必要がないため、データ読み出し時間を削減することができる。
【００６８】
また、ディープパワーダウンモードが解除された場合に、ディープパワーダウンモード前の管理情報がＲＡＭ１２にロードされているため、コントローラ１３は、ディープパワーダウンモード前の状態から引き続きデータ転送処理を行うことができる。これにより、メモリシステム１０の動作性能が向上する。
【００６９】
また、ＲＡＭ１２の記憶容量がデータレジスタ３１の記憶容量より大きい場合でも、ＣＰＵ３２の処理に特に必要な管理情報のみを選択してデータレジスタ３１に格納することができる。これにより、ディープパワーダウンモードからの復帰にかかる時間を短くすることができる。
【００７０】
なお、データレジスタ３１の記憶容量が管理情報領域１２Ａ及びライトキャッシュ領域１２Ｃを合わせた記憶容量以上である場合は、ディープパワーダウンモード時、コントローラ１３は、管理情報領域１２Ａ及びライトキャッシュ領域１２ＣのデータをＮＡＮＤ型フラッシュメモリ１１のデータレジスタ３１に転送するようにしてもよい。この場合、図８のステップＳ３０３の書き戻し動作が不要となる。これにより、ディープパワーダウンモードに入る時間を短くすることができる。この例では、ディープパワーダウンモード解除時、コントローラ１３は、データレジスタ３１のデータを、管理情報領域１２Ａ及びライトキャッシュ領域１２Ｃに書き込むことになる。また、ディープパワーダウンモードからの復帰した時、ライトキャッシュのデータを使用することができるため、コントローラ１３の動作性能が向上する。
【００７１】
（第３の実施形態）
第３の実施形態は、ＮＡＮＤ型フラッシュメモリ１１が多値データ（２ビット以上のデータ）を記憶可能な構成例である。図１０は、第３の実施形態に係るＮＡＮＤ型フラッシュメモリ１１の構成を示す概略図である。
【００７２】
メモリセルアレイ３０に含まれる１個のメモリセルトランジスタＭＴは、例えば、３ビットデータ（８値データ）を記憶可能である。よって、同一のワード線ＷＬに接続された１行分のメモリセル群は、３ページを記憶可能である。メモリセルトランジスタＭＴは、閾値電圧の差に応じてデータを記憶するため、閾値電圧の分布を細分化することで３ビットデータを記憶することができる。
【００７３】
ＮＡＮＤ型フラッシュメモリ１１は、それぞれが１ページを記憶可能な４個のデータレジスタ３１Ａ〜３１Ｄを備えている。データレジスタ３１Ａは、データ入出力バッファとして用いられる。３個のデータレジスタ３１Ｂ〜３１Ｄは、メモリセルアレイに書き込むべき３ページを格納する。
【００７４】
データ書き込み時、ＮＡＮＤ型フラッシュメモリ１１は、コントローラ１３から第１ページを受け、この第１ページをデータレジスタ３１Ａに一旦格納し、その後、第１ページをデータレジスタ３１Ｂに転送する。続いて、ＮＡＮＤ型フラッシュメモリ１１は、コントローラ１３から第２ページを受け、この第２ページをデータレジスタ３１Ａに一旦格納し、その後、第２ページをデータレジスタ３１Ｃに転送する。続いて、ＮＡＮＤ型フラッシュメモリ１１は、コントローラ１３から第３ページを受け、この第３ページをデータレジスタ３１Ａに一旦格納し、その後、第３ページをデータレジスタ３１Ｄに転送する。そして、ＮＡＮＤ型フラッシュメモリ１１は、３個のデータレジスタ３１Ｂ〜３１Ｄに格納された３ページをメモリセルアレイ３０に書き込む。
【００７５】
データ読み出し時、ＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ３０から第１〜第３ページを読み出し、この第１〜第３ページをデータレジスタ３１Ｂ〜３１Ｄにそれぞれ格納する。また、ＮＡＮＤ型フラッシュメモリ１１は、メモリセルアレイ３０から、１ページのみを読み出すことも可能であるし、２ページのみを読み出すことも可能である。
【００７６】
このように構成されたＮＡＮＤ型フラッシュメモリ１１は、４ページを一度にデータレジスタ３１Ａ〜３１Ｄに格納することができる。よって、ディープパワーダウンモード時に、コントローラ１３は、ＲＡＭ１２に格納されたデータのうち４ページ分をＮＡＮＤ型フラッシュメモリ１１に転送する。データサイズが異なる以外は、ディープパワーダウンモードに入る動作、及びディープパワーダウンモードから抜ける動作は、第１の実施形態及び第２の実施形態と同じである。
【００７７】
以上詳述したように第３の実施形態によれば、ディープパワーダウンモード時にＲＡＭ１２のデータを転送する先であるデータレジスタの記憶容量を増やすことができる。これにより、ディープパワーダウンモード時に、ＲＡＭ１２に格納されたデータのうちより多くのデータをＮＡＮＤ型フラッシュメモリ１１へ転送することが可能となる。
【００７８】
（第４の実施形態）
第４の実施形態は、重要度の高いデータを長期に亘って保持するサーバシステムの構成例である。近年、ＨＤＤ（Hard Disk Drive）の代替としてＮＡＮＤ型フラッシュメモリをストレージに採用したＳＳＤ（Solid State Drive）がサーバシステムに利用され始めている。例えば、ＲＡＭ及びＮＡＮＤ型フラッシュメモリを備えたサーバシステムでは、瞬間的な電源断（以下、瞬断）によるデータ消失を防止するため、非常用の電源供給手段としてスーパーキャパシタを備えている。
【００７９】
図１１は、第４の実施形態に係るサーバシステム４０の構成を示すブロック図である。サーバシステム４０は、コントローラ４１、電圧レギュレータ４２、ＲＡＭ１２、ＮＡＮＤ型フラッシュメモリ１１、及びスーパーキャパシタ４３を備えている。コントローラ４１は、ホストからの命令に従って、ホストとの間でデータ転送を行う。このデータ転送を実行するために、コントローラ４１は、ＲＡＭ１２及びＮＡＮＤ型フラッシュメモリ１１を制御する。
【００８０】
電圧レギュレータ４２は、外部から供給された電源を制御し、コントローラ４１に定電圧を供給する。ＮＡＮＤ型フラッシュメモリ１１は、サーバシステム４０の主記憶領域として、大容量のデータを記憶保持する。ＲＡＭ１２は、例えば、コントローラ４１の作業領域、またはＮＡＮＤ型フラッシュメモリ１１からの読み出し速度を上げるためのリードキャッシュ、ＮＡＮＤ型フラッシュメモリ１１への書き込み速度を上げるためのライトキャッシュなどの役割を担う。
【００８１】
スーパーキャパシタ４３は、電圧レギュレータ４２とコントローラ４１とを繋ぐ配線の途中に接続されている。コントローラ４１が電圧レギュレータ４２の出力電圧の異常な低下、瞬断などを検知した場合は、スーパーキャパシタ４３からコントローラ４１に電圧が供給される。ＲＡＭ１２及びＮＡＮＤ型フラッシュメモリ１１は、外部からの電源供給が途絶えた場合でも、所定の期間は、スーパーキャパシタ４３からコントローラ４１に供給される電圧に基づいて動作可能である。
【００８２】
（動作）
次に、このように構成されたサーバシステム４０の動作について説明する。図１２は、外部からの電源供給が途絶えた場合におけるコントローラ４１の動作を示すフローチャートである。
【００８３】
コントローラ４１は、外部電源から電圧レギュレータ４２を介して供給される電源電圧を監視している（ステップＳ５００）。異常な電源断を検出した場合、コントローラ４１は、ステップＳ５０１に移行して、ＲＡＭ１２からのデータ退避処理を実行する。異常な電源断を検出していない場合は、ホストからのコマンドに応じた処理を実行する。
【００８４】
コントローラ４１が異常な電源断を検出した場合、コントローラ４１は、スーパーキャパシタ４３から非常用の電源を受ける（ステップＳ５０１）。コントローラ４１は、スーパーキャパシタ４３から受けた電源をＲＡＭ１２及びＮＡＮＤ型フラッシュメモリ１１に供給する。これにより、ＲＡＭ１２に記憶されているデータの消失を防ぐことができる。
【００８５】
続いて、コントローラ４１は、ＲＡＭ１２に記憶されているデータを、ＮＡＮＤ型フラッシュメモリ１１のデータレジスタ３１に転送する（ステップＳ５０２）。ＲＡＭ１２に記憶されているデータを全てデータレジスタ３１に転送した後、コントローラ４１は、ステップ５０３に移行する。
【００８６】
ステップＳ５０３において、コントローラ４１は、ＲＡＭ１２に対して、スーパーキャパシタ４３からの電源供給を停止する。ＲＡＭ１２に記憶されていたデータは既にデータレジスタ３１に退避済みであるので、重要なデータが失われることはない。
【００８７】
続いて、コントローラ４１は、スーパーキャパシタ４３からの電源供給が継続している期間内において、外部電源の復帰を監視している（ステップＳ５０４）。外部電源の復帰を検知した場合、コントローラ４１は、ステップＳ５０５に移行する。
【００８８】
ステップＳ５０５において、コントローラ４１は、外部電源から電圧レギュレータ４２を介してＲＡＭ１２への電源供給を再開する（ステップＳ５０５）。続いて、コントローラ４１は、ＮＡＮＤ型フラッシュメモリ１１のデータレジスタ３１に格納されているデータをＲＡＭ１２に転送する（ステップＳ５０６）。
【００８９】
（効果）
ＤＲＡＭの消費電流は、例えばｍＡオーダであるが、ＮＡＮＤ型フラッシュメモリの消費電流は、例えば５０μＡ程度であり、その差は非常に大きい。従って、同じ容量のスーパーキャパシタでも、ＮＡＮＤ型フラッシュメモリだけに電源を供給する場合には、長い時間スタンドバイ状態を保持できる。
【００９０】
また、第４の実施形態では、ＲＡＭ１２のデータをメモリセルアレイ３０へ書き込まず、データレジスタ３１に書き込むようにしているため、ＮＡＮＤ型フラッシュメモリ１１の消費電流は小さい。さらに、データレジスタ３１へのデータ転送は、比較的高速である。これにより、瞬間的な電源断対策のために大容量のスーパーキャパシタをサーバシステム４０に組み込む必要がなくなる。すなわち、電源断の期間が短ければ、小容量のスーパーキャパシタであっても、ＮＡＮＤ型フラッシュメモリ１１のデータレジスタ３１上でＲＡＭ１２のデータを保持することが可能である。これにより、サーバシステム４０の回路面積及びコストを低減することができる。
【００９１】
本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、１つの実施形態に開示される複数の構成要素の適宜な組み合わせ、若しくは異なる実施形態に開示される構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素が削除されても、発明が解決しようとする課題が解決でき、発明の効果が得られる場合には、これらの構成要素が削除された実施形態が発明として抽出されうる。
【符号の説明】
【００９２】
ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬＫ…ブロック、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＤ，ＳＧＳ…選択ゲート線、１０…メモリシステム、１１…ＮＡＮＤ型フラッシュメモリ、１２…ＲＡＭ、１２Ａ…管理情報領域、１２Ｂ…リードキャッシュ領域、１２Ｃ…ライトキャッシュ領域、１３…コントローラ、２０…ボンディングワイヤ、２１…端子、２２…基板、２３…アンダーフィル、２４…スペーサ、２５…半田ボール、２６…モールド樹脂、３０…メモリセルアレイ、３１…データレジスタ、３２…ＣＰＵ、３３…ホストインターフェース回路、３４…ＲＡＭインターフェース回路、３５…ＮＡＮＤインターフェース回路、３６…電源回路、４０…サーバシステム、４１…コントローラ、４２…電圧レギュレータ、４３…スーパーキャパシタ。
【図１】
2011192212.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011192212.tif 000009
【図８】
2011192212.tif 000010
【図９】
2011192212.tif 000011
【図１０】
2011192212.tif 000012
【図１１】
2011192212.tif 000013
【図１２】
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