(57)【要約】【課題】電源ノイズ及び接地ノイズを低減することができる昇圧回路を提供すること。【解決手段】本発明は、ＭＯＳ容量Ｃ１、駆動回路１０及びトランジスタ３を備える。ＭＯＳ容量Ｃ１のゲートは出力端子ＶＯＵＴと接続され、正の電荷が蓄積される。駆動回路１０は、入力信号に応じて、ＭＯＳ容量Ｃ１の一端に電源電圧ＶＣＣを出力し、又はＭＯＳ容量Ｃ１の他端にグランド電圧ＧＮＤを出力する。トランジスタ３は、出力端子ＶＯＵＴと電源電圧ＶＣＣとの間に接続される。駆動回路１０がＭＯＳ容量Ｃ１に電源電圧ＶＣＣを出力する場合は、トランジスタ３はＯＦＦとなる。一方、駆動回路１０がＭＯＳ容量Ｃ１にグランド電圧ＧＮＤを出力する場合は、トランジスタ３はＯＮとなる。【選択図】図１
2011211830.tif 000002
【特許請求の範囲】
【請求項１】
出力端子と接続されるゲートに正の電荷が蓄積されるＭＯＳ容量と、
入力信号に応じて前記ＭＯＳ容量の一端に第１の電圧を出力し、又は前記ＭＯＳ容量の他端に前記第１の電圧よりも低い第２の電圧を出力する駆動回路と、
前記出力端子と前記第２の電圧よりも高い第３の電圧との間に接続され、前記駆動回路が前記ＭＯＳ容量に前記第１の電圧を出力する場合はＯＦＦとなり、前記駆動回路が前記ＭＯＳ容量に前記第２の電圧を出力する場合はＯＮとなる第１のスイッチ素子と、を備える、
昇圧回路。
【請求項２】
前記駆動回路は、
前記第１の電圧と前記ＭＯＳ容量の一端との間に接続され、前記入力信号に応じてＯＮ／ＯＦＦする第２のスイッチ素子と、
前記第２の電圧と前記ＭＯＳ容量の他端との間に接続され、前記入力信号に応じて前記第２のスイッチ素子に対して相補的にＯＮ／ＯＦＦする第３のスイッチ素子と、を備え、
前記第１のスイッチ素子は、前記第２のスイッチ素子に対して相補的にＯＮ／ＯＦＦすることを特徴とする、
請求項１に記載の昇圧回路。
【請求項３】
前記第２のスイッチ素子は、
一端が前記第１の電圧と接続され、他端が前記ＭＯＳ容量の一端と接続される第２のトランジスタであり、
前記第３のスイッチ素子は、
一端が前記第２の電圧と接続され、他端が前記ＭＯＳ容量の他端と接続される第３のトランジスタであることを特徴とする、
請求項１又は２に記載の昇圧回路。
【請求項４】
前記第２のトランジスタの導電型は、前記第３のトランジスタの導電型と同じであり、
前記第２のトランジスタのゲートには、前記入力信号に応じた第１の信号が入力され、
前記第３のトランジスタのゲートには、前記第１の入力信号に対して逆相の第２の信号が入力されることを特徴とする、
請求項３に記載の昇圧回路。
【請求項５】
前記第２のトランジスタの導電型は、前記第３のトランジスタの導電型と異なり、
前記第２のトランジスタのゲートには、前記入力信号に応じた第１の信号が入力され、
前記第３のトランジスタのゲートには、前記第１の入力信号に対して同相の第２の信号が入力されることを特徴とする、
請求項３に記載の昇圧回路。
【請求項６】
前記第１のスイッチ素子は、一端が前記第３の電圧と接続され、他端が前記出力端子と接続される第３のトランジスタであることを特徴とする、
請求項１乃至５のいずれか一項に記載の昇圧回路。
【請求項７】
前記第１の電圧及び前記第３の電圧は電源電圧であり、
前記第２の電圧はグランド電圧であることを特徴とする、
請求項１乃至６のいずれか一項に記載の昇圧回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の前記昇圧回路を２つ備え、
一方の前記昇圧回路の前記スイッチ部及び他方の前記昇圧回路の前記スイッチ部は、相補的に前記第１の電圧又は前記第２の電圧を出力する、
昇圧装置。
【請求項９】
一方の前記昇圧回路の前記第１のトランジスタのゲートは、他方の前記昇圧回路の前記ＭＯＳ容量のゲートと相互に接続されることを特徴とする、
請求項８に記載の昇圧装置。
【請求項１０】
一方の前記昇圧回路に供給される前記入力信号は、他方の前記昇圧回路に供給される前記入力信号に対して逆相であることを特徴とする、
請求項８又は９に記載の昇圧装置。
【請求項１１】
ソースが電源電圧と接続され、ゲートに第１の入力信号が入力される第１のＰＭＯＳトランジスタと、
ソースがグランド電圧と接続され、ゲートに前記第１の入力信号が入力される第１のＮＭＯＳトランジスタと、
ドレイン及びＰ型ウェルからなる基板が前記第１のＰＭＯＳトランジスタのドレインと接続され、ソースが前記第１のＮＭＯＳトランジスタのドレインと接続される第２のＮＭＯＳトランジスタと、を備え、
前記第２のＮＭＯＳトランジスタのゲートは、前記電源電圧以上に維持される、
昇圧回路。
【請求項１２】
ソースが前記電源電圧と接続され、ゲートに前記第１の入力信号の反転信号が入力される第２のＰＭＯＳトランジスタと、
ソースが前記グランド電圧と接続され、ゲートに前記第１の入力信号の反転信号が入力される第３のＮＭＯＳトランジスタと、
ドレイン及びＰ型ウェルからなる基板が前記第２のＰＭＯＳトランジスタのドレインと接続され、ソースが前記第３のＮＭＯＳトランジスタのドレインと接続される第４のＮＭＯＳトランジスタと、を更に備え、
前記第４のＮＭＯＳトランジスタのゲートは、前記電源電圧以上に維持されることを特徴とする、
請求項１１に記載の昇圧回路。
【請求項１３】
ドレインが前記第２のＮＭＯＳトランジスタのゲートと接続され、ゲートが前記第４のＮＭＯＳトランジスタのゲートと接続される第５のＮＭＯＳトランジスタと、
ドレインが前記第４のＮＭＯＳトランジスタのゲートと接続され、ゲートが前記第２のＮＭＯＳトランジスタのゲートと接続される第６のＮＭＯＳトランジスタと、を更に備え、
前記第５のＮＭＯＳトランジスタのソース及び前記第６のＮＭＯＳトランジスタのソースは、前記電源電圧と接続され、
前記第５のＮＭＯＳトランジスタのＰ型ウェルからなる基板及び前記第６のＮＭＯＳトランジスタのＰ型ウェルからなる基板は、前記グランド電圧と接続されることを特徴とする、
請求項１２に記載の昇圧回路。
【請求項１４】
ゲート、ソース及びドレインがそれぞれ異なる接点に接続されるＭＯＳトランジスタを有する昇圧容量部と、
前記昇圧容量部を駆動する駆動回路と、を備える、
昇圧回路。
【請求項１５】
前記駆動回路は、
それぞれ異なるソース電位に結合される２つのトランジスタを備え、
一方の前記トランジスタのドレインは、前記ＭＯＳトランジスタのソースと接続され、
他方の前記トランジスタのドレインは、前記ＭＯＳトランジスタのドレインと接続されることを特徴とする、
請求項１４に記載の昇圧回路。
【請求項１６】
前記昇圧回路を２つ備え、
２つの前記昇圧回路の前記駆動回路のそれぞれを相補的に制御することを特徴とする、
請求項１４又は１５に記載の昇圧装置。
【請求項１７】
請求項１乃至７及び請求項１１乃至１５のいずれか一項に記載の昇圧回路、又は請求項８乃至１０及び請求項１６のいずれか一項に記載の昇圧装置が搭載されることを特徴とする、
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は昇圧回路、昇圧装置及び半導体集積回路に関し、特に低ノイズの昇圧回路、昇圧装置及び半導体集積回路に関する。
【背景技術】
【０００２】
近年のＬＳＩ（Large Scale Integration）に搭載される半導体メモリでは、ＬＳＩ内部の電源電圧を昇圧する昇圧回路により、半導体メモリセルの電源が供給されている。また、近年のＬＳＩの消費電力低減の要求に伴い、電源電圧の低電圧化が求められている。更に、半導体メモリの記憶容量の大容量化及び高速動作に伴い、昇圧回路出力の供給能力増強が必要となっている。そのため、昇圧用容量の大容量化や昇圧用容量駆動回路の高駆動化が進んでいる。その結果、昇圧回路における消費電流が増加し、昇圧回路は電源ノイズや接地ノイズの発生要因となっている。しかし、電源ノイズや接地ノイズは、ＬＳＩの内部回路の遅延増加や誤動作の原因となる。従って、昇圧回路における電源ノイズ及び接地ノイズを低減する必要性が高まってきた。
【０００３】
図３は、特許文献１に開示された昇圧回路２００の回路図である。昇圧回路２００は、第１の昇圧用容量であるＭＯＳ容量Ｃ３１の第２の電極としてのソースとドレインに入力する第１の入力信号の立ち下がりよりも遅れて立ち上がるこの第１の入力信号の逆相の第２の入力信号を出力する制御回路４０を設け、この制御回路４０の出力を第２の昇圧用容量であるＭＯＳ容量Ｃ３２の第４の電極としてのソースとドレインに入力するようにし、ＮＭＯＳ３４のゲートと第１のスイッチ手段であるＮＭＯＳ３３のソースを接続している。制御回路４０は、入力端子ＶＩＮに接続されたインバータ４１と、このインバータ４１の出力側に接続されたインバータ４２と、入力端子ＶＩＮとインバータ４２の出力側に接続された２入力のＮＯＲゲート４３とを有している。ＮＯＲゲート４３の出力側には、ＭＯＳ容量Ｃ３２のソース及びドレインが接続されている。ＭＯＳ容量Ｃ３１の第１の電極としてのゲートには、ＮＭＯＳ３４のゲートが接続され、このＮＭＯＳ３４のドレインには、電源電圧ＶＣＣが接続されている。
【０００４】
図４は、特許文献１に開示された昇圧回路２００のタイミング図である。以下、この図を参照しつつ図３の昇圧回路２００の動作の説明をする。初期状態において、入力端子ＶＩＮが"Ｌ"レベルとなっているため、ノードＮＡがＭＯＳ容量Ｃ３２によって昇圧されＶＣＣ＋Ｖｔ＋α（ＶｔはＮＭＯＳ３３、３４の閾値電圧）のレベルになり、ＮＭＯＳ３３はオンし、出力端子ＶＯＵＴは、電源電圧ＶＣＣレベルまでプリチャージされている。入力端子ＶＩＮが"Ｌ"レベルから"Ｈ"レベルに変化すると、インバータ３２の出力は"Ｌ"レベルから"Ｈ"レベルに変化し、ＭＯＳ容量Ｃ３１のゲートにチャージされていた正の電荷により出力端子ＶＯＵＴは昇圧され、ＶＣＣ＋Ｖｔ＋αのレベルに達する。この時、制御回路４０の出力が"Ｈ"レベルから"Ｌ"レベルに変化するため、ノードＮＡの電圧は、ＭＯＳ容量Ｃ３２によりＶＣＣ−Ｖｔ以下のレベルまで引き下げられるが、ＮＭＯＳ３４のゲートにはＶＣＣ＋Ｖｔ＋αレベルまで昇圧された出力端子ＶＯＵＴの電圧がかけられ、ＮＭＯＳ３４がオンし、ノードＮＡは電源電圧ＶＣＣレベルまでプリチャージされる。
【０００５】
次に、入力端子ＶＩＮが"Ｈ"レベルから"Ｌ"レベルに変化すると、インバータ３２の出力が"Ｈ"レベルから"Ｌ"レベルに変化し、出力端子ＶＯＵＴはＭＯＳ容量Ｃ３１によって引き下げられて電源電圧ＶＣＣ以下のレベルになり、ＮＭＯＳ３４はオフする。インバータ４１及びインバータ４２は、インバータ３１及びインバータ３２と同等の遅延時間を有するので、制御回路４０の出力は、インバータ３２の出力が"Ｈ"レベルから"Ｌ"レベルに変化した後、"Ｌ"レベルから"Ｈ"レベルに変化する。そして、ノードＮＡのレベルは、ＭＯＳ容量Ｃ３２によって電源電圧ＶＣＣレベルからＶＣＣ＋Ｖｔ＋αのレベルに達する。それにより、ＮＭＯＳ３３がオンし、出力端子ＶＯＵＴは、電源電圧ＶＣＣレベルにまでプリチャージされる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３１０２８３３号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の昇圧回路２００では、インバータ３２がＭＯＳ容量Ｃ３１の駆動回路として機能する。また、ＮＯＲゲート４３がＭＯＳ容量Ｃ３２の駆動回路として機能する。そして、インバータ３２とＮＯＲゲート４３は、入力端子ＶＩＮのレベルに対し、相補的に動作する。昇圧回路２００では、インバータ３２及びＮＯＲゲート４３に流れる貫通電流により、電源ノイズ及び接地ノイズが発生する。ここで、インバータ３２は、ＭＯＳ容量Ｃ３１を駆動する目的で、駆動能力が高められていることを前提とする。
【０００８】
図４に示すように、時刻Ｔ０において、入力端子ＶＩＮが"Ｌ"レベルから"Ｈ"レベルに変化する。すると、時刻Ｔ１において、インバータ３２の出力が"Ｌ"レベルから"Ｈ"レベルに変化する。よって、ＭＯＳ容量Ｃ３１にチャージされていた電荷により、出力端子ＶＯＵＴはＶＣＣレベルからＶＣＣ＋Ｖｔ＋αのレベルに遷移する。この際、インバータ３２には、インバータ３２の出力電位変化に応じた充電電流が流れるとともに、電源電圧ＶＣＣからグランド電圧ＧＮＤに向かって貫通電流が流れる。前述のように、インバータ３２はＭＯＳ容量Ｃ３１を駆動する目的で駆動能力が高められているので、この貫通電流によってＶＣＣレベルが低下する。これにより、電源ノイズが生じる。
【０００９】
続いて、時刻Ｔ２において、入力端子ＶＩＮが"Ｈ"レベルから"Ｌ"レベルに変化する。すると、時刻Ｔ３において、インバータ３２の出力が"Ｈ"レベルから"Ｌ"レベルに変化する。よって、ＭＯＳ容量Ｃ３１にチャージされていた電荷により、出力端子ＶＯＵＴはＶＣＣ＋Ｖｔ＋αのレベルからＶＣＣレベル以下に遷移する。この際、インバータ３２には、インバータ３２の出力電位変化に応じた放電電流が流れるとともに、電源電圧ＶＣＣからグランド電圧ＧＮＤに向かって貫通電流が流れる。前述のように、インバータ３２はＭＯＳ容量Ｃ３１を駆動する目的で、駆動能力が高められているので、この貫通電流によってＧＮＤレベルが上昇する。これにより、接地ノイズが生じる。
【００１０】
従って、昇圧回路２００は、昇圧回路の電源ノイズや接地ノイズを十分に抑圧することができない。そのため、ＬＳＩの内部回路の遅延増加や誤動作を防止する観点から問題である。
【課題を解決するための手段】
【００１１】
本発明の一態様である昇圧回路は、出力端子と接続されるゲートに正の電荷が蓄積されるＭＯＳ容量と、入力信号に応じて前記ＭＯＳ容量の一端に第１の電圧を出力し、又は前記ＭＯＳ容量の他端に前記第１の電圧よりも低い第２の電圧を出力する駆動回路と、前記出力端子と前記第２の電圧よりも高い第３の電圧との間に接続され、前記駆動回路が前記ＭＯＳ容量に前記第１の電圧を出力する場合はＯＦＦとなり、前記駆動回路が前記ＭＯＳ容量に前記第２の電圧を出力する場合はＯＮとなる第１のスイッチ素子と、を備えるものである。この昇圧回路では、前記ＭＯＳ容量の端部を交互に前記第１の電圧又は前記第２の電圧と接続する。そのため、前記駆動回路に流れる貫通電流は、前記ＭＯＳ容量を経由して流れる。よって、前記貫通電流が流れる経路には、前記ＭＯＳ容量のチャネル抵抗が挿入されることとなる。従って、前記貫通電流は、前記ＭＯＳ容量のチャネル抵抗の分だけ低下する。前記貫通電流が低下することにより、電源ノイズ及び接地ノイズの影響を低減できる。
【００１２】
本発明の一態様である昇圧回路は、ソースが電源電圧と接続され、ゲートに第１の入力信号が入力される第１のＰＭＯＳトランジスタと、ソースがグランド電圧と接続され、ゲートに前記第１の入力信号が入力される第１のＮＭＯＳトランジスタと、ドレイン及びＰ型ウェルからなる基板が前記第１のＰＭＯＳトランジスタのドレインと接続され、ソースが前記第１のＮＭＯＳトランジスタのドレインと接続される第２のＮＭＯＳトランジスタと、を備え、前記第２のＮＭＯＳトランジスタのゲートは、前記電源電圧以上に維持されるものである。この昇圧回路の前記第２のＮＭＯＳトランジスタは、交互にドレインが前記電源電圧に接続され、ソースがグランド電圧に接続される。そのため、前記電源電圧とグランド電圧との間に流れる貫通電流は、前記第２のＮＭＯＳトランジスタのチャネル層を経由して流れる。よって、前記貫通電流が流れる経路には、チャネル抵抗が挿入されることとなる。従って、前記貫通電流は、前記チャネル抵抗の分だけ低下する。前記貫通電流が低下することにより、電源ノイズ及び接地ノイズの影響を低減できる。
【００１３】
本発明の一態様である昇圧回路は、ゲート、ソース及びドレインがそれぞれ異なる接点に接続されるＭＯＳトランジスタを有する昇圧容量部と、前記昇圧容量部を駆動する駆動回路と、を備えるものである。この昇圧回路では、昇圧回路に流れる貫通電流は、前記ＭＯＳトランジスタのチャネル層を経由して流れる。よって、貫通電流が流れる経路には、前記ＭＯＳトランジスタのチャネル抵抗が挿入されることとなる。従って、前記貫通電流は、前記チャネル抵抗の分だけ低下する。前記貫通電流が低下することにより、電源ノイズ及び接地ノイズの影響を低減できる。
【発明の効果】
【００１４】
本発明によれば、電源ノイズ及び接地ノイズを低減することができる昇圧回路を提供することができる。
【図面の簡単な説明】
【００１５】
【図１】実施の形態１にかかる昇圧装置１００の回路図である。
【図２】実施の形態１にかかる昇圧装置１００の動作を示すタイミング図である。
【図３】特許文献１に開示された昇圧回路２００の回路図である。
【図４】特許文献１に開示された昇圧回路２００のタイミング図である。
【発明を実施するための形態】
【００１６】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１は、実施の形態１にかかる昇圧装置１００の回路図である。昇圧装置１００は、図１に示すように、昇圧回路１、昇圧回路２及びインバータ５により構成される。昇圧回路２は入力端子ＶＩＮと接続され、昇圧回路１はインバータ５を介して入力端子ＶＩＮと接続される。
【００１７】
昇圧回路１は、ＮＭＯＳトランジスタ３、駆動回路１０及びＭＯＳ容量Ｃ１により構成される。駆動回路１０は、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２により構成される。ＰＭＯＳトランジスタ１１のソース及びバックゲート（Ｎ型ウェルからなる基板）は電源電圧ＶＣＣと接続される。ＰＭＯＳトランジスタ１１のドレインは、ノード１３と接続される。ＰＭＯＳトランジスタ１１のゲートは、インバータ５を介して、入力端子ＶＩＮと接続される。ＮＭＯＳトランジスタ１２のソース及びバックゲート（Ｐ型ウェルからなる基板）はグランド電圧ＧＮＤと接続される。ＮＭＯＳトランジスタ１２のドレインは、ノード１４と接続される。ＮＭＯＳトランジスタ１２のゲートは、インバータ５を介して、入力端子ＶＩＮと接続される。ノード１３及びノード１４は、駆動回路１０の出力に相当する。なお、駆動回路１０は、ＭＯＳ容量Ｃ１を駆動するために、駆動能力が高められていることを前提とする。
【００１８】
ＭＯＳ容量Ｃ１は、昇圧回路１の昇圧容量部として機能するＮＭＯＳトランジスタである。ＭＯＳ容量Ｃ１のドレイン及びバックゲート（Ｐ型ウェルからなる基板）は、ノード１３と接続される。ＭＯＳ容量Ｃ１のソースは、ノード１４と接続される。ＭＯＳ容量Ｃ１のゲートは、出力端子ＶＯＵＴと接続される。
【００１９】
ＮＭＯＳトランジスタ３のソースは、電源電圧ＶＣＣと接続される。ＮＭＯＳトランジスタ３のバックゲート（Ｐ型ウェルからなる基板）は、グランド電圧ＧＮＤと接続される。ＮＭＯＳトランジスタ３のゲートは、ノードＮＡと接続される。ＮＭＯＳトランジスタ３のドレインは、出力端子ＶＯＵＴと接続される。
【００２０】
昇圧回路２は、ＮＭＯＳトランジスタ４、駆動回路２０及びＭＯＳ容量Ｃ２により構成される。駆動回路２０は、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２により構成される。ＰＭＯＳトランジスタ２１のソース及びバックゲート（Ｎ型ウェルからなる基板）は電源電圧ＶＣＣと接続される。ＰＭＯＳトランジスタ２１のドレインは、ノード２３と接続される。ＰＭＯＳトランジスタ２１のゲートは、入力端子ＶＩＮと接続される。ＮＭＯＳトランジスタ２２のソース及びバックゲート（Ｐ型ウェルからなる基板）はグランド電圧ＧＮＤと接続される。ＮＭＯＳトランジスタ２２のドレインは、ノード２４と接続される。ＮＭＯＳトランジスタ２２のゲートは、入力端子ＶＩＮと接続される。ノード２３及びノード２４は、駆動回路２０の出力に相当する。なお、駆動回路２０は、ＭＯＳ容量Ｃ２を駆動するために、駆動能力が高められていることを前提とする。
【００２１】
ＭＯＳ容量Ｃ２は、昇圧回路２の昇圧容量部として機能するＮＭＯＳトランジスタである。ＭＯＳ容量Ｃ２のドレイン及びバックゲート（Ｐ型ウェルからなる基板）は、ノード２３と接続される。ＭＯＳ容量Ｃ２のソースは、ノード２４と接続される。ＭＯＳ容量Ｃ２のゲートは、ノードＮＡと接続される。
【００２２】
ＮＭＯＳトランジスタ４のソースは、電源電圧ＶＣＣと接続される。ＮＭＯＳトランジスタ４のバックゲート（Ｐ型ウェルからなる基板）は、グランド電圧ＧＮＤと接続される。ＮＭＯＳトランジスタ４のゲートは、出力端子ＶＯＵＴと接続される。ＮＭＯＳトランジスタ４のドレインは、ノードＮＡと接続される。
【００２３】
すなわち、昇圧回路１及び昇圧回路２は、同様の構成を有している。また、昇圧回路１は、インバータ５を介して、入力端子ＶＩＮと逆相で接続される。一方、昇圧回路２は、入力端子ＶＩＮと正相で接続される。これにより、昇圧回路１と昇圧回路２とは、入力端子ＶＩＮのレベルに応じて、相補的に動作する。従って、昇圧装置１００は、各駆動回路の出力部に縦積みにＭＯＳ容量が挿入され、相補的に動作する２つの昇圧回路を有している。
【００２４】
次に、昇圧装置１００の動作について説明する。以下では、駆動回路１０に着目して、昇圧装置１００の動作を説明する。図２は、昇圧装置１００の動作を示すタイミング図である。昇圧装置１００では、図２に示すように、時刻Ｔ０において、入力端子ＶＩＮが"Ｌ"レベルから"Ｈ"レベルに変化する。すると、インバータ５の出力は"Ｈ"レベルから"Ｌ"レベルに変化する。よって、ＰＭＯＳトランジスタ１１は、オフ状態からオン状態に切り替わる。一方、ＮＭＯＳトランジスタ１２は、オン状態からオフ状態に切り替わる。
【００２５】
続いて、時刻Ｔ１において、ノード１３及びノード１４が"Ｌ"レベルから"Ｈ"レベルに変化する。よって、ＭＯＳ容量Ｃ１にチャージされていた電荷により、出力端子ＶＯＵＴはＶＣＣレベルから（ＶＣＣ＋Ｖｔ＋α）レベルに遷移する。なお、出力端子ＶＯＵＴは、直前の時刻Ｔ３においてＶＣＣレベルにプリチャージされている。この状態から昇圧（昇圧の最大幅は、電源電圧ＶＣＣ）されることにより、出力端子ＶＯＵＴは（ＶＣＣ＋Ｖｔ＋α）レベルに遷移する。そのため、（ＶＣＣ＋Ｖｔ＋α）レベルの大きさは、（２×ＶＣＣ）を超えることはない。
【００２６】
この（ＶＣＣ＋Ｖｔ＋α）のレベルは、ＮＭＯＳトランジスタ４のゲートに印加される。よって、ＮＭＯＳトランジスタ４はオン状態となる。これにより、ノードＮＡは、電源電圧ＶＣＣレベルにプリチャージされる。すると、ノードＮＡのレベルは、ＶＣＣレベル以下からＶＣＣレベルに遷移する。そのため、ＮＭＯＳトランジスタ３のゲートには、ＶＣＣレベルが印加される。しかし、ＮＭＯＳトランジスタ３のソースは電源電圧ＶＣＣと接続されているため、ＮＭＯＳトランジスタ３はオフ状態で維持される。
【００２７】
続いて、時刻Ｔ２において、入力端子ＶＩＮが"Ｈ"レベルから"Ｌ"レベルに変化する。さらに、時刻Ｔ３において、ノード１３及びノード１４が"Ｈ"レベルから"Ｌ"レベルに変化する。よって、ＭＯＳ容量Ｃ１にチャージされていた電荷により、出力端子ＶＯＵＴは、（ＶＣＣ＋Ｖｔ＋α）レベルからＶＣＣレベル以下に遷移する。
【００２８】
入力端子ＶＩＮのレベルは、周期的にパルス入力される信号により変化する。よって、出力端子ＶＯＵＴのレベルは、時刻Ｔ０〜Ｔ３における遷移を繰り返す。また、上述では駆動回路１０に着目したが、駆動回路２０についても、入力端子ＶＩＮに周期的変化に応じて、駆動回路１０に対して相補的に動作する。すなわち、昇圧装置１００は、上述のように２つのＭＯＳ容量を相補的に駆動することにより、昇圧動作を行う。
【００２９】
次に、昇圧装置１００におけるノイズ低減効果について、駆動回路１０に着目して説明する。まず、ＭＯＳ容量Ｃ１を充電する際に流れる電流について説明する。上述のように、出力端子ＶＯＵＴは、時刻Ｔ１においてＶＣＣレベルから（ＶＣＣ＋Ｖｔ＋α）レベルに遷移する。この時、駆動回路１０には、異なる要因によって生じる２つの電流の合成電流が流れる。
【００３０】
一方の電流は、ＭＯＳ容量Ｃ１に電荷が充電される際に流れる充電電流である。この充電電流は、ＰＭＯＳトランジスタ１１がオフ状態からオン状態に切り替わることにより、電源電圧ＶＣＣからＭＯＳ容量Ｃ１へ流れる。一般的に、この充電電流は、電荷量を時間で割ることで表現できる。なお、この充電電流は、昇圧装置１００及び図３に示した昇圧回路２００において同等となる。
【００３１】
他方の電流は、電源電圧ＶＣＣからグランド電圧ＧＮＤへ流れる貫通電流である。ノード１３とノード１４とは、ＭＯＳ容量Ｃ１を構成するＮＭＯＳトランジスタのチャネルを介して接続されている。よって、電源電圧ＶＣＣからグランド電圧ＧＮＤへ貫通電流が流れる。この貫通電流は、入力端子ＶＩＮのレベル遷移期間中の過渡状態において発生する。この場合のＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２は、共にオン状態とオフ状態の中間のチャネル抵抗を有する。このときのＰＭＯＳトランジスタ１１のチャネル抵抗値をＲｏｎＰ、ＮＭＯＳトランジスタ１２のチャネル抵抗値をＲｏｎＮとする。
【００３２】
ＭＯＳ容量Ｃ１は、ＮＭＯＳトランジスタで構成されており、ゲートに接続されている出力端子ＶＯＵＴと、ドレインとバックゲート（Ｐ型ウェルからなる基板）が接続されているノード１３及びソースが接続されているノード１４との間の電圧の差が、常にＶＣＣレベル近傍に保たれる。従って、ＭＯＳ容量Ｃ１は、オン状態のチャネル抵抗を有する。このときのＭＯＳ容量Ｃ１のチャネル抵抗値を、Ｒｃｈとする。
【００３３】
すなわち、入力端子ＶＩＮのレベルの遷移期間中となる過渡状態において駆動回路１０に流れる貫通電流Ｉ１は、ＰＭＯＳトランジスタ１１のチャネル抵抗、ＭＯＳ容量Ｃ１のチャネル抵抗及びＮＭＯＳトランジスタ１２のチャネル抵抗が、電源電圧ＶＣＣとグランド電圧ＧＮＤとの間に接続される場合に流れる電流として表現できる。すなわち、時刻Ｔ１における貫通電流Ｉ１は、以下の式（１）で表される。
Ｉ１＝ＶＣＣ／（ＲｏｎＰ＋ＲｏｎＮ＋Ｒｃｈ）  ・・・（１）
【００３４】
これに対して、昇圧回路２００において、容量Ｃ３２を充電する場合に流れる貫通電流について検討する。昇圧回路２００では、貫通電流が流れる経路には、ＭＯＳ容量Ｃ３１によるチャネル抵抗が存在しない。よって、例えば昇圧回路２００のインバータ３２に流れる貫通電流Ｉ３２は、式（１）から、ＭＯＳ容量のチャネル抵抗値Ｒｃｈを除去した以下の式（２）で表される。
Ｉ３２＝ＶＣＣ／（ＲｏｎＰ＋ＲｏｎＮ）  ・・・（２）
なお、駆動回路１０とインバータ３２とで用いられるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは同様とする。
【００３５】
よって、（１）式及び（２）式に示すように、昇圧装置１００は、昇圧回路２００と比べて、ＭＯＳ容量のチャネル抵抗値Ｒｃｈ分だけ、ＭＯＳ容量充電時の貫通電流を低減することができる。従って、昇圧装置１００によれば、ＭＯＳ容量を充電する場合の電源ノイズを低減することができる。
【００３６】
仮に、ＶＣＣ＝２Ｖ、ＲｏｎＰ＝ＲｏｎＮ＝１Ω、Ｒｃｈ＝２Ωとすると、式（１）より、昇圧装置１００に流れる貫通電流Ｉ１は、以下の式（３）で示される。
Ｉ１＝２／（１＋１＋２）＝０．５Ａ  ・・・（３）
【００３７】
一方、式（２）より、昇圧回路２００に流れる貫通電流Ｉ３２は、以下の式（４）で表される。
Ｉ３２＝２／（１＋１）＝１Ａ  ・・・（４）
【００３８】
この場合、昇圧装置１００は、昇圧回路２００と比べて、貫通電流を１／２に削減できる。従って、ＭＯＳ容量を充電する場合の電源ノイズを低減することが可能である。
【００３９】
次に、ＭＯＳ容量Ｃ１に充電された電荷を放電する際に流れる電流について説明する。上述のように、出力端子ＶＯＵＴは、時刻Ｔ２において、（ＶＣＣ＋Ｖｔ＋α）レベルからＶＣＣレベル以下に遷移する。この時、駆動回路１０には、異なる要因によって生じる２つの電流の合成電流が流れる。
【００４０】
一方の電流は、ＭＯＳ容量Ｃ１から電荷が放電される際に流れる放電電流である。この放電電流は、ＮＭＯＳトランジスタ１２がオフ状態からオン状態に切り替わることにより、ＭＯＳ容量Ｃ１からグランド電圧ＧＮＤへ流れる。一般的に、この放電電流は、電荷量を時間で割ることで表現できる。なお、この放電電流は、昇圧装置１００及び図３に示した昇圧回路２００において同等となる。
【００４１】
他方の電流は、電源電圧ＶＣＣからグランド電圧ＧＮＤへ流れる貫通電流である。この貫通電流は、上述のＭＯＳ容量Ｃ１に電荷が充電される場合と同様に、式（１）で表される。
【００４２】
これに対して、昇圧回路２００において、容量Ｃ３１から電荷が放電される場合に流れる貫通電流について検討する。昇圧回路２００では、貫通電流が流れる経路には、ＭＯＳ容量Ｃ３１によるチャネル抵抗が存在しない。よって、上述のＭＯＳ容量Ｃ３１が充電される場合と同様に、式（２）で表される。
【００４３】
よって、（１）式及び（２）式に示すように、昇圧装置１００は、昇圧回路２００と比べて、ＭＯＳ容量のチャネル抵抗値Ｒｃｈ分だけ、ＭＯＳ容量放電時の貫通電流を低減することができる。従って、昇圧装置１００によれば、ＭＯＳ容量に充電された電荷を放電する場合の接地ノイズを低減することができる。
【００４４】
仮に、ＶＣＣ＝２Ｖ、ＲｏｎＰ＝ＲｏｎＮ＝１Ω、Ｒｃｈ＝２Ωとすると、昇圧装置１００に流れる貫通電流Ｉ１は式（３）で示される。一方、昇圧回路２００に流れる貫通電流は、式（４）で示される。よって、昇圧装置１００は、昇圧回路２００と比べて、貫通電流を１／２に削減できる。従って、ＭＯＳ容量に充電された電荷を放電する場合の接地ノイズを低減することが可能である。
【００４５】
すなわち、本構成によれば、電源ノイズ及び接地ノイズを低減することができる昇圧回路及び昇圧装置を提供することができる。
【００４６】
その他の実施の形態
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、上述の実施例のＮＭＯＳトランジスタとＰＭＯＳトランジスタとは、適宜入れ換えることが可能である。
【００４７】
上述の駆動回路１０及び２０は、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタにより構成されるが、駆動回路は、同じ導電型の２つのトランジスタにより構成することが可能である。この場合には、２つのトランジスタの一方のゲートに第１の入力信号を入力し、他方のトランジスタのゲートに第１の信号とは逆相の第２の入力信号を入力すればよい。
【００４８】
また、トランジスタ１１及びトランジスタ２１に接続される電源電圧ＶＣＣ、トランジスタ１２及びトランジスタ２２に接続されるグランド電圧ＧＮＤ、トランジスタ３及びトランジスタ４に接続される電源電圧ＶＣＣは、それぞれ第１の電圧、第２の電圧、第３の電圧に置き換えることができる。この場合、第１の電圧が第２の電位よりも高く、第３の電圧が第２の電圧よりも高ければよい。
【符号の説明】
【００４９】
１、２、２００  昇圧回路
３、４  トランジスタ
５、３１、３２、４１、４２  インバータ
１０、２０  駆動回路
１１、２１  ＰＭＯＳトランジスタ
１２、２２  ＮＭＯＳトランジスタ
１３、１４、２３、２４  ノード
４０    制御回路
４３  ＯＲゲート
１００  昇圧装置
２００  昇圧回路
Ｃ１、Ｃ２、Ｃ３１、Ｃ３２  ＭＯＳ容量
ＧＮＤ  グランド電圧
ＮＡ  ノード
ＶＣＣ  電源電圧
ＶＩＮ  入力端子
ＶＯＵＴ  出力端子
【図１】
2011211830.tif 000003
【図２】
2011211830.tif 000004
【図３】
2011211830.tif 000005
【図４】
2011211830.tif 000006