(57)【要約】【課題】Ａ／Ｄ変換の時間が増大することなく、Ａ／Ｄ変換器に入力される電圧にオフセットを設けて線形性のあるＡ／Ｄ変換を高速に行う固体撮像装置を提供することを目的とする。【解決手段】行列状に配置された光電変換する複数の画素１０１ｘと、列毎に設けられた列信号線Ｖｘと、列毎に設けられ、画素１０１ｘから列信号線Ｖｘに出力されたアナログ信号を増幅する列アンプ１００ｘと、列アンプ１００ｘから出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換装置１２と、列毎に設けられ、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットを設定するオフセット設定回路１５０ｘとを備える。【選択図】図１
2011024109.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された光電変換する複数の画素と、
列毎に設けられた列信号線と、
列毎に設けられ、前記画素から前記列信号線に出力されたアナログ信号を増幅する複数の列アンプ回路と、
前記列アンプ回路から出力されるアナログ信号をデジタル信号に変換するアナログ−デジタル変換回路と、
列毎に設けられ、前記アナログ−デジタル変換回路に入力されるアナログ信号に電圧オフセットを設定する複数のオフセット設定回路と
を備える固体撮像装置。
【請求項２】
前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記電圧オフセットを設定する
請求項１記載の固体撮像装置。
【請求項３】
前記複数の列アンプ回路のそれぞれは、
入力端子と出力端子とを備える増幅素子と、
前記列信号線と前記入力端子との間に挿入された入力容量素子と、
前記入力端子と前記出力端子との間に挿入された帰還容量素子と、
前記入力端子と前記出力端子とを短絡することにより前記列アンプ回路をリセットするリセットスイッチ素子と
を有し、
前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記帰還容量素子を短絡させずに前記帰還容量素子にベース電圧を印加することにより前記電圧オフセットを設定する
請求項２記載の固体撮像装置。
【請求項４】
前記複数のオフセット設定回路のそれぞれは、
前記列アンプ回路の前記出力端子と前記帰還容量素子の一端を接続する配線に挿入された帰還スイッチ素子と、
前記帰還容量素子の前記一端と前記ベース電圧が供給されるベース電圧線との間に挿入されたオフセットスイッチ素子と
を有し、
前記リセットスイッチ素子が開いた直後に前記帰還スイッチ素子が閉じる
請求項３記載の固体撮像装置。
【請求項５】
前記アナログ−デジタル変換回路は、
ランプ信号が入力される第１入力容量素子と、
アナログ信号が入力される第２入力容量素子と、
前記第１入力容量素子を介して入力されたランプ信号と、前記第２入力容量素子を介して入力されたアナログ信号とを比較する比較回路と、
前記比較回路の比較結果が反転するまでの時間をカウントするカウンタと
を有し、
前記アナログ−デジタル変換回路は、前記第１入力容量素子および前記第２入力容量素子を放電することによりリセットした後に前記比較回路による比較を開始し、
前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記第２入力容量素子を放電させずにベース電圧を印加することにより前記電圧オフセットを設定する
請求項１記載の固体撮像装置。
【請求項６】
前記複数の列アンプ回路のそれぞれは、
入力端子と出力端子とを備える増幅素子と、
前記列信号線と前記入力端子との間に挿入された入力容量素子と、
前記入力端子と前記出力端子との間に挿入された帰還容量素子と、
前記入力端子と前記出力端子とを短絡することにより前記列アンプ回路をリセットするリセットスイッチ素子と、
前記増幅素子の出力端子と前記アナログ−デジタル変換回路の入力端子との間に挿入され、前記増幅素子の出力端子と前記オフセット設定回路の前記ベース電圧線とを切り替えて前記アナログ−デジタル変換回路の入力端子に接続する切替スイッチ素子と
を有し、
前記切替スイッチ素子は、前記リセットスイッチ素子が閉じて前記列アンプ回路をリセットするときに前記ベース電圧線を前記アナログ−デジタル変換回路の入力端子に接続して前記ベース電圧を印加し、前記リセットスイッチ素子が開いた直後に前記増幅素子の出力端子を前記アナログ−デジタル変換回路の入力端子に接続して前記増幅されたアナログ信号を出力する
請求項５記載の固体撮像装置。
【請求項７】
請求項１〜６のいずれかに記載の固体撮像装置を備えるカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素に蓄積された信号電荷を読み出して二次元の画像信号を得るように構成された固体撮像装置およびそれを備えるカメラに関する。
【背景技術】
【０００２】
列並列にアナログ−デジタル変換器（以下、Ａ／Ｄ変換器という）が配置された従来の固体撮像装置１０００を図８に示す。この構成において、参照信号ＲＡＭＰと画素から読み出される各列のアナログ信号の電圧を比較する差動比較器１１０２ｘ（以下、比較器１１０２ｘという）の詳細構成を図９に、その駆動タイミングを図１０に示す。
【０００３】
従来の列並列に配置されたＡ／Ｄ変換器は、入力信号に対する出力信号値が安定的に理想的な変換特性を持つようにすることを目的としたものとして、例えば図９に示す比較器１１０２ｘのオートゼロ後、即ち図９に示すリセット手段であるトランジスタ１１０５、１１０６によるリセット動作後に、ＶＲＥＦ端子の電圧を、図１０に示すように、一旦電圧ＶＳ１から電圧ＶＳ２に変更することにより電圧オフセットを設け、しかる後にＶＲＥＦ端子に入力される参照信号ＲＡＭＰを階段状（傾斜状）に変化させている。これにより、リセットパルスＸＲＥＳＥＴによる比較器１１０２ｘのリセット状態によらず、即ちＶＲＥＦ端子の電圧と画素から読み出される各列のアナログ信号が入力されるＶＳＬ端子の電圧の比較期間中に比較器１１０２ｘの出力Ｖｃｏが確実に反転するようになる。
【０００４】
すなわち、オートゼロ期間が短かった場合などに、差動アンプ１１１０の２つの入力端ＶＲＥＦ端子およびＶＳＬ端子の電圧に多少のばらつきが残ったとしても、ＶＲＥＦ端子の電圧とＶＳＬ端子の電圧との比較開始時点で、ＶＲＥＦ端子の電圧は画素から読み出される各列のアナログ信号が与えられるＶＳＬ端子の電圧よりも必ず高くなるために、比較期間中に比較器１１０２ｘの出力Ｖｃｏが確実に反転するようになる。その結果、Ａ／Ｄ変換動作を確実に行うことができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−３４００４４号公報
【特許文献２】特開２００７−３０６３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし、上記した従来技術のように、参照信号ＲＡＭＰにオフセットを設けてＡ／Ｄ変換するには、参照信号生成部にオフセットを設ける機能を持たせる分、参照信号ＲＡＭＰが参照信号生成部からＡ／Ｄ変換器のすべての比較器に入るため、ＶＲＥＦ端子の電圧がＶＳ１からＶＳ２に安定するまでに時間を要するので、画素からアナログ信号を読み出してデジタル信号に変換するＡ／Ｄ変換期間が増大するという課題を有している。
【０００７】
前記課題を鑑み、本発明は、Ａ／Ｄ変換期間を短縮する固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の一形態における固体撮像装置は、行列状に配置された光電変換する複数の画素と、列毎に設けられた列信号線と、列毎に設けられ、前記画素から前記列信号線に出力されたアナログ信号を増幅する複数の列アンプ回路と、前記列アンプ回路から出力されるアナログ信号をデジタル信号に変換するアナログ−デジタル変換回路と、列毎に設けられ、前記アナログ−デジタル変換回路に入力されるアナログ信号に電圧オフセットを設定する複数のオフセット設定回路とを備える。
【０００９】
この構成によれば、アナログ−デジタル変換回路に入力される電圧に列毎にオフセットを設けることが可能となり、参照信号ＲＡＭＰに電圧オフセットを追加する必要がないので、参照信号ＲＡＭＰが安定するのを待つ必要がなく、Ａ／Ｄ変換期間を短縮することが可能となる。さらに、余分な電荷をディスチャージする期間を設ける必要が無くなるので、高速なＡ／Ｄ変換が可能となるという利点がある。
【００１０】
また、前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記電圧オフセットを設定するようにしてもよい。
【００１１】
また、前記複数の列アンプ回路のそれぞれは、入力端子と出力端子とを備える増幅素子と、前記列信号線と前記入力端子との間に挿入された入力容量素子と、前記入力端子と前記出力端子との間に挿入された帰還容量素子と、前記入力端子と前記出力端子とを短絡することにより前記列アンプ回路をリセットするリセットスイッチ素子とを有し、前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記帰還容量素子を短絡させずに前記帰還容量素子にベース電圧を印加することにより前記電圧オフセットを設定するようにしてもよい。
【００１２】
この構成によれば、アナログ−デジタル変換回路をリセットするときに各画素で光電変換されたアナログ信号に電圧オフセットが設定されるので、電圧オフセットを設定する時間がリセット期間に隠蔽され、Ａ／Ｄ変換をより早く行うことができる。
【００１３】
また、前記複数のオフセット設定回路のそれぞれは、前記列アンプ回路の前記出力端子と前記帰還容量素子の一端を接続する配線に挿入された帰還スイッチ素子と、前記帰還容量素子の前記一端と前記ベース電圧が供給されるベース電圧線との間に挿入されたオフセットスイッチ素子とを有し、前記リセットスイッチ素子が開いた直後に前記帰還スイッチ素子が閉じるようにしてもよい。
【００１４】
この構成によれば、各画素で光電変換されたアナログ信号に電圧オフセットを設定するための回路構成を簡略化することができる。
【００１５】
また、前記アナログ−デジタル変換回路は、ランプ信号が入力される第１入力容量素子と、アナログ信号が入力される第２入力容量素子と、前記第１入力容量素子を介して入力されたランプ信号と、前記第２入力容量素子を介して入力されたアナログ信号とを比較する比較回路と、前記比較回路の比較結果が反転するまでの時間をカウントするカウンタとを有し、前記アナログ−デジタル変換回路は、前記第１入力容量素子および前記第２入力容量素子を放電することによりリセットした後に前記比較回路による比較を開始し、前記複数のオフセット設定回路のそれぞれは、前記アナログ−デジタル変換回路をリセットするときに前記第２入力容量素子を放電させずにベース電圧を印加することにより前記電圧オフセットを設定するようにしてもよい。
【００１６】
この構成によれば、アナログ−デジタル変換回路をリセットするときに各画素で光電変換されたアナログ信号に電圧オフセットが設定されるので、電圧オフセットを設定する時間がリセット期間に隠蔽され、Ａ／Ｄ変換をより早く行うことができる。
【００１７】
また、前記複数の列アンプ回路のそれぞれは、入力端子と出力端子とを備える増幅素子と、前記列信号線と前記入力端子との間に挿入された入力容量素子と、前記入力端子と前記出力端子との間に挿入された帰還容量素子と、前記入力端子と前記出力端子とを短絡することにより前記列アンプ回路をリセットするリセットスイッチ素子と、前記増幅素子の出力端子と前記アナログ−デジタル変換回路の入力端子との間に挿入され、前記増幅素子の出力端子と前記オフセット設定回路の前記ベース電圧線とを切り替えて前記アナログ−デジタル変換回路の入力端子に接続する切替スイッチ素子とを有し、前記切替スイッチ素子は、前記リセットスイッチ素子が閉じて前記列アンプ回路をリセットするときに前記ベース電圧線を前記アナログ−デジタル変換回路の入力端子に接続して前記ベース電圧を設定し、前記リセットスイッチ素子が開いた直後に前記増幅素子の出力端子を前記アナログ−デジタル変換回路の入力端子に接続して前記増幅されたアナログ信号を出力するようにしてもよい。
【００１８】
この構成によれば、各画素で光電変換されたアナログ信号に電圧オフセットを設定するための回路構成を簡略化することができる。
【００１９】
また、本発明は、固体撮像装置として実現できるだけでなく、上記した構成を備えるカメラとして実現することもできる。
【発明の効果】
【００２０】
本発明によれば、Ａ／Ｄ変換期間を短縮する固体撮像装置を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る固体撮像装置の構成を示したブロック図
【図２】本発明の第１の実施形態に係る固体撮像装置の列アンプの構成を示したブロック図
【図３】図１に示した差動比較器内部のブロック図
【図４】本発明の第１の実施形態に係る固体撮像装置の動作タイミング図
【図５】本発明の第２の実施形態に係る固体撮像装置の構成を示したブロック図
【図６】本発明の第２の実施形態に係る固体撮像装置の列アンプのブロック図
【図７】本発明の第２の実施形態に係る固体撮像装置の動作タイミング図
【図８】従来の固体撮像装置の構成を示したブロック図
【図９】従来の固体撮像装置の差動比較器内部のブロック図
【図１０】従来の固体撮像装置の動作タイミング図
【発明を実施するための形態】
【００２２】
（第１の実施形態）
本発明の第１の実施形態を説明する。本実施形態では、アナログ−デジタル変換回路に入力されるアナログ信号に電圧オフセットを設定するオフセット設定回路を、列毎に備えた固体撮像装置について説明する。
【００２３】
図１では、本発明の第１の実施形態を説明する固体撮像装置の構成を示したブロック図を示す。図２では固体撮像装置としてのＣＭＯＳイメージセンサにおける列アンプを示す。図３では固体撮像装置としてのＣＭＯＳイメージセンサにおけるＡ／Ｄ変換装置の差動比較器を示す。
【００２４】
図１に示すように、本実施形態にかかる固体撮像装置１は、画素アレイ１１と、列アンプ（コラムアンプ）１００ｘと、列並列アナログ／デジタル変換装置（以下、Ａ／Ｄ変換装置と略記する）１２と、タイミング制御回路１３と、行走査回路１４と、列走査回路１５とを備えている。
【００２５】
画素アレイ１１は、複数の単位画素（以下、単に画素という）１０１ａ、１０１ｂ、…（代表して１０１ｘと表す）が複数、例えばマトリックス状に２次元配置されて構成されている。上記各画素１０１ｘは、例えばフォトダイオードと画素内アンプとから構成されている。
【００２６】
また、画素アレイ１１には、各画素１０１ｘに対して、行ごとに行線Ｈ０、Ｈ１、…（代表してＨｙと記す）と、列毎に列線Ｖ０、Ｖ１、…（代表してＶｘと記す）が配線されている。行線Ｈｙの各一端は、行アドレスや行走査を制御する行走査回路１４の各行に対応した各出力端に接続されている。また、列線Ｖｘの各一端は、列アンプ１００ｘにそれぞれ接続されている。そして、各画素１０１ｘで光電変換されたアナログ信号が、行毎に列線Ｖｘを介して列アンプ１００ｘに入力される。
【００２７】
列アンプ１００ｘは、列線Ｖｘから入力された各画素１０１ｘからのアナログ信号を反転増幅し、反転増幅したアナログ信号ＶＳＬ０、ＶＳＬ１、ＶＳＬｘ、…（代表してＶＳＬｘと記す）を次段のＡ／Ｄ変換装置１２へ出力する。また、各列アンプ１００ｘには、オフセット設定回路１５０ｘが接続され、列アンプ１００ｘに出力基準電圧Ｖｂａｓｅを印加するベース電圧線から、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットを設定する構成となっている。
【００２８】
Ａ／Ｄ変換装置１２は、参照信号（参照電圧）を生成する参照信号生成部１０４と、列毎に比較器１０２ａ、１０２ｂ、…（代表して１０２ｘと記す）とカウンタ（例えばアップダウンカウンタ）１０３ａ、１０３ｂ、…（代表して１０３ｘと記す）とを備えている。
【００２９】
比較器１０２ｘには、参照信号生成部１０４から生成される参照電圧ＲＡＭＰと、列アンプ１００ｘより出力されたアナログ信号ＶＳＬｘが入力される。比較器１０２ｘは、参照電圧ＲＡＭＰとアナログ信号ＶＳＬｘの電圧を比較し、比較結果をカウンタ１０３ｘに出力する。
【００３０】
カウンタ１０３ｘは、比較器１０２ｘによる参照電圧ＲＡＭＰとアナログ信号ＶＳＬｘの電圧の比較完了までの比較時間をカウントしてその結果を保持し、ｎビット（ｎは自然数）のデジタル信号に変換する機能を有する。上記カウンタ１０３ｘは、構成を簡略化するためにアップダウンカウンタ構成とする。
【００３１】
また、画素アレイ１１の信号を順次読み出すための制御回路として、内部クロックＣＫを生成するタイミング制御回路１３、行アドレスや行走査を制御する行走査回路１４、そして列アドレスや列走査を制御する列走査回路１５が配置されている。
【００３２】
次に、上記列アンプ１００ｘの駆動方式について、図２の列アンプ１００ｘの回路図、図３の比較器１０２ｘの回路図、図４の固体撮像装置１の動作タイミング図によって説明する。
【００３３】
図２に示すように、列アンプ１００ｘは、一般的なスイッチドキャパシタアンプであり、入力端子Ｖｘと、出力端子ＶＳＬｘと、反転アンプ（増幅素子）１４０と、入力容量素子Ｃｓと、帰還容量素子Ｃｆと、リセットスイッチ素子１００ｃとを備えている。また、帰還容量素子Ｃｆと出力端子ＶＳＬｘの間には、列アンプ１００ｘに出力基準電圧Ｖｂａｓｅを印加するベース電圧線と、オフセットスイッチ素子１００ａ、帰還スイッチ素子１００ｂとを備えたオフセット設定回路１５０ｘが接続され、帰還容量素子Ｃｆに出力基準電圧Ｖｂａｓｅを印加して電圧オフセットを設定する構成となっている。
【００３４】
列アンプ１００ｘのリセット時は、信号ＡＭＰＣＬ、ＮＡＭＰＣＬにより帰還スイッチ素子１００ｂが開放され（オフ動作）、オフセットスイッチ素子１００ａ、リセットスイッチ素子１００ｃが閉じられ（オン動作）て、列アンプ１００ｘがリセットされる。帰還スイッチ素子１００ｂが開放されることにより、帰還容量素子Ｃｆはリセットのときに短絡されず、帰還容量素子Ｃｆに出力基準電圧Ｖｂａｓｅに対応した電荷が充電される。そして、図４に示すように、リセットスイッチ素子１００ｃより反転アンプ１４０のリセット電圧（スイッチングレベル）Ｖｂが出力端子ＶＳＬｘに出力される。リセット電圧Ｖｂは、リセットスイッチ素子１００ｃがオンのときの入力端子Ｖｘの電圧Ｖｏｆｆに相当する。
【００３５】
リセット後は、信号ＡＭＰＣＬ、信号ＮＡＭＰＣＬによりオフセットスイッチ素子１００ａ、リセットスイッチ素子１００ｃが開放され（オフ動作）、帰還スイッチ素子１００ｂが閉じられ（オン動作）て、列アンプ１００ｘの帰還容量素子Ｃｆに充電された電荷によって、出力端子ＶＳＬｘに出力基準電圧Ｖｂａｓｅが出力される。これにより、列毎に、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットＶｂａｓｅ−Ｖｂが設定される。
【００３６】
その後、図１に示した各画素１０１ｘから出力データである画素信号成分Ｖｏｆｆ−Ｖｓｉｇが出力されて列アンプ１００ｘの入力端子Ｖｘに入力されるとともに、列アンプ１００ｘはアンプ動作を始め、各画素１０１ｘの受光量に応じた出力Ｖｓｉｇが増幅され出力基準電圧Ｖｂａｓｅに重畳して出力される。なお、アナログ信号ＶＳＬｘは、反転アンプ１４０により反転増幅されている。
【００３７】
この種のスイッチドキャパシタアンプでは、列アンプ１００ｘの出力端子ＶＳＬｘに出力される電圧は
（数１）
ＶＳＬｘ＝Ｖｂａｓｅ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇ
となる。
【００３８】
なお、このとき、本駆動においてはＶｂａｓｅ＞Ｖｂと設定することを前提とする。
【００３９】
上記を前提として、次段の比較器１０２ｘの説明を行う。図３に比較器１０２ｘの回路図を示す。
【００４０】
図３に示す比較器１０２ｘは、入力端子ＶＳＬ、ＶＲＥＦ、ＸＲＥＳＥＴと、出力端子Ｖｃｏとを備えている。各列アンプ１００ｘから得られるアナログ信号は比較器１０２ｘの入力端子ＶＳＬに、参照信号生成部１０４により生成される参照電圧ＲＡＭＰは比較器１０２ｘの入力端子ＶＲＥＦに入力される。また、入力端子ＸＲＥＳＥＴには、比較器１０２ｘをリセットするための信号ＸＲＥＳＥＴが入力される。具体的には、図４に示すように、比較器１０２ｘによって入力端子ＶＳＬに入力されたアナログ信号と入力端子ＶＲＥＦに入力された参照電圧ＲＡＭＰの比較を行う前に、入力端子ＸＲＥＳＥＴには“Ｌ（Ｌｏｗ）”レベルの信号が入力される。
【００４１】
また、比較器１０２ｘは、少なくとも初段に差動増幅器１１０を有し、この差動増幅器１１０の入力側、すなわち参照電圧ＲＡＭＰが入力される側に、入力素子１１１、画素からのアナログ信号が入力される側に入力素子１１２を備え、参照電圧ＲＡＭＰ入力と入力素子１１１との間に容量素子１０７を、アナログ入力と入力素子１１２との間に容量素子１０８を備えている。
【００４２】
入力端子ＸＲＥＳＥＴに“Ｌ（Ｌｏｗ）”レベルの信号が入力されると、比較器１０２ｘに用いられている初段の差動増幅器１１０の動作点が決定し、初段の差動増幅器１１０の動作点と入力端子ＶＳＬ、ＶＲＥＦそれぞれの入力電圧の差分が容量素子１０７、容量素子１０８にそれぞれサンプル（保持）される。この動作により、列並列に配置された比較器１０２ｘの差動増幅器１１０のオフセットを除去する。
【００４３】
つまり、図４および図１に示すように、まず、比較器１０２ｘの入力端子ＸＲＥＳＥＴにリセット信号を入力して比較器１０２ｘをリセットし、比較器１０２ｘの両側（入出力側）の電位を同一にする。このとき列アンプ１００ｘも同時にリセットがかけられており、列アンプ１００ｘの出力端子ＶＳＬｘにはリセット電圧Ｖｂが出力されている。したがって、比較器１０２ｘの入力端子ＶＳＬにはリセット電圧Ｖｂが入力され、容量素子１０８にリセット電圧Ｖｂに対応した電荷が充電され、図３に示した比較器１０２ｘのＶＳＬｉｎの電位がＶｂに設定される。
【００４４】
また、比較器１０２ｘの入力端子ＶＲＥＦには参照電圧ＲＡＭＰの基準電圧が入力され、容量素子１０７に参照電圧ＲＡＭＰの基準電圧に対応した電荷が充電される。
【００４５】
比較器１０２ｘのリセットの後、比較器１０２ｘのリセット電圧Ｖｂと参照電圧ＲＡＭＰの基準電圧はオフセット除去される（オートゼロと呼ばれる）。つまり、比較器１０２ｘのリセット電圧Ｖｂと参照電圧ＲＡＭＰの基準電圧が、それぞれ比較器１０２ｘのＶＳＬｉｎ、ＶＲＥＦｉｎの基準電位となる。
【００４６】
一方、列アンプ１００ｘは、リセットされた後、出力基準電圧Ｖｂａｓｅを出力し、比較器１０２ｘの入力端子ＶＳＬには出力基準電圧Ｖｂａｓｅが印加され、リセット後ＶＳＬｉｎに電圧オフセットＶｂａｓｅ−Ｖｂが設定される。
【００４７】
さらに、参照信号生成部１０４により生成される参照電圧ＲＡＭＰが入力端子ＶＲＥＦに入力され、上記２つの信号の比較を行う。参照電圧ＲＡＭＰは、図４に示すように、時間的に変化する階段状の波形である。参照電圧ＲＡＭＰが時間的に変化すると同時に、アップダウンカウンタ１０３ｘ（１０３ａ、１０３ｂ、…）により、タイミング制御回路１３から発生されたクロックＣＫのダウンカウントが開始される。
【００４８】
なお、比較器１０２ｘのリセット時には、画素１０１ｘからは受光前の基準電圧であるアナログ信号Ｖｏｆｆが出力されている。そして、任意の行線Ｈｙの画素１０１ｘから列線ＶｘへのＶｏｆｆの読み出しが安定した後、列アンプ１００ｘは、画素から得られた列線Ｖｘからのアナログ信号Ｖｏｆｆをリセット解除時にサンプルし、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関２重サンプリング）の基準電圧とする。以後、列アンプ１０１ｘへの入力はオフセットＶｏｆｆが除去されて画素信号成分Ｖｓｉｇとして入力される。
【００４９】
１回目の読み出しでは、上記した画素１０１ｘに光が入射される前の信号成分が読み出される。時間的に変化する階段状の波形である参照電圧ＲＡＭＰと列アンプ出力信号ＶＳＬｘが等しくなった時、比較器１０２ｘの出力Ｖｃｏは反転し、カウンタ１０３ｘのダウンカウントがストップし、比較期間に応じたカウントが保持される。なお、アナログ信号ＶＳＬｘは、反転アンプ１４０により反転増幅されている。この１回目の読み出し時は、具体的には列アンプ１００ｘの出力電圧に電圧オフセット（Ｖｂａｓｅ−Ｖｂ）が設定された電圧Ｖｂａｓｅを読み出しており、本発明の例では８ビット分のカウント期間を設けて、図４に示すように、アナログ信号Ｖｂａｓｅに対応するカウント値が得られる。
【００５０】
２回目の読み出しは、画素１０１ｘ毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。すなわち、任意の行Ｈｙの画素１０１ｘから列線Ｖｘへの２回目の読み出しが安定した後、比較器１０２ｘに、画素から得られたアナログ信号Ｖｘを列アンプ１０１ｘにより反転増幅したＶＳＬｘと、参照信号生成部１０４により生成される参照電圧ＲＡＭＰを入力し、上記２つの信号の比較を行う。
【００５１】
このとき、列アンプ１００ｘの出力端子ＶＳＬｘに出力される電圧は
（数２）
ＶＳＬｘ＝Ｖｂａｓｅ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇ
となっている。
【００５２】
比較を行う際、図４に示すように、参照電圧ＲＡＭＰは時間的に変化する階段状の波形である。参照電圧ＲＡＭＰが時間的に変化すると同時に、カウンタ１０３ｘでアップカウントがなされる。すなわち、信号線レベルのＡ／Ｄ変換期間をアップカウントする。そして、参照電圧ＲＡＭＰと任意の画素から得られる反転増幅されたアナログ信号ＶＳＬｘが等しくなった時、比較器１０２ｘの出力は反転し、カウンタ１０３ｘのアップカウントがストップする。したがって、１回目の比較期間に応じたカウント値から２回目の比較期間に応じたカウント値の差分のカウント値が得られる。
【００５３】
具体的には、図４に示すように、１回目の読み出しでダウンカウントされたＶｂａｓｅに対応するカウント値から、２回目の読み出しでアップカウントされたＶｂａｓｅ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値の差分である（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値が得られる。したがって、画素１００ｘの受光量に対応したアナログ信号Ｖｓｉｇが、列アンプ１００ｘにより反転増幅され、反転増幅されたアナログ信号（Ｃｓ／Ｃｆ）＊ＶｓｉｇがＡ／Ｄ変換されて、（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応したデジタル信号が得られる。そして、カウンタ１０３ｘに残ったデータは信号線のカウンタデータのみとなる。なお、画素の固定パターンのばらつきは初段の列アンプ１０１ｘのＣＤＳにより除去されている。
【００５４】
以上のＡ／Ｄ変換期間終了後、列走査回路１５により、アナログ信号（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値が画素信号デジタル出力値として外部に出力され、その後、順次行毎に同様の動作が繰り返され、ＣＭＯＳセンサー出力画像が得られる。
【００５５】
（第２の実施形態）
次に、本発明の第２の実施形態を説明する。図５は第２の実施形態に係る固体撮像装置２の構成を示したブロック図、図６は第２の実施形態における列アンプ２００ｘのブロック図、図７は第２の実施形態に係る固体撮像装置２の動作タイミング図を示す。第２の実施形態における固体撮像装置２は、図５に示すように、列アンプ２００ｘおよびオフセット設定回路２５０ｘの構成が第１の実施形態と相違する。その他の構成については、前述した第１の実施形態と同じため、記述を省略する。
【００５６】
図５に示す列アンプ２００ｘは、列線Ｖｘから入力された各画素１０１ｘからのアナログ信号を反転増幅し、反転増幅したアナログ信号ＶＳＬ０、ＶＳＬ１、…（代表してＶＳＬｘと記す）を次段のＡ／Ｄ変換装置１２へ出力する。また、各列アンプ２００ｘは、列アンプ２００ｘに出力基準電圧Ｖｂａｓｅを印加するベース電圧線を備え、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットを設定するオフセット設定回路２５０ｘを備えている。
【００５７】
第２の実施形態の列アンプ２００ｘの駆動方式について、図６の列アンプ２００ｘのブロック図、図７の固体撮像装置２の動作タイミング図によって説明する。
【００５８】
図６に示すように、列アンプ２００ｘの構成は、第１の実施形態と同様、一般的なスイッチドキャパシタアンプであり、入力端子Ｖｘと、出力端子ＶＳＬｘと、反転アンプ（増幅素子）２４０と、入力容量素子Ｃｓと、帰還容量素子Ｃｆと、リセットスイッチ２００ｃとを備えている。また、反転アンプ２４０の出力線には、Ａ／Ｄ変換装置１２に出力基準電圧Ｖｂａｓｅを出力するベース電圧線と、切替スイッチ２００ｄとを備えたオフセット設定回路２５０ｘが接続されている。
【００５９】
切替スイッチ２００ｄは、反転アンプ２４０の出力線に挿入され、反転アンプ２４０の出力線とオフセット設定回路２５０ｘのベース電圧線を、切替スイッチ２００ｄの切り替えにより列アンプ回路２００ｘの出力端子ＶＳＬｘに切り替えて接続する。これにより、反転アンプ２４０により反転増幅されたアナログ信号とオフセット設定回路２５０ｘから出力されるベース電圧が、切替スイッチ２００ｄにより切り替えられて出力端子ＶＳＬｘに出力される。
【００６０】
また、オフセット設定回路２５０ｘは、ベース電圧として出力基準電圧Ｖｂａｓｅを出力する。そして、Ａ／Ｄ変換装置１２の比較器１０２ｘに配置された容量素子１０８に出力基準電圧Ｖｂａｓｅを印加して電圧オフセットを設定する構成となっている。
【００６１】
列アンプ２００ｘのリセット時は、信号ＡＭＰＣＬ、ＮＡＭＰＣＬにより切替スイッチ２００ｄがオフセット設定回路２５０ｘのベース電圧線に接続するように切り替えられ（オフ動作）、リセットスイッチ２００ｃが閉じられ（オン動作）て、列アンプ２００ｘがリセットされる。この期間に、図７に示すように、外部印加のオフセット設定回路２５０ｘより基準電圧Ｖｂａｓｅが出力端子ＶＳＬｘに出力され、比較器１０２ｘの容量素子１０８に出力基準電圧Ｖｂａｓｅに対応した電荷が充電される。
【００６２】
リセット後は、信号ＡＭＰＣＬ、ＮＡＭＰＣＬによりリセットスイッチ２００ｃが開放され（オフ動作）、切替スイッチ２００ｄが反転アンプ２４０の出力線に接続するように切り替えられ（オン動作）、列アンプ２００ｘのリセット電圧Ｖｂが出力される。リセット電圧Ｖｂは、リセットスイッチ素子２００ｃがオンのときの入力端子Ｖｘの電圧Ｖｏｆｆに相当する。
【００６３】
その後、各画素１０１ｘから出力データである画素信号成分Ｖｏｆｆ−Ｖｓｉｇが出力されて列アンプ２００ｘの入力端子Ｖｘに入力されるとともに、列アンプ２００ｘはアンプ動作を始め、各画素１０１ｘの受光量に応じた出力Ｖｓｉｇが増幅されリセット電圧Ｖｂに重畳して出力される。これにより、列毎に、Ａ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットＶｂ−Ｖｂａｓｅが設定される。なお、アナログ信号ＶＳＬｘは、反転アンプ２４０により反転増幅されている。
【００６４】
この種のスイッチドキャパシタアンプでは、列アンプ２００ｘの出力端子ＶＳＬｘに出力される電圧は
（数３）
ＶＳＬｘ＝Ｖｂ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇ
となる。
【００６５】
なお、このとき、本駆動においてはＶｂ＞Ｖｂａｓｅと設定することを前提とする。
【００６６】
上記を前提として、次段の比較器１０２ｘの説明を行う。なお、比較器１０２ｘの構成は、図３に示した比較器１０２ｘと同様の構成である。
【００６７】
各列アンプ２００ｘから得られるアナログ信号は比較器１０２ｘの入力端子ＶＳＬに、参照信号生成部１０４により生成される参照電圧ＲＡＭＰは比較器１０２ｘの入力端子ＶＲＥＦに入力される。また、入力端子ＸＲＥＳＥＴには、比較器１０２ｘをリセットするための信号ＸＲＥＳＥＴが入力される。具体的には、図７に示すように、比較器１０２ｘによって入力端子ＶＳＬに入力されたアナログ信号と入力端子ＶＲＥＦに入力された参照電圧ＲＡＭＰの比較を行う前に、入力端子ＸＲＥＳＥＴ 信号には“Ｌ（Ｌｏｗ）”レベルの信号が入力される。
【００６８】
この動作により、比較器１０２ｘに用いられている初段の差動増幅器１１０の動作点が決定し、初段の差動増幅器１１０の動作点と入力端子ＶＳＬ、ＶＲＥＦそれぞれの入力電圧の差分が容量素子１０７、容量素子１０８にそれぞれサンプル（保持）される。この動作により、列並列に配置された比較器１０２ｘの差動増幅器１１０のオフセットを除去する。なお、容量素子１０７、容量素子１０８がそれぞれ本発明における第１入力容量素子、第２入力容量素子に相当する。
【００６９】
つまり、図６および図７に示すように、まず、比較器１０２ｘの入力端子ＸＲＥＳＥＴにリセット信号を入力して比較器１０２ｘをリセットし、比較器１０２ｘの両側（入出力側）の電位を同一にする。このとき列アンプ２００ｘも同時にリセットがかけられており、列アンプ２００ｘの出力端子ＶＳＬｘには出力基準電圧Ｖｂａｓｅが出力されている。したがって、比較器１０２ｘの入力端子ＶＳＬには出力基準電圧Ｖｂａｓｅが入力され、リセットのときに容量素子１０８は放電されず出力基準電圧Ｖｂａｓｅに対応した電荷が充電され、図３に示した比較器１０２ｘのＶＳＬｉｎの電位がＶｂａｓｅに設定される。
【００７０】
また、比較器１０２ｘの入力端子ＶＲＥＦには参照電圧ＲＡＭＰの基準電圧が入力され、容量素子１０７に参照電圧ＲＡＭＰの基準電圧に対応した電荷が充電される。
【００７１】
比較器１０２ｘのリセットの後、出力基準電圧Ｖｂａｓｅと参照電圧ＲＡＭＰの基準電圧はオフセット除去される（オートゼロと呼ばれる）。つまり、出力基準電圧Ｖｂと参照電圧ＲＡＭＰの基準電圧が、それぞれ比較器１０２ｘのＶＳＬｉｎ、ＶＲＥＦｉｎの基準電位となる。
【００７２】
一方、列アンプ２００ｘは、リセットされた後、列アンプ２００ｘのリセット電圧Ｖｂを出力し、比較器１０２ｘの入力端子ＶＳＬに電圧Ｖｂが印加され、リセット後ＶＳＬｉｎにＶｂ−Ｖｂａｓｅの電圧オフセットが設定される。
【００７３】
さらに、参照信号生成部１０４により生成される参照電圧ＲＡＭＰが入力端子ＶＲＥＦに入力され、上記２つの信号の比較を行う。参照電圧ＲＡＭＰは、図７に示すように、時間的に変化する階段状の波形である。参照電圧ＲＡＭＰが時間的に変化すると同時に、アップダウンカウンタ１０３ｘ（１０３ａ、１０３ｂ、…）により、タイミング制御回路１３から発生されたクロックＣＫのダウンカウントが開始される。
【００７４】
なお、比較器１０２ｘのリセット時には、画素１０１ｘからは受光前の基準電圧であるアナログ信号Ｖｏｆｆが出力されている。そして、任意の行線Ｈｙの画素１０１ｘから列線ＶｘへのＶｏｆｆの読み出しが安定した後、列アンプ２００ｘは、画素から得られた列線Ｖｘからのアナログ信号Ｖｏｆｆをリセット解除時にサンプルし、ＣＤＳの基準電圧とする。そして、画素の固定パターンのばらつきは初段の列アンプ１０１ｘのＣＤＳにより除去される。以後列アンプ１０１ｘへの入力はオフセットＶｏｆｆが除去されて画素信号成分Ｖｓｉｇとして入力される。
【００７５】
１回目の読み出しでは、上記した画素１０１ｘに光が入射される前の信号成分が読み出される。時間的に変化する階段状の波形である参照電圧ＲＡＭＰと列アンプ出力信号ＶＳＬｘが等しくなった時、比較器１０２ｘの出力Ｖｃｏは反転し、カウンタ１０３ｘのダウンカウントがストップし、比較期間に応じたカウントが保持される。なお、アナログ信号ＶＳＬｘは、反転アンプ２４０により反転増幅されている。この１回目の読み出し時は、具体的には列アンプ２００ｘの出力電圧に電圧オフセット（Ｖｂ−Ｖｂａｓｅ）が設定された電圧Ｖｂを読み出しており、本発明の例では９ビット分のカウント期間を設けて、図７に示すように、アナログ信号Ｖｂに対応するカウント値が得られる。
【００７６】
２回目の読み出しは、画素１０１ｘ毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。すなわち、任意の行Ｈｙの画素１０１ｘから列線Ｖｘへの２回目の読み出しが安定した後、比較器１０２ｘに、画素から得られたアナログ信号Ｖｘを列アンプ１０１ｘにより反転増幅したＶＳＬｘと、参照信号生成部１０４により生成される参照電圧ＲＡＭＰを入力し、上記２つの信号の比較を行う。
【００７７】
このとき、列アンプ２００ｘの出力端子ＶＳＬｘに出力される電圧は
（数４）
ＶＳＬｘ＝Ｖｂ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇ
となっている。
【００７８】
比較を行う際、図７に示すように、参照電圧ＲＡＭＰは時間的に変化する階段状の波形である。参照電圧ＲＡＭＰが時間的に変化すると同時に、カウンタ１０３ｘでアップカウントがなされる。すなわち、信号線レベルのＡ／Ｄ変換期間をアップカウントする。そして参照電圧ＲＡＭＰと任意の画素から得られる反転増幅されたアナログ信号ＶＳＬｘが等しくなった時、比較器１０２ｘの出力は反転し、カウンタ１０３ｘのアップカウントがストップする。したがって、１回目の比較期間に応じたカウント値から２回目の比較期間に応じたカウント値の差分のカウント値が得られる。
【００７９】
具体的には、図７に示すように、１回目の読み出しでダウンカウントされたＶｂに対応するカウント値から、２回目の読み出しでアップカウントされたＶｂ＋（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値の差分である（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値が得られる。したがって、画素２００ｘの受光量に対応したアナログ信号Ｖｓｉｇが、列アンプ２００ｘにより反転増幅され、反転増幅されたアナログ信号（Ｃｓ／Ｃｆ）＊ＶｓｉｇがＡ／Ｄ変換されて、（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応したデジタル信号が得られる。そして、カウンタ１０３ｘに残ったデータは信号線のカウンタデータのみとなる。なお、画素の固定パターンのばらつきは初段の列アンプ１０１ｘのＣＤＳにより除去されている。
【００８０】
以上のＡ／Ｄ変換期間終了後、列走査回路１５により、アナログ信号（Ｃｓ／Ｃｆ）＊Ｖｓｉｇに対応するカウント値が画素信号デジタル出力値として外部に出力され、その後、順次行毎に同様の動作が繰り返され、ＣＭＯＳセンサー出力画像が得られる。
【００８１】
（まとめ）
以上、図面を用いて説明したように本発明の実施形態に係る固体撮像装置は、従来技術では参照電圧側に意図的オフセットをつけていたのに対し、列毎にＡ／Ｄ変換装置１２に入力されるアナログ信号に電圧オフセットを設定するオフセット設定回路を備え、列アンプより得られるアナログ信号出力に関し列アンプのリセット期間中の出力電圧とリセット解除後の増幅電圧の基準出力電圧に意図的にオフセットをつけるように駆動する。
【００８２】
したがって、Ａ／Ｄ変換装置１２のリセット前後において、Ａ／Ｄ変換装置１２に入力される電圧に列毎にオフセットを設けることが可能となり、参照信号生成部１０４にオフセット機能を追加する必要がないので、参照信号ＲＡＭＰが安定するのを待つ必要がなく、Ａ／Ｄ変換期間を短縮することが可能となる。さらに、余分な電荷をディスチャージする期間を設ける必要が無くなるので、高速なＡ／Ｄ変換が可能となるという利点がある。また、Ａ／Ｄ変換装置１２をリセットするときに各画素１０１ｘで光電変換されたアナログ信号に電圧オフセットが設定されるので、電圧オフセットを設定する時間がリセット期間に隠蔽され、Ａ／Ｄ変換をより早く行うことができる。
【００８３】
なお、本発明は、前記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の改良、変形を行ってもよい。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
【産業上の利用可能性】
【００８４】
本発明にかかる固体撮像装置は、Ａ／Ｄ変換の時間が増大することなく参照電圧ＲＡＭＰにオフセットを設けて線形性のあるＡ／Ｄ変換を高速に行うことができるイメージセンサとして、特に、デジタルスチルカメラ、ビデオカメラ、監視カメラなどの種々の撮像機器のイメージセンサとして有用である。
【符号の説明】
【００８５】
１、２  固体撮像装置
１２   Ａ／Ｄ変換装置（アナログ−デジタル変換回路）
１００ｘ、２００ｘ  列アンプ（列アンプ回路）
１００ａ  オフセットスイッチ素子
１００ｂ  帰還スイッチ素子
１００ｃ、２００ｃ  リセットスイッチ素子
１０１ｘ  画素
１０３ｘ  カウンタ
１０７  容量素子（第１入力容量素子）
１０８  容量素子（第２入力容量素子）
１０２ｘ  比較器（比較回路）
１４０、２４０  反転アンプ（増幅素子）
１５０ｘ、２５０ｘ  オフセット設定回路
２００ｄ  切替スイッチ素子
Ｃｆ  入力容量素子
Ｃｓ  帰還容量素子
Ｖｘ  列信号線
【図１】
2011024109.tif 000003
【図２】
2011024109.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011024109.tif 000009
【図８】
2011024109.tif 000010
【図９】
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【図１０】
2011024109.tif 000012