(57)【要約】      （修正有）【課題】特定周波数のノイズ等を防ぐことができ、かつＥＳＤ保護素子のトリガー電圧を調整できるＥＳＤ保護回路及び半導体装置を提供する。【解決手段】静電気放電保護回路は、信号線に接続された第１の主端子と、グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、制御端子に、トリガー電圧よりも高い制御電圧が印加されることで動作する静電気放電保護素子２１１と、信号線上に配置された第１の回路素子と、第１の回路素子と保護対象の回路との間の第１のノードで信号線に接続され、グラウンド線上の第２のノードでグラウンド線に接続された第２の回路素子とを含むフィルタ回路２１２と、第１のノードと第２の回路素子との間の第３のノードに接続された入力部と、上記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、上記制御端子に制御電圧を印加する制御電圧印加回路２１３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
保護対象の回路に接続された信号線及びグラウンド線と、
前記信号線に接続された第１の主端子と、前記グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、
前記信号線上に配置された第１の回路素子と、前記第１の回路素子と前記保護対象の回路との間の第１のノードで前記信号線に接続され、前記グラウンド線上の第２のノードで前記グラウンド線に接続された第２の回路素子とを含むフィルタ回路と、
前記第１のノードと前記第２の回路素子との間の第３のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、
を備えることを特徴とする静電気放電保護回路。
【請求項２】
前記第１の回路素子は、抵抗又はインダクタであり、
前記第２の回路素子は、キャパシタであり、
前記フィルタ回路は、ローパスフィルタであることを特徴とする請求項１に記載の静電気放電保護回路。
【請求項３】
前記第１の回路素子は、キャパシタであり、
前記第２の回路素子は、抵抗又はインダクタであり、
前記フィルタ回路は、ハイパスフィルタであることを特徴とする請求項１に記載の静電気放電保護回路。
【請求項４】
前記フィルタ回路は、バンドパスフィルタ又はバンドストップフィルタであることを特徴とする請求項１に記載の静電気放電保護回路。
【請求項５】
前記フィルタ回路は、Ｔ型、π型、又はサレン・キー型のハイパスフィルタ又はローパスフィルタであることを特徴とする請求項１に記載の静電気放電保護回路。
【請求項６】
内部回路と、
前記内部回路に信号線を介して接続された信号端子と、
前記内部回路にグラウンド線を介して接続されたグラウンド端子と、
前記内部回路を静電気放電から保護する静電気放電保護回路とを備え、
前記静電気放電保護回路は、
前記信号線に接続された第１の主端子と、前記グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、
前記信号線上に配置された第１の回路素子と、前記第１の回路素子と前記内部回路との間の第１のノードで前記信号線に接続され、前記グラウンド線上の第２のノードで前記グラウンド線に接続された第２の回路素子とを含むフィルタ回路と、
前記第１のノードと前記第２の回路素子との間の第３のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気放電（ＥＳＤ：Electro-Static Discharge）保護回路及び半導体装置に関する。
【背景技術】
【０００２】
ＥＳＤ保護回路は、半導体装置を静電気放電から保護する回路である。ＥＳＤ保護回路は一般に、半導体装置内において内部回路と外部端子との間に配置される。従来のＥＳＤ保護回路には、次のような欠点がある。
【０００３】
特許文献１には、１つのＥＳＤ保護素子と、少なくとも１つのインダクタンス素子とを備え、内部回路と入／出力端子との間で等価回路的に対称に構成されたＥＳＤ保護回路が記載されている。この回路には、高速、高周波信号の信号劣化が少なくなるという効果があるものの、低周波信号に対しては必ずしも適していないという欠点がある。
【０００４】
また、特許文献２には、電源線とグラウンド線との間に配置されたＥＳＤ保護素子と、ＥＳＤ保護素子の上流に配置されたインバータと、インバータを介して漏れ電流が流れるのを遮断するキャパシタとを備えるＥＳＤ保護回路が記載されている。この回路には、電源ノイズに対して漏れ電流を誘発しないという効果があるものの、入／出力信号に対して適用できないという欠点がある。
【０００５】
また、特許文献３には、電源線とグラウンド線との間に、ＥＳＤ保護素子と帯域阻止型フィルタとを配置することで、特定の電源ノイズを除去し、かつＥＳＤ保護が実現できるＥＳＤ保護回路が記載されている。しかしながら、この回路には、ＥＳＤ保護素子のトリガー電圧を調整できないという欠点がある。
【０００６】
また、特許文献４には、電源線とグラウンド線との間に配置されたＥＳＤ保護素子及びデカップリングコンデンサを備え、ノイズ対策とＥＳＤ保護の両方を実現できるＥＳＤ保護回路が記載されている。しかしながら、この回路には、特定周波数のノイズに対処することができず、ＥＳＤ保護素子のトリガー電圧も調整できないという欠点がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−２１７０４３号公報
【特許文献２】特開２００７−１４２４２３号公報
【特許文献３】特開２００７−２１４２２６号公報
【特許文献４】特開２００８−１４７３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、特定周波数のノイズ等を防ぐことができ、かつＥＳＤ保護素子のトリガー電圧を調整できるＥＳＤ保護回路及び半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一の態様は例えば、保護対象の回路に接続された信号線及びグラウンド線と、前記信号線に接続された第１の主端子と、前記グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、前記信号線上に配置された第１の回路素子と、前記第１の回路素子と前記保護対象の回路との間の第１のノードで前記信号線に接続され、前記グラウンド線上の第２のノードで前記グラウンド線に接続された第２の回路素子とを含むフィルタ回路と、前記第１のノードと前記第２の回路素子との間の第３のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、を備えることを特徴とする静電気放電保護回路である。
【００１０】
本発明の別の態様は例えば、内部回路と、前記内部回路に信号線を介して接続された信号端子と、前記内部回路にグラウンド線を介して接続されたグラウンド端子と、前記内部回路を静電気放電から保護する静電気放電保護回路とを備え、前記静電気放電保護回路は、前記信号線に接続された第１の主端子と、前記グラウンド線に接続された第２の主端子と、制御電圧を印加するための制御端子とを有し、前記制御端子に、トリガー電圧よりも高い前記制御電圧が印加されることで動作する静電気放電保護素子と、前記信号線上に配置された第１の回路素子と、前記第１の回路素子と前記内部回路との間の第１のノードで前記信号線に接続され、前記グラウンド線上の第２のノードで前記グラウンド線に接続された第２の回路素子とを含むフィルタ回路と、前記第１のノードと前記第２の回路素子との間の第３のノードに接続された入力部と、前記制御端子に接続された出力部とを有し、バッファ又はインバータを含み、前記制御端子に前記制御電圧を印加する制御電圧印加回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【００１１】
本発明によれば、特定周波数のノイズ等を防ぐことができ、かつＥＳＤ保護素子のトリガー電圧を調整できるＥＳＤ保護回路及び半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００１２】
【図１】第１実施形態のＥＳＤ保護回路の構成を示す回路図である。
【図２】ＥＳＤ保護素子の例を示す回路図である。
【図３】比較例のフィルタ回路及びＥＳＤ保護回路の構成を示す回路図である。
【図４】第１実施形態のＥＳＤ保護回路の効果について説明するための図である。
【図５】第１実施形態の変形例のＥＳＤ保護回路の構成を示す回路図である。
【図６】第１実施形態の変形例のＥＳＤ保護回路の構成を示す回路図である。
【図７】第２実施形態のＥＳＤ保護回路の構成を示す回路図である。
【図８】第２実施形態の変形例のＥＳＤ保護回路の構成を示す回路図である。
【図９】第３実施形態のＥＳＤ保護回路の構成を示す回路図である。
【図１０】第４実施形態の半導体装置の構成を示す回路図である。
【発明を実施するための形態】
【００１３】
本発明の実施形態を、図面に基づいて説明する。
【００１４】
（第１実施形態）
図１は、第１実施形態のＥＳＤ（静電気放電）保護回路の構成を示す回路図である。
【００１５】
図１には、同じ半導体装置内に設けられた内部回路１０１及びＥＳＤ保護回路２０１が示されている。ＥＳＤ保護回路２０１は、内部回路１０１を静電気放電から保護するために設けられている。内部回路１０１は、本発明の保護対象の回路の例である。
【００１６】
図１には更に、半導体装置内に設けられた信号線Ｉ／Ｏ及びグラウンド線ＧＮＤが示されている。信号線Ｉ／Ｏは、半導体装置に信号を入力する入力線、又は半導体装置から信号を出力する出力線に相当する。信号線Ｉ／Ｏ及びグラウンド線ＧＮＤは、内部回路１０１と、半導体装置の外部端子（図示せず）とを接続している。また、ＥＳＤ保護回路２０１は、内部回路１０１と外部端子との間において、信号線Ｉ／Ｏ及びグラウンド線ＧＮＤに接続されている。
【００１７】
図１に示すように、ＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを備える。
【００１８】
ＥＳＤ保護素子２１１は、内部回路１０１を静電気放電から保護するための回路素子である。ＥＳＤ保護素子２１１は、信号線Ｉ／Ｏに接続された第１の主端子ＴAと、グラウンド線ＧＮＤに接続された第２の主端子ＴBと、制御電圧を印加するための制御端子ＴCとを有している。第１の主端子ＴAは、信号線Ｉ／ＯにノードＮAで接続されており、第２の主端子ＴBは、グラウンド線ＧＮＤにノードＮBで接続されている。
【００１９】
図２は、ＥＳＤ保護素子２１１の例を示す回路図である。
【００２０】
図２(Ａ)には、ＥＳＤ保護素子２１１の例として、ＭＯＳＦＥＴが示されている。図２(Ａ)では、第１の主端子ＴA、第２の主端子ＴB、及び制御端子ＴCがそれぞれ、ドレイン端子、ソース端子、及びゲート端子となっている。
【００２１】
一方、図２(Ｂ)には、ＥＳＤ保護素子２１１の例として、バイポーラトランジスタが示されている。図２(Ｂ)では、第１の主端子ＴA、第２の主端子ＴB、及び制御端子ＴCがそれぞれ、コレクタ端子、エミッタ端子、及びベース端子となっている。
【００２２】
信号線Ｉ／Ｏに静電気が流れると、静電気に起因する電圧が、ＥＳＤ保護素子２１１の制御端子ＴCに印加される。ＥＳＤ保護素子２１１は、トリガー電圧よりも高い制御電圧が制御端子ＴCに印加されることで、高抵抗状態から低抵抗状態へと変化し、その動作を開始する。これにより、ＥＳＤ保護素子２１１の第１の主端子ＴAから第２の主端子ＴBへと、静電気が流れやすくなる。その結果、内部回路１０１に大量の静電気が流れ込むことが抑制され、内部回路１０１が静電気から保護される。
【００２３】
図１に戻り、ＥＳＤ保護回路２０１の説明を続ける。
【００２４】
フィルタ回路２１２は、抵抗ＲとキャパシタＣにより構成されている。抵抗Ｒは、信号線Ｉ／Ｏ上に配置され、キャパシタＣは、信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されている。より詳細には、キャパシタＣは、抵抗Ｒと内部回路１０１との間のノードＮ1で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ2でグラウンド線ＧＮＤに接続されている。
【００２５】
よって、フィルタ回路２１２は、ローパスフィルタとなっており、フィルタ回路２１２により、高周波のノイズや信号成分が除去される。抵抗Ｒは、本発明の第１の回路素子の例であり、キャパシタＣは、本発明の第２の回路素子の例である。また、ノードＮ1は、本発明の第１のノードの例であり、ノードＮ2は、本発明の第２のノードの例である。抵抗Ｒは、インダクタＬと置き換えても構わない。
【００２６】
なお、本実施形態では、ノードＮ1は、ノードＮAと内部回路１０１との間に位置し、ノードＮ2は、ノードＮBと内部回路１０１との間に位置している。また、本実施形態では、抵抗Ｒは、ノードＮAとノードＮ1との間に配置されている。
【００２７】
制御電圧印加回路２１３は、ＥＳＤ保護素子２１１の制御端子ＴCに制御電圧を印加する回路であり、ノードＮ1とキャパシタＣとの間のノードＮ3に接続された入力部Ｔinと、ＥＳＤ保護素子２１１の制御端子ＴCに接続された出力部Ｔoutとを有する。ノードＮ3は、本発明の第３のノードの例である。
【００２８】
本実施形態では、制御電圧印加回路２１３は、１つのインバータにより構成されており、インバータの入力端子及び出力端子がそれぞれ、入力部Ｔin側及び出力部Ｔout側に位置している。これにより、制御電圧印加回路２１３の後段から前段への悪影響の伝達が緩和される。制御電圧印加回路２１３は、後述するように、インバータの代わりにバッファを有していても構わない。
【００２９】
以上のように、ＥＳＤ保護回路２０１は、信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されたＥＳＤ保護素子２１１を備えており、これにより、内部回路１０１を静電気放電から保護することが可能となっている。本実施形態のＥＳＤ保護回路２０１は、その他にも種々の効果を有している。
【００３０】
以下、本実施形態のＥＳＤ保護回路２０１の効果について説明する。
【００３１】
本実施形態では、第１に、ＥＳＤ保護回路２０１がフィルタ回路２１２を備えている。よって、本実施形態によれば、特定周波数のノイズ等を防ぐことが可能となる。より詳細には、本実施形態のフィルタ回路２１２は、ローパスフィルタとなっている。よって、本実施形態によれば、信号線Ｉ／Ｏ上の信号から、高周波のノイズや信号成分を除去することが可能となる。
【００３２】
本実施形態のフィルタ回路２１２は、抵抗ＲとキャパシタＣからなるローパスフィルタとなっており、そのカットオフ周波数は、抵抗Ｒの値とキャパシタＣの値により規定される。よって、本実施形態によれば、抵抗Ｒの値とキャパシタＣの値を調整することで、ローパスフィルタのカットオフ周波数を調整し、これにより、どのような周波数のノイズや信号成分を除去するかを調整することが可能となる。
【００３３】
本実施形態では、第２に、抵抗Ｒ及びキャパシタＣによる分圧効果により、ノードＮ1やノードＮ3の電圧が、ノードＮAの電圧よりも低くなる。ＥＳＤ保護素子２１１のトリガー電圧は、この分圧効果に影響され、ノードＮ1やノードＮ3の電圧が低くなるほど、ＥＳＤ保護素子２１１のトリガー電圧も低くなる。よって、本実施形態では、この分圧効果を利用することで、ＥＳＤ保護素子２１１のトリガー電圧を調整することできる。即ち、本実施形態によれば、抵抗Ｒの値とキャパシタＣの値を調整することで、ノードＮ1やノードＮ3の電圧を調整し、これにより、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。
【００３４】
本実施形態では、第３に、抵抗Ｒが信号線Ｉ／Ｏ上にあるため、急激に変化する信号の波形をなまらせることが可能となる。急激に変化する信号の例としては、パルス信号が挙げられる。信号の急激な変化は、電流の急増や急減等により、内部回路１０１に悪影響を及ぼすことがあるが、本実施形態によれば、このような悪影響が信号波形がなまることで軽減され、内部回路１０１を保護しやすくなる。
【００３５】
以上のように、本実施形態によれば、内部回路１０１が静電気放電から保護されるという効果に加え、上記の第１から第３の効果が得られる。これは、抵抗Ｒの代わりに、インダクタＬを使用する場合にも同様である。
【００３６】
以下、図３及び図４を参照し、これらの効果についてより詳細に説明する。
【００３７】
図３は、比較例のフィルタ回路２１２及びＥＳＤ保護回路２０１の構成を示す回路図である。
【００３８】
図３(Ａ)には、比較例のフィルタ回路２１２が示されている。図３(Ａ)に示すフィルタ回路２１２は、抵抗Ｒ及びキャパシタＣからなるローパスフィルタとなっている。よって、このフィルタ回路２１２には、信号線Ｉ／Ｏ上の信号から、高周波のノイズや信号成分を除去できるという効果がある。しかしながら、このフィルタ回路２１２そのものは、ＥＳＤ保護にはあまり効果がない。
【００３９】
一方、図３(Ｂ)には、比較例のＥＳＤ保護回路２０１が示されている。図３(Ｂ)に示すＥＳＤ保護回路２０１は、図１に示すＥＳＤ保護回路２０１と同様、ＥＳＤ保護素子２１１と、制御電圧印加回路２１３とを備えている。しかしながら、図３(Ｂ)では、抵抗Ｒ及びキャパシタＣが、共に信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されており、ローパスフィルタ等のフィルタ回路を構成していない。そのため、このＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１のトリガー電圧の調整はできるものの、ノイズの除去には効果がない。
【００４０】
これに対し、本実施形態では、ＥＳＤ保護回路２０１がフィルタ回路２１２を備えているため、特定周波数のノイズ等を防ぐことができる。更には、このフィルタ回路２１１を構成する抵抗Ｒ及びキャパシタＣによる分圧効果により、ＥＳＤ保護素子２１１のトリガー電圧を調整することができる。更には、この抵抗Ｒが信号線Ｉ／Ｏ上に配置されているため、急激に変化する信号の波形をなまらせることができ、内部回路１０１を保護しやすくなっている。
【００４１】
図４は、本実施形態のＥＳＤ保護回路２０１の効果について説明するための図である。
【００４２】
図４(Ａ)には、図１と同様、本実施形態のＥＳＤ保護回路２０１が示されている。図４(Ａ)では、入力線ＩＮ上のノードＮAの電圧がＶinで示され、ノードＮ1の電圧がＶt1で示されている。
【００４３】
図４(Ｂ)は、ＥＳＤ保護素子２１１のトリガー電圧の測定結果等を示したグラフである。このグラフにおいて、Ｘ1は、抵抗Ｒ及びキャパシタＣの値を示しており、Ｘ2は、ＥＳＤ保護素子２１１がトリガーされる際の電圧Ｖt1の値を示している。
【００４４】
図４(Ｂ)には、抵抗Ｒ及びキャパシタＣが存在する場合の３種類の測定結果と、抵抗Ｒ及びキャパシタＣが存在しない場合の１種類の測定結果が示されている。図４(Ｂ)から、Ｒ及びＣが存在する場合には、Ｒ及びＣが存在しない場合と比べて、ＥＳＤ保護素子２１１がトリガーされる際の電圧Ｖt1の値が低下することが解る。このことから、ＥＳＤ保護素子２１１のトリガー電圧は、Ｒ及びＣによる分圧効果の影響で低下することが解る。
【００４５】
よって、本実施形態によれば、抵抗Ｒの値とキャパシタＣの値を調整することで、ノードＮ1やノードＮ3の電圧を調整し、これにより、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。本実施形態では例えば、内部回路１０１が１０Ｖ以上の静電気で故障してしまう場合、ＥＳＤ保護素子２１１のトリガー電圧を１０Ｖ未満に調整することで、内部回路１０１の故障を抑制することができる。
【００４６】
以下、図５及び図６を参照して、本実施形態の変形例について説明する。図５及び図６は、本実施形態の変形例のＥＳＤ保護回路２０１の構成を示す回路図である。
【００４７】
図５(Ａ)では、フィルタ回路２１２が、２つの抵抗Ｒ1及びＲ2と、１つのキャパシタＣ1とを有している。抵抗Ｒ1及びキャパシタＣ1はそれぞれ、図１に示す抵抗Ｒ及びキャパシタＣと同じ位置に配置されている。また、抵抗Ｒ2は、信号線Ｉ／Ｏ上において、ノードＮ1と内部回路１０１との間に配置されている。よって、図５(Ａ)のフィルタ回路２１２は、Ｔ型のローパスフィルタとなっている。なお、図５(Ａ)の抵抗Ｒ1及びＲ2はそれぞれ、インダクタＬ1及びＬ2に置き換えても構わない（図５(Ｂ)参照）。
【００４８】
また、図５(Ｃ)では、フィルタ回路２１２が、１つの抵抗Ｒ1と、２つのキャパシタＣ1及びＣ2とを有している。抵抗Ｒ1及びキャパシタＣ1はそれぞれ、図１に示す抵抗Ｒ及びキャパシタＣと同じ位置に配置されている。また、キャパシタＣ2は、信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されており、抵抗Ｒ1に対しノードＮ1と反対側に位置するノードＮ4で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ5でグラウンド線ＧＮＤに接続されている。よって、図５(Ｃ)のフィルタ回路２１２は、π型のローパスフィルタとなっている。なお、図５(Ｃ)の抵抗Ｒ1は、インダクタＬ1に置き換えても構わない（図５(Ｄ)参照）。
【００４９】
なお、図５(Ｃ)及び(Ｄ)では、ノードＮAは、ノードＮ1とノードＮ4との間に位置し、ノードＮBは、ノードＮ2とノードＮ5との間に位置している。図５(Ｃ)及び(Ｄ)のノードＮ4及びＮ5はそれぞれ、本発明の第４及び第５のノードの例である。さらに、図５(Ａ)の抵抗Ｒ2、図５(Ｂ)のインダクタＬ2、図５(Ｃ)のキャパシタＣ2、図５(Ｄ)のキャパシタＣ2はいずれも、本発明の第３の回路素子の例である。
【００５０】
図６では、フィルタ回路２１２が、２つの抵抗Ｒ1及びＲ2と、２つのキャパシタＣ1及びＣ2と、１つのオペアンプＡとを有しており、サレン・キー（Sallen-Key）型のローパスフィルタとなっている。
【００５１】
図６では、抵抗Ｒ1及びキャパシタＣ1はそれぞれ、図１に示す抵抗Ｒ及びキャパシタＣと同じ位置に配置されている。また、オペアンプＡは、信号線Ｉ／Ｏ上において、ノードＮ1と内部回路１０１との間に配置されている。オペアンプＡは、ノードＮ1に接続された非反転入力端子と、グラウンド線ＧＮＤ上のノードＮ4でグラウンド線ＧＮＤ上に接続された反転入力端子と、内部回路１０１に接続された出力端子とを有している。
【００５２】
また、抵抗Ｒ2は、抵抗Ｒ2とノードＮ1との間に抵抗Ｒ1を挟むように、信号線Ｉ／Ｏ上に配置されている。また、キャパシタＣ2は、一方の電極が、抵抗Ｒ1と抵抗Ｒ2との間のノードＮ5で信号線Ｉ／Ｏに接続され、他方の電極が、オペアンプＡの出力端子と内部回路１０１との間のノードＮ6で信号線Ｉ／Ｏに接続されている。また、抵抗Ｒ3は、オペアンプＡの反転入力端子とノードＮ4との間に配置されている。また、抵抗Ｒ4は、オペアンプＡの反転入力端子と抵抗Ｒ3との間のノードＮ7に接続されると共に、オペアンプＡの出力端子と内部回路１０１との間のノードＮ8で信号線Ｉ／Ｏに接続されている。
【００５３】
このような配置により、フィルタ回路２１２は、サレン・キー型のローパスフィルタとなっている。
【００５４】
以上のように、本実施形態のフィルタ回路２１２は、Ｔ型やπ型のローパスフィルタとしても構わない。また、本実施形態のフィルタ回路２１２は、１次ローパスフィルタでも２次以上のローパスフィルタでも構わない。更に、本実施形態のフィルタ回路２１２は、ローパスフィルタ以外のフィルタ回路でも構わない。このようなフィルタ回路２１２の例については、後述する。
【００５５】
以上のように、本実施形態のＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを備えている。本実施形態では、このフィルタ回路２１２により、特定周波数のノイズ等を防ぐことが可能となる。
【００５６】
また、本実施形態のフィルタ回路２１２は、信号線Ｉ／Ｏ上に配置された第１の回路素子（Ｒ又はＬ）と、第１の回路素子と保護回路１０１との間のノードＮ1で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ2でグラウンド線ＧＮＤに接続された第２の回路素子（Ｃ）とを有しており、ノードＮ1と第２の回路素子との間のノードＮ3の電圧が、制御電圧印加回路２１３を介して、ＥＳＤ保護素子２１１の制御端子に印加される。本実施形態では、これら第１及び第２の回路素子による分圧効果により、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。
【００５７】
また、本実施形態によれば、第１の回路素子が信号線Ｉ／Ｏ上に配置されるため、急激に変化する信号の波形をなまらせることができ、内部回路１０１を保護しやすくなる。
【００５８】
以上のように、本実施形態によれば、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。
【００５９】
以下、本発明の第２から第４実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００６０】
（第２実施形態）
図７は、第２実施形態のＥＳＤ保護回路２０１の構成を示す回路図である。
【００６１】
図７では、図１に示す抵抗ＲがキャパシタＣに置き換えられ、図１に示すキャパシタＣが抵抗Ｒに置き換えられている。よって、本実施形態のフィルタ回路２１２は、ハイパスフィルタとなっており、本実施形態のフィルタ回路２１２により、低周波のノイズや信号成分が除去される。よって、本実施形態は例えば、高周波信号を取り扱い、低周波のノイズが問題となる半導体装置等に有効である。
【００６２】
なお、図７に示すキャパシタＣは、本発明の第１の回路素子の例であり、図７に示す抵抗Ｒは、本発明の第２の回路素子の例である。図７に示す抵抗Ｒは、インダクタＬと置き換えても構わない。
【００６３】
また、本実施形態のフィルタ回路２１２は、第１実施形態と同様、Ｔ型やπ型のハイパスフィルタとしても構わない。また、本実施形態のフィルタ回路２１２は、１次ハイパスフィルタでも２次以上のハイパスフィルタでも構わない。
【００６４】
このようなフィルタ回路２１２の例を、図８に示す。図８は、第２実施形態の変形例のＥＳＤ保護回路２０１の構成を示す回路図である。図８では、図６に示す抵抗Ｒ1〜Ｒ4がそれぞれキャパシタＣ1〜Ｃ4に置き換えられ、図６に示すキャパシタＣ1，Ｃ2がそれぞれ抵抗Ｒ1，Ｒ2に置き換えられている。よって、図８に示すフィルタ回路２１２は、サレン・キー型のハイパスフィルタとなっている。
【００６５】
以上のように、本実施形態のＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを備え、フィルタ回路２１２は、ハイパスフィルタとなっている。本実施形態によれば、第１実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。
【００６６】
（第３実施形態）
図９は、第３実施形態のＥＳＤ保護回路２０１の構成を示す回路図である。
【００６７】
図９では、フィルタ回路２１２が、２つの抵抗Ｒ1及びＲ2と、２つのキャパシタＣ1及びＣ2とを有している。抵抗Ｒ1及びキャパシタＣ1はそれぞれ、図１に示す抵抗Ｒ及びキャパシタＣと同じ位置に配置されている。
【００６８】
また、抵抗Ｒ2は、信号線Ｉ／Ｏとグラウンド線ＧＮＤとの間に配置されており、ノードＮ1と内部回路１０１との間のノードＮ4で信号線Ｉ／Ｏに接続され、ノードＮ2と内部回路１０１との間のノードＮ5でグラウンド線ＧＮＤに接続されている。また、キャパシタＣ2は、信号線Ｉ／Ｏ上において、ノードＮ1とノードＮ4との間に配置されている。
【００６９】
よって、本実施形態のフィルタ回路２１２は、特定の周波数帯域の信号を透過させるバンドパスフィルタとなっており、本実施形態のフィルタ回路２１２により、その他の周波数帯域のノイズや信号成分が除去される。図９に示す抵抗Ｒ1及びＲ2はそれぞれ、インダクタＬ1及びＬ2に置き換えても構わない。
【００７０】
なお、本実施形態のフィルタ回路２１２は、特定の周波数帯域の信号を遮断するバンドストップフィルタとしてもよい。このようなフィルタ回路２１２によれば、当該特定の周波数帯域のノイズや信号成分が除去される。
【００７１】
以上のように、本実施形態のＥＳＤ保護回路２０１は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを備え、フィルタ回路２１２は、バンドパスフィルタ又はバンドストップフィルタとなっている。本実施形態によれば、第１及び第２実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。
【００７２】
（第４実施形態）
図１０は、第４実施形態の半導体装置の構成を示す回路図である。
【００７３】
図１０には、半導体装置を構成する内部回路１０１、２つのＥＳＤ保護回路２０１、及び４つの外部端子３０１〜３０４が示されている。
【００７４】
外部端子３０１，３０２はそれぞれ、入力端子、グラウンド端子に相当する。入力端子３０１は、入力線ＩＮを介して内部回路１０１に接続され、グラウンド端子３０２は、グラウンド線ＧＮＤを介して内部回路１０１に接続されている。入力端子３０１及び入力線ＩＮは、それぞれ本発明の信号端子及び信号線の例である。
【００７５】
一方、外部端子３０３，３０４はそれぞれ、出力端子、グラウンド端子に相当する。出力端子３０３は、出力線ＯＵＴを介して内部回路１０１に接続され、グラウンド端子３０４は、グラウンド線ＧＮＤを介して内部回路１０１に接続されている。出力端子３０３及び出力線ＯＵＴもまた、それぞれ本発明の信号端子及び信号線の例である。
【００７６】
図１０では、一方のＥＳＤ保護回路２０１が、符号２０１Ａで示され、他方のＥＳＤ保護回路２０１が、符号２０１Ｂで示されている。ＥＳＤ保護回路２０１Ａは、入力線ＩＮ及びグラウンド線ＧＮＤに接続されており、入力線ＩＮ上での静電気放電から内部回路１０１を保護するよう機能する。一方、ＥＳＤ保護回路２０１Ｂは、出力線ＯＵＴ及びグラウンド線ＧＮＤに接続されており、出力線ＯＵＴ上での静電気放電から内部回路１０１を保護するよう機能する。
【００７７】
そして、本実施形態では、ＥＳＤ保護回路２０１Ａ，Ｂがいずれも、図１に示すＥＳＤ保護回路２０１と同じ構成を有している。よって、本実施形態によれば、ＥＳＤ保護回路２０１Ａ，Ｂにより、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。
【００７８】
なお、本実施形態のＥＳＤ保護回路２０１Ａ，Ｂは、図１に示すＥＳＤ保護回路２０１と同じ構成を有しているが、第１から第３実施形態で説明したその他のＥＳＤ保護回路２０１と同じ構成を有していても構わない。
【００７９】
また、本実施形態では、半導体装置内に２つのＥＳＤ保護回路２０１が設けられているが、半導体装置内に３つ以上のＥＳＤ保護回路２０１を設けてもよいし、半導体装置内にＥＳＤ保護回路２０１を１つしか設けなくても構わない。
【００８０】
以上のように、本実施形態の半導体装置は、ＥＳＤ保護素子２１１と、フィルタ回路２１２と、制御電圧印加回路２１３とを有するＥＳＤ保護回路２０１を備えている。本実施形態によれば、第１から第３実施形態と同様、特定周波数のノイズ等を防ぐことが可能となり、かつ、ＥＳＤ保護素子２１１のトリガー電圧を調整することが可能となる。
【００８１】
なお、本実施形態のフィルタ回路２１２は例えば、信号線Ｉ／Ｏ上に配置された第１の回路素子と、第１の回路素子と内部回路１０１との間のノードＮ1で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ2でグラウンド線ＧＮＤに接続された第２の回路素子とを有する。
【００８２】
また、本実施形態のフィルタ回路２１２は更に、例えば、信号線Ｉ／Ｏ上においてノードＮ1と内部回路１０１との間に配置された第３の回路素子、或いは、第１の回路素子に対しノードＮ1と反対側に位置するノードＮ4で信号線Ｉ／Ｏに接続され、グラウンド線ＧＮＤ上のノードＮ5でグラウンド線ＧＮＤに接続された第３の回路素子を有する。
【００８３】
以上、本発明の具体的な態様の例を、第１から第４実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【００８４】
１０１  内部回路
２０１  ＥＳＤ保護回路
２１１  ＥＳＤ保護素子
２１２  フィルタ回路
２１３  制御電圧印加回路
３０１  入力端子
３０２  グラウンド端子
３０３  出力端子
３０４  グラウンド端子
【図１】
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【図２】
2011192780.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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