(57)【要約】【課題】不揮発性論理回路を提供する。【解決手段】一対のラッチノードを有するラッチ部、及び書き込みイネーブル信号が活性化されれば、一対のラッチノードのデータによって、相異なる第１及び第２書き込み電圧がそれぞれ印加されることによって、相異なるデータの書き込み動作が行われる一対の不揮発性メモリセルを備える不揮発性論理回路である。【選択図】図４
2011123987.tif 000002
【特許請求の範囲】
【請求項１】
一対のラッチノードを有するラッチ部と、
前記一対のラッチノードのデータ及び書き込みイネーブル信号に基づいて、第１及び第２書き込み電圧を受信する一対の不揮発性メモリセルと、を備え、
前記第１及び第２書き込み電圧は異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は異なることを特徴とする不揮発性論理回路。
【請求項２】
前記一対のラッチノードは、読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを受信することを特徴とする請求項１に記載の不揮発性論理回路。
【請求項３】
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を断つ読み取り動作選択部をさらに備えることを特徴とする請求項２に記載の不揮発性論理回路。
【請求項４】
読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、
前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに、前記第１及び第２書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備えることを特徴とする請求項１に記載の不揮発性論理回路。
【請求項５】
前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備えることを特徴とする請求項４に記載の不揮発性論理回路。
【請求項６】
前記一般動作選択部は、
前記読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、活性化された出力信号を出力する論理ゲートと、
前記活性化された出力信号に基づいて、前記一対のラッチノードを接地電圧端子にそれぞれ連結させる第１及び第２接地スイッチと、を備えることを特徴とする請求項４に記載の不揮発性論理回路。
【請求項７】
前記読み取り動作選択部は、
前記読み取りイネーブル信号に基づいて、前記一対のラッチノードを前記一対の不揮発性メモリセルにそれぞれ連結させる第１及び第２読み取りスイッチを備えることを特徴とする請求項４に記載の不揮発性論理回路。
【請求項８】
前記書き込み動作選択部は、
前記書き込みイネーブル信号に基づいて、前記第１及び第２書き込み電圧をそれぞれ印加する第１及び第２書き込み電圧提供部と、
前記一対のラッチノードのうち第１ラッチノードのデータに基づいて、前記第１及び第２書き込み電圧提供部を、前記一対の不揮発性メモリセルにそれぞれ連結させる二つの第１書き込みスイッチと、
前記一対のラッチノードのうち第２ラッチノードのデータに基づいて、前記第１及び第２書き込み電圧提供部を、前記一対の不揮発性メモリセルにそれぞれ連結させる二つの第２書き込みスイッチと、を備えることを特徴とする請求項４に記載の不揮発性論理回路。
【請求項９】
入力データをラッチするマスタラッチと、
前記マスタラッチの出力データをラッチするスレーブラッチと、を備え、
前記スレーブラッチは、
一対のラッチノードを有するラッチ部と、
前記一対のラッチノードのデータ及び書き込みイネーブル信号に基づいて、第１及び第２書き込み電圧を受信する一対の不揮発性メモリセルと、を備え、
前記第１及び第２書き込み電圧は異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は異なることを特徴とする回路ブロック。
【請求項１０】
前記スレーブラッチは、
読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、
前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに前記第１及び第２書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備えることを特徴とする請求項９に記載の回路ブロック。
【請求項１１】
前記スレーブラッチは、
前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備えることを特徴とする請求項１０に記載の回路ブロック。
【請求項１２】
クロック信号及び反転クロック信号に基づいて、前記入力データを前記マスタラッチへ伝送する第１伝送ゲートと、
前記クロック信号及び前記反転クロック信号に基づいて、前記マスタラッチの前記出力データを前記スレーブラッチへ伝送する第２伝送ゲートと、をさらに備えることを特徴とする請求項９に記載の回路ブロック。
【請求項１３】
前記スレーブラッチは、
前記第２伝送ゲートの出力端子に連結されるインバータと、
前記クロック信号及び前記反転クロック信号に基づいて、前記インバータの出力を前記スレーブラッチの出力端子へ伝送する第３伝送ゲートと、をさらに備えることを特徴とする請求項１２に記載の回路ブロック。
【請求項１４】
前記スレーブラッチは、
前記マスタラッチの出力端子に連結されるインバータと、
前記クロック信号及び前記反転クロック信号に基づいて、前記インバータの出力を前記スレーブラッチの出力端子へ伝送する第３伝送ゲートと、をさらに備えることを特徴とする請求項１２に記載の回路ブロック。
【請求項１５】
少なくとも一つの論理回路ブロック及び少なくとも一つの不揮発性論理回路を備える複数の回路ブロックと、
前記複数の回路ブロックのうち少なくとも一つに供給される電源が臨界値以下であれば、感知信号を生成する電源感知部と、
前記感知信号または外部から提供されるコマンドのうち少なくとも一つに基づいて、読み取りイネーブル信号及び書き込みイネーブル信号のうち一つを生成する制御部と、を備え、
前記少なくとも一つの不揮発性論理回路は、
一対のラッチノードを有するラッチ部と、
前記一対のラッチノードのデータ及び書き込みイネーブル信号に基づいて、第１及び第２書き込み電圧を受信する一対の不揮発性メモリセルと、を備え、
前記第１及び第２書き込み電圧は相異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は相異なることを特徴とする集積回路。
【請求項１６】
前記少なくとも一つの不揮発性論理回路は、
前記読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、
前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに、前記第１及び第２書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備えることを特徴とする請求項１５に記載の集積回路。
【請求項１７】
前記少なくとも一つの不揮発性論理回路は、
前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備えることを特徴とする請求項１６に記載の集積回路。
【請求項１８】
一対のラッチノードを有するラッチ部と、一対の不揮発性メモリセルとを備える少なくとも一つの不揮発性論理回路、及び少なくとも一つの論理回路ブロックを備える複数の回路ブロックを有する集積回路の動作方法であって、
前記集積回路により、前記複数の回路ブロックのうち少なくとも一つに供給される電源が臨界値以下であれば、感知信号を生成するステップと、
前記集積回路により、前記感知信号または外部から提供されるコマンドのうち少なくとも一つに基づいて、読み取りイネーブル信号及び書き込みイネーブル信号のうち一つを生成するステップと、
前記集積回路により、前記一対のラッチノードのデータに基づいて、相異なる第１及び第２書き込み電圧を、前記一対の不揮発性メモリセルにそれぞれ印加することによって、前記一対の不揮発性メモリセルに対する書き込み動作を行うステップと、を含む集積回路の動作方法。
【請求項１９】
前記読み取りイネーブル信号及び前記書き込みイネーブル信号が活性化されなければ、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を解除するステップと、
前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを前記一対のラッチノードに提供するステップとのうち少なくとも一つをさらに含むことを特徴とする請求項１８に記載の集積回路の動作方法。
【請求項２０】
前記一対のラッチノードのデータを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させることによって、前記一対のラッチノードのデータを等化するステップをさらに含むことを特徴とする請求項１９に記載の集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性論理回路に係り、特に不揮発性メモリ装置を備える不揮発性論理回路、前記不揮発性論理回路を備える集積回路、及び前記集積回路の動作方法に関する。
【背景技術】
【０００２】
メモリ装置の高容量化及び低電力化の要求によって、不揮発性であると共に、リフレッシュが不要な次世代のメモリ装置についての研究が進められている。現在、脚光を浴びている次世代のメモリ装置としては、ＰＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＦＧＭ（Ｎａｎｏ Ｆｌｏａｔｉｎｇ Ｇａｔｅ Ｍｅｍｏｒｙ）、ＰｏＲＡＭ（Ｐｏｌｙｍｅｒ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などがあるが、かかる次世代のメモリ装置を論理回路に適用しようとする研究が進められている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しようとする課題は、不揮発性メモリ装置を論理回路に適用して、ブーティングにかかる時間を短縮でき、前記不揮発性メモリ装置の耐久性を考慮して、前記不揮発性メモリ装置に対する書き込み動作回数を減らすことができる不揮発性論理回路、前記不揮発性論理回路を備える集積回路、及び前記集積回路の動作方法を提供するところにある。
【課題を解決するための手段】
【０００４】
前記課題を解決するための本発明の一実施形態による不揮発性論理回路は、一対のラッチノードを有するラッチ部と、前記一対のラッチノードのデータ及び書き込みイネーブル信号に基づいて、第１及び第２書き込み電圧を受信する一対の不揮発性メモリセルと、を備え、前記第１及び第２書き込み電圧は異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は異なる。
【０００５】
前記一対のラッチノードは、読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを受信する。前記不揮発性論理回路は、前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を断つ読み取り動作選択部をさらに備える。
【０００６】
前記不揮発性論理回路は、読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに、前記第１及び第２書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備える。
【０００７】
前記不揮発性論理回路は、前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備える。
前記一般動作選択部は、前記読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、活性化された出力信号を出力する論理ゲートと、前記活性化された出力信号に基づいて、前記一対のラッチノードを接地電圧端子にそれぞれ連結させる第１及び第２接地スイッチと、を備える。
【０００８】
前記読み取り動作選択部は、前記読み取りイネーブル信号に基づいて、前記一対のラッチノードを、前記一対の不揮発性メモリセルにそれぞれ連結させる第１及び第２読み取りスイッチを備える。
【０００９】
前記書き込み動作選択部は、前記書き込みイネーブル信号に基づいて、前記第１及び第２書き込み電圧をそれぞれ印加する第１及び第２書き込み電圧提供部と、前記一対のラッチノードのうち第１ラッチノードのデータに基づいて、前記第１及び第２書き込み電圧提供部を前記一対の不揮発性メモリセルにそれぞれ連結させる二つの第１書き込みスイッチと、前記一対のラッチノードのうち第２ラッチノードのデータに基づいて、前記第１及び第２書き込み電圧提供部を前記一対の不揮発性メモリセルにそれぞれ連結させる二つの第２書き込みスイッチと、を備える。
【００１０】
また、前記課題を解決するための本発明による回路ブロックは、入力データをラッチするマスタラッチと、前記マスタラッチの出力データをラッチするスレーブラッチと、を備え、前記スレーブラッチは、一対のラッチノードを有するラッチ部と、前記一対のラッチノードのデータ及び書き込みイネーブル信号に基づいて、第１及び第２書き込み電圧を受信する一対の不揮発性メモリセルと、を備え、前記第１及び第２書き込み電圧は異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は異なる。
【００１１】
前記スレーブラッチは、読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに、前記第１及び第２書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備える。
【００１２】
前記スレーブラッチは、前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備える。
前記回路ブロックは、クロック信号及び反転クロック信号に基づいて、前記入力データを前記マスタラッチへ伝送する第１伝送ゲートと、前記クロック信号及び前記反転クロック信号に基づいて、前記マスタラッチの前記出力データを、前記スレーブラッチへ伝送する第２伝送ゲートと、をさらに備える。
【００１３】
前記スレーブラッチは、前記第２伝送ゲートの出力端子に連結されるインバータと、前記クロック信号及び前記反転クロック信号に基づいて、前記インバータの出力を前記スレーブラッチの出力端子へ伝送する第３伝送ゲートと、をさらに備える。
【００１４】
前記スレーブラッチは、前記マスタラッチの出力端子に連結されるインバータと、前記クロック信号及び前記反転クロック信号に基づいて、前記インバータの出力を前記スレーブラッチの出力端子へ伝送する第３伝送ゲートと、をさらに備える。
【００１５】
また、前記課題を解決するための本発明による集積回路は、少なくとも一つの論理回路ブロック及び少なくとも一つの不揮発性論理回路を備える複数の回路ブロックと、前記複数の回路ブロックのうち少なくとも一つに供給される電源が臨界値以下であれば、感知信号を生成する電源感知部と、前記感知信号または外部から提供されるコマンドのうち少なくとも一つに基づいて、読み取りイネーブル信号及び書き込みイネーブル信号のうち一つを生成する制御部と、を備え、前記少なくとも一つの不揮発性論理回路は、一対のラッチノードを有するラッチ部と、前記一対のラッチノードのデータ及び書き込みイネーブル信号に基づいて、第１及び第２書き込み電圧を受信する一対の不揮発性メモリセルと、を備え、前記第１及び第２書き込み電圧は異なり、前記一対の不揮発性メモリセルのそれぞれに書き込まれるデータの論理値は異なる。
【００１６】
前記少なくとも一つの不揮発性論理回路は、前記読み取りイネーブル信号及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を制御する一般動作選択部と、前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供する読み取り動作選択部と、前記一対のラッチノードのデータ及び前記書き込みイネーブル信号に基づいて、前記一対の不揮発性メモリセルに、前記第１及び第２書き込み電圧をそれぞれ印加する書き込み動作選択部と、をさらに備える。
【００１７】
前記少なくとも一つの不揮発性論理回路は、前記一対のラッチノードの前記データを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させる等化部をさらに備える。
【００１８】
また、前記課題を解決するための本発明による集積回路の動作方法は、一対のラッチノードを有するラッチ部と、一対の不揮発性メモリセルとを備える少なくとも一つの不揮発性論理回路、及び少なくとも一つの論理回路ブロックを備える複数の回路ブロックを有する集積回路の動作方法であって、前記集積回路により、前記複数の回路ブロックのうち少なくとも一つに供給される電源が臨界値以下であれば、感知信号を生成するステップと、前記集積回路により、前記感知信号または外部から提供されるコマンドのうち少なくとも一つに基づいて、読み取りイネーブル信号及び書き込みイネーブル信号のうち一つを生成するステップと、前記集積回路により、前記一対のラッチノードのデータに基づいて、相異なる第１及び第２書き込み電圧を前記一対の不揮発性メモリセルにそれぞれ印加することによって、前記一対の不揮発性メモリセルに対する書き込み動作を行うステップと、を含む。
【００１９】
前記方法は、前記読み取りイネーブル信号及び前記書き込みイネーブル信号が活性化されなければ、前記一対の不揮発性メモリセルと前記一対のラッチノードとの連結を解除するステップ、及び前記読み取りイネーブル信号に基づいて、前記一対の不揮発性メモリセルに保存されたデータを、前記一対のラッチノードに提供するステップのうち少なくとも一つをさらに含む。
【００２０】
前記方法は、前記一対のラッチノードのデータを等化するためのパルス信号に基づいて、前記一対のラッチノードを連結させることによって、前記一対のラッチノードのデータを等化するステップをさらに含む。
【発明の効果】
【００２１】
本発明によれば、不揮発性論理回路は、一対のラッチノードを有するラッチ部、及び一対の不揮発性メモリセルを備え、書き込みイネーブル信号が活性化される場合にのみ、前記一対の不揮発性メモリセルに対する書き込み動作を行うことによって、不揮発性メモリセルの有限な耐久性にもかかわらず、不揮発性論理回路を安定して駆動させることができる。
【００２２】
また、本発明によれば、不揮発性論理回路は、読み取りイネーブル信号が活性化されれば、不揮発性メモリセルに保存されたデータを一対のラッチノードに伝達することによって、電源が除去される前に、不揮発性メモリセルに保存されたデータを、電源が印加された後に速く読み取ることができるので、ブーティング動作が単純になり、外部のＲＯＭにアクセスせずに直ちにブーティングできるので、ブーティングにかかる時間を大きく短縮できる。
【００２３】
また、本発明によれば、突然に電源が除去されても、感知信号を生成し、これによって書き込みイネーブル信号を活性化することによって、不揮発性論理回路のデータを不揮発性メモリセルに書き込むことができ、電源が印加された後に、不揮発性メモリセルに保存されたデータを読み取ることができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の一実施形態による集積回路を概略的に示すブロック図である。
【図２】図１の電源感知部及び制御部の動作を説明するためのタイミング図である。
【図３】図１の制御部の動作を説明するためのタイミング図である。
【図４】図１のフリップフロップに備えられたラッチ回路の一例を示す回路図である。
【図５】図４のラッチ回路の一般動作を説明するための回路図である。
【図６】図４のラッチ回路の読み取り動作を説明するための回路図である。
【図７】図４のラッチ回路の書き込み動作を説明するための回路図である。
【図８】図１のフリップフロップの一例を示す回路図である。
【図９】図８のフリップフロップの一般動作を説明するための回路図である。
【図１０】図８のフリップフロップの読み取り動作を説明するための回路図である。
【図１１】図８のフリップフロップの読み取り動作を説明するためのタイミング図である。
【図１２】図８のフリップフロップの書き込み動作を説明するための回路図である。
【図１３】図８のフリップフロップの書き込み動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００２５】
以下、添付した図面を参照して、本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面において、構成要素は、説明の便宜のためにそのサイズが誇張されうる。
【００２６】
図１は、本発明の一実施形態による集積回路を概略的に示すブロック図である。
図１を参照すれば、集積回路１は、一つの電子システム内で単一のチップで具現されるが、複数の回路ブロック１０ないし５０、電源感知部６０、制御部７０及び／またはパルス生成部９５を備え、パルス生成部９５は、少なくとも複数の回路ブロック１０，２０，３０にパルス信号ＰＳを出力できる。この時、複数の回路ブロック１０ないし５０は、第１ないし第３フリップフロップ１０，２０，３０及び第１及び第２論理回路ブロック４０，５０を備える。図１では、三つのフリップフロップ１０，２０，３０及び二つの論理回路ブロック４０，５０が示されたが、これは、図解の便宜のためのものであり、集積回路１は、さらに多いフリップフロップ及び／またはさらに多い論理回路ブロックを備えることができる。
【００２７】
一実施形態において、第１ないし第３フリップフロップ１０，２０，３０は、それぞれ一対の不揮発性メモリセルを備える不揮発性のフリップフロップでありうる。以下では、本発明による不揮発性の論理回路の一例として、不揮発性のフリップフロップについて詳述する。
【００２８】
第１フリップフロップ１０は、外部データ生成部９０から、外部から提供される入力データＩＮを受信し、受信された入力データＩＮをクロック信号ＣＬＫに同期されるようにラッチできる。第１論理回路ブロック４０は、第１フリップフロップ１０の出力データに対して所定の論理演算を行える。第２フリップフロップ２０は、第１論理回路ブロック４０の出力データを受信し、受信されたデータをクロック信号ＣＬＫに同期されるようにラッチできる。第２論理回路ブロック５０は、第２フリップフロップ２０の出力データに対して所定の論理演算を行える。第３フリップフロップ３０は、第２論理回路ブロック５０の出力データを受信し、受信されたデータをクロック信号ＣＬＫに同期されるようにラッチできる。このように、第１ないし第３フリップフロップ１０，２０，３０は、一般的なラッチ動作を行うことによって、集積回路１内の信号をクロック信号ＣＬＫに同期させる。
【００２９】
また、第１ないし第３フリップフロップ１０，２０，３０は、書き込みイネーブル信号ＷＥＮまたは読み取りイネーブル信号ＲＥＮによって、その内部に含まれた一対の不揮発性メモリセルに対する書き込み動作または読み取り動作を行える。これによって、各フリップフロップ１０，２０，３０は、書き込みイネーブル信号ＷＥＮまたは読み取りイネーブル信号ＲＥＮが活性化された場合には、その内部に含まれた不揮発性メモリセルに対する書き込み動作または読み取り動作を行え、書き込みイネーブル信号ＷＥＮ及び読み取りイネーブル信号ＲＥＮが活性化されていない場合には、一般的なラッチ動作を行える。各フリップフロップ１０，２０，３０の具体的な動作については後述する。
【００３０】
電源感知部６０は、集積回路１に印加される電源を感知して、電源が所定の臨界値以下に低下する時に感知信号ＳＳを生成できる。具体的に、電源感知部６０は、集積回路１に備えられた複数の回路ブロック１０ないし５０のうち少なくとも一つに印加される電源を感知することによって、感知信号ＳＳを生成できる。
【００３１】
制御部７０は、外部コマンド生成部８０から受信した外部から入力されるコマンドＣＭＤまたは電源感知部６０で生成された感知信号ＳＳに基づいて、読み取りイネーブル信号ＲＥＮまたは書き込みイネーブル信号ＷＥＮを活性化できる。例えば、外部から入力されるコマンドＣＭＤは、書き込みコマンドＷ＿ＣＭＤまたは読み取りコマンドＲ＿ＣＭＤでありうる。例えば、ブートコードをアップデートするために、ユーザーは、書き込みコマンドＷ＿ＣＭＤを生成できる。この時、制御部７０は、書き込みコマンドＷ＿ＣＭＤによって書き込みイネーブル信号ＷＥＮを活性化できる。また、ブーティング動作を行ったり、または電源が新たに印加される場合に、ユーザーは、読み取りコマンドＲ＿ＣＭＤを生成できる。この時、制御部７０は、読み取りコマンドＲ＿ＣＭＤによって読み取りイネーブル信号ＲＥＮを活性化できる。
【００３２】
図２は、図１の電源感知部及び制御部の動作を説明するためのタイミング図である。
図１及び図２を参照すれば、集積回路１に印加される電源が所定の臨界値以下に低下すれば、電源感知部６０は、感知信号ＳＳを生成でき、感知信号ＳＳが生成されれば、制御部７０は、書き込みイネーブル信号ＷＥＮを活性化できる。この時、制御部７０で活性化された書き込みイネーブル信号ＷＥＮは、第１ないし第３フリップフロップ１０，２０，３０に提供される。各フリップフロップ１０，２０，３０は、活性化された書き込みイネーブル信号ＷＥＮによって、その内部に含まれた一対の不揮発性メモリセルに対する書き込み動作を行える。
【００３３】
図３は、図１の制御部の動作を説明するためのタイミング図である。
図１及び図３を参照すれば、外部で書き込みコマンドＷ＿ＣＭＤまたは読み取りコマンドＲ＿ＣＭＤが入力されれば、制御部７０は、書き込みイネーブル信号ＷＥＮまたは読み取りイネーブル信号ＲＥＮを活性化できる。この時、制御部７０で活性化された書き込みイネーブル信号ＷＥＮ及び読み取りイネーブル信号ＲＥＮは、第１ないし第３フリップフロップ１０，２０，３０に提供される。各フリップフロップ１０，２０，３０は、活性化された読み取りイネーブル信号ＲＥＮによって、その内部に含まれた一対の不揮発性メモリセルに対する読み取り動作を行える。また、各フリップフロップ１０，２０，３０は、活性化された書き込みイネーブル信号ＷＥＮによって、その内部に含まれた一対の不揮発性メモリセルに対する書き込み動作を行える。
【００３４】
以下では、再び図１を参照して、書き込みイネーブル信号ＷＥＮ及び読み取りイネーブル信号ＲＥＮによる各フリップフロップ１０，２０，３０の動作について詳述する。
【００３５】
集積回路１に提供される電源が一定に維持されるか、または外部から別途のコマンドが受信されなければ、制御部７０は、書き込みイネーブル信号ＷＥＮ及び読み取りイネーブル信号ＲＥＮを活性化させず、各フリップフロップ１０，２０，３０は、一般的なラッチとして動作できる。一方、外部から読み取りコマンドＲ＿ＣＭＤが受信されれば、制御部７０は、読み取りイネーブル信号ＲＥＮを活性化し、各フリップフロップ１０，２０，３０は、内部に含まれた一対の不揮発性メモリセルに対する読み取り動作を行える。一方、集積回路１に提供される電源が所定の臨界値以下に低下するか、または外部から書き込みコマンドＷ＿ＣＭＤが受信されれば、制御部７０は、書き込みイネーブル信号ＷＥＮを活性化し、各フリップフロップ１０，２０，３０は、内部に含まれた一対の不揮発性メモリセルに対する書き込み動作を行える。
【００３６】
したがって、集積回路１に印加される電源が除去される場合に、電源感知部６０は、電源が完全に除去される前に感知信号ＳＳを生成し、制御部７０は、書き込みイネーブル信号ＷＥＮを活性化して、各フリップフロップ１０，２０，３０に含まれた一対の不揮発性メモリセルに対する書き込み動作が行われる。これによって、電源が除去される前に、集積回路１に備えられた論理回路ブロック４０，５０で行われた結果を各フリップフロップ１０，２０，３０に保存しておく。
【００３７】
また、集積回路１に再び電源が印加される場合に、制御部７０は、読み取りイネーブル信号ＲＥＮを活性化して、各フリップフロップ１０，２０，３０に含まれた一対の不揮発性メモリセルに保存されたデータに対する読み取り動作が行われて、ブートコードをロードすることができる。これによって、集積回路１に再び電源が印加される時に、外部のＲＯＭにアクセスせず、集積回路１内で各フリップフロップ１０，２０，３０に含まれた一対の不揮発性メモリセルに保存されたデータをロードしてブーティングすることで、ブーティングにかかる時間を大きく短縮できる。
【００３８】
不揮発性メモリセルをフリップフロップのような論理回路に適用する場合には、不揮発性メモリセルに対する非常に高い信頼性（耐久性）が要求される。換言すれば、不揮発性メモリセルに対して、無限な回数の書き込み動作の実行が保証されることが要求される。しかし、実際に不揮発性メモリセルは、約１０５ないし１０６の書き込み動作の実行が保証される。したがって、不揮発性メモリセルが論理回路に含まれた場合、論理回路に入力されるデータによって、不揮発性メモリセルに対して常に書き込み動作が行われる場合に、不揮発性メモリセルの有限な耐久性によって論理回路自体の信頼性が保証されないことがある。
【００３９】
本実施形態によれば、各フリップフロップ１０，２０，３０は、書き込みイネーブル信号ＷＥＮを受信して、書き込みイネーブル信号ＷＥＮが活性化された場合にのみ、その内部に含まれた一対の不揮発性メモリセルに対して書き込み動作を行える。したがって、各不揮発性メモリセルに対する限定された耐久性にもかかわらず、各不揮発性メモリセルに対する書き込み動作の実行回数を減らすことによって、不揮発性メモリセルを備えるフリップフロップの信頼性を大きく向上させることができる。
【００４０】
図４は、図１のフリップフロップに備えられたラッチ回路の一例を示す回路図である。
図４を参照すれば、ラッチ回路１００は、ラッチ部１１、第１及び第２不揮発性メモリセル１２，１３、一般動作選択部１４、読み取り動作選択部１５、書き込み動作選択部１６及び等化部１７を備える。
【００４１】
ラッチ部１１は、第１及び第２ラッチノードＬＮ１，ＬＮ２を有しており、交差に結合された二つのインバータを備える。第１インバータは、電源電圧端子Ｖｃｃと連結される第１ＰＭＯＳ（Ｐ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＰ１、及び第１ＰＭＯＳトランジスタＰ１と直列に連結された第１ＮＭＯＳ（Ｎ−ｔｙｐｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＮ１を備え、第２インバータは、電源電圧端子Ｖｃｃと連結される第２ＰＭＯＳトランジスタＰ２、及び第２ＰＭＯＳトランジスタＰ２と直列に連結された第２ＮＭＯＳトランジスタＮ２を備える。第１インバータの入力端子及び第２インバータの出力端子は、第１ラッチノードＬＮ１に対応し、第１インバータの出力端子及び第２インバータの入力端子は、第２ラッチノードＬＮ２に対応する。
【００４２】
第１及び第２不揮発性メモリセル１２，１３は、電源が切られても、保存されたデータを保存できる素子である。例えば、第１及び第２不揮発性メモリセル１２，１３は、電圧または電流の印加により抵抗値が変化して、高抵抗状態であるリセット状態及び低抵抗状態であるセット状態を有する抵抗メモリでありうる。すなわち、抵抗メモリは、電圧または電流パルスの印加により高抵抗状態または低抵抗状態に遷移するが、かかる二つの状態をビット情報として利用して情報を保存するメモリ素子として活用される。しかし、第１及び第２不揮発性メモリセル１２，１３は、抵抗メモリに限定されず、多様な形態のメモリセル、例えばフラッシュ、ＰＲＡＭ、ＦｅＲＡＭまたはＭＲＡＭで構成される。
【００４３】
一般動作選択部１４は、読み取りイネーブル信号ＲＥＮ及び書き込みイネーブル信号ＷＥＮが活性化されなければ、第１及び第２不揮発性メモリセル１２，１３がラッチ部１１に連結されないように制御する。具体的に、一般動作選択部１４は、論理ゲート１４１及び論理ゲート１４１の出力信号によってオン／オフになる第１及び第２接地スイッチ１４２，１４３を備える。
【００４４】
論理ゲート１４１は、読み取りイネーブル信号ＲＥＮ及び書き込みイネーブル信号ＷＥＮが活性化されていない場合に出力信号を活性化する。例えば、論理ゲート１４１は、ＮＯＲゲートで具現され、読み取りイネーブル信号ＲＥＮ及び書き込みイネーブル信号ＷＥＮに対して論理ＮＯＲ演算を行える。第１及び第２接地スイッチ１４２，１４３は、論理ゲート１４１の出力信号が活性化されれば閉鎖されて、ラッチ部１１に備えられた第１及び第２ＮＭＯＳトランジスタＮ１，Ｎ２のソース端子をそれぞれ接地電圧端子に連結させる。これによって、読み取りイネーブル信号ＲＥＮ及び書き込みイネーブル信号ＷＥＮが活性化されていない場合に、ラッチ回路１００は、一般的なラッチとして動作できる。
【００４５】
読み取り動作選択部１５は、読み取りイネーブル信号ＲＥＮが活性化されれば、第１及び第２不揮発性メモリセル１２，１３を、第１及び第２ラッチノードＬＮ１，ＬＮ２に連結させることによって、第１及び第２不揮発性メモリセル１２，１３に保存されたデータを、第１及び第２ラッチノードＬＮ１，ＬＮ２に提供する。具体的に、読み取り動作選択部１５は、読み取りイネーブル信号ＲＥＮによってオン／オフになる第１及び第２読み取りスイッチ１５１，１５２を備える。
【００４６】
第１及び第２読み取りスイッチ１５１，１５２は、読み取りイネーブル信号ＲＥＮが活性化されれば閉鎖されて、第１及び第２不揮発性メモリセル１２，１３を第１及び第２ラッチノードＬＮ１，ＬＮ２に連結させる。これによって、第１及び第２不揮発性メモリセル１２，１３に保存されたデータは、第１及び第２ラッチノードＬＮ１，ＬＮ２に伝達されて読み取り動作が行われる。
【００４７】
書き込み動作選択部１６は、書き込みイネーブル信号ＷＥＮが活性化されれば、第１及び第２ラッチノードＬＮ１，ＬＮ２のデータによって、相異なる第１及び第２書き込み電圧Ｖ１，Ｖ２を、第１及び第２不揮発性メモリセル１２，１３にそれぞれ印加する。この時、第１書き込み電圧Ｖ１は、第１及び第２不揮発性メモリセル１２，１３をセットさせるために印加される電圧であり、第２書き込み電圧Ｖ２は、第１及び第２不揮発性メモリセル１２，１３をリセットさせるために印加される電圧であり、第２書き込み電圧Ｖ２は、第１書き込み電圧Ｖ１より高い。具体的に、書き込み動作選択部１６は、第１及び第２書き込み電圧提供部１６１，１６２、第１書き込みスイッチ１６３，１６４及び第２書き込みスイッチ１６５，１６６を備える。
【００４８】
第１書き込み電圧提供部１６１は、第１書き込み電圧Ｖ１端子に連結されるソース、及び反転書き込みイネーブル信号ｎＷＥＮが印加されるゲートを有するＰＭＯＳトランジスタを備える。第２書き込み電圧提供部１６２は、第２書き込み電圧Ｖ２端子に連結されるソース、及び反転書き込みイネーブル信号ｎＷＥＮが印加されるゲートを有するＰＭＯＳトランジスタを備える。したがって、書き込みイネーブル信号ＷＥＮが活性化されれば、すなわち、反転書き込みイネーブル信号ｎＷＥＮが論理‘ロー’であれば、第１及び第２書き込み電圧提供部１６１，１６２それぞれに備えられたＰＭＯＳトランジスタがターンオンされて、第１及び第２書き込み電圧Ｖ１，Ｖ２をそれぞれ出力できる。
【００４９】
第１書き込みスイッチ１６３，１６４は、第１ラッチノードＬＮ１のデータによってオン／オフになって、第１及び第２書き込み電圧提供部１６１，１６２の出力端子を第１及び第２不揮発性メモリセル１２，１３にそれぞれ連結させる。第２書き込みスイッチ１６５，１６６は、第２ラッチノードＬＮ２のデータによってオン／オフになって、第１及び第２書き込み電圧提供部１６１，１６２の出力端子を、第１及び第２不揮発性メモリセル１２，１３にそれぞれ連結させる。
【００５０】
等化部１７は、第１ラッチノードＬＮ１と第２ラッチノードＬＮ２との間に連結されて、所定のパルス幅を有するパルス信号ＰＳが印加されれば、第１ラッチノードＬＮ１及び第２ラッチノードＬＮ２の電圧を等化させる。具体的に、等化部１７は、パルス信号ＰＳが印加されるゲートを有するＮＭＯＳトランジスタで具現される。したがって、パルス信号ＰＳが活性化されれば、すなわち、論理‘ハイ’であれば、第１ラッチノードＬＮ１と第２ラッチノードＬＮ２とは互いに連結されて、第１ラッチノードＮ１の電圧は、第２ラッチノードＮ２の電圧と同一になる。
【００５１】
ここで、パルス信号ＰＳは、第１及び第２不揮発性メモリセル１２，１３に対する読み取り動作を行う場合に活性化される。これによって、パルス信号ＰＳが活性化された区間で、第１ラッチノードＬＮ１及び第２ラッチノードＬＮ２の電圧を等化させた後、パルス信号ＰＳが非活性化されれば、第１及び第２不揮発性メモリセル１２，１３に保存されたデータを第１ラッチノードＬＮ１及び第２ラッチノードＬＮ２に伝達することによって、第１及び第２不揮発性メモリセル１２，１３に保存されたデータを読み取ることができる。
【００５２】
図５は、図４のラッチ回路の一般動作を説明するための回路図である。
図５を参照すれば、ラッチ回路１００の一般動作が行われる場合、読み取りイネーブル信号ＲＥＮ及び書き込みイネーブル信号ＷＥＮが活性化されず、パルス信号ＰＳも活性化されない。したがって、一般動作選択部１４の論理ゲート１４１の出力信号が活性化され、これによって、第１及び第２接地スイッチ１４２，１４３が閉鎖される（すなわち、“ｏｎ”になる）。一方、読み取り動作選択部１５の第１及び第２読み取りスイッチ１５１，１５２は開放され（すなわち、“ｏｆｆ”になり）、書き込み動作選択部１６の第１及び第２書き込み電圧提供部１６１，１６２及び等化部１７は非活性化される。したがって、ラッチ部１１は、第１及び第２不揮発性メモリセル１２，１３と連結されていないので、ラッチ回路１００は、一般的なラッチ回路として動作する。
【００５３】
図６は、図４のラッチ回路の読み取り動作を説明するための回路図である。
図６を参照すれば、ラッチ回路１００の読み取り動作が行われる場合、読み取りイネーブル信号ＲＥＮ及びパルス信号ＰＳが活性化され、書き込みイネーブル信号ＷＥＮは活性化されない。この時、パルス信号ＰＳの活性化区間は、読み取りイネーブル信号ＲＥＮの活性化区間より短い。したがって、まず、等化部１７は、第１ラッチノードＬＮ１と第２ラッチノードＬＮ２とを連結させ、これによって、それら間の電圧が等化される。
【００５４】
また、一般動作選択部１４の論理ゲート１４１の出力信号は活性化されず、これによって、第１及び第２接地スイッチ１４２，１４３は開放される。一方、読み取り動作選択部１５の第１及び第２読み取りスイッチ１５１，１５２は閉鎖され、書き込み動作選択部１６の第１及び第２書き込み電圧提供部１６１，１６２は非活性化される。したがって、第１及び第２不揮発性メモリセル１２，１３は、図６で矢印で表示された経路によって、第１及び第２ラッチノードＬＮ１，ＬＮ２に連結されて、第１及び第２不揮発性メモリセル１２，１３に保存されたデータは、それぞれ第１及び第２ラッチノードＬＮ１，ＬＮ２に伝達される。
【００５５】
図７は、図４のラッチ回路の書き込み動作を説明するための回路図である。
図７を参照すれば、ラッチ回路１００の書き込み動作が行われる場合、書き込みイネーブル信号ＷＥＮが活性化され、読み取りイネーブル信号ＲＥＮ及びパルス信号ＰＳは活性化されない。したがって、一般動作選択部１４の論理ゲート１４１の出力信号は活性化されず、これによって、第１及び第２接地スイッチ１４２，１４３は開放される。一方、読み取り動作選択部１５の第１及び第２読み取りスイッチ１５１，１５２は開放され、書き込み動作選択部１６の第１及び第２書き込み電圧提供部１６１，１６２は活性化される。
したがって、第１及び第２ラッチノードＬＮ１，ＬＮ２のデータは、図７で矢印で表示された経路によって、第１書き込みスイッチ１６３，１６４及び第２書き込みスイッチ１６５，１６６に連結されて、第１及び第２不揮発性メモリセル１２，１３に対する読み取り動作が行われる。この時、第１ラッチノードＬＮ１のデータと第２ラッチノードＬＮ２のデータとは互いに逆になる論理値を有するので、第３スイッチ１６３，１６４または第４スイッチ１６５，１６６は選択的に開放される。
【００５６】
具体的に、第１ラッチノードＬＮ１のデータが論理‘ハイ’であり、第２ラッチノードＬＮ２のデータが論理‘ロー’であれば、第１書き込みスイッチ１６３，１６４は開放され、第２書き込みスイッチ１６５，１６６は閉鎖される。これによって、第２書き込み電圧提供部１６２の出力端子は、第１不揮発性メモリセル１２に連結され、第１書き込み電圧提供部１６１の出力端子は、第２不揮発性メモリセル１３に連結される。したがって、第１不揮発性メモリセル１２は、第２書き込み電圧Ｖ２であるリセット電圧が印加され、第２不揮発性メモリセル１３は、第１書き込み電圧Ｖ１であるセット電圧が印加される。
【００５７】
一方、第１ラッチノードＬＮ１のデータが論理‘ロー’であり、第２ラッチノードＬＮ２のデータが論理‘ハイ’であれば、第１書き込みスイッチ１６３，１６４は閉鎖され、第２書き込みスイッチ１６５，１６６は開放される。これによって、第１書き込み電圧提供部１６１の出力端子は、第１不揮発性メモリセル１２に連結され、第２書き込み電圧提供部１６２の出力端子は、第２不揮発性メモリセル１３に連結される。したがって、第１不揮発性メモリセル１２は、第１書き込み電圧Ｖ１であるセット電圧が印加され、第２不揮発性メモリセル１３は、第２書き込み電圧Ｖ２であるリセット電圧が印加される。
【００５８】
図８は、図１のフリップフロップの一例を示す回路図である。第１ないし第３フリップフロップ１０，２０，３０は、図８に示したフリップフロップ２００と同じ構造を有する。
【００５９】
図８を参照すれば、フリップフロップ２００は、マスタラッチＭＬ及びスレーブラッチＳＬを備えるマスタスレーブ・フリップフロップでありうる。フリップフロップ２００は、第１及び第２伝送ゲートＴＧ１，ＴＧ２をさらに備える。第１伝送ゲートＴＧ１は、クロック信号ＣＬＫ及び反転クロック信号ｎＣＬＫによってオン／オフになって、入力データＤｉｎをマスタラッチＭＬへ伝送できる。第２伝送ゲートＴＧ２は、クロック信号ＣＬＫ及び反転クロック信号ｎＣＬＫによってオン／オフになって、マスタラッチＭＬの出力データをスレーブラッチＳＬへ伝送できる。
【００６０】
マスタラッチＭＬは、交差に結合された第１及び第２インバータＩＮＶ１，ＩＮＶ２を備え、第３伝送ゲートＴＧ３をさらに備える。第３伝送ゲートＴＧ３は、クロック信号ＣＬＫ及び反転クロック信号ｎＣＬＫによってオン／オフになって、第２インバータＩＮＶ２の出力を第１インバータＩＮＶ１へ伝送できる。
【００６１】
スレーブラッチＳＬは、図４のラッチ回路１００を備える。したがって、スレーブラッチＳＬに備えられたラッチ回路１００は、図４に示したラッチ回路１００と同一であるので、これについての詳細な説明は省略する。さらに、スレーブラッチＳＬは、第３インバータＩＮＶ３及び第４伝送ゲートＴＧ４をさらに備える。第３インバータＩＮＶ３は、第２伝送ゲートＴＧ２の出力データを反転し、第４伝送ゲートＴＧ４は、クロック信号ＣＬＫ及び反転クロック信号ｎＣＬＫによってオン／オフになって、第３インバータＩＮＶ３の出力を出力ノードＤｏｕｔに伝達できる。他の実施例において、第３インバータＩＮＶ３は、マスタラッチＭＬの出力端子に連結されて、マスタラッチＭＬの出力データを反転することもできる。
【００６２】
図９は、図８のフリップフロップの一般動作を説明するための回路図である。
図９を参照すれば、フリップフロップ２００の一般動作が行われる場合、読み取りイネーブル信号ＲＥＮ及び書き込みイネーブル信号ＷＥＮが活性化されず、パルス信号ＰＳも活性化されない。したがって、一般動作選択部１４の論理ゲート１４１の出力信号が活性化され、これによって、第１及び第２接地スイッチ１４２，１４３が閉鎖される。一方、読み取り動作選択部１５の第１及び第２読み取りスイッチ１５１，１５２は開放され、書き込み動作選択部１６の第１及び第２書き込み電圧提供部１６１，１６２及び等化部１７は非活性化される。したがって、ラッチ部１１は、第１及び第２不揮発性メモリセル１２，１３と連結されていないので、ラッチ回路１００は、一般的なラッチとして動作する。これによって、フリップフロップ２００は、図９で矢印で表示された経路によって電流が流れることによって、一般的なマスタスレーブフリップフロップとして動作する。この時、フリップフロップ２００は、クロック信号ＣＬＫの立ち上がりエッジでデータをラッチすることができる。
【００６３】
図１０は、図８のフリップフロップの読み取り動作を説明するための回路図である。
図１０を参照すれば、フリップフロップ２００の読み取り動作が行われる場合、読み取りイネーブル信号ＲＥＮ及びパルス信号ＰＳが活性化され、書き込みイネーブル信号ＷＥＮは活性化されない。この時、パルス信号ＰＳの活性化区間は、読み取りイネーブル信号ＲＥＮの活性化区間より短い。したがって、まず、等化部１７は、第１ラッチノードＬＮ１と第２ラッチノードＬＮ２とを連結させ、これによって、それら間の電圧が等化される。次いで、パルス信号ＰＳが非活性化されれば、第１及び第２不揮発性メモリセル１２，１３の読み取り動作により、第１ラッチノードＮ１及び第２ラッチノードＬＮ２の電圧は変化する。
【００６４】
この時、一般動作選択部１４の論理ゲート１４１の出力信号は活性化されず、これによって、第１及び第２接地スイッチ１４２，１４３は開放される。一方、読み取り動作選択部１５の第１及び第２読み取りスイッチ１５１，１５２は閉鎖され、書き込み動作選択部１６の第１及び第２書き込み電圧提供部１６１，１６２は非活性化される。したがって、第１及び第２不揮発性メモリセル１２，１３は、図１０で矢印で表示された経路によって、第１及び第２ラッチノードＬＮ１，ＬＮ２に連結されて、第１及び第２不揮発性メモリセル１２，１３に保存されたデータは、それぞれ第１及び第２ラッチノードＬＮ１，ＬＮ２に伝達される。
【００６５】
図１１は、図８のフリップフロップの読み取り動作を説明するためのタイミング図である。
図１０及び図１１を参照すれば、クロック信号ＣＬＫで二つのクロック区間を経れば、フリップフロップ２００に入力されるデータＤｉｎがスレーブラッチＳＬに伝達される。次いで、パルス信号ＰＳが活性化されれば、スレーブラッチＳＬの第１ラッチノードＬＮ１と第２ラッチノードＬＮ２とが連結されて、第１ラッチノードＬＮ１の電圧と第２ラッチノードＬＮ２の電圧とが等化される。第１ラッチノードＬＮ１の電圧と第２ラッチノードＬＮ２の電圧とが等化されれば、パルス信号ＰＳは再び非活性化される。読み取り動作を行う場合には、一対の不揮発性メモリセル１２，１３のデータを明確にセンシングするために、このように、第１ラッチノードＬＮ１の電圧及び第２ラッチノードＬＮ２の電圧に対する等化動作が先行されねばならない。
【００６６】
また、読み取りイネーブル信号ＲＥＮが活性化されれば、第１及び第２不揮発性メモリセル１２，１３は、それぞれ第１ラッチノードＬＮ１及び第２ラッチノードＬＮ２に連結される。これによって、第１及び第２不揮発性メモリセル１２，１３に保存されたデータは、それぞれ第１ラッチノードＬＮ１及び第２ラッチノードＬＮ２に伝達されることによって、第１及び第２不揮発性メモリセル１２，１３に対する読み取り動作が行われる。
【００６７】
図１２は、図８のフリップフロップの書き込み動作を説明するための回路図である。
図１２を参照すれば、フリップフロップ２００の書き込み動作が行われる場合、書き込みイネーブル信号ＷＥＮが活性化され、読み取りイネーブル信号ＲＥＮ及びパルス信号ＰＳは活性化されない。したがって、一般動作選択部１４の論理ゲート１４１の出力信号は活性化されず、これによって、第１及び第２接地スイッチ１４２，１４３は開放される。一方、読み取り動作選択部１５の第１及び第２読み取りスイッチ１５１，１５２は開放され、書き込み動作選択部１６の第１及び第２書き込み電圧提供部１６１，１６２は活性化される。
【００６８】
したがって、第１及び第２ラッチノードＬＮ１，ＬＮ２のデータは、図１２で矢印で表示された経路によって、第１書き込みスイッチ１６３，１６４及び第２書き込みスイッチ１６５，１６６に連結されて、第１及び第２不揮発性メモリセル１２，１３に対する読み取り動作が行われる。この時、第１ラッチノードＬＮ１のデータと第２ラッチノードＬＮ２のデータとは互いに逆になる論理値を有するので、第３スイッチ１６３，１６４または第４スイッチ１６５，１６６は選択的に開放される。
【００６９】
図１３は、図８のフリップフロップの書き込み動作を説明するためのタイミング図である。
図１２及び図１３を参照すれば、クロック信号ＣＬＫで二つのクロック区間を経れば、フリップフロップ２００に入力されるデータＤｉｎがスレーブラッチＳＬに伝達される。次いで、書き込みイネーブル信号ＷＥＮが活性化されれば、第１ラッチノードＬＮ１及び第２ラッチノードＬＮ２がそれぞれ第１書き込みスイッチ１６３，１６４及び第２書き込みスイッチ１６５，１６６に連結される。したがって、第１ラッチノードＬＮ１及び第２ラッチノードＮ２のデータによって、第１書き込みスイッチ１６３，１６４及び第２書き込みスイッチ１６５，１６６がオン／オフになって、第１及び第２不揮発性メモリセル１２，１３に第１及び第２書き込み電圧Ｖ１，Ｖ２が選択的に印加されることによって、第１及び第２不揮発性メモリセル１２，１３に対する書き込み動作が行われる。
【００７０】
具体的に、第１ラッチノードＬＮ１のデータが論理‘ハイ’であり、第２ラッチノードＬＮ２のデータが論理‘ロー’であれば、第１書き込みスイッチ１６３，１６４は開放され、第２書き込みスイッチ１６５，１６６は閉鎖される。これによって、第２書き込み電圧提供部１６２の出力端子は、第１不揮発性メモリセル１２に連結され、第１書き込み電圧提供部１６１の出力端子は、第２不揮発性メモリセル１３に連結される。したがって、第１不揮発性メモリセル１２は、第２書き込み電圧Ｖ２であるリセット電圧が印加され、第２不揮発性メモリセル１３は、第１書き込み電圧Ｖ１であるセット電圧が印加される。
【００７１】
一方、第１ラッチノードＬＮ１のデータが論理‘ロー’であり、第２ラッチノードＬＮ２のデータが論理‘ハイ’であれば、第１書き込みスイッチ１６３，１６４は閉鎖され、第２書き込みスイッチ１６５，１６６は開放される。これによって、第１書き込み電圧提供部１６１の出力端子は、第１不揮発性メモリセル１２に連結され、第２書き込み電圧提供部１６２の出力端子は、第２不揮発性メモリセル１３に連結される。したがって、第１不揮発性メモリセル１２は、第１書き込み電圧Ｖ１であるセット電圧が印加され、第２不揮発性メモリセル１３は、第２書き込み電圧Ｖ２であるリセット電圧が印加される。
【００７２】
前述した本願の一実施形態による集積回路は、電子機器または電子システムに備えられるが、具体的に、電子機器または電子システムで単一のチップで具現される。このように、電子機器または電子システムに備えられた複数のチップに備えられた論理回路が不揮発性メモリセルを備える。これによって、突然の電源の除去にもかかわらず、電子機器または電子システムのデータを不揮発性メモリセルに保存しておき、電源の復旧時に速いブーティングが可能である。
【００７３】
以上で説明した本発明が前述した実施形態及び添付された図面に限定されず、本発明の技術的思想を逸脱しない範囲内で色々な置換、変形及び変更が可能であるということは、当業者にとって明白である。
【産業上の利用可能性】
【００７４】
本発明は、電子機器に関連した技術分野に適用可能である。
【符号の説明】
【００７５】
１１  ラッチ部
１２  第１不揮発性メモリセル
１３  第２不揮発性メモリセル
１４  一般動作選択部
１５  読み取り動作選択部
１６  書き込み動作選択部
１７  等化部
１００  ラッチ回路
１４１  論理ゲート
１４２  第１接地スイッチ
１４３  第２接地スイッチ
１５１  第１読み取りスイッチ
１５２  第２読み取りスイッチ
１６１  第１書き込み電圧提供部
１６２  第２書き込み電圧提供部
１６３，１６４  第１書き込みスイッチ
１６５，１６６  第２書き込みスイッチ
ＬＮ１  第１ラッチノード
ＬＮ２  第２ラッチノード
Ｎ１  第１ＮＭＯＳトランジスタ
Ｎ２  第２ＮＭＯＳトランジスタ
Ｐ１  第１ＰＭＯＳトランジスタ
Ｐ２  第２ＰＭＯＳトランジスタ
ＰＳ  パルス信号
ＲＥＮ  読み取りイネーブル信号
ＷＥＮ  書き込みイネーブル信号
Ｖｃｃ  電源電圧端子
【図１】
2011123987.tif 000003
【図２】
2011123987.tif 000004
【図３】
2011123987.tif 000005
【図４】
2011123987.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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