(57)【要約】【課題】差動振幅が小さい場合にもジッタが少ない安定した信号を出力する差動信号受信回路を提供する。【解決手段】差動信号受信回路は、第１差動回路と、第２差動回路と、インバータ回路（ＩＮＶ１）とを具備する。第１差動回路は、複数のデプレッション型トランジスタ（ＭＮ１、ＭＮ２）を備え、第１出力ノード（ＮＡ）と第２出力ノード（ＮＢ）とを備える。第２差動回路は、デプレッション型トランジスタ（ＭＮ１、ＭＮ２）と相補の複数のエンハンスメント型トランジスタ（ＭＰ１、ＭＰ２）を備える。第２差動回路の出力ノードは、それぞれ第１出力ノード（ＮＡ）と第２出力ノード（ＮＢ）に接続される。インバータ回路（ＩＮＶ１）は、第１出力ノード（ＮＡ）と第２出力ノード（ＮＢ）との間に接続される。【選択図】図８
2011004309.tif 000002
【特許請求の範囲】
【請求項１】
複数のデプレッション型トランジスタを備える第１差動回路と、前記第１差動回路は第１出力ノードと第２出力ノードとを備え、
前記デプレッション型トランジスタと相補の複数のエンハンスメント型トランジスタを備える第２差動回路と、前記第２差動回路の出力ノードは、それぞれ前記第１出力ノードと前記第２出力ノードに接続され、
前記第１出力ノードと前記第２出力ノードとの間に接続されるインバータ回路と
を具備する差動信号受信回路。
【請求項２】
前記第２出力ノードに接続され、シングルエンド信号を出力する波形整形回路をさらに具備し、
前記インバータ回路は、前記インバータ回路の入力ノードが前記第１出力ノードに接続され、前記インバータ回路の出力ノードが前記第２出力ノードに接続される
請求項１に記載の差動信号受信回路。
【請求項３】
前記第１出力ノードと前記第２出力ノードとを差動入力ノードに接続される差動増幅器を具備する
請求項１に記載の差動信号受信回路。
【請求項４】
前記第１差動回路は、
前記デプレッション型トランジスタのソースに共通に接続され、前記デプレッション型トランジスタに定電流を供給する第１定電流源と、
前記デプレッション型トランジスタの一方のトランジスタのドレインに接続され、前記一方のトランジスタに流れる電流に対応する電流を前記第１出力ノードに供給する第１カレントミラー回路と、
前記デプレッション型トランジスタの他方のトランジスタのドレインに接続され、前記他方のデプレッション型トランジスタに流れる電流に対応する電流を前記第２出力ノードに供給する第２カレントミラー回路と
を備え、
前記第２差動回路は、
前記エンハンスメント型トランジスタのソースに共通に接続され、前記エンハンスメント型トランジスタに定電流を供給する第２定電流源と、
前記エンハンスメント型トランジスタの一方のトランジスタのドレインに接続され、前記一方のトランジスタに流れる電流に対応する電流を前記第１出力ノードに供給する第３カレントミラー回路と、
前記エンハンスメント型トランジスタの他方のトランジスタのドレインに接続され、前記他方のエンハンスメント型トランジスタに流れる電流に対応する電流を前記第２出力ノードに供給する第４カレントミラー回路と
を備える
請求項１から請求項３のいずれかに記載の差動信号受信回路。
【請求項５】
前記第１差動回路は、デプレッション型ＮチャネルＭＯＳトランジスタの差動対を備え、
前記第２差動回路は、エンハンスメント型ＰチャネルＭＯＳトランジスタの差動対を備える
請求項１から請求項４のいずれかに記載の差動信号受信回路。
【請求項６】
請求項１から請求項５のいずれかに記載の差動信号受信回路を具備する
表示装置。
【請求項７】
画像を表示する表示パネルと、
前記表示パネルの行方向の画素ラインを駆動制御するゲートドライバ回路と、
前記表示パネルの列方向の画素ラインを駆動制御するソースドライバ回路と
を具備し、
前記ソースドライバ回路は前記差動信号受信回路を含む
請求項６に記載の表示装置。
【請求項８】
前記表示パネルは、液晶を用いた表示部を含む
請求項７に記載の表示パネル。
【請求項９】
差動信号をデプレッション型トランジスタの差動対で受信するステップと、
前記差動信号を前記デプレッション型トランジスタと相補のエンハンスメント型トランジスタの差動対で受信するステップと、
前記デプレッション型トランジスタの差動対に接続されるカレントミラー回路によって、それぞれのトランジスタに流れる電流に対応する電流を第１ノード、第２ノードに供給するステップと、
前記エンハンスメント型トランジスタの差動対に接続されるカレントミラー回路によって、それぞれのトランジスタに流れる電流に対応する電流を前記第１ノード、前記第２ノードに供給するステップと、
前記第１ノードに入力が接続され、前記第２ノードに出力が接続されるインバータ回路によって、前記第１ノードの電圧に基づいて、前記第２ノードの電圧の変化を増強するステップと、
前記第２ノードの電圧を波形整形して出力するステップと
を具備する差動信号受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小振幅差動信号を受信する差動信号受信回路および差動信号受信回路を備える表示装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータ（ＰＣ：Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）やテレビ放送受信器のモニタ等では、薄型かつ低消費電力であるフラットパネルディスプレイ装置が主流になっている。フラットパネルディスプレイ装置の主力方式である液晶表示装置は、急速に技術が伸展し、表示画素数や同時発色数の増加が著しい。液晶表示装置は、外部から入力される表示データを示すデジタル信号をアナログ電圧信号に変換して液晶に印加し、画面に映像を表示する。表示データを示すデジタル信号の伝送には、ＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）やｍｉｎｉＬＶＤＳ（ｍｉｎｉ−Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）といった小振幅差動信号によるデータ伝送規格が適用される。画素数や同時発色数の増加により情報量が増加し、表示装置内部では、表示データの伝送は、より高速化することが望まれている。そのため、表示用ドライバは、入力された小振幅差動信号データを高速で内部ロジック電圧に変換する受信回路を必要とする。
【０００３】
この表示用データを示す信号は、伝送系の製造バラツキ、反射、ノイズ等によって電圧や振幅が揺らぐ。そのため、受信回路が出力する信号は、遅延時間が変動したり、波形のハイ（Ｈ）レベルの時間とロウ（Ｌ）レベルの時間との比率を示すデューティ比が変動したりする。このような揺らぎを改善するための技術として、特許文献１（特開２００４−２９７４６２号公報）、特許文献２（特開平５−６７９５０号公報）等に記載される技術が知られている。
【０００４】
特許文献１に開示される回路のブロック図が、図１に示される。この回路は、ＰチャネルＭＯＳトランジスタを備える差動対１０と、ＮチャネルＭＯＳトランジスタを備える差動対２０と、ＰチャネルＭＯＳトランジスタ３１と、ＮチャネルＭＯＳトランジスタ３４と、スイッチ３２、３３、３５、３６と、インバータ３７、４６と、電流加算回路４０とを具備する。
【０００５】
差動対１０、差動対２０のそれぞれには、差動信号である入力信号ＶＩＮ＋、ＶＩＮ−が入力される。差動対１０と電源電圧ＶＤＤとの間に電流源として機能するＰチャネルＭＯＳトランジスタ３１が接続される。ＰチャネルＭＯＳトランジスタ３１のゲートは、スイッチ３２を介してバイアス電圧ＶＢＳＰ、スイッチ３３を介して電源電圧ＶＤＤに接続される。差動対２０と電源電圧ＶＳＳとの間に電流源として機能するＮチャネルＭＯＳトランジスタ３４が接続される。Ｎチャネルトランジスタ３４のゲートは、スイッチ３５を介してバイアス電圧ＶＢＳＮ、スイッチ３６を介して電源電圧ＶＳＳに接続される。差動対１０及び２０の出力は、電流加算回路４０によって加算され、加算された信号はインバータ４６を介して出力端子ＯＵＴから出力される。
【０００６】
スイッチ３２、３５の開閉は、制御信号Ｓｃによって制御される。また、スイッチ３３、３６は、インバータ３７によって制御信号Ｓｃの論理が反転された信号によって制御される。したがって、上記の２つの差動対１０及び２０は、制御信号Ｓｃとインバータ３７とにより、どちらか一方の差動対が動作するように制御される。
【０００７】
動作する差動対は、入力される差動信号の電圧範囲によって切り替えられる。すなわち、図２に示されるように、入力電圧範囲のセンタ値である電圧Ｖｃｍが電圧ＶＤＤ／２以上であれば、ＮチャネルＭＯＳトランジスタを備える差動対２０がアクティブになり、電圧ＶＤＤ／２以下であればＰチャネルＭＯＳトランジスタを備える差動対１０がアクティブになるように制御される。
【０００８】
入力電圧が電圧ＶＤＤ／２以上の場合、差動対２０をアクティブにするために、スイッチ３５が閉成され、スイッチ３６が開放される。バイアス電圧ＶＢＳＮがトランジスタ３４のゲートに印加され、トランジスタ３４は定電流源として動作して差動対２０をアクティブにする。このとき、スイッチ３２は開放され、スイッチ３３は閉成される。したがって、トランジスタ３１のゲートに電圧ＶＤＤが印加されることになり、トランジスタ３１はオフ状態になって差動対１０をインアクティブにする。
【０００９】
入力電圧が電圧ＶＤＤ／２以下の場合、差動対１０をアクティブにするために、スイッチ３２が閉成され、スイッチ３３が開放される。バイアス電圧ＶＢＳＰがトランジスタ３１のゲートに印加され、トランジスタ３１は定電流源として動作して差動対１０をアクティブにする。このとき、スイッチ３５は開放され、スイッチ３６は閉成される。したがって、トランジスタ３４のゲートに電圧ＶＳＳが印加されることになり、トランジスタ３４はオフ状態になって差動対２０をインアクティブにする。
【００１０】
上述のように、入力される差動信号の電圧に応じて差動対１０または差動対２０のいずれかをアクティブにすることにより、入力される信号の電圧範囲を拡張することが可能になる。しかし、そのために、この受信回路の外部において制御信号Ｓｃを切り替える必要がある。また、入力信号の電圧範囲が切り替え電圧Ｖｃｍ付近となった場合に、アクティブにすべき差動対を判断することは困難である。さらに、切り替えた差動対によっては、特性が異なることもあり、結果として遅延時間やデューティ比が劣化することになる場合もある。
【００１１】
次に、図３に示されるブロック図を参照して、特許文献２に記載の回路を説明する。ノードＮＶＩ＋、ノードＮＶＩ−は、差動信号を入力する入力ノードである。トランジスタ５１、５２は差動回路を構成し、共通に接続されたソースは、定電流Ｉ１を流す定電流源６１に接続される。トランジスタ５２のドレインは、カレントミラー回路７２を介して、定電流Ｉ３を流す定電流源６３とトランジスタ５４のゲートとに接続される。トランジスタ５１のドレインは、カレントミラー回路７１を介して、定電流Ｉ２を流す定電流源６２とトランジスタ５３のゲートとに接続される。トランジスタ５３のドレインは、ノードＡに接続され、そのまま出力ノードＮＶＯ１となる。トランジスタ５４のドレインは、ノードＢに接続され、そのまま出力ノードＮＶＯ２となる。ノードＡとノードＢとの間には、インバータ８１、８２が、たすき掛け接続されている。
【００１２】
入力ノードＮＶＩ＋の電圧をＶＩＮ＋、入力ノードＮＶＩ−の電圧をＶＩＮ−とすると、（ＶＩＮ＋）＞（ＶＩＮ−）の信号が入力されるとき、つまり入力ノード間に電圧差がある場合、トランジスタ５２がオンして、トランジスタ５１がオフする。そのため、電流Ｉ１はトランジスタ５２に流れる。
【００１３】
この場合、定電流源６１、６３の電流値が、Ｉ１＞Ｉ３の関係にあるとすると、トランジスタ５４のゲート電圧が上昇してトランジスタ５４がオンする。したがって、ノードＢの電圧は電源電圧ＶＳＳレベル（ＧＮＤ：Ｌレベル）となる。トランジスタ５３はオフするため、ノードＡは電源電圧ＶＤＤレベル（Ｈレベル）となる。
【００１４】
このように、ノードＮＡとノードＮＢは逆相関係となる。そのため、インバータ８１、８２により構成されるラッチ回路が動作し、出力ノードＮＶＯ１はＨレベルとなり、出力ノードＮＶＯ２はＬレベルとなる。
【００１５】
このように、出力ノードＮＶＯ１とＮＶＯ２とが逆相電圧を出力する場合、インバータ８１、８２を含むラッチ回路が動作することにより、出力電圧の切り替えが速くなる。そのため、出力波形のＨレベルの時間とＬレベルの時間との比率を示すデューティ比が不安定になることを防ぐ。
【００１６】
しかし、このような回路の場合、入力差動信号の電圧差が小さくなると、ラッチ回路が動作せず、出力が不安定となる。図４は、差動段トランジスタ５１、５２に流れる電流Ｉ５１、Ｉ５２、定電流源６１、６２、６３の電流値Ｉ１、Ｉ２、Ｉ３の関係を示す図である。ここで、Ｉ２＝Ｉ３＝Ｉ１／２とし、図２のタイミングｔ１に示されるように、入力信号が与えられる。（ＶＩＮ＋）−（ＶＩＮ−）＝Ｖｄｉｆｆ＝０．４ボルトの場合、図４に示されるように、トランジスタ５２に流れる電流Ｉ５２は、電流源６１を流れる電流Ｉ１にほぼ等しくなり、トランジスタ５１に流れる電流Ｉ５１はほぼ０となる。したがって、トランジスタ５４がオン、トランジスタ５３がオフとなる。この場合、出力ノードＮＶＯ２の電圧ＶＯＵＴ２がＬレベルとなるので、インバータ８１、８２を備えるラッチ回路が動作して出力ノードＮＶＯ１の電圧ＶＯＵＴ１はＨレベルとなる。
【００１７】
トランジスタ５４は、ゲート電圧の変動で動作するため、ゲート電圧の変動速度は、トランジスタ５２を流れる電流Ｉ５２と定電流源ＩＩ３を流れる電流Ｉ３との電流差（Ｉ５２−Ｉ３）に相関し、電流差（Ｉ５２−Ｉ３）が大きければ大きいほど高速動作が可能になる。一方、（ＶＩＮ＋）−（ＶＩＮ−）＝Ｖｄｉｆｆ＝０．２Ｖの場合、トランジスタＭＮ２を流れる電流Ｉ５２と電流源ＩＩ３を流れる電流Ｉ３との電流差（Ｉ５２−Ｉ３）が、Ｖｄｉｆｆ＝０．４Ｖの場合に比べて小さくなる。そのため、ゲート電圧の動作速度が低下する。したがって、回路動作周波数が高くなると、出力ノードＮＶＯ１、ＮＶＯ２の電圧が完全に切り替わる前に次のデータ切り替えが起こるようになる。そのため、電圧ＶＯＵＴ１、ＶＯＵＴ２は、インバータ８１、８２のスレッショルド電圧付近で変動することになる。したがって、インバータ８１、８２を備えるラッチ回路は動作せず、出力が不安定になる。
【００１８】
また、信号入力段の差動回路がＮチャネルＭＯＳトランジスタで構成されているため、入力電圧が低い場合に、受信回路は動作することが出来ない。これに関して、図５を参照して説明する。図５において、定電流源６１は、具体的なトランジスタ５０に置き換えている。トランジスタ５１、５２のゲート・ソース間電圧をそれぞれＶｇｓ１、Ｖｇｓ２とし、定電流源６１は、トランジスタ５０のゲートにバイアス電圧ＢＩＡＳＮを印加して定電流Ｉ１を流す。入力電圧の下限範囲は、次のようになる。入力電圧差（ＶＩＮ＋）−（ＶＩＮ−）＝Ｖｄｉｆｆを０．４ボルト、トランジスタ５０の飽和電圧Ｖｄｓ（ｓａｔ）を０．２ボルト、トランジスタ５１に電流Ｉ１が流れたときのゲート・ソース間電圧Ｖｇｓ１を１ボルトとすると、Ｖｇｓ１＋Ｖｄｓ（ｓａｔ）＝１＋０．２＝１．２ボルトとなる。すなわち、１．２ボルト以下の信号が入力されても、トランジスタ５０が飽和するため、この回路は動作することが出来ない。
【００１９】
以上述べたように、伝送系においては、反射やノイズや製造バラツキ等によって、入力電圧範囲が変動するため、差動信号受信回路は、データ入力電圧範囲とデータ入力差動振幅範囲を広く取る必要がある。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００４−２９７４６２号公報
【特許文献２】特開平５−６７９５０号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
本発明は、差動振幅が小さい場合にもジッタが少ない安定した信号を出力する差動信号受信回路を提供する。
【課題を解決するための手段】
【００２２】
以下に、［発明を実施するための形態］で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２３】
本発明の観点では、差動信号受信回路は、第１差動回路と、第２差動回路と、インバータ回路（ＩＮＶ１）とを具備する。第１差動回路は、複数のデプレッション型トランジスタ（ＭＮ１、ＭＮ２）を備え、第１出力ノード（ＮＡ）と第２出力ノード（ＮＢ）とを備える。第２差動回路は、デプレッション型トランジスタ（ＭＮ１、ＭＮ２）と相補の複数のエンハンスメント型トランジスタ（ＭＰ１、ＭＰ２）を備える。第２差動回路の出力ノードは、それぞれ第１出力ノード（ＮＡ）と第２出力ノード（ＮＢ）に接続される。インバータ回路（ＩＮＶ１）は、第１出力ノード（ＮＡ）と第２出力ノード（ＮＢ）との間に接続される。
【００２４】
本発明の他の観点では、表示装置は、上記の差動信号受信回路を具備し、差動信号受信回路はソースドライバ回路に含まれることが好ましい。
【００２５】
また、本発明の他の観点では、差動信号受信方法は、差動信号をデプレッション型トランジスタの差動対で受信するステップと、デプレッション型トランジスタと相補のエンハンスメント型トランジスタの差動対で受信するステップと、それぞれの差動対に流れる電流に対応する電流を第１ノード（ＮＡ）、第２ノード（ＮＢ）に供給するステップと、第１ノード（ＮＡ）の電圧に基づいて、第２ノード（ＮＢ）の電圧の変化を増強するステップと、第２ノードの電圧を波形整形して出力するステップとを具備する。差動対に流れる電流に対応する電流を第１ノード（ＮＡ）、第２ノード（ＮＢ）に供給するステップは、デプレッション型トランジスタの差動対に接続されるカレントミラー回路によって、それぞれのトランジスタに流れる電流に対応する電流を第１ノード（ＮＡ）、第２ノード（ＮＢ）に供給するステップと、エンハンスメント型トランジスタの差動対に接続されるカレントミラー回路によって、それぞれのトランジスタに流れる電流に対応する電流を第１ノード（ＮＡ）、第２ノード（ＮＢ）に供給するステップとを含む。また、第１ノード（ＮＡ）の電圧に基づいて、第２ノード（ＮＢ）の電圧の変化を増強するステップは、第１ノード（ＮＡ）に入力が接続され、第２ノード（ＮＢ）に出力が接続されるインバータ回路（ＩＮＶ１）によって、第２ノード（ＮＢ）の電圧の変化が増強される。
【発明の効果】
【００２６】
本発明によれば、差動振幅が小さい場合にもジッタが少ない安定した信号を出力する差動信号受信回路を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】図１は、関連する差動回路の構成を示す図である。
【図２】図２は、関連する差動回路に入力される差動信号と動作範囲を説明するための図である。
【図３】図３は、関連する他の差動回路の構成を示す図である。
【図４】図４は、差動段のトランジスタに印加される電圧と電流との関係を説明するための図である。
【図５】図５は、入力電圧範囲を説明するための図である。
【図６】図６は、本発明の実施の形態に係る液晶表示装置の構成を示す図である。
【図７】図７は、本発明の実施の形態に係るソースドライバの構成を示す図である。
【図８】図８は、本発明の実施の形態に係る受信回路の構成を示す図である。
【図９】図９は、入力信号と動作範囲を説明するための図である。
【図１０】図１０は、入力電圧範囲を説明するための図である（Ｎチャネル）。
【図１１】図１１は、入力電圧範囲を説明するための図である（Ｐチャネル）。
【図１２】図１２は、対比される回路の動作のシミュレーション結果を示す図である。
【図１３】図１３は、本発明の受信回路の動作のシミュレーション結果を示す図である。
【図１４】図１４は、本発明の受信回路の他の構成を示す図である。
【発明を実施するための形態】
【００２８】
図面を参照して、本発明の実施の形態を説明する。
【００２９】
図６は、本発明の実施の形態に係る液晶表示装置のブロック図である。液晶表示装置は、表示制御装置２０１、表示制御装置２０１に内蔵される電源回路２０２、ソースドライバ２０３、ゲートドライバ２０４、液晶パネル（ＴＦＴ−ＬＣＤ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ  Ｃｒｉｓｔａｌ  Ｄｉｓｐｌａｙ）２０５を備える。液晶パネル２０５は、画素がマトリックス上に配列された液晶表示パネルであり、画像を映し出す。表示制御装置２０１は、表示用データ信号と制御用信号とを、ソースドライバ（ＳＤ）２０３およびゲートドライバ（ＧＤ）２０４に供給する。電源回路２０２は、ソースドライバ２０３およびゲートドライバ２０４の動作に必要な基準電圧を供給する。
【００３０】
ソースドライバ２０３は、表示用データ信号と制御用信号とに基づいて、液晶パネル２０５の列方向の画素ラインを制御する。ゲートドライバ２０４は、制御用信号に基づいて、液晶パネル２０５の行方向の画素ラインを制御する。
【００３１】
ここで、表示用データ信号を受信するソースドライバ２０３内部のブロック図を図７に示す。表示用データ信号は、例えば色情報を示す信号であり、小振幅の差動信号で伝送される。ソースドライバ２０３は、表示用データ信号を受信回路３０１で受信する。受信回路３０１は、差動信号をシングルエンド信号に変換し、内部ロジック３０２に出力する。このシングルエンド信号は、制御用信号に基づいて、内部ロジック回路３０２でシリアルパラレル変換され、最終的にはＤ／Ａ（Ｄｉｇｉｔａｌ／Ａｎａｌｏｇ）変換等の処理が施されて液晶パネル２０５に出力される。
【００３２】
図８は、受信回路３０１に用いられる差動信号受信回路の回路図である。この差動信号受信回路は、ＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２と、ＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２と、定電流源ＩＩ１、ＩＩ２と、カレントミラー回路１０１〜１０４と、インバータＩＮＶ１〜ＩＮＶ３とを備える。
【００３３】
トランジスタＭＮ１、ＭＮ２は、デプレッション型トランジスタであり、差動回路となっている。したがって、トランジスタＭＮ１、ＭＮ２の共通に接続されたソースは、定電流Ｉ１を流す定電流源ＩＩ１を介して電源電圧ＶＳＳに接続される。トランジスタＭＮ１のドレインは、カレントミラー回路１０２の基準電流ノードに接続される。トランジスタＭＮ２のドレインは、カレントミラー回路１０１の基準電流ノードに接続される。
【００３４】
トランジスタＭＰ１、ＭＰ２は、差動回路となっており、共通に接続されたソースは、定電流Ｉ２を流す定電流源ＩＩ２を介して電源電圧ＶＤＤに接続される。トランジスタＭＰ１のドレインは、カレントミラー回路１０３の基準電流ノードに接続される。トランジスタＭＰ２のドレインは、カレントミラー回路１０４の基準電流ノードに接続される。
【００３５】
トランジスタＭＮ１、ＭＰ１のゲートは、ともに入力ノードＮＶＩ−に接続される。トランジスタＭＮ２、ＭＰ２のゲートは、ともに入力ノードＮＶＩ＋に接続される。入力ノードＮＶＩ＋、ＮＶＩ−には、差動信号が入力される。入力ノードＮＶＩ＋の電圧をＶＩＮ＋、入力ノードＮＶＩ−の電圧をＶＩＮ−とする。
【００３６】
カレントミラー回路１０２の出力ノードとカレントミラー回路１０３の出力ノードとは、ノードＮＡに接続される。カレントミラー回路１０１の出力ノードとカレントミラー回路１０４の出力ノードとは、ノードＮＢに接続される。ノードＮＡは、インバータＩＮＶ１の入力ノードに接続される。ノードＮＢは、インバータＩＮＶ１の出力ノードに接続される。インバータＩＮＶ２、ＩＮＶ３は、ノードＮＢと本受信回路の出力ノードＮＶＯとの間に直列に接続される。
【００３７】
カレントミラー回路１０１、１０２は、電源電圧ＶＤＤに接続されて、基準電流ノードに流れる電流に基づいて、出力ノードからノードＮＡ、ＮＢに電流を流す。カレントミラー回路１０３、１０４は、電源電圧ＶＳＳに接続されて、基準電流ノードに流れる電流に基づいて、ノードＮＡ、ＮＢから出力ノードに電流を流す。
【００３８】
図９に示されるタイミングｔ１のときの動作を説明する。すなわち、差動信号が、入力ノードＮＶＩ＋、ＮＶＩ−に、（ＶＩＮ＋）＞（ＶＩＮ−）という関係で入力される。
【００３９】
（ＶＩＮ＋）＞（ＶＩＮ−）であるから、デプレッション型トランジスタＭＮ１、ＭＮ２を備える差動回路では、定電流Ｉ１はトランジスタＭＮ２に流れる。そのため、トランジスタＭＮ２はオンして、トランジスタＭＮ１はオフする。このとき、カレントミラー回路１０１が動作して、カレントミラー回路１０２は停止する。
【００４０】
同様に、トランジスタＭＰ１、ＭＰ２を備える差動回路では、定電流Ｉ２はトランジスタＭＰ１に流れる。そのため、トランジスタＭＰ１はオンして、トランジスタＭＰ２はオフする。このとき、カレントミラー回路１０３が動作して、カレントミラー回路１０４は停止する。
【００４１】
カレントミラー回路１０１が動作し、カレントミラー回路１０４が停止するため、ノードＮＢの電圧は上昇する。同様に、カレントミラー回路１０３が動作し、カレントミラー回路１０２が停止するため、ノードＮＡの電圧は下降する。ノードＮＡの電圧が下降するので、インバータＩＮＶ１の出力電圧が高くなり、ノードＮＢの電圧を上昇させる。このような動作により、入力された差動信号は、ノードＮＢでシングルエンド信号に変換されて、インバータＩＮＶ２、ＩＮＶ３をバッファとして出力ノードＮＶＯにシングルエンド信号ＶＯＵＴとして出力される。
【００４２】
ここで、入力電圧範囲の下限について、図１０を参照して説明する。トランジスタＭＮ１、ＭＮ２のゲート・ソース間電圧をそれぞれＶｇｓ１、Ｖｇｓ２とする。定電流源ＩＩ１は、トランジスタＭＮ０にバイアス電圧ＶＢＩＡＳＮを印加して定電流Ｉ１を流す。図９に示されるようなタイミングｔ１の場合、トランジスタＭＮ０の飽和電圧Ｖｄｓ（ｓａｔ）を０．２ボルトとし、トランジスタＭＮ１はデプレッション型トランジスタであるため、ここに電流Ｉ１が流れたときのゲート・ソース間電圧Ｖｇｓ１を０ボルトとすると、入力電圧の下限は、Ｖｇｓ１＋Ｖｄｓ（ｓａｔ）＝０＋０．２＝０．２ボルトとなる。すなわち、０．２ボルトまでデータ入力が可能である。
【００４３】
入力電圧範囲の上限は、図１１を参照して説明される。トランジスタＭＰ１、ＭＰ２のゲート・ソース間電圧をそれぞれＶｇｓ１、Ｖｇｓ２とする。定電流源ＩＩ２は、トランジスタＭＰ０にバイアス電圧ＶＢＩＡＳＰを印加する回路により実現される。図９に示されるようなタイミングｔ１の場合、トランジスタＭＰ０の飽和電圧Ｖｄｓ（ｓａｔ）を０．２ボルトとし、トランジスタＭＰ２に電流Ｉ２が流れたときのゲート・ソース間電圧Ｖｇｓ２を１ボルトとすると、入力電圧の上限は、Ｖｇｓ２＋Ｖｄｓ（ｓａｔ）＝１＋０．２＝１．２ボルトとなる。すなわち、ＶＤＤ−１．２ボルトまでデータ入力が可能である。
【００４４】
図１に示される回路では、入力電圧範囲を拡大するためには、入力電圧に応じて外部から制御信号Ｓｃを切り替える必要がある。本発明においては、入力電圧範囲が広いため、外部からの制御端子を必要としない。すなわち、外部の制御手段によって動作トランジスタの切り替えをする必要がなく、入力電圧範囲も小振幅信号に広げることができる。
【００４５】
次に、入力ノードＮＶＩ＋、ＮＶＩ−間に電圧差（Ｖｄｉｆｆ）が小さい差動信号が入力された場合の動作を説明する。
【００４６】
まず、図８に示される回路において、インバータＩＮＶ１が無い場合の動作を説明する。入力ノードＮＶＩＮ＋、ＮＶＩ−に、入力差動信号が（ＶＩＮ＋）＞（ＶＩＮ−）という関係で入力される場合、デプレッション型トランジスタＭＮ１、ＭＮ２を備える差動回路では、定電流Ｉ１はトランジスタＭＮ２に流れる。そのため、トランジスタＭＮ２はオンして、トランジスタＭＮ１はオフする。このとき、カレントミラー回路１０１は動作し、カレントミラー回路１０２は停止する。一方、トランジスタＭＰ１、ＭＰ２を備える差動回路では、定電流源Ｉ２はトランジスタＭＰ１に流れる。そのため、トランジスタＭＰ１はオンして、トランジスタＭＰ２はオフする。このとき、カレントミラー回路１０３は動作し、カレントミラー回路１０４は停止する。
【００４７】
カレントミラー回路１０１が動作し、カレントミラー回路１０４が停止することによりノードＮＢの電圧は上昇する。また、カレントミラー回路１０３が動作し、カレントミラー回路１０２が停止することによりノードＮＡの電圧は下降する。図１２にその様子をシミュレーションした波形が示される。入力差動信号の電圧差（Ｖｄｉｆｆ）が小さく、動作周波数が高い場合は、ノードＮＡ、ノードＮＢの電圧波形はサイン波に近い波形となる。
【００４８】
次に、図８に示されるように、インバータＩＮＶ１がある場合の動作を説明する。ノードＮＡ、ノードＮＢでは、電圧は逆位相の関係にある。例えば、ノードＮＡがＬレベルに変化する場合、インバータＩＮＶ１は、ノードＮＢがＨレベルになるように動作する。つまり、ノードＮＡを入力とするインバータＩＮＶ１は、ノードＮＢの電圧の変化をアシストするように動作する。したがって、図１３に示されるように、インバータＩＮＶ１は、ノードＮＢの電圧振幅を拡大する。そのため、入力差動信号の電圧差（Ｖｄｉｆｆ）が小さい場合にも振幅の大きな出力を得ることができる。また、インバータＩＮＶ１によって、波形の立ち上り、立ち下がりの遷移時間が短くなるため、出力ノードＮＶＯには、ジッタの少ない、デューティ比の安定した波形が出力される。
【００４９】
図２に示されるような回路では、入力差動信号の電圧差（Ｖｄｉｆｆ）が小さい場合に、ラッチ回路が動作せず、出力が不安定となるが、本発明においては、上述のように、入力電圧差（Ｖｄｉｆｆ）が小さくても安定した動作が可能となる。
【００５０】
このように、ノンドープトランジスタであるデプレッション型ＮチャネルＭＯＳトランジスタの差動増幅回路とエンハンスメント型ＰチャネルＭＯＳトランジスタの差動増幅回路とを組み合わせることにより、入力電圧範囲を拡大することができる。さらに、位相が逆になる差動信号の間にインバータを備え、インバータによるアシスト動作により、電圧切り替えが短時間で行われ、入力電圧差（Ｖｄｉｆｆ）が小さい場合でも、差動信号受信回路は安定した動作が可能となる。
【００５１】
図１４は、コンパレータとして使用されるインバータＩＮＶ２の代わりにゲインＡ１を持った差動増幅器７０１を接続した例を示す図である。接続された差動増幅器７０１の出力は、出力回路７０２を介して出力ノードＮＶＯに接続される。これにより、差動振幅が小さい場合でも、出力は安定したデューティを得ることが出来るようになる。
【００５２】
以上述べたように、本発明によれば、デプレッション型ＮチャネルＭＯＳトランジスタの差動段とエンハンスメント型ＰチャネルＭＯＳトランジスタの差動段とを組み合わせることにより、入力信号の電圧範囲を拡大し、かつ、入力差動信号の電圧差が小さい場合にも、デューティ比の安定した信号を出力することが出来る。
【００５３】
入力電圧が電源電圧ＶＤＤ付近の小振幅信号となる場合は、デプレッション型ＰチャネルＭＯＳトランジスタの差動段とエンハンスメント型ＮチャネルＭＯＳトランジスタの差動段との組み合わせにすることが好ましい。
【符号の説明】
【００５４】
１０、２０  差動対
３１  ＰチャネルＭＯＳトランジスタ
３４  ＮチャネルＭＯＳトランジスタ
３２〜３３、３５〜３６  スイッチ
３７、４６  インバータ
４０  電流加算回路
５１〜５４  トランジスタ
６１〜６３  定電流源
７１、７２  カレントミラー回路
８１、８２  インバータ
１０１〜１０４  カレントミラー回路
２０１  表示制御装置
２０２  電源回路
２０３  ソースドライバ（ＳＤ）
２０４  ゲートドライバ（ＧＤ）
２０５  液晶パネル
３０１  受信回路（差動シングル変換回路）
３０２  内部ロジック
７０１  差動増幅器
７０２  出力回路
ＭＮ０〜ＭＮ２  ＮチャネルＭＯＳトランジスタ
ＭＰ０〜ＭＰ２  ＰチャネルＭＯＳトランジスタ
ＩＩ１、ＩＩ２  定電流源
ＩＮＶ１〜ＩＮＶ３  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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