(57)【要約】      （修正有）【課題】素子数、Ｐｃｈ／Ｎｃｈ間の配線接続数、面積を抑制したデコーダを備えたデータドライバ。【解決手段】第１のレベル電圧群を受けＮビットデータの下位Ｌビットから選択した電圧を出力する第１のサブデコーダ（ＳＤ）と、第２のレベル電圧群を入力し、下位Ｌビットから選択した電圧を出力する第２のＳＤと、第１、第２のサブデコーダで選択した電圧から上位Ｍビットによって１つを選択する第３のＳＤと、第３のレベル電圧群の中から下位Ｐビットによって選択した電圧を出力する第４のＳＤと、第４のサブデコーダから出力された電圧から上位Ｑビットによって選択した１つを選択する第５のＳＤと、第１のＳＤの出力と第４のＳＤ出力の間を、Ｋビットに基づき導通、非導通を制御する第６のＳＤと、を備え、第１、第２、第３のＳＤは、第１極性、第４、第５、第６のＳＤは、第２極性のスイッチからなる。【選択図】図１
2011209556.tif 000002
【特許請求の範囲】
【請求項１】
Ｎを２以上の整数としＮビットのデジタル信号に基づき複数のレベル電圧の中から１つのレベル電圧を選択出力するレベル電圧選択回路であって、
前記複数のレベル電圧は、
第１のレベル電圧群、
第２のレベル電圧群、及び、
第３のレベル電圧群を含み、
前記第１のレベル電圧群と前記第２のレベル電圧群とはそれぞれの電圧範囲が互いに重ならず、
前記第３のレベル電圧群と前記第２のレベル電圧群は、１つ又は複数のレベル電圧を共通に含み、
前記第１のレベル電圧群を受け、前記Ｎビットのデジタル信号のうち予め定められた下位側Ｌビットの信号に基づき、導通と非導通が制御され、前記第１のレベル電圧群から、第１の個数のレベル電圧を選択し前記第１の個数の出力端から出力する複数のスイッチを備えた第１のサブデコーダと、
前記第２のレベル電圧群を受け、前記Ｎビットのデジタル信号のうちの前記Ｌビットの信号に基づき、導通と非導通が制御され、前記第２のレベル電圧群から、第２の個数のレベル電圧を選択し、前記第２の個数の出力端から出力する複数のスイッチを備えた第２のサブデコーダと、
前記第１及び第２のサブデコーダから出力される前記第１の個数と前記第２の個数の和の個数のレベル電圧を受け、前記Ｎビットのデジタル信号のうち予め定められた上位側Ｍビットの信号に基づき、導通と非導通が制御され、前記第１及び第２のサブデコーダから出力される前記第１の個数と前記第２の個数の和の個数のレベル電圧から、１個のレベル電圧を選択し出力端子に出力する複数のスイッチを備えた第３のサブデコーダと、
前記第３のレベル電圧群を受け、前記Ｎビットのデジタル信号のうち予め定められた下位側Ｐビットの信号に基づき、導通と非導通が制御され、前記第３のレベル電圧群から、第３の個数のレベル電圧を選択し前記第３の個数の出力端から出力する複数のスイッチを備えた第４のサブデコーダと、
前記第４のサブデコーダの前記第３の個数の出力端から出力されるレベル電圧を受け、前記Ｎビットのデジタル信号のうち予め定められた上位側Ｑビットの信号に基づき、前記第４のサブデコーダの前記第３の個数の出力端から出力される電圧の中から１つを選択し前記出力端子に出力する、少なくとも１つのスイッチを備えた第５のサブデコーダと、
前記第１のサブデコーダの前記第１の個数の出力端のうちの少なくとも１つの出力端と、前記第４のサブデコーダの前記第３の個数の出力端のうちの少なくとも１つの出力端との間の接続を、前記Ｎビットのデジタル信号のうちの予め定められたＫビットの信号に基づき導通又は非導通に制御し、導通時、前記第１のサブデコーダの前記少なくとも１つの出力端に出力されたレベル電圧を、前記第４のサブデコーダの前記少なくとも１つの出力端から出力する、少なくとも１つのスイッチを備えた第６のサブデコーダと、
を備え、
前記第１乃至第３のサブデコーダの前記各スイッチは、第１極性のトランジスタからなり、
前記第４乃至第６のサブデコーダの前記各スイッチは、第２極性のトランジスタからなり、
前記Ｎ、Ｌ、Ｍ、Ｐ、Ｑ、Ｋはそれぞれ正整数であり、
ＰはＬよりも大である、
ＭはＱよりも大であり、且つ、Ｑは１以上である、
ＰとＱの和はＮに等しく、且つ、ＬとＭの和はＮに等しい、及び、
Ｋは１以上である、
なる関係を満たす、ことを特徴とするレベル電圧選択回路。
【請求項２】
前記第６のサブコーダにおいて、前記第１のサブデコーダの前記第１の個数の出力端のうちの少なくとも１つの出力端に接続され、前記Ｋビットの少なくとも１つのビット信号の正信号又は相補信号の一方によって導通と非導通が制御される、第２極性のトランジスタからなるスイッチの少なくとも１つと、
前記第３のサブデコーダにおいて、前記第１のサブデコーダの前記第１の個数の出力端のうちの少なくとも１つの出力端と接続され、前記Ｋビットの前記少なくとも１つのビット信号の正信号又は相補信号の他方によって、導通と非導通が制御される第１極性のトランジスタからなるスイッチとが、等価的なＣＭＯＳスイッチを構成する、ことを特徴とする請求項１記載のレベル電圧選択回路。
【請求項３】
前記第４のサブデコーダにおいて、少なくとも１つの第２極性のトランジスタからなるスイッチと、
前記第２又は第３のサブデコーダにおいて、第１極性のトランジスタからなるスイッチのうち、前記第４のサブデコーダの前記少なくとも１つの第２極性のトランジスタからなるスイッチに対応して設けられ、前記少なくとも１つの第２極性のトランジスタからなるスイッチの導通と非導通を制御するビット信号と相補のビット信号により、前記少なくとも１つの第２極性のトランジスタからなるスイッチと共通に導通と非導通が制御される第１極性のトランジスタからなるスイッチとが、等価的なＣＭＯＳスイッチを構成し、
前記第５のサブコーダにおいて、前記Ｑビットの少なくとも１つのビット信号の正信号又は相補信号の一方によって導通と非導通が制御される第２極性のトランジスタからなるスイッチの少なくとも１つのスイッチと、
前記第３のサブデコーダにおいて、前記Ｍビットのうち前記Ｑビットの少なくとも１つのビット信号の正信号又は相補信号の他方に対応するビット信号によって導通と非導通が制御され、前記少なくとも１つのスイッチに対応する第１極性のトランジスタからなるスイッチとが、等価的なＣＭＯＳスイッチを構成する、ことを特徴とする請求項２記載のレベル電圧選択回路。
【請求項４】
前記第４のサブデコーダに供給される前記第３のレベル電圧群は、前記第２のレベル電圧群の全部又は１部を、前記第４のサブデコーダの入力に配線接続したものである、ことを特徴とする請求項１記載のレベル電圧選択回路。
【請求項５】
前記第１及び第２のレベル電圧群を合わせたレベル電圧群が互いに値の異なる２の冪乗個のレベル電圧を含み、
前記第１、第２、第３のサブデコーダは、
前記第１及び第２のレベル電圧群の２のＮ乗個のレベル電圧群から、前記Ｎビットのデータ信号の最下位ビットによって（Ｎ−１）乗個のレベル電圧を選択し、最下位ビットより１ビット上位のビット信号によって（Ｎ−１）乗個のレベル電圧から（Ｎ−２）乗個のレベル電圧を選択して行き、前記Ｎビットのデータ信号の最上位ビット信号によって下位側ビットで選択された２つの電圧のうちの１つを選択するトーナメント構成とされており、
前記第３のレベル電圧群は２の（Ｐ−１）乗の個数のレベル電圧を有し、
前記第４のサブデコーダは、２の（Ｐ−１）乗の個数のレベル電圧の中から、最下位ビットで２の（Ｐ−２）乗の個数のレベル電圧を選択し、第（Ｐ−１）ビットで下位側ビットで選択された２個の電圧の中から１つを選択するトーナメント構成とされ、さらに、第Ｐビットとその相補信号の一方によって導通と非導通が制御される第２極性のトランジスタからなるスイッチを備え、
前記第４のサブデコーダにおいて、最下位ビットから第（Ｐ−１）ビットのそれぞれのビットの正信号とその相補信号によって導通と非導通が制御される第２極性のトランジスタからなる各スイッチと、前記第２のサブデコーダにおいて、最下位ビットから第（Ｐ−１）ビットのそれぞれの相補信号と正信号によって導通と非導通が制御され、前記第４のサブデコーダの前記各スイッチに対応する第１極性のトランジスタからなるスイッチとが、それぞれ、等価的なＣＭＯＳスイッチを構成し、
前記第４のサブデコーダにおいて、前記第Ｐのビットとその相補信号の一方によって導通と非導通が制御される第２極性のトランジスタからなるスイッチと、前記第３のサブデコーダにおいて、前記第Ｐのビットとその相補信号の他方によって導通と非導通が制御され、前記第２極性のトランジスタからなるスイッチに対応し、第１極性のトランジスタからなるスイッチとが、等価的なＣＭＯＳスイッチを構成し、
前記第５のサブコーダにおいて、前記Ｑビットの少なくとも１つのビット信号の正信号又は相補信号によって導通と非導通が制御される第２極性のトランジスタからなるスイッチの少なくとも１つのスイッチと、前記第３のサブデコーダにおいて、前記Ｑビットの少なくとも１つのビット信号の正信号又は相補信号の他方によって導通と非導通が制御され、前記少なくとも１つのスイッチに対応する第１極性のトランジスタからなるスイッチとが、等価的なＣＭＯＳスイッチを構成し、
前記第６のサブコーダにおいて、前記第１のサブデコーダの前記第１の個数の出力端のうちの少なくとも１つの出力端に接続され、前記Ｋビットの少なくとも１つのビット信号の正信号又は相補信号の一方によって導通と非導通が制御される第２極性のトランジスタからなるスイッチの少なくとも１つと、前記第３のサブデコーダにおいて、前記第１のサブデコーダの前記第１の個数の出力端のうちの少なくとも１つの出力端に接続され、前記Ｋビットの少なくとも１つのビット信号の正信号又は相補信号の他方によって導通と非導通が制御される対応する第１極性のトランジスタからなるスイッチとが、等価的なＣＭＯＳスイッチを構成する、ことを特徴とする請求項１記載のレベル電圧選択回路。
【請求項６】
前記第１のサブデコーダの出力端と前記第６のサブデコーダ間を接続する配線は、極性の異なる領域間での配線を含む、ことを特徴とする請求項５記載のレベル電圧選択回路。
【請求項７】
請求項１乃至６のいずれか１項に記載の前記レベル電圧選択回路を含み、前記レベル電圧選択回路は、複数の参照電圧を前記レベル電圧群として入力し、前記Ｎビットのデジタル信号に基づき選択した電圧を出力回路に出力するデータドライバ。
【請求項８】
請求項７記載のデータドライバを備えた表示装置。
【請求項９】
請求項８記載の表示装置が、表示素子として液晶素子、又は有機ＥＬ素子を含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベル電圧選択回路とデータドライバ及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。また薄型表示デバイスとして有機発光ダイオード（ＯＬＥＤ）を用いたアクティブマトリクス駆動方式の表示装置も開発されている。
【０００３】
図１２を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置及び有機発光ダイオード表示装置）の典型的な構成について概説しておく。図１２（Ａ）は、薄型表示装置の要部構成を示すブロック図である。図１２（Ｂ）は液晶表示装置の表示パネルの単位画素の要部構成を示す図である。図１２（Ｃ）は、有機発光ダイオード表示装置の表示パネルの単位画素の要部構成を示す図である。図１２（Ｂ）と図１２（Ｃ）において、単位画素は模式的な等価回路で示されている。
【０００４】
図１２（Ａ）を参照すると、アクティブマトリクス駆動方式の薄型表示装置は、その典型的な構成として、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０を含む。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置される（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）。表示パネル９６０には、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給される。映像データはデータドライバ９８０に供給される。現在、映像データはデジタルデータが主流となっている。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は半導体基板を備えている。大画面表示装置等の表示パネル９６０としては、絶縁性基板上に薄膜トランジスタ（画素スイッチ等）を形成した半導体基板が広く使われている。
【０００５】
図１２（Ａ）の表示装置において、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオン（電気的に導通状態）となるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像が表示される。１画面分のデータの書き換えは、１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（ＴＦＴ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。なお、走査線で複数画素行が同時に選択される場合や、６０Ｈｚ以上のフレーム周波数で駆動される場合もある。
【０００６】
液晶表示装置においては、図１２（Ａ）、図１２（Ｂ）に示すように、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極９７４を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造を有する。単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライトを備えている。
【０００７】
走査線９６１からの走査信号により画素スイッチ９６４がオンとなるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により液晶を透過するバックライトの透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。なお、液晶表示装置の駆動では液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧に対して画素ごと通常１フレーム周期で電圧極性（正又は負）を切替える駆動（反転駆動）が行われる。このため、データ線９６２の駆動も、画素単位で電圧極性を変化させて駆動するドット反転駆動やフレーム単位で電圧極性を変化させて駆動するカラム反転駆動等が行われている。
【０００８】
有機発光ダイオード表示装置においては、図１２（Ａ）、図１２（Ｃ）に示すように、表示パネル９６０は、単位画素として、画素スイッチ９６４、及び、２つの薄膜電極層に挟まれた有機膜からなる有機発光ダイオード９８２、有機発光ダイオード９８２に供給する電流を制御する薄膜トランジスタ（ＴＦＴ）９８１をマトリックス状に配置した半導体基板を有する。ＴＦＴ９８１と有機発光ダイオード９８２は、異なる電源電圧が供給される電源端子９８４、９８５との間に直列形態で接続されており、ＴＦＴ９８１の制御端子電圧を保持する補助容量９８３を更に備える。なお、１画素に対応した表示素子９６３は、ＴＦＴ９８１、有機発光ダイオード９８２、電源端子９８４、９８５及び補助容量９８３を含む。
【０００９】
走査線９６１からの走査信号により画素スイッチ９６４がオン（電気的に導通）となるときに、データ線９６２からの階調電圧信号がＴＦＴ９８１の制御端子に印加され、該階調電圧信号に対応した電流が、ＴＦＴ９８１を介して有機発光ダイオード９８２に供給され、電流に応じた輝度で有機発光ダイオード９８２が発光することで表示が行われる。画素スイッチ９６４がオフ（電気的に非導通）とされた後も、ＴＦＴ９８１の制御端子に印加された該階調電圧信号を補助容量９８３で一定期間保持することで発光が保持される。図１２には、画素スイッチ９６４、ＴＦＴ９８１はＮｃｈ型トランジスタの例が示されているが、Ｐｃｈ型トランジスタで構成することも可能である。また有機ＥＬ素子は電源端子９８４側に接続される構成も可能である。また、有機発光ダイオード表示装置の駆動では、液晶表示装置のような反転駆動は必要ない。
【００１０】
有機発光ダイオード表示装置は、上記データ線９６２からの階調電圧信号に対応して表示を行う構成とは別に、データドライバから出力された階調電流信号を受けて表示を行う構成もあるが、本明細書では、データドライバから出力された階調電圧信号を受けて表示を行う構成に限定する。
【００１１】
図１２（Ａ）において、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、各データ線９６２を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調電圧信号に変換するデコーダと、その階調電圧信号をデータ線９６２に増幅出力する増幅回路を含むデジタルアナログ変換回路（ＤＡＣ）を備えている。
【００１２】
液晶表示装置や有機発光ダイオード表示装置の薄型表示装置を有するハイエンド用途のモバイル機器、ノートＰＣ、モニタ、ＴＶ等において、高画質化（多色化）が進んでおり、映像デジタルデータの多ビット化の需要も高まっている。多ビットＤＡＣの面積はデコーダ構成に依存する。
【００１３】
また、液晶表示装置では、液晶駆動電圧の低電源電圧化の要求がある。一方、ＯＬＥＤ（Ｏｒｇａｎｉｃ  ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ  ｄｉｏｄｅ）表示装置では、液晶駆動のような極性反転は必要なく、電源電圧に対してダイナミックレンジが広い。これらを実現するためには、液晶表示装置及び有機発光ダイオード表示装置ともに、データドライバ９８０において、レベル電圧選択回路（デコーダ）のスイッチとして、Ｐｃｈトランジスタスイッチ（Ｐｃｈ−ＳＷ）とＮｃｈトランジスタスイッチ（Ｎｃｈ−ＳＷ）を抱き合わせた構成（Ｐｃｈ−ＳＷとＮｃｈ−ＳＷのドレイン・ソース間に流れる電流の向きが同一方向となるように、並列接続し、それぞれのゲートに相補の制御信号を入力し、共通にオン、オフが制御されるＣＭＯＳスイッチ）が必要である。
【００１４】
しかしながら、ＣＭＯＳスイッチ構成とすると、デコーダ面積が増加し、ドライバのコストが増大する。
【００１５】
なお、特許文献１には、多ビットデジタルデータをデコードし、多ビットデジタルデータに対応する電気信号（電圧）を出力するデコード回路において、出力候補の基準電圧が配列される縦方向のサイズを、横方向サイズを増大させることなく低減する構成として、複数の隣接して配置される出力候補に対して設けられる初段のサブデコード回路において、ユニットデコーダ（ＳＷＥ、ＳＷＯ）を出力候補の配列方向と直交する方向に並列に配置する構成が開示されている。特許文献１記載の発明は、デコーダの縦方向サイズを低減するものであるが、後述される本発明の課題、課題を解決するための手段等とは全く別の発明である。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００７−２７９３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
以下に、参考技術の課題を説明する。
【００１８】
図６を参照して、ドライバの出力レンジについて説明する。なお、図６は、参考技術の課題を説明するために本願発明者により作成された図面である。図６（Ａ）は、ＬＣＤドライバの出力レンジを表す。ＬＣＤドライバは、コモン電極電圧ＣＯＭに対して正極と負極の極性反転駆動を行う。正極電圧レンジと負極電圧レンジはそれぞれ、高電位側と低電位側に分かれるが、コモン電極電圧の調整幅Ｖｄｉｆ１を考慮すると、それぞれの電圧レンジは、（１／２）×（ＶＤＤ−ＶＳＳ）よりも広い範囲を出力できることが求められる（ＶＳＳは一般にグランド電位＝０Ｖ）。
【００１９】
図６（Ｂ）は、アクティブマトリクス駆動（電圧プログラム型）のＯＬＥＤドライバの出力レンジを表す。ＯＬＥＤドライバはＬＣＤのような極性反転駆動はない。図６（Ｂ）では、出力レンジが、（ＶＳＳ＋Ｖｄｉｆ２）〜ＶＤＤである例が示されている。電位差Ｖｄｉｆ２は、表示パネルに形成されたＯＬＥＤ素子の発光に必要な電極間電位差や、ＯＬＥＤ素子に供給する電流を制御する表示パネル上のトランジスタの閾値電圧による。
【００２０】
図６（Ａ）、（Ｂ）において、各ドライバには、電源電圧に対して広い出力レンジが必要とされる。そのため、各ドライバにおいて、データ信号（デジタル映像信号）に応じて、出力電圧に対応したレベルの電圧を選択するデコーダも、広い出力電圧レンジが必要となる。デコーダにおいて、高電位側（ＶＤＤ側）のレベル電圧（参照電圧）は、Ｐｃｈトランジスタ・スイッチ（Ｐｃｈ−ＳＷ）で選択することができるが、低電位側（ＶＳＳ側）のレベル電圧を選択するＰｃｈ−ＳＷは、基板バイアス効果により、閾値電圧（絶対値）が増加し、トランジスタのゲート・ソース間電圧Ｖｇｓ（絶対値）も小さくなるため、オン抵抗が高くなり（電流駆動能力が低下する）、低電位側（ＶＳＳ側）のレベル電圧を選択出力することができない場合がある。
【００２１】
このため、デコーダにおいて、低電位側（ＶＳＳ側）のレベル電圧を選択するＰｃｈ−ＳＷのトランジスタ・サイズ（ゲート幅Ｗ）を大きくするか、あるいは、低電位側（ＶＳＳ側）のレベル電圧を選択するＰｃｈ−ＳＷと、Ｎｃｈトランジスタ・スイッチ（Ｎｃｈ−ＳＷ）とを抱き合せにする必要がある。このため、デコーダの面積は大幅に増加することになる。
【００２２】
図７（Ａ）、図７（Ｂ）は、デコーダを構成する基準サイズのＰｃｈ−ＳＷ、Ｎｃｈ−ＳＷにおいて入力される参照電圧（レベル電圧）と出力される選択電圧を示す図である。図７（Ｃ）、（Ｄ）は、Ｐｃｈ−ＳＷ、Ｎｃｈ−ＳＷにおける１個平均の選択電圧とオン抵抗（特性７１、７２）の関係を示す図である。横軸は選択電圧（スイッチの出力電圧）、縦軸はトランジスタ・スイッチのオン抵抗値である。なお、図７は、参考技術の課題を説明するために本願発明者により作成された図面である。
【００２３】
図７（Ｃ）において、（ａ−１）のＶｐａ〜ＶＤＤは、Ｐｃｈ−ＳＷのみで十分な動作速度で選択可能な電圧範囲を表わしている。Ｐｃｈ−ＳＷのゲート電位はＬｏｗ電位（ＶＳＳ）であり、選択電圧が高電位のとき（したがって、入力される参照電圧がＶＤＤ〜Ｖｐａにあるとき）、ゲート・ソース間電圧Ｖｇｓの絶対値は大となり、オン抵抗値は小さい。なお、図７（Ｃ）において、縦軸のＲｏは選択電圧の出力遅延を考慮したＰｃｈ−ＳＷのオン抵抗の許容上限値を表わしている。
【００２４】
図７（Ｃ）において、オン抵抗特性７１に示すように、（ａ−２）のＶｐｂ〜Ｖｐａは、Ｐｃｈ−ＳＷで選択できるが、オン抵抗が高く、動作速度が不足する電圧範囲を表わしている。Ｎｃｈ−ＳＷとのＣＭＯＳ化するか、又は、Ｐｃｈ−ＳＷのゲート幅（Ｗ）を基準サイズより十分大きくしてオン抵抗を下げることが必要である。
【００２５】
図７（Ｃ）において、（ａ−３）のＶＳＳ〜Ｖｐｂは、Ｐｃｈ−ＳＷのみでは選択電圧を出力することが不可能な電圧範囲を表わしており、Ｎｃｈ−ＳＷとのＣＭＯＳ化が必要である。
【００２６】
次に、図７（Ｄ）において、オン抵抗特性７２に示すように、（ｂ−１）のＶＳＳ〜Ｖｎａは、Ｎｃｈ−ＳＷのみで十分な動作速度で選択可能な電圧範囲を表わしている。Ｎｃｈ−ＳＷのゲート電位はＨｉｇｈ電位（ＶＤＤ）であり、選択電圧が低電位のとき（入力される参照電圧がＶＳＳ〜Ｖｎａにあるとき）、ゲート・ソース間電圧Ｖｇｓの絶対値は大となり、オン抵抗値は小さい。なお、図７（Ｄ）において、縦軸のＲｏは選択電圧の出力遅延を考慮したＮｃｈ−ＳＷのオン抵抗の許容上限値を表わしている。
【００２７】
図７（Ｄ）において、（ｂ−２）のＶｎｂ〜ＶｎａはＮｃｈ−ＳＷで選択できるがオン抵抗が高く、動作速度が不足する電圧範囲を表わしている。Ｐｃｈ−ＳＷと抱き合わせるか、又はＮｃｈ−ＳＷのゲート幅（Ｗ）を基準サイズより十分大きくしてオン抵抗を下げることが必要である。
【００２８】
図７（Ｄ）において、（ｂ−３）のＶｎｂ〜ＶＤＤはＮｃｈ−ＳＷのみで選択不可能な電圧範囲を表わしており、Ｐｃｈ−ＳＷとの抱き合わせが必要である。
【００２９】
図８は、ＯＬＥＤに対応したデコーダ、又は、ＬＣＤの正極出力レンジに対応した正極デコーダの例を示す図である。図８は、参考技術の課題を説明するために本願発明者により作成された図面である。
【００３０】
図８を参照すると、デコーダの出力レンジとして、３２のレベル（Ｖ１〜Ｖ３２）があるものとする。Ｖ１が低電位側、Ｖ３２が高電位側とする。上半分のＶ１７〜Ｖ３２は、Ｖ１７〜Ｖ３２を入力して選択する回路をＰｃｈ−ＳＷ単独で構成可能な領域である（Ｐｃｈ−ＳＷのオン抵抗が小、ゲート・ソース間電圧Ｖｇｓの絶対値が大）。
【００３１】
Ｖ９〜Ｖ１６は、Ｖ９〜Ｖ１６を入力して選択する回路をＰｃｈ−ＳＷ単独で構成可能であるが（Ｐｃｈ−ＳＷのオン抵抗がやや小、ゲート・ソース間電圧Ｖｇｓの絶対値がやや大）、Ｐｃｈ−ＳＷのゲート幅（Ｗ）の増大が必要とされる領域である。
【００３２】
Ｖ１〜Ｖ８は、Ｖ１〜Ｖ８を入力して選択する回路をＰｃｈ−ＳＷ単独で構成不可能であり、Ｎｃｈ−ＳＷとの抱き合わせが必要な領域である。
【００３３】
図９は、データドライバ（のＬＳＩの１チップ）９８０の典型な構成例を模式的に示す図である。図９は、ＯＬＥＤの回路ブロック、又は、ＬＣＤの正極／負極の一方の回路ブロックを示している。図９は、参考技術の課題を説明するために本願発明者により作成された図面である。
【００３４】
図９を参照すると、複数のレベル電圧を出力するレベル電圧発生回路７０４（参照電圧発生回路）と、出力数ｑに対応したデコーダ７０５−１〜７０５−ｑと、増幅回路（出力回路）７０６−１〜７０６−ｑを含む。データドライバの出力Ｓ１〜Ｓｑは、チップの長辺の端部より取出される。多出力になるほどチップの長辺が長くなる。
【００３５】
レベル電圧発生回路７０４から出力される複数のレベル電圧（参照電圧）は、デコーダ７０５−１〜７０５−ｑに共通に入力され、複数のレベル電圧配線は、ＬＳＩチップ（データドライバ）９８０の長辺方向に沿って配線される。各出力Ｓ１〜Ｓｑに対応して設けられるデコーダ７０５−１〜７０５−ｑには、デジタルデータ信号がそれぞれ供給される。デジタルデータ信号を構成する各ビット線は、チップ９８０の短辺方向に平行に配線される。デコーダ７０５−１〜７０５−ｑの各々は、Ｐｃｈ−ＳＷ単独で構成されるＰｃｈ素子領域７０５Ｐと、Ｎｃｈ−ＳＷ単独で構成されるＮｃｈ素子領域７０５Ｎとが、短辺方向に対して、図の上下（順序は任意）に配置される。シリコンＬＳＩでは、Ｐｃｈ素子とＮｃｈ素子は、それぞれ互いに異なるＮウェルとＰウェル内に形成され、同一ウェル内での素子間の分離距離が小さいが、異なるウェル間での素子間の分離距離は大きいためである。
【００３６】
したがって、Ｐｃｈの素子領域７０５ＰとＮｃｈ−ＳＷの素子領域７０５Ｎを、短辺方向に対して上下に配置した方が、Ｐｃｈの素子領域７０５ＰとＮｃｈ−ＳＷの素子領域７０５Ｎを長辺方向に交互に配置するよりも、デコーダ７０５−１〜７０５−ｑの出力間の素子間隔が小さいため、出力Ｓ１、Ｓ２、・・・Ｓ１のピッチ（出力間隔）を小さくすることができ、結果的に、ＬＳＩチップ９８０の面積を小さくすることができる。
【００３７】
なお、デコーダ７０５−１〜７０５−ｑの各デコーダは、レベル電圧発生回路７０４から出力される複数のレベル電圧（参照電圧）を、図９においてデコーダ左端側から入力し、Ｐｃｈの素子領域７０５ＰとＮｃｈ−ＳＷの素子領域７０５Ｎのスイッチで選択して、例えばデコーダ右端側の出力端子から選択されたレベル電圧を出力するが（後述される図１０、図１１等参照）、デコーダ右端側から出力された電圧は、配線により、デコーダ下に位置する増幅回路に入力されるレイアウト構成とされている。なお、図９において、レベル電圧発生回路７０４の右側にデコーダ及び増幅回路を備え、複数のレベル電圧をデコーダ右端側から入力する構成としてもよいことは勿論である。
【００３８】
図１０は、参考技術（後述する本発明の比較例）の１出力のデコーダの構成を示す図である。図１０は、参考技術の課題を説明するために本願発明者により作成された図面である。図１０のデコーダは、図８におけるＶＳＳ側のレベル電圧Ｖ１〜Ｖ８を選択する各スイッチをＣＭＯＳスイッチで構成した比較例（参考例）の構成例を示す図である。図１０において、Ｐｃｈ−ＳＷで示す範囲のトランジスタ・スイッチ（○内に×で表記）は、図９のＰｃｈ素子領域７０５Ｐに形成され、Ｎｃｈ−ＳＷで示す範囲のトランジスタ・スイッチ（○内に×で表記）は、図９のＮｃｈ素子領域７０５Ｎに形成される。
【００３９】
図１０において、Ｐｃｈ−ＳＷで示す範囲のスイッチ群は、レベル電圧群Ｖ１〜Ｖ３２を、トーナメント方式によって出力ＯＵＴに１つを選択出力するデコーダを構成し、３２＋１６＋８＋４＋２＝６２個のＰｃｈ−ＳＷを備えている。すなわち、最下位ビット（Ｄ０、Ｄ０Ｂ）によってオン（導通）とされる１６個のＰｃｈ−ＳＷによって３２個の中から１６個を選択し、（Ｄ１、Ｄ１Ｂ）によってオン（導通）とされる８個のＰｃｈ−ＳＷによって１６個の中から８個を選択し、（Ｄ２、Ｄ２Ｂ）によってオン（導通）とされる４個のＰｃｈ−ＳＷによって８個の中から４個を選択し、（Ｄ３、Ｄ３Ｂ）によってオン（導通）とされる２個のＰｃｈ−ＳＷによって４個の中から２個を選択し、（Ｄ４、Ｄ４Ｂ）によってオン（導通）とされる１個のＰｃｈ−ＳＷによって２個の中から１個を選択する。
【００４０】
レベル電圧群Ｖ１〜Ｖ８を選択するＰｃｈ―ＳＷ１〜１６は、Ｎｃｈ―ＳＷ１〜１６の各々とＣＭＯＳスイッチを構成している。なお、図１０において、１つのＣＭＯＳスイッチを構成するＰｃｈ−ＳＷ、Ｎｃｈ−ＳＷには、同一の番号が付されている。
【００４１】
図１０を参照すると、レベル電圧群Ｖ１、Ｖ３、Ｖ５、Ｖ７に一方の拡散層（ソース）がそれぞれ接続され、データ信号（最下位ビット）Ｄ０にゲートが共通接続された４個のＰｃｈ−ＳＷ１、３、５、７と、Ｖ１、Ｖ３、Ｖ５、Ｖ７に一方の拡散層（ドレイン）が接続され、Ｄ０Ｂ（Ｄ０の相補信号）にゲートが共通接続された４個のＮｃｈ−ＳＷ１、３、５、７を備えている。
【００４２】
Ｖ２、Ｖ４、Ｖ６、Ｖ８に一方の拡散層（ソース）がそれぞれ接続され、ＤＢ０にゲートが共通接続された４個のＰｃｈ−ＳＷ２、４、６、８と、Ｖ２、Ｖ４、Ｖ６、Ｖ８に一方の拡散層（ドレイン）がそれぞれ接続され、Ｄ０にゲートが共通接続された４個のＮｃｈ−ＳＷ２、４、５、６、８と、を備えている。
【００４３】
Ｎｃｈ−ＳＷ１、２の他方の拡散層（ソース）同士が接続され、Ｐｃｈ−ＳＷ１、２の他方の拡散層（ドレイン）にＰｃｈ／Ｎｃｈ領域間の配線を介して接続されている。Ｎｃｈ−ＳＷ１、２の他方の拡散層（ソース）は、Ｄ１Ｂにゲートが接続されたＮｃｈ−ＳＷ９の一方の拡散層（ドレイン）に接続されている。
【００４４】
Ｎｃｈ−ＳＷ３、４の他方の拡散層（ソース）同士が接続され、Ｐｃｈ−ＳＷ３、４の他方の拡散層（ドレイン）にＰｃｈ／Ｎｃｈ領域間の配線を介して接続されている。Ｎｃｈ−ＳＷ３、４の他方の拡散層（ソース）はデータ信号Ｄ１にゲートが接続されたＮｃｈ−ＳＷ１０の一方の拡散層（ドレイン）に接続されている。
【００４５】
Ｎｃｈ−ＳＷ５、６の他方の拡散層（ソース）同士が接続され、Ｐｃｈ−ＳＷ５、６の他方の拡散層（ドレイン）にＰｃｈ／Ｎｃｈ領域間の配線を介して接続されている。Ｎｃｈ−ＳＷ５、６の他方の拡散層（ソース）はＤ１Ｂにゲートが接続されたＮｃｈ−ＳＷ１１の一方の拡散層（ドレイン）に接続されている。
【００４６】
Ｎｃｈ−ＳＷ７、８の他方の拡散層（ソース）同士が接続され、Ｐｃｈ−ＳＷ７、８の他方の拡散層（ドレイン）に接続されている。Ｎｃｈ−ＳＷ７、８の他方の拡散層（ソース）は、Ｄ１にゲートが接続されたＮｃｈ−ＳＷ１２の一方の拡散層（ドレイン）に接続されている。
【００４７】
Ｐｃｈ−ＳＷ１、２の他方の拡散層（ドレイン）は、Ｄ１にゲートが接続されたＰｃｈ−ＳＷ９の一方の拡散層（ソース）に接続されている。
【００４８】
Ｐｃｈ−ＳＷ３、４の他方の拡散層（ドレイン）は、Ｄ１Ｂにゲートが接続されたＰｃｈ−ＳＷ１０の一方の拡散層（ソース）に接続されている。
【００４９】
Ｐｃｈ−ＳＷ５、６の他方の拡散層（ドレイン）は、Ｄ１にゲートが接続されたＰｃｈ−ＳＷ１１の一方の拡散層（ソース）に接続されている。
【００５０】
Ｐｃｈ−ＳＷ７、８の他方の拡散層（ドレイン）はＤ１Ｂにゲートが接続されたＰｃｈ−ＳＷ１２の一方の拡散層（ソース）に接続されている。
【００５１】
Ｎｃｈ−ＳＷ９、１０の他方の拡散層（ソース）同士が接続され、Ｐｃｈ−ＳＷ９、１０の他方の拡散層（ドレイン）にＰｃｈ／Ｎｃｈ素子領域間の配線を介して接続されている。Ｎｃｈ−ＳＷ９、１０の他方の拡散層（ソース）は、データ信号Ｄ２Ｂにゲートが接続されたＮｃｈ−ＳＷ１３の一方の拡散層（ドレイン）に接続されている。
【００５２】
Ｎｃｈ−ＳＷ１１、１２の他方の拡散層（ソース）は、Ｐｃｈ−ＳＷ１１、１２の他方の拡散層（ドレイン）にＰｃｈ／Ｎｃｈ素子領域間の配線を介して接続されている。Ｎｃｈ−ＳＷ１１、１２の他方の拡散層（ソース）は、データ信号Ｄ２にゲートが接続されたＮｃｈ−ＳＷ１４の一方の拡散層（ドレイン）に接続されている。
【００５３】
Ｐｃｈ−ＳＷ９、１０の他方の拡散層（ドレイン）は、データ信号Ｄ２にゲートが接続されたＰｃｈ−ＳＷ１３の一方の拡散層（ソース）に接続されている。
【００５４】
Ｐｃｈ−ＳＷ１１、１２の他方の拡散層（ドレイン）はＤ２Ｂにゲートが接続されたＰｃｈ−ＳＷ１４の一方の拡散層（ソース）に接続されている。
【００５５】
Ｎｃｈ−ＳＷ１３、１４の他方の拡散層（ソース）は、Ｐｃｈ／Ｎｃｈ素子領域間の配線を介してＰｃｈ−ＳＷ１３、１４の他方の拡散層（ドレイン）に接続されている。
【００５６】
Ｎｃｈ−ＳＷ１３、１４の他方の拡散層（ソース）は、データ信号Ｄ３Ｂにゲートが接続されたＮｃｈ−ＳＷ１５の一方の拡散層（ドレイン）に接続されている。
【００５７】
Ｐｃｈ−ＳＷ１３、１４の他方の拡散層（ドレイン）は、データ信号Ｄ３にゲートが接続されたＰｃｈ−ＳＷ１５の一方の拡散層（ドレイン）に接続されている。
【００５８】
Ｎｃｈ−ＳＷ１５の他方の拡散層（ソース）はＰｃｈ／Ｎｃｈ素子領域間の配線を介してＰｃｈ−ＳＷ１５の他方の拡散層（ドレイン）に接続され、Ｎｃｈ素子領域内でデータ信号Ｄ４Ｂにゲートが接続されたＮｃｈ−ＳＷ１６の一方の拡散層（ドレイン）に接続されている。
【００５９】
Ｐｃｈ−ＳＷ１５の他方の拡散層（ドレイン）は、Ｐｃｈ素子領域内で、データ信号Ｄ４にゲートが接続されたＰｃｈ−ＳＷ１６の一方の拡散層（ソース）に接続されている。  Ｎｃｈ−ＳＷ１６の他方の拡散層（ソース）と、Ｐｃｈ−ＳＷ１６の他方の拡散層（ドレイン）は、出力ＯＵＴに接続されている。Ｐｃｈ−ＳＷ１〜１６と対応するＮｃｈ−ＳＷ１〜１６はそれぞれ等価的なＣＭＯＳスイッチを構成している。
【００６０】
図１０の参考技術（比較例）について検討すると、データ信号Ｄ０（Ｄ０Ｂ）〜Ｄ４（Ｄ４Ｂ）に基づき、レベル電圧Ｖ１〜Ｂ８を選択するスイッチがＣＭＯＳ構成したことから、これらスイッチのオン抵抗は低くなるが、Ｐｃｈ／Ｎｃｈ素子領域間の配線が増え、配線面積が増大する。例えば図１０に示す例の場合、データ信号Ｄ０（Ｄ０Ｂ）〜Ｄ４（Ｄ４Ｂ）の配線領域とは別に、ＣＭＯＳ接続を実現するためのＰｃｈ／Ｎｃｈ素子領域間の配線として、データ信号のＤ０とＤ１Ｂ間に４本の配線、Ｄ１とＤ２Ｂ間に２本の配線、Ｄ２とＤ３Ｂ間に１本の配線、Ｄ３とＤ４Ｂ間に１本の配信を確保する必要がある。このため、ビット線間のピッチが大きくなり、デコーダの面積が増大する。また図９のデコーダの横サイズが増大し、出力Ｓ１〜Ｓｑ間のピッチが増大する。
【００６１】
また、図８を参照して説明したように、ＣＭＯＳ化されていないＰｃｈ−ＳＷ単独で選択する参照電圧Ｖ９〜Ｖ１６については、オン抵抗を低減するために、Ｐｃｈ−ＳＷのゲートサイズ（ゲート幅Ｗ）の増大が必要である。
【００６２】
図１１は、図１０の参考技術とは別の参考技術（比較例）の構成を示す図である。図１１も、図１０と同様、参考技術の課題を説明するために本願発明者により作成された図面である。図１１に示すように、レベル電圧Ｖ１〜Ｖ８の各配線を、Ｐｃｈ／Ｎｃｈ素子領域のそれぞれに設け、Ｖ１〜Ｖ８をＰｃｈ−ＳＷ、Ｎｃｈ−ＳＷでそれぞれ選択する。なお、図１１において、Ｐｃｈ−ＳＷ１〜１６とＮｃｈ−ＳＷ１〜１６は、図１０と同様、同一番号のＰｃｈ−ＳＷとＮｃｈ−ＳＷがＣＭＯＳスイッチを構成している。
【００６３】
図１１に示した参考技術によれば、図１０のような、Ｐｃｈ／Ｎｃｈ素子領域間の配線はなくなる。図１１の構成では、レベル電圧配線（Ｖ１〜Ｖ８）が、Ｎｃｈ−ＳＷ領域用に増えるが、これらレベル電圧配線（Ｖ１〜Ｖ８）を、Ｎｃｈ素子領域上に配線することで、面積は増加しない。
【００６４】
しかしながら、図１１に示した参考技術においては、レベル電圧Ｖ９〜Ｖ１６を選択するＰｃｈ−ＳＷのオン抵抗が高く、これらＰｃｈ−ＳＷのゲート幅（Ｗ）の増大が必要とされる。
【００６５】
したがって、本発明の目的は、複数のレベル電圧からデジタルデータに応じて選択するにあたり、追加素子数の増大を抑制するとともに、Ｐｃｈ／Ｎｃｈ間の配線接続の増大を抑制し、面積の増大を抑制可能とするデコーダ、該デコーダを備えたデータドライバと表示装置を提供することにある。
【課題を解決するための手段】
【００６６】
前記課題の少なくとも１つの解決を図るために、本発明は概略以下のように構成される。
【００６７】
本発明の１つの側面によれば、Ｎを２以上の整数としＮビットのデジタル信号に基づき複数のレベル電圧の中から１つのレベル電圧を選択出力するレベル電圧選択回路において、前記複数のレベル電圧は、第１のレベル電圧群、第２のレベル電圧群、及び、第３のレベル電圧群を含み、前記第１のレベル電圧群と前記第２のレベル電圧群とはそれぞれの電圧範囲が互いに重ならず、前記第３のレベル電圧群と前記第２のレベル電圧群とは、１つ又は複数のレベル電圧を共通に含む。本発明においては、前記第１のレベル電圧群を受け、前記Ｎビットのデジタル信号のうち予め定められた下位側Ｌビットの信号に基づき、導通と非導通が制御され、前記第１のレベル電圧群から、第１の個数のレベル電圧を選択し前記第１の個数の出力端から出力する複数のスイッチを備えた第１のサブデコーダと、
前記第２のレベル電圧群を受け、前記Ｎビットのデジタル信号のうちの前記Ｌビットの信号に基づき、導通と非導通が制御され、前記第２のレベル電圧群から、第２の個数のレベル電圧を選択し、前記第２の個数の出力端から出力する複数のスイッチを備えた第２のサブデコーダと、
前記第１及び第２のサブデコーダから出力される前記第１の個数と前記第２の個数の和の個数のレベル電圧を受け、前記Ｎビットのデジタル信号のうち予め定められた上位側Ｍビットの信号に基づき、導通と非導通が制御され、前記第１及び第２のサブデコーダから出力される前記第１の個数と前記第２の個数の和の個数のレベル電圧から、１個のレベル電圧を選択し出力端子に出力する複数のスイッチを備えた第３のサブデコーダと、
前記第３のレベル電圧群を受け、前記Ｎビットのデジタル信号のうち予め定められた下位側Ｐビットの信号に基づき、導通と非導通が制御され、前記第３のレベル電圧群から、第３の個数のレベル電圧を選択し前記第３の個数の出力端から出力する複数のスイッチを備えた第４のサブデコーダと、
前記第４のサブデコーダの前記第３の個数の出力端から出力されるレベル電圧を受け、前記Ｎビットのデジタル信号のうち予め定められた上位側Ｑビットの信号に基づき、前記第４のサブデコーダの前記第３の個数の出力端から出力される電圧の中から１つを選択し前記出力端子に出力する、少なくとも１つのスイッチを備えた第５のサブデコーダと、
前記第１のサブデコーダの前記第１の個数の出力端のうちの少なくとも１つの出力端と、前記第４のサブデコーダの前記第３の個数の出力端のうちの少なくとも１つの出力端との間の接続を、前記Ｎビットのデジタル信号のうちの予め定められたＫビットの信号に基づき導通又は非導通に制御し、導通時、前記第１のサブデコーダの前記少なくとも１つの出力端に出力されたレベル電圧を、前記第４のサブデコーダの前記少なくとも１つの出力端から出力する、少なくとも１つのスイッチを備えた第６のサブデコーダと、
を備えている。本発明においては、前記第１乃至第３のサブデコーダの前記各スイッチは、第１極性のトランジスタからなり、前記第４乃至第６のサブデコーダの前記各スイッチは、第２極性のトランジスタからなる。本発明においては、前記Ｎ、Ｌ、Ｍ、Ｐ、Ｑ、Ｋはそれぞれ正整数であり、
ＰはＬよりも大である、
ＭはＱよりも大であり、且つ、Ｑは１以上である、
ＰとＱの和はＮに等しく、且つ、ＬとＭの和はＮに等しい、及び、
Ｋは１以上である、
なる関係を満たす。本発明によれば、該レベル電圧選択回路を備えたデータドライバ、該データドライバを備えた表示装置が提供される。
【発明の効果】
【００６８】
本発明によれば、追加される素子数の増大を抑制し、Ｐｃｈ／Ｎｃｈ間の配線接続の増大を抑制し、面積の増大を抑制可能とするデコーダ、データドライバと表示装置を提供することができる。本発明によれば、Ｐｃｈ−ＳＷとＮｃｈ−ＳＷを抱き合わせＣＭＯＳ化したスイッチ群の境界付近のスイッチのゲート幅の増大を抑制することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態の構成を示す図である。
【図２】本発明の第１の実施例の構成を示す図である。
【図３】本発明の第２の実施例の構成を示す図である。
【図４】本発明の第４の実施例の構成を示す図である。
【図５】本発明の第５の実施例の構成を示す図である。
【図６】ＬＣＤドライバの出力レンジの一例とＯＬＥＤディスプレイドライバの出力レンジの一例を模式的に示す図である。
【図７】Ｐｃｈ−ＳＷとＮｃｈ−ＳＷの選択電圧とオン抵抗の関係を説明する図である。
【図８】階調電圧とＰｃｈ−ＳＷ、Ｎｃｈ−ＳＷの出力レンジの関係を示す図である。
【図９】データドライバ（ＬＳＩチップ）のレイアウトを模式的に示す図である。
【図１０】参考技術（比較例）のデコーダ（レベル電圧選択回路）の構成の一例を示す図である。
【図１１】別の参考技術（比較例）のデコーダ（レベル電圧選択回路）の構成の一例を示す図である。
【図１２】典型的な表示装置と表示素子（液晶素子、有機ＥＬ素子）の構成の一例を示す図である。
【発明を実施するための形態】
【００７０】
本発明の実施形態について以下に説明する。図１は、本発明の一実施形態の構成を示す図である。図１を参照すると、Ｎビットのデジタル信号に基づき複数のレベル電圧の中から１つのレベル電圧を選択出力するデコーダ回路（レベル電圧選択回路）は、第１のレベル電圧群１７０Ａを入力し、Ｎビットデータ信号（Ｎは２以上の所定の正整数）のうちの下位Ｌビットのデータ信号（と相補信号）によって、複数（ａ個）のレベル電圧を選択し、出力端（ａ個）から出力する第１のサブデコーダ１１０と、
第２のレベル電圧群１７０Ｂを入力し、下位Ｌビットのデータ信号（と相補信号）によって複数（ｂ個）のレベル電圧を選択し出力端（ｂ個）から出力する第２のサブデコーダ１２０と、
Ｎビットデータ信号のうちの上位Ｍビットのデータ信号（と相補信号）によって、第１、第２のサブデコーダ１１０、１２０で選択された複数のレベル電圧（ａ＋ｂ個）から１つを選択する第３のサブデコーダ１３０と、
第３のレベル電圧群１７０Ｃを入力し、Ｎビットデータ信号のうちの下位Ｐビットのデータ信号（とその相補信号）によって複数（ｃ個）のレベル電圧を選択し出力端（ｃ個）から出力する第４のサブデコーダ１４０と、
Ｎビットデータ信号のうちの上位Ｑビットのデータ信号（及び／又は相補信号）によって、第４のサブデコーダ１４０のｃ個の出力端から選択出力されるレベル電圧から１つを選択する第５のサブデコーダ１５０と、
第１のサブデコーダ１１０のａ個の出力端のうちの少なくとも１つの出力端と、第４のサブデコーダ１４０のｃ個の出力端のうちの少なくとも１つの出力端との間の接続を、Ｎビットのデジタル信号のうちのＫビット（及び／又は相補信号）に基づき、導通、非導通を制御し、導通時には、第１のサブデコーダ１１０のａ個の出力端のうちの少なくとも１つの出力端から出力される電圧を第４のサブデコーダ１４０のｃ個の出力端のうちの少なくとも１つの出力端に出力する第６のサブデコーダ１６０と、を備え、第３のサブデコーダ１３０の出力と第５のサブデコーダ１５０の出力は、出力端子ＯＵＴに接続されている。第１のサブデコーダ１１０の出力１１１にはａ個の電圧が出力される。第２のサブデコーダ１２０の出力１２１にはｂ個の電圧が出力される。第３のサブデコーダ１３０の出力１３１にはｃ個の電圧が出力される。
【００７１】
第１、第２、第３のサブデコーダ１１０、１２０、１３０を構成する各スイッチは、第１極性のトランジスタから構成され、第４、第５、第６のサブデコーダ１４０、１５０、１６０を構成する各スイッチは、第２極性のトランジスタから構成される。
【００７２】
なお、出力端子ＯＵＴとグランド間の容量Ｃは、出力負荷容量を表している。例えば、図１のデコーダ回路が図９のデータドライバのデコーダ７０５−１〜７０５−ｑに適用される場合、図１の出力負荷容量Ｃは、図９のデコーダ７０５−１〜７０５−ｑの各出力端子（図１の出力端子ＯＵＴ）から接続される増幅回路７０６−１〜７０６−ｑの入力までの配線容量や、増幅回路７０６−１〜７０６−ｑの入力容量等に対応する。このため図１のデコーダ回路は、負荷容量Ｃを所定期間内に充放電する駆動能力が必要とされる。
【００７３】
図１において、Ｋ、Ｌ、Ｍ、Ｎ、Ｐ、Ｑは以下の関係を満たす。
Ｐ＞Ｌ、Ｍ＞Ｑ≧１
Ｐ＋Ｑ＝Ｌ＋Ｍ＝Ｎ
Ｋ≧１
【００７４】
Ｎビットデータ信号におけるＫビットは、以下の実施例に示すように、Ｐビットの上位ビットの一部（例えば上位１ビット又は２ビット）とビット位置が重なり、Ｍビットの下位ビット（例えば下位１ビット又は２ビット）とビット位置が重なる構成としてもよい。
【００７５】
第３のレベル電圧群１７０Ｃは、第２のレベル電圧群１７０Ｂと重複するレベル電圧を含み（１つ又は複数のレベル電圧を共通に有する）。すなわち、第３のレベル電圧群１７０Ｃは、第２のレベル電圧群１７０Ｂの一部又は全てを含むようにしてもよい。
【００７６】
第６のサブデコーダ１６０において、第１のサブデコーダ１１０のａ個の出力端のうちの少なくとも１つの出力端と、第４のサブデコーダ１４０のｃ個の出力端のうちの少なくとも１つの出力端との間の接続が導通状態のときは、第５のサブデコーダ１５０は、第６のサブデコーダ１６０で選択されたレベル電圧を、第４のサブデコーダ１４０のｃ個の出力端のうちの少なくとも１つの出力端から入力する。すなわち、第６のサブデコーダ１６０において、第１のサブデコーダ１１０のａ個の出力端のうちの少なくとも１つの出力端に第１端子が接続され、Ｋビットのうち対応するビット線でオン・オフが制御される第１のスイッチ（第２極性のトランジスタからなる）と、第３のサブデコーダ１３０において、第１のサブデコーダ１１０のａ個の出力端のうちの少なくとも１つの出力端に、第６のサブデコーダ１６０の前記第１のスイッチと共通に第１端子が接続され、Ｍビットのうち該第１のスイッチのオン・オフを制御するビット信号と相補のビット信号でオン・オフが制御される第２のスイッチ（第１極性のトランジスタからなる）とが、等価的なＣＭＯＳスイッチを構成する。このとき、第６のサブデコーダ１６０の第１のスイッチと、第３のサブデコーダ１３０の第２のスイッチは、ともにオンのとき、それぞれの第２端子は、第５のサブデコーダ１５０及び第３のサブデコーダ１３０の該第２のスイッチの後段回路を介して、出力端子ＯＵＴに接続される。
【００７７】
第６のサブデコーダ１６０において、第１のサブデコーダ１１０のａ個の出力端のうちの少なくとも１つの出力端と、第４のサブデコーダ１４０のｃ個の出力端のうちの少なくとも１つの出力端との間の接続が非導通状態のときは、第５のサブデコーダ１５０は、第４のサブデコーダ１４０で選択されたｃ個のレベル電圧を入力して選択し、出力端子ＯＵＴに出力する。
【００７８】
なお、本実施形態において、第３のレベル電圧群１７０Ｃを受ける第４のサブデコーダ１４０において、少なくとも１つの第２極性のトランジスタ・スイッチと、第２又は第３のサブデコーダ１２０又は１３０において、第１極性のトランジスタ・スイッチのうち、第４のサブデコーダ１４０の前記少なくとも１つの第２極性のトランジスタ・スイッチに対応して設けられ、前記少なくとも１つの第２極性のトランジスタ・スイッチの導通と非導通を制御するビット信号と相補のビット信号により、前記少なくとも１つの第２極性のトランジスタ・スイッチと共通に導通と非導通が制御される第１極性のトランジスタ・スイッチとが、等価的なＣＭＯＳスイッチを構成するようにしてもよい。また、第５のサブコーダ１５０において、Ｑビットの少なくとも１つのビット信号の正信号又は相補信号の一方によって導通と非導通が制御される第２極性のトランジスタ・スイッチの少なくとも１つのスイッチと、第３のサブデコーダ１３０において、Ｍビットのうち前記Ｑビットの少なくとも１つのビット信号の正信号又は相補信号の他方に対応するビット信号で導通と非導通が制御される、前記少なくとも１つのスイッチに対応する、第１極性のトランジスタからなるスイッチとが、等価的なＣＭＯＳスイッチを構成するようにしてもよい。以下、実施例を説明する。
【００７９】
＜実施例１＞
図２は、図１に示した実施形態の具体的な構成の一例を示す図である。図１において、
Ｎ＝５、
Ｋ＝１：Ｄ３、
Ｌ＝３：Ｄ０〜Ｄ２、Ｄ０Ｂ〜Ｄ２Ｂ、
Ｍ＝２：Ｄ３〜Ｄ４、Ｄ３Ｂ〜Ｄ４Ｂ、
Ｐ＝４：Ｄ０〜Ｄ２、Ｄ０Ｂ〜Ｄ３Ｂ、
Ｑ＝１；Ｄ４Ｂ、
第１レベル電圧群：Ｖ９〜Ｖ３２、
第２レベル電圧群：Ｖ１〜Ｖ８、
第３レベル電圧群：Ｖ１〜Ｖ８（第２レベル電圧群のＶ１〜Ｖ８と全て重複する）、
としている。
【００８０】
なお、図２のＶ１〜Ｖ３２は、図８のＶ１〜Ｖ３２（ＶＳＳ＜Ｖ１＜Ｖ２＜・・・＜Ｖ３２＜ＶＤＤ）に対応している。Ｖ１７〜Ｖ３２は、Ｐｃｈ−ＳＷ単独で構成可能な領域である（Ｐｃｈ−ＳＷのオン抵抗が小、ゲート・ソース間電圧Ｖｇｓの絶対値が大）。Ｖ９〜Ｖ１６はＰｃｈ−ＳＷ単独で構成可能であるが（Ｐｃｈ−ＳＷのオン抵抗がやや大、ゲート・ソース間電圧Ｖｇｓの絶対値がやや小）、Ｐｃｈ−ＳＷのゲート幅（Ｗ）の増大が必要とされる領域である。Ｖ１〜Ｖ８はＰｃｈ−ＳＷ単独で構成不可能であり、Ｎｃｈ−ＳＷとの抱き合わせ（ＣＭＯＳ化）が必要な領域である。
【００８１】
図２において、第１、第２、第３のサブデコーダ１１０、１２０、１３０は、ＰｃｈＭＯＳトランジスタ（パストランジスタ）からなるスイッチ（Ｐｃｈ−ＳＷ）から構成され、第４、第５、第６のサブデコーダ１４０、１５０、１６０はＮｃｈ型ＭＯＳトランジスタ（パストランジスタ）からなるＮｃｈ−ＳＷから構成される。
【００８２】
第１のサブデコーダ１１０は、第１のレベル電圧群Ｖ９〜Ｖ３２の計２４個のレベル電圧を入力し、５ビット・データ信号の下位３ビットとその相補信号（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）、（Ｄ２、Ｄ２Ｂ）により、３段のトーナメント方式で３個のレベル電圧（図１のａ＝３）を選択出力する４２個のＰｃｈ−ＳＷを備えている。すなわち、（Ｄ０、Ｄ０Ｂ）により１段目の２４個のＰｃｈ−ＳＷのうち１２個がオンし、２４個のレベル電圧の中から１２個が選択され、（Ｄ１、Ｄ１Ｂ）により２段目の１２個のＰｃｈ−ＳＷのうち６個がオンし、１２個のレベル電圧の中から６個が選択され、（Ｄ２、Ｄ２Ｂ）により３段目の６個のＰｃｈ−ＳＷのうち３個がオンし、６個のレベル電圧の中から３個、したがって、２４÷８＝３個のレベル電圧を選択出力する。選択された３つのレベル電圧は、３つの出力端をなすノードＮ２、Ｎ３、Ｎ４からそれぞれ出力される。この例では、ノードＮ２からは、８個のレベル電圧Ｖ９〜Ｖ１６のうちの１つ、ノードＮ３からは、８個のレベル電圧Ｖ１７〜Ｖ２４のうちの１つ、ノードＮ４からは、８個のレベル電圧はＶ２５〜Ｖ３２のうちの１つがそれぞれ選択出力される。
【００８３】
第２のサブデコーダ１２０は、第２のレベル電圧群Ｖ１〜Ｖ８の８個の参照電圧を入力し、５ビット・データ信号の下位３ビットとその相補信号（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）、（Ｄ２、Ｄ２Ｂ）により、トーナメント方式で、１つの電圧を出力端をなすノードＮ１（図１のｂ＝１）に出力する１４個のＰｃｈ−ＳＷを備えている。
【００８４】
第３のサブデコーダ１３０は、第１のサブデコーダ１１０の出力ノードＮ２、Ｎ３、Ｎ４と、第２のサブデコーダ１２０の出力ノードＮ１からそれぞれ選択出力される４つの選択電圧の中から（図１のａ＋ｂ＝４）、５ビット・データ信号の上位２ビットとその相補信号（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）により、トーナメント方式で１つを選択する、６個のＰｃｈ−ＳＷを備えている。第３のサブデコーダ１３０において、Ｄ３＝Ｈｉｇｈ、Ｄ４＝Ｈｉｇｈのとき、ノードＮ４、Ｎ７のパスが選択されて出力端子ＯＵＴに出力され、Ｄ３＝Ｈｉｇｈ、Ｄ４＝Ｌｏｗのとき、ノードＮ２、Ｎ６のパスが選択されて出力端子ＯＵＴに出力され、Ｄ３＝Ｌｏｗ、Ｄ４＝Ｈｉｇｈのとき、ノードＮ３、Ｎ７のパスが選択されて出力端子ＯＵＴに出力され、Ｄ３＝Ｌｏｗ、Ｄ４＝Ｌｏｗのとき、ノードＮ１、Ｎ６のパスが選択さて出力端子ＯＵＴに出力される。
【００８５】
第４のサブデコーダ１４０は、第３のレベル電圧群Ｖ１〜Ｖ８の８個の参照電圧を入力し、データ信号の下位３ビットとその相補信号（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）、（Ｄ２、Ｄ２Ｂ）、Ｄ３Ｂにより、トーナメント方式で１つの電圧をノードＮ５（図１のｃ＝１）に出力する１５個のＮｃｈ−ＳＷ１〜１５を備えている。
【００８６】
第５のサブデコーダ１５０は、５ビット・データ信号の最上位ビット信号Ｄ４の相補信号Ｄ４Ｂにゲートが接続され、第４のサブデコーダ１４０の出力端（ノードＮ５）と、出力端子ＯＵＴ間に接続されたＮｃｈ−ＳＷ１６を備えている。
【００８７】
第５のサブデコーダ１５０のＮｃｈ−ＳＷ１６は、第３のサブデコーダ１３０において、最上位ビット信号Ｄ４にゲートが接続され、ノードＮ６と出力端子ＯＵＴ間に接続されたＰｃｈ−ＳＷ１６と、同時にオン、オフが制御され、等価的にＣＭＯＳスイッチを構成する。
【００８８】
第６のサブデコーダ１６０は、ビット信号Ｄ３にゲートが接続され、第１のサブデコーダ１１０の第１の出力端（ノードＮ２）と、第２のサブデコーダ１２０の出力端（ノードＮ５）間の接続されたＮｃｈ−ＳＷ１７を備えている。
【００８９】
なお、第６のサブデコーダ１６０のＮｃｈ−ＳＷ１７と、第３のサブデコーダ１３０において、ビット信号Ｄ３の相補信号Ｄ３Ｂにゲートが接続され、第１のサブデコーダ１１０の第１の出力端（ノードＮ２）に一方の拡散層（ソース）が接続され、他方の拡散層（ドレイン）がノードＮ６に接続されたＰｃｈ−ＳＷ１７とが、等価的なＣＭＯＳスイッチを構成する。すなわち、Ｎｃｈ−ＳＷ１７とＰｃｈ−ＳＷ１７は、それぞれの第１端子（ドレインとソース）がノードＮ２に共通に接続され、それぞれの第２端子（ソースとドレイン）が、Ｎｃｈ−ＳＷ１６とＰｃｈ−ＳＷ１６とをそれぞれ介して出力端子ＯＵＴに接続され、ビット信号Ｄ３、Ｄ３Ｂにより、同時にオン、同時にオフとなるように制御されており、等価的なＣＭＯＳスイッチとして機能する。
【００９０】
第２のサブデコーダ１２０の１４個のＰｃｈ−ＳＷ１〜１４と、第４のサブデコーダ１４０の１４個のＮｃｈ−ＳＷ１〜１４は、図１１と同様に、同一の参照番号のＰｃｈ−ＳＷとＮｃｈ−ＳＷ同士がＣＭＯＳスイッチを構成している。すなわち、図２において、同一の参照番号のＰｃｈ−ＳＷとＮｃｈ−ＳＷ同士は等価的なＣＭＯＳスイッチとして機能する。
【００９１】
なお、本実施例において、第２のレベル電圧群Ｖ１〜Ｖ８と第３のレベル電圧群Ｖ１〜Ｖ８は同一である。図２のデコーダ回路が図９のデータドライバのデコーダ７０５−１〜７０５−ｑに適用される場合、レベル電圧群Ｖ１〜Ｖ８は、好ましい構成として、レベル電圧発生回路７０４からの出力直後に第２及び第３のレベル電圧群に分岐され、第２のレベル電圧群Ｖ１〜Ｖ８は第１のレベル電圧群Ｖ９〜Ｖ３２とともに、デコーダ７０５−１〜７０５−ｑのＰｃｈ素子領域７０５Ｐ側にデータドライバの長辺方向に沿って配線され、第３のレベル電圧群Ｖ１〜Ｖ８は、デコーダ７０５−１〜７０５−ｑのＮｃｈ素子領域７０５Ｎ側にデータドライバの長辺方向に沿って配線される。
【００９２】
本実施例によれば、図１１の参考例に対して、１個のスイッチＮｃｈ−ＳＷ１７と、ノードＮ２とＮｃｈ−ＳＷ１７間を接続する、Ｐｃｈ／Ｎｃｈ領域間の配線が追加されている。すなわち、わずかな数のトランジスタ・スイッチの追加と、Ｐｃｈ／Ｎｃｈ領域間の少ない配線で、データ信号上位側の２ビット（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）でオン・オフが制御され、レベル電圧群Ｖ９〜Ｖ１６を選択するスイッチを等価的なＣＭＯＳスイッチ構成とし、オン抵抗を低減可能としている。すなわち、第１のレベル電圧群Ｖ１〜Ｖ３２を選択するＰｃｈ−ＳＷのうち、完全にＣＭＯＳ化されたスイッチで選択が行われるレベル電圧群Ｖ１〜Ｖ８の隣に位置するレベル電圧群Ｖ９〜Ｖ１６を選択するパス上に、直列に接続されるスイッチのうち、データ信号上位側の２ビット（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）でオン・オフが制御されるＰｃｈ−ＳＷ１５、１７、１６は、対応するＮｃｈ−ＳＷ１５、１６、１７と合わせて等価的なＣＭＯＳ構成となるため、データ信号の下位３ビット（Ｄ０、Ｄ０Ｂ）〜（Ｄ２、Ｄ２Ｂ）でオン・オフが制御されるＰｃｈ−ＳＷのゲート幅（Ｗ）を増大させなくても、Ｖ９〜Ｖ１６を選択するパス上のスイッチのオン抵抗の増大を抑制することができ、面積の増大を抑制することができる。
【００９３】
なお、本実施例においては、サブデコーダの構成として、上記したトーナメント方式が好ましい。トーナメント方式の構成でない場合には、ＣＭＯＳ化するために追加すべきスイッチの数が増加する
【００９４】
本実施例によれば、Ｖ９〜Ｖ１６の選択するスイッチのうち、データ信号の上位ビットで選択されるスイッチをＣＭＯＳ化することでオン抵抗を低下させ、データ信号の下位ビットでオン・オフ制御されるトランジスタ・スイッチのゲート幅の増大を抑制することができる。
【００９５】
図２に示す例では、データ信号のビット数Ｎを４ビットとしたが、例えばＮ＝６ビット以上の場合、図２のＶ９〜Ｖ１６に相当する電圧レベル数は、Ｎ＝５の場合（８個の電圧レベル）の４倍以上となる。したがって、Ｎ＝６ビット以上の場合、Ｖ９〜Ｖ１６相当する電圧レベルを選択するトランジスタスイッチ数は４倍超となるので、これらのトランジスタスイッチをそのままゲート幅を増やす、あるいは全てＣＭＯＳ化しようとすると、デコーダの面積は著しく増加することになる。本実施例によれば、わずかな個数のトランジスタスイッチを追加するだけで、上位から少なくとも２ビット分のＰｃｈ−ＳＷをＣＭＯＳ化することができ、下位ビット側のＰｃｈ−ＳＷのゲート幅の増大を抑制し、デコーダの面積の増大を抑制することができる。多ビットのデータ信号となるほど、本実施例のデコーダの面積増大の抑制効果は大となり、本実施例未適用のデコーダに比べてデコーダ面積が削減される。
【００９６】
なお、図２に示した本実施例は、図８を参照して説明したＯＬＥＤの出力レンジに対応したデコーダ、又は、ＬＣＤの正極出力レンジに対応した正極デコーダの構成に適用される。
【００９７】
＜実施例２＞
図３は、本発明の第２の実施例の構成を示す図である。本実施例は、図１において、
Ｎ＝５
Ｌ＝２：Ｄ０〜Ｄ１、Ｄ０Ｂ〜Ｄ１Ｂ
Ｍ＝３：Ｄ２〜Ｄ４、Ｄ２Ｂ〜Ｄ４Ｂ
Ｐ＝４：Ｄ０〜Ｄ２、Ｄ０Ｂ〜Ｄ３Ｂ
Ｑ＝１：Ｄ４Ｂ
Ｋ＝２：Ｄ２〜Ｄ３、Ｄ２Ｂ
第１レベル電圧群：Ｖ９〜Ｖ３２
第２レベル電圧群：Ｖ１〜Ｖ８
第３レベル電圧群：Ｖ１〜Ｖ８（第２レベル電圧群のＶ１〜Ｖ８と全て重複する）
とした例である。
【００９８】
図３を参照すると、第１のサブデコーダ１１０は、３６個のＰｃｈ−ＳＷから構成され、第１のレベル電圧群Ｖ９〜Ｖ３２（２４個のレベル電圧）の中から、（Ｄ０、Ｄ０Ｂ）〜（Ｄ１、Ｄ１Ｂ）により、６個の電圧を選択し６個の出力端（ノードＮ３〜Ｎ８）から出力する。第２のサブデコーダ１２０は、１２個のＰｃｈ−ＳＷから構成され、第２のレベル電圧群Ｖ１〜Ｖ８の８個のレベル電圧を入力し、（Ｄ０、Ｄ０Ｂ）〜（Ｄ１、Ｄ１Ｂ）により２個の電圧を選択し２個の出力端（ノードＮ１、Ｎ２）から出力する。
【００９９】
第３のサブデコーダ１３０は、１４個のＰｃｈ−ＳＷから構成され、第１、第２のサブデコーダ１１０、１２０の８個の出力端（Ｎ１〜Ｎ８）からの電圧を入力し、データ信号の上位３ビット（Ｄ２、Ｄ２Ｂ）〜（Ｄ４、Ｄ４Ｂ）により１つの電圧を選択して出力端子（ＯＵＴ）に出力する。
【０１００】
第４のサブデコーダ１４０は１５個のＮｃｈ−ＳＷから構成され、第３のレベル電圧群Ｖ１〜Ｖ８の８個のレベル電圧を入力し、（Ｄ０、Ｄ０Ｂ）〜（Ｄ２、Ｄ２Ｂ）、Ｄ３Ｂにより１個の電圧を選択し出力端（ノードＮ１０）から出力する。
【０１０１】
第５のサブデコーダ１５０は、Ｄ４Ｂがゲートに接続され、第４のサブデコーダ１４０の出力端（ノードＮ１０）と出力端子ＯＵＴ間に接続されたＮｃｈ−ＳＷ１６を備えている。
【０１０２】
第６のサブデコーダ１６０は、ノードＮ９に一方の拡散層（ドレイン）が接続され、他方の拡散層（ソース）が第４のサブデコーダ１４０の出力端（ノードＮ１０）に接続され、Ｄ３にゲートがそれぞれ接続されたＮｃｈ−ＳＷ１７と、第１のサブデコーダ１１０の第１、第２の出力端（ノードＮ３、Ｎ４）とに、一方の拡散層（ドレイン）が接続され、Ｄ２Ｂ、Ｄ２にゲートが接続されたＮｃｈ−ＳＷ１８、１９を備え、Ｎｃｈ−ＳＷ１８、１９の他方の拡散層（ソース）はノードＮ９に共通に接続されている。
【０１０３】
図３の本実施例は、図２の構成に、Ｎｃｈ−ＳＷ１８、１９を追加し、Ｖ９〜Ｖ１６を選択するＰｃｈ−ＳＷのうち（Ｄ２、Ｄ２Ｂ）で選択されるスイッチをさらにＣＭＯＳ化したものである。したがってＶ９〜Ｖ１６を選択するＰｃｈ−ＳＷのうち、（Ｄ２、Ｄ２Ｂ）〜（Ｄ４、Ｄ４Ｂ）で選択されるスイッチをＣＭＯＳ化し、オン抵抗の低抵抗化を図っている。これにより、Ｖ９〜Ｖ１６を選択するＰｃｈ−ＳＷのうち（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）で選択するスイッチのゲート幅を増大させる必要はなくなり、面積増大を抑制することができる。すなわち、わずかなＰｃｈ−ＳＷ（Ｐｃｈ−ＳＷ１７、１８、１９）と、Ｐｃｈ／Ｎｃｈ間の少ない配線（ノードＮ３とＮｃｈ−ＳＷ１８間及びノードＮ４とＮｃｈ−ＳＷ１９間の配線）の追加でＶ９〜Ｖ１６を選択するスイッチのオン抵抗を低減させ、デコーダ面積の削減を可能としている。本実施例も、前記第１の実施例と同様、トーナメント構成に適用して好適とされる。また、本実施例のＯＬＥＤの出力レンジに対応したデコーダ、又は、ＬＣＤの正極出力レンジに対応した正極デコーダに適用可能である。
【０１０４】
＜実施例３＞
図４は、本発明の第３の実施例の構成を示す図である。本実施例は、レベル電圧Ｖ１〜Ｖ４がＰｃｈ−ＳＷで選択できない場合の構成例を図である。レベル電圧群Ｖ１〜Ｖ４は、Ｎｃｈ−ＳＷ単独で選択することになる。本実施例は、図１において、
Ｎ＝５
Ｌ＝３：Ｄ０〜Ｄ２、Ｄ０Ｂ〜Ｄ２Ｂ
Ｍ＝２：Ｄ３〜Ｄ４、Ｄ３Ｂ〜Ｄ４Ｂ
Ｐ＝４：Ｄ０〜Ｄ３、Ｄ０Ｂ〜Ｄ３Ｂ
Ｑ＝１：Ｄ４Ｂ
Ｋ＝２：Ｄ３
第１レベル電圧群：Ｖ９〜Ｖ３２
第２レベル電圧群：Ｖ５〜Ｖ８
第３レベル電圧群：Ｖ１〜Ｖ８（Ｖ５〜Ｖ８は第２レベル電圧群のＶ５〜Ｖ８と重複）
とした例である。
【０１０５】
図４を参照すると、第１のサブデコーダ１１０は、４２個のＰｃｈ−ＳＷから構成され、第１のレベル電圧群Ｖ９〜Ｖ３２（２４個のレベル電圧）の中から、（Ｄ０、Ｄ０Ｂ）〜（Ｄ２、Ｄ２Ｂ）により、３個の電圧を選択し３個の出力端（ノードＮ２、Ｎ３、Ｎ４）から出力する。
【０１０６】
第２のサブデコーダ１２０は、７個のＰｃｈ−ＳＷから構成され、第２のレベル電圧群Ｖ５〜Ｖ８の４個のレベル電圧を入力し、（Ｄ０、Ｄ０Ｂ）〜（Ｄ２、Ｄ２Ｂ）により１個の電圧を選択し出力端（ノードＮ１）から出力する。
【０１０７】
第３のサブデコーダ１３０は、６個のＰｃｈ−ＳＷから構成され、第１、第２のサブデコーダ１１０、１２０の４個の出力端（ノードＮ１〜Ｎ４）からの電圧を入力し、データ信号の上位２ビット（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）により１つの電圧を選択して出力端子（ＯＵＴ）に出力する。
【０１０８】
第４のサブデコーダ１４０は、１５個のＮｃｈ−ＳＷから構成され、第３のレベル電圧群Ｖ１〜Ｖ８の８個のレベル電圧を入力し、（Ｄ０、Ｄ０Ｂ）〜（Ｄ２、Ｄ２Ｂ）、Ｄ３Ｂにより１個の電圧を選択し出力端（ノードＮ５）から出力する。
【０１０９】
第５のサブデコーダ１５０は、Ｄ４Ｂがゲートに接続され、第４のサブデコーダ１４０の出力端（ノードＮ５）と出力端子ＯＵＴ間に接続されたＮｃｈ−ＳＷ１６を備えている。
【０１１０】
第６のサブデコーダ１６０は、ノードＮ２に一方の拡散層（ドレイン）が接続され、他方の拡散層（ソース）が第４のサブデコーダ１４０の出力端（ノードＮ５）に接続され、Ｄ３にゲートが接続されたＮｃｈ−ＳＷ１７を備えている。
【０１１１】
第６のサブデコーダ１６０のＮｃｈ−ＳＷ１７と、第３のサブデコーダ１３０においてＤ３の相補信号Ｄ３Ｂにゲートが接続され、第１のサブデコーダ１１０の第１の出力端（ノードＮ２）とノードＮ６間に接続されたＰｃｈ−ＳＷ１７とが、等価的なＣＭＯＳスイッチを構成する。
【０１１２】
第２のサブデコーダ１２０のＰｃｈ−ＳＷ５〜１４と、第４のサブデコーダ１４０のＮｃｈ−ＳＷ５〜１４は、図１１と同様に、同一の参照番号のＰｃｈ−ＳＷとＮｃｈ−ＳＷ同士がＣＭＯＳスイッチを構成している。
【０１１３】
第４のサブデコーダ１４０のＮｃｈ−ＳＷ１５と、第３のサブデコーダ１３０のＰｃｈ−ＳＷ１５はＣＭＯＳスイッチを構成している。
【０１１４】
第６のサブデコーダ１６０のＮｃｈ−ＳＷ１６と、第３のサブデコーダ１３０のＰｃｈ−ＳＷ１６はＣＭＯＳスイッチを構成している。
【０１１５】
本実施例においては、Ｖ９〜Ｖ１６を選択するスイッチにおいて、（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）でオン・オフが制御されるスイッチがＣＭＯＳスイッチの等価構成となりオン抵抗が低下する。このため、Ｖ９〜Ｖ１６を選択するパス上のスイッチにおいて、（Ｄ０、Ｄ０Ｂ）〜（Ｄ２、Ｄ２Ｂ）でオン・オフが制御されるＰｃｈ−ＳＷのゲート幅（Ｗ）の寸法の増大を抑制することができる。すなわち、わずかなＮｃｈ−ＳＷとＰｃｈ／Ｎｃｈ間の少ない配線（ノードＮ２とＮｃｈ−ＳＷ１７間の配線）の追加でＶ９〜Ｖ１６を選択するスイッチのオン抵抗を低減させ、デコーダ面積の削減を可能としている。
【０１１６】
図４に示した実施例は、ＯＬＥＤの出力レンジに対応したデコーダ、又は、ＬＣＤの正極出力レンジに対応した正極デコーダに適用可能である。
【０１１７】
＜実施例４＞
図５は、本発明の第４の実施例の構成を示す図である。本実施例は、ＬＣＤの負極出力レンジに対応した負極デコーダの構成に適用可能なレベル電圧選択回路の構成を示す図である。図５を参照すると、Ｐｃｈ−ＳＷとＮｃｈ−ＳＷが図２の構成と入れ替わっており、スイッチの極性の入れ替えに伴い、ビット信号の正信号と相補信号の位置を入れ替え、さらに、負極出力レンジに対応したレベル電圧群Ｖ１〜Ｖ３２の大小関係は、正極出力レンジに対応したレベル電圧群Ｖ１〜Ｖ３２と逆の、ＶＳＳ＜Ｖ３２＜…＜Ｖ１＜ＶＤＤとする。Ｖ１７〜Ｖ３２は、Ｎｃｈ−ＳＷ単独で構成可能な領域である（Ｎｃｈ−ＳＷのオン抵抗が小、ゲート・ソース間電圧Ｖｇｓが大）。Ｖ９〜Ｖ１６はＮｃｈ−ＳＷ単独で構成可能であるが（Ｎｃｈ−ＳＷのオン抵抗がやや大、ゲート・ソース間電圧Ｖｇｓがやや小）、Ｎｃｈ−ＳＷのゲート幅（Ｗ）の増大が必要とされる領域である。Ｖ１〜Ｖ８はＮｃｈ−ＳＷ単独で構成不可能であり、Ｐｃｈ−ＳＷとの抱き合わせ（ＣＭＯＳ化）が必要な領域である。
【０１１８】
図５に示す例では、第１のサブデコーダ１１０は、４２個のＮｃｈ−ＳＷからなり、第１のレベル電圧群Ｖ９〜Ｖ３２を入力し、（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）、（Ｄ２、Ｄ２Ｂ）に基づき、３つの電圧を選択し３つの出力端（ノードＮ２、Ｎ３、Ｎ４）に出力する。
【０１１９】
第２のサブデコーダ１２０は、１４個のＮｃｈ−ＳＷからなり、第２のレベル電圧群Ｖ１〜Ｖ８（Ｖ１＞Ｖ２＞・・・＞Ｖ８）を入力し、（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）、（Ｄ２、Ｄ２Ｂ）に基づき、１つの電圧を選択し１つの出力端（ノードＮ１）に出力する。
【０１２０】
第３のサブデコーダ１３０は、第２、第１のサブデコーダ１２０、１１０の４つの出力端（ノードＮ１〜Ｎ４）の電圧を入力し、（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）に基づき１つを選択し出力端子ＯＵＴに出力する。
【０１２１】
第４のサブデコーダ１４０は、１５個のＰｃｈ−ＳＷからなり、第３のレベル電圧群Ｖ１〜Ｖ８を入力し、（Ｄ０、Ｄ０Ｂ）、（Ｄ１、Ｄ１Ｂ）、（Ｄ２、Ｄ２Ｂ）、Ｄ３に基づき、１つの電圧を選択し１つの出力端（ノードＮ５）に出力する。
【０１２２】
第５のサブデコーダ１５０は、第４のサブデコーダ１４０の出力端（ノードＮ５）と出力端子ＯＵＴ間に接続され、データ信号の最上位ビットＤ４でオン・オフが制御されるＮｃｈ−ＳＷ１６を備えている。
【０１２３】
第６のサブデコーダ１６０は、第１のサブデコーダ１１０の出力端（ノードＮ２）に一の拡散層（ドレイン）が接続され、他方の拡散層（ソース）が、第４のサブデコーダ１４０の出力端（ノードＮ５）に接続されたＮｃｈ−ＳＷ１７からなる。
【０１２４】
第２のサブデコーダ１２０の１４個のＮｃｈ−ＳＷ１〜１４と、第４のサブデコーダ１４０の１４個のＰｃｈ−ＳＷ１〜１４は、図２と同様に、同一の参照番号のＰｃｈ−ＳＷとＮｃｈ−ＳＷ同士がＣＭＯＳスイッチを構成している。
【０１２５】
第３のサブデコーダ１３０のＮｃｈ−ＳＷ１５（Ｄ３Ｂでオン・オフが制御される）と、第４のサブデコーダ１４０のＰｃｈ−ＳＷ１５（Ｄ３でオン・オフが制御される）はＣＭＯＳスイッチを構成する。
【０１２６】
第３のサブデコーダ１３０のＮｃｈ−ＳＷ１６（Ｄ４Ｂでオン・オフが制御される）と、第５のサブデコーダ１５０のＰｃｈ−ＳＷ１６（Ｄ４でオン・オフが制御される）はＣＭＯＳスイッチを構成する。
【０１２７】
第３のサブデコーダ１３０のＮｃｈ−ＳＷ１７（Ｄ３でオン・オフが制御される）と、第６のサブデコーダ１６０のＰｃｈ−ＳＷ１７（Ｄ３Ｂでオン・オフが制御される）はＣＭＯＳスイッチを構成する。すなわち、図５において、同一の参照番号のＰｃｈ−ＳＷとＮｃｈ−ＳＷ同士がＣＭＯＳスイッチを構成している。
【０１２８】
本実施例によれば、わずかな数のトランジスタ・スイッチ（Ｐｃｈ−ＳＷ１７）の追加と、Ｐｃｈ／Ｎｃｈ領域間の少ない配線（ノードＮ２とＰｃｈ−ＳＷ１７間の配線）で、レベル電圧群Ｖ９〜Ｖ１６を選択するスイッチのうち、データ信号上位側の２ビット（Ｄ３、Ｄ３Ｂ）、（Ｄ４、Ｄ４Ｂ）でオン・オフが制御されるスイッチをＣＭＯＳスイッチ構成とし、オン抵抗を低減可能としている。レベル電圧群Ｖ９〜Ｖ１６を選択するスイッチのうち、データ信号の下位３ビット（Ｄ０、Ｄ０Ｂ）〜（Ｄ２、Ｄ２Ｂ）でオン・オフが制御されるＮｃｈ−ＳＷのゲート幅（Ｗ）を増大させなくても、Ｖ９〜Ｖ１６を選択するパス上のスイッチのオン抵抗の増大を抑制することができ、面積の増大を抑制することができる。
【０１２９】
なお、上記特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１３０】
１〜１９  スイッチ
７１、７２  オン抵抗特性
１１０  第１のサブデコーダ
１１１、１２１、１３１  出力
１２０  第２のサブデコーダ
１３０  第３のサブデコーダ
１４０  第４のサブデコーダ
１５０  第５のサブデコーダ
１６０  第６のサブデコーダ
１７０Ａ  第１のレベル電圧群
１７０Ｂ  第２のレベル電圧群
１７０Ｃ  第３のレベル電圧群
７０４  レベル電圧発生回路
７０５−１〜７０５−ｑ  デコーダ
７０６−１〜７０６−ｑ  増幅回路
８０１  ラッチアドレスセレクタ
８０２  ラッチ群
８０３  レベルシフタ群
８０４  参照電圧発生回路
８０５  デコーダ回路群
８０６  内挿回路群
９４０  電源回路
９５０  表示コントローラー
９６０  表示パネル
９６１  走査線
９６２  データ線
９６３  表示素子
９６４  画素スイッチ（ＴＦＴ）
９７０  ゲートドライバ
９７１  液晶容量
９７２  補助容量
９７３  画素電極
９７４  電極（対向基板電極）
９８０  データドライバ
９８１  薄膜トランジスタ（ＴＦＴ）
９８２  有機発光ダイオード
９８３  補助容量
９８４、９８５  電源端子
【図１】
2011209556.tif 000003
【図２】
2011209556.tif 000004
【図３】
2011209556.tif 000005
【図４】
2011209556.tif 000006
【図５】
2011209556.tif 000007
【図６】
2011209556.tif 000008
【図７】
2011209556.tif 000009
【図８】
2011209556.tif 000010
【図９】
2011209556.tif 000011
【図１０】
2011209556.tif 000012
【図１１】
2011209556.tif 000013
【図１２】
2011209556.tif 000014