(57)【要約】【課題】スイング領域を変換せずに、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトすることができる回路を提供する。【解決手段】第１の電源電圧ＶＤＤ１を電源として用い、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐを受信して、そのスイング基準レベルを第２のレベルに切り換えて降圧ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌとして出力するスイングレベル切換部２２０と、第２の電源電圧ＶＤＤ２を電源として用い、スイングレベル切換部２２０から伝達される降圧ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿ＬをバッファリングするＣＭＬクロック伝達バッファリング部２４０と、第１の電源電圧ＶＤＤ１を電源として用い、ソースクロックＣＭＬ＿ＩＮをバッファリングして、ＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐを生成した後、スイングレベル切換部２２０に提供するＣＭＬクロック生成バッファリング部２００とを備える。【選択図】図２
2011114858.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧を電源として用い、第１のレベルを基準としてスイングするＣＭＬクロックを受信して、該ＣＭＬクロックのスイング基準レベルを、前記第１のレベルより低い第２のレベルに切り換えて降圧ＣＭＬクロックとして出力するスイングレベル切換部と、
第２の電源電圧を電源として用い、前記スイングレベル切換部から伝達される前記第２のレベルを基準としてスイングする前記降圧ＣＭＬクロックをバッファリングするＣＭＬクロック伝達バッファリング部と、
を備えることを特徴とする半導体装置。
【請求項２】
前記第１の電源電圧を電源として用い、ソースクロックをバッファリングして、前記第１のレベルを基準としてスイングする前記ＣＭＬクロックを生成した後、前記スイングレベル切換部に提供するＣＭＬクロック生成バッファリング部をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スイングレベル切換部が、
前記第１のレベルを基準としてスイングする前記ＣＭＬクロックに応じて、第１の電源電圧端を介して提供される電流がＣＭＬクロック出力端に流れるように制御するか、接地電圧端に流れるように制御することにより、前記ＣＭＬクロック出力端を介して前記第２のレベルを基準としてスイングする前記降圧ＣＭＬクロックを生成し、
前記ＣＭＬクロック出力端と前記接地電圧端との間に、設定された値を有する抵抗が接続されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記スイングレベル切換部が、
前記第１のレベルを基準としてスイングする前記ＣＭＬクロックに応じて、前記第１の電源電圧端と前記ＣＭＬクロック出力端との間に位置する電流経路切換ノードと前記接地電圧端との接続をオン・オフ制御する電流経路切換制御部と、
前記電流経路切換制御部の動作結果に対応し、前記ＣＭＬクロック出力端を介して、前記第２のレベルを基準としてスイングする前記降圧ＣＭＬクロックを生成するＣＭＬクロック生成部と、
を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記電流経路切換制御部が、
前記第１のレベルを基準としてスイングする前記ＣＭＬクロックに応じて、前記電流経路切換ノードと電流経路共通ノードとの接続を制御する電流経路選択ＭＯＳトランジスタと、
前記電流経路共通ノードから前記接地電圧端にシンキング電流を流す電流経路シンキング電流源と、
を備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記ＣＭＬクロック生成部が、
前記第１の電源電圧端から前記電流経路切換ノードにソーシング電流を流す電流経路ソーシング電流源と、
設定されたレベルを有するカスケード電圧に応じて、前記電流経路切換ノードと前記ＣＭＬクロック出力端との間を接続するＭＯＳトランジスタと、
前記ＣＭＬクロック出力端と前記接地電圧端との間に接続されて、前記ＣＭＬクロック出力端を介して出力される前記第２のレベルを基準としてスイングする前記降圧ＣＭＬクロックのスイング幅を調整する前記抵抗と、
を備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記シンキング電流と前記ソーシング電流とは、互いに同じ大きさを有することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記スイングレベル切換部が、
前記第１のレベルを基準としてスイングする前記ＣＭＬクロックの電圧レベルを、設定されたレベルの分だけ減圧してＣＭＬ減圧クロックとして出力する電圧レベル減圧部と、
前記ＣＭＬ減圧クロックに応じて、第１の電源電圧端を介して提供される電流の、ＣＭＬクロック出力端への提供をオン・オフ制御することにより、前記ＣＭＬクロック出力端を介して前記第２のレベルを基準としてスイングする前記降圧ＣＭＬクロックを生成するＣＭＬクロック生成部と、
を備え、
前記ＣＭＬクロック出力端と接地電圧端との間に、設定された値を有する抵抗が接続されることを特徴とする請求項２に記載の半導体装置。
【請求項９】
前記電圧レベル減圧部が、
前記第１のレベルを基準としてスイングする前記ＣＭＬクロックに応じて、前記第１の電源電圧端と減圧クロック出力端との間をソースフォロー接続することにより、前記減圧クロック出力端を介して前記ＣＭＬ減圧クロックを出力するソースフォローＭＯＳトランジスタと、
前記減圧クロック出力端から前記接地電圧端にシンキング電流を流す減圧シンキング電流源と、
を備えることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ＣＭＬクロック生成部が、
前記第１の電源電圧端からクロック生成共通ノードにソーシング電流を流すクロック生成ソーシング電流源と、
前記ＣＭＬ減圧クロックに応じて、前記クロック生成共通ノードと前記ＣＭＬクロック出力端との接続を制御するクロック生成ＭＯＳトランジスタと、
前記ＣＭＬクロック出力端と前記接地電圧端との間に接続されて、前記ＣＭＬクロック出力端を介して出力される前記第２のレベルを基準としてスイングする前記降圧ＣＭＬクロックのスイング幅を調整する前記抵抗と、
を備えることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記シンキング電流と前記ソーシング電流とは、互いに同じ大きさを有することを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記ＣＭＬクロック生成バッファリング部が、
２つの前記ソースクロックのうちの第１のソースクロックに応じて、第２のバッファリングＣＭＬ出力ノードとバッファリング共通ノードとの接続を制御する第１のバッファリングＭＯＳトランジスタと、
第１の電源電圧端と前記第２のバッファリングＣＭＬ出力ノードとの間に接続されて、前記第２のバッファリングＣＭＬ出力ノードに出力される前記第１のレベルを基準としてスイングする２つの前記ＣＭＬクロックのうちの、第２のＣＭＬクロックのスイング幅を調整する第１のバッファリング抵抗と、
２つの前記ソースクロックのうちの第２のソースクロックに応じて、第１のバッファリングＣＭＬ出力ノードと前記バッファリング共通ノードとの接続を制御する第２のバッファリングＭＯＳトランジスタと、
前記第１の電源電圧端と前記第１のバッファリングＣＭＬ出力ノードとの間に接続されて、前記第１のバッファリングＣＭＬ出力ノードに出力される前記第１のレベルを基準としてスイングする２つの前記ＣＭＬクロックのうちの、第１のＣＭＬクロックのスイング幅を調整する第２のバッファリング抵抗と、
前記バッファリング共通ノードから接地電圧端にバッファリングシンキング電流を流すバッファリングシンキング電流源と、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項１３】
前記ＣＭＬクロック伝達バッファリング部が、
第２の電源電圧端からバッファリング共通ノードにバッファリングソーシング電流を流すバッファリングソーシング電流源と、
前記第２のレベルを基準としてスイングする２つの前記降圧ＣＭＬクロックのうちの第２の降圧ＣＭＬクロックに応じて、前記バッファリング共通ノードと第１のバッファリングＣＭＬ出力ノードとの接続を制御する第１のバッファリングＭＯＳトランジスタと、
前記第１のバッファリングＣＭＬ出力ノードと接地電圧端との間に接続されて、前記第１のバッファリングＣＭＬ出力ノードを介して出力される前記第２のレベルを基準としてスイングする２つの前記降圧ＣＭＬクロックのうちの第１の降圧ＣＭＬクロックのスイング幅を調整する第１の抵抗と、
前記第２のレベルを基準としてスイングする前記第１の降圧ＣＭＬクロックに応じて、前記バッファリング共通ノードと第２のバッファリングＣＭＬ出力ノードとの接続を制御する第２のバッファリングＭＯＳトランジスタと、
前記第２のバッファリングＣＭＬ出力ノードと前記接地電圧端との間に接続されて、前記第２のバッファリングＣＭＬ出力ノードを介して出力される前記第２のレベルを基準としてスイングする前記第２の降圧ＣＭＬクロックのスイング幅を調整する第２の抵抗と、
を備えることを特徴とする請求項２に記載の半導体装置。
【請求項１４】
第１の電源電圧および接地電圧を電源として用い、第１のレベルを基準としてスイングするＣＭＬクロックの入力を受けて、該ＣＭＬクロックのスイング基準レベルを、設定されたレベルの分だけ接地電圧のレベルより高く、前記第１のレベルより低い第２のレベルに切り換える第１のスイングレベル切換部と、
第２の電源電圧および前記接地電圧を電源として用い、前記第１のスイングレベル切換部から伝達される前記第２のレベルを基準としてスイングするＣＭＬクロックの入力を受けて、該ＣＭＬクロックのスイング基準レベルを、設定されたレベルの分だけ前記第１の電源電圧のレベルより低く、且つ前記第２のレベルより高い第３のレベルに切り換える第２のスイングレベル切換部と、
を備えることを特徴とする半導体装置。
【請求項１５】
前記第１の電源電圧および前記接地電圧を電源として用い、ソースクロックをバッファリングし、設定されたレベルの分だけ前記第１の電源電圧のレベルより低い前記第１のレベルを基準としてスイングする前記ＣＭＬクロックを生成した後、前記第１のスイングレベル切換部に提供するＣＭＬクロック生成バッファリング部をさらに備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第２の電源電圧および前記接地電圧を電源として用い、前記第１のスイングレベル切換部から伝達される前記第２のレベルを基準としてスイングする前記ＣＭＬクロックをバッファリングして、前記第２のスイングレベル切換部に伝達する第１のＣＭＬクロック伝達バッファリング部をさらに備えることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第２の電源電圧および前記接地電圧を電源として用い、前記第２のスイングレベル切換部から伝達される前記第３のレベルを基準としてスイングするＣＭＬクロックをバッファリングして、設定された動作を行う内部回路に伝達する第２のＣＭＬクロック伝達バッファリング部をさらに備えることを特徴とする請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体装置において、ＣＭＬ領域でスイングする信号を生成するか、または伝達する回路に関する。
【背景技術】
【０００２】
一般に、半導体装置において、クロックなどのように、高い周波数を有する信号の入出力（Ｉ／Ｏ）インターフェースには、主に、ＣＭＬ（Ｃｕｒｒｅｎｔ  Ｍｏｄｅ  Ｌｏｇｉｃ）領域でスイングする信号が用いられる。
【０００３】
ここで、ＣＭＬ領域とは、所定の直流（ＤＣ）電位レベルによって上限及び下限が定義される所定の範囲の電位レベル領域、または所定の基準により決定された平均的な電位レベル及び幅によって定義される所定の範囲の電位レベル領域を意味し、ＣＭＬ領域でスイングする信号とは、ＣＭＬ領域内で基準になる電位レベルを基準として、ＣＭＬ領域の最高電位レベル（Ｖｍａｘ）とＣＭＬ領域の最低電位レベル（Ｖｍｉｎ）との間を所定の周波数でトグルする信号を意味する。
【０００４】
例えば、ＣＭＬ領域でスイングする信号を入出力するための所定の装置の電源電圧ＶＤＤレベルが１．５（Ｖ）であり、接地電圧ＶＳＳレベルが０（Ｖ）であるとしても、ＣＭＬ領域は、１．５（Ｖ）から１．０（Ｖ）に定義されることができ、このようなＣＭＬ領域の基準電位レベルは１．２５（Ｖ）であり、ＣＭＬ領域でスイングする信号は、１．２５（Ｖ）を基準として、０．５（Ｖ）のスイング幅（ｓｗｉｎｇ  ｒａｎｇｅ）を有する状態で所定の周波数でトグルする信号になる。
【０００５】
上述したように、ＣＭＬ領域は、ＣＭＬ領域でスイングする信号を入出力するための所定の装置の電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの差による電位レベル領域に比べて、その領域の大きさが相対的に小さいように設計され、このように設計する理由は、ＣＭＬ領域でスイングする信号が、主に高い周波数を有するクロックであるためである。
【０００６】
すなわち、ＣＭＬ領域は、ギガヘルツ（ｇｉｇａ  ｈｅｒｔｚ）または数十ギガヘルツ以上の極めて高い周波数を有するクロックの場合にも、信号を安定的に伝送するために定義された領域である。
【０００７】
そして、半導体装置において、データなどの論理レベルを判断するための信号の入出力（Ｉ／Ｏ）インターフェースには、主に、ＣＭＯＳ領域でスイングする信号が用いられる。
【０００８】
ここで、ＣＭＯＳ領域とは、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの差による電位レベル領域を意味し、ＣＭＯＳ領域でスイングする信号とは、ＣＭＯＳ領域内で基準になる電位レベル、すなわち、電源電圧ＶＤＤレベルと接地電圧ＶＳＳレベルとの間で１／２になる電位レベルを基準として、ＣＭＯＳ領域の最高電位レベル（Ｖｍａｘ）である電源電圧ＶＤＤレベルと、ＣＭＯＳ領域の最低電位レベル（Ｖｍｉｎ）である接地電圧ＶＳＳレベルとの間を、所定の周波数でトグルする信号を意味する。
【０００９】
したがって、上述したように、ＣＭＬ領域の場合には、電源電圧ＶＤＤレベルが１．５（Ｖ）であり、接地電圧ＶＳＳレベルが０（Ｖ）であるとしても、１．５（Ｖ）と１．０（Ｖ）という電位レベルがＣＭＬ領域で特定され、ＣＭＬ領域でスイングする信号のスイング幅は０．５（Ｖ）になることができる。しかしながら、ＣＭＯＳ領域の場合には、電源電圧ＶＤＤレベルが１．５（Ｖ）であり、接地電圧ＶＳＳレベルが０（Ｖ）であれば、１．５（Ｖ）と０（Ｖ）という電位レベルがＣＭＯＳ領域で決定されているため、ＣＭＯＳ領域でスイングする信号のスイング幅は全て１．５（Ｖ）になる。
【００１０】
そのため、ＣＭＯＳ領域でスイングする信号のスイング幅は、ＣＭＬ領域でスイングする信号のスイング幅よりも大きくならざるを得なく、これは、ＣＭＯＳ領域でスイングする信号が、電位レベルに基づいてその論理レベルが決定されるデータとして用いられるのに適しているということを意味する。
【００１１】
図１Ａは、従来技術に係る半導体装置において、ＣＭＯＳ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を詳細に示した回路図である。
【００１２】
図１Ｂは、従来技術に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を詳細に示した回路図である。
【００１３】
図１Ａに示すように、ＣＭＯＳ領域でスイングする信号ＣＭＯＳ＿ＩＮが、第１の電源電圧ＶＤＤ１を電源として用いるインバータＩＮＶ１、ＩＮＶ２に入力されて、第１の電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間のＣＭＯＳ領域でスイングする信号ＣＭＯＳ＿ＩＮ、／ＣＭＯＳ＿ＩＮになることが分かる。
【００１４】
このように、第１の電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間のＣＭＯＳ領域でスイングする信号ＣＭＯＳ＿ＩＮ、／ＣＭＯＳ＿ＩＮが、第２の電源電圧ＶＤＤ２を電源として用いる電圧レベルシフタ１００に入力されることにより、第２の電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間のＣＭＯＳ領域でスイングする信号ＣＭＯＳ＿ＯＵＴ、／ＣＭＯＳ＿ＯＵＴになることが分かる。
【００１５】
電圧レベルシフタ１００の動作をさらに具体的に説明すると、電圧レベルシフタ１００において、第１の電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間のＣＭＯＳ領域でスイングする信号ＣＭＯＳ＿ＩＮ、／ＣＭＯＳ＿ＩＮが、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートＣＭＯＳ＿ＩＮ＿ＮＤ、／ＣＭＯＳ＿ＩＮ＿ＮＤに印加されると、それに応じて、ドレーンに接続されたＣＭＯＳ信号出力端ＣＭＯＳ＿ＯＵＴ＿ＮＤ、／ＣＭＯＳ＿ＯＵＴ＿ＮＤとソースに接続された接地電圧ＶＳＳ端との接続をオン・オフ制御することにより、ＣＭＯＳ信号出力端ＣＭＯＳ＿ＯＵＴ＿ＮＤ、／ＣＭＯＳ＿ＯＵＴ＿ＮＤの電圧レベルを、第２の電源電圧ＶＤＤ２と接地電圧ＶＳＳとの間のＣＭＯＳ領域でスイングさせる動作を行うことが分かる。
【００１６】
このとき、電圧レベルシフタ１００におけるＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートＣＭＯＳ＿ＩＮ＿ＮＤ、／ＣＭＯＳ＿ＩＮ＿ＮＤに印加される、第１の電源電圧ＶＤＤ１と接地電圧ＶＳＳとの間のＣＭＯＳ領域でスイングする信号ＣＭＯＳ＿ＩＮ、／ＣＭＯＳ＿ＩＮは、ＣＭＯＳ領域でスイングするという事実だけでも、そのスイング幅が十分に広い方であるということが分かり、それにより、電圧レベルシフタ１００内のＮＭＯＳトランジスタＭＮ１、ＭＮ２が、何の問題もなく正常に動作できるようになるということが分かる。
【００１７】
したがって、図１Ａのような構成を有する電圧レベルシフタ１００では、第１の電源電圧ＶＤＤ１のレベルが第２の電源電圧ＶＤＤ２のレベルより高いか否かに関係なく、正常に電源電圧のレベルシフト動作を行えるようになる。
【００１８】
図１Ｂに示すように、ＣＭＬ領域でスイングする信号ＣＭＬ＿ＩＮ、／ＣＭＬ＿ＩＮが、第１の電源電圧ＶＤＤ１を電源として用いるＣＭＬバッファ１２０に入力されて、設定されたレベルの分だけ第１の電源電圧ＶＤＤ１のレベルより低い第１のレベルを基準としてスイングするＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳを生成することが分かる。
【００１９】
参考までに、ＣＭＬ領域でスイングする信号は、上述したように、そのスイング幅が小さい信号であるため、設定されたレベルの分だけ第１の電源電圧ＶＤＤ１のレベルより低い第１のレベルが意味することは、第１の電源電圧ＶＤＤ１と接地電圧ＶＳＳとのレベルを半分に分けたレベル（即ち、１／２＊ＶＤＤ１）より高い電圧レベルになるであろうということが予想でき、したがって、第１の電源電圧ＶＤＤ１を電源として用いるＣＭＬバッファ１２０から出力されるＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳは、第１の電源電圧ＶＤＤ１のレベル側に偏ってスイングする信号になるということが予想できる。
【００２０】
第１の電源電圧ＶＤＤ１を電源として用いるＣＭＬバッファ１２０の動作をさらに具体的に説明すると、まず、ＣＭＬバッファ１２０に入力されるＣＭＬ入力信号ＣＭＬ＿ＩＮ、／ＣＭＬ＿ＩＮが、ＣＭＬバッファ１２０に備えられたＮＭＯＳトランジスタＭＮ１、ＭＮ２をオン・オフするのに十分なスイング幅を有すると仮定すれば、ＣＭＬバッファ１２０に備えられたＮＭＯＳトランジスターＭＮ１、ＭＮ２を交互にオン・オフしつつ、設定されたレベルの分だけ第１の電源電圧ＶＤＤ１のレベルより低い第１のレベルを基準としてスイングするＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳを生成することが可能である。
【００２１】
そして、設定されたレベルの分だけ第１の電源電圧ＶＤＤ１のレベルより低い第１のレベルを基準としてスイングするＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳは、第２の電源電圧ＶＤＤ２を電源として用いるＣＭＬバッファ１４０に入力されて、第１の電源電圧ＶＤＤ１を電源として用いるＣＭＬバッファ１２０と同一の動作によって、設定されたレベルの分だけ第２の電源電圧ＶＤＤ２のレベルより低い第２のレベルを基準としてスイングするＣＭＬ信号ＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴを生成することにより、電源電圧のレベルシフト動作を完成することになる。
【００２２】
ところが、図１Ｂのような構成を有する電源電圧レベルシフト回路では、第１の電源電圧ＶＤＤ１のレベルと第２の電源電圧ＶＤＤ２のレベルとの関係によって、電源電圧のレベルシフト動作を正常に行えない場合が生じる可能性がある。
【００２３】
すなわち、まず、第１の電源電圧ＶＤＤ１のレベルが第２の電源電圧ＶＤＤ２のレベルより低い場合には、第１の電源電圧ＶＤＤ１を電源として用いるＣＭＬバッファ１２０から出力されるＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳが、第２の電源電圧ＶＤＤ２を電源として用いるＣＭＬバッファ１４０に備えられたＮＭＯＳトランジスタＭＮ３、ＭＮ４をオン・オフするのに十分なスイング幅を有することが可能であるため、電源電圧のレベルシフト動作を何の問題もなく行うことができる。
【００２４】
しかし、第１の電源電圧ＶＤＤ１のレベルが第２の電源電圧ＶＤＤ２のレベルより高い場合には、第１の電源電圧ＶＤＤ１を電源として用いるＣＭＬバッファ１２０から出力されるＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳが、第２の電源電圧ＶＤＤ２を電源として用いるＣＭＬバッファ１４０に備えられたＮＭＯＳトランジスタＭＮ３、ＭＮ４をオン・オフするのに十分なスイング幅を有することが可能でなくなるため、電源電圧のレベルシフト動作を行うことができないという問題が発生する。
【００２５】
例えば、第１の電源電圧ＶＤＤ１のレベルが２．１Ｖ、第２の電源電圧ＶＤＤ２のレベルが１．２Ｖ、第１の電源電圧ＶＤＤ１を電源として用いるＣＭＬバッファ１２０から出力されるＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳのスイング幅が０．４Ｖ（２．１Ｖ〜１．７Ｖになる）、第２の電源電圧ＶＤＤ２を電源として用いるＣＭＬバッファ１４０に備えられたＮＭＯＳトランジスタＭＮ３、ＭＮ４のしきい電圧（Ｖｔｈ）が０．４Ｖと仮定する。
【００２６】
このとき、第２の電源電圧ＶＤＤ２を電源として用いるＣＭＬバッファ１４０に備えられたＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレーンとソースとの間に電流を流すためには、ソース端の電圧レベルがドレーン端の電圧レベルより小さくなければならないということが分かり、ドレーン端の電圧レベルが１．２Ｖで、ソース端の電圧レベルが０．８Ｖにならなければならないということが分かる。
【００２７】
ところが、ゲートに印加される第１の電源電圧ＶＤＤ１を電源として用いるＣＭＬバッファ１２０から出力されるＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳのスイング幅は２．１Ｖ〜１．７Ｖになるので、ＣＭＬ信号ＣＭＬ＿ＴＲＡＮＳ、／ＣＭＬ＿ＴＲＡＮＳのレベルが変動することとは関係なく、第２の電源電圧ＶＤＤ２を電源として用いるＣＭＬバッファ１４０に備えられたＮＭＯＳトランジスタＭＮ３、ＭＮ４のドレーンとソースとの間に常に電流が流れるようになり、出力されるＣＭＬ信号ＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴがスイングできずに、常に０．８Ｖのレベルを維持する状態となる。
【００２８】
このように、図１Ｂのような構成を有する電源電圧レベルシフト回路では、第１の電源電圧ＶＤＤ１のレベルと第２の電源電圧ＶＤＤ２のレベルとの関係によって、電源電圧のレベルシフト動作を正常に行えない場合が生じることから実質的には使用できず、これに代えて、従来は図１Ａのような構成を有するレベルシフト回路が、図１Ｂのような構成を有するレベルシフト回路の中間に挿入されて、電源電圧のレベルシフト動作を成功裏に行う方式を利用していた。
【００２９】
すなわち、ＣＭＬ領域でスイングする信号のレベルをシフトするために、まず、ＣＭＬ領域でスイングする信号を、ＣＭＯＳ領域でスイングする信号に変換した後、ＣＭＯＳ領域でレベルをシフトし、その後、改めてＣＭＬ領域でスイングする信号に変換する方式を利用していた。
【００３０】
ところが、前述したようにスイング領域を何度も変換する方式を利用すると、中間過程で信号にジッタ（ｊｉｔｔｅｒ）が発生したり、デューティ比（ｄｕｔｙ  ｒａｔｉｏ）が変わるという問題を生じるため、ついには、最終的に出力されるＣＭＬ信号を用いる半導体装置が誤作動する原因となり得る。
【発明の概要】
【発明が解決しようとする課題】
【００３１】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、スイング領域を変換せずに、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトすることができる回路を提供することにある。
【課題を解決するための手段】
【００３２】
そこで、上記の目的を達成するための本発明に係る半導体装置は、第１の電源電圧を電源として用い、第１のレベルを基準としてスイングするＣＭＬクロックを受信して、該ＣＭＬクロックのスイング基準レベルを、前記第１のレベルより低い第２のレベルに切り換えて降圧ＣＭＬクロックとして出力するスイングレベル切換部と、第２の電源電圧を電源として用い、前記スイングレベル切換部から伝達される前記第２のレベルを基準としてスイングする前記降圧ＣＭＬクロックをバッファリングするＣＭＬクロック伝達バッファリング部とを備えることを特徴とする。また、前記第１の電源電圧を電源として用い、ソースクロックをバッファリングして、前記第１のレベルを基準としてスイングする前記ＣＭＬクロックを生成した後、前記スイングレベル切換部に提供するＣＭＬクロック生成バッファリング部をさらに備えることができる。
【００３３】
また、上記の目的を達成するための本発明に係る他の半導体装置は、第１の電源電圧および接地電圧を電源として用い、第１のレベルを基準としてスイングするＣＭＬクロックの入力を受けて、該ＣＭＬクロックのスイング基準レベルを、設定されたレベルの分だけ接地電圧のレベルより高く、前記第１のレベルより低い第２のレベルに切り換える第１のスイングレベル切換部と、第２の電源電圧および前記接地電圧を電源として用い、前記第１のスイングレベル切換部から伝達される前記第２のレベルを基準としてスイングするＣＭＬクロックの入力を受けて、該ＣＭＬクロックのスイング基準レベルを、設定されたレベルの分だけ前記第１の電源電圧のレベルより低く、且つ前記第２のレベルより高い第３のレベルに切り換える第２のスイングレベル切換部とを備えることを特徴とする。また、前記第１の電源電圧および前記接地電圧を電源として用い、ソースクロックをバッファリングし、設定されたレベルの分だけ前記第１の電源電圧のレベルより低い前記第１のレベルを基準としてスイングする前記ＣＭＬクロックを生成した後、前記第１のスイングレベル切換部に提供するＣＭＬクロック生成バッファリング部をさらに備えることができる。
【発明の効果】
【００３４】
本発明は、ＣＭＬ領域でスイングする信号の電源電圧のレベルシフト動作を行う過程の中間に、ＣＭＬ領域でスイングする信号のスイングレベルを適宜移動させる動作を追加することにより、スイング領域を変換する必要なく、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトすることができるという効果がある。
【００３５】
これにより、ＣＭＬ領域でスイングする信号の電源電圧をレベルシフトする過程でジッタが発生したり、デューティ比が変わる現象を最小化できるという効果がある。
【図面の簡単な説明】
【００３６】
【図１Ａ】従来技術に係る半導体装置において、ＣＭＯＳ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を詳細に示した回路図である。
【図１Ｂ】従来技術に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を詳細に示した回路図である。
【図２】本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を示したブロック図である。
【図３Ａ】図２に示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を詳細に示した回路図である。
【図３Ｂ】図２に示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を詳細に示した回路図である。
【図３Ｃ】図２、図３Ａ、図３Ｂに各々示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の動作を説明するために示された波形図である。
【図４】本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を示したブロック図である。
【図５】図４に示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の動作を説明するために示された波形図である。
【発明を実施するための形態】
【００３７】
以下、添付した図面を参照して、本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができ、以下の実施形態は、単に本発明の開示を完全なものにし、通常の知識を有する者が本発明を実施できるようにするためのものである。
【００３８】
図２は、本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を示したブロック図である。
【００３９】
同図に示すように、本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路は、第１の電源電圧ＶＤＤ１を電源として用い、ソースクロックＣＭＬ＿ＩＮ、／ＣＭＬ＿ＩＮをバッファリングして、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐを生成するＣＭＬクロック生成バッファリング部２００と、第１の電源電圧ＶＤＤ１を電源として用い、ＣＭＬクロック生成バッファリング部２００から伝達される第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐを受信し、そのスイング基準レベルを第１のレベルより低い第２のレベルに切り換えて、ＣＭＬ＿ＴＲＡＮＳ＿Ｌ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌとして出力するスイングレベル切換部２２０と、第２の電源電圧ＶＤＤ２を電源として用い、スイングレベル切換部２２０から伝達される第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌをバッファリングして、ＣＭＬクロックＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴとして出力するＣＭＬクロック伝達バッファリング部２４０とを備える。
【００４０】
このとき、第１の電源電圧ＶＤＤ１のレベルは、第２の電源電圧ＶＤＤ２のレベルより高い電圧レベルであることもでき、低い電圧レベルであることもできる。ただし、第１の電源電圧ＶＤＤ１のレベルと第２の電源電圧ＶＤＤ２のレベルとは、互いに同じレベルではなく、本発明の特徴が大きく現れる場合は、第１の電源電圧ＶＤＤ１のレベルが第２の電源電圧ＶＤＤ２のレベルより高い場合であろう。
【００４１】
また、ＣＭＬクロック生成バッファリング部２００に入力されるソースクロックＣＭＬ＿ＩＮ、／ＣＭＬ＿ＩＮは、ＣＭＬ領域でスイングする信号であり得るし、ＣＭＯＳ領域でスイングする信号であり得る。すなわち、ＣＭＬクロック生成バッファリング部２００は、ソースクロックＣＭＬ＿ＩＮ、／ＣＭＬ＿ＩＮの成分が何であるかに関係なく、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐを生成する動作を行うようになる。
【００４２】
図３Ａは、図２に示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路を詳細に示した回路図である。
【００４３】
同図に示すように、図２に示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の構成要素のうち、ＣＭＬクロック生成バッファリング部２００Ａは、ゲートを介して印加される第１のソースクロックＣＭＬ＿ＩＮに応じて、ドレーンに接続された第２のバッファリングＣＭＬ出力ノード／ＣＭＬ＿ＯＵＴ＿ＮＤ１とソースに接続されたバッファリング共通ノードＣＯＭＮ１との接続を制御する第１のバッファリングＮＭＯＳトランジスタＭＮ１と、第２のバッファリングＣＭＬ出力ノード／ＣＭＬ＿ＯＵＴ＿ＮＤ１と第１の電源電圧ＶＤＤ１端との間に接続されて、第２のバッファリングＣＭＬ出力ノード／ＣＭＬ＿ＯＵＴ＿ＮＤ１に出力される第１のレベルを基準としてスイングする第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｐのスイング幅を調整する第１のバッファリング抵抗Ｒ１と、ゲートを介して印加される第２のソースクロック／ＣＭＬ＿ＩＮに応じて、ドレーンに接続された第２のバッファリングＣＭＬ出力ノード／ＣＭＬ＿ＯＵＴ＿ＮＤ１とソースに接続されたバッファリング共通ノードＣＯＭＮ１との接続を制御する第２のバッファリングＮＭＯＳトランジスタＭＮ２と、第１のバッファリングＣＭＬ出力ノードＣＭＬ＿ＯＵＴ＿ＮＤ１と第１の電源電圧ＶＤＤ１端との間に接続されて、第１のバッファリングＣＭＬ出力ノードＣＭＬ＿ＯＵＴ＿ＮＤ１に出力される第１のレベルを基準としてスイングする第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐのスイング幅を調整する第２のバッファリング抵抗Ｒ２と、バッファリング共通ノードＣＯＭＮ１から接地電圧ＶＳＳ端にバッファリングシンキング（ｓｉｎｋｉｎｇ）電流を流すバッファリングシンキング電流源ＩＣＳ＿ＭＮとを備える。
【００４４】
そして、ＣＭＬクロック伝達バッファリング部２４０Ａは、第２の電源電圧ＶＤＤ２端からバッファリング共通ノードＣＯＭＮ３にバッファリングソーシング電流を流すバッファリングソーシング電流源ＩＣＳ＿ＭＰと、ゲートに印加される第２のレベルを基準としてスイングする第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｌに応じて、ソースに接続されたバッファリング共通ノードＣＯＭＮ３とドレーンに接続された第１のバッファリングＣＭＬ出力ノードＣＭＬ＿ＯＵＴ＿ＮＤ３との接続を制御する第１のバッファリングＰＭＯＳトランジスタＭＰ１と、第１のバッファリングＣＭＬ出力ノードＣＭＬ＿ＯＵＴ＿ＮＤ３と接地電圧ＶＳＳ端との間に接続されて、第１のバッファリングＣＭＬ出力ノードＣＭＬ＿ＯＵＴ＿ＮＤ３を介して出力される第２のレベルを基準としてスイングする第１のＣＭＬクロックＣＭＬ＿ＯＵＴのスイング幅を調整する第１の抵抗Ｒ５と、ゲートに印加される第２のレベルを基準としてスイングする第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌに応じて、ソースに接続されたバッファリング共通ノードＣＯＭＮ３とドレーンに接続された第２のバッファリングＣＭＬ出力ノード／ＣＭＬ＿ＯＵＴ＿ＮＤ３との接続を制御する第２のバッファリングＰＭＯＳトランジスタＭＰ２と、第２のバッファリングＣＭＬ出力ノード／ＣＭＬ＿ＯＵＴ＿ＮＤ３と接地電圧ＶＳＳ端との間に接続されて、第２のバッファリングＣＭＬ出力ノード／ＣＭＬ＿ＯＵＴ＿ＮＤ３を介して出力される第２のレベルを基準としてスイングする第２のＣＭＬクロック／ＣＭＬ＿ＯＵＴのスイング幅を調整する第２の抵抗Ｒ６とを備える。
【００４５】
参考までに、図２および図３Ａに示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電圧レベルをシフトするために用いられる回路は、入出力される信号がディファレンシャル（ｄｉｆｆｅｒｅｎｔｉａｌ）方式で提供される場合を仮定して示した図である。もちろん、ＣＭＬ領域でスイングする信号の場合は、ほとんどがディファレンシャル方式で入出力されるが、シングル（ｓｉｎｇｌｅ）方式で動作することも不可能ではないので、以下の詳細な構成の説明においては、まず、ＣＭＬ領域でスイングする信号がシングル方式で提供される場合を仮定して、どのような構成（図面では直接的に示されていない）を有するかに対して説明した後、次に、ＣＭＬ領域でスイングする信号がディファレンシャル方式で提供される場合を、図面を参照して説明する。
【００４６】
まず、スイングレベル切換部２２０Ａがシングル方式で提供される場合を説明すると、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、第１の電源電圧ＶＤＤ１端を介して提供される電流ＩＣＳ＿ＴＰ１がＣＭＬクロック出力ＣＭＬ＿ＯＵＴ＿ＮＤ２端（接地電圧ＶＳＳ端との間に、設定された値を有する抵抗Ｒ３が接続される）に流れるように制御するか、または接地電圧ＶＳＳ端に流れるように制御することにより、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して、第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌを生成する。
【００４７】
その構成を具体的に説明すると、スイングレベル切換部２２０Ａは、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、第１の電源電圧ＶＤＤ１端およびＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２の間に位置する電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤと接地電圧ＶＳＳ端との接続をオン・オフ制御する電流経路切換制御部２２２Ａと、電流経路切換制御部２２２Ａの動作結果に対応し、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して、第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌを生成するＣＭＬクロック生成部２２４Ａとを備える。
【００４８】
ここで、電流経路切換制御部２２２Ａは、ゲートに印加される第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、ドレーンに接続された電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤとソースに接続された電流経路共通ノードＣＯＭＮ２との接続を制御する電流経路選択ＮＭＯＳトランジスタＴＮ１と、電流経路共通ノードＣＯＭＮ２から接地電圧ＶＳＳ端にシンキング電流を流す電流経路シンキング電流源ＩＣＳ＿ＴＮとを備える。
【００４９】
そして、ＣＭＬクロック生成部２２４Ａは、第１の電源電圧ＶＤＤ１端から電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤにソーシング電流を流す電流経路ソーシング電流源（ＩＣＳ＿ＴＰ１）と、ゲートに印加される設定されたレベルを有するカスケード電圧ＶＣＡＳに応じて、ソースに接続された電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤとドレーンに接続されたＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２との間をカスケード（ｃａｓｃａｄｅ）接続するカスケードＰＭＯＳトランジスタＴＰ１と、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２と接地電圧ＶＳＳ端との間に接続されて、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して出力される第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌのスイング幅を調整する抵抗Ｒ３とを備える。
【００５０】
このとき、電流経路シンキング電流源ＩＣＳ＿ＴＮを介して電流経路共通ノードＣＯＭＮ２から接地電圧ＶＳＳ端に流れるシンキング電流と、電流経路ソーシング電流源（ＩＣＳ＿ＴＰ１）を介して第１の電源電圧ＶＤＤ１から電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤに流れるソーシング電流とは、互いに同じ大きさを有する状態になるように、設計者によってシンキング電流源ＩＣＳ＿ＴＮとソーシング電流源ＩＣＳ＿ＴＰ１との状態がセットされていなければならない。
【００５１】
次に、スイングレベル切換部２２０Ａがディファレンシャル方式で提供される場合を説明すると、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、第１の電源電圧ＶＤＤ１端を介して提供される電流ＩＣＳ＿ＴＰ１、ＩＣＳ＿ＴＰ２がそれぞれ２つのＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２（接地電圧ＶＳＳ端との間に、設定された値を有する抵抗Ｒ３、Ｒ４が接続される）に流れるように制御するか、接地電圧ＶＳＳ端に流れるように制御することにより、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して、第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌを生成する。
【００５２】
その構成を具体的に説明すると、スイングレベル切換部２２０Ａは、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、第１の電源電圧ＶＤＤ１端およびＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２の間に位置する電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤ、／ＣＭＬ＿ＴＲＡＮＳ＿ＮＤと接地電圧ＶＳＳ端との接続をオン・オフ制御する電流経路切換制御部２２２Ａと、電流経路切換制御部２２２Ａの動作結果に対応し、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して、第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌを生成するＣＭＬクロック生成部２２４Ａとを備える。
【００５３】
ここで、電流経路切換制御部２２２Ａは、ゲートに印加される第１のレベルを基準としてスイングする第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、ドレーンに接続された第２の電流経路切換ノード／ＣＭＬ＿ＴＲＡＮＳ＿ＮＤとソースに接続された電流経路共通ノードＣＯＭＮ２との接続を制御する第１の電流経路選択ＮＭＯＳトランジスタＴＮ２と、ゲートに印加される第１のレベルを基準としてスイングする第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、ドレーンに接続された第１の電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿Ｎとソースに接続された電流経路共通ノードＣＯＭＮ２との接続を制御する第２の電流経路選択ＮＭＯＳトランジスタＴＮ１と、電流経路共通ノードＣＯＭＮ２から接地電圧ＶＳＳ端に設定された大きさの電流をシンキングさせる電流経路シンキング電流源ＩＣＳ＿ＴＮとを備える。
【００５４】
また、ＣＭＬクロック生成部２２４Ａは、第１の電源電圧ＶＤＤ１端から第２の電流経路切換ノード／ＣＭＬ＿ＴＲＡＮＳ＿ＮＤに第１のソーシング電流を流す第１の電流経路ソーシング電流源ＩＣＳ＿ＴＰ２と、ゲートに印加される設定されたレベルを有するカスケード電圧ＶＣＡＳに応じて、ソースに接続された第２の電流経路切換ノード／ＣＭＬ＿ＴＲＡＮＳ＿ＮＤとドレーンに接続された第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２との間をカスケード接続する第１のカスケードＰＭＯＳトランジスタＴＰ２と、第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２と接地電圧ＶＳＳ端との間に接続されて、第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して出力される第２のレベルを基準としてスイングする第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｌのスイング幅を調整する第１の抵抗Ｒ４と、第１の電源電圧ＶＤＤ１端から第１の電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤに第２のソーシング電流を流す第２の電流経路ソーシング電流源ＩＣＳ＿ＴＰ１と、ゲートに印加される設定されたレベルを有するカスケード電圧ＶＣＡＳに応じて、ソースに接続された第１の電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤとドレーンに接続された第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２との間をカスケード接続する第２のカスケードＰＭＯＳトランジスタＴＰ１と、第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２と接地電圧ＶＳＳ端との間に接続されて、第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して出力される第２のレベルを基準としてスイングする第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌのスイング幅を調整する第２の抵抗Ｒ３とを備える。
【００５５】
このとき、電流経路シンキング電流源ＩＣＳ＿ＴＮを介して電流経路共通ノードＣＯＭＮ２から接地電圧ＶＳＳ端に流れるシンキング電流と、第１の電流経路ソーシング電流源ＩＣＳ＿ＴＰ２を介して第１の電源電圧ＶＤＤ１から第２の電流経路切換ノード／ＣＭＬ＿ＴＲＡＮＳ＿ＮＤに流れるソーシング電流と、第２の電流経路ソーシング電流源ＩＣＳ＿ＴＰ１を介して第１の電源電圧ＶＤＤ１から第１の電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤに流れるソーシング電流とは、互いに同じ大きさを有する状態になるように、設計者によってシンキング電流源ＩＣＳ＿ＴＮと第１の電流経路ソーシング電流源および第２の電流経路ソーシング電流源ＩＣＳ＿ＴＰ２、ＩＣＳ＿ＴＰ１の状態がセットされていなければならない。
【００５６】
前述した本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の動作を、図３Ｃを参照して説明すれば、次のとおりである。
【００５７】
まず、第１の電源電圧ＶＤＤ１のレベルが２．１Ｖとすれば、ＣＭＬクロック生成バッファリング部２００Ａから出力されるＣＭＬ領域でスイングする信号ＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐのスイング幅は０．４Ｖ、スイング範囲は２．１Ｖ〜１．７Ｖとなる。
【００５８】
このとき、ＣＭＬクロック生成バッファリング部２００Ａから出力されるＣＭＬ領域でスイングする第１の信号ＣＭＬ＿ＴＲＡＮＳ＿Ｐが２．１Ｖであり、ＣＭＬクロック生成バッファリング部２００Ａから出力されるＣＭＬ領域でスイングする第２の信号／ＣＭＬ＿ＴＲＡＮＳ＿Ｐが１．７Ｖと仮定すれば、スイングレベル切換部２２０Ａの構成要素のうち、電流経路切換制御部２２２Ａに備えられた第１の電流経路選択ＮＭＯＳトランジスタＴＮ２はターンオンされ、第２の電流経路選択ＮＭＯＳトランジスタＴＮ１はターンオフされ、それにより、第１の電源電圧ＶＤＤ１端から第１の電流経路ソーシング電流源ＩＣＳ＿ＴＰ２を介して第２の電流経路切換ノード／ＣＭＬ＿ＴＲＡＮＳ＿ＮＤに提供されていたソーシング電流は、シンキング電流源ＩＣＳ＿ＴＮおよび電流経路共通ノードＣＯＭＮ２を介して接地電圧ＶＳＳ端にそのまま流れてしまい、第１の電源電圧ＶＤＤ１端から第２の電流経路ソーシング電流源ＩＣＳ＿ＴＰ１を介して第１の電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤに提供されていたソーシング電流は、第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２に提供されるので、電圧分配の法則が適用され、第２の抵抗Ｒ３の大きさによって第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌのスイング幅を調整する動作を行うようになる。したがって、第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２から出力される第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌは、第１の電源電圧ＶＤＤ１より低い特定の電圧レベルになり、理想的には０．４Ｖになる。逆に、電流が全く供給されない第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２から出力される第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｌは、接地電圧と同じレベルになり、理想的には０Ｖになる。
【００５９】
同様に、ＣＭＬクロック生成バッファリング部２００Ａから出力されるＣＭＬ領域でスイングする第１の信号ＣＭＬ＿ＴＲＡＮＳ＿Ｐが１．７Ｖであり、ＣＭＬクロック生成バッファリング部２００Ａから出力されるＣＭＬ領域でスイングする第２の信号／ＣＭＬ＿ＴＲＡＮＳ＿Ｐが２．１Ｖであると仮定すれば、スイングレベル切換部２２０Ａの構成要素のうち、電流経路切換制御部２２２Ａに備えられた第１の電流経路選択ＮＭＯＳトランジスタＴＮ２はターンオフされ、第２の電流経路選択ＮＭＯＳトランジスタＴＮ１はターンオンされる。それにより、第１の電源電圧ＶＤＤ１端から第２の電流経路ソーシング電流源ＩＣＳ＿ＴＰ１を介して第１の電流経路切換ノードＣＭＬ＿ＴＲＡＮＳ＿ＮＤに提供されていたソーシング電流は、シンキング電流源ＩＣＳ＿ＴＮと電流経路共通ノードＣＯＭＮ２とを介して接地電圧ＶＳＳ端にそのまま流れてしまい、第１の電源電圧ＶＤＤ１端から第１の電流経路ソーシング電流源ＩＣＳ＿ＴＰ２を介して第２の電流経路切換ノード／ＣＭＬ＿ＴＲＡＮＳ＿ＮＤに提供されていたソーシング電流は、第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２に提供されるので、電圧分配の法則が適用され、第１の抵抗Ｒ４の大きさによって第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｌのスイング幅を調整する動作を行うようになる。したがって、第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２から出力される第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｌは、第１の電源電圧ＶＤＤ１より低い特定の電圧レベルになり、理想的には０．４Ｖになる。逆に、電流が全く供給されない第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２から出力される第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌは、接地電圧と同じレベルになり、理想的には０Ｖになる。このように、スイングレベル切換部２２０ＡのＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２から出力されるクロックは、スイング幅が０．４Ｖ、スイング範囲が０．４Ｖ〜０Ｖとなる。
【００６０】
前述したように、スイングレベル切換部２２０Ａによって、そのスイング範囲が第１の電源電圧ＶＤＤ１のレベルに近い方に偏らず、接地電圧ＶＳＳのレベルに近い方に偏ると、第２の電源電圧ＶＤＤ２のレベルが第１の電源電圧ＶＤＤ１のレベルより高いか否かに関係なく、ＣＭＬクロック伝達バッファリング部２４０Ａに備えられたＰＭＯＳトランジスタＭＰ１、ＭＰ２をターンオンまたはターンオフすることができ、それにより、ＣＭＬクロック伝達バッファリング部２４０Ａでは、正常にＣＭＬ領域でスイングする信号ＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴが生成されるので、成功裏に電源電圧のレベルシフト動作を行うことができるようになる。
【００６１】
図３Ｂは、図２に示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧のレベルをシフトするために用いられる他の回路を詳細に示した回路図である。
【００６２】
同図に示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の詳細な構成において、スイングレベル切換部３２０Ｂを除いては（即ち、ＣＭＬクロック生成バッファリング部３００ＢおよびＣＭＬクロック伝達バッファリング部３４０Ｂが）、図３Ａに示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の構成と全く同一であることが分かる。したがって、ここでは、図３Ｂに示されたスイングレベル切換部３２０Ｂの構成のみを説明する。
【００６３】
まず、図３Ｂに示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧のレベルをシフトするために用いられる回路の構成要素のうち、スイングレベル切換部３２０Ｂがシングル方式で提供される場合を説明すると、スイングレベル切換部３２０Ｂは、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐの電圧レベルを、設定されたレベルの分だけ減圧して、ＣＭＬ減圧クロックＣＭＬ＿ＴＲＡＮＳ＿Ｍ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｍとして出力する電圧レベル減圧部３２２Ｂと、ＣＭＬ減圧クロックＣＭＬ＿ＴＲＡＮＳ＿Ｍ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｍに応じて、第１の電源電圧ＶＤＤ１端を介して提供される電流のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２（接地電圧ＶＳＳ端との間に設定された値を有する抵抗Ｒ３、Ｒ４が接続される）への提供をオン・オフ制御することにより、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して、第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌを生成するＣＭＬクロック生成部３２４Ｂとを備える。
【００６４】
ここで、電圧レベル減圧部３２２Ｂは、ゲートに印加される第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、ドレーンに接続された第１の電源電圧ＶＤＤ１端とソースに接続された減圧クロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ４、／ＣＭＬ＿ＯＵＴ＿ＮＤ４との間をソースフォロー（ｓｏｕｒｃｅ  ｆｏｌｌｏｗ）接続することにより、減圧クロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ４、／ＣＭＬ＿ＯＵＴ＿ＮＤ４を介してＣＭＬ減圧クロックＣＭＬ＿ＴＲＡＮＳ＿Ｍ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｍを出力するソースフォローＮＭＯＳトランジスタＴＮ１、ＴＮ２と、減圧クロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ４、／ＣＭＬ＿ＯＵＴ＿ＮＤ４から接地電圧ＶＳＳ端にシンキング電流を流す減圧シンキング電流源ＩＣＳ＿ＴＮ１、ＩＣＳ＿ＴＮ２とを備える。
【００６５】
参考までに、電圧レベル減圧部３２２Ｂでは、ソースフォローイング動作を介して、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐのスイング基準レベルを減圧することができ、減圧される電圧レベルの大きさは、ソースフォローＮＭＯＳトランジスタＴＮ１、ＴＮ２のサイズを変えることによって決定することができる。
【００６６】
そして、ＣＭＬクロック生成部３２４Ｂは、第１の電源電圧ＶＤＤ１端からクロック生成共通ノードＣＯＭＮ２にソーシング電流を流すクロック生成ソーシング電流源ＩＣＳ＿ＴＰと、ゲートに印加されるＣＭＬ減圧クロックＣＭＬ＿ＴＲＡＮＳ＿Ｍ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｍに応じて、ソースに接続されたクロック生成共通ノードＣＯＭＮ２とドレーンに接続されたＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２との接続を制御するクロック生成ＰＭＯＳトランジスタＴＰ１、ＴＰ２と、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２と接地電圧ＶＳＳ端との間に接続されて、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して出力される第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌのスイング幅を調整する抵抗Ｒ３、Ｒ４とを備える。
【００６７】
このとき、減圧シンキング電流源ＩＣＳ＿ＴＮ１、ＩＣＳ＿ＴＮ２を介して減圧クロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ４、／ＣＭＬ＿ＯＵＴ＿ＮＤ４から接地電圧ＶＳＳ端に流れるシンキング電流と、バッファリングソーシング電流源ＩＣＳ＿ＴＰを介して第１の電源電圧ＶＤＤ１端からクロック生成共通ノードＣＯＭＮ２に流れるソーシング電流とは、互いに同じ大きさを有する状態になるように、減圧シンキング電流源ＩＣＳ＿ＴＮ１、ＩＣＳ＿ＴＮ２とバッファリングソーシング電流源ＩＣＳ＿ＴＰとの状態がセットされていなければならない。
【００６８】
次に、スイングレベル切換部３２０Ｂがディファレンシャル方式で提供される場合を説明すると、スイングレベル切換部３２０Ｂは、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐの電圧レベルを、設定されたレベルの分だけ減圧して、ＣＭＬ減圧クロックＣＭＬ＿ＴＲＡＮＳ＿Ｍ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｍとして出力する電圧レベル減圧部３２２Ｂと、ＣＭＬ減圧クロックＣＭＬ＿ＴＲＡＮＳ＿Ｍ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｍに応じて、第１の電源電圧ＶＤＤ１端を介して提供される電流のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２（接地電圧ＶＳＳ端との間に設定された値を有する抵抗Ｒ３、Ｒ４が接続される）への提供をオン・オフ制御することにより、ＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２、／ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して、第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌを生成するＣＭＬクロック生成部３２４Ｂとを備える。
【００６９】
ここで、電圧レベル減圧部３２２Ｂは、ゲートに印加される第１のレベルを基準としてスイングする第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、ドレーンに接続された第１の電源電圧ＶＤＤ１端とソースに接続された第２の減圧クロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ４との間をソースフォロー接続することにより、第２の減圧クロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ４を介して、第２のＣＭＬ減圧クロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｍを出力する第１のソースフォローＮＭＯＳトランジスタＴＮ２と、ゲートに印加される第１のレベルを基準としてスイングする第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｐに応じて、ドレーンに接続された第１の電源電圧ＶＤＤ１端とソースに接続された第１の減圧クロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ４との間をソースフォロー接続することにより、第１の減圧クロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ４を介して、第１のＣＭＬ減圧クロックＣＭＬ＿ＴＲＡＮＳ＿Ｍを出力する第２のソースフォローＮＭＯＳトランジスタＴＮ１と、第２の減圧クロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ４から接地電圧ＶＳＳ端に第１のシンキング電流を流す第１の減圧シンキング電流源ＩＣＳ＿ＴＮ２と、第１の減圧クロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ４から接地電圧ＶＳＳ端に第２のシンキング電流を流す第２の減圧シンキング電流源ＩＣＳ＿ＴＮ１とを備える。
【００７０】
参考までに、電圧レベル減圧部３２２Ｂでは、ソースフォローイング動作を介して、第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐのスイング基準レベルを減圧することができ、減圧される電圧レベルの大きさは、ソースフォローＮＭＯＳトランジスタＴＮ１、ＴＮ２のサイズを変えることによって決定することができる。
【００７１】
そして、ＣＭＬクロック生成部３２４Ｂは、第１の電源電圧ＶＤＤ１端からクロック生成共通ノードＣＯＭＮ２にソーシング電流を流すクロック生成ソーシング電流源ＩＣＳ＿ＴＰと、ゲートに印加される第２のＣＭＬ減圧クロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｍに応じて、ソースに接続されたクロック生成共通ノードＣＯＭＮ２とドレーンに接続された第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２との接続を制御する第１のクロック生成ＰＭＯＳトランジスタＴＰ２と、ゲートに印加される第１のＣＭＬ減圧クロックＣＭＬ＿ＴＲＡＮＳ＿Ｍに応じて、ソースに接続されたクロック生成共通ノードＣＯＭＮ２とドレーンに接続された第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２との接続を制御する第２のクロック生成ＰＭＯＳトランジスタＴＰ１と、第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２と接地電圧ＶＳＳ端との間に接続されて、第１のＣＭＬクロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して出力される第２のレベルを基準としてスイングする第１のＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌのスイング幅を調整する第１の抵抗Ｒ４と、第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２と接地電圧ＶＳＳ端との間に接続されて、第２のＣＭＬクロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ２を介して出力される第２のレベルを基準としてスイングする第２のＣＭＬクロック／ＣＭＬ＿ＴＲＡＮＳ＿Ｌのスイング幅を調整する第２の抵抗Ｒ３とを備える。
【００７２】
このとき、第１の減圧シンキング電流源ＩＣＳ＿ＴＮ２を介して、第２の減圧クロック出力端／ＣＭＬ＿ＯＵＴ＿ＮＤ４から接地電圧ＶＳＳ端に流れる第１のシンキング電流と、第２の減圧シンキング電流源ＩＣＳ＿ＴＮ１を介して、第１の減圧クロック出力端ＣＭＬ＿ＯＵＴ＿ＮＤ４から接地電圧ＶＳＳ端に流れる第２のシンキング電流と、バッファリングソーシング電流源ＩＣＳ＿ＴＰを介して第１の電源電圧ＶＤＤ１端からクロック生成共通ノードＣＯＭＮ２に流れるソーシング電流とは、互いに同じ大きさを有する状態になるように、第１の減圧シンキング電流源ＩＣＳ＿ＴＮ２と、第２の減圧シンキング電流源ＩＣＳ＿ＴＮ１と、バッファリングソーシング電流源ＩＣＳ＿ＴＰとの状態がセットされていなければならない。
【００７３】
前述したように、図３Ｂに示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の構成は、図３Ａに示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の構成と極めて類似し、かつ、目標とする動作もまた類似している。ただし、図３Ａに示された回路では、電流が流れる方向を適宜調整するフォールディッドカスケード増幅（ｆｏｌｄｅｄ−ｃａｓｃａｄｅ  ａｍｐｌｉｆｉｅｒ）方法を利用して、ＣＭＬ領域でスイングする信号の基準電圧レベルを変動させるの対して、図３Ｂに示された回路では、入力される信号の電圧レベルを人為的に立下げるソースフォロー方法を利用して、ＣＭＬ領域でスイングする信号の基準電圧レベルを変動させるという点のみが異なる。
【００７４】
そして、前述したように、図３Ａおよび図３Ｂに示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトするために用いられる回路の動作結果によって出力された、ＣＭＬ領域でスイングする信号ＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴは、そのスイング範囲が接地電圧ＶＳＳのレベルに偏った状態で設定されたスイング幅を有することが予想できる。
【００７５】
ところが、一般的に、「ＣＭＬ領域でスイングする信号」といえば、そのスイング範囲が電源電圧ＶＤＤのレベルに偏った状態で設定されたスイング幅を有する信号を意味する。すなわち、一般的な半導体装置においては、「ＣＭＬ領域でスイングする信号」を用いるときに、そのスイング範囲が接地電圧ＶＳＳのレベルに偏った状態で設定されたスイング幅を有する信号を用いるのではなく、そのスイング範囲が電源電圧ＶＤＤのレベルに偏った状態で設定されたスイング幅を有する信号を用いる。
【００７６】
したがって、図３Ａおよび図３Ｂに示された本発明の実施形態に係る半導体装置において、ＣＭＬ領域でスイングする信号ＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴのスイング範囲を、接地電圧ＶＳＳのレベルに偏った状態から電源電圧ＶＤＤのレベルに偏った状態になるようにするための過程が必要となり得る。
【００７７】
上記のような過程に必要な回路は実質的に既に図２に提示されている。すなわち、図３Ａに示されたスイングレベル切換部２２０Ａの構成において、ＮＭＯＳトランジスタＴＮ１、ＴＮ２とＰＭＯＳトランジスタＴＰ１、ＴＰ２との役割を逆にすれば、前述した動作を行うことが可能になる。
【００７８】
上記の構成を図４を参照してさらに具体的に説明すると、第１の電源電圧ＶＤＤ１を電源として用い、ソースクロックＣＭＬ＿ＩＮ、／ＣＭＬ＿ＩＮをバッファリングして第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ１、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐ１を生成するＣＭＬクロック生成バッファリング部４００と、第１の電源電圧ＶＤＤ１を電源として用い、ＣＭＬクロック生成バッファリング部４００から伝達される第１のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｐ１、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐ１の入力を受けて、そのスイング基準レベルを、第１のレベルより低い第２のレベルに切り換えて信号ＣＭＬ＿ＴＲＡＮＳ＿Ｌ１、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌ１として出力する第１のスイングレベル切換部４２０と、第２の電源電圧ＶＤＤ２を電源として用い、第１のスイングレベル切換部４２０から伝達される第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ１、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌ１の入力を受けて、そのスイング基準レベルを、第２のレベルより高い第３のレベルに切り換えて出力する第２のスイングレベル切換部４６０とを備えるようにすることができる。
【００７９】
また、第１のスイングレベル切換部４２０と第２のスイングレベル切換部４６０との間には、図３Ａに示されたＣＭＬクロック伝達バッファリング部２４０Ａと類似した形態の詳細回路構成を有する第１のＣＭＬクロック伝達バッファリング部４４０をさらに備えることができる。すなわち、第２の電源電圧ＶＤＤ２を電源として用い、第１のスイングレベル切換部４２０から伝達される第２のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ１、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌ１をバッファリングして、第２のスイングレベル切換部４６０に、ＣＭＬ＿ＴＲＡＮＳ＿Ｐ２、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐ２として伝達する第１のＣＭＬクロック伝達バッファリング部４４０をさらに備えることができる。
【００８０】
また、第２のスイングレベル切換部４６０の出力端には、図３Ａに示されたＣＭＬクロック生成バッファリング部２００Ａと類似した形態の構成を有する第２のＣＭＬクロック伝達バッファリング部４８０をさらに備えることができる。すなわち、第２の電源電圧ＶＤＤ２を電源として用い、第２のスイングレベル切換部４６０から伝達される第３のレベルを基準としてスイングするＣＭＬクロックＣＭＬ＿ＴＲＡＮＳ＿Ｌ２、／ＣＭＬ＿ＴＲＡＮＳ＿Ｌ２をバッファリングして、設定された動作を行う内部回路（図示せず）にＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴとして伝達する第２のＣＭＬクロック伝達バッファリング部４８０をさらに備えることができる。
【００８１】
そして、図４に示すように、前述した構成において、第１のレベルと第３のレベルとは、互いに同じ大きさであることもあり、第１のレベルが第３のレベルよりさらに高いこともあり、第１のレベルが第３のレベルよりさらに低いこともある。すなわち、第１のレベルと第３のレベルとは互いに従属する関係ではないため、第１の電源電圧ＶＤＤ１が第２の電源電圧ＶＤＤ２より高いこともあり、第１の電源電圧ＶＤＤ１が第２の電源電圧ＶＤＤ２より低いこともある。
【００８２】
そして、図４に示された回路の動作を図５を参照して説明すれば、次のとおりである。
【００８３】
まず、第１の電源電圧ＶＤＤ１のレベルが２．１Ｖであるとすれば、ＣＭＬクロック生成バッファリング部４００から出力されるＣＭＬ領域でスイングする信号ＣＭＬ＿ＴＲＡＮＳ＿Ｐ１、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐ１のスイング幅は０．４Ｖ、スイング範囲は２．１Ｖ〜１．７Ｖになる。
【００８４】
このように、スイング幅が０．４Ｖ、スイング範囲が２．１Ｖ〜１．７ＶであるＣＭＬ領域でスイングする信号ＣＭＬ＿ＴＲＡＮＳ＿Ｐ１、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐ１を、図３Ａに示されたスイングレベル切換部２２０Ａと同一の動作を行う第１のスイングレベル切換部４２０（ＣＭＬクロック生成バッファリング部４００と同様に、第１の電源電圧ＶＤＤ１を電源として用いる）に提供して、スイング基準レベルを切り換える動作を行うと、第１のスイングレベル切換部４２０では、スイング幅が０．４Ｖ、スイング範囲が０．４Ｖ〜０ＶであるＣＭＬ領域でスイングする信号ＣＭＬ＿ＴＲＡＮＳ＿Ｐ２、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐ２を出力するようになる。
【００８５】
そして、スイング幅が０．４Ｖであり、スイング範囲が０．４Ｖ〜０ＶであるＣＭＬ領域でスイングする信号ＣＭＬ＿ＴＲＡＮＳ＿Ｐ２、／ＣＭＬ＿ＴＲＡＮＳ＿Ｐ２を、図３Ａに示されたスイングレベル切換部２２０Ａと反対の動作を行う第２のスイングレベル切換部４６０（第１のスイングレベル切換部４２０と同一の電源電圧を用いない。ここでは、第２の電源電圧ＶＤＤ２を用いるものと仮定する）に提供して、スイング基準レベルを切り換える動作を行うと、第２のスイングレベル切換部４６０では、スイング幅が０．４Ｖ、スイング範囲が１．２Ｖ〜０．８ＶであるＣＭＬ領域でスイングする信号ＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴを出力するようになる。
【００８６】
前述したように、互いに反対の動作を行うものの、提供される電源電圧のレベルが互いに異なる第１のスイングレベル切換部４２０と第２のスイングレベル切換部４６０とを共に用いると、ＣＭＬ領域でスイングする信号ＣＭＬ＿ＩＮ、／ＣＭＬ＿ＩＮのスイング領域を変えずに、そのままＣＭＬ領域でスイングする状態で安定的に電源電圧のレベルシフト動作を行うことができるだけでなく、入力されるＣＭＬ領域でスイングする信号ＣＭＬ＿ＩＮ、／ＣＭＬ＿ＩＮと、出力されるＣＭＬ領域でスイングする信号ＣＭＬ＿ＯＵＴ、／ＣＭＬ＿ＯＵＴとが、共に電源電圧（ＶＤＤ１又はＶＤＤ２）レベルの方に偏ってスイングする状態になるようにすることができる。
【００８７】
以上で説明したように、本発明を適用すれば、ＣＭＬ領域でスイングする信号の電源電圧のレベルシフト動作を行う過程の中間に、ＣＭＬ領域でスイングする信号のスイングレベルを適宜移動させる動作を追加することによって、スイング領域を変換する必要なく、ＣＭＬ領域でスイングする信号の電源電圧レベルをシフトすることができる。
【００８８】
これにより、ＣＭＬ領域でスイングする信号の電源電圧をレベルシフトする過程でジッタが発生したり、デューティ比が歪んだりする現象を最小化できるという効果がある。
【００８９】
以上で説明した本発明は、前述した実施形態及び添付図面によって限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形、及び変更が可能であることが、本発明の属する技術分野における通常の知識を有した者にとって明白であろう。
【００９０】
例えば、前述した実施形態で例示した論理ゲートおよびトランジスタは、入力される信号の極性に応じて、その位置および種類が異なるように実現されるべきであろう。
【符号の説明】
【００９１】
１００              ＣＭＯＳ電圧レベルシフタ
１２０、１４０      ＣＭＬバッファ
２００、２００Ａ、３００Ｂ、４００
ＣＭＬクロック生成バッファリング部
２４０Ａ、３４０Ｂ  ＣＭＬクロック伝達バッファリング部
４２０              第１のスイングレベル切換部
４６０              第２のスイングレベル切換部
２２０Ａ、３２０Ｂ    スイングレベル切換部
２２２Ａ              電流経路切換制御部
２２４Ａ、３２４Ｂ    ＣＭＬクロック生成部
３２２Ｂ              電圧レベル減圧部
４４０                第１のＣＭＬクロック伝達バッファリング部
４８０                第２のＣＭＬクロック伝達バッファリング部
【図１Ａ】
2011114858.tif 000003
【図１Ｂ】
2011114858.tif 000004
【図２】
2011114858.tif 000005
【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
2011114858.tif 000009
【図５】
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