(57)【要約】【課題】ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化する。【解決手段】素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）と、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５を有する。更に、ゲート溝４内及びゲート溝４の周囲縁部に形成されたゲート６を有する。ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定され、且つ、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。チャネル幅方向Ｄにおいて、ゲート溝４と素子分離領域３との間に、一対の拡散領域５を繋ぐ半導体領域（シリコン領域２０）を有している。【選択図】図２
2011114078.tif 000002
【特許請求の範囲】
【請求項１】
素子形成領域を他の領域と分離する素子分離領域が形成された基板と、
前記素子形成領域に形成されたゲート溝と、
前記素子形成領域に前記ゲート溝を挟んで離間して形成された一対の拡散領域と、
前記ゲート溝内及び前記ゲート溝の周囲縁部に形成されたゲートと、
を有し、
前記ゲート溝は、チャネル幅方向ではその開口端の形状が前記素子分離領域により画定され、且つ、チャネル長方向では前記一対の拡散領域にそれぞれ接するように形成され、
チャネル幅方向において、前記ゲート溝と前記素子分離領域との間に、前記一対の拡散領域を繋ぐ半導体領域を有していることを特徴とする半導体装置。
【請求項２】
前記半導体領域は、前記素子分離領域の側面と前記ゲート溝の側壁との間に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体領域は、深い位置ほどチャネル幅方向に広くなっていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体領域を介して前記ゲート溝と対向する前記素子分離領域の側面は、深い位置ほど前記ゲート溝から遠ざかるように傾斜していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体領域を介して前記素子分離領域と対向する前記ゲート溝の側壁は、深い位置ほど前記素子分離領域から遠ざかるように傾斜していることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記一対の拡散領域の各々は、ソース・ドレイン拡散領域と、前記ソース・ドレイン拡散領域よりも不純物濃度が低濃度のオフセット拡散領域と、を含んで構成され、
前記オフセット拡散領域が前記ゲート溝よりも深く形成されていることを特徴とする請求項２乃至５の何れか一項に記載の半導体装置。
【請求項７】
前記ゲート溝は、チャネル幅方向ではその両側壁が前記素子形成領域により画定され、チャネル長方向では前記一対の拡散領域にそれぞれ接するように形成され、且つ、前記一対の拡散領域よりも深く形成され、
前記半導体領域は、前記素子分離領域の底面と前記ゲート溝の側壁との間に位置していることを特徴とする請求項１に記載の半導体装置。
【請求項８】
チャネル幅方向における前記ゲート溝の幅が、前記素子形成領域における前記ゲート溝の形成箇所以外の部分のチャネル幅方向における幅と略等しいことを特徴とする請求項１乃至７の何れか一項に記載の半導体装置。
【請求項９】
素子分離領域を基板に形成して素子形成領域を他の領域と分離する第１工程と、
前記素子形成領域に、オフセット拡散領域と、ソース・ドレイン拡散領域と、の何れかとなる拡散領域を形成する第２工程と、
前記素子形成領域をエッチングすることによりゲート溝を形成する第３工程と、
前記ゲート溝内及び前記ゲート溝の周囲縁部にゲートを形成する第４工程と、
を有し、
前記第３工程では、チャネル幅方向では前記ゲート溝の開口端の形状が前記素子分離領域により画定され、且つ、チャネル長方向における前記ゲート溝の両側壁が前記拡散領域の一部分をエッチングしたエッチング界面となるように前記ゲート溝を形成し、該ゲート溝を挟んで一対の拡散領域を離間して設け、
且つ、チャネル幅方向において、前記ゲート溝と前記素子分離領域との間に、前記一対の拡散領域を繋ぐ半導体領域が形成されるように前記第１及び第３工程を行うことを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体領域が前記素子分離領域の側面と前記ゲート溝の側壁との間に位置するように、前記第１及び第３工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記第２工程では前記素子形成領域に前記オフセット拡散領域を形成し、
前記第２工程の後で、前記オフセット拡散領域に該オフセット拡散領域よりも不純物濃度が高濃度のソース・ドレイン拡散領域を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記オフセット拡散領域を前記ゲート溝よりも深く形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第３工程では、チャネル幅方向では前記ゲート溝の両側壁が前記素子形成領域により画定され、且つ、前記ゲート溝が前記拡散領域よりも深くなるように、前記ゲート溝を形成し、
前記半導体領域が前記素子分離領域の底面と前記ゲート溝の側壁との間に位置するように、前記第１及び第３工程を行うことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１４】
前記第２工程では、一対の拡散領域を相互に離間して前記素子形成領域に形成し、
前記第３工程では、チャネル長方向における前記ゲート溝の両側壁が、前記第２工程で形成した前記一対の拡散領域において相互に対向する部位をそれぞれエッチングしたエッチング界面となるように、前記ゲート溝を形成することを特徴とする請求項９乃至１３の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置には常に小型化の要求があり、溝型のＭＯＳトランジスタもその例外ではない。
【０００３】
特許文献１には、素子分離領域により分離された活性領域に、素子分離領域に対して自己整合的にゲート溝を形成し、このゲート溝内にゲート電極を形成する溝型チャネル構造のＭＯＳトランジスタが記載されている。
【０００４】
また、特許文献２にも、素子分離領域に対して自己整合的にゲート溝を形成する溝型チャネル構造のＭＯＳトランジスタが記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２７００４９号公報
【特許文献２】特開平１１−２４３１９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１では、素子分離領域に対して自己整合的にゲート溝を形成するため、チャネル幅方向におけるＭＯＳトランジスタの寸法の小型化が可能であるものと思われる。しかしながら、特許文献１では、ＭＯＳトランジスタのチャネル領域は、ゲート溝の下側にのみ形成されるため、ＭＯＳトランジスタのオン電流低下が懸念される。
【０００７】
また、特許文献２では、素子分離領域に対して自己整合的にゲート溝を形成しているが、チャネル幅方向におけるゲート溝の幅が素子形成領域の幅よりも広がるように、ゲート溝を形成している。このため、ゲート溝の側壁が素子形成領域から離れているので、ゲート溝の側壁に沿ってチャネル領域を形成することが困難となり、ゲート溝の下側にのみチャネル領域が形成されると思われる。よって、ＭＯＳトランジスタのオン電流低下が懸念される。また、チャネル幅方向におけるＭＯＳトランジスタの寸法が大きくなってしまう。
【０００８】
このように、ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化することは困難だった。
【課題を解決するための手段】
【０００９】
本発明は、素子形成領域を他の領域と分離する素子分離領域が形成された基板と、
前記素子形成領域に形成されたゲート溝と、
前記素子形成領域に前記ゲート溝を挟んで離間して形成された一対の拡散領域と、
前記ゲート溝内及び前記ゲート溝の周囲縁部に形成されたゲートと、
を有し、
前記ゲート溝は、チャネル幅方向ではその開口端の形状が前記素子分離領域により画定され、且つ、チャネル長方向では前記一対の拡散領域にそれぞれ接するように形成され、
チャネル幅方向において、前記ゲート溝と前記素子分離領域との間に、前記一対の拡散領域を繋ぐ半導体領域を有していることを特徴とする半導体装置を提供する。
【００１０】
この半導体装置によれば、ゲート溝は、チャネル幅方向ではその開口端の形状が素子分離領域により画定されている。つまり、ゲート溝は、チャネル幅方向において、素子分離領域に対して自己整合的に形成されている。このため、チャネル幅方向において、ゲート溝の周囲に余分なマージンが不要となり、ＭＯＳトランジスタの面積縮小が可能となる。また、チャネル幅方向において、ゲート溝と素子分離領域との間には、一対の拡散領域を繋ぐ半導体領域を有しているので、ゲート溝の下側だけでなくチャネル幅方向においてゲート溝と素子分離領域との間にもチャネル領域を形成することができる。すなわち、ゲート溝の側壁に沿う領域にもチャネル領域を形成することができる。よって、ＭＯＳトランジスタのオン電流を十分に流すことができる。つまり、ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化することができる。
また、ゲート溝は、チャネル長方向では一対の拡散領域にそれぞれ接するように形成されている。つまり、ゲート溝は、チャネル長方向において、一対の拡散領域に対してそれぞれ自己整合的に形成されている。このため、チャネル長方向において、ゲート溝の周囲に余分なマージンが不要となり、ＭＯＳトランジスタの面積縮小が可能となる。
【００１１】
また、本発明は、素子分離領域を基板に形成して素子形成領域を他の領域と分離する第１工程と、
前記素子形成領域に、オフセット拡散領域と、ソース・ドレイン拡散領域と、の何れかとなる拡散領域を形成する第２工程と、
前記素子形成領域をエッチングすることによりゲート溝を形成する第３工程と、
前記ゲート溝内及び前記ゲート溝の周囲縁部にゲートを形成する第４工程と、
を有し、
前記第３工程では、チャネル幅方向では前記ゲート溝の開口端の形状が前記素子分離領域により画定され、且つ、チャネル長方向における前記ゲート溝の両側壁が前記拡散領域の一部分をエッチングしたエッチング界面となるように前記ゲート溝を形成し、該ゲート溝を挟んで一対の拡散領域を離間して設け、
且つ、チャネル幅方向において、前記ゲート溝と前記素子分離領域との間に、前記一対の拡散領域を繋ぐ半導体領域が形成されるように前記第１及び第３工程を行うことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１２】
本発明によれば、ＭＯＳトランジスタのオン電流を低下させずにＭＯＳトランジスタを小型化することができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係る半導体装置の平面図である。
【図２】第１の実施形態に係る半導体装置の断面図である。
【図３】第１の実施形態に係る半導体装置の平面図である。
【図４】第１の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図５】第１の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図６】第１の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図７】第１の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図８】第２の実施形態に係る半導体装置の断面図である。
【図９】第２の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図１０】第２の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図１１】第２の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図１２】第２の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図１３】第３の実施形態に係る半導体装置の平面図である。
【図１４】第３の実施形態に係る半導体装置の断面図である。
【図１５】第３の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図１６】第３の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図１７】第３の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図１８】第３の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【図１９】第３の実施形態に係る半導体装置の製造方法を示す一連の工程図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施形態について、図面を用いて説明する。なお、すべての図面において、同様の構成要素には同一の符号を付し、適宜に説明を省略する。
【００１５】
〔第１の実施形態〕
図１は第１の実施形態に係る半導体装置１００の平面図、図２は半導体装置１００の断面図である。なお、図２（ａ）は図１のＡ−Ａ矢視断面図、図２（ｂ）は図１のＢ−Ｂ矢視断面図、図２（ｃ）は図１のＣ−Ｃ矢視断面図である。図３は図１よりも広範囲における半導体装置１００の平面図である。
【００１６】
本実施形態に係る半導体装置１００は、素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）を有している。更に、半導体装置１００は、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５と、ゲート溝４内及びゲート溝４の周囲縁部に形成されたゲート６と、を有している。
ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定され、且つ、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。
半導体装置１００は、更に、チャネル幅方向Ｄにおいて、ゲート溝４と素子分離領域３との間に、一対の拡散領域５を繋ぐ半導体領域（例えば、シリコン領域２０）を有している。
以下、詳細に説明する。
【００１７】
図１及び図２に示すように、素子分離領域３は、半導体基板１の表層部に形成されている。素子分離領域３は、素子形成領域２を除く領域に形成されて、素子形成領域２を他の領域（例えば、他の素子形成領域２）と分離させている。素子分離領域３は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）により形成されている。
素子形成領域２は、例えば、平面形状が矩形状となっている。素子形成領域２には、例えば、チャネル幅方向Ｄに対して直交するチャネル長方向Ｅにおける中央部に、ゲート溝４が形成されている。
【００１８】
更に、素子形成領域２には、チャネル長方向Ｅにおけるゲート溝４の両側に、それぞれ拡散領域５が形成されている。
この一対の拡散領域５は、チャネル長方向Ｅにおいて素子形成領域２の両端部にそれぞれ配置されている。より具体的には、一対の拡散領域５は、互いに対向している対向面５ａを除く側面が素子分離領域３に接している。つまり、拡散領域５における対向面５ａの反対側の側面５ｂ（図２（ａ））、並びに、拡散領域５におけるチャネル幅方向Ｄにおける側面５ｃ、５ｄ（図２（ｃ））は、それぞれ素子形成領域２を画定する素子分離領域３の内周壁に接している。
本実施形態の場合、拡散領域５は、例えば、ソース・ドレイン拡散領域７と、このソース・ドレイン拡散領域７よりも不純物濃度が低濃度のオフセット拡散領域８と、を含んで構成されている。オフセット拡散領域８は、チャネル長方向Ｅにおいて、ゲート溝４と素子分離領域３との間に挟まれている。ソース・ドレイン拡散領域７は、オフセット拡散領域８の上層部に形成されている。
【００１９】
図２（ａ）に示すように、ゲート溝４は、チャネル長方向Ｅにおける両側壁４ｃが、一対の拡散領域５の対向面５ａにそれぞれ接するように形成されている。つまり、ゲート溝４は、チャネル長方向Ｅでは、一対の拡散領域５に対してそれぞれ自己整合的に形成されている。
また、図２（ｂ）及び図１に示すように、ゲート溝４は、チャネル幅方向Ｄでは、少なくともその開口端４ａの形状が素子分離領域３及び素子形成領域２により画定されている。つまり、ゲート溝４は、チャネル幅方向Ｄでは素子分離領域３及び素子形成領域２に対して自己整合的に形成されている。
【００２０】
また、図２（ｂ）に示すように、チャネル幅方向（矢印Ｄ方向）におけるゲート溝４と素子分離領域３との間隔には、一部分がチャネル領域１７として機能するシリコン領域２０が形成されている。なお、シリコン領域２０は、半導体基板１の一部分である。
このシリコン領域２０は、例えば、深い位置ほどチャネル幅方向Ｄに広くなるような形状に形成されている。この形状を実現するために、例えば、シリコン領域２０を介してゲート溝４と対向する素子分離領域３の側面３ｂは、深い位置ほどゲート溝４から遠ざかるように傾斜している。更に、例えば、シリコン領域２０を介して素子分離領域３と対向するゲート溝４の側壁４ｂは、深い位置ほど素子分離領域３から遠ざかるように傾斜している。
本実施形態の場合、より具体的には、シリコン領域２０は、素子分離領域３の側面３ｂとゲート溝４の側壁４ｂとの間に位置している。すなわち、シリコン領域２０は、素子分離領域３の側面３ｂの側方、且つ、ゲート溝４の側壁４ｂの側方に位置している。
【００２１】
なお、チャネル幅方向Ｄにおけるゲート溝４の幅は、素子形成領域２におけるゲート溝４の形成箇所以外の部分（例えば、素子形成領域２における図１のＣ−Ｃ線の部分）のチャネル幅方向Ｄにおける幅と略等しい。
【００２２】
また、ゲート溝４の内周面、拡散領域５上、及び、素子分離領域３上には、ゲート絶縁膜９が形成されている。なお、図１においてはゲート絶縁膜９の図示を省略している。
【００２３】
ゲート６は、ゲート絶縁膜９をライナーとして、ゲート溝４内及びゲート溝４の周囲縁部に形成されている。すなわち、ゲート６は、ゲート溝４内を埋めているだけでなく、ゲート溝４の上方まで隆起し、且つ、ゲート溝４の周囲の拡散領域５上（図２（ａ））及び素子分離領域３上（図２（ｂ））に張り出している。
ゲート６は、例えば、ポリシリコンなどにより構成されている。
【００２４】
本実施形態の場合、ゲート溝４は、例えば、素子分離領域３と同程度の深さであるか、又は、素子分離領域３よりも若干浅い。
【００２５】
また、オフセット拡散領域８は、例えば、ゲート溝４よりも深く形成されていることが好ましい。具体的には、オフセット拡散領域８は、例えば、酸化膜換算膜厚（ＥＯＴ：Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）で３０ｎｍ以上ゲート溝４よりも深く形成されていることが好ましい。これにより、ゲート６の底部のエッジ部における電界集中を抑制し、半導体基板１とオフセット拡散領域８との接合耐圧を向上することができる。
オフセット拡散領域８も、例えば、素子分離領域３と同程度の深さに形成されているか、又は、素子分離領域３よりも若干浅く形成されている。
【００２６】
以上において、ゲート６、ゲート絶縁膜９、一対の拡散領域５及びシリコン領域２０を含むＭＯＳトランジスタ１５０が構成されている。
【００２７】
次に、本実施形態に係る半導体装置の製造方法を説明する。
図４乃至図７は本実施形態に係る半導体装置の製造方法を示す一連の工程図である。図４乃至図７の各図における（ｃ）は平面図、（ａ）は（ｃ）のＡ−Ａ矢視断面図、（ｂ）は（ｃ）のＢ−Ｂ矢視断面図である。同様に、図４乃至図７の各図における（ｆ）は平面図、（ｄ）は（ｆ）のＡ−Ａ矢視断面図、（ｅ）は（ｆ）のＢ−Ｂ矢視断面図である。
【００２８】
本実施形態に係る半導体装置の製造方法では、以下の第１乃至第４工程を行う。第１工程では、素子分離領域３を基板（半導体基板１）に形成して素子形成領域２を他の領域と分離する。第２工程では、素子形成領域２に、オフセット拡散領域と、ソース・ドレイン拡散領域と、の何れかとなる拡散領域（例えば、オフセット拡散領域８）を形成する。第３工程では、素子形成領域２をエッチングすることによりゲート溝４を形成する。第４工程では、ゲート溝４内及びゲート溝４の周囲縁部にゲート６を形成する。
第３工程では、チャネル幅方向Ｄではゲート溝４の開口端４ａの形状が素子分離領域により画定され、且つ、チャネル長方向Ｅにおけるゲート溝４の両側壁４ｃが拡散領域の一部分をエッチングしたエッチング界面となるようにゲート溝４を形成し、該ゲート溝４を挟んで一対の拡散領域を離間して設ける。
また、第１及び第３工程は、チャネル幅方向Ｄにおいて、ゲート溝４と素子分離領域３との間に、一対の拡散領域を繋ぐ半導体領域（例えば、シリコン領域２０）が形成されるように行う。
以下、詳細に説明する。
【００２９】
先ず、図４（ａ）〜（ｃ）に示すように、半導体基板１の表層部に素子分離領域３を形成する。すなわち、先ず、半導体基板１上において素子形成領域２となる領域上にマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとして半導体基板１の表層部をエッチングすることにより、半導体基板１の表層部を選択的に除去し、素子分離領域３形成用の溝１０を形成する。次に、この溝１０を埋め込むように半導体基板１の表面上に酸化膜（ＳｉＯ２）を形成する。次に、半導体基板１の表面を研磨して、この酸化膜を溝１０内に残留させる一方で、溝１０以外の半導体基板１上からは除去することにより、素子分離領域３を形成する。この素子分離領域３により、素子形成領域２が他の領域から分離される。
【００３０】
ここで、素子分離領域３形成用の溝１０のエッチングは、溝１０の面積が下側ほど狭くなるようにエッチング条件を適宜に設定して形成する。これにより、チャネル幅方向Ｄにおいて素子形成領域２を介して互いに対向する素子分離領域３の側面３ｂ（図４（ｂ））は、深い位置ほど互いに遠ざかるように傾斜する。
なお、チャネル長方向Ｅにおいて素子形成領域２を介して互いに対向する素子分離領域３の側面３ｃ（図４（ａ））も、深い位置ほど互いに遠ざかるように傾斜する。
これら側面３ｂ、３ｃの傾斜角度は、例えば、７５°以上９０°以下が好ましく、８０°以上８５°以下がより好ましい。
【００３１】
次に、図４（ｄ）〜（ｆ）に示すように、例えばＣＶＤ等により素子分離領域３上及び素子形成領域２上に酸化膜１１を形成した後で、オフセット拡散領域８を形成する。
オフセット拡散領域８を形成するには、先ず、素子分離領域３上及び素子形成領域２上にマスクパターン１２を形成する。マスクパターン１２は、オフセット拡散領域８の形成領域と対応する開口１２ａを有する。次に、マスクパターン１２の開口１２ａを介して、イオン注入法によりｎ型又はｐ型の不純物を素子形成領域２へ低濃度に注入する。更に、熱処理を行うことにより、注入した不純物を熱拡散させる。これにより、素子形成領域２にｎ−型又はｐ−型のオフセット拡散領域８が形成される。
【００３２】
ここで、上述のように素子分離領域３が傾斜しているため、素子形成領域２は下側に向かうほど面積が拡大している。このため、チャネル長方向Ｅにおけるマスクパターン１２の開口１２ａの内周位置１２ｂ（図４（ｄ））は、素子分離領域３の内周壁の下端部１３の真上の位置にしておく。こうすることにより、オフセット拡散領域８がその下端まで素子分離領域３に接するように、イオン注入を行うことができる。
なお、本実施形態の場合、例えば、この段階で、一対のオフセット拡散領域８を相互に離間させて形成する。このため、マスクパターン１２には、一の素子形成領域２につき、相互に離間する一対の開口１２ａを形成しておく。
【００３３】
次に、図５（ａ）〜（ｃ）に示すように、ゲート溝４（図５（ｄ）、（ｅ））形成用のエッチングマスク１５の形状に酸化膜１１を加工する。
すなわち、図５（ａ）〜（ｃ）に示すように、先ず、ゲート溝４形成時におけるエッチング領域と対応する開口１４ａを有するマスクパターン１４を、酸化膜１１上に形成する。次に、このマスクパターン１４をマスクとするエッチングにより、開口１４ａ内の酸化膜１１を選択的に除去する。これにより、酸化膜１１がゲート溝４形成用のエッチングマスク１５となる。
なお、エッチングマスク１５の開口１５ａの内周は、チャネル長方向Ｅにおいてはオフセット拡散領域８上に位置し（図５（ａ））、チャネル幅方向Ｄにおいては素子分離領域３上に位置する（図５（ｂ））。
【００３４】
次に、図５（ｄ）〜（ｆ）に示すように、マスクパターン１４を除去した後で、酸化膜１１により構成されたエッチングマスク１５及び素子分離領域３をマスクとして素子形成領域２をエッチングすることにより、ゲート溝４を形成する。
ゲート溝４の深さは、例えば、素子分離領域３と同程度の深さ、又は、素子分離領域３よりも若干浅く形成する。なお、オフセット拡散領域８は、ゲート溝４よりも深く形成しておくことが好ましい。
また、本実施形態では、シリコン領域２０が素子分離領域３の側面３ｂとゲート溝４の側壁４ｂとの間に位置するように、素子分離領域３、オフセット拡散領域８及びゲート溝４を形成する。
ここで、上述のように、エッチングマスク１５の開口１５ａの内周は、エッチング前の段階では、チャネル長方向Ｅにおいてはオフセット拡散領域８上に位置している（図５（ａ））。このため、このエッチングにより、一対のオフセット拡散領域８において、相互に対向する部位がそれぞれエッチングされ、このエッチング界面が、チャネル長方向Ｅにおけるゲート溝４の両側壁４ｃを構成する（図５（ｄ））。また、このエッチングにより、ゲート溝４を挟んで一対のオフセット拡散領域８が離間して配置されることとなる。
また、上述のように、エッチングマスク１５の開口１５ａの内周は、エッチング前の段階では、チャネル幅方向Ｄにおいては素子分離領域３上に位置している（図５（ｂ））。このため、チャネル幅方向Ｄではゲート溝４の開口端４ａの形状が素子分離領域３により画定される（図５（ｅ））。
【００３５】
ここで、ゲート溝４は、例えば、下側ほど狭くなるようにエッチング条件を適宜に設定して形成する。これにより、チャネル幅方向Ｄにおいてシリコン領域２０を介して素子分離領域３と対向するゲート溝４の側壁４ｂ（図５（ｅ））は、深い位置ほど素子分離領域３から遠ざかるように傾斜する。
なお、チャネル長方向Ｅにおいてオフセット拡散領域８を介して素子分離領域３と対向するゲート溝４の側壁４ｃ（図５（ｄ））も、深い位置ほど素子分離領域３から遠ざかるように傾斜する。
これら側壁４ｂ、４ｃの傾斜角度は、例えば、７５°以上９０°以下が好ましく、８０°以上８５°以下がより好ましい。
【００３６】
次に、図６（ａ）〜（ｃ）に示すように、例えばＣＶＤ又は熱酸化等によりゲート溝４内及び酸化膜１１上に酸化膜を形成する。これにより、この酸化膜と酸化膜１１とを含むゲート絶縁膜９が形成される。
【００３７】
次に、図６（ｄ）〜（ｆ）に示すように、ポリシリコン膜１６をゲート溝４の深さよりも厚い膜厚に成長する。
【００３８】
次に、図７（ａ）〜（ｃ）に示すように、ポリシリコン膜１６（図６（ｄ）〜（ｆ））をゲート６の形状に加工する。
すなわち、先ず、ポリシリコン膜１６（図６（ｄ）〜（ｆ））上においてゲート６となる部位の上にマスクパターン（図示略）を形成する。次に、このマスクパターンをマスクとするエッチングにより、ポリシリコン膜１６をゲート６の形状に加工する。次に、マスクパターンを除去する（図７（ａ）〜（ｃ））。
【００３９】
次に、図７（ｄ）〜（ｆ）に示すように、オフセット拡散領域８にソース・ドレイン拡散領域７を形成する。すなわち、ゲート６をマスクとして、イオン注入法によりｎ型又はｐ型の不純物をオフセット拡散領域８へ高濃度に注入する。更に、熱処理を行うことにより、注入した不純物を熱拡散させる。これにより、オフセット拡散領域８における一部分の上層部に、ｎ＋型又はｐ＋型のソース・ドレイン拡散領域７を形成する。オフセット拡散領域８とソース・ドレイン拡散領域７とにより拡散領域５が構成される。つまり、素子形成領域２には、ゲート溝４を挟んで相互に離間して一対の拡散領域５が設けられる。
こうして、半導体装置１００を製造することができる。
【００４０】
図２（ａ）、（ｂ）に示すように、本実施形態に係る半導体装置１００においては、ゲート６に所定のゲート電圧を印加すると、ゲート溝４の底面及び側壁４ｂに沿った領域に存在する半導体基板１（シリコン領域２０を含む部分）にチャネル領域１７が形成される。
すなわち、チャネル領域１７は、チャネル幅方向Ｄにおいては、ゲート溝４の底面に沿った領域だけでなく、素子分離領域３の側面３ｂとゲート溝４の側壁４ｂとの間のシリコン領域２０にも形成される。そして、このチャネル領域１７を介して一対の拡散領域５が相互に電気的に接続される（繋がれる）。
このため、ゲート溝の下側にのみチャネルが形成される構造と比べて、ＭＯＳトランジスタ１５０のオン電流を十分に流すことができる。
【００４１】
以上のような第１の実施形態によれば、ゲート溝４は、チャネル幅方向Ｄではその開口端４ａの形状が素子分離領域３により画定されている。つまり、ゲート溝４は、チャネル幅方向Ｄにおいて、素子分離領域３に対して自己整合的に形成されている。このため、チャネル幅方向Ｄにおいて、ゲート溝４の周囲に余分なマージンが不要となり、ＭＯＳトランジスタ１５０の面積縮小が可能となる。また、チャネル幅方向Ｄにおいてゲート溝４と素子分離領域３との間にチャネル領域１７となるシリコン領域２０を有しているので、ゲート溝４の下側だけでなくチャネル幅方向Ｄにおいてゲート溝４と素子分離領域３との間の位置にもチャネル領域１７を形成することができる。よって、ＭＯＳトランジスタ１５０のオン電流を十分に流すことができる。つまり、ＭＯＳトランジスタ１５０のオン電流を低下させずにＭＯＳトランジスタ１５０を小型化することができる。
また、ゲート溝４は、チャネル長方向Ｅでは一対の拡散領域５の対向面５ａにそれぞれ接するように形成されている。つまり、ゲート溝４は、チャネル長方向Ｅにおいて、一対の拡散領域５に対してそれぞれ自己整合的に形成されている。このため、チャネル長方向Ｅにおいて、ゲート溝４の周囲に余分なマージンが不要となり、ＭＯＳトランジスタ１５０の面積縮小が可能となる。
【００４２】
ここで、例えば、図３に示すように、半導体装置１００は、複数のＭＯＳトランジスタ１５０を例えばマトリクス状の配置で有する構成とすることができる。この場合、本実施形態では上述のようにＭＯＳトランジスタ１５０を小型化できることから、各ＭＯＳトランジスタ１５０の配置密度を高めることができ、１つの半導体基板１上により多くのＭＯＳトランジスタ１５０を作製することが可能となる。
なお、この場合、素子分離領域３は、各ＭＯＳトランジスタ１５０が形成される素子形成領域２を相互に分離している。また、図３においてはゲート絶縁膜９の図示を省略している。
【００４３】
また、シリコン領域２０は、深い位置ほどチャネル幅方向Ｄに広くなっているので、ゲート溝４と素子分離領域３との間にチャネル領域１７を容易に形成できる。
なお、シリコン領域２０を介してゲート溝４と対向する素子分離領域３の側面３ｂを、深い位置ほどゲート溝４から遠ざかるように傾斜させることにより、シリコン領域２０を深い位置ほどチャネル幅方向Ｄに広くすることができる。また、シリコン領域２０を介して素子分離領域３と対向するゲート溝４の側壁４ｂを、深い位置ほど素子分離領域３から遠ざかるように傾斜させることによっても、シリコン領域２０を深い位置ほどチャネル幅方向Ｄに広くすることができる。
【００４４】
また、オフセット拡散領域８がゲート溝４よりも深く形成されているので、ゲート６の底部のエッジ部における電界集中を抑制し、半導体基板１とオフセット拡散領域８との接合耐圧を向上することができる。
【００４５】
また、一対の拡散領域５は、チャネル長方向Ｅにおいて素子分離領域３の両端部にそれぞれ配置され、互いの対向面５ａを除く側面５ｂ、５ｃ、５ｄが素子分離領域３に接しているので、チャネル長方向Ｅにおける素子形成領域２の寸法を小さくでき、ＭＯＳトランジスタ１５０の面積縮小が可能となる。
【００４６】
〔第２の実施形態〕
図８は第２の実施形態に係る半導体装置２００の構成を示す断面図である。
なお、第２の実施形態において、第１の実施形態と同様の点については、適宜に説明を省略する。
上記の第１の実施形態では、拡散領域５がソース・ドレイン拡散領域７とオフセット拡散領域８とにより構成されている例を説明したが、第２の実施形態では、拡散領域５がオフセット拡散領域８を含まずソース・ドレイン拡散領域７により構成されている。
この場合、拡散領域５（ソース・ドレイン拡散領域７）は第１の実施形態よりも浅く形成する。
【００４７】
次に、第２の実施形態に係る半導体装置の製造方法を説明する。
図９乃至図１２は本実施形態に係る半導体装置の製造方法を示す一連の工程図である。図９乃至図１２の各図における（ｃ）は平面図、（ａ）は（ｃ）のＡ−Ａ矢視断面図、（ｂ）は（ｃ）のＢ−Ｂ矢視断面図である。同様に、図９乃至図１２の各図における（ｆ）は平面図、（ｄ）は（ｆ）のＡ−Ａ矢視断面図、（ｅ）は（ｆ）のＢ−Ｂ矢視断面図である。
【００４８】
先ず、図９（ａ）〜（ｃ）に示すように、第１の実施形態と同様に、半導体基板１の表層部に素子分離領域３を形成する。
【００４９】
次に、図９（ｄ）〜（ｆ）に示すように、例えばＣＶＤ等により素子分離領域３上及び素子形成領域２上に酸化膜１１を形成した後で、ソース・ドレイン拡散領域７により構成される拡散領域５を形成する。
ソース・ドレイン拡散領域７を形成するには、先ず、素子分離領域３上及び素子形成領域２上にマスクパターン１２を形成する。マスクパターン１２は、ソース・ドレイン拡散領域７の形成領域と対応する開口１２ａを有する。次に、マスクパターン１２の開口１２ａを介して、イオン注入法によりｎ型又はｐ型の不純物を素子形成領域２へ高濃度に注入する。更に、熱処理を行うことにより、注入した不純物を熱拡散させる。これにより、素子形成領域２にｎ−型又はｐ−型のソース・ドレイン拡散領域７を形成する。
【００５０】
ここで、上述のように素子分離領域３が傾斜しているため、素子形成領域２は下側に向かうほど面積が拡大している。このため、チャネル長方向Ｅにおけるマスクパターン１２の開口１２ａの内周位置１２ｂ（図９（ｄ））は、必要なだけ、素子分離領域３の内周壁の上端よりも素子形成領域２の外側の位置にしておく。こうすることにより、ソース・ドレイン拡散領域７がその下端まで素子分離領域３に接するように、イオン注入を行うことができる。
なお、本実施形態の場合、例えば、この段階で、一対のソース・ドレイン拡散領域７を相互に離間させて形成する。このため、マスクパターン１２には、一の素子形成領域２につき、相互に離間する一対の開口１２ａを形成しておく。
【００５１】
次に、図１０（ａ）〜（ｃ）に示すように、第１の実施形態と同様に、ゲート溝４（図１０（ｄ）、（ｅ））形成用のエッチングマスク１５の形状に酸化膜１１を加工する。
なお、エッチングマスク１５の開口１５ａの内周は、チャネル長方向Ｅにおいてはソース・ドレイン拡散領域７上に位置し（図１０（ａ））、チャネル幅方向Ｄにおいては素子分離領域３上に位置する（図１０（ｂ））。
【００５２】
次に、図１０（ｄ）〜（ｆ）に示すように、第１の実施形態と同様に、ゲート溝４を形成する。
なお、ゲート溝４の深さは第１の実施形態と同様に、例えば、素子分離領域３と同程度の深さ、又は、素子分離領域３よりも若干浅く形成する。ただし、本実施形態では、拡散領域５（ソース・ドレイン拡散領域７）が第１の実施形態よりも浅いため、ゲート溝４は拡散領域５よりも深くする。
ここで、上述のように、エッチングマスク１５の開口１５ａの内周は、エッチング前の段階では、チャネル長方向Ｅにおいてはソース・ドレイン拡散領域７上に位置している（図１０（ａ））。このため、このエッチングにより、一対のソース・ドレイン拡散領域７において相互に対向する部位（対向部位）がそれぞれエッチングされる。このため、チャネル長方向Ｅにおけるゲート溝４の両側壁４ｃは、ソース・ドレイン拡散領域７の対向部位をエッチングしたエッチング界面を含む。なお、このエッチングにより、ゲート溝４を挟んで一対のソース・ドレイン拡散領域７が離間して配置されることとなる。
【００５３】
次に、図１１（ａ）〜（ｃ）に示すように、第１の実施形態と同様に、例えばＣＶＤ又は熱酸化等によりゲート溝４内及び酸化膜１１上に酸化膜を形成する。これにより、この酸化膜と酸化膜１１とを含むゲート絶縁膜９が形成される。
次に、図１１（ｄ）〜（ｆ）に示すように、第１の実施形態と同様に、ポリシリコン膜１６をゲート溝４の深さよりも厚い膜厚に成長する。
次に、図１２（ａ）〜（ｃ）に示すように、第１の実施形態と同様に、ポリシリコン膜１６（図１１（ｄ）〜（ｆ））をゲート６の形状に加工する。
こうして、半導体装置２００を製造することができる。
【００５４】
以上のような第２の実施形態によれば、第１の実施形態と同様の効果が得られる。
【００５５】
〔第３の実施形態〕
図１３は第３の実施形態に係る半導体装置３００の平面図、図１４は半導体装置３００の断面図である。なお、図１４（ａ）は図１３のＢ−Ｂ矢視断面図、図１４（ｂ）は図１３のＡ−Ａ矢視断面図、図１４（ｃ）は図１３のＣ−Ｃ矢視断面図である。
なお、第３の実施形態において、第１の実施形態と同様の点については、適宜に説明を省略する。
【００５６】
本実施形態に係る半導体装置３００は、素子形成領域２を他の領域と分離する素子分離領域３が形成された基板（半導体基板１）を有している。更に、半導体装置３００は、素子形成領域２に形成されたゲート溝４と、素子形成領域２にゲート溝４を挟んで離間して形成された一対の拡散領域５と、ゲート溝４内及びゲート溝４の周囲縁部に形成されたゲート６と、を有している。
ゲート溝４は、チャネル幅方向Ｄではその両側壁４ｂが素子形成領域２により画定されている。更に、ゲート溝４は、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。更に、ゲート溝４は、一対の拡散領域５よりも深く形成されている。
以下、詳細に説明する。
【００５７】
上記の第１及び第２の実施形態では、シリコン領域２０（図２（ｂ））が、素子分離領域３の側面３ｂとゲート溝４の側壁４ｂとの間に位置している例を説明した。
これに対し、第３の実施形態では、ゲート溝４が一対の拡散領域５よりも十分に深く形成され、シリコン領域２０は、素子分離領域３よりも深い位置において、素子分離領域３の底面とゲート溝４の側壁４ｂとの間に位置している。そして、このシリコン領域２０にチャネル領域１７が形成される。
【００５８】
図１４（ａ）に示すように、ゲート溝４は、チャネル幅方向Ｄではその両側壁４ｂの位置が、同方向における素子形成領域２の端面と一致するように形成されている。つまり、ゲート溝４は、チャネル幅方向Ｄにおいて、素子形成領域２に対して自己整合的に形成されている。
本実施形態では、ゲート溝４及び素子分離領域３は傾斜していない。そして、チャネル幅方向Ｄにおけるゲート溝４の両側壁４ｂは、素子分離領域３の側面３ｂと面一となっている。
また、本実施形態の場合も、チャネル幅方向Ｄにおけるゲート溝４の幅は、素子形成領域２におけるゲート溝４の形成箇所以外の部分（例えば、素子形成領域２における図１３のＣ−Ｃ線の部分）のチャネル幅方向Ｄにおける幅と略等しい。
【００５９】
次に、本実施形態に係る半導体装置の製造方法を説明する。
図１５乃至図１９は本実施形態に係る半導体装置の製造方法を示す一連の工程図である。図１５乃至図１９の各図における（ｃ）は平面図、（ａ）は（ｃ）のＡ−Ａ矢視断面図、（ｂ）は（ｃ）のＢ−Ｂ矢視断面図である。同様に、図１５乃至図１９の各図における（ｆ）は平面図、（ｄ）は（ｆ）のＡ−Ａ矢視断面図、（ｅ）は（ｆ）のＢ−Ｂ矢視断面図である。
【００６０】
本実施形態に係る半導体装置の製造方法では、以下の第１乃至第４工程を行う。第１工程では、素子分離領域３を基板（半導体基板１）に形成して素子形成領域２を他の領域と分離する。第２工程では、素子形成領域２に、オフセット拡散領域と、ソース・ドレイン拡散領域と、の何れかとなる拡散領域（例えば、オフセット拡散領域８）を形成する。第３工程では、素子形成領域２をエッチングすることによりゲート溝４を形成する。第４工程では、ゲート溝４内及びゲート溝４の周囲縁部にゲート６を形成する。
第３工程では、チャネル幅方向Ｄではゲート溝４の両側壁４ｂが素子形成領域２により画定され、且つ、チャネル長方向Ｅにおけるゲート溝４の両側壁４ｃが拡散領域の一部分をエッチングしたエッチング界面となり、且つ、ゲート溝４が拡散領域よりも深くなるように、ゲート溝４を形成する。これにより、ゲート溝４を挟んで一対の拡散領域を離間して設ける。
以下、詳細に説明する。
【００６１】
先ず、図１５（ａ）〜（ｃ）に示すように、第１の実施形態と同様の方法により、半導体基板１の表層部に素子分離領域３を形成する。
ただし、本実施形態の場合、素子分離領域３形成用の溝１０のエッチングは、溝１０の面積が深さにかかわらず一定となるようにエッチング条件を適宜に設定して形成する。これにより、チャネル幅方向Ｄにおいて素子形成領域２を介して互いに対向する素子分離領域３の側面３ｂ（図１５（ｂ））は、互いに平行に対向する。また、チャネル長方向Ｅにおいて素子形成領域２を介して互いに対向する素子分離領域３の側面３ｃ（図１５（ａ））も、互いに平行に対向する。
【００６２】
次に、図１５（ｄ）〜（ｆ）に示すように、第１の実施形態と同様に、素子形成領域２に一対のオフセット拡散領域８を形成する。
【００６３】
次に、図１６（ａ）〜（ｃ）に示すように、第１の実施形態と同様に、ゲート溝４（図１６（ｄ）、（ｅ））形成用のエッチングマスク１５の形状に酸化膜１１を加工する。
【００６４】
次に、図１６（ｄ）〜（ｆ）に示すように、第１の実施形態と同様に、エッチングマスク１５及び素子分離領域３をマスクとしたエッチングによりゲート溝４を形成する。
だだし、本実施形態の場合、ゲート溝４の深さは、例えば、オフセット拡散領域８及び素子分離領域３よりも深くする。
また、ゲート溝４は、例えば、深さにかかわらず面積が略一定となるようにエッチング条件を適宜に設定して形成する。これにより、チャネル幅方向Ｄにおけるゲート溝４の両側壁４ｂ（図１６（ｅ））は、それぞれ素子分離領域３の側面３ｂと面一となる。
また、チャネル長方向Ｅにおいてオフセット拡散領域８を介して相互に対向する素子分離領域３の側壁４ｃ（図１６（ｄ））は、互いに平行に対向する。
なお、本実施形態では、シリコン領域２０が素子分離領域３の底面とゲート溝４の側壁４ｂとの間に位置するように、素子分離領域３、オフセット拡散領域８及びゲート溝４を形成する。
【００６５】
次に、図１７（ａ）〜（ｃ）に示すように、全面をウェットエッチングすることにより、エッチングマスク１５を除去する。
次に、図１７（ｄ）〜（ｆ）に示すように、熱酸化或いはＣＶＤ等により、ゲート溝４内にゲート絶縁膜９を形成する。
次に、図１８（ａ）〜（ｃ）に示すように、第１の実施形態と同様に、ポリシリコン膜１６をゲート溝４の深さよりも厚い膜厚に成長する。
次に、図１８（ｄ）〜（ｆ）に示すように、第１の実施形態と同様に、ポリシリコン膜１６（図１８（ａ）〜（ｃ））をゲート６の形状に加工する。
次に、図１９（ａ）〜（ｃ）に示すように、第１の実施形態と同様に、オフセット拡散領域８にソース・ドレイン拡散領域７を形成する。
こうして、半導体装置３００を製造することができる。
【００６６】
図１４（ａ）、（ｂ）に示すように、本実施形態に係る半導体装置３００においては、ゲート６に所定のゲート電圧を印加すると、拡散領域５よりも深い位置において、ゲート溝４の底面及び側壁４ｂに沿った領域に存在する半導体基板１（シリコン領域２０を含む部分）にチャネル領域１７が形成される。すなわち、チャネル領域１７は、チャネル幅方向Ｄにおいては、ゲート溝４の底面に沿った領域だけでなく、素子分離領域３の底面とゲート溝４の側壁４ｂとの間のシリコン領域２０にも形成される。そして、このチャネル領域１７を介して一対の拡散領域５が相互に電気的に接続される（繋がれる）。
このため、ゲート溝の下側にのみチャネルが形成される構造と比べて、ＭＯＳトランジスタ１５０のオン電流を十分に流すことができる。
【００６７】
以上のような第３の実施形態によれば、ゲート溝４は、チャネル幅方向Ｄではその両側壁４ｂが素子形成領域２により画定されている。つまり、ゲート溝４は、チャネル幅方向Ｄにおいて、素子形成領域２に対して自己整合的に形成されている。このため、チャネル幅方向Ｄにおいて、ゲート溝４の周囲に余分なマージンが不要となり、ＭＯＳトランジスタ１５０の面積縮小が可能となる。また、ゲート溝４は、チャネル幅方向Ｄではその両側壁４ｂが素子形成領域２により画定されているとともに、一対の拡散領域５よりも深く形成されている。このため、ゲート溝４の下側だけでなくゲート溝４の側壁４ｂに沿う領域にもチャネル領域１７を形成することができる。よって、ＭＯＳトランジスタ１５０のオン電流を十分に流すことができる。つまり、ＭＯＳトランジスタ１５０のオン電流を低下させずにＭＯＳトランジスタ１５０を小型化することができる。
また、ゲート溝４は、チャネル長方向Ｅでは一対の拡散領域５にそれぞれ接するように形成されている。つまり、ゲート溝４は、チャネル長方向Ｅにおいて、一対の拡散領域５に対してそれぞれ自己整合的に形成されている。このため、チャネル長方向Ｅにおいて、ゲート溝４の周囲に余分なマージンが不要となり、ＭＯＳトランジスタ１５０の面積縮小が可能となる。
【符号の説明】
【００６８】
１ 半導体基板
２ 素子形成領域
３ 素子分離領域
３ｂ 側面
３ｃ 側面
４ ゲート溝
４ａ 開口端
４ｂ 側壁
４ｃ 側壁
５ 拡散領域
５ａ 対向面
５ｂ 側面
５ｃ 側面
５ｄ 側面
６ ゲート
７ ソース・ドレイン拡散領域
８ オフセット拡散領域
９ ゲート絶縁膜
１０ 溝
１１ 酸化膜
１２ マスクパターン
１２ａ 開口
１２ｂ 内周位置
１３ 下端部
１４ マスクパターン
１４ａ 開口
１５ エッチングマスク
１５ａ 開口
１６ ポリシリコン膜
１７ チャネル領域
２０ シリコン領域
１００ 半導体装置
１５０ ＭＯＳトランジスタ
２００ 半導体装置
３００ 半導体装置
Ｄ チャネル幅方向
Ｅ チャネル長方向
【図１】
2011114078.tif 000003
【図２】
2011114078.tif 000004
【図３】
2011114078.tif 000005
【図４】
2011114078.tif 000006
【図５】
2011114078.tif 000007
【図６】
2011114078.tif 000008
【図７】
2011114078.tif 000009
【図８】
2011114078.tif 000010
【図９】
2011114078.tif 000011
【図１０】
2011114078.tif 000012
【図１１】
2011114078.tif 000013
【図１２】
2011114078.tif 000014
【図１３】
2011114078.tif 000015
【図１４】
2011114078.tif 000016
【図１５】
2011114078.tif 000017
【図１６】
2011114078.tif 000018
【図１７】
2011114078.tif 000019
【図１８】
2011114078.tif 000020
【図１９】
2011114078.tif 000021