(57)【要約】【課題】データ取り込み時の極性とソースドライバ出力時の極性が異なる場合であってもデータクロス制御を正常に行うことができる装置と方法を提供する。            【解決手段】入力される極性信号から１ラインの前の極性を判定しデータ極性御信号ＤＰＯＬを生成する極性制御部１２０と、前記データ極性御信号に基き、入力データの取り込み時に、データの入れ替えを行うデータ制御部１１０と、出力極性制御信号ＰＯＬＯに基づき、出力回路のデータの入れ替えを制御するセレクタ部７と、を備える。【選択図】図１
2011059501.tif 000002
【特許請求の範囲】
【請求項１】
入力される極性信号から１ライン前の極性を示すデータ極性御信号を生成する極性制御部と、
入力データの取り込み時、前記データ極性御信号に基き、入力データの入れ替えを行うデータ制御部と、
前記極性信号に基づき、出力データの入れ替えを制御するセレクタ部と、
を備えている、ことを特徴とする表示装置用信号線駆動回路。
【請求項２】
前記データ制御部からの入力データを取り込むデータレジスタ部を備え、
前記データレジスタ部と、前記出力データを信号線に出力する出力端子との間に、前記セレクタ部が配設されている、ことを特徴とする請求項１記載の表示装置用信号線駆動回路。
【請求項３】
前記極性制御部は、１ライン反転駆動時は、フレーム先頭ラインは前記極性信号に対して反転信号、その後は、ライン毎に反転する値の信号を前記データ極性御信号として生成する、ことを特徴とする請求項１又は２記載の表示装置用信号線駆動回路。
【請求項４】
前記極性制御部は、複数ライン反転駆動時は、フレーム先頭ラインは前記極性信号と同一レベルの信号、その後は、複数ライン毎に反転する値の信号を前記データ極性御信号として生成する、ことを特徴とする請求項１乃至３のいずれか１項に記載の表示装置用信号線駆動回路。
【請求項５】
前記極性制御部は、フレーム反転駆動時は、前記極性信号と同相信号を前記データ極性御信号として生成する、ことを特徴とする請求項１乃至４のいずれか１項に記載の表示装置用信号線駆動回路。
【請求項６】
前記極性制御部は、
フレーム先頭ラインは前記極性信号に対して反転信号、その後は、ライン毎に反転する値の信号を生成する第１の回路と、
フレーム先頭ラインは前記極性信号と同一レベル反転信号、その後は、複数ライン毎に反転する値の信号を生成する第２の回路と、
前記極性信号と同相信号を生成する第３の回路と、
入力される極性モード信号に基づき、１ライン反転駆動、複数ライン反転駆動、フレーム反転駆動のいずれであるかに応じて、前記第１、第２、第３の回路で生成された信号のいずれかを前記データ極性御信号として選択出力する選択回路と、
を備えている、ことを特徴とする請求項１又は２記載の表示装置用信号線駆動回路。
【請求項７】
前記データ制御部は、シリアル入力される隣接する第１、第２のデータを、偶、奇データとして、又は、奇、偶数データとしてパラレル出力するかを、前記データ極性御信号に基づき、切り替える回路を備えている、ことを特徴とする請求項１乃至６のいずれか１項に記載の表示装置用信号線駆動回路。
【請求項８】
複数ライン反転駆動、フレーム反転駆動のいずれであるかに対応した極性モード信号を生成する極性判定部を備えている、ことを特徴とする請求項１乃至７のいずれか１項に記載の表示装置用信号線駆動回路。
【請求項９】
前記極性判定部が、
１フレーム期間のライン数を計数するラインカウンタと、
１フレーム期間の前記極性信号の切り替わりを計数する極性カウンタと、
前記ラインカウンタの出力と前記極性カウンタの出力を比較して、１ライン反転駆動、複数ライン反転駆動、フレーム反転駆動のいずれであるかに対応した極性モード信号を生成する比較回路と、
を備えている、ことを特徴とする請求項８記載の表示装置用信号線駆動回路。
【請求項１０】
ライン毎に供給されるスタート信号を入力し、入力されるクロック信号により、前記スタート信号を転送させ、それぞれの段からタイミング信号を生成出力するシフトレジスタ部と、
前記シフトレジスタ部の対応する段から出力される前記タイミング信号に応答して、前記データ制御部から送られる奇数番目のデータと偶数番目のデータを取り込むデータレジスタ部と、
前記データレジスタ部にデータが取り込まれた後、前記データレジスタ部のデータを、入力されるラッチ信号に応答して取り込むデータラッチ部と、
前記データラッチ部に保持された対応するデータに基き、正極基準電源部で作成される複数の階調電圧の１つを選択出力する正極のＤＡコンバータを複数備え、前記データラッチ部に保持された対応するディジタルデータに基き、負極基準電源部で作成される複数の階調電圧の１つを選択出力する負極のＤＡコンバータを複数備えたＤＡコンバータ部と、
隣り合う正極、負極の前記ＤＡコンバータより選択出力された正極、負極の階調電圧を入力として受け、入力される出力極性制御信号に基づいて、隣り合うチャネル間で、ストレート接続、クロス接続の切替を行う２入力・２出力切替スイッチを複数備えた前記セレクタ部と、
前記セレクタ部からの対応する出力電圧に対応した電圧をそれぞれ出力する複数の増幅回路を備えた出力アンプ部と、
を備えていることを特徴とする請求項１乃至８のいずれか１項に記載の表示装置用信号線駆動回路。
【請求項１１】
請求項１乃至１０のいずれか１項に記載の前記表示装置用信号線駆動回路を備えた表示装置。
【請求項１２】
表示装置用信号線駆動回路の制御方法であって、前記信号線駆動回路に入力される極性信号から、１ライン前の極性を判定し、入力データの取り込み時に、出力ラインの極性に合わせて、データの入替を行う、ことを特徴とする表示装置用信号線駆動回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の信号線駆動回路とその制御方法に関し、特に液晶表示装置等の交流駆動方式をとる信号線駆動回路及びその制御方法に関する。
【背景技術】
【０００２】
近年、テレビやパソコン用ディスプレーに使用される液晶表示装置の大画面化・高精細化が進む一方、低価格化も急激に進んでいる。これに伴い、表示装置の信号線駆動回路として用いられるソースドライバへのコストダウンの要求もいっそう厳しくなってきている。この要求に対処するため、ソースドライバの１チップあたりのサイズを小さくする方策がとられる。材料費、製造工数の点で有利であるためである。
【０００３】
図１１は、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ：液晶表示装置）のソースドライバ３００の構成を示す図である（特許文献１の図１）。図１１を参照すると、ソースドライバ３００は、シフトレジスタ部１１と、表示用ディジタルデータＤｎのビット数分の記憶容量をそれぞれ有するデータレジスタ部１２と、ラッチ部１３と、デコーダ部１４と、アナログスイッチ群から成るセレクタ部１７と、正側基準電源部１５と、負側基準電源部１６と、を備え、クロックＣＬＫと、データ取り込みの開始を指示するスタート信号ＳＴと、出力の切り換えのタイミングを指示するラッチ信号ＬＰとにより制御される。
【０００４】
シフトレジスタ部１１は、表示ライン（１水平周期）毎に供給されるスタート信号ＳＴにより動作を開始し、クロックＣＬＫによりスタート信号ＳＴを転送させ各段からタイミング信号ＳＰを出力する。タイミング信号ＳＰは、データレジスタ部１２によるデータ取り込みのタイミングを制御する。
【０００５】
データレジスタ部１２は、シフトレジスタ部１１からのタイミング信号ＳＰに応答して、表示用ディジタルデータＤｎを順次取り込む。
【０００６】
ラッチ部１３は、データレジスタ部１２にデータが取り込まれた後、次の１ライン分のデータが到来する前に、データレジスタ部１２内のデータをラッチ信号ＬＰに応答して取り込む。
【０００７】
デコーダ部１４は、ラッチ部１３に保持されたディジタルデータをデコードする。
【０００８】
セレクタ部１７は、デコーダ部１４でのデコード結果に基づいて、正側基準電源部１５、負側基準電源部１６で作成される複数の階調電圧の１つを選択出力する。選択出力された階調電圧は、駆動電圧として各チャネル（データラインＱ１〜Ｑ２４０）に送出される。
【０００９】
正側及び負側の各基準電源部１５、１６は、それぞれ１６本の基準電圧Ｖ１６〜Ｖ３１，Ｖ０〜Ｖ１５を１６階調の階調電圧としてセレクタ部１７の対応する奇数チャネル及び偶数チャネルにつながる階調電圧ラインに直接出力している。１６階調の階調電圧の一つが、デコーダ部１４のデコード結果（ディジタル信号）に基づいて、セレクタ部１７内の対応するアナログスイッチにより選択出力される。
【００１０】
データ入力部１０と出力部１８は、ドライバ外部から与えられる、極性制御信号（データ切り換え制御信号）ＰＯＬに基づいて、隣り合うチャネル間でデータの入れ換えを行うデータクロス機能（２入力・２出力のスイッチで、第１、第２の入力を第１、第２の出力に接続するストレート接続と、第１、第２の入力を第２、第１の出力に接続するクロス接続を切り替える機能）を備えている。
【００１１】
なお、データ入力部１０とシフトレジスタ部１１に入力されている信号Ｒ／Ｌは、データのシフト方向を切り換えるための制御信号である。
【００１２】
図１１のドライバの回路構成では、ドライバの出力極性は、ライン先頭信号ＳＴＢ↑（立ち上がり）でサンプルされる極性制御信号ＰＯＬの値により決定される。データ入力部１０とデータ出力部１８に設けられたデータクロス機能を、同じ極性制御信号ＰＯＬで行っている。
【００１３】
図１２は、ＬＣＤソースドライバ３００のデータ取り込みから出力までのタイミングチャートであり、本願発明者により作成されたものである。図１２のＳＴＢは図１１のＳＴに対応する。図１２のＳ１、Ｓ２、Ｓ（ｎ−１）、Ｓｎは、ｎ＝２４０として図１１のデータ線Ｑ１、Ｑ２、Ｑ２３９、Ｑ２４０ＳＴに対応している。図１２のＳ１、Ｓ２、Ｓ（ｎ−１）、Ｓｎは、本発明の実施例で参照される図１のＳ１、Ｓ２、Ｓ（ｎ−１）、Ｓｎに対応している。
【００１４】
図１２のＳＴＨは、図９のスタート信号ＳＴに対応する。図１０において、信号ＳＴＢは、ライン先頭信号で、データのラッチ及び出力イネーブルを制御する信号である。ＳＴＢのパルス間が１ライン（１Ｈ）期間に対応する。図１０において、ＡＭＰ出力のＯＦＦとＯＮは、図１０の出力部のドライバ（アンプ）の出力ディスエーブル、出力イネーブルに対応する。特に制限されないが、ＡＭＰ出力は、ＳＴＢのＨＩＧＨ期間に対応してＯＦＦ、ＬＯＷ期間に対応してＯＮとされる。
【００１５】
図１２に示すように、ライン毎に反転するような極性出力（１Ｈ反転駆動）の場合には、データ取り込み時のＰＯＬ極性と、ソースドライバの出力時のＰＯＬ極性が異なる。このため、図１１のように、データ入力部１０のデータクロス機能と出力部１８のデータクロス機能の切替を、同じデータ切り換え制御信号ＰＯＬで行う構成では、隣り合うチャネル間でのデータクロス制御が正しく機能しない。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開平０９−１１４４２０号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
以下に関連技術の分析を与える。図１１の構成では、ドライバの出力極性は、ライン先頭信号ＳＴＢ↑（立ち上がり）でサンプルされる信号ＰＯＬの値により決定される。よって、前ラインでのデータ取り込み時のＰＯＬ極性が出力ラインのＰＯＬ極性と一致するとは限らない。
【００１８】
また、図１１の構成では、データ入力部１０と出力部１８に設けられたデータクロス機能を、同じデータ切り換え制御信号ＰＯＬで行っている。図１２に示すように、ライン毎に反転するような極性出力の場合には、データ取り込み時のＰＯＬ極性と、ソースドライバの出力時（図１１のデータ出力部１８での出力時）のＰＯＬ極性が異なる。このため、データ入力部１０と出力部１８のデータクロス機能の切替を、同じデータ切り換え制御信号ＰＯＬで行い構成では、隣り合うチャネル間でのデータクロス制御が正しく機能しない。
【００１９】
したがって、本発明は、データ取り込み時の極性とソースドライバ出力時の極性が異なる場合であってもデータクロス制御を正常に行うことができる表示装置用信号線駆動回路と該回路を備えた表示装置並びに信号線駆動方法を提供することにある。
【課題を解決するための手段】
【００２０】
本発明によれば、入力される極性信号から１ライン前の極性を示すデータ極性御信号を生成する極性制御部と、入力データの取り込み時、前記データ極性御信号に基き、入力データの入れ替えを行うデータ制御部と、出力極性制御信号に基づき、出力データの入れ替えを制御するセレクタ部と、を備えている表示装置用信号線駆動回路が提供される。本発明においては、前記データ制御部からの入力データを取り込むデータレジスタ部を備え、前記データレジスタ部と、前記出力データを信号線に出力する出力端子との間に、前記セレクタ部が配設されている。
【００２１】
本発明によれば、表示装置の信号線駆動回路の制御方法であって、前記信号側駆動回路に入力される極性信号から、１ライン前の極性を判定し、入力データの取り込み時に、出力ラインの極性に合わせて、データの入替を行う方法が提供される。
【発明の効果】
【００２２】
本発明によれば、データ取り込み時の極性とソースドライバ出力時の極性が異なる場合であってもデータクロス制御を正常に行うことができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１のソースドライバ１００の構成を示す図である。
【図２】本発明の実施例１の極性制御部の回路構成を示す図である。
【図３】本発明の実施例１の極性制御部の動作波形を示す図である。
【図４】本発明の実施例１のデータ制御部１１０の回路構成を示す図である。
【図５】本発明の実施例１のデータ制御部１１０の動作波形を示す図である。
【図６】本発明の実施例２のソースドライバ２００の構成を示す図である。
【図７】本発明の実施例２の極性制御部１３０の回路構成を示す図である。
【図８】本発明の実施例２の極性制御部１３０の動作波形（１Ｈ反転時）を示す図である。
【図９】本発明の実施例２の極性制御部１３０の動作波形（２Ｈ反転時）を示す図である。
【図１０】本発明の実施例２の極性制御部１３０の動作波形（フレーム反転時）を示す図である。
【図１１】関連技術のＬＣＤのソースドライバ３００の構成を示す図である。
【図１２】関連技術のソースドライバのデータ取り込みから出力までのタイミングチャートである。
【発明を実施するための形態】
【００２４】
本発明においては、表示装置の信号線駆動回路において、表示データ取り込み側のデータレジスタ（図１の２）の出力と出力アンプ（図１の８）の出力端子との間に、データクロス機能を行うための一つのセレクタ部（図１の７）を備えている。また、信号線駆動回路に入力される極性信号（ＰＯＬ）から、１ライン前の極性を判定し、データ取り込み制御用に別の極性信号（ＤＰＯＬ）を生成し、データ取り込み時に、出力ラインの極性に合わせてデータの入替を行う。
【００２５】
本発明によれば、データ取り込み制御と、ソースドライバ出力制御とを、それぞれ別々の極性制御信号（ＤＰＯＬ、ＰＯＬＯ）で、データクロス制御を行うことにより、データ取り込み時の極性とソースドライバ出力時の極性が異なる場合であっても、隣り合うチャネル間でのデータクロス制御を、正しく行うことが可能となる。
【００２６】
本発明の一形態において、表示装置の信号線駆動回路は、入力される極性信号（ＰＯＬ）から１ライン前の極性を示すデータ極性御信号（ＤＰＯＬ）を生成する極性制御部（１２０）と、入力データ（ＤＩ）の取り込み時、データ極性御信号（ＤＰＯＬ）に基き、入力データの入れ替えを行うデータ制御部（１１０）と、出力極性制御信号（ＰＯＬＯ）に基づき、出力データの入れ替えを制御するセレクタ部（７）とを備えている。
【００２７】
本発明の一形態において、データ制御部（１１０）はシリアル入力される隣接する第１、第２のデータをパラレルに変換し、前記第１、第２のデータを、データ極性御信号（ＤＰＯＬ）に基づき、偶データ（ＤＯＥ）、奇データ（ＤＯＯ）として出力するか、又は、奇データ（ＤＯＯ）、偶数データ（ＤＯＥ）として出力する。
【００２８】
本発明の一形態において、極性制御部（１２０）は、フレーム先頭ラインは前記極性信号（ＰＯＬ）に対して反転信号、その後は、ライン毎に反転する値の第１の信号を生成する第１の回路と、フレーム先頭ラインは前記極性信号（ＰＯＬ）と同一レベルの信号、その後は、複数ライン毎に反転する値の第２の信号を生成する第２の回路と、前記極性信号（ＰＯＬ）と同相の第３の信号を生成する第３の回路と、入力される極性モード信号（ＭＯＤＥ０、ＭＯＤＥ１）に基づき、１ライン反転駆動、複数ライン反転駆動、フレーム反転駆動のいずれであるかに応じて、前記第１、第２、第３の回路からの出力信号のいずれかを前記データ極性御信号として選択出力する選択回路（図２の１２９）と、を備えた構成としてもよい。以下実施例に即して説明する。
【実施例】
【００２９】
＜実施例１＞
本発明の第１の実施例を説明する。図１は、本発明の第１の実施例におけるソースドライバ１００の回路構成を示す図である。ソースドライバ１００は、データ制御部１１０と、極性制御部１２０と、シフトレジスタ部１と、データレジスタ部２と、データラッチ部３と、Ｄ／Ａコンバータ部４と、基準電源部５、６（正極側、負極側）と、セレクタ部７と、出力アンプ部８とを備えている。
【００３０】
極性制御部１２０は、極性制御信号ＰＯＬと、ライン先頭信号ＳＴＢと、フレーム先頭信号ＦＳＴＲと、モード信号ＭＯＤＥ０、１を入力し、ソース出力極性制御信号ＰＯＬＯと、データ極性制御信号ＤＰＯＬを、セレクタ部７と、データ制御部１１０にそれぞれ出力する。また、極性制御部１２０は、データラッチ制御信号ＬＰと、出力アンプ制御信号ＲＯをデータラッチ部３と、出力アンプ部８にそれぞれ出力する。
【００３１】
データ制御部１１０は、極性制御部１２０からのデータ極性制御信号ＤＰＯＬに基づいて隣り合うチャネル間（例えばチャネル１と２の間、チャネル３と４の間、・・・）でデータの入れ換えを行う。すなわち、データ制御部１１０は、データ極性制御信号ＤＰＯＬが１のとき、チャネル１、チャネル２にはＤ１、Ｄ２を出力し、データ極性制御信号ＤＰＯＬが０のとき、チャネル１、チャネル２にはＤ２、Ｄ１を出力するデータ切替機能（図１１のデータクロス機能）を備えている。
【００３２】
シフトレジスタ部１は、表示ライン（１水平周期）毎に供給されるスタート信号ＳＴＨを入力し、クロックＣＬＫにより、スタート信号ＳＴＨを転送させ、対応する段から、タイミング信号ＳＲ１、ＳＲ２、・・・ＳＲ（ｎ／２）として出力する。
【００３３】
データレジスタ部２は、シフトレジスタ部１の対応する段から出力されるタイミング信号ＳＲ１、ＳＲ２、・・・ＳＲ（ｎ／２）に応答して、データ制御部１１０から送られる、表示用ディジタルデータＤＯＯ（奇データ）とＤＯＥ（偶データ）を取り込むレジスタをｎ個備えている。なお、ＤＯＯ（奇データ）とＤＯＥ（偶データ）を取り込む隣り合う２つのレジスタの組は、共通のタイミング信号でＤＯＯ（奇データ）とＤＯＥ（偶データ）を取り込む。
【００３４】
データラッチ部３は、データレジスタ部２にデータが取り込まれた後、次の表示ライン先頭にて、データレジスタ部２のデータ（ｎ個）をラッチ信号ＬＰに応答して一斉に取り込む。
【００３５】
Ｄ／Ａコンバータ部４は、データラッチ部３に保持された、対応するディジタルデータをアナログ信号に変換するｎ個のＤ／Ａコンバータを備えている。（ｎ／２）個のＤ／Ａコンバータ（正極）は、それぞれ対応するデータラッチ部３からの信号（ディジタル信号）に基づき、基準電源部（正極）５で作成される複数の階調電圧の１つを選択出力する。（ｎ／２）個のＤ／Ａコンバータ（負極）は、それぞれ対応するデータラッチ部３からの信号（ディジタル信号）に基づき、基準電源部（負極）６で作成される複数の階調電圧の１つを選択出力する。
【００３６】
セレクタ部７は、Ｄ／Ａコンバータ部４より選択出力された階調電圧を、ソース出力極性制御信号ＰＯＬＯに基づいて、隣り合うチャネル間で出力の入れ換えを行う、２入力・２出力のスイッチ）を（ｎ/2）個を備えている。セレクタ部７の出力は駆動電圧として、各チャネルの出力アンプ部８に入力される。例えばＤ／Ａコンバータ（正極）とＤ／Ａコンバータ（負極）の出力は、２入力２出力の切替スイッチに入力され、ソース出力極性制御信号ＰＯＬＯの値に基づいてストレート接続、又はクロス接続に接続状態を切り替える。
【００３７】
出力アンプ部８は、極性制御部１２０からの制御信号（活性化制御信号）Ｒ０が活性状態のときに活性化され、セレクタ部７からの対応する出力（階調電圧）に対応した電圧をソースラインＳ１、Ｓ２、・・・Ｓ（ｎ−１）、Ｓｎに出力するｎ個の増幅回路を備えている。
【００３８】
図２は、図１の極性制御部１２０の回路構成を示す図である。図２を参照すると、１Ｈ反転時の構成として、セレクタ１２１と、ＦＦ（フリップフロップ）１２２とを備えている。セレクタ１２１は、ＦＦ１２２の出力Ｑの帰還信号と、ＰＯＬの反転信号とをＩ１、Ｉ２端子に入力し、フレーム先頭信号ＦＳＴＲを選択制御信号として受け、フレーム先頭信号ＦＳＴＲが１のとき、Ｉ２端子、フレーム先頭信号ＦＳＲＴが０のときＩ１端子を選択し、ＦＦ１２２は、ライン先頭信号ＳＴＢの立ち上がりエッジで、セレクタ１２１の出力をサンプルする。ＦＦ１２２は、フレームの先頭ラインでは、ＰＯＬの反転レベルを出力し、その後はライン毎（ＳＴＢの立ち上がりエッジ毎）に反転する。
【００３９】
２Ｈ反転時用の構成として、セレクタ１２３と、ＦＦ１２４と、セレクタ１２５と、ＦＦ１２６とセレクタ１２７を備えている。セレクタ１２３は、セレクタ１２７の出力とＰＯＬとをＩ１、Ｉ２端子に入力し、フレーム先頭信号ＦＳＴＲを選択制御信号として受け、フレーム先頭信号ＦＳＴＲが１のときＩ２端子、フレーム先頭信号ＦＳＲＴが０のとき、Ｉ１端子を選択する。ＦＦ１２４は、ＳＴＢの立ち上がりエッジでセレクタ１２３の出力をサンプルし、ＦＦ１２４の出力Ｑとその反転信号はセレクタ１２７のＩ１、Ｉ２端子に入力される。セレクタ１２５は、ＦＦ１２６の出力Ｑの反転信号と電源電圧ＶＤＤをＩ１端子、Ｉ２端子に入力し、フレーム先頭信号ＦＳＴＲを選択制御信号として受け、フレーム先頭信号ＦＳＴＲが１のときＩ２端子、フレーム先頭信号ＦＳＲＴが０のとき、Ｉ１端子を選択する。ＦＦ１２６は、ライン先頭信号ＳＴＢの立ち上がりエッジでセレクタ１２５の出力をサンプルし、ＦＦ１２５の出力Ｑはセレクタ１２７に選択制御信号として入力され、セレクタ１２７は、ＦＦ１２５の出力Ｑが１のとき、Ｉ２端子、ＦＦ１２５の出力Ｑが０のとき、Ｉ１入力を選択出力する。セレクタ１２７は、フレームの先頭ラインでは、ＰＯＬの同一値を出力し、その後は２ライン毎（ＳＴＢの立ち上がりエッジ毎）に反転する。
【００４０】
フレーム反転時の構成として、ＰＯＬをライン先頭信号ＳＴＢの立ち上がりエッジでサンプルするＦＦ１２８を備えている。ＦＦ１２８の出力はＰＯＬＯとして、セレクタ部７に切替信号として入力される。
【００４１】
セレクタ１２９は、ＦＦ１２２、ＦＦ１２４、ＦＦ１２８の出力をＩ１、Ｉ２、Ｉ３端子に入力し、ＭＯＤＥ０、ＭＯＤＥ１の２ビット信号に基づき、Ｉ１、Ｉ２、Ｉ３入力の１つを選択し、ＤＰＯＬを出力する。ＭＯＤＥ１＝０、ＭＯＤＥ０＝０のときＩ１、ＭＯＤＥ１＝０、ＭＯＤＥ０＝１のときＩ２、ＭＯＤＥ１＝１（ＭＯＤＥ０は０または１）のときＩ３を選択する。またＦＦ１２８の出力はソース出力極性制御信号ＰＯＬＯとして出力される。
【００４２】
なお、図２には示されていないが、極性制御部１２０において、図１の出力アンプ制御信号ＲＯは、例えば図１２に示したように、ＳＴＢの相補信号として生成してもよい。また、ラッチ信号ＬＰは、ライン先頭信号ＳＴＢに基づき生成してもよい。
【００４３】
図３は、図２の動作を示すタイミングチャート示す図である。ＦＳＴＲ、ＳＴＢは、図２のＦＳＴＲ、ＳＴＢである。有効データ入力ラインは、図１のデータ入力Ｄ１、出力ラインには、フレーム内の各ラインのデータ出力と、帰線消去期間（ｂｌａｎｋｉｎｇ）が示されている。１Ｈ反転時、ＰＯＬとＤＰＯＬはＳＴＢ毎に反転する相補の信号とされる。２Ｈ反転時、ＤＰＯＬはフレーム開始時の１ライン分ＰＯＬと同一の値を出力し、その後、ＰＯＬ、ＤＰＯＬとも、２ライン毎のＳＴＢの立ち上がりで反転し、１ライン分ずれた信号とされる。すなわち、データ制御部１１０に入力されるＤＰＯＬはＰＯＬと一ライン分シフトされている。フレーム反転時、ＰＯＬとＤＰＯＬは同一値の信号とされる。
【００４４】
図４は、データ制御部１１０の回路構成を示す図である。図５は、図４の動作を示すタイミングチャートである。ＦＦ１１１、１１２、１１３、セレクタ１１４、１１５を備えている。ＦＦ１１１は、データ入力ＤＩをクロックＣＬＫをインバータで反転した立ち下がりエッジでサンプルする。ＦＦ１１２は、Ｄ１をＣＬＫの立ち上がりでサンプルし、ＦＦ１１３は、ＦＦ１１２の出力をＣＬＫの立ち下がりでサンプルする。セレクタ１１４は、ＦＦ１１１とＦＦ１１３の出力をＩ１端子とＩ２端子にそれぞれ入力し、ＤＰＯＬが０のとき、Ｉ１端子、ＤＰＯＬが１のとき、Ｉ２端子を選択し、偶数データＤＯＥとして出力する。セレクタ１１５は、ＦＦ１１３とＦＦ１１１の出力をＩ１端子とＩ２端子にそれぞれ入力し、ＤＰＯＬが０のとき、Ｉ１端子、ＤＰＯＬが１のとき、Ｉ２端子を選択し、奇数データＤＯＯとして出力する。
【００４５】
図５は、図４の回路の動作を説明するタイミング図であり、クロックＣＬＫ、データ入力ＤＩ、図４の出力ＤＯＥ、ＤＯＯが示されている。また、シフトレジスタパルスＳＲ１、ＳＲ２、ＳＲ（ｎ／２）は図１のシフトレジスタ部１からのタイミング信号であり、クロック周期分のＨｉｇｈパルスとされ、図１のデータレジススタ２は、対応する段のシフトレジスタパルスの立ち下がりエッジに基づき、ＤＯＯ、ＤＯＥをサンプルする。
【００４６】
ＤＰＯＬ＝１のとき、セレクタ１１４、１１５はＩ２端子を選択し、セレクタ１１４の出力ＤＯＥには、クロックＣＬＫの立ち上がりエッジのタイミングでのデータ入力ＤＩのサンプル値（Ｄ１、Ｄ３、・・・）が出力され、セレクタ１１５の出力ＤＯＯには、クロックＣＬＫの立ち下がりエッジのタイミングでのＤＩのサンプル値（Ｄ２、Ｄ４、・・・）が出力される。
【００４７】
ＤＰＯＬ＝０のとき、セレクタ１１４、１１５はＩ１入力を選択し、セレクタ１１４の出力ＤＯＥには、クロックＣＬＫの立ち下がりエッジのタイミングでのＤＩのサンプル値（Ｄ２、Ｄ４、・・・）が出力され、ＤＯＯには、クロックＣＬＫの立ち上がりエッジのタイミングでのＤＩのサンプル値（Ｄ１、Ｄ３、・・・）が出力される。
【００４８】
１Ｈ反転駆動の場合、図１において、ＤＰＯＬ＝１のとき、データ制御部１１０からＤＯＯ、ＤＯＥにＤ１、Ｄ２が出力され、データレジスタ部２、データラッチ部３、Ｄ／Ａコンバータ部４（正極、負極）を介してセレクタ部７の入力端子に供給され、ＰＯＬＯ＝０であるため、セレクタ部７はストレート接続とされ、Ｄ／Ａコンバータ部４（正極）の出力Ｄ１は出力アンプ部８を介してＳ１に、Ｄ／Ａコンバータ部４（負極）の出力Ｄ２は出力アンプ部８を介してＳ２に出力される。一方、ＤＰＯＬ＝０のとき、データ制御部１１０からＤＯＯ、ＤＯＥにＤ２、Ｄ１が出力され、データレジスタ部２、データラッチ部３、Ｄ／Ａコンバータ部４（正極、負極）を介してセレクタ部７の入力端子に供給され、ＰＯＬＯ＝１であるため、セレクタ部７はクロス接続とされ、Ｄ／Ａコンバータ部４（正極）の出力Ｄ２は出力アンプ部８を介してＳ２に、Ｄ／Ａコンバータ部４（負極）の出力Ｄ１はＳ１に出力される。
【００４９】
上記した実施例１のソースドライバ１００の動作をまとめると以下のとおりである。
【００５０】
（１）極性制御信号ＰＯＬとライン先頭信号ＳＴＢとフレーム先頭信号ＦＳＴＲと極性モード切り換え信号ＭＯＤＥ０とＭＯＤＥ１が極性制御部１２０に入力される。
【００５１】
（２）入力信号ＰＯＬを、ＳＴＢ信号の立ち上がりにＦＦ１２８（図２）に取り込み、ＦＦ１の出力は、ライン先頭に同期した極性信号ＰＯＬＯとして出力される。
【００５２】
（３）ＭＯＤＥ０とＭＯＤＥ１の設定値により、ＰＯＬの極性モードに合わせて、セレクタは、データ極性制御信号ＤＰＯＬを出力する。データ取り込みラインを基準にした場合、データ極性制御信号ＤＰＯＬは、１ライン後の出力ラインと同じ極性と一致すればよい。以下モード別に、データ極性制御信号ＤＰＯＬの動作を説明する。
【００５３】
（Ａ）１Ｈ反転の場合
データ極性制御信号ＤＰＯＬは、フレーム先頭ラインはＰＯＬの反転レベルをセット、その後はライン毎に反転する。
【００５４】
（Ｂ）２Ｈ反転の場合
データ極性制御信号ＤＰＯＬは、フレーム先頭ラインはＰＯＬと同レベルをセットし、その後は２ライン毎に反転する。
【００５５】
（Ｃ）フレーム反転の場合
データ極性制御信号ＤＰＯＬは、ＰＯＬと同相信号（ＤＰＯＬ＝ＰＯＬ）
【００５６】
（４）表示データ入力ＤＩとクロックＣＬＫと、データ極性制御信号ＤＰＯＬがデータ制御部１１０に入力される（図４）。データ制御部１１０は、データ極性制御信号ＤＰＯＬに基づいて隣り合うチャネル間でデータの入れ換えを行い、偶数ピクセルデータＤＯＥと奇数ピクセルデータＤＯＯとしてデータレジスタに出力される。セレクタ１１４（図４）は、ＤＩのサンプリング結果と１つ前のサンプリング結果をＩ１、Ｉ２に入力し、ＤＰＯLがＬｏｗ、ＨｉｇｈでＩ１、Ｉ２を選択し、ＤＯＥとして出力する。セレクタ１１５(図４)は、ＤＩのサンプリング結果と１つ前のサンプリング結果をＩ２、Ｉ１に入力し、ＤＰＯLがＬｏｗ、ＨｉｇｈでＩ１、Ｉ２を選択ＤＯＯとして出力する。
【００５７】
（５）シフトレジスタ部１にて、表示ライン（１水平周期）毎に供給されるスタート信号ＳＴＨにより動作を開始し、クロックＣＬＫにより歩進してタイミング信号ＳＲを生成する。
【００５８】
（６）データレジスタ部２にて、タイミング信号ＳＲに応答してデータ制御部１１０から送られてくる、表示用ディジタルデータＤＯＯとＤＯＥを順次取り込む。
【００５９】
（７）データラッチ部３にて、データレジスタ部２にデータが取り込まれた後、次の表示ライン先頭にて、データレジスタ部２内のデータをラッチ信号ＬＰに応答して取り込む。
【００６０】
（８）Ｄ／Ａコンバータ部４にて、データラッチ部３に保持されたディジタルデータをアナログ信号に変換する。基準電源部５、６（正極側、負極側）から出力される複数の階調電圧の１つを選択出力する。
【００６１】
（９）セレクタ部７にて、Ｄ／Ａコンバータ部４から出力される正極側もしくは負極側のアナログ出力を極性制御信号ＰＯＬに基づいて、隣り合うチャネル間で出力の入れ換えを行う。
【００６２】
（１０）駆動電圧として、各チャネル（データラインＳ１〜Ｓｎ）に送出された信号は出力アンプ部を介して出力制御信号ＲＯにより制御されて各チャネルより出力される。
【００６３】
入力信号ＰＯＬの極性モードから出力ラインの１ライン前の極性を判定することにより、表示データ取り込み時の極性を、表示ラインと同じ極性になるように制御することが可能となる。そのため、データ制御部１１０で、表示データ取り込み時に、データの入替を行うことが出来る。よって、データレジスタ部２とデータラッチ部３の間にデータの入替を行うセレクタ回路を設ける必要がなくなる。
【００６４】
＜実施例２＞
図６は、本発明の第２の実施例のソースドライバ２００の回路構成を示す。実施例１のソースドライバ１００に対して、極性判定部１３０をさらに備えている。図７は、極性判定部１３０の回路構成を示すブロック図である。極性判定部１３０は、フレーム先頭信号ＦＳＴＲとライン先頭信号ＳＴＢを入力してかウント動作するラインカウンタ１３１と、フレーム先頭信号ＦＳＴＲと極性信号ＰＯＬを入力しＰＯＬのレベル切り替わりをカウントする極性カウンタ１３２と、ラインカウンタ１３１の出力ＬＣＮＴ［９：０］と極性カウンタ１３２の出力ＰＣＮＴ［９：０］とを比較する比較回路１３３よりなる。なお、ラインカウンタ１３１の出力ＬＣＮＴ［９：０］、極性カウンタ１３２の出力ＰＣＮＴ［９：０］は１０ビットとされるが、本発明がかかる構成に制限されるものでないことは勿論である。図８は、本実施例の１Ｈ反転時の動作を説明するタイミングチャートである。図９は本実施例の２Ｈ反転時の動作を説明するタイミングチャートである。図１０は本実施例のフレーム反転時の動作を説明するタイミングチャートである。
【００６５】
（１）極性制御信号ＰＯＬとライン先頭信号ＳＴＢとフレーム先頭信号ＦＳＴＲが極性制御部１２０に入力される（図７）。
【００６６】
（２）ラインカウンタ１３１では、ライン先頭信号ＳＴＢの立ち上がりでライン毎にカウントアップする。フレーム先頭信号ＦＳＴＲがアクティブの場合にカウンタを初期化することにより、１フレーム期間のライン数をカウントする。
【００６７】
（３）極性カウンタ１３２では、極性制御信号ＰＯＬのレベル切り替わりエッジ毎にカウントアップする。フレーム先頭信号ＦＳＴＲがアクティブの場合にカウンタを初期化することにより、１フレーム期間のＰＯＬのレベルの切り替わりをカウントする。
【００６８】
（４）比較回路１３３では、ラインカウンタ値ＬＣＮＴ［９：０］とＰＣＮＴ［９：０］ビット）を比較することにより、極性モードを判定し、モード切り換え信号ＭＯＤＥ０、ＭＯＤＥ１として出力される。図８は、１Ｈ反転時の判定条件の例を示すタイミング図である。図９は、２Ｈ反転時の判定条件の例を示すタイミング図である。図１０は、フレーム反転時の判定条件の例を示すタイミング図である。
【００６９】
（Ａ）１Ｈ反転の場合
ＬＣＮＴ［９：１］／２＜ＰＣＮＴ［９：０］≦ＬＣＮＴ［９：０］
【００７０】
（Ｂ）２Ｈ反転の場合
ＬＣＮＴ［９：２］／４＜ＰＣＮＴ［９：０］  ≦ＬＣＮＴ［９：１］／２
【００７１】
（Ｃ）フレーム反転の場合
ＰＣＮＴ［９：０］≦ＬＣＮＴ［９：２］／４
【００７２】
（５）極性制御部１２０で判定されたモード切り換え信号ＭＯＤＥ０、ＭＯＤＥ１により極性制御部１２０にて、データ極性制御信号ＤＰＯＬが生成される。
【００７３】
（６）以降の制御は、前記第１の実施例１と同様であることから、動作の説明は省略する。
【００７４】
前記第１の実施例では、極性の反転モードを外部入力端子（ＭＯＤＥ０、ＭＯＤＥ１）で切り換える必要とされているが、本実施例によれば、極性判定部１３０により、自動でモードを切り換えることできる。
【００７５】
本発明の実施例によれば、出力ラインの極性変化により、１ライン前の極性を判定し、データ取り込み時の極性とソースドライバ出力時の極性が異なる場合であってもデータクロス制御を正常に行うことができるという作用効果を奏する。また、素子数を削減することができる（図１１と同様にデータラッチ部３のセレクト回路は不要であるため）。さらに、ＥＭＩ（ElectroMagnetic Interference）の低減等にも貢献する。
【００７６】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７７】
１  シフトレジスタ部
２  データレジスタ部
３  データラッチ部
４  Ｄ／Ａコンバータ部
５  基準電源部（正極）
６  基準電源部（負極）
７  セレクタ部
８  出力アンプ部
１０  データ入力部（データクロス機能付）
１１  シフトレジスタ部
１２  データレジスタ部
１３  ラッチ部
１４  デコーダ部
１５  正極基準電源部
１６  負極基準電源部
１７  セレクタ部
１８  出力部（データクロス機能付）
１００、２００  ソースドライバ（データドライバ）
１１０  データ制御部
１１１、１１２、１１３  フリップフロップ（ＦＦ）
１１４、１１５  セレクタ
１２０  極性制御部
１２１、１２２、１２３、１２５、１２７、１２９  セレクタ
１２２、１２４、１２６、１２８  フリップフロップ（ＦＦ）
１３０  極性判定部
１３１  ラインカウンタ
１３２  極性カウンタ
１３３  比較回路
【図１】
2011059501.tif 000003
【図２】
2011059501.tif 000004
【図３】
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【図４】
2011059501.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011059501.tif 000011
【図１０】
2011059501.tif 000012
【図１１】
2011059501.tif 000013
【図１２】
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