(57)【要約】【課題】  セルサイズが小さく、かつ配線接続の自由度が向上できるスタンダードセルを用いた半導体装置を提供する。【解決手段】  半導体装置はメモリ回路と周辺回路を備え、周辺回路を分割した回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、スタンダードセルへの入力信号配線が、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を用いて配線される。【選択図】図４
2011114014.tif 000002
【特許請求の範囲】
【請求項１】
メモリ回路と周辺回路を備えた半導体装置であって、
前記周辺回路を複数の回路ブロックに分割し、前記回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、
前記メモリ回路におけるメモリセルトランジスタと容量下部電極を接続するために使用される容量コンタクトパッド配線を、前記スタンダードセルにおける入力信号配線として用いることを特徴とする半導体装置。
【請求項２】
前記スタンダードセルの入力信号配線が、スタンダードセルの高さ方向に配線されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スタンダードセルの入力信号配線が、容量コンタクトプラグ及びコンタクトプラグを介してスタンダードセルの入力トランジスタのゲート電極に接続されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記容量コンタクトパッド配線は、タングステン（Ｗ）を用いて形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記スタンダードセルの入力信号配線が、第１スルホールプラグを介して、他のスタンダードセルからの出力信号配線である上層の第１配線に接続されていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記スタンダードセルの入力信号配線から、隣接する異なる棚のスタンダードセルの入力信号配線までのセル棚間接続配線として、容量コンタクトパッド配線を用いることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
容量コンタクトプラグ及びコンタクトプラグを介して出力トランジスタの拡散層に接続された容量コンタクトパッド配線を用いて、スタンダードセルの出力信号配線を形成することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項８】
１つのスタンダードセルの出力信号配線と、同じ棚で隣接するスタンダードセルの入力信号配線とを接続するセル間接続配線を、容量コンタクトパッド配線を用いて構成することを特徴とする請求項７に記載の半導体装置。
【請求項９】
メモリ回路を備えた半導体装置の周辺回路に使用されるスタンダードセルであって、
前記スタンダードセルは、高さ方向と、高さ方向に直交する幅方向とを有する矩形であり、それぞれが基本論理回路として機能するように構成され、
スタンダードセルの高さ方向の１辺には幅方向にビット配線を用いて形成されたウェルコンタクト配線と１層配線を用いて形成されたセル電源配線が配線され、高さ方向の残りの他辺には幅方向にビット配線を用いて形成されたサブコンタクト配線と１層配線を用いて形成されたセルＧＮＤ配線が配線され、
スタンダードセルを構成する内部素子が、少なくともメモリ回路で使用されるビット配線と、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線と、を用いて接続され、
スタンダードセルの入力信号配線が、前記容量コンタクトパッド配線を用いて、高さ方向に配線され、さらに入力トランジスタのゲート電極に接続されていることを特徴とするスタンダードセル。
【請求項１０】
スタンダードセルの出力信号配線が、前記容量コンタクトパッド配線を用いて、矩形の高さ方向に配線されていることを特徴とする請求項９に記載のスタンダードセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に設計の自由度が高く、かつセルサイズが小さいスタンダードセルを用いた半導体装置に関する。
【背景技術】
【０００２】
半導体装置は、その設計手法によりゲートアレイ、フルカスタム、スタンダードセルに大別される。ゲートアレイは、予め繰り返し配置された基本セルアレイを、希望する論理回路に従って配線接続することで製品化できる。そのためゲートアレイは、短納期で製品化できる利点はあるが、チップサイズが大きくなる欠点がある。そのためダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略記する）のような、集積度を追求する半導体装置には適用できない。一方フルカスタムは、全ての設計を個別に行うことで、高性能で、チップサイズを小さくできる利点を有する。しかし、開発に長い期間と多大な工数がかかるという欠点がある。スタンダードセルは、標準セル（スタンダードセル）を用いた設計方法であり、例えば特許文献１に記載されている。
【０００３】
ＤＲＡＭの設計方法として、スタンダードセルによる設計方法が用いられる。従来のスタンダードセルを図１、２に示す。１つのスタンダードセルは矩形であり、図の垂直方向である高さを同じとし、図の水平方向である幅を変えることでいろんな基本論理回路を構成可能としている。１つのスタンダードセルには基本ゲート回路や、使用される頻度が多い論理回路を構成し、ライブラリとして準備する。以下ライブラリとして準備される基本ゲート回路や、使用される頻度が多い論理回路を総称して基本論理回路と呼称する。準備した複数のスタンダードセルを、ユーザー回路図に従って、高さが一定になるように配置し、セルブロックを構成する。このセルブロックで、水平方向の同じ高さで、連続する列を棚と呼ぶ。さらに、その棚の上下にも、それぞれの高さが同じとなるような複数のスタンダードセルを配置する。
【０００４】
図１、２には、スタンダードセルの例として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）で構成されたインバータ回路を示す。スタンダードセルの上側領域には、Ｐチャンネルトランジスタ（以下Ｐ−ＭＯＳと略記する）が配置されている。このＰ−ＭＯＳは分岐した３本のゲート電極１２、ソース拡散層１１ａ、ドレイン拡散層１１ｂから構成されている。下側にはＮチャンネルトランジスタ（以下Ｎ−ＭＯＳと略記する）が配置されている。このＮ−ＭＯＳも分岐した３本のゲート電極１２、ソース拡散層１１ａ、ドレイン拡散層１１ｂから構成されている。
【０００５】
Ｐ−ＭＯＳのソース拡散層１１ａは、セル電源配線１に接続され、Ｎ−ＭＯＳのソース拡散層１１ａは、セルＧＮＤ配線２に接続されている。Ｐ−ＭＯＳ及びＮ−ＭＯＳのゲート電極１２、Ｐ−ＭＯＳ及びＮ−ＭＯＳのドレイン拡散層１１ｂは、それぞれ共通に接続されている。このように１つのスタンダードセルとして、Ｐ−ＭＯＳ及びＮ−ＭＯＳのゲート電極１２を入力信号配線３とするインバータ回路が構成される。
【０００６】
このスタンダードセルは、１層配線からなるセル電源配線１とセルＧＮＤ配線２が図の水平方向に配置接続されている。スタンダードセル内は、１種類の配線（図ではビット配線）で配線され、入力信号配線３は図の垂直方向に配線され、他のスタンダードセルからの出力配線と接続される。他のスタンダードセルからの出力配線は、主として、図の水平方向に配線される１層配線を用いて配線される。
【０００７】
図１の入力信号配線３の場合には、入力信号配線３の高さ（縦）方向の長さが短いため、入力信号配線３に接続可能な１層配線のトラックが限定されることになり、設計自由度が下がってしまうという問題がある。そのため図２に示すような、入力信号配線３の高さ方向の長さを長くする方法がある。しかしこの場合には、スタンダードセル内で1層配線と接続可能な配線はビット配線のみであり、トランジスタのソース拡散層の電極配線と短絡する。短絡させないためには、スタンダードセルの幅を余分に、１本の配線が配置できるように大きくする必要がある。このように設計自由度を優先させると、図の水平方向の幅を配線１本分大きくする必要があり、セルサイズが大きくなるという問題が発生する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平６−８５０６２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上記したように、従来はスタンダードセル内では1層配線と接続可能な配線はビット配線のみであった。そのためセルサイズを優先した場合には、入力信号配線３に接続可能な１層配線のトラックが限定されることになり、設計自由度が下がってしまうという問題点がある。また、接続の自由度を優先した場合には、スタンダードセルサイズが大きくなるという問題点がある。
【００１０】
本発明は、セルサイズが小さく、かつ接続の自由度を向上できるスタンダードセルを用いた半導体装置を提供するものである。
【課題を解決するための手段】
【００１１】
本発明の１つの視点によれば、メモリ回路と周辺回路を備えた半導体装置として、前記周辺回路を複数の回路ブロックに分割し、前記回路ブロックのそれぞれを、同じ高さを有した矩形で、それぞれが基本論理回路として機能するように構成された複数のスタンダードセルを、同じ高さになるように配置したセルブロックとして構成し、前記メモリ回路におけるメモリセルトランジスタと容量下部電極を接続するために使用される容量コンタクトパッド配線を、前記スタンダードセルにおける入力信号配線として用いることを特徴とする半導体装置が得られる。
【００１２】
さらに本発明の他の視点によれば、メモリ回路を備えた半導体装置の周辺回路に使用されるスタンダードセルとして、前記スタンダードセルは、高さ方向と、高さ方向に直交する幅方向とを有する矩形であり、それぞれが基本論理回路として機能するように構成され、スタンダードセルの高さ方向の１辺には幅方向にビット配線を用いて形成されたウェルコンタクト配線と１層配線を用いて形成されたセル電源配線が配線され、高さ方向の残りの他辺には幅方向にビット配線を用いて形成されたサブコンタクト配線と１層配線を用いて形成されたセルＧＮＤ配線が配線され、スタンダードセルを構成する内部素子が、少なくともメモリ回路で使用されるビット配線と、メモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線と、を用いて接続され、スタンダードセルの入力信号配線が、前記容量コンタクトパッド配線を用いて、高さ方向に配線され、さらに入力トランジスタのゲート電極に接続されていることを特徴とするスタンダードセルが得られる。
【発明の効果】
【００１３】
本発明によれば、スタンダードセル内の入力信号配線として、容量コンタクトパッド配線を使用する。容量コンタクトパッド配線を使用することで、セルサイズの縮小、かつ入力配線の自由度を向上できる。
【図面の簡単な説明】
【００１４】
【図１】従来のスタンダードセルの一例の平面図である。
【図２】従来のスタンダードセルの他の一例の平面図である。
【図３】本発明におけるスタンダードセルの断面図である。
【図４】本発明におけるスタンダードセルの（Ａ）平面図、（Ｂ）断面図である。
【図５】本発明の実施例１におけるスタンダードセルの（Ａ）配置図、（Ｂ）配線図である。
【図６】スタンダードセルのセル棚間の接続を説明するための（Ａ）従来例の配置図、実施例２の（Ｂ）配置図、（Ｃ）配線図である。
【図７】本発明の実施例３におけるスタンダードセルの（Ａ）配置図、（Ｂ）配線図である。
【発明を実施するための形態】
【００１５】
本発明の実施形態について、図面を参照して詳細に説明する。図３に本発明のスタンダードセルの導電配線を説明するための断面図、図４にスタンダードセルの１例の（Ａ）平面図、（Ｂ）断面図をそれぞれ示す。
【００１６】
図３の断面図には、本発明に関係する半導体装置における導電層と、その導電層を接続するプラグを示している。半導体基板には拡散層１１が形成され、半導体基板上のゲート絶縁膜を挟んでゲート電極１２が形成される。拡散層１１と、ゲート電極１２とはコンタクトプラグ１３を介してビット配線１４に接続される。またこのとき、図に示すように、容量コンタクトパッド配線１６に接続するためのコンタクトプラグ１３ａが、同時に拡散層１１とゲート電極１２上にも形成される。さらにコンタクトプラグ１３ａに連続して容量コンタクトプラグ１５を形成し、容量コンタクトパッド配線１６に接続する。
【００１７】
さらにビット配線１４と容量コンタクトパッド配線１６は、第１スルホールプラグ１７を介して１層配線１８に接続される。また図示していないが、ビット配線１４、容量コンタクトパッド配線１６と接続される１層配線１８は、第２スルホールプラグを介してさらに上層の２層配線に接続することができる。スタンダードセルの導電層は下側から上側に順に、拡散層１１、ゲート電極１２、ビット配線１４、容量コンタクトパッド配線１６、１層配線１８、さらには２層配線（不図示）と配置されている。上下の導電層は、プラグを介してそれぞれを接続される。ビット配線１４は、例えばタングステン（Ｗ）を用いて、形成することができる。
【００１８】
本発明の容量コンタクトパッド配線１６は、ＤＲＡＭにおけるメモリ回路のメモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線を、スタンダードセルの内部配線として使用するものである。例えばメモリ回路は、メモリセルトランジスタの拡散層からコンタクトプラグ、容量コンタクトプラグを介して容量コンタクトパッド配線に接続される。さらに容量コンタクトパッド配線は、容量下部電極に接続され、容量絶縁膜、容量上部電極が積層され、記憶素子となる容量が形成される。このメモリ回路のメモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線は、例えばタングステン等の金属からなる低抵抗導電層とする。従来のメモリ回路の容量コンタクトパッド配線は、材質として多結晶シリコンが使用されていた。そのため容量コンタクトパッド配線の抵抗値が高いことからメモリ回路のメモリセルトランジスタと容量下部電極を接続する容量コンタクトパッド配線としてのみ使用され、スタンダードセルの内部配線としては使用されていなかった。
【００１９】
しかしながら、本発明においては、メモリ回路の容量コンタクトパッド配線の材質を多結晶シリコンから、低抵抗の金属からなる低抵抗導電層とする。このように容量コンタクトパッド配線の材質を金属に変更することで抵抗値を低減させる。そのため、今までメモリセルトランジスタと容量下部電極を接続するためのみに使用されていた容量コンタクトパッド配線を、メモリ回路以外の周辺回路におけるスタンダードセルの内部配線として利用することが可能となる。容量コンタクトパッド配線を、メモリ回路と周辺回路の両方の配線として使用する。
【００２０】
このように従来のメモリ回路の容量コンタクトパッド配線の材質を変更することで、本発明の構成とすることができる。しかも容量コンタクトパッド配線１６は、その下側にある拡散層、ゲート電極、及び上側にある１層配線と自由に接続できる。本発明においては、容量コンタクトパッド配線１６を入力信号配線として用いることで、セルサイズが縮小可能で、かつ配線の自由度が高いスタンダードセル、及びこれらのスタンダードセルを備えた半導体装置が得られる。
【００２１】
図４に本発明におけるスタンダードセルの１例として、図１、２と同様にＣＭＯＳ構成のインバータ回路を示す。図４（Ａ）は平面図、４（Ｂ）は断面図である。図４のスタンダードセルを図１と比較する。図１の従来例においては、入力信号配線３がビット配線で構成され、コンタクトプラグを介してゲート電極に接続されていた。このときの入力信号配線３の長さはトランジスタのソース拡散層の電極と短絡しないように短い配線となる。このように入力信号配線３とトランジスタのソース拡散層の電極配線とは、同じビット配線であることから短絡しないように配線する必要がある。
【００２２】
一方、本発明の図４に示すスタンダードセルの入力信号配線３は、トランジスタのソース拡散層の電極配線であるビット配線とは異なる容量コンタクトパッド配線１６を用いて配線する。従って、ビット配線との短絡を心配する必要がなく、ビット配線と重ねて配線することができる。そのため入力信号配線３は、スタンダードセルの高さ方向（図の垂直方向）の大部分を占有するように、長い配線として配線することができる。入力信号配線３は容量コンタクトパッド配線１６で構成され、容量コンタクトプラグ１５とコンタクトプラグ１３ａとを介して、下層のゲート電極１２に接続される。
【００２３】
図４（Ａ）のスタンダードセルにおけるＸ−Ｘ線に沿った断面図を図４（Ｂ）に示す。図４（Ｂ）において点線として示している１層配線１８ａ、第１スルホールプラグ１７ａは、図４（Ａ）に図示されていない。一般的なスタンダードセルでは、下層の拡散層、トランジスタ、ゲート電極配線、ビット配線、容量コンタクトパッド配線等を使用して、１つの基本論理回路を構成する。その後、それぞれの基本論理回路を構成するスタンダードセル間の入力及び出力配線を、上層配線である１層配線又は２層配線等で配線する。しかしこれらは特に限定されることなく、下層のゲート配線でスタンダードセル間の入力及び出力配線とすることもできる。
【００２４】
ここでは、図４（Ａ）に示すように、スタンダードセルの図の上側領域にＰ−ＭＯＳ、下側領域にＮ―ＭＯＳが配置されている。これらのトランジスタのゲート電極、ソース拡散層、ドレイン拡散層の構成や、セル電源配線１とセルＧＮＤ配線２の構成は図１と同様であり、入力信号配線３に関係する部分が図１と異なっている。本発明の入力信号配線３は容量コンタクトパッド配線１６から構成され、そのため容量コンタクトプラグ１５、コンタクトプラグ１３ａを介してトランジスタのゲート電極１２に接続される。このトランジスタはスタンダードセルへの信号が入力される入力トランジスタである。ここではスタンダードセルがインバータ回路であることから、Ｐ−ＭＯＳ及びＮ―ＭＯＳがともに入力トランジスタであり、かつ出力トランジスタを兼ねる。
【００２５】
また入力信号配線３の長さは長く、図２の入力信号配線３と同様な長さで、図の垂直（縦、高さ）方向に配線されている。このように、本発明のスタンダードセルは、図１と同様にセルサイズがスリムで縮小されており、かつ入力信号配線３の長さは図２と同様に長い。すなわち本発明のスタンダードセルは、セルサイズが縮小され、配線自由度が高いという図１と図２のセルの長所をともに備えている。
【００２６】
このスタンダードセルは、１層配線からなるセル電源配線１とセルＧＮＤ配線２が図の水平方向に配置接続されている。スタンダードセル内の接続は、ビット配線１４と容量コンタクトパッド配線１６を用いて配線されている。スタンダードセルとして基本論理回路（図ではインバータ回路）を構成する。その後、この図の垂直方向に配線された入力信号配線３は、１層配線１８ａ、第１スルホールプラグ１７ａを用いて、他のスタンダードセルからの出力配線と接続される。他のスタンダードセルからの出力配線は、主として、図の水平方向に配線される１層配線を用いて配線される。
【００２７】
図４（Ｂ）に、図４（Ａ）のＸ−Ｘ線に沿った断面図を示す。図４（Ｂ）に示すように例えば、他のスタンダードセルからの出力が１層配線１８ａを用いて配線されているとする。この１層配線１８ａの１つが、第１スルホールプラグ１７ａを介して容量コンタクトパッド配線１６に接続される。容量コンタクトパッド配線１６は、容量コンタクトプラグ１５とコンタクトプラグ１３ａを介してトランジスタのゲート電極１２に接続されている。トランジスタのソース電極１１ａは、コンタクトプラグ１３を介して上部のビット配線１４に接続されている。ビット配線１４は、さらに第１スルホールプラグ１７を介して上部の1層配線１８から形成されたセルＧＮＤ配線２に接続されている。また図示していないが、このスタンダードセルの出力は、例えばビット配線から第１スルホールプラグを介して１層配線に引き出され、次段のスタンダードセルの入力に接続される。
【００２８】
スタンダードセルを用いた設計においては、例えば電源関係の配線を図の水平方向の１層配線とし、セル内部の論理回路は、下層の配線（例えば、ビット配線と容量コンタクトパッド配線）を用いて構成する。そして、スタンダードセル内の入出力配線は図の垂直方向に配線され、この入出力配線に対して、水平方向の１層配線、又は垂直方向の２層配線を用いて配線する。このようにスタンダードセル間を配線する配線の方向を規定している。さらにセル内の配線は上層のどの配線に主として接続されるかで、その配線方向を設定する。例えば、セルの入力信号配線は水平方向の１層配線と接続される場合が多いことから、図の垂直方向に配線し、水平方向に配線される１層配線と接続しやすくする。このように各導電層の配線の方向を決めることでコンピュータを用いた自動設計が可能となり、設計の効率化が図られる。勿論、設計者による人手設計の場合には、配線方向等を規制することなく、最小のセルサイズになるように、配線することができる。
【００２９】
本発明では、容量コンタクトパッド配線の材料を多結晶シリコンから低抵抗の金属に変更し、その容量コンタクトパッド配線をスタンダードセルの入力信号配線に用いる。このようにスタンダードセルの内部配線として従来から使用されているビット配線の他に、容量コンタクトパッド配線も使用する。容量コンタクトパッド配線を使用することから、ビット配線と重なって配線することが可能となる。そのためスタンダードセルのサイズは縮小され、かつ入力信号配線の長さが長くでき、配線の自由度が高くできる。本発明においては、セルサイズが小さく、かつ配線の自由度が高いスタンダードセル、及びこのスタンダードセルを備えた半導体装置が得られる。
【００３０】
以上、本発明のスタンダードセルについて説明した。次に実施例として、半導体装置に使用される複数のスタンダードセルを配置したセルブロックにつき説明する。
【００３１】
（第１の実施例）
本発明の第１の実施例について、図５を参照して詳細に説明する。図５には複数のスタンダードセルをセルブロックとして配置したスタンダードセルの配置図（Ａ）と、スタンダードセル間の信号配線を説明する配線図（Ｂ）を示す。また図５おいては、説明のために、例えば、セル電源配線１（１層配線１８）のように、回路における配線名と、用いられた配線層名を併記することがある。
【００３２】
図５（Ａ）には、複数のスタンダードセル（ａ、ｂ、ｃ、ｄ、ｅ）が水平方向に規則的に配置され、セルブロックを構成している。それぞれのスタンダードセル（ａ、ｂ、ｃ、ｄ、ｅ）は、高さが同じで、その幅は異なっていても同じであっても良く、それぞれの水平方向（横、幅）の境界線を重ねて最小ピッチで、配置される。このように同じ高さのスタンダードセルを、同じ高さになるように規則的に配置することで、セル電源配線１とセルＧＮＤ配線２等の共通配線は連続した配線となる。このように、ユーザー回路図に応じて、同じ高さを有するスタンダードセルをセルブロックとして複数配置し、接続する。図５（Ｂ）には、スタンダードセルｄは、基本論理回路の出力回路部の一部分のみ示し、スタンダードセルｅの基本論理回路は、前述したインバータ回路を示している。
【００３３】
ここで、スタンダードセルｄのセル出力信号配線４と、スタンダードセルｅのセル入力信号配線３とをセル間信号配線５を用いて接続する場合を、図５（Ｂ）を参照して説明する。スタンダードセルｄのセル出力信号配線４は、Ｐ−ＭＯＳ及びＮ−ＭＯＳのドレイン拡散層を、ビット配線１４を用いて接続し、図の垂直方向に配線されている。セル出力信号配線４は、第１スルホールプラグ１７を介して上層のセル間信号配線５に引き出される。セル間信号配線５は、１層配線１８を用いて形成され、図の水平方向に、スタンダードセルｄからスタンダードセルｅへ配線される。
【００３４】
セル間信号配線５は、第１スルホールプラグ１７を介して、下層のスタンダードセルｅのセル入力信号配線３に接続される。セル入力信号配線３は、容量コンタクトパッド配線１６を用いて形成され、図の垂直方向に配線されている。このようにスタンダードセルｄのセル出力信号配線４からの出力信号を、第１スルホールプラグ１７とセル間信号配線５に用いて、スタンダードセルｅのセル入力信号配線３に接続する。セル入力信号配線３は、図４において示したようにトランジスタのゲート電極に接続されている。その他のスタンダードセルｄ、ｅの構成は図４と同様であり、その説明は省略する。
【００３５】
図に示すように、セル出力信号配線４とセル入力信号配線３とは図の垂直方向に配線され、セル間信号配線５は図の水平方向に配線されている。このときセル間信号配線５は、セル出力信号配線４及びセル入力信号配線３と第１スルホールプラグを介して接続される。そのため入出力信号配線が短い場合には、セル間信号配線５の配置位置が制限される。一方、入出力信号配線が長い場合には、その配線の長さの範囲で自由にセル間信号配線５を、配線できることで、配線トラックは多くなり、配線の自由度が高くなる。
【００３６】
本実施例においては、スタンダードセルのセル出力信号配線及びセル入力信号配線は垂直方向に長く配線されていることから、セル間信号配線の配線トラックとしては垂直方向の大部分が利用可能であり、配線自由度が大きく、自由に配線することができる。このように、セル入力信号配線として容量コンタクトパッド配線を用いることで、スタンダードセルのセルサイズが縮小でき、かつ配線自由度が大きく、自由に配線することができるスタンダードセル、そのスタンダードセルを備えた半導体装置が得られる。
【００３７】
（第２の実施例）
本発明の第２の実施例について、図６を参照して詳細に説明する。本実施例はセル棚間の配線として容量コンタクトパッド配線を使用し、１つのスタンダードセルの出力が異なる棚に配置された２つのスタンダードセルに入力される実施例である。図６（Ａ）に従来のセル棚間の接続を説明するセル配置図、図６（Ｂ）に本発明に係るセル棚間の接続を説明するセル配置図、図６（Ｃ）に本発明に係るセル棚間を接続する配線図を示す。
【００３８】
本実施例では、スタンダードセルブロックはセルＧＮＤ配線２を中心として上下の２段に配置されている。上下のそれぞれの段は、同じ高さのスタンダードセルで構成され、棚と呼ばれる。異なる棚の高さは同じであっても、異なっていてもよい。上側の棚はセル電電配線１を上側とし、セルＧＮＤ配線２が下側に配置され、下側の棚は、スタンダードセルの高さ方向が反転され、セルＧＮＤ配線２が上側とし、セル電電配線１が下側に配置されている。中心のセルＧＮＤ配線２は共有されることで、配線本数を少なく、セルブロックを縮小することができる。
【００３９】
図６（Ａ）の従来例では、セル出力信号配線４から取り出されたセル間接続配線５は、同じ棚のスタンダードセルのセル入力信号配線３に接続されるとともに、セル棚間接続配線６に分岐され、異なる上側の棚のセル入力信号配線３に接続される。ここではセル間接続配線５は、1層配線を用いて水平方向に配線され、セル棚間接続配線６は、２層配線を用いて棚間を横切って垂直方向に配線される。
【００４０】
図６（Ｂ）、（Ｃ）に示す本実施例は、セル出力信号配線４から取り出されたセル間接続配線５は、同じ棚のスタンダードセルのセル入力信号配線３に接続されるとともに、そのセル入力信号配線３を経由して、さらにセル棚間接続配線６として、異なる上側の棚のセル入力信号配線３に接続される。ここではセル間接続配線５は、1層配線を用いて水平方向に配線され、セル棚間接続配線６は、セル入力信号配線３と同じ容量コンタクトパッド配線を用いて棚間を横切って図の垂直（縦、高さ）方向に配線される。
【００４１】
図６（Ｃ）にその詳細配線図を示す。今までの説明においては、その説明を省略していたが、図６（Ｃ）に示すようにセル電源配線１及びセルＧＮＤ配線２の下層には、それぞれウェルコンタクト配線７及びサブコンタクト配線８が配置されている。ウェルコンタクト配線７はウェル領域のバイアスを供給する配線であり、サブコンタクト配線８は基板にバイアスを供給する配線であり、ともにビット配線を用いて配線されている。
【００４２】
そのため従来の図６（Ａ）では、ビット配線からなるセル入力信号配線３をそのまま伸ばし、棚間を横切るような配線した場合にはサブコンタクト配線８と短絡する。また１層配線からなるセル間接続配線５をそのまま伸ばし、棚間を横切るような配線した場合にはセルＧＮＤ配線２と短絡する。そのため一旦、２層配線に引き出し、垂直方向に棚間を横切るような配線した後で、再びセル入力信号配線３に接続することになる。又は、サブコンタクト配線を切断し、セル棚間接続配線を配線することになる。
【００４３】
一方、本発明の図６（Ｃ）では、セル入力信号配線３は、１層配線及びビット配線と異なる容量コンタクトパッド配線を用いることから、棚間を自由に横切ることができる。そのためセル出力信号配線４から取り出されたセル間接続配線５は、同じ棚のスタンダードセルのセル入力信号配線３に接続する。そのセル入力信号配線３をセル棚間接続配線６として延長し、棚間を横切って上側の棚のセル入力信号配線３に接続することができる。この場合、サブコンタクト配線を切断する必要がない。
【００４４】
本実施例では、セル入力信号配線は、容量コンタクトパッド配線を用いることから、棚間を自由に横切ることができる。セル入力信号配線をセル棚間接続配線として延長し、棚間を横切って上側の棚のセル入力信号配線に接続することができる。このようにセル棚間接続配線として容量コンタクトパッド配線を使用することで、直接にセル棚を接続できる。セル棚の接続に２層配線を使用しないことから、1層配線トラックを確保することができ、配線の自由度をより高めることができる。
【００４５】
（第３の実施例）
本発明の第３の実施例について、図７を参照して詳細に説明する。本実施例は、第１の実施例において、さらにセル出力信号配線として容量コンタクトパッド配線を用いた実施例である。図７（Ａ）には、複数のスタンダードセルをセルブロックとして配置したスタンダードセルの配置図、図７（Ｂ）にはその配線図を示す。
【００４６】
図７（Ａ）は第１の実施例における図５（Ａ）と同様であり、その説明は省略する。図７（Ｂ）は、第１の実施例の図５（Ｂ）に比較し、スタンダードセルｄのセル出力信号配線、セル間接続配線、スタンダードセルｅのセル入力信号配線、セル出力信号配線が、それぞれ変更されている。以下、第１の実施例からの変更部分のみ説明し、同様の部分についての説明は省略する。
【００４７】
スタンダードセルｄのセル出力信号配線４は、容量コンタクトパッド配線が用いられ、コンタクトプラグを介してＰ−ＭＯＳとＮ−ＭＯＳのドレイン拡散層に接続されている。スタンダードセルｄのセル出力信号配線４は、そのまま容量コンタクトパッド配線からなるセル間接続配線５に連続している。さらに連続して、スタンダードセルｅのセル入力信号配線３となる。スタンダードセルｅのセル出力信号配線４も、容量コンタクトパッド配線から構成され、コンタクトプラグを介してＰ−ＭＯＳとＮ−ＭＯＳのドレイン拡散層に接続されている。スタンダードセルｅのセル出力信号配線４も、次段のスタンダードセルのセル入力信号配線に接続されることになる（不図示）。
【００４８】
本実施例においては、容量コンタクトパッド配線をスタンダードセルのセル出力信号配線及びセル入力信号配線に使用する。さらに隣接するスタンダードセル間のセル間接続配線としても容量コンタクトパッド配線を使用する。このようにセル入力信号配線、セル出力信号配線、セル間接続配線として容量コンタクトパッド配線を使用することで、コンパクトに、直接セル間を接続できる。セル間の接続に１層配線を使用しないことから、1層配線トラックを確保することができ、配線の自由度をより高めることができる。
【００４９】
本発明では、容量コンタクトパッド配線の材料を多結晶シリコンから低抵抗の金属に変更し、その容量コンタクトパッド配線をスタンダードセルの入力信号配線としても用いる。このようにスタンダードセルの内部配線として従来から使用されているビット配線の代わりに容量コンタクトパッド配線を使用する。容量コンタクトパッド配線を使用することから、ビット配線と重なって配線することが可能となる。そのためスタンダードセルのサイズは縮小され、かつ入力信号配線の長さが長くでき、配線の自由度が高くできる。
【００５０】
さらに、容量コンタクトパッド配線は、セル出力信号配線、セル間接続配線、セル棚間の接続配線として使用できる。容量コンタクトパッド配線を、セル間接続配線、セル棚間の接続配線として使用することで、１層配線、２層配線トラックを確保することができ、より配線の自由度を高めることができる。本発明においては、セルサイズが小さく、かつ配線の自由度が高いスタンダードセル、及びこのスタンダードセルを備えた半導体装置が得られる。
【００５１】
以上、実施形態例を参照して本願発明を説明したが、本願発明は上記の実施形態例に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で様々な変更をすることができる。
【符号の説明】
【００５２】
１    セル電源配線
２    セルＧＮＤ配線
３    セル入力信号配線
４    セル出力信号配線
５    セル間接続配線
６    セル棚間接続配線
７    ウェルコンタクト配線
８    サブコンタクト配線
１１    拡散層
１１ａ    ソース拡散層
１１ｂ    ドレイン拡散層
１２    ゲート電極
１３、１３ａ    コンタクトプラグ
１４    ビット配線
１５    容量コンタクトプラグ
１６    容量コンタクトパッド配線
１７、１７ａ    第１スルホールプラグ
１８、１８ａ    １層配線
ａ、ｂ、ｃ、ｄ、ｅ    スタンダードセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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