(57)【要約】【課題】開発コスト及び製造コストの増大が抑制され、ベアチップ製品とパッケージ製品のいずれにも使用可能な半導体装置を提供する。【解決手段】高周波回路２０と、高周波信号用電極パッド３０と、キャパシタンス素子１１０を含む第１の経路１１、及び第１の経路１１よりキャパシタンス成分が小さい第２の経路１２を有し、第１の経路１１と第２の経路１２のいずれかを介して高周波回路２０と高周波信号用電極パッド３０とを電気的に接続する接続回路１０とを備える。【選択図】図１
2011114064.tif 000002
【特許請求の範囲】
【請求項１】
高周波回路と、
高周波信号用電極パッドと、
キャパシタンス素子を含む第１の経路、及び前記第１の経路よりキャパシタンス成分が小さい第２の経路を有し、前記第１の経路と前記第２の経路のいずれかを介して前記高周波回路と前記高周波信号用電極パッドとを電気的に接続する接続回路と
を備えることを特徴とする半導体装置。
【請求項２】
前記キャパシタンス素子が、前記高周波信号用電極パッドに接続されるボンディングワイヤと前記キャパシタンス素子との直列共振によって、前記ボンディングワイヤのインダクタンス成分を打ち消すようなキャパシタンス成分を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の経路が半導体スイッチ素子を有し、前記半導体スイッチ素子の導通状態に応じて、前記第１の経路と前記第２の経路のいずれかによって前記高周波回路と前記高周波信号用電極パッドとが電気的に接続されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体スイッチ素子が、前記キャパシタンス素子と並列接続されたスイッチ・トランジスタであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記キャパシタンス素子の一方の端子に前記スイッチ・トランジスタの第１の主電極が接続され、
前記キャパシタンス素子の他方の端子に前記スイッチ・トランジスタの第２の主電極が接続され、
前記スイッチ・トランジスタの制御電極に高周波信号ブロック用抵抗が接続されている
ことを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波回路を有する半導体装置に関する。
【背景技術】
【０００２】
モノリシックマイクロ波集積回路（ＭＭＩＣ）等の高周波（ＲＦ）回路を有する半導体装置の製品形態は、一般に、チップ状態で半導体装置が基板に実装されるベアチップ製品と、ベアチップをパッケージに搭載したパッケージ製品とに分類される。ベアチップをパッケージに搭載する際には、パッケージとベアチップ間を電気的に接続するために、ボンディングワイヤが使用される。このボンディングワイヤの持つインダクタンス成分がベアチップ内の高周波回路のインピーダンス整合に与える影響は、マイクロ波帯では極めて大きい。
【０００３】
したがって、ベアチップをパッケージに搭載する形態のＭＭＩＣでは、ボンディングワイヤのインダクタンス成分が高周波回路のインピーダンス整合に与える影響を予め考慮して、高周波回路を設計することが一般的である（例えば、特許文献１、非特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１０１３０４号公報
【非特許文献】
【０００５】
【非特許文献１】V. Knopik, D. Gerna, D. Belot, M. Castagne, D. Gasquet, L. Nativel  著、「Design and Analysis Methodology for a Bluetooth Sub-micron CMOS PA」、Solid-State Circuits Conference, 2001、ｐ．４２１−４２４
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、一つの高周波回路についてベアチップ製品とパッケージ製品とを製品化する場合には、ベアチップ製品とパッケージ製品とで異なる、それぞれに専用の高周波回路設計が必要になる。ベアチップ製品とパッケージ製品とで異なる高周波回路を設計することによって、ＭＭＩＣの開発コスト、製造コストが増大するという問題があった。
【０００７】
上記問題点に鑑み、本発明は、開発コスト及び製造コストの増大が抑制され、ベアチップ製品とパッケージ製品のいずれにも使用可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、（イ）高周波回路と、（ロ）高周波信号用電極パッドと、（ハ）キャパシタンス素子を含む第１の経路、及び第１の経路よりキャパシタンス成分が小さい第２の経路を有し、第１の経路と第２の経路のいずれかを介して高周波回路と高周波信号用電極パッドとを電気的に接続する接続回路とを備える半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、開発コスト及び製造コストの増大が抑制され、ベアチップ製品とパッケージ製品のいずれにも使用可能な半導体装置を提供できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体装置の構成を示す模式図である。
【図２】本発明の実施形態に係る半導体装置にスイッチ・トランジスタを使用した例を示す模式図である。
【図３】本発明の実施形態に係る半導体装置をパッケージに搭載した例を示す模式図である。
【図４】本発明の実施形態に係る半導体装置をパッケージに搭載した例の断面図である。
【図５】本発明の実施形態に係る半導体装置をベアチップ製品に使用した場合のシミュレーション回路の例である。
【図６】本発明の実施形態に係る半導体装置をパッケージ製品に使用した場合のシミュレーション回路の例である。
【図７】図５、図６に示したシミュレーション回路を用いたシミュレーションの結果を示すスミスチャートである。
【図８】図５、図６に示したシミュレーション回路を用いたシミュレーションの結果を示す周波数特性のグラフである。
【図９】比較例の半導体装置をベアチップ製品に使用した場合のシミュレーション回路の例である。
【図１０】比較例の半導体装置をパッケージ製品に使用した場合のシミュレーション回路の例である。
【図１１】他の比較例の半導体装置をパッケージ製品に使用した場合のシミュレーション回路の例である。
【図１２】図９〜図１１に示したシミュレーション回路を用いたシミュレーションの結果を示すスミスチャートである。
【図１３】図９〜図１１に示したシミュレーション回路を用いたシミュレーションの結果を示す周波数特性のグラフである。
【図１４】本発明の実施形態の変形例に係る半導体装置の構成を示す模式図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施形態は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の実施形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施形態に係る半導体装置１は、図１に示すように、高周波回路２０と、高周波信号用電極パッド３０と、キャパシタンス素子１１０を含む第１の経路１１、及び第１の経路１１よりキャパシタンス成分が小さい第２の経路１２を有し、第１の経路１１と第２の経路１２のいずれかを介して高周波回路２０と高周波信号用電極パッド３０とを電気的に接続する接続回路１０とを備える。
【００１３】
キャパシタンス素子１１０は、高周波信号用電極パッド３０に接続されるボンディングワイヤのインダクタンス成分が高周波回路２０のインピーダンス整合に与える影響を低減するために使用される、インダクタンス中和用のキャパシタンス素子である。高周波回路２０の動作周波数で、ボンディングワイヤのインダクタンス成分が、キャパシタンス素子１１０のキャパシタンス成分によって打ち消される。つまり、ボンディングワイヤとキャパシタンス素子１１０とのＬＣ共振によって、高周波回路２０の動作周波数におけるボンディングワイヤとキャパシタンス素子１１０の直列接続回路のインピーダンスがゼロになるように、キャパシタンス素子１１０のキャパシタンス成分は設定される。具体的には、キャパシタンス素子１１０の静電容量値Ｃは、以下の式（１）を満足するように設定される：
ｆ0＝１／｛２π（ＬＣ）-1/2｝  ・・・（１）
式（１）で、動作周波数ｆ0は高周波回路２０の回路動作周波数であり、インダクタンスＬは高周波信号用電極パッド３０に接続されるボンディングワイヤのインダクタンス成分である。
【００１４】
キャパシタンス素子１１０には、例えばキャパシタを採用可能である。ただし、ボンディングワイヤと直列接続されてボンディングワイヤのインダクタンス成分を打ち消すキャパシタ成分を有する素子であれば、キャパシタンス素子１１０に使用できる。したがって、例えば容量成分を有するダイオード等もキャパシタンス素子１１０に採用可能である。
【００１５】
半導体装置１の外部と半導体装置１との間での高周波信号の伝搬は、高周波信号用電極パッド３０を介して行われる。また、高周波回路２０における高周波信号の入出力は、信号端子２１を介して行われる。図１には信号端子２１を１つだけ示しているが、高周波回路２０の回路構成に応じて信号端子２１の個数が設定されることはもちろんである。つまり、入力信号用の信号端子２１、出力信号用の信号端子２１が複数ある場合には、各信号端子２１について接続回路１０がそれぞれ配置される。
【００１６】
高周波信号ブロック用抵抗Ｒｃは、接続回路１０を伝搬する高周波信号が高周波信号用電極パッド３０又は信号端子２１以外に伝搬されることを防止するための抵抗である。高周波信号ブロック用抵抗Ｒｃの抵抗値は、高周波回路２０の動作周波数ｆ0に応じて設定される。例えば、動作周波数ｆ0が１０ＧＨｚ程度の場合に高周波信号の伝搬経路の特性インピーダンスを５０Ωに設定すると、高周波信号ブロック用抵抗Ｒｃの抵抗値は数ｋΩ程度である。
【００１７】
図１に示した接続回路１０では、第２の経路１２が半導体スイッチ素子１２０を有し、半導体スイッチ素子１２０はキャパシタンス素子１１０と並列接続されている。キャパシタンス素子１１０及び半導体スイッチ素子１２０の一方の電極は高周波信号用電極パッド３０に接続され、他方の電極は高周波回路２０の信号端子２１に接続されている。
【００１８】
接続回路１０においては、制御電圧Ｖｃによって半導体スイッチ素子１２０の導通状態を制御することにより、高周波回路２０内部の高周波信号の伝搬経路が、第１の経路１１と第２の経路１２のいずれかに選択される。即ち、制御電圧Ｖｃに制御されて、第１の経路１１と第２の経路１２のいずれかを介して高周波回路２０と高周波信号用電極パッド３０とが電気的に接続される。
【００１９】
半導体装置１がベアチップ製品として使用される場合には、制御電圧Ｖｃによって半導体スイッチ素子１２０を導通状態にする。これにより、高周波信号が第２の経路１２を介して高周波回路２０と高周波信号用電極パッド３０間を伝搬する。
【００２０】
一方、半導体装置１がパッケージに搭載されてパッケージ製品として使用される場合には、制御電圧Ｖｃによって半導体スイッチ素子１２０をオフする。これにより、高周波信号が第１の経路１１を介して高周波回路２０と高周波信号用電極パッド３０間を伝搬する。このとき、ボンディングワイヤとキャパシタンス素子１１０の直列共振によって、ボンディングワイヤのインダクタンス成分とキャパシタンス素子１１０のキャパシタンス成分は、見かけ上ゼロになる。このため、第１の経路１１を介する高周波信号が伝搬する場合と、第２の経路１２を介して高周波信号が伝搬する場合とで、伝搬経路のインピーダンスに差異がなくなる。
【００２１】
半導体スイッチ素子１２０には、例えばトランジスタ等が採用可能である。図２に、半導体スイッチ素子１２０としてトランジスタ（以下において、「スイッチ・トランジスタ」という。）１２１を使用し、キャパシタンス素子１１０にキャパシタを使用した例を示す。スイッチ・トランジスタ１２１の導通状態に応じて、第１の経路１１と第２の経路１２のいずれかによって高周波回路２０と高周波信号用電極パッド３０が電気的に接続される。
【００２２】
図２に示した例では、キャパシタンス素子１１０の一方の端子にスイッチ・トランジスタ１２１の第１の主電極Ｓ１が接続され、キャパシタンス素子１１０の他方の端子にスイッチ・トランジスタ１２１の第２の主電極Ｓ２が接続されている。更に、スイッチ・トランジスタ１２１の制御電極Ｓｃに高周波信号ブロック用抵抗Ｒｃが接続されている。高周波信号ブロック用抵抗Ｒｃを介して、制御電圧Ｖｃがスイッチ・トランジスタ１２１の制御電極Ｓｃに印加される。スイッチ・トランジスタ１２１が電界効果トランジスタ（ＦＥＴ）である場合、例えば、第１の主電極Ｓ１はドレイン電極、第２の主電極Ｓ２はソース電極、制御電極Ｓｃはゲート電極である。
【００２３】
図２に示した半導体装置１がベアチップ製品として使用される形態では、接続回路１０のスイッチ・トランジスタ１２１が導通（オン）状態になるように、スイッチ・トランジスタ１２１の制御電極Ｓｃに制御電圧Ｖｃを印加する。スイッチ・トランジスタ１２１のオン抵抗は十分に小さいため、高周波信号用電極パッド３０と高周波回路２０の信号端子２１は実質的に短絡状態になる。このため、半導体装置１を実装した基板（図示略）から半導体装置１に入力された高周波信号は、高周波信号用電極パッド３０から接続回路１０の第２の経路１２を経由して、高周波回路２０に入力される。同様に、高周波回路２０から出力された高周波信号は、接続回路１０の第２の経路１２を経由して、高周波信号用電極パッド３０から基板に出力される。
【００２４】
なお、半導体装置１がベアチップ製品として使用される場合には、例えばフリップチップ実装や短いボンディングワイヤ等によって、基板上に配置された電極と高周波信号用電極パッド３０とが電気的に接続される。ボンディングワイヤが短い場合、ボンディングワイヤのインダクタンス成分が高周波回路２０のインピーダンス整合に及ぼす影響は小さい。
【００２５】
半導体装置１がパッケージ製品として使用される形態として、図２に示した半導体装置１をパッケージ４００に搭載した例を図３に示す。高周波信号用電極パッド３０とパッケージ４００の信号用電極パッド４１０が、ボンディングワイヤ４２０によって接続されている。一般的には、図４に示すように、パッケージ４００の表面に形成された凹部４０１の中央領域に半導体装置１がマウントされ、中央領域より高い位置にあるパッケージ４００の周辺部に信号用電極パッド４１０が配置されている。このため、ボンディングワイヤ４２０は一般的に長い。また、パッケージ４００の中央領域の面積に対して半導体装置１の面積が小さい場合には、ボンディングワイヤ４２０はより長くなる。このため、ボンディングワイヤ４２０のインダクタンス成分が高周波回路２０のインピーダンス整合に及ぼす影響は大きい。
【００２６】
図３、図４に示すように半導体装置１がパッケージ製品として使用される形態では、スイッチ・トランジスタ１２１が非導通（オフ）状態になるように、スイッチ・トランジスタ１２１の制御電極Ｓｃに制御電圧Ｖｃを印加する。パッケージ４００が実装された基板（図示略）からパッケージ４００に入力された高周波信号は、信号用電極パッド４１０からボンディングワイヤ４２０を経由して、半導体装置１の高周波信号用電極パッド３０に入力される。スイッチ・トランジスタ１２１がオフ状態であるため、高周波信号用電極パッド３０に入力された高周波信号は、接続回路１０の第１の経路１１を経由して、高周波回路２０に入力される。同様に、高周波回路２０から出力された高周波信号は、接続回路１０の第１の経路１１を経由して、高周波信号用電極パッド３０に出力される。高周波信号用電極パッド３０に出力された高周波信号は、ボンディングワイヤ４２０を経由して、パッケージ４００の信号用電極パッド４１０から基板に出力される。
【００２７】
上記のように、半導体装置１がパッケージ製品に使用される形態では、ボンディングワイヤ４２０とキャパシタンス素子１１０を介して、高周波信号が基板と高周波回路２０間を伝搬する。
【００２８】
したがって、キャパシタンス素子１１０のキャパシタンス成分を、ボンディングワイヤ４２０のインダクタンス成分に応じて設定することにより、ボンディングワイヤ４２０のインダクタンス成分が高周波回路２０のインピーダンス整合に与える影響を除去することができる。
【００２９】
一方、ベアチップ製品の場合には、ボンディングワイヤ４２０のインダクタンス成分を考慮しなくてよいため、できるだけキャパシタンス成分が小さい素子を第２の経路１２に使用する。このため、第２の経路１２のキャパシタンス成分は第１の経路１１より小さい。
【００３０】
図１に示した半導体装置１によれば、ベアチップ製品とパッケージ製品のそれぞれについて、高周波信号用電極パッド３０から高周波回路２０内部を見込んだ最適な整合回路を切り替えることができる。したがって、ベアチップ製品の形態とパッケージ製品の形態とで異なる高周波回路を設計する必要はない。
【００３１】
なお、第１の経路１１を高周波信号が伝搬する場合における半導体スイッチ素子１２０の非導通状態のキャパシタンス成分が、キャパシタンス素子１１０の静電容量値Ｃに対して無視できない大きさである場合には、キャパシタンス素子１１０の静電容量値Ｃの設定に際して半導体スイッチ素子１２０のキャパシタンス成分も考慮する必要がある。例えば、スイッチ・トランジスタ１２１のオフ状態での入力容量の値がＣ12の場合、キャパシタンス素子１１０の静電容量値Ｃは、以下の式（２）を満足するように設定される：
ｆ0＝１／［２π｛Ｌ（Ｃ＋Ｃ12）｝-1/2｝］  ・・・（２）
以下に、半導体装置１をベアチップ製品として使用する形態と、パッケージ製品として使用する形態について、図５、図６に示すシミュレーション回路を用いてシミュレーションした結果を説明する。
【００３２】
図５は、半導体装置１がベアチップ製品である場合のシミュレーション回路であり、スイッチ・トランジスタ１２１にデプレッション型のＦＥＴを使用したシミュレーション回路である。接続回路１０のキャパシタンス素子１１０の静電容量値Ｃ＝０．００２ｐＦであり、高周波信号ブロック用抵抗Ｒｃの抵抗値は１ｋΩである。
【００３３】
図５に示した高周波回路２０は、ソース接地ＦＥＴであるトランジスタＴ20と、キャパシタＣ20及びインダクタＬ20からなる整合回路と、終端抵抗Ｒ20を含む。キャパシタＣ20の一方の端子がインダクタＬ20の一方の端子に接続され、キャパシタＣ20の他方の端子は接地されている。インダクタＬ20の他方の端子はトランジスタＴ20のゲート電極に接続され、トランジスタＴ20のドレイン電極が終端抵抗Ｒ20に接続されている。キャパシタＣ20及びインダクタＬ20からなる整合回路は、周波数９．５ＧＨｚで整合を取るように設計されている。キャパシタＣ20の静電容量値は１．７４ｐＦ、インダクタＬ20のインダクタンス値は０．１２ｎＨ、終端抵抗Ｒ20の抵抗値は５０Ωである。また、入力側の負荷Ｚinは５０Ωである。
【００３４】
図５のシミュレーション回路では、スイッチ・トランジスタ１２１のゲート電極に０Ｖが印加され、スイッチ・トランジスタ１２１は導通状態になる。
【００３５】
図６は、半導体装置１がパッケージ製品である場合のシミュレーション回路である。入力側の負荷Ｚinと接続回路１０との間に、ボンディングワイヤ４２０のインダクタンス成分としてインダクタンス値が１ｎＨのインダクタンスを配置した以外は、図５に示したシミュレーション回路と同じである。
【００３６】
図６のシミュレーション回路では、スイッチ・トランジスタ１２１のゲート電極に、ピンチオフ電圧として−５Ｖが印加され、スイッチ・トランジスタ１２１は非導通状態になる。
【００３７】
図７及び図８に、図５と図６にそれぞれ示したシミュレーション回路を用いたシミュレーションの結果として、入力側からみた反射特性を示すＳ11パラメータの周波数特性を示す。図７は、Ｓ11パラメータをスミスチャートに示した例である。図７及び図８は、周波数９ＧＨｚ〜１０ＧＨｚのシミュレーション結果であり、図５に示したベアチップ製品のシミュレーション結果ＳBを実線で、図６に示したパッケージ製品のシミュレーション結果ＳPを破線で、それぞれ示している。
【００３８】
図７及び図８に示したように、シミュレーション結果ＳBとシミュレーション結果ＳPの反射特性は良好であり、９．５ＧＨｚ付近で整合が取れており、Ｓ11パラメータは非常に小さい。また、シミュレーション結果ＳBとシミュレーション結果ＳPはよく一致している。つまり、スイッチ・トランジスタ１２１の導通状態の切り替えだけで、ベアチップ製品とパッケージ製品で同等の、かつ良好な反射特性を実現できる。
【００３９】
上記に示した半導体装置１の特性と比較するために、接続回路１０を有さない比較例の半導体装置についてのシミュレーション結果を以下に示す。
【００４０】
図９は、高周波回路２０のみを含む半導体装置１０１をベアチップ製品として使用する場合のシミュレーション回路である。半導体装置１０１の高周波回路２０のシミュレーションモデルは、図５と同じである。図９では、高周波回路２０が入力側の負荷Ｚinに直接に接続されている。
【００４１】
図１０は、高周波回路２０のみを含む半導体装置１０１をパッケージ製品として使用する場合のシミュレーション回路であり、高周波回路２０にボンディングワイヤ４２０が直接に接続されている。入力側の負荷Ｚinと高周波回路２０との間に、ボンディングワイヤ４２０のインダクタンス成分としてインダクタンス値が１ｎＨのインダクタを配置した以外は、図９に示したシミュレーション回路と同じである。
【００４２】
図１１は、ボンディングワイヤ４２０のインダクタンス成分が高周波回路２０のインピーダンス整合に与える影響を予め考慮して設計された、パッケージ製品専用の半導体装置１０１Ａのシミュレーション回路である。半導体装置１０１Ａの高周波回路２０のシミュレーションモデルは、図９と同じである。図１１に示したシミュレーション回路では、ボンディングワイヤ４２０と高周波回路２０の間に、ボンディングワイヤ４２０のインダクタンス成分をキャンセルするためのキャパシタＣ10が配置されている。キャパシタＣ10の静電容量値は０．２８２ｐＦとした。
【００４３】
図１２及び図１３に、図９〜図１１にそれぞれ示したシミュレーション回路を用いたシミュレーションの結果として、Ｓ11パラメータの周波数特性を示す。図１２は、Ｓ11パラメータをスミスチャートに示した例である。図１２及び図１３は、周波数９ＧＨｚ〜１０ＧＨｚのシミュレーション結果であり、図９に示したベアチップ製品のシミュレーション結果ＳBAを実線で、図１０に示したパッケージ製品のシミュレーション結果ＳPAを破線で、図１１に示したパッケージ製品専用の半導体装置１０１Ａのシミュレーション結果ＳPSを一点鎖線で、それぞれ示している。
【００４４】
図１２及び図１３に示したように、シミュレーション結果ＳBAとシミュレーション結果ＳPSはよく一致し、９．５ＧＨｚ付近で整合が取れており、良好な反射特性を示している。しかし、シミュレーション結果ＳPAに示されるように、半導体装置１０１をそのままパッケージ製品とした形態では整合が取れておらず、反射特性は非常に悪い。つまり、接続回路１０を有さない半導体装置では、ボンディングワイヤのインダクタンス成分が高周波回路２０のインピーダンス整合に与える影響を予め考慮してパッケージ製品専用の設計をする必要がある。したがって、ベアチップ製品とパッケージ製品とで異なる高周波回路を設計することにより、ＭＭＩＣの開発コスト、製造コストが増大する。
【００４５】
一方、本発明の実施形態に係る半導体装置１では、例えばトランジスタを用いた半導体スイッチ素子１２０の導通状態を制御する。このため、ベアチップ製品とパッケージ製品のそれぞれについて、高周波信号用電極パッド３０から高周波回路２０内部を見込んだインピーダンス整合を最適化できる。
【００４６】
したがって、ベアチップ製品とパッケージ製品とで異なる高周波回路を設計する必要がなく、共通の半導体装置１を使用できる。つまり、図１に示した半導体装置１によれば、開発コスト及び製造コストの増大が抑制され、ベアチップ製品とパッケージ製品のいずれにも使用可能な半導体装置を提供することができる。
【００４７】
＜変形例＞
図１４に本発明の実施形態の変形例に係る半導体装置１を示す。図１４に示す半導体装置１は、スイッチ・トランジスタ１２１の制御電極Ｓｃが接地され、第１の主電極Ｓ１及び第２の主電極Ｓ２に制御電圧Ｖｃ２が印加されることが図２と異なる点である。抵抗ＲS1と抵抗ＲS2は、高周波信号ブロック用抵抗Ｒｃと同様に、接続回路１０を伝搬する高周波信号が高周波信号用電極パッド３０又は信号端子２１以外に伝搬されることを防止するための抵抗である。その他の構成については、図２に示す実施形態と同様である。
【００４８】
高周波回路２０に使用される電源電圧は、例えばプラス側の電源電圧が１０Ｖ程度、マイナス側の電源電圧が−１Ｖ〜−２Ｖ程度である。一方、デプレッション型ＦＥＴを非導通状態にするためのゲート電圧は、−５Ｖ程度である。したがって、スイッチ・トランジスタ１２１にデプレッション型ＦＥＴを使用した場合の図２に示した半導体装置１では、高周波回路２０を動作させる電源とは別に、制御電圧Ｖｃを供給する電源が必要になる。
【００４９】
しかし、図１４に示した半導体装置１では、制御電極Ｓｃを接地しているため、プラスの制御電極Ｖｃ２を第１の主電極Ｓ１及び第２の主電極Ｓ２に印加することにより、デプレッション型ＦＥＴのスイッチ・トランジスタ１２１の導通状態を制御できる。例えば、スイッチ・トランジスタ１２１を導通状態にするために制御電極Ｖｃ２を０Ｖに設定し、スイッチ・トランジスタ１２１を非導通状態にするために制御電極Ｖｃ２を＋５Ｖに設定する。＋５Ｖの制御電極Ｖｃ２は、例えば高周波回路２０に使用される＋１０Ｖの電源電圧を抵抗分割することによって生成できる。
【００５０】
製品出荷時に半導体装置１をベアチップ製品に使用することが決定していれば、予め制御電極Ｓｃを接地した状態にしておけばよい。一方、半導体装置１をパッケージ製品に使用することが決定していれば、電源印加時に＋５Ｖになる端子を高周波回路２０内に用意し、この端子に制御電極Ｓｃを接続しておけばよい。
【００５１】
したがって、高周波回路２０に使用される電源のみで、図１４に示した半導体装置１を動作させることができる。つまり、電源の種類を減らすことができる。また、高周波回路２０に使用されることの多いデプレッション型ＦＥＴをスイッチ・トランジスタ１２１に使用することができる。
【００５２】
（その他の実施形態）
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００５３】
既に述べた実施形態の説明においては、半導体スイッチ素子１２０にデプレッション型ＦＥＴを用いる例を示したが、制御電圧Ｖｃを正電位とし、エンハンスメント型ＦＥＴを用いることもできる。また、制御信号によって導通状態が制御される素子であれば、半導体スイッチ素子１２０に採用できる素子はＦＥＴに限らないことはもちろんである
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００５４】
本発明の半導体装置は、高周波回路を有する半導体装置或いは情報処理機器を製造する製造業を含む電子機器産業に利用可能である。
【符号の説明】
【００５５】
Ｒｃ…高周波信号ブロック用抵抗
Ｖｃ…制御電圧
１…半導体装置
１０…接続回路
１１…第１の経路
１２…第２の経路
２０…高周波回路
２１…信号端子
３０…高周波信号用電極パッド
１１０…キャパシタンス素子
１２０…半導体スイッチ素子
１２１…スイッチ・トランジスタ
４００…パッケージ
４１０…信号用電極パッド
４２０…ボンディングワイヤ
【図１】
2011114064.tif 000003
【図２】
2011114064.tif 000004
【図３】
2011114064.tif 000005
【図４】
2011114064.tif 000006
【図５】
2011114064.tif 000007
【図６】
2011114064.tif 000008
【図７】
2011114064.tif 000009
【図８】
2011114064.tif 000010
【図９】
2011114064.tif 000011
【図１０】
2011114064.tif 000012
【図１１】
2011114064.tif 000013
【図１２】
2011114064.tif 000014
【図１３】
2011114064.tif 000015
【図１４】
2011114064.tif 000016