(57)【要約】 【課題】素子を微細化しても安定動作可能な半導体記憶装置を提供する。【解決手段】２つの異なる電位の電源間に直列接続され、ナノワイヤで形成され、負性微分抵抗を示す第１および第２のダイオードと、第１のダイオードと第２のダイオードとの接続部に接続される選択トランジスタと、を有することを特徴とする半導体記憶装置である。ナノワイヤがシリコンナノワイヤであることが望ましい。また、シリコンナノワイヤの太さが８ｎｍ以下であることが望ましい。【選択図】図１
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【特許請求の範囲】
【請求項１】
２つの異なる電位の電源間に直列接続され、ナノワイヤで形成され、負性微分抵抗を示す第１および第２のダイオードと、
前記第１のダイオードと前記第２のダイオードとの接続部に接続される選択トランジスタと、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記ナノワイヤがシリコンナノワイヤであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記シリコンナノワイヤの太さが８ｎｍ以下であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記シリコンナノワイヤが、真性または単一導電型のシリコンで形成されることを特徴とする請求項２または請求項３記載の半導体記憶装置。
【請求項５】
前記シリコンナノワイヤがＳＯＩ基板のＳＯＩ層に形成されることを特徴とする請求項２ないし請求項４いずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナノワイヤを用いた半導体記憶装置に関する。
【背景技術】
【０００２】
一般にＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルは、６素子（６トランジスタまたは４トランジスタと２抵抗）で構成される。特許文献１には、トンネリングダイオード素子を用いたＳＲＡＭ用メモリセルが開示されている。このメモリセルは、２つのダイオードと１つのトランジスタの３素子で形成されるためセルの高密度化に適している。
【０００３】
もっとも、トンネリンングダイオード素子の特性は、トンネリングバリアの特性に強く依存する。したがって、素子構造の微細化により全体のサイズに対するプロセスばらつきが大きくなる最小寸法が１０ｎｍ以下のプロセスでは、プロセスばらつきにより電流が数桁変動する恐れがあり、メモリセルの実現が困難となる。また、トンネリングダイオード素子では、原理上空乏層幅以下の素子は形成できないため、ナノオーダーの素子の形成は極めて困難である。
【０００４】
特許文献２には、シリコンナノワイヤを用いたトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開昭５８−１５３２９５号公報
【特許文献２】特表２００４−５０３０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、素子を微細化しても安定動作可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体記憶装置は、２つの異なる電位の電源間に直列接続され、ナノワイヤで形成され、負性微分抵抗を示す第１および第２のダイオードと、前記第１のダイオードと前記第２のダイオードとの接続部に接続される選択トランジスタと、を有することを特徴とする。
【０００８】
上記態様の半導体記憶装置において、前記ナノワイヤがシリコンナノワイヤであることが望ましい。  
【０００９】
上記態様の半導体記憶装置において、前記シリコンナノワイヤの太さが８ｎｍ以下であることが望ましい。  
【００１０】
上記態様の半導体記憶装置において、前記シリコンナノワイヤが、真性または単一導電型のシリコンで形成されることが望ましい。  
【００１１】
上記態様の半導体記憶装置において、前記シリコンナノワイヤがＳＯＩ基板のＳＯＩ層に形成されることが望ましい。  
【発明の効果】
【００１２】
本発明によれば、素子を微細化しても安定動作可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施の形態の半導体記憶装置の等価回路図である。
【図２】シリコンナノワイヤダイオードの電流−電圧特性を示す図である。
【図３】シリコンナノワイヤダイオードの電流−電圧特性のシリコンナノワイヤ太さ依存性を示す図である。
【図４】第１の実施の形態のメモリセル動作の説明図である。
【図５】第１の実施の形態の半導体記憶装置の模式上面図である。
【図６】図５のＡＡ断面図である。
【図７】図５のＢＢ断面図である。
【図８】図５のＣＣ断面図である。
【発明を実施するための形態】
【００１４】
発明者らは、シリコンナノワイヤを電極で挟んだ素子の電流−電圧特性のシミュレーションを実行した。この結果、電流−電圧特性に負性微分抵抗が発現することを見出した。本発明は、上記知見に基づき完成されたものである。
【００１５】
以下、図面を参照しつつ本発明の実施の形態を詳細に説明する。
【００１６】
なお、本明細書中、ナノワイヤの「太さ」とは、ナノワイヤの断面で最も高さまたは幅の広い部分の長さを意味するものとする。また、「ナノワイヤ」とは、太さが１０ｎｍ以下の線状の半導体を意味するものとする。
【００１７】
（第１の実施の形態）
本実施の形態の半導体記憶装置は、２つの異なる電位の電源間に直列接続され、ナノワイヤで形成され、負性微分抵抗を示す第１および第２のダイオードと、第１のダイオードと第２のダイオードとの接続部に接続される選択トランジスタと、を有する。本実施の形態では、ナノワイヤがシリコンナノワイヤである場合を例に説明する。
【００１８】
図１は、本実施の形態の半導体記憶装置の等価回路図である。本実施の形態の半導体記憶装置はＳＲＡＭである。
【００１９】
本実施の形態のＳＲＡＭのメモリセル１０は、第１のダイオードＮＤ１、第２のダイオードＮＤ２および選択トランジスタ１２の３素子で構成される。第１のダイオードＮＤ１、第２のダイオードＮＤ２は、シリコンナノワイヤで形成され、負性微分抵抗を示すシリコンナノワイヤダイオードである。第１のダイオードＮＤ１と第２のダイオードＮＤ２は特性のそろったダイオードである。
【００２０】
第１のダイオードＮＤ１、第２のダイオードＮＤ２は、２つの異なる電位の電源間、ここではＶｄｄと、Ｖｄｄより低電位のＶｓｓとの間に直列接続されている。そして、第１のダイオードＮＤ１と、第２のダイオードＮＤ２との接続部Ｘには、選択トランジスタ１２のドレイン電極１２ａが接続されている。
【００２１】
選択トランジスタ１２のソース電極１２ｂはデータ線１４に接続され、ゲート電極１２ｃはアドレス線１６に接続される。なお、図１では、１個のメモリセル１０のみを図示しているが、実際には、メモリセル１０が複数配列されることによりＳＲＡＭは構成される。
【００２２】
図２は、シリコンナノワイヤダイオードの電流−電圧特性を示す図である。シリコンナノワイヤを電極で挟んだ素子の電流−電圧特性をシミュレーションにより計算した結果である。シミュレーションでは、フォノンの効果、すなわち格子振動の効果を取り入れたモデルで計算を行っている。シリコンナノワイヤは太さ３ｎｍ、長さ１０ｎｍの円柱形状とした。シリコンナノワイヤは、不純物を含有しない真性のシリコンとした。
【００２３】
横軸は電極間に印加した電圧、縦軸は素子に流れる電流である。電流−電圧特性に、電圧の増加に対して電流が減少する負性微分抵抗が発現することがわかる。
【００２４】
図３は、シリコンナノワイヤダイオードの電流−電圧特性のシリコンナノワイヤ太さ依存性を示す図である。図３から明らかなように、このシミュレーション条件では、シリコンナノワイヤの太さが、８ｎｍより大きい場合は負性微分抵抗がほとんど見られず、４ｎｍ以下の領域で負性微分抵抗が顕著に発現することがわかる。したがって、シリコンナノワイヤの太さが８ｎｍ以下であることが望ましく、４ｎｍ以下であることがより望ましい。
【００２５】
このような、シリコンナノワイヤダイオードの負性微分抵抗は、ナノワイヤに特有なフォノンの効果により発現するものと考えられる。すなわち、ワイヤがナノサイズの太さになると格子振動エネルギーが量子化されるため、量子化されたエネルギーとキャリアのエネルギー準位と電極のフェルミ準位の差が等しくなった時に、ワイヤと電極間のキャリア交換レートが共鳴により大きくなるため電気伝導度があがり、電流が多く流れる。しかし、印加電圧が上がり、キャリアのエネルギー準位と電極のフェルミ準位の差が量子化されたエネルギーを超えると電流が減少する。
【００２６】
したがって、このシリコンナノワイヤダイオードの特性は、トンネリング素子のようなトンネリング効果に起因するものではない。このため、加工ばらつき、不純物分布や濃度ばらつき等のプロセスばらつきに対して比較的安定であると考えられる。
【００２７】
図４は、本実施の形態のメモリセル動作の説明図である。図４の横軸は、図１の第１のダイオードＮＤ１と、第２のダイオードＮＤ２との接続部Ｘの電位であり、縦軸は第１のダイオードＮＤ１と、第２のダイオードＮＤ２に流れる電流である。第１のダイオードＮＤ１に流れる電流が実線、第２のダイオードＮＤ２に流れる電流が点線で示される。
【００２８】
接続部Ｘでの電流保存側から、同じ電流Ｉ０が流れる接続部Ｘの２つの電位Ｖ１、Ｖ２で安定状態となる。この２つの安定な電位の一方を“１”、もう一方を“０”と定義することにより、メモリセル１０が動作する。
【００２９】
書き込み動作においては、選択トランジスタ１２のゲート電極１２ｃにつながれるアドレス線１６に電位を加え、選択トランジスタ１２をオンにし、データ線１４に電位Ｖ１またはＶ２を与える。そうすると、データ線１４につながれる選択トランジスタ１２のソース電極１２ｂと、ドレイン電極１２ａ間の電位が０となり、接続部Ｘの電位が与えられた電位Ｖ１またはＶ２となる。選択トランジスタ１２をオフにしても、メモリセル１０に書き込まれた電位が安定状態にあるため保持される。
【００３０】
そして、読み出し動作においては、選択トランジスタ１２のゲート電極１２ｃにつながれるアドレス線１６に電位を加え、選択トランジスタ１２をオンにする。すると、接続部Ｘで保持されている電位Ｖ１またはＶ２が、ソース電極１２ｂにつながるデータ線１４に出力され、メモリセル１０に書き込まれた電位を読み出すことが可能となる。
【００３１】
このようにして、メモリセル１０はＳＲＡＭのメモリセルとして動作する。
【００３２】
本実施の形態の半導体記憶装置は、シリコンナノワイヤダイオードの特性が、主にシリコンナノワイヤの太さに依存する。したがって、特にシリコンナノワイヤの太さの制御性を維持すれば、その他の加工ばらつき、あるいは不純物の濃度や分布ばらつき等のプロセスばらつきに対して極めて安定な特性となる。したがって、素子を微細化しても安定動作可能な半導体記憶装置を提供することが可能となる。すなわち、大容量化しても安定動作可能な半導体記憶装置を提供することが可能となる。
【００３３】
図５は、本実施の形態の半導体記憶装置の模式上面図である。図６、７、８は、それぞれ図５のＡＡ断面図、ＢＢ断面図、ＣＣ断面図である。
【００３４】
本実施の形態の半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板２０に形成される。ＳＯＩ基板はシリコン基板２０ａ、絶縁層２０ｂ、ＳＯＩ層２０ｃで構成される。
【００３５】
第１のダイオードＮＤ１のシリコンナノワイヤ２１、第２のダイオードＮＤ２のシリコンナノワイヤ２２は、共にＳＯＩ層２０ｃで形成されている。シリコンナノワイヤ２１、シリコンナノワイヤ２２はノンドープの真性シリコン、または、単一導電型、すなわち、ｎ型またはｐ型のシリコンである。
【００３６】
シリコンナノワイヤ２１、シリコンナノワイヤ２２の幅および高さは、例えば、４μｍ以下とする。シリコンナノワイヤ２１、シリコンナノワイヤ２２上には層間膜５０が形成される。
【００３７】
シリコンナノワイヤ２１の一端側のＳＯＩ層２０ｃ上に、Ｖｓｓコンタクト電極３１が形成される。そして、シリコンナノワイヤ２１の他端側は、接続部ＸとなるＳＯＩ層２０ｃを介してシリコンナノワイヤ２２が形成される。シリコンナノワイヤ２２の接続部Ｘと反対側のＳＯＩ層２０ｃ上には、Ｖｄｄコンタクト電極３２が形成される。
【００３８】
Ｖｓｓコンタクト電極３１下、Ｖｄｄコンタクト電極３２下のＳＯＩ層２０ｃにはコンタクト抵抗低減のためにｎ型またはｐ型の不純物がドーピングされても良い。シリコンナノワイヤ２１、シリコンナノワイヤ２２がドーピングされている場合には、ｐｎジャンクションを間に形成しないために、シリコンナノワイヤとコンタクト電極下のＳＯＩ層２０ｃを同一導電型とする。
【００３９】
選択トランジスタ１２のドレイン電極１２ａ、ソース電極１２ｂ、およびチャネル領域１２ｄもＳＯＩ層２０ｃに形成される。ドレイン電極１２ａ、ソース電極１２ｂは例えばｎ型不純物拡散層で形成される。チャネル領域１２ｄには、ゲート絶縁膜を介してゲート電極１２ｃが形成される。ソース電極１２ｂ側のＳＯＩ層２０ｃ上にはデータ線コンタクト電極３３が形成される。
【００４０】
図５〜図８に示す半導体記憶装置によれば、シリコンナノワイヤをＳＯＩ層で形成することにより、プレーナ型ＭＩＳトランジスタの選択トランジスタと共通のプロセスで形成することが可能となる。したがって、他素子とのプロセス整合性良く、簡易なプロセスで、素子を微細化しても安定動作可能な半導体記憶装置を実現することが可能となる。
【００４１】
なお、シリコンナノワイヤの太さの制御は、例えば、ＳＯＩ層２０ｃのパターニング後に、シリコンナノワイヤ以外の領域をマスクし、例えば等方性のエッチングやシリコンの酸化等を行う。これにより、パターニング直後のＳＯＩ層の厚さや幅よりも、ＳＯＩ層を薄くかつ細くすることができ、所望の太さのシリコンワイヤを実現することが可能である。
【００４２】
（第２の実施の形態）
本実施の形態の半導体記憶装置は、ナノワイヤがシリコンナノワイヤではなく、ゲルマニウムナノワイヤであること以外は、第１の実施の形態と同様である。したがって、第１の実施の形態と重複する内容については記載を省略する。
【００４３】
シリコンと同じＩＶ族の半導体であり、結晶構造も同じダイヤモンド構造であるため、ゲルマニウムナノワイヤもシリコンナノワイヤと同様に、フォノンの効果による負性微分抵抗が発現すると考えられる。したがって、ゲルマニウムナノワイヤによっても第１の実施の形態と同様の効果が期待できる。
【００４４】
以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、半導体記憶装置等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体記憶装置等に関わる要素を適宜選択して用いることができる。
【００４５】
例えば、本実施の形態においては、シリコンナノワイヤをＳＯＩ層で形成する場合を例に説明したが、例えば、ＣＶＤ法等で気相から成長させたシリコンナノワイヤに電極を形成してメモリセルを構成しても構わない。
【００４６】
また、例えば、本実施の形態においては、選択トランジスタを、プレーナ型ＭＩＳトランジスタで形成する場合を例に説明したが、選択トランジスタがシリコンナノワイヤを用いたシリコンナノワイヤトランジスタであっても構わない。
【００４７】
また、例えば、本実施の形態においては、シリコンナノワイヤダイオードを横型の素子で形成する場合を例に説明したが、シリコンナノワイヤダイオードを縦型の素子で形成しても構わない。
【００４８】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体記憶装置が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。
【符号の説明】
【００４９】
１０      メモリセル
１２      選択トランジスタ
１２ａ    ドレイン電極
１２ｂ    ソース電極
１２ｃ    ゲート電極
１２ｄ    チャネル領域
１４      データ線
１６      アドレス線
２０      ＳＯＩ基板
２０ａ    シリコン基板
２０ｂ    絶縁層
２０ｃ    ＳＯＩ層
２１      シリコンナノワイヤ
２２      シリコンナノワイヤ
３１      Ｖｓｓコンタクト電極
３２      Ｖｄｄコンタクト電極
３３      データ線コンタクト電極
５０      層間膜
ＮＤ１      第１のダイオード
ＮＤ２      第２のダイオード
Ｘ      接続部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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