(57)【要約】【課題】セル内の信号伝播遅延時間の見積り誤差を小さくすることが可能なタイミング検証装置を提供すること。【解決手段】入出力ピン分割部２２は、論理ゲートセル内の入力ピンおよび出力ピンを、寄生抵抗素子によって分割されたサブノードに分割する。セルキャラクタライズ部２３は、入出力ピン分割部２２によって分割された入力ピンと出力ピンとの組み合わせに対してセルキャラクタライゼーションを行ない、組み合わせのそれぞれに対してセル遅延テーブルを生成する。したがって、セル内の信号伝播遅延時間の見積り誤差を小さくすることが可能となる。【選択図】図６
2011107762.tif 000002
【特許請求の範囲】
【請求項１】
論理ゲートセル内の出力ピンを、寄生抵抗素子によって分割されたサブノードに分割するピン分割手段と、
前記論理ゲートセル内の入力ピンと、前記ピン分割手段によって分割された出力ピンとの組み合わせに対してセルキャラクタライゼーションを行ない、組み合わせのそれぞれに対してセル遅延テーブルを生成するセルキャラクタライズ手段とを含む、タイミング検証装置。
【請求項２】
前記ピン分割手段は、前記論理ゲートセル内の入力ピンを、寄生抵抗素子によって分割されたサブノードに分割し、
前記セルキャラクタライズ手段は、前記ピン分割手段によって分割された入力ピンと分割された出力ピンとの組み合わせに対してセルキャラクタライゼーションを行なう、請求項１記載のタイミング検証装置。
【請求項３】
前記ピン分割手段は、前記出力ピンの寄生抵抗素子のそれぞれの座標を含むように、前記出力ピンを複数のサブノードに分割する、請求項１記載のタイミング検証装置。
【請求項４】
前記ピン分割手段は、前記出力ピンと上層の配線グリッドとの交点をサブノードとし、寄生抵抗素子が分割された出力ピンを生成する、請求項１記載のタイミング検証装置。
【請求項５】
前記ピン分割手段は、セルキャラクタライゼーション対象のサブノードの遅延時間と、隣接するセルキャラクタライゼーション対象のサブノードの遅延時間との誤差が所定範囲内であれば、そのセルキャラクタライゼーション対象のサブノードを間引く、請求項１〜３のいずれかに記載のタイミング検証装置。
【請求項６】
タイミング検証に用いられるセル遅延テーブルの作成をコンピュータに行なわせるタイミング検証方法であって、
コンピュータに、論理ゲートセル内の出力ピンを、寄生抵抗素子によって分割されたサブノードに分割させるステップと、
前記コンピュータに、前記論理ゲートセル内の入力ピンと、前記分割された出力ピンとの組み合わせに対してセルキャラクタライゼーションを行なわせ、組み合わせのそれぞれに対してセル遅延テーブルを生成させるステップとを含む、タイミング検証方法。
【請求項７】
タイミング検証に用いられるセル遅延テーブルの作成をコンピュータに行なわせるコンピュータ・プログラムであって、
コンピュータに、論理ゲートセル内の出力ピンを、寄生抵抗素子によって分割されたサブノードに分割させるステップと、
前記コンピュータに、前記論理ゲートセル内の入力ピンと、前記分割された出力ピンとの組み合わせに対してセルキャラクタライゼーションを行なわせ、組み合わせのそれぞれに対してセル遅延テーブルを生成させるステップとを含む、コンピュータ・プログラム。
【請求項８】
タイミング検証に用いられるセル遅延テーブルの作成をコンピュータに行なわせるコンピュータ・プログラムを記録したコンピュータで読取可能な記録媒体であって、
コンピュータに、論理ゲートセル内の出力ピンを、寄生抵抗素子によって分割されたサブノードに分割させるステップと、
前記コンピュータに、前記論理ゲートセル内の入力ピンと、前記分割された出力ピンとの組み合わせに対してセルキャラクタライゼーションを行なわせ、組み合わせのそれぞれに対してセル遅延テーブルを生成させるステップとを含む、コンピュータ・プログラムを記録した記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路のタイミングを検証する技術に関し、特に、ＬＳＩ（Large Scale Integrated circuit）内部の配線寄生抵抗を考慮した高精度な静的タイミング検証を行なうタイミング検証装置、タイミング検証方法、そのコンピュータ・プログラムおよびそのプログラムを記録した記録媒体に関する。
【背景技術】
【０００２】
近年、半導体集積回路におけるプロセスの微細化が進んでおり、静的タイミング検証で必要なセルの数値情報（遅延モデル）も複雑になってきている。たとえば、プロセスの微細化によって配線抵抗の影響が無視できなくなってきたため、配線部分をＲＣネットワークとして扱うようになっている。これに関連する技術として、下記の特許文献１〜３に開示された発明がある。
【０００３】
特許文献１は、寄生成分を考慮した高精度シミュレーション、及びマスクとシミュレーション回路図の一元化を実現することを目的とする。任意の配線上に寄生素子シンボルを追加した回路図を作成し、寄生素子シンボルの接続情報と、回路図に対応するマスクデータから、回路の各寄生素子シンボル部分の寄生成分情報を抽出する。この寄生成分情報を、回路図から得たネットリスト情報の中の寄生シンボルの回路として、割り当てを行ない、回路シミュレーション用ネットリストを得て、高精度のシミュレーションを実現する。また、ネットリスト情報から寄生素子シンボルの情報だけ取り除き、マスクレイアウト検証用ネットリストを得る。これによって、マスクとシミュレーション回路図の一元化を図るものである。
【０００４】
特許文献２は、マスクレイアウト上の配線パターンに重ねて、配線抵抗値、配線容量値を表示することにより、配線パターンの寄生情報を簡単に確認する装置を提供することを目的とする。マスクレイアウトされた半導体集積回路の任意の１つの配線パターンを選択するための入力手段と、選択された配線パターンの結線状態を探索して選択された配線パターンに繋がる全ての配線パターンを選択する選択処理手段と、選択処理手段で選択した全ての配線パターンの配線抵抗値または配線容量値等の寄生情報を求める計算手段と、選択した配線パターンの上に寄生情報を表示する表示手段とを具備する。
【０００５】
特許文献３は、ＬＳＩの設計時間の短縮を図ることのできるレイアウト方法およびレイアウト装置を提供することを目的とする。回路接続データおよびレイアウトデータを読み込み、ＤＢのネットＤＴとパターンＤＴにそれぞれ回路接続情報と回路パターン情報として格納すると共に、それらの情報に基づいて抽出した寄生素子を寄生素子情報として寄生素子ＤＴに格納し、その寄生素子に基づいて計算した各ネットの遅延時間を遅延時間情報として遅延時間ＤＴに格納する。そして、セルの配置変更や配線パターンの経路変更等のレイアウト変更がある場合、その変更毎に回路パターン情報を変更してパターンＤＴを更新するとともに、寄生素子の抽出及び遅延時間の計算を行い、寄生素子情報、遅延時間情報を変更して寄生素子ＤＴと遅延時間ＤＴとをそれぞれ更新する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−０３０２７２号公報
【特許文献２】特開２００５−１８２６３２号公報
【特許文献３】特開平１０−０９２９３８号公報
【非特許文献】
【０００７】
【非特許文献１】改訂版ＥＤＡ用語辞典  セル・キャラクタライゼーション      http://techon.nikkeibp.co.jp/article/WORD/20090107/163762/
【非特許文献２】改訂版ＥＤＡ用語辞典  レイアウト寄生パラメータ抽出      http://techon.nikkeibp.co.jp/article/WORD/20081224/163310/
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上述の特許文献１〜３に開示された発明によれば、セル間の配線寄生抵抗を考慮してタイミング検証を行なうことができる。しかしながら、配線をセルの入力ピンまたは出力ピンのどの位置に接続するかによって、セル内における配線抵抗が変化するため、上記特許文献１〜３に開示された発明を用いたとしてもセル内の配線抵抗を考慮した高精度なタイミング検証を行なうことができない。
【０００９】
本発明は、上記問題点を解決するためになされたものであり、その目的は、セル内の信号伝播遅延時間の見積り誤差を小さくすることが可能なタイミング検証装置、タイミング検証方法、そのコンピュータ・プログラムおよびそのプログラムを記録した記録媒体を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施例によれば、タイミング検証に用いられるセル遅延テーブルを作成するタイミング検証装置が提供される。タイミング検証装置は、論理ゲートセル内の入力ピンおよび出力ピンを、寄生抵抗素子によって分割されたサブノードに分割する入出力ピン分割部と、入出力ピン分割部によって分割された入力ピンと出力ピンとの組み合わせに対してセルキャラクタライゼーションを行ない、組み合わせのそれぞれに対してセル遅延テーブルを生成するセルキャラクタライズ部とを含む。
【発明の効果】
【００１１】
この実施例によれば、セルキャラクタライズ部が、入出力ピン分割部によって分割された入力ピンと出力ピンとの組み合わせのそれぞれに対してセル遅延テーブルを生成するので、セル内の信号伝播遅延時間の見積り誤差を小さくすることが可能となる。
【図面の簡単な説明】
【００１２】
【図１】静的タイミング検証の原理を説明するための図である。
【図２】論理ゲートセルの一例であるＮＯＴ論理ゲートセルの実レイアウト、自動レイアウト用データなどを示す図である。
【図３】セル間配線の寄生抵抗と、セル内の配線の寄生抵抗とを示す図である。
【図４】セル内の出力ピンの他の一例を示す図である。
【図５】本発明の第１の実施の形態におけるタイミング検証装置のハードウェア構成の一例を示すブロック図である。
【図６】本発明の第１の実施の形態におけるタイミング検証装置を機能的構成によって示したブロック図である。
【図７】本発明の第１の実施の形態におけるタイミング検証装置の処理手順を説明するためのフローチャートである。
【図８】本発明の第１の実施の形態におけるタイミング検証装置の処理を模式的に示す図である。
【図９】入出力ピン分割部２２によって分割される出力ピンの一例を示す図である。
【図１０】マルチピン生成部２４によって生成されたマルチピンの一例を示す図である。
【図１１】本発明の第２の実施の形態における入出力ピン分割部２２’による入力ピンおよび出力ピンの分割を説明するための図である。
【図１２】セルキャラクタライズ部２３によるセルキャラクタライゼーションを説明するための図である。
【図１３】ネットリスト生成部２７’の処理を説明するための図である。
【図１４】間引く前のキャラクタライズ対象点を示す図である。
【図１５】間引いた後のキャラクタライズ対象点を示す図である。
【図１６】本発明の第４の実施の形態におけるタイミング検証装置によるキャラクタライゼーションを説明するための図である。
【発明を実施するための形態】
【００１３】
本発明の実施の形態におけるタイミング検証装置の詳細を説明する前に、静的タイミング検証において発生する問題について説明する。
【００１４】
図１は、静的タイミング検証の原理を説明するための図である。図１の左側は、静的タイミング検証の対象となる論理回路を示しており、フリップフロップＡ〜ＤおよびＺと、ＡＮＤ論理ゲートセルｉ１およびｉ３と、ＯＲ論理ゲートセルｉ２とを含む。
【００１５】
静的タイミング検証においては、フリップフロップＡ〜ＤからフリップフロップＺに至る４つのパスＰａｔｈ１〜４の中から、最小パス遅延および最大パス遅延を計算し、タイミング違反が発生するかを検証することによって行なわれる。
【００１６】
図１の右側に示すように、パスＰａｔｈ１〜４の中の最小遅延時間が、フリップフロップＺのホールド時間よりも短い場合は、ホールド・エラーと判定される。また、パスＰａｔｈ１〜４の中の最大遅延時間が、フリップフロップＺのセットアップ時間とクロック周期との和よりも長い場合は、セットアップ・エラーと判定される。したがって、図１におていは、ホールド時間およびセットアップ時間のいずれのタイミング違反も生じていないことになる。
【００１７】
図１に示すＡＮＤ論理ゲートセルｉ１およびｉ３の入力ピンａから出力ピンｙまで、および入力ピンｂから出力ピンｙまでの信号伝播遅延時間、ＯＲ論理ゲートセルｉ２の入力ピンａから出力ピンｙまで、および入力ピンｂから出力ピンｙまでの信号伝播遅延時間は、セル・キャラクタライゼーションによって求められる。このセル・キャラクタライゼーションの詳細については、上記非特許文献１を参照されたい。
【００１８】
また、セル間を結ぶ配線に寄生する容量および抵抗は、レイアウト寄生パラメータ抽出によって求められ、配線部分の信号伝播遅延時間が計算される。このレイアウト寄生パラメータ抽出の詳細については、上記非特許文献２を参照されたい。
【００１９】
セル・キャラクタライゼーションによって計算された論理ゲートセル内部の信号伝播遅延時間と、レイアウト寄生パラメータ抽出によって求められた寄生容量および寄生抵抗を用いて計算された配線部分の信号伝播遅延時間との合計が、パス遅延時間となる。
【００２０】
図２は、論理ゲートセルの一例であるＮＯＴ論理ゲートセルの実レイアウト、自動レイアウト用データなどを示す図である。図２（ａ）は、ＮＯＴ論理ゲートセル１００のシンボルを示している。ＮＯＴ論理ゲートセル１００は、入力ピンａから入力した信号を反転して出力ピンｙに出力する。
【００２１】
図２（ｂ）は、ＮＯＴ論理ゲートセル１００の実レイアウトを示している。入力ピンａが、コンタクトホールを介してＭＯＳゲート１０３に接続される。このＭＯＳゲート１０３と、拡散領域に形成されたＰＭＯＳソース／ドレイン１０１とによってＰチャネルＭＯＳトランジスタが構成される。また、ＭＯＳゲート１０３と、拡散領域に形成されたＮＭＯＳソース／ドレイン１０２とによってＮチャネルＭＯＳトランジスタが構成される。
【００２２】
図２（ｃ）は、ＮＯＴ論理ゲートセルの回路図を示している。図２（ｃ）に示すように、ＰチャネルＭＯＳトランジスタ１０４と、ＮチャネルＭＯＳトランジスタ１０５とによってＮＯＴ論理ゲートセル１００が構成される。
【００２３】
図２（ｄ）は、ＮＯＴ論理ゲートセル１００の自動レイアウト用データを示している。この自動レイアウト用データは、図２（ｂ）に示す実レイアウトから入力ピンａおよび出力ピンｙの図形が抽出されており、後述のように入力ピンａおよび出力ピンｙのそれぞれにセル間配線が接続される。
【００２４】
図３は、セル間配線の寄生抵抗と、セル内の配線の寄生抵抗とを示す図である。図３（ａ）は、セル間配線における寄生抵抗を示している。このＮＯＴ論理ゲートセル１００の出力ピンｙに対してセル間配線が結線された場合、レイアウト寄生パラメータ抽出によって配線寄生抵抗Ｒｗｉｒｅが抽出され、出力ピンｙに接続される。
【００２５】
図３（ｂ）は、ＮＯＴ論理ゲートセル１００内の配線の寄生抵抗を示している。ＮＯＴ論理ゲートセル１００内において、セルを構成するＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタのそれぞれと、出力ピンｙとを結ぶ配線抵抗ＲｐおよびＲｎの値は、出力ピンｙにおけるセル間配線との接続位置に依存する。したがって、出力ピンｙにおけるセル間配線との接続位置によって、入力ピンａから出力ピンｙまでの遅延時間が変化することになるが、従来はこの遅延時間の変化を考慮することができなかった。
【００２６】
図４は、セル内の出力ピンの他の一例を示す図である。図３に示すように出力ピンｙが小さい場合には、遅延時間の変化も小さくなる。しかしながら、図４に示すように、出力ピンＹが大きい場合には、Ｙ’やＹ”のようにセル間配線との接続位置が大きく異なることも考えられ、セル内部のトランジスタまでの配線抵抗の違いによってセルの遅延時間が大きく異なってしまうこともある。この場合、タイミング検証における誤差も大きなものとなってしまう。
【００２７】
以下、このような問題を解決するためのタイミング検証装置の構成およびその機能について説明する。
【００２８】
（第１の実施の形態）
図５は、本発明の第１の実施の形態におけるタイミング検証装置のハードウェア構成の一例を示すブロック図である。このタイミング検証装置は、一般的なコンピュータによって実現され、コンピュータ本体１と、ディスプレイ装置２と、ＦＤ（Flexible Disk）４が装着されるＦＤドライブ３と、キーボード５と、マウス６と、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）８が装着されるＣＤ−ＲＯＭ装置７と、ネットワーク通信装置９とを含む。
【００２９】
タイミング検証プログラムは、ＦＤ４またはＣＤ―ＲＯＭ８等の記録媒体によって供給される。タイミング検証プログラムはコンピュータ本体１によって実行され、論理回路のタイミング検証が行なわれる。また、タイミング検証プログラムは他のコンピュータより通信回線を経由し、コンピュータ本体１に供給されてもよい。
【００３０】
なお、記録媒体はＦＤ４、ＣＤ−ＲＯＭ８に限定されるものではなく、磁気テープ、ＭＯ（Magnetic Optical disk）、ＭＤ（Mini Disc）、ＤＶＤ（Digital Versatile Disc）、ＩＣ（Integrated Circuit）カードなどであってもよい。
【００３１】
また、コンピュータ本体１は、ＣＰＵ１０、ＲＯＭ（Read Only Memory)１１、ＲＡＭ（Random Access Memory）１２およびハードディスク１３を含む。ＣＰＵ１０は、ディスプレイ装置２、ＦＤドライブ３、キーボード５、マウス６、ＣＤ−ＲＯＭ装置７、ネットワーク通信装置９、ＲＯＭ１１、ＲＡＭ１２またはハードディスク１３との間でデータを入出力しながら処理を行なう。ＦＤ４またはＣＤ−ＲＯＭ８に記録されたタイミング検証プログラムは、ＣＰＵ１０によりＦＤドライブ３またはＣＤ−ＲＯＭ装置７を介してハードディスク１３に格納される。ＣＰＵ１０は、ハードディスク１３から適宜タイミング検証プログラムをＲＡＭ１２にロードして実行することによって論理回路のタイミング検証を行なう。
【００３２】
図６は、本発明の第１の実施の形態におけるタイミング検証装置を機能的構成によって示したブロック図である。このタイミング検証装置は、照合部２１と、入出力ピン分割部２２と、セルキャラクタライズ部２３と、マルチピン生成部２４と、自動配置配線部２５と、レイアウト寄生パラメータ抽出部２６と、ネットリスト生成部２７と、タイミング検証部２８とを含む。これらの各構成部分は、ＣＰＵ１０がタイミング検証プログラムを実行することによって実現される。また、これらの各構成部分をハードウェアによって構成するようにしてもよい。
【００３３】
タイミング検証装置は、さらに情報記憶部２９を含む。この情報記憶部２９は、入出力ピンリスト、ネットリスト、入力波形出力負荷トランジスタモデルなどを記憶する部分であり、図５に示すハードディスク１３、ＲＡＭ１２などに対応する。
【００３４】
照合部２１は、情報記憶部２９に記憶されるノード情報とピン情報とを読み出し、これらの情報を照合することによって、論理回路に含まれる各セルの入力ピンおよび出力ピンを抽出する。
【００３５】
入出力ピン分割部２２は、照合部２１によって抽出された入力ピンおよび出力ピンを、寄生抵抗素子によって分割されたサブノードに分割する。このサブノードに分割する方法の詳細については、後述する。
【００３６】
セルキャラクタライズ部２３は、入出力ピン分割部２２によって分割された入力ピンと出力ピンとの組み合わせに対して、セルキャラクタライゼーションを実施して、それぞれの組み合わせに対応した遅延テーブルを作成する。このセルキャラクタライゼーションとして、上記非特許文献１に開示される方法などが用いられる。
【００３７】
マルチピン生成部２４は、入出力ピン分割部２２によって分割された入力ピンおよび出力ピンの座標に応じて新たなピン図形（マルチピン）を生成し、生成した新たなピン図形を元の入力ピンおよび出力ピンの図形と置換する。
【００３８】
自動配置配線部２５は、論理回路に含まれる各セルの配置と、そのセル間の配線接続を自動的に行なう。
【００３９】
レイアウト寄生パラメータ抽出部２６は、自動配置配線部２５によって生成された配線の寄生情報を抽出するために、レイアウト寄生パラメータ抽出を行なう。このレイアウト寄生パラメータ抽出として、上記非特許文献２に開示される方法などが用いられる。
【００４０】
ネットリスト生成部２７は、レイアウト寄生パラメータ抽出部２６によって抽出された配線の寄生情報、および入出力ピン分割部２２によって分割された後の入力ピンおよび出力ピンと配線とを接続した情報を有するネットリストを生成して出力する。
【００４１】
タイミング検証部２８は、セルキャラクタライズ部２３によって作成された遅延テーブル、ネットリスト生成部２７によって生成されたネットリストなどを用いて論理回路のタイミング検証を行なう。
【００４２】
図７は、本発明の第１の実施の形態におけるタイミング検証装置の処理手順を説明するためのフローチャートである。また、図８は、本発明の第１の実施の形態におけるタイミング検証装置の処理を模式的に示す図である。以下、図７および図８を適宜参照しながら、本実施の形態におけるタイミング検証装置の処理について説明する。なお、図８において、照合部２１、入出力ピン分割部２２およびセルキャラクタライズ部２３以外は、情報記憶部２９に記憶される情報である。
【００４３】
まず、照合部２１は、ノード情報とピン情報とを照合することによって、入力ピンおよび出力ピンの寄生抵抗素子などを抽出する（Ｓ１１）。図８に示すように、ノード情報は、座標つきネットリスト３４から抽出されたノード座標情報３５である。ここでは、セルキャラクタライズの入力となる回路接続情報（ネットリスト）として、寄生抵抗素子によってネット分割後の座標情報を有するＤＳＰＦ（Detailed Standard Parasitic Format）のネットリストを採用する。
【００４４】
また、ピン情報として、入出力ピン名３１から生成された入力ピンリスト３２および出力ピンリスト３３を用いる。
【００４５】
次に、入出力ピン分割部２２は、照合部２１によって抽出された入力ピンおよび出力ピンの寄生抵抗素子に基づいて、入力ピンおよび出力ピンを寄生抵抗素子によって分割されたサブノードに分割する（Ｓ１２）。
【００４６】
図９は、入出力ピン分割部２２によって分割される出力ピンの一例を示す図である。図９（ａ）は、出力ピンのＤＳＰＦネットリストの一例を示している。図９（ｂ）は、図９（ａ）に示すＤＳＰＦネットリストに対応する出力ピンＹを示している。また、図９（ｃ）は、図９（ｂ）に示す出力ピンＹの寄生抵抗素子からなるネットワークを示している。
【００４７】
図９（ａ）の最初の行は、ネットを宣言する記述であり、ネットＹの寄生容量が０．０１ｐＦであることが示されている。２行目は、インスタンスピンを規定する記述であり、端子Ｙの座標などが示されている。３行目には、サブノードＹ：１の座標が規定されている。以下同様に、サブノードＹ：２〜Ｙ：８の座標が規定され、サブノードＹ：１〜Ｙ：８のそれぞれの寄生抵抗値が規定されている。
【００４８】
図９（ｂ）は、出力ピンＹの図形を示しており、サブノードＹ：１〜Ｙ：８のそれぞれの座標を、黒い点によって表している。また、図９（ｃ）は、出力ピンＹのサブノードＹ：１〜Ｙ：８を寄生抵抗素子のネットワークによって表したところを示している。
【００４９】
入出力ピン分割部２２は、入力ピンおよび出力ピンを、図９（ｂ）および図９（ｃ）に示すような寄生抵抗素子によって分割されたサブノードＹ：１〜Ｙ：８に分割する。図８に示すように、分割された入力ピンおよび出力ピンは、分割後入力ピンリスト３７および分割後出力ピンリスト３８として出力される。
【００５０】
なお、第１の実施の形態においては、出力ピンを分割する場合のみを示しているが、後述の第４の実施の形態のように、入力ピンも同様にしてサブノードに分割することが可能である。
【００５１】
次に、セルキャラクタライズ部２３は、入力波形出力負荷トランジスタモデル３６と、座標つきネットリスト３４から抽出されたノード寄生情報３９およびネットリスト４０とを参照し、分割された入力ピンおよび出力ピンの組み合わせに対してセルキャラクタライゼーションを実施し、組み合わせのそれぞれに対応するセル遅延テーブル４１を作成して出力する（Ｓ１３）。
【００５２】
次に、マルチピン生成部２４は、図２（ｄ）に示すような自動レイアウト用データの入力ピンおよび出力ピンの図形を加工して、分割後の入力ピンおよび出力ピンの座標に新たなピン図形（マルチピン）を生成し、生成した新たなピン図形を元の入力ピンおよび出力ピンの図形と置換する（Ｓ１４）。
【００５３】
図１０は、マルチピン生成部２４によって生成されたマルチピンの一例を示す図である。図１０（ａ）は、図９（ｂ）に示す出力ピンＹの図形を取り出した自動レイアウト用データを示している。図１０（ｂ）は、図１０（ａ）に示す出力ピンＹの図形を加工して生成された新たなピン図形を示している。Ｙ：１〜Ｙ：８のそれぞれを１つ含むように、出力ピンＹがサブノードに分割される。
【００５４】
次に、自動配置配線部２５は、自動配置配線を行ない、論理回路に含まれる各セルの配置を決定し、そのセル間の配線を生成する。そして、レイアウト寄生パラメータ抽出部２６は、自動配置配線後のレイアウト・パターンに対してレイアウト寄生パラメータ抽出を行ない、配線の寄生情報を抽出する（Ｓ１５）。
【００５５】
次に、ネットリスト生成部２７は、自動配置配線部２５によって生成された配置配線データと、座標つきネットリスト３４とを照合することによって、配線に対応する入力ピンまたは出力ピンを特定する。そして、分割後の入力ピンまたは出力ピンのいずれかと配線とを結線する（Ｓ１６）。
【００５６】
そして、ネットリスト生成部２７は、レイアウト寄生パラメータ抽出部２６によって抽出された配線の寄生情報と、配線を分割後の入力ピンまたは出力ピンに接続した情報とを有するネットリストを生成して出力する（Ｓ１７）。
【００５７】
最後に、タイミング検証部２８は、セルキャラクタライズ部２３によって生成されたセル遅延テーブル４１およびネットリスト生成部２７によって生成されたネットリストを用いてタイミング検証を行なう（Ｓ１８）。このとき、セル遅延テーブルとして、配線が接続されたサブノードに対応するセル遅延テーブルが使用される。
【００５８】
以上説明したように、本実施の形態におけるタイミング検証装置によれば、入力ピンまたは出力ピンにおけるセル間配線の接続位置に応じて、分割後の入力ピンまたは出力ピンに配線を接続した情報を有するネットリストと、そのときのセル遅延テーブルとを用いてタイミング検証を行なえるので、セル内の信号伝播遅延時間の見積り誤差を小さくすることが可能となった。
【００５９】
また、配線を接続する分割後の入力ピンまたは出力ピンを変更するようにすれば、セル内の信号伝播遅延時間を調整することが可能となる。
【００６０】
（第２の実施の形態）
本発明の第２の実施の形態におけるタイミング検証装置は、図６に示す第１の実施の形態におけるタイミング検証装置の機能的構成と比較して、入出力ピン分割部２２およびネットリスト生成部２７の機能のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。なお、本実施の形態における入出力ピン分割部およびネットリスト生成部の参照符号を２２’および２７’として説明する。
【００６１】
図１１は、本発明の第２の実施の形態における入出力ピン分割部２２’による入力ピンおよび出力ピンの分割を説明するための図である。図１１に示すように、入力ピンａおよび出力ピンｙが配置される層の１つ上の層に、配線方向に走る配線グリッドが設けられている。
【００６２】
入出力ピン分割部２２’は、入力ピンａおよび出力ピンｙと、上層配線グリッドとの交点を入力点および出力点とする。そして、入出力ピン分割部２２’は、出力点ｙ：１〜ｙ：６をサブノードとし、寄生抵抗素子が分割されている出力ピンを生成する。
【００６３】
図１２は、セルキャラクタライズ部２３によるセルキャラクタライゼーションを説明するための図である。図１２に示すように、セルキャラクタライズ部２３は、入力点と出力点との組み合わせ数だけセルキャラクタライゼーションを行ない、組み合わせのそれぞれに対応するセル遅延テーブルを生成して出力する。
【００６４】
図１３は、ネットリスト生成部２７’の処理を説明するための図である。ネットリストには、入力ピンおよび出力ピンを分割した後にピンとなるノードの情報、たとえば図１１においては、ｙ：１〜ｙ：６の点の情報を保持する必要がある。以下、図１３を参照して、その処理について説明する。
【００６５】
まず、抽出点探索部５１は、抽出点指定ポリシー５３およびレイアウト情報５４を参照して抽出点を探索し、抽出結果を抽出点指定リスト５７として出力する。たとえば、図１１に示すように、入力ピンおよび出力ピンと、上層配線グリッドとの交点を抽出点（入力点、出力点）とする場合には、レイアウト情報５４のノード座標を総当りする、などの方法によって抽出点を探索する。
【００６６】
次に、配線寄生情報抽出部５２は、レイアウト情報５４およびＴｒ．寄生情報つきネットリスト５５を照合することによって入力ピンおよび出力ピンの座標を抽出する。そして、抽出点指定リスト５７を参照して入力点および出力点の組み合わせを特定し、ＬＰＥ設定ファイル５６を参照することによって入力ピンの入力点および出力ピンの出力点における配線寄生情報を抽出する。そして、配線寄生情報抽出部５２は、抽出点の座標にノードを有する座標つきネットリスト５８を生成して出力する。なお、ＬＰＥ設定ファイル５６を用いた配線寄生情報の抽出は、非特許文献２に開示されるようなレイアウト寄生パラメータ抽出と同様の方法によって行なわれる。
【００６７】
タイミング検証部２８は、セルキャラクタライズ部２３によって作成された遅延テーブル、ネットリスト生成部２７’によって生成されたネットリストなどを用いて論理回路のタイミング検証を行なう。
【００６８】
以上説明したように、本実施の形態におけるタイミング検証装置によれば、抽出点指定ポリシー５３、たとえば入力ピンおよび出力ピンと上層配線グリッドとの交点を抽出し、その抽出点に基づいて遅延テーブルおよびネットリストを生成するようにした。したがって、第１の実施の形態において説明した効果に加えて、自動配置配線ツールによる配線処理を制約しないようにすることが可能となった。
【００６９】
また、入出力ピン分割部２２’による入力ピンおよび出力ピンの分割は、入力ピンおよび出力ピンを抽出点で分割した形式となるため、第１の実施の形態のように同じ入力ピンまたは出力ピンに対して複数の入力ピンまたは出力ピンが存在するといった特殊な形式とはならない。したがって、遅延計算ツールに対する互換性を高めることが可能となった。
【００７０】
（第３の実施の形態）
本発明の第３の実施の形態におけるタイミング検証装置は、図６に示す第１の実施の形態におけるタイミング検証装置の機能的構成と比較して、入出力ピン分割部２２の機能のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。なお、本実施の形態における入出力ピン分割部の参照符号を２２”として説明する。
【００７１】
図１４および図１５は、本発明の第３の実施の形態における入出力ピン分割部２２”による入力ピンおよび出力ピンの分割を説明するための図である。入出力ピン分割部２２”は、まず図１４に示すように、第１の実施の形態において説明した入出力ピン分割部２２と同様の方法により、入力ピンおよび出力ピンを、寄生抵抗素子によって分割されたサブノード（キャラクタライズ対象点）に分割する。図１４は、間引く前のキャラクタライズ対象点を示す図である。
【００７２】
次に、入出力ピン分割部２２”は、キャラクタライズ対象点を間引くための指標を用いて、精度において特に問題とならない範囲においてキャラクタライズ対象点を間引く。たとえば、その指標として、簡易計算によって求められた遅延値を挙げることができる。入出力ピン分割部２２”は、トランジスタ性能と寄生抵抗とから算出される実効的な駆動抵抗をＲｅｆｆとし、仮想的に負荷容量Ｃｅｆｆを与えて、１／（Ｒｅｆｆ×Ｃｅｆｆ）で遅延値を近似する。そして、キャラクタライズ対象点の遅延値と、隣接するキャラクタライズ対象点の遅延値との誤差が５％以内であれば、そのキャラクタライズ対象点を間引く。図１５は、間引いた後のキャラクタライズ対象点を示す図である。
【００７３】
キャラクタライズ部２３は、入出力ピン分割部２２”によって間引かれた後のキャラクタライズ対象点に対してキャラクタライゼーションを実施する。それ以降の処理は、第１の実施の形態において説明したものと同様である。
【００７４】
上述のようにキャラクタライズ対象点が間引かれるため、配線を接続する接続点に直接対応する遅延テーブルがない場合には、ネットリスト３４に含まれる座標情報を参照することによって、最も誤差の少なくなるキャラクタライズ対象点に対応する遅延テーブルを用いる。たとえば、最も距離が近いキャラクタライズ対象点の遅延テーブルを用いる、隣接するキャラクタライズ対象点の遅延テーブルの値の平均値を計算する、などである。
【００７５】
以上説明したように、本実施の形態におけるタイミング検証装置によれば、キャラクタライズ対象点を間引くようにしたので、第１の実施の形態において説明した効果に加えて、キャラクタライズに要する時間およびキャラクタライズ結果のデータ量を削減することが可能となった。
【００７６】
（第４の実施の形態）
第１の実施の形態においては、主に出力ピンを複数のサブノードに分割する場合について説明した。本発明の第４の実施の形態においては、入力ピンも複数のサブノードに分割するときの処理について説明する。
【００７７】
本発明の第４の実施の形態におけるタイミング検証装置は、図６に示す第１の実施の形態におけるタイミング検証装置の機能的構成と同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。
【００７８】
図１６は、本発明の第４の実施の形態におけるタイミング検証装置によるキャラクタライゼーションを説明するための図である。図１６（ａ）は、入力ピンおよび出力ピンの図形を含んだセルの実レイアウトの一例を示している。図１６（ａ）に示すように、このセルには入力ピンが２つ設けられており、入出力ピン分割部２２によって入力ピンＡ２がＡ２：１とＡ２：２とに分割される。
【００７９】
図１６（ｂ）は、セルキャラクタライズ部２３によるセルキャラクタライゼーションを説明するための図である。図１６（ｂ）に示すように、セルキャラクタライズ部２３は、分割後の入力ピンＡ１、Ａ２：１、Ａ２：２と、分割後の出力ピンＹ：１〜Ｙ：１０との組み合わせに対してセルキャラクタライゼーションを行ない、組み合わせのそれぞれに対応する遅延テーブルを作成する。それ以降の処理は、第１の実施の形態において説明したものと同様である。
【００８０】
以上説明したように、本実施の形態におけるタイミング検証装置によれば、入力ピンに対しても分割を行ない、分割後の入力ピンと分割後の出力ピンとの組み合わせに対してセルキャラクタライゼーションを行なうようにしたので、第１の実施の形態において説明した効果と同様の効果を奏することが可能となった。
【００８１】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８２】
１  コンピュータ本体、２  ディスプレイ装置、３  ＦＤドライブ、４  ＦＤ、５  キーボード、６  マウス、７  ＣＤ−ＲＯＭ装置、８  ＣＤ−ＲＯＭ、９  ネットワーク通信装置、１０  ＣＰＵ、１１  ＲＯＭ、１２  ＲＡＭ、１３  ハードディスク、２１  照合部、２２  入出力ピン分割部、２３  セルキャラクタライズ部、２４  マルチピン生成部、２５  自動配置配線部、２６  レイアウト寄生パラメータ抽出部、２７  ネットリスト生成部、２８  タイミング検証部、２９  情報記憶部、３１  入出力ピン名、３２  入力ピンリスト、３３  出力ピンリスト、３４  座標つきネットリスト、３５  ＤＳＰＦノード座標情報、３６  入力波形出力負荷トランジスタモデル、３７  分割後入力ピンリスト、３８  分割後出力ピンリスト、３９  ノード寄生情報、４０  ネットリスト、４１  セル遅延テーブル、５１  抽出点探索部、５２  配線寄生情報抽出部、５３  抽出点指定ポリシー、５４  レイアウト情報、５５  Ｔｒ．寄生情報つきネットリスト、５６  ＬＰＥ設定ファイル、５７  抽出点指定リスト、５８  座標つきネットリスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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