(57)【要約】      （修正有）【課題】ＤＲＡＭメモリセルでより小型のトランジスタを使用できる方法を提供する。【解決手段】ゲート誘電体７によってチャネルから分離されているフロント・コントロール・ゲート８、およびベース基板に配置され、かつ絶縁層（ＢＯＸ）によってチャネル４から分離されているバック・コントロール・ゲート９と、を有するトランジスタからなるＤＲＡＭメモリセルコントロール方法において、セルプログラミング動作において、フロント・コントロール・ゲートおよびバック・コントロール・ゲートが、第１の電圧をフロント・コントロール・ゲートに、第２の電圧をバック・コントロール・ゲートに印加することによって共に使用され、第１の電圧の大きさは、バック・コントロール・ゲートに電圧が印加されない場合にセルをプログラミングするのに必要な電圧の大きさよりも小さい。【選択図】図２ａ
2011123985.tif 000002
【特許請求の範囲】
【請求項１】
分離層（２、ＢＯＸ）によってベース基板（１）から分離されている半導体材料の薄膜（３）を備える半導体・オン・インシュレータ基板上のＦＥＴトランジスタであって、チャネル（４）と、２つのコントロールゲート、即ち、前記チャネル（４）の上に配置され、かつゲート誘電体（７、１０）によって前記チャネルから分離されているフロント・コントロール・ゲート（８、１１）、および前記ベース基板に配置され、かつ前記絶縁層（ＢＯＸ）によって前記チャネル（４）から分離されているバック・コントロール・ゲート（９、１２、１３、１７、１８）と、を有するトランジスタからなるＤＲＡＭメモリセルをコントロールする方法において、
セルプログラミング動作において、前記フロント・コントロール・ゲートおよび前記バック・コントロール・ゲートが、第１の電圧を前記フロント・コントロール・ゲートに、第２の電圧を前記バック・コントロール・ゲートに印加することによって共に使用され、前記第１の電圧の大きさは、前記バック・コントロール・ゲートに電圧が印加されない場合に前記セルをプログラミングするのに必要な電圧の大きさよりも小さいことを特徴とする方法。
【請求項２】
前記第２の電圧が正であることを特徴とする請求項１に記載の方法。
【請求項３】
セルホールド動作において、第３の電圧が前記バック・コントロール・ゲートに印加されることを特徴とする請求項１または２に記載の方法。
【請求項４】
前記第３の電圧が負またはゼロであることを特徴とする請求項３に記載の方法。
【請求項５】
セル読み出し動作において、第４の電圧が前記バック・コントロール・ゲートに印加されることを特徴とする請求項１乃至４のいずれかに記載の方法。
【請求項６】
前記第４の電圧が正であることを特徴とする請求項５に記載の方法。
【請求項７】
前記フロント・コントロール・ゲートおよび前記バック・コントロール・ゲートが互いに接続され、前記バック・コントロール・ゲートに印加される電圧に等しい電圧が前記フロント・コントロール・ゲートに印加されることを特徴とする請求項１乃至６のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、半導体デバイス、具体的には、複数のメモリセルを備えるメモリデバイスである。
【０００２】
本発明はとりわけ、半導体・オン・インシュレータ（ＳｅＯＩ）基板上のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）型メモリセルをコントロールする方法に関する。
【背景技術】
【０００３】
従来のＤＲＡＭメモリセルは、トランジスタと、電荷を蓄積するためのキャパシタとの組み合わせによって形成される。
【０００４】
最近では、トランジスタのみからなるＤＲＡＭメモリセルが提案されている。このセルは浮遊チャネル効果を利用して電荷を蓄積し、さらなるキャパシタを必要としない。
【０００５】
図１は、このような浮遊チャネルＤＲＡＭメモリセルの断面図を示している。浮遊チャネルＤＲＡＭセルは、埋め込み絶縁層２（一般的に「埋め込み酸化層」即ちＢＯＸと記される、１層の酸化物）によってベース基板１から分離されたシリコン薄膜３を備えるシリコン・オン・インシュレータＳＯＩ基板に形成される。ソース領域５およびドレイン領域６がＢＯＸ２の上部の薄膜３に形成され、浮遊チャネル領域４がソース領域およびドレイン領域を分離する。ゲート誘電層７およびゲート電極８が浮遊チャネル４の上部に順次堆積される。ドレイン領域６はビットラインＢＬに接続され、ソース領域５はソースラインＳＬに接続され、ゲート電極８はワードラインＷＬに接続される。
【０００６】
浮遊チャネルは、ＢＯＸ、ゲート誘電層、ソース領域およびドレイン領域によって電気的に分離される。この分離ゆえに、浮遊チャネルは電荷を蓄積することができる。
【０００７】
このようなトランジスタにおけるデータ書き込み動作では、浮遊ボディ（floating body）はインパクトイオン化現象（impact ionization phenomenon）を使用して電荷を蓄積し、それによって、トランジスタの閾値電圧を変化させる。データ読み出し動作では、トランジスタのソースとドレイン間に流れる電流量は、浮遊ボディに蓄積されている電荷量に左右される。
【０００８】
上記ＤＲＡＭセルは、ＳｅＯＩ上のデバイスに特徴的であり、電荷を蓄積し、それによってトランジスタの閾値電圧を変化させるボディ効果を示すという利点を提供する。この効果を利用するために、（ワードラインＷＬを介して）ゲート電極に過電圧を印加する必要がある。したがって、論理１状態の書き込み動作を実行可能にするためには、通常Ｖｄｄより大きな電圧が印加され、ここで、Ｖｄｄはデバイスの名目電源電圧に相当する。この過電圧はデバイスの電流を増大させ、インパクトイオン化現象をもたらし、これが、チャネルの下、即ち浮遊ボディに蓄積されることになる電荷を次々に生成する。
【０００９】
トランジスタはこの過電圧によってストレスをかけられることが理解されるだろう。したがって、このようなストレスに耐えられる比較的大きなトランジスタを使用することが一般的である。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
そして、本発明の適用分野における目下の目的は小型化である。したがって、ＤＲＡＭメモリセルでより小型のトランジスタを使用できる手段に対する必要性があることが理解される。
【課題を解決するための手段】
【００１１】
本発明の目的はこの必要性を満たすことであり、このために、絶縁層によってベース基板から分離されている半導体材料の薄膜を備える半導体・オン・インシュレータ基板上のＦＥＴトランジスタであって、チャネルと、２つのコントロールゲート、即ち、チャネルの上に配置され、かつゲート誘電体によってチャネルから分離されているフロント・コントロール・ゲート、およびベース基板に配置され、かつ絶縁層によってチャネルから分離されているバック・コントロール・ゲートと、を有するトランジスタからなるＤＲＡＭメモリセルをコントロールする方法において、セルプログラミング動作において、フロント・コントロール・ゲートおよびバック・コントロール・ゲートが、第１の電圧をフロント・コントロール・ゲートに、第２の電圧をバック・コントロール・ゲートに印加することによって共に使用され、第１の電圧の大きさは、バック・コントロール・ゲートに電圧が印加されない場合にセルをプログラミングするのに必要な電圧の大きさよりも小さいことを特徴とする方法を提供する。
【００１２】
この方法の好ましい非制限的態様は以下のとおりである：
−第２の電圧は正である；
−セルホールド動作では、第３の電圧がバック・コントロール・ゲートに印加される；
−第３の電圧は負またはゼロである；
−セル読み出し動作では、第４の電圧がバック・コントロール・ゲートに印加される；
−第４の電圧は正である；
−フロント・コントロール・ゲートおよびバック・コントロール・ゲートは互いに接続され、バック・コントロール・ゲートに印加される電圧に等しい電圧がフロント・コントロール・ゲートに印加される。
【００１３】
本発明の他の態様、目的および利点は、非制限的な例として付与され、かつ添付の図面を参照してなされた好ましい実施形態に関する以下の詳細な説明を読めばより明らかになるだろう。
【図面の簡単な説明】
【００１４】
【図１】すでに言及された、従来の浮遊ボディＤＲＡＭセルを示している。
【図２ａ】本発明の第１の態様にしたがった方法での使用が意図されたＳｅＯＩ上の浮遊チャネルＤＲＡＭメモリセルを示している。
【図２ｂ】図２ａに垂直な断面の、本発明の第１の態様にしたがった方法での使用が意図されたＳｅＯＩ上の浮遊チャネルＤＲＡＭメモリセルを示している。
【図３】本発明の第１の態様にしたがった方法での使用が意図された、ＲＣＡＴ型ＳｅＯＩ上の浮遊チャネルＤＲＡＭメモリセルを示している。
【図４ａ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｂ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｃ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｄ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｅ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｆ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｇ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｈ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｉ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｊ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【図４ｋ】ベース基板においてバック・コントロール・ゲートを形成および分離するためのステップを図示している。
【発明を実施するための形態】
【００１５】
図２ａを参照すると、一般的に埋め込み酸化層ＢＯＸである絶縁層２によってベース基板１から分離されている半導体材料の薄膜を備える半導体・オン・インシュレータ基板上の浮遊チャネルＦＥＴトランジスタからなるＤＲＡＭメモリセルが示されている。
【００１６】
半導体・オン・インシュレータ基板は、例えばシリコン・オン・インシュレータＳＯＩ基板である。
【００１７】
好ましい実施形態によると、絶縁層は１層のＳｉＯ２である。好都合な変形例によると、絶縁層は、２つのＳｉＯ２層で挟まれることの可能な（例えば、窒化シリコンＳｉ３Ｎ４の）誘電層を備えている。
【００１８】
トランジスタは、薄膜において、ソース領域５と、ドレイン領域６と、ソース領域とドレイン領域を分離する浮遊チャネル４とを備えている。
【００１９】
図２ａにおいて、ドレインＤおよびソースＳは埋め込み酸化層ＢＯＸと接触しているため、ＦＥＴトランジスタのボディは隣接セルから完全に分離され、その結果、浮遊している。
【００２０】
ソースＳはしたがって、２つの隣接メモリセル間で共有可能である。このような共有は、メモリセルによって占められている表面積を削減することを可能にする。
【００２１】
図２ｂは、図２ａの軸ＩＩｂ−ＩＩｂに沿った、図２ａに垂直な断面を示している。図２ａは、例えばメモリアレイのライン上の断面図を示しているが、図２ｂは、メモリアレイのカラムに沿った断面図を示している。
【００２２】
図２ｂは、ウェルを分離するために、基板の表面から少なくとも絶縁層２まで、あるいは、この絶縁層を超えて深さ方向に延びる（ＳＴＩ、Shallow Trench Isolation技術を使用する）水平分離トレンチ２０を介する（同じカラムに沿ったトランジスタからの）トランジスタのボディの分離を図示しており、これについては後述し、そこでバック・コントロール・ゲートが形成される。
【００２３】
本発明は、完全空乏メモリセルに制限されないが、ＳｅＯＩ上の部分空乏メモリセルに拡大適用されることが理解されるだろう。従来既知の方法で、隣接セルのチャネルを相互に分離するためにメモリアレイのラインに沿ってセルを分離する必要がある。これは従来、ウェルを分離するために基板の表面から少なくとも絶縁層まで、あるいは、この絶縁層を超えて深さ方向に延びるＳＴＩ型の水平分離トレンチを使用して行われ、これについては後述し、そこでバック・コントロール・ゲートが形成される。
【００２４】
メモリセルはまた、チャネル４上の基板の表面に延びるフロント・コントロール・ゲート８を備えている。フロント・コントロール・ゲート８はゲート誘電層７によって浮遊チャネルから分離される。
【００２５】
メモリセルはまた、ベース基板１に配置され、かつ絶縁層２によって浮遊チャネル４から分離されているバック・コントロール・ゲート９を備えている。
【００２６】
メモリセルはしたがって２つのコントロールゲートを有している。つまり、従来使用されているフロント・コントロール・ゲート８と、本発明によって提供され、かつ、セルプログラミング動作を実行するためにフロント・コントロール・ゲートとの併用が意図されているバック・コントロール・ゲート９である。
【００２７】
単なる例示として、半導体・オン・インシュレータ基板の薄膜（トランジスタのボディ）の厚さは１．５ｎｍ〜５０ｎｍであり、絶縁層（ＢＯＸ）の厚さは１．５ｎｍ〜５０ｎｍである。
【００２８】
図３は、本発明にしたがった完全空乏ＤＲＡＭメモリセルの別の可能な実施形態を図示しており、この場合、フロント・コントロール・ゲートは基板の表面に配置されておらず、浮遊チャネルに埋め込まれている。この場合のフロント・コントロール・ゲート１１は、チャネル４の厚さに形成されたトレンチを充填しており、ゲート誘電層１０は、浮遊チャネル４からゲート１１を分離するためにトレンチの壁に配置されている。このようにして、ＲＣＡＴ（Recessed Channel Array Transistor：凹型チャネルアレイトランジスタ）型トランジスタが定義される。
【００２９】
この第２の実施形態は、浮遊チャネルの幅が明確に広げられることによって、ＳＣＥ（Short Channel Effect：短チャネル効果）の略語で知られている望ましくない電気的効果を打ち消すことができる点で好都合である。
【００３０】
上記では、ＳｅＯＩ上の浮遊チャネルＤＲＡＭセルの例が挙げられている。しかしながら、本発明はまた、トランジスタおよびキャパシタの組み合わせによって生成されるＳｅＯＩ上のＤＲＡＭセルにも拡大適用される。
【００３１】
図４ａ〜図４ｋは、ベース基板にバック・コントロール・ゲートを形成および分離するための異なるステップを順に図示している。これらの図面では、ｐ型およびｎ型のバック・コントロール・ゲートの場合が示されている。
【００３２】
図４ａは、絶縁層２によってベース基板１から分離されている半導体材料の薄膜３を備えるＳｅＯＩ基板を示している。
【００３３】
第１のステップにおいて、後続のパターンマスキングおよび形成ステップ（ウェル、バック・コントロール・ゲート、分離構造などの形成）で必要なアライメントを提供するためのアライメントマークがＳｅＯＩ基板に定義される。
【００３４】
したがって、この第１の基板マーキングステップは、グルーブ（groove）、トレンチ（trench）、メサ（mesa）または他の任意の印（例えば×など）を基板に形成する。
【００３５】
図４ｂは、この目的のための、表面層のエッチングによるメサの形成を図示している。これを実行するために、標準的なＣＭＯＳ製造プロセスが使用可能である。
【００３６】
図４ｃ、４ｄおよび４ｅを参照すると、絶縁層ＢＯＸの下に埋め込まれたウェルを形成するための種々の可能なアプローチが示されており、この目的は、１つ以上のバック・コントロール・ゲートがベース基板１から分離されることを最終的に保証することである。
【００３７】
図４ｃ、４ｄおよび４ｅの各々において、ベース基板１は、その上部層にｎ型導電性を示すためにドーピングされる。このドーピングレベルは通常１×１０１５〜５×１０１６ｃｍ−３である。
【００３８】
図４ｃにおいて、ｐ型ウェル１５が、ｎ型ベース基板１の分離層２の下に、ドーパント注入によって生成された。ｐ型ウェル１５はしたがって、ｐｎ接合によってｎ型基板から分離されている。
【００３９】
図４ｄにおいて、ｐ型ウェル１５とｎ型ウェル１４の両方が生成された。ウェル１４、１５はｐｎ接合によって互いに分離されている。
【００４０】
図４ｅにおいて、ｐ型ウェル１５とｎ型ウェル１４の両方が、図４ｄのように生成された。ＳｅＯＩ基板の表面から絶縁層ＢＯＸの下にベース基板１まで深さ方向に延びるＳＴＩ型分離トレンチ１６もまた生成される。このトレンチは、ウェル１４、１５間の分離を提供する。
【００４１】
図４ｃ、４ｄおよび４ｅのウェルのドーピングレベルは通常５×１０１６〜５×１０１８ｃｍ−３である。
【００４２】
図４ｃ、４ｄおよび４ｅに示されている構造を製造するのに必要なステップは、標準的なＣＭＯＳ製造プロセスに基づいている点に留意されたい。
【００４３】
図４ｃ（または図４ｄおよび図４ｅ）に示されている構造から初めて、次いで、図４ｆ（または図４ｇおよび図４ｈ）に示されているように絶縁層２の下にバック・コントロール・ゲート１２、１３、１７、１８を形成するために、ドーパント注入が実行される。
【００４４】
バック・コントロール・ゲートを形成するためのドーピングレベルは通常５×１０１８〜５×１０２０ｃｍ−３である。
【００４５】
図４ｇおよび４ｈに示されているように、バック・コントロール・ゲート１２、１３、１７、１８は、逆バイアスのウェル１４、１５（ｎ型バック・コントロール・ゲート１３、１８にはｐ型ウェル１５、ｐ型バック・コントロール・ゲート１２、１７にはｎ型ウェル１４）によってベース基板１から分離されている。
【００４６】
図４ｆの場合、単一のバック・コントロール・ゲート・バイアスのためだけにウェルが生成されている（ｐ型ウェル１５はｎ型バック・コントロール・ゲート１３を分離し、ｐ型バック・コントロール・ゲート１２はｎバイアスのベース基板１に直接配置される）。
【００４７】
一般原則として、バック・コントロール・ゲートとウェル間の電気ノードによって生成されたダイオードは常に逆バイアスされ、そしてこのダイオードがバック・コントロール・ゲートを、ウェルと、それが含有しうるもの（とりわけ他のバック・コントロール・ゲート）とから分離するように、ウェル電圧が選択される点に留意されたい。
【００４８】
図４ｈに示されている第１の実施形態によると、バック・コントロール・ゲート１７、１８はウェル１４、１５の幅全体の下に延びる。この具体的な場合において、分離トレンチ１６が、バック・コントロール・ゲート１７、１８を相互に分離するために使用される。
【００４９】
図４ｇに示されている別の実施形態によると、バック・コントロール・ゲート１２、１３は、ウェル１４、１５の幅の一部のみに延びるように配置されている。バック・コントロール・ゲートが局所化されており、それによってウェルの分離に寄与する場合においても、分離トレンチを設けてもよい点に留意されたい。
【００５０】
図示されていない変形実施形態によると、ＢＯＸ分離層の下のベース基板に配置されている第２の分離層は、全体的または部分的に、バック・コントロール・ゲートをベース基板から分離するのに寄与することができる。
【００５１】
図４ｆ（または図４ｇおよび図４ｈ）に示されている構造から初めて、次いで、メサと、場合によっては分離トレンチとが、誘電体の堆積によって充填される。この充填は、標準的な側壁パッシベーション工程、充填工程、および表面平坦化処理工程を実行する。
【００５２】
次いで、十分に堆積された誘電体によって形成された絶縁領域１９によって画定された薄膜３の領域の各々に、（同一型の）１つ以上のトランジスタを形成することができる。
【００５３】
本発明の観点では、バック・コントロール・ゲートは、トランジスタの有効閾値電圧を動的に変化させるために使用される。より具体的には、バック・コントロール・ゲートに印加される電圧は、セルコントロール動作（プログラミング、消去、読み出し、ホールド）のタイプにしたがって変調される。
【００５４】
ｎ型導電性のチャネルおよびｐ型導電性のバック・コントロール・ゲートを有するトランジスタ（バック・コントロール・ゲートは仕事関数を有するといわれる）は、非常に高い閾値電圧を有する。そしてこの閾値電圧は、正の電圧をバック・コントロール・ゲートに印加することによって低下させることが可能である。
【００５５】
ｎ型導電性のチャネルおよびｎ型導電性のバック・コントロール・ゲートを有するトランジスタ（バック・コントロール・ゲートは仕事関数を有していないといわれる）は、正の電圧をバック・コントロール・ゲートに印加することによって低下させることの可能な名目閾値電圧を有する。
【００５６】
このバック・コントロール・ゲートを介したトランジスタの閾値電圧の変動は、Ｖｔｈ＝Ｖｔ０−αＶＢＧにより定式化することが可能であり、ここで、Ｖｔｈはトランジスタの閾値電圧を表し、ＶＢＧはバック・コントロール・ゲートに印加される電圧を表し、Ｖｔ０は（ｎ型もしくはｐ型または金属のバック・コントロール・ゲートが使用されるかに応じて、仕事関数によってオフセット可能な）名目閾値電圧を表し、αはトランジスタの形状に関する係数である。
【００５７】
Ｇｅｒｍａｉｎ  Ｂｏｓｓｕ  ｉｎ  Ｊｕｎｅ  ２００９  ａｔ  ｔｈｅ  Ｕｎｉｖｅｒｓｉｔｙ  ｏｆ  Ｐｒｏｖｅｎｃｅ  Ａｉｘ  Ｍａｒｓｅｉｌｌｅ  Ｉによって主張された「Ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｉｎｎｏｖａｎｔｅｓ  ｄｅ  ｍｅｍｏｉｒｅ  ｎｏｎ−ｖｏｌａｔｉｖｅ  ｅｍｂａｒｑｕｅｅ  ｓｕｒ  ｆｉｌｍ  ｍｉｎｃｅ  ｄｅ  ｓｉｌｉｃｉｕｍ」（Ｉｎｎｏｖａｔｉｖｅ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ａｒｃｈｉｔｅｃｔｕｒｅｓ  ｅｍｂｅｄｄｅｄ  ｉｎ  ａ  ｔｈｉｎ  ｓｉｌｉｃｏｎ  ｆｉｌｍ）と題する論文に示されているように、係数αはとりわけ、α＝３．ｔｏｘ１／（ｔＳｉ＋３．ｔｏｘ２）にしたがって近似可能であり、ここでｔｏｘ１は、フロント・コントロール・ゲートをチャネルから分離するゲート誘電層の厚さを表しており、ｔｏｘ２は、バック・コントロール・ゲートをチャネルから分離する絶縁層の厚さを表しており、ｔｓｉは薄膜の厚さを表している。
【００５８】
したがって、トランジスタと関連したバック・コントロール・ゲートのドーピングタイプは名目閾値電圧をオフセットし、またはオフセットしないこと、及びバック・コントロール・ゲートのバイアスは閾値電圧を調整するために使用可能であることが理解される。
【００５９】
本発明の観点では、バック・コントロール・ゲートが仕事関数を有しないように、バック・コントロール・ゲート６のバイアスは優先的に選択される。したがって、このバイアスは、ＦＥＴトランジスタと同じ型でなければならない（言い換えると、ｎ型トランジスタにはｎ型バイアス、ｐ型トランジスタにはｐ型バイアス）。しかしながら、本発明は、（ＦＥＴトランジスタのバイアスとは逆のバイアスの）動作電圧を有するバックゲートにも拡大適用される。
【００６０】
さらに、本発明は当然ｎ型トランジスタに制限されず、ｐ型トランジスタにも拡大適用される。
【００６１】
一般的な場合のバック・コントロール・ゲートに戻ると、バック・コントロール・ゲートに印加された正の電圧は、トランジスタの有効閾値電圧を低下させる。
【００６２】
有効閾値電圧は、バック・コントロール・ゲートに印加された負の電圧を介して増大させることも可能であり、それによって、好都合なことに回路の完全非アクティブ状態における漏洩電流を低減することができる。
【００６３】
本発明の観点では、ＳｅＯＩ  ＤＲＡＭセルのトランジスタと関連したバック・コントロール・ゲートは動的に使用される。つまり、バック・コントロール・ゲートに印加される電圧は、セルコントロール動作のタイプ（プログラミング、消去、読み出し、ホールドまたは保留（ｒｅｔａｉｎ））にしたがって効果的に変調される。
【００６４】
本発明はしたがって、第１の電圧をフロント・コントロール・ゲートに、第２の電圧をバック・コントロール・ゲートに印加することによってセルプログラミング動作でフロント・コントロール・ゲートおよびバック・コントロール・ゲートを共に使用することを提案しており、この第１の電圧の大きさは、バック・コントロール・ゲートに電圧が印加されない場合にセルをプログラミングするのに必要な電圧より小さい。
【００６５】
第２の電圧は正であり、とりわけ、ｎチャネルトランジスタの場合の名目電源電圧Ｖｄｄに等しい。
【００６６】
ｐチャネルトランジスタのセルの場合、動作はｎチャネルトランジスタの場合と対称的である。印加された電圧は、Ｖｄｄと比較して参照され、この基準に対して負であるため、ゼロ電圧の傾向がある。
【００６７】
ｎチャネルトランジスタの例について後述する。
【００６８】
好ましい実施形態によると、バック・コントロール・ゲート電圧は、プログラミングの場合に正であり、他の動作の場合にはゼロである。
【００６９】
プログラミングの際、バック・コントロール・ゲートに正の電圧を印加することは、効果的に、トランジスタの閾値電圧を低減することを可能にする。このため、フロント・コントロール・ゲートは、名目読み出し電圧Ｖｄｄのみによって供給することが可能である。したがって、プログラミング電圧を低下させることが可能であり、このことは、周辺回路の設計においてかなり有用であり（ワードラインコントロール回路は高電圧を送出する必要がないため、過電圧を生成する回路の必要がなくなる）、かつ、セルおよび一般に回路の信頼性を強化する。
【００７０】
トランジスタへのストレスが削減されるため、より小型のトランジスタの使用も可能になる。
【００７１】
変形実施形態によると、浮遊チャネルに電荷を良好に保持することを可能にするために、ホールド動作においてバック・コントロール・ゲートに第３の電圧を印加することが可能である。
【００７２】
ホールド動作においてバック・コントロール・ゲートに印加されたゼロまたはわずかに負の電圧（ｐチャネルトランジスタの場合にはＶｄｄに近い電圧）は、とりわけトランジスタからの漏洩を制限することを可能にする。
【００７３】
簡潔の利益のために、使用可能な（エネルギーを消費する）回路が必要ないか、または少数ですむ単純値（典型的には０Ｖ、ＶＤＤ、場合によってはＶＤＤ／２）に等しいバック・コントロール・ゲート電圧で動作することが好ましいということに留意されたい。
【００７４】
しかしながら、トランジスタの閾値電圧へのバック・コントロール・ゲート効果が所望の大きさを有しない場合には、上記の単純値とは異なるバック・コントロール・ゲート電圧を使用することによって薄膜、絶縁層およびゲート誘電層の厚さの「悪い（ｂａｄ）」比を補償するために、バック・コントロール・ゲートに印加される電圧は今まで通り変更することができる点が想起される。
【００７５】
さらに別の変形例によると、第４の電圧、とりわけ正電圧が読み出し動作でバック・コントロール・ゲートに印加される。実際、読み出し動作には、修復、つまり再プログラミングが一般的に続く。読み出し動作においてバック・コントロール・ゲートに正の電圧を印加することは、フロント・コントロール・ゲートに印加されるべき電圧を低下させることができる点で好都合である。
【００７６】
本発明によれば、個別にバック・コントロール・ゲートを有するメモリセルを好都合に使用できることが、上記から理解されることになる。少なくともメモリアレイの同一のラインまたは同一のカラムに配置されたセルだけは、同一のバック・コントロール・ゲートを共有する。したがって、バックゲートラインは、ラインまたはカラムに沿ったセルの各々のバック・コントロール・ゲートに結合することが可能である。
【００７７】
既知のように、ワードラインは、メモリアレイのカラムに沿ったセルの各々のフロント・コントロール・ゲートに結合される。
【００７８】
ワードラインと平行に延びるバックゲートラインが優先的に提供される（バック・コントロール・ゲートは、プログラミング時にフロント・コントロール・ゲートを効果的に支援する）。
【００７９】
互いに接続されるメモリセルのフロント・コントロール・ゲートおよびバック・コントロール・ゲートを提供することもまた可能であり、これにより、必要なデコーダ数を削減することができる。とりわけ、メモリアレイのカラムのワードラインは、これと平行なバックゲートラインに接続可能である。
【符号の説明】
【００８０】
１  ベース基板
２  埋め込み絶縁層
３  シリコン薄膜
４  浮遊チャネル領域
５  ソース領域
６  ドレイン領域
７，１０  ゲート誘電層
８，１１  フロント・コントロール・ゲート
９，１２，１３，１７，１８  バック・コントロール・ゲート
１４  ｎ型ウェル
１５  ｐ型ウェル
１６  分離トレンチ
１９  絶縁領域
【図１】
2011123985.tif 000003
【図２ａ】
2011123985.tif 000004
【図２ｂ】
2011123985.tif 000005
【図３】
2011123985.tif 000006
【図４ａ】
2011123985.tif 000007
【図４ｂ】
2011123985.tif 000008
【図４ｃ】
2011123985.tif 000009
【図４ｄ】
2011123985.tif 000010
【図４ｅ】
2011123985.tif 000011
【図４ｆ】
2011123985.tif 000012
【図４ｇ】
2011123985.tif 000013
【図４ｈ】
2011123985.tif 000014
【図４ｉ】
2011123985.tif 000015
【図４ｊ】
2011123985.tif 000016
【図４ｋ】
2011123985.tif 000017