(57)【要約】【課題】ＮＡＮＤ型フラッシュメモリの書き込み動作において、選択トランジスタの閾値の変動を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。【解決手段】ＮＡＮＤ型フラッシュメモリの書き込み動作時において、ロウデコーダは、ＮＡＮＤストリングのうちドレイン側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、ＮＡＮＤストリングの他のメモリセルの制御ゲートに印加される電圧よりも低くい第１の電圧を、前記ＮＡＮＤストリングの他のメモリセルと前記ドレイン側選択ゲートトランジスタとの間をカットオフするように、印加する。【選択図】図２
2011192349.tif 000002
【特許請求の範囲】
【請求項１】
ビット線と、
ソース線と、
データを電気的に書き換え可能なメモリセルを複数個直列に接続して構成されるＮＡＮＤストリングと、
ドレイン側選択ゲート線がゲートに接続され、前記ＮＡＮＤストリングの一端と前記ビット線との間に接続されたドレイン側選択ゲートトランジスタと、
ソース側選択ゲート線がゲートに接続され、前記ＮＡＮＤストリングの他端と前記ソース線との間に接続されたソース側選択ゲートトランジスタと、
前記メモリセルの制御ゲートに印加する電圧を制御することにより前記メモリセルを選択し、且つ、前記ドレイン側選択ゲート線と前記ソース側選択ゲート線に印加する電圧を制御するロウデコーダと、
前記ビット線の電圧を制御するビット線制御回路と、を備え、
前記ロウデコーダは、書き込み動作時において、
前記ＮＡＮＤストリングのうち前記ドレイン側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、前記ＮＡＮＤストリングの他のメモリセルと前記ドレイン側選択ゲートトランジスタとの間をカットオフするように、前記他のメモリセルの制御ゲートに印加される電圧よりも低く設定された第１の電圧を、印加する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項２】
ビット線と、
ソース線と、
データを電気的に書き換え可能なメモリセルを複数個直列に接続して構成されるＮＡＮＤストリングと、
ドレイン側選択ゲート線がゲートに接続され、前記ＮＡＮＤストリングの一端と前記ビット線との間に接続されたドレイン側選択ゲートトランジスタと、
ソース側選択ゲート線がゲートに接続され、前記ＮＡＮＤストリングの他端と前記ソース線との間に接続されたソース側選択ゲートトランジスタと、
前記メモリセルの制御ゲートに印加する電圧を制御することにより前記メモリセルを選択し、且つ、前記ドレイン側選択ゲート線と前記ソース側選択ゲート線に印加する電圧を制御するロウデコーダと、
前記ビット線の電圧を制御するビット線制御回路と、を備え、
前記ロウデコーダは、書き込み動作時において、
前記ＮＡＮＤストリングのうち前記ソース側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、前記第１のＮＡＮＤストリングの他のメモリセルと前記ソース側選択ゲートトランジスタとの間をカットオフするように、前記他のメモリセルの制御ゲートに印加される電圧よりも低くい第１の電圧を、印加する
ことを特徴とするＮＡＮＤ型フラッシュメモリ。
【請求項３】
前記ロウデコーダは、前記書き込み動作時において、
前記ＮＡＮＤストリングのうち前記第１のメモリセルに隣接する第２のメモリセルの制御ゲートに、前記ＮＡＮＤストリングのうち前記第２のメモリセルに隣接する前記第１のメモリセル以外の第３のメモリセルの制御ゲートに印加される第３の電圧よりも低く且つ前記第１の電圧よりも高く設定された第２の電圧を、印加する
ことを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項４】
前記第１のメモリセルは、所定のデータが書き込みの対象にならないように予め規定されたダミーメモリセルである
ことを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
【請求項５】
前記第１のメモリセルおよび前記第２のメモリセルは、所定のデータが書き込みの対象にならないように予め規定されたダミーメモリセルである
ことを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ。
【請求項６】
前記第１の電圧は、接地電圧であることを特徴とする請求項１ないし５のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
【請求項７】
前記ソース側選択ゲートトランジスタ、および、前記ドレイン側選択ゲートトランジスタは、ｎＭＯＳトランジスタである
ことを特徴とする請求項１ないし６のいずれか一項に記載のＮＡＮＤ型フラッシュメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
従来、ＮＡＮＤ型フラッシュメモリのメモリセルアレイにおいては、２つの選択トランジスタの間に直列に接続された複数のメモリセルによりＮＡＮＤストリングが構成される。  
このＮＡＮＤ型フラッシュメモリの書き込み動作において、ワード線−チャネル間のカップリング等を用いてＮＡＮＤストリングの電位を昇圧し、ワード線−チャネル間の電位差を抑制する。これにより、ＮＡＮＤストリングの非選択を実現していた。
【０００３】
ここで、ＮＡＮＤ型フラッシュメモリの微細化が進むにつれて、ＮＡＮＤストリングに接続された選択トランジスタに対し、隣接する他のＮＡＮＤストリングの電位が昇圧される場合（非選択）と昇圧されない場合（選択）とで、その閾値が変動することが顕著になる。これにより、設定可能なビット線の電圧幅が狭くなる問題が発生する。
【０００４】
ここで、従来のＮＡＮＤ型フラッシュメモリには、書き込み対象のメモリセルの両脇の他のメモリセルの制御ゲート電位を低くし、且つ、他のメモリセルの制御ゲート電位をさらに低くするものがある（例えば、特許文献１参照。）。これにより、非選択のメモリセルの誤書き込み、閾値変動を防止する。
【０００５】
また、他の従来のＮＡＮＤ型フラッシュメモリには、選択トランジスタに隣接する他の選択トランジスタのゲート電圧を中間電位にすることにより、該選択トランジスタのゲート電圧の制御をアシストするものがある（例えば、特許文献２参照。）。
【０００６】
しかし、これらの従来技術は、選択トランジスタとこの選択トランジスタに隣接するメモリセルとのカップリングの関係について言及するものではない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−１５８０４８号公報
【特許文献２】特開平１１−２２４４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、ＮＡＮＤ型フラッシュメモリの書き込み動作において、選択トランジスタの閾値の変動を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
ビット線と、
ソース線と、
データを電気的に書き換え可能なメモリセルを複数個直列に接続して構成されるＮＡＮＤストリングと、
ドレイン側選択ゲート線がゲートに接続され、前記ＮＡＮＤストリングの一端と前記ビット線との間に接続されたドレイン側選択ゲートトランジスタと、
ソース側選択ゲート線がゲートに接続され、前記ＮＡＮＤストリングの他端と前記ソース線との間に接続されたソース側選択ゲートトランジスタと、
前記メモリセルの制御ゲートに印加する電圧を制御することにより前記メモリセルを選択し、且つ、前記ドレイン側選択ゲート線と前記ソース側選択ゲート線に印加する電圧を制御するロウデコーダと、
前記ビット線の電圧を制御するビット線制御回路と、を備え、
書き込み動作時において、
前記ロウデコーダは、
前記ＮＡＮＤストリングのうち前記ドレイン側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、前記ＮＡＮＤストリングの他のメモリセルと前記ドレイン側選択ゲートトランジスタとの間をカットオフするように、前記他のメモリセルの制御ゲートに印加される電圧よりも低く設定された第１の電圧を、印加する
ことを特徴とする。
【００１０】
本発明の他の態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
ビット線と、
ソース線と、
データを電気的に書き換え可能なメモリセルを複数個直列に接続して構成されるＮＡＮＤストリングと、
ドレイン側選択ゲート線がゲートに接続され、前記ＮＡＮＤストリングの一端と前記ビット線との間に接続されたドレイン側選択ゲートトランジスタと、
ソース側選択ゲート線がゲートに接続され、前記ＮＡＮＤストリングの他端と前記ソース線との間に接続されたソース側選択ゲートトランジスタと、
前記メモリセルの制御ゲートに印加する電圧を制御することにより前記メモリセルを選択し、且つ、前記ドレイン側選択ゲート線と前記ソース側ゲート線に印加する電圧を制御するロウデコーダと、
前記ビット線の電圧を制御するビット線制御回路と、を備え、
書き込み動作時において、
前記ロウデコーダは、
前記ＮＡＮＤストリングのうち前記ソース側選択ゲートトランジスタに隣接する第１のメモリセルの制御ゲートに、前記第１のＮＡＮＤストリングの他のメモリセルと前記ソース側選択ゲートトランジスタとの間をカットオフするように、前記他のメモリセルの制御ゲートに印加される電圧よりも低くい第１の電圧を、印加する
ことを特徴とする。
【発明の効果】
【００１１】
本発明に係るＮＡＮＤ型フラッシュメモリによれば、ＮＡＮＤ型フラッシュメモリの書き込み動作において、選択トランジスタの閾値の変動を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。
【図２】図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む実施例１に係る構成の一例を示す回路図である。
【図３】図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【図４】図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【図５】図１、図２に示すＮＡＮＤ型フラッシュメモリの書き込み動作における動作波形の一例を示す図である。
【図６】メモリセルの不良率と、ドレイン側選択ＭＯＳトランジスタのゲートに印加される電圧ｖｓｇｄと、の関係を示す図である。
【図７】近接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒの近傍のドレイン側選択ゲート線ＳＧＤに沿った断面図である。
【図８】実施例１における、隣接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、これらのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに接続されるＮＡＮＤストリングの一部との構成を含む図である。
【図９】実施例２における、隣接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、これらのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに接続されるＮＡＮＤストリングの一部との構成を含む図である。
【図１０】実施例３における、隣接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、これらのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに接続されるＮＡＮＤストリングの一部との構成を含む図である。
【図１１】実施例４における、隣接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、これらのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに接続されるＮＡＮＤストリングの一部との構成を含む図である。
【発明を実施するための形態】
【００１３】
以下、本発明に係る各実施例について図面に基づいて説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む実施例１に係る構成の一例を示す回路図である。
【００１５】
図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。
【００１６】
メモリセルアレイ１は、後述のように、複数のビット線と、複数のワード線と、ソース線とを含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置された複数のブロック（図２）で構成されている。
【００１７】
このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの書き込み動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。
【００１８】
ビット線制御回路２は、メモリセルアレイ１内のビット線の電圧をセンス増幅するセンスアンプＳＡ（図２）と、ビット線とセンスアンプＳＡとの間に接続されたＭＯＳトランジスタ（図２）と、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路（図示せず）とを含む。
【００１９】
このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介して該メモリセルの状態を検出したり、ビット線を介して該メモリセルに書き込み制御電圧を印加して該メモリセルに書き込みを行う。
【００２０】
また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。
【００２１】
また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
【００２２】
ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。
【００２３】
ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線ＳＲＣの電圧を制御するようになっている。
【００２４】
ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルが形成される半導体基板（ウェル）の電圧を制御するようになっている。
【００２５】
制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。
【００２６】
ここでは、この制御回路７には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路７は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。
【００２７】
この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。
【００２８】
ここで、図２に示すように、メモリセルアレイ１は、複数のＮＡＮＤセルユニット１ａが接続されて構成されるブロックＢＬＫ０〜ＢＬＫｎを有する。なお、各ブロックＢＬＫ０〜ＢＬＫｎは、半導体基板のｎウェルＷｅｌｌ（ｎ）に形成されたｐウェルＷｅｌｌ（ｐ）に形成されている。
【００２９】
ＮＡＮＤセルユニット１ａは、ＮＡＮＤストリングを構成する直列接続された複数（ｎ＋１（例えば６４））個のメモリセルＭ０〜Ｍｎと、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣに接続されている。なお、ソース側選択ゲートトランジスタＳＧＳＴｒ、および、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ここでは、ｎＭＯＳトランジスタである。
【００３０】
各行に配置されたメモリセルＭ０〜Ｍｎの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬｎに接続されている。
【００３１】
ビット線ＢＬ０〜ＢＬｍは、ワード線ＷＬ０〜ＷＬｎおよびソース線ＳＲＣと直行するように配置されている。
【００３２】
また、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。そして、ドレイン側選択ゲートトランジスタＳＧＤＴｒは、ＮＡＮＤストリング１ａ１の一端とビット線ＢＬ０〜ＢＬｍとの間に接続されている。
【００３３】
また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。そして、ソース側選択ゲートトランジスタＳＧＳＴｒは、ＮＡＮＤストリング１ａ１の他端とソース線ＳＲＣとの間に接続されている。
【００３４】
また、ビット線制御回路２の（ｍ＋１）個のセンスアンプＳＡ０〜ＳＡｍは、それぞれ、ビット線ＢＬ０〜ＢＬｍに、ＭＯＳトランジスタＴ０〜Ｔｍを介して、接続されている。さらに、センスアンプＳＡ０〜ＳＡｍは、接続されたビット線ＢＬ０〜ＢＬｍの電位を、センスし、または、制御するようになっている。
【００３５】
また、図２に示すように、ロウデコーダ６は、複数のコントロール線ＧＳＧＳ、ＧＳＧＤ、ＷＬ０〜ＷＬｎ、ＳＢＬＫと、ｎ型ＭＯＳトランジスタである複数の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＷＬ０〜ＴＷＬｎと、を有する。
【００３６】
転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤのドレインは、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤにそれぞれ接続されている。転送ＭＯＳトランジスタＴＷＬ０〜ＴＷＬｎのドレインは、各メモリセルＭ０〜Ｍｎの制御ゲートに接続されたワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。
【００３７】
この転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのソースは、コントロール線ＧＳＧＳ、ＧＳＧＤ、ＧＷＬ０〜ＧＷＬｎにそれぞれ接続されている。
【００３８】
また、転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎのゲート電圧およびソース電圧は、制御回路７の出力に応じて、ドライバ回路（図示せず）により制御される。例えば、転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＳＧＤＯ、ＴＷＬ０〜ＴＷＬｘのゲートには、図示しない内部アドレス線から該ドライバ回路に入力されるアドレスに従ってブロック選択信号が入力される。
【００３９】
すなわち、ロウデコーダ６は、該ドライバ回路で該ゲート電圧および該ソース電圧を制御することにより、転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤ、ＴＷＬ０〜ＴＷＬｎを制御する。
【００４０】
これにより、メモリセルアレイ１の各ブロックＢＬＫ０〜ＢＬＫｎを選択し、選択したブロックの書き込み・読み出し動作を制御する。すなわち、ロウデコーダ６は、ドレイン側選択ゲート線とソース側ゲート線に印加する電圧を制御し、且つ、ワード線（メモリセルの制御ゲート）に印加する電圧を制御することによりメモリセルを選択する。
【００４１】
ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルの断面を示す断面図である。
【００４２】
図３に示すように、メモリセルＭ（Ｍ０〜Ｍｎ）は、浮遊ゲートＦＧと、制御ゲートＣＧ（ＷＬ）と、拡散層４２と、を有する。なお、制御ゲートＣＧは、ワード線ＷＬと電気的に接続され、複数のメモリセルＭ０〜Ｍｎ間において共通となっている。
【００４３】
半導体基板に形成されたウェル（ここではｐウェル）４１には、メモリセルＭのソース・ドレイン拡散層（ここではｎ＋拡散層）となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧが形成されている。
【００４４】
このメモリセルＭは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを電気的に書き換え可能になっている。この閾値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。
【００４５】
すなわち、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とに対して、制御ゲートＣＧを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルＭの閾値電圧が高くなる（例えば、記憶されるデータが２値の場合、書き込み状態に相当する）。
【００４６】
一方、制御ゲートＣＧに対して、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧから放出される。これにより、メモリセルＭの閾値電圧が低くなる（例えば、記憶されるデータが２値の場合、消去状態に相当する）。
【００４７】
このように、メモリセルＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。
【００４８】
また、図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。
【００４９】
図４に示すように、ウェル４１には、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのソース拡散層／ドレイン拡散層となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９（ＳＧＳ、ＳＧＤ）が形成されている。
【００５０】
次に、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作の一例について説明する。
【００５１】
図５は、図１、図２に示すＮＡＮＤ型フラッシュメモリの書き込み動作における動作波形の一例を示す図である。
【００５２】
図５に示すように、書き込み動作において、先ず、コントロール線ＳＢＬＫの電圧は、書き込みされる選択ブロックに対応する場合、電圧ｖｐｐと転送ＭＯＳトランジスタの閾値電圧Ｖｔｈとの和に設定される。これにより、該転送ＭＯＳトランジスタがオンする。この場合、該転送ＭＯＳトランジスタにより、各コントロール線ＧＳＧＳ、ＧＳＧＤ、ＧＷＬ０〜ＧＷＬｎの電圧が、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤ、およびワード線ＷＬ０〜ＷＬｎに転送される。  
一方、コントロール線ＳＢＬＫの電圧は、書き込みされない非選択ブロックに対応する場合、接地電圧ｖｓｓに設定される。これにより、該転送ＭＯＳトランジスタがオフする。すなわち、コントロール線ＧＳＧＳ、ＧＳＧＤ、ＧＷＬ０〜ＧＷＬｎの電圧は、転送されない。したがって、以下では、選択ブロックに注目して説明する。
【００５３】
ここで、コントロール線ＧＳＧＳの電圧は接地電圧ｖｓｓに設定され、コントロール線ＧＳＧＤの電圧は、電圧Ｖｓｇまで昇圧された後、降圧される。これにより、ソース側選択ゲート線ＳＧＳの電圧は接地電圧ｖｓｓに設定され、ドレイン側選択ゲート線ＳＧＤの電圧は、電圧Ｖｓｇまで昇圧された後、降圧される。
【００５４】
次に、時間ｔ１において、ドレイン側選択ゲート線ＳＧＤの電圧は、電圧Ｖｓｇｄまで昇圧される。
【００５５】
さらに、選択されたビット線（以下、選択ビット線とも称す）ＢＬの電圧を接地電圧ｖｓｓに、半選択されたビット線（以下、半選択ビット線とも称す）ＢＬの電圧を接地電圧ｖｓｓよりも高い電圧ｖｑｐｗに、選択されていないビット線（以下、非選択ビット線とも称す）ＢＬを電源電圧ｖｄｄにする。
【００５６】
なお、半選択ビット線は、接続されたメモリセルの書き込み速度が遅くなるように、選択ビット線よりも高く電圧が設定されている。
【００５７】
既述のように、電圧Ｖｑｐｗは、接地電圧ｖｓｓ以上、電源電圧Ｖｄｄ未満である。書き込み対象のワード線ＷＬの電圧は、高電位の電圧ｖｐｐに設定され、書き込み非対象のワード線ＷＬの電圧は、電圧ｖｐｐよりも低い電圧ｖｐｐｌに設定される。
【００５８】
さらに、書き込み対象のコントロール線（ＰＲＧ対象）ＧＷＬ０〜ＧＷＬｎのうちの１つが電圧ｖｐｐまで昇圧されることにより、書き込み対象のメモリセルに接続されたワード線（ＰＲＧ対象）ＷＬ０〜ＷＬｎのうちの１つが電圧ｖｐｐまで昇圧される。なお、残りのコントロール線およびワード線が、後述の書き込み非対象のコントロール線（ＰＲＧ非対象）およびワード線（ＰＲＧ非対象）に対応することになる。
【００５９】
これにより、書き込み対象のワード線および選択ビット線により選択されたメモリセルは、電圧ｖｐｐと接地電圧ｖｓｓの電位差により、該メモリセルの浮遊ゲートに電子が注入されて、閾値電圧が変化する。すなわち、選択された該メモリセルにデータが書き込まれることになる（時間ｔ１〜ｔ２）。
【００６０】
なお、半選択のビット線は、電圧ｖｐｐと電圧ｖｑｐｗの電位差になるので、この半選択のビット線と書き込み対象のワード線により半選択されたメモリセルは書き込まれるが、書き込み速度が遅くなるため書き込み量（電荷の注入量）が少なくなる。目標とする書き込みレベル近傍に閾値電圧があるメモリセルは、この半選択状態で書き込むことで、書き込みすぎが防止される。
【００６１】
一方、書き込み非対象のコントロール線（ＰＲＧ非対象）ＧＷＬ１〜ＧＷＬｎ−１が電圧ｖｐｐｌまで昇圧されることにより、書き込み非対象のメモリセルに接続されたワード線（ＰＲＧ非対象）ＷＬ１〜ＷＬｎ−１が電圧ｖｐｐｌまで昇圧される。
【００６２】
また、書き込み非対象のコントロール線（ＰＲＧ非対象）ＧＷＬ０、ＧＷＬｎが電圧ｖｉｓｏまで昇圧されることにより、書き込み非対象のメモリセルに接続されたワード線（ＰＲＧ非対象）ＷＬ０〜ＷＬｎが接地電圧ｖｓｓに近い電圧ｖｉｓｏまでしか昇圧されない。
【００６３】
このように、書き込み動作時において、ロウデコーダ６は、ＮＡＮＤストリング１ａ１のうちドレイン側選択ゲートトランジスタＳＧＤＴｒに隣接するメモリセルＭｎの制御ゲートに、ＮＡＮＤストリング１ａ１の他のメモリセルＭ１〜Ｍｎ−１とドレイン側選択ゲートトランジスタＳＧＤＴｒとの間をカットオフするように、他のメモリセルＭ１〜Ｍｎ−１の制御ゲートに印加される電圧よりも低く設定された電圧ｖｉｓｏを、印加する。
【００６４】
同様に、書き込み動作時において、ロウデコーダ６は、ＮＡＮＤストリング１ａ１のうちソース側選択ゲートトランジスタＳＧＳＴｒに隣接するメモリセルＭｎの制御ゲートに、ＮＡＮＤストリング１ａ１の他のメモリセルＭ１〜Ｍｎ−１とソース側選択ゲートトランジスタＳＧＳＴｒとの間をカットオフするように、他のメモリセルＭ１〜Ｍｎ−１の制御ゲートに印加される電圧よりも低く設定された電圧ｖｉｓｏを、印加する。
【００６５】
すなわち、選択ＭＯＳトランジスタＳＧＳＴｒ、ＳＧＤＴｒに隣接するメモリセルＭ０、Ｍｎは、メモリセルＭ１〜Ｍｎ−１と選択ＭＯＳトランジスタＳＧＳＴｒ、ＳＧＤＴｒとの間をカットオフする。これにより、ＮＡＮＤストリングのチャネルの電圧が、選択ＭＯＳトランジスタＳＧＳＴｒ、ＳＧＤＴｒ側に伝搬するのを抑制することができる。
【００６６】
また、書き込み非対象のＮＡＮＤストリング（非選択）は、ワード線とのカップリングにより、フローティング状態となる。これにより、このＮＡＮＤストリングを構成するメモリセルにおける電位差が緩和されるため、書き込み非対象のＮＡＮＤストリングには書き込みされない（時間ｔ１〜ｔ２）。
【００６７】
ここで、既述のように、書き込み非対象のＮＡＮＤストリングのチャネルの電圧がビット線に漏れないように、ドレイン側のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒのゲート電圧を電圧ｖｓｇｄにして、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒをカットオフさせる。且つ、同時に選択ビット線ＢＬ（接地電圧ｖｓｓ）や半選択ビット線ＢＬ（ｖｑｐｗ）を書き込み対象ＮＡＮＤストリングに通す必要がある。したがって、基本的に、電圧ｖｓｇｄは、式（１）に示す範囲に設定する必要がある。
【００６８】
Vqpw + vthn ≦ vsgd ≦ vdd + vthn       (1)
ここで、図６は、メモリセルの不良率と、ドレイン側選択ＭＯＳトランジスタのゲートに印加される電圧ｖｓｇｄと、の関係を示す図である。
【００６９】
実際には、図６に示すように、半選択による書き込み動作ができない範囲とＮＡＮＤストリング（非選択）のカップリング電位がビット線に抜ける範囲を考慮して、電圧ｖｓｇｄに対するメモリセルの不良率を測定し、電圧ｖｓｇｄの値を設定する。
【００７０】
また、図７は、近接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒの近傍のドレイン側選択ゲート線ＳＧＤに沿った断面図である。  
上記の式（１）には、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒの閾値電圧ｖｔｈｎが含まれている。そして、図７に示すように、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒは、隣接する他のドレイン側選択ＭＯＳトランジスタＳＧＴｒと素子分離膜ＳＴＩを介して、素子領域ＡＡが近接する。このため、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒは、このドレイン側選択ＭＯＳトランジスタＳＧＤＴｒが接続されたＮＡＮＤストリングに隣接する他のＮＡＮＤストリングとのカップリングが生じる。
【００７１】
そして、書き込み動作時において、この隣接する他のＮＡＮＤストリングのチャネルが昇圧されるか（非選択）、または、放電されるか（選択）の違いは、該ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒの閾値電圧Ｖｔｈｎに影響を与える。
【００７２】
既述のように、近年、ＮＡＮＤ型フラッシュメモリの微細化が進むにつれて、この影響がより顕著になってきている。
【００７３】
そこで、図８は、実施例１における、隣接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、これらのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに接続されるＮＡＮＤストリングの一部との構成を含む図である。
【００７４】
本実施例では、図８に示すように、既述のように、ドレイン側のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに隣接するメモリセルＭｎの制御ゲートに接続されたワード線ＷＬｎに、電圧ｖｐｐｌに代えて、接地電圧ｖｓｓまたはその近傍の電圧である電圧ｖｉｓｏを印加する。すなわち、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに隣接するメモリセルＭｎは、メモリセルＭ１〜Ｍｎ−１とドレイン側選択ＭＯＳトランジスタＳＧＤＴｒとの間をカットオフする。
【００７５】
これにより、書き込み動作時にカップリングにより昇圧されたＮＡＮＤストリングのチャネルＣの電位を、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ側まで伝播することを防止する。したがって、既述の図７に示すカップリングによるドレイン側選択ＭＯＳトランジスタＳＧＤＴｒの閾値変動を抑制することができる。
【００７６】
なお、既述のように、ソース側選択ＭＯＳトランジスタＳＧＳＴｒに関しても、メモリセルＭｎが、メモリセルＭ１〜Ｍｎ−１とソース側選択ＭＯＳトランジスタＳＧＳＴｒとの間をカットオフすることにより、同様の効果を得ることができる。
【００７７】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、ＮＡＮＤ型フラッシュメモリの書き込み動作において、選択トランジスタの閾値の変動を抑制することができる。
【実施例２】
【００７８】
既述の実施例１においては、選択ＭＯＳトランジスタに隣接するメモリセルＭ０、Ｍｎのドレイン−ゲート間／ドレイン−ソース間の電位差が大きくなる。
【００７９】
したがって、結合リーク電流（ＧＩＤＬ：Ｇａｔｅ  Ｉｎｄｕｃｔｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）やパンチスルー（Ｐｕｎｃｈ ｔｈｒｏｕｇｈ）などにより、電子が発生する。この電子がメモリセルＭ０、Ｍｎに注入されて、信頼性が低下し得る。
【００８０】
そこで、本実施例２では、メモリセルＭ０、Ｍｎに隣接するメモリセルＭ１、Ｍｎ−１の制御ゲートの電圧を規定の電圧に制御して、メモリセルＭ０、Ｍｎに印加される電位差の低下を図る。
【００８１】
なお、以下では、一例として、ドレイン側選択ＭＯＳトランジスタに近接する領域に関して説明するが、ソース側選択ゲートトランジスタに近接する領域についても同様である。  また、本実施例２のＮＡＮＤ型フラッシュメモリの全体的な構成は、実施例１の図１に示す構成と同様である。メモリセルアレイ１の構成も、実施例１の図２に示す構成と同様である。
【００８２】
図９は、実施例２における、隣接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、これらのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに接続されるＮＡＮＤストリングの一部との構成を含む図である。
【００８３】
図９に示すように、書き込み動作時において、ロウデコーダ６は、ＮＡＮＤストリング１ａ１のうちメモリセルＭｎに隣接するメモリセルＭｎ−１の制御ゲート（ワード線ＷＬｎ）に、電圧ｖｇｐを、印加する。
【００８４】
この電圧ｖｇｐは、ＮＡＮＤストリング１ａ１のうちメモリセルＭｎ−１に隣接するメモリセルＭｎ以外の他のメモリセルＭ２〜Ｍｎ−２の制御ゲートに印加される電圧ｖｐｐｌ、ｖｐｐよりも低く且つメモリセルＭｎの制御ゲートに印加される電圧ｖｉｓｏよりも高く設定されている（式（２））。
【００８５】
これにより、メモリセルＭｎのドレイン−ゲート間／ドレイン−ソース間の電位差が小さくなる。したがって、既述の結合リーク電流やパンチスルーを抑制することができる。
【００８６】
viso < vgp < vppl         (2)
また、実施例１と同様に、ドレイン側のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに隣接するメモリセルＭｎの制御ゲートに接続されたワード線ＷＬｎに、電圧ｖｐｐｌに代えて、接地電圧ｖｓｓまたはその近傍の電圧である電圧ｖｉｓｏを印加する。すなわち、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに隣接するメモリセルＭｎは、メモリセルＭ１〜Ｍｎ−１とドレイン側選択ＭＯＳトランジスタＳＧＤＴｒとの間をカットオフする。
【００８７】
これにより、書き込み動作時にカップリングにより昇圧されたＮＡＮＤストリングのチャネルＣの電位を、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ側まで伝播することを防止する。したがって、既述の図７に示すカップリングによるドレイン側選択ＭＯＳトランジスタＳＧＤＴｒの閾値変動を抑制することができる。
【００８８】
なお、既述のように、ソース側選択ＭＯＳトランジスタＳＧＳＴｒに関しても、メモリセルＭｎが、メモリセルＭ１〜Ｍｎ−１とソース側選択ＭＯＳトランジスタＳＧＳＴｒとの間をカットオフすることにより、同様の効果を得ることができる。
【００８９】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、ＮＡＮＤ型フラッシュメモリの書き込み動作において、選択トランジスタの閾値の変動を抑制することができる。
【実施例３】
【００９０】
実施例１では、メモリセルＭ１、Ｍｎ自体にデータを書き込む場合は、ＮＡＮＤストリングの電位がドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ側まで伝播することを防止できない。
【００９１】
そこで、本実施例３では、メモリセルアレイ１にダミーメモリセル列を設け、ダミーセルの制御ゲートに電圧ｖｉｓｏを印加することにより、ＮＡＮＤストリングのチャネルの電圧の伝播を抑制する場合について説明する。
【００９２】
なお、以下では、一例として、ドレイン側選択ＭＯＳトランジスタに近接する領域に関して説明するが、ソース側選択ゲートトランジスタに近接する領域についても同様である。
【００９３】
なお、本実施例３のＮＡＮＤ型フラッシュメモリの全体的な構成は、実施例１の図１に示す構成と同様である。メモリセルアレイ１の構成は、ダミーメモリセル、このダミーメモリセルに接続されるワード線およびコントロール線が追加される点以外は、実施例１の図２に示す構成と同様である。
【００９４】
ここで、図１０は、実施例３における、隣接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、これらのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに接続されるＮＡＮＤストリングの一部との構成を含む図である。
【００９５】
図１０に示すように、ダミーメモリセルＭＤ１は、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒとメモリセルＭｎとの間に接続されている。このダミーメモリセルＭＤ１は、メモリセルＭ０〜Ｍｎと同様の構成を有する。また、ダミーメモリセルＭＤ１の制御ゲートは、ロウデコーダ６に接続され電圧が制御されるワード線ＷＬＤ１が接続されている。このダミーメモリセルＭＤ１は、所定のデータ（例えば、ＮＡＮＤ型フラッシュメモリ１００外部から入力されたユーザデータ）が書き込みの対象にならないように予め規定されている。
【００９６】
実施例１と同様に、書き込み動作時に、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに隣接するダミーメモリセルＭＤ１の制御ゲートに接続されたワード線ＷＬＤ１に、接地電圧ｖｓｓまたはその近傍の電圧である電圧ｖｉｓｏを印加する。すなわち、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに隣接するダミーメモリセルＭＤ１は、メモリセルＭ０〜Ｍｎとドレイン側選択ＭＯＳトランジスタＳＧＤＴｒとの間をカットオフする。
【００９７】
これにより、書き込み動作時にカップリングにより昇圧されたＮＡＮＤストリングのチャネルＣの電位を、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ側まで伝播することを防止する。したがって、既述の図７に示すカップリングによるドレイン側選択ＭＯＳトランジスタＳＧＤＴｒの閾値変動を抑制することができる。
【００９８】
なお、既述のように、ソース側選択ＭＯＳトランジスタＳＧＳＴｒに関しても、ダミーメモリセルが、メモリセルＭ０〜Ｍｎとソース側選択ＭＯＳトランジスタＳＧＳＴｒとの間をカットオフすることにより、同様の効果を得ることができる。
【００９９】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、ＮＡＮＤ型フラッシュメモリの書き込み動作において、選択トランジスタの閾値の変動を抑制することができる。
【実施例４】
【０１００】
既述の実施例３においては、選択ＭＯＳトランジスタに隣接するダミーメモリセルのドレイン−ゲート間／ドレイン−ソース間の電位差が大きくなる。したがって、結合リーク電流やパンチスルーなどにより、電子が発生する。
【０１０１】
そこで、本実施例４では、ダミーメモリセルに隣接するダミーメモリセルをさらに設け、  このダミーメモリセルの制御ゲートの電圧を規定の電圧に制御する。これにより、選択ＭＯＳトランジスタに隣接するダミーメモリセルに印加される電位差の低下を図る。
【０１０２】
なお、以下では、一例として、ドレイン側選択ＭＯＳトランジスタに近接する領域に関して説明するが、ソース側選択ゲートトランジスタに近接する領域についても同様である。  また、本実施例４のＮＡＮＤ型フラッシュメモリの全体的な構成は、実施例１の図１に示す構成と同様である。メモリセルアレイ１の構成は、ダミーメモリセル、このダミーメモリセルに接続されるワード線およびコントロール線が追加される点以外は、実施例１の図２に示す構成と同様である。
【０１０３】
ここで、図１１は、実施例４における、隣接する３つのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒと、これらのドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに接続されるＮＡＮＤストリングの一部との構成を含む図である。
【０１０４】
図１１に示すように、ダミーメモリセルＭＤ１、ＭＤ２は、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒとメモリセルＭｎとの間に直列に接続されている。このダミーメモリセルＭＤ１、ＭＤ２は、メモリセルＭ０〜Ｍｎと同様の構成を有する。また、ダミーメモリセルＭＤ１、ＭＤ２の制御ゲートは、ロウデコーダ６に接続され電圧が制御されるワード線ＷＬＤ１、ＷＬＤ２が接続されている。このダミーメモリセルＭＤ１、ＭＤ２は、所定のデータが書き込みの対象にならないように予め規定されている。
【０１０５】
図１１に示すように、書き込み動作時において、ロウデコーダ６は、ＮＡＮＤストリング１ａ１のうちメモリセルＭｎに隣接するダミーメモリセルＭＤ２の制御ゲート（ワード線ＷＬＤ２）に、既述の式（２）で示される電圧ｖｇｐを、印加する。
【０１０６】
これにより、ダミーメモリセルＭＤ１のドレイン−ゲート間／ドレイン−ソース間の電位差が小さくなる。したがって、既述の結合リーク電流やパンチスルーを抑制することができる。
【０１０７】
また、実施例１と同様に、ドレイン側のドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに隣接するダミーメモリセルＭＤ１の制御ゲートに接続されたワード線ＷＬＤ１に、電圧接地電圧ｖｓｓまたはその近傍の電圧である電圧ｖｉｓｏを印加する。すなわち、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒに隣接するメモリセルＭｎは、メモリセルＭ１〜Ｍｎ−１とドレイン側選択ＭＯＳトランジスタＳＧＤＴｒとの間をカットオフする。
【０１０８】
これにより、書き込み動作時にカップリングにより昇圧されたＮＡＮＤストリングのチャネルＣの電位を、ドレイン側選択ＭＯＳトランジスタＳＧＤＴｒ側まで伝播することを防止する。したがって、既述の図７に示すカップリングによるドレイン側選択ＭＯＳトランジスタＳＧＤＴｒの閾値変動を抑制することができる。
【０１０９】
なお、既述のように、ソース側選択ＭＯＳトランジスタＳＧＳＴｒに関しても、ダミーメモリセルＭＤ１が、メモリセルとソース側選択ＭＯＳトランジスタＳＧＳＴｒとの間をカットオフすることにより、同様の効果を得ることができる。
【０１１０】
以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、ＮＡＮＤ型フラッシュメモリの書き込み動作において、選択トランジスタの閾値の変動を抑制することができる。
【符号の説明】
【０１１１】
１  メモリセルアレイ
２  ビット線制御回路
３  カラムデコーダ
４  データ入出力バッファ
５  データ入出力端子
６  ロウデコーダ
７  制御回路
８  制御信号入力端子
９  ソース線制御回路
１０  ウェル制御回路
１００  ＮＡＮＤ型フラッシュメモリ
【図１】
2011192349.tif 000003
【図２】
2011192349.tif 000004
【図３】
2011192349.tif 000005
【図４】
2011192349.tif 000006
【図５】
2011192349.tif 000007
【図６】
2011192349.tif 000008
【図７】
2011192349.tif 000009
【図８】
2011192349.tif 000010
【図９】
2011192349.tif 000011
【図１０】
2011192349.tif 000012
【図１１】
2011192349.tif 000013
【手続補正書】
【提出日】平成22年5月10日(2010.5.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
【特許文献１】特開２００９−２０５７２８号公報
【特許文献２】特開２００６−３０２４１１号公報