(57)【要約】【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。【解決手段】チャネル領域として機能するｐ型の半導体層１１と、チャネル領域を少なくとも囲み、活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられたｎ型の第１主電極領域１２と、活性領域２１Ｂの他方に設けられたｎ型の第２主電極領域１３と、活性領域２１Ｂ上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上において、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、チャネル領域への前記キャリアの注入口が素子分離絶縁膜２１から離間して設けられている。【選択図】      図１
2011114036.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方に設けられた第２導電型の第１主電極領域と、
前記活性領域の他方に設けられた第２導電型の第２主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記第１主電極領域と前記第２主電極領域との間の前記チャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極
とを備え、前記チャネル領域への前記キャリアの注入口が、前記素子分離絶縁膜から離間して設けられていることを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記第１主電極領域が、コンタクト領域と、ゲート幅方向に測った幅が前記コンタクト領域より狭く、接合深さが前記コンタクト領域より浅いオフセット領域とを備え、前記オフセット領域の端部を前記キャリアの注入口とすることを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記第１主電極領域が、前記素子分離絶縁膜の一方の端部に一辺のみを接した矩形をなし、
前記第２主電極領域が、前記素子分離絶縁膜の他方の端部に一辺のみを接した矩形をなすことを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項４】
前記ゲート電極の下方に、前記素子分離絶縁膜から離間して設けられ、第２導電型で、前記第１主電極領域及び前記第２主電極領域よりも低不純物密度の埋込領域を更に備えることを特徴とする請求項１〜３のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項５】
前記ゲート電極の下方に、前記キャリアの流路を挟むように互いに対向して設けられ、第１導電型で、前記半導体層よりも高不純物密度の電流阻止領域を更に備えることを特徴とする請求項１〜４のいずれか１項に記載の絶縁ゲート型半導体素子。
【請求項６】
少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、
前記チャネル領域を少なくとも囲み、前記半導体層の上部に活性領域を定義する素子分離絶縁膜と、
前記活性領域の一方の端部側に設けられた、第２導電型の第１主電極領域と、
前記活性領域の他方の端部側に設けられた、第２導電型の第２主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられ、前記第１主電極領域と前記第２主電極領域との間の前記チャネル領域を流れるキャリアの流路に直交する方向に平行に伸延する複数のゲート電極と、
平面パターン上、前記複数のゲート電極の間に位置し、前記活性領域の前記第１主電極領域と前記第２主電極領域との間において、第２導電型で、前記第１主電極領域に対して第２主電極領域と機能し、前記第２主電極領域に対して第１主電極領域と機能する共通主電極領域
とを備え、前記チャネル領域への前記キャリアの注入口が、前記素子分離絶縁膜から離間して設けられていることを特徴とする絶縁ゲート型半導体集積回路。
【請求項７】
前記第１主電極領域が、前記素子分離絶縁膜の一方の端部に一辺のみを接した矩形をなし、
前記第２主電極領域が、前記素子分離絶縁膜の他方の端部に一辺のみを接した矩形をなすことを特徴とする請求項６に記載の絶縁ゲート型半導体集積回路。
【請求項８】
前記複数のゲート電極のそれぞれの下方に、前記素子分離絶縁膜から離間してそれぞれ設けられ、第２導電型で、前記第１主電極領域及び前記第２主電極領域よりも低不純物密度の埋込領域を更に備えることを特徴とする請求項６又は７に記載の絶縁ゲート型半導体集積回路。
【請求項９】
前記複数のゲート電極のそれぞれの下方に、前記キャリアの流路を挟むように互いに対向して前記活性領域にそれぞれ設けられ、第１導電型で、前記半導体層よりも高不純物密度の電流阻止領域を更に備えることを特徴とする請求項６〜８のいずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項１０】
少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、
前記チャネル領域を少なくとも挟むように対向して列方向に伸延し、前記半導体層の上部に列方向に伸延する活性領域を定義する素子分離絶縁膜と、
前記活性領域の内部において前記列方向に配列され、それぞれ前記素子分離絶縁膜から離間して設けられた複数の第２導電型の共通主電極領域と、
前記活性領域の表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上方において、平面パターン上、前記複数の共通主電極領域の間にそれぞれ位置するように、行方向に伸延する複数のゲート電極
とを備え、前記複数の共通主電極領域の内、隣接する一方の共通主電極領域がドレイン領域として機能する場合には、他方の共通主電極領域がソース領域として機能し、隣接する一方の共通主電極領域がソース領域として機能する場合には、他方の共通主電極領域がドレイン領域として機能するように、複数の絶縁ゲート型半導体素子が列方向に直列接続され、前記チャネル領域へのキャリアの注入口が、前記素子分離絶縁膜から離間して設けられていることを特徴とする絶縁ゲート型半導体集積回路。
【請求項１１】
前記複数のゲート電極のそれぞれの下方に、前記素子分離絶縁膜から離間して前記活性領域にそれぞれ設けられ、第２導電型で、前記複数の共通主電極領域よりも低不純物密度の埋込領域を更に備えることを特徴とする請求項１０に記載の絶縁ゲート型半導体集積回路。
【請求項１２】
前記複数のゲート電極のそれぞれの下方に、前記複数の共通主電極領域の間の前記キャリアの流路を挟むように互いに対向し、前記活性領域にそれぞれ設けられ、第１導電型で、前記半導体層よりも高不純物密度の電流阻止領域を更に備えることを特徴とする請求項１０又は１１に記載の絶縁ゲート型半導体集積回路。
【請求項１３】
前記複数のゲート電極が半導体記憶装置のワード線としてそれぞれ機能することを特徴とする請求項１０〜１２のいずれか１項に記載の絶縁ゲート型半導体集積回路。
【請求項１４】
前記素子分離絶縁膜が、列方向に伸延する複数の活性領域を定義するように、前記複数の活性領域をそれぞれ挟んで周期的に配列されたことを特徴とする請求項１３に記載の絶縁ゲート型半導体集積回路。
【請求項１５】
前記複数のワード線のそれぞれが、前記半導体記憶装置のメモリセルトランジスタの制御ゲート電極に接続されている、又は前記制御ゲート電極として機能することを特徴とする請求項１４に記載の絶縁ゲート型半導体集積回路。
【請求項１６】
前記メモリセルトランジスタのそれぞれが、前記制御ゲート電極の下に電極間絶縁膜を介して浮遊ゲート電極を更に備え、前記浮遊ゲート電極が前記ゲート絶縁膜の上に設けられていることを特徴とする請求項１５に記載の絶縁ゲート型半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子の導通時に問題となるランダムテレグラフシグナルノイズ（以下において「ＲＴＳノイズ」」という。）を低減することが可能な絶縁ゲート型半導体素子の構造、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路の構造に関する。
【背景技術】
【０００２】
近年、増幅型固体撮像装置の一例としては、画素部が周辺の駆動回路及び信号処理回路と一体化するのに有利なＣＭＯＳにより構成されたＡＰＳ(Active Pixel Sensor)型イメージセンサが知られている。ＡＰＳ型イメージセンサの中でも、最近では高画質が得られる４トランジスタ型の増幅回路を各画素に備えた増幅型固体撮像装置が主流となりつつあるが、集積度が向上するに従い、画素サイズを縮小するには、増幅回路を構成する各ＭＯＳＦＥＴのサイズを小さくする必要がある。しかしながら、ＭＯＳＦＥＴのサイズを縮小すると、ＭＯＳＦＥＴの特性として、ＲＴＳノイズの発生が避けられないという課題があった。即ち、画素で発生するノイズの分布を取ると、図２６に示すように、ＭＯＳＦＥＴのサイズが小さくなるほど、ノイズレベルの大きな画素の割合が増大する（非特許文献１参照。）。
【０００３】
最近、この課題をより詳細に解析した報告がなされた（非特許文献２参照。）。その内容を図２７及び図２８に示す。なお、ここではｎ型のＭＯＳＦＥＴの場合について議論する。ＭＯＳＦＥＴは、ｐ型半導体層１１の上にシリコン酸化膜からなるゲート絶縁膜２２を介してゲート電極２４が形成され、素子分離絶縁膜２１で周辺を囲まれた内側にドレイン領域１２、ソース領域１３が形成されて、ゲート電極２４の下のチャネルをドレイン領域１２からソース領域１３に向かい電流Ｉａ、Ｉｂ、Ｉｃが流れる。ここで、Ｉａ，Ｉｂはゲート幅方向の両端部を流れる成分、Ｉｃは中央部を流れる成分を表わす。図２８は図２７のチャネル部を拡大表示したもので、これら電流の流れる領域とＲＴＳノイズ分布との関係を示している。ここで明らかなように、ＲＴＳノイズの内、レベルの小さい側１０％は大部分がチャネル長さ方向の両端、即ちドレイン領域１２、ソース領域１３近傍部分に集中すると共に、レベルの大きい側１０％は大部分がゲート幅方向の両端、即ち素子分離絶縁膜２１の近傍部分に集中している。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Ａ．ラハブ（Lahav）他、「ピニングされたＣＭＯＳ画素におけるランダムテレグラフシグナルノイズの最適化（Optimization of Random Telegraph Noise Non Uniformity in a CMOS Pixel with a pinned-photodiode)」、２００７年国際イメージセンサワークショップ(International Image Sensor Workshop)、ｐ．２３０−２３３、２００７年６月
【非特許文献２】Ｋ．竹内(Takeuchi)他、「ＲＴＮ振幅の統計的測定に基づいたトランジスタ特性の揺らぎに対する単電荷を基礎とするモデル(Single-Charge-Based Modeling of Transistor Characteristics Fluctuations Based on Statistical Measurement of RTN Amplitude)」、２００９年ＶＬＳＩ技術シンポジウム技術報告要録(Symposium on VLSI Technology Digest of Technical Papers）、 ｐ．５４−５５、２００９年６月
【発明の概要】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、導通時に問題となるＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明では、チャネル領域においてキャリアの流路を素子分離絶縁膜から離間させる。そのため、本発明の第１の態様は、(a)少なくともその上部の一部がチャネル領域として機能する第１導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方の端部側に設けられた、第２導電型の第１主電極領域と、(d)活性領域の他方の端部側に設けられた、第２導電型の第２主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上に、平面パターン上、第１主電極領域と第２主電極領域との間となる位置に設けられ、第１主電極領域と第２主電極領域との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極とを備え、チャネル領域へのキャリア注入口が素子分離絶縁膜から離間して設けられている絶縁ゲート型半導体素子であることを要旨とする。
【０００７】
本発明の第２の態様は、(a)少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、(b)チャネル領域を少なくとも囲み、半導体層の上部に活性領域を定義する素子分離絶縁膜と、(c)活性領域の一方の端部側に設けられた、第２導電型の第１主電極領域と、(d)活性領域の他方の端部側に設けられた、第２導電型の第２主電極領域と、(e)活性領域の表面に設けられたゲート絶縁膜と、(f)ゲート絶縁膜の上方において、平面パターン上、第１主電極領域と第２主電極領域との間となる位置に設けられ、第１主電極領域と第２主電極領域との間のチャネル領域を流れるキャリアの流路に直交する方向に平行に伸延する複数のゲート電極と、(g)平面パターン上、複数のゲート電極の間に位置し、活性領域の第１主電極領域と第２主電極領域との間において、素子分離絶縁膜から離間して設けられ、第２導電型で、第１主電極領域に対して第２主電極領域と機能し、第２主電極領域に対して第１主電極領域と機能する共通主電極領域とを備え、チャネル領域へのキャリア注入口が素子分離絶縁膜から離間して設けられている絶縁ゲート型半導体集積回路であることを要旨とする。
【０００８】
本発明の第３の態様は、(a)少なくとも一部がチャネル領域として機能する第１導電型の半導体層と、(b)チャネル領域を少なくとも挟むように対向して列方向に伸延し、半導体層の上部に列方向に伸延する活性領域を定義する素子分離絶縁膜と、(c)活性領域の内部において列方向に配列され、それぞれ素子分離絶縁膜から離間して設けられた複数の第２導電型の共通主電極領域と、(d)活性領域の表面に設けられたゲート絶縁膜と、(e)ゲート絶縁膜の上方において、平面パターン上、複数の共通主電極領域の間にそれぞれ位置するように、行方向に伸延する複数のゲート電極とを備える絶縁ゲート型半導体集積回路であることを要旨とする。本発明の第３の態様に係る絶縁ゲート型半導体集積回路においては、複数の共通主電極領域の内、隣接する一方の共通主電極領域がドレイン領域として機能する場合には、他方の共通主電極領域がソース領域として機能し、隣接する一方の共通主電極領域がソース領域として機能する場合には、他方の共通主電極領域がドレイン領域として機能するように、複数の絶縁ゲート型半導体素子が列方向に直列接続され、チャネル領域へのキャリア注入口が素子分離絶縁膜から離間して設けられている。
【発明の効果】
【０００９】
本発明によれば、導通時に問題となるＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、及びこの絶縁ゲート型半導体素子を用いた絶縁ゲート型半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】図１（ａ）は、本発明の第１の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図１（ｂ）は図１（ａ）のIＡ−IＡ方向から見た、第１の実施形態に係る絶縁ゲート型半導体半導体素子の一部を示す模式的な断面図、図１（ｃ）は図１（ａ）のIＢ−IＢ方向から見た第１の実施形態に係る絶縁ゲート型半導体半導体素子の一部を示す模式的な断面図、図１（ｄ）は図１（ａ）のIＣ−IＣ方向から見た第１の実施形態に係る絶縁ゲート型半導体半導体素子の一部を示す模式的な断面図である。
【図２】図２（ａ）は、図１に示した第１の実施形態に係る絶縁ゲート型半導体素子を拡大して主電流の経路（キャリアの流路）を説明する平面図であり、図２（ｂ）は図２（ａ）の絶縁ゲート型半導体半導体素子のチャネル部のオン（導通）時とオフ（遮断）時のポテンシャルプロファイルを示す模式的な断面図である。
【図３】本発明の第１の実施形態に係る絶縁ゲート型半導体集積回路が適用される増幅型イメージセンサの各画素に設けられる増幅回路の回路構成の例を示す図である。
【図４】図３に示された増幅回路の一部に用いられた、第１の実施形態に係る絶縁ゲート型半導体集積回路の平面図の一例である。
【図５】本発明の第１の実施形態に係る絶縁ゲート型半導体集積回路の他の例として、ＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の模式的回路構成を示すブロック図である。
【図６】図５に示されたＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイに用いられるメモリセルカラムの構成を説明する平面図の一例である。
【図７】図７（ａ）は図６のVIＢ−VIＢ方向から見た、第１の実施形態に係る絶縁ゲート型半導体集積回路のメモリセルアレイの一部を示す模式的な断面図、図７（ｂ）は図６のVIＣ−VIＣ方向から見たメモリセルアレイの一部を示す模式的な断面図、図７（ｃ）は図６のVIＡ−VIＡ方向から見たメモリセルアレイの一部を示す模式的な断面図である。
【図８】図８（ａ）は、本発明の第２の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図８（ｂ）は図８（ａ）のVIIIＡ−VIIIＡ方向から見た、第２の実施形態に係る絶縁ゲート型半導体半導体素子の一部を示す模式的な断面図、図８（ｃ）は図８（ａ）のVIIIＢ−VIIIＢ方向から見た第２の実施形態に係る絶縁ゲート型半導体半導体素子の一部を示す模式的な断面図である。
【図９】第２の実施形態に係る絶縁ゲート型半導体素子に設けられた埋込領域によるチャネルのポテンシャルの変化を、通常の絶縁ゲート型半導体素子のチャネルのポテンシャル分布と比較して示す図である。
【図１０】本発明の第２の実施形態に係る絶縁ゲート型半導体集積回路の適用例として、増幅型イメージセンサの各画素に設けられる増幅回路の一部を説明する平面図である。
【図１１】本発明の第２の実施形態に係る絶縁ゲート型半導体集積回路の他の適用例として、ＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）のメモリセルアレイに用いられるメモリセルカラムの構成を説明する平面図である。
【図１２】図１１のXIＢ−XIＢ方向から見た、第２の実施形態に係る絶縁ゲート型半導体集積回路の模式的な断面図である。
【図１３】図１３（ａ）は、本発明の第３の実施形態に係る絶縁ゲート型半導体素子を示す平面図であり、図１３（ｂ）は図１３（ａ）のXIIIＡ−XIIIＡ方向から見た、第３の実施形態に係る絶縁ゲート型半導体半導体素子の一部を示す模式的な断面図、図１３（ｃ）は図１３（ａ）のXIIIＢ−XIIIＢ方向から見た第３の実施形態に係る絶縁ゲート型半導体半導体素子の一部を示す模式的な断面図である。
【図１４】第３の実施形態に係る絶縁ゲート型半導体素子に設けられた電流阻止領域によるチャネルのポテンシャルの変化を、第２の実施形態に係る絶縁ゲート型半導体素子及び通常の絶縁ゲート型半導体素子のチャネルのポテンシャル分布と比較して示す図である。
【図１５】本発明の第３の実施形態に係る絶縁ゲート型半導体集積回路の適用例として、増幅型イメージセンサの各画素に設けられる増幅回路の一部を説明する平面図である。
【図１６】本発明の第３の実施形態に係る絶縁ゲート型半導体集積回路の他の適用例として、ＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）のメモリセルアレイに用いられるメモリセルカラムの構成を説明する平面図である。
【図１７】図１６のXVIＢ−XVIＢ方向から見た、第３の実施形態に係る絶縁ゲート型半導体集積回路の模式的な断面図である。
【図１８】その他の実施形態に係る絶縁ゲート型半導体素子の平面図を、その主電流の経路（キャリアの流路）と共に示す図である（その１）。
【図１９】その他の実施形態に係る絶縁ゲート型半導体素子の平面図を、その主電流の経路（キャリアの流路）と共に示す図である（その２）。
【図２０】その他の実施形態に係る絶縁ゲート型半導体素子の平面図を、その主電流の経路（キャリアの流路）と共に示す図である（その３）。
【図２１】その他の実施形態に係る絶縁ゲート型半導体素子の平面図を、その主電流の経路（キャリアの流路）と共に示す図である（その４）。
【図２２】その他の実施形態に係る絶縁ゲート型半導体素子の平面図を、その主電流の経路（キャリアの流路）と共に示す図である（その５）。
【図２３】その他の実施形態に係る絶縁ゲート型半導体素子の平面図を、その主電流の経路（キャリアの流路）と共に示す図である（その６）。
【図２４】その他の実施形態に係る絶縁ゲート型半導体集積回路の平面図を、その主電流の経路（キャリアの流路）と共に示す図である（その６）。
【図２５】その他の実施形態に係る絶縁ゲート型半導体集積回路の平面図を、その主電流の経路（キャリアの流路）と共に示す図である（その７）。
【図２６】従来の固体撮像装置の画素ノイズ分布を示す図である。
【図２７】図２７（ａ）は、従来の絶縁ゲート型半導体素子の主電流の経路（キャリアの流路）を説明する平面図であり、図２７（ｂ）は図２７（ａ）の絶縁ゲート型半導体半導体素子のチャネル部のオン（導通）時とオフ（遮断）時のポテンシャルプロファイルを示す模式的な断面図である。
【図２８】従来の絶縁ゲート型半導体素子におけるＲＳＴノイズの空間分布を示す図である。
【発明を実施するための形態】
【００１１】
次に、図面を参照して、本発明の第１〜第３の実施形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
又、以下に示す第１〜第３の実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
【００１３】
（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係る絶縁ゲート型半導体素子は、第１導電型（ｐ型）のシリコン（Ｓｉ）からなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の上部のチャネル領域となる領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１の一方の端部に一辺のみを接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１に他方の端部に一辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に、平面パターン上、第１主電極領域１２と第２主電極領域１３との間となる位置に設けられ、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備える。ゲート電極２４の上には層間絶縁膜２５が設けられ、層間絶縁膜２５に開口されたコンタクトホールを介して、第１主電極領域１２には第１主電極配線２３が、第２主電極領域１３には第２主電極配線２７が接続されている。
【００１４】
図１（ｂ）〜図１（ｄ）では「半導体層１１」として、第１導電型（ｐ型）の半導体基板（Ｓｉ基板）を用いる場合を例示しているが、基板より高不純物密度の第１導電型のウェルであってもよい。又、その中にウェルが形成される場合も含め、半導体基板の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のエピタキシャル成長層を形成して、エピタキシャル成長層を半導体層１１として採用してもよく、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のエピタキシャル成長層を形成して、エピタキシャル成長層を半導体層１１として採用してもよく、ＳＯＩ構造の第１導電型の半導体層（ＳＯＩ層）を半導体層１１として採用してもよい。素子分離絶縁膜２１は素子分離機能を有するものであれば種々の構造や種々の材料の絶縁膜が採用可能である。例えば微細化された集積回路等に有利な浅いトレンチ分離（ＳＴＩ：Shallow Trench Isolation）等のトレンチ分離構造に用いられる厚い酸化膜などが素子分離絶縁膜２１として好適である。素子分離絶縁膜２１は半導体層１１の少なくとも上部を囲む構造であれば、種々の構造が採用可能で、ＳＯＩ構造のように島状に半導体層１１の底部及び側面を囲む構造であっても構わない。本明細書及び本特許請求の範囲の記載において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてはソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴ，ＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。即ち、第１主電極領域がソース領域であれば、第２主電極領域はドレイン領域であり、第１主電極領域がドレイン領域であれば、第２主電極領域はソース領域である。以下の説明では、便宜上、第１主電極領域がドレイン領域で第２主電極領域がソース領域の場合について説明するが、どちらをドレイン領域と呼び、どちらをソース領域と呼ぶかは、絶縁ゲート型半導体素子のバイアス関係で決まる単なる選択の問題であり、ドレイン領域とソース領域を入れ替えても構わない場合があることは勿論である。
【００１５】
又、本明細書及び本特許請求の範囲の記載において、「矩形」とは完全な矩形（長方形）のみを意味するものではない。即ち、「矩形の第１主電極領域１２」や「矩形の第２主電極領域１３」の表現は、完全な矩形（長方形）の第１主電極領域１２や第２主電極領域１３のみを意味する意図ではなく、フォトリソグラフィーやその他のプロセス上の理由から、第１主電極領域１２や第２主電極領域１３の平面形状のコーナ部分が丸みを帯びた矩形になる場合等が発生するので、そのような不完全な矩形のトポロジーをも許容するものであることに留意すべきである。特に、微細化が進んだ構造においては、第１主電極領域１２や第２主電極領域１３の平面形状は円に近い平面形状になりうるが、本明細書及び本特許請求の範囲の記載においては、それらの平面形状をも含めて矩形の第１主電極領域１２」や「矩形の第２主電極領域１３」と呼ぶ。
【００１６】
図１（ａ）では、第１主電極領域１２が、平面パターン上、ゲート電極２４の上にのみ設けられ、第２主電極領域１３が、平面パターン上、ゲート電極２４の下にのみ設けられた構造を例示した。しかし、第１主電極領域１２は平面パターン上、第１主電極領域１２側からゲート電極２４の直下に、少なくともデバイ長以上の長さで、若干張り出していてもよく、第２主電極領域１３は平面パターン上、第２主電極領域１３側からゲート電極２４の直下に若干張り出していてもよい。実際に、プロセス上の熱処理工程を考慮すれば、第１主電極領域１２が、平面パターン上、第１主電極領域１２側からゲート電極２４の直下において、横方向（図１（ａ）において下方向）に拡散し、第２主電極領域１３が第２主電極領域１３側からゲート電極２４の直下において、横方向（図１（ａ）において上方向）に拡散する構造は容易に実現できる。よって、現実の構造としては、図１（ａ）に示す構造は、第１主電極領域１２が、平面パターン上、第１主電極領域１２側からゲート電極２４の直下において、下方向に若干張り出し、第２主電極領域１３が第２主電極領域１３側からゲート電極２４の直下において、上方向に若干張り出している。これにより、ゲート電極２４の端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２及び第２主電極領域１３のそれぞれの電流経路端が局在している。本明細書及び本特許請求の範囲の記載において、「電流経路端」とは、ゲート電極２４の直下のチャネル領域に形成される主電流の経路（キャリアの流路）の両端にそれぞれ接続される第１主電極領域１２及び第２主電極領域１３の端部を意味する。即ち、第１主電極領域１２から第２主電極領域１３へ主電流が流れる場合は、チャネル領域へのキャリアの注入口となる端部が「第１主電極領域１２の電流経路端」であり、チャネル領域からキャリアが流れ込む受け口（排出口）となる端部が「第２主電極領域１３の電流経路端」である。逆に、第２主電極領域１３から第１主電極領域１２へ主電流が流れる場合は、チャネル領域へのキャリアの注入口となる端部が「第２主電極領域１３の電流経路端」であり、チャネル領域からキャリアが流れ込む受け口（排出口）となる端部が「第１主電極領域１２の電流経路端」である。以上のことは、「電流経路端」をゲート電極２４の直下のチャネル領域側から見た場合には、チャネル領域へのキャリアの受け入れ口およびキャリアの排出口であることをも意味する。
【００１７】
ゲート電極２４は、燐（Ｐ）、砒素（Ａｓ）等の第２導電型（ｎ型）の不純物をドープした多結晶シリコン（以下において「ドープドポリシリコン」という。）膜等で形成すれば、ゲート電極２４と第１主電極領域１２との境界、及びゲート電極２４と第２主電極領域１３との境界は自己整合的に定めることが可能である。或いは、ゲート電極２４を、ドープドポリシリコン膜とタングステンシリサイド（ＷＳｉ２）膜等の多層構造から構成すればゲート電極２４の抵抗値を低減させ、高速動作を可能にすることができる。シリサイド膜としては、タングステンシリサイド（ＷＳｉ２）膜の他、コバルトシリサイド（ＣｏＳｉ2）膜、チタンシリサイド（ＴｉＳｉ２）膜、モリブデンシリサイド（ＭｏＳｉ２）膜等の金属シリサイド膜が使用可能である。シリサイド膜の代わりに、タングステン（Ｗ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融点金属でもよく、更には、これらのシリサイド膜を用いたポリサイド膜でゲート電極２４を構成してもよい。シリサイド膜の代わりに、アルミニウム（Ａｌ）或いは銅（Ｃｕ）等の高導電率の金属膜をドープドポリシリコン膜の上に配置してもよく、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜の代わりにドープドポリシリコン膜の上に配置してゲート電極２４を構成しもよい。
【００１８】
第１の実施形態に係る絶縁ゲート型半導体素子は、ゲート絶縁膜２２としてシリコン酸化膜を用いた単なるＭＯＳ型のトランジスタだけに限定されるものではない。即ち、第１の実施形態に係る絶縁ゲート型半導体素子のゲート絶縁膜２２としては、シリコン酸化膜の他、シリコン酸化膜：５ｎｍ程度、シリコン窒化膜：７ｎｍ程度、シリコン酸化膜：５ｎｍ程度の３層構造により、所謂ＯＮＯ膜を構成してＭＩＳ型のトランジスタを構成してもよく、ストロンチウム酸化物（ＳｒＯ）膜、シリコン窒化物（Ｓｉ3Ｎ4）膜、アルミニウム酸化物（Ａｌ2Ｏ3）膜、マグネシウム酸化物（ＭｇＯ）膜、イットリウム酸化物（Ｙ2Ｏ3）膜、ハフニウム酸化物（ＨｆＯ2）膜、ジルコニウム酸化物（ＺｒＯ2）膜、タンタル酸化物（Ｔａ2Ｏ5）膜、ビスマス酸化物（Ｂｉ2Ｏ3）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等を使用して、ＭＩＳ型のトランジスタを構成してもよい。
【００１９】
図２７に示す従来の絶縁ゲート型半導体素子に比べ、第１の実施形態に係る絶縁ゲート型半導体素子においては、ドレイン領域１２及びソース領域１３を形成するｎ＋領域が、ゲート幅方向において素子分離絶縁膜２１から距離ｑを隔てて形成されている。距離ｑが占めるダミー領域は、図１（ｂ）に示した断面図より明らかなようにｐ型の半導体層１１となっている。
【００２０】
図２（ａ）は図１の平面図を拡大表示したものである。ゲート電極２４の下のチャネル領域の内、大部分の主電流の経路（キャリアの流路）がドレイン領域１２とソース領域１３を直線的に結ぶが、幅方向に最外部の主電流の経路（電流パス）は多少外側に広がる。それを矢印で示し、素子分離絶縁膜２１からの最小距離をｔで表わす。距離ｑの値は、ｔ＞０となるように選ばれる。一例としては、距離ｑの値は、ドレイン領域１２ないしソース領域１３からｐ型の半導体層１１側へ伸びる空乏層幅程度とすればよい。
【００２１】
例えばｐ型の半導体層１１の不純物密度を３×１０１７［ｃｍ−３］とし、高不純物密度のｎ＋領域であるドレイン領域１２又はソース領域１３に３［Ｖ］の電位が印加されている場合、空乏層幅＝０．１３［μｍ］となるので、距離ｑをこの程度とする。以上の構成により、図２（ｂ）に示すように、ゲート電極２４の下のチャネル部となる半導体層１１中のキャリア（電子）に対するポテンシャルは、素子分離絶縁膜２１に接する領域よりも中央部のポテンシャルが低くなる。図２（ｂ）に示すようなポテンシャル分布を形成し、このポテンシャルの差を利用することにより、主電流の経路（電流パス）が、大きなレベルのＲＴＳノイズの発生源となる素子分離絶縁膜２１の近傍を最小距離ｔだけ離れて形成されるため、導通時に問題となるＲＴＳノイズレベルを低減することができる。
【００２２】
図２（ｂ）は、ゲート長方向に測ったゲート電極２４の中央部付近において、ゲート幅方向に沿ったポテンシャル（電位）分布である。上述したとおり、図１（ａ）や図２（ａ）に示した平面構造は、第１主電極領域１２が、平面パターン上、第１主電極領域１２側からゲート電極２４の直下において、下方向に若干張り出し、第２主電極領域１３が第２主電極領域１３側からゲート電極２４の直下において、上方向に若干張り出しているので、ゲート長方向に測ったゲート電極２４の端部の直下のポテンシャル（電位）分布も、第１主電極領域１２及び第２主電極領域１３による導電型及び不純物密度分布を反映して、素子分離絶縁膜２１に接する領域よりも中央部のポテンシャルが低い。
【００２３】
なお、図１（ａ）及び図２（ａ）において、第１主電極領域１２側及び第２主電極領域１３がゲート電極２４に関して上下対称の平面パターンを示しているが、必ずしも対称の平面パターンである必要はない。例えば、第１主電極領域１２から第２主電極領域１３へ主電流が流れる場合は、キャリアの注入口となる「第１主電極領域１２の電流経路端」よりも、キャリアの受け口（排出口）となる「第２主電極領域１３の電流経路端」が広くても構わない。逆に、第２主電極領域１３から第１主電極領域１２へ主電流が流れる場合は、キャリアの注入口となる「第２主電極領域１３の電流経路端」よりも、キャリアの受け口（排出口）となる「第１主電極領域１２の電流経路端」が広くても構わない。このような非対称な平面パターンの場合は、キャリアの注入口からキャリアの受け口（排出口）へ向かって、主電流の経路（電流パス）が末広がりになるが、このような主電流の経路（電流パス）が、末広がりになるトポロジーであっても、大きなレベルのＲＴＳノイズの発生源となる素子分離絶縁膜２１の近傍を、ある程度離れて主電流の経路（キャリアの流路）を形成することが可能となるため、導通時に問題となるＲＴＳノイズレベルを、完全ではないにしても、相当程度低減することができる。極端な場合では、キャリアの受け口（排出口）となる主電極領域の電流経路端が、素子分離絶縁膜２１に接するトポロジーであっても、完全ではないにしても、第１の実施形態に係る絶縁ゲート型半導体素子の効果を奏することが可能である。即ち、第１の実施形態に係る絶縁ゲート型半導体素子においては、少なくともキャリアの注入口が素子分離絶縁膜２１から距離ｑ程度離間して形成されている構造であれば、一定の効果を奏することが可能である。
【００２４】
＜増幅型イメージセンサ＞
図３は、増幅型イメージセンサ（ＡＰＳ：Active Pixel Sensor)の各画素に設けられる４トランジスタ型の増幅回路Ａijの回路構成の例を示す。図３には４トランジスタの内、３つのｎＭＯＳＦＥＴがシンボルマークにより回路表示されているが、残る４つめのｎＭＯＳＦＥＴである転送トランジスタは断面図で模式的に示されている。
【００２５】
即ち、増幅型イメージセンサの各画素の受光部は、図３に示すように第１導電型（ｐ型）の半導体層５２をアノード領域、第２導電型（ｎ型）の表面埋込領域５７をカソード領域として、埋込フォトダイオードを構成している。それぞれの表面埋込領域５７の上には第１導電型（ｐ＋型）のピニング層５８が形成されている。転送トランジスタのソース領域として機能する受光部の表面埋込領域５７から、転送トランジスタのフローティングドレイン（ＦＤ）領域として機能する電荷検出領域５３へは、転送トランジスタの転送ゲート電極５５にハイ（Ｈ）レベルの信号を印加することにより、第１導電型（ｐ型）の半導体層５２を経由して信号電荷が転送される（図３では、第２導電型（ｎ型）のブロック層５１が半導体層（半導体基板）５９上に設けられ、半導体層５２がブロック層５１の上に設けられた構造を例示しているが、これに限定されるものではない。）。電荷検出領域５３には、絶縁膜５４に設けられたコンタクトプラグ（図示省略）を介して、表面配線により、増幅回路Ａijを構成する信号読み出しトランジスタ（増幅トランジスタ）ＴAijのゲート電極と、リセットトランジスタＴＲijのソース電極が接続されている。
【００２６】
リセットトランジスタＴＲijのドレイン電極及び信号読み出しトランジスタ（増幅トランジスタ）ＴAijのドレイン電極は、それぞれ電源ＶDDに接続され、信号読み出しトランジスタ（増幅トランジスタ）ＴAijのソース電極は画素選択用のスイッチングトランジスタＴSijのドレイン電極に接続されている。リセットトランジスタＴRijのリセットゲート電極に対し、リセット信号Ｒiをハイ（Ｈ）レベル（Ｒi＝“１”）にして、電荷検出領域５３に蓄積された電荷をそれぞれ吐き出し、電荷検出領域５３をリセットする。画素選択用のスイッチングトランジスタＴSijのソース電極は、ｊ列の垂直信号線Ｂjに接続され、ゲート電極にはｉ行の水平ラインの垂直選択信号Ｓiがタイミング発生回路（図示省略）に駆動されて垂直シフトレジスタ（垂直走査回路）（図示省略）から与えられる。
【００２７】
本発明の第１の実施形態に係る半導体集積回路の一例としては、例えば、図４に示すように、ｎ＋型のドレイン領域１２とｎ＋型の共通主電極領域１７とｎ＋型のソース領域１３とで、図３のＥ部で示した信号読み出しトランジスタ（増幅トランジスタ）ＴAijとスイッチングトランジスタＴSijとの直列回路が構成される。即ち、本発明の第１の実施形態に係る絶縁ゲート型半導体集積回路は、図４に示すように、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の上部のチャネル領域となる領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１の一方の端部に一辺のみを接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１に他方の端部に一辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上方において、平面パターン上、第１主電極領域１２と第２主電極領域１３との間となる位置に設けられ、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に平行に伸延する複数のゲート電極２４ａ，２４ｂと、平面パターン上、複数のゲート電極２４ａ，２４ｂの間に位置し、活性領域２１Ｂの第１主電極領域１２と第２主電極領域１３との間において、素子分離絶縁膜２１から離間して設けられ、第２導電型（ｎ型）で、第１主電極領域１２に対して第２主電極領域１３と機能し、第２主電極領域１３に対して第１主電極領域１２と機能する共通主電極領域１７とを備える。
【００２８】
第１の実施形態に係る絶縁ゲート型半導体集積回路においては、図４に示すように、ゲート長方向に測ったゲート電極２４ａ，２４ｂの端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、ゲート電極２４ａ，２４ｂの端部に沿った半導体層１１中に設けられるそれぞれの領域（１１，１２，１７，１３）の導電型及び不純物密度が設定されている。よって、第１の実施形態に係る絶縁ゲート型半導体集積回路によれば、それぞれのゲート電極２４ａ，２４ｂの下方において、活性領域２１Ｂに形成されるチャネルの幅方向に対して、主電流の経路（キャリアの流路）が中央部のみに形成され、導通時に問題となるＲＴＳノイズレベルを低減することができる。更に、複数のゲート電極２４ａ，２４ｂを連続的に配列することにより、面積の増大を防ぐことができる。
【００２９】
＜ＮＡＮＤ型フラッシュメモリ＞
図５は本発明の第１の実施形態に係る半導体集積回路の他の一例としてのＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）の模式的回路構成を示すブロック図である。メモリセルアレイ１の周辺にはトップ・ページバッファ２、ボトム・ページバッファ３、レフト・ロウデコーダ／チャージポンプ４、ライト・ロウデコーダ／チャージポンプ５等の周辺回路（２，３，４、５）が配置されている。
【００３０】
メモリセルアレイ１は、図６に示すように、行方向に配列される複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…と、このワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，…を備えている。そして、図６の列方向には、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図５及び図６の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤk，ＳＧＳkが接続されている。トップ・ページバッファ２及びボトム・ページバッファ３は、ビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，…に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ４、ライト・ロウデコーダ／チャージポンプ５はワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００３１】
図７（ａ）は、図５のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…方向に沿った切断面に相当し、図７（ｂ）は、図５のそれぞれのワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…の間の方向に沿った切断面に相当し、図７（ｃ）は図５のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，…方向に沿った切断面に相当する。図６及び図７の断面図に示すように、第１の実施形態に係る半導体集積回路は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の少なくとも上部を挟むように対向して列方向に伸延し、半導体層１１の上部に列方向に伸延する活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの内部において列方向に配列され、それぞれ素子分離絶縁膜２１から離間して設けられた複数の第２導電型（ｎ型）の共通主電極領域３１，３２，…と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上方において、平面パターン上、複数の共通主電極領域３１，３２，…の間にそれぞれ位置するように、行方向に伸延する複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…とを備える。複数の共通主電極領域３１，３２，…の内、隣接する一方の共通主電極領域３１，３２，…がドレイン領域として機能する場合には、他方の共通主電極領域３１，３２，…がソース領域として機能し、隣接する一方の共通主電極領域３１，３２，…がソース領域として機能する場合には、他方の共通主電極領域３１，３２，…がドレイン領域として機能するように、複数の絶縁ゲート型半導体素子からなるメモリセルトランジスタが列方向に直列接続されている。即ち、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれが、半導体記憶装置のメモリセルトランジスタの制御ゲート電極４３として機能する（図示を省略しているが、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれが、メモリセルトランジスタの制御ゲート電極４３に接続されているような構造でも構わない。）。
【００３２】
図７の断面図に示すように、メモリセルトランジスタのそれぞれが、制御ゲート電極４３の下に電極間絶縁膜４２を介して浮遊ゲート電極４１を更に備え、浮遊ゲート電極４１がゲート絶縁膜２２の上に設けられており、ｐ型の半導体層１１の表面にメモリセルトランジスタと、メモリセルトランジスタを選択する選択トランジスタのソース／ドレイン領域となる共通主電極領域３１，３２，３３，…が形成され、それぞれの共通主電極領域３１，３２，３３，…の間に定義されるチャネル領域上にゲート絶縁膜２２が配置されている。共通主電極領域３１，３２，３３，…は、ｐ型の半導体層１１中に高不純物密度にｎ型不純物をドープしたｎ+型の半導体領域である。共通主電極領域３３は、ビット線コンタクト領域として機能している。ｐ型の半導体層１１の代わりに、ｎ型の半導体基板中に設けられたｐ型のウェル領域（ｐウェル）でもよい。
【００３３】
そして、このゲート絶縁膜２２上には、電荷を蓄積するための浮遊ゲート電極４１と、浮遊ゲート電極４１上の電極間絶縁膜４２と、電極間絶縁膜４２上の制御ゲート電極４３が配置され、それぞれのメモリセルトランジスタのゲート電極を構成している。同様に、選択トランジスタも、図７（ｃ）に示すように、ゲート絶縁膜２２、浮遊ゲート電極４１、電極間絶縁膜４２、電極間絶縁膜４２中の開口部で浮遊ゲート電極４１と電気的に導通した制御ゲート電極４３からなるゲート電極構造を備えているが、電極間絶縁膜４２の電極間絶縁膜短絡窓を介して、制御ゲート電極４３と浮遊ゲート電極４１とが電気的に導通している。図７（ａ）に示すように、隣接するメモリセルカラムにそれぞれ属するメモリセルトランジスタの浮遊ゲート電極４１は、ＳＴＩを構成する素子分離絶縁膜２１を介して行方向（ワード線方向）に対向している。素子分離絶縁膜２１は、図６の平面図に示すように、列方向（カラム方向）に平行に周期的に配置され、走行している。
【００３４】
なお、図７に示す構造は一例であり、素子分離絶縁膜２１の高さは、図７（ａ）及び（ｂ）のように、電極間絶縁膜４２の最上部の位置より低い構造に限られるものではない。例えば、素子分離絶縁膜２１の高さは、電極間絶縁膜４２の最上部の位置と同程度の水平レベル、或いは、電極間絶縁膜４２の最上部の位置よりも高い水平レベルであっても構わない。素子分離絶縁膜２１の高さが、電極間絶縁膜４２の最上部の位置と同程度の水平レベル、或いは、この位置よりも高い水平レベルであれば、電極間絶縁膜４２は、図７（ａ）に示すように、行方向に隣接するメモリセルカラムに共通となるように、連続した膜として形成されている必要は、必ずしもない。
【００３５】
浮遊ゲート電極４１は、ドープドポリシリコン膜等で形成することが可能である。制御ゲート電極４３は、例えば、ドープドポリシリコン膜とＷＳｉ２膜等の多層構造から構成してもよい。シリサイド膜としては、ＣｏＳｉ2膜、ＴｉＳｉ２膜、ＭｏＳｉ２膜等の金属シリサイド膜を使用してもよい。シリサイド膜の代わりに、Ｗ、Ｃｏ、Ｔｉ、Ｍｏ等の高融点金属でもよく、更には、これらのシリサイド膜を用いたポリサイド膜で構成してもよい。シリサイド膜の代わりに、Ａｌ或いはＣｕ等の高導電率の金属膜をドープドポリシリコン膜の上に配置して、この高導電率の金属膜がワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…を兼用するようにしてもよい。又、タングステン窒化物（ＷＮ）膜、チタン窒化物（ＴｉＮ，Ｔｉ2Ｎ）膜のいずれか１つ或いは複数の積層膜を、シリサイド膜の代わりにドープドポリシリコン膜の上に配置してもよい。なお、図示を省略しているが、周辺トランジスタは、図７に示したメモリセルトランジスタとほぼ同じ積層構造、若しくは、メモリセルトランジスタの積層構造から、浮遊ゲート電極４１及び電極間絶縁膜４２分を除去した、制御ゲート電極４３のみの構造に対応するようなゲート電極を有するトランジスタで構成される。
【００３６】
図７（ｃ）に示すビット線方向に沿った断面図に明らかなように、第１の実施形態に係る半導体集積回路では、各メモリセルトランジスタの浮遊ゲート電極４１が、列方向セル分離絶縁膜４４を介して対向している。列方向セル分離絶縁膜４４として、例えば、炭素（Ｃ）或いはフッ素（Ｆ）を添加した一酸化珪素(ＳｉＯＣ，ＳｉＯＦ）等の無機系絶縁材料、水素シルセスオキサンポリマー（ＨＳＱ）、アルキルシルセスキオキサンポリマー（ＭＳＱ）、水素化アルキルシルセスキオキサンポリマー（ＨＯＳＰ）、有機シリカ、多孔質ＨＳＱ、ベンゾシクロブテン（ＢＣＢ）等や、これらの材料を多孔質化した膜等の比誘電率εrの低い絶縁膜を用いれば、同一カラム内で列方向に隣接するメモリセルトランジスタ間で生じる列方向近接セル間干渉効果による誤書き込みを抑制することができる。
【００３７】
行方向に隣接するセルカラムのメモリセルトランジスタの間において、列方向セル分離絶縁膜４４の中央部を貫通して、コンタクトプラグ４６が埋め込まれている。コンタクトプラグ４６は、低いコンタクト抵抗で、ビット線コンタクト領域となる共通主電極領域３３にオーミック接触をしている。コンタクトプラグ４６は、層間絶縁膜４５の上に配置されたビット線（ＢＬ2j）に接続されている。図７（ａ）では、ビット線ＢＬ2j，ＢＬ2j+1が層間絶縁膜４５の上に配置されているが、層間絶縁膜４５にダマシン溝を形成し、このダマシン溝の内部に、銅（Ｃｕ）を主成分とする金属配線を埋め込んで、ダマシン配線としても構わない。
【００３８】
電極間絶縁膜４２として、例えば、ＯＮＯ膜、ＳｒＯ膜、Ｓｉ3Ｎ4膜、Ａｌ2Ｏ3膜、ＭｇＯ膜、Ｙ2Ｏ3膜、ＨｆＯ2膜、ＺｒＯ2膜、Ｔａ2Ｏ5膜、Ｂｉ2Ｏ3膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜等が使用可能である。
【００３９】
第１の実施形態に係る半導体集積回路（フラッシュメモリ）によれば、図６及び図７（ｂ）に示すように、共通主電極領域３１，３２，３３，…が素子分離絶縁膜２１から離間して形成され、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれの下方のチャネル部に、素子分離絶縁膜２１から離間した中央部が、キャリアに対するポテンシャルが深い領域となって主電流が流れるので、ＲＴＳノイズの大きな箇所を避けて主電流の経路（キャリアの流路）が形成されるので、各メモリセルトランジスタや選択トランジスタの導通時における低ノイズ化が可能となる。
【００４０】
（第２の実施形態）
図８に示すように、本発明の第２の実施形態に係る絶縁ゲート型半導体素子は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の上部のチャネル領域となる領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１の一方の端部に一辺のみを接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１に他方の端部に一辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に、平面パターン上、第１主電極領域１２と第２主電極領域１３との間となる位置に設けられ、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、ゲート電極２４の端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２及び第２主電極領域１３のそれぞれの電流経路端が局在している点では第１の実施形態に係る絶縁ゲート型半導体素子と同様であるが、ゲート電極２４の下に第１主電極領域１２と第２主電極領域１３と同程度の幅を有するｎ−型の埋込領域１４が形成され、埋込領域１４の部分の、キャリアに対するポテンシャル（電位）が深くなるよう形成されている点が第１の実施形態に係る絶縁ゲート型半導体素子とは異なる。埋込領域１４は、素子分離絶縁膜２１から距離ｒを隔てている。距離ｒは距離ｑと同程度とする。埋込領域１４の不純物密度は第１主電極領域１２と第２主電極領域１３より低不純物密度であるが、ｐ型の半導体層１１と同程度若しくはｐ型の半導体層１１よりも大きな値である。ゲート電極２４の上には層間絶縁膜（図示省略）が設けられ、層間絶縁膜に開口されたコンタクトホールを介して、第１主電極領域１２には第１主電極配線２３が、第２主電極領域１３には第２主電極配線（図示省略）が接続されている点等他は、第１の実施形態に係る絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。
【００４１】
第２の実施形態に係る絶縁ゲート型半導体素子の埋込領域１４によるチャネルのポテンシャルの変化を図９に示す。図９において、横軸は深さ、縦軸はキャリア（電子）に対するポテンシャル（電位）である。通常の絶縁ゲート型半導体素子のチャネル内のポテンシャル分布を曲線ａで示すと、ｎ−型の埋込領域１４のポテンシャル分布は曲線ｂで示すグラフとなる。したがって、通常の絶縁ゲート型半導体素子のチャネル電位（表面電位）をＶｓａ，第２の実施形態に係る絶縁ゲート型半導体素子のチャネルの表面電位をＶｓｂとすれば、Ｖｓｂ＜Ｖｓａの関係となる。
【００４２】
即ち、第２の実施形態に係る絶縁ゲート型半導体素子によれば、ｎ−型の埋込領域１４を備えているので、ゲート幅方向で主電流の経路（電流パス）となる中央部の、キャリアに対するポテンシャル（電位）が深くなり、主電流は中央部に局在した主電流の経路（電流パス）のみを流れることが理解される。第２の実施形態に係る絶縁ゲート型半導体素子によれば、ゲート電極２４の下において、主電流の経路（電流パス）が大きなレベルのＲＴＳノイズの発生源となる素子分離絶縁膜２１近傍を離れて中央部に局在して形成されるため、ＲＴＳノイズレベルを低減することができる。
【００４３】
第１の実施形態と同様に、第２の実施形態に係る絶縁ゲート型半導体素子においては、少なくともキャリアの注入口が素子分離絶縁膜２１から距離ｑ程度離間して形成されれている構造であればよいので、図８（ａ）において、第１主電極領域１２側及び第２主電極領域１３は、ゲート電極２４に関して、必ずしも上下対称の平面パターンである必要はない。第１の実施形態に係る絶縁ゲート型半導体素子の場合、キャリアの注入口よりも、キャリアの受け口（排出口）が広いトポロジーの場合は、キャリアの注入口からキャリアの受け口（排出口）へ向かって、主電流の経路（電流パス）が末広がりになるが、第２の実施形態に係る絶縁ゲート型半導体素子においては、キャリアに対するポテンシャルが深いｎ−型の埋込領域１４によって主電流の経路（電流パス）を規定するので、主電流の経路（電流パス）が末広がりになるのが防止でき、より有効にＲＴＳノイズレベルを低減することができる。よって、第２の実施形態に係る絶縁ゲート型半導体素子においては、キャリアの受け口（排出口）側の主電極領域の端部が、素子分離絶縁膜２１に接するトポロジーであっても、ｎ−型の埋込領域１４を設けて、主電流の経路（電流パス）を規定することにより、キャリアの受け口（排出口）となる電流経路端を素子分離絶縁膜２１から離間させることができるので、ＲＴＳノイズレベルを有効に低減することができる。又、ｎ−型の埋込領域１４は、ゲート電極２４の直下を横断するように第１主電極領域１２と第２主電極領域１３との間に連続して形成されている必要はなく、キャリアの受け口（排出口）となる主電極領域の電流経路端側にのみ設けられるような非対称のトポロジーでも、ＲＴＳノイズレベルを低減することができる。
【００４４】
＜増幅型イメージセンサ＞
本発明の第２の実施形態に係る絶縁ゲート型半導体集積回路は、図１０に示すように、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の上部のチャネル領域となる領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１の一方の端部に一辺のみを接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１に他方の端部に一辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上方において、平面パターン上、第１主電極領域１２と第２主電極領域１３との間となる位置に設けられ、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に平行に伸延する複数のゲート電極２４ａ，２４ｂと、平面パターン上、複数のゲート電極２４ａ，２４ｂの間に位置し、活性領域２１Ｂの第１主電極領域１２と第２主電極領域１３との間において、素子分離絶縁膜２１から離間して設けられ、第２導電型（ｎ型）で、第１主電極領域１２に対して第２主電極領域１３と機能し、第２主電極領域１３に対して第１主電極領域１２と機能する共通主電極領域１７とを備えて、図３のＥ部で示した信号読み出しトランジスタ（増幅トランジスタ）ＴAijとスイッチングトランジスタＴSijとの直列回路を構成している点では第１の実施形態に係る絶縁ゲート型半導体集積回路と同様であるが、複数のゲート電極２４ａ，２４ｂのそれぞれ下に第１主電極領域１２と第２主電極領域１３と同程度の幅を有するｎ−型の埋込領域１４ａ，１４ｂが形成され、埋込領域１４ａ，１４ｂの部分の、キャリアに対するポテンシャル（電位）が深くなるよう形成されている点が第１の実施形態に係る絶縁ゲート型半導体集積回路とは異なる。
【００４５】
第２の実施形態に係る絶縁ゲート型半導体集積回路の埋込領域１４ａ，１４ｂは、それぞれ素子分離絶縁膜２１から距離ｒを隔てている。距離ｒは距離ｑと同程度とする。埋込領域１４ａ，１４ｂの不純物密度はそれぞれ第１主電極領域１２と第２主電極領域１３より低不純物密度であるが、ｐ型の半導体層１１と同程度若しくはｐ型の半導体層１１よりも大きな値である。複数のゲート電極２４ａ，２４ｂのそれぞれの上には層間絶縁膜（図示省略）が設けられ、層間絶縁膜（図示省略）に開口されたコンタクトホールを介して、第１主電極領域１２には第１主電極配線２３が、第２主電極領域１３には第２主電極配線２７が接続されている点等他は、第１の実施形態に係る絶縁ゲート型半導体集積回路と実質的に同様であるので、重複した説明を省略する。
【００４６】
第２の実施形態に係る絶縁ゲート型半導体集積回路によれば、図１０に示すように、それぞれの複数のゲート電極２４ａ，２４ｂの下方において、ｎ−型の埋込領域１４を備えているので、活性領域２１Ｂに形成されるチャネルの幅方向に対して、主電流の経路（キャリアの流路）がｎ−型の埋込領域１４が存在する中央部のみに形成され、ＲＴＳノイズレベルを低減することができる。更に、複数の複数のゲート電極２４ａ，２４ｂを連続的に配列することにより、面積の増大を防ぐことができる。
【００４７】
＜ＮＡＮＤ型フラッシュメモリ＞
図１１に示すように、本発明の第２の実施形態に係る半導体集積回路の他の一例としてのＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）は、行方向に配列される複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…と、このワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，…を備えている。そして、図１１の列方向には、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図１１の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤk，ＳＧＳkが接続されている。トップ・ページバッファ２及びボトム・ページバッファ３は、ビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，…に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ４、ライト・ロウデコーダ／チャージポンプ５はワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００４８】
図１２は図１１のXIＢ−XIＢ方向から見たメモリセルアレイの一部を示す模式的な断面図である。即ち、図１２は、図１１のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…方向に沿った切断面に相当する。図１２の断面図に示すように、第２の実施形態に係る半導体集積回路は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の少なくとも上部を挟むように対向して列方向に伸延し、半導体層１１の上部に列方向に伸延する活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの内部において列方向に配列され、それぞれ素子分離絶縁膜２１から離間して設けられた複数の第２導電型（ｎ型）の共通主電極領域３１，３２，…と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上方において、平面パターン上、複数の共通主電極領域３１，３２，…の間にそれぞれ位置するように、行方向に伸延する複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…とを備える点では第１の実施形態に係る絶縁ゲート型半導体集積回路と同様であるが、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれ下に共通主電極領域３１，３２，…と同程度の幅を有するｎ−型の埋込領域１４が形成され、埋込領域１４の部分の、キャリアに対するポテンシャル（電位）が深くなるよう形成されている点が第１の実施形態に係る絶縁ゲート型半導体集積回路とは異なる。
【００４９】
第２の実施形態に係る絶縁ゲート型半導体集積回路の埋込領域１４は、それぞれ素子分離絶縁膜２１から離間してている。埋込領域１４の不純物密度はそれぞれ共通主電極領域３１，３２，…より低不純物密度であるが、ｐ型の半導体層１１と同程度若しくはｐ型の半導体層１１よりも大きな値である。
【００５０】
複数の共通主電極領域３１，３２，…の内、隣接する一方の共通主電極領域３１，３２，…がドレイン領域として機能する場合には、他方の共通主電極領域３１，３２，…がソース領域として機能し、隣接する一方の共通主電極領域３１，３２，…がソース領域として機能する場合には、他方の共通主電極領域３１，３２，…がドレイン領域として機能するように、複数の絶縁ゲート型半導体集積回路からなるメモリセルトランジスタが列方向に直列接続されている。即ち、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれが、半導体記憶装置のメモリセルトランジスタの制御ゲート電極４３として機能する点等他は、第１の実施形態に係る絶縁ゲート型半導体集積回路と実質的に同様であるので、重複した説明を省略する。
【００５１】
第２の実施形態に係る半導体集積回路（フラッシュメモリ）によれば、図１２に示すように、共通主電極領域３１，３２，３３，…が素子分離絶縁膜２１から離間して形成され、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれの下方のチャネル部に、ｎ−型の埋込領域１４を備えているので、素子分離絶縁膜２１から離間した中央のｎ−型の埋込領域１４の部分が、キャリアに対するポテンシャルが深い領域となって主電流が局在して流れる。即ち、第２の実施形態に係る半導体集積回路（フラッシュメモリ）によれば、ＲＴＳノイズの大きな箇所を避けて主電流の経路（キャリアの流路）が形成されるので、各メモリセルトランジスタや選択トランジスタの導通時における低ノイズ化が可能となる。
【００５２】
（第３の実施形態）
図１３に示すように、本発明の第３の実施形態に係る絶縁ゲート型半導体素子は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の上部のチャネル領域となる領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１の一方の端部に一辺のみを接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１に他方の端部に一辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上に、平面パターン上、第１主電極領域１２と第２主電極領域１３との間となる位置に設けられ、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、ゲート電極２４の端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２及び第２主電極領域１３のそれぞれの電流経路端が局在している点では第１及び第２の実施形態に係る絶縁ゲート型半導体素子と同様であるが、ゲート電極２４の下において、主電流の経路（電流パス）の周辺部に半導体層１１より高不純物密度のｐ＋型の電流阻止領域１５，１６を形成し、主電流の経路（電流パス）をなす中央部のポテンシャル（電位）より周辺部の電流阻止領域１５，１６のポテンシャル（電位）を浅くするようにしている点が第１及び第２の実施形態に係る絶縁ゲート型半導体素子とは異なる。電流阻止領域１５，１６のそれぞれの幅ｓは、距離ｑと同程度とする。ゲート電極２４の上には層間絶縁膜（図示省略）が設けられ、層間絶縁膜に開口されたコンタクトホールを介して、第１主電極領域１２には第１主電極配線２３が、第２主電極領域１３には第２主電極配線（図示省略）が接続されている点等他は、第１及び第２の実施形態に係る絶縁ゲート型半導体素子と実質的に同様であるので、重複した説明を省略する。
【００５３】
第３の実施形態に係る絶縁ゲート型半導体素子の電流阻止領域１５，１６によるチャネルのポテンシャルの変化を図１４に示す。図９と同様に、図１４の横軸は深さ、縦軸はポテンシャル（電位）である。通常の絶縁ゲート型半導体素子のチャネル内のポテンシャル分布を曲線ａで示すと、第２の実施形態に係る絶縁ゲート型半導体素子のｎ−型の埋込領域１４によるポテンシャル分布は曲線ｂ、第３の実施形態に係る絶縁ゲート型半導体素子のｐ＋型の電流阻止領域１５，１６によるポテンシャル分布は曲線ｃで示すグラフとなる。したがって、通常の絶縁ゲート型半導体素子の表面電位をＶｓａ，第２の実施形態に係る絶縁ゲート型半導体素子のチャネルの表面電位をＶｓｂ，第３の実施形態に係る絶縁ゲート型半導体素子のゲート電極２４の下の電流阻止領域１５，１６における表面電位をＶｓｃとすれば、Ｖｓｂ＜Ｖｓａ＜Ｖｓｃの関係となる。
【００５４】
即ち、第３の実施形態に係る絶縁ゲート型半導体素子によれば、ゲート幅方向で主電流の経路（電流パス）をなす中央部の、キャリアに対するポテンシャル（電位）が深くなり、主電流は中央部に局在した主電流の経路（電流パス）のみを流れることが理解される。第３の実施形態に係る絶縁ゲート型半導体素子によれば、ゲート電極２４の下において、主電流の経路（電流パス）が大きなレベルのＲＴＳノイズの発生源となる素子分離絶縁膜２１近傍を離れて中央部に局在して形成されるため、ＲＴＳノイズレベルを低減することができる。
【００５５】
第１及び第２の実施形態と同様に、第３の実施形態に係る絶縁ゲート型半導体素子においては、少なくともキャリアの注入口が素子分離絶縁膜２１から距離ｑ程度離間して形成されれている構造であればよいので、図１３（ａ）において、第１主電極領域１２側及び第２主電極領域１３は、ゲート電極２４に関して、必ずしも上下対称の平面パターンである必要はない。第１の実施形態に係る絶縁ゲート型半導体素子の場合、キャリアの注入口よりも、キャリアの受け口（排出口）が広いトポロジーの場合は、キャリアの注入口からキャリアの受け口（排出口）へ向かって、主電流の経路（電流パス）が末広がりになるが、第３の実施形態に係る絶縁ゲート型半導体素子においては、電流阻止領域１５，１６によって、その間のキャリアに対するポテンシャルを深くして主電流の経路（電流パス）を規定しているので、主電流の経路（電流パス）が末広がりになるのが防止でき、より有効にＲＴＳノイズレベルを低減することができる。よって、第３の実施形態に係る絶縁ゲート型半導体素子においては、キャリアの受け口（排出口）側の主電極領域の端部が、素子分離絶縁膜２１に接するトポロジーであっても、電流阻止領域１５，１６を設けて、主電流の経路（電流パス）を規定することにより、キャリアの受け口（排出口）となる電流経路端を素子分離絶縁膜２１から離間させることができるので、ＲＴＳノイズレベルを有効に低減することができる。又、電流阻止領域１５，１６は、ゲート電極２４の直下を横断するように第１主電極領域１２と第２主電極領域１３との間に連続して形成されている必要はなく、キャリアの受け口（排出口）となる主電極領域の電流経路端側にのみ設けられるような非対称のトポロジーでも、ＲＴＳノイズレベルを低減することができる。
【００５６】
＜増幅型イメージセンサ＞
本発明の第３の実施形態に係る絶縁ゲート型半導体集積回路は、図１５に示すように、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の上部のチャネル領域となる領域を少なくとも囲み、半導体層１１の上部に活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１の一方の端部に一辺のみを接した矩形の第１主電極領域１２と、活性領域２１Ｂの他方の端部側に設けられ、第２導電型（ｎ型）で、素子分離絶縁膜２１に他方の端部に一辺のみを接した矩形の第２主電極領域１３と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上方において、平面パターン上、第１主電極領域１２と第２主電極領域１３との間となる位置に設けられ、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に平行に伸延する複数のゲート電極２４ａ，２４ｂと、平面パターン上、複数のゲート電極２４ａ，２４ｂの間に位置し、活性領域２１Ｂの第１主電極領域１２と第２主電極領域１３との間において、素子分離絶縁膜２１から離間して設けられ、第２導電型（ｎ型）で、第１主電極領域１２に対して第２主電極領域１３と機能し、第２主電極領域１３に対して第１主電極領域１２と機能する共通主電極領域１７とを備えて、図３のＥ部で示した信号読み出しトランジスタ（増幅トランジスタ）ＴAijとスイッチングトランジスタＴSijとの直列回路を構成している点では第１及び第２の実施形態に係る絶縁ゲート型半導体集積回路と同様であるが、複数のゲート電極２４ａ，２４ｂのそれぞれ下において、主電流の経路（電流パス）の周辺部に半導体層１１より高不純物密度のｐ＋型の電流阻止領域１５ａ，１６ａ；１５ｂ，１６ｂを形成し、主電流の経路（電流パス）をなす中央部のポテンシャル（電位）より周辺部の電流阻止領域１５ａ，１６ａ；１５ｂ，１６ｂのポテンシャル（電位）を浅くするようにしている点が第１及び第２の実施形態に係る絶縁ゲート型半導体集積回路とは異なる。複数のゲート電極２４ａ，２４ｂのそれぞれの上には層間絶縁膜（図示省略）が設けられ、層間絶縁膜（図示省略）に開口されたコンタクトホールを介して、第１主電極領域１２には第１主電極配線２３が、第２主電極領域１３には第２主電極配線２７が接続されている点等他は、第１及び第２の実施形態に係る絶縁ゲート型半導体集積回路と実質的に同様であるので、重複した説明を省略する。
【００５７】
第３の実施形態に係る絶縁ゲート型半導体集積回路によれば、図１５に示すように、それぞれの複数のゲート電極２４ａ，２４ｂの下方において、ｐ＋型の電流阻止領域１５ａ，１６ａ；１５ｂ，１６ｂを備えているので、活性領域２１Ｂに形成されるチャネルの幅方向に対して、主電流の経路（キャリアの流路）がｐ＋型の電流阻止領域１５ａ，１６ａ；１５ｂ，１６ｂの間となる中央部のみに形成され、ＲＴＳノイズレベルを低減することができる。更に、複数の複数のゲート電極２４ａ，２４ｂを連続的に配列することにより、面積の増大を防ぐことができる。
【００５８】
＜ＮＡＮＤ型フラッシュメモリ＞
図１６に示すように、本発明の第３の実施形態に係る半導体集積回路の他の一例としてのＮＡＮＤ型不揮発性半導体記憶装置（フラッシュメモリ）は、行方向に配列される複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…と、このワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…と直交する列方向に配列される複数のビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，…を備えている。そして、図１６の列方向には、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のいずれかにより、それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタが配列されている。図１６の場合は、列方向に３２個のメモリセルトランジスタが配列されてメモリセルカラムを構成した場合を示している。このメモリセルカラムの配列の両端には、列方向に隣接して配置され、メモリセルカラムに配列された一群のメモリセルトランジスタを選択する一対の選択トランジスタが配置されている。この一対の選択トランジスタのそれぞれのゲートには、一対の選択ゲート配線ＳＧＤk，ＳＧＳkが接続されている。トップ・ページバッファ２及びボトム・ページバッファ３は、ビット線ＢＬ2j-1，ＢＬ2j，ＢＬ2j+1，…に接続され、それぞれのメモリセルカラム情報を読み出す場合のバッファである。レフト・ロウデコーダ／チャージポンプ４、ライト・ロウデコーダ／チャージポンプ５はワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…に接続され、メモリセルカラムを構成している各メモリセルトランジスタの電荷蓄積状態を制御する。
【００５９】
図１７は図１６のXIＢ−XIＢ方向から見たメモリセルアレイの一部を示す模式的な断面図である。即ち、図１７は、図１６のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…方向に沿った切断面に相当する。図１７の断面図に示すように、第３の実施形態に係る半導体集積回路は、第１導電型（ｐ型）のＳｉからなり、少なくとも一部がチャネル領域として機能する半導体層１１と、半導体層１１の少なくとも上部を挟むように対向して列方向に伸延し、半導体層１１の上部に列方向に伸延する活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの内部において列方向に配列され、それぞれ素子分離絶縁膜２１から離間して設けられた複数の第２導電型（ｎ型）の共通主電極領域３１，３２，…と、活性領域２１Ｂの表面に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２の上方において、平面パターン上、複数の共通主電極領域３１，３２，…の間にそれぞれ位置するように、行方向に伸延する複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…とを備える点では第１及び第２の実施形態に係る絶縁ゲート型半導体集積回路と同様であるが、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれ下において、主電流の経路（電流パス）の周辺部に半導体層１１より高不純物密度のｐ＋型の電流阻止領域１５，１６を形成し、主電流の経路（電流パス）をなす中央部のポテンシャル（電位）より周辺部の電流阻止領域１５，１６のポテンシャル（電位）を浅くするようにしている点が第１及び第２の実施形態に係る絶縁ゲート型半導体集積回路とは異なる。
【００６０】
複数の共通主電極領域３１，３２，…の内、隣接する一方の共通主電極領域３１，３２，…がドレイン領域として機能する場合には、他方の共通主電極領域３１，３２，…がソース領域として機能し、隣接する一方の共通主電極領域３１，３２，…がソース領域として機能する場合には、他方の共通主電極領域３１，３２，…がドレイン領域として機能するように、複数の絶縁ゲート型半導体集積回路からなるメモリセルトランジスタが列方向に直列接続されている。即ち、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれが、半導体記憶装置のメモリセルトランジスタの制御ゲート電極４３として機能する点等他は、第１及び第２の実施形態に係る絶縁ゲート型半導体集積回路と実質的に同様であるので、重複した説明を省略する。
【００６１】
第３の実施形態に係る半導体集積回路（フラッシュメモリ）によれば、図１７に示すように、共通主電極領域３１，３２，３３，…が素子分離絶縁膜２１から離間して形成され、複数のワード線ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1，…のそれぞれの下方のチャネル部に、電流阻止領域１５，１６を備えているので、素子分離絶縁膜２１から離間した中央の、キャリアに対するポテンシャルが深い領域に主電流が局在して流れる。即ち、第３の実施形態に係る半導体集積回路（フラッシュメモリ）によれば、ＲＴＳノイズの大きな箇所を避けて主電流の経路（キャリアの流路）が形成されるので、各メモリセルトランジスタや選択トランジスタの導通時における低ノイズ化が可能となる。
【００６２】
（その他の実施形態）
上記のように、本発明は第１〜第３の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
【００６３】
既に述べた第１〜第３の実施形態の説明においては、図１、図４、図８、図１０、図１３或いは図１５等に示したように、矩形の第１主電極領域１２が活性領域２１Ｂの一方の端部側に設けられ、素子分離絶縁膜２１の一方の端部に一辺のみを接し、第２主電極領域１３が活性領域２１Ｂの他方の端部側に設けられ、素子分離絶縁膜２１の他方の端部に一辺のみを接し、それぞれゲート幅方向において素子分離絶縁膜２１から距離ｑを隔てられたトポロジーを示したが、例示に過ぎず、本発明の第１主電極領域１２や第２主電極領域１３の形状や素子分離絶縁膜２１は第１〜第３の実施形態で説明したトポロジーに限るものではない。例えば、図１８に示すように、第１主電極領域１２ｐ及び第２主電極領域１３ｐがそれぞれテーパー辺を有する６角形であれば、活性領域２１Ｂの一方の端部側に設けられた第１主電極領域１２ｐが、素子分離絶縁膜２１に３辺を接し、活性領域２１Ｂの他方の端部側に設けられた第２主電極領域１３ｐが素子分離絶縁膜２１に３辺を接しても、ゲート電極２４の第１主電極領域１２ｐ側の端部及び第２主電極領域１３ｐ側の端部においてゲート幅方向の中央部に主電流の経路（キャリアの流路）が形成できる。
【００６４】
図１８では、第１主電極領域１２ｐが、平面パターン上、ゲート電極２４の上にのみ設けられ、第２主電極領域１３ｐが、平面パターン上、ゲート電極２４の下にのみ設けられた構造を例示した。しかし、現実の構造としては、第１主電極領域１２ｐは平面パターン上、第１主電極領域１２ｐ側からゲート電極２４の直下に、少なくともデバイ長以上の長さで、若干張り出していてもよく、第２主電極領域１３ｐは平面パターン上、第２主電極領域１３ｐ側からゲート電極２４の直下に若干張り出していてもよいことは第１の実施形態で説明したとおりである。これにより、ゲート電極２４の端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２ｐ及び第２主電極領域１３ｐのそれぞれの電流経路端が局在している。よって、図１８に示す他の実施形態に係る絶縁ゲート型半導体素子においては、第１〜第３の実施形態と同様に、ゲート長方向に測ったゲート電極２４の端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、端部に沿った半導体層１１中に設けられるそれぞれの領域（１１，１２ｐ，１３ｐ）の導電型及び不純物密度が設定されている。即ち、図１８に示すようなテーパー辺を有する６角形のトポロジーによっても、第１〜第３の実施形態と同様に、ゲート電極２４下において主電流の経路（キャリアの流路）が素子分離絶縁膜２１から最小距離ｔだけ離れて形成できるので、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1，Ｒ2を主電流が流れるのを回避でき、素子全体のＲＴＳノイズを大幅に低減することが可能となる。
【００６５】
或いは、図１９に示すように、第１主電極領域１２ｑ及び第２主電極領域１３ｑがそれぞれテーパー辺を有する６角形をなし、活性領域２１Ｂの一方の端部側に設けられた第１主電極領域１２ｑが、素子分離絶縁膜２１の一方の端部に一辺のみを接し、活性領域２１Ｂの他方の端部側に設けられた第２主電極領域１３ｑが素子分離絶縁膜２１の他方の端部に一辺のみを接するトポロジーであっても、ゲート電極２４の第１主電極領域１２ｑ側の端部及び第２主電極領域１３ｑ側の端部においてゲート幅方向の中央部に主電流の経路（キャリアの流路）が形成できる。
【００６６】
図１９では、第１主電極領域１２ｑが、平面パターン上、ゲート電極２４の上にのみ設けられ、第２主電極領域１３ｑが、平面パターン上、ゲート電極２４の下にのみ設けられた構造を例示した。しかし、現実の構造としては、第１主電極領域１２ｑは平面パターン上、第１主電極領域１２ｑ側からゲート電極２４の直下に、少なくともデバイ長以上の長さで、若干張り出していてもよく、第２主電極領域１３ｑは平面パターン上、第２主電極領域１３ｑ側からゲート電極２４の直下に若干張り出していてもよいことは第１の実施形態で説明したとおりである。これにより、ゲート電極２４の端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２ｑ及び第２主電極領域１３ｑのそれぞれの電流経路端が局在している。よって、図１９に示す他の実施形態に係る絶縁ゲート型半導体素子においては、第１〜第３の実施形態と同様に、ゲート長方向に測ったゲート電極２４の端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、端部に沿った半導体層１１中に設けられるそれぞれの領域（１１，１２ｑ，１３ｑ）の導電型及び不純物密度が設定されている。即ち、図１９に示すようなテーパー辺を有する６角形のトポロジーによっても、第１〜第３の実施形態と同様に、ゲート電極２４の下方において主電流の経路（キャリアの流路）が素子分離絶縁膜２１から最小距離ｔだけ離れて形成できるので、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1，Ｒ2を主電流が流れるのを回避でき、素子全体のＲＴＳノイズを大幅に低減することが可能となる。
【００６７】
更に、図２０に示すように、第１主電極領域１２ｒ及び第２主電極領域１３ｒがそれぞれＴ字をなす８角形であれば、活性領域２１Ｂの一方の端部側に設けられた第１主電極領域１２ｒが、素子分離絶縁膜２１に３辺を接し、活性領域２１Ｂの他方の端部側に設けられた第２主電極領域１３ｒが素子分離絶縁膜２１に３辺を接しても、ゲート電極２４の第１主電極領域１２ｒ側の端部及び第２主電極領域１３ｒ側の端部においてゲート幅方向の中央部に主電流の経路（キャリアの流路）が形成できる。
【００６８】
図２０では、第１主電極領域１２ｒが、平面パターン上、ゲート電極２４の上にのみ設けられ、第２主電極領域１３ｒが、平面パターン上、ゲート電極２４の下にのみ設けられた構造を例示した。しかし、現実の構造としては、第１主電極領域１２ｒは平面パターン上、第１主電極領域１２ｒ側からゲート電極２４の直下に、少なくともデバイ長以上の長さで、若干張り出していてもよく、第２主電極領域１３ｒは平面パターン上、第２主電極領域１３ｒ側からゲート電極２４の直下に若干張り出していてもよいことは第１の実施形態で説明したとおりである。これにより、ゲート電極２４の端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２ｒ及び第２主電極領域１３ｒのそれぞれの電流経路端が局在している。よって、図２０に示す他の実施形態に係る絶縁ゲート型半導体素子においては、第１〜第３の実施形態と同様に、ゲート長方向に測ったゲート電極２４の端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、端部に沿った半導体層１１中に設けられるそれぞれの領域（１１，１２ｒ，１３ｒ）の導電型及び不純物密度が設定されている。即ち、図２０に示すようなＴ字をなす８角形のトポロジーによっても、第１〜第３の実施形態と同様に、ゲート電極２４の下方において主電流の経路（キャリアの流路）が素子分離絶縁膜２１から最小距離ｔだけ離れて形成できるので、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1，Ｒ2を主電流が流れるのを回避でき、素子全体のＲＴＳノイズを大幅に低減することが可能となる。
【００６９】
更に、図２１に示すように、第１主電極領域１２ｓ及び第２主電極領域１３ｓがそれぞれ矩形であり、活性領域２１Ｂの一方の端部側に設けられた第１主電極領域１２ｓが、素子分離絶縁膜２１に接せず、活性領域２１Ｂの他方の端部側に設けられた第２主電極領域１３ｓが素子分離絶縁膜２１に接しないトポロジーであっても、ゲート電極２４の第１主電極領域１２ｓ側の端部及び第２主電極領域１３ｓ側の端部においてゲート幅方向の中央部に主電流の経路（キャリアの流路）が形成できる。
【００７０】
図２１では、第１主電極領域１２ｓが、平面パターン上、ゲート電極２４の上にのみ設けられ、第２主電極領域１３ｓが、平面パターン上、ゲート電極２４の下にのみ設けられた構造を例示した。しかし、現実の構造としては、第１主電極領域１２ｓは平面パターン上、第１主電極領域１２ｓ側からゲート電極２４の直下に、少なくともデバイ長以上の長さで、若干張り出していてもよく、第２主電極領域１３ｓは平面パターン上、第２主電極領域１３ｓ側からゲート電極２４の直下に若干張り出していてもよいことは第１の実施形態で説明したとおりである。これにより、ゲート電極２４の端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２ｓ及び第２主電極領域１３ｓのそれぞれの電流経路端が局在している。よって、図２１に示す他の実施形態に係る絶縁ゲート型半導体素子においては、第１〜第３の実施形態と同様に、ゲート長方向に測ったゲート電極２４の端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、端部に沿った半導体層１１中に設けられるそれぞれの領域（１１，１２ｓ，１３ｓ）の導電型及び不純物密度が設定されている。即ち、図２１に示すような第１主電極領域１２ｓ及び第２主電極領域１３ｓが素子分離絶縁膜２１に接しないトポロジーによっても、第１〜第３の実施形態と同様に、ゲート電極２４の下方において主電流の経路（キャリアの流路）が素子分離絶縁膜２１から離れて形成できるので、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1，Ｒ2を主電流が流れるのを回避でき、素子全体のＲＴＳノイズを大幅に低減することが可能となる。
【００７１】
図１８〜図２１も例示の一部に過ぎず、本明細書及び本図面に開示しない種々のトポロジーであっても、ゲート電極２４の下方において主電流の経路（キャリアの流路）が素子分離絶縁膜２１から最小距離ｔだけ離れて形成できるトポロジーであれば、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1，Ｒ2を主電流が流れるのを回避し、素子全体のＲＴＳノイズを大幅に低減することができる。
【００７２】
更に、図２２に示すように、コンタクト領域となる第１主電極領域１２ｔ及び第２主電極領域１３ｔは素子分離絶縁膜２１と３辺を接していても、ゲート電極２４の第１主電極領域１２ｔ側において、ゲート幅方向の中央部のみに、ゲート幅方向に測った幅が第１主電極領域１２ｔより狭く、接合深さが第１主電極領域１２ｔより浅く、不純物密度第１主電極領域１２ｔより低い、第２導電型（ｎ型）の第１オフセット領域７１を設け、ゲート電極２４の第２主電極領域１３ｔ側において、ゲート幅方向の中央部のみに、ゲート幅方向に測った幅が第２主電極領域１３ｔより狭く、接合深さが第２主電極領域１３ｔより浅く、不純物密度第２主電極領域１３ｔより低い、第２導電型（ｎ型）の第２オフセット領域７２を設けて、低ドープドレイン（ＬＤＤ）構造と等価な構造とすることにより、チャネルの中央部に主電流の経路（キャリアの流路）が形成できる。ＬＤＤ構造においては、接合深さが異なる第１オフセット領域７１と第１コンタクト領域（第１主電極領域）１２ｔとの全体を、実質的な第１主電極領域（広義の第１主電極領域）とみなすことが可能で、接合深さが異なる第２オフセット領域７２と第２コンタクト領域（第２主電極領域）１３ｔとの全体を、実質的な第２主電極領域（広義の第２主電極領域）とみなすことが可能である。既に説明したとおり、「電流経路端」とは、チャネルを流れる主電流の経路（キャリアの流路）に接続される第１主電極領域及び第２主電極領域の端部を意味するので、接合深さの浅い第１オフセット領域７１は実質的な第１主電極領域（１２ｔ，７１）の電流経路端として機能し、接合深さの浅い第２オフセット領域７２は実質的な第２主電極領域（１３ｔ，７２）の電流経路端として機能している。
【００７３】
図２２に示す他の実施形態に係る絶縁ゲート型半導体素子の構造は、あたかも、図８に示した第２の実施形態に係る絶縁ゲート型半導体素子の埋込領域１４を分割し、それぞれ、ゲート電極２４の第１コンタクト領域（第１主電極領域）１２ｔ側の端部の直下及び第２コンタクト領域（第２主電極領域）１３ｔ側の端部の直下に分割配置した構造とみなすことも可能である。即ち、図８に示した第２の実施形態に係る絶縁ゲート型半導体素子の埋込領域１４は、ゲート電極２４を横切る形で連続して形成されていなくても、少なくとも、ゲート電極２４の第１コンタクト領域（第１主電極領域）１２ｔ側の端部の直下及び第２コンタクト領域（第２主電極領域）１３ｔ側の端部の直下に存在すれば、図８に示した第２の実施形態に係る絶縁ゲート型半導体素子と同様な効果を奏することが可能である。
【００７４】
図２２に示す他の実施形態に係る絶縁ゲート型半導体素子においては、接合深さの深い第１コンタクト領域（第１主電極領域）１２ｔ及び第２コンタクト領域（第２主電極領域）１３ｔのそれぞれのゲート電極２４に面した側の端部が、素子分離絶縁膜２１に接するトポロジーであっても、接合深さの浅い第１オフセット領域７１及び第２オフセット領域７２を設けることにより、電気的には、ゲート電極２４の端部の直下のチャネル領域の表面近傍において、ゲート幅方向の中央部を中心として、実質的な第１主電極領域（１２ｔ，７１）及び実質的な第２主電極領域（１３ｔ，７２）のそれぞれの電流経路端が局在している。即ち、第１主電極領域１２から第２主電極領域１３へ主電流が流れる場合は、チャネル領域へのキャリアの注入口となる第１オフセット領域７１の端部が「実質的な第１主電極領域（１２ｔ，７１）の電流経路端」であり、チャネル領域からキャリアが流れ込む受け口（排出口）となる第２オフセット領域７２の端部が「実質的な第２主電極領域（１３ｔ，７２）の電流経路端」である。逆に、第２主電極領域１３から第１主電極領域１２へ主電流が流れる場合は、チャネル領域へのキャリアの注入口となる第２オフセット領域７２の端部が「実質的な第２主電極領域（１３ｔ，７２）の電流経路端であり、チャネル領域からキャリアが流れ込む受け口（排出口）となる第１オフセット領域７１の端部が「実質的な第１主電極領域（１２ｔ，７１）の電流経路端」である。このため、第１〜第３の実施形態と同様に、ゲート長方向に測ったゲート電極２４の端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、ゲート電極２４の端部に沿った半導体層１１中に設けられるそれぞれの領域（１１，７１，７２）の導電型及び不純物密度が設定されている。即ち、図２２に示す他の実施形態に係る絶縁ゲート型半導体素子によれば、ゲート電極２４の下方において主電流の経路（キャリアの流路）が素子分離絶縁膜２１から最小距離ｔだけ離れて形成できるので、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1，Ｒ2を主電流が流れるのを回避でき、絶縁ゲート型半導体素子全体のＲＴＳノイズを大幅に低減することが可能となる。
【００７５】
更に、図２３に示すように、第１主電極領域１２ｒ及び第２主電極領域１３ｒは素子分離絶縁膜２１と３辺を接していても、ゲート電極２４の第１主電極領域１２ｒ側の端部の近傍の直下において、ゲート幅方向の両端部のみに第１導電型（ｐ型）の第１電流阻止領域７３を設け、ゲート電極２４の第２主電極領域１３ｒ側の端部の近傍の直下において、ゲート幅方向の両端部のみに第１導電型（ｐ型）の第２電流阻止領域７４をそれぞれ設ければ、チャネルの両端部を除いた中央部に主電流の経路（キャリアの流路）が形成できる。
【００７６】
図２３では、第１電流阻止領域７３が、平面パターン上、ゲート電極２４の上、即ち、第１主電極領域１２ｒ側に設けられ、第２電流阻止領域７４が、平面パターン上、ゲート電極２４の下、即ち、第２主電極領域１３ｒ側に設けられた構造を例示した。しかし、第１電流阻止領域７３は平面パターン上、第１主電極領域１２ｒ側からゲート電極２４の直下に、少なくともデバイ長以上の長さで、張り出していてもよく、第２電流阻止領域７４は平面パターン上、第２主電極領域１３ｒ側からゲート電極２４の直下に、少なくともデバイ長以上の長さで、張り出していてもよい。実際に、プロセス上の横方向の拡散を考慮すれば、第１電流阻止領域７３が、平面パターン上、第１主電極領域１２ｒ側からゲート電極２４の直下に張り出し、第２電流阻止領域７４が第２主電極領域１３ｒ側からゲート電極２４の直下に張り出す構造は容易に実現できる。
【００７７】
このような第１電流阻止領域７３が、平面パターン上、第１主電極領域１２ｒ側からゲート電極２４の直下に張り出し、第２電流阻止領域７４が第２主電極領域１３ｒ側からゲート電極２４の直下に張り出す構造は、あたかも、図１３に示した第３の実施形態に係る絶縁ゲート型半導体素子の電流阻止領域１５，１６をそれぞれ上下に分割し、それぞれ、ゲート電極２４の第１主電極領域１２ｒ側の端部の直下及び第２主電極領域１３ｒ側の端部の直下に分割配置した構造とみなすことも可能である。即ち、図１３に示した第３の実施形態に係る絶縁ゲート型半導体素子の電流阻止領域１５，１６は、ゲート電極２４を横切る形で連続して形成されていなくても、少なくとも、ゲート電極２４の第１主電極領域１２ｒ側の端部の近傍の直下及び第２主電極領域１３ｒ側の端部の近傍の直下に存在すれば、図１３に示した第３の実施形態に係る絶縁ゲート型半導体素子と同様な効果を奏することが可能である。
【００７８】
図２３に示す他の実施形態に係る絶縁ゲート型半導体素子においては、ゲート電極２４の端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２ｒ及び第２主電極領域１３ｒのそれぞれの電流経路端が局在し、第１〜第３の実施形態と同様に、ゲート長方向に測ったゲート電極２４の端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、端部に沿った半導体層１１中に設けられるそれぞれの領域（７３，１２ｒ；７４，１３ｒ）の導電型及び不純物密度が設定されている。即ち、図２３に示す他の実施形態に係る絶縁ゲート型半導体素子によれば、ゲート電極２４の下方において主電流の経路（キャリアの流路）が素子分離絶縁膜２１から最小距離ｔだけ離れて形成できるので、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1，Ｒ2を主電流が流れるのを回避でき、絶縁ゲート型半導体素子全体のＲＴＳノイズを大幅に低減することが可能となる。
【００７９】
更に、図4に示した２素子を直列接続した絶縁ゲート型半導体集積回路の構成に対して図２４に示した絶縁ゲート型半導体集積回路の構造を用いることが可能である。即ち、コンタクト領域となる第１主電極領域１２ｉと第２主電極領域１３ｉとの間のチャネル領域を流れるキャリアの流路に直交する方向に平行に伸延する複数のゲート電極２４ａ，２４ｂを設けた構造において、第１のゲート電極２４ａの第１主電極領域１２ｉ側の端部の直下のゲート幅方向の中央部のみに、ゲート幅方向に測った幅が第１主電極領域１２ｉより狭く、接合深さが第１主電極領域１２ｉより浅い、第２導電型（ｎ型）の第１オフセット領域７１を設け、共通主電極領域１７側の端部の直下のゲート幅方向の中央部のみに、ゲート幅方向に測った幅が共通主電極領域１７より狭く、接合深さが共通主電極領域１７より浅い、第２導電型（ｎ型）の第３オフセット領域７５を設け、更に、第２のゲート電極２４ｂの共通主電極領域１７側の端部の直下のゲート幅方向の中央部のみに、ゲート幅方向に測った幅が共通主電極領域１７より狭く、接合深さが共通主電極領域１７より浅い、第２導電型（ｎ型）の第４オフセット領域７６設け、第２主電極領域１３ｉ側の端部の直下のゲート幅方向の中央部のみに、ゲート幅方向に測った幅が第２主電極領域１３ｉより狭く、接合深さが第２主電極領域１３ｉより浅い、第２導電型（ｎ型）の第２オフセット領域７２を設け、実質的な第１主電極領域（１２ｊ，７１）、実質的な共通主電極領域（１７，７５，７６）、実質的な第２主電極領域（１３ｊ、７２）を、それぞれゲート長方向に局所的に拡張し、ＬＤＤと等価な構造とすることにより、チャネル領域の中央部に主電流の経路（キャリアの流路）が形成できる。即ち、第１オフセット領域７１は実質的な第１主電極領域（１２ｊ，７１）の電流経路端として機能し、第３オフセット領域７５及び第４オフセット領域７６はそれぞれ実質的な共通主電極領域（１７，７５，７６）の電流経路端として機能し、第２オフセット領域７２は実質的な第２主電極領域（１３ｊ、７２）の電流経路端として機能している。
【００８０】
図２４に示す他の実施形態に係る絶縁ゲート型半導体集積回路の構造は、あたかも、図１０に示した第２の実施形態に係る絶縁ゲート型半導体集積回路の第１の埋込領域１４ａを分割し、それぞれ、第１のゲート電極２４ａの第１主電極領域１２ｉ側の端部の直下及び共通主電極領域１７側の端部の直下に分割配置し、第２の埋込領域１４ｂを分割し、それぞれ、第２のゲート電極２４ｂの共通主電極領域１７側の端部の直下及び第２主電極領域１３ｉ側の端部の直下に分割配置した構造とみなすことも可能である。即ち、図１０に示した第２の実施形態に係る絶縁ゲート型半導体集積回路の埋込領域１４ａ，１４ｂは、第１のゲート電極２４ａ及び第２のゲート電極２４ｂをそれぞれ横切る形で連続して形成されていなくても、少なくとも、第１のゲート電極２４ａの第１主電極領域１２ｉ側の端部の直下、共通主電極領域１７側の端部の直下、第２のゲート電極２４ｂの共通主電極領域１７側の端部の直下及び第２主電極領域１３ｉ側の端部の直下にそれぞれに存在すれば、図１０に示した第２の実施形態に係る絶縁ゲート型半導体集積回路と同様な効果を奏することが可能である。
【００８１】
図２４に示す他の実施形態に係る絶縁ゲート型半導体集積回路においては、ゲート電極２４ａ，２４ｂのそれぞれの端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２ｊ、共通主電極領域１７、及び第２主電極領域１３ｊのそれぞれの電流経路端が局在し、第２の実施形態と同様に、ゲート長方向に測ったゲート電極２４ａ，２４ｂのそれぞれの端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、端部に沿った半導体層１１中に設けられるそれぞれの領域（１１，７１，７５，７６，７２）の導電型及び不純物密度が設定されている。即ち、図２４に示した絶縁ゲート型半導体集積回路の構造によれば、複数のゲート電極２４ａ，２４ｂそれぞれに対し、ゲート電極２４ａ，２４ｂの下方において主電流の経路（キャリアの流路）が素子分離絶縁膜２１からそれぞれ最小距離ｔa，ｔbだけ離れて形成できるので、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1a，Ｒ2a；Ｒ1b，Ｒ2bを主電流が流れるのを回避でき、絶縁ゲート型半導体集積回路全体のＲＴＳノイズを大幅に低減することが可能となる。
【００８２】
同様に、図4に示した２素子を直列接続した絶縁ゲート型半導体集積回路の構成に対して図２５に示した絶縁ゲート型半導体集積回路の構造を用いることが可能である。即ち、第１主電極領域１２ｊと第２主電極領域１３ｊとの間のチャネル領域を流れるキャリアの流路に直交する方向に平行に伸延する複数のゲート電極２４ａ，２４ｂを設けた構造において、第１のゲート電極２４ａの第１主電極領域１２ｊ側の端部の近傍の直下のゲート幅方向に沿った両端部のみに第１導電型（ｐ型）の第１電流阻止領域７３を設け、共通主電極領域１７側の端部の近傍の直下のゲート幅方向に沿った両端部のみに第１導電型（ｐ型）の第１電流阻止領域対向領域７７を設け、更に、第２のゲート電極２４ｂの共通主電極領域１７側の端部の近傍の直下のゲート幅方向に沿った両端部のみに第１導電型（ｐ型）の第２電流阻止領域対向領域７８を設け、第２主電極領域１３ｊ側の端部の近傍の直下のゲート幅方向に沿った両端部のみに第１導電型（ｐ型）の第２電流阻止領域７４を設けることにより、チャネル領域の両端部を除いた中央部に主電流の経路（キャリアの流路）が形成できる。
【００８３】
図２５では、第１電流阻止領域７３が、平面パターン上、第１のゲート電極２４ａの上、即ち、第１主電極領域１２ｊ側に設けられ、第１電流阻止領域対向領域７７が第１のゲート電極２４ａの下、即ち、共通主電極領域１７側に設けられた構造を例示し、第２電流阻止領域対向領域７８が、平面パターン上、第２のゲート電極２４ｂの上、即ち、共通主電極領域１７側に設けられ、第２電流阻止領域７４が第２のゲート電極２４ｂの下、即ち、第２主電極領域１３ｊ側に設けられた構造を例示した。しかし、第１電流阻止領域７３は平面パターン上、第１主電極領域１２ｊ側から第１のゲート電極２４ａの直下に張り出していてもよく、第１電流阻止領域対向領域７７が共通主電極領域１７側から第１のゲート電極２４ａの直下に張り出していてもよく、第２電流阻止領域対向領域７８が、平面パターン上、共通主電極領域１７側から第２のゲート電極２４ｂの直下に張り出していてもよく、第２電流阻止領域７４が第２主電極領域１３ｊ側から第２のゲート電極２４ｂの直下に張り出していてもよい。実際に、プロセス上の熱処理工程を考慮すれば、第１電流阻止領域７３が平面パターン上、第１主電極領域１２ｊ側から第１のゲート電極２４ａの直下に横方向に拡散し、第１電流阻止領域対向領域７７が共通主電極領域１７側から第１のゲート電極２４ａの直下に横方向に拡散し、第２電流阻止領域対向領域７８が、共通主電極領域１７側から第２のゲート電極２４ｂの直下に横方向に拡散し、第２電流阻止領域７４が第２主電極領域１３ｊ側から第２のゲート電極２４ｂの直下に横方向に拡散した構造は容易に実現できる。
【００８４】
第１電流阻止領域７３が平面パターン上、第１主電極領域１２ｊ側から第１のゲート電極２４ａの直下に横方向に張り出し、第１電流阻止領域対向領域７７が共通主電極領域１７側から第１のゲート電極２４ａの直下に横方向に張り出し、第２電流阻止領域対向領域７８が、共通主電極領域１７側から第２のゲート電極２４ｂの直下に横方向に張り出し、第２電流阻止領域７４が第２主電極領域１３ｊ側から第２のゲート電極２４ｂの直下に横方向に張り出した構造は、あたかも、図１５に示した第３の実施形態に係る絶縁ゲート型半導体集積回路の第１の電流阻止領域１５ａ，１６ａを分割し、それぞれ、第１のゲート電極２４ａの第１主電極領域１２ｊ側の端部の直下及び共通主電極領域１７側の端部の直下に分割配置し、第２の電流阻止領域１５ｂ，１６ｂを分割し、それぞれ、第２のゲート電極２４ｂの共通主電極領域１７側の端部の直下及び第２主電極領域１３ｊ側の端部の直下に分割配置した構造とみなすことも可能である。即ち、図１５に示した第３の実施形態に係る絶縁ゲート型半導体集積回路の第１の電流阻止領域１５ａ，１６ａ及び第２の電流阻止領域１５ｂ，１６ｂは、第１のゲート電極２４ａ及び第２のゲート電極２４ｂをそれぞれ横切る形で連続して形成されていなくても、少なくとも、第１のゲート電極２４ａの第１主電極領域１２ｊ側の端部の直下、共通主電極領域１７側の端部の直下、第２のゲート電極２４ｂの共通主電極領域１７側の端部の直下及び第２主電極領域１３ｊ側の端部の直下にそれぞれに存在すれば、図１５に示した第３の実施形態に係る絶縁ゲート型半導体集積回路と同様な効果を奏することが可能である。
【００８５】
図２５に示す他の実施形態に係る絶縁ゲート型半導体集積回路においては、ゲート電極２４ａ，２４ｂのそれぞれの端部の直下において、ゲート幅方向の中央部を中心として、第１主電極領域１２ｊ、共通主電極領域１７、及び第２主電極領域１３ｊのそれぞれの電流経路端が局在し、第３の実施形態と同様に、ゲート長方向に測ったゲート電極２４ａ，２４ｂのそれぞれの端部の直下において、キャリアに対するポテンシャルが、ゲート幅方向の周辺部より中央部が深くなるように、半導体層１１中に設けられるそれぞれの領域（７３，１２ｊ；７７，７８，１７；７４，１３ｊ）の導電型及び不純物密度が設定されている。即ち、図２５に示した絶縁ゲート型半導体集積回路の構造によれば、複数のゲート電極２４ａ，２４ｂのそれぞれの下方において、主電流の経路（キャリアの流路）が素子分離絶縁膜２１からそれぞれ最小距離ｔa，ｔbだけ離れて形成できるので、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1a，Ｒ2a；Ｒ1b，Ｒ2bを主電流が流れるのを回避でき、絶縁ゲート型半導体集積回路全体のＲＴＳノイズを大幅に低減することが可能となる。
【００８６】
図２４及び図２５も例示の一部に過ぎず、本明細書及び本図面に開示しない種々のトポロジーであっても、ゲート電極２４ａ，２４ｂの下方において主電流の経路（キャリアの流路）が素子分離絶縁膜２１から離れて形成できるトポロジーであれば、素子分離絶縁膜２１近傍のＲＴＳノイズレベルの大きな領域Ｒ1a，Ｒ2a；Ｒ1b，Ｒ2bを主電流が流れるのを回避し、絶縁ゲート型半導体集積回路全体のＲＴＳノイズを大幅に低減することができる。
【００８７】
更に、第１〜第３の実施形態の説明においては、横型の絶縁ゲート型半導体素子について例示的に説明したが、Ｖ型やＵ型の溝の内部等にゲート電極を設けた縦型構造の絶縁ゲート型半導体素子であっても、同様な効果が得られることは容易に理解できるであろう。
【００８８】
更に、第１〜第３の実施形態の説明においては、第１導電型をｐ型、第２導電型をｎ型として、各絶縁ゲート型半導体素子がｎＭＯＳ型トランジスタであり、主電流をなすキャリアが電子である場合について説明したが、第１導電型をｎ型、第２導電型をｐ型として、各絶縁ゲート型半導体素子がｐＭＯＳ型トランジスタであり、主電流をなすキャリアが正孔である場合についても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
【００８９】
又、半導体集積回路は固体撮像装置や半導体記憶装置以外の、例えば、微細化された論理集積回路やシステムＬＳＩ等の種々の半導体集積回路の用途にも適用可能であることも、上記の説明から容易に理解できるであろう。
【００９０】
更に、第１〜第３の実施形態の説明においては半導体層１１の半導体材料としてＳｉの場合を説明したが、ゲルマニウム（Ｇｅ）、炭化珪素（ＳｉＣ）、ダイアモンドやガリウム砒素（ＧａＡｓ）等の他の半導体の場合であっても、本発明の技術的思想は同様に適用可能であり、半導体層１１をＳｉで形成し、ドレイン領域（第１主電極領域）１２やソース領域（第２主電極領域）１３をＧｅに形成したＳｉ−Ｇｅヘテロ接合等であっても構わない。
【００９１】
このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【符号の説明】
【００９２】
１…メモリセルアレイ
２…トップ・ページバッファ
３…ボトム・ページバッファ
４…レフト・ロウデコーダ／チャージポンプ
５…ライト・ロウデコーダ／チャージポンプ
１１…半導体層
１２，１２ｉ，１２ｊ，１２ｐ〜１２ｔ…ドレイン領域（第１主電極領域）
１３，１３ｉ，１３ｊ，１３ｐ〜１３ｔ…ソース領域（第２主電極領域）
１４，１４ａ，１４ｂ…埋込領域
１５，１６，１５ａ，１６ａ，１５ｂ，１６ｂ…電流阻止領域
１７，３１，３２，３３，…共通主電極領域
２１…素子分離絶縁膜
２１Ｂ…活性領域
２２…ゲート絶縁膜
２３…第１主電極配線
２４，２４ａ，２４ｂ…ゲート電極
２５…層間絶縁膜
２７…第２主電極配線
４１…浮遊ゲート電極
４２…電極間絶縁膜
４３…制御ゲート電極
４４…列方向セル分離絶縁膜
４５…層間絶縁膜
４６…コンタクトプラグ
５１…ブロック層
５２…半導体層
５３…電荷検出領域
５４…絶縁膜
５５…転送ゲート電極
５７…表面埋込領域
５８…ピニング層
７１…第１オフセット領域
７２…第２オフセット領域
７３…第１電流阻止領域
７４…第２電流阻止領域
７５…第３オフセット領域
７６…第４オフセット領域
７７…第１電流阻止領域対向領域
７８…第２電流阻止領域対向領域
ＷＬ1k，ＷＬ2k，…，ＷＬ32k，ＷＬ1k-1…ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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