(57)【要約】【課題】  占有面積の増加がなく、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型のＭＯＳトランジスタを有する半導体装置を提供する。【解決手段】  内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の下部に、濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域を配置した半導体装置とした。【選択図】  図１
2011192842.tif 000002
【特許請求の範囲】
【請求項１】
内部回路領域に少なくともひとつ内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタをＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有するトレンチ分離領域を有する半導体装置において、
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、チャネル領域とソース領域およびドレイン領域の下方に配置された、濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域を有し、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの四方向の側面は前記トレンチ分離領域によって囲まれており、前記チャネル領域、前記ソース領域、前記ドレイン領域およびこれらの領域の下部に位置するＰ型領域が構成するトランジスタ領域の底面は前記埋め込みＮ型領域によって完全にふさがれており、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域とＰ型のシリコン基板領域とは電気的に分離されている半導体装置。
【請求項２】
内部回路領域に少なくともひとつ内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタをＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有するトレンチ分離領域を有する半導体装置において、
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、チャネル領域とソース領域およびドレイン領域の下方に配置された、濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域を有し、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの四方向の側面は前記トレンチ分離領域によって囲まれており、前記チャネル領域、前記ソース領域、前記ドレイン領域およびこれらの領域の下部に位置するＰ型領域が構成するトランジスタ領域の底面は一部分を除き前記埋め込みＮ型領域によってふさがれており、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域とＰ型のシリコン基板領域とは前記埋め込みＮ型領域の狭い間隙を通じ、高い抵抗を介して電気的に接続されている半導体装置。
【請求項３】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域底面と、前記埋め込みＮ型領域との距離は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域に前記内部回路領域を駆動するための最大の電源電圧が印加されてもパンチスルーせず、前記最大の電源電圧を越える電圧が印加された場合にパンチスルーする距離に設定された請求項１または２に記載の半導体装置。
【請求項４】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタおよび、前記内部素子のＮ型ＭＯＳトランジスタはＤＤＤ構造である請求項１または２に記載の半導体装置。
【請求項５】
前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタおよび前記内部素子のＮ型ＭＯＳトランジスタは、オフセットドレイン構造である請求項１または２に記載の半導体装置。
【請求項６】
前記間隙は前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ソース領域に近い領域に配置されている請求項２記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路領域に形成された内部素子をＥＳＤによる破壊から保護するために、外部接続端子と内部回路領域との間に形成された、ＥＳＤ保護素子を有する半導体装置に関する。
【背景技術】
【０００２】
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
【０００３】
内部回路素子のＥＳＤ破壊を防止するために、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させない、あるいは早く大きな静電気パルスを遅く小さな信号に変化させてから伝えるようにすることが重要になる。
【０００４】
また、オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、一時に引き込んだ多量の静電気による電流を流しきる必要があるため、数百ミクロンレベルの大きなトランジスタ幅（Ｗ幅）にて設定されることが多い。
【０００５】
このためオフトランジスタの占有面積は大きく、特に小さなＩＣチップではチップの面積が大きくなることによるＩＣ全体のコストアップ原因となるという問題点を有していた。
【０００６】
また、オフトランジスタは複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせた形態を取ることが多いが、こうした複数のトランジスタを組み合わせた構造を取った場合、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しく、例えば外部接続端子からの距離が近い部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに破壊してしまうことがあった。
【０００７】
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした例も提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開平７−４５８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、オフトランジスタの占有面積を小さくしようとして、Ｗ幅を小さくすると、十分な保護機能を果たせなくなってしまう。また上記の改善例では、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト幅を確保できない、あるいは、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じる、などの問題点を有している。さらに、内部回路素子のＥＳＤ破壊を防止するために、内部回路素子に比べて低い電圧でオフトラ動作を可能とし、できる限り多くの割合の静電気パルスをオフトランジスタに引き込みつつ内部回路素子には伝播させないための改善策は開示されていない。
【課題を解決するための手段】
【００１０】
上記問題点を解決するために、本発明は半導体装置を以下のように構成した。
内部回路領域に少なくとも内部素子のＮ型ＭＯＳトランジスタを有し、外部接続端子と前記内部回路領域との間に、前記内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有するトレンチ分離領域を有する半導体装置において、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の下部に、濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域を配置した半導体装置とした。
【００１１】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、側面を前記トレンチ分離領域によって囲まれており、また底面を前記埋め込みＮ型領域によって完全に囲まれており、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域とＰ型のシリコン基板領域とは電気的に分離されている半導体装置とした。
【００１２】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタは、側面を前記トレンチ分離領域によって囲まれており、底面の一部分を除き前記埋め込みＮ型領域によって囲まれており、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域とＰ型のシリコン基板領域とは前記埋め込みＮ型領域の狭い間隙を通じ、高い抵抗を介して電気的に接続されている半導体装置とした。
【００１３】
また、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタのドレイン領域底面と、前記埋め込みＮ型領域との距離は、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの前記ドレイン領域に前記内部回路領域を駆動するための最大の電源電圧が印加されてもパンチスルーせず、前記最大の電源電圧を越える電圧が印加された場合にパンチスルーする距離に設定された半導体装置とした。
【００１４】
これらの手段によって、占有面積の増加もなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタのホールド電圧よりも低くすることが可能となり、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【発明の効果】
【００１５】
以上説明した手段によって、占有面積の増加もなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタのホールド電圧よりも低くすることが可能となり、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【図２】本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。
【発明を実施するための形態】
【００１７】
本発明を実施するための形態について図面を参照して説明する。
【実施例１】
【００１８】
図１は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的断面図である。
【００１９】
まず、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１から説明する。
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションによるトレンチ分離領域３０１が形成されて絶縁分離されている。
【００２０】
ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１によるチャネル領域の上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。また、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１の基板電位固定用Ｐ型拡散領域５０１は、トレンチ分離領域３０１によってソース領域２０１と隔てられている。
【００２１】
ここで、ソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１によるチャネル領域の下方には、リンや砒素などの濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域７０１がソース領域２０１およびドレイン領域２０２の底部から一定の距離を有して配置されている。さらに、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１は、四方向の側面をトレンチ分離領域３０１によって囲まれており、チャネル領域、ソース領域、ドレイン領域およびこれらの領域の下部に位置するＰ型領域が構成するトランジスタ領域の底面は埋め込みＮ型領域７０１によって完全にふさがれており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域とＰ型のシリコン基板１０１とは電気的に分離されている。
【００２２】
なお、図示しないがソース領域２０１はゲート電極４０２と同一のグランド電位（Ｖｓｓ）となるように電気的に接続されており、これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１はオフ状態を保持する、いわゆるオフトランジスタの状態を作っている。またドレイン領域２０２は外部接続端子に接続されている。
【００２３】
図１の例では簡単のため、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２からなるＥＳＤ保護用のＮ型ＭＯＳトランジスタしか表さなかったが、実際のＥＳＤ保護用のＮ型ＭＯＳトランジスタでは、静電気による大電流を流すために大きなトランジスタ幅が必要となり、多数のソースおよびドレイン領域を有する形で形成される例が多い。
【００２４】
次に、内部素子のＮ型ＭＯＳトランジスタ６０２について説明する。
第１導電型半導体基板としてのＰ型のシリコン基板１０１上には、一対のＮ型の高濃度不純物領域からなるソース領域２０１とドレイン領域２０２が形成されており、その他の素子との間にはシャロートレンチアイソレーションによるトレンチ分離領域３０１が形成されて絶縁分離されている。
【００２５】
ソース領域２０１とドレイン領域２０２の間の内部素子のＰ型シリコン基板１０１上部にはシリコン酸化膜などからなるゲート絶縁膜４０１を介してポリシリコン膜などからなるゲート電極４０２が形成される。内部素子のＮ型ＭＯＳトランジスタ６０２の基板電位固定用Ｐ型拡散領域５０２とソース領域２０１とはトレンチ分離領域３０１の底面のＰ型のシリコン基板１０１を介して電気的に接続される。なお、簡単のため、内部素子についてＮ型ＭＯＳトランジスタ６０２のみを図示したが、実際のＩＣにおいてはＰ型のＭＯＳトランジスタやその他半導体回路を構成する要素素子が多数形成されている。
【００２６】
続いて、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１と内部素子のＮ型ＭＯＳトランジスタ６０２を比較しながら、本発明の特徴を説明する。
【００２７】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１によるチャネル領域の下部には、リンや砒素などの濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域７０１が配置されており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１は、側面をトレンチ分離領域３０１によって囲まれており、また底面を埋め込みＮ型領域７０１によって完全に囲まれており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域とＰ型のシリコン基板１０１とは電気的に分離されており、いわばフローティングの状態となっている。
【００２８】
これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタ６０２のホールド電圧よりも低くすることが可能となり、外部から大量の電流やパルスが印加された場合、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１に早く優先的に流すことができるようになる。
【００２９】
また、ドレイン領域２０２と埋め込みＮ型領域７０１との間隔８０１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のドレイン領域２０２に内部回路領域を駆動するための最大の電源電圧が印加された場合でもパンチスルーせず、最大の電源電圧を越える電圧が印加された場合にパンチスルーする距離に設定してある。
【００３０】
これによって、通常のＩＣ動作時には余分なリーク電流などを発生することを防止しつつ、静電気パルスが印加された場合には速やかにドレイン領域２０２と埋め込みＮ型領域７０１とが導通し、埋め込みＮ型領域７０１もドレイン領域２０２の一部として動作に携わることが可能となり、ドレイン領域が拡大したのと等価の効果をもたらす。
【００３１】
これらの作用により、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１を有する半導体装置を得ることができる。
【００３２】
なお、実施例１では簡便のため、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１および、内部素子のＮ型ＭＯＳトランジスタ６０２はコンベンショナル構造の場合を示したが、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１および、内部素子のＮ型ＭＯＳトランジスタ６０２はＤＤＤ構造やオフセットドレイン構造であっても構わない。
【実施例２】
【００３３】
図２は、本発明の半導体装置のＥＳＤ保護用のＮ型ＭＯＳトランジスタと内部素子のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的断面図である。
図１に示した、第１の実施例と異なる点は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のソース領域２０１とドレイン領域２０２の間のＰ型のシリコン基板１０１によるチャネル領域の下部には、リンや砒素などの濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域７０１が配置されているが、チャネル領域下部全体を覆うのではなく、一部に埋め込みＮ型領域の狭い間隙９０１を有する点である。
【００３４】
図１に示した第１の実施例においては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１は、側面をトレンチ分離領域３０１によって囲まれており、また底面を埋め込みＮ型領域７０１によって完全にふさがれており、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のチャネル領域とＰ型のシリコン基板１０１とは電気的に分離されており、いわばフローティングの状態となっている。
【００３５】
これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタ６０２のホールド電圧よりも低くすることが可能となるが、完全にフロート状態にした場合には、バイポーラ動作を継続するためのホールド電圧が所望の電圧より下がりすぎてしまい、場合によってはＩＣの通常の使用電源電圧近傍まで下がってしまう可能性がある。
【００３６】
ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１において、使用電源電圧より十分高く、なおかつ内部素子のＮ型ＭＯＳトランジスタ６０２のホールド電圧よりも低いホールド電圧を得るために、埋め込みＮ型領域７０１の一部に埋め込みＮ型領域の間隙９０１を形成し、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のチャネル領域とＰ型のシリコン基板１０１を、埋め込みＮ型領域の狭い間隙９０１を通じて電気的に導通させ、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のチャネル領域の電位が高抵抗領域を介してＰ型のシリコン基板１０１のグランド電位に固定された状態を作り、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のチャネル領域の電位を完全なフローティングではなく、高抵抗を介してグランド電位に固定された状態を作ると良い。
【００３７】
これによって、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１のバイポーラ動作を継続するためのホールド電圧を内部素子のＮ型ＭＯＳトランジスタ６０２のホールド電圧よりも低くしつつ、電源電圧よりも十分に高い所望のホールド電圧を維持することが可能となり、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１は、電源電圧よりも十分に高いホールド電圧を保ちつつ、外部から大量の電流やパルスが印加された場合、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１に早く優先的に流すことができるようになる。
【００３８】
なお、図２では、埋め込みＮ型領域の狭い間隙９０１をソース領域２０１側に近い領域に設けた例を示したが、これは、ドレイン領域２０２近傍のチャネル電位を、よりフロート状態に近づけるためである。ＥＳＤ保護用のＮ型ＭＯＳトランジスタ６０１における所望のホールド電圧を得るために、埋め込みＮ型領域の狭い間隙９０１の個数や配置は自由に設定してよい。
その他の説明については、図１と同一の符号を記すことで説明に代える。
【符号の説明】
【００３９】
１０１  Ｐ型のシリコン基板
２０１  ソース領域
２０２  ドレイン領域
３０１  トレンチ分離領域
４０１  ゲート酸化膜
４０２  ゲート電極
５０１  ＥＳＤ保護用のＮ型のＭＯＳトランジスタ６０１の基板電位固定用Ｐ型拡散領域
５０２  内部素子のＮ型ＭＯＳトランジスタ６０２の基板電位固定用Ｐ型拡散領域
６０１  ＥＳＤ保護用のＮ型のＭＯＳトランジスタ
６０２  内部素子のＮ型ＭＯＳトランジスタ
７０１  埋め込みＮ型領域
８０１  ドレイン領域２０２と埋め込みＮ型領域７０１との間隔
９０１  埋め込みＮ型領域の狭い間隙
【図１】
2011192842.tif 000003
【図２】
2011192842.tif 000004