(57)【要約】【課題】  低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。【解決手段】  行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。【選択図】  図４
2011192346.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、
メモリセルアレイの列方向に延びる複数のグローバルビット線と、
少なくとも１つの第１の共通線と、
少なくとも１つの第２の共通線と、
前記複数の第１のローカルビット線内の選択された第１のローカルビット線を対応するグローバルビット線に電気的に接続する第１の選択回路と、
前記複数の第２のローカルビット線内の選択された第２のローカルビット線を第１の共通線に電気的に接続する第２の選択回路と、
前記複数の第３のローカルビット線内の選択された第３のローカルビット線を第２の共通線に電気的に接続する第３の選択回路と、
メモリセルのデータの読み出しを行う読出し制御手段とを有し、
前記読出し制御手段は、選択されたメモリセルについて、前記第１の選択回路によって選択された第１のローカルビット線に第１の読出し電圧を印加し、前記第２の選択回路によって選択された第２のローカルビット線に第２の読出し電圧を印加し、選択されたメモリセルと行方向で隣接する第１のメモリセルについて、前記第３の選択回路によって選択された第３のローカルビット線に第３の読出し電圧をプリチャージし、選択されたメモリセルと行方向で隣接する第２のメモリセルについて、前記第１の選択回路によって選択された第１のローカルビット線に第２のローカルビット線と同電圧を印加する、半導体メモリ。
【請求項２】
半導体メモリはさらに、選択されたメモリセルへのデータの書込みを行う書込み制御手段を有し、
前記書込み制御手段は、選択されたメモリセルについて、前記第１の選択回路によって選択された第１のローカルビット線に第１の書込み電圧を印加し、前記第２の選択回路によって選択された第２のローカルビット線に第２の書込み電圧を印加し、選択されたメモリセルと行方向で隣接する第１のメモリセルについて、前記第３の選択回路によって選択された第３のローカルビット線を第３の書込み電圧にプリチャージし、選択されたメモリセルと行方向で隣接する第２のメモリセルについて、前記第１の選択回路によって選択された第１のローカルビット線に第２のローカルビット線と同電圧を印加する、請求項１に記載の半導体メモリ。
【請求項３】
前記第３の選択回路は、前記第２の共通線と前記第３のローカルビット線との間に直列に接続されたＭＯＳトランジスタを含み、ＭＯＳトランジスタをオンさせ第２の共通線から供給された電位に基づき第３のローカルビット線を、読出しまたは書込みに先立って一定電位にプリチャージする、請求項１または２に記載の半導体メモリ。
【請求項４】
前記メモリセルアレイは、複数のメモリセルからなるブロックを複数含み、前記複数のグローバルビット線は、前記複数のブロックのローカルビット線に共通であり、かつ前記複数の第１のローカルビット線と平行であり、前記第１および第２の共通線は、前記複数のワード線と平行である、請求項１ないし３いずれか１つに記載の半導体メモリ。
【請求項５】
半導体メモリはさらに、前記複数のグローバルビット線にそれぞれ接続される複数のセンスアンプを有し、前記センスアンプは、選択されたメモリセルから読み出されたデータを検出する、請求項１ないし４いずれか１つに記載の半導体メモリ。
【請求項６】
前記第１の選択回路は、前記グローバルビット線と前記第１のローカルビット線との間に直列に接続された第１のＭＯＳトランジスタを含み、前記第２の選択回路は、前記第２のローカルビット線と前記第１の共通線との間に直列に接続された第２のＭＯＳトランジスタを含み、前記第３の選択回路は、前記第３のローカルビット線と前記第２の共通線との間に直列に接続された第３のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタの耐圧は、第２および第３のＭＯＳトランジスタの耐圧よりも大きい、請求項１ないし５いずれか１つに記載の半導体メモリ。
【請求項７】
メモリセルのソースおよびドレインの形状が同一でない、請求項１ないし６いずれか１つに記載の半導体メモリ。
【請求項８】
第１の読み出し電圧は、第２の読み出し電圧よりも高い、請求項１ないし７いずれか１つに記載の半導体メモリ。
【請求項９】
第１の読み出し電圧は、第２の読み出し電圧よりも低い、請求項１ないし６いずれか１つに記載の半導体メモリ。
【請求項１０】
第１の書込み電圧は、第２の書込み電圧よりも高い、請求項１ないし７いずれか１つに記載の半導体メモリ。
【請求項１１】
メモリセルは、ゲートとシリコン基板表面との間に電荷をトラップするトラップ型のトランジスタから構成される、請求項１ないし１０いずれか１つに記載の半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ（半導体記憶装置）に関し、特に、仮想接地方式の不揮発性半導体メモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリとして、電気的にプログラムすることができるＥＰＲＯＭや、電気的なプログラムおよび消去をすることができるＥＥＰＲＯＭが知られている。また、ＥＥＰＲＯＭをさらに進化させ、データの一括消去等を可能にしたフラッシュ型ＥＥＰＲＯＭが広く実用化されている。フラッシュ型ＥＥＰＲＯＭ（以下、フラッシュメモリという）には、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有する。このフラッシュメモリは、ＮＡＮＤストリングに対してビット線コンタクトを形成するため、事実上、１ビット当たりのメモリセルの占有面積を削減することができ、集積度の高いメモリセルアレイを実現することができる。このようなＮＡＮＤ型のフラッシュメモリは、主として大容量のデータを記憶する記憶装置に利用される。
【０００３】
他方、ＮＯＲ型のフラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置する構成であるため、１つのメモリセルへのランダムアクセスが可能となる反面、メモリセル毎にコンタクトを取る必要があるため、ＮＡＮＤ型に比べると１ビット当たりのメモリセルの占有面積が大きくなる。ＮＯＲ型のフラッシュメモリは、高速なランダムアクセスが可能でありかつ低消費電力であるという利点を活かして、主として携帯電話等の電子機器のプログラムメモリなどに利用される。
【０００４】
ＮＯＲ型のフラッシュメモリでは、その集積度の向上を図るために、仮想接地方式や多値方式を採用している。典型的な仮想接地方式では、メモリセルトランジスタ（以下、メモリセルという）のソース／ドレインが行方向に隣接するメモリセルのソース／ドレインと共通に形成され、それぞれの共通のソースおよびドレインがビット線として電気的に接続されている。読出しを行うとき、選択されたメモリセルのソースが接地電位に、ドレインが読出し電圧に印加され、隣接するメモリセルのソース／ドレインがフローティング状態にされ、隣接するメモリセルへのリーク電流を防止している（特許文献１、特許文献２）。
【０００５】
多値方式では、フローティングゲートまたは電荷をトラップする電荷蓄積領域への電荷を制御することでメモリセルに複数のしきい値を設定する。例えば、電荷トラップ型の多値メモリとして、特許文献３は、ミラービットタイプの不揮発性半導体メモリを開示している。この半導体メモリは、シリコン基板表面とゲート電極との間に、酸化膜−窒化膜−酸化膜のＯＮＯを形成し、酸化膜と窒化膜との界面に電荷を捕獲する。ソース／ドレインに印加する電圧を入れ替えることで、窒化膜（電荷蓄積層）のソース側、ドレイン側にそれぞれ電荷を保持させ、１つのメモリセルに２ビットの情報を記憶する。また、ゲート電極の両端近傍に分離したＯＮＯ膜を形成し、電荷を蓄積する領域を物理的に切り離す構成も提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−１０００９２号公報
【特許文献２】特開平１１−１１０９８７号公報
【特許文献３】特開２００９−２８３７４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献にあるような従来の不揮発性半導体メモリでは、微細化加工技術によりメモリセルのサイズが小さくなると、チャンネル長が短くなり、ゲート電極の両端近傍に電荷を蓄積することが困難になる。電荷の蓄積が正確でなくなると、読出しエラーや書込みエラーなどの原因となる。
【０００８】
図１は、従来の仮想接地方式のフラッシュメモリのメモリアレイの一部のブロックARRAY0, ARRAY1の回路図を示している。メモリセルMC0, MC1,・・・MC4のゲートには、ワード線WL00, WL01,・・・WL0n、WL10, WL11,・・・WL1nが接続され、各メモリセルのソースおよびドレインには、ローカルビット線LBL00, LBL01,・・・LBL05が接続されている。但し、ローカルビット線は、ソース／ドレインと共通の拡散領域であってもよい。ローカルビット線LBL00, LBL01,・・・LBL05は、ブロック選択トランジスタSG0,SG1を介してグローバルビット線GBL0, GBL1,・・・GBL5から分割される。グローバルビット線GBL0, GBL1,・・・GBL5は、各ブロックのローカルビット線に対し共通に使用されるように、各ブロック上に列方向にレイアウトされる。
【０００９】
ブロックARRAY0のメモリセルMC2のデータを読み出す場合、ワード線WL00が読出し電圧Ｖcgに印加され、ブロック選択トランジスタSG0がオンされ、グローバルビット線GBL3、ローカルビット線LBL03を介してメモリセルMC2のドレインに読出し電圧Ｖreadが印加される。また、グローバルビット線GBL2、ローカルビット線LBL02を介してメモリセルMC2のソースに接地電位（GND）が印加される。選択されたメモリセルMC2の一方に隣接するメモリセルMC3のソースは、グローバルビット線GBL4、ローカルビット線LBL04によってフローティング状態にされ、他方に隣接するメモリセルMC1のドレインは、グローバルビット線GBL1、ローカルビット線LBL01によってフローティング状態またはGNDにされる。メモリセルMC0のソースも同様にフローティング状態またはGNDにされる。グローバルビット線GBL4以降がフローティング状態にされる。こうして、選択されたメモリセルMC2の読出し電流が隣接するメモリセルからリークするのを防止している。
【００１０】
メモリセルMC2へデータを書込む場合、ワード線WL00にプログラム用ワード線電圧Vppが印加され、ブロック選択トランジスタSG0がオンされ、グローバルビット線GBL3、ローカルビット線LBL03を介してメモリセルMC2のドレインにプログラム電圧Vprogが印加され、グローバルビット線GBL2、ローカルビット線LBL02を介してメモリセルMC2のソースに接地電位（GND）が印加される。隣接するメモリセルMC3、MC1のソースは、読出しのときと同様にフローティング状態またはGNDにされ、グローバルビット線GBL4以降がフローティング状態にされる。
【００１１】
しかし、このようなメモリセルアレイの構成では、隣接するメモリセルのソースをフローティング状態にするとき、ブロック選択トランジスタSG0がオンしているため、ローカルビット線のみならずグローバルビット線GBLをフローティングにしなければならない。ローカルビット線LBL04は、隣接するメモリセルMC3がオンしないようにプリチャージした状態からフローティング状態にする。これが幾つかのローカルビット線LBL05,LBL06,・・・においてプリチャージレベルが徐々に下がるように繰返され、最後のローカルビット線はGNDにされるが、グローバルビット線GBLは、各ブロックARRAY00,ARRAY01, ・・・に共通であるため負荷容量が大きく、プリチャージに大きな電力が必要となり、消費電力が大きくなってしまう。
【００１２】
他方、グローバルビット線GBLは、各ブロックのローカルビット線LBLに共通であり、その抵抗を小さくするために配線幅を広くすることが望まれるが、メモリセルサイズが小さくなるにつれ、ソース／ドレインの間隔（ゲート長）が狭くなると、ローカルビット線LBLの配線ピッチが狭くなる。グローバルビット線は、ローカルビット線と同ピッチでレイアウトしなければならないため、グローバルビット線のピッチが狭くなると、グローバルビット線の間隔が狭くなり、短絡するおそれがある。
【００１３】
本発明は、上記従来の課題を解決するものであり、低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体メモリは、行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第１のローカルビット線と、メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、メモリセルアレイの列方向に延びる複数のグローバルビット線と、少なくとも１つの第１の共通線と、少なくとも１つの第２の共通線と、前記複数の第１のローカルビット線内の選択された第１のローカルビット線を対応するグローバルビット線に電気的に接続する第１の選択回路と、前記複数の第２のローカルビット線内の選択された第２のローカルビット線を第１の共通線に電気的に接続する第２の選択回路と、前記複数の第３のローカルビット線内の選択された第３のローカルビット線を第２の共通線に電気的に接続する第３の選択回路と、メモリセルのデータの読み出しを行う読出し制御手段とを有し、前記読出し制御手段は、選択されたメモリセルについて、前記第１の選択回路によって選択された第１のローカルビット線に第１の読出し電圧を印加し、前記第２の選択回路によって選択された第２のローカルビット線に第２の読出し電圧を印加し、選択されたメモリセルと行方向で隣接する第１のメモリセルについて、前記第３の選択回路によって選択された第３のローカルビット線に第３の読出し電圧をプリチャージし、選択されたメモリセルと行方向で隣接する第２のメモリセルについて、前記第１の選択回路によって選択された第１のローカルビット線に第２のローカルビット線と同電圧を印加する。
【００１５】
半導体メモリはさらに、選択されたメモリセルへのデータの書込みを行う書込み制御手段を有し、前記書込み制御手段は、選択されたメモリセルについて、前記第１の選択回路によって選択された第１のローカルビット線に第１の書込み電圧を印加し、前記第２の選択回路によって選択された第２のローカルビット線に第２の書込み電圧を印加し、選択されたメモリセルと行方向で隣接する第１のメモリセルについて、前記第３の選択回路によって選択された第３のローカルビット線を第３の書込み電圧にプリチャージし、選択されたメモリセルと行方向で隣接する第２のメモリセルについて、前記第１の選択回路によって選択された第１のローカルビット線に第２のローカルビット線と同電圧を印加する。
【００１６】
好ましくは前記第３の選択回路は、前記第２の共通線と前記第３のローカルビット線との間に直列に接続されたＭＯＳトランジスタを含み、ＭＯＳトランジスタをオンさせ第２の共通線から供給された電位に基づき第３のローカルビット線を、読出しまたは書込みに先立って一定電位にプリチャージする。好ましくは前記メモリセルアレイは、複数のメモリセルからなるブロックを複数含み、前記複数のグローバルビット線は、前記複数のブロックのローカルビット線に共通であり、かつ前記複数の第１のローカルビット線と平行であり、前記第１および第２の共通線は、前記複数のワード線と平行である。好ましくは半導体メモリはさらに、前記複数のグローバルビット線にそれぞれ接続される複数のセンスアンプを有し、前記センスアンプは、選択されたメモリセルから読み出されたデータを検出する。好ましくは前記第１の選択回路は、前記グローバルビット線と前記第１のローカルビット線との間に直列に接続された第１のＭＯＳトランジスタを含み、前記第２の選択回路は、前記第２のローカルビット線と前記第１の共通線との間に直列に接続された第２のＭＯＳトランジスタを含み、前記第３の選択回路は、前記第３のローカルビット線と前記第２の共通線との間に直列に接続された第３のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタの耐圧は、第２および第３のＭＯＳトランジスタの耐圧よりも大きくてもよい。メモリセルのソースおよびドレインは、形状を変えることができる。また、第１の読み出し電圧は、第２の読み出し電圧よりも高い、または第１の読み出し電圧は、第２の読み出し電圧よりも低くてもよい。第１の書込み電圧は、第２の書き込み電圧よりも高いものでもよい。好ましくはメモリセルは、ゲートとシリコン基板表面との間に電荷をトラップするトラップ型のトランジスタから構成される。
【発明の効果】
【００１７】
本発明によれば、データの読み書きを行うとき、選択されたメモリセルに隣接するメモリセルへのリーク電流や書込みエラーの発生を防止することができる。さらに隣接するメモリセルのローカルビット線をローカルビット線単位でプリチャージすることができるため、消費電力を低減し、かつ高速な読み書き動作を実現することができる。さらにグローバルビット線の配線ピッチを大きくしグローバルビット線間の短絡の発生を抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】従来の仮想接地方式の不揮発性半導体メモリの一部のブロックの回路構成を示す図である。
【図２】本発明の実施例に係る仮想接地方式の不揮発性半導体メモリの一部のブロックの回路構成を示す図である。
【図３】本実施例の不揮発性半導体メモリの読出し動作および書き込み動作時の基本的な印加電圧を示すテーブルである。
【図４】メモリセルMC2の読出し動作を説明する図である。
【図５】メモリセルMC2の書込み動作を説明する図である。
【図６】メモリセルMC2の読み書きを行うときに各部に印加される電圧の例を示したテーブルである。
【図７】本発明の実施例に係る不揮発性半導体メモリの物理的な構成例を示す図である。
【図８】本発明の実施例に係る不揮発性半導体メモリの全体構成を示すブロック図である。
【発明を実施するための形態】
【００１９】
次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、仮想接地方式の不揮発性半導体メモリを例示する。なお、図面は、発明の説明を容易にするために描かれており、図面に示された各部のスケールは、実際のデバイスのスケールと必ずしも一致しないことに留意すべきである。
【実施例】
【００２０】
図２は、本発明の第１の実施例に係る不揮発性半導体メモリの要部の回路構成を示す図であり、同図は、メモリアレイを複数のブロックに分割したときの１つのブロックの中の一部のアレイ構成を示している。
【００２１】
１つのメモリセルは、好ましくはｐ型のシリコン基板、またはｐ型のウェルを含み、そのようなｐ型の半導体領域内にｎ型の拡散領域からなるソース、ドレインを含む。基板表面上には、電荷をトラップするための領域として機能することができる酸化膜−窒化膜−酸化膜（ＯＮＯ）が形成され、その上に導電性のポリシリコンまたは金属から構成されたゲート電極が形成される。メモリセルは、好ましくはソース／ドレイン間に電流が流されたときに生じるホットエレクトロンをＯＮＯ膜にトラップすることでプログラムされる。但し、それ以外にも、ファウラーノルドハイム（ＦＮ）トンネリングにより電荷をＯＮＯ膜にトラップさせてもよい。トラップされた電荷は、例えばＦＮトンネリングやホットホール注入により消去することができる。
【００２２】
各メモリセルは、行列状に配置され、１つのメモリセルのソースは、行方向に隣接する一方のメモリセルのソースと共通に形成され、当該１つのメモリセルのドレインは、行方向に隣接する他方のメモリセルのドレインと共通に形成される。各メモリセルのドレインは、列方向に延びるローカルビット線LBLd0, LBLd1,・・・LBLd7に電気的に接続され、ソースは、第１のローカルビット線LBLs0, LBLs２, LBLs4, LBLs6と第２のローカルビット線LBLs1, LBLs3, LBLs5, LBLs7に交互に電気的に接続される。好ましくは、ローカルビット線LBLd0, LBLd1,・・・LBLd7、第１および第２のローカルビット線LBLs0, LBLs1,・・・, LBLs7は、ソース／ドレインと同様に、基板内の埋め込み拡散領域によって構成される。但し、ローカルビット線を基板上に配線された導電層によって構成するようにしてもよい。このように構成されたメモリアレイは、仮想接地方式で動作される。なお、図２のブロックには、８本のローカルビット線LBLd0, LBLd1,・・・LBLd7、第１のローカルビット線LBLs0, LBLs２, LBLs4, LBLs6、および第２のローカルビット線LBLs1, LBLs3, LBLs5, LBLs7が例示されるが、これらはブロック内の一部であることに留意すべきであり、１つのブロック内に、これ以上の本数の各ローカルビット線を含ませることができる。ここでは、説明の便宜上、図２に示された参照符号を用いて説明する。
【００２３】
行方向の各メモリセルのゲートは、それぞれワード線WL_0, WL_1,・・・WL_4・・・WL_nに接続される。ローカルビット線LBLd0は、メモリセルMC0, MC1の共通のドレインに接続されるように列方向に延在し、ローカルビット線LBLd1は、メモリセルMC2, MC3の共通のドレインに接続されるように列方向に延在し、同様に、ローカルビット線LBLd2, LBLd3,・・・LBLd7がメモリセルの共通のドレインに接続されるように列方向に延在する。ローカルビット線LBLd0, LBLd1, LBLd2, LBLd3の一方の端部は、ビット線選択トランジスタTRd0, TRd1, TRd2, TRd3に直列に接続され、ビット線選択トランジスタTRd0, TRd1, TRd2, TRd3には、グローバルビット線GBL_0, GBL_1, GBL_2, GBL_3が接続され、それらのトランジスタのゲートには、選択信号SSEL_0, SSEL_1, SSEL_2, SSEL_3が接続される。さらにローカルビット線LBLd4, LBLd5, LBLd6, LBLd7の一方の端部は、ビット線選択トランジスタTRd4, TRd5, TRd6, TRd7に直列に接続され、ビット線選択トランジスタTRd4, TRd5, TRd6, TRd7には、グローバルビット線GBL_4, GBL_5, GBL_6, GBL_7が接続され、それらのトランジスタのゲートには、選択信号SSEL_0, SSEL_1, SSEL_2, SSEL_3が接続される。このように、４つのビット線選択トランジスタ毎に、共通の選択信号SSEL_0, SSEL_1, SSEL_2, SSEL_3が印加されるように構成され、これにより、４つおきにローカルビット線LBLdが同時に選択できるようになっている。各ビット線選択トランジスタTRd1, TRd1, ・・・TRd7は、ｎチャンネルＭＯＳトランジスタから構成され、ゲートに印加される選択信号SSEL_0, SSEL_1, SSEL_2, SSEL_3は、図示しない列デコーダから供給される。
【００２４】
図２には、１つのブロックしか示されていないが、グローバルビット線GBL_0, GBL_1, ・・・GBL_7は、他のブロックのローカルビット線LBLd0, LBLd1,・・・LBLd7に対しても、ビット線選択トランジスタTRd1, TRd1, ・・・TRd7を介して接続される。つまり、グローバルビット線は、各ブロックのメモリセルに接続されたローカルビット線に対して共通である。グローバルビット線GBL_0, GBL_1, ・・・GBL_7の他方の端部には、それぞれセンスアンプ（図示されない）が接続され、センスアンプは、選択されたメモリセルの読出し時に、ローカルビット線を流れる電流または電位を感知し増幅する。
【００２５】
ローカルビット線LBLd0とLBLd1との間には、ソース側の第１のローカルビット線LBLs0が列方向に延び、第1のローカルビット線LBLs0は、メモリセルMC1,MC2の共通のソースに接続される。ローカルビット線LBLd1とLBLd2との間には、ソース側の第２のローカルビット線LBLs1が列方向に延び、第２のローカルビット線LBLs1は、メモリセルMC3,MC4の共通のソースに接続される。このように、ソース側の第１のローカルビット線と第２のローカルビット線は、交互に列方向に配列される。
【００２６】
第１のローカルビット線LBLs0， LBLs2, LBLs4，LBLs6の端部は、第１の選択トランジスタTRs0, TRs1, TRS2, TRs3に直列に接続され、さらに第1の選択トランジスタTRs0, TRs1, TRS2, TRs3は、１つの第１のグローバルソース線GARVSS_0に共通に接続される。第1の選択トランジスタTRs0, TRs1, TRS2, TRs3のゲートには、選択信号SELS_0, SELS_1, SELS_2, SELS_3が接続される。
【００２７】
他方、第２のローカルビット線LBLs1, LBLs3, LBLs5, LBLs7の端部は、第２の選択トランジスタTRs4, TRs5, TRs6, TRs7に直列に接続され、さらに第２の選択トランジスタTRs4, TRs5, TRs6, TRs7は、１つの第２のグローバルソース線GARVSS_1に共通に接続される。第２の選択トランジスタTRs4, TRs5, TRs6, TRs7のゲートには、選択信号SELS_4, SELS_5, SELS_6, SELS_7が接続される。第１および第２の選択トランジスタTRs0, TRs1, ・・・TRs7は、ｎチャンネルＭＯＳトランジスタから構成され、ゲートに印加される選択信号SELS_0, SELS_1, ・・・SELS_7は、図示しない列デコーダから供給される。好ましくは、第１および第２のグローバルソース線GARVSS_0, GARVSS_1は、ワード線WL_0, WL_1,・・・WL_nと平行に行方向に延びている。
【００２８】
次に、本実施例のメモリセルアレイの読出しおよび書込み動作について説明する。図３は、メモリセルの読み出しおよび書き込みを行うときの各部の電圧の印加条件を示したテーブルである。メモリセルのデータを読み出すとき、選択されるメモリセルのゲートには、ワード線を介して電圧Vcgが印加され、ドレインには、ローカルビット線LBLdおよびグローバルビット線GBLを介して読み出し電圧Vreadが印加され、ソースには、第１または第２のローカルビット線LBLsを介してGNDが印加される。選択されたメモリセルとワード線およびソースが共通である隣接するメモリセルのドレインは、ローカルビット線LBLdを介してGND（第１または第２のローカルビット線LBLsと同電位）にされ、選択されたメモリセルとワード線およびドレインが共通である隣接するメモリセルのソースは、第１または第２のローカルビット線LBLsを介して一定電位にプリチャージにされる。
【００２９】
メモリセルにデータを書込む場合には、選択されたメモリセルのゲートには、ワード線を介して電圧Vppが印加され、ドレインには、ローカルビット線LBLdを介してプログラム電圧Vprogが印加され、ソースには、第１または第２のローカルビット線LBLsを介して0.5vまたはGNDが印加される。選択されたメモリセルとワード線およびソースが共通である隣接するメモリセルのドレインは、ローカルビット線LBLdを介して0.5vまたはGNDにされ、選択されたメモリセルとワード線およびドレインが共通である隣接するメモリセルのソースは、第１または第２のローカルビット線LBLsを介して一定電位にプリチャージされる。
【００３０】
次に、図２に示すメモリセルMC2を読み出す場合の具体的な動作について説明する。図４は、説明を容易にするためメモリセルMC2の関連する部分のみを図２から抽出して示している。メモリセルMC2を読み出すとき、ワード線WL_1にVcg＝４vの電圧が印加され、行方向のメモリセルが選択される。他のワード線は、0vまたはGNDのままである。同時に、ビット線選択トランジスタTRd1（SSEL_1=4v）がオンされ、ローカルビット線LBLd1がグローバルビット線GBL_1に接続され、グローバルビット線GBL_1には、0.9vの読出し電圧Vreadが印加される。また、隣のビット線選択トランジスタTRd0（SSEL_0=4v）もオンされ、ローカルビット線LBLd0がグローバルビット線GBL_0に接続され、グローバルビット線GBL_0には、0vが印加される。これにより、ローカルビット線LBLd0は、接地電位に接続される。他のビット線選択トランジスタTRd2, TRd3(SSEL_2, SSEL_3=0V)は、オフ状態であり、ローカルビット線LBLD2, LBLd3は、グローバルビット線GBL_2, GBL_3から切り離されている。
【００３１】
他方、第１の選択トランジスタTRs0（SELS_0＝Vdd）がオンされ、第１のローカルビット線LBLs0が第１のグローバルソース線GARVSS_0に接続される。このとき、第１のグローバルソース線GARVSS_0には、0vが供給される。これにより、第１のローカルビット線LBLs0は、GNDに接続される。第２の選択トランジスタTRs4（SELS_4=Vdd-Vth）がオンされ、第２のローカルビット線LBLs1が第２のグローバルソース線GARVSS_1に接続される。このとき、第２のグローバルソース線GARVSS_1には、Vddの電圧が供給されているため、第２のローカルビット線LBLs1は、0vから一定電位にプリチャージされ、第２の選択トランジスタTRs4によって一定電位にクランプされる。
【００３２】
選択されたメモリセルMC2に電荷が蓄積されているとき、メモリセルMC2のしきい値は相対的に高くなるため、メモリセルMC2はオフ状態であり、メモリセルMC2のドレインからソースに電流は流れない。メモリセルMC2と隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4により一定電位にプリチャージされているため、メモリセルMC3を通るリーク電流が阻止される。メモリセルMC2と他方において隣接するメモリセルMC1のソースには、第１のローカルビット線LBLs0によって0vが印加され、ドレインには、ローカルビット線LBLd0によって0vが印加されているため、メモリセルMC1のソース／ドレインはほぼ同電位となり、メモリセルMC1を流れるリーク電流が阻止される。従って、グローバルビット線GBL_1およびローカルビット線LBLd1の電位は、ほとんと変動しない。
【００３３】
選択されたメモリセルに電荷が蓄積されていないとき、しきい値は相対的に低くなるため、メモリセルMC2がオンし、ドレインからソースに電流が流れる。グローバルビット線GBL_1には、センスアンプ（図示省略）が接続されており、センスアンプによってメモリセルMC2のオン電流が検出される。この場合にも、隣接するメモリセルMC3、MC1のソース／ドレイン間は実質的に同電位であり、リーク電流が防止される。なお、図２の他のトランジスタ等への電圧の印加条件は、図６のテーブルに示す通りである。
【００３４】
図５は、メモリセルMC2へのデータの書込み（プログラム）を行うときの動作を説明する図であり、図４のときと同様にメモリMC2の関連部分のみを示している。メモリセルMC2への書込み時、ワード線WL_1に書込み電圧Vpp＝9vが印加され、行方向のメモリセルが選択される。それ以外のワード線は、0vのままである。同時に、ビット線選択トランジスタTRd1（SSEL_1=9v）がオンされ、ローカルビット線LBLd1がグローバルビット線GBL_1に接続され、グローバルビット線GBL_1には、書込み電圧Vprogが印加される。また、隣接するビット線選択トランジスタTRd0, TRd2（SSEL_0,SSEL_2＝Vdd）もオンされ、ローカルビット線LBLd0, LBLd2がグローバルビット線GBL_0, GBL_2に接続される。このとき、グローバルビット線GBL_0には、0v(または0.5v)が印加され、グローバルビット線GBL_2にはVddの電圧が印加される。ビット線選択トランジスタTRd3は、オフ状態であり、ローカルビット線LBLd3は、グローバルビット線GBL_3から切り離されている。
【００３５】
他方、第１の選択トランジスタTRs0（SEL_0＝Vdd）がオンされ、第１のローカルビット線LBLs0が第１のグローバルソース線GARVSS_0に接続される。このとき、第１のグローバルソース線GARVSS_0には、0v（または0.5v）が供給される。これにより、第１のローカルビット線LBLs0は、GNDに接続される。第２の選択トランジスタTRs4（SELS_4=Vdd）がオンされ、第２のローカルビット線LBLs1が第２のグローバルソース線GARVSS_1に接続される。このとき、第２のグローバルソース線GAAVSS_1には、Vddの電圧が供給され、これにより、第２のローカルビット線LBLs1は、0vから一定電位にプリチャージされ、第２の選択トランジスタTRs4によって一定電位にクランプされる。
【００３６】
選択されたメモリセルMC2にデータを書込む場合、グローバルビット線GBL_1の書込み電圧Vprogが印加される。メモリセルMC2は、オン状態となり、ドレインからソースに電流が流れ、チャンネルで発生したホットエレクトロンが電荷蓄積層(ONO)にトラップされる。メモリセルMC2と隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされた状態にあるため、メモリセルMC3が導通して誤ったデータが書込まれることが防止される。
【００３７】
メモリセルMC2と他方で隣接するメモリセルMC1のソースには、第１のローカルビット線LBLs0によって0vが印加されているため、メモリセルMC1のソースとドレイン間にはオンするのに十分な電位差が生じず、メモリセルMC1には電流が流れない。なお、図２に示す他のトランジスタ等への電圧の印加条件は、図６のテーブルに示し通りである。
【００３８】
また、選択されたメモリセルに保持されたデータを消去する場合には、２つの方法がある。１つは、窒化膜にトラップされた電荷をＦＮトンネリングにより基板に放出する方法である。例えば、選択されたメモリセルのゲート電圧を-7v、基板電圧を＋8v、ソースおよびドレインをフローティング状態にすることによって電子が酸化膜をトンネリングして基板へ放出される。もう１つは、窒化膜にホットホールを注入し、トラップされた電荷と結合させ中和させる方法である。この場合、選択されたメモリセルのゲート電圧を-6v、ドレインを＋5v、ソースをフローティング状態にすることによってホットホールを窒化膜の界面に注入することができる。
【００３９】
図７は、図２に示すメモリセルアレイの物理的な構成例を示している。ｐ型のシリコン基板またはｐ型のウェル１００内に、ソース／ドレインを形成するｎ＋の拡散領域１０２、１０４が形成される。拡散領域１０２は、シリコン基板またはウェル内を列方向に帯状に延び、列方向の各メモリセルのソースとして機能するとともに、第１および第２のローカルビット線LBLsを形成する。拡散領域１０４は、シリコン基板またはウェル内を列方向に帯状に延び、列方向の各メモリセルのドレインとして機能するとともに、ローカルビット線LBLdを形成する。
【００４０】
基板上には、行方向に帯状に延びる複数のポリシリコン層が形成される。ポリシリコン層は、例えばｎ型の不純物をドーピングされ、メモリセルのゲート電極として機能し、またワード線として機能する。ポリシリコン層の直下には、酸化膜−窒化膜−酸化膜（ＯＮＯ）の電荷蓄積領域１０６が形成される。ポリシリコン層上には、層間絶縁膜１１０を介して列方向に帯状に延びる複数のローカルビット線LBLs、LBLdが形成される。ローカルビット線LBLs、LBLdは、例えば金属材料から構成され、ソース／ドレインの拡散領域１０２、１０４と平行に延び、一定の間隔で拡散領域１０２、１０４に電気的に接続される。ローカルビット線LBLs、LBLdを形成することで、拡散領域からなるローカルビット線の電気的抵抗を低減する。さらに、ローカルビット線LBLs、LBLd上には、層間絶縁膜１１２を介して列方向に延びる複数のグローバルビット線GBLが形成される。グローバルビット線GBLのピッチは、ローカルビット線LBLs、LBLdのピッチよりも大きいため、グローバルビット線GBLの配線幅を広くすることができ、電気的抵抗を低下させることができる。グローバルビット線GBLは、例えば金属材料から、図示すしない領域においてビット線選択トランジスタTRdに接続される。
【００４１】
本実施例のメモリセルアレイでは、メモリセルへの書込みを行うとき、ドレイン側に高電圧が印加され、ソース側に低電圧が印加されるので、第１および第２の選択トランジスタTRsの耐圧をビット線選択トランジスタTRdの耐圧よりも低くすることができる。さらに、第１の拡散領域１０２と第２の拡散領域１０４の形状を変え、デバイスのパラメータを最適化することができる。例えば、第２の拡散領域（ドレイン）１０４を第１の拡散領域（ソース）１０２よりも低濃度にしたり、第２の拡散領域（ドレイン）１０４を第１の拡散領域（ソース）１０２よりも幅広に形成することができる。
【００４２】
本実施例の不揮発性半導体メモリによれば、メモリセルの読出しまたは書込みを行うときに、隣接するメモリセルのローカルビット線をローカルビット線単位で制御することが可能になるので、読出しまたは書込みに要する時間を短縮し、かつ消費電力を削減することができる。また、グローバルビット線GBLの配線ピッチをローカルビット線の配線ピッチの２倍でレイアウトすることができるため、グローバルビット線GBLの配線幅を大きくして電気的抵抗を減らし、グローバルビット線間の短絡を防止することができる。
【００４３】
図８は、不揮発性半導体メモリの概略構成例を示すブロック図である。アドレスバッファ２００は、アドレスバスADDBUSから供給されるアドレスデータを受け取り、列アドレスデータを、ソース側ビット線デコーダ２１０およびドレイン側ビット線デコーダ２２０に提供する。ソース側ビット線デコーダ２１０は、列アドレスデータをデコードし、その結果に基づき第１および第２の選択トランジスタTRs0, TRs1,・・・TRs7に選択信号
SELS_0, SELS_1, ・・・SWL_7を供給し、ドレイン側ビット線デコーダ２２０は、ビット線選択トランジスタTRd0, TRd1,・・・TRd7の選択信号SSEL_0, SSEL_1,  SSEL_7を供給する。ワード線デコーダ２３０は、アドレスバッファ２００から行アドレスデータを受け取り、デコード結果に基づきワード線が選択される。選択されたワード線には、読み書き制御回路２６０の制御により、読出し電圧Vcgまたは書込み電圧Vppが供給される。
【００４４】
メモリアレイセル２４０は、行列状に配列されたメモリセルを含み、好ましくはメモリセルアレイが複数のブロックまたはセクタに分割され、ブロックまたはセクタ単位でメモリセルを選択することが可能である。入出力回路２５０は、データバスDATABUSに接続され、メモリセルアレイから読み出されたデータを出力したり、受け取ったデータをメモリセルに書き込む。さらにデータバスからのコマンドは、読み書き制御回路２６０によって解読され、読み書き制御回路２６０は、ワード線WL、グローバルビット線GBL、第１および第２のグローバルソース線GAAVSS_0, GAAVSS_1に供給される電圧を制御する。読み書き制御回路２６０は、メモリセルから読み出したデータを感知するためのセンスアンプや、読出し電圧Vread、書込み電圧Vprog、行選択電圧Vcg、ドレイン電圧Vddなどの電圧を生成するための電圧生成回路を含むことができる。
【００４５】
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００４６】
上記実施例では、グローバルビット線GBL側からデータの読出しおよび書込みをするようにしたが、メモリセルのソースとドレインを入れ替えて、反対側からデータの読出しおよび書込みを行うことも可能である。メモリセルからのデータの読み出しを行う場合には、例えば、第１のグローバルソース線GAAVSS_0、第１のローカルビット線LBLs0に読出し電圧Vread=0.9vを印加し、グローバルビット線GBL_1、ローカルビット線LBLd1をグランドにし、隣接するメモリセルのソース／ドレインをプリチャージすればよい。
【００４７】
さらに上記実施例では、電荷をトラップするタイプのメモリセルを例示したが、これに限らず、コントロールゲートとシリコン基板表面との間にフローティングゲートが形成されたメモリセルや、その他のランダムアクセスが可能な不揮発性または揮発性メモリの全般に適用することができる。
【符号の説明】
【００４８】
１００：ｐ型シリコン基板（ｐウェル）
１０２：第１の拡散領域（ソース）
１０４：第２の拡散領域（ドレイン）
１０６：電荷捕獲領域
１１０、１１２：層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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