(57)【要約】      （修正有）【課題】半導体記憶装置の特性の低下を抑制しつつ、メモリセルの微細化をはかった半導体記憶装置を提供する。【解決手段】半導体記憶装置は、基板１０１と、基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜１１１と、ゲート絶縁膜上に形成された第１の浮遊ゲート１１２と、第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第１のゲート間絶縁膜１１３と、第１のゲート間絶縁膜上に形成された第２の浮遊ゲート１１４と、第２の浮遊ゲート上に形成され、電荷ブロック膜として機能する第２のゲート間絶縁膜１１５と、第２のゲート間絶縁膜上に形成された制御ゲート１１６とを備える。【選択図】図２
2011114034.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜と、
前記ゲート絶縁膜上に形成された第１の浮遊ゲートと、
前記第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第１のゲート間絶縁膜と、
前記第１のゲート間絶縁膜上に形成された第２の浮遊ゲートと、
前記第２の浮遊ゲート上に形成され、電荷ブロック膜として機能する第２のゲート間絶縁膜と、
前記第２のゲート間絶縁膜上に形成された制御ゲートと、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記半導体記憶装置は、
前記基板の表面に平行な第１の方向に伸びる複数のビット線と、
前記基板の表面に平行な第２の方向に伸びる複数のワード線と、
前記ゲート絶縁膜、前記第１の浮遊ゲート、前記第１のゲート間絶縁膜、前記第２の浮遊ゲート、前記第２のゲート間絶縁膜、及び前記制御ゲートを含み、前記ビット線と前記ワード線とに電気的に接続された複数のセルトランジスタと、
を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記セルトランジスタから選択された選択セルからデータを読み出す際には、読み出し前に、読み出し電圧よりも大きな電圧を、前記選択セルに電気的に接続されたワード線に印加することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記選択セルから前記データを読み出す際には、前記選択セルに電気的に接続された前記ワード線に、前記読み出し電圧を印加し、前記選択セルに電気的に接続されたビット線に、前記読み出し電圧よりも小さいセンス電圧を印加することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記選択セルに電気的に接続された前記ワード線に読み出し前に印加される前記電圧は、前記選択セルにデータを書き込む際の書き込み電圧よりも小さいことを特徴とする請求項３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置においては、大容量化及びビット単価低減の要求により、メモリセルの微細化が課題とされている。
【０００３】
しかしながら、メモリセルを微細化すると、以下のような特性の劣化が避けられない。第１に、メモリセルの微細化においては、隣接セル間におけるカップリングの増加が問題となる。第２に、メモリセルの微細化においては、制御ゲートの落とし込みに伴うカップリング比のばらつきが問題となる。そのため、メモリセルの微細化は、ＮＡＮＤ型フラッシュメモリのパフォーマンスの低下を招く。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４１３５４号公報
【特許文献２】特開２００７−２５０９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、半導体記憶装置のパフォーマンスの低下を抑制しつつ、メモリセルを微細化することが可能な半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明の一の態様は例えば、基板と、前記基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜と、前記ゲート絶縁膜上に形成された第１の浮遊ゲートと、前記第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第１のゲート間絶縁膜と、前記第１のゲート間絶縁膜上に形成された第２の浮遊ゲートと、前記第２の浮遊ゲート上に形成され、電荷ブロック膜として機能する第２のゲート間絶縁膜と、前記第２のゲート間絶縁膜上に形成された制御ゲートと、を備えることを特徴とする半導体記憶装置である。
【発明の効果】
【０００７】
本発明によれば、半導体記憶装置のパフォーマンスの低下を抑制しつつ、メモリセルを微細化することが可能な半導体記憶装置を提供することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１実施形態の半導体記憶装置の構成を概略的に示す平面図である。
【図２】第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【図３】直接トンネル膜とＦＮトンネル膜について説明するための概念図である。
【図４】直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。
【図５】読み出し動作の流れを示したタイミングチャートである。
【図６】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図７】第１実施形態の半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【図８】第２実施形態の半導体記憶装置の構成を示す側方断面図である。
【図９】第２実施形態の半導体記憶装置の製造方法を示す側方断面図(1/2)である。
【図１０】第２実施形態の半導体記憶装置の製造方法を示す側方断面図(2/2)である。
【図１１】第２実施形態の変形例の半導体記憶装置の構成を示す側方断面図である。
【図１２】第３実施形態の半導体記憶装置の構成を示す側方断面図である。
【図１３】比較例の半導体記憶装置の構成を示す側方断面図である。
【図１４】書き込み前のセルトランジスタの状態を説明するための概念図である。
【図１５】書き込み時のセルトランジスタの状態を説明するための概念図である。
【図１６】リテンション時のセルトランジスタの状態を説明するための概念図である。
【図１７】第３実施形態の効果について説明するための概念図である。
【図１８】第１から第３実施形態の変形例の半導体記憶装置の構成を示す側方断面図である。
【図１９】第１から第３実施形態の変形例の半導体記憶装置の構成を示す側方断面図である。
【発明を実施するための形態】
【０００９】
特許文献１には、２つの層を含む浮遊ゲートを備える不揮発性メモリデバイスの例が記載されている。このデバイスでは、これらの層間に絶縁膜が形成されており、当該絶縁膜の厚さは、直接トンネリングが可能な厚さとなっている。そのため、浮遊ゲートを構成する上位の層内に電荷を保持し続けるのが難しいという問題がある。
【００１０】
また、特許文献２には、複数のフローティング領域を備える不揮発性半導体記憶装置の例が記載されている。この装置では、半導体基板とフローティング領域との間の絶縁膜の膜種及び膜厚と、フローティング領域とゲート電極（制御ゲート）との間の絶縁膜の膜種及び膜厚が、同種及び同程度となっている。そのため、メモリセルへのデータの書き込みを行うと、これらの絶縁膜に同程度の電圧がかかり、基板からフローティング領域に注入された電荷が、ゲート電極へと通り抜けてしまうという問題がある。
【００１１】
以下、本発明の実施形態を、図面に基づいて説明する。
【００１２】
（第１実施形態）
図１は、第１実施形態の半導体記憶装置の構成を概略的に示す平面図である。図１の半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとなっている。
【００１３】
図１では、メモリセルアレイ領域がＲCで示され、選択トランジスタ領域がＲSで示されている。図１には更に、基板の表面に平行な第１の方向に伸びる複数のビット線ＢＬと、基板の表面に平行な第２の方向に伸びる複数のワード線ＷＬ及び複数の選択線Ｓが示されている。上記第１及び第２の方向は、それぞれ矢印Ｘ及びＹで示されており、互いに直交している。
【００１４】
メモリセルアレイ領域ＲCでは、ビット線ＢＬとワード線ＷＬとの各交点ＰCに、セルトランジスタ（メモリセル）が設けられている。また、選択トランジスタ領域ＲSでは、ビット線ＢＬと選択線Ｓとの各交点ＰSに、選択トランジスタが設けられている。セルトランジスタは、ビット線ＢＬとワード線ＷＬとに電気的に接続されており、選択トランジスタは、ビット線ＢＬと選択線Ｓとに電気的に接続されている。
【００１５】
図１には更に、素子分離領域Ｒ1と、活性領域（素子領域）Ｒ2が示されている。素子分離領域Ｒ1と活性領域Ｒ2は、ともにＸ方向に伸びており、Ｙ方向に沿って基板内に交互に設けられている。セルトランジスタと選択トランジスタは、いずれも活性領域Ｒ2上に形成されている。
【００１６】
図２は、第１実施形態の半導体記憶装置の構成を示す側方断面図である。
【００１７】
図２(Ａ)は、図１に示すI断面（ＡＡ（Active Area）断面）における断面図、図２(Ｂ)は、図１に示すII断面（ＧＣ（Gate Conductor）断面）における断面図となっている。図２(Ａ)及び(Ｂ)は、メモリセルアレイ領域ＲCにおける断面図となっており、セルトランジスタがＣで示されている。
【００１８】
各セルトランジスタＣは、基板１０１上に形成されており、基板１０１上に順に形成されたトンネル絶縁膜１１１と、下部浮遊ゲート１１２と、ＩＦＤ（Inter Floating-Gate Dielectric）膜１１３と、上部浮遊ゲート１１４と、ＩＰＤ（Inter Poly-Si Dielectric）膜１１５と、制御ゲート１１６とを含んでいる。
【００１９】
基板１０１は例えば、シリコン基板等の半導体基板である。図２(Ａ)に示すように、基板１０１の表面付近には素子分離絶縁膜１２１が形成されており、これにより、基板１０１内に素子分離領域Ｒ1と活性領域Ｒ2が形成されている。また、図２(Ｂ)には、基板１０１上に形成され、セルトランジスタＣを覆う層間絶縁膜１２２と、基板１０１内にセルトランジスタＣを挟むよう形成され、セルトランジスタＣ同士を電気的に直列接続するソースドレイン拡散層１３１が示されている。素子分離絶縁膜１２１及び層間絶縁膜１２２は例えば、シリコン酸化膜である。
【００２０】
トンネル絶縁膜１１１は、基板１０１上（活性領域Ｒ2上）に形成されており、本発明のゲート絶縁膜の例に相当する。トンネル絶縁膜１１１は例えば、熱酸化によるシリコン酸化膜である。トンネル絶縁膜１１１は適宜、ＴOX膜と表記する。
【００２１】
本実施形態のトンネル絶縁膜１１１は、ＦＮ（Fowler-Nordheim）トンネル膜として機能する。ＦＮトンネル膜とは、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。トンネル絶縁膜１１１の厚さは例えば、ＥＯＴ（Equivalent Oxide Thickness）換算、即ち、シリコン酸化膜厚換算で、３ｎｍ以上、好ましくは３〜５ｎｍである。ＦＮトンネル膜の詳細については、後述する。
【００２２】
下部浮遊ゲート１１２は、トンネル絶縁膜１１１上に形成されており、本発明の第１の浮遊ゲートの例に相当する。下部浮遊ゲート１１２は、電荷を蓄積するための電荷蓄積膜として機能する。下部浮遊ゲート１１２は例えば、ポリシリコン層である。下部浮遊ゲート１１２は適宜、ＦＧ1と表記する。
【００２３】
ＩＦＤ膜１１３は、下部浮遊ゲート１１２上に形成された絶縁膜であり、本発明の第１のゲート間絶縁膜の例に相当する。ＩＦＤ膜１１３は例えば、熱酸化によるシリコン酸化膜である。
【００２４】
本実施形態のＩＦＤ膜１１３は、トンネル絶縁膜１１１と同様、ＦＮトンネル膜として機能する。ＩＦＤ膜１１３の厚さは例えば、ＥＯＴ換算で、３ｎｍ以上、好ましくは３〜５ｎｍである。トンネル絶縁膜１１１の厚さと、ＩＦＤ膜１１３の厚さは、ＥＯＴ換算の実効膜厚で同程度とすることが望ましいが、物理膜厚は同程度でなくても構わない。
【００２５】
上部浮遊ゲート１１４は、ＩＦＤ膜１１３上に形成されており、本発明の第２の浮遊ゲートの例に相当する。上部浮遊ゲート１１４は、下部浮遊ゲート１１２と同様、電荷を蓄積するための電荷蓄積膜として機能する。上部浮遊ゲート１１４は例えば、ポリシリコン層である。上部浮遊ゲート１１４は適宜、ＦＧ2と表記する。
【００２６】
ＩＰＤ膜１１５は、上部浮遊ゲート１１４上に形成された絶縁膜であり、本発明の第２のゲート間絶縁膜の例に相当する。ＩＰＤ膜１１５は例えば、下部シリコン酸化膜、シリコン窒化膜、及び上部シリコン酸化膜からなるＯＮＯ積層膜である。ＩＰＤ膜１１５は、下部浮遊ゲート１１２から上部浮遊ゲート１１４に注入された電荷が、制御ゲート１１６へと通り抜けるのをブロックする電荷ブロック膜として機能する。本実施形態のＩＰＤ膜１１５の厚さは、ＥＯＴ換算の実効膜厚で、トンネル絶縁膜１１１の厚さや、ＩＦＤ膜１１３の厚さよりも厚くなっている。
【００２７】
制御ゲート１１６は、ＩＰＤ膜１１５上に形成されており、本発明の制御ゲートの例に相当する。制御ゲート１１６は、セルトランジスタＣの電位を制御するための制御電極として機能する。制御ゲート１１６は例えば、ポリシリコン層である。制御ゲート１１６は適宜、ＣＧと表記する。
【００２８】
なお、トンネル絶縁膜１１１、ＩＦＤ膜１１３、及びＩＰＤ膜１１５はそれぞれ、１層の絶縁膜のみを含む単層膜でも、２層以上の絶縁膜を含む積層膜でも構わない。単層膜の例としては、ＳｉＯ２膜が挙げられ、積層膜の例としては、ＳｉＯ２膜とｈｉｇｈ−ｋ絶縁膜（例えばＳｉ３Ｎ４膜）とを含む二層膜が挙げられる。
【００２９】
また、各セルトランジスタＣは、本実施形態では２層の浮遊ゲート１１２及び１１４を含んでいるが、３層以上の浮遊ゲートを含んでいても構わない。各セルトランジスタＣがＮ層（Ｎは２以上の整数）の浮遊ゲートを含む場合、各セルトランジスタＣは更にＮ−１層のＩＦＤ膜を含み、浮遊ゲートとＩＦＤ膜とが交互に積層される。
【００３０】
ここで、ＩＰＤ膜１１５及び制御ゲート１１６の断面形状について説明する。
【００３１】
図２(Ａ)に示すように、トンネル絶縁膜１１１、下部浮遊ゲート１１２、ＩＦＤ膜１１３、及び上部浮遊ゲート１１４は、各セルトランジスタＣ毎に分割されている。図２(Ａ)では、トンネル絶縁膜１１１、下部浮遊ゲート１１２、ＩＦＤ膜１１３、及び上部浮遊ゲート１１４は、活性領域Ｒ2上に積層されており、素子分離絶縁膜１２１同士の間に挟まれている。
【００３２】
これに対し、ＩＰＤ膜１１５及び制御ゲート１１６は、Ｙ方向（ワード線ＷＬに平行な方向）に隣接するセルトランジスタＣ間にまたがって形成されている。また、図２(Ａ)では、素子分離絶縁膜１２１の上面Ｓ1の高さが、上部浮遊ゲート１１４の上面Ｓ2の高さと等しくなっている。その結果、ＩＰＤ膜１１５の下面及び制御ゲート１１６の下面は、平坦になっており、セルトランジスタＣ間における制御ゲート１１６の下面σ1の高さは、セルトランジスタＣ上における制御ゲート１１６の下面σ2の高さと等しくなっている。
【００３３】
次に、直接トンネル膜とＦＮトンネル膜について説明する。
【００３４】
図３は、直接トンネル膜とＦＮトンネル膜について説明するための概念図である。図３における横方向は、絶縁膜の厚さ方向を表し、図３における縦方向は、絶縁膜の内部及び外部における電位の高さ方向を表す。
【００３５】
図３(Ａ)には、膜厚の薄い絶縁膜が示されている。図３(Ａ)に示す絶縁膜は、直接トンネル膜に相当する。直接トンネル膜とは、直接トンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。直接トンネル膜の近傍に位置する電荷は、矢印Ａで示すように、ある確率で直接トンネリングを起こし、直接トンネル膜を透過する。
【００３６】
一方、図３(Ｂ)には、膜厚の厚い絶縁膜が示されている。図３(Ｂ)に示す絶縁膜は、ＦＮトンネル膜に相当する。ＦＮトンネル膜とは、上述の通り、ＦＮトンネリングによる電荷の透過が支配的となる厚さを有する絶縁膜である。ＦＮトンネル膜の近傍に位置する電荷が、直接トンネリングによりＦＮトンネル膜を透過する確率は低い。しかしながら、ＦＮトンネル膜に電界を印加すると、ＦＮトンネル膜のポテンシャル障壁が傾き、障壁が薄くなる。これにより、ＦＮトンネル膜の近傍に位置する電荷は、矢印Ｂで示すように、ＦＮトンネリングを起こし、ＦＮトンネル膜を透過するようになる。
【００３７】
図４は、直接トンネル電流とＦＮトンネル電流の実測値を示したグラフである。図４における横軸は、ｎ＋ｐｏｌｙによるｎＭＯＳＦＥＴに印加するゲート電圧［Ｖ］を表し、図４における縦軸は、当該ｎＭＯＳＦＥＴにおけるゲート電流の電流密度［μＡ／ｃｍ２］を表す。
【００３８】
図４には、ｎＭＯＳＦＥＴのＴOX膜（トンネル絶縁膜）の実効膜厚が２．５８ｎｍ、３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合に関し、直接トンネル電流とＦＮトンネル電流とを含むゲート電流の実測値と、ＦＮトンネル電流の理論値が示されている。
【００３９】
図４によれば、ＴOX膜の実効膜厚が３．６５ｎｍ、４．５５ｎｍ、５．７０ｎｍの場合には、ゲート電流は、ゲート電流が流れ始めるゲート電圧以上のほぼ全ゲート電圧領域において、ＦＮトンネル電流におおむね一致している。一方、ＴOX膜の実効膜厚が２．５８ｎｍの場合には、ゲート電流は、上記ゲート電圧領域における所定の電圧以上の領域内に限り、ＦＮトンネル電流に一致している。
【００４０】
このことから、実効膜厚がおおむね３ｎｍ以上の絶縁膜では、ＦＮトンネリングによる電荷の透過が支配的となることが解る。よって、実効膜厚が３ｎｍ以上の絶縁膜は、ＦＮトンネル膜とみなすことができる。よって、本実施形態では、トンネル絶縁膜１１１の実効膜厚及びＩＦＤ膜１１３の実効膜厚をそれぞれ、３ｎｍ以上に設定する。これにより、トンネル絶縁膜１１１及びＩＦＤ膜１１３は、ＦＮトンネル膜となる。
【００４１】
なお、図４に示すグラフの詳細については、「A. Gupta et al., IEEE Trans. Electron Device Lett. 18 (1977) 580.」を参照されたい。
【００４２】
以上のように、本実施形態では、セルトランジスタの浮遊ゲートを、下部浮遊ゲート１１２及び上部浮遊ゲート１１４で構成し、下部浮遊ゲート１１２と上部浮遊ゲート１１４との間にＩＦＤ膜１１３を介在させる。これにより、上部浮遊ゲート１１４と制御ゲート１１６のカップリング比が向上し、トンネル絶縁膜１１１に印加される電界が増加するため、セルトランジスタの書き込み特性が改善される。更には、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。
【００４３】
また、本実施形態では、トンネル絶縁膜１１１及びＩＦＤ膜１１３が、ＦＮトンネル膜となっている。これにより、下部浮遊ゲート１１２内の電荷が、基板１０１に抜けることが抑止されると共に、上部浮遊ゲート１１４内の電荷が、下部浮遊ゲート１１２に抜けることが抑止される。その結果、本実施形態では、これらの浮遊ゲート１１２及び１１４に蓄積される電荷については、上部浮遊ゲート１１４に蓄積される電荷の割合が多くなり、下部浮遊ゲート１１２に蓄積される電荷の割合が少なくなる。これにより、本実施形態では、セルトランジスタに長時間電荷を保持し続けることが可能となる。
【００４４】
また、本実施形態では、ＩＰＤ膜１１５が電荷ブロック膜となっている。これにより、基板１０１から浮遊ゲート１１２及び１１４に注入された電荷が、制御ゲート１１６へと通り抜けてしまうことが抑止される。
【００４５】
また、本実施形態では、ＩＰＤ膜１１５及び制御ゲート１１６が、ワード線に平行な方向に隣接するセルトランジスタ間にまたがって形成されている。更には、ＩＰＤ膜１１５の下面及び制御ゲート１１６の下面が、平坦になっており、セルトランジスタ間における制御ゲート１１６の下面の高さが、セルトランジスタ上における制御ゲート１１６の下面の高さと等しくなっている。これにより、隣接セル間の容量を小さくすることができると共に、制御ゲート１１６の落とし込みのばらつきの発生が回避される。
【００４６】
また、本実施形態では、トンネル絶縁膜１１１及びＩＦＤ膜１１３の厚さを、ＥＯＴ換算で、３ｎｍ以上に設定する。これにより、これらの絶縁膜を、ＦＮトンネル膜とすることができる。本実施形態では更に、トンネル絶縁膜１１１及びＩＦＤ膜１１３の厚さを、ＥＯＴ換算で、３〜５ｎｍに設定してもよい。これにより、これらの絶縁膜を、ＦＮトンネリングによる書き込みが容易なＦＮトンネル膜とすることができる。
【００４７】
また、本実施形態では、ＩＰＤ膜１１５の実効膜厚を、ＦＮトンネル膜であるトンネル絶縁膜１１１やＩＦＤ膜１１３の実効膜厚よりも厚くする。これにより、ＩＰＤ膜１１５を、電荷ブロック膜とすることができる。
【００４８】
以上のような本実施形態の半導体記憶装置の構成は、メモリセル（セルトランジスタ）の微細化に適している。本実施形態によれば、半導体記憶装置のパフォーマンスの低下を抑制しつつ、メモリセルを微細化することが可能となる。具体的には、書き込み特性の低下、近接セル干渉効果、電荷抜け等を抑制しつつ、メモリセルを微細化することが可能となる。
【００４９】
ここで、図２を参照して、セルトランジスタへの書き込み動作、及びセルトランジスタからの読み出し動作について説明する。書き込みや読み出しの際には、メモリセルアレイ領域ＲC内に配置されたセルトランジスタの中から、書き込み対象又は読み出し対象となるセルトランジスタ（選択セル）が選択され、選択セル及び非選択セルにそれぞれ所定の電圧が印加される。
【００５０】
本実施形態では、選択セルへのデータの書き込み時には、基板１０１から選択セルの下部浮遊ゲート１１２及び上部浮遊ゲート１１４に電荷が注入され、これらの浮遊ゲート１１２，１１４に電荷が蓄積される。本実施形態では、上述の通り、電荷は主に上部浮遊ゲート１１４に蓄積される。選択セルへのデータの書き込み時には、選択セルに電気的に接続されたワード線に、書き込み電圧Ｖpgmが印加される。
【００５１】
一方、選択セルからデータを読み出す際には、図５に示す読み出し制御により読み出しが行われる。図５は、読み出し動作の流れを示したタイミングチャートである。
【００５２】
本実施形態では、電荷は、上部浮遊ゲート１１４だけでなく下部浮遊ゲート１１２にも蓄積されている。また、本実施形態では、本来、上部浮遊ゲート１１４に蓄積された電荷が、読み出し時までに、下部浮遊ゲート１１２に一部抜けている可能性がある。下部浮遊ゲート１１２内の電荷は、セルトランジスタの閾値電圧を変動させる可能性がある。
【００５３】
そこで、本実施形態では、選択セルからのデータの読み出し前に、読み出し電圧Ｖreadよりも大きな電圧Ｖrewを、選択セルに電気的に接続されたワード線に印加する（図５参照）。これにより、選択セルの下部浮遊ゲート１１２内の電荷が、選択セルの上部浮遊ゲート１１４へと戻される。
【００５４】
その後、本実施形態では、選択セルに電気的に接続されたワード線に、読み出し電圧Ｖreadを印加すると共に、選択セルに電気的に電気的に接続されたビット線に、読み出し電圧Ｖreadより小さいセンス電圧Ｖsenceを印加して、読み出しを行う（図５参照）。これにより、正確な閾値電圧のもと、選択セルからのデータの読み出しを行うことができる。
【００５５】
なお、本実施形態では、電圧Ｖrew（再書き込み電圧）は、読み出し電圧Ｖreadよりも大きく、且つ、書き込み電圧Ｖpgmよりも小さい電圧に設定される。
【００５６】
以下、本実施形態の半導体記憶装置の製造方法について説明する。
【００５７】
図６及び図７は、第１実施形態の半導体記憶装置の製造方法を説明するための側方断面図である。
【００５８】
まず、図６(Ａ)に示すように、基板１０１上に、トンネル絶縁膜１１１の材料となる第１絶縁膜２１１、下部浮遊ゲート１１２の材料となる第１電極層２１２、ＩＦＤ膜１１３の材料となる第２絶縁膜２１３、上部浮遊ゲート１１４の材料となる第２電極層２１４、及び第１のマスク層３０１を順に形成する。第１及び第２絶縁膜２１１，２１３は例えば熱酸化によるシリコン酸化膜、第１及び第２電極層２１２，２１４は例えばポリシリコン層、第１のマスク層３０１は例えばシリコン酸化膜である。
【００５９】
次に、リソグラフィ及びエッチングにより、第１のマスク層３０１のパターニングを行う（図６(Ｂ)）。次に、第１のマスク層３０１を利用したエッチングにより、素子分離溝に相当する複数の第１の溝Ｔ1を形成する。第１の溝Ｔ1は、Ｘ方向（ビット線ＢＬに平行な方向）に伸びており、第２電極層２１４、第２絶縁膜２１３、第１電極層２１２、及び第１絶縁膜２１１を貫通している。また、第１の溝Ｔ1は、基板１０１の内部にまで至っており、第１の溝Ｔ1の底面は、基板１０１の上面よりも低くなっている。
【００６０】
次に、図６(Ｃ)に示すように、第１の溝Ｔ1に素子分離絶縁膜１２１を埋め込む。素子分離絶縁膜１２１の材料は例えば、シリコン酸化膜である。素子分離絶縁膜１２１の第１の溝Ｔ1への埋め込みは、基板１０１の全面に素子分離絶縁膜１２１の材料を堆積し、当該材料の表面をＣＭＰ（化学機械研磨）により平坦化することで行われる。当該ＣＭＰは、素子分離絶縁膜１２１の上面Ｓ1の高さが、第２電極層２１４の上面Ｓ2の高さと同じになるまで行われる。
【００６１】
次に、図７(Ａ)に示すように、第２電極層２１４及び素子分離絶縁膜１２１上に、ＩＰＤ膜１１５の材料となる第３絶縁膜２１５、制御ゲート１１６の材料となる第３電極層２１６、及び第２のマスク層３０２を順に形成する。第３絶縁膜２１５は例えばＯＮＯ積層膜、第３電極層２１６は例えばポリシリコン層、第２のマスク層３０２は例えばシリコン酸化膜である。図７(Ａ)では、Ｓ1の高さがＳ2の高さと等しいことに起因して、セルトランジスタ間における第３電極層２１６の下面σ1の高さが、セルトランジスタ上における第３電極層２１６の下面σ2の高さと等しくなっている。
【００６２】
次に、リソグラフィ及びエッチングにより、第２のマスク層３０２のパターニングを行う（図７(Ｂ)）。次に、第２のマスク層３０２を利用したエッチングにより、複数の第２の溝Ｔ2を形成する。第２の溝Ｔ2は、Ｙ方向（ワード線ＷＬに平行な方向）に伸びており、第３電極層２１６、第３絶縁膜２１５、第２電極層２１４、第２絶縁膜２１３、第１電極層２１２、及び第１絶縁膜２１１を貫通している。また、本実施形態では、第２の溝Ｔ2の底面は、基板１０１の上面と同じ高さとなっている。
【００６３】
以上のようにして、基板１０１上に、トンネル絶縁膜１１１、下部浮遊ゲート１１２、ＩＦＤ膜１１３、上部浮遊ゲート１１４、ＩＰＤ膜１１５、及び制御ゲート１１６を含むセルトランジスタが形成される。その後、基板１０１内に、ソースドレイン拡散層１３１が形成され、更に、基板１０１上に、セルトランジスタを覆うように層間絶縁膜１２２が形成される（図７(Ｃ)）。更には、基板１０１上に、コンタクトプラグ、ビアプラグ、種々の配線層等が形成される。
【００６４】
以上のように、本実施形態では、セルトランジスタの浮遊ゲートを、下部浮遊ゲート１１２及び上部浮遊ゲート１１４で構成し、下部浮遊ゲート１１２と上部浮遊ゲート１１４との間にＩＦＤ膜１１３を介在させる。更に、トンネル絶縁膜１１１及びＩＦＤ膜１１３をＦＮトンネル膜とし、ＩＰＤ膜１１５を電荷ブロック膜とする。これにより、本実施形態では、半導体記憶装置のパフォーマンスの低下を抑制しつつ、メモリセルを微細化することが可能となる。例えば、書き込み特性の低下、近接セル干渉効果、電荷抜け等を抑制しつつ、メモリセルを微細化することが可能となる。書き込み特性に関しては、本実施形態により、上部浮遊ゲート１１４と制御ゲート１１６のカップリング比が向上し、トンネル絶縁膜１１１に印加される電界が増加するため、セルトランジスタの書き込み特性が改善される。また、近接セル干渉効果については、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。
【００６５】
以下、本発明の第２及び第３実施形態について説明する。これらの実施形態は、第１実施形態の変形例であり、これらの実施形態については、第１実施形態との相違点を中心に説明する。
【００６６】
（第２実施形態）
図８は、第２実施形態の半導体記憶装置の構成を示す側方断面図である。
【００６７】
図８(Ａ)では、図２(Ａ)と同様、ＩＰＤ膜１１５及び制御ゲート１１６が、Ｙ方向（ワード線ＷＬに平行な方向）に隣接するセルトランジスタＣ間にまたがって形成されている。しかしながら、図８(Ａ)では、図２(Ａ)と異なり、素子分離絶縁膜１２１の上面Ｓ1の高さが、上部浮遊ゲート１１４の上面Ｓ2の高さよりも低くなっている。その結果、図８(Ａ)では、セルトランジスタＣ間における制御ゲート１１６の下面σ1の高さが、セルトランジスタＣ上における制御ゲート１１６の下面σ2の高さよりも低くなっている。
【００６８】
なお、本実施形態では、素子分離絶縁膜１２１の上面の高さは、ＩＦＤ膜１１３の上面の高さと等しくなっている。しかしながら、素子分離絶縁膜１２１の上面の高さは、上部浮遊ゲート１１４の上面とＩＦＤ膜１１３の上面との間の高さとしても構わない。
【００６９】
また、本実施形態では、セルトランジスタＣ間におけるＩＰＤ膜１１５の厚さは、セルトランジスタＣ上におけるＩＰＤ膜１１５の厚さと等しくても異なっていても構わない。本実施形態では、セルトランジスタＣ間におけるＩＰＤ膜１１５の厚さと、セルトランジスタＣ上におけるＩＰＤ膜１１５の厚さは、ＥＯＴ換算の実効膜厚で、いずれもトンネル絶縁膜１１１の厚さや、ＩＦＤ膜１１３の厚さよりも厚く設定される。
【００７０】
以上のように、本実施形態では、ＩＰＤ膜１１５及び制御ゲート１１６が、ワード線に平行な方向に隣接するセルトランジスタ間にまたがって形成されている。更には、セルトランジスタ間における制御ゲート１１６の下面の高さが、セルトランジスタ上における制御ゲート１１６の下面の高さよりも低くなっており、制御ゲート１１６が、セルトランジスタ間に落とし込まれている。これにより、上部浮遊ゲート１１４と制御ゲート１１６との間の容量を増加させ、容量結合を強くすることができる。その結果、本実施形態では、セルトランジスタの書き込み特性が改善される。
【００７１】
以下、本実施形態の半導体記憶装置の製造方法について説明する。
【００７２】
図９及び図１０は、第２実施形態の半導体記憶装置の製造方法を説明するための側方断面図である。
【００７３】
まず、図９(Ａ)に示すように、基板１０１上に、トンネル絶縁膜１１１の材料となる第１絶縁膜２１１、下部浮遊ゲート１１２の材料となる第１電極層２１２、ＩＦＤ膜１１３の材料となる第２絶縁膜２１３、上部浮遊ゲート１１４の材料となる第２電極層２１４、及び第１のマスク層３０１を順に形成する。
【００７４】
次に、リソグラフィ及びエッチングにより、第１のマスク層３０１のパターニングを行う（図９(Ｂ)）。次に、第１のマスク層３０１を利用したエッチングにより、素子分離溝に相当する複数の第１の溝Ｔ1を形成する。
【００７５】
次に、図９(Ｃ)に示すように、第１の溝Ｔ1に素子分離絶縁膜１２１を埋め込む。素子分離絶縁膜１２１の第１の溝Ｔ1への埋め込みは、基板１０１の全面に素子分離絶縁膜１２１の材料を堆積し、当該材料の表面をＣＭＰ（化学機械研磨）により平坦化することで行われる。当該ＣＭＰは、素子分離絶縁膜１２１の上面Ｓ1の高さが、第２電極層２１４の上面Ｓ2の高さと同じになるまで行われる。
【００７６】
本実施形態では次に、素子分離絶縁膜１２１のエッチング加工を行い、素子分離絶縁膜１２１の上面Ｓ1の高さを、第２電極層２１４の上面Ｓ2の高さよりも低くする（図９(Ｃ)）。本実施形態では、当該エッチングは、素子分離絶縁膜１２１の上面の高さが、第２絶縁膜２１３の上面の高さと等しくなるまで行われる。
【００７７】
次に、図１０(Ａ)に示すように、第２電極層２１４及び素子分離絶縁膜１２１上に、ＩＰＤ膜１１５の材料となる第３絶縁膜２１５、制御ゲート１１６の材料となる第３電極層２１６、及び第２のマスク層３０２を順に形成する。図１０(Ａ)では、Ｓ1の高さがＳ2の高さよりも低いことに起因して、セルトランジスタ間における第３電極層２１６の下面σ1の高さが、セルトランジスタ上における第３電極層２１６の下面σ2の高さよりも低くなっている。
【００７８】
次に、リソグラフィ及びエッチングにより、第２のマスク層３０２のパターニングを行う（図１０(Ｂ)）。次に、第２のマスク層３０２を利用したエッチングにより、複数の第２の溝Ｔ2を形成する。
【００７９】
以上のようにして、基板１０１上に、トンネル絶縁膜１１１、下部浮遊ゲート１１２、ＩＦＤ膜１１３、上部浮遊ゲート１１４、ＩＰＤ膜１１５、及び制御ゲート１１６を含むセルトランジスタが形成される。その後、基板１０１内に、ソースドレイン拡散層１３１が形成され、更に、基板１０１上に、セルトランジスタを覆うように層間絶縁膜１２２が形成される（図１０(Ｃ)）。更には、基板１０１上に、コンタクトプラグ、ビアプラグ、種々の配線層等が形成される。
【００８０】
以下、第２実施形態の変形例の半導体記憶装置について説明する。
【００８１】
図１１は、第２実施形態の変形例の半導体記憶装置の構成を示す側方断面図である。
【００８２】
図１１(Ａ)〜(Ｃ)では、ＩＰＤ膜１１５及び制御ゲート１１６が、Ｙ方向に隣接するセルトランジスタＣ間にまたがって形成されている。更には、セルトランジスタＣ間における制御ゲート１１６の下面σ1の高さが、セルトランジスタＣ上における制御ゲート１１６の下面σ2の高さよりも低くなっている。
【００８３】
そして、図１１(Ａ)では、上部浮遊ゲート１１４の厚さｔ2が、下部浮遊ゲート１１２の厚さｔ1よりも厚くなっている。このような構造によれば、上部浮遊ゲート１１４と制御ゲート１１６との間の容量を増加させ、容量結合を強くすることができるため、セルトランジスタＣの書き込み特性が改善される。
【００８４】
また、図１１(Ｂ)では、ＩＦＤ膜１１３の厚さｔ3は、ＥＯＴ換算の実効膜厚で、トンネル絶縁膜１１１の厚さｔ4よりも薄くなっている。このような構造によれば、上部浮遊ゲート１１４に電荷を蓄積しやすくなるため、大量の蓄積電荷が基板１０１の近くに存在することを防止することが可能となる。
【００８５】
また、図１１(Ｃ)では、ＩＦＤ膜１１３の厚さｔ3は、ＥＯＴ換算の実効膜厚で、ＩＰＤ膜１１５の厚さｔ5よりも薄くなっている。このような構造によれば、上部浮遊ゲート１１４から制御ゲート１１６へ電荷を抜けにくくすることができる。
【００８６】
なお、図１１(Ｃ)では、ＩＦＤ膜１１３の厚さは、ＥＯＴ換算の実効膜厚で、セルトランジスタＣ間におけるＩＰＤ膜１１５の厚さよりも薄く設定されると共に、セルトランジスタＣ上におけるＩＰＤ膜１１５の厚さよりも薄く設定される。
【００８７】
なお、図１１(Ａ)〜(Ｃ)に示す変形例は、第１実施形態や、後述の第３実施形態にも適用可能である。
【００８８】
以上のように、本実施形態では、第１実施形態と同様、セルトランジスタの浮遊ゲートを、下部浮遊ゲート１１２及び上部浮遊ゲート１１４で構成し、下部浮遊ゲート１１２と上部浮遊ゲート１１４との間にＩＦＤ膜１１３を介在させる。更に、トンネル絶縁膜１１１及びＩＦＤ膜１１３をＦＮトンネル膜とし、ＩＰＤ膜１１５を電荷ブロック膜とする。これにより、本実施形態では、第１実施形態と同様、半導体記憶装置のパフォーマンスの低下を抑制しつつ、メモリセルを微細化することが可能となる。例えば、書き込み特性の低下、近接セル干渉効果、電荷抜け等を抑制しつつ、メモリセルを微細化することが可能となる。書き込み特性に関しては、本実施形態により、上部浮遊ゲート１１４と制御ゲート１１６のカップリング比が向上し、トンネル絶縁膜１１１に印加される電界が増加するため、セルトランジスタの書き込み特性が改善される。また、近接セル干渉効果については、セル内の容量が増加し、カップリング比が大きくなるため、近接セル干渉効果が抑制される。
【００８９】
（第３実施形態）
図１２は、第３実施形態の半導体記憶装置の構成を示す側方断面図であり、図１３は、比較例の半導体記憶装置の構成を示す側方断面図である。図１２及び図１３は、図１に示すI断面（ＡＡ断面）における断面図となっており、図１２及び図１３には、セルトランジスタＣの断面が示されている。
【００９０】
比較例では、下部浮遊ゲート１１２と上部浮遊ゲート１１４が、共にＮ型ポリシリコン層となっている。しかしながら、このような構造のセルトランジスタＣには、データリテンションが悪いという欠点がある。
【００９１】
そこで、本実施形態では、下部浮遊ゲート１１２と上部浮遊ゲート１１４が、それぞれＰ型ポリシリコン層とＮ型ポリシリコン層となっている。これにより、本実施形態では、仕事関数によりデータリテンションを改善することができる。
【００９２】
なお、第１及び第２実施形態では、下部浮遊ゲート１１２と上部浮遊ゲート１１４を、共にＮ型ポリシリコン層としても、それぞれＰ型ポリシリコン層とＮ型ポリシリコン層としても構わない。
【００９３】
第１及び第２実施形態ではさらに、下部浮遊ゲート１１２と上部浮遊ゲート１１４を、共にＰ型ポリシリコン層としても、それぞれＮ型ポリシリコン層とＰ型ポリシリコン層としても構わない。
【００９４】
このように、第１及び第２実施形態では、下部浮遊ゲート１１２と上部浮遊ゲート１１４は、同じ導電型の半導体層でも、異なる導電型の半導体層でも構わない。
【００９５】
以下、本実施形態（図１２）の半導体記憶装置の動作について説明する。
【００９６】
図１４は、書き込み前のセルトランジスタの状態を説明するための概念図である。図３と同様、図１４における横方向は、セルトランジスタの高さ方向を表し、図１４における縦方向は、セルトランジスタの内部及び外部における電位の高さ方向を表す。
【００９７】
図１４には、ＴOX膜（トンネル絶縁膜）１１１、ＩＦＤ膜１１３、ＩＰＤ膜１１５のポテンシャル障壁が示されている。
【００９８】
図１４ではさらに、基板（Ｓｕｂ）１０１、下部浮遊ゲート（ＦＧ1）１１２、上部浮遊ゲート（ＦＧ2）１１４、制御ゲート（ＣＧ）１１６内の電位に関し、伝導帯の下端及び荷電子帯の上端が実線で示され、フェルミ準位が破線で示されている。
【００９９】
図１４には、下部浮遊ゲート１１２をＮ型層からＰ型層に置き換えたことで、下部浮遊ゲート１１２における伝導帯の下端及び荷電子帯の上端が、上部浮遊ゲート１１４と同じ電位から、基板１０１と同じ電位に持ち上がった様子が示されている。
【０１００】
図１５は、書き込み時のセルトランジスタの状態を説明するための概念図である。
【０１０１】
図１５(Ａ)は、図１４と同様、書き込み前のセルトランジスタの状態を表す。書き込み時には、図１５(Ｂ)に示すように、制御ゲート１１６の電圧がＶpgmに設定される。本実施形態では、下部浮遊ゲート１１２をＮ型層からＰ型層に置き換えたことで、ＩＦＤ１１３の上面と下面との間の電位差ＥIFDが大きくなるため、上部浮遊ゲート１１４に電子が注入されやすくなる。
【０１０２】
図１６は、リテンション時のセルトランジスタの状態を説明するための概念図である。
【０１０３】
図１６(Ａ)，(Ｂ)はそれぞれ、下部浮遊ゲート１１２がＰ型層の場合と、下部浮遊ゲート１１２がＮ型層の場合の、リテンション時のセルトランジスタの状態を表す。本実施形態では、図１６(Ａ)に示すように、下部浮遊ゲート１１２をＮ型層からＰ型層に置き換えたことで、電位差ＥIFDが緩和されるため、上部浮遊ゲート１１４に注入された電子が抜けにくくなる。一方、図１６(Ｂ)には、電子が、上部浮遊ゲート１１４から下部浮遊ゲート１１２、下部浮遊ゲート１１２から基板１０１に、容易に抜ける様子が示されている。
【０１０４】
図１７は、第３実施形態の効果について説明するための概念図である。
【０１０５】
本実施形態には第１に、電位差ＥIFDが緩和されるため、上部浮遊ゲート１１４に注入された電子が、下部浮遊ゲート１１２に抜けにくくなるという効果がある。第２に、電子が下部浮遊ゲート１１２に蓄積された場合には、当該電子がホールと結合することで、自由電子が消滅して分極電子が生成されるため、下部浮遊ゲート１１２内の電子が基板１０１に抜けにくくなるという効果がある。第３に、下部浮遊ゲート１１２の下部の空乏化により、ＴOX膜１１１の上面と下面との間の電位差Ｅtoxが緩和されるため、下部浮遊ゲート１１２内の電子が基板１０１に抜けにくくなるという効果がある。
【０１０６】
以上のように、本実施形態では、下部浮遊ゲート１１２と上部浮遊ゲート１１４が、異なる導電型の半導体層となっている。これにより、本実施形態では、セルトランジスタのデータリテンションを改善することができる。
【０１０７】
（変形例）
以下、第１から第３実施形態の半導体記憶装置の変形例について説明する。
【０１０８】
第１から第３実施形態では、活性領域Ｒ2、トンネル絶縁膜１１１、下部浮遊ゲート１１２、ＩＦＤ膜１１３、及び上部浮遊ゲート１１４のＹ方向（ワード線に平行な方向）の幅は、同じ幅となっている（図２(Ａ)、図８(Ａ)、図１２(Ａ)参照）。しかしながら、これらの層の幅は、図１８に示すように、異なる幅に設定しても構わない。
【０１０９】
図１８は、第１から第３実施形態の変形例の半導体記憶装置の構成を示す側方断面図である。図１８は、図１に示すI断面（ＡＡ断面）における断面図となっており、図１８には、セルトランジスタＣの断面が示されている。
【０１１０】
図１８(Ａ)〜(Ｄ)では、活性領域Ｒ2、下部浮遊ゲート１１２、上部浮遊ゲート１１４のＹ方向の幅が、それぞれＷY1、ＷY2、ＷY3で示されている。
【０１１１】
図１８(Ａ)では、下部浮遊ゲート１１２及び上部浮遊ゲート１１４のＹ方向の幅ＷY2、ＷY3が、活性領域Ｒ2のＹ方向の幅ＷY1よりも広く設定されている。一方、図１８(Ｄ)では、下部浮遊ゲート１１２及び上部浮遊ゲート１１４のＹ方向の幅ＷY2、ＷY3が、活性領域Ｒ2のＹ方向の幅ＷY1よりも狭く設定されている。
【０１１２】
また、図１８(Ｂ)では、上部浮遊ゲート１１４のＹ方向の幅ＷY3が、下部浮遊ゲート１１２のＹ方向の幅ＷY2よりも広く設定されている。また、図１８(Ｃ)では、上部浮遊ゲート１１４のＹ方向の幅ＷY3が、下部浮遊ゲート１１２のＹ方向の幅ＷY2よりも狭く設定されている。
【０１１３】
このように、図１８に示す変形例では、半導体記憶装置の設計上の都合等に応じて、活性領域Ｒ2、トンネル絶縁膜１１１、下部浮遊ゲート１１２、ＩＦＤ膜１１３、上部浮遊ゲート１１４のＹ方向の幅を、様々な値に設定することができる。
【０１１４】
同様に、第１から第３実施形態では、トンネル絶縁膜１１１、下部浮遊ゲート１１２、ＩＦＤ膜１１３、上部浮遊ゲート１１４、ＩＰＤ膜１１５、及び制御ゲート１１６のＸ方向（ビット線に平行な方向）の幅は、同じ幅となっている（図２(Ｂ)、図８(Ｂ)参照）。しかしながら、これらの層の幅は、図１９に示すように、異なる幅に設定しても構わない。
【０１１５】
図１９は、第１から第３実施形態の変形例の半導体記憶装置の構成を示す側方断面図である。図１９は、図１に示すII断面（ＧＣ断面）における断面図となっており、図１９には、セルトランジスタＣの断面が示されている。
【０１１６】
図１９(Ａ)〜(Ｄ)では、下部浮遊ゲート１１２、上部浮遊ゲート１１４、制御ゲート１１６のＸ方向の幅が、それぞれＷX1、ＷX2、ＷX3で示されている。
【０１１７】
図１９(Ｃ)では、下部浮遊ゲート１１２及び上部浮遊ゲート１１４のＸ方向の幅ＷX1、ＷX2が、制御ゲート１１６のＸ方向の幅ＷX3よりも広く設定されている。一方、図１９(Ｄ)では、下部浮遊ゲート１１２及び上部浮遊ゲート１１４のＸ方向の幅ＷX1、ＷX2が、制御ゲート１１６のＸ方向の幅ＷX3よりも狭く設定されている。
【０１１８】
また、図１９(Ａ)では、上部浮遊ゲート１１４のＸ方向の幅ＷX2が、下部浮遊ゲート１１２のＸ方向の幅ＷX1よりも広く設定されている。また、図１９(Ｂ)では、上部浮遊ゲート１１４のＸ方向の幅ＷX2が、下部浮遊ゲート１１２のＸ方向の幅ＷX1よりも狭く設定されている。
【０１１９】
このように、図１９に示す変形例では、半導体記憶装置の設計上の都合等に応じて、トンネル絶縁膜１１１、下部浮遊ゲート１１２、ＩＦＤ膜１１３、上部浮遊ゲート１１４、ＩＰＤ膜１１５、制御ゲート１１６のＸ方向の幅を、様々な値に設定することができる。
【０１２０】
なお、図１８に示す任意の変形例と、図１９に示す任意の変形例は、組み合わせて使用しても構わない。
【０１２１】
以上、本発明の具体的な態様の例を、第１から第３実施形態により説明したが、本発明は、これらの実施形態に限定されるものではない。
【符号の説明】
【０１２２】
１０１  基板
１１１  トンネル絶縁膜
１１２  下部浮遊ゲート
１１３  ＩＦＤ膜
１１４  上部浮遊ゲート
１１５  ＩＰＤ膜
１１６  制御ゲート
１２１  素子分離絶縁膜
１２２  層間絶縁膜
１３１  ソースドレイン拡散層
２１１  第１絶縁膜
２１２  第１電極層
２１３  第２絶縁膜
２１４  第２電極層
２１５  第３絶縁膜
２１６  第３電極層
３０１  第１のマスク層
３０２  第２のマスク層
【図１】
2011114034.tif 000003
【図２】
2011114034.tif 000004
【図３】
2011114034.tif 000005
【図４】
2011114034.tif 000006
【図５】
2011114034.tif 000007
【図６】
2011114034.tif 000008
【図７】
2011114034.tif 000009
【図８】
2011114034.tif 000010
【図９】
2011114034.tif 000011
【図１０】
2011114034.tif 000012
【図１１】
2011114034.tif 000013
【図１２】
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【図１３】
2011114034.tif 000015
【図１４】
2011114034.tif 000016
【図１５】
2011114034.tif 000017
【図１６】
2011114034.tif 000018
【図１７】
2011114034.tif 000019
【図１８】
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【図１９】
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