(57)【要約】【課題】接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力を確保することが可能な半導体装置及びその製造方法を提供する。【解決手段】半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には素子分離領域と活性領域とが形成されており、ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、ソース・ドレイン拡散層１５、４５とが備えられ、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａと下部電極３１ｂとの積層構造とされ、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる。【選択図】図１
2011192800.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数の埋め込みゲート型トランジスタを有する半導体装置であって、
前記半導体基板には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離領域と、該素子分離領域に囲まれた活性領域とが形成されており、
前記半導体基板に形成されるゲートトレンチと、
前記ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、前記活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極と、
前記半導体基板の上面側に設けられ、前記活性領域内において、前記埋め込みゲート電極を挟むように前記ゲートトレンチの両側に位置するソース・ドレイン拡散層と、が備えられており、
前記埋め込みゲート電極が、それぞれ仕事関数が異なるゲート材料からなる上部電極と下部電極とが積層された構造とされており、且つ、前記半導体基板の上面側の前記ソース・ドレイン拡散層側に配置される前記上部電極が、前記下部電極に比べて、仕事関数の低いゲート材料から構成されることを特徴とする半導体装置。
【請求項２】
前記埋め込みゲート電極は、前記上部電極の仕事関数が４．１〜４．４ｅＶの範囲であり、前記下部電極の仕事関数が４．４ｅＶ超５．３ｅＶ以下の範囲であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記埋め込みゲート電極は、前記上部電極をなすゲート材料が、Ｎ＋ポリシリコン（Ｓｉ）、アルミニウム（Ａｌ）、導電性カーボンの何れかであり、前記下部電極をなすゲート材料が、窒化チタン（ＴｉＮ）／タングステン（Ｗ）積層膜、Ｎ＋ポリシリコンの何れかであり、且つ、前記上部電極を構成するゲート材料が、前記下部電極を構成するゲート材料よりも仕事関数が低い組み合わせで構成されることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
さらに、前記ソース・ドレイン拡散層に、容量コンタクトプラグを介してキャパシタ構造が接続されているとともに、前記ソース・ドレイン拡散層にビット線が接続されていることを特徴とする請求項１〜請求項３の何れか1項に記載の半導体装置。
【請求項５】
請求項１〜請求項４の何れかに記載の半導体装置を製造する方法であって、
半導体基板に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離領域を形成することにより、該素子分離領域に囲まれた活性領域を形成する工程と、
前記半導体基板の表面をエッチングすることによってゲートトレンチを形成する工程と、
前記ゲートトレンチの底部にゲート材料を堆積させることによって下部電極を形成した後、さらに、前記下部電極の上にゲート材料を堆積させることによって上部電極を形成し、且つ、前記下部電極と前記上部電極を、それぞれ仕事関数が異なるゲート材料から形成するとともに、前記上部電極を、前記下部電極に比べて仕事関数の低いゲート材料を用いて形成することにより、少なくとも一部がワード線として設けられるとともに、その他の残部前記活性領域を複数の素子領域に分離する素子分離として設けられる、積層構造の埋め込みゲート電極を形成する工程と、
前記半導体基板の上面側からイオン注入を行った後、熱処理することにより、前記活性領域内において、前記埋め込みゲート電極を挟んで前記ゲートトレンチの両側に位置するようにソース・ドレイン拡散層を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記埋め込みゲート電極を形成する工程は、前記上部電極として、仕事関数が４．１〜４．２ｅＶの範囲であるゲート材料を用いるとともに、前記下部電極として、仕事関数が４．５〜４．６ｅＶの範囲であるゲート材料を用いることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記埋め込みゲート電極を形成する工程は、前記上部電極を、Ｎ＋ポリシリコン（Ｓｉ）、アルミニウム（Ａｌ）、導電性カーボンの何れかのゲート材料を用いて形成し、前記下部電極を、窒化チタン（ＴｉＮ）／タングステン（Ｗ）積層膜、Ｎ＋ポリシリコンの何れかのゲート材料を用いて形成し、且つ、前記上部電極の形成に用いるゲート材料を、前記下部電極の形成に用いるゲート材料よりも仕事関数が低い材料で組み合わせることを特徴とする請求項５又は請求項６に記載の半導体装置の製造方法。
【請求項８】
さらに、前記ソース・ドレイン拡散層に、容量コンタクトプラグを介して接続するキャパシタ構造を形成する工程と、
前記ソース・ドレイン拡散層に接続するビット線を形成する工程を備えることを特徴とする請求項５〜請求項７の何れか1項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）素子等の半導体装置の分野においては、半導体装置が使用される機器の高機能化等により、さらなる高集積化が進められている。
また、このような、半導体装置に備えられるトランジスタの微細化に伴い、ショートチャネル効果によるトランジスタ特性の悪化や、コンタクトホール径の縮小によるコンタクト抵抗の増加が問題となっている。
【０００３】
これらの問題を解決し、さらに微細化を進めるため、埋め込みゲート型のトランジスタが提案されている。このような埋め込みゲート型トランジスタは、高集積化に適しているため、例えば、ＤＲＡＭのセルトランジスタとしての利用も検討されている（例えば、特許文献１、非特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１８０１５０号公報
【非特許文献】
【０００５】
【非特許文献１】Ｔ． Ｓｃｈｌｏｅｓｓｅｒ，ｅｔ．ａｌ，「インターナショナル・エレクトロン・デバイス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ）」，Ｐ８０９〜８１２，２００８．，
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以下、従来の構成の埋め込みゲート型のセルトランジスタを備えるＤＲＡＭ（半導体装置）について、図４１〜図４６を参照しながら説明する。
図４１に示す例のように、ＤＲＡＭに備えられる埋め込みゲート型のセルトランジスタは、n型のトランジスタとして構成され、ライン状にパターニングされた活性領域２０１と、同様にライン状の埋め込みゲート電極パターン２０２が形成されている。隣接するトランジスタとの素子分離は、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ)構造を用いるのが一般的であるが、図４１に示す半導体装置では、縦方向の素子間はＳＴＩ領域２０４によって分離され、横方向に隣接する素子間は埋め込みゲート電極によって分離される。ここで、トランジスタの埋め込みゲート電極パターン２０２と素子分離用の埋め込みゲート電極パターン２０３は、同時形成が可能であることから公知のダブルパターニング技術が適用でき、さらなる微細化に好適な構造であることが知られている。
【０００７】
図４２に、図４１に示すＡ−Ａの位置に対応したトランジスタの断面図を示す。図４２に示すように、ＴｉＮ／Ｗ積層膜で構成されるゲート電極２５３、２５４、及び、隣接セルトランジスタとの分離用ゲート電極２５５は、ｐ型シリコン基板の表面よりも深い位置に埋め込まれた構造とされている。また、詳細な図示を省略するが、容量コンタクトプラグ２５８は、ＤＲＡＭの容量（キャパシタ）に、ビット線側コンタクトプラグ２５９はビット線に接続されている。
【０００８】
上述のように、高集積化が求められるＤＲＡＭのセルトランジスタではあるが、高集積化と同時に、セル容量への電荷の書き込み・読み出しに十分な電流駆動能力を確保することも必要となる。さらに、セル容量に書き込まれた電荷を保持するために、接合リーク電流を低く抑えることも必要となる．
【０００９】
図４３に、セル容量に電荷を保持している状態のトランジスタの模式図を示す。図４３に示すように、トランジスタはセル容量に電荷を蓄えているため、容量側のｐｎ接合は、容量側空乏層端２６５から基板側空乏層端２６９までの範囲で空乏化する。ここで、トランジスタのリーク電流は、容量側ｐｎ接合の空乏層中における生成電流が主な成分であり、これは、接合電界によって生じるＴＡＴ（Ｔｒａｐ  Ａｓｓｉｓｔｅｄ  Ｔｕｎｎｅｌｉｎｇ）によって大きく加速される。このため、ＤＲＡＭセルトランジスタにおいては、容量側の接合電界を低く抑えることが重要となり、容量側のｎ型拡散層の濃度は薄く設計されている。従って、容量側とビット線側では、ソース・ドレイン拡散層のｐｎ接合の深さが異なった構造とされている。
【００１０】
図４４（ａ）、（ｂ）を用いて、セル容量に電荷が保持されている状態におけるトランジスタ中の電界分布を模式的に説明する。ここで、ゲート電極の埋め込みが深い構造における電界分布を図４４（ａ）に、ゲート電極の埋め込みが浅い構造における電界分布を図４４（ｂ）に示す。図４４（ａ）、（ｂ）の各々の不純物濃度プロファイルは同じであるが、図４４（ｂ）に示すようにゲート電極の埋め込みが浅くなると、容量側ｐｎ接合の空乏層中に発生する電界が強くなり、その勾配も急峻になることが判る。このため、ゲート電極の埋め込みが浅くなると接合リークが増加し、ＤＲＡＭのリフレッシュ特性が低下する。従って、埋め込みゲート型トランジスタをＤＲＡＭのセルトランジスタに適用する場合には、ゲート電極の埋め込みを、接合電界が十分緩和できる深さに設計する必要がある。
【００１１】
しかしながら、ゲート電極の埋め込みを深くした場合、容量側ｎ型拡散層とゲート電極の距離が大きくなり過ぎ、濃度が薄く設計されている容量側ｎ型拡散層の抵抗が増加する。このため、図４５のグラフに示すように、ゲート電極の埋め込みが浅い場合（図４４（ｂ））に対して、ゲートの埋め込みが深い場合（図４４（ａ））は、電流駆動能力が大きく減少してしまう。特に、図４１に示すように、活性領域パターン２０１の方向に隣接するＤＲＡＭセルとの素子分離をトランジスタで行う構造においては、素子分離用トランジスタのゲート電位の影響により、さらにソース・ドレイン拡散層の抵抗が増加して電流が低下する。
【００１２】
図４６（ａ）、（ｂ）の断面模式図に、トランジスタがオン状態の電流密度分布を示す。図４６（ａ）は、素子分離用ゲート電極に０Ｖの電圧が印加された状態を示し、図４６（ｂ）は、−０．５Ｖの電圧が印加された状態を示している。通常、素子分離用トランジスタのゲート電極には、トランジスタをオフするため、図４６（ｂ）に示すような負電位が印加される。この際、図４６（ａ）に示すような正電位の場合と比較して、図４６（ｂ）に示すような負電位が印加された場合には、素子分離用ゲート電極近傍の電子密度が低下し、これによって電流密度も低下してしまう。
【００１３】
上述のように、従来の半導体装置においては、埋め込みゲート型トランジスタをＤＲＡＭのセルトランジスタとして使用する場合、接合リークを低減するためにゲート電極の埋め込みを深くすると、電流駆動能力も低下してしまうという問題があった。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、半導体基板に形成された複数の埋め込みゲート型トランジスタを有する半導体装置であり、前記半導体基板には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離領域と、該素子分離領域に囲まれた活性領域とが形成されており、前記半導体基板に形成されるゲートトレンチと、前記ゲートトレンチの内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、前記活性領域を複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極と、前記半導体基板の上面側に設けられ、前記活性領域内において、前記埋め込みゲート電極を挟むように前記ゲートトレンチの両側に位置するソース・ドレイン拡散層と、が備えられており、前記埋め込みゲート電極が、それぞれ仕事関数が異なるゲート材料からなる上部電極と下部電極とが積層された構造とされており、且つ、前記半導体基板の上面側の前記ソース・ドレイン拡散層側に配置される前記上部電極が、前記下部電極に比べて、仕事関数の低いゲート材料から構成されることを特徴とする。
【００１５】
係る構成の半導体装置によれば、半導体基板のゲートトレンチ内に設けられる埋め込みゲート電極を上部電極と下部電極とから構成し、ソース・ドレイン拡散層側に配置される上部電極を、下部電極をなすゲート材料よりも仕事関数が低いゲート材料から構成することにより、埋め込みゲート電極を深い位置に形成した場合であっても、接合リーク電流を抑制しながら、電極近傍の電流密度を確保することができる。
【００１６】
本発明の半導体装置の製造方法は、上記構成の半導体装置を製造する方法であり、半導体基板に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する素子分離領域を形成することにより、該素子分離領域に囲まれた活性領域を形成する工程と、前記半導体基板の表面をエッチングすることによってゲートトレンチを形成する工程と、前記ゲートトレンチの底部にゲート材料を堆積させることによって下部電極を形成した後、さらに、前記下部電極の上にゲート材料を堆積させることによって上部電極を形成し、且つ、前記下部電極と前記上部電極を、それぞれ仕事関数が異なるゲート材料から形成するとともに、前記上部電極を、前記下部電極に比べて仕事関数の低いゲート材料を用いて形成することにより、少なくとも一部がワード線として設けられるとともに、その他の残部が前記活性領域を複数の素子領域に分離する素子分離として設けられる、積層構造の埋め込みゲート電極を形成する工程と、前記半導体基板の上面側からイオン注入を行った後、熱処理することにより、前記活性領域内において、前記埋め込みゲート電極を挟んで前記ゲートトレンチの両側に位置するようにソース・ドレイン拡散層を形成する工程と、を備えることを特徴とする。
【００１７】
係る構成の半導体装置の製造方法によれば、上記した構成を有し、接合リーク電流を抑制しながら、電極近傍の電流密度を確保できる半導体装置を製造することが可能となる。
【発明の効果】
【００１８】
本発明の半導体装置によれば、上記構成を採用することにより、接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力が確保されたものとなるので、素子特性に優れた半導体装置が得られる。
また、本発明の半導体装置の製造方法によれば、上記した方法を採用することにより、接合リーク電流が低減されるとともに、高い電流駆動能力を備える半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００１９】
【図１】本発明を適用した一実施形態である半導体装置を示す模式断面図である。
【図２】本発明を適用した一実施形態である半導体装置を示す模式平面図である。
【図３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１５】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１６】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１７】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１８】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図１９】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２０】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２１】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２２】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２３】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２４】本発明を適用した一実施形態である半導体装置の製造方法を説明するための模式工程図であり、図２中に示すＢ−Ｂ’線に沿った断面図である。
【図２５】本発明を適用した一実施形態である半導体装置を説明するための模式図であり、図２中に示すＡ−Ａ’線に沿った断面図で、（ａ）トランジスタの電荷保持状態の電解分布を示す図、（ｂ）トランジスタがオン状態の電流密度分布を示す図である。
【図２６】本発明を適用した一実施形態である半導体装置を説明するための模式図であり、（ａ）接合電界のゲート埋め込み深さ依存性を示すグラフ、（ｂ）オン電流のゲート埋め込み深さ依存性を示すグラフである。
【図２７】本発明を適用した他の例である半導体装置を説明するための模式平面図である。
【図２８】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図２９】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３０】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３１】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３２】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３３】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３４】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３５】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３６】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３７】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３８】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図３９】本発明を適用した他の例である半導体装置の製造方法を説明するための模式工程図であり、図２７中に示すＣ−Ｃ’線に沿った断面図である。
【図４０】本発明を適用した他の例である半導体装置を説明するための模式図であり、トランジスタのドレイン電流のゲート電圧依存性を示すグラフである。
【図４１】従来の半導体装置を説明するための模式平面図である。
【図４２】従来の半導体装置の製造方法を説明するための模式図であり、図４２中に示すＤ−Ｄ’線に沿った断面図である。
【図４３】従来の半導体装置の製造方法を説明するための模式図であり、図４２中に示すＤ−Ｄ’線に沿った断面図である。
【図４４】従来の半導体装置の製造方法を説明するための模式図であり、図４２中に示すＤ−Ｄ’線に沿った断面図で、（ａ）ゲート電極の埋め込みが深い場合の電界分布を示す図、（ｂ）ゲート電極の埋め込みが浅い場合の電界分布を示す図である。
【図４５】従来の半導体装置の製造方法を説明するための模式図であり、ゲート電極の埋め込みが深い場合と浅い場合の電流駆動能力の差を示すグラフである。
【図４６】従来の半導体装置の製造方法を説明するための模式図であり、図４２中に示すＤ−Ｄ’線に沿った断面図で、（ａ）素子分離用のゲート電極に０Ｖの電圧を印加した際の電流密度分布を示す図、（ｂ）、素子分離用のゲート電極に−０．５Ｖの電圧を印加した際の電流密度分布を示す図である。
【発明を実施するための形態】
【００２０】
以下に、本発明を適用した一実施形態である半導体装置及びその製造方法について、図面を適宜参照しながら説明する。本実施形態においては、半導体装置の一例として、ｎ型ＭＯＳ−ＦＥＴ構造で構成されるメモリセルトランジスタを備えたＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に、本発明を適用した場合を例に挙げて説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置の製造方法を説明する図面であって、図示される各部の大きさや厚さや寸法等は、実際の半導体装置等の寸法関係とは異なっていることがある。また、以下の説明において例示する材料や寸法等は一例であり、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
【００２１】
［半導体装置］
まず、本発明を適用した一実施形態である半導体装置を適用して得られるＤＲＡＭ（半導体装置）の構成について説明する。
図１は本発明を適用した半導体装置の一実施形態であるＤＲＡＭ１０のメモリセル領域の一部を示す模式断面図であり、図２は模式平面図である。以下の説明においては、図２中に示す、活性領域１ａのパターンに平行な埋め込みゲート型ＭＯＳトランジスタ（埋め込みゲート型トランジスタ：図１中の符号２を参照）のＢ−Ｂ’線（又はＡ−Ａ’線）に沿った断面図を適宜参照しながら説明を行う。
【００２２】
図２に示すように、ＤＲＡＭ１０のメモリセル領域には、素子分離溝からなる素子分離領域４に囲まれて区画された活性領域１ａが、所定方向に所定間隔で複数形成されている。また、活性領域１ａを縦断するように、ワード線となる埋め込みゲート電極３１Ａ（３１）及び素子分離用の埋め込みゲート電極３１Ｂ（３１）が、所定方向（図２中における縦長方向）に所定の間隔で埋め込み形成されている。さらに、図２中においては図示を省略するが、埋め込みゲート電極３１Ａ、３１Ｂと直交する方向（図２中における横幅方向）に、図１中に示すビット線５１が所定の間隔で複数配置されている。そして、埋め込みゲート電極３１Ａと活性領域１ａとが交差する領域にそれぞれメモリセルが形成されている。
【００２３】
本実施形態で説明するＤＲＡＭ１０は、より具体的には、半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には、ＳＴＩ構造を有する素子分離領域４と、素子分離領域４に囲まれた活性領域１ａとが形成されており、半導体基板１に形成されるゲートトレンチ１３と、該ゲートトレンチ１３の内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域１ａを複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１（３１Ａ、３１Ｂ）と、半導体基板１の上面側に設けられ、活性領域１ａ内において、埋め込みゲート電極３１Ａ、３１Ｂを挟むようにゲートトレンチ１３の両側に位置するソース・ドレイン拡散層１５、４５と、が備えられている。そして、ＤＲＡＭ１０は、埋め込みゲート電極３１Ａ、３１Ｂが、それぞれ仕事関数が異なるゲート材料からなる上部電極３１ａと下部電極３１ｂとが積層された構造とされており、且つ、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる構成を採用している。
【００２４】
ここで、埋め込みゲート電極（ワード線）３１Ａ及び埋め込みゲート電極（素子分離）３１Ｂは、同一の構造を有しているが、機能が異なっている。ここで、埋め込みゲート電極３１Ａがメモリセルのゲート電極として用いられるのに対して、素子分離用の埋め込みゲート電極３１Ｂは、所定の電位をかけて隣接するトランジスタ間を分離するために設けられている。すなわち、同一の活性領域１ａ上で隣接するトランジスタ間は、素子分離用の埋め込みゲート電極３１Ｂを所定の電位に維持することで、寄生トランジスタをオフ状態として分離する。
【００２５】
また、メモリセル領域全体には、複数のメモリセルが形成されており、個々のメモリセルには、それぞれキャパシタ素子（図１を参照）が設けられている。また、それらキャパシタが接続される容量コンタクトパッド８２は、図１に示すように、それぞれが重ならないように、メモリセル領域内に所定の間隔で配置されている。
なお、本実施形態で説明するＤＲＡＭ１０は、図１に示すように、６Ｆ２セル配置（Ｆは最小加工寸法）とされている。
【００２６】
次に、ＤＲＡＭ１０を構成するメモリセルについて詳しく説明する。
図１に示すように、ＤＲＡＭ１０を構成するメモリセルは、ワード線が半導体基板内に完全に埋め込まれた埋め込みゲート型トランジスタ、キャパシタ、配線層が形成された積層構造体である。
【００２７】
埋め込みゲート型ＭＯＳトランジスタ２は、上記したように、表層がシリコンからなる半導体基板１と、半導体基板１に形成された埋め込み絶縁膜からなる素子分離膜（素子分離領域４）と、素子分離領域４によって区画形成された活性領域１ａと、ゲートトレンチ１３の内部にゲート絶縁膜２５を介して埋め込み形成され、上部電極３１ａ及び下部電極３１ｂからなる積層構造とされた埋め込みゲート電極３１Ａ、３１Ｂと、半導体基板１の表面を覆うとともに、ゲートトレンチ１３の内部で埋め込みゲート電極３１Ａ、３１Ｂの上面を保護する第１層間絶縁膜４３と、該第１層間絶縁膜４３を介して上方に形成されるビット線５１と、から概略構成されている。
また、上記構成の埋め込みゲート型ＭＯＳトランジスタ２は、半導体基板１における、埋め込みゲート電極３１Ａ、３１Ｂの幅方向両側の活性領域１ａにイオンを注入することによって形成される、ソース・ドレイン拡散層１５、４５を備えている。そして、ソース・ドレイン拡散層１５が容量コンタクトプラグ５８を介してキャパシタ構造８に接続されているとともに、ソース・ドレイン拡散層４５とビット線５１とが接続されている。
【００２８】
また、上記したように、埋め込みゲート電極３１Ａ、３１Ｂは、ともに、上部電極３１ａ及び下部電極３１ｂからなる積層構造とされており、上部電極３１ａ及び下部電極３１ｂは、それぞれ仕事関数が異なるゲート材料から構成されている。さらに、埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａが、下部電極３１ｂに比べて仕事関数の低いゲート材料から構成されている。
【００２９】
本発明においては、埋め込みゲート電極３１Ａ、３１Ｂを構成する上部電極３１ａ及び下部電極３１ｂの各々の仕事関数を上記関係に規定することにより、ゲート電極の埋め込みを深くした場合であっても、特に、素子分離用の埋め込みゲート電極３１Ｂの近傍における電流密度が低下することなく、十分な電流駆動能力を確保することが可能となる。これは、半導体基板１の上面側に配されるソース・ドレイン拡散層１５、４５の近傍に、仕事関数が低いゲート材料からなる上部電極３１ａを配置することにより、ｎ型不純物濃度が薄く設計されている容量側のソース・ドレイン拡散層１５の抵抗が抑制され、埋め込みゲート電極３１Ａ、３１Ｂ近傍の電流密度が確保されるためである。
【００３０】
ここで、素子分離として設けられる埋め込みゲート電極３１Ｂは、通常、トランジスタをオフにするための負電位が印加されるが、従来の構成のゲート電極を用いた場合には、電極近傍の電子密度が低下することで電流密度も低下し、十分な電流駆動能力が得られ難いという問題がある。本発明では、埋め込みゲート電極３１Ｂ（３１Ａ）を上記構成の積層構造とすることにより、埋め込みを深くした場合であっても、接合リーク電流を抑制しながら、電極近傍の電流密度を確保することができ、十分な電流駆動能力が得られるという効果が得られる。
【００３１】
埋め込みゲート電極３１Ａ、３１Ｂは、上部電極３１ａが、仕事関数が４．１〜４．４ｅＶの範囲であるゲート材料からなり、また、下部電極３１ｂが、仕事関数が４．４ｅＶ超５．３ｅＶ以下の範囲であるゲート材料からなることが好ましい。上部電極３１ａ及び下部電極３１ｂの仕事関数を、上記範囲の関係とすることにより、上記効果がより顕著に得られる。
【００３２】
また、本実施形態では、上部電極３１ａと下部電極３１ｂの仕事関数の関係を上記範囲とするにあたり、そのゲート材料は特に限定されない。しかしながら、本実施形態においては、例えば、上部電極３１ａに、Ｎ＋ポリシリコン（Ｓｉ）、アルミニウム（Ａｌ）、導電性カーボンの何れかを用いたうえで、下部電極３１ｂに、窒化チタン（ＴｉＮ）／タングステン（Ｗ）積層膜、Ｎ＋ポリシリコンの何れかをゲート材料として用いることができる。また、本実施形態では、これらのゲート材料を用いたうえで、上部電極３１ａを構成するゲート材料が、下部電極３１ｂを構成するゲート材料よりも仕事関数が低い組み合わせで構成することで、上記効果がより顕著に得られる。
より具体的には、上部電極３１ａ／下部電極３１ｂの組み合わせを、例えば、Ｎ＋ポリシリコン／メタル（ＴｉＮとＷの積層膜）、Ａｌ／メタル（ＴｉＮとＷの積層膜）、導電性カーボン／Ｎ＋ポリシリコン、導電性カーボン／（ＴｉＮとＷの積層膜）等の組み合わせとすることができる。
【００３３】
なお、本発明においては、素子分離として設けられる埋め込みゲート電極３１Ｂのみならず、ワード線として設けられる埋め込みゲート電極３１Ａについても、上記した積層構造として構成しているが、これには限定されない。本実施形態では、工程上、埋め込みゲート電極３１Ａ、３１Ｂを同時に形成することが可能であることから、これら各ゲート電極を同じ構成としているが、本発明においては、少なくとも素子分離用の埋め込みゲート電極３１Ｂが上記条件の積層構造とされていれば、上記効果が十分に得られる。
例えば、詳細を後述する埋め込みゲート電極を形成する工程において、埋め込みゲート電極３１Ａと埋め込みゲート電極３１Ｂを別工程として形成する場合には、素子分離用の埋め込みゲート電極３１Ｂのみを上記構成とし、ワード線として設けられる埋め込みゲート電極を従来の構成とすることも可能である。
【００３４】
また、本実施形態で説明する埋め込みゲート型ＭＯＳトランジスタ２は、詳細な図示を省略するが、素子分離として設けられる埋め込みゲート電極３１Ｂの底面の一部が、当該埋め込みゲート電極３１Ｂの長手方向に配置された隣接する素子分離膜の間に埋め込む構成となっている。これにより、素子分離膜と、埋め込みゲート電極３１Ｂの埋め込まれた底面の一部の側面部分との間には、半導体基板１の一部である、図示略の薄膜状シリコン部がサイドウォール形状に設けられる。
【００３５】
ここで、埋め込みゲート電極（ワード線）３１Ａ及び埋め込みゲート電極（素子分離）３１Ｂは同じ構造を有していることから、埋め込みゲート電極３１Ａの底面の一部においても同様の薄膜状シリコン部が設けられる。この薄膜状シリコン部は、ソース領域とドレイン領域との電位差が閾値を超えた際に、チャネルとして機能させることができる。このように、本実施形態の埋め込みゲート型ＭＯＳトランジスタ２は、薄膜状シリコン部のようなチャネル領域を有するリセスチャネル型トランジスタとして構成される。
【００３６】
埋め込みゲート型ＭＯＳトランジスタ２の上方には、層間絶縁膜５５等を介してキャパシタ構造８が設けられている。具体的には、層間絶縁膜５５上には、埋め込みゲート型ＭＯＳトランジスタ２のソース・ドレイン拡散層１５と容量コンタクトプラグ５８を介して接続される容量コンタクトパッド８２が設けられている。そして、この容量コンタクトパッド８２上に、ストッパー膜８３及び第３層間絶縁膜８４を貫通するように設けられた第１電極８６、容量絶縁膜８７及び第２電極８８から構成されるキャパシタ構造８が形成されている。
【００３７】
なお、本実施形態のキャパシタ構造８は、下部側の第１電極８６の内壁のみを電極として利用するシリンダー型を一例として記載しているが、これに限定されるものではない。例えば、第１電極の内壁及び外壁を電極として利用するクラウン型キャパシタに変更することも可能である。
【００３８】
配線層は、上記構成のキャパシタ構造８上に第４層間絶縁膜８９を介して設けられており、上部金属配線９０及び保護膜９１から構成されている。本実施形態では、配線層が１層配線構造の場合を一例として記載しているが、これに限定されるものではない。例えば、複数の配線層及び層間絶縁膜から構成される多層配線構造に変更することも可能である。
【００３９】
上述したような本発明に係る半導体素子であるＤＲＡＭ１０によれば、半導体基板１に形成された複数の埋め込みゲート型ＭＯＳトランジスタ２を有し、半導体基板１には、ＳＴＩ構造を有する素子分離領域４と、素子分離領域４に囲まれた活性領域１ａとが形成されており、半導体基板１に形成されるゲートトレンチ１３と、該ゲートトレンチ１３の内部に形成され、少なくとも一部がワード線として設けられるとともに、その他の残部が、活性領域１ａを複数の素子領域に分離する素子分離として設けられる埋め込みゲート電極３１Ａ、３１Ｂと、半導体基板１の上面側に設けられ、活性領域１ａ内において、埋め込みゲート電極３１を挟むようにゲートトレンチ１３の両側に位置するソース・ドレイン拡散層１５、４５と、埋め込みゲート電極３１Ａ、３１Ｂが、それぞれ仕事関数が異なるゲート材料からなる上部電極３１ａと下部電極３１ｂとが積層された構造とされている。そして、ＤＲＡＭ１０によれば、さらに、半導体基板１の上面側のソース・ドレイン拡散層１５、４５側に配置される上部電極３１ａが、下部電極３１ｂに比べて、仕事関数の低いゲート材料からなる構成を採用している。即ち、ＤＲＡＭ１０は、上述のような積層構造とされた埋め込みゲート電極３１Ａ、３１Ｂを備えた構成なので、接合リーク電流が低減されるとともに、セル容量への書き込み・読み出しに十分な電流駆動能力が確保されたものとなり、優れた素子特性が得られる。
【００４０】
［半導体装置の製造方法］
続いて、上記構成を有するＤＲＡＭ（半導体装置）１０の製造方法について、図３〜図２４を参照しながら説明する。ここで、図３〜図２４は、本実施形態のＤＲＡＭの製造方法を説明するための図であり、各図における断面は、それぞれ、図２中に示すＡ−Ａ’線に沿った断面か、あるいは、Ｂ−Ｂ’線に沿った断面をそれぞれ示している。
【００４１】
本実施形態のＤＲＡＭ（半導体装置）１０の製造方法は、半導体基板１に、ＳＴＩ構造を有する素子分離領域４を形成することにより、素子分離領域４に囲まれた活性領域１ａを形成する工程と、半導体基板１の表面をエッチングすることによってゲートトレンチ１３を形成する工程と、ゲートトレンチ１３の底部にゲート材料を堆積させることによって下部電極３１ｂを形成した後、さらに、下部電極３１ｂの上にゲート材料を堆積させることによって上部電極３１ａを形成し、且つ、下部電極３１ｂと上部電極３１ａを、それぞれ仕事関数が異なるゲート材料から形成するとともに、上部電極３１ａを、下部電極３１ｂに比べて仕事関数の低いゲート材料を用いて形成することにより、少なくとも一部がワード線として設けられるとともに、その他の残部が活性領域１ａを複数の素子領域に分離する素子分離として設けられる、積層構造の埋め込みゲート電極３１Ａ、３１Ｂを形成する工程と、半導体基板１の上面側からイオン注入を行った後、熱処理することにより、活性領域１ａ内において、埋め込みゲート電極３１Ａ、３１Ｂを挟んでゲートトレンチ１３の両側に位置するようにソース・ドレイン拡散層１５、４５を形成する工程と、を具備して概略構成されている。
以下に、各工程について、詳細に説明する。
【００４２】
まず、シリコンからなる半導体基板１の表面に、通常の方法で、活性領域１ａを分離するための素子分離領域４（図２を参照）を形成する。素子分離領域４の形成は、詳細な図示を省略するが、まず、例えばＰ型のシリコン基板（半導体基板１）上に、シリコン酸化膜（ＳｉＯ２）とマスク用のシリコン窒化膜（Ｓｉ３Ｎ４）とを順次堆積する。次に、フォトリソグラフィ技術およびドライエッチング技術を用いて、これらシリコン窒化膜、シリコン窒化膜、及び、半導体基板１のパターニングを順次行ない、半導体基板１に活性領域１ａを区画するための素子分離溝（トレンチ）を形成する。また、半導体基板１の活性領域１ａとなるシリコン表面は、マスク用のシリコン窒化膜で覆われている。この際、ＳＴＩ構造に埋め込まれる絶縁膜としては、例えば、ＨＤＰ−ＣＶＤによる酸化膜、又は、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）等の塗布材料を用いることができる。そして、例えば、ウェットエッチング等の方法によって、マスク用のシリコン窒化膜およびシリコン酸化膜を除去する。このようにして、素子分離領域を構成するＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）素子分離膜を形成することで素子分離領域４を形成することにより、半導体基板１に活性領域１ａを区画形成する。
【００４３】
次に、図３に示すように、素子分離溝内に露出する半導体基板１の表面にシリコン酸化膜１２を形成する。
具体的には、素子分離溝内の半導体基板１の表面とともに、半導体基板１の活性領域１ａを被覆する図示略のシリコン窒化膜及びシリコン窒化膜の表面に、通常の熱酸化により、シリコン酸化膜１２を、例えば、１０ｎｍ程度の膜厚で形成する。
【００４４】
次に、半導体基板１の表面に不純物を拡散させることにより、容量側のソース・ドレイン拡散層１５を形成する。
具体的には、まず、図４に示すように、シリコン酸化膜１２をマスクとして、半導体基板１の活性領域１ａに、例えば、リン等のｎ型不純物を、１．０×１０１３／ｃｍ２程度の濃度で、２０ｋｅＶの加速エネルギーでイオン注入する。そして、窒素雰囲気中で９８０℃・１０秒の熱処理を行うことにより、ｎ型不純物が拡散されたソース・ドレイン拡散層４０を形成する．このソース・ドレイン拡散層１５は、埋め込みゲート型ＭＯＳトランジスタ２のソース・ドレイン領域の一部として機能する。
【００４５】
次に、図５に示すように、ＬＰ−ＣＶＤを用いて窒化シリコン材料を堆積させることにより、シリコン窒化膜１７を、例えば１５０ｎｍ程度の膜厚で形成する。
次に、図６に示すように、通常の液浸露光技術及び材料を用い、幅４０ｎｍのレジストパターン２１を、９０ｎｍピッチで形成する。
【００４６】
次に、図７に示すように、周知のドライエッチング技術を用いて、シリコン窒化膜１７を異方性エッチングした後、レジストパターン２１を除去し、異方性エッチングによってシリコン酸化膜１２を除去する。
【００４７】
次に、図７に示すように、ＣＦ４とＡｒの混合ガスにＨ２を添加したガスを用いる異方性ドライエッチングにより、半導体基板１のシリコン酸化膜１２及びシリコン窒化膜１５から露出する位置をエッチングすることにより、ゲートトレンチ１３を形成する。この際、ゲートトレンチ１３の深さとしては、例えば、１４０ｎｍ程度とする。このゲートトレンチ１３は、活性領域１ａと交差する所定の方向（例えば、図１中の縦長方向）に延在するライン状のパターンとして形成される。
【００４８】
また、詳細な図示を省略するが、ゲートトレンチ１３を形成する際に、素子分離膜の表面の高さが、半導体基板１の表面の高さよりも低くなるように、素子分離膜の部分を深くエッチングする。また、ゲートトレンチ１３の深さは、素子分離膜と同等か、もしくは、素子分離膜の方が深い構造となるようにする。
【００４９】
次に、図８に示すように、ゲートトレンチ１３の内面を覆うように、ゲート酸化膜２５を、例えば、４ｎｍ程度の膜厚で形成する。この際、ゲート酸化膜２５としては、例えば、ゲートトレンチ１３の内面表層を、ＩＳＳＧ（ｉｎ−ｓｉｔｕ  ｓｔｅａｍ  ｇｅｎｅｒａｔｉｏｎ）によって熱酸化することによって形成することができる。
【００５０】
次に、ゲートトレンチ１３の内部のゲート酸化膜２５上にゲート材料を順次堆積させることにより、これらの材料をゲートトレンチ１３内に埋め込み、上部電極３１ａ及び下部電極３１ｂからなる埋め込みゲート電極３１Ａ、３１Ｂを形成する。
具体的には、図９に示すように、まず、ゲートトレンチ１３の内部に、例えば、窒化チタン（ＴｉＮ）を下層側とて堆積させ、その上にタングステン（Ｗ）を堆積させることにより、ＴｉＮ／Ｗの積層膜を形成する。この際、各積層膜の膜厚としては、例えば、ＴｉＮを５ｎｍ程度、Ｗを８０ｎｍ程度とすることができる。なお、図９に示す例では、詳細な図示を省略するが、上層側として堆積させるＷを、半導体基板１の表面を覆うまで堆積させている。
【００５１】
次いで、図１０に示すように、ＴｉＮ／Ｗの積層膜の一部を、通常のドライエッチング等の方法でエッチバックして除去することにより、下部電極３１ｂを、ゲートトレンチ１３の底部に残存した状態で形成する。この際、シリコン窒化膜１７をマスクとして、例えば、ＴｉＮ／Ｗの積層膜を、半導体基板１の表面、即ち、ゲートトレンチ１３の入口から、９０ｎｍ程度の位置までエッチバックする。
【００５２】
次いで、図１１に示すように、ゲートトレンチ１３の底部に形成した下部電極３１ｂの上に、リンを１×１０２０／ｃｍ３〜１×１０２２／ｃｍ３の濃度、より好ましくは１×１０２０／ｃｍ３でドープしたポリシリコン材料を、例えば、８０ｎｍの膜厚で堆積させる。この際、ゲートトレンチ１３内に先に埋め込まれた、下部電極３１ｂの上層側のＷ膜とポリシリコンとの界面がシリサイド化されるが、過度のシリサイド化を抑制するため、ポリシリコン材料の堆積前に、バリア膜及び低抵抗シリサイド膜を形成する構成とすることも可能である。また、ポリシリコン材料を、５２０℃程度の成膜温度でアモルファス状態として堆積させ、後の熱処理によって結晶化することでシリコン結晶粒を大きくする条件とした場合には、低抵抗化の効果が得られる。
【００５３】
そして、シリコン窒化膜１７をマスクとして、通常のドライエッチング技術を用いて、ポリシリコンを半導体基板１の表面から、例えば、７０ｎｍの位置までエッチバックすることにより、下部電極３１ｂの上に、ｎ型ポリシリコンからなる上部電極３１ａを形成する。
以上のような手順により、ゲートトレンチ１３の内部に、上部電極３１ａ及び下部電極３１ｂの積層構造からなる、埋め込みゲート電極３１Ａ、３１Ｂを形成する。
【００５４】
本発明においては、埋め込みゲート電極３１Ａ、３１Ｂを形成するにあたり、下部電極３１ｂと上部電極３１ａを、それぞれ仕事関数が異なるゲート材料から形成するとともに、上部電極３１ａを、下部電極３１ｂに比べて仕事関数の低いゲート材料を用いて形成する。これにより、上述したように、電極の埋め込みを深くした場合であっても、接合リーク電流を抑制しながら、電極近傍の電流密度を確保することができ、十分な電流駆動能力が得られるという効果が得られる。特に、素子分離として設けられる埋め込みゲート電極３１Ｂを上記方法で形成することにより、電極近傍の電流密度が低下すること無く、十分な電流駆動能力が得られるものとなる。
【００５５】
また、上述したように、埋め込みゲート電極３１Ａ、３１Ｂを形成する工程においては、上部電極３１ａとして、仕事関数が４．１〜４．４ｅＶの範囲であるゲート材料を用いるとともに、下部電極３１ｂとして、仕事関数が４．４ｅＶ超５．３ｅＶ以下の範囲であるゲート材料を用いることが、上記効果が顕著に得られる点からより好ましい。
【００５６】
また、上述のような仕事関数の条件を満足できるゲート材料としては、例えば、下部電極３１ｂを、窒化チタン（ＴｉＮ）／タングステン（Ｗ）積層膜、導電性カーボンの何れかを用いて形成したうえで、上部電極３１ａを、Ｎ＋ポリシリコン（Ｓｉ）、アルミニウム（Ａｌ）、導電性カーボンの何れかを用いて形成することができる。また、これらのゲート材料を用いたうえで、上部電極３１ａの形成に用いるゲート材料を、下部電極３１ｂの形成に用いるゲート材料よりも仕事関数が低い組み合わせとすることにより、上記効果がより顕著に得られる。
【００５７】
次に、図１２に示すように、埋め込みゲート電極３１Ａ、３１Ｂの上、即ち、上部電極３１ａの表面に、プラズマ酸化膜を、例えば、１４０ｎｍ程度の膜厚で堆積させた後、シリコン窒化膜１７をマスクとして、ＣＭＰによってプラズマ酸化膜を研磨除去する。このような手順により、埋め込みゲート電極３１Ａ、３１Ｂの上に、第１層間絶縁膜４３を形成する。
【００５８】
次に、図１３に示すように、従来公知のリソグラフィ及びドライエッチング技術を用いてシリコン窒化膜１７を選択的に除去することにより、ビット線と接続するためのコンタクトホール４６を形成する。
ここで、コンタクトホール４６は、例えば、図２に示すように、ワード線として設けられる埋め込みゲート電極３１Ａと同一の方向（図２中における縦長方向）に延在するライン状の開口パターンとして形成する。また、コンタクトホール４６の開口パターンと活性領域１ａとが交差する部分では、コンタクトホール４６から半導体基板１のシリコン表面が露出する。
【００５９】
次に、図１４に示すように、半導体基板１の表面にリン等のｎ型の不純物を注入することにより、ビット線側のソース・ドレイン拡散層４５を形成する。
具体的には、コンタクトホール４６から露出した半導体基板１の表面に、２．０×１０１５／ｃｍ２の濃度のリンを、５ｋｅＶの加速エネルギーでイオン注入した後、９５０℃で１０秒の熱処理を行うことにより、ビット線側のソース・ドレイン拡散層４５を形成する。この際、第１層間絶縁膜４３をマスクとして、コンタクトホール４６から露出する半導体基板１の表面に不純物（リン）をイオン注入することで、ソース・ドレイン拡散層４５を形成する。このソース・ドレイン拡散層は、トランジスタのソース・ドレイン領域の一方として機能する、ビット線側のソース・ドレイン拡散層４５となる。
【００６０】
次に、図１５に示すように、ビット線５１を形成する。この際、まず、半導体基板１の表面及び第１層間絶縁膜４３の表面を覆うように、例えば、Ｎ型の不純物であるリンを１×１０２０／ｃｍ３程度の濃度でドープした膜厚が８０ｎｍ程度のポリシリコン４７を形成する。この際、コンタクトホール４６内に、ポリシリコン４７を確実に埋め込むように形成する。
次いで、このポリシリコン４７の上に、例えば、膜厚が５ｎｍ程度の窒化タングステン（ＷＮ）と、膜厚７０ｎｍ程度のタングステン（Ｗ）膜とを順次堆積させることにより、Ｗ／ＷＮ膜４９を形成する。
【００６１】
次いで、図１５に示すように、従来公知のリソグラフィ及びドライエッチング技術を用い、Ｗ／ＷＮ膜４９およびポリシリコン４７からなる積層膜をライン形状にパターニングすることにより、ビット線５１を形成する（図１も参照）。
【００６２】
このビット線５１は、コンタクトホール４６内において、ビット線側のソース・ドレイン拡散層４５と接続される。即ち、ビット線５１を構成するポリシリコン４７と、コンタクトホール４６から露出している半導体基板１の表面部分に形成されたソース・ドレイン拡散層４５とが接続される。このように、本実施形態のビット線５１は、埋め込みゲート型ＭＯＳトランジスタ２のソース・ドレイン領域の一方であるとともに、素子分離として設けられるソース・ドレイン拡散層４５と接続するコンタクトプラグの機能を兼ねるものである。本実施形態の製造方法では、このようなコンタクトプラグの機能を兼ねるビット線５１を、上記工程により、一回のリソグラフィ工程で形成（一括形成）することが可能である。
【００６３】
また、ビット線５１は、埋め込みゲート電極３１Ａ、３１Ｂと交差する方向（図２中における横幅方向）に延在するパターンとして形成される。なお、ビット線５１は、埋め込みゲート電極３１Ａ、３１Ｂと直交する直線形状とすることができるが、これに限定されるものではなく、例えば、一部を湾曲させた形状として配置してもよい。
【００６４】
次に、図１６に示すように、例えば、ＬＰ−ＣＶＤ法を用いて、半導体基板１の表面及び第１層間絶縁膜４３の表面、並びに、ビット線５１を覆うように窒化シリコン（Ｓｉ３Ｎ４）を堆積させることにより、膜厚が１０ｎｍ程度のシリコン窒化膜５３を形成する。
【００６５】
次に、容量コンタクトプラグ５８を形成する。容量コンタクトプラグ５８の形成にあたっては、まず、先ず、図１７に示すように、後工程で形成する配線層との間に配される第２層間絶縁膜５５を形成する。
具体的には、例えば、ＣＶＤ法を用いて、シリコン窒化膜５３上を覆うように、B（ボロン）及びP（リン）を含有するＳｉＯ２膜、即ち、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を４００ｎｍ程度の膜厚で堆積させる。そして、７５０℃で３０分程度のリフロー処理を行うことにより、第２層間絶縁膜５５を形成する。
【００６６】
次に、図１８に示すように、従来公知のリソグラフィ技術を用いて、容量側コンタクトホールパターン５７を形成し、これをマスクとして、通常の異方性ドライエッチングによって第２層間絶縁膜５５をエッチングすることにより、容量コンタクトホール５７Ａを形成する。
【００６７】
具体的には、まず、第２層間絶縁膜５５上に、例えば、埋め込みゲート電極３１Ａ、３１Ｂと同一の方向（図２中における縦長方向）に延在するライン状の開口パターンを有するように、容量側コンタクトホールパターン５７を形成する。
次に、この容量側コンタクトホールパターン５７から露出する第２層間絶縁膜５５、シリコン窒化膜５３及びシリコン窒化膜１７を順次エッチングして除去することにより、容量コンタクトホール５７Ａを形成する。
ここで、図１８に示すように、容量コンタクトホール５７Ａと活性領域１ａ（図２を参照）とが重なる部分では、容量コンタクトホール５７Ａから半導体基板１のシリコン表面が露出する。
【００６８】
次に、第２層間絶縁膜５５上に、容量コンタクトホール５７Ａ内を埋め込むように、ＬＰ−ＣＶＤ法を用いて、リンを１×１０２０／ｃｍ３の濃度でドープしたポリシリコンを、厚さ８０ｎm程度で堆積させる。次いで、図１９に示すように、ＣＭＰ法によってポリシリコンを研磨除去することにより、容量コンタクトホール５７Ａ内を充填するように、容量コンタクトプラグ５８を形成する。
【００６９】
以上のような手順で形成した埋め込みゲート型ＭＯＳトランジスタ２は、従来のような、埋め込みゲート電極がＴｉＮ／Ｗ積層膜のみのトランジスタと同様、チャネルポテンシャルの制御をＴｉＮ／Ｗ積層膜のゲートで行うため、従来と同等のサブスレッショルド特性としきい値電圧を得ることが可能となる
【００７０】
ここで、本実施形態で説明する方法によって製造されたトランジスタ（埋め込みゲート型ＭＯＳトランジスタ２）の電荷保持状態の電界分布を、図２５（ａ）の模式図に示す。図２５（ａ）中に示すように、Ｎ＋ポリシリコンの仕事関数は、Ｔｉ／Ｗ積層膜よりも低いことから、容量側のソース・ドレイン拡散層からシリコンの半導体基板に向かうポテンシャル変化が従来に比べて緩やかになり、容量側の接合電界が大きく緩和される。これにより、従来の構成とされたトランジスタに比べ、接合リーク電流を低く抑えることが可能となる。
【００７１】
また、図２５（ｂ）の模式図に、本実施形態で説明する方法によって製造されたトランジスタがオン状態である場合の電流密度分布を示す。図２５（ｂ）中に示すように、Ｎ＋ポリシリコンの仕事関数は、Ｔｉ／Ｗ積層膜よりも低いことから、Ｎ＋ポリシリコンをソース・ドレイン拡散層側に配置することにより、低濃度に設計された容量側ソース・ドレイン拡散層中の電子密度の低下が、従来に比べて抑制されている。従って、容量側ソース・ドレイン拡散層中の電流密度も増加し、効果的にオン電流を増加させることが可能となる。
【００７２】
本実施形態においては、オン電流を確保しながら接合電界を緩和するため、埋め込みゲート電極３１Ｂの上面が、容量側のソース・ドレイン拡散層１５の接合位置６１と同じ深さになるように制御している。また、埋め込みゲート電極３１Ｂの上面と容量側のソース・ドレイン拡散層１５の接合位置６１との関係は、同じ深さに限定するものではなく、例えば、１０ｎｍ程度のオーバーラップ、又は、１０ｎｍ程度のオフセットを有する範囲であれば良い。
【００７３】
ここで、図２６（ａ）、（ｂ）のグラフに、接合電界及びオン電流のゲート埋め込み深さ依存性を、各々示す。図２６（ａ）、（ｂ）において、グラフの横軸は、シリコンの半導体基板表面から埋め込みゲート電極上端までの距離である。本実施形態で説明する例では、容量側のソース・ドレイン拡散層の接合位置６１が７０ｎｍに制御されていることから、埋め込みゲート電極の上端の距離が７０ｎｍよりも浅ければ、容量側のソース・ドレイン拡散層とオーバーラップした構造となり、埋め込みゲート電極の上端の距離が７０ｎｍよりも深ければ、容量側のソース・ドレイン拡散層とオフセットした構造となる。図２６（ａ）、（ｂ）におけるグラフの縦軸は、一般的なＤＲＡＭ製品の規格を満たす数値で規格化されている。即ち、図２６（ａ）、（ｂ）のグラフにおいては、電界は１．０以下、オン電流は１．０以上で製品規格を満足する。従来の方法で得られる、従来の構成のトランジスタの場合、ゲートの埋め込み深さを７２ｎｍから７６ｎｍの範囲で管理する必要があるが、本発明により、ゲートの埋め込み深さを６０ｎｍから８４ｎｍの範囲とした場合でも製品動作が可能となる。
【００７４】
なお、本発明においては、埋め込みゲート電極の埋め込み深さは、製品が動作する範囲内で任意の値を採用することが可能である。例えば、埋め込みゲート電極の埋め込み深さを６０ｎｍとすれば、従来と同等の接合電界を維持しながら、オン電流が増加する。従って、従来と同等のリフレッシュ特性を維持しながら、高速動作が可能となる。
同様に、ゲートの埋め込み深さを８４ｎｍとすれば、従来と同等のオン電流を維持しながら、接合電界を緩和できる。従って、従来と同等の動作速度を維持しながら、リフレッシュ周期を長くすることで、消費電力を低下させることが可能となる。
【００７５】
そして、本発明においては、上記構成の埋め込みゲート型ＭＯＳトランジスタ２上に、さらに、キャパシタ構造８並びに配線層を形成することにより、ＤＲＡＭ構造を有する半導体装置（ＤＲＡＭ１０）を製造することができる。
【００７６】
まず、キャパシタ構造８を形成する。キャパシタ構造８の形成にあたっては、まず、容量コンタクトプラグ５８を形成した後の基板の表面に、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次堆積して積層膜を形成する。次に、この積層膜をパターニングして、図２０に示すような容量コンタクトパッド８２を形成する。ここで、メモリセル領域においては、容量コンタクトパッド８２を均等な間隔で形成する必要がある。このため、図２０に示すように、容量コンタクトパッド８２は、容量コンタクトプラグ５８の直上からずらした位置に形成されるが、容量コンタクトパッド８２の底面と容量コンタクトプラグ５８の上面とが重なる部分で容量コンタクトパッド８２が接続される。
【００７７】
次に、図２１に示すように、基板上に、容量コンタクトパッド８２を覆うように、例えば、シリコン窒化膜等を用いてストッパー膜８３を形成する。次に、このストッパー膜８３の上に、例えばシリコン酸化膜等を用いて第３層間絶縁膜８４を形成する。
【００７８】
次に、図２２に示すように、第３層間絶縁膜８４と容量コンタクトパッド８２上のストッパー膜８３とを貫通するコンタクトホール８５を形成して、容量コンタクトパッド８２の上面の一部を露出させる。次に、コンタクトホール８５の内壁面と、露出する容量コンタクトパッド８２の上面とを覆うようにして、例えば、窒化チタン等を用いてキャパシタ構造８の第１電極８６を形成する。これにより、第１電極８６の底面は、容量コンタクトパッド８２の上面と接続される。
【００７９】
次に、図２３に示すように、第３層間絶縁膜８４の上に、第１電極８６の表面を覆うようにして容量絶縁膜８７を形成する。容量絶縁膜８７としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）及びこれらの積層膜を用いることができる。次に、容量絶縁膜８７の表面を覆うように、例えば、窒化チタン等を用いてキャパシタ構造８の第２電極８８を形成する。このようにして、キャパシタ構造８を形成する。
【００８０】
次に、キャパシタ構造８を介して、半導体基板１上に配線層９を形成する。配線層９の形成にあたっては、まず、図２４に示すように、第２電極８８の上に、この第２電極８８を覆うようにして、例えば、シリコン酸化膜等からなる第４層間絶縁膜８９を形成する。次に、第４層間絶縁膜８９の上に、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等で上部金属配線９０を形成する。その後、上部金属配線９０を覆うように保護膜９１を形成することにより、ＤＲＡＭのメモリセルが完成する。
上記各工程により、本実施形態のＤＲＡＭ１０を製造することができる。
【００８１】
以上説明したように、本発明に係る半導体素子であるＤＲＡＭ１０の製造方法によれば、半導体基板１に、ＳＴＩ構造を有する素子分離領域４を形成することにより、素子分離領域４に囲まれた活性領域１ａを形成する工程と、半導体基板１の表面をエッチングすることによってゲートトレンチ１３を形成する工程と、ゲートトレンチ１３の底部にゲート材料を堆積させることによって下部電極３１ｂを形成した後、さらに、下部電極３１ｂの上にゲート材料を堆積させることによって上部電極３１ａを形成し、且つ、下部電極３１ｂと上部電極３１ａを、それぞれ仕事関数が異なるゲート材料から形成するとともに、上部電極３１ａを、下部電極３１ｂに比べて仕事関数の低いゲート材料を用いて形成することにより、少なくとも一部がワード線として設けられるとともに、その他の残部が活性領域１ａを複数の素子領域に分離する素子分離として設けられる、積層構造の埋め込みゲート電極３１Ａ、３１Ｂを形成する工程と、半導体基板１の上面側からイオン注入を行った後、熱処理することにより、活性領域１ａ内において、埋め込みゲート電極３１Ａ、３１Ｂを挟んでゲートトレンチ１３の両側に位置するようにソース・ドレイン拡散層１５、４５を形成する工程と、を具備し方法を採用している。このような方法及び条件によって埋め込みゲート電極３１Ａ、３１Ｂを形成することにより、電極の埋め込みを深くした場合であっても、接合リーク電流を抑制しながら、電極近傍の電流密度を確保することができる。従って、セル容量への書き込み・読み出しに十分な電流駆動能力が確保され、素子特性に優れたＤＲＡＭ（半導体装置）１０を製造することが可能となる。
【００８２】
［その他の半導体装置及びその製造方法の例］
本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。例えば、上述した実施形態においては、本発明をＤＲＡＭに適用した例について説明したが、本発明はこれに限定されるものではなく、種々の半導体装置に適用することができる。
【００８３】
具体的には、図４０に示すような、ロジックＩＣで使用されるＭＯＳＦＥＴを製造するにあたって本発明を適用することも可能であり、以下、このような場合の例について、主に図２７〜図４１を参照しながら説明する。なお、以下の説明において、上記実施形態の半導体装置であるＤＲＡＭと同一の構成部分については、その詳細な説明を省略する。
【００８４】
図２７は、本発明を適用して製造可能な半導体装置であるロジックＩＣのＮ型ＭＯＳ領域を示す平面図である。以下の説明においては、図２７中に示すような、埋め込みゲート電極パターン１０２に垂直なトランジスタの断面を、Ｄ−Ｄ’線で表して説明する。
【００８５】
まず、従来公知の方法でＳＴＩによる素子分離を行い、活性領域１０１を形成する。
次に、図２８に示すように、通常のウェットエッチング法により、p型のシリコンからなる半導体基板１１１の表面を露出した状態とし、熱酸化によって、膜厚が１０ｎｍ程度の酸化膜１１２を成長させる。次いで、５．０×１０１５／ｃｍ２のヒ素を１０ｋｅＶでイオン注入し，続いて、１．０×１０１３／ｃｍ２の濃度のリンを３０ｋｅＶでイオン注入した後、不活性ガス雰囲気中で９５０℃１０秒の熱処理を行い、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）拡散層１１５と高濃度ソース・ドレイン拡散層１１７を形成する。
【００８６】
次に、図２９に示すように、通常のウェットエッチングにより、酸化膜１１２を除去する。
次に、スパッタ法を用いてコバルトを１５ｎｍの膜厚で堆積させた後、不活性ガス雰囲気中において、６５０℃で３０秒の熱処理を行うことにより、基板表面にコバルトシリサイドを形成する。次いで、図２９に示すように、塩酸と過酸化水素水の混合液によって未反応のコバルトを除去し、コバルトシリサイド層１１９を形成する。
【００８７】
次に、図３０に示すように、プラズマＣＶＤ法を用いて、膜厚が１５０ｎｍ程度のシリコン窒化膜１２１を堆積した後、通常のリソグラフィ技術を用いて、トレンチゲート形成のためのフォトレジストパターン１２３を形成する。
次に、図３１に示すように、フォトレジストパターン１２３をマスクとして、通常の異方性ドライエッチングによってシリコン窒化膜１２１とシリサイド層１１９をエッチングし、フォトレジストパターン１２３を除去する。
次に、図３１に示すように、ＬＰ−ＣＶＤ法を用いて、膜厚が１０ｎｍのシリコン窒化膜を堆積した後、エッチバックを行うことにより、シリコン窒化膜サイドウォール１２５を形成する。
【００８８】
次に、図３２に示すように、異方性ドライエッチングにより、ゲート電極を埋め込むためのトレンチ１２５を形成する。
次に、図３３に示すように、通常の熱酸化により、トレンチ１２５内に厚さ１．５ｎｍ程度のゲート酸化膜１３１を形成する。
次に、図３４に示すように、ＣＶＤ法を用いて、膜厚が３．０ｎｍ程度のハフニウムシリケート膜１３３を堆積させる。
【００８９】
次に、図３５に示すように、５ｎｍのＴｉＮと８０ｎｍのＷの、ＴｉＮ／Ｗの積層膜からなるゲート電極材料１３５を堆積した後、シリコン基板表面から９０ｎｍの位置までエッチバックする。
次に、図３６に示すように、リフロースパッタ法を用いて、膜厚が１００ｎｍ程度のアルミニウム１３７を堆積させる。
次に、図３７に示すように、通常のドライエッチングにより、アルミニウム１３７をシリコン基板表面から７０ｎｍの位置までエッチバックすることで、埋め込みゲート電極１３８を形成する。
【００９０】
次に、図３８に示すように、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）−ＣＶＤ法を用いて、膜厚が４００ｎｍ程度の酸化膜を堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を用いて研磨することにより、層間絶縁膜１４１を形成する。
次に、図３９に示すように、通常のリソグラフィ及びドライエッチング技術を用いてコンタクトホールを形成した後、ＣＶＤ法によってコンタクトホールにタングステンを埋め込むことにより、コンタクトプラグ１４３を形成する。
上記手順により、ロジックＩＣを構成するＭＯＳＦＥＴ１２０を製造することができる。
【００９１】
なお、上記手順で製造したＭＯＳＦＥＴ１２０の上に、上記した実施形態のＤＲＡＭ１０と同様に、さらに、ロジックＩＣを構成する各層を形成することにより、本発明が適用され、素子特性に優れたロジックＩＣを得ることが可能である。
【００９２】
上記手順及び条件によって製造されたトランジスタ（ＭＯＳＦＥＴ１２０）と、従来の構成とされたトランジスタの、ドレイン電流のゲート電圧依存性について、図４０のグラフに示す。ここで、本例で述べる従来のトランジスタとは、ゲート長が上述した実施形態のＤＲＡＭに備えられる埋め込みゲート電極の幅と同じ長さで製造された、通常のプレーナ型のｎ型ＭＯＳトランジスタである。
【００９３】
本例の手順及び条件によって製造されたトランジスタのゲート電極は、アルミニウム（仕事関数（４．１ｅＶ）と、ＴｉＮ／Ｗ（仕事関数４．６〜４．７ｅＶ）とからなる積層構造とされている。さらに，ロジックＩＣとして使用される半導体装置は、リーク電流よりも電流駆動能力がより重要な特性となるため、本例においては、埋め込みゲート電極１３８の上面が、ソース・ドレイン拡散層１15とｐ型シリコンの接合よりも３０ｎｍほど高い位置まで突き出るように制御している。また、埋め込みゲート電極１３８の上面の突き出る高さは、３０ｎｍに限るものではなく、例えば、１０ｎｍ〜５０ｎｍの範囲であれば良い。
【００９４】
通常、ゲート電圧が負の側に大きくなると高い電界が発生し、バンド間トンネリングによるリーク電流が発生するが、図４０のグラフに示すように、本発明を適用することにより、リーク電流が抑制されることがわかる。また、トレンチゲート型のデバイスであることから、実効チャネル長が従来よりも長くなり、ＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）によるＳＣＥ（Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）も抑制され、サブスレッショルド係数が改善されていることが明らかである。
【００９５】
また、通常の高誘電率ゲート絶縁膜を用いたメタルゲートデバイスの製造プロセスにおいては、メタルゲートをソース・ドレイン活性化のための高温熱処理から避ける場合には、所謂ゲートラストプロセスが用いられる。しかしながら、ゲートラストプロセスは、一旦、ポリシリコン等で仮のゲート電極を形成した後、ソース・ドレイン拡散層の形成後に仮のゲート電極を除去し、メタルゲート電極を形成する方法であるため、工程増となる。
これに対し、本発明を半導体装置に適用した場合には、ソース・ドレイン拡散層の形成をメタルゲートの形成以前に行うことができるため、仮のゲートを形成するプロセスを省略することが可能となり、製造効率が向上しし、また、製造コストの低減が可能となる。
【００９６】
なお、上述した実施形態に記載された構成を、本例に記載された好ましい範囲の構成とすることにより、本発明をロジック用半導体装置に適用することが可能である。また、これとは逆に、本例に記載された構成を、上述した実施形態に記載された好ましい範囲の構成とすることにより、ＤＲＡＭ用半導体装置に適用することが可能である。
【符号の説明】
【００９７】
１…シリコン基板（半導体基板）、
１ａ…活性領域、
４…素子分離領域、
２…埋め込みゲート型ＭＯＳトランジスタ（埋め込みゲート型トランジスタ）
１２０…ＭＯＳＦＥＴ（埋め込みゲート型トランジスタ）、
１３、１２５…ゲートトレンチ、
１５…ソース・ドレイン拡散層（ビット線側）
４５…ソース・ドレイン拡散層（容量側）
３１Ａ…埋め込みゲート電極（ワード線）、
３１Ｂ、１３８…埋め込みゲート電極（素子分離）、
３１ａ…上部電極、
３１ｂ…下部電極、
５１…ビット線、
５８…容量コンタクトプラグ、
８…キャパシタ構造、
８６…第１電極、
８７…容量絶縁膜、
８８…第２電極、
９…配線層、
９０…上部金属配線（配線層）、
９１…保護膜（配線層）、
１０…ＤＲＡＭ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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