(57)【要約】【課題】論理ゲートを構成するトランジスタの特性劣化を抑制する。【解決手段】半導体集積回路７０には、マルチプレクサ１、信号発生回路２、制御回路３、ｍ個のインバータＩＮＶ１乃至ｍ列、ｎ個の２入力ＮＯＲ回路ＮＯＲ１乃至ｎ、縦続接続されるｎ個の２シフトレジスタＳＲ１乃至ｎが設けられる。制御回路３は、クロック信号が供給される通常動作ときにディセーブル状態の制御信号Ｓｃｔを生成し、クロック信号が供給されない通常動作以外のときにイネーブル状態の制御信号Ｓｃｔを生成する。マルチプレクサ１は、クロック信号Ｓｃｌｋと信号発生器２から出力される低周波信号Ｓｓｇが入力され、制御信号Ｓｃｔがディセーブル状態の時インバータＩＮＶ１乃至ｍ列にクロック信号Ｓｃｌｋを供給し、制御信号Ｓｃｔがイネーブル状態の時インバータＩＮＶ１乃至ｍ列に低周波信号Ｓｓｇを供給する。【選択図】図１
2011004196.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が供給されているときにディセーブル状態の制御信号を出力し、前記入力信号が供給されていないときにイネーブル状態の制御信号を出力する制御回路と、
前記制御信号に基づいて前記入力信号よりも周波数の低い低周波信号を生成する信号発生回路と、
前記入力信号と前記低周波信号が入力され、前記制御信号がディセーブル状態のときに前記クロック信号を出力し、前記制御信号がイネーブル状態のときに前記低周波信号を出力するマルチプレクサと、
前記マルチプレクサから出力される信号が入力され、１段或いは複数段構成の第１の論理ゲートと、
前記制御信号と前記第１の論理ゲートから出力される信号が入力され、前記制御信号がディセーブル状態のときに前記第１の論理ゲートから出力される信号を出力し、前記制御信号がイネーブル状態のときに前記第１の論理ゲートから出力される信号を停止する第２の論理ゲートと、
を具備することを特徴とする半導体集積回路。
【請求項２】
入力信号が供給されているときにディセーブル状態の制御信号を出力し、前記入力信号が供給されていないときにイネーブル状態の制御信号を出力する制御回路と、
前記制御信号に基づいて前記入力信号が更新される毎に１或いは０（ゼロ）の値を有するカウント信号を交互に発生するカウンタと、
前記入力信号と前記カウント信号が入力され、前記制御信号がディセーブル状態のときに前記入力信号を出力し、前記制御信号がイネーブル状態のときに前記カウント信号を出力するマルチプレクサと、
前記マルチプレクサから出力される信号が入力され、１段或いは複数段構成の第１の論理ゲートと、
前記制御信号と前記第１の論理ゲートから出力される信号が入力され、前記制御信号がディセーブル状態のときに前記第１の論理ゲートから出力される信号を出力し、前記制御信号がイネーブル状態のときに前記第１の論理ゲートから出力される信号の出力を停止する第２の論理ゲートと、
を具備することを特徴とする半導体集積回路。
【請求項３】
入力信号が供給されているときにディセーブル状態の制御信号を出力し、前記入力信号が供給されていないときにイネーブル状態の制御信号を出力する制御回路と、
前記入力信号が入力され、１段或いは複数段構成の第１の論理ゲートと、
前記制御信号がディセーブル状態のときに前記第１の論理ゲートに高電位側電源電圧を供給し、前記制御信号がイネーブル状態のときに前記第１の論理ゲートに高電位側電源電圧の供給を停止する電源回路と、
前記制御信号と前記第１の論理ゲートから出力される信号が入力され、前記制御信号がディセーブル状態のときに前記第１の論理ゲートから出力される信号を出力し、前記制御信号がイネーブル状態のときに前記第１の論理ゲートから出力される信号の出力を停止する第２の論理ゲートと、
を具備することを特徴とする半導体集積回路。
【請求項４】
前記入力信号は、クロック信号、データ信号、或いは発振信号であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第１の論理ゲートは、インバータ、クロックドインバータ、ＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、或いはＥｘ−ＯＲ回路であり、前記第２の論理ゲートは２入力ＮＯＲ回路であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
産業用や民生用などの電子機器の高機能化、多機能化、及び低消費電力化の進展に伴い、高速化及び低消費電力化が達成できるＣＭＯＳ回路が種々の分野に多用される。ＣＭＯＳ回路は、Ｐｃｈ絶縁ゲート型電界効果トランジスタとＮｃｈ絶縁ゲート型電界効果トランジスタから構成される。絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ或いはＭＩＳトランジスタとも呼称される）では、バイアス温度不安定性（Bias  Temperature  Instability  ＢＴＩ）によりトランジスタ特性が劣化する。
【０００３】
近年、絶縁ゲート型電界効果トランジスタの微細化の進展に伴い、ＢＴＩによる絶縁ゲート型電界効果トランジスタのＶｔｈ（閾値電圧）シフトが従来よりも増大することが判明している。特に、負バイアス温度不安定性（Negative  Temperature  Instability  ＮＢＴＩ）によるＰｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフト（｜Ｖｔｈ｜の増大）が正バイアス温度不安定性（Positive  Temperature  Instability  ＰＢＴＩ）によるＮｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトよりも顕著となる（例えば、特許文献１参照。）。
【０００４】
特許文献１などに記載されるＢＴＩでは、バーイン動作時やスタンバイ時、例えば論理ゲートなどに長期間一定な電圧が印加されると、ＮＢＴＩにより論理ゲートを構成するＰｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトが通常動作時よりも増大するという問題点がある。このＶｔｈシフトが増大すると論理ゲートの動作マージンの劣化や論理ゲートの動作不良が発生し、論理ゲートなどから構成される半導体集積回路の特性劣化、動作不良などが発生するという問題点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−２５２６９６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、論理ゲートを構成するトランジスタの特性劣化を抑制することができる半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体集積回路は、入力信号が供給されているときにディセーブル状態の制御信号を出力し、前記入力信号が供給されていないときにイネーブル状態の制御信号を出力する制御回路と、前記制御信号に基づいて前記入力信号よりも周波数の低い低周波信号を生成する信号発生回路と、前記入力信号と前記低周波信号が入力され、前記制御信号がディセーブル状態のときに前記クロック信号を出力し、前記制御信号がイネーブル状態のときに前記低周波信号を出力するマルチプレクサと、前記マルチプレクサから出力される信号が入力され、１段或いは複数段構成の第１の論理ゲートと、前記制御信号と前記第１の論理ゲートから出力される信号が入力され、前記制御信号がディセーブル状態のときに前記第１の論理ゲートから出力される信号を出力し、前記制御信号がイネーブル状態のときに前記第１の論理ゲートから出力される信号を停止する第２の論理ゲートとを具備することを特徴とする。
【０００８】
更に、本発明の他態様の半導体集積回路は、入力信号が供給されているときにディセーブル状態の制御信号を出力し、前記入力信号が供給されていないときにイネーブル状態の制御信号を出力する制御回路と、前記制御信号に基づいて前記入力信号が更新される毎に１或いは０（ゼロ）の値を有するカウント信号を交互に発生するカウンタと、前記入力信号と前記カウント信号が入力され、前記制御信号がディセーブル状態のときに前記入力信号を出力し、前記制御信号がイネーブル状態のときに前記カウント信号を出力するマルチプレクサと、前記マルチプレクサから出力される信号が入力され、１段或いは複数段構成の第１の論理ゲートと、前記制御信号と前記第１の論理ゲートから出力される信号が入力され、前記制御信号がディセーブル状態のときに前記第１の論理ゲートから出力される信号を出力し、前記制御信号がイネーブル状態のときに前記第１の論理ゲートから出力される信号の出力を停止する第２の論理ゲートとを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、論理ゲートを構成するトランジスタの特性劣化を抑制することができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施例１に係る半導体集積回路を示す回路図。
【図２】本発明の実施例１に係るシフトレジスタを示す回路図。
【図３】本発明の実施例１に係る比較例の半導体集積回路を示す回路図。
【図４】本発明の実施例１に係るＮＢＴＩ起因によるＰｃｈ  ＭＯＳトランジスタのＶｔｈ劣化によって発生するクロック信号波形の変化を説明する図。
【図５】本発明の実施例１に係る電源電圧とＰｃｈ  ＭＯＳトランジスタのＶｔｈ変化の関係を示す図。
【図６】本発明の実施例２に係る半導体集積回路を示す回路図。
【図７】本発明の実施例２に係るカウンタの動作を説明する図。
【図８】本発明の実施例３に係る半導体集積回路を示す回路図。
【図９】本発明の実施例４に係る半導体集積回路を示す回路図。
【図１０】本発明の実施例５に係るＡ／Ｄ変換器を示す図。
【図１１】本発明の実施例５に係る半導体集積回路としてのＴＤＣを示す回路図。
【図１２】本発明の実施例５に係る遅延回路を示す回路図。
【発明を実施するための形態】
【００１１】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
まず、本発明の実施例１に係る半導体集積回路について、図面を参照して説明する。図１は半導体集積回路を示す回路図、図２はシフトレジスタを示す回路図、図３は比較例の半導体集積回路を示す回路図である。本実施例では、インバータにクロック信号が供給されていないとき、クロック信号よりも周波数の低い低周波信号をインバータに入力している。
【００１３】
図１に示すように、半導体集積回路７０には、マルチプレクサ１、信号発生回路２、制御回路３、インバータＩＮＶ１、インバータＩＮＶ２、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、インバータＩＮＶｍ、２入力ＮＯＲ回路ＮＯＲ１、２入力ＮＯＲ回路ＮＯＲ（ｎ−１）、２入力ＮＯＲ回路ＮＯＲｎ、シフトレジスタＳＲ１、シフトレジスタＳＲ２、及びシフトレジスタＳＲｎが設けられる。
【００１４】
半導体集積回路７０は、ｍ個のインバータ、ｎ個の２入力ＮＯＲ回路、及びｎ個のシフトレジスタを有する。半導体集積回路７０は、例えば、メモリとシリアル入出力処理を行うシフトレジスタを有する半導体記憶装置である。
【００１５】
制御回路３は、入力信号としてのクロック信号Ｓｃｌｋが半導体集積回路７０の内部に供給されているときにディセーブル状態（例えば、“０”（ゼロ）の値）の制御信号Ｓｃｔを生成し、クロック信号Ｓｃｌｋが半導体集積回路７０の内部に供給されていないときにイネーブル状態（例えば、“１”の値）の制御信号Ｓｃｔを生成する。
【００１６】
ここで、通常動作にはクロック信号Ｓｃｌｋが半導体集積回路７０に供給される。クロック信号Ｓｃｌｋが半導体集積回路７０の内部に供給されていないときとは、半導体集積回路７０がスタンバイ時（スリープモード、セットアップなどを含む）やバーイン動作時などをいう。クロック信号Ｓｃｌｋは、制御信号Ｓｃｔがディセーブル状態のときにマルチプレクサ１、インバータＩＮＶ、及び２入力ＮＯＲ回路ＮＯＲを介してシフトレジスタＳＲに入力される（例えば、シフトレジスタＳＲｎの場合、マルチプレクサ１、インバータＩＮＶ１、及び２入力ＮＯＲ回路ＮＯＲ１を介して入力される）。クロック信号Ｓｃｌｋは、制御信号Ｓｃｔがイネーブル状態のときにシフトレジスタＳＲには入力されない（詳細は後述する）。
【００１７】
信号発生回路２は、制御信号Ｓｃｔが入力され、制御信号Ｓｃｔに基づいてクロック信号Ｓｃｌｋよりも周波数の低い信号（例えば、クロック信号Ｓｃｌｋよりも１／１０よりも低周波なクロック）である低周波信号Ｓｓｇを生成する。
【００１８】
マルチプレクサ１は、データセレクタとも呼称され、クロック信号Ｓｃｌｋ、低周波信号Ｓｓｇ、及び制御信号Ｓｃｔが入力される。マルチプレクサ１は、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のときにクロック信号ＳｃｌｋをノードＮ１から選択出力し、制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のときに低周波信号ＳｓｇをノードＮ１から選択出力する。
【００１９】
インバータＩＮＶ１は、マルチプレクサ１とインバータＩＮＶ２及び２入力ＮＯＲ回路ＮＯＲ１の間（ノードＮ１とノードＮ２の間）に設けられる。インバータＩＮＶ１は、マルチプレクサ１から出力される信号（ノードＮ１の信号）が入力され、この信号を反転した信号である信号Ｓｋｗ１をノードＮ２から出力する。
【００２０】
インバータＩＮＶ２は、ノードＮ２とノードＮ３の間に設けられ、インバータＩＮＶ１から出力される信号（ノードＮ２の信号）が入力され、この信号を反転した信号である図示しない信号Ｓｋｗ２をノードＮ３から出力する。
【００２１】
インバータＩＮＶ（ｍ−２）は、ノードＮ（ｍ−２）とノードＮ（ｍ−１）の間に設けられ、図示しないインバータＩＮＶ（ｍ−３）から出力される信号が入力され、この信号を反転した信号である信号Ｓｋｗ（ｎ−１）をノードＮ（ｍ−１）から出力する。
【００２２】
インバータＩＮＶ（ｍ−１）は、ノードＮ（ｍ−１）とノードＮｍの間に設けられ、インバータＩＮＶ（ｍ−２）から出力される信号が入力され、この信号を反転した信号である信号ＳｋｗｎをノードＮｍから出力する。
【００２３】
インバータＩＮＶｍは、ノードＮｍとノードＮ（ｍ＋１）の間に設けられ、インバータＩＮＶ（ｍ−１）から出力される信号が入力され、この信号を反転した信号である図示しない信号Ｓｋｗ（ｎ＋１）をノードＮ（ｍ＋１）から出力する。
【００２４】
ここでは、各ノード間にインバータＩＮＶを１段設けているが（例えば、ノードＮ１とノードＮ２の間にインバータＩＮＶ１）、代わりに奇数段（３段以上）構成のインバータを設けてもよい。
【００２５】
２入力ＮＯＲ回路ＮＯＲ１は、制御信号Ｓｃｔと信号Ｓｋｗ１が入力され、論理演算した信号である信号Ｓ１をシフトレジスタＳＲｎに出力する。具体的には、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき（半導体集積回路７０が通常動作のとき）、信号Ｓ１はクロック信号Ｓｃｌｋと同位相のクロック信号となる。制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき（半導体集積回路７０が通常動作以外のとき）、信号Ｓ１はＬｏｗレベル（０（ゼロ）の値）を維持し、シフトレジスタＳＲｎにはクロック信号Ｓｃｌｋが入力されない。
【００２６】
２入力ＮＯＲ回路ＮＯＲ（ｎ−１）は、制御信号Ｓｃｔと信号Ｓｋｗ（ｎ−１）が入力され、論理演算した信号である信号Ｓ（ｎ−１）をシフトレジスタＳＲ２に出力する。具体的には、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき（半導体集積回路７０が通常動作のとき）、信号Ｓ（ｎ−１）はクロック信号Ｓｃｌｋと同位相のクロック信号となる。制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき（半導体集積回路７０が通常動作以外のとき）、信号Ｓ（ｎ−１）はＬｏｗレベル（０（ゼロ）の値）を維持し、シフトレジスタＳＲ２にはクロック信号Ｓｃｌｋが入力されない。
【００２７】
２入力ＮＯＲ回路ＮＯＲｎは、制御信号Ｓｃｔと信号Ｓｋｗｎが入力され、論理演算した信号である信号ＳｎをシフトレジスタＳＲ１に出力する。具体的には、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき（半導体集積回路７０が通常動作のとき）、信号Ｓｎはクロック信号Ｓｃｌｋと同位相のクロック信号となる。制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき（半導体集積回路７０が通常動作以外のとき）、信号ＳｎはＬｏｗレベル（０（ゼロ）の値）を維持し、シフトレジスタＳＲ１にはクロック信号Ｓｃｌｋが入力されない。
【００２８】
つまり、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき、インバータＩＮＶ１、インバータＩＮＶ２、・・・、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、インバータＩＮＶｍ、シフトレジスタＳＲｎ、・・・、シフトレジスタＳＲ２、及びシフトレジスタＳＲ１は通常動作する。制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき、インバータＩＮＶ１、インバータＩＮＶ２、・・・、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、及びインバータＩＮＶｍは低周波数で動作するが、シフトレジスタＳＲｎ、・・・、シフトレジスタＳＲ２、及びシフトレジスタＳＲ１はクロック信号Ｓｃｌｋが入力されず、一定な値“０”（ゼロ）が入力されるので動作しない。
【００２９】
ｎ個のシフトレジスタ（ＳＲ１、ＳＲ２、・・・、ＳＲｎ）は縦続接続され、シリアル入力信号ＳｓｉがシフトレジスタＳＲ１に入力され、シリアルに信号処理が行われ、シリアル出力信号ＳｓｏがシフトレジスタＳＲｎから出力される。縦続接続されるｎ個のシフトレジスタ（ＳＲ１、ＳＲ２、・・・、ＳＲｎ）は、シリアル入出力動作する。
【００３０】
図２に示すように、シフトレジスタ（ＳＲ１、ＳＲ２、・・・、ＳＲｎ）には、それぞれ縦続接続される複数の信号処理部（信号処理部１１ａ、１１ｂ、１１ｃ、・・・）が設けられる。
【００３１】
１段目の信号処理部である信号処理部１１ａには、論理回路部１２ａとフリップフロップＦＦａが設けられる。
【００３２】
論理回路部１２ａは、複数の論理ゲート（例えば、３つの２入力ＡＮＤ回路）が設けられ、ロード信号Ｓｌｄ、シリアル入力信号Ｓｓｉ、及びメモリデータＭＤａが入力される。論理回路部１２ａは、ロード信号ＳｌｄがＨｉｇｈレベルのとき、図示しないメモリに記憶されるメモリデータＭＤａをフリップフロップＦＦａに出力し、ロード信号ＳｌｄがＬｏｗレベルのとき、シリアル入力信号Ｓｓｉｘ（シフトレジスタＳＲ１の場合、シリアル入力信号Ｓｓｉとなる）をフリップフロップＦＦａに出力する。フリップフロップＦＦａは、論理回路部１２ａから出力される信号をＤポートに入力し、クロック信号Ｓｃｌｋｘ（Ｓｘ）の立ち上がりエッジでＤポートのデータをラッチし、Ｑポートからラッチされたデータを出力する。ここで、クロック信号Ｓｃｌｋｘ（Ｓｘ）は、シフトレジスタＳＲ１の場合、制御信号がディセーブル状態のときの信号Ｓｎであるクロック信号となる。
【００３３】
２段目の信号処理部である信号処理部１１ｂには、論理回路部１２ｂとフリップフロップＦＦｂが設けられる。
【００３４】
論理回路部１２ｂは、複数の論理ゲート（例えば、３つの２入力ＡＮＤ回路）が設けられ、ロード信号Ｓｌｄ、フリップフロップＦＦａの出力信号、及びメモリデータＭＤｂが入力される。論理回路部１２ｂは、ロード信号ＳｌｄがＨｉｇｈレベルのとき、図示しないメモリに記憶されるメモリデータＭＤｂをフリップフロップＦＦｂに出力し、ロード信号ＳｌｄがＬｏｗレベルのとき、フリップフロップＦＦａのＱポートから出力される信号をフリップフロップＦＦｂに出力する。フリップフロップＦＦｂは、論理回路部１２ｂから出力される信号をＤポートに入力し、クロック信号Ｓｃｌｋｘ（Ｓｘ）の立ち上がりエッジでＤポートのデータをラッチし、Ｑポートからラッチされたデータを出力する。
【００３５】
３段目の信号処理部である信号処理部１１ｃには、論理回路部１２ｃとフリップフロップＦＦｃが設けられる。
【００３６】
論理回路部１２ｃは、複数の論理ゲート（例えば、３つの２入力ＡＮＤ回路）が設けられ、ロード信号Ｓｌｄ、フリップフロップＦＦｂの出力信号、及びメモリデータＭＤｃが入力される。論理回路部１２ｃは、ロード信号ＳｌｄがＨｉｇｈレベルのとき、図示しないメモリに記憶されるメモリデータＭＤｃをフリップフロップＦＦｃに出力し、ロード信号ＳｌｄがＬｏｗレベルのとき、フリップフロップＦＦｂのＱポートから出力される信号をフリップフロップＦＦｃに出力する。フリップフロップＦＦｃは、論理回路部１２ｃから出力される信号をＤポートに入力し、クロック信号Ｓｃｌｋｘ（Ｓｘ）の立ち上がりエッジでＤポートのデータをラッチし、Ｑポートからラッチされたデータを出力する。
【００３７】
図３に示すように、比較例の半導体集積回路９０には、インバータＩＮＶ１、インバータＩＮＶ２、インバータＩＮＶ３、インバータＩＮＶ（ｋ−３）、インバータＩＮＶ（ｋ−２）、インバータＩＮＶ（ｋ−１）、インバータＩＮＶｋ、シフトレジスタＳＲ１、シフトレジスタＳＲ２、及びシフトレジスタＳＲｎが設けられる。
【００３８】
比較例の半導体集積回路９０は、縦続接続されるｋ個のインバータと縦続接続されるｎ個のシフトレジスタを有する。比較例の半導体集積回路９０は、例えば、メモリとシリアル入出力処理を行うシフトレジスタを有する半導体記憶装置である。
【００３９】
インバータＩＮＶ１は、入力信号であるクロック信号Ｓｃｌｋが入力され、この信号を反転した信号を出力する。インバータＩＮＶ２は、インバータＩＮＶ１から出力される信号が入力され、この信号を反転した信号であるクロック信号Ｓｃｌｋ１（クロック信号Ｓｃｌｋと同位相の信号）をノードＮＡ２から出力する。インバータＩＮＶ３は、インバータＩＮＶ２から出力されるクロック信号Ｓｃｌｋ１が入力され、この信号を反転した信号を出力する。
【００４０】
インバータＩＮＶ（ｋ−３）は、図示しないインバータＩＮＶ（ｋ−４）から出力される信号が入力され、この信号を反転した信号であるクロック信号Ｓｃｌｋ（ｎ−１）（クロック信号Ｓｃｌｋと同位相の信号）をノードＮＡ（ｋ−２）から出力する。インバータＩＮＶ（ｋ−２）は、インバータＩＮＶ（ｋ−３）から出力されるクロック信号Ｓｃｌｋ（ｎ−１）が入力され、この信号を反転した信号を出力する。インバータＩＮＶ（ｋ−１）は、インバータＩＮＶ（ｋ−２）から出力される信号が入力され、この信号を反転した信号であるクロック信号Ｓｃｌｋｎ（クロック信号Ｓｃｌｋと同位相の信号）をノードＮＡｋから出力する。インバータＩＮＶｋは、インバータＩＮＶ（ｋ−１）から出力されるクロック信号Ｓｃｌｋｎが入力され、この信号を反転した信号を出力する。
【００４１】
比較例の半導体集積回路９０では、インバータＩＮＶ１にクロック信号Ｓｃｌｋが供給されるとき通常動作するが、スタンバイ時やバーイン動作時などクロック信号Ｓｃｌｋが供給されないとき、インバータＩＮＶ１、インバータＩＮＶ２、インバータＩＮＶ３、インバータＩＮＶ（ｋ−３）、インバータＩＮＶ（ｋ−２）、インバータＩＮＶ（ｋ−１）、及びインバータＩＮＶｋの入力側の電位状態は外部から設定されない。
【００４２】
次に、ＮＢＴＩモード起因によるＰｃｈ  ＭＯＳトランジスタの劣化について、図４及び図５を参照して説明する。図４はＮＢＴＩモード起因によるＰｃｈ  ＭＯＳトランジスタのＶｔｈ劣化によって発生するクロック信号波形の変化を説明する図、図５は電源電圧とＰｃｈ  ＭＯＳトランジスタのＶｔｈ変化の関係を示す図である。
【００４３】
クロック信号Ｓｃｌｋが入力される多段構成のインバータチェーン（例えば、２ｎ段構成）の場合、図４（ａ）に示すように、インバータチェーンに電源電圧Ｖｄｄが供給され、１段目のインバータにクロック信号Ｓｃｌｋ（ここでは、ハイレベル期間ＴＨとローレベル期間ＴＬが同一なデユーティー５０％、５０％のクロック信号とする）が入力されるイニシャル時では、インバータチェーンを構成するＰｃｈ絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタ或いはＭＩＳトランジスタとも呼称される）とＮｃｈ絶縁ゲート型電界効果トランジスタにＢＴＩ（Bias  Temperature  Instability  バイアス温度不安定性）による絶縁ゲート型電界効果トランジスタのＶｔｈ（閾値電圧）シフトに代表されるトランジスタ特性の劣化がない。
【００４４】
このため、最終段である２ｎ段目のインバータから出力されるクロック信号Ｓｃｌｋ２ｎは、クロック信号Ｓｃｌｋと同位相で、且つデユーティー５０％、５０％のクロック信号である。なお、同位相とはインバータの遅延分だけクロック信号Ｓｃｌｋ２ｎが信号遅延するという意味である。
【００４５】
次に、多段構成のインバータチェーンに電源電圧Ｖｄｄが供給され、１段目のインバータの入力側に長期間Ｈｉｇｈレベルの電圧が印加された場合を考える（図４（ｂ）の場合）。この場合、奇数段目のインバータのＮｃｈ絶縁ゲート電界効果トランジスタがオン状態を維持し、偶数段目のＰｃｈ絶縁ゲート電界効果トランジスタがオン状態を維持する。
【００４６】
奇数段目のインバータのＮｃｈ絶縁ゲート電界効果トランジスタでは、ゲートがＨｉｇｈレベル、ソース及びドレインはＬｏｗレベルとなるのでＰＢＴＩ（Positive  Temperature  Instability  正バイアス温度不安定性）によるＶｔｈ（閾値電圧）シフトが発生する。一方、偶数段目のインバータのＰｃｈ絶縁ゲート電界効果トランジスタでは、ゲートがＬｏｗレベル、ソース及びドレインがＨｉｇｈレベルとなるのでＮＢＴＩ（Negative  Temperature  Instability  負バイアス温度不安定性）によるＶｔｈシフトが発生（｜Ｖｔｈ｜の増大）する。半導体集積回路７０や比較例の半導体集積回路９０を構成する微細化された絶縁ゲート電解効果トランジスタでは、ＮＢＴＩとＰＢＴＩの関係が、
NBTI＞＞PBTI・・・・・・・・・・・・・・・式（１）
で表され、ＮＢＴＩによるＰｃｈ絶縁ゲート電界効果トランジスタのＶｔｈシフトが支配的となる。
【００４７】
このため、図４（ｂ）に示すように、最終段である２ｎ段目のインバータから出力されるクロック信号Ｓｃｌｋ２ｎは、ハイレベル期間ＴＨがローレベル期間ＴＬよりも大幅に減少し、デューティ比が大幅に変化する。クロック信号Ｓｃｌｋ２ｎのデューティ比が大幅に変化すると、この信号を基準信号とする論理ゲートなどの組み合わせ回路やフリップフロップなどの順序回路では、特性マージンの劣化や特性不良が発生する。
【００４８】
続いて、多段構成のインバータチェーンに電源電圧Ｖｄｄが供給され、１段目のインバータの入力側に長期間Ｌｏｗレベルの電圧が印加された場合を考える（図４（ｃ）の場合）。この場合、奇数段目のインバータのＰｃｈ絶縁ゲート電界効果トランジスタがオン状態を維持し、偶数段目のＮｃｈ絶縁ゲート電界効果トランジスタがオン状態を維持する。
【００４９】
奇数段目のインバータのＰｃｈ絶縁ゲート電界効果トランジスタでは、ゲートがＬｏｗレベル、ソース及びドレインはＨｉｇｈレベルとなるのでＮＢＴＩによるＶｔｈ（閾値電圧）シフトが発生する。一方、偶数段目のインバータのＮｃｈ絶縁ゲート電界効果トランジスタでは、ゲートがＨｉｇｈレベル、ソース及びドレインがＬｏｗレベルとなるのでＰＢＴＩによるＶｔｈシフトが発生する。半導体集積回路７０及び比較例の半導体集積回路９０を構成する微細化絶縁ゲート電解効果トランジスタでは、ＮＢＴＩによるＰｃｈ絶縁ゲート電界効果トランジスタのＶｔｈシフトが支配的である。
【００５０】
このため、図４（ｃ）に示すように、最終段である２ｎ段目のインバータから出力されるクロック信号Ｓｃｌｋ２ｎは、ハイレベル期間ＴＨがローレベル期間ＴＬよりも大幅に増加し、デューティ比が大幅に変化する。クロック信号Ｓｃｌｋ２ｎのデューティ比が大幅に変化すると、クロック信号を基準信号とする論理ゲートなどの組み合わせ回路やフリップフロップなどの順序回路では、特性マージンの劣化や特性不良が発生する。
【００５１】
図５に示すように、比較例の半導体集積回路９０のインバータチェーンでは、電源電圧Ｖｄｄが供給されるスタンバイ時やバーインテスト時、クロック信号Ｓｃｌｋが供給されずに１段目のインバータＩＮＶ１に任意の一定電圧（Ｈｉｇｈレベル或いはＬｏｗレベルの電圧など）が印加され続ける。
【００５２】
この結果、電源電圧ＶｄｄとＰｃｈ絶縁ゲート電界効果トランジスタのＮＢＴＩによるＶｔｈシフト（ΔＶｔｈ）の関係で表されるＰＡＳＳ領域が高電源電圧側に偏る。図中の破線がＰＡＳＳ領域とＦＡＩＬ領域の境界を示す線であり、図中右側がＰＡＳＳ領域であり、図中左側がＦＡＩＬ領域である。
【００５３】
例えば電源電圧Ｖｄｄが０．９Ｖの場合、比較例の半導体集積回路９０では、Ｐｃｈ絶縁ゲート電界効果トランジスタのＮＢＴＩによるＶｔｈシフト（ΔＶｔｈ）が２０ｍＶ以上になるとＦＡＩＬとなる。また、例えば１０年の品質保証レベルであるΔＶｔｈ＝３８ｍＶと接する点が０．９５Ｖと比較的高電源電圧側となる。上記値は、インバータ列に電源電圧Ｖｄｄが供給され、クロック信号Ｓｃｌｋが供給されないときに、発生するＰｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの影響が大きく加味されたものである。
【００５４】
一方、本実施例の半導体集積回路７０では、電源電圧Ｖｄｄが供給されるスタンバイ時やバーインテスト時、半導体集積回路７０のインバータチェーンにはクロック信号Ｓｃｌｋよりも周波数の低い低周波信号が供給され、インバータを構成するＰｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタはオン・オフ動作を繰り返す。任意の一定電圧がインバータを構成するＰｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタに印加され続けることはない。
【００５５】
この結果、電源電圧ＶｄｄとＰｃｈ絶縁ゲート電界効果トランジスタのＮＢＴＩによるＶｔｈシフト（ΔＶｔｈ）の関係で表されるＰＡＳＳ領域が低電源電圧側まで延長され、ＰＡＳＳ領域が拡大される。図中の実線がＰＡＳＳ領域とＦＡＩＬ領域の境界を示す線である。
【００５６】
例えば電源電圧Ｖｄｄが０．９Ｖの場合、半導体集積回路７０では、Ｐｃｈ絶縁ゲート電界効果トランジスタのＮＢＴＩによるＶｔｈシフト（ΔＶｔｈ）が１００ｍＶ以上になるとＦＡＩＬとなり、比較例の半導体集積回路９０よりも８０ｍＶ改善される。また、例えば１０年の品質保証レベルであるΔＶｔｈ＝３８ｍＶと接する点が０．７Ｖと比較例の半導体集積回路９０よりも０．２５Ｖ改善され、低電源電圧側にシフトする。
【００５７】
上述したように、本実施例の半導体集積回路では、マルチプレクサ１、信号発生回路２、制御回路３、ｍ個のインバータＩＮＶ１乃至ｍ列、ｎ個の２入力ＮＯＲ回路ＮＯＲ１乃至ｎ、縦続接続されるｎ個の２シフトレジスタＳＲ１乃至ｎが設けられる。制御回路３は、クロック信号Ｓｃｌｋが供給される通常動作のときにディセーブル状態の制御信号Ｓｃｔを生成し、電源電圧Ｖｄｄが供給され、クロック信号Ｓｃｌｋが供給されない通常動作以外のときにイネーブル状態の制御信号Ｓｃｔを生成する。マルチプレクサ１は、クロック信号Ｓｃｌｋと信号発生器２から出力される低周波信号Ｓｓｇが入力され、制御信号Ｓｃｔがディセーブル状態の時インバータＩＮＶ１乃至ｍ列にクロック信号Ｓｃｌｋを供給し、制御信号Ｓｃｔがイネーブル状態の時インバータＩＮＶ１乃至ｍ列に低周波信号Ｓｓｇを供給する。
【００５８】
このため、電源電圧Ｖｄｄが供給され、クロック信号Ｓｃｌｋが供給されない通常動作以外の時、インバータＩＮＶ１乃至ｍ列を構成するＰｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタが低速でオン・オフ動作し、Ｐｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに一定な電圧が長期間印加されることがない。このため、ＮＢＴＩによるＰｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。また、ＰＢＴＩによるＮｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。したがって、ＢＴＩ起因による半導体集積回路７０の特性劣化、動作不良などを低減することができ、半導体集積回路７０の信頼性を大幅に向上させることができる。
【００５９】
なお、本実施例では、インバータＩＮＶ１乃至ｍ列にクロック信号Ｓｃｌｋを入力させているが、必ずしもこれに限定されるものではない。例えば、データ処理されたデータ信号や発振信号などを入力信号として入力させた場合でも適用することができる。また、クロック信号ＳｃｌｋとシフトレジスタＳＲに入力されるクロック信号の位相を合わせているが、必ずしもこれに限定されるものではない。例えば、クロック信号Ｓｃｌｋの逆位相のクロック信号をシフトレジスタＳＲに入力させてもよい。この場合インバータは偶数段構成となる。
【実施例２】
【００６０】
次に、本発明の実施例２に係る半導体集積回路について、図面を参照して説明する。図６は半導体集積回路を示す回路図、図７はカウンタの動作を説明する図である。本実施例では、インバータにクロック信号が入力されないとき毎に１或いは０（ゼロ）の信号を交互にインバータに入力している。
【００６１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６２】
図６に示すように、半導体集積回路７１には、マルチプレクサ１、制御回路３、カウンタ４、インバータＩＮＶ１、インバータＩＮＶ２、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、インバータＩＮＶｍ、２入力ＮＯＲ回路ＮＯＲ１、２入力ＮＯＲ回路ＮＯＲ（ｎ−１）、２入力ＮＯＲ回路ＮＯＲｎ、シフトレジスタＳＲ１、シフトレジスタＳＲ２、及びシフトレジスタＳＲｎが設けられる。
【００６３】
半導体集積回路７１は、ｍ個のインバータ、ｎ個の２入力ＮＯＲ回路、及びｎ個のシフトレジスタを有する。半導体集積回路７１は、例えば、メモリとシリアル入出力処理を行うシフトレジスタを有する半導体記憶装置である。通常動作のときにクロック信号Ｓｃｌｋが半導体集積回路７１に供給される。
【００６４】
半導体集積回路７１では、制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき、実施例１と同様にクロック信号がシフトレジスタＳＲｎ、・・・、ＳＲ２、ＳＲ１に入力されない。また後述するカウント信号ＳｃｎｔもシフトレジスタＳＲｎ、・・・、ＳＲ２、ＳＲ１に入力されず、一定な値“０”（ゼロ）がシフトレジスタＳＲｎ、・・・、ＳＲ２、ＳＲ１に入力される。
【００６５】
カウンタ４は、制御信号Ｓｃｔが入力され、制御信号Ｓｃｔに基づいてクロック信号Ｓｃｌｋが供給されないとき毎に１或いは０（ゼロ）の値を交互にカウント信号Ｓｃｎｔとして生成する。ここで、クロック信号Ｓｃｌｋが供給されないとき毎とは、クロック信号Ｓｃｌｋが半導体集積回路７１に供給されて通常動作された後、クロック信号Ｓｃｌｋの供給が一定期間停止され、その後再度クロック信号Ｓｃｌｋが供給され、次にクロック信号Ｓｃｌｋの供給が一定期間停止され、この手順が繰り返されることを言う。
【００６６】
マルチプレクサ１は、データセレクタとも呼称され、クロック信号Ｓｃｌｋ、カウント信号Ｓｃｎｔ、及び制御信号Ｓｃｔが入力される。マルチプレクサ１は、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のときにクロック信号ＳｃｌｋをノードＮ１から選択出力し、制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のときにカウント信号ＳｃｎｔをノードＮ１から選択出力する。
【００６７】
具体的には、図７に示すように、半導体集積回路７１が１回目の通常動作（制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）後、制御信号Ｓｃｔが１回目のイネーブル状態（例えば、“１”の値）のときにカウンタ４は“１”の値のカウント信号Ｓｃｎｔをマルチプレクサ１に出力する。制御信号Ｓｃｔが１回目のイネーブル状態（例えば、“１”の値）とき、奇数番目のノードが“１”、偶数番目のノードが“０”となる（例えばノードＮ２の信号Ｓｋｗ１が“０”）。
【００６８】
次に、半導体集積回路７１が２回目の通常動作（制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）後、制御信号Ｓｃｔが２回目のイネーブル状態（例えば、“１”の値）のときにカウンタ４は“０”の値のカウント信号Ｓｃｎｔをマルチプレクサ１に出力する。制御信号Ｓｃｔが２回目のイネーブル状態（例えば、“１”の値）とき、奇数番目のノードが“０”、偶数番目のノードが“１”となる（例えばノードＮ２の信号Ｓｋｗ１が“１”）。
【００６９】
続いて、半導体集積回路７１が３回目の通常動作（制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）後、制御信号Ｓｃｔが３回目のイネーブル状態（例えば、“１”の値）のときにカウンタ４は“１”の値のカウント信号Ｓｃｎｔをマルチプレクサ１に出力する。制御信号Ｓｃｔが３回目のイネーブル状態（例えば、“１”の値）とき、奇数番目のノードが“１”、偶数番目のノードが“０”となる（例えばノードＮ２の信号Ｓｋｗ１が“０”）。
【００７０】
そして、半導体集積回路７１が４回目の通常動作（制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）後、制御信号Ｓｃｔが４回目のイネーブル状態（例えば、“１”の値）のときにカウンタ４は“０”の値のカウント信号Ｓｃｎｔをマルチプレクサ１に出力する。制御信号Ｓｃｔが４回目のイネーブル状態（例えば、“１”の値）とき、奇数番目のノードが“０”、偶数番目のノードが“１”となる（例えばノードＮ２の信号Ｓｋｗ１が“１”）。
【００７１】
これ以降、イネーブル状態の制御信号Ｓｃｔが更新される毎にカウント信号Ｓｃｎｔの信号の値が“１”或いは“０”に交互に変化する。
【００７２】
上述したように、本実施例の半導体集積回路では、マルチプレクサ１、制御回路３、カウンタ４、ｍ個のインバータＩＮＶ１乃至ｍ列、ｎ個の２入力ＮＯＲ回路ＮＯＲ１乃至ｎ、縦続接続されるｎ個の２シフトレジスタＳＲ１乃至ｎが設けられる。制御回路３は、クロック信号Ｓｃｌｋが供給される通常動作のときにディセーブル状態の制御信号Ｓｃｔを生成し、電源電圧Ｖｄｄが供給され、クロック信号Ｓｃｌｋが供給されない通常動作以外のときにイネーブル状態の制御信号Ｓｃｔを生成する。カウンタ４は、クロック信号Ｓｃｌｋが供給されないとき毎に１或いは０（ゼロ）の値を交互にカウント信号Ｓｃｎｔとして生成する。マルチプレクサ１は、クロック信号Ｓｃｌｋとカウント信号Ｓｃｎｔが入力され、制御信号Ｓｃｔがディセーブル状態の時インバータＩＮＶ１乃至ｍ列にクロック信号Ｓｃｌｋを供給し、制御信号Ｓｃｔがイネーブル状態の時インバータＩＮＶ１乃至ｍ列にカウント信号Ｓｃｎｔを供給する。
【００７３】
このため、電源電圧Ｖｄｄが供給され、クロック信号が供給されない通常動作以外の時、クロック信号Ｓｃｌｋが供給されないとき毎に、インバータＩＮＶ１乃至ｍ列を構成する偶数段或いは奇数段のＰｃｈ絶縁ゲート型電界効果トランジスタと奇数段或いは偶数段のＮｃｈ絶縁ゲート型電界効果トランジスタとが交互にオンし、Ｐｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに一定な電圧が長期間印加されることがない。このため、ＮＢＴＩによるＰｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。また、ＰＢＴＩによるＮｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。したがって、ＢＴＩ起因による半導体集積回路７１の特性劣化、動作不良などを低減することができ、半導体集積回路７１の信頼性を大幅に向上させることができる。
【実施例３】
【００７４】
次に、本発明の実施例３に係る半導体集積回路について、図面を参照して説明する。図８は半導体集積回路を示す回路図である。本実施例では、インバータにクロック信号が入力されないとき、インバータへの電源電圧の供給を停止している。
【００７５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７６】
図８に示すように、半導体集積回路７２には、制御回路３、電源回路５、インバータＩＮＶ１、インバータＩＮＶ２、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、インバータＩＮＶｍ、２入力ＮＯＲ回路ＮＯＲ１、２入力ＮＯＲ回路ＮＯＲ（ｎ−１）、２入力ＮＯＲ回路ＮＯＲｎ、シフトレジスタＳＲ１、シフトレジスタＳＲ２、及びシフトレジスタＳＲｎが設けられる。
【００７７】
半導体集積回路７２は、ｍ個のインバータ、ｎ個の２入力ＮＯＲ回路、及びｎ個のシフトレジスタを有する。半導体集積回路７２は、例えば、メモリとシリアル入出力処理を行うシフトレジスタを有する半導体記憶装置である。
【００７８】
電源回路５は、制御信号Ｓｃｔが入力される。電源回路５は、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき、ｍ個の縦続接続されるインバータＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶ（ｍ−２）、ＩＮＶ（ｍ−１）、ＩＮＶｍに電源電圧Ｖｄｄである電圧Ｖａｐをそれぞれ供給し、制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき、ｍ個の縦続接続されるインバータＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶ（ｍ−２）、ＩＮＶ（ｍ−１）、ＩＮＶｍへの電圧Ｖａｐの供給を停止する。
【００７９】
つまり、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき、インバータＩＮＶ１、インバータＩＮＶ２、・・・、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、インバータＩＮＶｍ、シフトレジスタＳＲｎ、・・・、シフトレジスタＳＲ２、及びシフトレジスタＳＲ１は通常動作する。制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき、ｍ個の縦続接続されるインバータＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶ（ｍ−２）、ＩＮＶ（ｍ−１）、ＩＮＶｍは動作を停止し、シフトレジスタＳＲｎ、・・・、シフトレジスタＳＲ２、及びシフトレジスタＳＲ１はクロック信号Ｓｃｌｋが入力されず、一定な値“０”（ゼロ）が入力されるので動作せず、しかも誤動作しない。
【００８０】
上述したように、本実施例の半導体集積回路では、制御回路３、電源回路５、ｍ個のインバータＩＮＶ１乃至ｍ列、ｎ個の２入力ＮＯＲ回路ＮＯＲ１乃至ｎ、縦続接続されるｎ個の２シフトレジスタＳＲ１乃至ｎが設けられる。制御回路３は、クロック信号Ｓｃｌｋが供給される通常動作のときにディセーブル状態の制御信号Ｓｃｔを生成し、電源電圧Ｖｄｄが供給され、クロック信号Ｓｃｌｋが供給されない通常動作以外のときにイネーブル状態の制御信号Ｓｃｔを生成する。電源回路５は、制御信号Ｓｃｔがディセーブル状態のときにｍ個のインバータＩＮＶ１乃至ｍ列に電源電圧Ｖｄｄである電圧Ｖａｐを供給し、制御信号Ｓｃｔがイネーブル状態のときにｍ個のインバータＩＮＶ１乃至ｍ列への電圧Ｖａｐの供給を停止する。
【００８１】
このため、通常動作以外の時、インバータＩＮＶ１乃至ｍ列を構成するＰｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタがオフし、電源電圧Ｖｄｄが供給されず、且つＰｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタに一定な電圧が長期間印加されることがない。このため、ＮＢＴＩによるＰｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。また、ＰＢＴＩによるＮｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。したがって、ＢＴＩ起因による半導体集積回路７２の特性劣化、動作不良などを低減することができ、半導体集積回路７２の信頼性を大幅に向上させることができる。
【実施例４】
【００８２】
次に、本発明の実施例４に係る半導体集積回路について、図面を参照して説明する。図９は半導体集積回路を示す回路図である。本実施例では、インバータにクロック信号が入力されないとき、クロック信号よりも周波数の低い低周波信号をインバータに入力し、且つインバータに供給される電源電圧を低くしている。
【００８３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８４】
図９に示すように、半導体集積回路７３には、マルチプレクサ１、信号発生回路２、制御回路３、電源回路５、インバータＩＮＶ１、インバータＩＮＶ２、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、インバータＩＮＶｍ、２入力ＮＯＲ回路ＮＯＲ１、２入力ＮＯＲ回路ＮＯＲ（ｎ−１）、２入力ＮＯＲ回路ＮＯＲｎ、シフトレジスタＳＲ１、シフトレジスタＳＲ２、及びシフトレジスタＳＲｎが設けられる。
【００８５】
半導体集積回路７３は、ｍ個のインバータ、ｎ個の２入力ＮＯＲ回路、及びｎ個のシフトレジスタを有する。半導体集積回路７３は、例えば、メモリとシリアル入出力処理を行うシフトレジスタを有する半導体記憶装置である。
【００８６】
電源回路５は、制御信号Ｓｃｔが入力される。電源回路５は、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき、ｍ個の縦続接続されるインバータＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶ（ｍ−２）、ＩＮＶ（ｍ−１）、ＩＮＶｍに電源電圧Ｖｄｄである電圧Ｖａｐをそれぞれ供給し、制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき、ｍ個の縦続接続されるインバータＩＮＶ１、ＩＮＶ２、・・・、ＩＮＶ（ｍ−２）、ＩＮＶ（ｍ−１）、ＩＮＶｍに電源電圧Ｖｄｄよりも低い電圧である電圧Ｖａｐａをそれぞれ供給する。
【００８７】
制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき、インバータＩＮＶ１、インバータＩＮＶ２、・・・、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、インバータＩＮＶｍ、シフトレジスタＳＲｎ、・・・、シフトレジスタＳＲ２、及びシフトレジスタＳＲ１は通常動作する。
【００８８】
制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき、インバータＩＮＶ１、インバータＩＮＶ２、・・・、インバータＩＮＶ（ｍ−２）、インバータＩＮＶ（ｍ−１）、及びインバータＩＮＶｍは低電源電圧及び低周波信号により、低速度で且つ低消費電力動作をする。制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき、シフトレジスタＳＲｎ、・・・、シフトレジスタＳＲ２、及びシフトレジスタＳＲ１はクロック信号Ｓｃｌｋが入力されず、一定な値“０”（ゼロ）が入力されるので動作せず、誤動作を発生しない。
【００８９】
上述したように、本実施例の半導体集積回路では、マルチプレクサ１、信号発生回路２、制御回路３、電源回路５、ｍ個のインバータＩＮＶ１乃至ｍ列、ｎ個の２入力ＮＯＲ回路ＮＯＲ１乃至ｎ、縦続接続されるｎ個の２シフトレジスタＳＲ１乃至ｎが設けられる。制御回路３は、クロック信号Ｓｃｌｋが供給される通常動作のときにディセーブル状態の制御信号Ｓｃｔを生成し、電源電圧Ｖｄｄが供給され、クロック信号Ｓｃｌｋが供給されない通常動作以外のときにイネーブル状態の制御信号Ｓｃｔを生成する。電源回路５は、制御信号Ｓｃｔがディセーブル状態のときにｍ個のインバータＩＮＶ１乃至ｍ列に電源電圧Ｖｄｄである電圧Ｖａｐを供給し、制御信号Ｓｃｔがイネーブル状態のときに電圧Ｖａｐよりも低電圧の電圧Ｖａｐａを供給する。マルチプレクサ１は、クロック信号Ｓｃｌｋと信号発生器２から出力される低周波信号Ｓｓｇが入力され、制御信号Ｓｃｔがディセーブル状態の時インバータＩＮＶ１乃至ｍ列にクロック信号Ｓｃｌｋを供給し、制御信号Ｓｃｔがイネーブル状態の時インバータＩＮＶ１乃至ｍ列に低周波信号Ｓｓｇを供給する。
【００９０】
このため、通常動作以外の時、インバータＩＮＶ１乃至ｍ列を構成するＰｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタが低速及び低電圧でオン・オフ動作し、Ｐｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに一定な電圧が長期間印加されることがない。このため、ＮＢＴＩによるＰｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。また、ＰＢＴＩによるＮｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。したがって、ＢＴＩ起因による半導体集積回路７３の特性劣化、動作不良などを低減することができ、半導体集積回路７３の信頼性を大幅に向上させることができる。
【実施例５】
【００９１】
次に、本発明の実施例５に係る半導体集積回路について、図面を参照して説明する。図１０はＡ／Ｄ変換器を示す回路図、図１１は半導体集積回路としてのＴＤＣを示す回路図、図１２は遅延回路を示す回路図である。本実施例では、ＴＤＣの遅延回路にクロック信号が入力されないとき、クロック信号よりも周波数の低い低周波信号を遅延回路に入力している。本実施例では、アナログ処理を行っている。
【００９２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００９３】
図１０に示すように、Ａ／Ｄ変換器８０には、信号発生器６、コンパレータ７、ＴＤＣ８、及びエンコーダ９が設けられる。Ａ／Ｄ変換器８０は、ＴＤＣ（Time  to  Digital  Converter）８を用いた時間分解能型Ａ／Ｄ変換器である。Ａ／Ｄ変換器８０では、信号発生器６で生成されるリファレンス信号である基準余弦波信号Ｓｒｅｆと時間分解能の高いＴＤＣ８を用いて高速サンプリング処理を行う。
【００９４】
信号発生器６は、例えばΣΔＤ／Ａ変換器などから構成され、コンパレータ７と低電位側電源（接地電位）Ｖｓｓの間に設けられ、基準余弦波信号Ｓｒｅｆをコンパレータ７に出力する。
【００９５】
コンパレータ７は、信号発生器６とＴＤＣ８の間に設けられ、アナログ信号である入力信号Ｓｉｎと基準余弦波信号Ｓｒｅｆが入力され、電圧を時間軸上の信号に変換したコンパレータ出力信号ＳｃｏをＴＤＣ８に出力する。
【００９６】
半導体集積回路としてのＴＤＣ８は、コンパレータ７とエンコーダ９の間に設けられ、コンパレータ出力信号Ｓｃｏとクロック信号Ｓｃｌｋが入力され、時間軸上の信号をデジタル処理し、デジタル出力信号Ｓｄ１乃至Ｓｄｎをエンコーダ９に出力する。ここでは、ＴＤＣ８をＡ／Ｄ変換器８０に適用しているが、すべてデジタル処理するＡＤＰＬＬ（All  Digital  Phase  locked  Loop）回路の位相比較器や変復調回路などにも適用することができる。
【００９７】
図１１に示すように、ＴＤＣ８には、マルチプレクサ１、信号発生回路２、制御回路３、遅延回路ＩＮＶＣ１、遅延回路ＩＮＶＣ２、遅延回路ＩＮＶＣ３、遅延回路ＩＮＶＣ４、遅延回路ＩＮＶＣ５、２入力ＮＯＲ回路ＮＯＲ１、２入力ＮＯＲ回路ＮＯＲ２、２入力ＮＯＲ回路ＮＯＲ３、２入力ＮＯＲ回路ＮＯＲ４、フリップフロップＦＦ１、フリップフロップＦＦ２、フリップフロップＦＦ３、及びフリップフロップＦＦ４が設けられる。ＴＤＣ８は、すべてを図示していないが遅延回路ＩＮＶＣ、２入力ＮＯＲ回路ＮＯＲ、及びフリップフロップＦＦがそれぞれｎ個配置される。
【００９８】
図１２に示すように、遅延回路ＩＮＶＣ１乃至ｎには、それぞれ奇数段のインバータが設けられ、入力されるクロック信号を一定な時間だけ遅延させる。遅延回路ＩＮＶＣ１乃至ｎの遅延時間は、ＴＤＣ８に要求される時間分解能により適宜設定される。
【００９９】
遅延回路ＩＮＶＣ１は、マルチプレクサ１と遅延回路ＩＮＶＣ２及び２入力ＮＯＲ回路ＮＯＲ１の間（ノードＮ１とノードＮ２の間）に設けられる。遅延回路ＩＮＶＣ１は、マルチプレクサ１から出力される信号（ノードＮ１の信号）が入力され、この信号を所定時間遅延させた信号である信号Ｓｋｗａ１をノードＮ２から出力する。遅延回路ＩＮＶＣ１は、制御信号Ｓｃｔがディセーブル状態（例えば、“０”（ゼロ）の値）のとき（Ａ／Ｄ変換器８０が通常動作のとき）、クロック信号Ｓｃｌｋが入力され、制御信号Ｓｃｔがイネーブル状態（例えば、“１”の値）のとき（Ａ／Ｄ変換器８０が通常動作以外のとき）、クロック信号Ｓｃｌｋよりも１／１０以上周波数の低い低周波信号Ｓｓｇが入力される。
【０１００】
遅延回路ＩＮＶＣ２は、ノードＮ２とノードＮ３の間に設けられ、遅延回路ＩＮＶＣ１から出力される信号（ノードＮ２の信号）が入力され、この信号を所定時間遅延させた信号である信号Ｓｋｗａ２をノードＮ３から出力する。遅延回路ＩＮＶＣ２は、制御信号Ｓｃｔがディセーブル状態のとき、信号遅延されたクロック信号Ｓｃｌｋが入力され、制御信号Ｓｃｔがイネーブル状態のとき、信号遅延された低周波信号Ｓｓｇが入力される。
【０１０１】
遅延回路ＩＮＶＣ３は、ノードＮ３とノードＮ４の間に設けられ、遅延回路ＩＮＶＣ２から出力される信号（ノードＮ３の信号）が入力され、この信号を所定時間遅延させた信号である信号Ｓｋｗａ３をノードＮ４から出力する。遅延回路ＩＮＶＣ３は、制御信号Ｓｃｔがディセーブル状態のとき、信号遅延されたクロック信号Ｓｃｌｋが入力され、制御信号Ｓｃｔがイネーブル状態のとき、信号遅延された低周波信号Ｓｓｇが入力される。
【０１０２】
遅延回路ＩＮＶＣ４は、ノードＮ４とノードＮ５の間に設けられ、遅延回路ＩＮＶＣ３から出力される信号（ノードＮ４の信号）が入力され、この信号を所定時間遅延させた信号である信号Ｓｋｗａ４をノードＮ５から出力する。遅延回路ＩＮＶＣ４は、制御信号Ｓｃｔがディセーブル状態のとき、信号遅延されたクロック信号Ｓｃｌｋが入力され、制御信号Ｓｃｔがイネーブル状態のとき、信号遅延された低周波信号Ｓｓｇが入力される。
【０１０３】
遅延回路ＩＮＶＣ５は、ノードＮ５とノードＮ６の間に設けられ、遅延回路ＩＮＶＣ４から出力される信号（ノードＮ５の信号）が入力され、この信号を所定時間遅延させた信号である図示しない信号Ｓｋｗａ５をノードＮ６から出力する。遅延回路ＩＮＶＣ５は、制御信号Ｓｃｔがディセーブル状態のとき、信号遅延されたクロック信号Ｓｃｌｋが入力され、制御信号Ｓｃｔがイネーブル状態のとき、信号遅延された低周波信号Ｓｓｇが入力される。
【０１０４】
２入力ＮＯＲ回路ＮＯＲ１は、制御信号Ｓｃｔと信号Ｓｋｗａ１が入力され、論理演算した信号である信号Ｓ１をフリップフロップＦＦ１に出力する。制御信号Ｓｃｔがディセーブル状態のとき、信号Ｓ１は所定時間遅延され、クロック信号Ｓｃｌｋと同位相のクロック信号となる。制御信号Ｓｃｔがイネーブル状態のとき、信号Ｓ１はＬｏｗレベル（０（ゼロ）の値）を維持し、フリップフロップＦＦ１には遅延されたクロック信号が入力されない。
【０１０５】
２入力ＮＯＲ回路ＮＯＲ２は、制御信号Ｓｃｔと信号Ｓｋｗａ２が入力され、論理演算した信号である信号Ｓ２をフリップフロップＦＦ２に出力する。制御信号Ｓｃｔがディセーブル状態のとき、信号Ｓ２は所定時間遅延（信号Ｓ１よりも遅延）され、クロック信号Ｓｃｌｋと同位相のクロック信号となる。制御信号Ｓｃｔがイネーブル状態のとき、信号Ｓ２はＬｏｗレベル（０（ゼロ）の値）を維持し、フリップフロップＦＦ２には遅延されたクロック信号が入力されない。
【０１０６】
２入力ＮＯＲ回路ＮＯＲ３は、制御信号Ｓｃｔと信号Ｓｋｗａ３が入力され、論理演算した信号である信号Ｓ３をフリップフロップＦＦ３に出力する。制御信号Ｓｃｔがディセーブル状態のとき、信号Ｓ３は所定時間遅延（信号Ｓ２よりも遅延）され、クロック信号Ｓｃｌｋと同位相のクロック信号となる。制御信号Ｓｃｔがイネーブル状態のとき、信号Ｓ３はＬｏｗレベル（０（ゼロ）の値）を維持し、フリップフロップＦＦ３には遅延されたクロック信号が入力されない。
【０１０７】
２入力ＮＯＲ回路ＮＯＲ４は、制御信号Ｓｃｔと信号Ｓｋｗａ４が入力され、論理演算した信号である信号Ｓ４をフリップフロップＦＦ４に出力する。制御信号Ｓｃｔがディセーブル状態のとき、信号Ｓ３は所定時間遅延（信号Ｓ２よりも遅延）され、クロック信号Ｓｃｌｋと同位相のクロック信号となる。制御信号Ｓｃｔがイネーブル状態のとき、信号Ｓ４はＬｏｗレベル（０（ゼロ）の値）を維持し、フリップフロップＦＦ４には遅延されたクロック信号が入力されない。
【０１０８】
フリップフロップＦＦ１は、Ｄポートに信号Ｓ１が入力され、コンパレータ出力信号Ｓｃｏの立ち上がりエッジでＱポートのデータをラッチし、ラッチされたデータをＱポートからデジタル出力信号Ｓｄ１として出力する。制御信号Ｓｃｔがディセーブル状態のとき（Ａ／Ｄ変換器８０が通常動作のとき）、フリップフロップＦＦ１は、時間軸上の信号を電圧のデジタル信号として計測し、デジタル出力信号Ｓｄ１として出力する。制御信号Ｓｃｔがイネーブル状態（Ａ／Ｄ変換器８０が通常動作以外のとき）、“０”の値の信号だけが入力され時間軸上の信号を計測しない。
【０１０９】
フリップフロップＦＦ２は、Ｄポートに信号Ｓ２が入力され、コンパレータ出力信号Ｓｃｏの立ち上がりエッジでＱポートのデータをラッチし、ラッチされたデータをＱポートからデジタル出力信号Ｓｄ２として出力する。制御信号Ｓｃｔがディセーブル状態のとき（Ａ／Ｄ変換器８０が通常動作のとき）、フリップフロップＦＦ２は、時間軸上の信号を電圧のデジタル信号として計測し、デジタル出力信号Ｓｄ２として出力する。制御信号Ｓｃｔがイネーブル状態（Ａ／Ｄ変換器８０が通常動作以外のとき）、“０”の値の信号だけが入力され時間軸上の信号を計測しない。
【０１１０】
フリップフロップＦＦ３は、Ｄポートに信号Ｓ３が入力され、コンパレータ出力信号Ｓｃｏの立ち上がりエッジでＱポートのデータをラッチし、ラッチされたデータをＱポートからデジタル出力信号Ｓｄ３として出力する。制御信号Ｓｃｔがディセーブル状態のとき（Ａ／Ｄ変換器８０が通常動作のとき）、フリップフロップＦＦ３は、時間軸上の信号を電圧のデジタル信号として計測し、デジタル出力信号Ｓｄ３として出力する。制御信号Ｓｃｔがイネーブル状態（Ａ／Ｄ変換器８０が通常動作以外のとき）、“０”の値の信号だけが入力され時間軸上の信号を計測しない。
【０１１１】
フリップフロップＦＦ４は、Ｄポートに信号Ｓ４が入力され、コンパレータ出力信号Ｓｃｏの立ち上がりエッジでＱポートのデータをラッチし、ラッチされたデータをＱポートからデジタル出力信号Ｓｄ４として出力する。制御信号Ｓｃｔがディセーブル状態のとき（Ａ／Ｄ変換器８０が通常動作のとき）、フリップフロップＦＦ４は、時間軸上の信号を電圧のデジタル信号として計測し、デジタル出力信号Ｓｄ４として出力する。制御信号Ｓｃｔがイネーブル状態（Ａ／Ｄ変換器８０が通常動作以外のとき）、“０”の値の信号だけが入力され時間軸上の信号を計測しない。
【０１１２】
エンコーダ９は、ＴＤＣ８から出力されるデジタル出力信号Ｓｄ１乃至Ｓｄｎが入力され、デジタル出力信号Ｓｄ１乃至Ｓｄｎを所望の出力信号Ｓｏｕｔとして出力する。
【０１１３】
上述したように、本実施例の半導体集積回路では、Ａ／Ｄ変換器８０に信号発生器６、コンパレータ７、ＴＤＣ８、及びエンコーダ９が設けられる。ＴＤＣ８には、マルチプレクサ１、信号発生回路２、制御回路３、ｎ個の遅延回路ＩＮＶＣ１乃至ｎ列、ｎ個の２入力ＮＯＲ回路ＮＯＲ１乃至ｎ、ｎ個のフリップフロップＦＦ１乃至ｎが設けられる。制御回路３は、クロック信号Ｓｃｌｋが供給される通常動作のときにディセーブル状態の制御信号Ｓｃｔを生成し、電源電圧Ｖｄｄが供給され、クロック信号Ｓｃｌｋが供給されない通常動作以外のときにイネーブル状態の制御信号Ｓｃｔを生成する。マルチプレクサ１は、クロック信号Ｓｃｌｋと信号発生器２から出力される低周波信号Ｓｓｇが入力され、制御信号Ｓｃｔがディセーブル状態の時、遅延回路ＩＮＶＣ１乃至Ｃｎ列にクロック信号Ｓｃｌｋを供給し、制御信号Ｓｃｔがイネーブル状態の時、遅延回路ＩＮＶＣ１乃至Ｃｎ列に低周波信号Ｓｓｇを供給する。
【０１１４】
このため、電源電圧Ｖｄｄが供給され、クロック信号Ｓｃｌｋが供給されない通常動作以外の時、遅延回路ＩＮＶＣ１乃至ｎ列を構成するＰｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタが低速でオン・オフ動作し、Ｐｃｈ及びＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに一定な電圧が長期間印加されることがない。このため、ＮＢＴＩによるＰｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。また、ＰＢＴＩによるＮｃｈ絶縁ゲート型電界効果トランジスタのＶｔｈシフトの増大を大幅に抑制することができる。したがって、高精度を要求されるＴＤＣではＢＴＩ起因による特性マージンの低下や動作不良を大幅に抑制することができる。Ａ／Ｄ変換器８０の特性劣化、動作不良などを低減することができ、Ａ／Ｄ変換器８０の信頼性を大幅に向上させることができる。
【０１１５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１１６】
実施例１乃至４では、インバータチェーンにクロック信号Ｓｃｌｋを入力し、実施例５で複数段構成のインバータからなる遅延回路列にクロック信号Ｄｃｌｋを入力しているが、必ずしもこれに限定されるものではない。例えば、複数段構成のインバータからなるバッファ列を有するクロックツリー同一階層のクロック信号線に適用してもよい。また、複数段構成のインバータからなり、発振周波数が入力されるＤＬＬ回路のクロックドライバなどにも適用することできる。また、実施例１乃至４では、クロック信号Ｓｃｌｋの伝送手段としてインバータチェーンを用いているが、インバータ以外の論理ゲートであるＡＮＤ回路、ＯＲ回路、ＮＡＮＤ回路、ＮＯＲ回路、Ｅｘ−ＯＲ回路、或いはクロックドインバータなどを代わりに用いてもよい。
【０１１７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  入力信号が供給されているときにディセーブル状態の制御信号を出力し、前記入力信号が供給されていないときにイネーブル状態の制御信号を出力する制御回路と、前記制御信号に基づいて前記入力信号よりも周波数の低い低周波信号を生成する信号発生回路と、前記入力信号と前記低周波信号が入力され、前記制御信号がディセーブル状態のときに前記入力信号を出力し、前記制御信号がイネーブル状態のときに前記低周波信号を出力するマルチプレクサと、前記マルチプレクサから出力される信号が入力され、１段或いは複数段構成の第１の論理ゲートと、前記制御信号がディセーブル状態のときに前記第１の論理ゲートに高電位側電源電圧を供給し、前記制御信号がイネーブル状態のときに前記第１の論理ゲートに高電位側電源電圧よりも低い電圧を供給する電源回路と、前記制御信号と前記第１の論理ゲートから出力される信号が入力され、前記制御信号がディセーブル状態のときに前記第１の論理ゲートから出力される信号を出力し、前記制御信号がイネーブル状態のときに前記第１の論理ゲートから出力される信号を停止する第２の論理ゲートとを具備する半導体集積回路。
【０１１８】
（付記２）  前記入力信号は、クロック信号、データ信号、或いは発振信号である付記１に記載の半導体集積回路。
【０１１９】
（付記３）  クロック信号が供給されているときにディセーブル状態の制御信号を出力し、クロック信号が供給されていないときにイネーブル状態の制御信号を出力する制御回路と、前記制御信号に基づいて前記クロック信号よりも周波数の低い低周波信号を生成する信号発生回路と、前記クロック信号と前記パルス信号が入力され、前記制御信号がディセーブル状態のときに前記クロック信号を出力し、前記制御信号がイネーブル状態のときに前記低周波信号を出力するマルチプレクサと、前記マルチプレクサから出力される信号が入力され、奇数段構成のインバータと、前記制御信号と前記インバータから出力される信号が入力され、前記制御信号がディセーブル状態のときに前記クロック信号と同位相の信号を出力し、前記制御信号がイネーブル状態のときに前記クロック信号と同位相の信号の出力を停止する２入力ＮＯＲ回路とを具備する半導体集積回路。
【０１２０】
（付記４）  クロック信号が供給されているときにディセーブル状態の制御信号を出力し、前記クロック信号が供給されていないときにイネーブル状態の制御信号を出力する制御回路と、前記制御信号に基づいて前記クロック信号よりも低周波数のパルス信号を生成する信号発生回路と、前記クロック信号と前記パルス信号が入力され、前記制御信号がディセーブル状態のときに前記クロック信号を出力し、前記制御信号がイネーブル状態のときに前記パルス信号を出力するマルチプレクサと、前記マルチプレクサから出力される信号が入力され、入力された信号を遅延する遅延回路と、前記制御信号と前記遅延回路から出力される信号が入力され、前記制御信号がディセーブル状態のときに遅延されたクロック信号を出力し、前記制御信号がイネーブル状態のときに前記遅延されたクロック信号の出力を停止する論理ゲートとを具備する半導体集積回路。
【０１２１】
（付記５）  前記遅延回路は、奇数段のインバータから構成される付記４に記載にお半導体集積回路。
【０１２２】
（付記６）  前記論理ゲートは、２入力ＮＯＲ回路である付記４に記載にお半導体集積回路。
【符号の説明】
【０１２３】
１  マルチプレクサ
２  信号発生回路
３  制御回路
４  カウンタ
５  電源回路
６  信号発生器
７  コンパレータ
８  ＴＤＣ
９  エンコーダ
１１ａ〜１１ｃ  信号処理部
１２ａ〜１２ｃ  論理回路部
７０〜７３、９０  半導体集積回路
８０  Ａ／Ｄ変換器
ＦＦ１〜ＦＦ４、ＦＦａ〜ＦＦｃ  フリップフロップ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ（ｍ−２）、ＩＮＶ（ｍ−１）、ＩＮＶｍ、ＩＮＶ（ｋ−３）、ＩＮＶ（ｋ−２）、ＩＮＶ（ｋ−１）、ＩＮＶｋ  インバータ
ＩＮＶＣ１〜ＩＮＶＣ５  遅延回路
ＭＤａ〜ＭＤｃ  メモリデータ
ＮＯＲ１〜ＮＯＲ４、ＮＯＲ（ｎ−１）、ＮＯＲｎ  ２入力ＮＯＲ回路
Ｎ１〜Ｎ６、Ｎ（ｍ−２）、Ｎ（ｍ−１）、Ｎｍ、Ｎ（ｍ＋１）、ＮＡ２、ＮＡ（ｋ−２）、ＮＡ（ｋ−１）  ノード
Ｓｃｌｋ、Ｓｃｌｋ１、Ｓｃｌｋ（ｎ−１）、Ｓｃｌｋｎ  クロック信号
Ｓｃｎｔ  カウント信号
Ｓｃｏ  コンパレータ出力信号
Ｓｃｔ  制御信号
Ｓｄ１〜Ｓｄｎ  デジタル出力信号
Ｓｉｎ  入力信号
Ｓｌｄ  ロード信号
Ｓｏｕｔ  出力信号
ＳＲ１、ＳＲ２、ＳＲｎ  シフトレジスタ
Ｓｒｅｆ  基準余弦波信号
Ｓｓｇ  低周波信号
Ｓｓｉ、Ｓｓｉｘ  シリアル入力信号
Ｓｓｏ、Ｓｓｏｘ  シリアル出力信号
Ｓ１〜Ｓ４、Ｓ（ｎ−１）、Ｓｎ、Ｓｋｗ１、Ｓｋｗ（ｎ−１）、Ｓｋｗｎ、Ｓｋｗａ１〜Ｓｋｗａ４  信号
Ｖａｐ、Ｖａｐａ  電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2011004196.tif 000012
【図１１】
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【図１２】
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