(57)【要約】【課題】Ｘ−Ｙマトリックスの中の擬似容量エレメントをチャージングおよびディスチャージングするためのアドレス指定メカニズム。【解決手段】該メカニズムは、高インピーダンスインライン抵抗器（ロジックビット １）と並列な低インピーダンス抵抗器（ロジックビット ０）への回路を開きまたは閉じることなどによって、抵抗器−コンデンサ（ＲＣ）時定数を大きい値と小さい値との間で切り替えられ得る。Ｘ−Ｙマトリックスの中のエレメント（１０２）がアドレスされ制御され得る。Ｘ−Ｙマトリックスは導体の複数の「行」および「列」により構成され得る。列および行（１００および１０１）に沿って生じ得るクロストークは、ヒステリシス管理または行のインピーダンスのその全長にわたる全面的な管理、のいずれかによって削減され得る。それぞれのマトリックスエレメントのアクティブなデバイスのスイッチング機能の必要性が除去される。【選択図】図１
2011123510.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に伸びる第１の制御線および前記第１の方向とは異なる第２の方向に伸びる第２の制御線を含み、前記第１の制御線の各々が可変インラインインピーダンスを含む、制御線のマトリクスと、
高インピーダンスと低インピーダンスとの間で前記第１の制御線のうち選択した制御線の前記インラインインピーダンスを選択的に変更するように動作可能な第１のデバイスと、
制御線の前記第２のセットの各々に各制御信号を選択的に適用するように動作可能であり、前記第１の制御線が前記第２の制御線と交差して前記マトリクスの交差点を形成する、第２のデバイスと
を具備することを特徴とするシステム。
【請求項２】
前記制御信号は、ドライブ電圧であることを特徴とする請求項１に記載のシステム。
【請求項３】
前記マトリクスの前記交差点のうち１つに位置し、前記第１の制御線の各々が低インピーダンスを有し、アクティベーション閾値より上に閾値デバイスをチャージするのに十分高い電圧を有する前記第２の制御線の各々の前記駆動電圧が前記閾値デバイスをアクティブ状態に設定する、前記閾値デバイスをさらに具備することを特徴とする請求項２に記載のシステム。
【請求項４】
前記マトリクスの前記交差点のうち１つに位置し、前記第１の制御線の各々が低インピーダンスを有し、アクティベーション閾値より下に前記閾値デバイスのディスチャージを可能とするのに十分低い電圧を有する前記第２の制御線の各々の前記ドライブ電圧が前記閾値デバイスを非アクティブ状態に切り替える、閾値デバイスをさらに具備することを特徴とする請求項２に記載のシステム。
【請求項５】
前記第１の制御線は、前記調整可能なインラインインピーダンスが選択的に可変であるように、制御されたインピーダンス変更が可能な材料を具備することを特徴とする請求項１に記載のシステム。
【請求項６】
前記材料は、ペロブスカイトを具備することを特徴とする請求項５に記載のシステム。
【請求項７】
前記第１の制御線のうち１つの反対側に配置される第１の電極および第２の電極と、
前記第１の制御線のうち前記１つの前記材料の前記抵抗を変更させるのに十分な電圧差を、前記第１の電極と前記第２の電極との間に適用するように動作可能なデバイスと
をさらに具備することを特徴とする請求項５に記載のシステム。
【請求項８】
前記第１の制御線のうち前記選択した制御線は、前記第１の制御線のうち単一の制御線であることを特徴とする請求項１に記載のシステム。
【請求項９】
前記第１の制御線のうち前記単一の制御線は、低インピーダンスに設定される一方で、前記第１の制御線のうち全ての他の線は、高インピーダンスに設定されることを特徴とする請求項８に記載のシステム。
【請求項１０】
前記第１の制御線のうち前記選択した制御線は、前記第１の制御線の全てであることを特徴とする請求項１に記載のシステム。
【請求項１１】
前記第１の制御線の前記全ては、低インピーダンスに設定されることを特徴とする請求項１０に記載のシステム。
【請求項１２】
前記第２のデバイスは、前記第２の制御線の各々の両端に前記制御信号を適用することを特徴とする請求項１に記載のシステム。
【請求項１３】
前記第１の制御線と前記第２の制御線との間で生成された電界の極性を周期的に反転するコントローラをさらに具備することを特徴とする請求項１に記載のシステム。
【請求項１４】
マトリクスの交差点に位置する閾値デバイスの状態を切り替える方法であって、
第１の制御線、第２の制御線、および前記第１の制御線と前記第２の制御線との交差点に位置する閾値デバイスを提供する過程と、
アクティベート状態とデアクティベート状態との間で前記閾値デバイスを切り替える過程と、を具備し、
前記切り替える過程は、
前記第１の制御線のインラインインピーダンスを選択的に変更する過程と、
前記第２の制御線に制御信号を選択的に適用する過程と
を具備することを特徴とする方法。
【請求項１５】
前記インラインインピーダンスを前記選択的に変更する過程は、前記第１の制御線にわたって電界を適用する過程を具備することを特徴とする請求項１４に記載の方法。
【請求項１６】
前記電界を前記適用する過程は、第１の電極および第２の電極に電圧差を適用し、前記配置された電極は、前記第１の制御線の反対側に配置されることを特徴とする請求項１５に記載の方法。
【請求項１７】
前記第１の制御線と前記第２の制御線との間で生成された電界の極性場（polarity field）を周期的に反転する過程をさらに具備することを特徴とする請求項１４に記載の方法。
【請求項１８】
第１の方向に伸びる第１の制御線および前記第１の方向とは異なる第２の方向に伸びる第２の制御線を含み、各第１の制御線および各第２の制御線が可変インラインインピーダンスを含む、制御線のマトリクスと、
高インピーダンスと低インピーダンスとの間で制御線の前記第１のセットのうち少なくとも１つの前記インラインインピーダンスを選択的に変更するように動作可能な第１のデバイスと、
高インピーダンスと低インピーダンスとの間で制御線の前記第２のセットのうち少なくとも１つの前記インラインインピーダンスを選択的に変更するように動作可能な第２のデバイスと、
前記第２の制御線に共通電圧をドライブするように動作可能であり、前記第１の制御線が前記第２の制御線と交差して前記マトリクスの交差点を形成する、第３のデバイスと
を具備することを特徴とするシステム。
【請求項１９】
前記第１の制御線および前記第２の制御線は、前記調整可能なインラインインピーダンスが選択的に変更可能であるように、制御されたインピーダンス変更が可能な材料を具備することを特徴とする請求項１８に記載のシステム。
【請求項２０】
前記材料は、ペロブスカイトを具備することを特徴とする請求項１９に記載のシステム。
【請求項２１】
各々が前記第１の制御線のうち１つの反対側に配置された２つの電極を含む第１の電極対と、
前記第１の制御線の前記材料の前記インピーダンスを変更させるのに十分な電圧差を前記第１の電極対の間に適用するように動作可能な第１の導電デバイスと、
前記第２の制御線のうち１つの反対側に配置された２つの電極を含む第２の電極対と、
前記第１の制御線の前記材料の前記インピーダンスを変更させるのに十分な電圧差を前記第２の電極対の間に適用するように動作可能な第２の導電デバイスと
をさらに具備することを特徴とする請求項１９に記載のシステム。
【請求項２２】
前記第１の制御線の前記１つおよび前記第２の制御線の前記１つを含む前記交差点に位置し、前記第１の制御線の前記１つが低インピーダンスを有し、制御線の前記第２のセットの前記１つが低インピーダンスを有する時、閾値デバイスがアクティベートおよびデアクティベート間で切り替わる、前記閾値デバイスをさらに具備することを特徴とする請求項１８に記載のシステム。
【請求項２３】
第１の制御線、第２の制御線、および前記第１の制御線の前記１つと前記第２の制御線の前記１つとの交差点に位置する前記閾値デバイスを提供する過程と、
前記閾値デバイスを切り替える過程と、を具備し、
前記切り替える過程は、
前記第１の制御線の前記１つのインラインインピーダンスを選択的に変更する過程と、
前記第２の制御線の前記１つのインラインインピーダンスを選択的に変更する過程と、
複数の前記第２の制御線に共通電圧をドライブする過程と
を具備することを特徴とする方法。
【請求項２４】
前記インラインインピーダンスを前記選択的に変更する過程は、選択された制御線について前記制御線にわたって電界を適用する過程を具備することを特徴とする請求項２３に記載の方法。
【請求項２５】
電界を前記適用する過程は、各々が前記選択された制御線の反対側に配置された第１の電極および第２の電極に電圧差を適用する過程を具備することを特徴とする請求項２４に記載の方法。
【請求項２６】
前記第１の制御線と前記第２の制御線との間で生成された電界の極性を周期的に反転する過程をさらに具備することを特徴とする請求項２３に記載の方法。
【請求項２７】
第１の方向に伸びる第１の制御線と前記第１の方向とは異なる第２の方向に伸びる第２の制御線とを含む制御線のマトリクスと、
時間周期で前記第１の制御線のうち１つに３つの第１のデバイス電圧のうち１つを選択的に適用する第１のデバイスと、
前記時間周期で前記第２の制御線のうち１つに２つの第２のデバイス電圧のうち１つを選択的に適用する第２のデバイスと、
前記第１の制御線の前記１つおよび前記第２の制御線の前記１つによって形成された交差点内に配置され、複数の前記時間周期の間における前記第１のデバイス電圧の適用順序と前記複数の前記時間周期の間における前記第２のデバイス電圧の適用順序とに基づきアクティベートおよびデアクティベート間で切り替わる閾値デバイスと
を具備することを特徴とする構成要素切り替えシステム。
【請求項２８】
前記閾値デバイスは、ピクセルであることを特徴とする請求項２７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、フラットパネルディスプレイに関する。より詳細には、短いサイクル時間に十分に連動して、または、必要に応じてヒステリシス管理（ｈｙｓｔｅｒｅｓｉｓ ｍａｎａｇｅｍｅｎｔ）または他の手段によって増大され、同期化されたインピーダンスおよび／または電圧明瞭性（ａｒｔｉｃｕｌａｔｉｏｎ）を介した制御が可能である、アクティベーション閾値を表示する構成要素からなる、任意のフェーズドアレイシステムに関する。
【背景技術】
【０００２】
制御可能なデバイスのより大きなクラスの代表として、フラットパネルディスプレイは、通常Ｘ−Ｙマトリクスに配置された多数の画素（ピクセル）からなる。異なるピクセルの設計は、個々のピクセルを制御するために異なるアプローチを適合させ、それは例えば液晶ディスプレイなどの現在のディスプレイ技術において、しばしば赤、緑、および青のサブピクセルにさらに分けられる。アクティブマトリクスアドレス指定は現在、ディスプレイのピクセルを電気的に制御するために、それぞれのサブピクセルにおいて、アクティブなデバイス（トランジスタ、より詳細には、薄膜トランジスタ）の使用を含む。最も良く知られた代替案である単純マトリクス（ｐａｓｓｉｖｅ ｍａｔｒｉｘ）アドレス指定は、そのような操作の余地のある、それらのフラットパネル設計におけるピクセル待ち時間（持続性）を利用することによって、ディスプレイに亘って分散されるトランジスタの必要性を回避する。単純マトリクスディスプレイは、安価である一方、低品質として知られ、高解像度および／または高フレームレートを用いた映像ディスプレイの応用に適切であるとは考えられていない。アクティブマトリクスディスプレイは、より良い性能を表示する一方で、複雑過ぎ、作るには高価すぎ、ディスプレイの表面積に亘って分散される大量の半導体（しばしば、３００万個を超える）のために、より大きなディスプレイサイズにて、乏しい生産性の問題がある。
【０００３】
それゆえ、アクティブマトリクスおよび単純マトリクスアドレス指定の最善の特徴、すなわち、より大きなディスプレイサイズにおけるより高い生産性、厳密な意味でのディスプレイ上にてアクティブなデバイス（トランジスタ）を必要としないこと、高解像度性能、および、映像のイメージングに適した高フレームレートなど、を組み合わせるディスプレイアドレス指定メカニズムの技術的必要性が存在する。
【発明の概要】
【課題を解決するための手段】
【０００４】
上で概説された問題は、少なくともその一部分において、ディスプレイスクリーン上の抵抗−容量時定数（この後、算術積ＲＣを表す「ＲＣ」、ここでＲは抵抗、Ｃは容量である）の局所的な値を制御することによって、一部の実施形態において解決され得る。ＲＣが局所的に大きいときには、チャージおよびディスチャージの時間は比例的に大きい。ＲＣが局所的に小さいときには、チャージおよびディスチャージの時間は同様に小さい。ＲＣはインライン（ｉｎ−ｌｉｎｅ）抵抗、Ｒの値を調整することによって制御され得る。インライン抵抗を調整するための１つの直接的な方法は、小さい抵抗および制御可能なスイッチと並列に大きい抵抗を置くことである。スイッチが開のときには、電流は大きい抵抗のみを通過し、ＲＣに対して大きな値を与える。スイッチが閉のときには、電流は小さい抵抗および大きい抵抗の両方を通過し、ＲＣに対してより小さい値を与える。スイッチは従って、ＲＣの値の決定を支配するＲの値を決定する。
【０００５】
ある種のディスプレイ（または、フェーズドアレイシステムのような、他のアドレス可能なシステム）は十分に高いフレームレート（および、対応して短い信号サイクル）を有し、その結果、チャージサイクルの間のＲＣに対する局所的に高い値は「オフ」状態から識別分離されることができず、なぜならばデバイスを局所的にアクティベートする、例えば所与のピクセルをアクティベートするためには、チャージングがあまりにも遅く生じるからである。同様に、ディスチャージサイクルの間のＲＣに対する局所的に高い値は、持続的な「オン」状態から識別分離することができないほど、ディスチャージ時間を十分に引き伸ばし、なぜならば所与のフレーム継続時間の間にデバイスを局所的にデアクティベートするためには、ディスチャージがあまりにも遅く生じるからである。たとえそうでも、行または列の何れかに沿ったピクセルの間のクロストークリークを制御するためのメカニズムが、加えられた信号の適切に制御された持続性を達成するために確かに必要とされ得る。２つの異なった持続性強化メカニズムが、発明を実施するための最良の形態の中で開示され、必要に応じて追加のデバイスの持続性が提供される。１つの持続性強化メカニズムはマルチレベル電圧制御を使用するヒステリシス管理に基づく。他の持続性強化メカニズムは、全体の行の抵抗を個別に制御することによって、ピクセルの間の有効なＲＣ定数の行レベルの拡張に基づく。
【０００６】
チャージサイクルの間のＲＣに対する局所的に低い値は、局所的デバイスに対して速いターンオンサイクルを与え、ディスチャージサイクルの間には、それは局所的デバイスに対して速いターンオフを与える。ＸおよびＹのラインの交差においてデバイスの制御を達成するために、システムはＸ−Ｙマトリックス形状の中のインピーダンスを明瞭化（アーティキュレート）する。持続性強化メカニズムの実行が指示される場合には、２つの方法のうちの１つが呼び出され得る。第１の方法のヒステリシス管理は、局所的な信号の持続性を保証するために行の上の２つの電圧レベルおよび列の上の３つの電圧レベルを使用し得る。ゲージ独立性に従って、物理的原理に関する限りでは、行および列は互換性をもって扱われ得る。アクティベートされたデバイスが関連するシステムサイクルの間の鍵となる電圧の組み合わせと関連するヒステリシス的な挙動と関連するいくつかの要求事項を満足する限りは、デバイスの持続性はクロストークリークに対して適切な保護をする。第２の方法は行の有効な抵抗をその全長にわたってシフトすることを含み、電気的な制御により抵抗の大きなシフトが可能な、例えばドープドプロブスカイトなどの材料を使用する。局所的なＲＣの値は次いでピクセル相互間のレベルにまで拡張され、ピクセルの間のチャージのリークに対する一時的なバリアを提供し、かくしてチャージをピクセルの上に「閉じ込め」、関連する時間サイクルの間の固有の持続性を提供する。
【０００７】
このアドレス指定スキーマに適合するデバイスは、時間に感応するアクティベーション−デアクティベーション閾値を示し、それは先述のように、容量時定数ＲＣの局所的な操作に応答する。ピクセルデバイスが原色サブフレームの離散的にアドレス可能な一時的小分割ごとの間に（例えば、赤のサブサイクルの間に正規の間隔で繰り返して）アドレスされる場合には、局所的なピクセルデバイスがその期間の間にアクティベーション閾値をいずれかの方向（チャージングまたはディスチャージング）に横切るためには、高ＲＣ状態は不十分な時間を提供し得る。ピクセルが原色サブフレームのシフトの間のみ（例えば、赤サブフレームの間の１回のみのオン−オフイベント）にアドレスされる場合には、この要求はより厳しくなり、なぜならば延長されたＲＣ定数は、このより長い時間スパン（原色サブフレームの離散的にアドレス可能な一時的小分割の固定された統合シリーズで作られた）の間に、デバイスがアクティベーション閾値をいずれかの方向（チャージングまたはディスチャージング）に横切ることをなおも妨げ得るからである。
【０００８】
本発明の一実施形態において、アドレス指定メカニズムは平行で同一平面内にある導電性制御線の第１のセットを備える。アドレス指定メカニズムは平行で同一平面内にある導電性制御線の第２のセットをさらに備え、導電性制御線の第２のセットは導電性制御線の第１のセットに対して離れて位置する。さらに導電性制御線の第２のセットの平面は導電性制御線の第１のセットの平面と平行である。さらに、導電性制御線の第２のセットの制御線は導電性制御線の第１のセットの制御線と直交する。アドレス指定メカニズムは導電性制御線の第１のセットの制御線に対してインラインインピーダンスを選択的に加え、それによって確定的なグラウンドへのディスチャージ経路に関して低い値と高い値との間でインピーダンスの切り替えをイネーブルするように構成される、行選択メカニズムをさらに備え得る。アドレス指定メカニズムは導電線の第２のセットのそれぞれの導電線に対してドライブ電圧を選択的に印加するように構成される、列選択メカニズムをさらに備え得る。
【０００９】
以下に示される本発明の実施形態の詳細な記載内容がより良く理解され得るために、これまではむしろ幅広く、本発明の一つ以上の実施形態の特徴および技術的長所について概説した。本発明の実施形態の追加的な特徴および長所が以下に記載され、それは請求項の主題を形成する。
【図面の簡単な説明】
【００１０】
【図１】本発明の任意の実施形態によってドライブされる、代表的なＸ−Ｙマトリックスシステムを示す。
【図２】本発明の実施形態に従った、チャージおよび時間の関数としての、Ｘ−Ｙマトリックスの中の個々のデバイスのアクティベーション挙動を示す。
【図３】本発明の実施形態に従った、アナログ制御される誘電体減極および共通列の急速ディスチャージメカニズムを内蔵する、電圧明瞭化列ドライバ実施形態のブロックロジック明細（ｂｒｅａｋｄｏｗｎ）を示す。
【図４】本発明の実施形態に従った、アナログ制御される誘電体減極および個別の列の急速ディスチャージメカニズムを内蔵する、本発明のインピーダンス明瞭化列ドライバ実施形態のブロックロジック明細を示す。
【図５】本発明の実施形態に従った、ロジック制御される誘電体減極および共通列の急速ディスチャージメカニズムを内蔵する、本発明の電圧明瞭化列ドライバ実施形態のブロックロジック明細を示す。
【図６】本発明の実施形態に従った、ロジック制御される誘電体減極および個別の列の急速ディスチャージメカニズムを内蔵する、本発明のインピーダンス明瞭化列ドライバ実施形態のブロックロジック明細を示す。
【図７】本発明の実施形態に従った、高インピーダンス状態に対するチャージングプロフィールを示す。
【図８】本発明の実施形態に従った、低インピーダンス状態に対するチャージングプロフィールを示す。
【図９】本発明の実施形態に従った、高インピーダンス状態に対するディスチャージングプロフィールを示す。
【図１０】本発明の実施形態に従った、低インピーダンス状態に対するディスチャージングプロフィールを示す。
【図１１】本発明の実施形態に従った、連続モードとバーストモードとのドライバスキーマの差異を示す。
【図１２】本発明の実施形態に従った、遷移応答要求を二分の一に減じ、列ドライバの構成においてさらなる並行関係をイネーブル化する、行選択に適用されるドライブ並行関係を示す。
【図１３】本発明の実施形態に従った、図３に開示されたアドレス指定メカニズムに対する入力および出力の、完全な作表結果を提供する。
【図１４】本発明の実施形態に従った、図４に開示されたアドレス指定メカニズムに対する入力および出力の、完全な作表結果を提供する。
【図１５】本発明の実施形態に従った、図５に開示されたアドレス指定メカニズムに対する入力および出力の、完全な作表結果を提供する。
【図１６】本発明の実施形態に従った、図６に開示されたアドレス指定メカニズムに対する入力および出力の、完全な作表結果を提供する。
【図１７】本発明の実施形態に従った、図３、図４、図５および図６のブロック図に対するフォールト−トレラントな二重ドライブシステム変更案を示し、これは１つ以上の行または列に電気的断線が生じたときのシステム冗長性を提供する。
【図１８】本発明の実施形態に従った、信号持続性を達成しピクセル相互間のクロストークを減少するためのヒステリシス管理を実行するために必要な、行および列に対する代表的な閾値電圧を示す。
【図１９】本発明の実施形態に従った、ピクセル相互間のクロストークの適切な減少を提供し、それによってデバイスの持続性を強化するための、Ｘ−Ｙマトリックスシステムのそれぞれの行に沿った全面的な抵抗の制御を実行する方法を示す。
【図２０】本発明の実施形態に従った、フラットパネルディスプレイの斜視図である。
【図２１Ａ】本発明の実施形態に従った、デアクティベートされた状態のピクセルの側面図である。
【図２１Ｂ】本発明の実施形態に従った、アクティベートされた状態のピクセルの側面図である。
【図２２】本発明に従って構成され得る、データ処理システムを示す。
【発明を実施するための形態】
【００１１】
以下の詳細な記載内容が、添付の図面と関連付けて考慮されるときに、本発明のより良い理解を得ることができる。
【００１２】
本発明の二つの異なる実施形態が、詳細な記載の部分において開示される。両方の実施形態において、インピーダンス制御は、低インラインインピーダンスを示す選択された行、および、高インラインインピーダンスを示す選択されていない行を用いて、マトリクスアドレス可能なディスプレイの行に対して使われる。デバイスにおける状態変化は選択された行の上にて生じるが、その一方で、残りの選択されていない行の上において有効な状態変化が生じることは意図されていない。ドライバシステムは、全ての行をスキャン（おそらくは順々にであるが、これは本質的な要求ではない）し、どの行が低インピーダンス値を示す孤立した行であるかを再明瞭化し、次いで、次の行が「選択される」ように進み、以前に選択された行を高インピーダンス状態に戻し、その後、このプロセスを、マトリクスにおけるそれぞれの行に対して循環的に繰り返す。「行」および「列」という用語は、Ｘ−Ｙマトリクスを構成する二つのラインのセットを区別するための、恣意的に割り当てられたラベルであり、本発明は、相対的である以外、この区別に依存しないことは注意すべきである。二つの開示された持続性強化の方法のいずれかの使用は、呼び出される方法の急迫した場合に順応するために、この基本的な挙動を調整し得る。
【００１３】
二つの実施形態は、それらが共通して有する明瞭化されたインピーダンス行選択システムにもかかわらず、列に送り込まれる映像データロジックストリームの扱い方において異なる。電圧明瞭化（ｖｏｌｔａｇｅ−ａｒｔｉｃｕｌａｔｅｄ）列ドライバの変形を意味する、第１の実施形態において、行に沿ったインカミングパラレルデータは、そのインカミングロジックビット（１または０）に比例して、インライン列電圧を直接にドライブする。一つの例において、１のビット値は５ボルトの電圧に相当し得、０のビット値は接地されたポテンシャルに相当し得る。インピーダンス明瞭化（ｉｍｐｅｄａｎｃｅ−ａｒｔｉｃｕｌａｔｅｄ）列ドライバの変形を意味する、第２の実施形態において、列に沿ったインカミングパラレルデータは、そのインカミングロジックビット（１または０）に反比例して、インライン列インピーダンスを直接にドライブする。一つの例において、１のビット値は低インラインインピーダンスに相当し得、他方、０のビット値は高インラインインピーダンスに相当し得る。この第２の実施形態において、共通の電圧ポテンシャルは当該のサイクルの間、全ての列に印加され、チャージングおよびディスチャージングは、組み合わされた行および列のインピーダンス値によって、ならびに、そのマトリクスにおける所定のＸ−Ｙの交差点において制御されるデバイスのアクチュエーション（ａｃｔｕａｔｉｏｎ）／アクティベーション（ａｃｔｉｖａｔｉｏｎ）閾値に関連する、そのデバイスのサイクル時間ドメインに対する制限された期間の付随的利用によって、完全に操作される。
【００１４】
要約すると、第１の実施形態は列の上において電圧を操作し、行の上においてインピーダンスを操作し、第２の実施形態は行および列の両方においてインピーダンスを操作する。
【００１５】
限定されたレベルの並行関係（ｐａｒａｌｌｅｌｉｓｍ）が、極端に速いアドレス指定レートに関するシステム機能性を保証するために、行および列ドライバの両方にさらに課せられ得る。ピクセルカウント（ｃｏｕｎｔ）（ＸおよびＹの制御ラインの重なりに対応するピクセル）に関して、二つのマトリクスの大きさ（ＸまたはＹ）のうちのより小さいほうを選択することが可能であり、および、それに対応する導電性トレース（ｃｏｎｄｕｃｔｉｖｅ ｔｒａｃｅ）のセットをパラレルトレース（ｐａｒａｌｌｅｌ ｔｒａｃｅ）の二つのセットに分割することが可能である。これは、ディスプレイの二つの半分の間の電気的絶縁を提供することによってなされ得、その結果、フェーズドアレイシステムが実現され得る（おそらく、文字通り、より短い寸法の導電性トレースを半分に切ることによって最も良く視覚化されるが、その不連続性のそのままの（ｉｎ ｓｉｔｕ）構造が規則であり得る）。
【００１６】
１６００ピクセル×１２００ピクセルの大きさの初期マトリクスであって、１６００列の同一平面上の（ｃｏｐｌａｎａｒ）平行な導電性トレースが、別のセットである１２００行の同一平面上の平行な導電性トレースに対して空間的に離れて配置されていると想定し、行および列が個々に置かれる二つの平面が平行であり、その行は列に対して直角であり、それによって、標準の直角マトリクスを構成する。より小さい大きさの１２００は、６００の二つのセットに分割され得る。これは、１６００の列トレース（１２００の行トレースではない）のそれぞれを半分に切ることによって達成され得る。これは、それぞれ６００の行からなる二つのセットの行を電気的に絶縁するのに役立つ。いったん電気的に絶縁されると、行導体の二つのセットは、同時におよび並列ににアドレスされ得、その結果、二つの行（それぞれのサブ領域から一つ）は、寄生的なクロストーク（ｐａｒａｓｉｔｉｃ ｃｒｏｓｓｔａｌｋ）（ここで開示される二つの持続性強化メカニズムによってアドレスされる、イントラ行（ｉｎｔｒａ−ｒｏｗ）インターピクセル（ｉｎｔｅｒ−ｐｉｘｅｌ）クロストークを含まない）の任意の形式なしに、ディスプレイ上にて一度に選択され得る。他の有利な効果の中で、この策は、システム全体に対するタイミング要求を、二分の一に削減する。絶縁によるさらなる並行関係は列にて達成され得、行の分割などのような、単一の二分割に限定されない。システムのタイミングの観点からの決定要因は、行アドレス指定メカニズムを二つのパラレルシステムに分割したものの片方の半分である。
【００１７】
その本来の性質において、インピーダンスベースの実施形態は、僅かな電磁気的サイン、および、アンプ的ループ（ａｍｐｅｒｉａｎ ｌｏｏｐ）の欠如のために生じる電磁気的なパルスアタック（ａｔｔａｃｋ）に対するかなりの耐性を示す。
【００１８】
ヒステリシス管理の持続性強化方法に関連して、ヒステリシス管理方法を実施するための必須条件は、ピクセル（またはより一般的には、マトリクスにおけるＸ−Ｙの交差する点におけるデバイス）をアクティベートさせるのに必要とされる電圧（Ｖｐｕｌｌ−ｉｎ）が、そのピクセルを非アクティブの状態へ解放するのに必要とされる電圧（Ｖｒｅｌ）よりも高いという、重要な関係を満たすことを含む。この基本的な不等式（ｉｎｅｑｕａｌｉｔｙ）を保持するシステム（米国特許番号第５，３１９，４９１号に開示されたフラットパネルディスプレイなどのような）は、この技術に対する適切な候補であり得る。提供された例において要求される挙動は、この場合、平行板状コンデンサシステムの電気工学的アクチュエーションの急迫した場合の結果であり、それは、デバイスを潰す不安定点−この持続性強化方法によって利用され得る１つの効果−に導く。
【００１９】
十分に少ない時間サイクルを有する、上述の要求を満たすシステムに対して、８個の異なる不等式が満たされる２＋３電圧レベルシステム（列の上の２つの電圧レベル、行の上の３つの電圧レベル）は、インターピクセルのクロストークリーク効果を制御する一方で、十分なデバイスの持続性を提供し得る。このヒステリシス管理システムの詳細は、本開示の詳細な記載部分においてさらに詳細に開示される。
【００２０】
グローバルな行抵抗制御の持続性強化方法に関して、十分に短い時間のサイクルに関するデバイスの持続性を達成するためのグローバルな行抵抗制御を実施するための必須条件は、選択的にその抵抗を変更することができる適切な材料の存在である。例えば、所定のドープドペロブスカイトは、その材料を横断する電界の適用において、１０６まで、抵抗の振れ幅率（ｒｅｓｉｓｔａｎｃｅ ｓｗｉｎｇ ｆａｃｔｏｒ）を示すことが知られており、そのような材料は、本開示された方法にとって理想的な候補である。この材料は、選択トリガおよび解放点と同期化される関連する制御メカニズムと共に、そのシステムにおける行コンダクタを増大させるか、または代用するかのいずれかである。行が高インピーダンス状態になる場合、これは、その行全体に亘って達成され、その結果、高Ｒ値は、その同一の行上におけるピクセルの間に現れるのであり、その行が、一般には本来のＸ−Ｙマトリクスを超えて位置される、インピーダンス制御メカニズムに接続される位置に現れるのではない。これは、当該のサイクルの間、インターピクセルのクロストークを防ぎ（ピクセル間のリークを遅らせることによって）、それによって、その行の材料が、正確な時間にて放電を許可するように、選択的に通常の低抵抗状態にスイッチバックされるまで、十分なデバイスの持続性を維持する。
【００２１】
以下に続く記述において、多数の特定の詳細が説明され、本発明の完全な理解を提供する。しかしながら、当業者にとって明らかであるように、本発明は、そのような特定の詳細なくしても実施され得る。他の例においては、周知の回路が、不必要な詳細によって本発明を不明確にしないように、ブロック図の形式において示されている。多くの部分において、タイミングを考慮する詳細などは、そのような詳細が本発明の完全な理解を得るために必要でない限りにおいて、および、妥当な技術を有する当業者の技術の範囲内である限りにおいて、省略されている。
【００２２】
直後に開示される動作の原理は、記載される基本的な動作を明確化するために、持続性強化方法の非実施（ｎｏｎ−ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）を想定する。しかしながら、複数の応用が、開示された持続性強化方法の少なくとも一つの実施を要求し得、その場合、さらなる拡張された検討が、必要な精巧さを備えて、与えられる。
【００２３】
本発明を実施に導く技術（フラットパネルディスプレイ、またはマトリクス構成における個々のデバイスの制御を要求する他の候補としての技術）においては、米国特許番号第５，３１９，４９１号において開示されたフラットパネルディスプレイがあり、その全体が本明細書中で参考として援用される。この詳細な記載全体に亘る代表的なフラットパネルディスプレイの例の使用は、その使用の領域に対する本発明の応用可能性を限定するように解釈されるべきではない。
【００２４】
フラットパネルディスプレイは、図２０において示されるようなピクセルまたはピクチャ要素と通常呼ばれる光シャッターのマトリクスを備え得る。図２０は、導光（ｌｉｇｈｔ ｇｕｉｄａｎｃｅ）基板２００１からなるフラットパネルディスプレイ２０００の単純化された図を例示し、導光基板２００１はさらに、ピクセル２００２のフラットパネルマトリクスを含み得る。導光基板２００１の裏に、および基板２００１と平行の位置関係に、透明基板２００３が存在し得る。フラットパネルディスプレイ２０００は、米国特許番号第５，３１９，４９１号に開示されているような、光源、不透明な入り口（ｏｐａｑｕｅ ｔｈｒｏａｔ）、不透明な背後層（ｏｐａｑｕｅ ｂａｃｋｉｎｇ ｌａｙｅｒ）、リフレクタ、管状ランプ（ｔｕｂｕｌａｒ ｌａｍｐ）などの例示されたもの以外の他の要素を含み得る。
【００２５】
図２１Ａおよび図２１Ｂにおいて例示されるように、それぞれのピクセル２００２は、導光基板２１０１、接地（ｇｒｏｕｎｄ）平面２１０２、変形可能なエラストマ層２１０３、および透明電極２１０４を備え得る。
【００２６】
ピクセル２００２は、記載の便利さのためにディスク２１０５として示された（しかしディスクの形に限定されない）、透明な要素をさらに含み得、それは、電極２１０４のトップ表面の上に配置され、高い屈折率の材料から形成され、好ましくは、導光基板２１０１が備えているのと同じ材料である。
【００２７】
この特定の実施形態において、導光基板２１０１とディスク２１０５との間の距離は非常に正確に制御されることが必要である。特に、静止した状態において、導光基板２１０１とディスク２１０５との間の距離は、誘導された光の波長のほぼ１．５倍であるべきことが明らかにされているが、しかしいかなる場合にも、この距離は１波長よりも大きい。従って、接地平面２１０２、変形可能なエラストマ層２１０３、および電極２１０４の相対的な厚さはそれに従って調整される。アクティブな状態においては、ディスク２１０５は以下で説明されるように、導光基板２１０１のトップ表面から１波長未満の距離へ、電気容量性（ｃａｐａｃｉｔａｔｉｖｅ）のアクションによって引き寄せられる。
【００２８】
動作において、ピクセル２００２は一過性（ｅｖａｎｅｓｃｅｎｔ）の結合効果を利用し、そこで、キャパシタの誘引（ａｔｔｒａｃｔｉｏｎ）効果の下で凹面（ｃｏｎｃａｖｉｔｙ）２１０６という結果となる（それは図２１Ｂにおいて見られる）、可変エラストマ層２１０３の形状を修正することによって、ＴＩＲ（Ｔｏｔａｌ Ｉｎｔｅｒｎａｌ Ｒｅｆｌｅｃｔｉｏｎ）がピクセル２００２において阻害（ｖｉｏｌａｔｅ）される。この結果としての凹面２１０６は、導光基板の一過性の電界の限度内（通常は、導光基板２１０１から外側に１波長の距離にまで達する）に、ディスク２１０５をもたらす。光の電磁波の性質は、介在する低い屈折率のクラッディング（ｃｌａｄｄｉｎｇ）（つまり、変形可能なエラストマ層２１０３）を超えて、静電気的にアクチューエトされたダイナミックな凹面２１０６に付着した結合ディスク２１０５にまで、光を「ジャンプ（ｊｕｍｐ）」させ、その結果、誘導状態およびＴＩＲを無効にする。光線２１０７（図２１Ａに示される）は静止した光の誘導状態を示す。光線２１０８（図２１Ｂに示される）はアクティブな状態を示し、そこでは、光は導光基板２１０１から外に出射される。
【００２９】
電極２１０４と接地平面２１０２との間の距離は極端に小さくあり得（例えば１マイクロメーター）、常温の加硫（ｖｕｌｃａｎｉｚｉｎｇ）シリコンの薄い堆積などのような、変形可能な層２１０３によって占められ得る。電圧が小さい間、コンデンサの平行極板の間（実際には電極２１０４および接地平面２１０２が平行極板のコンデンサを形成する）の電界は、加硫シリコン上に、変形させる力を課すのに十分に高く、それによって、図２１Ｂに示されるように、エラストマ層２１０３を変形する。加硫シリコンを適切な割合に圧縮することによって、導光基板２１０１内に誘導された光は、存在する屈折率に対する臨界角よりも大きい入射角にて変形に入射し、基板２１０１から、電極２１０４およびディスク２１０５を通して光を出射する。
【００３０】
コンデンサの平行極板の間の電界は、コンデンサのチャージングおよびディスチャージングによって制御され得、それは、電極２１０４と接地平面２１０２との間の誘引を効果的に生じさせる。コンデンサをチャージングすることによって、極板の間の静電気力の強さは増加し、それによって、図２１Ｂにおいて示されるように、エラストマー層２１０３を変形させ、電極２１０４およびディスク２１０５を通過して、基板２１０１からの光を出射する。コンデンサをディスチャージングさせることによって、エラストマー層２１０３は、その本来の幾何学的形状に戻り、それによって、図２１Ａにおいて示される、導光基板２１０１からの光の出射を中止させる。
【００３１】
背景技術において述べたとおり、適切なアクティベーション閾値を示すいくつかのデバイスは、それ自身がインピーダンス明瞭化を使用してドライブされる。問題の動作原理を示すために、この開示全体を通じて使用される適切な事例が図１に示されており、それは一平面内に置かれる等間隔で平行な導電性ストリップ１００の１つのセットを表す。等間隔で平行な導電性ストリップ１０１の別のセットが、第１の平面に対してある間隔だけ離れて平行な関係にある別の平面内に置かれ、ストリップ１０１は第１の平面内のストリップ１００に対して直角である。導電性ストリップ１００のセットの任意の個別メンバーと、導電性ストリップ１０１のセットの対応する個別メンバーとの間の、それぞれの交差点は、点線で示す円筒形の体積１０２およびその対応物によって概念的に示されるように、図２に示されるアクチュエーション−チャージの関係によって支配される閾値デバイスを構成する。この例示的な事例において、この特定のＸ−Ｙマトリックスにおける交差点（図１の円筒形体積１０２によって定義されるもののような）は、１つの導体の正のチャージと他の導体の負のチャージとの間のクーロン力によって、直交に配置された導体の間の相対的運動が誘起されるならば、可変容量コンデンサとして振る舞う。この局所的な運動（変形）は局所的距離１０３を減少させ、よって交差点の近傍、例えば領域１０２のキャパシタンスを増加させる。この複合構造における閾値は、導体の相対的運動がこの例においては問題のデバイスに対する光学的に重要な閾値を横切るという事実から生じる。この物理的閾値は、米国特許番号第５，３１９，４９１号に記載され、該特許の図１６および図１７（本開示の図２１Ａおよび図２１Ｂに対応する）に参照される、一過性の場（ｆｉｅｌｄ）であり、該特許は、１つの導電線と密接な接触を有する高屈折率材料が元の静止状態位置から同じ一過性の場を超えて一過性の場の中に進ませられるときに生じる、そのデバイスのアクティブおよびインアクティブな状態を記載する。それぞれの導体の交差によって形成されるコンデンサ上のチャージは、それ故にデバイスに本来備わっている物理的閾値（一過性の場）によるアクティベーション閾値を示す。
【００３２】
米国特許番号第５，３１９，４９１号からのプロシーディングである、この光学的事例は、適用および実行の正しい候補者のクラスのメンバーとして、例示の目的のために提供されること、および、適切な閾値挙動（機械的、電気的、光学的、または他の相互作用の）を示す任意のシステムを備える任意のデバイスは、ＸおよびＹマトリックスラインの交差点で制御される電気的効果において存在し、に付属し、と関連し、またはそれによってドライブされ得ること、が理解されるべきである。さらに、提供された例はデバイスをアクティブな状態にするためにｐｏｎｄｅｒｏｍｏｔｉｖｅな力を使用するが、本発明はこのようなアクティベーションモードを使用するデバイスに限定されないことが理解されるべきである。最後に、平面Ｘ−Ｙマトリックスを構成する導電線１００および１０１は、通常は相互に直角の方向を向くが、必ずしもこの制約に従う必要はないことが理解されるべきである。本発明はいくつかの特定のアクティベーションクライテリアに合致する多数のデバイスのアドレス指定を支配し、一方ではそのようにアドレスされた任意の特定のデバイスのプラクティスの特定の削減は、本発明が前記デバイスにアドレスしドライブする能力に対して何らの制約を加えるものではない。
【００３３】
導電線（１００または１０１）の任意のメンバーの上の電気ポテンシャルが１つの値であると想定するときには、それは等ポテンシャル面を形成し、これは円筒形体積１０２のような交差点においてチャージの蓄積が生じることを少しも妨げないことが、さらに注目されるべきである。チャージングサイクルの間にこれらの交差点に発達する電界の中にエネルギが蓄えられる。チャージングサイクルそれ自身は周知の関係によって特性が示される。
【００３４】
ｑ＝ＣＶ（１−ｅ−ｔ／ＲＣ） （式１）
ここでｑは蓄積されたチャージを、Ｃは導電線１００とその直交する対応物１０１との間に生じる円筒形体積１０２のキャパシタンスを、ｅは自然対数の底を、Ｖは総計の印加された電圧を、Ｒは総計のインライン抵抗を表す。ポテンシャルＶがシステムに印加される間、チャージはその漸近限界（単なる積ＣＶ、ただし一部の用途においては導電線の間の間隔の変化によりＣは変わり得る）に到達するまで蓄積する。それ故に、等ポテンシャル面はその表面に沿った限定された点に分布する局所的なチャージの蓄積と矛盾しない。
【００３５】
反対に、領域１０２のディスチャージのプロフィール（ドライブ電圧の除去に伴う）は、補完的な関係の方程式によって特性が示される。
【００３６】
ｑ＝ｑ０ｅ−ｔ／ＲＣ （式２）
ここでｑ０はドライブ電圧を除去する以前に存在するオリジナルまたは初期のチャージである。
【００３７】
本発明の意義は、式１および式２において抵抗Ｒを操作することにある。インピーダンス明瞭性はチャージが交差点領域に流入しまたはそこから流出する速度を制御する「蛇口（ｓｐｉｇｏｔ）」のセッティングを事実上変更し、それは局部的な擬似キャパシティブシステムとして働く。蛇口が大きく開いた（Ｒが低い）場合には、チャージは交差点に速やかに蓄積することができる（異なる極性、またはより一般的には異なるポテンシャルが、導電線１００およびその直交する対応物１０１の中に存在する）。低いＲは常に蓄積されたチャージの速やかなグラウンドへの、より一般的には、均一化を許容する経路が作られるときの最低の電位差への、消耗を許容する。反対に高いＲはチャージの「蛇口」の開口を制限し、その結果チャージは交差点（例えば１０２）に非常にゆっくりと蓄積する。同様に高いＲによりディスチャージの速度は制限される。
【００３８】
図２は、本発明の実行に対して適切な範囲におけるデバイスの挙動を示す。アクティベーション閾値（点線２００）は、任意の所与のペアの導体（導電性の行１００の組からの１個および導電性の列１０１の組からの他のもの）の交差領域１０２に蓄積されるチャージによって、直接的または間接的に制御される条件を表し、デバイスは、プラトー２０１のケースのようにチャージが２００よりも下方にある場合にはインアクティブであり、プラトー２０２のケースのようにチャージが２００よりも上に上昇する場合にはアクティベートされる。ある時間にわたる一定のチャージのプラトー（すなわち２０１、２０２）の存在は気まぐれであり、閾値２００を横切ることが適切なドライバの候補に対する枢要な要求条件であり、閾値を横切る曲線の形状は横切る前および後の時間と共に重要ではない。一実施形態においては、列１０１は、共線的で（ｃｏｌｌｉｎｅａｒ）同一平面ないにあり、相互の電気的絶縁を確保するに十分な物理的な間隔を有する２つの半分に当分割され得、それは図１２により完全に示される。
【００３９】
図３は、本発明の電圧明瞭化実施形態の一実施形態を示す。この実施形態において、図１の交差領域１０２の制御は、アクティベーションデータを列の上の高または低電圧として符号化する間に、行のインピーダンスを行選択関数として働くように明瞭化することによって達成される。図１において目に見えるように示された平行な導体の組は、図３においてそれらの形態学的均等物により置き換えられ、すなわち、１６個の代表的なコンデンサがブロック３１２の中にドライブされるシステムを備える。これらの１６個のコンデンサの中の、任意のｘ番目の列（データブロック３２０の列Ｘを参照すること）に対応する４個は、３１３、３１４、３１５、および３１６とラベル付けされており、それぞれのコンデンサはｘ番目（ここでは４番目）の列とそれぞれの行との交差点を表す。図示の目的で、Ｘ×Ｙのマトリックスは、４個の物理的列エレメント３２６、３２７、３２８および３２９（列ドライバ３１７、３１８、３１９、および３２０によってそれぞれドライブされる）、および行インピーダンス選択サブシステム３０１、３０２、３０３、および３０４によってそれぞれ制御される４個の行エレメントで構成される４×４マトリックスとして示される。
【００４０】
従って、コンデンサ３１３はｘ番目の列３２０（関連する導体ストライプ３２９によって物理的に指定される）および３０１とラベル付けされた行ゼロの交差を表す。前記のように、非常に小さいマトリックス寸法（ここでは、４個の行および４個の列であり、各カテゴリの４番目のアイテムがその属のｙ番目またはｘ番目の反復にそれぞれラベル付けされる）へのシステムの縮小は、本発明の図形的な表示を単純化することを意図したものである。実際のデバイスは数千個の行および列を十分に有し得、図１、図３、図４、図５、図６および図１２のより小さい原型的なシステムをドライブするものと同じ原理で全て動作する。
【００４１】
本発明の電圧明瞭化実施形態に対する行選択メカニズムは、機能に関する限り、インピーダンス明瞭化実施形態に対する行選択システムとほぼ同じである。図３のこのサブシステム（すなわち、ブロック３００）に関してここで言えることは、同じ妥当性をもって図４の同じサブシステム（すなわち、ブロック４１４）に対して適合する。両方の図面の行選択メカニズムは以下のように動作する。すなわち、行選択シーケンサ（図３の３２５、図４の４１５）が所望の行選択シーケンスに対応するアクティベーション信号を順次送信し、これらの信号の送信は、ドライブされるデバイス（示されていない）に対して固有の適切なシステムクロックと結びついた所定の一時的なスキーマに従う。このようなシーケンスは、例えば、行０、１、２、およびＹをアクティベートする要求であり得、これらの要求は０．５マイクロ秒の間隔（任意に選ばれた一時的な値）であり得る。ここでの行選択サブシステムに対する以降の記載内容は図３および図４の両方に適合し、その順序で参照される構成要素はそれぞれその図面に適合する。シーケンサはスイッチ（３０５または４２０）をアクティベートし、閉じる。スイッチの閉じる前には、低インピーダンス抵抗器（３０７または４２１）は高インピーダンス抵抗器（３０６または４２２）とインライン（並列）ではなく、行に沿って高抵抗のみが提供される。スイッチが閉じられると、低インピ−ダンス抵抗器（３０７または４２１）は高インピーダンス抵抗器（３０６または４２２）と並列に置かれ、かくして全体のインライン抵抗を低インピーダンス抵抗器のそれよりも下に落とす。回路の中の高インピーダンスは抵抗器によって達成される必要はなく、例えばトランジスタなどの適切なデバイスまたは例えばオープン回路などのデバイス以外のものの、固有の挙動から獲得され得ることに注意する。同じ手法で、スイッチングメカニズム（３０５または４２０）は一般化されたものとして見なされ、任意の所与の電子デバイスと結びつけられるべきではない。その機能は標準となるものであり、その機能に形を与える特定の実現ではない。
【００４２】
行０が選択される（低インピーダンス状態に）とき、他の行（１、２、からＹまで）は高インピーダンス状態に留まる。任意の時に１つの行のみが選択（低インピーダンス状態に）され得る。次の行である行１のアクティベーションは、行０のデアクティベーションを必然的に伴い、それは、そのスイッチ（３０５または４２０）が開き、行０に対するインピーダンスが高くなり、一方では行１に対しては低くなることを意味する。行シーケンサが次の行に進むに従って、低インピーダンス行選択の「ウエーブ」が、システム内の全ての行にわたって伝播する。
【００４３】
一時に一つだけの行が選択を許されるという規則には１つの例外があり、この例外は「ブランキングサイクル」と称される、特別なケースを参照する。ブランキングサイクルの行急速ディスチャージ（３３５または４４０）および列急速ディスチャージ（３３３または４４１）の目的は、行−列交差点に蓄積された全ての電気チャージをグラウンド（図３では３６３として、図４では４２３として示される）に急速にドレインすることによって、全てのデバイスを全面的にデアクティベートすることである。これは適切なスイッチ構成要素（３０９または４３８）によって、関連する低インピーダンス抵抗器（３０８または４３９）を通じて制御され、その類似物が全ての他の行（３０２、３０３、３０４または４１７、４１８、４１９）に対しても同様に複製される。交差点での行と列との間のポテンシャルの差がゼロに落ちるときに、チャージは消散され、消散の速度はインライン抵抗の関数である。全面的なデバイスのデアクティベーションは、全ての行および列が低インピーダンス状態にセットされ、グラウンドへの速やかなディスチャージ（または等価ではあるが、影響を受けた行と列との間のポテンシャルの急速な等化）を可能とすることを要求する。ブランキングサイクルは一般的にアクティベーションのシーケンスを終了するために使用され、それはディスプレイ用途において所与の原色サイクルが終了したときのような場合である。行および列のインピーダンスを全面的に再構成することによって、アクティベートされたデバイスの持続性を速やかに克服しくつがえすことが意図され、一方では、グラウンドにディスチャージするためにまたは行および列のポテンシャルを等化するためにシステムに新しい道筋が付けられる。列サブシステム３１７に対して、急速なディスチャージ（列および行の両方におけるグラウンドへの低インピーダンス経路）はトランジスタ３２４（または等価な構成要素）に供給される信号によって仲介され得、これまでは低インピーダンス３２３を経由してグラウンド３６４へのディスチャージが生じるとして記載されてきた「ブランキング状態」が提供される。並列なデータロードシステム４１１と接続する列ドライバ４０２、４０３、４０４、および４０５を含む、列ドライビングメカニズムの全体は、列ドライブシステム４０１を構成する。
【００４４】
インピーダンス明瞭化サブシステムによる行０、１、２、およびＹ（図３の３０１、３０２、３０３、および３０４、図４の４１６、４１７、４１８、および４１９）の順次のアクティベーションは、平行な同一平面内の導体（図３の３１３、３１４、３１５、および３１６、図４の４２５、４２６、４２７、および４２８）のインピーダンスを、行選択シーケンサによる決定に従って、高または低のいずれかの状態に導く。
【００４５】
図３に示された電圧明瞭化実施形態は、サブシステム３１７の中のデータを符号化し、それはオン状態（二進法の１）を直接的にノンゼロ電圧と結びつけ、それはスイッチング構成要素３２１のような適切なデバイスによって列にスイッチされる。データは、共通の高インピーダンス制御３３４を有する標準の並列なロードレジスタシステム３３２から、適切な行にもたらされる。列制御サブシステム３１７、３１８、３１９、および３２０の結合された組は、列データレジスタサブシステム３３２および全ての列に対する急速ディスチャージ制御３３３と共に、列ドライバサブシステム３１１の全体を構成する。オフ状態（二進法の０）はゼロ電圧と結びつき、それは対応する列に印加される。列電圧（オフおよびオン状態に対して、それぞれゼロまたはノンゼロのいずれか）は同時に、並列に（トランジスタ３２２に）印加され、行選択シ−ケンサ（３２５）と同期され、その結果として、行０に対する全ての列は符号化され、行０（３０１）が選択される（低インピーダンス状態に）時間の間、電圧が印加される。全ての列に関する同じ電圧が、選択されない行にもまた存在するものの、それらの行は非常に高いインピーダンス状態にあるという事実が、速やかなチャージの蓄積を削減し、その結果として、これらの特定の行−列交差点は閾値（図２の２００）を横切ることはない。ノンゼロ電圧および低インピーダンスの行の結合は、事実、デバイスをしてアクティベーション閾値を横切らせ、そのＸ−Ｙ交差点と関連するデバイスをオンにする。ゼロ電圧および低インピーダンスの行との結合は、アクティベーション閾値を横切らせない。つまり、全てのデバイス（例えば、ピクセル、またはそれによってアドレスされる任意の他のアプリケーション）の挙動に対する、そのシステムの時間領域の間の形式的な制御は、これによって達成される。デバイスの動作の特徴は図７、図８、図９、および図１０においてさらに分析されるが、それは後に説明される。インピーダンス明瞭化サブシステムが高インピーダンス状態にあるときには、交差領域を選択的にチャージングおよびディスチャージングするためのサイクル時間は十分に短く、その結果アクティブなデバイスはデアクティベートされず、インアクティブなデバイスはアクティベートされないことが注目される。これが守られないシステムに対して、提案された拡張策（ヒステリシス管理または全面的行抵抗制御）の１つが、サイクル時間に対して必要な持続性を獲得するために実行されることが必要となり得る。インピーダンス明瞭化サブシステムが低インピーダンス状態にあるときには、交差領域を選択的にチャージングまたはディスチャージングするためのサイクル時間は十分に長く、その結果アクティブなデバイスはアクティベーション閾値よりも下にディスチャージし、インアクティブなデバイスはアクティベーション閾値を超えてチャージすることが注目される。交差領域は、不変容量コンデンサまたは可変容量コンデンサ、または行と列との間に形成され本発明によって制御される電界によってトリガされる他のデバイスを含み得ることが、さらに注目される。可変容量コンデンサの場合は、本発明の１つの注目に値するアプリケーションに適合し、そのデバイスは米国特許番号第５，３１９，４９１号に開示されている。
【００４６】
図３および図４の両方は、行および列を備える同一平面内にある導体の２組のセット（直交する構成要素３１２および４２４）の間に挟まれる介在する任意の誘電体の中に、極性を与えられた誘電体の生成を避けるように設計された任意の強化策モジュール（それぞれ３１０および４３３）を内蔵する。図５および図６においては、極性を与えられた誘電体の生成を避けるように設計された任意の強化策モジュール（それぞれ５１０および６３３）は、制御ロジック（それぞれ５３６および６４２）の中のデジタルデータによって制御される。このような誘電体を通じての一方向への電界の連続的な印加は、最終的にはそれがエレクトレットになるまで誘電体に極性を与える（その影響は最も一般的には誘電体のキュリー点を越える温度範囲と関連する）潜在的なリスクを持ち出す。このような成極作用の公知の悪影響は、回路があたかもダイオードを経由して不完全に分路されたかのように振舞うことである。同一平面内にある導体のセットの間に（必要または希望に応じて）置かれた任意の誘電体材料の成極作用を防止するために、行と列の間に生成される電界の極性を規則正しいまたは連続した根拠（例えば各サブサイクル、サイクル、または明確に決定された複数のサイクル）に基づいて反転することができる。モジュール３１０および４３３はこの周期的な極性の反転を、２個のコンパレータ（図３の３３０および３３１、図４の４３６および４３７）を電圧ディバイダ（図３の３３６、図４の４４２）からドライブすること、および３１０および４３３に一般化された形態で示されるように、反対の極性の適切な基準ポテンシャルを超えて分配されるスワップ制御ロジック信号を振動させることによって、達成する。モジュール５１０および６３３は適切な基準ポテンシャルを決定するために、ロジックモジュール５３６および６４２に割り増しの制御信号を追加する。制御信号によって選択されて、２個のドライビングコンパレータ（図５の５３０および５３１、図６の６３６および６３７）の出力は、４つの異なる構成の内の１つにセットされ得る。介在する誘電体の成極作用が起こりそうにない、または有害でない場合には、このモジュールの機能は免除され得る。
【００４７】
図３の電圧明瞭化実施形態から図４のインピーダンス明瞭化実施形態を区別するものは、列に入力されるデータが電圧の値として符号化されていないことである。むしろ、列０、１、２およびＸを備える平行な同一平面内にある導体４２９、４３０、４３１、および４３２は、行４２５、４２６、４２７、および４２８が制御されるのと非常に良く似た方法で、インピーダンス明瞭性を通じて制御される。類似点は、行がクロックと結びついた行選択シーケンサによってドライブされ、その結果任意の所与の時点において１つの行のみが選択される（低インピーダンス状態に）ということである。列は、しかしながら、クロックでドライブされるシーケンサによってではなく、ブロック４１１およびその関連する構成要素（例えば、ｘ番目の行に対する制御点を代表するペア、すなわち、ロジックゼロおよび急速ディスチャージの点４４１の結合およびロジック１の点４１２に着目）において開始される、データの符号化によって選択される。全ての列インピーダンス選択サブシステム（４０２、４０３、４０４および４０５）に対するデータは、同時に並列にロードされる。代表的なサブシステム４０２の場合には、符号化されたデータの中のオン状態（二進法の１）はスイッチング構成要素４０８をセットし、その結果として、低インピーダンス４０６は高インピーダンス４０７と並列となり、その列の上に正味の低いインラインインピーダンスを生成する。サブシステム４０２の中のスイッチ、すなわち４０８、およびサブシステム４０３、４０４、および４０５の中の対応物は、サブシステム４３３によって生成される負の基準ポテンシャルまたは正の基準ポテンシャル４３４の間で導電性列の経路をスイッチするために働き、それは１つの電気ポテンシャルをライン４３４を経由して列に供給し、異なる電気ポテンシャル（通常は逆の極性の）をライン４３５を経由して行に供給する。ポテンシャルの差はコンパレータ４３６および４３７によって仲介され、ブロック４３３に対する成極作用の防止がイネーブル化される。
【００４８】
列が負の基準ポテンシャルまたは正の基準ポテンシャル４３４と電気的に結びつけられていようといまいと、その挙動は最終的にはスイッチング構成要素４０８のセッティングによって決定され、それは列４２９が低および高インピーダンス４０６および４０７の間に結び付けられることによって列インピーダンス選択サブシステム４０２に接合するという事実に基づく。スイッチング構成要素４０８の状態は、低インピーダンス４０６が高インピーダンス４０７と真に並列であるか否かを決定する。スイッチング構成要素４０８およびその対応物によって調停される、全ての列に対する共通の挙動、および符号化された入力されたデータによって決定される列に特定の挙動に関する、同期化された協調関係が存在する。急速ディスチャージ（列および行の両方の、グラウンドへの低インピーダンス経路）が、トランジスタ４１３（または等価な構成要素）およびその関連物に供給される信号によって仲介され、以前に記載された「ブランキング状態」を提供する。
【００４９】
図３と図５との間の差異は、対応するブロック３１０と５１０との間に存在し、全てのその他の特徴においては、２つの形態は同一である。より詳細には、サブシステム５１１は３１１と等価であり、３３２と等価な並列なロジックシステム５３２を有し、４個の列制御器５１７、５１８、５１９、および５２０はアナログドライバ３１７、３１８、３１９、および３２０と対応し、代表的な列制御器５１７の細部の構成要素は３１７のその対応物と対応し、すなわちスイッチ５２１は３２１と等価であり、低インピーダンス抵抗器５２３は３２３と等価であり、スイッチング構成要素５２４および５２２は正確に３２４および３２２とそれぞれ対応する。追加として、高インピーダンス状態に対する並列なロード制御５３４は３３４と等価であり、一方では列急速ディスチャージ制御５３３は等価の制御３３３と正確に対応する。物理的な列構造５２６、５２７、５２８および５２９は等価の構造３２６、３２７、３２８および３２９と対応し、一方ではＸ−Ｙ交差点５１３、５１４、５１５および５１６によって表されるコンデンサは等価のエレメント３１３、３１４、３１５および３１６と直接的に対応する。それ故に、Ｘ−Ｙサブシステムの全体５１２は構造において３１２と同一である。行選択システム５００は３００と同一であり、すなわち、急速行ディスチャージ制御５３５は３３５と等価であり、行インピーダンスシーケンサロジックシステム５２５は３２５と等価であり、行選択サブシステムのそれぞれの５０１、５０２、５０３、および５０４はそれぞれの対応物３０１、３０２、３０３、および３０４と対応する。最後に、図５の任意の所与の行選択サブシステムの個別の構成要素は、図３のその対応物とマッチし、その結果、低インピーダンスチャージ抵抗器５０７は３０７と等価であり、高インピーダンスチャージ抵抗器５０６は３０６と等価であり、低インピーダンスディスチャージ抵抗器５０８は３０８と等価であり、選択およびディスチャージのためのそれぞれのトランジスタ（５０５および５０９）はそれぞれの対応物（３０５および３０９）と等価である。
【００５０】
図４と図６との間の差異は、対応するブロック４３３と６３３との間に存在し、全てのその他の特徴においては、２つの形態は同一である。より詳細には、サブシステム６０１は４０１と等価であり、４１１と等価な並列なロジックシステム６１１を有し、４個の列制御器６０２、６０３、６０４、および６０５はアナログドライバ４０２、４０３、４０４および４０５と対応し、代表的な列制御器６０２の細部の構成要素は４０２のその対応物と対応し、すなわち高インピーダンス抵抗器６０７は４０７と等価であり、低インピーダンスチャージング抵抗器６０６は４０６と等価であり、低インピーダンスディスチャージング抵抗器６０９は４０９と等価であり、スイッチング構成要素６０８および６１３は正確に４０８および４１３と、それぞれ対応する。６１１のサブ構成要素は４１１の中のその対応物と正確に相関し、すなわち、列０急速ディスチャージ制御６４１は４４１と対応し、一方ではロジック１制御６１２は４１２と対応する。物理的な列構造６２９、６３０、６３１および６３２は等価の構造４２９、４３０、４３１および４３２と対応し、一方ではＸ−Ｙ交差点６２５、６２６、６２７および６２８によって表されるコンデンサは等価のエレメント４２５、４２６、４２７および４２８と直接的に対応する。それ故に、Ｘ−Ｙサブシステムの全体６２４は構造において４２４と同一である。行選択システム６１４は４１４と同一であり、すなわち、急速行ディスチャージ制御６４０は４４０と等価であり、行インピーダンスシーケンサロジックシステム６１５は４１５と等価であり、行選択サブシステムのそれぞれの６１６、６１７、６１８、および６１９はそれぞれの対応物４１６、４１７、４１８、および４１９と対応する。最後に、図６の任意の所与の行選択サブシステムの個別の構成要素は、図４のその対応物とマッチし、その結果、低インピーダンスチャージ抵抗器６２１は４２１と等価であり、高インピーダンスチャージ抵抗器６２２は４２２と等価であり、低インピーダンスディスチャージ抵抗器６３９は４３９と等価であり、選択およびディスチャージのためのそれぞれのトランジスタ（６２０および６３８）はそれぞれの対応物（４２０および４３８）と等価である。
【００５１】
ブロック３１０および４３３はポテンシャル制御を達成するためにアナログ手段を使用し、これに対してブロック５１０および６３３は、コンパレータ（図５の５３０および５３１、図６の６３６および６３７）に送信されるロジック信号に基づいて、同じ目標をデジタル的に達成する。図３、図４、図５、および図６に開示されたシステムの挙動を体系化する真理値表（ｔｒｕｔｈ ｔａｂｌｅ）が、図１３、図１４、図１５、および図１６にそれぞれ提供される。参照上の明確化のために、図１３、図１４、図１５および図１６の真理値表は、その下での実際の数値の注釈を使用して、形態の中の推測点に対する後方照応を作成し、図３、図４、図５、および図６基本形態に対するこのような参照は、図１３、図１４、図１５、および図１６の中にそれぞれイタリック体で示される。これらの図面はそれぞれ、２つのセクションで構成され、小さい方の表は参照されるエレメントの電気的な状態を規定し（１３０１、１４０１、１５０１、および１６０１におけるように、それは図３、図４、図５、および図６に示されるデバイスに対する合理的な順列のセットをそれぞれ提供する）、関連する大きい方の表は、参照される構成要素において満足される条件の下で、ドライビングプロセスによって起こされる動的な状態の変化を詳細に説明する（１３０２、１４０２、１５０２、および１６０２におけるように、それは図３、図４、図５、および図６によって示されるデバイスに生じる合理的な状態に関する詳細な背景情報をそれぞれ提供する）。ＣＲＤの略語は列急速ディスチャージを表し、一方ではＲＲＤは行急速ディスチャージを表し、前出の説明と一致するそれぞれのブロックによってアクチュエートされるプロセスを参照する。
【００５２】
これらの相互に関連する挙動の性質は、例によって示され得る。チャージは行が選択された場合（低インピーダンス状態に）にのみ列−行交差点に蓄積することができ、それ以外の場合には、長いチャージング時間は、適切なサイクルがすでに終了するまでに交差が閾値を超えることを妨げる、ことに注目することが重要である。それ故に、問題の時間フレームの間に選択されない行にアクティベーションは生じない。その見地に立って、以下のイベントの順序について考察する。列の上にデータを符号化するべきときになると、全ての行は構成要素４２０およびその対応物の確定された状態に従って高インピーダンス状態となり、その時点において、構成要素４０８は電圧ポテンシャルをライン４３４から列の上に印加するために切り替えられる。順次の行がそれぞれ選択される（低インピーダンス状態にスイッチされる）に従って、その行に対する対応する列データが並列に（同時に）ロードされ、構成要素４０８およびその対応物において符号化される。すでに処理された行は、チャージングおよびディスチャージングを遅くする高いインラインインピーダンスのために、交差点においてその符号化された状態（アクティベーションの閾値よりも上または下に）のままに残る（その本来の特性を通じて、または任意であるが、この先において開示されるデバイスの持続性を改善するための、ピクセル間のクロストーク抑制メカニズムの１つによって強化された状態として）。
【００５３】
２方向制御デバイス４１３およびその対応物は低インピーダンス４０９を通じてグラウンドへの急速ディスチャージを可能とする。低いインピーダンスを行および列の両方と接続し等化された（またはグラウンドされた）ポテンシャルへの明確な経路を作ることは、列−行アレイの中の全ての構成要素の急速なデアクティベーションのための必要条件を提供する。
【００５４】
電圧明瞭化実施形態とインピーダンス明瞭化実施形態との間の基本的な違いが、ここで要約され得る。この２つの実施形態は、それらが有する明瞭化されたイピーダンス行選択システムは共通であるものの、列１００に供給されるデータロジックストリームの取り扱いにおいて異なる。電圧明瞭化列ドライバ実施形態においては、列１００に沿って入力される並列のデータは、入力されるロジックビット（１または０のいずれか）に比例してインライン列電圧を直接ドライブする。１実施例においては、ビットの値１は５ボルトの電圧に対応し得、ビットの値０はグラウンドポテンシャルに対応し得る。
【００５５】
インピーダンス明瞭化列ドライバ実施形態においては、列１００に沿って入力される並列のデータは、入力されるロジックビット（１または０のいずれか）に反比例してインライン列インピーダンスを直接ドライブする。１実施例においては、ビットの値１は低いインラインインピーダンスに対応し得、一方ではビットの値０は高いインラインインピーダンスに対応し得る。この実施形態においては、共通の電圧ポテンシャルが問題のサイクルの間全ての列１００に印加され、チャージングおよびディスチャージングは結合された行および列のインピーダンス値、およびデバイスのアクチュエーション／アクティベーション閾値と結合したデバイスのサイクル時間領域に対する制約された期間の付随的な活用によって、全面的に操作される。
【００５６】
チャージングおよびディスチャージングのシナリオの下での対応する挙動が図７、図８、図９、および図１０に示される。図７は、１つの行、または１つの行プラス１つの列が高インピーダンス状態にあるときの、チャージングプロフィールを開示する。交差点は確かにチャージングされるものの、チャージ７０１の蓄積は非常に緩やかであり、適切な時間サイクルの間にそれがアクティベーション閾値７０２を横切ることはない。これは、時間サイクルまたは時間領域が短いために閾値７０２が横切られない限りにおいては、オフ状態と同等である。プロフィール７０１は直線として（本図面および以下の３枚の図面において）示されるが、これは図示を容易するにするためである。実際のチャージングおよびディスチャージングのプロフィールは、以下により詳細に開示される、これらの電気的現象を支配する方程式（これについて最も単純な場合には、式１または式２のような）に従う周知の曲線を示す。
【００５７】
図８は、アクティベーション閾値８０３を速やかに横切る急速なチャージのプロフィール８０１を表す。その点においてシステムは高インピーダンス状態に置かれ、緩やかなディスチャージ８０２が閾値点に向かって緩やかに戻る動きを開始する。ディスチャージが進行して８０２が閾値を横切る以前にサイクルが終了する限りにおいては、アクティベーションの「持続性」が保証される。
【００５８】
図９は、アクティベーション閾値９０２に緩やかに接近する、高インピーダンスディスチャージのプロフィール９０１を表す。チャージがアクティベーション閾値よりも下に降下する場合には、列−行交差点と関連するデバイスはそれ自身がデアクティベートされる。図９は、加えられた高インピーダンス状態に付随するディスチャージ曲線８０２に関連して、図８において既に予見されたものを繰り返す。その状態は、次の行に切り替えると言う単純なイベントによってもたらされ、現在の行を高インピーダンス状態に置く。アクティブなデバイス、例えば行−列交差点でアドレスされ制御されるピクセルまたは他のデバイス、をオンに（そしてインアクティブなデバイスをオフに）保つためのタイミング要求は、それが全ての行を順番に選択するために要する時間の間は、有効に機能する（ｆａｃｔｏｒ）必要があり、行の選択のために割り当てられる時間は、一部のアプリケーションに対しては、パルス幅変調の一部のレベルを可能とするだけの十分な長さであり得ることが、注目されるべきである。これらの矛盾する基準を満足するための、高速度処理時間を削減するためのメカニズムが、以下に開示される。
【００５９】
図１０は、低インピーダンス状態の間の急速ディスチャージを表し、ここでは電圧はアクティベーションに対する閾値１００２よりも下の値１００１に降下する。この種類のディスチャージは、以前に記載されたブランキング状態ともまた関連する。ディスチャージの用語は、所与の行と列との間の交差点における、両者の間のポテンシャルの等化に基づく電界の減衰を参照し得る。これは、行および列がグラウンドに短絡し、低インピーダンス経路を通じてディスチャージされる場合であり得るが、しかし本発明はフローティンググラウンドを含むより複雑な構造に対して一般化され得る。
【００６０】
チャージングサイクルの間に利用可能な２つの異なるドライブ手法がある。「連続モードドライブ」と記される第１の手法は、基本的なプライマリ期間の一時的な細分割の間に、ドライブ電圧を繰り返し印加することを含む。これは、高いＲ状態においても、蓄積されたチャージがプライマリ期間の間にデバイスに対するアクティベーション閾値よりも下に降下する場合に適切であり得る。手品師が棒の上で皿を回すときに、皿が落ちないように絶えず皿に回転を与え続けるように、本発明の一部の構成は所与の交差点をデアクティベーション閾値よりも十分に上のアクティブな状態に保つために、印加される電圧を絶えず「リフレッシング」することを要求され得る。これは図１１のチャージングプロフィール１１０１に表され、デバイスがアクティベーション閾値１１０２を下に横切ることを防ぐためにチャージが繰り返し印加され、その結果示されるように鋸の歯のパターンとなる。この例においては、６個のサブサイクルが６個の歯のプロフィールに対応するアクティベーションのための全体の所望時間を構成し、それぞれが閾値１１０２に向けて降下する短いディスチャージ構成要素を有するものの、その点に接近することは許されない。
【００６１】
これとは反対に、プライマリ期間がディスチャージ時間と比較して短い場合には、このような連続したリフレッシュサイクルは不必要であり得る。「バーストモードドライブ」と記されるこのモードは電圧を、各サブサイクル（基本サイクルの所定の細分割）に対して連続的にではなく、サイクルごとに一度印加する。図１１のプロフィール１１０４はプロフィール１１０１と同じ状況を表すが、６個のサブサイクル期間が１つのアクティベーションによって達成されることにおいて異なり、高インピーダンス状態においてこの時間フレームの間にディスチャージするデバイスは、閾値１１０３を横切ることはおろか、そこに到達することもない。
【００６２】
本発明は明白な参照とともにこれらの両方のドライバ戦略を備える。
【００６３】
図１１に示された２つの異なるドライバ戦略に対する適合性範囲を、アクティベーション閾値に関する知識に基づいて定量化することができ、該閾値はデバイスの中に蓄積されるチャージと線形の関係を有するので、ｑｔｈｒｅｓｈｏｌｄと記され得る。関係式のセットは下記の表１の中にまとめられており、ここでＴｃｙｃｌｅは基本サイクルに対する所定の継続時間を表し、Ｔｓｕｂｃｙｃｌｅは基本サイクルの所定の細分割に対する継続時間である。表１を通じて、Ｒの用語は高インピーダンス状態における抵抗を参照する。低インピーダンス状態に対する応答はデバイスのアクティベーションに対して十分に速いものと想定され、それは表１がデバイスの持続性に関するスペシフィケーションフロアを提出することを意味する。
【００６４】
【表１】
2011123510.tif 000003
バーストモードの長所は、アドレス指定システムを動作するための帯域幅を狭めることにあるが、しかし、全てのアプリケーションがこのモードに適合されるものではない。
【００６５】
持続不可能な（ｕｎｔｅｎａｂｌｅ）構成に該当する場合は、本発明の下で動作可能性を認めるためには、時間領域が長すぎるか、または短かすぎるかのいずれかであり得る。しかしながら、図１に示された形状に対する１つの追加の変更案が残されており、それはある種の持続不可能な構成に対する否定的な評決を逆転し得るものであり、それは図１２に開示される。図１２の中の変更案は、ある種の環境の下で、チャージ時間の要求を調整することによってそのままでは持続不可能な構成を持続可能になし得る。図１２で実現される特定の戦略は、所与の列−行交差点をチャージまたはディスチャージするためのサイクルの間に不適切な時間が存在するときには、特定の価値を有する。フラットパネルディスプレイシステムにおいて、数百の行（恐らく数千の）が例外的に高いフレームレートでアドレスされる必要があるときに、この種類の問題が生じる。
【００６６】
図１を図１２と比較することにより、下記の差異が存在する。図１の行１００は一時に１つ、順番にアドレスされ、列１０１はアレイの一方の端から他の端まで伸びている。図１２において図形は全く異なり、そこでは列は半分に分割されている。列導体のペア１２０２および１２０３はそれらの間の不連続のために相互に電気的に絶縁される。後続のペア１２０４および１２０５、１２０６および１２０７、ならびに１２０８および１２０９に対しても同じことが言える。従って、１２１０から１２１５までの６つの行は、セット１２００を形成する３つの行（１２１０、１２１１、および１２１２）およびセット１２０１を形成する３つの行（１２１３、１２１４、および１２１５）の、２つの分離した行のセットとして扱われ得る。１２０２から１２０９までの列導体を半分に分割することによって生じる電気的絶縁のために、この構成は一時に２つの行が、１つはセット１２００から、もう１つはセット１２０１から、選択されることを可能とする。これらの同時の（並列な）行選択に対するありそうな順序は、１２１３と共にアクティベートする１２１０、１２１４と共にアクティベートする１２１１、および１２１５と共にアクティベートする１２１２であるが、該実施形態はこのようなパターンに限定されない。
【００６７】
これに続く並列関係は行に対するこの２分割の片方に限定されるものの、列の並列なデータローディングに関しては制約がはない。それがデバイスのアレイに供給するドライバサーキットリの見地から利益を提供する場合には、１つのドライバが列１２０２および１２０４に供給し、別のドライバが１２０３および１２０５に供給する、などが可能である。しかしながら、デバイスそのものに対する最終的な決定要因は行選択の順序である。従って非対称なＸ−Ｙマトリックス（ここではＸはＹと等しくない）に対しては、本発明に対する図１２の並列関係戦略を適用するときには、２つの寸法のうちの小さい方を２分割することを選ぶことは、明らかである。１５００の列および２５００の行を有するシステムの場合には、行および列は最初に反転され、その結果１５００の行が２５００の列と関連付けられる。次いで列が図１２の描写に従って２つに分割され、その結果７５０の行の２つのセットが並列にドライブされ得、その結果２つの行が一時に選択され得る。電気的絶縁のために、電気的なバリアを超えるクロストークはあり得ず、それ故にアレイの上に符号化されたデータを取り違えることなく、システムが２つの行を選択することをイネーブルとする。フラットパネルディスプレイの分野のような一部のアプリケーションに対して、システムが時間領域の可能性に関してそうでなければ持続可能である場合に、図１２の変更案がサイクルを短縮するために使用され得る。米国特許番号第５，３１９，４９１号に開示されているようなパルス幅変調された色に対する、その結果として得られるより短い時間サイクルは、人間の知覚に関する重要なイメージングの利益をもたらし得る。
【００６８】
主要なアプリケーションの例としてのフラットパネルディスプレイに対して、シンプルマトリックスアドレス指定が適用されてきたが、本発明は、表１に開示されさらに図１２に示されたイネーブル化する変更案に照らして詳しく示されたような、持続可能な時間領域−対−閾値の関係を表示する任意のデバイスに対して一般化され得る。
【００６９】
最後に、導電性の列および行（１００および１０１、または４２５から４３２まで）の厚さおよび／または幅は、これらの造作の長さに沿って一様である必要はない。これらの造作に対する蓄積されたライン抵抗を克服するために、導体にアドレス指定メカニズムが取り付けられる点からの距離の関数として、導体の厚さおよび／または幅を増すことが望ましくあり得る。本発明はそれ故に、このレベルの調整を必要とするシステムにおいて、ライン抵抗を補償するためのこの最後の変更案を備える。
【００７０】
図１７は、図３、図４、図５および図６の基本的なドライブシステムに対する変更案を開示し、ここでは行は導電性トレースの左および右の端において共通の信号ソースからドライブされ、一方では列は同じ方法でドライブされる。図１７の主な構成要素レベルブロックは、以下の同一性に従って、図３、図４、図５、および図６の対応物と正確に対応する。すなわち、ブロック１７１０はブロック３１０、ブロック４３３、ブロック５１０、およびブロック６３３と対応し、列を制御するブロック１７１１は３１１、４０１、５１１、および６０１の等価なブロックと対応し、行インピーダンス選択を制御するブロック１７１２は３００、４１４、５００、および６１４の等価なブロックと対応し、一方では実際のＸ−Ｙマトリックスブロック１７０９は３１２、４２４、５１２、および６１６の類似の構成要素と対応する。この変更案が図３、図４、図５、および図６の元の形態に対してもたらす明瞭な改善点は、列を両端からドライブするための追加の導電線１７０１、１７０２、１７０３、および１７０４の、および行を両端からドライブするための追加の導電線１７０５、１７０６、１７０７、および１７０８の追加を含む。これらの導電性トレースは黒丸印の内部接続位置で基本的な形態に接続し、行または列の遠い方の端にまで伸び、その遠方の末端に複数の接続を提供する。
【００７１】
この変更案から導かれる利益は、導電性トレースの中の任意の連続性の故障が衝撃（ｉｍｐａｃｔ）に関する限りでは制限されることであり、それは両端からドライブされる行（または列）は導体の中の断線（連続性の故障箇所）に対して本質的にフォールト・トレラントとなるからである。明瞭な特徴は１７０１から１７０８までの追加された接続であり、それは行および列が両端からドライブされることを可能とする。図１７において、他におけると同様に、Ｘ−Ｙマトリックスの実際の寸法（列の数および行の数）はこの開示の中では不定として残されており、全てを通じて４番目の列および４番目の行がｘ番目の列およびｙ番目の行を表す。
【００７２】
ピクセル相互間のクロストークが交差点に印加されたチャージのリークを引き起す（目標のアプリケーションの選定された時間サイクルに対して）場合には、２つの異なる方法の内の１つによって、交差点に適切な持続性を提供することが可能である。これらの２つの方法、ヒステリシス管理および可変行抵抗が以下に記載される。
【００７３】
ヒステリシス管理はデバイスのある種の条件が満足されるときにのみ適用され得る。それが満足されるときには、この方法は本発明の動作領域を、それ以外の場合には過度の電気的クロストーク（すなわち、任意の所与の行および列の幾何学的構成を超えて蓄積されたチャージが等化する、潜在的に有害な傾向）のためにアクセス不可能な、アプリケーションスペースにまで拡大する。
【００７４】
以下の定義が、ヒステリシス管理法に関する以下の詳細な記載を通じて使用される。図示の目的のために、ピクセルは平行板状可変容量コンデンサとして取り扱われ、その中で極板の間の空隙は、極板の間に十分な電圧差を印加することによって潰す（ｃｏｌｌａｐｓｅ）ものとする。該方法は、しかしながら、適用性を支配する不等式が他の方法で満足される限りにおいて、この制約が適用されないデバイスに対しても適用可能である。
【００７５】
Ｖｐｕｌｌ−ｉｎ＝ピクセル可変容量コンデンサ上に印加される全電圧差であって、任意のΔＶ＞Ｖｐｕｌｌ−ｉｎが空隙を潰すような、電圧差。
【００７６】
Ｘｐｕｌｌ−ｉｎ＝ピクセル可変容量コンデンサの一般化された変位であって、任意のＸ＞Ｘｐｕｌｌ−ｉｎに対してコンデンサの極板がその最大変位まで潰すために、変位の制御が不可能となるような、変位。
【００７７】
ΔＶｒｅｌ＝ピクセル可変容量コンデンサ上に印加される全電圧差であって、任意のΔＶ＜Ｖｒｅｌがすでに潰れたコンデンサを潰す以前の位置に戻すことを可能とするような、電圧差。Ｖｒｅｌ＜Ｖｐｕｌｌ−ｉｎに注意。
【００７８】
ｔｒｏｗ＝行がアドレスされると考えられる時間スパン。
【００７９】
ｔｐｕｌｓｅ＝アドレスされた行に対して電圧が、ピクセルをＯＮにアクチュエートするＶａｄｄｒｅｓｓ−ＯＮに保持される時間スパン。定義によりｔｐｕｌｓｅ≦ｔｒｏｗ。
【００８０】
これらの命名の取り決めを使用して、クリティカルな電圧の関係がより明瞭に規定され得る。制約条件が概説される前に、列および行に対する必要なドライビング電圧を識別するための、５個の追加の符号が導入され定義される必要がある。これらはシステムの列に対する２つの電圧レベル、および行に対する３つの電圧レベルを参照する（このような電気的システムはゲージに依存しないので、これらのセットの互換性に、再度注意する）。
【００８１】
以下の定義は列電圧レベルと結びつけて使用される。
【００８２】
Ｖｓｅｔ＝行がアドレス−ＯＮの状態にあるときに、ピクセルをアクチュエートする（ＯＮにする）ために使用される列電圧。行がアドレス−ＯＦＦの状態にあるときには、
Ｖｓｅｔはピクセルをそのときの状態に保つ。
【００８３】
Ｖｒｅｓｅｔ＝行がアドレス−ＯＮの状態にあるときに、ＯＮのピクセルをＯＦＦに変えるために使用される列電圧。行がアドレス−ＯＦＦの状態にあるときには、Ｖｒｅｓｅｔはピクセルをそのときの状態に保つ。
【００８４】
以下の定義は行電圧レベルと結びつけて使用される。
【００８５】
Ｖａｄｄｒｅｓｓ−ＯＮ＝ピクセルをＯＮにする必要があるとき、そのときにアドレスされている行の電圧。この状態はそれぞれの時間スライスｔｒｏｗの一部分に対して生じる。
【００８６】
Ｖａｄｄｒｅｓｓ−ＯＦＦ＝ピクセルをＯＦＦにする必要があるとき、そのときにアドレスされている行の電圧。これはリセットモードと似ているが、しかし全ての行に影響を与えることなく、個々のピクセルを選択的にＯＦＦに変えることができる。この状態はそれぞれの時間スライスｔｒｏｗの一部分に対して生じる。
【００８７】
Ｖｎｏｎａｄｄｒｅｓｓ＝そのときにアドレスされていない行の電圧。
【００８８】
ヒステリシス管理を実行することの可能性を決定する、８個の基礎的な関係（不等式）が以下に与えられる。８個全てが満たされる任意のシステムは、適切なデバイスの持続性を得るためにヒステリシス管理を適用する恩恵をこうむる。相対的なポテンシャルの差が動作に対する鍵であり、デバイスは所与の極性の選択と結び付けられない、ことに注意する。開示された極性は例示的なものである。
【００８９】
１．Ｖｓｅｔ−Ｖａｄｄｒｅｓｓ−ＯＮ＞Ｖｐｕｌｌ−ｉｎ（アドレスされた行のＯＦＦピクセルをＯＮにし、アドレスされた行のＯＮピクセルをリフレッシュする）
２．Ｖｓｅｔ−Ｖｎｏｎａｄｄｒｅｓｓ＜Ｖｐｕｌｌ−ｉｎ（アドレスされない行のＯＦＦピクセルをＯＦＦに、ＯＮピクセルをＯＮに保つ）
３．Ｖｒｅｓｅｔ−Ｖａｄｄｒｅｓｓ−ＯＮ＞Ｖｒｅｌ（リフレッシュが望まれない場合に、アドレスされた行のＯＮピクセルをＯＮのままに残す）
４．Ｖｒｅｓｅｔ−Ｖｎｏｎａｄｄｒｅｓｓ＞Ｖｒｅｌ（アドレスされない行のＯＮピクセルをＯＮのままに、ＯＦＦピクセルをＯＦＦのままに残す）
５．Ｖｓｅｔ−Ｖａｄｄｒｅｓｓ−ＯＦＦ＞Ｖｒｅｌ（選択的にピクセルをＯＦＦにすることが適切であるときに、アドレスされた行のＯＮピクセルをＯＮのままに残す）
６．Ｖｒｅｓｅｔ−Ｖａｄｄｒｅｓｓ−ＯＦＦ＜Ｖｒｅｌ（そのようにトリガされた場合には時間サイクルの中間においても、ＯＮピクセルをＯＦＦにする）
７．Ｖｒｅｓｅｔ−Ｖａｄｄｒｅｓｓ−ＯＦＦ＞Ｖｎｏｎａｄｄｒｅｓｓ（これは、行がアドレスされたモードにある時間の間ＯＮピクセルをＯＮに保ち、その結果、アドレスされない行のＯＮピクセルに対する電圧は正から負、またはその逆に行かず、かくしてこれらのピクセルをＯＦＦにする）
８．Ｖｒｅｓｅｔ−Ｖａｄｄｒｅｓｓ−ＯＮ＜Ｖｐｕｌｌ−ｉｎ（アドレスされた行のＯＦＦピクセルをＯＦＦのままに残す）動作に対する鍵は、アドレスされた行はＶａｄｄｒｅｓｓ−ＯＮとＶａｄｄｒｅｓｓ−ＯＦＦとの間（またはこの反対）でスイッチされ、一方では全ての他の行はＶｎｏｎａｄｄｒｅｓｓであることである。行がもはやアドレスされなくなると、それはＶｎｏｎａｄｄｒｅｓｓ状態に復帰する。アドレスされた行のピクセルのみが状態を変えることができる。列はアドレスされない状態の間、名目上はＶｒｅｓｅｔに保たれる。アドレスされた行は、次の行に移動する前に、Ｖｎｏｎａｄｄｒｅｓｓから→Ｖａｄｄｒｅｓｓ−ＯＮ→Ｖａｄｄｒｅｓｓ−ＯＦＦ→Ｖｎｏｎａｄｄｒｅｓｓと変わる。この行スイッチングの順序は、ＯＮピクセルが一度もＯＦＦになることなくリフレッシュされることを可能とするので、好適である。行スイッチングの順序がＶｎｏｎａｄｄｒｅｓｓ→Ｖａｄｄｒｅｓｓ−ＯＦＦ→Ｖａｄｄｒｅｓｓ−ＯＮ→Ｖｎｏｎａｄｄｒｅｓｓである場合には、行および列の上の電圧レベルの変更に関連する僅かなタイミングの差が起こり得る。
【００９０】
行がアドレスド−ＯＮ状態にあるとき、ピクセルがＯＮになるために、ｔｒｏｗよりも短い一部のパルス時間の間その対応する列はＶｓｅｔにスイッチされる。その行がアドレスド−ＯＮである間、ピクセルがそのときのそのＯＦＦ状態に残るために、その対応する列はＶｒｅｓｅｔのままに残される。
【００９１】
行がアドレスド−ＯＦＦ状態になるときに、ＯＮピクセルがＯＦＦになるために、ｔｒｏｗよりも短い一部のパルス時間の間その対応する列はＶｒｅｓｅｔにスイッチされ（またはに保たれ）る。その行がアドレスド−ＯＦＦである間、ピクセルがそのときのそのＯＮ状態に残るために、その対応する列はＶｓｅｔに保たれる。アドレスド−ＯＦＦ状態の前にピクセルがＯＦＦである場合には、ＶｓｅｔまたはＶｒｅｓｅｔの何れかがそれをＯＦＦ状態に保つが、ＯＦＦピクセルをＶｒｅｓｅｔ保つことによって最もロバストな制御が達成される。
【００９２】
このヒステリシス管理法の実行は、任意の行はそれがアドレスされるときにはいつでも３つの異なる状態、Ｖａｄｄｒｅｓｓ−ＯＮ、Ｖａｄｄｒｅｓｓ−ＯＦＦ、およびＶｎｏｎａｄｄｒｅｓｓの間でスイッチされなければならない、というものである。また、列がこの順序でアドレスされる間は、任意の所与の列はＶｓｅｔに（リフレッシュのためにまたはＯＦＦピクセルをＯＮにするために）またはＶｒｅｓｅｔに（ＯＦＦ状態に残すまたはＯＮピクセルをＯＦＦにするために）セットされ得る。開示された方法は行と列との間に生じる差電圧を利用し、それは行および列のこのような操作の過程の間にポテンシャルを獲得する。
【００９３】
図１８において、Ｖａｄｄｒｅｓｓ−ＯＮ、Ｖａｄｄｒｅｓｓ−ＯＦＦ、およびＶｎｏｎａｄｄｒｅｓｓに対応する３つの異なるレベルの間で、行電圧が移動する。左から右へ向かって（時間と共に前方へ、それは水平軸によって示される）、行はＶｎｏｎａｄｄｒｅｓｓ（１８０１）で始まる。行がアドレスされる（選択される）ときに、その電圧はＶａｄｄｒｅｓｓ−ＯＮ（１８０４）に移動し、それはピクセルをアクティベートするために必要（十分ではないものの）である。ポテンシャルの値は最終的にＶａｄｄｒｅｓｓ−ＯＦＦ（１８０７）に移動し、それはピクセルをデアクティベートするために必要（十分ではないものの）である。ピクセルがアクティベートするか、デアクティベートするかは列電圧に依存する。図１８に示されるように、ピクセルのアクティベーションおよびオン状態の持続（行電圧が１８０１から１８０４へさらに１８０７へと移動するように）、ピクセルの状態（オンまたはオフのいずれか）の持続（行電圧が１８１０から１８１３に移動するように）、およびピクセルのデアクティベーション（行電圧が１８１６に移動するように）、の３つのシナリオがある。これらは以下により詳細に説明され、それはこれらの行電圧の値と列電圧との相互作用（マトリックス上に符号化されるロードされたデータと対応する）を説明する。
【００９４】
インアクティブなピクセルは、差電圧がＶｐｕｌｌ−ｉｎに到達する場合（それは図１８において１８０６のみにおいて生じる）を除いてはアクティベートしないことが注目される。アクティベートされたピクセルは、差電圧がＶｒｅｌに到達する（それは１８１８のみにおいて生じる）まではアクティベートされたままで残る。図１８は考えられる入力のそれぞれのセットに対するピクセル（またはそれぞれのＸ−Ｙ交差での、他の一般的なクライテリアコンプライアントデバイス）の挙動を表し、それによって示されたスイッチングシステムの有用性を明らかにする。このように、図１８は２つの列電圧の値および３つの行電圧の値の様々な組み合わせを、それぞれの場合の差電圧を追跡することによって表す。これらの組み合わせのそれぞれを逐次ステップを踏んで通ることが必要である。
【００９５】
選択の前には、行はアドレスされない状態１８０１にあり、一方では列電圧はデータの不在１８０２を反映し、その結果初期の差電圧１８０３に導く。次いで、行は選択され１８０４、一方では１８０５で、列データはノンゼロに（この代表的な列にロードされるデータの中に、０の代わりに１を仮定する）なる。この状況の下で、差電圧は１８０６に上昇し、それはピクセルを強制的にアクティベートさせる。しかしながら、行がアドレスされない状態１８０７になるときの、重要な結果に注目する。列電圧はノンゼロの１８０８であるものの、差電圧は１８０９であり、それはピクセルのそのときの状態が変化せずに残ることを意味し、それがオンであれば、それはオンのまま残り（なぜならば、差電圧はリリース電圧１８１８よりも高い）、それがオフであれば、それはオフのまま残る（なぜならば、差電圧はアクティベーション電圧１８０６よりも低い）。図１８が左から右へ向かって時間とともに直線的に進行するイベントを表すものと見なす場合は、それは、アクティベーション閾値が１８０６で満足された後の、行のアドレスされない状態１８０７へのスイッチングは、支配的な差電圧１８０９がリリース電圧１８１８よりも高いために、ピクセルがアクティベートされたまま残ることを意味する、ことを意味する。さらに、２つの条件、すなわち列電圧が１８１７の値となり一方では行はアドレス−オフの状態１８１６となる、が同時に満足されるまでは、ピクセルはオン状態に残り得る。このことのみが差電圧を、ピクセルをリリースしデアクティベートするために必要なレベル１８１８に低下する。
【００９６】
緊急のドライバ符号化がアドレス−オフ行イベントを、データ符号化イベントの１回につきそのイベントが複数回起こることに対抗して、所与のデータサイクルの最後に後回しすることを必要とし得ることが、理解され認識されるべきである。図１８において、それは、所与の時間領域に対する全てのピクセルの値がセットされる後まで、行電圧がアドレス−オフ状態に到達することなく、ノン−アドレス状態とアドレス−オン状態との間で移動することを意味する。詳細には、行電圧は１８０１から１８０４へ、さらに１８１０へ（１８０７への遷移をスキップし）、さらに１８１３へ、などと移動する。アドレス−オフ状態（１８０７、１８１６で示される）への移行は必要となるまで延期され、それまでは、行は２つの状態の間（１８０１から１８０４へ、１８１０へ、１８１３へ、１８１９へ、など）で振動し得る。本発明は、行アドレス−オフイベントが何時または何回トリガされるかに関するいかなる特定の戦略とも結びつかず、また、アドレス−オフイベントを一時的に強化するための理由がある場合に、冗長性を有するトリガをすることを主張するものでもない。
【００９７】
ピクセルが１８０６でアクティベートされるが、しかしアドレス−オフイベント１８０７が抑制される（後にまで延期される）状況を考える。一旦列電圧は１８１１に降下し（一方では行電圧は１８０４から、１８０７をスキップして、直接１８１０に移行し）、ピクセルはオン状態に残るが、それは１８１２での差電圧がリリース（デアクティベーション）を許容するにはなおも高すぎるからである。図示の目的のために、ピクセルは以前にオフ状態にセットされていたと想定する。この列のオフ状態１８１４と、１８１３での行アドレス−オンイベントとの組み合わせが、差電圧１８１５に導き、それはピクセルをアクティベートするためにはまだ低すぎ、それはこのケースにおける所望の結果である。
【００９８】
差電圧が１８１８に到達するときに生じるリリース（デアクティベーション）イベントの後に、システムは実効的にリセットし、行はノン−アドレス状態１８１９への次の状態変化を再開し、列のオフ状態は１８２０に固定され、静止状態と一致する差電圧１８２１に導く。このように、図１８のそれぞれの部分は、所与のピクセル初期状態の想定に応じて、または（より重要であるが）水平軸上のどこでサイクルが開始することを想定するか（例えば、１８０１に対抗して、１８１０においては、列の値がオフ状態であるように初期に符号化される状況に対する挙動を表す）に応じて、開示されたシステムの重要な機能を完全に表す。図１８は曲がりなりにも、各ピクセル（マトリックスのＸ−Ｙ交差点）における所望の状態変化および／状態持続をトリガする条件によるデバイスの挙動の一般的な早見図（ｎｏｍｏｇｒａｐｈ）として役立つ。
【００９９】
Ｖｒｅｌ／Ｖｐｕｌｌ−ｉｎのレシオ（１８１８の値を１８０６の値で割った値）が低くなるほど、制御スキームはよりロバストになることが注目される。ピクセルをオフに変えることとそれをオンに変えることとの間に大きな差異があるので、行および列に印加される電圧の大きな変化が、エラーを伴わずに許容され得る。このような電圧の変化は導電性トレースに沿った抵抗の損失から起こり得、その結果として、システムをこのような変化に対抗するようにチューニングすることは、それをデコーディングトランスデューサとしてより安定化する。
【０１００】
最初にこれらの要求を満足し、次いでそれを最適化するように、任意の所与のＸ−Ｙマトリックスをチューニングすることは、交差点（ピクセル）においてアクチュエート／アクティベートされるデバイスの機械的および／またはエレクトロメカニカルな挙動に対する調整を要求し得る。当該の１つのケースは、米国特許番号第５，３１９，４９１号において開示されたデバイスであり、それは、その「極板（ｐｌａｔｅ）」が剛でないために、実際には従来の平行板状可変容量コンデンサとして挙動しない。このシステムをヒステリシス管理に適合するようにするためのシステムに対する修正は、さもなくば言うなりに動き得る上側の「極板」の剛性を増す、またはさもなくば、そのアクティベーションおよびデアクティベーションの間の機械的および幾何学的なプロフィールを変えるための方法（ピクセルのアクティベーション挙動を変えるために各Ｘ−Ｙ交差点の中心で列または行の導体の一部分−実質的には導電性トレースのホール（ｈｏｌｅ）、を除去することによって、などの）を必要とし得る。前出の本文に記載された８個の不等式を満足するように挙動の調整がなされるときにはいつでも、本発明は適切な持続性の強化を提供する。
【０１０１】
Ｘ−Ｙ交差におけるデバイスの持続性を、目標とするアプリケーションの基本的な時間サイクルの関数として保障するための代替の方法は、全ての行の抵抗を全面的に変えることであり、それはそれぞれの列の間のそれぞれの行に可変抵抗器を挿入することと電気的に等価である。それぞれの行に非常に多数の列間の抵抗器（それぞれが分離した制御メカニズムを必要とする）を組み込むかわりに、その基本的な抵抗を数桁の大きさにわたって変えることができる材料（それは、例えば横方向の、適切な電気信号の印加によって抵抗状態の間で全面的にスイッチされ得る）によって、行を製造することはより簡単である。このような方法が図１９に開示される。このようなメカニズムを実行することによって、ヒステリシス管理が除去され得ることに注目し、これが成り立つとの想定が、以下の説明に対して当てはまるものと想定される。従って、図１８に示されたヒステリシス管理法を実行するために必要とされた３つの異なる値に対して、本説明は行に対する２つの電圧のみを認める。
【０１０２】
この方法の適用は、その抵抗を数桁（３〜６桁）の大きさにわたって変えることができる行材料の使用を想定する。他の候補の中でドープドペロブスカイトは必要な性質を所有する（６桁の大きさの抵抗の振れ幅を示す、１００ナノ秒以下の公表されたスイッチング時間を有する）と報告されている。本発明は現在のドープドペロブスカイト材料に限定されず、必要な性質を示す全ての材料を包含する。
【０１０３】
最小限必要な抵抗の振れ幅は最終のマトリックス寸法（行および列の数）に依存し、そのレシオ倍率は一般的に１０３と１０７との間の範囲内にある。抵抗の必要な変化はＮｃｏｌＮｒｏｗの積と線形比例することが示されており、ここで本発明によってドライブされる任意の所与のシステムの、Ｎｃｏｌは列の数、またＮｒｏｗは行の数である。
【０１０４】
この制御設計は本質的に、ピクセルが相互にチャージおよびディスチャージ（ピクセル相互間のクロストーク／リーク）する速度を制限する。行および列の両方に一定の電圧ＶｒｏｗおよびＶｃｏｌがそれぞれ印加され、｜Ｖｃｏｌ−Ｖｒｏｗ｜＞Ｖｐｕｌｌ−ｉｎである。ヒステリシス管理に関する前記説明の中で定められた呼称を、ここでもまた適用する。行がアドレスされるとき、そのトレース抵抗は全面的に（すなわち、その全長にわたって）低い値に変更され、その結果、必要な全てのピクセルは十分にチャージされ得る。所与の行の全表面積にわたって所与の抵抗の全面的な変化を選択的に加えるためのメカニズム１９１３は、行アドレス状態の後縁と同期される。さらに、メカニズム１９１３は本発明の中で一般化され、なぜならば、この方法は行全体の抵抗値をスイングするための任意の特定のまたは狭い範囲で定義された方法と結びつけられないからである。全てのアドレスされない行は、その長さにわたって低い抵抗を有するようにセットされる。行がアドレスされる時間（ｔｒｏｗ）の間に生じるイベントの順序は、つぎのとおりである。
【０１０５】
１）アクティブな列が抵抗ＲＣ，ｌｏｗ（〜１００ｋΩ）を有するようにセットされる。
【０１０６】
２）インアクティブな列が抵抗ＲＣ，ｈｉｇｈ（〜１００ＭΩ）を有するようにセットされる。
【０１０７】
３）アドレスされた行トレースを含む可変抵抗器材料が、低抵抗状態ＲＲ，ｒｏｗに置かれる。
【０１０８】
４）その列にＲＣ，ｌｏｗを有するアドレスされた行の全てのピクセルは、非常に速やかにチャージする。その列にＲＣ，ｈｉｇｈを有するアドレスされた行の全てのピクセルは、非常にゆっくりとチャージするために、関連する時間サイクルの間にピクセルをアクティベートできない。
【０１０９】
５）アドレスされた行を含む可変抵抗材料が、高抵抗状態ＲＲ，ｈｉｇｈに置かれる。
【０１１０】
６）全ての行がアドレスされるまで、次ぎにアドレスされる行に対して上記（１）から（５）の順序が繰り返される。
【０１１１】
この方法は、時間サイクル−ピクセル相互間のクロストークの適切な抑制、を提供し、よってＲＣ時定数をピクセル相互間領域に拡張することによって、適切なデバイス持続性を獲得する。
【０１１２】
核心の発明に対するこの変更の一代表的実施形態の実行例が、図１９に示される。４掛ける４の正方マトリックスが、任意のＸ掛けるＹの寸法のマトリックスに対する代用として使用される。導電性の列１９０１、１９０２、１９０３、および１９０４は、図１の同様の列構造１００、図３の対応する列３２６、３２７、３２８、および３２９、およびこの文書で開示された他の箇所の全ての類似の列構造と、制限なく対応する。図１９の列は、この文書の他の箇所の対応物と相違するところはない。図１９の行（すなわち、１９０５、１９０６、１９０７および１９０８）は、この開示の他の箇所の対応物（例えば、３０１、３０２、３０３、および３０４の行ドライブ）から修正されている。この修正の特徴は行１９０８のみに示されており、この場合には、所望の抵抗のシフト効果は横方向の電界（１９０５、１９０６、１９０７、および１９０８が存在する平面に対して垂直で、１９０８の表面と交差する電界）の選択的な印加および除去（または反転）によって引き起こされることが前提とされる。このメカニズムは図示の目的のために選択されたものであり、なぜならば本発明は、代替のメカニズムが１９０８のようにそれが適用される任意の行における同一の抵抗シフト挙動を与える場合には、等しく満足に動作するからである。
【０１１３】
１９０８において所望の抵抗シフトを生じるためにこの例の中で使用されるメカニズムは、行導体１９０８の相対する面上に配置された平行な電極１９０９および１９１０のセットである。これらは導電性トレース１９１１および１９１２を経由して、選択的に制御可能な電圧源１９１３と接続される。１９１３がオンにスイッチされるとき、１９０９と１９１０との間に適切なポテンシャルの差が印加され、それによって必要な横方向の電界を形成し、それが導体１９０８をしてその抵抗値にシフトさせる。当業者、および印加された電界に対して適切に応答する特殊な材料からそれ自身が作られた、列導体１９０８からの所望の挙動を確保するための要求事項を理解することは、ここで開発された抵抗シフト現象を制御するために適した手段を適正に構成し製造することができる、ことが理解される。
【０１１４】
最後に、デバイス１９１３、およびマトリックスの中の全ての他の行と関連するその対応物（図１９には示されていない）の、トリガリングおよび選択的制御は、コアデバイスによって伝播される行選択信号と同期される。行が選択される（すなわち、図３、図４、図５、および図６を参照するこの開示の中で説明されたように、低インピーダンス状態に置かれる）とき、関連するデバイス（例えば、１９１３）はそれ自身選択された行を全面的に低インピーダンス状態に置かなければならない。行が選択されなくなるとき、１９１３をその例とするデバイスは、目標とする行を高インピーダンス状態に全面的にシフトさせるためにトリガしなければならない。これは行の内部の全てのリークまたはクロストークを遅らせ、それによって、他の方法が不適切なアプリケーションに本発明を使用することに対して、適切な持続性を生成する。それ故に、この方法はヒステリシス管理と同様に、本発明のアプリケーション範囲を拡大する。関連する行に関して１９１３によって生成される所望の効果を、本発明に対してすでに開示された任意の並行な機能の、部分的または全面的な置き換えとして取り扱うこともまた可能であり得る。
【０１１５】
本発明を実施するための代表的なハードウェア環境が図２２に示され、それは従来のマイクロプロセッサのような中央処理装置（ＣＰＵ）２２１０およびシステムバス２２１２を経由して相互接続される多数の他のユニットを有する、本発明に従ったデータ処理システム２２１３の例示的なハードウェア構成を表す。データ処理システム２２１３は、ランダムアクセスメモリ（ＲＡＭ）２２１４、読み出し専用メモリ（ＲＯＭ）２２１６、およびディスクユニット２２２０およびテープドライブ２２４０などの周辺デバイスをバス２２１２と接続するための入力／出力（Ｉ／Ｏ）アダプタ２２１８、キーボード２２２４、マウス２２２６、および／またはタッチスクリーンデバイス（示されていない）などの他のユーザーインターフェイスデバイスをバス２２１２と接続するためのユーザーインターフェイスアダプタ２２２２、データ処理システム２２１３をデータ処理ネットワークと接続するための通信アダプタ２２３４、およびバス２２１２をディスプレイデバイス２２３８と接続するためのディスプレイアダプタ２２３６、を含む。ディスプレイデバイス２２３８は本明細書に記載された任意の実施形態を実行し得る。ここに記載される任意のディスプレイは、図２１Ａおよび図２１Ｂに示されるようなピクセルを含み得る。ＣＰＵ２２１０は、例えば実行ユニット、バスインターフェイスユニット、算術ロジックユニットなどの、マイクロプロセッサにおいて一般的に見られるサーキットリを含む、ここに示されない他のサーキットリを含み得る。ＣＰＵ２２１０はまた１つに統合された回路の上にも存在し得る。
【図１】
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【図２】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図１７】
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