(57)【要約】【課題】  不揮発性メモリ素子のページバッファーに回路を追加せずに検証ラインを介してプログラムフェイルの可否を判断し、知能型検証を遂行させることによってキャッシュプログラムと知能型検証を同時に遂行するようにしてプログラム時間を減らすことができる不揮発性メモリ素子及びプログラム方法を提供する。【解決手段】  ビットラインのうち、いずれか一つに連結されるページバッファーを複数含むページバッファー部と、第２ラッチが共通連結される検証ラインに連結され、検証ラインの電流に基づいてフェイルビットの個数をカウンティングするフェイルビットカウンティング部と、ページバッファ部とフェイルビットカウンティング部に連結されて、次のプログラムのためのデータを第１ラッチに入力し、フェイルビットカウンティング部によってカウンティングされたフェイルビットの個数に基づいてエラーの補正可否を判断し、その判断結果によるプログラム動作を制御する制御部とを含む。【選択図】      図４
2011008910.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが連結される複数のビットラインと、
データの入力及び出力ラインに連結され、そのデータ入出力ラインからデータの入力を受けるか、または前記データ入出力ラインにデータを出力する第１ラッチと、
検証ラインに連結される第２ラッチを含み、
前記ビットラインのうち、いずれか一つに連結されるページバッファーを複数含むページバッファー部と、
前記第２ラッチが共通連結される前記検証ラインに連結され、前記検証ラインの電流に基づいてフェイルビットの個数をカウンティングするフェイルビットカウンティング部と、
前記ページバッファー部と前記フェイルビットカウンティング部に連結されて、次のプログラムのためのデータを前記第１ラッチに入力し、前記フェイルビットカウンティング部によってカウンティングされたフェイルビットの個数に基づいてエラーの補正可否を判断し、その判断結果によるプログラム動作を制御する制御部と、
を含むことを特徴とする不揮発性メモリ素子。
【請求項２】
前記フェイルビットカウンティング部は、
前記検証ラインに連結されて、前記検証ラインの電流をセンシングする電流センシング部と、
前記電流センシング部に連結されて、少なくとも一つの基準電流と前記センシングされた電流とを比較し、その比較結果にしたがってフェイルビットの個数を判断することができる検証信号を生成する電流比較部と、
を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記制御部は、
前記検証信号が第１論理レベルから第２論理レベルに変更されることに基づき、一つ以上のフェイルビットがあることを判断することを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記制御部は、
前記検証信号が第２論理レベルから第１論理レベルに変更された直後に基づき、フェイルビットの個数を判断することを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記電流比較部は、
前記検証ラインの電流のセンシングに応答して前記検証信号を第１論理レベルから第２論理レベルに変更されるようにすることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項６】
前記制御部において、
前記電流比較部は、前記検証信号が第１論理レベルから第２論理レベルに変更されることに応答して、前記電流比較部の前記検証信号が第２論理レベルから第１論理レベルに変更されるまで少なくとも一つの基準電流とセンシング電流を順次比較させることを特徴とする請求項５に記載の不揮発性メモリ素子。
【請求項７】
前記制御部は、
基準電流とセンシング電流を比較するとき、前記検証信号が第２論理レベルが第２論理レベルから第２論理レベルに変更されることに基づき、フェイルビットの個数を判断することを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記電流比較部は、
電流センシング部がセンシングラインの電流をセンシングするとき、前記電流センシング部から提供される電流を部分的にディスチャージするための基準電流生成器を含み、
前記電流を部分的にディスチャージするが、前記検証信号が第１論理レベルから第２論理レベルに変更されうる程度にディスチャージすることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項９】
前記電流比較部は、
前記基準電流生成器に並列連結される少なくとも一つの基準電流生成器をさらに含み、
前記制御部は、
前記電流センシング部から提供される電流の一部をディスチャージさせるために少なくとも一つの基準電流生成器を順次にターンオンさせることを特徴とする請求項８に記載の不揮発性メモリ素子。
【請求項１０】
前記ページバッファー部は、
一つ以上のページバッファー部を含む複数のページバッファーグループを含み、
前記制御部は、
一つのページバッファーグループのページバッファーの第２ラッチを前記検証ラインに同時に連結させ、一つのページバッファーのフェイルビットの個数をカウンティングし、各ページバッファーグループのフェイルビットの個数を加えてすべてのページバッファーグループの全体フェイルビットの個数を計算し、前記全体フェイルビットの個数にしたがってエラー補正が可能であるかどうかを判断することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記制御部は、キャッシュプログラム命令に応答して次のプログラムすべきデータを前記第１ラッチに格納することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
前記制御部は、
前記第１ラッチがプログラム動作またはプログラム検証動作中であるかを判断し、次にプログラムすべきデータを入力することを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記制御部は、
前記第１ラッチに次にプログラムすべきデータを入力すると同時に、前記第２ラッチを利用して現在のデータプログラム動作に対する検証動作が行われるようにすることを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１４】
不揮発性メモリ素子のビットラインに連結されるページバッファーの第１ラッチ及び第２ラッチに格納されたデータをプログラムするためのプログラム動作を行う段階と、
キャッシュプログラム命令に応答して前記第１ラッチが使用可能であるかどうかを判断する段階と、
前記キャッシュプログラム命令とともに入力されるデータを前記第１ラッチに格納すると同時に、前記第２ラッチを利用してプログラム動作に対するプログラム検証動作を行う段階と、
を含むことを特徴とする不揮発性メモリ素子のプログラム方法。
【請求項１５】
前記プログラム検証動作において、
前記第２ラッチに連結された検証ラインを利用してフェイルビットの個数をカウンティングする段階と、
前記フェイルビットの個数がエラー補正の可能なフェイルビットの個数より少なければ、プログラムを終了させる段階と、
を含むことを特徴とする請求項１４に記載の不揮発性メモリ素子のプログラム方法。
【請求項１６】
前記カウンティングする段階は、
前記検証ラインの電流をセンシングする段階と、
前記センシングされた電流とフェイルビットの個数による基準電流とを比較し、その比較結果によって検証信号を生成する段階と、
前記比較をする間に検証信号の論理レベルが変更されるときのフェイルビットの個数を確認する段階と、
を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子のプログラム方法。
【請求項１７】
前記カウンティングされたフェイルビットの個数が前記エラー補正の可能なフェイルビットの個数より大きければ、プログラム電圧を上昇させる段階と、
前記上昇されたプログラム電圧を利用して第２ラッチに格納されたデータ状態によるプログラム動作を行う段階と、
前記上昇されたプログラム電圧によって行われたプログラム動作に対するプログラム検証動作を行う段階と、
をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ素子のプログラム方法。
【請求項１８】
前記カウンティングされたフェイルビットの個数が前記エラー補正の可能なフェイルビットの個数より同じかまたは少なければ、
前記第２ラッチに格納されたデータに対するプログラム動作を完了する段階と、
前記第１ラッチに格納された次のプログラムすべきデータを前記第２ラッチに伝達する段階と、
前記次のプログラム動作を行う段階と、
をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ素子のプログラム方法。
【請求項１９】
前記プログラム検証がシングルビット検証であるか、マルチビット検証であるかを判断する段階と、
前記プログラム検証がシングルビット検証である場合、少なくとも一つのフェイルビットセンシングに応答してプログラム電圧を上昇させる段階と、
前記上昇されたプログラム電圧を利用したプログラム動作を再度行う段階と、
をさらに含むことを特徴とする請求項１４に記載の不揮発性メモリ素子のプログラム方法。
【請求項２０】
前記プログラム動作がＬＳＢページプログラム動作であるか、ＭＳＢページプログラム動作であるかを判断する段階と、
前記プログラム動作がＬＳＢページプログラムで動作であり、カウンティングされたフェイルビットの個数がエラー補正の可能なフェイルビットの個数より少なければ、ＭＳＢページプログラム動作を行う段階と、
をさらに含むことを特徴とする請求項１５に記載の不揮発性メモリ素子のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子及びプログラム方法に関し、より詳細には、不揮発性メモリ素子のページバッファーに回路を追加せず、検証ラインを介してプログラムフェイル可否を判断して知能型検証を遂行するようにすることでキャッシュプログラムと知能型検証を同時に遂行するようにしてプログラム時間を減らすことができる不揮発性メモリ素子及びプログラム方法に関する。
【背景技術】
【０００２】
不揮発性メモリ素子は、データの記録及び削除が自由なラム（ＲＡＭ;Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の長所と、電源の供給なしも格納されたデータを保存するロム（ＲＯＭ;Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）の長所を同時に持っており、最近デジタルカメラ、ＰＤＡ、ＭＰ３プレーヤーなど、携帯用電子機器の格納媒体として広く採択されている。
【０００３】
図１は、不揮発性メモリ素子を示した図面である。図１を参照すれば、不揮発性メモリ素子１００はメモリセルアレイ１１０、ページバッファー部１２０及び制御部１３０を含む。
【０００４】
メモリセルアレイ１１０は、複数のメモリブロックを含み、メモリブロックは複数のメモリセルを含む。メモリセルは、ビットラインとワードラインに連結される。
【０００５】
ページバッファー部１２０は、一つ以上のビットラインに連結されるページバッファーＰＢを含み、ページバッファーＰＢに共通連結される検証ラインｎＷＤｏを介して検証信号が出力される。
【０００６】
制御部１３０は、不揮発性メモリ素子１００の動作制御のための制御信号を出力し、かつ検証信号を利用してプログラムパスとフェイルの可否を判断する。そして、エラー補正のためのＥＣＣ回路１３１を含む。
【０００７】
ＥＣＣ（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｎｇ  Ｃｏｄｅ）回路１３１は、プログラム検証やデータ読出しの時に設定された個数以上のエラーに対してエラー補正を遂行する。
【０００８】
ＥＣＣ回路１３１によって不揮発性メモリ素子１００は、知能型検証（Ｉｎｔｅｌｌｉｇｅｎｔ  Ｖｅｒｉｆｙ）を遂行することができる。知能型検証は、プログラム検証の時にフェイルビットの個数がＥＣＣ補正が可能な程度である時は、これ以上のプログラムを進行しないようにする方法であり、プログラム時間を短縮することができる。
【０００９】
前記不揮発性メモリ素子１００のページバッファーをより詳しく説明すれば次のようである。図２は、図１のページバッファーを示す図面である。
【００１０】
図２において、メモリセルアレイ１１０は、複数のメモリブロックＢＫ０〜ＢＫｎを含み、それぞれのメモリブロックは複数のセルストリング（ＣＳ；Ｃｅｌｌ  Ｓｔｒｉｎｇ）を含む。そして、それぞれのセルストリングはビットラインＢＬＥまたはビットラインＢＬＯに連結される。
【００１１】
それぞれのセルストリングＣＳは、ドレイン選択トランジスタ（Ｄｒａｉｎ  Ｓｅｌｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ)ＤＳＴとソース選択トランジスタ（Ｓｏｕｒｃｅ  Ｓｅｌｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ)ＳＳＴの間に第１〜第３２メモリセルＣ０〜Ｃ３１が直列連結される。
【００１２】
ドレイン選択トランジスタＤＳＴのゲートにはドレイン選択ライン（Ｄｒａｉｎ  Ｓｅｌｅｃｔ  Ｌｉｎｅ）ＤＳＬが連結され、ソース選択トランジスタＳＳＴのゲートにはソース選択ライン（Ｓｏｕｒｃｅ  Ｓｅｌｅｃｔ Ｌｉｎｅ）ＳＳＬが連結される。そして、第１〜第３２メモリセルＣ０〜Ｃ３１のゲートには、それぞれ第１〜第３２ワードラインＷＬ０〜ＷＬ３１が連結される。
【００１３】
不揮発性メモリ素子１００は、プログラムを遂行する時ページ単位でプログラムを遂行する。この時、メモリセルに格納し得るビットの個数が１つであるシングルレベルセル（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）は、一つのページが一つのワードラインに対応される。そして、メモリセルに格納し得るビットの個数が２個以上であるマルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）の場合には、一つのワードラインは物理的なページに対応され、一つのワードラインには格納し得るビットの個数にしたがって論理的なページが複数含まれる。例えば、３ビットを格納することが可能な場合、一つの物理ページは３個の論理ページを含む。
【００１４】
前記ドレイン選択トランジスタＤＳＴのドレイン端にはビットラインＢＬＥまたはビットラインＢＬＯが連結され、ソース選択トランジスタＳＳＴのソース端には共通ソースライン（Ｓｏｕｒｃｅ  Ｌｉｎｅ）ＳＬが連結される。一方、ページバッファー部１２０は一つ以上のビットラインと連結されるページバッファーＰＢらが連結される。それぞれのページバッファーＰＢらはそれぞれビットライン選択部１２１、センシング部１２２、フリーチャージ部１２３、キャッシュラッチとメインラッチＬ１、Ｌ２を含む。
【００１５】
ビットライン選択部１２１は、イーブンビットラインＢＬＥとオッドビットラインＢＬＯの中で一つを選択して第１センシングノ−ドＳＯ１と連結し、センシング部１２２は第１センシングノ−ドＳＯ１と連結されるビットラインの電圧をセンシングして第２センシングノ−ドＳＯ２の電圧を変更させる。
【００１６】
フリーチャージ部１２３は、第２センシングノ−ドＳＯ２をフリーチャージし、キャッシュラッチＬ１とメインラッチＬ２は第２センシングノ−ドＳＯ２の電圧レベルによるデータをラッチするか、プログラムすべきデータをラッチしてから前記第２センシングノ−ドＳＯ２へ伝達する。
【００１７】
キャッシュラッチＬ１は、データ入出力ラインＩＯと連結されてデータを入出力し、キャッシュプログラムの時のデータを格納する。そしてメインラッチＬ２は、キャッシュラッチＬ１から伝達されたデータをプログラムする時に使用される。そして、プログラム検証を遂行する時には、メインラッチＬ２に検証結果をキャッシュラッチＬ１に移動させた後、キャッシュラッチＬ１と連結された検証ラインｎＷＤｏを介してプログラムの検証を遂行する。また、ページバッファーはデータ保存のために臨時ラッチ（ＴｅｍＰ；図示せず）がさらに含まれることが可能である。
【００１８】
ビットライン選択部１２１は、第１〜第４ＮＭＯＳトランジスタＮ１〜Ｎ４を含み、センシング部１２２は第５ＮＭＯＳトランジスタＮ５を含む。フリーチャージ部１２３はＰＭＯＳトランジスタＰを含み、ラッチ部１２４は一つ以上のラッチ回路を含む。
【００１９】
第１及び第２ＮＭＯＳトランジスタＮ１，Ｎ２は、イーブンビットラインＢＬＥとオッドビットラインＢＬＯとの間に連結され、第１及び第２ＮＭＯＳトランジスタＮ１，Ｎ２の接続点に可変電圧ＶＩＲＰＷＲが入力される。
【００２０】
第１ＮＭＯＳトランジスタＮ１のゲートには、イーブンディスチャージ制御信号ＤＩＳＣＨＥが入力され、第２ＮＭＯＳトランジスタＮ２のゲートにはオッドディスチャージ制御信号ＤＩＳＣＨＯが入力される。
【００２１】
第３ＮＭＯＳトランジスタＮ３は、イーブンビットラインＢＬＥと第１センシングノ−ドＳＯ１との間に連結され、第４ＮＭＯＳトランジスタＮ４はオッドビットラインＢＬＯと第１センシングノ−ドＳＯ１との間に連結される。第３ＮＭＯＳトランジスタＮ３のゲートにはイーブン選択信号ＳＥＬＢＬＥが入力され、第４ＮＭＯＳトランジスタＮ４のゲートにはオッド選択信号ＳＥＬＢＬＯが入力される。
【００２２】
第５ＮＭＯＳトランジスタＮ５は、第１及び第２センシングノ−ドＳＯ１，ＳＯ２との間に連結され、第５ＮＭＯＳトランジスタＮ５のゲートにはセンシング信号ＳＥＮＳＥが入力される。
【００２３】
ＰＭＯＳトランジスタＰは、電源入力端と第２センシングノ−ドＳＯ２との間に連結され、ＰＭＯＳトランジスタＰのゲートにはフリーチャージ制御信号ＰＲＥＣＨＳＯ＿Ｎが入力される。
【００２４】
不揮発性メモリ素子で知能型検証を遂行する時は、４個のカラム単位でフェイル検証をするカラムスキャン方式を利用する。イーブンビットラインＢＬＥとオッドビットラインＢＬＯで構成されるビットラインペアを一つのカラムラインにする時、メモリセルアレイ１１０は複数のカラムラインが含まれる。すなわち、一つのカラムラインに一つのページバッファーが連結される。この時、すべてのカラムラインに対してカラムアドレスの順に４個ずつのカラムライン単位ですべてのカラムラインに連結されたページバッファーのメインラッチＬ２に格納されたプログラムの検証結果を確認することをカラムスキャンと言う。
【００２５】
一方、不揮発性メモリ素子１００はプログラム時間短縮のためにキャッシュプログラム方式を利用する。キャッシュプログラム方式はメインラッチＬ２でプログラムが進行されるうちにキャッシュラッチＬ１が使用されないため、キャッシュラッチＬ１に次のページにプログラムされるべきデータの入力を受けることを言う。
【００２６】
図３は、不揮発性メモリ素子のプログラム動作を説明するための図面である。図３を参照すれば、不揮発性メモリ素子１００にプログラム動作を指示するためにはプログラム命令８０hが入力されて、アドレス情報 ＡＤＤ及びプログラムするデータＤＡＴＡと実行命令１５hが入力される。
【００２７】
前記命令にしたがってｎページのプログラムが進行される。不揮発性メモリ素子１００のプログラム動作は既に公知の技術なので説明を略する。この時、不揮発性メモリ素子１００のメモリセルが２ビット情報を格納し得るマルチレベルセルの場合に、プログラム動作を介してメモリセルは第１〜第４しきい値電圧分布に含まれるように、しきい値電圧が変更される。そして、プログラム検証のためには第１〜第３検証電圧ＰＶ１〜ＰＶ３を利用してプログラムの検証を遂行する。
【００２８】
一般に、第１検証電圧ＰＶ１を利用したプログラムの検証結果がパスされれば、キャッシュラッチＬ１が使用されない状態に変更される。したがって、次のページにプログラムすべきデータがあらかじめ入力されるキャッシュプログラム方式を適用することができる。
【００２９】
すなわち、図３に示されたように第１検証電圧ＰＶ１に対してプログラムパスされれば、キャッシュラッチＬ１が空いている状態、すなわち使用されていない状態になるから第２ないし第３検証電圧ＰＶ２，Ｖ３に対してプログラム検証がパスされるまでＮページのプログラムが進行されながら、Ｎ＋１ページに対するプログラム命令８０h、アドレスＡＤＤ、データＤＡＴＡ及び実行命令１５hが入力されることが可能である。
【００３０】
Ｎ＋１ページにプログラムするためのデータは、キャッシュラッチＬ１に入力される。そして、Ｎページのプログラムが完了すればキャッシュラッチＬ１に入力されたＮ＋１ページにプログラムすべきデータがメインラッチＬ２に移されてＮ＋１ページプログラムを進行する。しかし、万が一不揮発性メモリ素子１００が知能型検証を遂行する場合には問題が発生し得る。その理由は、第１検証電圧ＰＶ１に対するプログラム検証がパスされたとしても、第２及び第３検証電圧ＰＶ２，ＰＶ３に対するプログラム検証は続く。この時、知能型検証を利用すれば、メインラッチＬ２の検証データをキャッシュラッチＬ１に移してカラムスキャンをする検証動作が併行されなければならない。
【００３１】
もしも、知能型検証のためのカラムスキャンが遂行されつつ、Ｎ＋１ページデータが入力されれば、２つのデータがキャッシュラッチＬ１に入力される状況が発生されるので、データの衝突によって間違いが発生される。このような間違いを防止するためにＮ＋１ページのデータが入力される間にはカラムスキャンを中断してデータの入力が終わるまで待機する。そして、データの入力が完了した後、キャッシュラッチＬ１のデータを臨時ラッチ（図示せず）に移し、その後、カラムスキャンを遂行する。したがってプログラム時間は引き続き長くなるという問題が発生される。
【発明の概要】
【発明が解決しようとする課題】
【００３２】
したがって、本発明の技術的課題は、不揮発性メモリ素子のページバッファーに回路を追加せずに検証ラインを介してプログラムフェイルの可否を判断し、知能型検証を遂行させることによってキャッシュプログラムと知能型検証を同時に遂行するようにしてプログラム時間を減らすことができる不揮発性メモリ素子及びプログラム方法を提供することである。
【課題を解決するための手段】
【００３３】
上記課題を達成するために本発明の特徴による不揮発性メモリ素子は、メモリセルが連結される複数のビットラインと、データの入力及び出力ラインに連結され、前記データ入出力ラインからデータの入力を受けるか、または前記データ入出力ラインにデータを出力する第１ラッチと、検証ラインに連結される第２ラッチを含み、前記ビットラインのうち、いずれか一つに連結されるページバッファーを複数含むページバッファー部と、前記第２ラッチが共通連結される前記検証ラインに連結され、前記検証ラインの電流に基づいてフェイルビットの個数をカウンティングするフェイルビットカウンティング部と、前記ページバッファー部と前記フェイルビットカウンティング部に連結されて、次のプログラムのためのデータを前記第１ラッチに入力し、前記フェイルビットカウンティング部によってカウンティングされたフェイルビットの個数に基づいてエラーの補正可否を判断し、その判断結果によるプログラム動作を制御する制御部と、を含むことを特徴とする。
【００３４】
また、前記フェイルビットカウンティング部は、前記検証ラインに連結されて、前記検証ラインの電流をセンシングする電流センシング部と、前記電流センシング部に連結されて、少なくとも一つの基準電流と前記センシングされた電流とを比較し、前記比較結果にしたがってフェイルビットの個数を判断することができる検証信号を生成する電流比較部と、を含むことを特徴とする。
【００３５】
また、前記制御部は、前記検証信号が第１論理レベルから第２論理レベルに変更されることに基づき、一つ以上のフェイルビットがあることを判断することを特徴とする。
【００３６】
また、前記制御部は、前記検証信号が第２論理レベルから第１論理レベルに変更された直後に基づき、フェイルビットの個数を判断することを特徴とする。
【００３７】
また、前記電流比較部は、前記検証ラインの電流のセンシングに応答して前記検証信号を第１論理レベルから第２論理レベルに変更されるようにすることを特徴とする。
【００３８】
また、前記制御部において、前記電流比較部は、前記検証信号が第１論理レベルから第２論理レベルに変更されることに応答して、前記電流比較部の前記検証信号が第２論理レベルから第１論理レベルに変更されるまで少なくとも一つの基準電流とセンシング電流を順次比較させることを特徴とする。
【００３９】
また、前記制御部は、基準電流とセンシング電流を比較するとき、前記検証信号が第２論理レベルが第２論理レベルから第２論理レベルに変更されることに基づき、フェイルビットの個数を判断することを特徴とする。
【００４０】
また、前記電流比較部は、電流センシング部が前記センシングラインの電流をセンシングするとき、前記電流センシング部から提供される電流を部分的にディスチャージするための基準電流生成器を含み、前記電流を部分的にディスチャージするが、前記検証信号が第１論理レベルから第２論理レベルに変更され得る程度にディスチャージすることを特徴とする。
【００４１】
また、前記電流比較部は、前記基準電流生成器に並列連結される少なくとも一つの基準電流生成器をさらに含み、前記制御部は、前記電流センシング部から提供される電流の一部をディスチャージさせるために少なくとも一つの基準電流生成器を順次にターンオンさせることを特徴とする。
【００４２】
また、前記ページバッファー部は、一つ以上のページバッファー部を含む複数のページバッファーグループを含み、前記制御部は、一つのページバッファーグループのページバッファーの第２ラッチを前記検証ラインに同時に連結させ、一つのページバッファーのフェイルビットの個数をカウンティングし、各ページバッファーグループのフェイルビットの個数を加えてすべてのページバッファーグループの全体フェイルビットの個数を計算し、前記全体フェイルビットの個数にしたがってエラー補正が可能であるかどうかを判断することを特徴とする。
【００４３】
また、前記制御部は、キャッシュプログラム命令に応答して次のプログラムすべきデータを前記第１ラッチに格納することを特徴とする。
【００４４】
また、前記制御部は、前記第１ラッチがプログラム動作またはプログラム検証動作中であるかを判断し、次にプログラムすべきデータを入力することを特徴とする。
【００４５】
また、前記制御部は、前記第１ラッチに次にプログラムすべきデータを入力すると同時に、前記第２ラッチを利用して現在のデータプログラム動作に対する検証動作が行われるようにすることを特徴とする。
【００４６】
さらに、本発明による不揮発性メモリ素子のプログラム方法は、不揮発性メモリ素子のビットラインに連結されるページバッファーの第１ラッチ及び第２ラッチに格納されたデータをプログラムするためのプログラム動作を行う段階と、キャッシュプログラム命令に応答して前記第１ラッチが使用可能であるかどうかを判断する段階と、前記キャッシュプログラム命令とともに入力されるデータを前記第１ラッチに格納すると同時に、前記第２ラッチを利用してプログラム動作に対するプログラム検証動作を行う段階と、を含むことを特徴とする。
【００４７】
また、前記プログラム検証動作において、前記第２ラッチに連結された検証ラインを利用してフェイルビットの個数をカウンティングする段階と、前記フェイルビットの個数がエラー補正の可能なフェイルビットの個数より少なければ、プログラムを終了させる段階と、を含むことを特徴とする。
【００４８】
また、前記カウンティング段階は、前記検証ラインの電流をセンシングする段階と、前記センシングされた電流とフェイルビットの個数による基準電流とを比較し、前記比較結果によって検証信号を生成する段階と、前記比較をする間に検証信号の論理レベルが変更されるときのフェイルビットの個数を確認する段階と、を含むことを特徴とする。
【００４９】
また、前記カウンティングされたフェイルビットの個数が前記エラー補正の可能なフェイルビットの個数より大きければ、プログラム電圧を上昇させる段階と、前記上昇されたプログラム電圧を利用して第２ラッチに格納されたデータ状態によるプログラム動作を行う段階と、前記上昇されたプログラム電圧によって行われたプログラム動作に対するプログラム検証動作を行う段階と、をさらに含むことを特徴とする。
【００５０】
また、前記カウンティングされたフェイルビットの個数が前記エラー補正の可能なフェイルビットの個数より同じかまたは少なければ、前記第２ラッチに格納されたデータに対するプログラム動作を完了する段階と、前記第１ラッチに格納された次のプログラムすべきデータを前記第２ラッチに伝達する段階と、前記次のプログラム動作を行う段階と、をさらに含むことを特徴とする。
【００５１】
また、前記プログラム検証がシングルビット検証であるか、マルチビット検証であるかを判断する段階と、前記プログラム検証がシングルビット検証である場合、少なくとも一つのフェイルビットセンシングに応答してプログラム電圧を上昇させる段階と、前記上昇されたプログラム電圧を利用したプログラム動作を再度行う段階と、をさらに含むことを特徴とする。
【００５２】
また、前記プログラム動作がＬＳＢページプログラム動作であるか、ＭＳＢページプログラム動作であるかを判断する段階と、前記プログラム動作がＬＳＢページプログラムで動作であり、カウンティングされたフェイルビットの個数がエラー補正の可能なフェイルビットの個数より少なければ、ＭＳＢページプログラム動作を行う段階と、をさらに含むことを特徴とする。
【発明の効果】
【００５３】
以上説明したように、本発明による不揮発性メモリ素子及びプログラム方法によれば、ページバッファーのラッチを利用してキャッシュプログラムを遂行しながら、知能型検証を同時に遂行させることにより、プログラム時間を短縮しつつデータの衝突なしに知能型検証とキャッシュプログラムを遂行することができる。
【図面の簡単な説明】
【００５４】
【図１】従来の技術による不揮発性メモリ素子を示した図面である。
【図２】図１のページバッファーを示した図面である。
【図３】従来の技術による不揮発性メモリ素子のプログラム動作を説明するための図面である。
【図４】本発明の実施例による不揮発性メモリ素子を示した図面である。
【図５】図４のページバッファーを示した図面である。
【図６】図５のページバッファー部と電流センシング部及び電流比較部の回路を示した図面である。
【図７】図４の制御部を示した図面である。
【図８】図７の検証制御部を示した図面である。
【図９】本発明の実施例によるプログラム動作を説明するためのタイミング図である。
【図１０】本発明の実施例によるプログラム検証を説明するための動作順序図である。
【図１１】本発明の実施例によるプログラム検証を説明するための動作順序図である。
【図１２】本発明の実施例によるプログラム検証を説明するための動作順序図である。
【発明を実施するための形態】
【００５５】
以下、添付された図面を参照して本発明の好ましい実施例について説明する。ただし、発明は以下開示される実施例に限定されるのではなく、互いに異なる多様な形態に具現されることができ、単に本実施例は本発明の開示が完全になるように通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００５６】
図４は、本発明の実施例による不揮発性メモリ素子を示す。図４を参照すれば、本発明の実施例による不揮発性メモリ素子３００は、メモリセルアレイ３１０、ページバッファー部３２０、制御部３３０、電流センシング部３４０及び電流比較部３５０を含む。
【００５７】
メモリセルアレイ３１０は、複数のメモリブロックを含み、メモリブロックは複数のメモリセルを含む。メモリセルはビットラインＢＬとワードラインＷＬに連結される。
【００５８】
ページバッファー部３２０は、一つ以上のビットラインＢＬに連結されるページバッファーＰＢらを含み、ページバッファーＰＢらに共通連結される検証ラインｎＷＤｏを介して検証信号が出力される。
【００５９】
検証ラインｎＷＤｏは、電流センシング部３４０に連結される。電流センシング部３４０は検証ラインｎＷＤｏに電流に沿って検証信号ＰＡＳＳを出力する。電流比較部３５０は、電流センシング部３４０でセンシングした検証ラインｎＷＤｏの電流の大きさにしたがって検証信号ＰＡＳＳの論理レベルを変更させる。
【００６０】
制御部３３０は、検証信号ＰＡＳＳの変更にしたがってフェイルビットカウンティングをして、その結果によってプログラム動作を制御する。制御部３３０はエラー補正のためのＥＣＣ回路を含む。制御部３３０は、カウンティングされたフェイルビットの個数にしたがってエラー補正が可能な場合、プログラム動作を終了させる知能型検証を遂行することができる。
【００６１】
前記ページバッファーＰＢをより詳しく説明する。図５は、図４のページバッファーを示す。図４を参照すれば、ページバッファーＰＢに連結されるビットラインＢＬと連結されたセルストリングＣＳも詳しく示した。
【００６２】
図５において、メモリセルアレイ３１０は複数のメモリブロックＢＫ０〜ＢＫｎを含み、それぞれのメモリブロックＢＫ０〜ＢＫｎは複数のセルストリングＣＳを含む。そして、それぞれのセルストリングＣＳは、ビットラインＢＬＥまたはビットラインＢＬＯに連結される。
【００６３】
それぞれのセルストリングＣＳは、ドレイン選択トランジスタＤＳＴとソース選択トランジスタＳＳＴとの間に第１〜第３２メモリセルＣ０〜Ｃ３１が直列連結される。
【００６４】
ドレイン選択トランジスタＤＳＴのゲートにはドレイン選択ラインＤＳＬが連結され、ソース選択トランジスタＳＳＴのゲートにはソース選択ラインＳＳＬが連結される。そして、第１〜第３２メモリセルＣ０〜Ｃ３１のゲートにはそれぞれ第１〜第３２ワードラインＷＬ０〜ＷＬ３１が連結される。
【００６５】
不揮発性メモリ素子３００は、プログラムを遂行する時、ページ単位でプログラムを遂行する。この時、メモリセルに格納し得るビットの個数が１つであるシングルレベルセルは、一つのページが一つのワードラインに対応される。そして、メモリセルに格納し得るビットの個数が２個以上であるマルチレベルセルの場合には、一つのワードラインは物理的なページに対応され、一つのワードラインには格納され得るビットの個数にしたがって論理的なページが複数含まれる。例えば、３ビットを格納可能な場合、一つの物理ページは３個の論理ページを含む。
【００６６】
前記ドレイン選択トランジスタＤＳＴのドレイン端にはビットラインＢＬＥまたはビットラインＢＬＯが連結され、ソース選択トランジスタＳＳＴのソース端には共通ソースラインＳＬが連結される。
【００６７】
一方、ページバッファー部３２０は一つ以上のビットラインと連結されるページバッファーが連結される。図５は一つのページバッファー回路のみを示す。ページバッファーはそれぞれビットライン選択部３２１、センシング部３２２、フリーチャージ部３２３、第２ラッチとしてのキャッシュラッチ３２４及び第１ラッチとしてのメインラッチ３２５を含む。
【００６８】
ビットライン選択部３２１は、イーブンビットラインＢＬＥとオッドビットラインＢＬＯの中で一つを選択して第１センシングノ−ドＳＯ１と連結し、センシング部３２２は第１センシングノ−ドＳＯ１と連結されるビットラインの電圧をセンシングして第２センシングノ−ドＳＯ２の電圧を変更させる。
【００６９】
フリーチャージ部３２３は、第２センシングノ−ドＳＯ２をフリーチャージし、キャッシュラッチ３２４とメインラッチ３２５は第２センシングノ−ドＳＯ２の電圧レベルによるデータをラッチするか、またはプログラムすべきデータをラッチしてから前記第２センシングノ−ドＳＯ２へ伝達する。
【００７０】
キャッシュラッチ３２４は、データ入出力ラインＩＯと連結されてデータを入出力する。そして、メインラッチ３２５はキャッシュラッチ３２４を介して伝達されたデータをプログラムする動作に使用される。そして、メインラッチ３２５は検証ラインｎＷＤｏを介してプログラムの検証結果による検証信号を出力する。また、ページバッファーはプログラムを動作する間にデータ格納のために臨時ラッチ（図示せず）がさらに含まれることが可能である。
【００７１】
ビットライン選択部３２１は、第１〜第４ＮＭＯＳトランジスタＮＭ１〜ＮＭ４を含み、センシング部３２２は第５ＮＭＯＳトランジスタＮＭ５を含む。フリーチャージ部３２３は、第１ＰＭＯＳトランジスタＰＭ１を含む。
【００７２】
第１及び第２ＮＭＯＳトランジスタＮＭ１、ＮＭ２は、イーブンビットラインＢＬＥとオッドビットラインＢＬＯの間に連結され、第１及び第２ＮＭＯＳトランジスタＮＭ１、ＮＭ２の接続点で可変電圧ＶＩＲＰＷＲが入力される。
【００７３】
第１ＮＭＯＳトランジスタＮＭ１のゲートにはイーブンディスチャージ制御信号ＤＩＳＣＨＥが入力され、第２ＮＭＯＳトランジスタＮＭ２のゲートにはオッドディスチャージ制御信号ＤＩＳＣＨＯが入力される。
【００７４】
第３ＮＭＯＳトランジスタＮＭ３は、イーブンビットラインＢＬＥと第１センシングノ−ドＳＯ１との間に連結され、第４ＮＭＯＳトランジスタＮＭ４はオッドビットラインＢＬＯと第１センシングノ−ドＳＯ１との間に連結される。
【００７５】
第３ＮＭＯＳトランジスタＮＭ３のゲートには、イーブン選択信号ＳＥＬＢＬＥが入力され、第４ＮＭＯＳトランジスタＮＭ４のゲートにはオッド選択信号ＳＥＬＢＬＯが入力される。
【００７６】
第５ＮＭＯＳトランジスタＮＭ５は、第１及び第２センシングノ−ドＳＯ１，ＳＯ２との間に連結され、第５ＮＭＯＳトランジスタＮＭ５のゲートにはセンシング信号ＳＥＮＳＥが入力される。
【００７７】
第１ＰＭＯＳトランジスタＰＭ１は、電源入力端と第２センシングノ−ドＳＯ２との間に連結され、第１ＰＭＯＳトランジスタＰＭ１のゲートにはフリーチャージ制御信号ＰＲＥＣＨＳＯ＿Ｎが入力される。
【００７８】
そして、ページバッファーＰＢのメインラッチ３２５が共通連結される検証ラインｎＷＤｏが連結される電流センシング部３４０は、ページバッファーのメインラッチ３２５が連結される検証ラインｎＷＤｏからすべてのページバッファーのメインラッチ３２５を介して電流をセンシングして検証ラインｎＷＤｏの電流にしたがって検証信号ＰＡＳＳを出力し、電流比較部３５０は電流センシング部３４０が出力する電流の大きさを基準電流と比較してフェイルビットの個数を判断する。
【００７９】
フェイルビットをカウンティングする時、ページバッファー部３２０にすべてのページバッファーＰＢの電流をセンシングする場合には、基準電流の個数が多くならなければならない。基準電流の個数が多くなるということは電流比較部３５０が大きくなるということを意味する。したがって、本発明の実施例では電流比較部３５０があまり大きくならないようにするために、ページバッファー部３２０のページバッファーＰＢらを一定数のグループに分けて、それぞれのページバッファーグループ別にフェイルビットをカウンティングした後、最後に全体フェイルビットを合わせるような方法を用いる。
【００８０】
本発明の実施例では、８個のページバッファーグループを分けて、それぞれのページバッファーグループを選択するためにページバッファーグループ選択信号ＰＢＣＨＥＣＫ[７:０]を利用する。
【００８１】
図６は、図５のページバッファー部３２０と電流センシング部３４０及び電流比較部３５０の回路を示す。図６を参照すれば、ページバッファー部３２０にすべてのページバッファーのメインラッチ３２５は、検証ラインｎＷＤｏに共通連結される。図６のページバッファー部３２０は、一番目のページバッファー選択信号ＰＢＣＣＨＥＣＫ[０]によって選択される一番目のページバッファーグループのみを示したものである。
【００８２】
検証ラインｎＷＤｏは、電流センシング部３４０に連結され、電流センシング部３４０は検証ラインｎＷＤｏの電流をセンシングして出力し、電流センシング部３４０が出力する電流は電流比較部３５０で複数の基準電流と比較してフェイルビットの個数を判断する。
【００８３】
ページバッファー部３２０のメインラッチ３２５は、第６ＮＭＯＳトランジスタＮＭ６とラッチ回路Ｌを含む。そして、電流センシング部３４０は第２〜第７ＰＭＯＳトランジスタＰＭ２〜ＰＭ７を含み、第７及び第８ＮＭＯＳトランジスタＮＭ７，ＮＭ８及び第１インバーターＩＮ１を含む。
【００８４】
そして、電流比較部３５０は基準電流生成器としての基準電流生成部３５１と第１〜第５電流生成部３５２〜３５６を含む。基準電流生成部３５１は、第９及び第１０ＮＭＯＳトランジスタＮＭ９，ＮＭ１０を含み、第１電流生成部３５２は第１１及び第１２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２を含む。第２〜第５電流生成部３５３〜３５６は、第１電流比較部３５２と同様に構成される。このような第１〜第５電流生成部３５２〜３５６は、それぞれ第１〜第５ビット判断信号Ｂ０〜Ｂ４によってＩの電流が流れるようにする。
【００８５】
第６ＮＭＯＳトランジスタＮＭ６は、検証ラインｎＷＤｏが連結されるノードＫ１と接地ノードのと間に連結され、第６ＮＭＯＳトランジスタＮＭ６のゲートはラッチ回路ＬのノードＱＭに連結される。
【００８６】
第２及び第３ＰＭＯＳトランジスタＰＭ２，ＰＭ３は、電源電圧ＶＤＤ入力端とノードＫ３との間に直列連結される。第２ＰＭＯＳトランジスタＰＭ２のゲートには第１フェイルビット感知イネーブル信号ＦＥＤ_ＥＮｂ（Ｆａｉｌ  Ｂｉｔ  Ｄｅｔｅｃｔｉｏｎ  Ｅｎａｂｌｅ）が入力され、第３ＰＭＯＳトランジスタＰＭ３のゲートは第７ＮＭＯＳトランジスタＮＭ７のドレイン端に連結される。
【００８７】
第７及び第８ＮＭＯＳトランジスタＮＭ７，ＮＭ８は、第３ＰＭＯＳトランジスタＰＭ３のゲートと接地ノードとの間に連結される。第７ＮＭＯＳトランジスタＮＭ７のゲートには、制御信号ＧＢＩＡＳが入力されて、第８ＮＭＯＳトランジスタＮＭ８のゲートにはページバッファー第２フェイルビット感知イネーブル信号ＦＢＤ_ＥＮが入力される。
【００８８】
第４及び第６ＰＭＯＳトランジスタＰＭ４，ＰＭ６は、ノードＫ３とノードＫ１との間に直列連結される。そして、第５及び第７ＰＭＯＳトランジスタＰＭ５、ＰＭ７はノードＫ３とノードＫ４との間に直列連結される。
【００８９】
第４及び第５ＰＭＯＳトランジスタＰＭ４，ＰＭ５のゲートは互いに連結されており、同時にノードＫ２に連結される。ノードＫ２は第４ＰＭＯＳトランジスタＰＭ４と第６ＰＭＯＳトランジスタＰＭ６との接続点である。
【００９０】
第６及び第７ＰＭＯＳトランジスタＰＭ６、ＰＭ７のゲートは、互いに連結されており、同時にノードＫ１に連結される。
【００９１】
第１インバーターＩＮ１は、ノードＫ４の電圧レベルを反転して出力する。第１インバーターＩＮ１の出力信号はパス検証信号ＰＡＳＳである。パス検証信号ＰＡＳＳによってプログラムパスまたはプログラムフェイルを判断する。前記パス検証信号ＰＡＳＳは、図７に示す制御部３３０に入力される。
【００９２】
第９及び第１０ＮＭＯＳトランジスタＮＭ９，ＮＭ１０はノードＫ４と接地ノードとの間に直列連結され、第９ＮＭＯＳトランジスタＮＭ９にはパス制御信号Ｂｐａｓｓが入力され、第１０ＮＭＯＳトランジスタＮＭ１０のゲートには電流比較制御信号ＦＢＤ_ＶＢが入力される。
【００９３】
第９及び第１０ＮＭＯＳトランジスタＮＭ９，ＮＭ１０は、基準電流生成部３５１である。基準電流生成部３５１はＩ／２の電流が流れるように設計される。
【００９４】
第１１及び第１２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２は、ノードＫ４と接地ノードとの間に直列連結され、第１１ＮＭＯＳトランジスタＮＭ１１のゲートは第１ビット判断信号Ｂ０が入力される。
【００９５】
第２〜第５電流生成部３５３〜３５６の回路構成も同様に前記第１電流生成部３５２と同じくそれぞれ２つのＮＭＯＳトランジスタが直列に構成される。そして、それぞれ第２〜第５ビット判断信号Ｂ１〜Ｂ４が入力され、電流比較制御信号ＦＢＤ_ＶＢをも共通に入力される。
【００９６】
フェイルビットをカウンティングするために、まずパス制御信号Ｂｐａｓｓと電流比較制御信号ＦＢＤ_ＶＢをハイレベルに印加する。これによって第９及び第１０ＮＭＯＳトランジスタＮＭ９，ＮＭ１０がターンオンされる。
【００９７】
前記ページバッファー部３２０にノードＱＭにデータ状態に応じて検証ラインｎＷＤｏの電流が変更される。そして、電流ミラーによってノードＫ４には同一の検証ラインｎＷＤｏと同一の電流が流れるようになる。
【００９８】
ノードＱＭが‘１'状態であれば、プログラムがフェイルされたことであり、ノードＱＭが‘０'状態であれば、プログラムがパスされたことを示す。
【００９９】
ページバッファー部３２０にすべてのページバッファーのノードＱＭが‘０'状態であれば、プログラムパスとなる。プログラムパスの状態では検証ラインｎＷＤｏを介して電流ラインが生成されない。したがって、ノードＫ４は接地ノードに連結されてパス検証信号ＰＡＳＳがハイレベルに出力される。
【０１００】
ノードＱＭが‘０'状態であるということは、プログラムがパスされたことを意味し、パス検証信号ＰＡＳＳがハイレベルに出力されればプログラムパスになったことを意味する。
【０１０１】
もしも、一つのページバッファーのノードＱＭが‘１'状態であれば、第６ＮＭＯＳトランジスタＮＭ６がターンオンされて検証ラインｎＷＤｏに電流ラインが生成される。一つのページバッファーのみがフェイルされた場合、検証ラインｎＷＤｏの電流がＩだと仮定する。そして、電流ミラーによって検証ラインｎＷＤｏに電流と同じ電流ＩがノードＫ４に流れるようになる。この時、第９及び第１０ＮＭＯＳトランジスタＮＭ９，ＮＭ１０がターンオンされた状態である。
【０１０２】
しかし、第９及び第１０ＮＭＯＳトランジスタＮＭ９，ＮＭ１０を介して接地ノードに流れることが可能な電流はＩ／２である。したがって、電流Ｉのうち、Ｉ／２のみが接地ノードに抜けて行くため、ノードＫ４の電圧レベルがＶＣＣ／２より大きく変更される。この時、ノードＫ４の電圧によって第１インバーターＩＮ１は、ローレベルのパス検証信号ＰＡＳＳを出力する。
【０１０３】
制御部３３０は、ページバッファーグループ別に正確にいくつのビットがフェイルされたのであるかを確認するために、第１〜第５電流生成部３５２〜３５６それぞれに第１〜第５ビット判断信号Ｂ０〜Ｂ５を順次印加する。まず、第１ビット判断信号Ｂ０をハイレベルに印加すれば、第１電流生成部３５２が動作する。これによって、基準電流生成部３５１ではＩ／２の電流が流れて、第１電流生成部３５２でＩの電流が流れる。したがって検証ラインｎＷＤｏに流れる電流Ｉはすべて接地ノードに抜けていってノードＫ４の電圧はローレベルとなる。したがって、検証パス信号ＰＡＳＳはハイレベルに変更される。
【０１０４】
制御部３３０は、検証パス信号ＰＡＳＳが第１ビット判断信号Ｂ０を印加することによってローレベルからハイレベルに変更されることを確認することができる。したがって、１ビットフェイルされたものと判断する。
【０１０５】
すなわち、制御部３３０は、検証信号が第１論理レベルから第２論理レベルに変更されることに基づき、一つ以上のフェイルビットがあることを判断する。また、制御部３３０は、検証信号が第２論理レベルから第１論理レベルに変更された直後に基づき、フェイルビットの個数を判断する。また、電流比較部３５０は、検証ラインの電流のセンシングに応答して検証信号を第１論理レベルから第２論理レベルに変更されるようにする。制御部３３０において、電流比較部３５０は、検証信号が第１論理レベルから第２論理レベルに変更されることに応答して、電流比較部３５０の検証信号が第２論理レベルから第１論理レベルに変更されるまで少なくとも一つの基準電流とセンシング電流を順次比較させる。制御部３３０は、基準電流とセンシング電流を比較するとき、検証信号が第２論理レベルが第２論理レベルから第２論理レベルに変更されることに基づき、フェイルビットの個数を判断する。電流比較部３５０は、電流センシング部がセンシングラインの電流をセンシングするとき、電流センシング部から提供される電流を部分的にディスチャージするための基準電流生成器となる基準電流生成部３５１を含み、電流を部分的にディスチャージするが、検証信号が第１論理レベルから第２論理レベルに変更され得る程度にディスチャージする。
【０１０６】
もしも、２つのビットがフェイルされたならば、検証ラインｎＷＤｏには２Ｉの電流が流れる。したがって、基準電流生成部３５１が動作する時、検証パス信号ＰＡＳＳはローレベルである。そして、制御部３３０が第１ビット判断信号Ｂ０を出力すれば、電流Ｉが抜けてゆくようになる。しかし、検証ラインｎＷＤｏに流れる電流が２Ｉであるから、ノードＫ４は相変らずＩ／２の電流が流れるようになる。したがって、検証パス信号ＰＡＳＳはローレベルが維持される。
【０１０７】
制御部３３０が第１ビット判断信号Ｂ０をハイレベルに出力すると同時に、第２ビット判断信号Ｂ１をハイレベルに出力すれば、第１及び第２電流生成部３５２，３５３が同時に動作して、すべて２Ｉの電流が接地ノードに流れることが可能になる。したがって、ノードＫ４の電圧レベルが落ちてしまい、検証パス信号ＰＡＳＳはハイレベルに変更される。
【０１０８】
制御部３３０は、第２ビット判断信号Ｂ１までハイレベルに出力した時、検証パス信号ＰＡＳＳがハイレベルに変更されることを確認することで、２ビットのフェイルビットが発生されたことを確認することができる。前記動作と同様に、第１〜第５ビット判断信号Ｂ０〜Ｂ４を順次印加して最大５ビットまでフェイルビットをカウンティングすることができる。
【０１０９】
一方、前記ページバッファー部３２０のページバッファーは、第１〜第８ページバッファーグループに分けられ、それぞれのグループが順次検証ラインｎＷＤｏに連結されるようにすることで、８つのグループ単位でフェイルビットをカウンティングする。このために、第１〜第８ページバッファーグループ選択信号ＰＢＣＨＥＣＫ[７:０]を利用してそれぞれのページバッファーグループを選択する。そして、それぞれのページバッファーグループに対して５個のフェイルビットまではＥＣＣが可能であれば、第１〜第５電流生成部３５２〜３５６を備える。
【０１１０】
もしも、それぞれのページバッファーグループに対してＫ個のフェイルビットまでＥＣＣが可能であれば、電流生成部の個数もそれに合わせて増やしたり減らしたりして構成することで、ＥＣＣが可能なフェイルビットの個数をカウンティングすることができる。
【０１１１】
前記フェイルビットをカウンティングしてＥＣＣの可否を判断するための制御部３３０は次の機能ブロックを含む。
【０１１２】
図７は、図４の制御部３３０を示す。図７を参照すれば、制御部３３０は検証制御部３３１、コントローラー３３２及びＳＲバス部３３３を含む。
【０１１３】
検証制御部３３１は、コントローラー３３２から入力される制御信号ＳＤ_ＥＮ，ＦＢＤ_ＥＮ，ＦＢＤ_ＰＲＥ_ＥＮ，ＭＣ_ＰＢＣＨＥＣＫにしたがってフェイルビット検証のための制御信号Ｂ[４:０]，ＰＢＣＨＥＣＫ[７:０]を出力する。
【０１１４】
制御信号ＳＤ_ＥＮは、プログラム検証の時に一つのビットでもフェイルが発生すれば、プログラムを再度遂行させるシングルビット検証方式を選択するための制御信号であり、第２フェイルビット感知イネーブル信号ＦＢＤ_ＥＮは、プログラム検証の時にフェイルビットがＥＣＣエラーが可能な程度まで発生されたかカウンティングするマルチビット検証方式を選択するための制御信号である。
【０１１５】
そして、制御信号ＦＢＤ_ＰＲＥ_ＥＮは、マルチビット検証方式の動作をイネーブルさせるためのイネーブル信号である。また、コントローラー３３２から出力するページバッファー選択信号ＭＣ_ＰＢＣＨＥＣＫ[７:０]は、フェイルビット検証の時にページバッファーグループを順次選択するための信号である。
【０１１６】
そして、検証制御部３３１は、検証パス信号ＰＡＳＳによって第１〜第３プログラム完了信号ＭＰＶ１ＥＮＤ，ＭＳＢＰＧＭＥＮＤ，ＬＳＢＰＧＭＥＮＤを出力し、検証パス信号ＰＡＳＳによるフェイルビットカウンティング結果にしたがってＥＣＣが可能であるか否かに対するＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬを出力する。
【０１１７】
コントローラー３３２は、不揮発性メモリ素子３００の動作を制御するための制御信号ＳＤ_ＥＮ，ＦＢＤ_ＥＮ，ＦＢＤ_ＰＲＥ_ＥＮ，ＭＣ_ＰＢＣＨＥＣＫ[７:０]を出力するが、検証制御部３３１が提供する第１〜第３プログラム完了信号ＭＰＶ１ＥＮＤ，ＭＳＢＰＧＭＥＮＤ，ＬＳＢＰＧＭＥＮＤによるプログラム動作を制御し、またＥＣＣ機能を有する。そして、コントローラー３３２は不揮発性メモリ素子３００の動作にしたがって変更される状態コード情報ＣＩ．．．ＣＩ_ＳＲ[７:０]を出力する。
【０１１８】
ＳＲバス部３３３は、検証制御部３３１から提供するＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬと、コントローラー３３２が提供する状態コード情報ＣＩ．．．ＣＩ_ＳＲ[７:０]を不揮発性メモリ素子３００の外部コントローラー（図示せず）に出力する。この時、ＩＯバスＩＯＢＵＳを利用する。
【０１１９】
フェイルビットカウンティング部を構成する前記検証制御部３３１は、フェイルビットをカウンティングしてＥＣＣが可能であるか否かを判断するための検証部３３４と検証パス信号ＰＡＳＳによって第１〜第３プログラム完了信号ＭＰＶ１ＥＮＤ，ＭＳＢＰＧＭＥＮＤ，ＬＳＢＰＧＭＥＮＤを出力するための検証判断部３３５を含む。
【０１２０】
図８は、図７の検証制御部３３１を示す。図８を参照すれば、検証部３３４はビットカウンター３３１ａ、第１及び第２フリップフロップ３３１ｂ，３３１ｃ、ＥＣＣ判断部３３１ｄ及びＭＵＸ３３１ｅを含む。そして、検証判断部３３５は第３〜第５フリップフロップ３３１ｆ〜３３１ｈを含む。
【０１２１】
ビットカウンター３３１ａは、第２フェイルビット感知イネーブル信号ＦＢＤ_ＥＮと検証パス信号ＰＡＳＳ及びクロック信号ＦＢＤ_ＣＬＫの入力を受けて、検証パス信号ＰＡＳＳが変更される時点によって決定されるフェイルビット情報ＩＮＴ_ＦＢ[５:０]を出力する。この時、８つのページバッファーグループに対して順次フェイルビットカウンティングが遂行されるので、ビットカウンター３３１ａは８つのページバッファーグループに対して出力されるそれぞれの検証パス信号ＰＡＳＳの変更時点にしたがってカウンティングされるフェイルビット情報ＩＮＴ_ＦＢ[５:０]を順次出力する。すなわち、フェイルビット情報ＩＮＴ_ＦＢ[５:０]が出力される回数が８回となる。
【０１２２】
ビットカウンター３３１ａが出力するフェイルビット情報ＩＮＴ_ＦＢ[５:０]は第１フリップフロップ３３１ｂに入力され、第１フリップフロップ３３１ｂはビットカウンター３３１ａから入力されるフェイルビット情報ＩＮＴ_ＦＢ[５:０]をラッチ制御信号ＦＢＬＡＴによってラッチする。
【０１２３】
ラッチ制御信号ＦＢＬＡＴは、検証制御部３３１の内部的に生成される信号である。第１フリップフロップ３３１ｂにラッチされたフェイルビット情報ＩＮＴ_ＦＢ[５:０]は加算回路ａｄｄを介して加わって、第２フリップフロップ３３１ｃに臨時格納される。すなわち、８回出力されるフェイルビット情報ＩＮＴ_ＦＢ[５:０]を順に入力を受ける加算回路ａｄｄで順にフェイルビット情報ＩＮＴ_ＦＢ[５:０]にあるフェイルビットの個数を加えて、加わった値は加算ラッチ制御信号ＦＢＡＤＤＬＡＴによって第２フリップフロップ３３１ｃに臨時格納され、８個のフェイルビット情報ＩＮＴ_ＦＢ[５:０]が全て加われば、最終的に全体フェイルビット情報ＦＢ_ＳＵＭ[５:０]として出力される。
【０１２４】
そして、ＥＣＣ判断部３３１ｄは、ＥＣＣの可能なフェイルビットの個数Ｎに対する情報と、全体フェイルビット情報ＦＢ_ＳＵＭ[５:０]を比較してＥＣＣが可能であるか否かによるＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬを出力する。一方、制御信号ＳＤ_ＥＮが入力されれば、マックス３３１ｅは、プログラム検証方式がシングルビット検証方式であると判断して入力されるチェック信号ＰＢＣＨＥＣＫとページバッファー選択信号ＰＢＣＨＥＣＫ[７：０]の中で、チェック信号ＰＢＣＨＥＣＫを出力する。
【０１２５】
そして、マックス３３１ｅは、第2フェイルビット感知イネーブル信号ＦＢＤ_ＥＮが入力されれば、８つのページバッファーグループ別にフェイルビットをそれぞれチェックできるようにするページバッファー選択信号ＰＢＣＨＥＣＫ[７:０]を順に出力する。すなわち、第１〜第８ページバッファー選択信号ＰＢＣＨＥＣＫ[７:０]によって順次ページバッファーグループが選択され、それぞれのページバッファーグループのフェイルビット個数をビットカウンター３３１ａがカウンティングした後、フェイルビットを全て加えて全体フェイルビット情報ＦＢ_ＳＵＭ[５:０]に作った後、ＥＣＣ判断部３３１ｄでＥＣＣが可能であるか否かによるＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬを出力する。
【０１２６】
ＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬは、ＳＲバス部３３３へ伝達され、外部コントローラー（図示せず）でプログラム状態を判断することができるようにする。
【０１２７】
検証部３３４において、第１アンドゲートＡＮＤ１は、制御信号ＬＯＧＲＳＴ，ＲＳＴ４ＭＣＯＵＴＳによって初期リセット信号を出力してビットカウンター３３１ａと第１及び第２フリップフロップ３３１ｂ，３３１ｃをリセットさせる。制御信号ＬＯＧＲＳＴ，ＲＳＴ４ＭＣＯＵＴＳは、不揮発性メモリ素子３００が初期動作のスタートや、リセット動作で印加される信号であり、コントローラー３３２から入力されるか、検証制御部３３１で内部的に生成され得る信号である。
【０１２８】
一方、検証判断部３３５は、コントローラー３３２でプログラムを終了するか、または続けるかを判断できるように第１〜第３プログラム完了信号ＭＰＶ１ＥＮＤ，ＭＳＢＰＧＭＥＮＤ，ＬＳＢＰＧＭＥＮＤを出力する。このために検証判断部３３５は第３〜第５フリップフロップ３３１ｆ〜３３１ｈを含む。そして、検証判断部３３５の第２アンドゲートＡＮＤ２は、前記第１アンドゲートＡＮＤ１と同様に制御信号ＬＯＧＲＳＴ，ＲＳＴ４ＭＣＯＵＴＳによって初期リセット信号を出力して第３〜第５フリップフロップ３３１ｆ〜３３１ｈをリセットさせる。
【０１２９】
第３〜第５フリップフロップ３３１ｆ〜３３１ｈは、それぞれＤフリップフロップであり、Ｄ端に検証パス信号ＰＡＳＳ信号が入力される。そして、第３〜第５フリップフロップ３３１ｆ〜３３１ｈのクロック端にそれぞれ第１〜第３検証チェック信号ＭＣ_ＣＨＥＣＫＬＳＢ，ＭＣ_ＣＨＥＣＫＭＰＶ１，ＭＣ_ＣＨＥＣＫＭＳＢが入力される。
【０１３０】
第３フリップフロップ３３１ｆは第１検証チェック信号ＭＣ_ＣＨＥＣＫＬＳＢがハイレベルに入力された状態で、検証パス信号ＰＡＳＳが入力されれば、第１プログラム完了信号ＬＳＢＰＧＭＥＮＤを出力する。
【０１３１】
第４フリップフロップ３３１ｇは、第２検証チェック信号ＭＣ_ＣＨＥＣＫＭＰＶ１がハイレベルに入力された状態で、検証パス信号ＰＡＳＳが入力されれば第２プログラム完了信号ＭＰＶ１ＥＮＤを出力する。
【０１３２】
第５フリップフロップ３３１ｈは、第３検証チェック信号ＭＣ_ＣＨＥＣＫＭＳＢがハイレベルに入力された状態で、検証パス信号ＰＡＳＳが入力されれば第３プログラム完了信号ＭＳＢＰＧＭＥＮＤを出力する。
【０１３３】
前記第１〜第３プログラム完了信号ＬＳＢＰＧＭＥＮＤ，ＭＰＶ１ＥＮＤ，ＭＳＢＰＧＭＥＮＤによってコントローラー３３２は、プログラム進行またはプログラム終了などの動作制御をする。
【０１３４】
前記図５〜図８に示された本発明の実施例による検証ラインｎＷＤｏを利用したフェイルビットカウンティングと、ＥＣＣ方式を利用し、かつキャッシュラッチ３２４を利用してキャッシュプログラムのためのデータの入力を受けるキャッシュプログラム方式と、メインラッチ３２５の検証ラインｎＷＤｏを利用してフェイルビットをカウンティングして、ＥＣＣが可能であるか否かによってプログラム検証をする知能型検証方式を同時に進行することができる。
【０１３５】
図９は、本発明の実施例によるプログラム動作を説明するためのタイミング図である。図９を参照すれば、まず、本発明の実施例による不揮発性メモリ素子３００にプログラム命令と、アドレス情報、プログラムべきデータが入力される。
【０１３６】
前記アドレス情報にしたがってプログラムのためのビットラインとワードラインが選択され、プログラムすべきデータはキャッシュラッチ３２４とメインラッチ３２５に格納される。そして、プログラム動作が実行される。不揮発性メモリ素子３００のプログラム動作は既に公知された技術によって進行される。
【０１３７】
プログラム動作に引き継いでプログラム検証をするようになるが、第１〜第３検証電圧ＰＶ１〜ＰＶ３を利用して第１及び第３検証を順次遂行する。
【０１３８】
第１検証が完了すれば、キャッシュラッチ３２４を使用することができるようになる。したがって、キャッシュプログラム動作にしたがってキャッシュラッチ３２４に次のプログラムすべきデータが入力されることが可能である。この時、プログラム動作は相変らず動作をしているため、メインラッチ３２５はプログラム検証を遂行している。
【０１３９】
本発明の実施例では、キャッシュラッチ３２４に次のプログラムすべきデータの入力を受けて、メインラッチ３２５でプログラム検証を遂行する。このために図５のように検証ラインｎＷＤｏを介して電流センシングを介してフェイルビットを確認する。
【０１４０】
このために、マルチビット検証方式のための第２フェイルビット感知イネーブル信号ＦＢＤ_ＥＮをハイレベルに印加し、動作イネーブルのための制御信号ＦＢＤ_ＰＲＥ_ＥＮをハイレベルに印加する。第２フェイルビット感知イネーブル信号ＦＢＤ_ＥＮと第１フェイルビット感知イネーブル信号ＦＢＤ_ＥＮｂは反転関係である。そして、イネーブルのために制御信号ＧＢＩＡＳをもハイレベルに印加される。
【０１４１】
第１フェイルビット感知イネーブル信号ＦＢＤ_ＥＮｂがローレベルであれば、図６に示す第２ＰＭＯＳトランジスタＰＭ２がターンオンされ、第２フェイルビット感知イネーブル信号ＦＢＤ_ＥＮがハイレベルであれば、第８ＮＭＯＳトランジスタＮＭ８がターンオンされ、制御信号ＧＢＩＡＳがハイレベルであれば、第７ＮＭＯＳトランジスタＮＭ７がターンオンされる。
【０１４２】
第７及び第８ＮＭＯＳトランジスタＮＭ７，ＮＭ８がターンオンされれば、第３ＰＭＯＳトランジスタＰＭ３のゲートが接地ノードに連結されるので、第３ＰＭＯＳトランジスタＰＭ３をもターンオンされる。したがって、ノードＫ３に電源電圧ＶＤＤが印加される。
【０１４３】
そして、第１ページバッファー選択信号[０]によって第１ページバッファーグループを選択し、第１ページバッファーグループに含まれるページバッファーのメインラッチ３２５の検証データを検証ラインｎＷＤｏを介して確認する。すなわち、第１ページバッファー選択信号ＰＢＣＨＥＣＫ[０]をハイレベルに印加して第１ページバッファーグループに含まれるページバッファーのメインラッチ３２５のデータ状態にしたがって検証ラインｎＷＤｏに電流経路が生成される。そして、検証ラインｎＷＤｏの電流量と同じ電流がノードＫ４に流れる。
【０１４４】
前記図５において説明したように、もしも第１ページグループのページバッファーがすべてプログラムパスになったら検証ラインｎＷＤｏに電流経路が生成されず、ノードＫ４が第９及び第１０ＮＭＯＳトランジスタＮＭ９，ＮＭ１０を介して接地ノードに連結される。したがって、パス検証信号ＰＡＳＳがハイレベルに印加される。
【０１４５】
このように第２〜第８ページバッファー選択信号ＰＢＣＨＥＣＫ[７:２]を順次印加しつつ検証ラインｎＷＤｏを介してフェイルビットをカウンティングする。すなわち、図９に示されたように、第１ページバッファー選択信号ＰＢＣＨＥＣＫ[０]がハイレベルの状態で第１ページバッファーグループに、プログラムの検証結果に応じて検証ラインｎＷＤｏが電流ラインが生成されるようにし、以後、第１〜第５ビット判断信号Ｂ０〜Ｂ４を順次印加することで、フェイルビットのカウンティングをする。この時、ノードＫ４の電流Ｉにしたがってフェイルビットのカウンティングが行われる。図９の電流Ｉは、第１〜第５ビット判断信号Ｂ０〜Ｂ４が印加されることによって電流比較部３５０を介してディスチャージされる電流量を示す。
【０１４６】
第１〜第８ページバッファー選択信号ＰＢＣＨＥＣＫ[７:０]によってカウンティングされた全体フェイルビット数情報ＦＢ_ＳＵＭ[５:０]を利用して検証制御部３３１がＥＣＣが可能であるか否かによるＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬをコントローラー３３２に出力する。
【０１４７】
コントローラー３３２は、ＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬにしたがってプログラムをさらに遂行するか、あるいはプログラムを終了する。すなわち、ＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬによってＥＣＣが可能だと判断されれば、プログラムを終了する。しかし、ＥＣＣ判断信号ＰＢ_ＥＣＣ_ＦＡＩＬによってＥＣＣが可能でないと判断されれば、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍ）方式にしたがってプログラム電圧を上昇させてプログラムを進行する。
【０１４８】
ＥＣＣが可能であってプログラムが終わった以後には、キャッシュプログラムのために前記キャッシュラッチ３２４に格納されているデータを利用したプログラムを進行する。このように、キャッシュラッチ３２４にはキャッシュプログラムのためのデータが入力され、メインラッチ３２５ではプログラムとプログラム検証を遂行し、またプログラム検証を遂行する時知能型プログラム検証方式を利用することができる。
【０１４９】
メインラッチ３２５のプログラム検証のために検証ラインｎＷＤｏを介して電流比較をしてフェイルビットをカウンティングすることで、キャッシュラッチ３２４に格納されたデータに影響を与えることなくプログラム時間を短縮させてプログラムの性能を向上させる。
【０１５０】
図１０〜図１２は、本発明の実施例によるプログラム検証を説明するための動作順序図である。図１０を参照すれば、まず、プログラム命令にしたがって選択されたメモリセルにプログラムが進行される。そして、プログラムの検証結果がメインラッチ３２５に格納される（Ｓ５０１、Ｓ５０３）。
【０１５１】
そして、マルチビット検証方式でフェイルビットをチェックするかどうかを判断する（Ｓ５０５）。これはコントローラー３３２から制御信号ＳＤ_ＥＮが出力されるのか、第２フェイルビット感知イネーブル信号ＦＢＤ_ＥＮが出力されるのかを利用して判断する。もしも、マルチビット検証方式の場合には、ＬＳＢページのプログラムであるかを判断する（Ｓ５０７）。現在、ＬＳＢページのプログラムでなくＭＳＢプログラムをしている途中であれば、段階Ｓ５０３に対して検証結果がパスであるかを確認する。
【０１５２】
検証がパスされると、プログラムが完了され（Ｓ５２９）、プログラム動作は終了する。しかし、検証がパスされなかったら、検証ラインを第１〜第８ページグループ別にチェックする（Ｓ５１１）。
【０１５３】
このためにはまず、第１ページバッファー選択信号ＰＢＣＨＥＣＫ[０]からイネーブルさせて、全体パスがされたか（Ｓ５１５）、そうでなければフェイルビットがいくつであるかをカウンティングをする（Ｓ５１７）。このようなフェイルビットカウンティングは、第１〜第８ページバッファー選択信号ＰＢＣＨＥＣＫ[７:０]によって繰り返される。フェイルビットカウンティングの方式は、前記図６の動作説明において説明したので略する。
【０１５４】
そして、フェイルビットがカウンティングされた結果は、検証制御部３３１でページバッファーグループ別に加えて全体フェイルビット情報ＦＢ_ＳＵＭ[５:０]に作る（Ｓ５２３）。これに対する動作過程は図７において説明したので略する。
【０１５５】
そして、全体フェイルビット情報ＦＢ_ＳＵＭ[５:０]を利用してＥＣＣが可能であるかを判断した後（Ｓ５２５）、ＥＣＣが可能であればプログラムが終わる（Ｓ５２９）。ＥＣＣが可能でなければプログラム電圧を上昇させて（Ｓ５２７）、再度プログラム動作をする（Ｓ５０１）。一方、図１１は、マルチビット検証方式でないシングルビット検証方式を選択した場合の動作を示す。
【０１５６】
図１１を参照すれば、図１０の段階（Ｓ５０５）の判断結果、シングルビット検証をする方式であれば、全体ページバッファーを選択してＰＢＣＨＥＣＫ、プログラムパスされたかを判断して（Ｓ５３０）、一つでもプログラムパスされなかったらプログラム電圧を上昇させて（Ｓ５３２）、再度プログラム動作を遂行する（Ｓ５０１）。全体パスされたら、プログラムを終了する（Ｓ５３４）。
【０１５７】
そして、図１２のようにＬＳＢページプログラムの場合には、第１〜第８ページバッファー選択信号ＰＢＣＨＥＣＫ[７:０]によってフェイルビットをカウンティングして（Ｓ５５０〜Ｓ５５８）、全体フェイルビットを計算する（Ｓ５６０）。この時、計算される全体フェイルはもちろん、ＬＳＢページプログラム結果によるフェイルビットの個数を言う。
【０１５８】
そして、ＥＣＣが可能であれば（Ｓ５６２）、ＭＳＢプログラムを引き継いで進行するかを判断する（Ｓ５６６）。ＭＳＢプログラムを進行するのであれば、ＭＳＢデータの入力を受けて（Ｓ５６８）、プログラムを進行する（Ｓ５０１）。ＭＳＢプログラム進行をするうちにも図１０で説明したようにフェイルビットチェックをすることができる。
【０１５９】
以上説明したように、本願発明の最も好ましい実施形態について説明したが、本願発明は、上記記載に限定されるものではなく、特許請求の範囲に記載され、又は明細書に開示された発明の要旨に基づき、当業者において様々な変形や変更が可能なのはもちろんであり、斯かる変形や変更が、本願発明の範囲に含まれることは言うまでもない。
【産業上の利用可能性】
【０１６０】
本発明の活用例として、不揮発性メモリ素子及びプログラム方法に適用可能であり、より詳細には、不揮発性メモリ素子のページバッファーに回路を追加せず、検証ラインを介してプログラムフェイル可否を判断して知能型検証を遂行するようにすることでキャッシュプログラムと知能型検証を同時に遂行するようにしてプログラム時間を減らすことができる不揮発性メモリ素子及びプログラム方法に適用できる。
【符号の説明】
【０１６１】
３００…不揮発性メモリ素子
３１０…メモリセルアレイ
３２０…ページバッファー部
３３０…制御部
３４０…電流センシング部
３５０…電流比較部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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