(57)【要約】【課題】ピンシェアード接続により接続された複数のフラッシュメモリからデータを読み出すときに、読み出し動作の高速化を図ることを目的とする。【解決手段】ピンシェアード接続されたフラッシュメモリ１Ａおよび１Ｂからデータを読み出すフラッシュメモリのデータ読み出し方法であって、フラッシュメモリ１Ａ、１Ｂに設けられるセルアレイ１０２から読み出したデータをバッファ１０３に転送する転送動作と、バッファ１０３に格納されたデータを外部に出力する出力動作と、を有し、フラッシュメモリ１Ａ、１Ｂのうち１つのフラッシュメモリの転送動作と他のフラッシュメモリの出力動作とをオーバラップさせている。【選択図】  図１
2011123974.tif 000002
【特許請求の範囲】
【請求項１】
ピンシェアード接続された複数のフラッシュメモリからデータを読み出すフラッシュメモリのデータ読み出し方法であって、
前記フラッシュメモリに設けられる記憶部に記憶されたデータをデータ格納部に転送する転送動作と、
前記データ格納部に格納されたデータを外部に出力する出力動作と、
を有し、
前記フラッシュメモリのうち１つのフラッシュメモリの出力動作と他のフラッシュメモリの転送動作とをオーバラップさせること
を特徴とするフラッシュメモリのデータ読み出し方法。
【請求項２】
前記出力動作が終了したときに、この出力動作を行っているフラッシュメモリに対して次のデータを読み出すための制御動作を行い、この制御動作の次に他のフラッシュメモリの出力動作を行うこと
を特徴とする請求項１記載のフラッシュメモリのデータ読み出し方法。
【請求項３】
前記出力動作が終了したときにアドレスのインクリメントを行い、前記次のデータを読み出すための制御動作が終了したときにアドレスのデクリメントを行うこと
を特徴とする請求項２記載のフラッシュメモリのデータ読み出し方法。
【請求項４】
請求項１乃至３の何れか１項に記載のフラッシュメモリのデータ読み出し方法を用いてフラッシュメモリからデータを取得し、取得したデータに基づいてフラッシュメモリの良否判定を行うこと
を特徴とする半導体試験方法。
【請求項５】
データを記憶する記憶部とこの記憶部のデータの一部を格納するデータ格納部とを有する複数のフラッシュメモリをピンシェアード接続して各フラッシュメモリからデータを読み出すフラッシュメモリのデータ読み出し装置であって、
前記フラッシュメモリのうち１つのフラッシュメモリの記憶部に記憶されたデータをデータ格納部に転送する転送動作と他のフラッシュメモリのデータ格納部に格納されたデータを外部に出力する出力動作とをオーバラップさせるように動作させるコマンドおよびアドレスを発生するコマンドアドレス発生部をフラッシュメモリごとに備えたこと
を特徴とするフラッシュメモリのデータ読み出し装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ピンシェアード接続されたフラッシュメモリからデータを読み出すフラッシュメモリのデータ読み出し方法、半導体試験方法およびフラッシュメモリのデータ読み出し装置に関するものである。
【背景技術】
【０００２】
不揮発性メモリとしてＮＡＮＤ型フラッシュメモリがあり、このＮＡＮＤ型フラッシュメモリの試験を行う半導体試験装置が例えば特許文献１に開示されている。この種のＮＡＮＤ型フラッシュメモリ（以下、フラッシュメモリとする）１０１は、図４に示すように、セルアレイ１０２とバッファ１０３とを備えて概略構成されている。セルアレイ１０２は多数のメモリセルを有して構成され、バッファ１０３にセルアレイ１０２から転送されたデータを一時的に格納する。
【０００３】
また、複数のフラッシュメモリ１０１をピンシェアード接続したものがある。ピンシェアード接続は、データを読み出す装置（読み出し装置）のピンを複数のフラッシュメモリ１０１で共有する接続形態である。図５は２つのフラッシュメモリ１０１Ａおよび１０１Ｂ（総称してフラッシュメモリ１０１）が読み出し装置にピンシェアードで接続されている状態を示している。
【０００４】
各フラッシュメモリ１０１は８つのＩＯ（アイオー）ポート（「＃０（ゼロ）」〜「＃７」）および８つの制御ポート（「ＶＣＣ」〜「Ｒ／Ｂ」）を有している。各制御ポートは制御部１０４の９つの制御ピン１１１−０〜１１１−８（総称して制御ピン１１１）に接続されており、各ＩＯポートは入出力部１０５の８つのＩＯ（アイオー）ピン１１２−０〜１１２−７（総称してＩＯピン１１２）に接続されている。
【０００５】
図５の各制御ポートは、「ＶＣＣ」が電源、「ＣＥ」がチップイネーブル、「ＣＬＥ」はコマンドラッチイネーブル、「ＡＬＥ」はアドレスラッチイネーブル、「ＷＥ」はライトイネーブル、「ＲＥ」はリードイネーブル、「ＷＰ」はライトプロテクト、「Ｒ／Ｂ」はレディービジーを示している。このうち、「ＶＣＣ」は電源に接続され、「ＣＥ」および「Ｒ／Ｂ」はそれぞれ専用の制御ピンに接続され、それ以外は制御ピンにピンシェアードで接続されている。
【０００６】
制御部１０４は制御信号を発生させるための制御信号発生部１１３を有しており、入出力部１０５はコマンド（命令）およびアドレスを発生するためのコマンドアドレス発生部１１４を有している。制御部１０４および入出力部１０５は読み出し装置の一部を構成しており、制御信号とコマンドとアドレスによってフラッシュメモリ１０１Ａおよび１０１Ｂの動作制御がされている。
【０００７】
以上のフラッシュメモリ１０１からデータを読み出す動作としては、（１）データの読み出し要求を行う制御動作、（２）セルアレイ１０２に記憶されているデータをバッファ１０３に転送する転送動作、（３）バッファ１０３から外部にデータを出力する出力動作、の３つの動作がある。図６にピンシェアード接続がされた２つのフラッシュメモリ１０１Ａおよび１０１Ｂからデータを読み出すときの処理を示し、図７にそのタイムチャートを示す。
【０００８】
最初に、ローアドレスをゼロにすることによりアドレスの初期化を行い（ステップＳ１０１）、フラッシュメモリ１０１Ａおよび１０１Ｂの「ＣＥ」をＬｏｗにする（ステップＳ１０２）。そして、１ページ分のデータを読み出すためのコマンドおよびアドレスをフラッシュメモリ１０１Ａおよび１０１Ｂに対して出力する。これが制御動作になる。
【０００９】
図７のタイムチャートでＡ―Ｘ、Ｂ―Ｘ（Ｘは自然数）として示しているのは、フラッシュメモリ１０１Ａ、１０１ＢのＸ番目のページを示しており、つまりアドレスを示している。従って、最初はフラッシュメモリ１０１Ａおよび１０１Ｂの両方とも１番目のアドレスを指定するアドレスおよびコマンドが出力される。
【００１０】
制御動作の次には転送動作が開始される。転送動作はバッファ１０３に１ページ分のデータを転送するための動作であるため、一定の時間ｔＲを要する。この間は、フラッシュメモリ１０１Ａおよび１０１Ｂに対するアクセスは禁止されるため、時間ｔＲが経過するまで待機する（ステップＳ１０４）。このため、「Ｒ／Ｂ」はビジー状態を示す。これが転送動作になる。
【００１１】
転送動作の次には出力動作が行われる。この出力動作はフラッシュメモリ１０１Ａを行った後に、１０１Ｂを行なうことになる。これは、フラッシュメモリ１０１Ａおよび１０１Ｂがピンシェアード接続されているためである。まず、フラッシュメモリ１０１Ａのみの出力動作を行うために、フラッシュメモリ１０１Ａの「ＣＥ」をＬｏｗ、１０１ＢをＨｉｇｈにする（ステップＳ１０５）。これにより、フラッシュメモリ１０１Ａのみから出力動作が行われる。そして、バッファ１０３に格納された１ページ分のデータを全て出力するまで出力動作を行う（ステップＳ１０６）。
【００１２】
次に、「ＣＥ―Ａ」と「ＣＥ−Ｂ」とのＬｏｗとＨｉｇｈとを入れ替えて（ステップＳ１０７）、フラッシュメモリ１０１Ｂのみから出力動作を行い、バッファ１０３に格納された１ページ分のデータを全て出力するまで出力動作を行う（ステップＳ１０８）。以上の制御動作、転送動作、出力動作を全てのページについて終了していなければ（ステップＳ１０９）、アドレスをインクリメントして（ステップＳ１１０）、ステップＳ１０２からの各ステップを繰り返し行う。これにより、フラッシュメモリ１０１Ａおよび１０１Ｂからの全データの読み出し動作が行われる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−７６１２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
ピンシェアード接続は、読み出し装置に設けるピンを複数のフラッシュメモリ１０１で共有することから、ピン数の削減を図ることができ、ピンリソースの節約といった効果が得られる。また、図７のタイムチャートからも明らかなように、コマンドおよびアドレスは同時に複数のフラッシュメモリ１０１に入力されることから、制御動作を並列的に行うことが可能になる。同様に、各フラッシュメモリ１０１のバッファ１０３に対してデータを転送する動作は同時に行うことができることから、転送動作も並列的に行うことができる。
【００１５】
一方、出力動作は並列的に行われず、各フラッシュメモリ１０１について逐次的に行われる。これは、ピンシェアード接続をしているためであり、この接続形態では出力動作を並列的に行うことができない。そして、各動作のうち最も長い時間になるのが出力動作になり、この出力動作が逐次的に行われることから、制御動作と転送動作と出力動作とを含めた全体としての読み出し動作には依然として長い時間を要するようになる。
【００１６】
そこで、本発明は、ピンシェアード接続により接続された複数のフラッシュメモリからデータを読み出すときに、読み出し動作の高速化を図ることを目的とする。
【課題を解決するための手段】
【００１７】
以上の課題を解決するため、本発明の請求項１のフラッシュメモリのデータ読み出し方法は、ピンシェアード接続された複数のフラッシュメモリからデータを読み出すフラッシュメモリのデータ読み出し方法であって、前記フラッシュメモリに設けられる記憶部に記憶されたデータをデータ格納部に転送する転送動作と、前記データ格納部に格納されたデータを外部に出力する出力動作と、を有し、前記フラッシュメモリのうち１つのフラッシュメモリの出力動作と他のフラッシュメモリの転送動作とをオーバラップさせることを特徴とする。
【００１８】
このフラッシュメモリのデータ読み出し方法によれば、ピンシェアード接続がされている複数のフラッシュメモリのうち１つのフラッシュメモリの転送動作と他のフラッシュメモリの出力動作とをオーバラップさせている。転送動作に要する時間は出力動作に要する時間よりも短いため、実質的に転送動作に要する時間が削減されるため、読み出し動作の高速化を図ることができる。
【００１９】
本発明の請求項２のフラッシュメモリのデータ読み出し方法は、請求項１記載のフラッシュメモリのデータ読み出し方法であって、前記出力動作が終了したときに、この出力動作を行っているフラッシュメモリに対して次のデータを読み出すための制御動作を行い、この制御動作の次に他のフラッシュメモリの出力動作を行うことを特徴とする。
【００２０】
このフラッシュメモリのデータ読み出し方法によれば、１つのフラッシュメモリの出力動作が完了したときに次のデータを読み出すための制御動作を行っているため、当該フラッシュメモリの次のデータの転送動作と他のフラッシュメモリの出力動作とをほぼ同時に開始させることができ、ほぼ転送動作と出力動作とをオーバラップさせやすくなる。
【００２１】
本発明の請求項３のフラッシュメモリのデータ読み出し方法は、請求項２記載のフラッシュメモリのデータ読み出し方法であって、前記出力動作が終了したときにアドレスのインクリメントを行い、前記次のデータを読み出すための制御動作が終了したときにアドレスのデクリメントを行うことを特徴とする。
【００２２】
このフラッシュメモリのデータ読み出し方法によれば、アドレスのインクリメントおよびデクリメントという単純な制御だけで、１つのフラッシュメモリの転送動作と他のフラッシュメモリの出力動作とをオーバラップさせることができるようになる。
【００２３】
本発明の請求項４の半導体試験方法は、請求項１乃至３の何れか１項に記載のフラッシュメモリのデータ読み出し方法を用いてフラッシュメモリからデータを取得し、取得したデータに基づいてフラッシュメモリの良否判定を行うことを特徴とする。
【００２４】
前述してきたフラッシュメモリのデータ読み出し方法は半導体試験方法に適用することができる。フラッシュメモリは大容量且つ大量生産がされるため、その試験の速度は高速化が求められている。このため、高速にデータを読み出せるフラッシュメモリのデータ読み出し方法を半導体試験方法に適用できる。
【００２５】
本発明の請求項５のフラッシュメモリのデータ読み出し装置は、データを記憶する記憶部とこの記憶部のデータの一部を格納するデータ格納部とを有する複数のフラッシュメモリをピンシェアード接続して各フラッシュメモリからデータを読み出すフラッシュメモリのデータ読み出し装置であって、前記フラッシュメモリのうち１つのフラッシュメモリの記憶部に記憶されたデータをデータ格納部に転送する転送動作と他のフラッシュメモリのデータ格納部に格納されたデータを外部に出力する出力動作とをオーバラップさせるように動作させるコマンドおよびアドレスを発生するコマンドアドレス発生部をフラッシュメモリごとに備えたことを特徴とする。
【発明の効果】
【００２６】
本発明は、複数のフラッシュメモリがピンシェアード接続されているときに、１つのフラッシュメモリの転送動作と他のフラッシュメモリの出力動作とをオーバラップさせているため、ピンリソースの節約を図りつつ、フラッシュメモリからのデータの読み出し動作を高速化させることができるようになる。
【図面の簡単な説明】
【００２７】
【図１】ピンシェアード接続がされたフラッシュメモリおよび読み出し装置の概略構成を示すブロック図である。
【図２】本発明の処理の流れを示すフローチャートである。
【図３】図２の処理のタイムチャートである。
【図４】フラッシュメモリの内部の基本構成を示す図である。
【図５】従来のピンシェアード接続がされたフラッシュメモリおよび読み出し装置の概略構成を示すブロック図である。
【図６】従来の処理の流れを示すフローチャートである。
【図７】図６の処理のタイムチャートである。
【発明を実施するための形態】
【００２８】
以下、本発明の実施形態について説明する。図１は２つのフラッシュメモリ１Ａおよび１Ｂ（総称してフラッシュメモリ１）がピンシェアード接続されている状態を示している。フラッシュメモリ１は背景技術で説明した図４と同じ構成を有しており、セルアレイ１０２とバッファ１０３とを有している。セルアレイ１０２はフラッシュメモリ１のデータを記憶する多数のメモリセルから構成される記憶部であり、バッファ１０３はセルアレイ１０２が記憶しているデータを外部に出力するために、全データのうち一部のデータを格納するデータ格納部になる。また、図１では２つのフラッシュメモリ１がピンシェアード接続されているものを示しているが、３つ以上が接続されているものであってもよい。
【００２９】
フラッシュメモリ１について説明する。フラッシュメモリ１は８つのＩＯ（アイオー）ポート（＃０（ゼロ）〜＃７：０番から７番を示している）と８つの制御ポート（「ＶＣＣ」〜「Ｒ／Ｂ」）とを有している。ＩＯポートはコマンドおよびアドレスを入力し、データを出力するための端子である。これらのコマンド、アドレスおよびデータを総称して入出力信号とする。ＩＯポートは８つ設けていることから、８ビット単位のコマンド、アドレスおよびデータを入出力することが可能になる。
【００３０】
コマンドはフラッシュメモリ１に対する命令であり、例えば「００ｈ」というコマンドが入力されたときにはアドレスの入力を受け付けるリードモードになり、「３０ｈ」というコマンドであればバッファ１０３に対してデータの転送を開始させる。アドレスはカラムアドレスとローアドレスとから構成されており、フラッシュメモリ１Ａおよび１Ｂの両方とも先頭アドレスはローアドレスの０（ゼロ）になる。
【００３１】
制御ポートは下記の各制御信号を入出力するための端子になる。「ＶＣＣ」は電源に接続されている。「ＣＥ」はチップイネーブル信号ＣＥを入力するポートであり、チップイネーブル信号ＣＥはフラッシュメモリ１を有効または無効に制御する。「ＣＬＥ」はコマンドラッチイネーブル信号ＣＬＥを入力するためのポートであり、コマンドラッチイネーブル信号ＣＬＥによりコマンドの取込を行っている。「ＡＬＥ」はアドレスラッチイネーブル信号ＡＬＥを入力するポートであり、アドレスラッチイネーブル信号ＡＬＥによりアドレスが取り込まれる。
【００３２】
「ＷＥ」はライトイネーブル信号ＷＥを入力するポートであり、ライトイネーブル信号ＷＥにより各ＩＯポートからコマンドおよびアドレスを入力することができる。「ＲＥ」はリードイネーブル信号ＲＥを入力するポートであり、リードイネーブル信号ＲＥにより各ＩＯポートからデータを出力することができる。「ＷＰ」はライトプロテクト信号ＷＰを入力するポートであり、ライトプロテクト信号ＷＰによりフラッシュメモリ１が保護される。「Ｒ／Ｂ」はレディービジー信号Ｒ／Ｂを出力するポートであり、レディービジー信号Ｒ／Ｂによりフラッシュメモリ１の内部状態の情報が外部に出力される。
【００３３】
フラッシュメモリ１Ａおよび１Ｂは制御部４および入出力部５にピンシェアード接続されている。制御部４および入出力部５はフラッシュメモリ１Ａおよび１Ｂからデータを読み出すための読み出し装置の一部を構成している。制御部４は９つの制御ピン１１−０〜１１−８（総称して制御ピン１１）を有している。制御ピン１１はフラッシュメモリ１Ａおよび１Ｂの制御ポートに接続されており、「ＣＬＥ」、「ＡＬＥ」、「ＷＥ」、「ＲＥ」、「ＷＰ」は制御ピン１１に対してピンシェアード接続がされている。つまり、１つの制御ピンを２つの制御ポートが共有している。
【００３４】
一方、「ＣＥ」および「Ｒ／Ｂ」はピンシェアード接続がされておらず、それぞれ専用の制御ピン１１に接続されている。このため、「ＣＥ」および「Ｒ／Ｂ」にはフラッシュメモリ１Ａを特定する「Ａ」、フラッシュメモリ１Ｂを特定する「Ｂ」が付されている。従って、チップイネーブル信号ＣＥおよびレディービジー信号Ｒ／Ｂはフラッシュメモリ１Ａと１Ｂとで同時に入出力が可能になる。
【００３５】
入出力部５には８つのＩＯ（アイオー）ピン１２−０〜１２−７（総称してＩＯピン１２）が設けられており、各ＩＯピン１２はフラッシュメモリ１Ａおよび１Ｂの各ＩＯポートに接続されている。そして、１つのＩＯピン１２は２つのＩＯポートにより共有されており、つまりピンシェアード接続になっている。
【００３６】
制御部４は制御信号発生部１３を備えており、制御信号発生部１３から発生される制御信号がフラッシュメモリ１Ａおよび１Ｂに入力される。入出力部５はコマンドアドレス発生部１４を備えており、コマンドアドレス発生部１４が発生したコマンドおよびアドレスが各ＩＯピン１２からフラッシュメモリ１Ａおよび１Ｂに入力される。また、各フラッシュメモリ１Ａおよび１Ｂから出力されるデータが各ＩＯピン１２に対して出力される。
【００３７】
コマンドアドレス発生部１４はコマンドアドレス発生部１４Ａとコマンドアドレス発生部１４Ｂとを備えている。コマンドアドレス発生部１４Ａはフラッシュメモリ１Ａのためのコマンドおよびアドレスを発生しており、コマンドアドレス発生部１４Ｂはフラッシュメモリ１Ｂのためのコマンドおよびアドレスを発生している。
【００３８】
コマンドアドレス発生部１４Ａ、１４Ｂは、例えば読み出し装置の動作制御を行っているプログラムに記述されている機能になる。本発明では、複数のフラッシュメモリ１に対して専用のコマンドおよびアドレスを発生させる。このため、１つのフラッシュメモリ１に対して１つのコマンドアドレス発生部１４を専用に設けるようにしている。
【００３９】
ただし、機能は異なっているが、各コマンドアドレス発生部１４は１つのプログラムの中に複数の機能（例えば、モジュール）として記述させることはできる。読み出し装置を制御するコンピュータおよびこのコンピュータに実行させるプログラムの中に複数のコマンドアドレス発生部１４の機能を設けておくことができる。勿論、１つのフラッシュメモリ１に対して１つのコンピュータおよびプログラムを設けるものであってもよい。
【００４０】
フラッシュメモリ１からデータを読み出すときには３つの動作を行うことは背景技術と同じである。つまり、（１）データの読み出しを行うためにアドレスおよびコマンドを出力して読み出し制御を行う制御動作、（２）セルアレイ１０２に記憶されているデータをバッファ１０３に転送する転送動作、（３）バッファ１０３から外部にデータを出力する出力動作、の３つの動作になる。以下、本発明における読み出し動作について、図２のフローチャートおよび図３のタイムチャートを用いて説明する。
【００４１】
最初に、フラッシュメモリ１Ａおよび１Ｂのアドレスの初期化を行う（ステップＳ１）。フラッシュメモリ１Ａおよび１Ｂの先頭アドレスはローアドレスがゼロであるため、ローアドレスを０（ゼロ）にすることによりアドレスの初期化を行う。次に、制御部４はフラッシュメモリ１Ａの「ＣＥ−Ａ」および１Ｂの「ＣＥ−Ｂ」に入力するチップイネーブル信号をＬｏｗにする（ステップＳ２）。これにより、フラッシュメモリ１Ａおよび１Ｂの両者が有効になる。
【００４２】
そして、入出力部５のＩＯピン１２からコマンドおよびアドレスを出力する（ステップＳ３）。このコマンド（例えば、「００ｈ」）はリードモードにするための命令であり、アドレスは読み出しを行う１ページ分のデータを指定するアドレスになる。ここでは、先頭のアドレスが指定される。これにより制御動作が行われる。この制御動作はフラッシュメモリ１Ａと１Ｂとに対して同時に行われる。
【００４３】
次に、転送動作を開始させるコマンド（例えば、「３０ｈ」）が入出力部５から出力される。このコマンドに基づいてフラッシュメモリ１Ａと１Ｂとは同時に転送動作を開始する。この転送動作に要する時間はｔＲであり、時間ｔＲが経過するまでレディービジー信号Ｒ／Ｂはビジー状態としてＬｏｗを出力する（ステップＳ４）。そして、時間ｔＲの経過後にレディービジー信号Ｒ／Ｂをレディー状態としてＨｉｇｈを出力させる。以上により、フラッシュメモリ１Ａと１Ｂとが同時に転送動作を行う。
【００４４】
フラッシュメモリ１Ａおよび１Ｂの転送動作が終了したときに、レディービジー信号Ｒ／Ｂ―Ａ、Ｒ／Ｂ−ＢがＨｉｇｈになる。これにより、フラッシュメモリ１Ａおよび１Ｂはレディー状態になり、出力動作が可能になる。
【００４５】
そして、制御部４はチップイネーブル信号ＣＥ―ＡをＬｏｗにし、ＣＥ−ＢをＨｉｇｈにする（ステップＳ５）。これにより、フラッシュメモリ１Ａのみが有効になる。このフラッシュメモリ１Ａのバッファ１０３に格納されたデータを全て出力するまで出力動作を行う（ステップＳ６）。これにより、フラッシュメモリ１Ａの最初のアドレスの１ページ分のデータが読み出される。つまり、出力動作が完了する。
【００４６】
そして、入出力部５はアドレスをインクリメントして（ステップＳ７）、インクリメントしたアドレスおよびコマンドを出力する（ステップＳ８）。このときには、チップイネーブル信号ＣＥ−ＡのみがＬｏｗになっているため、指定されるアドレスおよびコマンドはフラッシュメモリ１Ａのみに入力される。よって、フラッシュメモリ１Ａは２番目のアドレスの１ページ分のデータの転送動作を開始する。
【００４７】
同じタイミングで、入出力部５はアドレスをデクリメントして（ステップＳ９）、アドレスを元に戻す。そして、制御部４はチップイネーブル信号ＣＥ−ＢをＬｏｗ、ＣＥ−ＡをＨｉｇｈにする（ステップＳ１０）。これにより、フラッシュメモリ１Ｂのみが有効になる。この状態で、フラッシュメモリ１Ｂのバッファ１０３に格納されたデータを全て出力するまで出力動作を行う（ステップＳ１１）。これにより、フラッシュメモリ１Ｂの最初のアドレスの１ページ分のデータが読み出される。
【００４８】
そして、入出力部５はアドレスのインクリメントを行い（ステップＳ１２）、インクリメントしたアドレスおよびコマンドを出力する（ステップＳ１３）。このときに出力されるアドレスはフラッシュメモリ１Ｂの２番目のアドレスになる。これにより、フラッシュメモリ１Ｂは２番目のアドレスの１ページ分のデータの転送動作を開始する。以降、順次最終アドレスになるまでステップＳ５〜Ｓ１３の処理を繰り返す（ステップＳ１４）。
【００４９】
ステップＳ１４において最終アドレスになったと判定されたときには、最終アドレスのデータの出力動作を行う。最初に、チップイネーブル信号ＣＥ−ＡをＬｏｗ、ＣＥ−ＢをＨｉｇｈにして（ステップＳ１５）、フラッシュメモリ１Ａから最終アドレスの１ページ分のデータを全て読み出す（ステップＳ１６）。次に、ＣＥ−ＡをＨｉｇｈ、ＣＥ−ＢをＬｏｗにして（ステップＳ１７）、フラッシュメモリ１Ｂから最終アドレスの１ページ分のデータを全て読み出す（ステップＳ１８）。
【００５０】
ステップＳ５〜Ｓ８およびＳ１５〜Ｓ１６は読み出し装置側からフラッシュメモリ１Ａのデータを読み出す動作（図２においてＳＡとして示す）であり、ステップＳ１０〜Ｓ１３およびＳ１７〜Ｓ１８は読み出し装置側からフラッシュメモリ１Ｂのデータを読み出す動作（図２においてＳＢとして示す）である。
【００５１】
以上の処理の流れの一部を示すタイムチャートを図３に示している。「入出力信号」は読み出し装置からフラッシュメモリ１Ａ、１Ｂに入力するコマンドおよびアドレスおよびフラッシュメモリ１Ａ、１Ｂから出力されるデータを示している。図中、Ａ−Ｘ（Ｘは自然数）はフラッシュメモリ１ＡのＸ番目のアドレスを示し、Ｂ−Ｘはフラッシュメモリ１ＢのＸ番目のアドレスを示している。
【００５２】
前述したように、フラッシュメモリ１Ａおよび１Ｂの先頭アドレスから１ページ分のデータの制御動作および転送動作は同じタイミングで行われる。そして、フラッシュメモリ１Ａのみから最初の１ページ分のデータを出力する出力動作を行う。ここまでは、従来の動作と同じである。
【００５３】
ただし、この出力動作が完了したときに、フラッシュメモリ１Ｂの出力動作を行うのではなく、フラッシュメモリ１Ａの次のアドレスの１ページ分のデータを読み出すための制御動作を行っている。そして、この制御動作が完了した後にフラッシュメモリ１Ｂの出力動作を開始させている。
【００５４】
このとき、読み出し装置（の入出力部５）に対してフラッシュメモリ１Ｂが出力動作を行うため、入出力部５のＩＯピン１２はフラッシュメモリ１Ｂが占有している。このため、フラッシュメモリ１ＡはＩＯピン１２に対してデータの入出力を行うことはできない。ただし、フラッシュメモリ１Ａの動作が禁止されているわけではなく、単にＩＯピン１２に対してアクセスできないだけであり、フラッシュメモリ１Ａの内部だけで完結できる転送動作を行うことは可能になる。
【００５５】
そこで、本発明では、フラッシュメモリ１Ｂの出力動作とフラッシュメモリ１Ａの転送動作とを同時に（並列的に）行うようにしている。つまり、異なるフラッシュメモリの性質の異なる動作をオーバラップさせている。出力動作に要する時間（ｔＥとする）は転送動作に要する時間ｔＲよりも長いものになる。よって、ｔＥの時間内に転送動作を完了させることができる。
【００５６】
同様に、フラッシュメモリ１Ａの２番目のアドレスのデータの出力動作を行うときに、フラッシュメモリ１Ｂの２番目のアドレスのデータの転送動作を行うことができる。このように、順次一方のフラッシュメモリ１の出力動作と他方のフラッシュメモリ１の転送動作とを並列的に行うことで、出力動作と転送動作とをオーバラップさせることができ、実質的に転送動作に要する時間ｔＲが削減される。
【００５７】
つまり、フラッシュメモリ１Ａおよび１Ｂの先頭アドレスの１ページ分のデータについては出力動作が逐次的になっているものの、それ以降のアドレスのデータについては出力動作と転送動作とをオーバラップさせることができ、転送動作に要する時間を実質的になくしている。なお、最終アドレスの１ページ分のデータについては、既に制御動作および転送動作が終了しているため、出力動作だけになる。
【００５８】
近年のフラッシュメモリ１の記憶容量はギガバイトオーダーになっており、読み出されるデータの容量も極めて大きくなっている。よって、読み出されるデータ量（ページ数）は膨大なものになり、最初のページ以外の全てのページのデータについて転送動作の時間ｔＲを削減されることにより、制御動作と転送動作と出力動作とを含む全体的な読み出し動作が大幅に高速化する。
【００５９】
ここで、背景技術で説明した場合の読み出し速度と本発明の読み出し速度との比較例について説明する。この比較例では、８ギガビットのＮＡＮＤ型フラッシュメモリを用い、２つのフラッシュメモリをピンシェアード接続した場合を想定している。そして、１サイクルを３０ｎｓとし、コマンドおよびアドレスの入力に７サイクルを要するものとする。よって、制御動作（コマンドおよびアドレスをフラッシュメモリに入力する動作）に要する時間は３０ｎｓ×７＝０．２１μｓになる。
【００６０】
また、転送動作に要する時間ｔＲは２５μｓであるものとする。そして、データの出力には２１１２サイクルを要するものとし、出力動作（バッファからデータを読み出す動作）に要する時間は３０ｎｓ×２１１２サイクル＝６３．３６μｓになる。そして、読み出されるデータのページ数は５２４２８８ページであるものとする。
【００６１】
以上において、背景技術の例では、制御動作と転送動作と出力動作とを順次行っており、制御動作に０．２１μｓを要し、転送動作に２５μｓを要し、出力動作に６３．３６μｓを要する。そして、読み出すページ数は５２４２８８ページになるため、フラッシュメモリ１Ａおよび１Ｂから全てのページを読み出すために、「５２４２８８×（０．２１μｓ＋２５μｓ＋６３．３６μｓ×２）＝７９．６６ｓ」の時間を要する。なお、６３．３６μｓを２倍にしているのは、フラッシュメモリ１Ａと１Ｂとの両方が出力動作を行うためである。
【００６２】
本発明では、先頭のページについては転送動作の時間ｔＲを要するが、２番目以降のページについては転送動作が出力動作とオーバラップしているため、時間ｔＲは削減されている。そして、最後のページは出力動作のみを要するため、フラッシュメモリ１Ａおよび１Ｂから全てのページを読み出すためには、「（０．２１μｓ＋２５μｓ）＋（６３．３６μｓ＋０．２１μｓ）×２×（５２４２８８−１）＋６３．３６μｓ×２＝６６．６６ｓ」の時間を要する。
【００６３】
従って、背景技術に対して本発明では１３．０ｓ（７９．６６ｓ−６６．６６ｓ）の時間短縮を図れ、約１６．３％の時間短縮率が得られるようになる。このため、読み出し動作を大幅に高速化できるようになる。
【００６４】
なお、本発明はフラッシュメモリ１Ａおよび１Ｂからデータを読み出して良否判定を行う半導体試験装置（メモリテスタ）に適用することができる。メモリテスタにはフラッシュメモリ１に接続されるピンを有しているが、そのピンリソースには限りがある。一方、近年のメモリテスタは１度に複数のフラッシュメモリの試験を行うことにより、試験速度の高速化が要求されている。
【００６５】
そこで、メモリテスタに複数のフラッシュメモリをピンシェアード接続して、各フラッシュメモリからデータを読み出して試験を行う。このときに、転送動作に要する時間を削減することにより読み出し動作の高速化を図ることにより、試験速度の高速化の要請を満たすようにしている。
【００６６】
また、本発明のフラッシュメモリは、動作のオーバラップを行うために１つのフラッシュメモリの制御動作から出力動作までの間に、フラッシュメモリの動作状況によらずチップイネーブル信号ＣＥを変化させることができるようにしている。
【符号の説明】
【００６７】
１Ａ、１Ｂ    フラッシュメモリ        ４    制御部
５        入出力部            １１    制御ピン
１２        ＩＯピン            １３    制御信号発生部
１４Ａ、１４Ｂ    コマンドアドレス発生部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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