(57)【要約】【課題】プルアップ駆動部とプルダウン駆動部が同時に駆動される期間を相殺して、常に一定の内部電圧を維持することができる内部電圧発生器を提供すること。【解決手段】本発明の内部電圧発生器は、基準電圧を用いて内部電圧のレベルを検出する検出部２１０と、該検出部の出力信号に応じて、前記内部電圧を出力する内部電圧端を放電駆動する第１の駆動部２２０と、該第１の駆動部に流れる放電電流を感知する電流感知部２３０と、該電流感知部の出力信号に応じて、前記内部電圧端を充電駆動する第２の駆動部２４０とを備える。【選択図】図３
2011123861.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を用いて内部電圧のレベルを検出する検出部と、
前記検出部の出力信号に応じて、前記内部電圧を出力する内部電圧端を放電駆動する第１の駆動部と、
前記第１の駆動部に流れる放電電流を感知する電流感知部と、
前記電流感知部の出力信号に応じて、前記内部電圧端を充電駆動する第２の駆動部と、を備えることを特徴とする内部電圧発生器。
【請求項２】
前記検出部が、前記内部電圧の目標レベルに対応する基準電圧とフィードバックされた前記内部電圧とを比較する比較部を備える
ことを特徴とする請求項１に記載の内部電圧発生器。
【請求項３】
前記電流感知部が、前記第１の駆動部に流れる放電電流をミラーリングして前記第２の駆動部を制御する
ことを特徴とする請求項１に記載の内部電圧発生器。
【請求項４】
前記電流感知部が、前記第１の駆動部に流れる放電電流に対応して出力信号の電圧レベルを調整する
ことを特徴とする請求項３に記載の内部電圧発生器。
【請求項５】
前記第１の駆動部が、
前記比較部の出力信号をゲート入力とし、接地電圧端と前記内部電圧端との間にソース・ドレインが接続された第１のＮＭＯＳトランジスタを備える
ことを特徴とする請求項２に記載の内部電圧発生器。
【請求項６】
前記電流感知部が、
前記比較部の出力信号をゲート入力とし、接地電圧端と感知ノードとの間にソース・ドレインが接続された第２のＮＭＯＳトランジスタと、
前記感知ノードに第１の電流をソーシングする第１の電流源と、を備える
ことを特徴とする請求項５に記載の内部電圧発生器。
【請求項７】
前記第２のＮＭＯＳトランジスタのしきい電圧が、前記第１のＮＭＯＳトランジスタのしきい電圧よりも低い
ことを特徴とする請求項６に記載の内部電圧発生器。
【請求項８】
前記電流感知部が、
前記比較部の出力信号をゲート入力とし、接地電圧端と第１の感知ノードのとの間にソース・ドレインが接続された第２のＮＭＯＳトランジスタと、
前記第１の感知ノードに第１の電流をソーシングする第１の電流源と、
前記第１の感知ノードをゲート入力とし、前記接地電圧端と第２の感知ノードとの間にソース・ドレインが接続された第３のＮＭＯＳトランジスタと、
前記第２の感知ノードに第２の電流をソーシングする第２の電流源と、を備える
ことを特徴とする請求項２に記載の内部電圧発生器。
【請求項９】
前記第２のＮＭＯＳトランジスタのしきい電圧が、前記第１のＮＭＯＳトランジスタのしきい電圧よりも低い
ことを特徴とする請求項８に記載の内部電圧発生器。
【請求項１０】
前記電流感知部の感知の結果として、前記第１の駆動部に流れる放電電流が感知されなかった場合に、前記第２の駆動部が、前記内部電圧端を充電駆動する
ことを特徴とする請求項１に記載の内部電圧発生器。
【請求項１１】
内部電圧の目標レベルに対応する基準電圧とフィードバックされた前記内部電圧とを比較する比較部と、
前記比較部の出力信号をゲート入力とし、接地電圧端と内部電圧端との間にソース・ドレインが接続されて、前記内部電圧端に対する放電駆動を行う第１のＮＭＯＳトランジスタと、
前記比較部の出力信号をゲート入力とし、前記接地電圧端と感知ノードとの間にソース・ドレインが接続された第２のＮＭＯＳトランジスタと、
前記感知ノードに第１の電流をソーシングする第１の電流源と、
前記感知ノードをゲート入力とし、前記内部電圧端と電源電圧端との間にソース・ドレインが接続されて、前記内部電圧端に対する充電駆動を行う第３のＮＭＯＳトランジスタと、を備える
ことを特徴とする内部電圧発生器。
【請求項１２】
前記第２のＮＭＯＳトランジスタのしきい電圧が、前記第１のＮＭＯＳトランジスタのしきい電圧よりも低い
ことを特徴とする請求項１１に記載の内部電圧発生器。
【請求項１３】
内部電圧の目標レベルに対応する基準電圧とフィードバックされた前記内部電圧とを比較する比較部と、
前記比較部の出力信号をゲート入力とし、接地電圧端と内部電圧端との間にソース・ドレインが接続されて、前記内部電圧端に対する放電駆動を行う第１のＮＭＯＳトランジスタと、
前記比較部の出力信号をゲート入力とし、前記接地電圧端と第１の感知ノードとの間にソース・ドレインが接続された第２のＮＭＯＳトランジスタと、
前記第１の感知ノードに第１の電流をソーシングする第１の電流源と、
前記第１の感知ノードをゲート入力とし、前記接地電圧端と第２の感知ノードとの間にソース・ドレインが接続された第３のＮＭＯＳトランジスタと、
前記第２の感知ノードに第２の電流をソーシングする第２の電流源と、
前記第２の感知ノードをゲート入力とし、電源電圧端と前記内部電圧端との間にソース・ドレインが接続されて、前記内部電圧端に対する充電駆動を行うＰＭＯＳトランジスタと、を備える
ことを特徴とする内部電圧発生器。
【請求項１４】
前記第２のＮＭＯＳトランジスタのしきい電圧が、前記第１のＮＭＯＳトランジスタのしきい電圧よりも低い
ことを特徴とする請求項１３に記載の内部電圧発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体装置の内部電圧発生器に関する。
【背景技術】
【０００２】
半導体装置は、高速化、低電力化、工程技術微細化に向かって開発されるにつれ、その動作電圧（ｏｐｅｒａｔｉｎｇ  ｖｏｌｔａｇｅ）も一層低くなっている。ほとんどの半導体装置は、外部から供給される電源電圧を用いて内部電圧を発生させる内部電圧発生器を装置内に具備し、装置内部回路の動作に必要な電圧をそれ自体で供給している。このような内部電圧発生器を設計するにあたって、主な課題は、所望のレベルの内部電圧を一定に維持することである。
【０００３】
図１には、一般的な内部電圧発生器の回路図が示されている。
【０００４】
図１に示すように、内部電圧発生器１００は、第１の基準電圧および第２の基準電圧ＶＲＥＦ＿ＵＰ、ＶＲＥＦ＿ＤＮに対応する内部電圧ＶＩＮＴを生成する第１の内部電圧駆動部および第２の内部電圧駆動部１１０、１２０を備える。このとき、第１の基準電圧および第２の基準電圧ＶＲＥＦ＿ＵＰ、ＶＲＥＦ＿ＤＮは、互いに同等の電圧レベルを有し、内部電圧ＶＩＮＴの目標電圧レベルに対応する。
【０００５】
第１の内部電圧駆動部１１０は、第１の基準電圧ＶＲＥＦ＿ＵＰとフィードバックされた内部電圧ＶＩＮＴとのレベルを比較する第１の比較部１１２と、第１の比較部１１２から出力される第１の駆動信号Ｖ１に応じて駆動されるプルアップ駆動部１１４とを備える。  第１の比較部１１２は、電流ミラー型（ｃｕｒｒｅｎｔ  ｍｉｒｒｏｒ）差動増幅器で構成され、プルアップ駆動部１１４は、第１の比較部１１２の第１の駆動信号Ｖ１をゲート入力とし、電源電圧ＶＤＤ端と内部電圧ＶＩＮＴ端との間に接続されるＰＭＯＳトランジスタで構成される。
【０００６】
第２の内部電圧駆動部１２０は、第２の基準電圧ＶＲＥＦ＿ＤＮとフィードバックされた内部電圧ＶＩＮＴとのレベルを比較する第２の比較部１２２と、第２の比較部１２２から出力される第２の駆動信号Ｖ２に応じて駆動されるプルダウン駆動部１２４とを備える。第２の比較部１２２は、電流ミラー型差動増幅器で構成され、プルダウン駆動部１２４は、第２の比較部１２２の第２の駆動信号Ｖ２をゲート入力とし、内部電圧ＶＩＮＴ端と接地電圧ＶＳＳ端との間に接続されるＮＭＯＳトランジスタで構成される。
【０００７】
このように構成される内部電圧発生器１００は、負荷回路（図示せず）にシンク電流ＩＳＩＮＫが流出する場合には、第１の内部電圧駆動部１１０を駆動させて内部電圧ＶＩＮＴ端を充電駆動し、負荷回路からソース電流ＩＳＯＵＲＣＥが流入する場合には、第２の内部電圧駆動部１２０を駆動させて内部電圧ＶＩＮＴ端を放電駆動する。すなわち、内部電圧発生器１００は、内部電圧ＶＩＮＴの電圧レベルを感知して、目標電圧レベルを一定に維持しているものである。
【０００８】
しかし、このような構成を有する内部電圧発生器は、次のような問題がある。
【０００９】
第１の比較部および第２の比較部１１２、１２２は、周知のように、差動増幅器で構成されている。このような差動増幅器は、工程上の変動（ｐｒｏｃｅｓｓ  ｖａｒｉａｔｉｏｎ）に起因するオフセット（ｏｆｆｓｅｔ）エラーが発生する可能性がある。このような場合、プルアップ駆動部１１４とプルダウン駆動部１２４との間には、図１に示された矢印Ｐ方向に直通電流経路（ｄｉｒｅｃｔ  ｃｕｒｒｅｎｔ  ｐａｔｈ）が形成され得る。例えば、内部電圧を「０．６５Ｖ」に維持しなければならない状況で、第１の比較部および第２の比較部１１２、１２２にオフセットエラーが発生すると、第１の内部電圧駆動部１１０の出力電圧ＶＯＵＴ＿ＵＰが「０．６６Ｖ」になり、第２の内部電圧駆動部１２０の出力電圧ＶＯＵＴ＿ＤＮが「０．６４Ｖ」になり得る。すると、第１の内部電圧駆動部１１０の出力電圧ＶＯＵＴ＿ＵＰ端から第２の内部電圧駆動部１２０の出力電圧ＶＯＵＴ＿ＤＮ端に電流が流れるようになる直通電流経路Ｐが形成される。このようになると、第１の内部電圧駆動部１１０は、内部電圧発生器１００の出力電圧ＶＩＮＴを「０．６６Ｖ」に調整するために、電源電圧ＶＤＤ端から充電電流をソーシングし続けるようになり、それに対し、第２の内部電圧駆動部１２０は、内部電圧発生器１００の出力電圧ＶＩＮＴを「０．６４Ｖ」に調整するために、接地電圧ＶＳＳ端に放電電流をシンキングし続けるようになる。したがって、内部電圧発生器１００は、不要な消費電力の浪費を招くという問題が生じる。
【００１０】
このような問題を解決するために、従来では、第２の内部電圧駆動部１２０の第２の基準電圧ＶＲＥＦ＿ＤＮを第１の内部電圧駆動部１１０の第１の基準電圧ＶＲＥＦ＿ＵＰより高く設定している。一般的に、第２の基準電圧ＶＲＥＦ＿ＤＮは、第１の基準電圧ＶＲＥＦ＿ＵＰよりほぼ「４０ｍＶ」程度高く設定する。
【００１１】
このような場合には、直通電流経路Ｐが形成されないが、デッドゾーン（ｄｅａｄ−ｚｏｎｅ）が形成され得る。デッドゾーンは図２に示すように、内部電圧発生器１００の内部電圧ＶＩＮＴが第１の基準電圧ＶＲＥＦ＿ＵＰと第２の基準電圧ＶＲＥＦ＿ＤＮとの間にランダムに分布するゾーンのことをいう。特に、負荷電流（ｌｏａｄ  ｃｕｒｒｅｎｔ:ＩＳＯＵＲＣＥまたはＩＳＩＮＫ）が「０」である場合には、内部電圧発生器１００の内部電圧ＶＩＮＴは、確率的にこの電圧の間（デッドゾーン）に分布する。
【００１２】
このようなデッドゾーンが形成されると、内部電圧ＶＩＮＴが目標とする電圧レベルのターゲットにならないため、内部電圧ＶＩＮＴを用いる回路の速度およびジッタ（ｊｉｔｔｅｒ）特性を悪化させて、つまり、半導体装置の歩留まり（ｙｉｅｌｄ）を低下させてしまうという問題がある。
【発明の概要】
【発明が解決しようとする課題】
【００１３】
本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、直通電流経路が形成されるのを防止しつつ、デッドゾーンが形成されることを防止することができる内部電圧発生器を提供することにある。
【課題を解決するための手段】
【００１４】
そこで、上記の目的を達成するための本発明の一側面による内部電圧発生器は、基準電圧を用いて内部電圧のレベルを検出する検出部と、該検出部の出力信号に応じて、前記内部電圧を出力する内部電圧端を放電駆動する第１の駆動部と、該第１の駆動部に流れる放電電流を感知する電流感知部と、該電流感知部の出力信号に応じて、前記内部電圧端を充電駆動する第２の駆動部とを備える。
【００１５】
また、本発明の別の側面による内部電圧発生器は、内部電圧の目標レベルに対応する基準電圧とフィードバックされた前記内部電圧とを比較する比較部と、該比較部の出力信号をゲート入力とし、接地電圧端と内部電圧端との間にソース・ドレインが接続されて、前記内部電圧端に対する放電駆動を行う第１のＮＭＯＳトランジスタと、前記比較部の出力信号をゲート入力とし、前記接地電圧端と感知ノードとの間にソース・ドレインが接続された第２のＮＭＯＳトランジスタと、前記感知ノードに第１の電流をソーシングする第１の電流源と、前記感知ノードをゲート入力とし、前記内部電圧端と電源電圧端との間にソース・ドレインが接続されて、前記内部電圧端に対する充電駆動を行う第３のＮＭＯＳトランジスタとを備える。
【００１６】
また、本発明の更なる別の側面による内部電圧発生器は、内部電圧の目標レベルに対応する基準電圧とフィードバックされた前記内部電圧とを比較する比較部と、該比較部の出力信号をゲート入力とし、接地電圧端と内部電圧端との間にソース・ドレインが接続されて、前記内部電圧端に対する放電駆動を行う第１のＮＭＯＳトランジスタと、前記比較部の出力信号をゲート入力とし、前記接地電圧端と第１の感知ノードとの間にソース・ドレインが接続された第２のＮＭＯＳトランジスタと、前記第１の感知ノードに第１の電流をソーシングする第１の電流源と、前記第１の感知ノードをゲート入力とし、前記接地電圧端と第２の感知ノードとの間にソース・ドレインが接続された第３のＮＭＯＳトランジスタと、前記第２の感知ノードに第２の電流をソーシングする第２の電流源と、前記第２の感知ノードをゲート入力とし、電源電圧端と前記内部電圧端との間にソース・ドレインが接続されて、前記内部電圧端に対する充電駆動を行うＰＭＯＳトランジスタとを備える。
【発明の効果】
【００１７】
本発明に係る内部電圧発生器は、オフセットエラーによって形成される直通電流経路を防止することができる。これにより、不要な消費電力の浪費を最小化することができるという効果が得られる。
【００１８】
また、内部電圧がデッドゾーンなしで目標電圧レベルのターゲットになることができる。そのため、内部電圧は、負荷電流に関係なく、常に一定に出力を維持することができ、つまり、内部電圧発生器の動作信頼度を向上させることができるという効果が得られる。
【図面の簡単な説明】
【００１９】
【図１】従来の内部電圧発生器の回路図である。
【図２】図１の内部電圧発生器に生じた負荷電流によって充放電動作を説明するためのタイミング図である。
【図３】本発明の第１の実施形態に係る内部電圧発生器の回路図である。
【図４】図３の内部電圧発生器に生じた負荷電流によって充放電動作を説明するためのタイミング図である。
【図５】本発明の第２の実施形態に係る内部電圧発生器の回路図である。
【発明を実施するための形態】
【００２０】
以下、本発明の属する技術分野における通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に本発明を詳細に説明するために、本発明の実施形態を添付図面を参照して説明する。
【００２１】
図３は、本発明の第１の実施形態に係る内部電圧発生器の回路図である。
【００２２】
図３に示すように、内部電圧発生器２００は、内部電圧の目標電圧レベルに対応する基準電圧ＶＲＥＦとフィードバックされた内部電圧ＶＩＮＴとを比較する比較部２１０を備える。比較部２１０は、電流ミラー型（Ｃｕｒｒｅｎｔ  Ｍｉｒｒｏｒ）差動増幅器で構成される。
【００２３】
比較部２１０の比較結果によって駆動されるプルダウン駆動部２２０（以下、プルダウンＮＭＯＳトランジスタとする）がさらに備えられている。プルダウンＮＭＯＳトランジスタ２２０は、比較部２１０から出力される第１の駆動信号Ｖ１Ｇをゲート入力とし、接地電圧ＶＳＳ端と内部電圧ＶＩＮＴ端との間にソース・ドレインが接続された第１のＮＭＯＳトランジスタで構成される。プルダウンＮＭＯＳトランジスタ２２０は、負荷回路から負荷電流（ｌｏａｄ  ｃｕｒｒｅｎｔ：ＩＳＯＵＲＣＥ）が流入した場合、比較部２１０から出力される第１の駆動信号Ｖ１Ｇに応じてターンオン（ｔｕｒｎ  ｏｎ）されつつ、内部電圧端ＶＩＮＴに対する放電駆動を行う。
【００２４】
プルダウンＮＭＯＳトランジスタ２２０に流れる放電電流ＩＰＵＬＬ＿ＤＮを感知し、感知結果に基づいて、次に説明するプルアップ駆動部２４０の駆動を制御する電流感知部２３０がさらに備えられている。
【００２５】
電流感知部２３０は、プルダウンＮＭＯＳトランジスタ２２０に流れる放電電流ＩＰＵＬＬ＿ＤＮをミラーリングするための構成であり、比較部２１０の第１の駆動信号Ｖ１Ｇをゲート入力とし、前記接地電圧ＶＳＳ端と感知ノードＮ１との間にソース・ドレインが接続された第２のＮＭＯＳトランジスタ２３２を備えている。ここで、第２のＮＭＯＳトランジスタ２３２は、プルダウンＮＭＯＳトランジスタ２２０よりも低いしきい電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を有する。これは、比較部２１０から出力される第１の駆動信号Ｖ１Ｇの電圧レベルが次第に低下するにつれて、プルダウンＮＭＯＳトランジスタ２２０が第２のＮＭＯＳトランジスタ２３２より先にターンオフ（ｔｕｒｎ  ｏｆｆ）され、その次に、所定時間が経過した後、第２のＮＭＯＳトランジスタ２３２がターンオフされるようにするためである。これにより、第２のＮＭＯＳトランジスタ２３２がターンオフされると、プルダウンＮＭＯＳトランジスタ２２０はフリーオフ（ｆｕｌｌｙ  ｏｆｆ）状態になる。
【００２６】
また、電流感知部２３０には、感知ノードＮ１に第１の電流をソーシングする第１の電流源２３４が備えられている。第１の電流源２３４からソーシングされる第１の電流は、第２のＮＭＯＳトランジスタ２３２が駆動するか否かによってプルアップ駆動部２４０が駆動するか否かを決定する。
【００２７】
このように構成される電流感知部２３０は、感知の結果、プルダウンＮＭＯＳトランジスタ２２０がフリーオフ状態、すなわち、プルダウンＮＭＯＳトランジスタ２２０に流れる放電電流ＩＰＵＬＬ＿ＤＮが「０」の状態で、プルアップ駆動部２４０を駆動させる第２の駆動信号Ｖ２Ｇを活性化させる。
【００２８】
電流感知部２３０からの活性化された第２の駆動信号Ｖ２Ｇによって駆動されるプルアップ駆動部２４０（以下、プルアップＮＭＯＳトランジスタ２４０とする）が備えられている。プルアップＮＭＯＳトランジスタ２４０は、感知ノードＮ１をゲート入力とし、前記内部電圧ＶＩＮＴ端と電源電圧ＶＤＤ端との間にソース・ドレインが接続されて、内部電圧ＶＩＮＴ端を充電駆動する第３のＮＭＯＳトランジスタで構成される。プルアップＮＭＯＳトランジスタ２４０は、負荷電流ＩＳＩＮＫが流出する場合、電流感知部２３０の第２の駆動信号Ｖ２Ｇに応じてターンオンされつつ、内部電圧端ＶＩＮＴに充電電流ＩＰＵＬＬ＿ＵＰを供給する。
【００２９】
以下、上記のような構成を有する本発明の第１の実施形態に係る内部電圧発生器の動作を図４を参照して詳細に説明する。
【００３０】
尚、説明の便宜のために、プルダウンＮＭＯＳトランジスタ２２０のしきい電圧を「０．５Ｖ」と、第２のＮＭＯＳトランジスタ２３２のしきい電圧を「０．４Ｖ」と、内部電圧ＶＩＮＴの目標電圧レベルを「０．６Ｖ」と仮定する。また、以下の説明において、比較の結果、内部電圧ＶＩＮＴの電圧レベルが目標電圧レベル（０．６Ｖ）を維持するとき、比較部２１０は、「０．４５Ｖ」の第１の駆動信号Ｖ１Ｇを出力維持することを例として説明する。参考までに、例に説明される電圧レベルの値は、実際の実験値と異なる可能性もあることが注意されるべきである。
【００３１】
図４は、図３の内部電圧発生器に生じた負荷電流による充放電動作を説明するためのタイミング図である。
【００３２】
図４に示すように、まず、負荷電流ＩＳＯＵＲＣＥが流入する場合（Ａ期間）を考える。
【００３３】
このような場合、比較部２１０は、フィードバックされた内部電圧ＶＩＮＴと基準電圧ＶＲＥＦとの電圧レベルを比較し、その比較の結果、フィードバックされた内部電圧ＶＩＮＴの電圧レベルが基準電圧ＶＲＥＦの電圧レベルより高くなることを感知する。例えば、負荷電流ＩＳＯＵＲＣＥの流入によって内部電圧ＶＩＮＴの電圧レベルが「０．６Ｖ」から「０．６１Ｖ」に増加する。これにより、比較部２１０は、第１の電圧レベル（例：０．５Ｖ）の第１の駆動信号Ｖ１Ｇを出力する。
【００３４】
比較部２１０から出力された第１の電圧レベルを有する第１の駆動信号Ｖ１Ｇに応じてプルダウンＮＭＯＳトランジスタ２２０がターンオンされる。
【００３５】
すると、プルダウンＮＭＯＳトランジスタ２２０によって負荷電流ＩＳＯＵＲＣＥに対応する放電電流ＩＰＵＬＬ＿ＤＮが接地電圧端ＶＳＳにシンキングされることにより、内部電圧（ＶＩＮＴ：０．６１Ｖ）は、基準電圧（ＶＲＥＦ：０．６０Ｖ）に次第に合わせられる。
【００３６】
一方、電流感知部２３０は、プルダウンＮＭＯＳトランジスタ２２０に流れる放電電流ＩＰＵＬＬ＿ＤＮを感知し、プルアップＮＭＯＳトランジスタ２４０がターンオンされないように制御する。詳しくは、第２のＮＭＯＳトランジスタ２３２は、プルダウンＮＭＯＳトランジスタ２２０とともに比較部２１０から出力される第１の電圧レベル（０．５Ｖ）の第１の駆動信号Ｖ１Ｇをゲートとして受信してターンオンされる。すると、第１の電流源２３４からソーシングされる第１の電流が接地電圧端にシンキングされるため、第１の感知ノードＮ１の電圧レベルが低くなる。したがって、第２の駆動信号Ｖ２Ｇは、論理ローレベル状態で出力される。
【００３７】
その後、プルダウンＮＭＯＳトランジスタ２２０の放電駆動によって内部電圧（ＶＩＮＴ:０．６１Ｖ）が基準電圧（ＶＲＥＦ:０．６Ｖ）に達すると、比較部２１０は、第１の駆動信号Ｖ１Ｇの電圧レベルを「０．４５Ｖ」として出力維持する。これにより、プルダウンＮＭＯＳトランジスタ２２０は、ターンオフされて放電駆動を停止し、第２のＮＭＯＳトランジスタ２３２は、ターンオン状態が維持されて、第１の電流源２３４からソーシングされる第１の電流を接地電圧端にシンキングする。すなわち、比較部２１０は、プルダウンＮＭＯＳトランジスタ２２０のしきい電圧と第２のＮＭＯＳトランジスタ２３２のしきい電圧との間の電圧レベル（例えば、０．４５Ｖ）を有する第１の駆動信号Ｖ１Ｇを出力することにより、プルダウンＮＭＯＳトランジスタ２２０およびプルアップＮＭＯＳトランジスタ２４０の両方の駆動を停止する。
【００３８】
次に、負荷電流ＩＳＩＮＫが流出する場合（Ｂ期間）を考える。
【００３９】
このような場合、比較部２１０は、フィードバックされた内部電圧ＶＩＮＴが基準電圧ＶＲＥＦより低くなることを感知する。例えば、負荷電流ＩＳＩＮＫが流出することにより、内部電圧ＶＩＮＴの電圧レベルが「０．６Ｖ」から「０．５９Ｖ」に減少する。これにより、比較部２１０は、第２のＮＭＯＳトランジスタ２３２のしきい電圧よりも低い電圧レベル（例：０．３８Ｖ）の第１の駆動信号Ｖ１Ｇを出力する。
【００４０】
すると、第２のＮＭＯＳトランジスタ２３２はターンオフされ、第１の電流源２３４からソーシングされる第１の電流によって論理ハイレベルの第２の駆動信号Ｖ２ＧがプルアップＮＭＯＳトランジスタ２４０のゲート端に印加される。
【００４１】
論理ハイレベルの第２の駆動信号Ｖ２Ｇがゲート端に印加されることにより、プルアップＮＭＯＳトランジスタ２４０はターンオンされ、内部電圧ＶＩＮＴ端に充電電流ＩＰＵＬＬ＿ＵＰを供給する。ここで、プルアップＮＭＯＳトランジスタ２４０が充電駆動されるとき、プルダウンＮＭＯＳトランジスタ２２０は、既にフリーオフされた状態であるため、直通電流経路が形成されることはない。
【００４２】
その後、プルアップＮＭＯＳトランジスタ２４０の充電駆動によって内部電圧（ＶＩＮＴ:０．５９Ｖ）が基準電圧（ＶＲＥＦ:０．６Ｖ）に達すると、比較部２１０は、第１の駆動信号Ｖ１Ｇの電圧レベルを「０．４５Ｖ」として出力する。これにより、第２のＮＭＯＳトランジスタ２３２のみがターンオンされて、第１の電流源２３４からソーシングされる第１の電流が接地電圧端にシンキングされる。すると、第２の駆動信号Ｖ２Ｇが論理ローレベルに切り換えられてプルアップＮＭＯＳトランジスタ２４０がターンオフされ、つまり、充電駆動を停止することになる。このような状態になると、前述したように、比較部２１０は、プルダウンＮＭＯＳトランジスタ２２０のしきい電圧と第２のＮＭＯＳトランジスタ２３２のしきい電圧との間の電圧レベル（例えば、０．４５Ｖ）を有する第１の駆動信号Ｖ１Ｇを出力することにより、プルダウンＮＭＯＳトランジスタ２２０およびプルアップＮＭＯＳトランジスタ２４０の両方を駆動停止させる。
【００４３】
図５は、本発明の第２の実施形態に係る内部電圧発生器の回路図である。
【００４４】
本発明の第２の実施形態は、第１の実施形態と対比してプルアップ駆動部がＰＭＯＳトランジスタで構成され得ることを示している。また、本発明の第２の実施形態を説明するにあたって、第１の実施形態と同一の構成に対しては同一の符号を用い、他の構成に対しては相違した符号を用いて説明する。尚、説明の便宜のために、第１の実施形態と同一の構成に対しては、説明を省略する。
【００４５】
図５に示すように、内部電圧発生器４００には、電流感知部２３０から印加される第２の駆動信号Ｖ２Ｇの論理レベルによって第３の駆動信号Ｖ３Ｇを活性化させる駆動制御部４１０が備えられている。駆動制御部４１０は、電流感知部２３０の第１の感知ノードＮ１をゲート入力とし、前記接地電圧ＶＳＳ端と第２の感知ノードＮ２との間にソース・ドレインが接続された第４のＮＭＯＳトランジスタ４１２と、第２の感知ノードＮ２に第２の電流をソーシングする第２の電流源４１４とで構成される。第２の電流源４１４からソーシングされる第２の電流は、第４のＮＭＯＳトランジスタ４１２が駆動するか否かによって、次に説明するプルアップＰＭＯＳトランジスタ４２０を駆動するか否かを決定する。
【００４６】
このように構成される駆動制御部４１０は、プルダウンＮＭＯＳトランジスタ２２０がフリーオフ状態、すなわち、電流感知部２３０の感知の結果、プルダウンＮＭＯＳトランジスタ２２０に流れる放電電流ＩＰＵＬＬ＿ＤＮが「０」の状態でのみ、プルアップＰＭＯＳトランジスタ４２０を駆動させる第３の駆動信号Ｖ３Ｇを活性化する。
【００４７】
駆動制御部４１０で活性化された第３の駆動信号Ｖ３Ｇによって駆動されるプルアップＰＭＯＳトランジスタ４２０が備えられている。プルアップＰＭＯＳトランジスタ４２０は、第２の感知ノードＮ２をゲート入力とし、電源電圧ＶＤＤ端と内部電圧ＶＩＮＴ端との間にソース・ドレインが接続されて、内部電圧ＶＩＮＴ端を充電駆動する。
【００４８】
以下、上記のような構成を有する本発明の第２の実施形態に係る内部電圧発生器の動作を詳しく説明する。
【００４９】
ここでは、説明の便宜のために、本発明の第１の実施形態と同様に、プルダウンＮＭＯＳトランジスタ２２０のしきい電圧を「０．５Ｖ」と、第２のＮＭＯＳトランジスタ２３２のしきい電圧を「０．４Ｖ」と、内部電圧ＶＩＮＴの目標電圧レベルを「０．６Ｖ」と仮定する。また、比較部２１０は、比較の結果、内部電圧ＶＩＮＴの電圧レベルが目標電圧レベル（０．６Ｖ）を維持する場合、「０．４５Ｖ」の第１の駆動信号Ｖ１Ｇを出力維持することを例として説明する。但し、ここの例で説明される電圧レベルの値は、実際の実験値と異なる可能性があることに留意されるべきである。
【００５０】
まず、負荷電流ＩＳＯＵＲＣＥが流入する場合について説明する。
【００５１】
このような場合、比較部２１０は、フィードバックされた内部電圧ＶＩＮＴと基準電圧ＶＲＥＦとの電圧レベルを比較し、その比較の結果、フィードバックされた内部電圧ＶＩＮＴの電圧レベルが基準電圧ＶＲＥＦの電圧レベルより高くなることを感知する。例えば、負荷電流ＩＳＯＵＲＣＥの流入によって内部電圧ＶＩＮＴの電圧レベルが「０．６Ｖ」から「０．６１Ｖ」に増加する。これにより、比較部２１０は、第１の電圧レベル（例：０．５Ｖ）の第１の駆動信号Ｖ１Ｇを出力する。
【００５２】
比較部２１０から出力された第１の電圧レベルを有する第１の駆動信号Ｖ１Ｇに応じてプルダウンＮＭＯＳトランジスタ２２０がターンオンされる。
【００５３】
すると、プルダウンＮＭＯＳトランジスタ２２０によって負荷電流ＩＳＯＵＲＣＥに対応する放電電流ＩＰＵＬＬ＿ＤＮが接地電圧端ＶＳＳにシンキングされることにより、内部電圧（ＶＩＮＴ:０．６１Ｖ）は、基準電圧（ＶＲＥＦ:０．６０Ｖ）に次第に合わせられる。
【００５４】
一方、電流感知部２３０は、プルダウンＮＭＯＳトランジスタ２２０に流れる放電電流ＩＰＵＬＬ＿ＤＮを感知し、論理ローレベルの第２の駆動信号Ｖ２Ｇを出力する。詳しくは、第２のＮＭＯＳトランジスタ２３２は、プルダウンＮＭＯＳトランジスタ２２０とともに比較部２１０から出力される第１の電圧レベル（０．５Ｖ）の第１の駆動信号Ｖ１Ｇをゲートに受信してターンオンされる。すると、第１の電流源２３４からソーシングされる第１の電流が接地電圧端にシンキングされるため、第１の感知ノードＮ１の電圧レベルが低くなる。したがって、第２の駆動信号Ｖ２Ｇは論理ローレベル状態で出力される。
【００５５】
すると、駆動制御部４１０は、電流感知部２３０から出力される論理ローレベルの第２の駆動信号Ｖ２Ｇの印加を受けて、論理ハイレベルの第３の駆動信号Ｖ３ＧをプルアップＰＭＯＳトランジスタ４２０に出力する。すなわち、電流感知部２３０から出力される論理ローレベルの第２の駆動信号Ｖ２Ｇに応じて第４のＮＭＯＳトランジスタ４１２がターンオフされ、第２の電流源４１４からソーシングされる第２の電流によって、論理ハイレベルの第３の駆動信号Ｖ３ＧがプルアップＰＭＯＳトランジスタ４２０のゲートに印加される。
【００５６】
駆動制御部４１０より印加される論理ハイレベルの第３の駆動信号Ｖ３Ｇに応じてプルアップＰＭＯＳトランジスタ４２０はターンオフ状態を維持する。
【００５７】
したがって、プルダウンＮＭＯＳトランジスタ２２０が内部電圧ＶＩＮＴ端を放電駆動する間、プルアップＰＭＯＳトランジスタ４２０は充電駆動を行わないようになる。
【００５８】
その後、プルダウンＮＭＯＳトランジスタ２２０の放電駆動によって内部電圧（ＶＩＮＴ:０．６１Ｖ）が基準電圧（ＶＲＥＦ:０．６Ｖ）に達すると、比較部２１０は、第１の駆動信号Ｖ１Ｇの電圧レベルを「０．４５Ｖ」として出力維持する。これにより、プルダウンＮＭＯＳトランジスタ２２０はターンオフされて放電駆動を停止し、第２のＮＭＯＳトランジスタ２３２はターンオン状態が維持されて、第１の電流源２３４からソーシングされる第１の電流を接地電圧端にシンキングする。言い替えれば、比較部２１０は、プルダウンＮＭＯＳトランジスタ２２０のしきい電圧と第２のＮＭＯＳトランジスタ２３２のしきい電圧との間の電圧レベル（例えば、０．４５Ｖ）を有する第１の駆動信号Ｖ１Ｇを出力することにより、プルダウンＮＭＯＳトランジスタ２２０およびプルアップＮＭＯＳトランジスタ４２０の両方を駆動停止状態になるように制御する。
【００５９】
次に、負荷電流ＩＳＩＮＫが流出する場合を説明する。
【００６０】
このような場合、比較部２１０は、フィードバックされた内部電圧ＶＩＮＴが基準電圧ＶＲＥＦより低くなることを感知する。例えば、負荷電流ＩＳＩＮＫが流出することにより、内部電圧ＶＩＮＴの電圧レベルが「０．６Ｖ」から「０．５９Ｖ」に減少する。これにより、比較部２１０は、第２のＮＭＯＳトランジスタ２３２のしきい電圧よりも低い電圧レベル（例：０．３８Ｖ）の第１の駆動信号Ｖ１Ｇを出力する。
【００６１】
すると、第２のＮＭＯＳトランジスタ２３２はターンオフされ、第１の電流源２３４からソーシングされる第１の電流によって、論理ハイレベルの第２の駆動信号Ｖ２Ｇが第４のＮＭＯＳトランジスタ４１２のゲートに印加される。
【００６２】
論理ハイレベルの第２の駆動信号Ｖ２Ｇが印加されることにより、第４のＮＭＯＳトランジスタ４１２はターンオンされ、第２の電流源４１４からソーシングされる第２の電流は接地電圧端にシンキングされる。これにより、論理ローレベルの第３の駆動信号Ｖ３ＧがプルアップＰＭＯＳトランジスタ４２０のゲートに印加される。
【００６３】
これにより、プルアップＰＭＯＳトランジスタ４２０はターンオンされて内部電圧ＶＩＮＴ端を充電駆動する。ここで、プルアップＰＭＯＳトランジスタ４２０が充電駆動されるとき、プルダウンＮＭＯＳトランジスタ２２０は既にフリーオフされた状態であるため、直通電流経路が形成されることはない。
【００６４】
その後、プルアップＰＭＯＳトランジスタ４２０の充電駆動によって内部電圧（ＶＩＮＴ：０．５９Ｖ）が基準電圧（ＶＲＥＦ：０．６Ｖ）に達すると、比較部２１０は、第１の駆動信号Ｖ１Ｇの電圧レベルを「０．４５Ｖ」として出力する。これにより、第２のＮＭＯＳトランジスタ２３２のみがターンオンされて、第１の電流源２３４からソーシングされる第１の電流が接地電圧端にシンキングされる。すると、第２の駆動信号Ｖ２Ｇが論理ローレベルに切り換えられて第４のＮＭＯＳトランジスタ４１２がターンオフされ、第２の電流源４１４からソーシングされる第２の電流によって、論理ハイレベルの第３の駆動信号Ｖ３ＧがプルアップＰＭＯＳトランジスタ４２０のゲートに印加される。印加された論理ハイレベルの第３の駆動信号Ｖ３Ｇに応じてプルアップＰＭＯＳトランジスタ４２０はターンオフされて充電駆動を停止する。このような状態になると、前述したように、プルダウンＮＭＯＳトランジスタ２２０およびプルアップＰＭＯＳトランジスタ４２０の両方が駆動停止状態となる。
【００６５】
このような本発明によれば、１つの比較部を利用してプルダウン駆動部とプルアップ駆動部を別個に駆動させている。したがって、オフセットエラーによって発生する直通電流経路が形成されることを防止しつつ、デッドゾーンを最小化することができ、内部電圧ＶＩＮＴを一定に維持することができるという利点がある。
【００６６】
本発明の技術的思想は、上記の実施形態によって具体的に説明されたが、上記の実施形態は本発明の説明のためのものであり、本発明を制限するものではないことに注意されるべきである。また、この技術分野の通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な置換、変形、及び変更により様々な実施形態が可能であることが理解できるであろう。
【００６７】
例えば、本発明に図示された内部電圧発生器は、プルダウン駆動部が駆動するか否かによってプルアップ駆動部が駆動するか否かを決定するものとして説明しているが、必ずしもそうしなくても良く、例えば、プルアップ駆動部が駆動するか否かによってプルダウン駆動部が駆動するか否かを決定するように構成することもできる。
【符号の説明】
【００６８】
１００、２００、４００    内部電圧発生器
１１０、１２０    第１及び第２の内部電圧駆動部
１１２、１２２    第１及び第２の比較部
１１４    プルアップ駆動部
１２４    プルダウン駆動部
２１０    比較部
２２０    プルダウンＮＭＯＳトランジスタ
２３０    電流感知部
２３２    第２のＮＭＯＳトランジスタ
２３４    第１の電流源
２４０    プルアップＮＭＯＳトランジスタ
４１０    駆動制御部
４１４    第２の電流源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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