(57)【要約】【課題】オープンページに対応するリフレッシュ制御における消費電流の低減とアクセス効率の向上が可能な半導体装置を提供する。【解決手段】本発明の半導体装置のリフレッシュ制御は、メモリセルアレイにおいて選択されたリフレッシュページ（ワード線）を対象とするリフレッシュ要求を受けたとき、メモリセルアレイを含む単位領域であるブロック内に、活性化状態にあるワード線であるオープンページが存在するか否かを判別し（ステップＳ１０）、オープンページが存在しない場合はリフレッシュページをリフレッシュし（ステップＳ１１）、オープンページが存在する場合はオープンページをクローズし（ステップＳ１２）、メモリセルアレイの各ビット線をプリチャージした後でリフレッシュページをリフレッシュした後（ステップＳ１３）、クローズされたページを再びオープン状態に戻す（ステップＳ１４）。【選択図】図６
2011192343.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線の交点に配置された複数のメモリセルを含むメモリセルアレイと、
前記メモリセルアレイを含む単位領域において活性化状態にある活性化ワード線の有無の情報及びアドレス情報を格納するレジスタと、
前記メモリセルアレイにおいて選択されたリフレッシュワード線を対象とするリフレッシュ要求を受けたとき、前記レジスタに格納される情報に基づいて、前記リフレッシュワード線を対象とするリフレッシュ動作を制御する制御回路と、
を備え、
前記制御回路は、前記活性化ワード線が存在しない場合は前記リフレッシュワード線に接続されるメモリセル群をリフレッシュし、前記活性化ワード線が存在する場合は前記活性化ワード線を一時的に非活性状態とし、前記メモリセルアレイの複数のビット線をプリチャージした後で前記リフレッシュワード線に接続されるメモリセル群をリフレッシュした後、前記活性化ワード線を再び活性化することを特徴とする半導体装置。
【請求項２】
前記単位領域は、１個の前記メモリセルアレイであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記単位領域は、１個の前記メモリセルアレイと、当該メモリセルとセンスアンプ列を共有する１個又は２個の前記メモリセルアレイからなる領域であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記単位領域は、所定方向に並んで配置されるＮ個の前記メモリセルアレイからなる１個のブロックであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
Ｍ個の前記ブロックにより１個のバンクが構成され、前記活性化ワード線が前記１個のバンク内に１本のみ存在することを特徴とする請求項４に記載の半導体装置。
【請求項６】
Ｌ個の前記バンクを備え、前記活性化ワード線はＬ個の前記バンクの各々に独立して存在することを特徴とする請求項５に記載の半導体装置。
【請求項７】
選択された前記バンク内のＭ個の前記ブロックに対して同時に前記リフレッシュ動作が行われることを特徴とする請求項６に記載の半導体装置。
【請求項８】
Ｌ個の前記バンクからそれぞれＫ個ずつ選択されたＬ×Ｋ個の前記ブロックに対して同時に前記リフレッシュ動作が行われることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記制御回路は、前記レジスタに格納される前記アドレス情報と、外部から入力されるアドレスと、リフレッシュアドレスカウンタから出力されるリフレッシュアドレスとを選択的に出力する第１のセレクタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記制御回路は、前記活性化ワード線が存在する場合のリフレッシュ動作を制御する第１の制御回路と、前記活性化ワード線が存在しない場合のリフレッシュ動作を制御する第２の制御回路と、前記メモリセルアレイの通常動作を制御する第３の制御回路と、を選択的に動作させる第２のセレクタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記複数のワード線に含まれる不良ワード線を冗長ワード線により置換する救済回路をさらに備え、
前記制御回路は、前記リフレッシュワード線が救済元の前記不良ワード線である場合、前記リフレッシュワード線を救済先の前記冗長ワード線に置換し、当該冗長ワード線に接続されるメモリセル群をリフレッシュすることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
複数のワード線と複数のビット線の交点に配置された複数のメモリセルを含むメモリセルアレイを備える半導体装置のリフレッシュ制御方法であって、
前記メモリセルアレイにおいて選択されたリフレッシュワード線を対象とするリフレッシュ要求を受けたとき、前記メモリセルアレイを含む単位領域において活性化状態にある活性化ワード線が存在するか否かを判別し、
前記判別の結果、前記活性化ワード線が存在しない場合は、前記リフレッシュワード線に接続されるメモリセル群をリフレッシュし、
前記判別の結果、前記活性化ワード線が存在する場合は、前記活性化ワード線を一時的に非活性状態とし、前記メモリセルアレイの複数のビット線をプリチャージした後で前記リフレッシュワード線に接続されるメモリセル群をリフレッシュした後、前記活性化ワード線を再び活性化する、
ことを特徴とするリフレッシュ制御方法。
【請求項１３】
前記半導体装置は、前記複数のワード線に含まれる不良ワード線を冗長ワード線により置換する救済回路をさらに備え、
前記リフレッシュワード線が救済元の前記不良ワード線である場合、前記リフレッシュワード線を救済先の前記冗長ワード線に置換し、当該冗長ワード線に接続されるメモリセル群をリフレッシュすることを特徴とする請求項１２に記載のリフレッシュ制御方法。
【請求項１４】
請求項１から１３のいずれかに記載の半導体装置と、
複数のプロセッサコアと、バスを介して前記メモリセルアレイに対するアクセスを制御する制御ブロックとを含むマルチコアプロセッサと、
を備えることを特徴とするコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリセルを含むメモリセルアレイに対するリフレッシュを実行する半導体装置に関し、特に、メモリセルアレイ内にオープンされたページが存在する状況でオートリフレッシュを実行する半導体装置と、そのリフレッシュ制御方法に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体記憶装置においては、アクセス効率の向上を図るために、メモリセルアレイ内の所定のワード線を活性化し、ビット線を介してセンス増幅し（いわゆるオープンページ）、その状態を保つような制御が導入されている。一方、例えばＤＲＡＭを用いる場合、メモリセルの情報を保持するために一定周期でリフレッシュを実行する必要がある。従来から、上述のオープンページの制御を導入した半導体記憶装置においてリフレッシュを実行するための種々の制御手法が提案されている（例えば、特許文献１〜３参照）。
【０００３】
例えば、特許文献１には、互いに独立に活性／非活性状態に駆動されるメモリブロックを有し、各メモリブロックが複数のページを有する半導体記憶装置に対する制御方式が開示されている。特許文献１の制御方式によれば、選択状態のページを指定するページアドレスをページメモリ手段に格納し、リフレッシュ指示信号に応答して、指定されたメモリブロックを非活性状態とした後に、そのメモリブロックのリフレッシュを行い、リフレッシュ完了後にメモリブロックの対応ページを選択状態に駆動するように制御することで、リフレッシュによるページヒット率の低下が抑制される。
【０００４】
例えば、特許文献２には、ＤＲＡＭのリフレッシュ動作が発生した場合、リフレッシュ動作の直前のロウアドレスを保持し、そのロウアドレスをリフレッシュ動作終了後にＤＲＡＭに付与して再びロウアドレスを選択することで、リフレッシュ動作により中断した高速なページモードアクセスを復活させる制御方式が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２８８６１４号公報
【特許文献２】特開平１０−３７８３号公報
【特許文献３】特開２００６−２３６１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に開示された制御方式は、全てのブロック(ＤＲＡＭのバンクに相当する）が常にページオープン状態に保たれるメモリ動作に適用されるので、一般のＤＲＡＭに対しては適用できないという問題がある。また、現在のＤＲＡＭは、各々のバンクが複数のブロックから構成されており、その中の１つのブロック内の１ページのみがオープン可能になっている。そのため、ＤＲＡＭの全てのバンクをオープン状態に保って使用する場合、オープンページが存在しないブロックに対するリフレッシュ時には、オープンページをいったんクローズしてからリフレッシュを実行し、その後再びクローズされたページをオープンするために、複数のコマンドによる複雑な制御が必要になり、消費電流が増加するという問題がある。
【０００７】
上記に加えて、現在のＤＲＡＭは複数のブロックや複数のバンクに対して同時にリフレッシュを行う制御が一般的であるが、この場合の制御手法については特許文献１に開示されていない。また、現在のＤＲＡＭは冗長メモリセル（冗長ワード線）を用いた欠陥救済制御が導入されているが、この場合の制御手法についても特許文献１には開示されていない。さらに、特許文献１に開示された技術方式は、メモリコントローラが複数回のコマンドを発行することを前提としているが、１回のコマンド発行でオートリフレッシュ動作を実行する現在のＤＲＡＭの制御との互換性を維持するには、新たなＤＲＡＭ用のコントローラを設計する必要があるというが問題がある。なお、特許文献２に開示された制御方式に関しても同様の問題点があり、これら一連の問題点を解決し得る制御方式は提案されていない。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置は、複数のワード線と複数のビット線の交点に配置された複数のメモリセルを含むメモリセルアレイと、前記メモリセルアレイを含む単位領域において活性化状態にある活性化ワード線の有無の情報及びアドレス情報を格納するレジスタと、前記メモリセルアレイにおいて選択されたリフレッシュワード線を対象とするリフレッシュ要求を受けたとき、前記レジスタに格納される情報に基づいて、前記リフレッシュワード線を対象とするリフレッシュ動作を制御する制御回路とを備え、前記制御回路は、前記活性化ワード線が存在しない場合は前記リフレッシュワード線に接続されるメモリセル群をリフレッシュし、前記活性化ワード線が存在する場合は前記活性化ワード線を一時的に非活性状態とし、前記メモリセルアレイの複数のビット線をプリチャージした後で前記リフレッシュワード線に接続されるメモリセル群をリフレッシュした後、前記活性化ワード線を再び活性化することを特徴とする。
【０００９】
上記課題を解決するために、本発明の半導体装置のリフレッシュ制御方法は、複数のワード線と複数のビット線の交点に配置された複数のメモリセルを含むメモリセルアレイを備える半導体装置のリフレッシュ制御方法であって、前記メモリセルアレイにおいて選択されたリフレッシュワード線を対象とするリフレッシュ要求を受けたとき、前記メモリセルアレイを含む単位領域において活性化状態にある活性化ワード線が存在するか否かを判別し、前記判別の結果、前記活性化ワード線が存在しない場合は、前記リフレッシュワード線に接続されるメモリセル群をリフレッシュし、前記判別の結果、前記活性化ワード線が存在する場合は、前記活性化ワード線を一時的に非活性状態とし、前記メモリセルアレイの複数のビット線をプリチャージした後で前記リフレッシュワード線に接続されるメモリセル群をリフレッシュした後、前記活性化ワード線を再び活性化することを特徴とする。
【００１０】
本発明の半導体装置のリフレッシュ制御方法によれば、メモリセルアレイにおいて選択されたリフレッシュワード線（リフレッシュページ）のリフレッシュ要求を受けたとき、このメモリセルアレイを含む単位領域に、活性化状態ある活性化ワード線（オープンページ）が存在するかどうかを判別し、存在しない場合はリフレッシュページのリフレッシュを行い、存在する場合はオープンページを一時的にクローズしてリフレッシュページのリフレッシュを行った後、クローズされたページを再びオープン状態に戻すように制御が行われる。よって、例えばオートリフレッシュコマンドを発行したとき、オープンページが存在してリフレッシュが直ちに実行できない状況であっても、オートリフレッシュ動作を中断して他のコマンドを投入する処理が不要となり、１回のリフレッシュサイクル内で迅速にリフレッシュページに対するリフレッシュ動作を完了させることができる。
【００１１】
さらに本発明は、上記の半導体装置に加えて、複数のプロセッサコアと、バスを介して前記メモリセルアレイに対するアクセスを制御する制御ブロックとを含むマルチコアプロセッサを備えるコンピュータシステムに対しても適用することができる。
【発明の効果】
【００１２】
本発明によれば、メモリセルアレイのリフレッシュ要求時に、１ページのみオープン可能な所定の単位領域において、既にオープンされたページの有無の状況に応じて、１回のリフレッシュサイクル内で確実にリフレッシュページのリフレッシュを完了することができるので、消費電流の増加を抑制可能となる。この場合、所定の単位領域は、１個又は２個以上のメモリセルアレイや１個のブロック（複数のメモリセルアレイ）であっても、オープンページを確実に判別し、迅速なリフレッシュ動作が可能となる。また、多ブロック構成あるいは多バンク構成の半導体装置において、既にオープンされたページが存在する状況でリフレッシュ動作を行う場合、全ての領域のビット線をプリチャージする必要はなく、かつ、ページをオープンさせるためのコマンドを繰り返し投入する必要もないので、メモリアクセス効率の向上が可能となる。その結果、オープンページポリシーを採用したＤＲＡＭにおけるアクセスの効率が向上し、特にマルチコアＣＰＵ対応の大容量ＤＲＡＭに対し本発明を適用する場合に大きな効果を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施形態のＤＲＡＭの全体構成のブロック図である。
【図２】図１のメモリセルアレイ領域１００の構成を示すブロック図である。
【図３】図２の１個のバンクＢ１に属する１個のブロックＢＫの構成を示すブロック図である。
【図４】第１実施形態のＤＲＡＭにおけるメモリセルアレイ１０の具体的な構成例を示す図である。
【図５】図４のセンスアンプＳＡの回路構成例を示す図である。
【図６】第１実施形態のＤＲＡＭにより実行されるリフレッシュ制御の流れを示すフローチャートである。
【図７】図６のリフレッシュ制御を実行するためのアレイ制御回路３２の具体的な構成例を示す図である。
【図８】リフレッシュ対象のブロックＢＫ内にオープンページが存在する場合の信号波形図である。
【図９】リフレッシュ対象のブロックＢＫ内にオープンページが存在しない場合の信号波形図の一例である。
【図１０】リフレッシュ対象のブロックＢＫ内にオープンページが存在しない場合の信号波形図の他の例である。
【図１１】第２実施形態のＤＲＡＭにより実行されるリフレッシュ制御の流れを示すフローチャートである。
【図１２】第２実施形態のアレイ制御回路３２の具体的な構成例を示している。
【図１３】第３実施形態のＤＲＡＭにおけるアレイレジスタＡＲの第１の設定例を示す図である。
【図１４】第３実施形態のＤＲＡＭにおけるメモリセルアレイ１０の第２の構成例を示す図である。
【図１５】図１４に示す第２の構成例に対応するアレイレジスタＡＲの設定例を示す図である。
【図１６】第３実施形態のＤＲＡＭにおけるメモリセルアレイ１０の第３の構成例を示す図である。
【図１７】図１６に示す第３の構成例に含まれるセンスアンプＳＡの回路構成例を示す図である。
【図１８】図１６に示す第３の構成例に対応するアレイレジスタＡＲの設定例を示す図である。
【図１９】第３実施形態のＤＲＡＭにより実行されるリフレッシュ制御の流れを示すフローチャートである。
【図２０】第３実施形態のアレイ制御回路３２の具体的な構成例を示す図である。
【図２１】第４実施形態のＤＲＡＭにより実行されるリフレッシュ制御の流れを示すフローチャートである。
【図２２】第４実施形態のアレイ制御回路３２の具体的な構成例を示す図である。
【図２３】オートリフレッシュ時の同時リフレッシュの条件を示す第１の配置例である。
【図２４】オートリフレッシュ時の同時リフレッシュの条件を示す第２の配置例である。
【図２５】上記各実施形態のＤＲＡＭを含むコンピュータシステムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明の代表的な実施形態を示す。ただし、本発明は、以下の実施形態の内容に限定されるものではなく、本願の特許請求の範囲に記載された内容に基づいて広く適用可能である。以下では、半導体装置としてのＤＲＡＭ（Dynamic Random Access Memory）に対し本発明を適用する場合の４つの実施形態について順次説明する。
【００１５】
［第１実施形態］
図１は、本発明を適用した第１実施形態のＤＲＡＭの全体構成のブロック図を示している。図１に示すＤＲＡＭはメモリチップＣ（図２）上に構成され、複数のバンク（ＢＡＮＫ）に区分されたメモリセルアレイ領域１００と、各々のバンクに付随するロウ系回路１１及びカラム系回路１２が設けられている。なお、図１の例では、４個のバンク（ＢＡＮＫ）が設けられているが、バンク数は特に制約されない。メモリセルアレイ領域１００には、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣが形成されている。ロウ系回路１１には、複数のワード線ＷＬに対応して設けられる多数のサブワードドライバ（不図示）等の回路群が含まれる。カラム系回路１２には、複数のビット線ＢＬに対応して設けられる後述のセンスアンプ列等の回路群が含まれる。
【００１６】
外部から入力されるアドレスのうちロウアドレスは、ロウアドレスバッファ１３に保持される。リフレッシュアドレスカウンタ１４は、ＤＲＡＭのリフレッシュ時のリフレッシュアドレスを発生する。ロウアドレスバッファ１３に保持されるロウアドレスとリフレッシュアドレスカウンタ１４が発生するリフレッシュアドレスは、ロウ系回路１１に送られる。一方、外部から入力されるアドレスのうちカラムアドレスは、カラムアドレスバッファ１５に保持された後、カラム系回路１２に送られる。カラム系回路１２はバスＢａを介してデータ制御回路１６に接続され、データ制御回路１６は、データ転送用のバスＢｂを介してラッチ回路１７に接続され、ラッチ回路１７はバスＢｃを介してデータ入出力バッファ１８に接続されている。データ入出力バッファ１８は、外部との間でデータ入出力（ＤＱ）を行う。
【００１７】
クロック発生回路１９は、外部から入力されるクロック信号ＣＫ、／ＣＫとクロックイネーブル信号ＣＫＥに基づいて内部クロックを生成し、ＤＲＡＭの各部に供給する。コマンドデコーダ２０は、外部から入力される信号群（／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ）に基づいてＤＲＡＭに対するコマンドを判別し、チップ制御回路２２に送出する。チップ制御回路２２は、コマンドデコーダ２０からのコマンドに応じてＤＲＡＭの各部の動作を制御する。また、モードレジスタ２１は、上記アドレスに基づきＤＲＡＭの動作モードを選択的に設定し、その設定情報をチップ制御回路２２に送出する。
【００１８】
図２は、図１のメモリセルアレイ領域１００の構成を示すブロック図である。図２の例では、全体のメモリチップＣに４個のバンクＢ１、Ｂ２、Ｂ３、Ｂ４が含まれる。この場合、ＤＲＡＭは４バンク構成である。また、バンクＢ１〜Ｂ４の各々は、４個のブロックＢＫにより構成される。さらに、各々のブロックＢＫは、所定方向に並んで配置される４つのメモリセルアレイ１０（アレイ（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）と表記）により構成される。この場合、メモリチップＣの全体には、全部で６４個のメモリセルアレイ１０が含まれることになる。
【００１９】
図３は、図２の１個のブロックＢＫ（本発明の単位領域の一例）の構成を示すブロック図である。図３に示すブロックＢＫには、図２の構成に対応して左から順に４個のメモリセルアレイ１０（Ａ）、１０（Ｂ）、１０（Ｃ）、１０（Ｄ）が配置されている。各々のメモリセルアレイ１０の両側にはセンスアンプ列３０が配置されている。各々のセンスアンプ列３０は、メモリセルアレイ１０のビット線ＢＬの両側に千鳥状に配置された複数のセンスアンプを含む。また、各々のメモリセルアレイ１０の一端には、ロウアドレスに対応するワード線ＷＬを選択するロウデコーダ３１が配置されている。よって、図３の例では、４個のメモリセルアレイ１０に対応して、全部で８個のセンスアンプ列３０及び４個のロウデコーダ３１が配置されている。ロウアドレスに対応する１本のワード線ＷＬが選択状態になると、ワード線ＷＬ上のメモリセルＭＣの保持情報に応じた信号電圧がビット線ＢＬに読み出され、ビット線ＢＬに接続されるセンスアンプによりセンス増幅される。
【００２０】
また、図３のブロックＢＫには、メモリセルアレイ１０、センスアンプ列３０、ロウデコーダ３１のそれぞれの動作を制御するアレイ制御回路３２が配置されている。アレイ制御回路３２には、外部からのロウアドレスと、リフレッシュアドレスカウンタ１４が発生するリフレッシュアドレスが入力されるとともに、コマンドデコーダ２０の判別結果に応じた各種命令が入力される。例えば、通常動作時に発行されるバンクアクティブコマンドに対応するノーマル動作命令Ｃ１や、リフレッシュ要求時に発行されるオートリフレッシュコマンドに対応するオートリフレッシュ命令Ｃ２がある。また、アレイ制御回路３２は、各々のロウデコーダ３１にワード線選択信号Ｓｗを供給し、各々のセンスアンプ列３０に各種制御信号（ＳＡＴ、ＳＡＢ、ＰＣ）を供給する。
【００２１】
アレイ制御回路３２は、ノーマル動作命令（バンクアクティブ命令）Ｃ１が入力されたとき、ロウアドレスで指定される１本のワード線ＷＬをワード線選択信号Ｓｗに応じて選択的に活性化し、対応するセンスアンプによるセンス増幅動作をセンスアンプ制御信号ＳＡＴ、ＳＡＢに応じて制御する。このときの動作状態をページオープン状態と呼ぶ。
【００２２】
一方、アレイ制御回路３２は、オートリフレッシュ命令Ｃ２が入力されたとき、リフレッシュアドレスで指定される１本のワード線ＷＬをワード線選択信号Ｓｗに応じて選択的に活性化し、対応するセンスアンプによるセンス増幅動作をセンスアンプ制御信号ＳＡＴ、ＳＡＢに応じて制御する。これによりそのワード線ＷＬに接続されているメモリセルＭＣがリフレッシュされる。その後、そのワード線ＷＬを非選択状態として、ブロックＢＫをプリチャージ状態にし、オートリフレッシュ動作が完了する。
【００２３】
図４は、メモリセルアレイ１０の具体的な構成例を示している。図４においては、２本のビット線ＢＬが相補対を構成し、その相補ビット線対と各々のワード線ＷＬとの２交点のうちの一方の交点にメモリセルＭＣが配置されている。また、両側のセンスアンプ列３０に含まれる各々のセンスアンプＳＡは、相補ビット線対としての２本のビット線ＢＬに接続されている。図４においては、オープン状態のページである１本の選択ワード線ＷＬｓ（本発明の活性化ワード線）を示している。この選択ワード線ＷＬｓ上には８個のメモリセルＭＣが配置されているので、選択ワード線ＷＬｓが活性化されたとき８個のメモリセルＭＣの保持情報がビット線ＢＬを介して読み出され、８個のセンスアンプＳＡによりセンス増幅される。なお、図４の構成例は部分的なものであり、実際には、より多くのワード線ＷＬ（例えば、５１２本）及び相補ビット線対（例えば、５１２対）を用いてメモリセルアレイ１０が構成される。以下の説明では簡単のため、図４と同様、全体のメモリセルアレイ１０の一部を示すものとする。
【００２４】
図５は、図４のセンスアンプＳＡの回路構成例を示している。図５に示すセンスアンプＳＡには、相補ビット線対を構成する２本のビット線ＢＬＴ、ＢＬＢが接続されている。センスアンプＳＡは、判定ラッチ回路ＳＡ１と、イコライズ回路ＳＡ２と、ＰＭＯＳトランジスタからなるスイッチＳ１と、ＮＭＯＳトランジスタからなるスイッチＳ２とを含んで構成されている。
【００２５】
判定ラッチ回路ＳＡ１は、一方のビット線ＢＬＴを入力とするインバータ回路と他方のビット線ＢＬＢを入力とするインバータ回路のそれぞれの入力と出力を互いにクロスカップルして構成したラッチ回路である。判定ラッチ回路ＳＡ１は、センスアンプ制御信号ＳＡＢに応じて制御されるスイッチＳ１を介して電源電圧ＶＢＬが供給されるとともに、センスアンプ制御信号ＳＡＴに応じて制御されるスイッチＳ２を介してグランド電位が供給される。イコライズ回路ＳＡ２は、プリチャージ制御信号ＰＣに応じてビット線対ＢＬＴ、ＢＬＢをそれぞれ電圧ＶＢＬ／２にプリチャージする２個（一対）のＮＭＯＳトランジスタと、プリチャージ制御信号ＰＣに応じてビット線対ＢＬＴ、ＢＬＢを同電位にする１個のＮＭＯＳトランジスタとから構成される。
【００２６】
図５において、プリチャージ時にはプリチャージ制御信号ＰＣがハイに制御され、ビット線対ＢＬＴ、ＢＬＢは、ビット線振幅である電源電圧ＶＢＬの半分の電位である上記ＶＢＬ／２にプリチャージされる。そして、プリチャージ制御信号ＰＣがローに制御され、ワード線ＷＬが活性化されると、ビット線対ＢＬＴ、ＢＬＢの一方に信号電圧が読み出される。その後、センスアンプ制御信号ＳＡＴがハイに制御され、かつセンスアンプ制御信号ＳＡＢがローに制御され、読み出された信号電圧が判定ラッチ回路ＳＡ１により電源電圧ＶＢＬ及びグランド電位にセンス増幅される。
【００２７】
次に、第１実施形態のＤＲＡＭにおけるリフレッシュ制御について、図６〜図１０を用いて説明する。図６は、第１実施形態のＤＲＡＭにより実行されるリフレッシュ制御の流れを示すフローチャートである。図３のアレイ制御回路３２にオートリフレッシュ命令Ｃ２が入力されると、図６の制御が開始され、ブロックＢＫ内にオープン状態のページ（以下、オープンページと呼ぶ）が存在するか否かが判別される（ステップＳ１０）。ブロックＢＫ内にオープンページが存在しない場合は（ステップＳ１０：ＮＯ）、リフレッシュアドレスで指定されるワード線ＷＬ（本発明のリフレッシュワード線）を選択し、対応するページ（以下、リフレッシュページと呼ぶ）のメモリセルＭＣを対象とするリフレッシュが実行され（ステップＳ１１）、図６のリフレッシュ制御が終了する。
【００２８】
これに対し、ブロックＢＫ内にオープンページが存在する場合は（ステップＳ１０：ＹＥＳ）、オープンページに対応するワード線ＷＬを非活性状態とした後にビット線対ＢＬＴ、ＢＬＢをプリチャージすることにより、そのワード線ＷＬに対応するページをクローズする（ステップＳ１２）。続いて、リフレッシュアドレスで指定されるワード線ＷＬをリフレッシュページとして選択し、対象となるメモリセルＭＣのリフレッシュが実行される（ステップＳ１３）。これにより、必要なオートリフレッシュが完了する。その後、ステップＳ１２でクローズされたページに対応するワード線ＷＬを選択することにより再びページオープン状態とし（ステップＳ１４）、対象となるメモリセルＭＣからビット線対ＢＬＴ、ＢＬＢに読み出された信号電圧がセンスアンプＳＡによりセンス増幅される。これにより、図６のリフレッシュ制御が終了する。
【００２９】
図７は、図６のリフレッシュ制御を実行するためのアレイ制御回路３２の具体的な構成例を示している。図７に示すアレイ制御回路３２は、制御情報レジスタ群４０（本発明のレジスタ）と、セレクタ４１（本発明の第１のセレクタ）と、セレクタ制御回路４２と、動作制御回路群４３と、セレクタ４４（本発明の第２のセレクタ）とを含んで構成されている。制御情報レジスタ群４０は、リフレッシュ対象のブロックＢＫ内に上記オープンページが存在するか否かを示すページオープンフラグＰＯＦを格納するＰＯＦレジスタ４０ａと、リフレッシュ対象のブロックＢＫ内に存在するオープンページに対応するロウアドレス（オープンページアドレス）を格納するオープンページアドレスレジスタ４０ｂとを含んでいる。セレクタ４１は、オープンページアドレスレジスタ４０ｂに格納されるロウアドレスと、ロウアドレスバッファ１３に保持されるロウアドレスと、リフレッシュアドレスカウンタ１４が発生するリフレッシュアドレスとをそれぞれ入力し、それら３つのアドレスの中から選択信号Ｓｓに基づいて選択されるアドレスを、ワード線選択信号Ｓｗとしてメモリセルアレイ１０に出力する。
【００３０】
一方、動作制御回路群４３は、オープンページが存在する場合のリフレッシュ制御（ステップＳ１２〜Ｓ１４）に必要な制御信号を出力するオープンページ対応リフレッシュ制御回路４３ａと、オープンページが存在しない場合のリフレッシュ制御（ステップＳ１１）に必要な制御信号を出力する通常リフレッシュ制御回路４３ｂと、ノーマル動作時の制御信号を出力するノーマル動作制御回路４３ｃとを含んでいる。セレクタ４４は、オープンページ対応リフレッシュ制御回路４３ａ、通常リフレッシュ制御回路４３ｂ、ノーマル動作制御回路４３ｃのそれぞれの制御信号を入力し、選択信号Ｓｓに基づいて選択されるアレイ制御信号Ｓａをメモリセルアレイ１０に出力する。セレクタ制御回路４２は、ＰＯＦレジスタ４０ａに格納されるページオープンフラグＰＯＦと、チップ制御回路２２から供給されるノーマル動作命令Ｃ１及びオートリフレッシュ命令Ｃ２とに基づいて、上述の選択信号Ｓｓを生成してセレクタ４１及びセレクタ４４に出力する。なお、ノーマル動作命令Ｃ１及びオートリフレッシュ命令Ｃ２は、上記セレクタ制御回路４２に加えて、ＰＯＦレジスタ４０ａ及び動作制御回路群４３にも供給される。
【００３１】
ここで、第１実施形態のＤＲＡＭにおいて、図６のリフレッシュ制御を実行する際の信号波形を図８〜図１０に示している。図８〜図１０においては、リフレッシュ対象のブロックＢＫに対して１回のリフレッシュを実行するリフレッシュサイクル内において、主要な信号の信号波形を比較している。なお、各信号のローレベルはグランド電位ＶＳＳであるが、各信号のハイレベルについては高い電位から順に、ワード線ＷＬが昇圧電圧ＶＰＰ、センスアンプ制御信号ＳＡＴ、ＳＡＢ及びプリチャージ制御信号ＰＣが電源電圧ＶＤＤ、ビット線ＢＬが電源電圧ＶＢＬとなっている。
【００３２】
図８は、リフレッシュ対象のブロックＢＫ内にオープンページが存在する場合（ステップＳ１２〜Ｓ１４）の信号波形図である。まず、オープンページをクローズすべく（ステップＳ１２）、オープンページ対応ワード線ＷＬ（ＯＰ）をハイからローに立ち下げて非選択状態とし、センスアンプ制御信号ＳＡＴ、ＳＡＢをそれぞれロー、ハイに制御する。続いて、プリチャージ制御信号ＰＣを一定期間ハイにしてビット線対ＢＬＴ、ＢＬＢを電圧ＶＢＬ／２にプリチャージする。
【００３３】
その後、リフレッシュページのリフレッシュ（ステップＳ１３）を開始すべく、リフレッシュ対象ワード線ＷＬ（Ｒ）をハイに駆動すると、メモリセルＭＣからビット線対ＢＬＴ、ＢＬＢの一方に微小電位が読み出される。そして、センスアンプ制御信号ＳＡＴ、ＳＡＢをそれぞれハイ、ローに制御することで、ビット線対ＢＬＴ、ＢＬＢがセンス増幅されて電圧差が拡大する。その後、リフレッシュ対象ワード線ＷＬ（Ｒ）を再びローに立ち下げ、センスアンプ制御信号ＳＡＴ、ＳＡＢをそれぞれロー、ハイに制御する。続いて、プリチャージ制御信号ＰＣを一定期間ハイにしてビット線対ＢＬＴ、ＢＬＢを再び電圧ＶＢＬ／２にプリチャージし、この時点で一連のリフレッシュ動作が完了する。
【００３４】
さらに、クローズページを再びオープンすべく（ステップＳ１４）、上述のオープンページ対応ワード線ＷＬ（ＯＰ）を再びハイに駆動すると、ビット線対ＢＬＴ、ＢＬＢの一方に再び微小電位が読み出される。そして、センスアンプ制御信号ＳＡＴ、ＳＡＢをそれぞれハイ、ローに制御することで、ビット線対ＢＬＴ、ＢＬＢがセンス増幅されて電圧差が拡大する。これにより、センスアンプＳＡから、オープンページの情報を取り出すことができる。オートリフレッシュのサイクル時間は、通常の動作サイクルと比べて２倍程度の長い期間に設定されているため、以上の動作を１回のリフレッシュサイクルで実行することが可能である。
【００３５】
図９は、リフレッシュ対象のブロックＢＫ内にオープンページが存在しない場合（ステップＳ１１）の信号波形図の一例である。図９の信号波形図は、図８と同様のリフレッシュ対象ワード線ＷＬ（Ｒ）を駆動して行うリフレッシュを、リフレッシュサイクルの前半を用いて行うものである。図９の信号波形は、図８の部分的な信号波形と同様であるので、その説明を省略する。
【００３６】
図１０は、リフレッシュ対象のブロックＢＫ内にオープンページが存在しない場合（ステップＳ１１）の信号波形図の他の例である。図１０の信号波形図は、図８と同様のリフレッシュ対象ワード線ＷＬ（Ｒ）を駆動して行うリフレッシュを、リフレッシュサイクルの後半を用いて行うものである。図１０の信号波形は、図９の信号波形と同様であるので、その説明を省略する。
【００３７】
図８〜１０においては、特定のブロックＢＫに対するリフレッシュに対応する信号波形図を示したが、一般にはＤＲＡＭのオートリフレッシュの場合、複数のブロックＢＫに対して同時にリフレッシュが行われる。この場合、図８〜１０に示すように、各々のリフレッシュサイクル内で、各ブロックＢＫに対するリフレッシュを実行する時間をずらすことが可能である。このようにすれば、各ブロックＢＫにおいてリフレッシュに伴う動作電流が集中するのを避け、動作電流を分散させること、そのピーク値を下げることができる。これにより、メモリセルアレイ１０の電源ノイズを低減でき、リフレッシュ動作を安定化させることができる。
【００３８】
以上説明したように第１実施形態によれば、オープンページポリシーに基づくアクセスが可能なＤＲＡＭにおいて、１個のブロックＢＫ内で同時に１ページのみオープン可能であることを前提として、オートリフレッシュコマンドが発行されたときにオープン状態のページがあったとしても、別のコマンドを発行することなく、１回のリフレッシュサイクル内でリフレッシュページに対するリフレッシュを完了させることができる。従って、リフレッシュ動作に必要な消費電流を低減することができるとともに、ＤＲＡＭに対するアクセス効率を高めることができる。かかる効果は、以下に説明する第２〜第４実施形態のＤＲＡＭにおいても基本的に共通である。
【００３９】
［第２実施形態］
第２実施形態のＤＲＡＭは、第１実施形態のＤＲＡＭに、冗長ワード線を用いて不良ワード線を置換する救済回路を付加したものである。第１実施形態の図１〜図５、図８〜１０の構成及び動作は、第２実施形態においても共通であるため説明を省略する。図１１は、第２実施形態のＤＲＡＭにより実行されるリフレッシュ制御の流れを示すフローチャートである。図１１において、ステップＳ２０は、第１実施形態のステップＳ１０と同様である。
【００４０】
次いで、ステップＳ２０の判別結果に応じて、ブロックＢＫ内にオープンページが存在しない場合は（ステップＳ２０：ＮＯ）、リフレッシュアドレスと救済元アドレスとが一致するか否かが判別される（ステップＳ２１）。この救済元アドレスは、不良ワード線が存在して救済されたロウアドレスを表す。ステップＳ２１の判別の結果、リフレッシュアドレスと救済元アドレスが一致しない場合は（ステップＳ２１：ＮＯ）、図６のステップＳ１１と同様、リフレッシュページのリフレッシュが実行される（ステップＳ２２）。一方、リフレッシュアドレスと救済元アドレスが一致する場合は（ステップＳ２１：ＹＥＳ）、救済先である置換されたワード線ＷＬ(以下、救済先ページと呼ぶ)を選択してリフレッシュが実行され（ステップＳ２３）、図１１のリフレッシュ制御が終了する。
【００４１】
一方、ステップＳ２０の判別結果に応じて、ブロックＢＫ内にオープンページが存在する場合は（ステップＳ２０：ＹＥＳ）、図６のステップＳ１２と同様、オープンページをクローズし（ステップＳ２４）、続いてリフレッシュアドレスと救済元アドレスとが一致するか否かが判別される（ステップＳ２５）。ステップＳ２５の判別の結果に応じて、上述のステップＳ２２、Ｓ２３と同様に、リフレッシュアドレス又は救済先アドレスのリフレッシュが実行される（ステップＳ２６、Ｓ２７）。その後、図６のステップＳ１４と同様、クローズページを再度オープンし（ステップＳ２８）、図１１のリフレッシュ制御が終了する。このリフレッシュ制御の変形例として、ステップＳ２１とステップＳ２５の判定を一緒にしてステップＳ２０より前に、あるいはステップＳ２０と同時に並行して行うことも可能である。
【００４２】
図１２は、第２実施形態のアレイ制御回路３２の具体的な構成例を示している。図１２のアレイ制御回路３２のうち、制御情報レジスタ群４０、セレクタ４１、セレクタ制御回路４２、動作制御回路群４３、セレクタ４４については第１実施形態の図７と共通する。図１２のアレイ制御回路３２には、これらの構成要素に加えて、アドレス比較回路４５及びセレクタ４６を設けた点が図７と相違する。アドレス比較回路４５は、図１１のステップＳ２１、Ｓ２５の判別に用いられ、リフレッシュアドレスと救済元ロウアドレスとを比較して、両者が一致するか否かを表す一致信号Ｓｃを出力する。セレクタ４６は、救済先ロウアドレスとリフレッシュアドレスとを入力し、アドレス比較回路４５から出力される一致信号Ｓｃに基づいていずれか一方のアドレスを選択し、セレクタ４１に出力する。このような構成のアレイ制御回路３２を用いることで、図１１のリフレッシュ制御を実行することができる。
【００４３】
［第３実施形態］
第１及び第２実施形態のＤＲＡＭでは、オープンページの有無に応じたリフレッシュ制御をブロックＢＫ単位で行うのに対し、第３実施形態のＤＲＡＭは、同様のリフレッシュ制御をメモリセルアレイ１０単位で行うように変更したものである。図１３は、第３実施形態のＤＲＡＭにおけるアレイレジスタＡＲ（図２０参照）の第１の設定例を示している。このアレイレジスタＡＲは、アレイ制御回路３２の制御情報レジスタ群４０に設けられ、第３実施形態のリフレッシュ制御を行うための必要な情報が格納されている。具体的には、オープンページに対応するメモリセルＭＣの保持情報を所定のセンスアンプＳＡによりセンス増幅する場合、その所定のセンスアンプＳＡを共有するワード線ＷＬが属する全てのメモリセルアレイ１０を識別するアレイアドレス情報がアレイレジスタＡＲに格納される。
【００４４】
図１３の上側には、４つのメモリセルアレイ１０（Ａ）、１０（Ｂ）、１０（Ｃ）、１０（Ｄ）を示しているが、各々のメモリセルアレイ１０の構成は図４と同様である。この例では、異なるメモリセルアレイ１０にそれぞれ属するワード線ＷＬ（ページ）は、メモリセルアレイ１０が隣接する場合を含めて、特定のセンスアンプ列３０のセンスアンプＳＡを共有しない構成になっている。よって、オープンページが属するメモリセルアレイ１０と、アレイレジスタＡＲに格納されるメモリセルアレイ１０のアレイアドレス情報は、１対１に対応している。例えば、図１３の下側に示すように、オープンページが属するメモリセルアレイ１０として左側から順にＡ、Ｂ、Ｃ、Ｄと表記しているが、これと同様の情報がアレイレジスタＡＲに格納されている。
【００４５】
図１４は、第３実施形態のＤＲＡＭにおけるメモリセルアレイ１０の第２の構成例を示している。図１４において、各々のメモリセルアレイ１０の構成については第１実施形態の図４と同様である。一方、各々のセンスアンプ列３０は、隣接する２つのメモリセルアレイ１０により共有されている。すなわち、センスアンプ列３０の各々のセンスアンプＳＡは、一方のメモリセルアレイ１０の相補ビット線対と他方のメモリセルアレイ１０の相補ビット線対とのそれぞれと選択的に接続可能に構成されている。そのため、センスアンプ列３０の両側には、それぞれスイッチ回路３４が配置されている。スイッチ回路３４に含まれる各一対のＭＯＳトランジスタは、相補ビット線対と各々のセンスアンプＳＡとの間に接続され、制御信号に応じて導通制御される。
【００４６】
図１５は、図１４に示す第２の構成例に対応するアレイレジスタＡＲの設定例を示している。この例では、隣接するメモリセルアレイ１０がその間のセンスアンプ列３０を共有するので、オープンページが属するメモリセルアレイ１０と、アレイレジスタＡＲに格納されるメモリセルアレイ１０のアレイアドレス情報は対応していない。例えば、オープンページが左から２番目のメモリセルアレイ１０（Ｂ）に属している場合、アレイレジスタＡＲにはメモリセルアレイ１０（Ｂ）とこれに隣接するメモリセルアレイ（Ａ）、（Ｃ）とを含めた３個のメモリセルアレイ１０（Ａ、Ｂ、Ｃと表記）を示すアレイアドレス情報が格納されている。
【００４７】
図１６は、第３実施形態のＤＲＡＭにおけるメモリセルアレイ１０の第３の構成例を示している。第３の構成例は、オープンビット線構造のメモリセルアレイ１０を用いたものであり、各々のメモリセルアレイ１０内のワード線ＷＬとビット線ＢＬの全ての交点にメモリセルＭＣが配置されている。また、センスアンプ列３０の各々のセンスアンプＳＡは、その両側のメモリセルアレイ１０の２本のビット線ＢＬに接続され、これら２本のビット線ＢＬが相補ビット線対となる。また、メモリセルアレイ１０の両側のセンスアンプ列３０では、レイアウトピッチの緩和を目的として、各々のセンスアンプＳＡが千鳥状に配置されている。よって、複数のメモリセルアレイ１０の両端に位置する端ブロック１０ａ（図１６では１つの端ブロック１０ａのみ示す）は、他のメモリセルアレイ１０に比べてビット線ＢＬの本数が半分になっている。両端に位置する端ブロック１０ａの対応するワード線ＷＬは同時に選択され、これら２つの端ブロック１０ａを合わせて１つのメモリセルアレイ１０として機能する。
【００４８】
図１７は、図１６に示す第３の構成例に含まれるセンスアンプＳＡの回路構成例を示している。図１７に示すセンスアンプＳＡは、第１実施形態の図５と同様の回路構成を有するが、相補ビット線対を構成する２本のビット線ＢＬＴ、ＢＬＢの延伸方向のみが異なっている。
【００４９】
図１８は、図１６に示す第３の構成例に対応するアレイレジスタＡＲの設定例を示している。この例では、隣接するメモリセルアレイ１０がその間のセンスアンプ列３０を共有するとともに、両端の２つの端ブロック１０ａが１個のメモリセルアレイ１０（Ａ）として機能する。他のメモリセルアレイ１０（Ｂ）、１０（Ｃ）、１０（Ｄ）については図１５と共通である。例えば、オープンページがメモリセルアレイ１０（Ａ）に属している場合、アレイレジスタＡＲにはメモリセルアレイ１０（Ａ）と、２つの端ブロック１０ａに隣接するメモリセルアレイ（Ｂ）、（Ｄ）とを含めた３個のメモリセルアレイ１０（Ｄ、Ａ、Ｂと表記）を示すアレイアドレス情報が格納されている。
【００５０】
図１９は、第３実施形態のＤＲＡＭにより実行されるリフレッシュ制御の流れを示すフローチャートである。図１９のリフレッシュ制御の多くは第１実施形態の図６と共通するが、第３実施形態ではブロックＢＫ単位ではなくメモリセルアレイ１０単位でオープンページが存在するか否かを判別するので、この点に応じた相違がある。すなわち、図１９の制御が開始されると、アレイレジスタＡＲに格納されるアレイアドレス情報が参照され、リフレッシュページがアレイアドレス情報で示されるメモリセルアレイ１０に属するか否かが判別される（ステップＳ３０）。ステップＳ３０以降のステップＳ３１〜Ｓ３４の処理については、図６のステップＳ１１〜Ｓ１４と同様であるため説明を省略する。
【００５１】
図２０は、第３実施形態のアレイ制御回路３２の具体的な構成例を示している。図２０のアレイ制御回路３２のうち、セレクタ４１、セレクタ制御回路４２、動作制御回路群４３、セレクタ４４については第１実施形態の図７と共通する。図２０のアレイ制御回路３２においては、制御情報レジスタ群４０が、図７のＰＯＦレジスタ４０ａに代わって既に述べたアレイレジスタＡＲを含んで構成される点と、比較回路４７を設けた点とで、図７と相違する。比較回路４７は、図１９のステップＳ３０の判別に用いられ、アレイレジスタＡＲに格納されるアレイアドレス情報と、リフレッシュアドレスのうちのアレイアドレスとを比較して、両者が一致するか否かを表す一致信号Ｓｃ１を出力する。両者が一致した場合は、セレクタ制御回路４２において、図７のページオープンフラグＰＯＦの代わりに一致信号Ｓｃ１が用いられる。その他の点は図７と同様であるため説明を省略する。
【００５２】
［第４実施形態］
第４実施形態のＤＲＡＭは、第３実施形態のＤＲＡＭに、冗長ワード線を用いた不良ワード線の置換救済機能を付加したものである。第１実施形態の図１〜図５、図８〜１０、第２実施形態の図１３〜図１８のそれぞれの構成及び動作は、第４実施形態においても共通であるため説明を省略する。図２１は、第４実施形態のＤＲＡＭにより実行されるリフレッシュ制御の流れを示すフローチャートである。図２１の制御が開始されると、リフレッシュアドレスと救済元アドレスとが一致するか否かが判別される（ステップＳ４０）。このステップＳ４０は、第２実施形態のステップＳ２１、ステップＳ２５（図１１）と同様である。ステップＳ４０の判別の結果、リフレッシュアドレスと救済元アドレスが一致しない場合は（ステップＳ４０：ＮＯ）、リフレッシュページがアレイレジスタＡＲのアレイアドレス情報で示されるメモリセルアレイ１０に属するか否かが判別される（ステップＳ４１）。このステップＳ４１とそれ以降のステップＳ４２〜４５の各処理は、第３実施形態のステップＳ３０〜Ｓ３４（図１９）と同様である。その後、図２１のリフレッシュ制御が終了する。
【００５３】
一方、ステップＳ４０の判別の結果、リフレッシュアドレスと救済元アドレスが一致する場合は（ステップＳ４０：ＹＥＳ）、救済先ページがアレイレジスタＡＲのアレイアドレス情報で示されるメモリセルアレイ１０に属するか否かが判別される（ステップＳ４６）。ステップＳ４６の判別結果に応じて行われるステップＳ４７〜５０の各処理は、上述のステップＳ４２〜４５の各処理のうち、リフレッシュページを救済先ページに置き換えた場合と同様である。その後、図２１のリフレッシュ制御が終了する。
【００５４】
図２２は、第４実施形態のアレイ制御回路３２の具体的な構成例を示している。図２２のアレイ制御回路３２のうち、制御情報レジスタ群４０、セレクタ４１、セレクタ制御回路４２、動作制御回路群４３、比較回路４７については第３実施形態の図２０と共通する。図２２のアレイ制御回路３２には、これらの構成要素に加えて、アドレス比較回路４５、セレクタ４６、セレクタ４８を設けた点が図２０と相違する。アドレス比較回路４５は、第２実施形態の図１２のアドレス比較回路４５と同様であるが、一致信号Ｓｃをセレクタ４８にも出力し、救済先アレイアドレスをセレクタ４８に出力する。セレクタ４６は、第２実施形態の図１２のセレクタ４６と同様である。また、セレクタ４８は、上述の救済先アレイアドレスと、リフレッシュアドレスのうちのアレイアドレスから、一致信号Ｓｃに基づいていずれか一方のアドレスを選択して比較回路４７に出力する。このような構成のアレイ制御回路３２を用いることで、図２１のリフレッシュ制御を実行することができる。
【００５５】
［オートリフレッシュ時の同時リフレッシュの条件］
次に上記各実施形態においてオートリフレッシュを行う際に、図２のメモリチップＣの領域内で、同時に複数のワード線ＷＬ（ページ）がリフレッシュされる。このような同時リフレッシュの対象となるページを含むメモリセルアレイ１０は、多様な条件で配置可能である。以下では、４本のワード線ＷＬ（４ページ）を同時リフレッシュの対象とする場合についての２つの配置例を説明する。
【００５６】
図２３は、オートリフレッシュ時の同時リフレッシュの条件を示す第１の配置例である。図２３に示す第１の配置例では、１個のバンク内の４個のブロックＢＫに分散して、同時リフレッシュの対象ページを含む４個のメモリセルアレイ１０が配置されている。各バンク内で同時にオープン可能なページ数は１ページに限られる。よって、リフレッシュ対象のバンク内で、オープンページ対応のリフレッシュ（例えば、図６のステップＳ１２〜Ｓ１４）の対象となるメモリセルアレイ１０は１個に限られる。ここで、オープンページ対応のリフレッシュ動作時には、通常のリフレッシュ時に比べて約２倍の消費電流が流れる。よって、オートリフレッシュ時に、４個のメモリセルアレイ１０のうち１個のみで消費電流が２倍になるとしても、最大でも消費電流の２５％の増加に抑えることができる。ただし、オートリフレッシュ時に活性化されるメモリセルアレイ１０が１バンクに集中することから、その分だけ電源ノイズが増大する。
【００５７】
図２４は、オートリフレッシュ時の同時リフレッシュの条件を示す第２の配置例である。図２４に示す第２の配置例では、４バンクから１個ずつ計４個のブロックＢＫに分散して、同時リフレッシュの対象ページを含む４個のメモリセルアレイ１０が配置されている。この場合、小さい確率ではあるが、同時リフレッシュの対象ページを含む４個のメモリセルアレイ１０が、全て上述のオープンページ対応のリフレッシュの対象となるケースも想定される。このケースにおけるオートリフレッシュ時の消費電流は、通常のリフレッシュ時に比べて最大２倍に増加する。ただし、オートリフレッシュ時に活性化されるメモリセルアレイ１０が１バンクに集中することはないため、電源ノイズの低減が可能である。
【００５８】
なお、同時リフレッシュの対象となるページを含むメモリセルアレイ１０を配置する条件は、図２３及び図２４の各配置例に限定されるものでなく、これらを組み合わせた配置でもよく、さらには４個に限らず、２〜１６個のメモリセルアレイ１０を同時リフレッシュの対象としてもよい。
【００５９】
［コンピュータシステム］
次に、上記各実施形態のＤＲＡＭを含むコンピュータシステムについて、図２５を参照して説明する。図２５は、上記各実施形態のＤＲＡＭ６０を含むコンピュータシステムの構成例を示すブロック図である。図２５に示すコンピュータシステムは、コア（１）〜（４）と表記される４個のプロセッサコア５１と、インターフェース部５２と、外部記憶装置制御ブロック５３と、オンチップメモリ５４とを含むマルチコアプロセッサ５０が１つのチップ上に構成され、それとは別チップ上に本実施形態のＤＲＡＭ６０が構成される。図２５のマルチコアプロセッサ５０においては、外部記憶装置制御ブロック５３によりＤＲＡＭ６０に対するアクセスが制御される。外部記憶装置制御ブロック５３はコマンド信号とアドレス信号をＤＲＡＭ６０に送出し、ＤＲＡＭ６０はデータ信号を外部記憶装置制御ブロック５３との間でやりとりする。このように、図２５の構成例では、ＤＲＡＭ６０が外部記憶装置として機能する。上記各実施形態の構成をＤＲＡＭ６０に適用することにより、多バンク構成により多数のページをオープン状態で使用したとしても、オートリフレッシュに伴うアクセス効率の低下を防止できるので、本発明の大きな効果を得ることができる。
【００６０】
以上、本発明の好ましい４つの実施形態について説明したが、本発明は、上記の各実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得る各種変形、修正を含むことは言うまでもない。例えば、上記各実施形態では、半導体装置としてのＤＲＡＭの構成を説明したが、これに限られることなく、それぞれ記憶機能部を含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に対して適用可能である。また、本発明を適用可能なデバイスとしては、ＳＯＣ(System on Chip)、ＭＣＰ(Multi chip package)、ＰＯＰ(Package on Package)等の各種半導体装置を挙げることができる。
【符号の説明】
【００６１】
１０…メモリセルアレイ
１１…ロウ系回路
１２…カラム系回路
１３…ロウアドレスバッファ
１４…リフレッシュアドレスカウンタ
１５…カラムアドレスバッファ
１６…データ制御回路
１７…ラッチ回路
１８…データ入出力バッファ
１９…クロック発生回路
２０…コマンドデコーダ
２１…モードレジスタ
２２…チップ制御回路
３０…センスアンプ列
３１…ロウデコーダ
３２…アレイ制御回路
４０…制御情報レジスタ群
４１、４４、４６、４８…セレクタ
４２…セレクタ制御回路
４３…動作制御回路群
４５…アドレス比較回路
４７…比較回路
５０…マルチコアプロセッサ
５１…プロセッサコア
５２…インターフェース部
５３…外部記憶装置制御ブロック
５４…オンチップメモリ
６０…ＤＲＡＭ
１００…メモリセルアレイ領域
ＡＲ…アレイレジスタ
Ｂ１〜Ｂ４…バンク
ＢＫ…ブロック
ＢＬ、ＢＬＴ、ＢＬＢ…ビット線
Ｂａ、Ｂｂ、Ｂｃ…バス
Ｃ…メモリチップ
Ｃ１…ノーマル動作命令
Ｃ２…オートリフレッシュ命令
ＭＣ…メモリセル
ＰＣ…プリチャージ制御信号
ＳＡ…センスアンプ
ＳＡ１…判定ラッチ回路
ＳＡ２…イコライズ回路
Ｓ１、Ｓ２…スイッチ
ＳＡＴ、ＳＡＢ…センスアンプ制御信号
Ｓａ…アレイ制御信号
Ｓｗ…ワード線選択信号
Ｓｓ…選択信号
ＷＬ…ワード線
ＷＬｓ…選択ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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