(57)【要約】【課題】低背化が可能であり、非常に小型で、且つ、気密封止が可能な圧電デバイスを提供する。【解決手段】第１の半導体基板と、第１の半導体基板上に形成される下部電極と、第１の半導体基板と下部電極との間に形成される空隙部または音響反射層と、下部電極上に形成される圧電薄膜と、圧電薄膜上に形成される上部電極とを有する薄膜圧電共振器が、梯子型または格子型に接続されてなる薄膜圧電フィルタを含む第１の基板と、第２の半導体基板上に電気要素が形成されている第２の基板とが接合され、接合部分は気密封止されている圧電デバイス。【選択図】  図１
2011211347.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基板と、前記第１の半導体基板上に形成される下部電極と、前記第１の半導体基板と前記下部電極との間に形成される第１の空隙部または音響反射層と、前記下部電極上に形成される圧電薄膜と、前記圧電薄膜上に形成される上部電極と、を有する薄膜圧電共振器が梯子型または格子型に接続されてなる薄膜圧電フィルタを含む第１の基板と、
第２の半導体基板上に電気要素が形成される第２の基板と、
からなる圧電デバイスであって、
前記第１の基板のうち上部電極等が形成された側の面と、前記第２の基板のうち電気要素が形成されていない側の面とが対向し、
対向面どおしの少なくとも一部が接合手段によって接合され、
前記上部電極と前記圧電薄膜と前記下部電極とが厚み方向に見て互いに重なる領域の上部電極上には第２の空隙部または音響反射層が形成され、
前記接合手段と前記対向面が形成する接合領域は気密封止されていることを特徴とする圧電デバイス。
【請求項２】
前記接合領域にある前記第２の基板のうち、前記電気要素が形成されていない側の面の一部は逆凹部形状である請求項１記載の圧電デバイス。
【請求項３】
前記薄膜圧電フィルタと前記電気要素は、前記第２の基板を貫通する電極を介して電気的に接続されている請求項１または２記載の圧電デバイス。
【請求項４】
前記第１の半導体基板および前記第２の半導体基板は、電気抵抗率がいずれも１０００（Ω・ｃｍ）以上である請求項１から３のいずれか１項に記載の圧電デバイス。
【請求項５】
前記電気要素は、インダクタ、キャパシタ又は分布定数線路のうちの少なくとも１つである請求項１から４のいずれか１項に記載の圧電デバイス。
【請求項６】
請求項１から５のいずれか１項に記載の圧電デバイスを用いた集積化分波器。
【請求項７】
請求項１から５のいずれか１項に記載の圧電デバイスを用いた集積化フィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信機器の技術分野に属する圧電デバイスおよびこれを用いた集積化フィルタおよび集積化分波器に関するものである。
【背景技術】
【０００２】
セルラ電話機のＲＦ回路部には常に小型化が求められる。最近では、セルラ電話機に多様な機能を付与することが要望されており、その実現のためにはできるだけ多くのコンポーネントを組み込むことが好ましく、一方でセルラ電話機の大きさには制約があるので、結局、機器における専有面積（実装面積）及び高さの低減の要求が厳しく、従ってＲＦ回路部を構成するコンポーネントについても専有面積が小さく、高さの低いものが求められている。
【０００３】
このような事情から、ＲＦ回路に使用される帯域通過フィルタとして、小型でかつ軽量化が可能である表面弾性波フィルタや薄膜圧電フィルタが利用されるようになっている。特に、２ＧＨｚ以上の高い周波数帯においては、電気特性が優れている薄膜圧電フィルタが多く利用されている。前記のような薄膜圧電フィルタは、基板上に上下の電極で挟まれるように窒化アルミニウム（ＡｌＮ）や酸化亜鉛（ＺｎＯ）等の圧電薄膜を形成し、且つ弾性波エネルギーが半導体基板中に漏洩しないように、圧電薄膜の直下に空洞または音響反射層を設けた薄膜圧電共振器（Thin  Film  Bulk  Acoustic  Resonator：ＦＢＡＲ）からなるＲＦフィルタである。
【０００４】
前記薄膜圧電フィルタは、振動部を有するため振動空間を形成するパッケージが必要であるとともに、外部環境からの汚染等による特性劣化を引き起こさない気密封止が求められる。しかし、従来のパッケージ技術では、デバイスの小型化が困難であり、より小型のパッケージ技術が求められている。
【０００５】
一方で、近年のセルラ電話機は、様々な通信システムに適用できるよう、複数のＲＦ回路を搭載するようになっている。したがって、複数の周波数帯の異なる信号成分を分離する必要があり、その手段として、半導体スイッチ等を使用して、信号を切り替える方式が一般的に行われていた。しかし、近年、通信システムとして多く用いられているＷ−ＣＤＭＡ方式では周波数分割（ＦＤＤ）方式が主流であり、分波器としてデュプレクサが用いられている。また、近年では部品の小型化のため、増幅素子（ローノイズアンプ、パワーアンプ）とフィルタ等を同一パッケージにしたフロントエンドモジュール（ＦＥＭ）が開発されている。この場合、複数の素子を同一パッケージ内に収納するためにより小型化が求められるとともに、高さの制限から従来表面弾性波（ＳＡＷ）フィルタ等で多く用いられていたセラミックスパッケージによる気密封止パッケージを用いることが困難となっている。さらに、これらのＦＥＭでは、各素子間の電気的整合状態を保つために、整合回路が用いられており、これらの回路も含めた小型化が要求されている。
特許文献１には、ＦＢＡＲ素子の封止方法としてＦＢＡＲ素子が形成されている基板の両側に、ＦＢＡＲ素子が形成されている基板と同サイズの蓋を結合層を介して貼り付けられた構造が提案されている。また、特許文献２には、基板の片側に、ＦＢＡＲ素子が形成されている基板と同サイズの蓋を貼り付ける構造が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００４−５０３１６４号公報
【特許文献２】特開２００６−８０７８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１記載の方法では、デバイス厚みを薄くすることが困難であるという問題があった。一方で、基板と同サイズの蓋で封止したＦＢＡＲ素子をその他の電子回路部品と組み合わせたモジュール部品とする場合、ＦＢＡＲ素子を実装している樹脂またはセラミックス等の基板上に多くの電子回路部品を搭載する必要があり、モジュール部品としてのサイズは大きくなっていた。したがって、特許文献２記載の基板と同サイズの蓋で封止したＦＢＡＲ素子は、気密性、低背化という観点では、改良がなされているものの、ＦＢＡＲフィルタとその他の電気素子とを組み合わせたモジュール部品とした場合の小型化の観点からは、未だ改良の余地がある。
【０００８】
前述したように、近年では、セルラ電話機に多様な機能を付加するため、ＲＦ部品には小型化が求められているとともに、複数の部品をひとつにしたモジュール化が急速に進んでいる。モジュール用途の分波器としては、低背化とともに、占有面積を小さくすることも非常に重要な課題となっている。特に、モジュール用途については、フィルタ、アンプなどの電気素子は、電気回路上、該電気素子の前後に配置される電気素子との整合を取るために、電気素子間に整合回路を設ける必要があり、これらの整合回路を形成している電気素子を含めると、デバイスの小型化が困難となるなどの課題があった。したがって、低背化が可能であり、小型化が図れる分波器が求められている。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、低背化が可能であり、非常に小型で、且つ、気密封止が可能な圧電デバイスとこれを用いた集積化フィルタおよび集積化分波器を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明は、第１の半導体基板と、前記第１の半導体基板上に形成される下部電極と、前記第１の半導体基板と前記下部電極との間に形成される第１の空隙部または音響反射層と、前記下部電極上に形成される圧電薄膜と、前記圧電薄膜上に形成される上部電極と、を有する薄膜圧電共振器が梯子型または格子型に接続されてなる薄膜圧電フィルタを含む第１の基板と、第２の半導体基板上に電気要素が形成される第２の基板と、からなる圧電デバイスであって、
前記第１の基板のうち上部電極等が形成された側の面と、前記第２の基板のうち電気要素が形成されていない側の面とが対向し、対向面どおしの少なくとも一部が接合手段によって接合され、前記上部電極と前記圧電薄膜と前記下部電極とが厚み方向に見て互いに重なる領域の上部電極上には第２の空隙部または音響反射層が形成され、前記接合手段と前記対向面が形成する接合領域は気密封止されていることを特徴とする圧電デバイスに関する。これによれば、低背化が可能であり、非常に小型で、且つ、気密封止が可能な圧電デバイスと、後述するこれを用いた集積化フィルタおよび集積化分波器を提供することが可能となる。
【００１１】
上記構成において、前記接合領域にある前記第２の基板のうち前記電気要素が形成されていない側の面の一部は逆凹部形状である。これによれば、より低背化が可能であり、非常に小型で、且つ、気密封止が可能な圧電デバイスとこれを用いた集積化フィルタおよび集積化分波器を提供することが可能となる。
【００１２】
上記構成において、前記薄膜圧電フィルタと前記電気要素は、前記第２の基板を貫通する電極を介して電気的に接続されている。これによれば、より低背化が可能であり、非常に小型で、且つ、気密封止が可能な圧電デバイスとこれを用いた集積化フィルタおよび集積化分波器を提供することが可能となる。
【００１３】
上記構成において、前記第１の半導体基板および前記第２の半導体基板は、電気抵抗率がいずれも１０００［Ω・ｃｍ］以上である。これによれば、低背化が可能であり、非常に小型で、且つ、気密封止が可能であるとともに、損失の少ない圧電デバイスとこれを用いた集積化フィルタおよび集積化分波器を提供することが可能となる。
【００１４】
上記構成において、前記電気要素は、インダクタ、キャパシタ又は分布定数線路のうちの少なくとも１つである。
【００１５】
また、本発明は、上記圧電デバイスを用いた集積化分波器および集積化フィルタに関する。
【発明の効果】
【００１６】
本発明によれば、低背化が可能であり、非常に小型で、且つ、気密封止が可能である圧電デバイスを提供することができ、前記圧電デバイスを用いた集積化フィルタおよび集積化分波器を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の圧電デバイスの一実施形態を示す模式的断面図である。
【図２】本発明の圧電デバイスの一実施形態を示す模式的断面図である。
【図３】本発明の圧電デバイスの一実施形態を示す模式的断面図である。
【図４】本発明の圧電デバイスを用いた集積化分波器（集積化デュプレクサ）の一実施形態を示す構成図である。
【図５】本発明の圧電デバイスを用いた集積化分波器（集積化デュプレクサ）の一実施形態を示す模式的断面図である。
【図６】本発明の圧電デバイスを用いた集積化分波器（集積化デュプレクサ）の一実施形態を示す回路図である。
【図７】本発明の圧電デバイスを用いた集積化分波器（集積化デュプレクサ）の通過特性図である。
【図８】本発明の圧電デバイスを用いた集積化分波器（集積化トリプレクサ）の一実施形態を示す構成図である。
【図９】本発明の圧電デバイスを用いた集積化分波器（集積化トリプレクサ）の一実施形態を示す構成図である。
【図１０】本発明の圧電デバイスを用いた集積化分波器（集積化トリプレクサ）の一実施形態を示す模式的断面図である。
【図１１】本発明の圧電デバイスを用いた集積化分波器（集積化トリプレクサ）の一実施形態を示す回路図である。
【図１２】本発明の圧電デバイスを用いた集積化分波器（集積化トリプレクサ）の通過特性図である。
【図１３】本発明の圧電デバイスを用いた集積化フィルタの一実施形態を示す構成図である。
【図１４】本発明の圧電デバイスを用いた集積化フィルタを構成している平衡―不平衡変換器の一実施形態を示す回路図である。
【図１５】本発明の圧電デバイスを用いた集積化フィルタの一実施形態を示す模式的断面図である。
【図１６】本発明の圧電デバイスを構成している薄膜圧電フィルタの回路構成の一実施形態を示す、（ａ）梯子型フィルタ、（ｂ）格子型フィルタ、の回路図である。
【図１７】本発明の圧電デバイスの一実施形態を示す模式的断面図である。
【図１８】本発明の圧電デバイスの一実施形態を示す模式的断面図である。
【図１９】本発明の圧電デバイスの一実施形態を示す模式的断面図である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。
【００１９】
本発明は、低背化が可能であり、非常に小型で、且つ、気密封止が可能である圧電デバイスと、これを用いた集積化フィルタおよび集積化分波器である。
［圧電デバイス（第１の実施形態）］
図１は、本発明の圧電デバイスの一実施形態の模式的断面図を示している。薄膜圧電フィルタが設けられた第１の基板１０と、インダクタおよびキャパシタの各電気要素から成る電気素子が形成された第２の基板５０とが積層されて圧電デバイス１００を構成している。薄膜圧電フィルタが形成されている第１の基板１０は、第１の半導体基板６上に絶縁層８が形成されており、該絶縁層上に形成された薄膜圧電共振器からなる薄膜圧電フィルタが形成されている。また、インダクタおよびキャパシタの電気要素から成る電気素子が形成されている第２の基板５０は、第２の半導体基板６８上に導体層と絶縁層を積層することにより、インダクタおよびキャパシタが形成されている。第１の基板１０と第２の基板５０は、それぞれの密着層３０と密着厚膜層３１により接合されており、前記第１の基板１０の上方に形成された第２の空隙部４０が気密封止されている。さらに、第１の基板１０と第２の基板５０とは、ボンディングワイヤを介して電気的に接続されている。
【００２０】
（第１の基板）
前記第１の基板１０に形成された薄膜圧電共振器は、絶縁層８に形成された第１の空隙部４の上に、下部電極１２、圧電層としての圧電薄膜２、上部電極１４の順に積層されている。薄膜圧電共振器は、接続導体１６を介して電気的に複数接続されることにより、薄膜圧電フィルタを構成している。薄膜圧電共振器の構成および材料としては、第１の半導体基板６はシリコン基板、ガリウム砒素基板、ガラス基板などからなるもので良いが、安価で且つ大口径化が可能なシリコン基板が適している。さらに、前記第１の半導体基板６の抵抗率が１０００［Ω・ｃｍ］以上の高抵抗率の基板を用いることにより、薄膜圧電共振器の共振特性の劣化を抑制することができるため好ましい。
【００２１】
図１６（ａ）および（ｂ）は本発明の圧電デバイスを構成している薄膜圧電フィルタの一実施形態を示す回路図である。図１６（ａ）および（ｂ）に示すように、梯子型および格子型に共振子を接続することにより、薄膜圧電フィルタを構成することができる。図１６（ａ）に示す梯子型フィルタでは、直列共振子１０２ａ、１０２ｂ、１０２ｃと並列共振子１０３ａ、１０３ｂ、１０３ｃが梯子型に接続された回路構成となっている。並列共振子１０３ａ、１０３ｂ、１０３ｃは、直列共振子１０２ａ、１０２ｂ、１０２ｃに比べ、共振周波数が低く設定される。図１の模式的断面図に示すように、周波数調整層１８を付加することにより、共振周波数を低くすることができる。図１６（ｂ）に示す格子型フィルタにおいても、並列共振子１０３ａ、１０３ｂは、直列共振子１０２ａ、１０２ｂに比べ、共振周波数が低く設定されている。
【００２２】
本発明の圧電デバイスを構成している薄膜圧電共振器は、例えば次のようにして作製することができる。シリコンウェハなどの第１の半導体基板６上に、スパッタリング法、ＣＶＤ法等の成膜技術により絶縁層８を形成する。絶縁層８が酸化シリコン（ＳｉＯ2）の場合は、前述の成膜技術以外に熱酸化によりＳｉＯ２層を形成することもできる。その後、スパッタリング法、蒸着法などの成膜法により、エッチング液にて容易に溶解する犠牲層を形成し、湿式エッチング、ＲＩＥ、リフトオフ法などのパターニング技術を用いてパターニングする。犠牲層としては、ゲルマニウム（Ｇｅ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、マグネシウム（Ｍｇ）などの金属またはそれらの金属酸化物が適当である。その後、スパッタリング法、蒸着法などの成膜方法で下部電極１２、圧電薄膜２、上部電極１４、周波数調整層１８を成膜するとともに、湿式エッチング、ＲＩＥ、リフトオフ法などのパターニング技術を用いて各層をパターニングする。更に、前記パターニング技術を用いて、第１の基板上面から犠牲層まで達する微小貫通孔２０を形成した後、エッチング液にて犠牲層を除去する。さらに、絶縁層８のエッチングが可能なエッチング液を選択し、絶縁層をエッチングすることにより、犠牲層と同一パターンで絶縁層をエッチングすることができる。これにより、犠牲層と絶縁層に第１の空隙部４を形成することができる。空隙部４は、少なくとも上部電極と圧電薄膜と下部電極とが厚み方向に見て互いに重なる領域（振動領域）と、厚み方向に見て重なりあうように形成されている。
【００２３】
（第２の基板）
また、本発明の圧電デバイスを構成している前記第２の基板５０を構成する材料は次のような材料が挙げられる。第２の半導体基板６８はシリコン基板、ガリウム砒素基板、ガラス基板などからなるもので良いが、安価で且つ大口径化が可能なシリコン基板が適している。さらに、前記第２の半導体基板６８の抵抗率が１０００［Ω・ｃｍ］以上の高抵抗率の基板を用いることにより、集積化受動素子、特に、インダクタの高周波における損失を低減できるため好ましい。第１の半導体基板６と第２の半導体基板６８の抵抗率が、いずれも１０００［Ω・ｃｍ］以上の高抵抗率の基板を用いることにより、薄膜圧電共振器の共振特性の劣化を抑制することができ、集積化受動素子、特に、インダクタの高周波における損失を低減できるため好ましい。キャパシタ部を構成する材料としては、通常半導体プロセスで用いられるＳｉＮなどの誘電体薄膜で構成することができる。また、インダクタ部および分布定数線路を構成する材料としては、電気抵抗率の小さなＡｕ、Ｃｕを用いることが好ましく、高周波における損失を抑制するために、薄膜導体の厚みを５μｍ以上とすることで、より高周波における損失を小さくすることができるため好ましい。さらに、配線間および層間の絶縁層としては、通常半導体プロセスで用いられているＢＣＢ（Ｂｅｎｚｏ  Ｃｙｃｒｏ  Ｂｕｔｅｎｅ）やポリイミドなどの絶縁体を用いることができる。
【００２４】
図１に記載している本発明の一実施例であるインダクタおよびキャパシタの各電気要素から成る電気素子は、次のようにして作製することができる。シリコンウェハなどの第２の半導体基板６８上に、スパッタリング法、ＣＶＤ法等の成膜技術により絶縁層５２を形成する。絶縁層５２が酸化シリコン（ＳｉＯ2）の場合は、前述の成膜技術以外に熱酸化によりＳｉＯ２層を形成することもできる。絶縁層５２上に前記成膜技術を用いて電極層５４を成膜するとともに、前記パターニング技術を用いて所定形状に電極層５４をパターニングする。形成された電極５４上にキャパシタを構成する誘電体薄膜５６を、前述の成膜方法にて形成するとともに、前述のパターニング技術を用いて所定形状にパターニングする。さらに、キャパシタ構造を構成する上部電極となる電極層５８を成膜、所定形状にパターニングする。その後、第１の絶縁層６０を形成する。第１の絶縁層上に、インダクタを形成する電極層６４を前記成膜方法にて形成するとともに、所定形状にパターニングする。高周波における損失を小さくするために、５μｍ以上の電極層を形成する場合には、メッキ法などの厚膜形成技術を用いることが望ましい。さらに、絶縁層６０中に導体ビア６６を形成し、電極層５４と接続する。次に、第二の絶縁層６２を形成するとともに、第二の絶縁層中に導体ビア６６を形成し、デバイス表層に入出力部２６を形成する。
【００２５】
（圧電デバイス）
図１に記載している本発明の一実施形態である圧電デバイス１００は、次のようにして作製することができる。また、前記第１の基板の上面（第１の基板のうち第２の空隙部が形成される側の面側）に絶縁層５３および密着層３０を、前記第２の基板の下面（電気要素が形成されていない側）に密着層３０を形成し、各基板に形成された密着層３０を密着厚膜層３１を介して接合する。密着層３０は金（Ａｕ）などの薄膜層が適当であり、密着厚膜層３１としては、金錫合金などの低融点合金からなるリッドもしくはペーストなどを利用して形成し、リフロー処理することにより密着層３０および密着厚膜層３１を接合することが好ましい。接合手段は、前記に限定されない。その後、ワイヤボンディング法を用いて、それぞれの基板に形成された入出力パッド２６をボンディングワイヤ２９を介して電気的に接続する。これにより、第１の基板１０のうち前記第２の空隙部または音響反射層が形成された側の面と、第２の基板５０のうち前記電気要素が形成されていない側の面とが対向した形態で接合される。また、前記上部電極と前記圧電薄膜と前記下部電極とが厚み方向に見て互いに重なる領域（振動領域）の上部電極上には第２の空隙部が形成される。ここで、上部電極上とは、上部電極に接する形で空隙部が形成されている場合の他に、上部電極と空隙部の間に誘電体層のような別の層が形成されている場合（この場合は上部電極と空隙部が接していない）をも含みうる概念である。上部電極上の意味合いについては、以下に示す圧電デバイスの他の実施形態においても同様である。さらに、第１の基板１０に形成した薄膜圧電フィルタの気密封止が行われ、第１の基板１０に設けた薄膜圧電フィルタと第２の基板５０に設けた電気素子とを電気的に接続した電子回路デバイスとすることができる。ここで、接合手段と、第１の基板１０と、第２の基板５０により形成される気密封止された部分を接合領域という。本実施形態においては、接合領域が空洞部を形成しており、第２の空隙部４０は空隙部の一部となる。
【００２６】
本発明の圧電デバイスを構成する第１の基板１０および第２の基板５０の作製方法として、絶縁層形成工程以降に、非酸化性ガス雰囲気化（Ｎ２、Ａｒ、Ｎ２／Ｈ２混合ガス、Ａｒ／Ｈ２混合ガスなど）にて３００℃以上の温度で熱処理するか、１００ｍＷ／ｃｍ２以上の照射強度での紫外線照射、またはその併用を行うことが好ましい。前記処理を行うことにより絶縁層８およぶ５２の固定電荷密度を大幅に低減させることが可能となる。固定電荷密度を１×１０１１ｃｍ−２以下とすることにより、薄膜圧電共振器の共振特性、特に、反共振周波数におけるインピーダンスの低下を抑制することができるとともに、集積化受動素子、特に、インダクタの高周波における損失を低減できるので好ましい。
【００２７】
［圧電デバイス（第２の実施形態）］
図２は、図１とは異なる本発明の圧電デバイスの一実施形態の模式的断面図を示している。薄膜圧電フィルタが設けられた第１の基板１０と、インダクタおよびキャパシタの各電気要素から成る電気素子が形成された第２の基板５０とが積層されて圧電デバイス１００を構成している。図１の実施形態ではボンディングワイヤ２９を介して第１の基板１０と第２の基板５０が電気的に接続されていたが、本実施形態では、第２の基板５０に形成された貫通電極２４を介して電気的に接続されている点が、図１の実施形態と異なる。貫通電極２４を介して接続することにより、ボンディングワイヤ２９を介して接続した場合に比べより低背化が可能となり、さらに、配線長を短くすることにより、損失を低減することが可能なため好ましい。
【００２８】
図２の実施形態においても、前記第１の基板１０に形成された薄膜圧電共振器および前記第２の基板５０に形成された電気素子は、図１の実施形態と同様の方法にて作製することができる。
【００２９】
図２に記載している本発明の一実施形態である圧電デバイスは、次のようにして作製することができる。Ｄｅｅｐ−ＲＩＥ等の深堀エッチング技術にて前記第２の基板５０の所定箇所に貫通孔を形成する。その後、前記成膜技術または、メッキ法により前記貫通孔内部に貫通導体２４を充填する。また、前記第１の基板１０の上面に密着層３０を、前記第２の基板５０の下面に密着層３０を形成するとともに、前記第１の基板１０の接続導体１６上に突起電極２３を前記貫通導体２４と接続が可能な位置に形成する。突起電極２３はハンダバンプや金バンプなどにより形成することができる。その後、それぞれの基板に形成された密着層３０を密着厚膜層３１を介して接合するとともに、前記第２の基板５０に設けた貫通導体２４と前記第１の基板１０に設けた導体パッド２０とを電気的に接続する。密着層３０は金（Ａｕ）などの薄膜層が適当であり、密着厚膜層３１としては、金錫合金などの低融点合金からなるリッドもしくはペーストなどを利用して形成し、リフロー処理することにより密着層３０および密着厚膜層３１を接合することが好ましい。これにより、第１の基板１０に形成した薄膜圧電フィルタの気密封止を行うとともに、第１の基板１０に設けた薄膜圧電フィルタと第２の基板５０に設けた電気素子とを電気的に接続した電子回路デバイスとすることができる。
【００３０】
［圧電デバイス（第３の実施形態）］
図３は、図１、図２とは異なる本発明の圧電デバイスの一実施形態の模式的断面図を示している。薄膜圧電フィルタが設けられた第１の基板１０と、インダクタおよびキャパシタの各電気要素から成る電気素子が形成された第２の基板５０とが積層されて圧電デバイス１００を構成している。図１および図２の実施形態では密着層３０および密着厚膜層３１を介して第１の基板１０と第２の基板５０が接合され、第１の基板１０に形成された薄膜圧電フィルタが気密封止されていた。本実施形態では、前記第１の基板１０と前記第２の基板５０を積層した際に、第２の空隙部４０が形成されるように、前記第２の基板５０を構成している第２の半導体基板６８の裏面側に凹部を形成し、密着層３０を用いて前記第１の基板１０と前記第２の基板５０とを接合することにより気密封止を実現している点が、図１および図２の実施形態と異なる。ここで、凹部が形成されている部分は、接合領域にある第２の基板のうち、電気要素が形成されていない側の面の少なくとも一部である。第２の半導体基板６８の裏面側の一部に電気要素を形成する側に向かって凹部を形成（逆凹部形状）することにより、密着圧膜層３１や突起電極２３などを用いることなく第２の空隙部４０の形成が可能となり、より低背化が可能となり好ましい。
【００３１】
図３の実施形態においても、前記第１の基板１０に形成された薄膜圧電共振器および前記第２の基板５０に形成された電気素子は、図１の実施形態と同様の方法にて作製することができる。
【００３２】
図３に記載している本発明の一実施形態である圧電デバイスは、次のようにして作製することができる。前記第１の基板１０と前記第２の基板５０を積層した際に、第２の空隙部４０が形成されるように、前記第２の基板５０を構成している第２の半導体基板６８の裏面側より、異方性湿式エッチング、Ｄｅｅｐ−ＲＩＥ等の深堀エッチング技術にて所定箇所をエッチングし凹部を形成する。更に、前記深堀エッチング技術にて所定箇所に貫通孔を形成する。その後、前記成膜技術または、メッキ法により前記貫通孔内部に貫通導体２４を充填する。また、前記第１の基板１０側の接続導体に導体パッド２２を、前記貫通導体２４と接続が可能な位置に形成する。その後、密着層３０を用いて前記第１の基板１０と前記第２の基板５０とを接合するとともに、前記第２の基板５０に設けた貫通導体２４と前記第１の基板１０に設けた導体パッド２２とを電気的に接続する。これにより、第１の基板１０に形成した薄膜圧電フィルタの気密封止を行うとともに、第１の基板１０に設けた薄膜圧電フィルタと第２の基板５０に設けた電気素子とを電気的に接続した電子回路デバイスとすることができる。
【００３３】
［圧電デバイス（第４の実施形態）］
図１７は、図１から図３とは異なる本発明の圧電デバイスの一実施形態の模式的断面図を示している。図１７に示す圧電デバイスは、圧電共振器スタックが第１の音響反射層２８上に形成されている点が、図３の実施形態と異なっている。図１７の実施形態においても、非常に小型で薄く、且つ、高性能の圧電デバイスを実現することができる。
【００３４】
図１７の圧電デバイスを構成する材料は、図１から図３に示した圧電デバイスと同様の材料を用いて作製することができる。また、図１７の圧電デバイスを構成している薄膜圧電フィルタは、次のようにして作製することができる。シリコン基板などの第１の半導体基板６上にスパッタリング法、蒸着法、ＣＶＤ法などの成膜技術、または熱酸化法により絶縁層８を形成した後、湿式エッチング等の技術により絶縁層８および第１の半導体基板６にピット部を形成した後、前述の成膜技術により第１の音響反射層２８を形成する。その後、ＣＭＰ法などの平坦化技術により基板表面を平坦化し、ピット内部にのみ第１の音響反射層２８が堆積された基板とする。第１の音響反射層２８としては、低インピーダンス層としてＳｉＯ２やＡｌＮなどの音響インピーダンスの小さな材料が、高インピーダンス層としては、Ｍｏ、Ｗ、Ｔａ２Ｏ５などの音響インピーダンスの大きな材料が好ましく、低インピーダンス層と高インピーダンス層の厚みを、弾性波の４分の１波長に相当するように設定することにより、音響反射層として作用する。スパッタリング法、蒸着法などの成膜方法で下部電極１２、圧電薄膜２、上部電極１４、周波数調整層１８を成膜するとともに、湿式エッチング、ＲＩＥ、リフトオフ法などのパターニング技術を用いて各層をパターニングすることにより、図１７に記載の薄膜圧電フィルタを作製できる。さらに、図１７の圧電デバイスを構成している第２の基板５０は、図１から図３と同様の方法にて作製することができ、第１と第２の基板の接合および電気的接続方法も同様の方法にて作製することができる。
【００３５】
図１７に示した圧電デバイスは、図１から図３に示した圧電デバイスと同様に、図４〜６、図８〜１１に示すような構成で分波器を、また、図１３〜１５に示すような構成でフィルタを構成することができる。つまり、図４〜６、図８〜１１、図１３〜１５に示したフィルタおよび分波器は、図１７に示す圧電デバイスの一実施形態でもある。
【００３６】
［圧電デバイス（第５の実施形態）］
図１８は、図１から図３、図１７とは異なる本発明の圧電デバイスの一実施形態の模式的断面図を示している。図１８に示す圧電デバイスは、圧電共振器スタックの上部に形成されていた第２の空隙部４０の代わりに第２の音響反射層２８が形成されている点が、図１７の実施形態と異なっている。図１８の実施形態においても、非常に小型で薄く、且つ、高性能の圧電デバイスを実現することができる。
【００３７】
図１８の圧電デバイスを構成する材料は、図１から図３、図１７に示した圧電デバイスと同様の材料と作製方法を用いて作製することができる。また、図１８で圧電共振スタックの上方に形成されている第２の音響反射層２８は、図１７で示した作製方法とほぼ同様の作製方法にて形成することができる。第２の半導体基板６８の裏面にピット部を形成した後、前述の成膜技術により第２の音響反射層２８を形成する。その後、ＣＭＰ法などの平坦化技術により基板裏面を平坦化し、ピット内部にのみ第２の音響反射層２８が堆積された基板とする。第１および第２の音響反射層２８に用いる材料は図１７で示した材料と同様のものとすることができる。第５の構成においては、第２の音響反射層２８は接合領域に位置することになる。接合領域は、空洞となっている場合や音響反射を阻害しない物で満たされている場合もある。
【００３８】
図１８に示した圧電デバイスは、図１から図３、図１７に示した圧電デバイスと同様に、図４〜６、図８〜１１に示すような構成で分波器を、また、図１３〜１５に示すような構成でフィルタを構成することができる。つまり、図４〜６、図８〜１１、図１３〜１５に示したフィルタおよび分波器は、図１８に示す圧電デバイスの一実施形態でもある。
【００３９】
［圧電デバイス（第６の実施形態）］
図１９は、図１から図３とは異なる本発明の圧電デバイスの一実施形態の模式的断面図を示している。図１９に示す圧電デバイスは、第２の基板５０に形成された貫通導体２４の形態が図３の実施形態と異なっている。図１９の実施形態においても、非常に小型で薄く、且つ、高性能の圧電デバイスを実現することができる。
【００４０】
図１９の圧電デバイスを構成する材料は、図３に示した圧電デバイスと同様の材料を用いて作製することができる。図１９の圧電デバイスを構成している第２の基板５０の貫通導体２４は、次のようにして作製することができる。前記第１の基板１０と前記第２の基板５０とを密着層３０とを介して接合したのち、前記エッチング技術と湿式エッチング技術にて第２の基板５０の所定箇所に貫通孔を形成し、その後、前記成膜技術または、メッキ法により前記貫通孔内部の表面に貫通接続導体２５を形成する。また、前記第１の基板１０側の接続導体に導体パッド２２と前記貫通接続導体２５が接続されるように形成する。
【００４１】
図１９に示した圧電デバイスは、図１から図３に示した圧電デバイスと同様に、図４〜６、図８〜１１に示すような構成で分波器を、また、図１３〜１５に示すような構成でフィルタを構成することができる。つまり、図４〜６、図８〜１１、図１３〜１５に示したフィルタおよび分波器は、図１９に示す圧電デバイスの一実施形態でもある。
上記において、第１の実施形態から第６の実施形態を基に本発明の圧電デバイスを説明した。本発明の圧電デバイスは、第１から第６の実施形態に限定されるものではない。また、第１から第６の実施形態においては、電気要素をインダクタ、キャパシタ又は分布定数線路のうちの少なくとも１つ以上とすることができる。
【００４２】
［圧電デバイスを用いた集積化分波器（第１の実施形態）］
次に、上記圧電デバイスを用いた集積化分波器について説明する。図４は、本発明の実施例に係わる集積化分波器の構成の１つを示すものである。集積化分波器は、薄膜圧電フィルタからなる受信側フィルタ１１２、送信側フィルタ１１１と、共通端子２１０と受信側フィルタ１１２と送信側フィルタ１１１とに接続された整合回路１０１とからなる集積化デュプレクサである。前記整合回路１０１は、インダクタ、キャパシタの電気要素からなり、第２の基板５０に形成されている。
一方、前記受信側フィルタ１１２、送信側フィルタ１１１は第１の基板１０に形成されている。これらの構成要素は、パッケージ１３０内に封止されている。パッケージには、共通端子２１０、第１端子２１１、および、第２端子２１２を備えている。共通端子はアンテナ端子であり、第１および第２端子は、送信側および受信側の周波数帯の信号を入出力する端子である。また、パッケージ１３０は樹脂やセラミックスの基板上にトランスファーモールド法やポッティング法などの方法により封止樹脂１３２を成形することで形成することができる。
【００４３】
図５は、パッケージ内に搭載された本発明の集積化デュプレクサの一実施形態を示した模式的断面図である。図５では図３で示した圧電デバイスを用いた実施形態を示しているが、図１および図２に示した実施形態の圧電デバイスを用いて集積化デュプレクサを構成することもできる。本発明の集積化デュプレクサは、薄膜圧電共振器から構成される薄膜圧電フィルタ部を形成している第１の基板１０と、インダクタ、キャパシタなどの電気要素からなる整合回路が形成されている第２の基板５０とが積層されている。薄膜圧電フィルタ１１１、１１２および整合回路１０１から構成される圧電デバイスがパッケージ１３０内に搭載されており、圧電デバイスとパッケージ１３０の共通端子２１０、第１端子２１１、第２端子２１２とは導体により接続されている。図５では、圧電デバイスがフリップチップで実装されている。フリップ実装することにより、より低背化、小型化できることから好ましい。前述したように、整合回路を形成している第２の基板５０を用いて、前記薄膜圧電フィルタを気密封止しているため、半導体デバイスの組立工程で従来より用いられている樹脂によるパッケージングが可能となり、安価にパッケージングを行うことができる。更に、第１の基板１０と第２の基板５０とが積層されていることから、よりサイズの小型化が可能である。
薄膜圧電フィルタは、送信側フィルタおよび受信側フィルタを構成し、電気要素はインダクタおよびキャパシタであり、かつ整合回路を形成し、整合回路は、送信側フィルタ、受信側フィルタおよび共通端子と接続することにより、低背化が可能であり、非常に小型で、且つ、気密封止が可能である集積化デュプレクサを提供することが可能となる。
【００４４】
図５に示した圧電デバイスを構成している第１の基板１０に形成された薄膜圧電共振器および第２の基板５０に形成された整合回路は、図１から図３に示した実施形態と同様の材料および作製方法にて作製することができる。
【００４５】
図４および図５に示した実施形態にて、２．１ＧＨｚ帯のデュプレクサを図６に示す回路構成にて作製した。図６の回路図に示されているインダクタおよびキャパシタからなる整合回路部１０１を第２の基板５０に形成している。デュプレクサの通過特性を図７に示す。送信帯域（１９２０MHｚ−１９８０MHｚ）における挿入損失が１．４ｄB、受信帯域（２１１０MHｚ−２１７０MHｚ）における挿入損失が１．９ｄBであり、また、送信帯域における減衰量が５５ｄB、受信帯域における減衰量が４８ｄBと、良好な通過特性と減衰特性を示している。このように、小型、低背化したデュプレクサにおいても良好な電気特性を示すことがわかる。
【００４６】
［圧電デバイスを用いた集積化分波器（第２の実施形態）］
図８は、本発明の実施例に係わる集積化分波器の構成の１つを示すものである。集積化分波器は、インダクタ、キャパシタの電気要素からなるローパスフィルタ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ：ＬＰＦ）１４１、ハイパスフィルタ（Ｈｉｇｈ  Ｐａｓｓ  Ｆｉｌｔｅｒ：ＨＰＦ）１４２からなるダイプレクサと、薄膜圧電フィルタからなるバンドパスフィルタ１４３とからなる集積化トリプレクサである。これらの構成要素は、パッケージ１３０内に封止されている。パッケージには、共通端子２１０、および、第１乃至３端子（２１１、２１２、２１３）を備えている。共通端子２１０はアンテナ端子であり、第１および第３端子は、第１および第３の周波数帯の信号を入出力する端子であり、第２端子は、第２の周波数帯の信号の受信端子になる。前記ローパスフィルタ１４１は、共通端子２１０と第１端子２１１との間に設けられており、前記ハイパスフィルタ１４２は、共通端子２１０と第３端子２１３との間に設けられており、図３に示した圧電デバイス１００の第２の基板５０に形成されている。また、前記薄膜圧電フィルタからなるバンドパスフィルタ１４３は、共通端子２１０と第２端子２１２との間に設けられており、図３に示した第１の基板１０に形成されている。これにより、小型で、厚みが薄く、且つ良好な特性を有する分波器を実現している。
【００４７】
図９は、本発明の実施例に係わる集積化分波器の構成の１つを示すものである。図８の実施形態とは、共通端子２１０と薄膜圧電フィルタからなるバンドパスフィルタ１４３との間に整合回路１０１が設けられている点が図８の実施形態とは異なる。
【００４８】
前記整合回路１０１は、バンドパスフィルタ１４３を通過する信号と、ローパスフィルタ１４１とハイパスフィルタ１４２を通過する信号とが干渉しないようにするものである。具体的には、共通端子側からの反射特性において、バンドパスフィルタ１４３を通過する第１および第３の信号の周波数帯のインピーダンスが無限大となるように、整合回路１０１を構成する。前記整合回路を設けることにより、ローパスフィルタ１４１、ハイパスフィルタ１４２、及び、バンドパスフィルタ１４３を通過する各信号の挿入損失が小さくなり、より高性能の高周波分波器を実現することができる。
【００４９】
図１０は、パッケージ内に搭載された本発明の集積化トリプレクサの一実施形態を示した模式的断面図である。図１０では図３で示した圧電デバイスを用いた実施形態を示しているが、図１および図２に示した実施形態の圧電デバイスを用いて集積化トリプレクサを構成することもできる。本発明の集積化トリプレクサは、薄膜圧電共振器から構成される薄膜圧電フィルタ部と、インダクタやキャパシタなどの受動素子からなるローパスフィルタおよびハイパスフィルタとが積層されている。薄膜圧電フィルタ１４３、ローパスフィルタ１４１およびハイパスフィルタ１４２から構成される圧電デバイスがパッケージ１３０内に搭載されており、圧電デバイスとパッケージ１３０の共通端子、第１乃至第３の端子とは導体により接続されている。図１０では、圧電デバイスがフリップチップで実装されている。フリップ実装することにより、より低背化できることから好ましい。前述したように、整合回路を形成している第２の基板５０を用いて、前記薄膜圧電フィルタを気密封止しているため、半導体デバイスの組立工程で従来より用いられている樹脂によるパッケージングが可能となり、安価にパッケージングを行うことができる。更に、第１の基板１０と第２の基板５０とが積層されていることから、よりサイズの小型化が可能である。
【００５０】
図１０に示した圧電デバイスを構成している第１の基板１０に形成された薄膜圧電共振器および第２の基板５０に形成された整合回路は、図１から図３に示した実施形態と同様の材料および作製方法にて作製することができる。
【００５１】
図９および図１０に示した実施形態にて、８００ＭＨｚ、１９００ＭＨｚ、１．５ＧＨｚ帯のトリプレクサを図９に示す回路構成にて作製した。図１１の回路図に示されているインダクタおよびキャパシタからなるＬＰＦとＨＰＦ部および整合回路部を第２の基板５０に形成している。トリプレクサの通過特性を図１２に示す。８２４MHｚ−８９４MHｚ（ＡＭＰＳ）帯域における挿入損失が１．０ｄＢ、１５７４ＭＨｚ−１５７７ＭＨｚ（ＧＰＳ）における挿入損失が２．２ｄＢ、１８５０ＭＨｚ−１９９０ＭＨｚ（ＰＣＳ）における挿入損失が１．５ｄＢで、第１端子２１１におけるＰＣＳ帯域の減衰量は３１ｄＢ、第３端子２１３におけるＡＭＰＳ帯域の減衰量は１７ｄＢ、第２端子２１２におけるＡＭＰＳ帯域の減衰量は３９ｄＢ、ＰＣＳ帯域の減衰量は３４ｄＢと、良好な通過特性と減衰特性を示している。このように、小型、低背化したトリプレクサにおいても良好な電気特性を示すことがわかる。
【００５２】
［圧電デバイスを用いた集積化フィルタ］
図１３は、本発明の実施例に係わる集積化フィルタの構成の１つを示すものである。集積化フィルタは、第２の基板５０に形成された分布定数線路の電気素子からなる平衡―不平衡変換器（バラン）１９０と、第１の基板１０に形成された薄膜圧電フィルタ１４３からなるバンドパスフィルタとからなる。バラン１９０は、図１４に示す等価回路で構成することができる。不平衡入力端子１８１に接続されている第１の分布定数線路１７１は、第２の分布定数線路１７２に対応する部分１７１ａと、第３の分布定数線路１７３に対応する部分１７１ｂとが直列に接続されている。なお、分布定数線路１７１ｂに接続されている端子１８３は解放端となっている。また、第２の分布定数線路１７２はグランド（ＧＮＤ）と平衡出力端子１８２ａとの間に接続されている。さらに、第３の分布定数線路１７３はＧＮＤと平衡出力端子１８２ｂとの間に接続されている。
また、前記薄膜圧電フィルタからなるバンドパスフィルタは、入出力端子と不平衡入力端子との間に設けられている。前記バラン１９０は前記第２の基板５０に、前記薄膜圧電フィルタ１４３は、前記第１の基板１０に形成されており、前記薄膜圧電フィルタは前記第２の基板５０を用いて気密封止されているため、半導体デバイスの組立工程で従来より用いられている樹脂によるパッケージングが可能となり、安価にパッケージングを行うことができる。更に、第１の基板１０と第２の基板５０とが積層されていることから、よりサイズの小型化が可能である。
【００５３】
前記バラン１９０は、平衡入力型の高周波増幅回路と、不平衡入力型の薄膜圧電フィルタとを接続するための変換器として必要であり、従来は、高周波増幅器とフィルタとの間にバランが接続されて使用されていた。本願では、薄膜圧電フィルタとバランとを一体化し、さらに、縦方向に積層することにより、高周波増幅回路等との接続を考慮して平衡入出力を実現しながらも、小型化を有効に図ることができる。
【００５４】
図１５は、パッケージ内に搭載された本発明の集積化フィルタの一実施形態を示した模式的断面図である。図１５では図３で示した圧電デバイスを用いた実施形態を示しているが、図１および図２に示した実施形態の圧電デバイスを用いて構成することもできる。本発明の圧電デバイスは、薄膜圧電共振器から構成される薄膜圧電フィルタ部と、分布定数線路からなるバラン部とが積層されている。圧電デバイスがパッケージ内に搭載されており、圧電デバイスと基板の端子とは導体により接続されている。図１５では、圧電デバイスがフリップチップで実装されている。フリップチップ実装することにより、より低背化できることから好ましい。前述したように、バランを形成している第２の基板５０を用いて、前記薄膜圧電フィルタを気密封止しているため、半導体デバイスの組立工程で従来より用いられている樹脂によるパッケージングが可能となり、安価にパッケージングを行うことができる。更に、第１の基板１０と第２の基板５０とが積層されていることから、よりサイズの小型化が可能である。電気要素は分布定数線路であり、かつ平衡―不平衡変換器を形成することにより、低背化が可能であり、非常に小型で、且つ、気密封止が可能である集積化フィルタを提供することが可能となる。
【００５５】
図１５に示した圧電デバイスを構成している第１の基板１０に形成された薄膜圧電共振器および第２の基板５０に形成されたバランは、図１から図３に示した実施形態とほぼ同様の材料および作製方法にて作製することができる。図１から図３とは第２の基板５０に、インダクタおよびキャパシタの代わりに分布定数線路を形成している点が異なる。具体的作製方法は、シリコンウェハなどの第２の半導体基板６８上に、スパッタリング法、ＣＶＤ法等の成膜技術により絶縁層を形成する。絶縁層が酸化シリコン（ＳｉＯ2）の場合は、前述の成膜技術以外に熱酸化によりＳｉＯ２層を形成することもできる。絶縁層上に前記成膜技術を用いて電極層を成膜するとともに、前記パターニング技術を用いて電極層をパターニングし分布定数線路を形成する。この際、分布定数線路が所定の特性インピーダンスを有するようにパターニング形状を決定することができる。その後、第１の絶縁層を形成し、第１の絶縁層上に、分布定数線路を形成する電極層を前記成膜方法にて形成するとともに、所定形状にパターニングする。高周波における損失を小さくするために、５μｍ以上の電極層を形成する場合には、メッキ法などの厚膜形成技術を用いることが望ましい。さらに、絶縁層中に導体ビアを形成し、電極層間と接続する。次に、第二の絶縁層を形成するとともに、第二の絶縁層中に導体ビアを形成し、デバイス表層に入出力部を形成する。
【符号の説明】
【００５６】
２    圧電薄膜
４    第１の空隙部
６    第１の半導体基板
８、５２、５３      絶縁層
１０      第１の基板
１２      下部電極
１４      上部電極
１６      接続導体
１８      周波数調整層
２０      犠牲層エッチング用貫通孔
２２      導体パッド
２３      突起電極
２４      貫通導体
２５      貫通接続導体
２６      入出力パッド
２８      第１の音響反射層、第２の音響反射層
２９      ボンディングワイヤ
３０      密着層
３１      密着厚膜層
４０      第２の空隙部
５０      第２の基板
５４      キャパシタ構成用下部電極
５６      誘電体薄膜
５８      キャパシタ構成用上部電極
６０      第１絶縁体層
６２      第２絶縁体層
６４      インダクタ形成電極
６６      導体ビア
６８      第２の半導体基板
１００      圧電デバイス
１０１      整合回路
１０２、１０２ａ〜ｄ      直列薄膜圧電共振子
１０３、１０３ａ〜ｄ      並列薄膜圧電共振子
１１０      整合回路
１１１      送信フィルタ
１１２      受信フィルタ
１３０      パッケージ
１３２      封止樹脂
１４１      ローパスフィルタ
１４２      ハイパスフィルタ
１４３      バンドパスフィルタ
１５０      基板
１６０      バンプ
１７１、１７２、１７３  分布定数線路
１８１      不平衡入力端子
１８２      平衡出力端子
１８３      解放端
１９０      平衡―不平衡変換器
２１０      共通端子
２１１      第１端子
２１２      第２端子
２１３      第３端子
２２０      入出力端子
【図１】
2011211347.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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