(57)【要約】【課題】低消費電力化および高速化の双方が可能な増幅回路，積分回路および光検出装置を提供する。【解決手段】光検出装置１は、フォトダイオードＰＤおよび積分回路１１を備える。積分回路１１は、増幅回路２０、容量素子Ｃ２および第２スイッチＳＷ２を含む。増幅回路２０は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２それぞれのドレイン端子が互いに接続されてなる駆動部を有する。ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は、ゲート端子に入力される第１リセット信号Reset１のレベルに応じて開閉動作する。第１リセット信号Reset１がローレベルであるときには、第１スイッチＳＷ１は、閉状態となって、ＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDを印加し、これによりＰＭＯＳトランジスタＴ１をオフ状態とする。【選択図】図１
2011004326.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端子，第２入力端子および出力端子を有する増幅回路であって、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのドレイン端子が互いに接続されてなり、当該接続点が前記出力端子に接続される駆動部と、
第１基準電位が入力される第１基準電位入力端子と前記ＰＭＯＳトランジスタのゲート端子との間に設けられ、前記ＰＭＯＳトランジスタのゲート端子に前記第１基準電位を印加することで前記ＰＭＯＳトランジスタをオフ状態とする第１スイッチと、
を備えることを特徴とする増幅回路。
【請求項２】
請求項１に記載の増幅回路と、
前記増幅回路の前記第１入力端子と前記出力端子との間に設けられた容量素子と、
前記増幅回路の前記第１入力端子と前記出力端子との間に前記容量素子に対して並列的に設けられた第２スイッチと、
を備えることを特徴とする積分回路。
【請求項３】
第２基準電位が入力される第２基準電位入力端子と前記容量素子の一端との間に設けられ、前記容量素子の一端に前記第２基準電位を印加する第３スイッチを更に備えることを特徴とする請求項２に記載の積分回路。
【請求項４】
請求項２または３に記載の積分回路と、
入射光量に応じた量の電荷を発生し、その発生した電荷を前記積分回路の前記増幅回路の前記第１入力端子に入力させるフォトダイオードと、
を備えることを特徴とする光検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力した電荷を蓄積して蓄積電荷量に応じた電圧値を出力する積分回路、この積分回路とフォトダイオードとを含む光検出装置、および、この積分回路に含まれる増幅回路に関するものである。
【背景技術】
【０００２】
光検出装置として、フォトダイオードと積分回路とを含むものが知られている（例えば特許文献１を参照）。この積分回路は、第１入力端子と第２入力端子と出力端子とを有する増幅回路と、この増幅回路の第１入力端子と出力端子との間に設けられ互いに並列的に接続された容量素子およびスイッチと、を有している。この光検出装置では、積分回路のスイッチが閉じることにより、積分回路の容量素子が放電されて、積分回路から出力される電圧値が初期化される。積分回路のスイッチが開いているときには、フォトダイオードで発生した電荷が積分回路の容量素子に蓄積されて、その蓄積電荷量に応じた電圧値が積分回路から出力される。また、光検出装置は、複数のフォトダイオードが１次元状または２次元状に配列された構成とされることで、１次元状または２次元状の光像を取得することができる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０６−１０５０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
光検出装置は、配列されるフォトダイオードの個数の増大が要求され、また、これに伴い高速化および低消費電力化も要求されている。しかし、光検出装置に含まれる積分回路の消費電力を低減しようとすると、増幅回路の駆動能力が低下するので、積分回路のスイッチが閉じることにより積分回路の出力電圧値が初期化されるのに要する時間が長くなる。すなわち、従来では低消費電力化と高速化との両立は困難であった。
【０００５】
本発明は、上記問題点を解消する為になされたものであり、低消費電力化および高速化の双方が可能な増幅回路，積分回路および光検出装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る増幅回路は、第１入力端子，第２入力端子および出力端子を有する増幅回路であって、 (1) ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタそれぞれのドレイン端子が互いに接続されてなり、当該接続点が出力端子に接続される駆動部と、(2) 第１基準電位が入力される第１基準電位入力端子とＰＭＯＳトランジスタのゲート端子との間に設けられ、ＰＭＯＳトランジスタのゲート端子に第１基準電位を印加することでＰＭＯＳトランジスタをオフ状態とする第１スイッチと、を備えることを特徴とする。なお、増幅回路の第１入力端子および第２入力端子のうち、一方は反転入力端子であり、他方は非反転入力端子である。
【０００７】
本発明に係る積分回路は、(1) 上記の本発明に係る増幅回路と、(2) 増幅回路の第１入力端子と出力端子との間に設けられた容量素子と、(3) 増幅回路の第１入力端子と出力端子との間に容量素子に対して並列的に設けられた第２スイッチと、を備えることを特徴とする。本発明に係る積分回路は、第２基準電位が入力される第２基準電位入力端子と容量素子の一端との間に設けられ、容量素子の一端に第２基準電位を印加する第３スイッチを更に備えるのが好適である。
【０００８】
本発明に係る光検出装置は、(1) 上記の本発明に係る積分回路と、(2) 入射光量に応じた量の電荷を発生し、その発生した電荷を積分回路の増幅回路の第１入力端子に入力させるフォトダイオードと、を備えることを特徴とする。
【０００９】
本発明では、積分回路において第２スイッチが閉じて容量素子が放電され積分回路の出力電圧値が初期化される際に、増幅回路に含まれる第１スイッチも閉じて、増幅回路の駆動部を構成するＰＭＯＳトランジスタに第１基準電位が印加され、そのＰＭＯＳトランジスタがオフ状態とされる。また、第３スイッチも閉じて、増幅回路の第１入力端子に第２基準電位が印加される。これにより、積分回路の容量素子が早く放電される。
【発明の効果】
【００１０】
本発明によれば、低消費電力化および高速化の双方が可能となる。
【図面の簡単な説明】
【００１１】
【図１】第１実施形態に係る光検出装置１の構成を示す図である。
【図２】第１実施形態に係る光検出装置１の動作を説明する図である。
【図３】第２実施形態に係る光検出装置２の構成を示す図である。
【図４】第２実施形態に係る光検出装置２の動作を説明する図である。
【図５】第２実施形態の変形例に係る光検出装置２Ａの構成を示す図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１３】
（第１実施形態）
【００１４】
図１は、第１実施形態に係る光検出装置１の構成を示す図である。この図に示される光検出装置１は、フォトダイオードＰＤおよび積分回路１１を備える。積分回路１１は、増幅回路２０，容量素子Ｃ２および第２スイッチＳＷ２を含む。
【００１５】
増幅回路２０は、反転入力端子Ｐ１，非反転入力端子Ｐ２および出力端子ＰＯを有する。容量素子Ｃ２は、増幅回路２０の反転入力端子Ｐ１と出力端子ＰＯとの間に設けられている。第２スイッチＳＷ２は、増幅回路２０の反転入力端子Ｐ１と出力端子ＰＯとの間に容量素子Ｃ２に対して並列的に設けられていて、第２リセット信号Reset２のレベルに応じて開閉動作する。増幅回路２０の非反転入力端子Ｐ２は接地電位に接続される。なお、増幅回路２０の非反転入力端子Ｐ２は、固定された電位に接続されていれば、接地電位に限らず、例えば０.１Ｖ等でもかまわない。
【００１６】
フォトダイオードＰＤは、カソード端子およびアノード端子を有し、入射光量に応じた量の電荷を発生する。フォトダイオードＰＤのカソード端子は増幅回路２０の反転入力端子Ｐ１に接続される。フォトダイオードＰＤのアノード端子は接地電位に接続される。
【００１７】
増幅回路２０は、ＰＭＯＳトランジスタＴ１およびＮＭＯＳトランジスタＴ２それぞれのドレイン端子が互いに接続されてなる駆動部を有し、当該接続点が出力端子ＰＯに接続されている。ＰＭＯＳトランジスタＴ１のソース端子は電源電位ＶDDに接続される。ＮＭＯＳトランジスタＴ２のソース端子は接地電位に接続される。ＮＭＯＳトランジスタＴ２のゲート端子は所定のＤＣ電圧値ＶＤが入力される。
【００１８】
さらに、増幅回路２０は、ＰＭＯＳトランジスタＴ１０〜Ｔ１５、ＮＭＯＳトランジスタＴ１６〜Ｔ１９および容量素子Ｃ１を有している。
【００１９】
ＰＭＯＳトランジスタＴ１１のソース端子は、電源電位ＶDDに接続される。ＰＭＯＳトランジスタＴ１１のゲート端子は、所定のＤＣ電圧値ＶＡが入力される。ＰＭＯＳトランジスタＴ１１のドレイン端子は、ＰＭＯＳトランジスタＴ１４およびＴ１５それぞれのソース端子に接続されている。
【００２０】
ＰＭＯＳトランジスタＴ１２のソース端子は、電源電位ＶDDに接続される。ＰＭＯＳトランジスタＴ１２のゲート端子は、ＰＭＯＳトランジスタＴ１３のゲート端子および自己のドレイン端子に接続されている。ＰＭＯＳトランジスタＴ１２のドレイン端子は、ＮＭＯＳトランジスタＴ１６のドレイン端子に接続されている。
【００２１】
ＰＭＯＳトランジスタＴ１３のソース端子は、電源電位ＶDDに接続される。ＰＭＯＳトランジスタＴ１３のドレイン端子は、ＰＭＯＳトランジスタＴ１のゲート端子およびＮＭＯＳトランジスタＴ１７のドレイン端子に接続されている。
【００２２】
ＰＭＯＳトランジスタＴ１４およびＰＭＯＳトランジスタＴ１５は、増幅回路２０における差動対入力部を構成している。
【００２３】
ＰＭＯＳトランジスタＴ１４のゲート端子は、増幅回路２０の反転入力端子Ｐ１に接続されている。ＰＭＯＳトランジスタＴ１４のドレイン端子は、ＮＭＯＳトランジスタＴ１６のソース端子およびＮＭＯＳトランジスタＴ１８のドレイン端子に接続されている。
【００２４】
ＰＭＯＳトランジスタＴ１５のゲート端子は、増幅回路２０の非反転入力端子Ｐ２に接続されている。ＰＭＯＳトランジスタＴ１５のドレイン端子は、ＮＭＯＳトランジスタＴ１７のソース端子およびＮＭＯＳトランジスタＴ１９のドレイン端子に接続され、また、容量素子Ｃ１を介して出力端子ＰＯに接続されている。
【００２５】
ＮＭＯＳトランジスタＴ１６のソース端子は、ＮＭＯＳトランジスタＴ１８のドレイン端子に接続されている。ＮＭＯＳトランジスタＴ１７のソース端子は、ＮＭＯＳトランジスタＴ１９のドレイン端子に接続されている。ＮＭＯＳトランジスタＴ１６およびＮＭＯＳトランジスタＴ１７それぞれのゲート端子は、所定のＤＣ電圧値ＶＢが入力される。
【００２６】
ＮＭＯＳトランジスタＴ１８およびＮＭＯＳトランジスタＴ１９それぞれのソース端子は、接地電位に接続される。ＮＭＯＳトランジスタＴ１８およびＮＭＯＳトランジスタＴ１９それぞれのゲート端子は、所定のＤＣ電圧値ＶＣが入力される。
【００２７】
ＰＭＯＳトランジスタＴ１０は、ＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDを印加することでＰＭＯＳトランジスタＴ１をオフ状態とすることができる第１スイッチＳＷ１として作用するものである。ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は、電源電位ＶDDが入力される電源電位入力端子とＰＭＯＳトランジスタＴ１のゲート端子との間に設けられている。
【００２８】
ＰＭＯＳトランジスタＴ１０のソース端子は、電源電位ＶDDが入力される電源電位入力端子に接続される。ＰＭＯＳトランジスタＴ１０のドレイン端子は、ＰＭＯＳトランジスタＴ１のゲート端子に接続されている。また、ＰＭＯＳトランジスタＴ１０のゲート端子には第１リセット信号Reset１が入力される。
【００２９】
ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は、ゲート端子に入力される第１リセット信号Reset１のレベルに応じて開閉動作する。すなわち、第１リセット信号Reset１がハイレベルであるときには、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開状態となる。第１リセット信号Reset１がローレベルであるときには、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は、閉状態となって、ＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDを印加し、これによりＰＭＯＳトランジスタＴ１をオフ状態とする。
【００３０】
第１実施形態に係る光検出装置１は、第１スイッチＳＷ１および第２スイッチＳＷ２それぞれの開閉動作を制御する制御部を備えており、この制御部による制御により以下のように動作をする。図２は、第１実施形態に係る光検出装置１の動作を説明する図である。この図には、上から順に、第１スイッチＳＷ１の開閉状態，第２スイッチＳＷ２の開閉状態および光検出装置１の出力電圧値Ｖoutが示されている。
【００３１】
時刻ｔ１前には、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開いている。また、時刻ｔ１前には、第２スイッチＳＷ２は閉じており、容量素子Ｃ２は放電され、光検出装置１の出力電圧値Ｖoutは初期値とされている。時刻ｔ１に、第２スイッチＳＷ２は閉状態から開状態に転じる。
【００３２】
時刻ｔ１から時刻ｔ２まで期間、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開いており、また、第２スイッチＳＷ２も開いている。この期間、積分回路１１は、フォトダイオードＰＤで発生した電荷を反転入力端子Ｐ１に入力し、その入力した電荷を容量素子Ｃ２に蓄積して、その蓄積電荷量に応じた電圧値Ｖoutを出力する。したがって、時間の経過とともに光検出装置１の出力電圧値Ｖoutは漸増する。
【００３３】
時刻ｔ２に、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開状態から閉状態に転じ、また、第２スイッチＳＷ２も開状態から閉状態に転じる。時刻ｔ２以降、容量素子Ｃ２は放電されていき、光検出装置１の出力電圧値Ｖoutは初期値とされる。その後の時刻ｔ３に、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１は開状態に転じる。
【００３４】
図２中で、時刻ｔ２以降の光検出装置１の出力電圧値Ｖoutは、本実施形態については実線で示され、比較例については破線で示されている。比較例では、ＰＭＯＳトランジスタＴ１０により構成される第１スイッチＳＷ１が設けられていない。
【００３５】
シミュレーションによると、第１スイッチＳＷ１が設けられていない比較例では、時刻ｔ２以降の光検出装置の出力電圧値Ｖoutが初期値に達するまでに要する時間は約３.８μsecであった。これに対して、第１スイッチＳＷ１が設けられている本実施形態では、時刻ｔ２以降の光検出装置１の出力電圧値Ｖoutが初期値に達するまでに要する時間は約２.１μsecであった。
【００３６】
このように、本実施形態では、時刻ｔ２に第２スイッチＳＷ２が閉状態に転じるとともに第１スイッチＳＷ１も閉状態に転じることにより、出力電圧値Ｖoutが初期値に達するまでに要する時間が短縮され、高速化が可能となる。
【００３７】
本実施形態において初期化が高速となるのは以下の理由による。すなわち、時刻ｔ２に第２スイッチＳＷ２が閉状態に転じるとともに第１スイッチＳＷ１も閉状態に転じると、駆動部を構成するＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDが印加され、ＰＭＯＳトランジスタＴ１がオフ状態とされ、ＭＯＳトランジスタＴ１のソース端子とドレイン端子との間に電流が流れなくなる。一方、駆動部を構成するＮＭＯＳトランジスタＴ２に流れる電流は変わらない。
【００３８】
したがって、時刻ｔ２前までに容量素子Ｃ２に蓄積されていた電荷は効率よくＮＭＯＳトランジスタＴ２を経て流れ、容量素子Ｃ２が早く放電される。一般に低消費電力化を図ろうとすると高速化が困難であるが、本実施形態では、第１スイッチＳＷ１を設けたことにより、低消費電力化および高速化の双方が可能となる。
【００３９】
（第２実施形態）
【００４０】
図３は、第２実施形態に係る光検出装置２の構成を示す図である。この図に示される光検出装置２は、フォトダイオードＰＤおよび積分回路１２を備える。積分回路１２は、増幅回路２０、容量素子Ｃ２、第２スイッチＳＷ２および第３スイッチＳＷ３を含む。なお、この図３では、増幅回路２０は１つのシンボルで示されている。
【００４１】
図１に示された第１実施形態に係る光検出装置１の構成と比較すると、この図３に示される第２実施形態に係る光検出装置２は、第３スイッチＳＷ３を更に備える点で相違する。第３スイッチＳＷ３は、基準電位Ｖrefが入力される基準電位入力端子と容量素子Ｃ２の一端（増幅回路２０の反転入力端子Ｐ１側の端子）の間に設けられ、第３リセット信号Reset３のレベルに応じて開閉動作し、容量素子Ｃ２の一端に基準電位Ｖrefを印加することができる。この基準電位Ｖrefは接地電位でもよい。
【００４２】
第２実施形態に係る光検出装置２は、第１スイッチＳＷ１，第２スイッチＳＷ２および第３スイッチＳＷ３それぞれの開閉動作を制御する制御部を備えており、この制御部による制御により以下のように動作をする。図４は、第２実施形態に係る光検出装置２の動作を説明する図である。この図には、上から順に、第１スイッチＳＷ１および第３スイッチＳＷ３の開閉状態，第２スイッチＳＷ２の開閉状態および光検出装置２の出力電圧値Ｖoutが示されている。
【００４３】
時刻ｔ１前には、第１スイッチＳＷ１および第３スイッチＳＷ３は開いている。また、時刻ｔ１前には、第２スイッチＳＷ２は閉じており、容量素子Ｃ２は放電され、光検出装置２の出力電圧値Ｖoutは初期値とされている。時刻ｔ１に、第２スイッチＳＷ２は閉状態から開状態に転じる。
【００４４】
時刻ｔ１から時刻ｔ２まで期間、第１スイッチＳＷ１，第２スイッチＳＷ２および第３スイッチＳＷ３それぞれは開いている。この期間、積分回路１２は、フォトダイオードＰＤで発生した電荷を反転入力端子Ｐ１に入力し、その入力した電荷を容量素子Ｃ２に蓄積して、その蓄積電荷量に応じた電圧値Ｖoutを出力する。したがって、時間の経過とともに光検出装置２の出力電圧値Ｖoutは漸増する。
【００４５】
時刻ｔ２に、第１スイッチＳＷ１，第２スイッチＳＷ２および第３スイッチＳＷ３それぞれは開状態から閉状態に転じる。時刻ｔ２以降、容量素子Ｃ２は放電されていき、光検出装置２の出力電圧値Ｖoutは初期値とされる。その後の時刻ｔ３に、第１スイッチＳＷ１および第３スイッチＳＷ３は開状態に転じる。
【００４６】
図４中で、時刻ｔ２以降の光検出装置２の出力電圧値Ｖoutは、第２実施形態については実線で示され、第１実施形態については一点鎖線で示され、比較例については破線で示されている。比較例では、第１スイッチＳＷ１および第３スイッチＳＷ３の何れも設けられていない。
【００４７】
シミュレーションによると、第１スイッチＳＷ１および第３スイッチＳＷ３の何れも設けられていない比較例では、時刻ｔ２以降の光検出装置の出力電圧値Ｖoutが初期値に達するまでに要する時間は約３.８μsecであった。また、第１スイッチＳＷ１のみが設けられている第１実施形態では、時刻ｔ２以降の光検出装置１の出力電圧値Ｖoutが初期値に達するまでに要する時間は約２.１μsecであった。これに対して、第１スイッチＳＷ１および第３スイッチＳＷ３の双方が設けられている第２実施形態では、時刻ｔ２以降の光検出装置２の出力電圧値Ｖoutが初期値に達するまでに要する時間は約０.１μsecであった。
【００４８】
このように、第２実施形態では、時刻ｔ２に第２スイッチＳＷ２が閉状態に転じるとともに第１スイッチＳＷ１および第３スイッチＳＷ３も閉状態に転じることにより、出力電圧値Ｖoutが初期値に達するまでに要する時間が更に短縮され、更なる高速化が可能となる。
【００４９】
第２実施形態において初期化が更に高速となるのは以下の理由による。すなわち、時刻ｔ２に第２スイッチＳＷ２が閉状態に転じるとともに第１スイッチＳＷ１も閉状態に転じると、駆動部を構成するＰＭＯＳトランジスタＴ１のゲート端子に電源電位ＶDDが印加され、ＰＭＯＳトランジスタＴ１がオフ状態とされ、ＭＯＳトランジスタＴ１のソース端子とドレイン端子との間に電流が流れなくなる。一方、駆動部を構成するＮＭＯＳトランジスタＴ２に流れる電流は変わらない。したがって、時刻ｔ２前までに容量素子Ｃ２に蓄積されていた電荷は、効率よくＮＭＯＳトランジスタＴ２を経て流れる。また、第２実施形態では、時刻ｔ２に第３スイッチＳＷ３も閉状態に転じる。したがって、時刻ｔ２前までに容量素子Ｃ２に蓄積されていた電荷は、第３スイッチＳＷ３を経ても流れる。
【００５０】
このように、第２実施形態では、時刻ｔ２前までに容量素子Ｃ２に蓄積されていた電荷は、効率よくＮＭＯＳトランジスタＴ２を経て流れるだけでなく、第３スイッチＳＷ３を経ても流れるので、容量素子Ｃ２が更に早く放電される。一般に低消費電力化を図ろうとすると高速化が困難であるが、第２実施形態では、第１スイッチＳＷ１および第３スイッチＳＷ３を設けたことにより、低消費電力化および更なる高速化の双方が可能となる。
【００５１】
なお、第２実施形態に係る光検出装置２では、第３スイッチＳＷ３は、基準電位Ｖrefが入力される基準電位入力端子と増幅回路２０の反転入力端子側の容量素子Ｃ２の一端の間に設けられるが、図５に示される光検出装置２Ａのように、第３スイッチＳＷ３は、基準電位Ｖrefが入力される基準電位入力端子と増幅回路２０の出力端子側の容量素子Ｃ２の一端の間に設けられてもよい。この光検出装置２Ａも、光検出装置２と同様に動作し同様の効果を奏することができる。
【符号の説明】
【００５２】
１，２，２Ａ…光検出装置、１１，１２…積分回路、２０…増幅回路、ＳＷ１…第１スイッチ、ＳＷ２…第２スイッチ、ＳＷ３…第３スイッチ、Ｃ１，Ｃ２…容量素子、ＰＤ…フォトダイオード、Ｔ１，Ｔ１０〜Ｔ１５…ＰＭＯＳトランジスタ、Ｔ２，Ｔ１６〜Ｔ１９…ＮＭＯＳトランジスタ。
【図１】
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【図２】
2011004326.tif 000004
【図３】
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【図４】
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【図５】
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