(57)【要約】【課題】ローカルディミング技術を利用する場合などでバックライト領域を分割した状態で、液晶表示などの画面表示の走査に追従して調光を行う場合に、通電タイミングの異なる複数のバックライト水平ライングループを駆動できる発光素子駆動装置を提供する。【解決手段】複数のフレームタイミング信号を各駆動チャンネルに分配して、駆動タイミングの異なるパルス信号生成し、電流駆動回路を駆動させることで、ＬＥＤ駆動する電流源を少なくとも２つのグループに分けることが可能で、かつ、各グループの通電開始を任意のタイミングで駆動させるが可能となる。これにより、通電タイミングの異なる複数のバックライト水平ライングループを駆動できる。【選択図】図１
2011107259.tif 000002
【特許請求の範囲】
【請求項１】
発光素子グループをパルス幅変調駆動により通電するための電流駆動回路を複数備えており、前記複数の電流駆動回路を駆動させるためのパルス信号を作成するパルス信号生成部と、各電流駆動回路に対し複数のフレームタイミング信号を選択して出力する分配部を有する発光素子駆動装置。
【請求項２】
前記の選択肢となる複数のフレームタイミング信号が外部から入力される請求項１に記載の発光素子駆動装置。
【請求項３】
前記の選択肢となる複数のフレームタイミング信号が外部から入力される信号を用いて内部生成される請求項１に記載の発光素子駆動装置。
【請求項４】
フレームタイミング信号の選択は外部からの指令信号で設定される請求項１に記載の発光素子駆動装置。
【請求項５】
フレームタイミング信号の選択は入力端子の接続で固定的に設定される請求項１に記載の発光素子駆動装置。
【請求項６】
電流駆動する負荷の他端に給電する電源部を備えた請求項１に記載の発光素子駆動装置。
【請求項７】
複数ある各電流駆動回路をパルス幅変調駆動する際にデューティパルスの立ち上がりまたは立ち下がりの位相を所定のタイミング選択肢から選択してパルス幅変調駆動する駆動方法。
【請求項８】
入力映像信号のフレーム周期を有するタイミング信号であって、互いに所定期間だけ時間差を有する２系統のフレームタイミング信号のうちいずれか一方を選択し、第１選択信号を生成する第１選択回路と、
前記第１選択信号に基づくパルス位置を有する第１パルス信号を生成する第１パルス信号生成回路と、
前記第１パルス信号に基づいて第１駆動電流を生成し、第１電流経路を介して、１つ以上の発光素子を含む第１発光素子グループへ供給することが可能な第１電流駆動回路と、を有する、発光素子駆動装置。
【請求項９】
さらに、前記フレームタイミング信号を生成するフレームタイミング信号生成部を有する、請求項８に記載の発光素子駆動装置。
【請求項１０】
前記第１選択回路は、所定の割り当てデータに基づいて、前記２系統のフレームタイミング信号のうちいずれか一方を選択する、請求項８に記載の発光素子駆動装置。
【請求項１１】
前記第１選択回路は、所定の接続関係に基づいて、前記２系統のフレームタイミング信号のうちいずれか一方を選択する、請求項８に記載の発光素子駆動装置。
【請求項１２】
前記第１パルス信号生成回路は、前記第１選択信号に基づいて前記第１パルス信号の立ち上がりタイミングを調整する、請求項８に記載の発光素子駆動装置。
【請求項１３】
前記第１パルス信号生成回路は、前記第１選択信号に基づいて前記第１パルス信号の立ち下がりタイミングを調整する、請求項８に記載の発光素子駆動装置。
【請求項１４】
前記第１パルス信号生成回路は、前記入力映像信号に基づいて、前記第１パルス信号のパルス幅を調整する、請求項８に記載の発光素子駆動装置。
【請求項１５】
前記第１パルス信号生成回路は、前記入力映像信号のうちの部分信号であって、前記第１発光素子グループが照射する調光領域に対応する部分信号の基準となるレベルに基づいて、前記第１パルス信号のパルス幅を調整する、請求項１４に記載の発光素子駆動装置。
【請求項１６】
さらに、
前記２系統のフレームタイミング信号のうち他方を選択し、第２選択信号を生成する第２選択回路と、
前記第２選択信号に基づくパルス位置を有する第２パルス信号を生成する第２パルス信号生成回路と、
前記第２パルス信号に基づいて第２駆動電流を生成し、第２電流経路を介して、前記第１発光素子グループとは異なるグループであって１つ以上の発光素子を含む第２発光素子グループへ供給することが可能な第２電流駆動回路と、を有する、請求項８に記載の発光素子駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子駆動装置に関し、さらに詳しくはＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ：発光ダイオード）を駆動するチャンネルを複数有するＬＥＤ駆動装置に関する。
【背景技術】
【０００２】
近年、ＬＥＤは、照明用および液晶ＴＶ（テレビ）のバックライト用等の様々な機器で広く使用されている。ＬＥＤの輝度を調節する駆動技術には、パルス幅変調（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）が、一般的に利用されている。
【０００３】
一方、液晶ＴＶにおける表示画像の高画質化を実現する技術として、ローカルディミング（Ｌｏｃａｌ  Ｄｉｍｍｉｎｇ）と呼ばれるバックライト駆動技術が用いられている。ローカルディミングとは、液晶ＴＶの画面を複数の領域（調光領域と呼ばれる）に分割し、各調光領域において液晶ＴＶの表示画像に合わせてバックライトをＰＷＭにより個別に調光制御する技術である。表示画像の明るい領域では明るく、暗い領域では暗くすることで、高コントラストの画像表示を実現することができる。
【０００４】
ローカルディミングでは、各調光領域で調光制御が必要になるため、ＬＥＤを駆動する複数の駆動チャンネルを内蔵したＬＥＤ駆動装置が複数用いられることが多い。これらのＬＥＤ駆動装置の各駆動チャンネルは、独立したＰＷＭ駆動により互いに異なるデューティ比を有するデューティパルスで調光させることが可能になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＬＥＤ駆動装置を用いてローカルディミングを実現する場合、次のような課題があった。
【０００６】
液晶ＴＶの画面は、液晶パネルにおける液晶画素単位の透過／遮蔽制御（液晶制御と呼ばれる）と、バックライトにおける調光領域単位の調光制御との両制御により、表示される。液晶パネルでは、表示画面は、横方向に多数の液晶画素および縦方向に多数の水平ラインを含む。一方、バックライトでは、１個の調光領域は、横方向に連続するＭｐ個（Ｍｐは２以上の整数）の液晶画素を含む液晶画素グループ、および縦方向に連続するＮｐ本（Ｎｐは２以上の整数）の水平ラインを含む水平ライングループで特定される。例えば、表示画面が、横方向に９個の液晶画素グループおよび縦方向に５個の水平ライングループで構成される場合、表示画面は９×５＝４５個の調光領域を含むことになる。この場合、表示画面は、（Ｍｐ×９）×（Ｎｐ×５）個の液晶画素を含む。
【０００７】
液晶制御は、１フレーム期間におけるプログレッシブ走査により、（Ｎｐ×５）本の水平ラインの最上位ラインから最下位ラインまで、１水平ライン単位で１水平走査期間ごとに行われる。一方、調光制御は、このような液晶制御のタイミングに同期して、５個の水平ライングループの最上位グループから最下位グループまで、１水平ライングループ単位で（１水平走査期間×Ｎｐ）ごとに行われる。
【０００８】
１個の調光領域は、複数のＬＥＤを含む１個のＬＥＤグループにより照射される。１個のＬＥＤ駆動装置は、例えば４個のＬＥＤグループをそれぞれ駆動する４個の駆動チャンネルを有する。表示画面における上述した４５個の調光領域を照射するためには、水平ライングループごとに整数のＬＥＤ駆動装置を割り当てる必要がある。その結果、１水平ライングループ当たり３個のＬＥＤ駆動装置が必要となり、全表示画面で３×５＝１５個のＬＥＤ駆動装置が必要となっていた。この場合、１水平ライングループ当たり３個、全表示画面で１５個の駆動チャンネルが、実装されながら使用されずに無駄になっており、その結果、必要なＬＥＤ駆動装置（発光素子駆動装置）の数も多くなっていた。
【０００９】
本発明の発光素子駆動装置は、上述した従来の課題を解決するもので、発光素子を駆動するために必要な発光素子駆動装置の数を削減することを目的とする。
【課題を解決するための手段】
【００１０】
上述した課題を解決するために、本発明に係る発光素子駆動装置は、発光素子をパルス幅変調駆動により通電するための電流駆動回路を複数備えており、前記複数の電流駆動回路を駆動させるためのパルス信号を作成するパルス信号生成部と、各電流駆動回路に対し複数のフレームタイミング信号を選択して出力する分配部を有する構成としている。
【００１１】
これにより、複数のフレームタイミング信号を各駆動チャンネルに分配して、駆動タイミングの異なるパルス信号を生成し、電流駆動回路を駆動させることで、発光素子を駆動する電流駆動回路を少なくとも２つのグループに分けることが可能で、かつ、前記各グループの通電開始を任意のタイミングで駆動させるが可能となる。
【発明の効果】
【００１２】
本発明の発光素子駆動装置によれば、液晶表示などでローカルディミングを利用する場合、すなわち、バックライト領域を分割した状態で液晶表示などの画面表示の走査に追従して調光を行う場合に、１つの発光素子駆動装置で複数の水平ライングループにまたがるバックライトを駆動することが可能になる。これにより、バックライト分割画素グループ数が異なる各種のＴＶセットにおいても、特定のチャンネル数を備えた発光素子駆動装置を効率的に使用することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１における発光素子駆動装置の構成例を示すブロック図である。
【図２Ａ】液晶ＴＶの表示画面を示す模式図である。
【図２Ｂ】液晶ＴＶにおけるフレームごとの走査タイミングを示す模式図である。
【図２Ｃ】本発明の実施の形態１における発光素子駆動装置を複数個含む構成例を示すブロック図である。
【図３Ａ】本発明の実施の形態１における発光素子駆動装置の調光領域グループの一割り当て例を示す模式図である。
【図３Ｂ】本発明の実施の形態１における発光素子駆動装置の調光領域グループの別の割り当て例を示す模式図である。
【図３Ｃ】本発明の実施の形態１における発光素子駆動装置の調光領域グループのさらに別の割り当て例を示す模式図である。
【図４Ａ】本発明の実施の形態１における発光素子駆動装置の分配部の動作例を示す関係図である。
【図４Ｂ】本発明の実施の形態１における発光素子駆動装置の分配部の別の動作例を示す関係図である。
【図４Ｃ】本発明の実施の形態１における発光素子駆動装置の分配部のさらに別の動作例を示す関係図である。
【図５】本発明の実施の形態１における発光素子駆動装置の分配部の構成例を示すブロック図である。
【図６】本発明の実施の形態１における発光素子駆動装置の分配部の動作例を示すタイミングチャートである。
【図７】本発明の実施の形態１における発光素子駆動装置のパルス信号生成部の構成例を示すブロック図である。
【図８】本発明の実施の形態１における発光素子駆動装置のパルス信号生成部の動作例を示す波形図である。
【図９Ａ】本発明の実施の形態１における発光素子駆動装置の電流駆動部の構成例を示すブロック図である。
【図９Ｂ】本発明の実施の形態１における発光素子駆動装置の電流駆動部の動作例を示す波形図である。
【図１０】本発明の実施の形態２における発光素子駆動装置の構成例を示すブロック図である。
【図１１】本発明の実施の形態２における発光素子駆動装置のフレームタイミング信号生成部の構成例を示すブロック図である。
【図１２】本発明の実施の形態２における発光素子駆動装置のフレームタイミング信号生成部の動作例を示す波形図である。
【図１３】本発明の実施の形態３における発光素子駆動装置の構成例を示すブロック図である。
【図１４】本発明の実施の形態４における発光素子駆動装置の構成例を示すブロック図である。
【図１５】本発明の実施の形態４における発光素子駆動装置の構成例を示す詳細なブロック図である。
【発明を実施するための形態】
【００１４】
以下、本発明を実施するための形態に関するいくつかの例について、図面を参照しながら説明する。図面において、実質的に同一の構成、動作、および効果を表す要素には、同一の符号を付す。符号Ａ１、Ａ２、・・・、Ａｎは、Ａ１からＡｎまで、末尾の数詞が１ずつ繰り上がる符号を表し、Ａ１〜Ａｎ、またはＡｉ（ｉ＝１〜ｎ）のようにも記される。図面上の符号は、符号で示される信号の大きさを表す変数値として、式上でも用いられる。
【００１５】
（実施の形態１）
図１は、発光素子駆動装置の構成例を示すブロック図である。
【００１６】
発光素子駆動装置１０は、シリアルインターフェース部１１、レジスタ部１２、分配部１３、パルス信号生成部１４、および電流駆動部１５を含む。図１の構成は、発光素子駆動装置１０の他に、コントローラ１および発光素子部２０を含む。発光素子駆動装置１０は、コントローラ１から制御信号Ｓ１を受け、駆動電流Ｊ１、Ｊ２、・・・、Ｊｎ（ｎは２以上の整数）を生成し、生成された駆動電流Ｊ１〜Ｊｎをそれぞれ電流経路ＰＪ１、ＰＪ２、・・・、ＰＪｎを介して発光素子部２０へ供給する（各駆動電流Ｊ１〜Ｊｎの矢印は、電流の向きを示す）。液晶ＴＶ（テレビ）は、液晶パネルおよびバックライトを含む。バックライトは、発光素子部２０を含む。
【００１７】
発光素子部２０は、ｎ個の発光素子グループＬＥＤ１、ＬＥＤ２、・・・、ＬＥＤｎを含む。各発光素子グループＬＥＤ１〜ＬＥＤｎは、１つ以上の発光素子を含む。発光素子は、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ：発光ダイオード）である。各発光素子グループＬＥＤ１〜ＬＥＤｎの一端はアノード端、同他端はカソード端と呼ばれる。ｎ個の発光素子グループＬＥＤ１〜ＬＥＤｎのアノード端は、電圧経路ＰＶを介して電圧源ＥＣＣに共通に接続され、同カソード端は、ｎ個の電流経路ＰＪ１〜ＰＪｎにそれぞれ接続される。各発光素子グループＬＥＤ１〜ＬＥＤｎに含まれる複数のＬＥＤは、アノードからカソードへの順方向が、アノード端（電圧経路ＰＶ）からカソード端（各電流経路ＰＪ１〜ＰＪｎ）への方向となるように、互いに直列に接続される。
【００１８】
電圧源ＥＣＣは、駆動電圧ＶＣＣを生成し、発光素子グループＬＥＤ１〜ＬＥＤｎを挟んでそれぞれ電流経路ＰＪ１〜ＰＪｎとは反対側の電圧経路ＰＶを介して、駆動電圧ＶＣＣを各発光素子グループＬＥＤ１〜ＬＥＤｎへ供給する。
【００１９】
コントローラ１は、入力映像信号ＶＳに基づいて制御信号Ｓ１を生成する。制御信号Ｓ１は、ｍ系統（ｍは２以上の整数）のフレームタイミング信号ＥＮ１、ＥＮ２、・・・、ＥＮｍ、マスタークロック信号ＭＣＬＫ、シリアルデータＳＤＡＴ、シリアルクロックＳＣＬＫ、およびラッチクロックＬＡＴを含む。シリアルデータＳＤＡＴは、シリアルクロックＳＣＬＫに同期するバイナリデータを表す。シリアルデータＳＤＡＴは、後述されるパルス幅データＷＤ１、ＷＤ２、・・・、ＷＤｎおよび割り当てデータＥＤ１、ＥＤ２、・・・、ＥＤｎを含む。コントローラ１は、パルス幅データＷＤ１〜ＷＤｎを、入力映像信号ＶＳのレベルに基づいて生成する。パルス幅データＷＤ１〜ＷＤｎは、デューティデータとも呼ばれる。一方、コントローラ１は、割り当てデータＥＤ１〜ＥＤｎを、入力映像信号ＶＳとは無関係に、発光素子駆動装置１０により駆動される発光素子部２０のバックライトにおける配置に依存して設定する。例えば割り当てデータＥＤ１〜ＥＤｎは、液晶ＴＶの製造時に初期設定される。
【００２０】
コントローラ１はフレームタイミング信号生成部１６を含み、フレームタイミング信号生成部１６は、入力映像信号ＶＳに基づいてフレームタイミング信号ＥＮ１〜ＥＮｍを生成する。
【００２１】
コントローラ１は、制御信号Ｓ１を生成するプログラムが組み込まれたマイクロコンピュータで構成されてもよい。さらに、コントローラ１は、制御信号Ｓ１を生成する回路が組み込まれた、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ：フィールドプログラマブルゲートアレイ）などのワイヤードロジック回路で構成されてもよい。さらに、コントローラ１は、マイクロコンピュータおよびワイヤードロジック回路の両方で構成されてもよい。
【００２２】
シリアルインターフェース部１１は、シリアルデータＳＤＡＴをシリアルクロックＳＣＬＫに同期して入力し、ラッチクロックＬＡＴでワード単位にパラレルデータＰＤＡＴに変換する。
【００２３】
レジスタ部１２は、レジスタ１２ａおよびレジスタ１２ｂを含む。レジスタ部１２は、パラレルデータＰＤＡＴを記憶するとともに出力する。このとき、レジスタ１２ａは、パラレルデータ形式のパルス幅データＷＤ１〜ＷＤｎを記憶するとともに出力し、レジスタ１２ｂは、パラレルデータ形式の割り当てデータＥＤ１〜ＥＤｎを記憶するとともに出力する。
【００２４】
分配部１３は、レジスタ１２ａからのｎ系統の割り当てデータＥＤ１〜ＥＤｎに基づいて、ｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍをｎ系統に分配し、ｎ系統の選択信号ＴＲ１〜ＴＲｎを生成する。
【００２５】
ここで、入力映像信号ＶＳと、フレームタイミング信号ＥＮ１〜ＥＮｍと、選択信号ＴＲ１〜ＴＲｎとの間の関係について説明する。
【００２６】
図２Ａは、液晶ＴＶの表示画面を示す模式図である。液晶ＴＶの画面は、液晶パネルにおける液晶画素ＰＸの単位の液晶制御と、バックライトにおける調光領域Ｄの単位の調光制御との両制御に基づき、例えば「Ａ」と図示されるように表示される。液晶制御とは、液晶パネルにおけるバックライト光の透過と遮蔽との間の連続的な制御を表す。調光制御とは、選択信号ＴＲ１〜ＴＲｎに基づくパルスタイミング（すなわちパルス位置）、およびパルス幅データＷＤ１〜ＷＤｎに基づくパルス幅の、パルス信号状のバックライト光の制御を表す。なお、液晶制御は、液晶画素内のレッド、グリーン、およびブルーなどの各液晶ドット単位であってもよく、液晶画素ＰＸを液晶ドットに置き換えることにより同様に説明することができる。
【００２７】
液晶画素ＰＸの占める領域は、調光領域Ｄに比べて、縦横とも例えば１／１００（面積では１／１００００）以下であるが、図２Ａでは分かりやすくするために拡大されている。液晶パネルでは、表示画面は、横方向に多数の液晶画素ＰＸおよび縦方向に多数の水平ラインＨＬを含む。一方、バックライトにより照射される表示画面は、横方向に連続するＭ個（Ｍは２以上の整数）の液晶画素ＰＸを含む液晶画素グループＰＧごとに、および縦方向に連続するＮ本（Ｎは２以上の整数）の水平ラインＨＬを含む水平ライングループＬＧごとに区分され、１個の調光領域Ｄが１つの液晶画素グループＰＧおよび１つの水平ライングループＬＧにより特定される。例えば図２Ａに示すように、表示画面が、横方向に９個の液晶画素グループＰＧおよび縦方向に５個の水平ライングループＬＧ１、ＬＧ２、ＬＧ３、ＬＧ４、ＬＧ５で構成される場合、表示画面は９×５＝４５個の調光領域Ｄを含むことになる。この場合、表示画面は、（Ｍ×９）×（Ｎ×５）個の液晶画素ＰＸを含む。数値ＭおよびＮは、入力映像信号ＶＳの映像方式に基づいて変化してもよい。
【００２８】
図２Ｂは、液晶ＴＶにおけるフレームごとの走査タイミングを示す模式図である。縦方向は、図２Ａと同じく５個の水平ライングループＬＧ１〜ＬＧ５を示し、横方向は時間ｔの経過を示す。入力映像信号ＶＳは、表示画面における（Ｎ×５）本の全水平ラインＨＬを順次走査するプログレッシブ走査方式に基づく信号である。入力映像信号ＶＳは、映像信号に関連する各種情報を含んでもよい。フレーム周期ＴＦは、所定の周波数を有する周期的な期間であって、入力映像信号ＶＳが表示画面の全水平ラインＨＬを順次走査するのに要する期間である。フレーム周期ＴＦは、例えば大略６０Ｈｚ、１２０Ｈｚ、１８０Ｈｚなどである。液晶制御は、各フレーム周期ＴＦにおけるプログレッシブ走査により、（Ｎ×５）本の水平ラインＨＬの最上位ラインから最下位ラインへ、１水平ラインＨＬごとに１水平走査期間ＴＨ（＝ＴＦ／（Ｎ×５））ずつ順繰りに遅延したタイミングで、液晶走査タイミングＬＴに示すように行われる。一方、調光制御は、液晶走査タイミングＬＴに同期して、水平ライングループＬＧ１から水平ライングループＬＧ５へ、１水平ライングループＬＧごとに１水平走査グループ期間ＴＨＧ（＝ＴＨ×Ｎ）ずつ順繰りに遅延したタイミングで、調光走査タイミングＤＴに示すように行われる。
【００２９】
１つの液晶走査タイミングＬＴにおける最下位の水平ラインＨＬの液晶制御が終了した後、次の液晶走査タイミングＬＴにおける最上位の水平ラインＨＬの液晶制御が開始される。同様に、１つの調光走査タイミングＤＴにおける水平ライングループＬＧ５の調光制御が終了した後、次の調光走査タイミングＤＴにおける水平ライングループＬＧ１の調光制御が開始される。このように、上述した液晶制御および調光制御は、フレーム周期ＴＦごとの各フレームＦ１、Ｆ２、Ｆ３、Ｆ４、・・・において、順次行われる。その結果、連続する２つの液晶走査タイミングＬＴ間に挟まれた液晶フレームＬＦ（右下がり斜線で示される）、および連続する２つの調光走査タイミングＤＴ間に挟まれた調光フレームＤＦ（右上がり斜線で示される）が形成される。１水平ラインＨＬ内の各液晶画素ＰＸにおける液晶制御は、液晶走査タイミングＬＴにおいて同時に切り替わり、液晶フレームＬＦの間維持される。同様に、１水平ライングループＬＧ内の各調光領域Ｄにおける調光制御は、調光走査タイミングＤＴにおいて同時に切り替わり、調光フレームＤＦの間維持される。図２Ｂでは、調光走査タイミングＤＴは、各水平ライングループＬＧにおける最下位の水平ラインＨＬの液晶走査タイミングＬＴと一致しているが、各水平ライングループＬＧにおけるいずれの水平ラインＨＬの液晶走査タイミングＬＴと一致してもよい。
【００３０】
１個の調光領域Ｄは、発光素子グループＬＥＤ１〜ＬＥＤｎのうちの１個により照射される（この意味で、調光領域Ｄは照射領域とも呼ばれる）。１個の発光素子駆動装置１０は、例えば４個の発光素子グループＬＥＤ１〜ＬＥＤ４をそれぞれ駆動する４個の駆動チャンネルを有する。表示画面における上述した４５個の調光領域Ｄを照射するためには、４５＜４×１２により１２個の発光素子駆動装置１０が必要となる。
【００３１】
基準映像信号は、入力映像信号ＶＳのうちの部分信号であって、各発光素子グループＬＥＤ１〜ＬＥＤｎが照射する調光領域Ｄに対応する部分信号の基準となるレベルを表す。コントローラ１は、このような基準映像信号を生成する。基準映像信号は、部分信号のうちの例えば最大レベルを、入力映像信号ＶＳのダイナミックレンジで除した値である。パルス幅データＷＤ１〜ＷＤｎは、基準映像信号のバイナリデータに相当する。デューティ比が１００％のパルス幅データＷＤ１〜ＷＤｎは、基準映像信号のレベルが入力映像信号ＶＳのダイナミックレンジに一致することを示し、デューティ比が０％のパルス幅データＷＤ１〜ＷＤｎは、基準映像信号のレベルがゼロレベルであることを示す。
【００３２】
図２Ｃは、発光素子駆動装置１０を例えば１２個含む構成例を示すブロック図である。各発光素子駆動装置Ｄ０１、Ｄ０２、・・・、Ｄ１２は発光素子駆動装置１０と同等であり、各発光素子部Ｌ０１、Ｌ０２、・・・、Ｌ１２は発光素子部２０と同等である。発光素子駆動装置Ｄ０１〜Ｄ１２は（ｎ×１２）系統の駆動電流ＪＺを生成し、それぞれ発光素子部Ｌ０１〜Ｌ１２へ供給する（駆動電流ＪＺの矢印は、電流の向きを示す）。図２Ａの表示画面において、１つの発光素子部２０により照射される領域であって、ｎ個の調光領域Ｄを含む領域は、調光領域グループと呼ばれる。各発光素子部Ｌ０１〜Ｌ１２は、図２Ａの表示画面において、別個の調光領域グループを照射する。コントローラ１Ｚはコントローラ１と同様に構成され、制御信号Ｓ１と同様な制御信号Ｓ１Ｚを１２系統生成し、それぞれ発光素子駆動装置Ｄ０１〜Ｄ１２へ供給する。制御信号Ｓ１Ｚが制御信号Ｓ１と異なる点は、制御信号Ｓ１Ｚに含まれるシリアルデータＳＤＡＴが、各発光素子駆動装置Ｄ０１〜Ｄ１２に対応して、別個のデータになっていることである。すなわち、シリアルデータＳＤＡＴに含まれるパルス幅データＷＤ１〜ＷＤｎおよび割り当てデータＥＤ１〜ＥＤｎは、発光素子駆動装置Ｄ０１〜Ｄ１２にそれぞれ対応する発光素子部Ｌ０１〜Ｌ１２により照射される調光領域グループに合わせて、変更される。
【００３３】
図３Ａは、図２Ａと同一の表示画面を示す模式図であり、表示画面における調光領域グループの一割り当て例を示している。調光領域Ｄ０１１、Ｄ０１２、Ｄ０１３、Ｄ０１４は、発光素子駆動装置Ｄ０１が駆動する４個の発光素子グループＬＥＤ１〜ＬＥＤ４によりそれぞれ照射される。調光領域Ｄ０１１、Ｄ０１２、Ｄ０１３、Ｄ０１４で示される領域は、発光素子駆動装置Ｄ０１に対応する調光領域グループである。図３Ａにおけるその他の調光領域グループについても同様である。すなわち、図３Ａに示される表示画面は、発光素子駆動装置Ｄ０１〜Ｄ１２がそれぞれ駆動する発光素子部Ｌ０１〜Ｌ１２により照射される調光領域Ｄ０１１〜Ｄ１２１（１２個の調光領域グループ）で構成される。発光素子駆動装置Ｄ０３に対応する調光領域Ｄ０３１〜Ｄ０３４（斜線で示される）は、２つの水平ライングループＬＧ間にまたがっている。発光素子駆動装置Ｄ０５、Ｄ０７にそれぞれ対応する調光領域Ｄ０５１〜Ｄ０５４、Ｄ０７１〜Ｄ０７４（斜線で示される）についても、同様に２つの水平ライングループＬＧ間にまたがっている。発光素子駆動装置Ｄ１２については、発光素子グループＬＥＤ２〜ＬＥＤ４により照射される３つの調光領域が存在しない。
【００３４】
図３Ａの場合、発光素子駆動装置の数は１２個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の１５個に比べて、削減することができる。さらに、実装されながら使用されずに無駄となっている無効な駆動チャンネル数は、発光素子駆動装置Ｄ１２が駆動する発光素子グループＬＥＤ２〜ＬＥＤ４に対応して３個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の１５個に比べて、削減することができる。
【００３５】
図３Ｂは、調光領域グループの別の割り当て例を示す模式図である。図３Ｂでは、液晶画素グループＰＧは３個であり、表示画面は３×５＝１５個の調光領域Ｄを含んでいる。この場合、発光素子駆動装置Ｄ０１、Ｄ０２、Ｄ０３にそれぞれ対応する調光領域Ｄ０１１〜Ｄ０１４、Ｄ０２１〜Ｄ０２４、Ｄ０３１〜Ｄ０３４（斜線で示される３個の調光領域グループ）は、すべて２つの水平ライングループＬＧ間にまたがっている。発光素子駆動装置Ｄ０４については、発光素子グループＬＥＤ４により照射される１つの調光領域が存在しない。図３Ｂの場合、発光素子駆動装置の数は４個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の５個に比べて、削減することができる。さらに、無効な駆動チャンネル数は、発光素子駆動装置Ｄ０４が駆動する発光素子グループＬＥＤ４に対応して１個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の５個に比べて、削減することができる。
【００３６】
図３Ｃは、調光領域グループのさらに別の割り当て例を示す模式図である。この場合、発光素子駆動装置Ｄ０１、Ｄ０２、Ｄ０３、Ｄ０４、Ｄ０５、Ｄ０６、Ｄ０７、Ｄ０８、Ｄ０９にそれぞれ対応する調光領域Ｄ０１１〜Ｄ０１４、Ｄ０２１〜Ｄ０２４、Ｄ０３１〜Ｄ０３４、Ｄ０４１〜Ｄ０４４、Ｄ０５１〜Ｄ０５４、Ｄ０６１〜Ｄ０６４、Ｄ０７１〜Ｄ０７４、Ｄ０８１〜Ｄ０８４、Ｄ０９１〜Ｄ０９４（斜線で示される９個の調光領域グループ）は、すべて４つの水平ライングループＬＧ間にまたがっている。発光素子駆動装置Ｄ１２については、発光素子グループＬＥＤ２〜ＬＥＤ４により照射される４つの調光領域が存在しない。図３Ｃの場合、発光素子駆動装置の数は１２個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の１５個に比べて、削減することができる。さらに、無効な駆動チャンネル数は、発光素子駆動装置Ｄ１２が駆動する発光素子グループＬＥＤ２〜ＬＥＤ４に対応して３個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の１５個に比べて、削減することができる。
【００３７】
さらに、図示はしないが、図３Ａにおいて、１つの発光素子駆動装置が４５個の発光素子グループを駆動し、４５個の調光領域のすべてを照射するとしてもよい。
【００３８】
上述したフレームタイミング信号ＥＮ１〜ＥＮｍは、それぞれ水平ライングループＬＧ１、ＬＧ２、・・・、ＬＧｍ（図２Ｂではｍ＝５）における調光走査タイミングＤＴに一致する。上述した選択信号ＴＲ１〜ＴＲｎは、１個の発光素子駆動装置の各発光素子グループＬＥＤ１〜ＬＥＤｎに対応する調光領域が、水平ライングループＬＧ１〜ＬＧｍ（すなわち、フレームタイミング信号ＥＮ１〜ＥＮｍ）のうち、いずれの水平ライングループに属するかを示す。
【００３９】
図４Ａ、図４Ｂ、および図４Ｃは、それぞれ図３Ａ、図３Ｂ、および図３Ｃに対応して、発光素子駆動装置Ｄ０１〜Ｄ１２と、選択信号ＴＲ１〜ＴＲ４と、フレームタイミング信号ＥＮ１〜ＥＮ５との関係を示す関係図である。
【００４０】
例えば図３Ａにおいて、発光素子駆動装置Ｄ０３が駆動する発光素子グループＬＥＤ１〜ＬＥＤ４にそれぞれ対応する調光領域Ｄ０３１〜Ｄ０３４のうち、調光領域Ｄ０３１は水平ライングループＬＧ１、調光領域Ｄ０３２〜Ｄ０３４は水平ライングループＬＧ２にそれぞれ属する。その結果、図４Ａでは、発光素子駆動装置Ｄ０３において、選択信号ＴＲ１はフレームタイミング信号ＥＮ１となり、選択信号ＴＲ２〜ＴＲ４はフレームタイミング信号ＥＮ２となる。同様に、図３Ａ、図３Ｂ、および図３Ｃから、図４Ａ、図４Ｂ、および図４Ｃがそれぞれ求められる。
【００４１】
図４Ａ、図４Ｂ、および図４Ｃにおいて、発光素子駆動装置Ｄ０１〜Ｄ１２のうち斜線で示される発光素子駆動装置は、フレームタイミング信号ＥＮ１〜ＥＮ５のうち２つ以上のフレームタイミング信号を含んでいる。これらの斜線で示される発光素子駆動装置は、図３Ａ、図３Ｂ、および図３Ｃにおいて斜線で示される調光領域に対応している。すなわち、図４Ａ、図４Ｂ、および図４Ｃにおいて斜線で示される発光素子駆動装置が２つ以上のフレームタイミング信号を含むのは、それぞれ図３Ａ、図３Ｂ、および図３Ｃにおいて同一発光素子駆動装置に対応する、斜線で示される調光領域が、２つ以上の水平ライングループＬＧ間にまたがっていることに起因している。
【００４２】
図２Ｃ、図３Ａ〜図３Ｃ、および図４Ａ〜図４Ｃでは、発光素子駆動装置１０の数が１２個または４個の場合を例示したが、発光素子駆動装置１０の数はその他のいずれの数であってもよい。
【００４３】
図５は、分配部１３の構成例を示すブロック図である。上述したように、分配部１３は、ｎ系統の割り当てデータＥＤ１〜ＥＤｎに基づいてｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍをｎ系統に分配し、ｎ系統の選択信号ＴＲ１〜ＴＲｎを生成する。分配部１３は、選択回路３Ｑ１、３Ｑ２、・・・、３Ｑｎを含む。選択回路３Ｑ１〜３Ｑｎは、それぞれ割り当てデータＥＤ１〜ＥＤｎに基づいて、ｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍのうちいずれか１つを選択する。選択回路３Ｑ１〜３Ｑｎは、選択された信号を表す選択信号ＴＲ１〜ＴＲｎをそれぞれ生成する。
【００４４】
各割り当てデータＥＤ１〜ＥＤｎは、フレームタイミング信号ＥＮ１〜ＥＮｍのうちのいずれか１つを特定できるように、例えば２を底とするｍの対数よりも大きい整数のビット幅を有するパラレルデータ形式の信号である。図５に示される分配部１３を含む発光素子駆動装置１０が、例えば図４Ａ〜図４Ｃに示される発光素子駆動装置Ｄ０１〜Ｄ１２のうちいずれに一致するかにより、選択信号ＴＲ１〜ＴＲ４とフレームタイミング信号ＥＮ１〜ＥＮ５との関係が求められる。上述したように、割り当てデータＥＤ１〜ＥＤｎは、例えば図３Ａ〜図３Ｃに示されるように、各発光素子駆動装置Ｄ０１〜Ｄ１２により駆動される発光素子グループＬＥＤ１〜ＬＥＤ４のバックライトにおける配置に依存して、例えば液晶ＴＶの製造時に初期設定される。なお、割り当てデータＥＤ１〜ＥＤｎは、例えば入力映像信号ＶＳに基づいて変化してもよいし、液晶ＴＶの電源がオンされるごとに変化してもよい。
【００４５】
図６は、分配部１３の動作例を示すタイミングチャートである。横方向は時間ｔの経過を示す。フレームタイミング信号ＥＮ１〜ＥＮ５は、それぞれ水平ライングループＬＧ１〜ＬＧ５における調光走査タイミングＤＴ（図２Ｂに示される）に一致する信号である。すなわち、フレームタイミング信号ＥＮ１〜ＥＮ５は、フレーム周期ＴＦを有するタイミング信号であって、フレームタイミング信号ＥＮ１からフレームタイミング信号ＥＮ５へ、１系統ごとに１水平走査グループ期間ＴＨＧずつ順繰りに遅延したタイミング信号である。図６では、分配部１３は、図３Ａの調光領域Ｄ０３１〜Ｄ０３４、および図４Ａの発光素子駆動装置Ｄ０３に対応して動作する。この場合、選択信号ＴＲ１はフレームタイミング信号ＥＮ１に一致し、各選択信号ＴＲ２〜ＴＲ４はフレームタイミング信号ＥＮ２に一致する。このように、選択信号ＴＲ１〜ＴＲ４は、フレーム周期ＴＦを有し、その位相が分配部１３により設定される信号である。
【００４６】
次に、パルス信号生成部１４について説明する。
【００４７】
図１において、パルス信号生成部１４は、パルス幅データＷＤ１〜ＷＤｎ、選択信号ＴＲ１〜ＴＲｎ、およびマスタークロック信号ＭＣＬＫに基づいて、パルス信号Ｐ１、Ｐ２、・・・、Ｐｎを生成する。パルス信号Ｐ１〜Ｐｎはデューティパルス信号とも呼ばれ、パルス信号生成部１４はデューティパルス信号生成部とも呼ばれる。
【００４８】
図７は、パルス信号生成部１４の構成例を示すブロック図である。パルス信号生成部１４は、パルス信号生成回路４Ｑ１、４Ｑ２、・・・、４Ｑｎを含む。パルス信号生成回路４Ｑ１は、パルス幅データＷＤ１、選択信号ＴＲ１、およびマスタークロック信号ＭＣＬＫに基づいて、パルス信号Ｐ１を生成する。同様に、パルス信号生成回路４Ｑｋは、パルス幅データＷＤｋ、選択信号ＴＲｋ、およびマスタークロック信号ＭＣＬＫに基づいて、パルス信号Ｐｋを生成する（ｋ＝２〜ｎ）。以下では１つのパルス信号生成回路４Ｑ１について説明するが、その他のパルス信号生成回路４Ｑ２〜４Ｑｎについても同様に説明することができる。
【００４９】
パルス信号生成回路４Ｑ１は、カウンタ３０、カウンタ値検出回路３１、および論理回路３２を含む。マスタークロック信号ＭＣＬＫは、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：パルス幅変調）波形のパルス信号Ｐ１において、パルス幅の分解能を決定する。そのために、マスタークロック信号ＭＣＬＫは、フレーム周期ＴＦに比べて十分に高い所定の周波数の信号に設定される。選択信号ＴＲ１〜ＴＲｎは、上述したようにフレーム周期ＴＦを有する信号である。
【００５０】
カウンタ３０は、データ入力端子ＩＮＰＵＴにパラレルデータ形式のパルス幅データＷＤ１を受け、論理回路３２を介してクロック入力端子ＣＬＫにマスタークロック信号ＭＣＬＫを受け、ロード入力端子ＬＯＡＤに選択信号ＴＲ１を受ける。その結果、カウンタ３０は、データ出力端子ＯＵＴＰＵＴからカウンタ出力信号ＤＰ１を出力する。カウンタ３０は、選択信号ＴＲ１のタイミングでパルス幅データＷＤ１をロードした時点から、マスタークロック信号ＭＣＬＫをパルス幅データＷＤ１の値だけカウントし、カウント値の時間経過を表すカウンタ出力信号ＤＰ１を生成する。以下では、カウンタ３０はダウンカウンタとして説明する。
【００５１】
カウンタ３０は、選択信号ＴＲ１がハイレベルになると、パルス幅データＷＤ１を取り込むと同時に、カウンタ出力信号ＤＰ１をパルス幅データＷＤ１にする（プリセット動作）。続いてカウンタ３０は、パルス幅データＷＤ１（プリセット値）からゼロまで、マスタークロック信号ＭＣＬＫの数をパルス幅データＷＤ１の値だけカウントすることにより、カウンタ出力信号ＤＰ１を１つずつ繰り下げる。カウンタ値検出回路３１は、カウンタ出力信号ＤＰ１がゼロ以外の場合、パルス信号Ｐ１をハイレベルにし、カウンタ出力信号ＤＰ１がゼロの場合、パルス信号Ｐ１をローレベルにする。したがって、カウンタ値検出回路３１は、選択信号ＴＲ１がハイレベルになった時点から、カウンタ出力信号ＤＰ１がゼロとなる時点まで、パルス信号Ｐ１をハイレベルにする。
【００５２】
論理回路３２は、ＯＲ回路およびＡＮＤ回路を含む。論理回路３２は、パルス信号Ｐ１がローレベルになると、選択信号ＴＲ１がローレベルの間、クロック入力端子ＣＬＫへのマスタークロック信号ＭＣＬＫの入力を無効にし、カウンタ３０のカウント動作を停止させる。その結果、カウンタ３０はカウンタ出力信号ＤＰ１をゼロに維持し、カウンタ値検出回路３１はパルス信号Ｐ１をローレベルに維持する。その後、選択信号ＴＲ１がハイレベルになると、カウント動作の停止が解除され、カウンタ３０は、再びパルス幅データＷＤ１をプリセットするとともにカウント動作を開始し、カウンタ値検出回路３１はパルス信号Ｐ１をハイレベルにする。
【００５３】
パルス幅データＷＤ１がゼロの場合、カウンタ３０は、選択信号ＴＲ１がハイレベルになると、カウンタ出力信号ＤＰ１を直ちにゼロにする。カウンタ値検出回路３１は、パルス信号Ｐ１をローレベルにするとともに、カウンタ３０のカウント動作を停止させる。
【００５４】
このように、パルス信号生成回路４Ｑ１は、フレーム周期ＴＦごとの選択信号ＴＲ１のタイミングをパルス立ち上がり時点とし、パルス幅データＷＤ１に対応するパルス幅を有するパルス信号Ｐ１を生成する。すなわち、パルス信号生成回路４Ｑ１は、選択信号ＴＲ１に基づくパルスタイミング、および、パルス幅データＷＤ１もしくは入力映像信号ＶＳに基づくパルス幅を有するパルス信号Ｐ１を生成する。
【００５５】
図８は、図７のパルス信号生成回路４Ｑ１の動作例を示す波形図である。横方向は時間ｔの経過を示す。図８では、パルス幅データＷＤ１〜ＷＤｎのビット幅は１２ビットとしている。
【００５６】
図８において、選択信号ＴＲ１がハイレベルになった時点で、パルス幅データＷＤ１の値１０２４が取り込まれ、カウンタ出力信号ＤＰ１が１０２４となると同時に、パルス信号Ｐ１はハイレベルとなる。続いて、マスタークロック信号ＭＣＬＫに同期して、カウンタ出力信号ＤＰ１は１０２４から０まで１つずつ繰り下がる。カウンタ出力信号ＤＰ１の１０２４から０までの経過に対応する期間が、パルス幅データＷＤ１＝１０２４に対応するパルス信号Ｐ１のパルス幅となる。
【００５７】
パルス信号Ｐ１の平均的な周期を表すＰＷＭ周期は、フレーム周期ＴＦに一致し、パルス信号Ｐ１の中心周波数を表すＰＷＭ周波数は、１／ＴＦに一致する。カウンタ３０は、Ｌビットのカウンタ（パルス幅データＷＤ１のビット幅もＬビット）とすると、最大２のＬ乗個（＝ＮＰＷＭ個とする）のマスタークロック信号ＭＣＬＫをカウントすることができる。マスタークロック信号ＭＣＬＫの周期Ｔｃｌｋを、フレーム周期ＴＦの１／ＮＰＷＭ（Ｔｃｌｋ＝ＴＦ／ＮＰＷＭ）にすれば、パルス信号Ｐ１のパルス幅（パルス幅データＷＤ１に対応）はＮＰＷＭ個の階調、すなわち０×Ｔｃｌｋから（ＮＰＷＭ−１）×Ｔｃｌｋまでの範囲で、かつＴｃｌｋの分解能で設定可能となる。反対に、選択信号ＴＲ１（またはフレームタイミング信号ＥＮ１〜ＥＮｍ）の周期を、マスタークロック信号ＭＣＬＫのＮＰＷＭ発に１発の割合にすれば、同様にパルス信号Ｐ１のパルス幅はＮＰＷＭ個の階調で設定可能となる。デューティ比に換算すれば、パルス信号Ｐ１のパルス幅は、０〜（ＮＰＷＭ−１）／ＮＰＷＭの範囲で、かつ１／ＮＰＷＭの分解能で設定可能である。
【００５８】
例えば、図８では、カウンタ３０は、Ｌ＝１２ビットのカウンタ（パルス幅データＷＤ１のビット幅もＬ＝１２ビット）として、ＮＰＷＭ＝４０９６個のマスタークロック信号ＭＣＬＫをカウントしている。マスタークロック信号ＭＣＬＫの周期Ｔｃｌｋを、フレーム周期ＴＦの１／４０９６（Ｔｃｌｋ＝ＴＦ／４０９６）として、パルス信号Ｐ１のパルス幅（パルス幅データＷＤ１に対応）は４０９６個の階調、すなわち０×Ｔｃｌｋから４０９５×Ｔｃｌｋまでの範囲で、かつＴｃｌｋの分解能で設定可能となる。反対に、選択信号ＴＲ１の周期を、マスタークロック信号ＭＣＬＫの４０９６発に１発の割合にすれば、同様にパルス信号Ｐ１のパルス幅は４０９６個の階調で設定可能となる。デューティ比に換算すれば、パルス信号Ｐ１のパルス幅は、０〜４０９５／４０９６の範囲で、かつ１／４０９６の分解能で設定可能である。
【００５９】
図８では、カウンタ３０として１２ビットダウンカウンタを用いる構成の動作を示したが、本発明はこれに限定されるものではなく、いかなるビット数のカウンタを用いてもよい。また、カウンタ３０としてアップカウンタを用いた場合でも、同様の機能を有する構成が容易に可能である。さらに、カウンタ値検出回路３１は必ずしもゼロを検出する必要はなく、所定の非ゼロの値を検出するものであってもよい。また、カウンタ値検出回路３１を省略して、カウンタ３０のキャリー信号を用いても、同様の機能を容易に実現することができる。
【００６０】
さらに、図８では、選択信号ＴＲ１のタイミングでパルス信号Ｐ１が立ち上がるとしたが、選択信号ＴＲ１のタイミングでパルス信号Ｐ１が立ち下がるとしてもよい。例えば、パルス信号生成回路４Ｑ１内のカウンタは、選択信号ＴＲ１のタイミングから（ＴＦ−ＷＤ１×Ｔｃｌｋ）の期間、カウント動作を停止し、その後次の選択信号ＴＲ１のタイミングまでのＷＤ１×Ｔｃｌｋの期間、カウント動作を行う。これにより、パルス信号生成回路４Ｑ１は、選択信号ＴＲ１のタイミングでパルス信号Ｐ１が立ち上がるパルス信号Ｐ１を生成することができる。
【００６１】
以上の説明では、パルス信号生成部１４がカウンタで構成される例を示したが、本発明はこれに限定されるものではなく、マスタークロック信号ＭＣＬＫを時分割の単位として、パルス幅データＷＤ１〜ＷＤｎに基づいたパルス信号Ｐ１〜Ｐｎを生成できる回路であればどのような構成でもよい。
【００６２】
図９Ａは、電流駆動部１５の構成例を示すブロック図である。電流駆動部１５は、パルス信号Ｐ１〜Ｐｎに基づいてそれぞれ駆動電流Ｊ１、Ｊ２、・・・、Ｊｎを生成する。さらに電流駆動部１５は、電流経路ＰＪ１〜ＰＪｎを介して、それぞれ駆動電流Ｊ１〜Ｊｎを発光素子部２０へ供給する。電流駆動部１５は、電流駆動回路５Ｑ１、５Ｑ２、・・・、５Ｑｎを含む。電流駆動回路５Ｑ１は、パルス信号Ｐ１に基づいて駆動電流Ｊ１を生成し、駆動電流Ｊ１を、電流経路ＰＪ１を介して発光素子グループＬＥＤ１へ供給する。同様に、電流駆動回路５Ｑｋは、パルス信号Ｐｋに基づいて駆動電流Ｊｋを生成し、駆動電流Ｊｋを、電流経路ＰＪｋを介して発光素子グループＬＥＤｋへ供給する（ｋ＝２〜ｎ）。各電流駆動回路５Ｑ１〜５Ｑｎは、上述した駆動チャンネルに対応する。すなわち、電流駆動部１５はｎ個の駆動チャンネルを有する。１個の駆動チャンネルは、電流駆動回路５Ｑｋだけでなく、選択回路３Ｑｋおよびパルス信号生成回路４Ｑｋを含んでもよい（ｋ＝１〜ｎ）。以下では１つの電流駆動回路５Ｑ１について説明するが、その他の電流駆動回路５Ｑ２〜５Ｑｎについても同様に説明することができる。
【００６３】
電流駆動回路５Ｑ１は、例えば図９Ａに示すように、スイッチ素子４０および定電流回路４１を含む。定電流回路４１は、所定の大きさの駆動電流Ｊ１を生成する。スイッチ素子４０は、パルス信号Ｐ１を制御端子に受け、パルス信号Ｐ１がハイレベルとなる期間においてオンされることにより、駆動電流Ｊ１を発光素子グループＬＥＤ１へ供給し、パルス信号Ｐ１がローレベルとなる期間においてオフされることにより、駆動電流Ｊ１の発光素子グループＬＥＤ１への供給を停止する。すなわち、電流駆動回路５Ｑ１は、パルス信号Ｐ１のパルスタイミングおよびパルス幅に一致するＰＷＭパルス状の駆動電流Ｊ１を生成し、発光素子グループＬＥＤ１の各発光素子を所望の輝度で発光させる。
【００６４】
各発光素子の輝度は、駆動電流Ｊ１のパルス高さに応じて単調増加的に変化し、駆動電流Ｊ１のデューティ比（すなわちフレーム周期ＴＦに対する駆動電流Ｊ１のパルス幅）に大略比例する。ここでは、駆動電流Ｊ１のパルス高さは所定値に保持され、各発光素子の輝度は、駆動電流Ｊ１のパルス幅を変化させることにより調整される。定電流回路４１は、パルス幅データＷＤ１が変化しない場合、駆動電流Ｊ１のパルス幅発光素子グループＬＥＤ１の輝度を高精度に保持するため、例えばカレントミラー回路のように、所定の大きさの駆動電流Ｊ１を高精度で維持するように構成される。スイッチ素子４０は、例えばパワーＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）トランジスタなどで形成される。なお、電流駆動回路５Ｑ１は、駆動電流Ｊ１のパルス高さが変化することにより、発光素子グループＬＥＤ１の輝度を変化させてもよい。
【００６５】
図９Ｂは、電流駆動部１５の動作例を示す波形図である。横方向は時間ｔの経過を示す。駆動電流Ｊ１〜Ｊ４は、フレーム期間ＴＦごとに図６の選択信号ＴＲ１〜ＴＲ４にそれぞれ同期して、所定のパルス高さで発光素子部２０へ供給される。
【００６６】
上述した構成により、コントローラ１で生成される割り当てデータＥＤ１〜ＥＤｎにより、発光素子グループＬＥＤ１〜ＬＥＤｎを駆動する各駆動チャンネルに対して、コントローラ１で生成されるフレームタイミング信号ＥＮ１〜ＥＮｍを分配することができる。これにより、各駆動チャンネルを複数のグループに分けて任意のタイミングで駆動することが可能になる。その結果、１つの発光素子駆動装置１０で複数の水平ライングループＬＧにまたがる発光素子部２０を駆動することが可能になり、全画面で使用する発光素子駆動装置１０を効率的に使用することができる。
【００６７】
例えば、図３Ａに示すように４つの駆動チャンネルを用いて調光領域Ｄ０３１〜Ｄ０３４を照射する場合、発光素子グループＬＥＤ１を駆動する駆動チャンネルに対して、図６に示すように水平ライングループＬＧ１に対応するフレームタイミング信号ＥＮ１を割り当てる。さらに、各発光素子グループＬＥＤ２、ＬＥＤ３、ＬＥＤ４を駆動する駆動チャンネルに対して、水平ライングループＬＧ２に対応するフレームタイミング信号ＥＮ２を割り当てる。これにより、調光領域Ｄ０３１を水平ライングループＬＧ１のタイミングで、および調光領域Ｄ０３２〜Ｄ０３４を水平ライングループＬＧ２のタイミングで調光させることが可能になり、２つの水平ライングループＬＧにまたがる調光領域Ｄ０３１〜Ｄ０３４が、１つの発光素子駆動装置１０で調光可能となる。
【００６８】
なお、１個の発光素子駆動装置１０は、例えば４個の発光素子グループＬＥＤ１〜ＬＥＤ４をそれぞれ駆動する４個の駆動チャンネルを有するとした。しかしながら、１個の発光素子駆動装置１０は、例えば８個の駆動チャンネルを有し、４個の発光素子グループＬＥＤ１〜ＬＥＤ４のそれぞれは、２個の駆動チャンネルにより駆動されてもよい。すなわち、各発光素子グループＬＥＤ１〜ＬＥＤｎは、２個以上の駆動チャンネルにより駆動されてもよい。この場合、駆動する発光素子グループが同一である、複数の駆動チャンネルの選択信号に、同一のフレームタイミング信号を割り当てることで、各発光素子グループを複数のグループに分けて任意のタイミングで駆動することが可能になる。このように、１個の発光素子グループを駆動する複数個の電流駆動回路（すなわち複数系統の駆動チャンネル）を設けることにより、駆動電流Ｊ１を増加させ、駆動能力を高めることができる。
【００６９】
このように、実施の形態１の発光素子駆動装置１０によれば、選択回路３Ｑ１は、入力映像信号ＶＳのフレーム周期ＴＦを有するタイミング信号であって、互いに１水平走査グループ期間ＴＨＧだけ時間差を有する２系統のフレームタイミング信号ＥＮ１、ＥＮ２のうちいずれか一方を選択する。さらに、選択回路３Ｑ２は、２系統のフレームタイミング信号ＥＮ１、ＥＮ２のうち他方を選択する。
【００７０】
各選択回路３Ｑ１、３Ｑ２を上述したように構成することにより、発光素子駆動装置１０は、発光素子グループＬＥＤ１、ＬＥＤ２によりそれぞれ照射される２個の調光領域Ｄを調光するタイミングを、互いに１水平走査グループ期間ＴＨＧだけ変えることができる。これにより、１個の発光素子駆動装置１０に対応する調光領域グループが、少なくとも２つの水平ライングループＬＧにまたがることができる。このため、複数個の調光領域グループは、１つの表示画面において、余りのないように詰めて配置することができる（図３Ａ〜図３Ｃに示す）。その結果、調光領域の数が異なる種々の液晶ＴＶに対して、特定の駆動チャンネル数を有する発光素子駆動装置１０を効率的に使用することができ、発光素子駆動装置の数を削減することが可能となる。さらに、これらの種々の液晶ＴＶに対して個別設計を必要としないため、開発コストを削減することが可能となる。
【００７１】
（実施の形態２）
図１０は、発光素子駆動装置１０Ａの構成例を示すブロック図である。
【００７２】
図１０Ａの発光素子駆動装置１０Ａが図１の発光素子駆動装置１０と異なる点は、レジスタ部１２Ａがレジスタ部１２から部分的に変更されている点、およびフレームタイミング信号生成部１６Ａが追加されている点である。さらに、コントローラ１Ａが、コントローラ１から部分的に変更されている。実施の形態２におけるこのような変更点以外の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００７３】
コントローラ１Ａは、フレームタイミング信号生成部１６を含まない。コントローラ１Ａは、入力映像信号ＶＳに基づいて制御信号Ｓ１Ａを生成する。制御信号Ｓ１Ａは、フレームタイミング基準信号ＲＴＲ、マスタークロック信号ＭＣＬＫ、シリアルデータＳＤＡＴ、シリアルクロックＳＣＬＫ、およびラッチクロックＬＡＴを含む。制御信号Ｓ１Ａは、フレームタイミング信号ＥＮ１〜ＥＮｍの代わりにフレームタイミング基準信号ＲＴＲを含む。シリアルデータＳＤＡＴは、パルス幅データＷＤ１〜ＷＤｎおよび割り当てデータＥＤ１〜ＥＤｎの他に、遅延データＤＤ１、ＤＤ２、・・・、ＤＤｍを含む。
【００７４】
コントローラ１Ａは、入力映像信号ＶＳからフレーム周期ＴＦを抽出し、フレーム周期ＴＦを表すフレームタイミング基準信号ＲＴＲを生成する。遅延データＤＤ１〜ＤＤｍは、図２Ｂに示す調光走査タイミングＤＴにおいて、所定時点からの遅延を表すデータである。典型的には、遅延データＤＤ１〜ＤＤｍは、それぞれ０、（１／ｍ）×ＮＰＷＭ、（２／ｍ）×ＮＰＷＭ、・・・、（（ｍ−１）／ｍ）×ＮＰＷＭとなる。コントローラ１Ａは、入力映像信号ＶＳに基づいて遅延データＤＤ１〜ＤＤｍを生成してもよいし、入力映像信号ＶＳとは無関係に設定してもよい。例えば、コントローラ１Ａは、入力映像信号ＶＳの映像方式に基づいて、遅延データＤＤ１〜ＤＤｍを変化させてもよい。
【００７５】
シリアルインターフェース部１１は、シリアルデータＳＤＡＴをシリアルクロックＳＣＬＫに同期して入力し、ラッチクロックＬＡＴでワード単位にパラレルデータＰＤＡＴに変換する。レジスタ部１２Ａは、レジスタ１２ａ、１２ｂの他に、レジスタ１２ｃを含む。レジスタ部１２Ａは、パラレルデータＰＤＡＴを記憶するとともに出力する。このとき、レジスタ１２ｃは、パラレルデータ形式の遅延データＤＤ１〜ＤＤｍを記憶するとともに出力する。
【００７６】
フレームタイミング信号生成部１６Ａは、フレームタイミング基準信号ＲＴＲ、マスタークロック信号ＭＣＬＫ、およびレジスタ１２ｃからの遅延データＤＤ１〜ＤＤｍに基づいて、フレームタイミング信号ＥＮ１〜ＥＮｍを生成する。
【００７７】
図１１は、フレームタイミング信号生成部１６Ａの構成例を示すブロック図である。フレームタイミング信号生成部１６Ａは、カウンタ５０、および一致回路６Ｑ１、６Ｑ２、・・・、６Ｑｍを含む。カウンタ５０は、クロック入力端子ＣＬＫにマスタークロック信号ＭＣＬＫを受け、クリア入力端子ＣＬＥＡＲにフレームタイミング基準信号ＲＴＲを受け、データ出力端子ＯＵＴＰＵＴからカウンタ出力信号ＣＴを出力する。カウンタ５０は、フレームタイミング基準信号ＲＴＲによりクリアされた時点からマスタークロック信号ＭＣＬＫをカウントし、カウント値の時間経過を表すカウンタ出力信号ＣＴを生成する。一致回路６Ｑ１は、カウンタ出力信号ＣＴを遅延データＤＤ１と比較し、一致する場合にフレームタイミング信号ＥＮ１をハイレベルにし、一致しない場合にフレームタイミング信号ＥＮ１をローレベルにする。同様に、一致回路６Ｑｋは、カウンタ出力信号ＣＴを遅延データＤＤｋと比較し、一致する場合にフレームタイミング信号ＥＮｋをハイレベルにし、一致しない場合にフレームタイミング信号ＥＮｋをローレベルにする（ｋ＝２〜ｍ）。
【００７８】
図１２は、フレームタイミング信号生成部１６Ａの動作例を示す波形図である。横方向は時間ｔの経過を示す。図１２では、カウンタ５０は、１２ビット以上のアップカウンタとし、遅延データＤＤ１〜ＤＤｍのビット幅は１２ビットとしている。
【００７９】
図１２において、フレームタイミング基準信号ＲＴＲがハイレベルになった時点で、カウンタ出力信号ＣＴは０となり、続いてマスタークロック信号ＭＣＬＫに同期して、カウンタ出力信号ＣＴは０から１つずつ繰り上がる。例えば遅延データＤＤ１、ＤＤ２、ＤＤ３は、それぞれ０、１０２４、２０４８に設定される。カウンタ出力信号ＣＴが遅延データＤＤ１〜ＤＤ３に順次一致するごとに、それぞれフレームタイミング信号ＥＮ１〜ＥＮ３は順次ハイレベルとなり、その他の一致していない期間では、フレームタイミング信号ＥＮ１〜ＥＮ３はローレベルを維持する。フレームタイミング基準信号ＲＴＲがハイレベルになった時点から、４０９６発のマスタークロック信号ＭＣＬＫに対応するフレーム周期ＴＦ（＝４０９６×Ｔｃｌｋ）後に、フレームタイミング基準信号ＲＴＲは再びハイレベルとなる。このとき、カウンタ出力信号ＣＴは０に戻り、以降、上述した動作が繰り返される。
【００８０】
ここで、ＤＤ２−ＤＤ１＝ＤＤ３−ＤＤ２＝ＴＦ／（Ｔｃｌｋ×ｍ）のように設定すれば、図１２のフレームタイミング信号ＥＮ１〜ＥＮ３は、図６に示す１水平走査グループ期間ＴＨＧずつ順繰りに遅延したフレームタイミング信号ＥＮ１〜ＥＮ３にそれぞれ一致する。
【００８１】
このように、実施の形態２の発光素子駆動装置１０Ａによれば、発光素子駆動装置１０Ａは、さらにフレームタイミング信号生成部１６Ａを含む。フレームタイミング信号生成部１６Ａは、フレーム周期ＴＦを有するフレームタイミング基準信号ＲＴＲ、および遅延データＤＤ１〜ＤＤｍに基づいて、フレームタイミング信号ＥＮ１〜ＥＮｍを生成することができる。フレームタイミング信号ＥＮ１〜ＥＮｍは、それぞれ遅延データＤＤ１〜ＤＤｍに対応する期間だけ、フレームタイミング基準信号ＲＴＲを遅延した信号となる。
【００８２】
このように構成することにより、コントローラ１が生成する制御信号Ｓ１Ａの系統数を削減することができ、コントローラ１の構成を簡素化することができる。
【００８３】
なお、フレームタイミング信号生成部１６Ａは、カウンタ５０および一致回路６Ｑ１〜６Ｑｍで構成されるとしたが、本発明はこれに限定されるものではなく、他の構成でも同様の機能を有することは可能である。
【００８４】
（実施の形態３）
図１３は、発光素子駆動装置１０Ｂの構成例を示すブロック図である。
【００８５】
図１３の発光素子駆動装置１０Ｂが図１の発光素子駆動装置１０と異なる点は、レジスタ部１２Ｂがレジスタ部１２から部分的に変更されている点、および分配部１３Ｂが分配部１３から変更されている点である。実施の形態３におけるこのような変更点以外の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００８６】
レジスタ部１２Ｂは、レジスタ１２ａだけを含み、レジスタ１２ｂを含まない。
【００８７】
分配部１３Ｂは、ｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍをｎ系統に分配し、ｎ系統の選択信号ＴＲ１〜ＴＲｎを生成する。分配部１３Ｂは、レジスタ部１２Ｂから割り当てデータを受けない。分配部１３Ｂは、選択回路３ＢＱ１、３ＢＱ２、・・・、３ＢＱｎを含む。選択回路３ＢＱ１〜３ＢＱｎは、所定の接続関係に基づいて、ｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍのうちいずれか１つを選択し、選択された信号を表す選択信号ＴＲ１〜ＴＲｎをそれぞれ生成する。パルス信号生成回路４Ｑ１〜４Ｑｎがそれぞれ選択信号ＴＲ１〜ＴＲｎを受けるｎ個の各入力経路（または入力端子）は、コントローラ１がフレームタイミング信号ＥＮ１〜ＥＮｍを出力するｍ個の出力経路（または出力端子）のうちいずれか１つと、分配部１３Ｂにおいて所定の接続関係に基づいて固定的に接続される。
【００８８】
すなわち、分配部１３Ｂは、コントローラ１がフレームタイミング信号ＥＮ１〜ＥＮｍを出力するｍ個の出力経路と、パルス信号生成回路４Ｑ１〜４Ｑｎがそれぞれ選択信号ＴＲ１〜ＴＲｎを受けるｎ個の各入力経路とを、所定の接続関係に基づいて固定的に接続する回路を表す。例えば、分配部１３Ｂは、所定の関係で接続された配線網であり、トランジスタなどの能動素子を含まなくてもよい。例えば、分配部１３Ｂは、図７のパルス信号生成部１４においてカウンタ３０のロード入力端子ＬＯＡＤが、プリント基板上で、フレームタイミング信号ＥＮ１〜ＥＮｍが出力されるｍ個の出力経路のうちいずれか１つと接続されていることを表してもよい。
【００８９】
分配部１３Ｂを含む発光素子駆動装置１０Ｂが、例えば図４Ａ〜図４Ｃに示される発光素子駆動装置Ｄ０１〜Ｄ１２のうちいずれに一致するかにより、選択信号ＴＲ１〜ＴＲ４とフレームタイミング信号ＥＮ１〜ＥＮ５との関係が求められる。上述した所定の接続関係は、例えば図３Ａ〜図３Ｃに示されるように、各発光素子駆動装置Ｄ０１〜Ｄ１２により駆動される発光素子グループＬＥＤ１〜ＬＥＤ４のバックライトにおける配置に依存して設定される。
【００９０】
図１３では、分配部１３Ｂは、図３Ａの調光領域Ｄ０３１〜Ｄ０３４、および図４Ａの発光素子駆動装置Ｄ０３に対応して構成されている。この場合、選択信号ＴＲ１はフレームタイミング信号ＥＮ１に一致し、各選択信号ＴＲ２〜ＴＲ４はフレームタイミング信号ＥＮ２に一致する。
【００９１】
このように、実施の形態３の発光素子駆動装置１０Ｂによれば、パルス信号生成回路４Ｑ１〜４Ｑｎがそれぞれ選択信号ＴＲ１〜ＴＲｎを受けるｎ個の各入力経路は、コントローラ１がフレームタイミング信号ＥＮ１〜ＥＮｍを出力するｍ個の出力経路のうちいずれか１つと、分配部１３Ｂにおいて所定の接続関係に基づいて固定的に接続される。これにより、選択回路における選択を固定化したい場合に、発光素子駆動装置１０Ｂは有利である。さらに、レジスタ１２ｂが不要となり、選択回路３ＢＱ１〜３ＢＱｎが簡素化されるため、コストを削減することが可能となる。
【００９２】
（実施の形態４）
図１４は、発光素子駆動装置１０Ｃの構成例を示すブロック図である。
【００９３】
図１４の発光素子駆動装置１０Ｃが図１の発光素子駆動装置１０と異なる点は、電流駆動部１５Ｃが電流駆動部１５から部分的に変更されている点、ならびにフィードバック部１８およびパルス幅変調部１７が追加されている点である。さらに、図１４の構成には、昇降圧部２１が追加されている。実施の形態４におけるこのような変更点以外の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００９４】
電流駆動部１５Ｃは、パルス信号Ｐ１〜Ｐｎに基づいてそれぞれ駆動電流Ｊ１、Ｊ２、・・・、Ｊｎを生成する。さらに電流駆動部１５Ｃは、電流経路ＰＪ１〜ＰＪｎにおける検出電圧ＶＤ１、ＶＤ２、・・・、ＶＤｎをそれぞれ出力する。電流駆動部１５Ｃは、電流駆動回路５ＣＱ１、５ＣＱ２、・・・、５ＣＱｎを含む。電流駆動回路５ＣＱ１は、パルス信号Ｐ１に基づいて駆動電流Ｊ１を生成するとともに、電流経路ＰＪ１における検出電圧ＶＤ１を出力する。同様に、電流駆動回路５ＣＱｋは、パルス信号Ｐｋに基づいて駆動電流Ｊｋを生成するとともに、電流経路ＰＪｋにおける検出電圧ＶＤｋを出力する（ｋ＝２〜ｎ）。
【００９５】
図１５は、発光素子駆動装置１０Ｃの構成例を示す詳細なブロック図である。フィードバック部１８は、エラーアンプ１８ａおよび最小値検出回路１８ｂを含む。最小値検出回路１８ｂは、パルス信号Ｐ１〜Ｐｎがハイレベルのときの検出電圧ＶＤ１〜ＶＤｎをそれぞれ抽出（または標本化）し、抽出（または標本化）された検出電圧のうち、最小となる電圧を表す最小検出電圧Ｖｍｉｎを生成する。
【００９６】
換言すれば、最小値検出回路１８ｂは、パルス信号がハイレベルとなる検出電圧のうち、最小となる電圧を表す最小検出電圧Ｖｍｉｎを生成する。さらに、最小値検出回路１８ｂは、パルス信号Ｐ１〜Ｐｎがハイレベルのときの検出電圧ＶＤ１〜ＶＤｎをそれぞれ保持する。最小値検出回路１８ｂは、パルス信号Ｐ１〜Ｐｎがすべてローレベルのとき、直前に保持された検出電圧のうち、最小となる電圧を表す最小検出電圧Ｖｍｉｎを生成する。これにより、最小値検出回路１８ｂは、電流駆動回路５ＣＱ１〜５ＣＱｎのすべてがオフ状態のときであっても、オン状態の検出電圧を利用することができる。
【００９７】
基準電源Ｅｒｅｆは、基準電圧Ｖｒｅｆを発生させる。エラーアンプ１８ａは、最小検出電圧Ｖｍｉｎを反転入力端子に受けるとともに、基準電圧Ｖｒｅｆを非反転入力端子に受け、基準電圧Ｖｒｅｆから最小検出電圧Ｖｍｉｎを差し引いた電圧を増幅することにより、エラー信号Ｓ１８を生成する。最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも大きくなるにつれて、エラー信号Ｓ１８は小さくなり、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも小さくなるにつれて、エラー信号Ｓ１８は大きくなる。
【００９８】
パルス幅変調部１７は、パルス幅変調回路１７ａおよびプリドライブ回路１７ｂを含む。パルス幅変調回路１７ａは、エラー信号Ｓ１８を、例えば、所定のパルス幅変調周波数を有する三角波繰り返し電圧と比較し、エラー信号Ｓ１８が三角波繰り返し電圧以上の場合にハイレベルとなる、パルス幅変調された比較結果信号Ｓ１７ａを生成する。プリドライブ回路１７ｂは、比較結果信号Ｓ１７ａを増幅することにより、パルス幅変調信号Ｓ１７を生成する。エラー信号Ｓ１８が大きくなるにつれて、パルス幅変調信号Ｓ１７のハイレベルの期間は長くなり、エラー信号Ｓ１８が小さくなるにつれて、パルス幅変調信号Ｓ１７のハイレベルの期間は短くなる。
【００９９】
昇降圧部２１は、コイル２１ａ、スイッチ２１ｂ、キャパシタ２１ｃ、およびダイオード２１ｄを含む。コイル２１ａの一端は電圧源ＥＩＮに接続され、同他端はスイッチ２１ｂの一端およびダイオード２１ｄのアノードに接続される。スイッチ２１ｂの他端は接地され、同制御端子にはパルス幅変調信号Ｓ１７が入力される。ダイオード２１ｄのカソードは、キャパシタ２１ｃの一端および電圧経路ＰＶに接続され、キャパシタ２１ｃの他端は接地される。スイッチ２１は、パワートランジスタなどのスイッチング素子で形成されてもよい。
【０１００】
電圧源ＥＩＮは、所定電圧ＶＩＮを発生させる。スイッチ２１ｂは、パルス幅変調信号Ｓ１７を制御端子に受け、パルス幅変調信号Ｓ１７によりオン／オフされる。コイル２１ａは、スイッチ２１ｂのオン動作およびオフ動作により、電圧源ＥＩＮからの電力を、それぞれ充電および放電する。ダイオード２１ｄは、充電時に電圧経路ＰＶからの逆流を防止し、放電時に放電された電力を順方向に通過させる。キャパシタ２１ｃは、通過した電力を充電し、電圧経路ＰＶに平滑化された大略直流の駆動電圧ＶＣＣを生成する。
【０１０１】
このように、昇降圧部２１は、所定電圧ＶＩＮを駆動電圧ＶＣＣに変換し、電圧経路ＰＶを介して発光素子グループＬＥＤ１〜ＬＥＤｎへ供給するとともに、パルス幅変調信号Ｓ１７に基づいて、駆動電圧ＶＣＣを調整する。昇降圧部２１は、所定電圧ＶＩＮよりも大きい駆動電圧ＶＣＣを生成する昇圧回路となっている。
【０１０２】
フィードバック部１８、パルス幅変調部１７、および昇降圧部２１は、駆動電圧生成部６０を構成する。フィードバック部１８およびパルス幅変調部１７は、昇降圧制御部を構成する。すなわち、駆動電圧生成部６０は、昇降圧制御部および昇降圧部２１を含む。
【０１０３】
パルス幅変調信号Ｓ１７のハイレベルの期間が長くなるにつれて、スイッチ２１ｂのオン期間が長くなるから、コイル２１ａの充電期間は長くなり、その結果、駆動電圧ＶＣＣは大きくなる。駆動電圧ＶＣＣが大きくなると、検出電圧ＶＤ１〜ＶＤｎも大きくなる。反対に、パルス幅変調信号Ｓ１７のハイレベルの期間が短くなるにつれて、スイッチ２１ｂのオン期間が短くなるから、コイル２１ａの充電期間は短くなり、その結果、駆動電圧ＶＣＣは小さくなる。駆動電圧ＶＣＣが小さくなると、検出電圧ＶＤ１〜ＶＤｎも小さくなる。昇降圧部２１は、パルス幅変調信号Ｓ１７のハイレベルの期間、すなわちパルス幅変調信号Ｓ１７のパルス幅に大略比例する駆動電圧ＶＣＣを生成する。
【０１０４】
上述したフィードバック部１８およびパルス幅変調部１７の動作も考慮すると、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも小さくなるにつれて、駆動電圧ＶＣＣは大きくなるので、検出電圧ＶＤ１〜ＶＤｎも大きくなり、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも小さくなることは抑制される。反対に、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも大きくなるにつれて、駆動電圧ＶＣＣは小さくなるので、検出電圧ＶＤ１〜ＶＤｎも小さくなり、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも大きくなることは抑制される。
【０１０５】
このように、駆動電圧生成部６０は、検出電圧ＶＤ１〜ＶＤｎのうち、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆに大略等しくなるように、駆動電圧ＶＣＣを調整する。基準電圧Ｖｒｅｆを、電流駆動回路５Ｑ１〜５Ｑｎ（または定電流回路４１）が動作可能な最小の電圧に設定すれば、電流駆動回路５ＣＱ１〜５ＣＱｎの動作電圧を確保するとともに、電流駆動回路５ＣＱ１〜５ＣＱｎの消費電力を最小限にすることができる。
【０１０６】
このように、実施の形態４の発光素子駆動装置１０Ｃによれば、発光素子駆動装置１０Ｃは、昇降圧制御部を含み、昇降圧部２１を介して駆動電圧ＶＣＣを調整する。これにより、発光素子駆動装置１０Ｃは、電流駆動回路５ＣＱ１〜５ＣＱｎの動作電圧を確保するとともに、電流駆動回路５ＣＱ１〜５ＣＱｎの消費電力を最小限にすることができる。
【０１０７】
なお、昇降圧部２１は昇圧回路で構成されたが、降圧回路または昇降圧回路であってもよい。
【０１０８】
（実施の形態のまとめ）
本発明の発光素子駆動装置によれば、２つの選択回路のうち一方の選択回路は、入力映像信号のフレーム周期を有するタイミング信号であって、互いに１水平走査グループ期間だけ時間差を有する２系統のフレームタイミング信号のうちいずれか一方を選択する。さらに、他方の選択回路は、２系統のフレームタイミング信号のうち他方を選択する。
【０１０９】
各選択回路を上述したように構成することにより、発光素子駆動装置は、２個の発光素子グループによりそれぞれ照射される２個の調光領域を調光するタイミングを、互いに１水平走査グループ期間だけ変えることができる。これにより、１個の発光素子駆動装置に対応する調光領域グループが、少なくとも２つの水平ライングループにまたがることができる。このため、複数個の調光領域グループは、１つの表示画面において、余りのないように詰めて配置することができる。その結果、調光領域の数が異なる種々の液晶ＴＶに対して、特定の駆動チャンネル数を有する発光素子駆動装置を効率的に使用することができ、発光素子駆動装置の数を削減することが可能となる。さらに、これらの種々の液晶ＴＶに対して個別設計を必要としないため、開発コストを削減することが可能となる。
【０１１０】
以上において、記述された数字は、本発明を具体的に説明するために例示したものであり、本発明は例示された数字に限定されない。さらに、ハイレベル／ローレベルにより表される論理レベルは、本発明を具体的に説明するために例示したものであり、論理回路の構成を変更すれば、例示された論理レベルとは異なる論理レベルの組み合わせにより、同等な結果を得ることが可能である。また、ＦＰＧＡを含むハードウェアによって構成された構成要素は、ソフトウェアによっても構成可能であり、ソフトウェアによって構成された構成要素は、ハードウェアによっても構成可能である。さらに、上述した実施形態におけるすべての構成要素のうち、いくつかを上述した実施形態とは異なる組み合わせで再構成することにより、異なる組み合わせの効果を奏することが可能である。
【０１１１】
以上、実施形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。
【産業上の利用可能性】
【０１１２】
本発明は、発光素子駆動装置に利用できる。
【符号の説明】
【０１１３】
１、１Ａ、１Ｚ  コントローラ
１０、１０Ａ、１０Ｂ、１０Ｃ、Ｄ０１〜Ｄ１２  発光素子駆動装置
１１  シリアルインターフェース部
１２、１２Ａ、１２Ｂ  レジスタ部
１２ａ、１２ｂ、１２ｃ  レジスタ
１３、１３Ｂ  分配部
１４  パルス信号生成部
１５、１５Ｃ  電流駆動部
１６、１６Ａ  フレームタイミング信号生成部
１７  パルス幅変調部
１７ａ  パルス幅変調回路
１７ｂ  プリドライブ回路
１８  フィードバック部
１８ａ  エラーアンプ
１８ｂ  最小値検出回路
２０、Ｌ０１〜Ｌ１２  発光素子部
２１  昇降圧部
３０、５０  カウンタ
３１  カウンタ値検出回路
３２  論理回路
３Ｑ１〜３Ｑｎ、３ＢＱ１〜３ＢＱｎ  選択回路
４０  スイッチ素子
４１  定電流回路
４Ｑ１〜４Ｑｎ  パルス信号生成回路
５Ｑ１〜５Ｑｎ、５ＣＱ１〜５ＣＱｎ  電流駆動回路
６Ｑ１〜６Ｑｍ  一致回路
６０  駆動電圧生成部
ＤＤ１〜ＤＤｍ  遅延データ
ＥＤ１〜ＥＤｎ  割り当てデータ
ＥＮ１〜ＥＮｍ  フレームタイミング信号
Ｊ１〜Ｊｎ、ＪＺ  駆動電流
ＬＡＴ  ラッチクロック
ＬＥＤ１〜ＬＥＤｎ  発光素子グループ
ＭＣＬＫ  マスタークロック信号
Ｐ１〜Ｐｎ  パルス信号
ＰＤＡＴ  パラレルデータ
ＰＶ  電圧経路
ＲＴＲ  フレームタイミング基準信号
Ｓ１、Ｓ１Ａ、Ｓ１Ｚ  制御信号
ＳＣＬＫ  シリアルクロック
ＳＤＡＴ  シリアルデータ
ＴＦ  フレーム周期
ＴＲ１〜ＴＲｎ  選択信号
ＶＣＣ  駆動電圧
ＶＳ  入力映像信号
ＷＤ１〜ＷＤｎ  パルス幅データ
【図１】
2011107259.tif 000003
【図２Ａ】
2011107259.tif 000004
【図２Ｂ】
2011107259.tif 000005
【図２Ｃ】
2011107259.tif 000006
【図３Ａ】
2011107259.tif 000007
【図３Ｂ】
2011107259.tif 000008
【図３Ｃ】
2011107259.tif 000009
【図４Ａ】
2011107259.tif 000010
【図４Ｂ】
2011107259.tif 000011
【図４Ｃ】
2011107259.tif 000012
【図５】
2011107259.tif 000013
【図６】
2011107259.tif 000014
【図７】
2011107259.tif 000015
【図８】
2011107259.tif 000016
【図９Ａ】
2011107259.tif 000017
【図９Ｂ】
2011107259.tif 000018
【図１０】
2011107259.tif 000019
【図１１】
2011107259.tif 000020
【図１２】
2011107259.tif 000021
【図１３】
2011107259.tif 000022
【図１４】
2011107259.tif 000023
【図１５】
2011107259.tif 000024
【手続補正書】
【提出日】平成21年11月24日(2009.11.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子駆動装置に関し、さらに詳しくはＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ：発光ダイオード）を駆動するチャンネルを複数有するＬＥＤ駆動装置に関する。
【背景技術】
【０００２】
近年、ＬＥＤは、照明用および液晶ＴＶ（テレビ）のバックライト用等の様々な機器で広く使用されている。ＬＥＤの輝度を調節する駆動技術には、パルス幅変調（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）が、一般的に利用されている。
【０００３】
一方、液晶ＴＶにおける表示画像の高画質化を実現する技術として、ローカルディミング（Ｌｏｃａｌ  Ｄｉｍｍｉｎｇ）と呼ばれるバックライト駆動技術が用いられている。ローカルディミングとは、液晶ＴＶの画面を複数の領域（調光領域と呼ばれる）に分割し、各調光領域において液晶ＴＶの表示画像に合わせてバックライトをＰＷＭにより個別に調光制御する技術である。表示画像の明るい領域では明るく、暗い領域では暗くすることで、高コントラストの画像表示を実現することができる。
【０００４】
ローカルディミングでは、各調光領域で調光制御が必要になるため、ＬＥＤを駆動する複数の駆動チャンネルを内蔵したＬＥＤ駆動装置が複数用いられることが多い。これらのＬＥＤ駆動装置の各駆動チャンネルは、独立したＰＷＭ駆動により互いに異なるデューティ比を有するデューティパルスで調光させることが可能になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２６２９６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＬＥＤ駆動装置を用いてローカルディミングを実現する場合、次のような課題があった。
【０００７】
液晶ＴＶの画面は、液晶パネルにおける液晶画素単位の透過／遮蔽制御（液晶制御と呼ばれる）と、バックライトにおける調光領域単位の調光制御との両制御により、表示される。液晶パネルでは、表示画面は、横方向に多数の液晶画素および縦方向に多数の水平ラインを含む。一方、バックライトでは、１個の調光領域は、横方向に連続するＭｐ個（Ｍｐは２以上の整数）の液晶画素を含む液晶画素グループ、および縦方向に連続するＮｐ本（Ｎｐは２以上の整数）の水平ラインを含む水平ライングループで特定される。例えば、表示画面が、横方向に９個の液晶画素グループおよび縦方向に５個の水平ライングループで構成される場合、表示画面は９×５＝４５個の調光領域を含むことになる。この場合、表示画面は、（Ｍｐ×９）×（Ｎｐ×５）個の液晶画素を含む。
【０００８】
液晶制御は、１フレーム期間におけるプログレッシブ走査により、（Ｎｐ×５）本の水平ラインの最上位ラインから最下位ラインまで、１水平ライン単位で１水平走査期間ごとに行われる。一方、調光制御は、このような液晶制御のタイミングに同期して、５個の水平ライングループの最上位グループから最下位グループまで、１水平ライングループ単位で（１水平走査期間×Ｎｐ）ごとに行われる。
【０００９】
１個の調光領域は、複数のＬＥＤを含む１個のＬＥＤグループにより照射される。１個のＬＥＤ駆動装置は、例えば４個のＬＥＤグループをそれぞれ駆動する４個の駆動チャンネルを有する。表示画面における上述した４５個の調光領域を照射するためには、水平ライングループごとに整数のＬＥＤ駆動装置を割り当てる必要がある。その結果、１水平ライングループ当たり３個のＬＥＤ駆動装置が必要となり、全表示画面で３×５＝１５個のＬＥＤ駆動装置が必要となっていた。この場合、１水平ライングループ当たり３個、全表示画面で１５個の駆動チャンネルが、実装されながら使用されずに無駄になっており、その結果、必要なＬＥＤ駆動装置（発光素子駆動装置）の数も多くなっていた。
【００１０】
本発明の発光素子駆動装置は、上述した従来の課題を解決するもので、発光素子を駆動するために必要な発光素子駆動装置の数を削減することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決するために、本発明に係る発光素子駆動装置は、発光素子をパルス幅変調駆動により通電するための電流駆動回路を複数備えており、前記複数の電流駆動回路を駆動させるためのパルス信号を作成するパルス信号生成部と、各電流駆動回路に対し複数のフレームタイミング信号を選択して出力する分配部を有する構成としている。
【００１２】
これにより、複数のフレームタイミング信号を各駆動チャンネルに分配して、駆動タイミングの異なるパルス信号を生成し、電流駆動回路を駆動させることで、発光素子を駆動する電流駆動回路を少なくとも２つのグループに分けることが可能で、かつ、前記各グループの通電開始を任意のタイミングで駆動させるが可能となる。
【発明の効果】
【００１３】
本発明の発光素子駆動装置によれば、液晶表示などでローカルディミングを利用する場合、すなわち、バックライト領域を分割した状態で液晶表示などの画面表示の走査に追従して調光を行う場合に、１つの発光素子駆動装置で複数の水平ライングループにまたがるバックライトを駆動することが可能になる。これにより、バックライト分割画素グループ数が異なる各種のＴＶセットにおいても、特定のチャンネル数を備えた発光素子駆動装置を効率的に使用することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１における発光素子駆動装置の構成例を示すブロック図である。
【図２Ａ】液晶ＴＶの表示画面を示す模式図である。
【図２Ｂ】液晶ＴＶにおけるフレームごとの走査タイミングを示す模式図である。
【図２Ｃ】本発明の実施の形態１における発光素子駆動装置を複数個含む構成例を示すブロック図である。
【図３Ａ】本発明の実施の形態１における発光素子駆動装置の調光領域グループの一割り当て例を示す模式図である。
【図３Ｂ】本発明の実施の形態１における発光素子駆動装置の調光領域グループの別の割り当て例を示す模式図である。
【図３Ｃ】本発明の実施の形態１における発光素子駆動装置の調光領域グループのさらに別の割り当て例を示す模式図である。
【図４Ａ】本発明の実施の形態１における発光素子駆動装置の分配部の動作例を示す関係図である。
【図４Ｂ】本発明の実施の形態１における発光素子駆動装置の分配部の別の動作例を示す関係図である。
【図４Ｃ】本発明の実施の形態１における発光素子駆動装置の分配部のさらに別の動作例を示す関係図である。
【図５】本発明の実施の形態１における発光素子駆動装置の分配部の構成例を示すブロック図である。
【図６】本発明の実施の形態１における発光素子駆動装置の分配部の動作例を示すタイミングチャートである。
【図７】本発明の実施の形態１における発光素子駆動装置のパルス信号生成部の構成例を示すブロック図である。
【図８】本発明の実施の形態１における発光素子駆動装置のパルス信号生成部の動作例を示す波形図である。
【図９Ａ】本発明の実施の形態１における発光素子駆動装置の電流駆動部の構成例を示すブロック図である。
【図９Ｂ】本発明の実施の形態１における発光素子駆動装置の電流駆動部の動作例を示す波形図である。
【図１０】本発明の実施の形態２における発光素子駆動装置の構成例を示すブロック図である。
【図１１】本発明の実施の形態２における発光素子駆動装置のフレームタイミング信号生成部の構成例を示すブロック図である。
【図１２】本発明の実施の形態２における発光素子駆動装置のフレームタイミング信号生成部の動作例を示す波形図である。
【図１３】本発明の実施の形態３における発光素子駆動装置の構成例を示すブロック図である。
【図１４】本発明の実施の形態４における発光素子駆動装置の構成例を示すブロック図である。
【図１５】本発明の実施の形態４における発光素子駆動装置の構成例を示す詳細なブロック図である。
【発明を実施するための形態】
【００１５】
以下、本発明を実施するための形態に関するいくつかの例について、図面を参照しながら説明する。図面において、実質的に同一の構成、動作、および効果を表す要素には、同一の符号を付す。符号Ａ１、Ａ２、・・・、Ａｎは、Ａ１からＡｎまで、末尾の数詞が１ずつ繰り上がる符号を表し、Ａ１〜Ａｎ、またはＡｉ（ｉ＝１〜ｎ）のようにも記される。図面上の符号は、符号で示される信号の大きさを表す変数値として、式上でも用いられる。
【００１６】
（実施の形態１）
図１は、発光素子駆動装置の構成例を示すブロック図である。
【００１７】
発光素子駆動装置１０は、シリアルインターフェース部１１、レジスタ部１２、分配部１３、パルス信号生成部１４、および電流駆動部１５を含む。図１の構成は、発光素子駆動装置１０の他に、コントローラ１および発光素子部２０を含む。発光素子駆動装置１０は、コントローラ１から制御信号Ｓ１を受け、駆動電流Ｊ１、Ｊ２、・・・、Ｊｎ（ｎは２以上の整数）を生成し、生成された駆動電流Ｊ１〜Ｊｎをそれぞれ電流経路ＰＪ１、ＰＪ２、・・・、ＰＪｎを介して発光素子部２０へ供給する（各駆動電流Ｊ１〜Ｊｎの矢印は、電流の向きを示す）。液晶ＴＶ（テレビ）は、液晶パネルおよびバックライトを含む。バックライトは、発光素子部２０を含む。
【００１８】
発光素子部２０は、ｎ個の発光素子グループＬＥＤ１、ＬＥＤ２、・・・、ＬＥＤｎを含む。各発光素子グループＬＥＤ１〜ＬＥＤｎは、１つ以上の発光素子を含む。発光素子は、例えばＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ：発光ダイオード）である。各発光素子グループＬＥＤ１〜ＬＥＤｎの一端はアノード端、同他端はカソード端と呼ばれる。ｎ個の発光素子グループＬＥＤ１〜ＬＥＤｎのアノード端は、電圧経路ＰＶを介して電圧源ＥＣＣに共通に接続され、同カソード端は、ｎ個の電流経路ＰＪ１〜ＰＪｎにそれぞれ接続される。各発光素子グループＬＥＤ１〜ＬＥＤｎに含まれる複数のＬＥＤは、アノードからカソードへの順方向が、アノード端（電圧経路ＰＶ）からカソード端（各電流経路ＰＪ１〜ＰＪｎ）への方向となるように、互いに直列に接続される。
【００１９】
電圧源ＥＣＣは、駆動電圧ＶＣＣを生成し、発光素子グループＬＥＤ１〜ＬＥＤｎを挟んでそれぞれ電流経路ＰＪ１〜ＰＪｎとは反対側の電圧経路ＰＶを介して、駆動電圧ＶＣＣを各発光素子グループＬＥＤ１〜ＬＥＤｎへ供給する。
【００２０】
コントローラ１は、入力映像信号ＶＳに基づいて制御信号Ｓ１を生成する。制御信号Ｓ１は、ｍ系統（ｍは２以上の整数）のフレームタイミング信号ＥＮ１、ＥＮ２、・・・、ＥＮｍ、マスタークロック信号ＭＣＬＫ、シリアルデータＳＤＡＴ、シリアルクロックＳＣＬＫ、およびラッチクロックＬＡＴを含む。シリアルデータＳＤＡＴは、シリアルクロックＳＣＬＫに同期するバイナリデータを表す。シリアルデータＳＤＡＴは、後述されるパルス幅データＷＤ１、ＷＤ２、・・・、ＷＤｎおよび割り当てデータＥＤ１、ＥＤ２、・・・、ＥＤｎを含む。コントローラ１は、パルス幅データＷＤ１〜ＷＤｎを、入力映像信号ＶＳのレベルに基づいて生成する。パルス幅データＷＤ１〜ＷＤｎは、デューティデータとも呼ばれる。一方、コントローラ１は、割り当てデータＥＤ１〜ＥＤｎを、入力映像信号ＶＳとは無関係に、発光素子駆動装置１０により駆動される発光素子部２０のバックライトにおける配置に依存して設定する。例えば割り当てデータＥＤ１〜ＥＤｎは、液晶ＴＶの製造時に初期設定される。
【００２１】
コントローラ１はフレームタイミング信号生成部１６を含み、フレームタイミング信号生成部１６は、入力映像信号ＶＳに基づいてフレームタイミング信号ＥＮ１〜ＥＮｍを生成する。
【００２２】
コントローラ１は、制御信号Ｓ１を生成するプログラムが組み込まれたマイクロコンピュータで構成されてもよい。さらに、コントローラ１は、制御信号Ｓ１を生成する回路が組み込まれた、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ：フィールドプログラマブルゲートアレイ）などのワイヤードロジック回路で構成されてもよい。さらに、コントローラ１は、マイクロコンピュータおよびワイヤードロジック回路の両方で構成されてもよい。
【００２３】
シリアルインターフェース部１１は、シリアルデータＳＤＡＴをシリアルクロックＳＣＬＫに同期して入力し、ラッチクロックＬＡＴでワード単位にパラレルデータＰＤＡＴに変換する。
【００２４】
レジスタ部１２は、レジスタ１２ａおよびレジスタ１２ｂを含む。レジスタ部１２は、パラレルデータＰＤＡＴを記憶するとともに出力する。このとき、レジスタ１２ａは、パラレルデータ形式のパルス幅データＷＤ１〜ＷＤｎを記憶するとともに出力し、レジスタ１２ｂは、パラレルデータ形式の割り当てデータＥＤ１〜ＥＤｎを記憶するとともに出力する。
【００２５】
分配部１３は、レジスタ１２ａからのｎ系統の割り当てデータＥＤ１〜ＥＤｎに基づいて、ｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍをｎ系統に分配し、ｎ系統の選択信号ＴＲ１〜ＴＲｎを生成する。
【００２６】
ここで、入力映像信号ＶＳと、フレームタイミング信号ＥＮ１〜ＥＮｍと、選択信号ＴＲ１〜ＴＲｎとの間の関係について説明する。
【００２７】
図２Ａは、液晶ＴＶの表示画面を示す模式図である。液晶ＴＶの画面は、液晶パネルにおける液晶画素ＰＸの単位の液晶制御と、バックライトにおける調光領域Ｄの単位の調光制御との両制御に基づき、例えば「Ａ」と図示されるように表示される。液晶制御とは、液晶パネルにおけるバックライト光の透過と遮蔽との間の連続的な制御を表す。調光制御とは、選択信号ＴＲ１〜ＴＲｎに基づくパルスタイミング（すなわちパルス位置）、およびパルス幅データＷＤ１〜ＷＤｎに基づくパルス幅の、パルス信号状のバックライト光の制御を表す。なお、液晶制御は、液晶画素内のレッド、グリーン、およびブルーなどの各液晶ドット単位であってもよく、液晶画素ＰＸを液晶ドットに置き換えることにより同様に説明することができる。
【００２８】
液晶画素ＰＸの占める領域は、調光領域Ｄに比べて、縦横とも例えば１／１００（面積では１／１００００）以下であるが、図２Ａでは分かりやすくするために拡大されている。液晶パネルでは、表示画面は、横方向に多数の液晶画素ＰＸおよび縦方向に多数の水平ラインＨＬを含む。一方、バックライトにより照射される表示画面は、横方向に連続するＭ個（Ｍは２以上の整数）の液晶画素ＰＸを含む液晶画素グループＰＧごとに、および縦方向に連続するＮ本（Ｎは２以上の整数）の水平ラインＨＬを含む水平ライングループＬＧごとに区分され、１個の調光領域Ｄが１つの液晶画素グループＰＧおよび１つの水平ライングループＬＧにより特定される。例えば図２Ａに示すように、表示画面が、横方向に９個の液晶画素グループＰＧおよび縦方向に５個の水平ライングループＬＧ１、ＬＧ２、ＬＧ３、ＬＧ４、ＬＧ５で構成される場合、表示画面は９×５＝４５個の調光領域Ｄを含むことになる。この場合、表示画面は、（Ｍ×９）×（Ｎ×５）個の液晶画素ＰＸを含む。数値ＭおよびＮは、入力映像信号ＶＳの映像方式に基づいて変化してもよい。
【００２９】
図２Ｂは、液晶ＴＶにおけるフレームごとの走査タイミングを示す模式図である。縦方向は、図２Ａと同じく５個の水平ライングループＬＧ１〜ＬＧ５を示し、横方向は時間ｔの経過を示す。入力映像信号ＶＳは、表示画面における（Ｎ×５）本の全水平ラインＨＬを順次走査するプログレッシブ走査方式に基づく信号である。入力映像信号ＶＳは、映像信号に関連する各種情報を含んでもよい。フレーム周期ＴＦは、所定の周波数を有する周期的な期間であって、入力映像信号ＶＳが表示画面の全水平ラインＨＬを順次走査するのに要する期間である。フレーム周期ＴＦは、例えば大略６０Ｈｚ、１２０Ｈｚ、１８０Ｈｚなどである。液晶制御は、各フレーム周期ＴＦにおけるプログレッシブ走査により、（Ｎ×５）本の水平ラインＨＬの最上位ラインから最下位ラインへ、１水平ラインＨＬごとに１水平走査期間ＴＨ（＝ＴＦ／（Ｎ×５））ずつ順繰りに遅延したタイミングで、液晶走査タイミングＬＴに示すように行われる。一方、調光制御は、液晶走査タイミングＬＴに同期して、水平ライングループＬＧ１から水平ライングループＬＧ５へ、１水平ライングループＬＧごとに１水平走査グループ期間ＴＨＧ（＝ＴＨ×Ｎ）ずつ順繰りに遅延したタイミングで、調光走査タイミングＤＴに示すように行われる。
【００３０】
１つの液晶走査タイミングＬＴにおける最下位の水平ラインＨＬの液晶制御が終了した後、次の液晶走査タイミングＬＴにおける最上位の水平ラインＨＬの液晶制御が開始される。同様に、１つの調光走査タイミングＤＴにおける水平ライングループＬＧ５の調光制御が終了した後、次の調光走査タイミングＤＴにおける水平ライングループＬＧ１の調光制御が開始される。このように、上述した液晶制御および調光制御は、フレーム周期ＴＦごとの各フレームＦ１、Ｆ２、Ｆ３、Ｆ４、・・・において、順次行われる。その結果、連続する２つの液晶走査タイミングＬＴ間に挟まれた液晶フレームＬＦ（右下がり斜線で示される）、および連続する２つの調光走査タイミングＤＴ間に挟まれた調光フレームＤＦ（右上がり斜線で示される）が形成される。１水平ラインＨＬ内の各液晶画素ＰＸにおける液晶制御は、液晶走査タイミングＬＴにおいて同時に切り替わり、液晶フレームＬＦの間維持される。同様に、１水平ライングループＬＧ内の各調光領域Ｄにおける調光制御は、調光走査タイミングＤＴにおいて同時に切り替わり、調光フレームＤＦの間維持される。図２Ｂでは、調光走査タイミングＤＴは、各水平ライングループＬＧにおける最下位の水平ラインＨＬの液晶走査タイミングＬＴと一致しているが、各水平ライングループＬＧにおけるいずれの水平ラインＨＬの液晶走査タイミングＬＴと一致してもよい。
【００３１】
１個の調光領域Ｄは、発光素子グループＬＥＤ１〜ＬＥＤｎのうちの１個により照射される（この意味で、調光領域Ｄは照射領域とも呼ばれる）。１個の発光素子駆動装置１０は、例えば４個の発光素子グループＬＥＤ１〜ＬＥＤ４をそれぞれ駆動する４個の駆動チャンネルを有する。表示画面における上述した４５個の調光領域Ｄを照射するためには、４５＜４×１２により１２個の発光素子駆動装置１０が必要となる。
【００３２】
基準映像信号は、入力映像信号ＶＳのうちの部分信号であって、各発光素子グループＬＥＤ１〜ＬＥＤｎが照射する調光領域Ｄに対応する部分信号の基準となるレベルを表す。コントローラ１は、このような基準映像信号を生成する。基準映像信号は、部分信号のうちの例えば最大レベルを、入力映像信号ＶＳのダイナミックレンジで除した値である。パルス幅データＷＤ１〜ＷＤｎは、基準映像信号のバイナリデータに相当する。デューティ比が１００％のパルス幅データＷＤ１〜ＷＤｎは、基準映像信号のレベルが入力映像信号ＶＳのダイナミックレンジに一致することを示し、デューティ比が０％のパルス幅データＷＤ１〜ＷＤｎは、基準映像信号のレベルがゼロレベルであることを示す。
【００３３】
図２Ｃは、発光素子駆動装置１０を例えば１２個含む構成例を示すブロック図である。各発光素子駆動装置Ｄ０１、Ｄ０２、・・・、Ｄ１２は発光素子駆動装置１０と同等であり、各発光素子部Ｌ０１、Ｌ０２、・・・、Ｌ１２は発光素子部２０と同等である。発光素子駆動装置Ｄ０１〜Ｄ１２は（ｎ×１２）系統の駆動電流ＪＺを生成し、それぞれ発光素子部Ｌ０１〜Ｌ１２へ供給する（駆動電流ＪＺの矢印は、電流の向きを示す）。図２Ａの表示画面において、１つの発光素子部２０により照射される領域であって、ｎ個の調光領域Ｄを含む領域は、調光領域グループと呼ばれる。各発光素子部Ｌ０１〜Ｌ１２は、図２Ａの表示画面において、別個の調光領域グループを照射する。コントローラ１Ｚはコントローラ１と同様に構成され、制御信号Ｓ１と同様な制御信号Ｓ１Ｚを１２系統生成し、それぞれ発光素子駆動装置Ｄ０１〜Ｄ１２へ供給する。制御信号Ｓ１Ｚが制御信号Ｓ１と異なる点は、制御信号Ｓ１Ｚに含まれるシリアルデータＳＤＡＴが、各発光素子駆動装置Ｄ０１〜Ｄ１２に対応して、別個のデータになっていることである。すなわち、シリアルデータＳＤＡＴに含まれるパルス幅データＷＤ１〜ＷＤｎおよび割り当てデータＥＤ１〜ＥＤｎは、発光素子駆動装置Ｄ０１〜Ｄ１２にそれぞれ対応する発光素子部Ｌ０１〜Ｌ１２により照射される調光領域グループに合わせて、変更される。
【００３４】
図３Ａは、図２Ａと同一の表示画面を示す模式図であり、表示画面における調光領域グループの一割り当て例を示している。調光領域Ｄ０１１、Ｄ０１２、Ｄ０１３、Ｄ０１４は、発光素子駆動装置Ｄ０１が駆動する４個の発光素子グループＬＥＤ１〜ＬＥＤ４によりそれぞれ照射される。調光領域Ｄ０１１、Ｄ０１２、Ｄ０１３、Ｄ０１４で示される領域は、発光素子駆動装置Ｄ０１に対応する調光領域グループである。図３Ａにおけるその他の調光領域グループについても同様である。すなわち、図３Ａに示される表示画面は、発光素子駆動装置Ｄ０１〜Ｄ１２がそれぞれ駆動する発光素子部Ｌ０１〜Ｌ１２により照射される調光領域Ｄ０１１〜Ｄ１２１（１２個の調光領域グループ）で構成される。発光素子駆動装置Ｄ０３に対応する調光領域Ｄ０３１〜Ｄ０３４（斜線で示される）は、２つの水平ライングループＬＧ間にまたがっている。発光素子駆動装置Ｄ０５、Ｄ０７にそれぞれ対応する調光領域Ｄ０５１〜Ｄ０５４、Ｄ０７１〜Ｄ０７４（斜線で示される）についても、同様に２つの水平ライングループＬＧ間にまたがっている。発光素子駆動装置Ｄ１２については、発光素子グループＬＥＤ２〜ＬＥＤ４により照射される３つの調光領域が存在しない。
【００３５】
図３Ａの場合、発光素子駆動装置の数は１２個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の１５個に比べて、削減することができる。さらに、実装されながら使用されずに無駄となっている無効な駆動チャンネル数は、発光素子駆動装置Ｄ１２が駆動する発光素子グループＬＥＤ２〜ＬＥＤ４に対応して３個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の１５個に比べて、削減することができる。
【００３６】
図３Ｂは、調光領域グループの別の割り当て例を示す模式図である。図３Ｂでは、液晶画素グループＰＧは３個であり、表示画面は３×５＝１５個の調光領域Ｄを含んでいる。この場合、発光素子駆動装置Ｄ０１、Ｄ０２、Ｄ０３にそれぞれ対応する調光領域Ｄ０１１〜Ｄ０１４、Ｄ０２１〜Ｄ０２４、Ｄ０３１〜Ｄ０３４（斜線で示される３個の調光領域グループ）は、すべて２つの水平ライングループＬＧ間にまたがっている。発光素子駆動装置Ｄ０４については、発光素子グループＬＥＤ４により照射される１つの調光領域が存在しない。図３Ｂの場合、発光素子駆動装置の数は４個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の５個に比べて、削減することができる。さらに、無効な駆動チャンネル数は、発光素子駆動装置Ｄ０４が駆動する発光素子グループＬＥＤ４に対応して１個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の５個に比べて、削減することができる。
【００３７】
図３Ｃは、調光領域グループのさらに別の割り当て例を示す模式図である。この場合、発光素子駆動装置Ｄ０１、Ｄ０２、Ｄ０３、Ｄ０４、Ｄ０５、Ｄ０６、Ｄ０７、Ｄ０８、Ｄ０９にそれぞれ対応する調光領域Ｄ０１１〜Ｄ０１４、Ｄ０２１〜Ｄ０２４、Ｄ０３１〜Ｄ０３４、Ｄ０４１〜Ｄ０４４、Ｄ０５１〜Ｄ０５４、Ｄ０６１〜Ｄ０６４、Ｄ０７１〜Ｄ０７４、Ｄ０８１〜Ｄ０８４、Ｄ０９１〜Ｄ０９４（斜線で示される９個の調光領域グループ）は、すべて４つの水平ライングループＬＧ間にまたがっている。発光素子駆動装置Ｄ１２については、発光素子グループＬＥＤ２〜ＬＥＤ４により照射される４つの調光領域が存在しない。図３Ｃの場合、発光素子駆動装置の数は１２個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の１５個に比べて、削減することができる。さらに、無効な駆動チャンネル数は、発光素子駆動装置Ｄ１２が駆動する発光素子グループＬＥＤ２〜ＬＥＤ４に対応して３個となり、水平ライングループＬＧごとに整数の発光素子駆動装置を割り当てる場合の１５個に比べて、削減することができる。
【００３８】
さらに、図示はしないが、図３Ａにおいて、１つの発光素子駆動装置が４５個の発光素子グループを駆動し、４５個の調光領域のすべてを照射するとしてもよい。
【００３９】
上述したフレームタイミング信号ＥＮ１〜ＥＮｍは、それぞれ水平ライングループＬＧ１、ＬＧ２、・・・、ＬＧｍ（図２Ｂではｍ＝５）における調光走査タイミングＤＴに一致する。上述した選択信号ＴＲ１〜ＴＲｎは、１個の発光素子駆動装置の各発光素子グループＬＥＤ１〜ＬＥＤｎに対応する調光領域が、水平ライングループＬＧ１〜ＬＧｍ（すなわち、フレームタイミング信号ＥＮ１〜ＥＮｍ）のうち、いずれの水平ライングループに属するかを示す。
【００４０】
図４Ａ、図４Ｂ、および図４Ｃは、それぞれ図３Ａ、図３Ｂ、および図３Ｃに対応して、発光素子駆動装置Ｄ０１〜Ｄ１２と、選択信号ＴＲ１〜ＴＲ４と、フレームタイミング信号ＥＮ１〜ＥＮ５との関係を示す関係図である。
【００４１】
例えば図３Ａにおいて、発光素子駆動装置Ｄ０３が駆動する発光素子グループＬＥＤ１〜ＬＥＤ４にそれぞれ対応する調光領域Ｄ０３１〜Ｄ０３４のうち、調光領域Ｄ０３１は水平ライングループＬＧ１、調光領域Ｄ０３２〜Ｄ０３４は水平ライングループＬＧ２にそれぞれ属する。その結果、図４Ａでは、発光素子駆動装置Ｄ０３において、選択信号ＴＲ１はフレームタイミング信号ＥＮ１となり、選択信号ＴＲ２〜ＴＲ４はフレームタイミング信号ＥＮ２となる。同様に、図３Ａ、図３Ｂ、および図３Ｃから、図４Ａ、図４Ｂ、および図４Ｃがそれぞれ求められる。
【００４２】
図４Ａ、図４Ｂ、および図４Ｃにおいて、発光素子駆動装置Ｄ０１〜Ｄ１２のうち斜線で示される発光素子駆動装置は、フレームタイミング信号ＥＮ１〜ＥＮ５のうち２つ以上のフレームタイミング信号を含んでいる。これらの斜線で示される発光素子駆動装置は、図３Ａ、図３Ｂ、および図３Ｃにおいて斜線で示される調光領域に対応している。すなわち、図４Ａ、図４Ｂ、および図４Ｃにおいて斜線で示される発光素子駆動装置が２つ以上のフレームタイミング信号を含むのは、それぞれ図３Ａ、図３Ｂ、および図３Ｃにおいて同一発光素子駆動装置に対応する、斜線で示される調光領域が、２つ以上の水平ライングループＬＧ間にまたがっていることに起因している。
【００４３】
図２Ｃ、図３Ａ〜図３Ｃ、および図４Ａ〜図４Ｃでは、発光素子駆動装置１０の数が１２個または４個の場合を例示したが、発光素子駆動装置１０の数はその他のいずれの数であってもよい。
【００４４】
図５は、分配部１３の構成例を示すブロック図である。上述したように、分配部１３は、ｎ系統の割り当てデータＥＤ１〜ＥＤｎに基づいてｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍをｎ系統に分配し、ｎ系統の選択信号ＴＲ１〜ＴＲｎを生成する。分配部１３は、選択回路３Ｑ１、３Ｑ２、・・・、３Ｑｎを含む。選択回路３Ｑ１〜３Ｑｎは、それぞれ割り当てデータＥＤ１〜ＥＤｎに基づいて、ｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍのうちいずれか１つを選択する。選択回路３Ｑ１〜３Ｑｎは、選択された信号を表す選択信号ＴＲ１〜ＴＲｎをそれぞれ生成する。
【００４５】
各割り当てデータＥＤ１〜ＥＤｎは、フレームタイミング信号ＥＮ１〜ＥＮｍのうちのいずれか１つを特定できるように、例えば２を底とするｍの対数よりも大きい整数のビット幅を有するパラレルデータ形式の信号である。図５に示される分配部１３を含む発光素子駆動装置１０が、例えば図４Ａ〜図４Ｃに示される発光素子駆動装置Ｄ０１〜Ｄ１２のうちいずれに一致するかにより、選択信号ＴＲ１〜ＴＲ４とフレームタイミング信号ＥＮ１〜ＥＮ５との関係が求められる。上述したように、割り当てデータＥＤ１〜ＥＤｎは、例えば図３Ａ〜図３Ｃに示されるように、各発光素子駆動装置Ｄ０１〜Ｄ１２により駆動される発光素子グループＬＥＤ１〜ＬＥＤ４のバックライトにおける配置に依存して、例えば液晶ＴＶの製造時に初期設定される。なお、割り当てデータＥＤ１〜ＥＤｎは、例えば入力映像信号ＶＳに基づいて変化してもよいし、液晶ＴＶの電源がオンされるごとに変化してもよい。
【００４６】
図６は、分配部１３の動作例を示すタイミングチャートである。横方向は時間ｔの経過を示す。フレームタイミング信号ＥＮ１〜ＥＮ５は、それぞれ水平ライングループＬＧ１〜ＬＧ５における調光走査タイミングＤＴ（図２Ｂに示される）に一致する信号である。すなわち、フレームタイミング信号ＥＮ１〜ＥＮ５は、フレーム周期ＴＦを有するタイミング信号であって、フレームタイミング信号ＥＮ１からフレームタイミング信号ＥＮ５へ、１系統ごとに１水平走査グループ期間ＴＨＧずつ順繰りに遅延したタイミング信号である。図６では、分配部１３は、図３Ａの調光領域Ｄ０３１〜Ｄ０３４、および図４Ａの発光素子駆動装置Ｄ０３に対応して動作する。この場合、選択信号ＴＲ１はフレームタイミング信号ＥＮ１に一致し、各選択信号ＴＲ２〜ＴＲ４はフレームタイミング信号ＥＮ２に一致する。このように、選択信号ＴＲ１〜ＴＲ４は、フレーム周期ＴＦを有し、その位相が分配部１３により設定される信号である。
【００４７】
次に、パルス信号生成部１４について説明する。
【００４８】
図１において、パルス信号生成部１４は、パルス幅データＷＤ１〜ＷＤｎ、選択信号ＴＲ１〜ＴＲｎ、およびマスタークロック信号ＭＣＬＫに基づいて、パルス信号Ｐ１、Ｐ２、・・・、Ｐｎを生成する。パルス信号Ｐ１〜Ｐｎはデューティパルス信号とも呼ばれ、パルス信号生成部１４はデューティパルス信号生成部とも呼ばれる。
【００４９】
図７は、パルス信号生成部１４の構成例を示すブロック図である。パルス信号生成部１４は、パルス信号生成回路４Ｑ１、４Ｑ２、・・・、４Ｑｎを含む。パルス信号生成回路４Ｑ１は、パルス幅データＷＤ１、選択信号ＴＲ１、およびマスタークロック信号ＭＣＬＫに基づいて、パルス信号Ｐ１を生成する。同様に、パルス信号生成回路４Ｑｋは、パルス幅データＷＤｋ、選択信号ＴＲｋ、およびマスタークロック信号ＭＣＬＫに基づいて、パルス信号Ｐｋを生成する（ｋ＝２〜ｎ）。以下では１つのパルス信号生成回路４Ｑ１について説明するが、その他のパルス信号生成回路４Ｑ２〜４Ｑｎについても同様に説明することができる。
【００５０】
パルス信号生成回路４Ｑ１は、カウンタ３０、カウンタ値検出回路３１、および論理回路３２を含む。マスタークロック信号ＭＣＬＫは、ＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ：パルス幅変調）波形のパルス信号Ｐ１において、パルス幅の分解能を決定する。そのために、マスタークロック信号ＭＣＬＫは、フレーム周期ＴＦに比べて十分に高い所定の周波数の信号に設定される。選択信号ＴＲ１〜ＴＲｎは、上述したようにフレーム周期ＴＦを有する信号である。
【００５１】
カウンタ３０は、データ入力端子ＩＮＰＵＴにパラレルデータ形式のパルス幅データＷＤ１を受け、論理回路３２を介してクロック入力端子ＣＬＫにマスタークロック信号ＭＣＬＫを受け、ロード入力端子ＬＯＡＤに選択信号ＴＲ１を受ける。その結果、カウンタ３０は、データ出力端子ＯＵＴＰＵＴからカウンタ出力信号ＤＰ１を出力する。カウンタ３０は、選択信号ＴＲ１のタイミングでパルス幅データＷＤ１をロードした時点から、マスタークロック信号ＭＣＬＫをパルス幅データＷＤ１の値だけカウントし、カウント値の時間経過を表すカウンタ出力信号ＤＰ１を生成する。以下では、カウンタ３０はダウンカウンタとして説明する。
【００５２】
カウンタ３０は、選択信号ＴＲ１がハイレベルになると、パルス幅データＷＤ１を取り込むと同時に、カウンタ出力信号ＤＰ１をパルス幅データＷＤ１にする（プリセット動作）。続いてカウンタ３０は、パルス幅データＷＤ１（プリセット値）からゼロまで、マスタークロック信号ＭＣＬＫの数をパルス幅データＷＤ１の値だけカウントすることにより、カウンタ出力信号ＤＰ１を１つずつ繰り下げる。カウンタ値検出回路３１は、カウンタ出力信号ＤＰ１がゼロ以外の場合、パルス信号Ｐ１をハイレベルにし、カウンタ出力信号ＤＰ１がゼロの場合、パルス信号Ｐ１をローレベルにする。したがって、カウンタ値検出回路３１は、選択信号ＴＲ１がハイレベルになった時点から、カウンタ出力信号ＤＰ１がゼロとなる時点まで、パルス信号Ｐ１をハイレベルにする。
【００５３】
論理回路３２は、ＯＲ回路およびＡＮＤ回路を含む。論理回路３２は、パルス信号Ｐ１がローレベルになると、選択信号ＴＲ１がローレベルの間、クロック入力端子ＣＬＫへのマスタークロック信号ＭＣＬＫの入力を無効にし、カウンタ３０のカウント動作を停止させる。その結果、カウンタ３０はカウンタ出力信号ＤＰ１をゼロに維持し、カウンタ値検出回路３１はパルス信号Ｐ１をローレベルに維持する。その後、選択信号ＴＲ１がハイレベルになると、カウント動作の停止が解除され、カウンタ３０は、再びパルス幅データＷＤ１をプリセットするとともにカウント動作を開始し、カウンタ値検出回路３１はパルス信号Ｐ１をハイレベルにする。
【００５４】
パルス幅データＷＤ１がゼロの場合、カウンタ３０は、選択信号ＴＲ１がハイレベルになると、カウンタ出力信号ＤＰ１を直ちにゼロにする。カウンタ値検出回路３１は、パルス信号Ｐ１をローレベルにするとともに、カウンタ３０のカウント動作を停止させる。
【００５５】
このように、パルス信号生成回路４Ｑ１は、フレーム周期ＴＦごとの選択信号ＴＲ１のタイミングをパルス立ち上がり時点とし、パルス幅データＷＤ１に対応するパルス幅を有するパルス信号Ｐ１を生成する。すなわち、パルス信号生成回路４Ｑ１は、選択信号ＴＲ１に基づくパルスタイミング、および、パルス幅データＷＤ１もしくは入力映像信号ＶＳに基づくパルス幅を有するパルス信号Ｐ１を生成する。
【００５６】
図８は、図７のパルス信号生成回路４Ｑ１の動作例を示す波形図である。横方向は時間ｔの経過を示す。図８では、パルス幅データＷＤ１〜ＷＤｎのビット幅は１２ビットとしている。
【００５７】
図８において、選択信号ＴＲ１がハイレベルになった時点で、パルス幅データＷＤ１の値１０２４が取り込まれ、カウンタ出力信号ＤＰ１が１０２４となると同時に、パルス信号Ｐ１はハイレベルとなる。続いて、マスタークロック信号ＭＣＬＫに同期して、カウンタ出力信号ＤＰ１は１０２４から０まで１つずつ繰り下がる。カウンタ出力信号ＤＰ１の１０２４から０までの経過に対応する期間が、パルス幅データＷＤ１＝１０２４に対応するパルス信号Ｐ１のパルス幅となる。
【００５８】
パルス信号Ｐ１の平均的な周期を表すＰＷＭ周期は、フレーム周期ＴＦに一致し、パルス信号Ｐ１の中心周波数を表すＰＷＭ周波数は、１／ＴＦに一致する。カウンタ３０は、Ｌビットのカウンタ（パルス幅データＷＤ１のビット幅もＬビット）とすると、最大２のＬ乗個（＝ＮＰＷＭ個とする）のマスタークロック信号ＭＣＬＫをカウントすることができる。マスタークロック信号ＭＣＬＫの周期Ｔｃｌｋを、フレーム周期ＴＦの１／ＮＰＷＭ（Ｔｃｌｋ＝ＴＦ／ＮＰＷＭ）にすれば、パルス信号Ｐ１のパルス幅（パルス幅データＷＤ１に対応）はＮＰＷＭ個の階調、すなわち０×Ｔｃｌｋから（ＮＰＷＭ−１）×Ｔｃｌｋまでの範囲で、かつＴｃｌｋの分解能で設定可能となる。反対に、選択信号ＴＲ１（またはフレームタイミング信号ＥＮ１〜ＥＮｍ）の周期を、マスタークロック信号ＭＣＬＫのＮＰＷＭ発に１発の割合にすれば、同様にパルス信号Ｐ１のパルス幅はＮＰＷＭ個の階調で設定可能となる。デューティ比に換算すれば、パルス信号Ｐ１のパルス幅は、０〜（ＮＰＷＭ−１）／ＮＰＷＭの範囲で、かつ１／ＮＰＷＭの分解能で設定可能である。
【００５９】
例えば、図８では、カウンタ３０は、Ｌ＝１２ビットのカウンタ（パルス幅データＷＤ１のビット幅もＬ＝１２ビット）として、ＮＰＷＭ＝４０９６個のマスタークロック信号ＭＣＬＫをカウントしている。マスタークロック信号ＭＣＬＫの周期Ｔｃｌｋを、フレーム周期ＴＦの１／４０９６（Ｔｃｌｋ＝ＴＦ／４０９６）として、パルス信号Ｐ１のパルス幅（パルス幅データＷＤ１に対応）は４０９６個の階調、すなわち０×Ｔｃｌｋから４０９５×Ｔｃｌｋまでの範囲で、かつＴｃｌｋの分解能で設定可能となる。反対に、選択信号ＴＲ１の周期を、マスタークロック信号ＭＣＬＫの４０９６発に１発の割合にすれば、同様にパルス信号Ｐ１のパルス幅は４０９６個の階調で設定可能となる。デューティ比に換算すれば、パルス信号Ｐ１のパルス幅は、０〜４０９５／４０９６の範囲で、かつ１／４０９６の分解能で設定可能である。
【００６０】
図８では、カウンタ３０として１２ビットダウンカウンタを用いる構成の動作を示したが、本発明はこれに限定されるものではなく、いかなるビット数のカウンタを用いてもよい。また、カウンタ３０としてアップカウンタを用いた場合でも、同様の機能を有する構成が容易に可能である。さらに、カウンタ値検出回路３１は必ずしもゼロを検出する必要はなく、所定の非ゼロの値を検出するものであってもよい。また、カウンタ値検出回路３１を省略して、カウンタ３０のキャリー信号を用いても、同様の機能を容易に実現することができる。
【００６１】
さらに、図８では、選択信号ＴＲ１のタイミングでパルス信号Ｐ１が立ち上がるとしたが、選択信号ＴＲ１のタイミングでパルス信号Ｐ１が立ち下がるとしてもよい。例えば、パルス信号生成回路４Ｑ１内のカウンタは、選択信号ＴＲ１のタイミングから（ＴＦ−ＷＤ１×Ｔｃｌｋ）の期間、カウント動作を停止し、その後次の選択信号ＴＲ１のタイミングまでのＷＤ１×Ｔｃｌｋの期間、カウント動作を行う。これにより、パルス信号生成回路４Ｑ１は、選択信号ＴＲ１のタイミングでパルス信号Ｐ１が立ち上がるパルス信号Ｐ１を生成することができる。
【００６２】
以上の説明では、パルス信号生成部１４がカウンタで構成される例を示したが、本発明はこれに限定されるものではなく、マスタークロック信号ＭＣＬＫを時分割の単位として、パルス幅データＷＤ１〜ＷＤｎに基づいたパルス信号Ｐ１〜Ｐｎを生成できる回路であればどのような構成でもよい。
【００６３】
図９Ａは、電流駆動部１５の構成例を示すブロック図である。電流駆動部１５は、パルス信号Ｐ１〜Ｐｎに基づいてそれぞれ駆動電流Ｊ１、Ｊ２、・・・、Ｊｎを生成する。さらに電流駆動部１５は、電流経路ＰＪ１〜ＰＪｎを介して、それぞれ駆動電流Ｊ１〜Ｊｎを発光素子部２０へ供給する。電流駆動部１５は、電流駆動回路５Ｑ１、５Ｑ２、・・・、５Ｑｎを含む。電流駆動回路５Ｑ１は、パルス信号Ｐ１に基づいて駆動電流Ｊ１を生成し、駆動電流Ｊ１を、電流経路ＰＪ１を介して発光素子グループＬＥＤ１へ供給する。同様に、電流駆動回路５Ｑｋは、パルス信号Ｐｋに基づいて駆動電流Ｊｋを生成し、駆動電流Ｊｋを、電流経路ＰＪｋを介して発光素子グループＬＥＤｋへ供給する（ｋ＝２〜ｎ）。各電流駆動回路５Ｑ１〜５Ｑｎは、上述した駆動チャンネルに対応する。すなわち、電流駆動部１５はｎ個の駆動チャンネルを有する。１個の駆動チャンネルは、電流駆動回路５Ｑｋだけでなく、選択回路３Ｑｋおよびパルス信号生成回路４Ｑｋを含んでもよい（ｋ＝１〜ｎ）。以下では１つの電流駆動回路５Ｑ１について説明するが、その他の電流駆動回路５Ｑ２〜５Ｑｎについても同様に説明することができる。
【００６４】
電流駆動回路５Ｑ１は、例えば図９Ａに示すように、スイッチ素子４０および定電流回路４１を含む。定電流回路４１は、所定の大きさの駆動電流Ｊ１を生成する。スイッチ素子４０は、パルス信号Ｐ１を制御端子に受け、パルス信号Ｐ１がハイレベルとなる期間においてオンされることにより、駆動電流Ｊ１を発光素子グループＬＥＤ１へ供給し、パルス信号Ｐ１がローレベルとなる期間においてオフされることにより、駆動電流Ｊ１の発光素子グループＬＥＤ１への供給を停止する。すなわち、電流駆動回路５Ｑ１は、パルス信号Ｐ１のパルスタイミングおよびパルス幅に一致するＰＷＭパルス状の駆動電流Ｊ１を生成し、発光素子グループＬＥＤ１の各発光素子を所望の輝度で発光させる。
【００６５】
各発光素子の輝度は、駆動電流Ｊ１のパルス高さに応じて単調増加的に変化し、駆動電流Ｊ１のデューティ比（すなわちフレーム周期ＴＦに対する駆動電流Ｊ１のパルス幅）に大略比例する。ここでは、駆動電流Ｊ１のパルス高さは所定値に保持され、各発光素子の輝度は、駆動電流Ｊ１のパルス幅を変化させることにより調整される。定電流回路４１は、パルス幅データＷＤ１が変化しない場合、駆動電流Ｊ１のパルス幅発光素子グループＬＥＤ１の輝度を高精度に保持するため、例えばカレントミラー回路のように、所定の大きさの駆動電流Ｊ１を高精度で維持するように構成される。スイッチ素子４０は、例えばパワーＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属酸化膜半導体）トランジスタなどで形成される。なお、電流駆動回路５Ｑ１は、駆動電流Ｊ１のパルス高さが変化することにより、発光素子グループＬＥＤ１の輝度を変化させてもよい。
【００６６】
図９Ｂは、電流駆動部１５の動作例を示す波形図である。横方向は時間ｔの経過を示す。駆動電流Ｊ１〜Ｊ４は、フレーム期間ＴＦごとに図６の選択信号ＴＲ１〜ＴＲ４にそれぞれ同期して、所定のパルス高さで発光素子部２０へ供給される。
【００６７】
上述した構成により、コントローラ１で生成される割り当てデータＥＤ１〜ＥＤｎにより、発光素子グループＬＥＤ１〜ＬＥＤｎを駆動する各駆動チャンネルに対して、コントローラ１で生成されるフレームタイミング信号ＥＮ１〜ＥＮｍを分配することができる。これにより、各駆動チャンネルを複数のグループに分けて任意のタイミングで駆動することが可能になる。その結果、１つの発光素子駆動装置１０で複数の水平ライングループＬＧにまたがる発光素子部２０を駆動することが可能になり、全画面で使用する発光素子駆動装置１０を効率的に使用することができる。
【００６８】
例えば、図３Ａに示すように４つの駆動チャンネルを用いて調光領域Ｄ０３１〜Ｄ０３４を照射する場合、発光素子グループＬＥＤ１を駆動する駆動チャンネルに対して、図６に示すように水平ライングループＬＧ１に対応するフレームタイミング信号ＥＮ１を割り当てる。さらに、各発光素子グループＬＥＤ２、ＬＥＤ３、ＬＥＤ４を駆動する駆動チャンネルに対して、水平ライングループＬＧ２に対応するフレームタイミング信号ＥＮ２を割り当てる。これにより、調光領域Ｄ０３１を水平ライングループＬＧ１のタイミングで、および調光領域Ｄ０３２〜Ｄ０３４を水平ライングループＬＧ２のタイミングで調光させることが可能になり、２つの水平ライングループＬＧにまたがる調光領域Ｄ０３１〜Ｄ０３４が、１つの発光素子駆動装置１０で調光可能となる。
【００６９】
なお、１個の発光素子駆動装置１０は、例えば４個の発光素子グループＬＥＤ１〜ＬＥＤ４をそれぞれ駆動する４個の駆動チャンネルを有するとした。しかしながら、１個の発光素子駆動装置１０は、例えば８個の駆動チャンネルを有し、４個の発光素子グループＬＥＤ１〜ＬＥＤ４のそれぞれは、２個の駆動チャンネルにより駆動されてもよい。すなわち、各発光素子グループＬＥＤ１〜ＬＥＤｎは、２個以上の駆動チャンネルにより駆動されてもよい。この場合、駆動する発光素子グループが同一である、複数の駆動チャンネルの選択信号に、同一のフレームタイミング信号を割り当てることで、各発光素子グループを複数のグループに分けて任意のタイミングで駆動することが可能になる。このように、１個の発光素子グループを駆動する複数個の電流駆動回路（すなわち複数系統の駆動チャンネル）を設けることにより、駆動電流Ｊ１を増加させ、駆動能力を高めることができる。
【００７０】
このように、実施の形態１の発光素子駆動装置１０によれば、選択回路３Ｑ１は、入力映像信号ＶＳのフレーム周期ＴＦを有するタイミング信号であって、互いに１水平走査グループ期間ＴＨＧだけ時間差を有する２系統のフレームタイミング信号ＥＮ１、ＥＮ２のうちいずれか一方を選択する。さらに、選択回路３Ｑ２は、２系統のフレームタイミング信号ＥＮ１、ＥＮ２のうち他方を選択する。
【００７１】
各選択回路３Ｑ１、３Ｑ２を上述したように構成することにより、発光素子駆動装置１０は、発光素子グループＬＥＤ１、ＬＥＤ２によりそれぞれ照射される２個の調光領域Ｄを調光するタイミングを、互いに１水平走査グループ期間ＴＨＧだけ変えることができる。これにより、１個の発光素子駆動装置１０に対応する調光領域グループが、少なくとも２つの水平ライングループＬＧにまたがることができる。このため、複数個の調光領域グループは、１つの表示画面において、余りのないように詰めて配置することができる（図３Ａ〜図３Ｃに示す）。その結果、調光領域の数が異なる種々の液晶ＴＶに対して、特定の駆動チャンネル数を有する発光素子駆動装置１０を効率的に使用することができ、発光素子駆動装置の数を削減することが可能となる。さらに、これらの種々の液晶ＴＶに対して個別設計を必要としないため、開発コストを削減することが可能となる。
【００７２】
（実施の形態２）
図１０は、発光素子駆動装置１０Ａの構成例を示すブロック図である。
【００７３】
図１０Ａの発光素子駆動装置１０Ａが図１の発光素子駆動装置１０と異なる点は、レジスタ部１２Ａがレジスタ部１２から部分的に変更されている点、およびフレームタイミング信号生成部１６Ａが追加されている点である。さらに、コントローラ１Ａが、コントローラ１から部分的に変更されている。実施の形態２におけるこのような変更点以外の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００７４】
コントローラ１Ａは、フレームタイミング信号生成部１６を含まない。コントローラ１Ａは、入力映像信号ＶＳに基づいて制御信号Ｓ１Ａを生成する。制御信号Ｓ１Ａは、フレームタイミング基準信号ＲＴＲ、マスタークロック信号ＭＣＬＫ、シリアルデータＳＤＡＴ、シリアルクロックＳＣＬＫ、およびラッチクロックＬＡＴを含む。制御信号Ｓ１Ａは、フレームタイミング信号ＥＮ１〜ＥＮｍの代わりにフレームタイミング基準信号ＲＴＲを含む。シリアルデータＳＤＡＴは、パルス幅データＷＤ１〜ＷＤｎおよび割り当てデータＥＤ１〜ＥＤｎの他に、遅延データＤＤ１、ＤＤ２、・・・、ＤＤｍを含む。
【００７５】
コントローラ１Ａは、入力映像信号ＶＳからフレーム周期ＴＦを抽出し、フレーム周期ＴＦを表すフレームタイミング基準信号ＲＴＲを生成する。遅延データＤＤ１〜ＤＤｍは、図２Ｂに示す調光走査タイミングＤＴにおいて、所定時点からの遅延を表すデータである。典型的には、遅延データＤＤ１〜ＤＤｍは、それぞれ０、（１／ｍ）×ＮＰＷＭ、（２／ｍ）×ＮＰＷＭ、・・・、（（ｍ−１）／ｍ）×ＮＰＷＭとなる。コントローラ１Ａは、入力映像信号ＶＳに基づいて遅延データＤＤ１〜ＤＤｍを生成してもよいし、入力映像信号ＶＳとは無関係に設定してもよい。例えば、コントローラ１Ａは、入力映像信号ＶＳの映像方式に基づいて、遅延データＤＤ１〜ＤＤｍを変化させてもよい。
【００７６】
シリアルインターフェース部１１は、シリアルデータＳＤＡＴをシリアルクロックＳＣＬＫに同期して入力し、ラッチクロックＬＡＴでワード単位にパラレルデータＰＤＡＴに変換する。レジスタ部１２Ａは、レジスタ１２ａ、１２ｂの他に、レジスタ１２ｃを含む。レジスタ部１２Ａは、パラレルデータＰＤＡＴを記憶するとともに出力する。このとき、レジスタ１２ｃは、パラレルデータ形式の遅延データＤＤ１〜ＤＤｍを記憶するとともに出力する。
【００７７】
フレームタイミング信号生成部１６Ａは、フレームタイミング基準信号ＲＴＲ、マスタークロック信号ＭＣＬＫ、およびレジスタ１２ｃからの遅延データＤＤ１〜ＤＤｍに基づいて、フレームタイミング信号ＥＮ１〜ＥＮｍを生成する。
【００７８】
図１１は、フレームタイミング信号生成部１６Ａの構成例を示すブロック図である。フレームタイミング信号生成部１６Ａは、カウンタ５０、および一致回路６Ｑ１、６Ｑ２、・・・、６Ｑｍを含む。カウンタ５０は、クロック入力端子ＣＬＫにマスタークロック信号ＭＣＬＫを受け、クリア入力端子ＣＬＥＡＲにフレームタイミング基準信号ＲＴＲを受け、データ出力端子ＯＵＴＰＵＴからカウンタ出力信号ＣＴを出力する。カウンタ５０は、フレームタイミング基準信号ＲＴＲによりクリアされた時点からマスタークロック信号ＭＣＬＫをカウントし、カウント値の時間経過を表すカウンタ出力信号ＣＴを生成する。一致回路６Ｑ１は、カウンタ出力信号ＣＴを遅延データＤＤ１と比較し、一致する場合にフレームタイミング信号ＥＮ１をハイレベルにし、一致しない場合にフレームタイミング信号ＥＮ１をローレベルにする。同様に、一致回路６Ｑｋは、カウンタ出力信号ＣＴを遅延データＤＤｋと比較し、一致する場合にフレームタイミング信号ＥＮｋをハイレベルにし、一致しない場合にフレームタイミング信号ＥＮｋをローレベルにする（ｋ＝２〜ｍ）。
【００７９】
図１２は、フレームタイミング信号生成部１６Ａの動作例を示す波形図である。横方向は時間ｔの経過を示す。図１２では、カウンタ５０は、１２ビット以上のアップカウンタとし、遅延データＤＤ１〜ＤＤｍのビット幅は１２ビットとしている。
【００８０】
図１２において、フレームタイミング基準信号ＲＴＲがハイレベルになった時点で、カウンタ出力信号ＣＴは０となり、続いてマスタークロック信号ＭＣＬＫに同期して、カウンタ出力信号ＣＴは０から１つずつ繰り上がる。例えば遅延データＤＤ１、ＤＤ２、ＤＤ３は、それぞれ０、１０２４、２０４８に設定される。カウンタ出力信号ＣＴが遅延データＤＤ１〜ＤＤ３に順次一致するごとに、それぞれフレームタイミング信号ＥＮ１〜ＥＮ３は順次ハイレベルとなり、その他の一致していない期間では、フレームタイミング信号ＥＮ１〜ＥＮ３はローレベルを維持する。フレームタイミング基準信号ＲＴＲがハイレベルになった時点から、４０９６発のマスタークロック信号ＭＣＬＫに対応するフレーム周期ＴＦ（＝４０９６×Ｔｃｌｋ）後に、フレームタイミング基準信号ＲＴＲは再びハイレベルとなる。このとき、カウンタ出力信号ＣＴは０に戻り、以降、上述した動作が繰り返される。
【００８１】
ここで、ＤＤ２−ＤＤ１＝ＤＤ３−ＤＤ２＝ＴＦ／（Ｔｃｌｋ×ｍ）のように設定すれば、図１２のフレームタイミング信号ＥＮ１〜ＥＮ３は、図６に示す１水平走査グループ期間ＴＨＧずつ順繰りに遅延したフレームタイミング信号ＥＮ１〜ＥＮ３にそれぞれ一致する。
【００８２】
このように、実施の形態２の発光素子駆動装置１０Ａによれば、発光素子駆動装置１０Ａは、さらにフレームタイミング信号生成部１６Ａを含む。フレームタイミング信号生成部１６Ａは、フレーム周期ＴＦを有するフレームタイミング基準信号ＲＴＲ、および遅延データＤＤ１〜ＤＤｍに基づいて、フレームタイミング信号ＥＮ１〜ＥＮｍを生成することができる。フレームタイミング信号ＥＮ１〜ＥＮｍは、それぞれ遅延データＤＤ１〜ＤＤｍに対応する期間だけ、フレームタイミング基準信号ＲＴＲを遅延した信号となる。
【００８３】
このように構成することにより、コントローラ１が生成する制御信号Ｓ１Ａの系統数を削減することができ、コントローラ１の構成を簡素化することができる。
【００８４】
なお、フレームタイミング信号生成部１６Ａは、カウンタ５０および一致回路６Ｑ１〜６Ｑｍで構成されるとしたが、本発明はこれに限定されるものではなく、他の構成でも同様の機能を有することは可能である。
【００８５】
（実施の形態３）
図１３は、発光素子駆動装置１０Ｂの構成例を示すブロック図である。
【００８６】
図１３の発光素子駆動装置１０Ｂが図１の発光素子駆動装置１０と異なる点は、レジスタ部１２Ｂがレジスタ部１２から部分的に変更されている点、および分配部１３Ｂが分配部１３から変更されている点である。実施の形態３におけるこのような変更点以外の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００８７】
レジスタ部１２Ｂは、レジスタ１２ａだけを含み、レジスタ１２ｂを含まない。
【００８８】
分配部１３Ｂは、ｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍをｎ系統に分配し、ｎ系統の選択信号ＴＲ１〜ＴＲｎを生成する。分配部１３Ｂは、レジスタ部１２Ｂから割り当てデータを受けない。分配部１３Ｂは、選択回路３ＢＱ１、３ＢＱ２、・・・、３ＢＱｎを含む。選択回路３ＢＱ１〜３ＢＱｎは、所定の接続関係に基づいて、ｍ系統のフレームタイミング信号ＥＮ１〜ＥＮｍのうちいずれか１つを選択し、選択された信号を表す選択信号ＴＲ１〜ＴＲｎをそれぞれ生成する。パルス信号生成回路４Ｑ１〜４Ｑｎがそれぞれ選択信号ＴＲ１〜ＴＲｎを受けるｎ個の各入力経路（または入力端子）は、コントローラ１がフレームタイミング信号ＥＮ１〜ＥＮｍを出力するｍ個の出力経路（または出力端子）のうちいずれか１つと、分配部１３Ｂにおいて所定の接続関係に基づいて固定的に接続される。
【００８９】
すなわち、分配部１３Ｂは、コントローラ１がフレームタイミング信号ＥＮ１〜ＥＮｍを出力するｍ個の出力経路と、パルス信号生成回路４Ｑ１〜４Ｑｎがそれぞれ選択信号ＴＲ１〜ＴＲｎを受けるｎ個の各入力経路とを、所定の接続関係に基づいて固定的に接続する回路を表す。例えば、分配部１３Ｂは、所定の関係で接続された配線網であり、トランジスタなどの能動素子を含まなくてもよい。例えば、分配部１３Ｂは、図７のパルス信号生成部１４においてカウンタ３０のロード入力端子ＬＯＡＤが、プリント基板上で、フレームタイミング信号ＥＮ１〜ＥＮｍが出力されるｍ個の出力経路のうちいずれか１つと接続されていることを表してもよい。
【００９０】
分配部１３Ｂを含む発光素子駆動装置１０Ｂが、例えば図４Ａ〜図４Ｃに示される発光素子駆動装置Ｄ０１〜Ｄ１２のうちいずれに一致するかにより、選択信号ＴＲ１〜ＴＲ４とフレームタイミング信号ＥＮ１〜ＥＮ５との関係が求められる。上述した所定の接続関係は、例えば図３Ａ〜図３Ｃに示されるように、各発光素子駆動装置Ｄ０１〜Ｄ１２により駆動される発光素子グループＬＥＤ１〜ＬＥＤ４のバックライトにおける配置に依存して設定される。
【００９１】
図１３では、分配部１３Ｂは、図３Ａの調光領域Ｄ０３１〜Ｄ０３４、および図４Ａの発光素子駆動装置Ｄ０３に対応して構成されている。この場合、選択信号ＴＲ１はフレームタイミング信号ＥＮ１に一致し、各選択信号ＴＲ２〜ＴＲ４はフレームタイミング信号ＥＮ２に一致する。
【００９２】
このように、実施の形態３の発光素子駆動装置１０Ｂによれば、パルス信号生成回路４Ｑ１〜４Ｑｎがそれぞれ選択信号ＴＲ１〜ＴＲｎを受けるｎ個の各入力経路は、コントローラ１がフレームタイミング信号ＥＮ１〜ＥＮｍを出力するｍ個の出力経路のうちいずれか１つと、分配部１３Ｂにおいて所定の接続関係に基づいて固定的に接続される。これにより、選択回路における選択を固定化したい場合に、発光素子駆動装置１０Ｂは有利である。さらに、レジスタ１２ｂが不要となり、選択回路３ＢＱ１〜３ＢＱｎが簡素化されるため、コストを削減することが可能となる。
【００９３】
（実施の形態４）
図１４は、発光素子駆動装置１０Ｃの構成例を示すブロック図である。
【００９４】
図１４の発光素子駆動装置１０Ｃが図１の発光素子駆動装置１０と異なる点は、電流駆動部１５Ｃが電流駆動部１５から部分的に変更されている点、ならびにフィードバック部１８およびパルス幅変調部１７が追加されている点である。さらに、図１４の構成には、昇降圧部２１が追加されている。実施の形態４におけるこのような変更点以外の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００９５】
電流駆動部１５Ｃは、パルス信号Ｐ１〜Ｐｎに基づいてそれぞれ駆動電流Ｊ１、Ｊ２、・・・、Ｊｎを生成する。さらに電流駆動部１５Ｃは、電流経路ＰＪ１〜ＰＪｎにおける検出電圧ＶＤ１、ＶＤ２、・・・、ＶＤｎをそれぞれ出力する。電流駆動部１５Ｃは、電流駆動回路５ＣＱ１、５ＣＱ２、・・・、５ＣＱｎを含む。電流駆動回路５ＣＱ１は、パルス信号Ｐ１に基づいて駆動電流Ｊ１を生成するとともに、電流経路ＰＪ１における検出電圧ＶＤ１を出力する。同様に、電流駆動回路５ＣＱｋは、パルス信号Ｐｋに基づいて駆動電流Ｊｋを生成するとともに、電流経路ＰＪｋにおける検出電圧ＶＤｋを出力する（ｋ＝２〜ｎ）。
【００９６】
図１５は、発光素子駆動装置１０Ｃの構成例を示す詳細なブロック図である。フィードバック部１８は、エラーアンプ１８ａおよび最小値検出回路１８ｂを含む。最小値検出回路１８ｂは、パルス信号Ｐ１〜Ｐｎがハイレベルのときの検出電圧ＶＤ１〜ＶＤｎをそれぞれ抽出（または標本化）し、抽出（または標本化）された検出電圧のうち、最小となる電圧を表す最小検出電圧Ｖｍｉｎを生成する。
【００９７】
換言すれば、最小値検出回路１８ｂは、パルス信号がハイレベルとなる検出電圧のうち、最小となる電圧を表す最小検出電圧Ｖｍｉｎを生成する。さらに、最小値検出回路１８ｂは、パルス信号Ｐ１〜Ｐｎがハイレベルのときの検出電圧ＶＤ１〜ＶＤｎをそれぞれ保持する。最小値検出回路１８ｂは、パルス信号Ｐ１〜Ｐｎがすべてローレベルのとき、直前に保持された検出電圧のうち、最小となる電圧を表す最小検出電圧Ｖｍｉｎを生成する。これにより、最小値検出回路１８ｂは、電流駆動回路５ＣＱ１〜５ＣＱｎのすべてがオフ状態のときであっても、オン状態の検出電圧を利用することができる。
【００９８】
基準電源Ｅｒｅｆは、基準電圧Ｖｒｅｆを発生させる。エラーアンプ１８ａは、最小検出電圧Ｖｍｉｎを反転入力端子に受けるとともに、基準電圧Ｖｒｅｆを非反転入力端子に受け、基準電圧Ｖｒｅｆから最小検出電圧Ｖｍｉｎを差し引いた電圧を増幅することにより、エラー信号Ｓ１８を生成する。最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも大きくなるにつれて、エラー信号Ｓ１８は小さくなり、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも小さくなるにつれて、エラー信号Ｓ１８は大きくなる。
【００９９】
パルス幅変調部１７は、パルス幅変調回路１７ａおよびプリドライブ回路１７ｂを含む。パルス幅変調回路１７ａは、エラー信号Ｓ１８を、例えば、所定のパルス幅変調周波数を有する三角波繰り返し電圧と比較し、エラー信号Ｓ１８が三角波繰り返し電圧以上の場合にハイレベルとなる、パルス幅変調された比較結果信号Ｓ１７ａを生成する。プリドライブ回路１７ｂは、比較結果信号Ｓ１７ａを増幅することにより、パルス幅変調信号Ｓ１７を生成する。エラー信号Ｓ１８が大きくなるにつれて、パルス幅変調信号Ｓ１７のハイレベルの期間は長くなり、エラー信号Ｓ１８が小さくなるにつれて、パルス幅変調信号Ｓ１７のハイレベルの期間は短くなる。
【０１００】
昇降圧部２１は、コイル２１ａ、スイッチ２１ｂ、キャパシタ２１ｃ、およびダイオード２１ｄを含む。コイル２１ａの一端は電圧源ＥＩＮに接続され、同他端はスイッチ２１ｂの一端およびダイオード２１ｄのアノードに接続される。スイッチ２１ｂの他端は接地され、同制御端子にはパルス幅変調信号Ｓ１７が入力される。ダイオード２１ｄのカソードは、キャパシタ２１ｃの一端および電圧経路ＰＶに接続され、キャパシタ２１ｃの他端は接地される。スイッチ２１は、パワートランジスタなどのスイッチング素子で形成されてもよい。
【０１０１】
電圧源ＥＩＮは、所定電圧ＶＩＮを発生させる。スイッチ２１ｂは、パルス幅変調信号Ｓ１７を制御端子に受け、パルス幅変調信号Ｓ１７によりオン／オフされる。コイル２１ａは、スイッチ２１ｂのオン動作およびオフ動作により、電圧源ＥＩＮからの電力を、それぞれ充電および放電する。ダイオード２１ｄは、充電時に電圧経路ＰＶからの逆流を防止し、放電時に放電された電力を順方向に通過させる。キャパシタ２１ｃは、通過した電力を充電し、電圧経路ＰＶに平滑化された大略直流の駆動電圧ＶＣＣを生成する。
【０１０２】
このように、昇降圧部２１は、所定電圧ＶＩＮを駆動電圧ＶＣＣに変換し、電圧経路ＰＶを介して発光素子グループＬＥＤ１〜ＬＥＤｎへ供給するとともに、パルス幅変調信号Ｓ１７に基づいて、駆動電圧ＶＣＣを調整する。昇降圧部２１は、所定電圧ＶＩＮよりも大きい駆動電圧ＶＣＣを生成する昇圧回路となっている。
【０１０３】
フィードバック部１８、パルス幅変調部１７、および昇降圧部２１は、駆動電圧生成部６０を構成する。フィードバック部１８およびパルス幅変調部１７は、昇降圧制御部を構成する。すなわち、駆動電圧生成部６０は、昇降圧制御部および昇降圧部２１を含む。
【０１０４】
パルス幅変調信号Ｓ１７のハイレベルの期間が長くなるにつれて、スイッチ２１ｂのオン期間が長くなるから、コイル２１ａの充電期間は長くなり、その結果、駆動電圧ＶＣＣは大きくなる。駆動電圧ＶＣＣが大きくなると、検出電圧ＶＤ１〜ＶＤｎも大きくなる。反対に、パルス幅変調信号Ｓ１７のハイレベルの期間が短くなるにつれて、スイッチ２１ｂのオン期間が短くなるから、コイル２１ａの充電期間は短くなり、その結果、駆動電圧ＶＣＣは小さくなる。駆動電圧ＶＣＣが小さくなると、検出電圧ＶＤ１〜ＶＤｎも小さくなる。昇降圧部２１は、パルス幅変調信号Ｓ１７のハイレベルの期間、すなわちパルス幅変調信号Ｓ１７のパルス幅に大略比例する駆動電圧ＶＣＣを生成する。
【０１０５】
上述したフィードバック部１８およびパルス幅変調部１７の動作も考慮すると、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも小さくなるにつれて、駆動電圧ＶＣＣは大きくなるので、検出電圧ＶＤ１〜ＶＤｎも大きくなり、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも小さくなることは抑制される。反対に、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも大きくなるにつれて、駆動電圧ＶＣＣは小さくなるので、検出電圧ＶＤ１〜ＶＤｎも小さくなり、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆよりも大きくなることは抑制される。
【０１０６】
このように、駆動電圧生成部６０は、検出電圧ＶＤ１〜ＶＤｎのうち、最小検出電圧Ｖｍｉｎが基準電圧Ｖｒｅｆに大略等しくなるように、駆動電圧ＶＣＣを調整する。基準電圧Ｖｒｅｆを、電流駆動回路５Ｑ１〜５Ｑｎ（または定電流回路４１）が動作可能な最小の電圧に設定すれば、電流駆動回路５ＣＱ１〜５ＣＱｎの動作電圧を確保するとともに、電流駆動回路５ＣＱ１〜５ＣＱｎの消費電力を最小限にすることができる。
【０１０７】
このように、実施の形態４の発光素子駆動装置１０Ｃによれば、発光素子駆動装置１０Ｃは、昇降圧制御部を含み、昇降圧部２１を介して駆動電圧ＶＣＣを調整する。これにより、発光素子駆動装置１０Ｃは、電流駆動回路５ＣＱ１〜５ＣＱｎの動作電圧を確保するとともに、電流駆動回路５ＣＱ１〜５ＣＱｎの消費電力を最小限にすることができる。
【０１０８】
なお、昇降圧部２１は昇圧回路で構成されたが、降圧回路または昇降圧回路であってもよい。
【０１０９】
（実施の形態のまとめ）
本発明の発光素子駆動装置によれば、２つの選択回路のうち一方の選択回路は、入力映像信号のフレーム周期を有するタイミング信号であって、互いに１水平走査グループ期間だけ時間差を有する２系統のフレームタイミング信号のうちいずれか一方を選択する。さらに、他方の選択回路は、２系統のフレームタイミング信号のうち他方を選択する。
【０１１０】
各選択回路を上述したように構成することにより、発光素子駆動装置は、２個の発光素子グループによりそれぞれ照射される２個の調光領域を調光するタイミングを、互いに１水平走査グループ期間だけ変えることができる。これにより、１個の発光素子駆動装置に対応する調光領域グループが、少なくとも２つの水平ライングループにまたがることができる。このため、複数個の調光領域グループは、１つの表示画面において、余りのないように詰めて配置することができる。その結果、調光領域の数が異なる種々の液晶ＴＶに対して、特定の駆動チャンネル数を有する発光素子駆動装置を効率的に使用することができ、発光素子駆動装置の数を削減することが可能となる。さらに、これらの種々の液晶ＴＶに対して個別設計を必要としないため、開発コストを削減することが可能となる。
【０１１１】
以上において、記述された数字は、本発明を具体的に説明するために例示したものであり、本発明は例示された数字に限定されない。さらに、ハイレベル／ローレベルにより表される論理レベルは、本発明を具体的に説明するために例示したものであり、論理回路の構成を変更すれば、例示された論理レベルとは異なる論理レベルの組み合わせにより、同等な結果を得ることが可能である。また、ＦＰＧＡを含むハードウェアによって構成された構成要素は、ソフトウェアによっても構成可能であり、ソフトウェアによって構成された構成要素は、ハードウェアによっても構成可能である。さらに、上述した実施形態におけるすべての構成要素のうち、いくつかを上述した実施形態とは異なる組み合わせで再構成することにより、異なる組み合わせの効果を奏することが可能である。
【０１１２】
以上、実施形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。
【産業上の利用可能性】
【０１１３】
本発明は、発光素子駆動装置に利用できる。
【符号の説明】
【０１１４】
１、１Ａ、１Ｚ  コントローラ
１０、１０Ａ、１０Ｂ、１０Ｃ、Ｄ０１〜Ｄ１２  発光素子駆動装置
１１  シリアルインターフェース部
１２、１２Ａ、１２Ｂ  レジスタ部
１２ａ、１２ｂ、１２ｃ  レジスタ
１３、１３Ｂ  分配部
１４  パルス信号生成部
１５、１５Ｃ  電流駆動部
１６、１６Ａ  フレームタイミング信号生成部
１７  パルス幅変調部
１７ａ  パルス幅変調回路
１７ｂ  プリドライブ回路
１８  フィードバック部
１８ａ  エラーアンプ
１８ｂ  最小値検出回路
２０、Ｌ０１〜Ｌ１２  発光素子部
２１  昇降圧部
３０、５０  カウンタ
３１  カウンタ値検出回路
３２  論理回路
３Ｑ１〜３Ｑｎ、３ＢＱ１〜３ＢＱｎ  選択回路
４０  スイッチ素子
４１  定電流回路
４Ｑ１〜４Ｑｎ  パルス信号生成回路
５Ｑ１〜５Ｑｎ、５ＣＱ１〜５ＣＱｎ  電流駆動回路
６Ｑ１〜６Ｑｍ  一致回路
６０  駆動電圧生成部
ＤＤ１〜ＤＤｍ  遅延データ
ＥＤ１〜ＥＤｎ  割り当てデータ
ＥＮ１〜ＥＮｍ  フレームタイミング信号
Ｊ１〜Ｊｎ、ＪＺ  駆動電流
ＬＡＴ  ラッチクロック
ＬＥＤ１〜ＬＥＤｎ  発光素子グループ
ＭＣＬＫ  マスタークロック信号
Ｐ１〜Ｐｎ  パルス信号
ＰＤＡＴ  パラレルデータ
ＰＶ  電圧経路
ＲＴＲ  フレームタイミング基準信号
Ｓ１、Ｓ１Ａ、Ｓ１Ｚ  制御信号
ＳＣＬＫ  シリアルクロック
ＳＤＡＴ  シリアルデータ
ＴＦ  フレーム周期
ＴＲ１〜ＴＲｎ  選択信号
ＶＣＣ  駆動電圧
ＶＳ  入力映像信号
ＷＤ１〜ＷＤｎ  パルス幅データ