(57)【要約】      （修正有）【課題】複数の発光ダイオードを直列に連結させた発光ダイオードストリングを備えるそれぞれのチャンネルに最適化された電圧を供給するマルチチャンネル発光ダイオード駆動回路を提供する。【解決手段】回路は発光ダイオードアレイ、ＤＣ−ＤＣ変換器及び動的余裕制御ブロックを備え、発光ダイオードアレイはそれぞれ複数の発光ダイオードが直列に連結されたＮ個の発光ダイオードチャンネルを備える。ＤＣ−ＤＣ変換器は、第２基準電圧に対応する供給電源電圧を生成する。動的余裕制御ブロックは、Ｎ個の発光ダイオードチャンネルを経由して、該当電流駆動装置それぞれに所定の電流が流れる間の時間区間を定義する少なくとも一つのディミング信号に応答して、Ｎ個の発光ダイオードチャンネルと該当電流駆動装置の共通ノードのチャンネル電圧それぞれと、第１基準電圧及びヒステリシス電圧を組み合わせた組み合わせ電圧とを比較して、第２基準電圧を生成する。【選択図】図１
2011114343.tif 000002
【特許請求の範囲】
【請求項１】
供給電源電圧ＶＯＵＴ及びＮ（Ｎは、１以上の整数）個の電流駆動装置１６１＿１〜１６１＿Ｎの間に、それぞれ複数の発光ダイオードが直列に連結されたＮ個の発光ダイオードチャンネルＣＨ１〜ＣＨＮを備える発光ダイオードアレイ１７０と、
第２基準電圧ＶＲＥＦ２に対応する前記供給電源電圧ＶＯＵＴを生成するＤＣ−ＤＣ変換器１１０と、
前記Ｎ個の発光ダイオードチャンネルを経由して、前記該当電流駆動装置１６１＿１〜１６１＿Ｎそれぞれに所定の電流が流れる間の時間区間を定義する少なくとも一つのディミング信号Ｄ１〜ＤＮに応答して、前記Ｎ個の発光ダイオードチャンネルと該当電流駆動装置の共通ノードのチャンネル電圧ＶＣＨ１〜ＶＣＨＮそれぞれと、第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳを組み合わせた組み合わせ電圧とを比較して、前記第２基準電圧ＶＲＥＦ２を生成する動的余裕制御ブロック１２０と、を備えるマルチチャンネル発光ダイオード駆動回路。
【請求項２】
前記動的余裕制御ブロック１２０は、
前記Ｎ個のチャンネル電圧ＶＣＨ１〜ＶＣＨＮと前記組み合わせ電圧とを比較し、比較結果を、該当ディミング信号Ｄ１〜ＤＮに応答して一定の時間遅延させた遅延ラッチ信号ＬＡＴＣＨ＿Ｓを生成する比較ブロック１３０と、
前記ディミング信号Ｄ１〜ＤＮに応答して、前記遅延ラッチ信号ＬＡＴＣＨ＿Ｓの論理状態によって一定の値を補償した補償信号ＣＯＭ＿Ｓを生成するデジタル補償ブロック１２２と、
デジタル信号である前記補償信号ＣＯＭ＿Ｓを変換して、アナログ信号である前記第２基準電圧ＶＲＥＦ２を生成するデジタル‐アナログ変換器１２１と、を備えることを特徴とする請求項１に記載のマルチチャンネル発光ダイオード駆動回路。
【請求項３】
前記比較ブロック１３０は、
アナログ信号である前記Ｎ個のチャンネル電圧ＶＣＨ１〜ＶＣＨＮと、アナログ信号である前記組み合わせ電圧とを比較して、デジタル信号である２Ｎ個の比較信号Ｈ１、Ｌ１〜ＨＮ、ＨＬを生成するアナログ‐デジタル変換ブロック１３１と、
前記ディミング信号Ｄ１〜ＤＮに応答して、前記２Ｎ個の比較信号Ｈ１、Ｌ１〜ＨＮ、ＨＬを一定時間遅延させた前記遅延ラッチ信号ＬＡＴＣＨ＿Ｓを生成する遅延ラッチブロック１３２と、を備えることを特徴とする請求項２に記載のマルチチャンネル発光ダイオード駆動回路。
【請求項４】
前記アナログ‐デジタル変換ブロック１３１は、
Ｎ個のチャンネル電圧のうち該当チャンネル電圧を前記組み合わせ電圧と比較して、第１比較信号及び第２比較信号をそれぞれ生成するＮ個の１．５ビットのアナログ‐デジタル変換器を備え、
それぞれの１．５ビットのアナログ‐デジタル変換器は、
一端子に印加される前記第１基準電圧ＶＲＥＦ１及び前記ヒステリシス電圧ＶＨＹＳを合わせた第１組み合わせ電圧ＶＲＥＦ１＋ＶＨＹＳと、他の一端子に印加される該当チャンネル電圧との差電圧に対応する第１比較信号Ｈを生成する第１比較器ＣＯＭ１と、
一端子に印加される前記第１基準電圧ＶＲＥＦ１及び前記ヒステリシス電圧ＶＨＹＳの差電圧である第２組み合わせ電圧ＶＲＥＦ１−ＶＨＹＳと、他の一端子に印加される前記該当チャンネル電圧との差電圧に対応する第２比較信号Ｌを生成する第２比較器ＣＯＭ２と、を備えることを特徴とする請求項３に記載のマルチチャンネル発光ダイオード駆動回路。
【請求項５】
前記遅延ラッチブロック１３２は、
Ｎ個のアナログ‐デジタル変換器からそれぞれ出力される第１比較信号及び第２比較信号を、該当ディミング信号Ｄ１〜ＤＮの立ち上がりエッジまたは立ち下がりエッジから一定時間遅延させて、第１ラッチ信号Ｄ＿Ｈ及び第２ラッチ信号Ｄ＿Ｌを生成するＮ個の遅延ラッチ回路３１０〜３３０を備え、
前記遅延ラッチ信号ＬＡＴＣＨ＿Ｓは、Ｎ個の遅延ラッチ回路３１０〜３３０から出力される２Ｎ個のラッチ信号を合わせた信号であることを特徴とする請求項３に記載のマルチチャンネル発光ダイオード駆動回路。
【請求項６】
前記デジタル補償ブロック１２２は、
前記ディミング信号Ｄ１〜ＤＮ及び前記遅延ラッチ信号ＬＡＴＣＨ＿Ｓを用いて補償決定信号ＤＬ＿Ｏを生成する決定論理回路４１０と、
前記補償決定信号ＤＬ＿Ｏに対応する係数ＣＯＥ＿Ｏを生成する係数決定ユニット４２０と、
前記係数ＣＯＥ＿Ｏを前記補償信号ＣＯＭ＿Ｓに加算する加算器４３０と、
前記加算器４３０から出力される信号を保存して前記補償信号ＣＯＭ＿Ｓを出力する出力レジスタ４４０と、を備えることを特徴とする請求項２に記載のマルチチャンネル発光ダイオード駆動回路。
【請求項７】
前記動的余裕制御ブロック１２０は、
補償周期制御信号ＣＣＳをさらに受信して動作し、
前記決定論理回路４１０は、前記補償周期制御信号ＣＣＳによって、前記補償決定信号ＤＬ＿Ｏの生成周期を前記ディミング信号Ｄ１〜ＤＮの周期によって調節することを特徴とする請求項１に記載のマルチチャンネル発光ダイオード駆動回路。
【請求項８】
前記デジタル補償ブロック１２２は、
電流レベル変換信号ＣＬＣＳをさらに受信して動作し、
前記ディミング信号Ｄ１〜ＤＮ及び前記遅延ラッチ信号ＬＡＴＣＨ＿Ｓを用いて補償決定信号ＤＬ＿Ｏを生成する決定論理回路５１０と、
前記補償決定信号ＤＬ＿Ｏに対応する係数ＣＯＥ＿Ｏを生成する係数決定ユニット５２０と、
前記係数ＣＯＥ＿Ｏを前記補償信号ＣＯＭ＿Ｓに加算する加算器５３０と、
前記加算器４３０から出力される信号を保存して前記補償信号ＣＯＭ＿Ｓを出力する出力レジスタ５４０と、
前記電流レベル変換信号ＣＬＣＳに応答して前記補償信号ＣＯＭ＿Ｓを保存し、保存された補償信号ＣＯＭ＿Ｓ及び前記補償信号ＣＯＭ＿Ｓのうち選択された選択補償信号ＳＥＬ＿Ｏを前記加算器５３０に伝達する保存＆選択ユニット５５０と、を備えることを特徴とする請求項２に記載のマルチチャンネル発光ダイオード駆動回路。
【請求項９】
供給電源電圧ＶＯＵＴ及びＮ（Ｎは、１以上の整数）個の電流駆動装置１６１＿１〜１６１＿Ｎの間に、それぞれ複数の発光ダイオードが直列に連結されたＮ個の発光ダイオードチャンネルＣＨ１〜ＣＨＮを備えるマルチチャンネル発光ダイオード駆動回路の供給電源電圧の制御方法において、
第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳを決定し、Ｎ個の発光ダイオードとこれに対応するＮ個の電流駆動装置との間の共通ノードのチャンネル電圧Ｎ個を受信する初期段階Ｓ１と、
前記Ｎ個のチャンネル電圧を、前記第１基準電圧ＶＲＥＦ１及び前記ヒステリシス電圧ＶＨＹＳを合わせた電圧で定義される第１組み合わせ電圧、及び前記第１基準電圧ＶＲＥＦ１及び前記ヒステリシス電圧ＶＨＹＳの差で定義される第２組み合わせ電圧と比較する比較段階Ｓ２と、
前記比較段階Ｓ２で比較された結果によって、前記供給電源電圧ＶＯＵＴの電圧準位の維持、増加及び減少のうち一つを行う電圧準位制御段階Ｓ３と、を含む供給電源電圧の制御方法。
【請求項１０】
請求項９に記載の方法を行うマルチチャンネルシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光ダイオード駆動回路に係り、特に、複数の発光ダイオードを直列に連結させた発光ダイオードストリングを備えるそれぞれのチャンネルに最適化された電圧を供給するために、デジタル方式の動的余裕制御方式を具現するマルチチャンネル発光ダイオード駆動回路に関する。
【背景技術】
【０００２】
本発明に関連した先行技術には、特許文献１及び２がある。
最近、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）の背景に光を供給する供給源として、発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を使用する技術が脚光を浴びている。これは、発光ダイオードの消費電力が少なく、発光ダイオードを背景光源として使用する場合、液晶ディスプレイと関連した完成品をスリム型にデザインできるという長所があるからである。
【０００３】
ノート型パソコン、テレビなどの大型ディスプレイ装置に発光ダイオードが背景光源として使われる場合、大面積のディスプレイに背景光を提供するために、複数の発光ダイオードを直列に連結させた発光ダイオードストリング（ストリング）を複数使用する。一つのストリングを一つのチャンネルという時、複数のストリングを以下ではマルチチャンネルという。発光ダイオードを駆動するためには別途の駆動回路が使われるが、マルチチャンネル発光ダイオードの各チャンネルに最適化された電圧が供給されるように供給電圧の電圧準位を能動的に調節せねばならない。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００６−３１９０５７号公報
【特許文献２】特開２００８−１９２６２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、ノイズによる影響を最小限にしつつ、供給電源電圧の電圧準位をデジタル方式で制御するマルチチャンネル発光ダイオード駆動回路を提供するところにある。
【０００６】
本発明が解決しようとする他の技術的課題は、ノイズによる影響を最小限にしつつ、供給電源電圧の電圧準位をデジタル方式で制御する供給電源電圧の制御方法を提供するところにある。
【０００７】
本発明が解決しようとするさらに他の技術的課題は、ノイズによる影響を最小限にしつつ、供給電源電圧の電圧準位をデジタル方式で制御する供給電源電圧の制御方法を具現するマルチチャンネルシステムを提供するところにある。
【課題を解決するための手段】
【０００８】
前記技術的課題を解決するための本発明によるマルチチャンネル発光ダイオード駆動回路は、発光ダイオードアレイ、ＤＣ−ＤＣ変換器及び動的余裕制御ブロックを備える。前記発光ダイオードアレイは、供給電源電圧及びＮ（Ｎは、１以上の整数）個の電流駆動装置の間に、それぞれ複数の発光ダイオードが直列に連結されたＮ個の発光ダイオードチャンネルを備える。前記ＤＣ−ＤＣ変換器は、第２基準電圧に対応する前記供給電源電圧を生成する。前記動的余裕制御ブロックは、前記Ｎ個の発光ダイオードチャンネルを経由して、前記該当電流駆動装置それぞれに所定の電流が流れる間の時間区間を定義する少なくとも一つのディミング信号に応答して、前記Ｎ個の発光ダイオードチャンネルと該当電流駆動装置の共通ノードのチャンネル電圧それぞれと、第１基準電圧及びヒステリシス電圧を組み合わせた組み合わせ電圧とを比較して、前記第２基準電圧を生成する。
【０００９】
前記他の技術的課題を解決するための本発明による供給電源電圧の制御方法は、供給電源電圧及びＮ（Ｎは、１以上の整数）個の電流駆動装置の間に、それぞれ複数の発光ダイオードが直列に連結されたＮ個の発光ダイオードチャンネルを備えるマルチチャンネル発光ダイオード駆動回路に適用され、初期段階、比較段階及び電圧準位制御段階を含む。前記初期段階は、第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳを決定し、Ｎ個の発光ダイオードとこれに対応するＮ個の電流駆動装置との間の共通ノードのチャンネル電圧Ｎ個を受信する。前記比較段階は、前記Ｎ個のチャンネル電圧を、前記第１基準電圧及び前記ヒステリシス電圧を合わせた電圧で定義される第１組み合わせ電圧、及び前記第１基準電圧及び前記ヒステリシス電圧の差で定義される第２組み合わせ電圧と比較する。前記電圧準位制御段階は、前記比較段階で比較された結果によって、前記供給電源電圧の電圧準位の維持、増加及び減少のうち一つを行う。
【００１０】
前記さらに他の技術的課題を解決するための本発明によるマルチチャンネルシステムは、前記供給電源電圧の制御方法が適用される。
【発明の効果】
【００１１】
本発明は、デジタル方式で供給電源電圧の電圧準位を制御させるので、ノイズによる影響がほとんどなくて設計が容易であるという長所がある。また、供給電源電圧に対する電圧準位の補償周期を調節できるだけでなく、変更させるべき供給電源電圧の電圧準位をメモリ装置に保存させて使用するので、短時間内に相異なるサイズを持つ電流を発光ダイオードに供給できるという長所がある。
【図面の簡単な説明】
【００１２】
【図１】本発明によるマルチチャンネル発光ダイオード駆動回路を示す図面である。
【図２】図１に図示された１．５ビットのアナログ‐デジタル変換器の内部回路を示す図面である。
【図３】図１に図示された遅延ラッチブロック１３２の内部ブロックを示す図面である。
【図４】図１に図示されたデジタル補償ブロック１２２の内部回路を示す図面である。
【図５】保存＆選択ユニットをさらに備えるデジタル補償ブロック１２２の内部回路を示す図面である。
【図６】図１に図示された電流駆動ブロック１６０を構成する電流駆動装置１６１＿１〜１６１−Ｎの回路を示す図面である。
【図７】マルチチャンネル発光ダイオード駆動回路が行う供給電源電圧の制御方法についてのフローチャートである。
【図８】ディミング信号Ｄ＿１、第１比較信号Ｈ１及び遅延ラッチ信号Ｄ＿Ｈ１の波形を示す図面である。
【図９】デジタル補償ブロック１２２に保存＆選択ユニット５５０が備えられていない場合、電流レベル変換信号ＣＬＣＳ、第２基準電圧ＶＲＥＦ２、供給電源電圧ＶＯＵＴ及び発光ダイオードに流れる電流ＩＬＥＤの関係を示す波形を示す図面である。
【図１０】デジタル補償ブロック１２２に保存＆選択ユニット５５０が備えられている場合、電流レベル変換信号ＣＬＣＳ、第２基準電圧ＶＲＥＦ２、供給電源電圧ＶＯＵＴ及び発光ダイオードに流れる電流ＩＬＥＤの関係を示す波形を示す図面である。
【図１１】ディミング電圧信号間の関係を示す図面である。
【図１２】ディミング電圧信号間の関係を示す図面である。
【図１３】エッジ方式を説明する図面である。
【図１４】直下方式を説明する図面である。
【発明を実施するための形態】
【００１３】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の例示的な実施形態を説明する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１４】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
【００１５】
図１は、本発明によるマルチチャンネル発光ダイオード駆動回路を示す図面である。
図１を参照すれば、マルチチャンネル発光ダイオード駆動回路１００は、ＤＣ−ＤＣ変換器１１０（ＤＣ−ＤＣ ｃｏｎｖｅｒｔｅｒ）、動的余裕制御ブロック１２０（ｄｙｎａｍｉｃ ｈｅａｄｒｏｏｍ ｃｏｎｔｒｏｌ ｂｌｏｃｋ）、ＰＷＭディミング信号生成器１５０（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ Ｄｉｍｍｉｎｇ ｓｉｇｎａｌ ｇｅｎｅｒａｔｏｒ）、電流駆動ブロック１６０（Ｃｕｒｒｅｎｔ ｄｒｉｖｉｎｇ ｂｌｏｃｋ）及び発光ダイオードアレイ１７０（Ｌｉｇｈｔ Ｄｉｏｄｅ Ａｒｒａｙ）を備える。
【００１６】
電流駆動ブロック１６０は、Ｎ（Ｎは１以上の整数）個の電流駆動装置１６１＿１〜１６１−Ｎを備え、それぞれの電流駆動装置１６１＿１〜１６１−Ｎは、ＰＷＭディミング信号生成器１５０から出力された少なくとも一つのディミング電圧信号ＤＳ１〜ＤＳＮに対応する時間の間に対応する電流を生成させる。
【００１７】
発光ダイオードアレイ１７０は、Ｎ個の発光ダイオードチャンネルＣＨ１〜ＣＨＮを備え、それぞれのチャンネルには、複数の発光ダイオードが直列に連結されている。各チャンネルの一端子は供給電源電圧ＶＯＵＴに連結されており、他の一端子は電流駆動ブロック１６０を構成するＮ個の電流駆動装置１６１＿１〜１６１−Ｎのうち、該当電流駆動装置に連結されている。
【００１８】
同じ電気的規格を持つ同数の発光ダイオードが直列に連結されているので、各チャンネルには、供給電源電圧ＶＯＵＴ及び該当電流駆動装置の間で一定の電流が流れることが理想的である。したがって、該当電流駆動装置と該当チャンネルの最後の発光ダイオードの共通ノードのチャンネル電圧ＶＣＨ１〜ＶＣＨＮは、いずれも同一でなければならない。しかし、同じ工程によって生産された発光ダイオードであっても、電気的特性は完璧に同一でなく、製品によって少しずつの特性偏差が存在する。したがって、直列に連結された複数の発光ダイオードを備える各チャンネルで消費する電力は偏差が存在するしかない。該当電流駆動装置と該当チャンネルの最後の発光ダイオードとの共通ノードの電圧を、チャンネル電圧ＶＣＨ１〜ＶＣＨＮと定義する時、発光ダイオードの電気的特性の偏差によって、実際には前記チャンネル電圧ＶＣＨ１〜ＶＣＨＮは同一でなくなる。
【００１９】
本発明では、チャンネル電圧ＶＣＨ１〜ＶＣＨＮが既定の基準電圧より低くなる場合とあまりにも高くなる場合、これを調節する装置及び方法を提案する。本発明では、基準電圧として、第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳを組み合わせた２個の組み合わせ電圧を導入した。詳細は後述する。
【００２０】
ＰＷＭディミング信号生成器１５０は、電流駆動ブロック１６０に供給するディミング電圧信号ＤＳ１〜ＤＳＮの時間区間に対応する少なくとも一つのディミング信号Ｄ１〜ＤＮをさらに生成する。ディミング電圧信号ＤＳ１〜ＤＳＮが該当電流駆動装置１６１＿１〜１６１−Ｎの電流の量及びイネーブルされる時間を決定するのに対し、ディミング信号Ｄ１〜ＤＮは、イネーブルされる時間についての情報を含んでいる。したがって、ディミング電圧信号ＤＳ１〜ＤＳＮとディミング信号Ｄ１〜ＤＮとは、混用して使用してもよい。後述するが、ディミング電圧信号ＤＳ１〜ＤＳＮの位相に一定の遅延時間の差がある場合はもとより、位相の同じ場合にも可能である。発光ダイオードに流れる電流を可変させようとする時には、電流レベル変換信号ＣＬＣＳをさらに受信してディミング電圧信号ＤＳ１〜ＤＳＮのサイズを可変させる。詳細は後述する。
【００２１】
ＤＣ−ＤＣ変換器１１０は、動的余裕制御ブロック１２０から出力される第２基準電圧ＶＲＥＦ２に対応する供給電源電圧ＶＯＵＴを生成して、発光ダイオードアレイ１７０に供給する。第２基準電圧ＶＲＥＦ２及び供給電源電圧ＶＯＵＴは、ＤＣ電圧（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ Ｖｏｌｔａｇｅ）である。
【００２２】
最後に、動的余裕制御ブロック１２０は、少なくとも一つのディミング信号Ｄ１〜ＤＮに応答して、Ｎ個のチャンネル電圧ＶＣＨ１〜ＶＣＨＮと第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳの組み合わせ電圧とをそれぞれ比較し、比較結果に対応する第２基準電圧ＶＲＥＦ２を生成し、このために比較ブロック１３０（Ｃｏｍｐａｒｅ Ｂｌｏｃｋ）、デジタル補償ブロック１２２（Ｄｉｇｉｔａｌ Ｃｏｍｐｅｎｓａｔｉｏｎ Ｂｌｏｃｋ）及びデジタル‐アナログ変換器１２１（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｏｒ）を備える。
【００２３】
比較ブロック１３０は、Ｎ個のチャンネル電圧ＶＣＨ１〜ＶＣＨＮと組み合わせ電圧とを比較し、比較結果を該当ディミング信号Ｄ１〜ＤＮに応答して一定の時間遅延させた遅延ラッチ信号ＬＡＴＣＨ＿Ｓを生成する。デジタル補償ブロック１２２は、該当ディミング信号Ｄ１〜ＤＮに応答して、遅延ラッチ信号ＬＡＴＣＨ＿Ｓの論理状態によって一定の値を補償した補償信号ＣＯＭ＿Ｓを生成する。ここで、Ｎ個のチャンネル電圧ＶＣＨ１〜ＶＣＨＮと組み合わせ電圧とはアナログ電圧であるが、比較ブロック１３０でデジタル信号に変換され、変換されたデジタル信号がデジタル補償ブロック１２２で処理される。デジタル‐アナログ変換器１２１は、デジタル信号である補償信号ＣＯＭ＿Ｓを変換して、アナログ信号である第２基準信号ＶＲＥＦ２を生成する。
【００２４】
比較ブロック１３０は、アナログ‐デジタル変換ブロック１３１（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ Ｂｌｏｃｋ）及び遅延ラッチブロック１３２（Ｄｅｌａｙｅｄ Ｌａｔｃｈ Ｂｌｏｃｋ）を備える。
【００２５】
アナログ‐デジタル変換ブロック１３１は、Ｎ個のアナログチャンネル電圧ＶＣＨ１〜ＶＣＨＮとアナログ組み合わせ電圧とを比較して、デジタル信号である２Ｎ個の比較信号Ｈ１、Ｌ１〜ＨＮ、ＨＬを生成し、Ｎ個のチャンネル電圧ＶＣＨ１〜ＶＣＨＮのうち該当チャンネル電圧を組み合わせ電圧と比較して、第１比較信号Ｈ及び第２比較信号Ｌをそれぞれ生成するＮ個の１．５ビットのアナログ‐デジタル変換器１３１＿１〜１３１＿Ｎを備える。遅延ラッチブロック１３２は、ディミング信号Ｄ１〜ＤＮに応答して２Ｎ個の比較信号Ｈ１、Ｌ１〜ＨＮ、ＨＬを一定時間遅延させた前記遅延ラッチ信号ＬＡＴＣＨ＿Ｓを生成する。
【００２６】
図２は、図１に図示された１．５ビットのアナログ‐デジタル変換器の内部回路面である。
図２を参照すれば、それぞれの１．５ビットのアナログ‐デジタル変換器１３１＿１〜１３１＿Ｎは、第１比較器ＣＯＭ１（ｆｉｒｓｔ ｃｏｍｐａｒａｔｏｒ）及び第２比較器ＣＯＭ２を備える。
【００２７】
第１比較器ＣＯＭ１は、一端子（−）に印加される第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳを合わせた第１組み合わせ電圧ＶＲＥＦ１＋ＶＨＹＳと、他の一端子（＋）に印加される該当チャンネル電圧ＶＣＨとの差電圧に対応する第１比較信号Ｈを生成する。第２比較器ＣＯＭ２は、一端子（＋）に印加される第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳの差電圧（ｄｉｆｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ）である第２組み合わせ電圧ＶＲＥＦ１−ＶＨＹＳと、他の一端子（−）に印加される該当チャンネル電圧との差電圧に対応する第２比較信号Ｌを生成する。
【００２８】
第１比較信号及び第２比較信号の論理状態は、下記のような条件で決定される。
該当チャンネル電圧ＶＣＨの電圧準位が第１組み合わせ電圧ＶＲＥＦ１＋ＶＨＹＳの電圧準位より高い場合には、それぞれの１．５ビットのアナログ‐デジタル変換器から出力される第１比較信号Ｈは、論理ハイ（Ｌｏｇｉｃ Ｈｉｇｈ）状態になる。
【００２９】
該当チャンネル電圧ＶＣＨの電圧準位が第２組み合わせ電圧ＶＲＥＦ１−ＶＨＹＳの電圧準位より低い場合には、それぞれの１．５ビットのアナログ‐デジタル変換器から出力される第２比較信号Ｌは、論理ハイ状態になる。
【００３０】
前記２個の場合以外の場合、すなわち、該当チャンネル電圧の電圧準位が、第１組み合わせ電圧ＶＲＥＦ１＋ＶＨＹＳの電圧準位及び第２組み合わせ電圧ＶＲＥＦ１−ＶＨＹＳの電圧準位の中間値を持つ場合には、それぞれの１．５ビットのアナログ‐デジタル変換器から出力される第１比較信号Ｈ及び第２比較信号Ｌは、いずれも論理ロー（Ｌｏｇｉｃ Ｌｏｗ）状態になる。
【００３１】
Ｎ個のチャンネルがあるので、アナログ‐デジタル変換ブロック１３１から出力される比較信号は、２Ｎ個（Ｈ１、Ｌ１、Ｈ２、Ｌ２〜ＨＮ、ＬＮ）になる。
図３は、図１に図示された遅延ラッチブロック１３２の内部ブロック面である。
図３を参照すれば、遅延ラッチブロック１３２は、いずれもＮ個の遅延ラッチ回路３１０〜３３０を備える。
【００３２】
第１遅延ラッチ回路３１０は、第１ディミング信号Ｄ１に応答して、第１アナログ‐デジタル変換器１３１＿１から出力される第１比較信号Ｈ１及び第２比較信号Ｌ１を一定時間遅延させて、第１ラッチ信号Ｄ＿Ｈ１及び第２ラッチ信号Ｄ＿Ｌ１を生成する。
【００３３】
第２遅延ラッチ回路３２０は、第２ディミング信号Ｄ２に応答して、第２アナログ‐デジタル変換器（図示せず）から出力される第１比較信号Ｈ２及び第２比較信号Ｌ２を一定時間遅延させて、第１ラッチ信号Ｄ＿Ｈ２及び第２ラッチ信号Ｄ＿Ｌ２を生成する。
【００３４】
第Ｎ遅延ラッチ回路３３０は、第Ｎディミング信号ＤＮに応答して、第Ｎアナログ‐デジタル変換器１３１＿Ｎから出力される第１比較信号ＨＮ及び第２比較信号ＬＮを一定時間遅延させて、第１ラッチ信号Ｄ＿ＨＮ及び第２ラッチ信号Ｄ＿ＬＮを生成する。
【００３５】
説明の便宜のために、第１遅延ラッチ回路３１０ないし第Ｎ遅延ラッチ回路３３０から出力されるあらゆる比較信号Ｄ＿Ｈ１、Ｄ＿Ｌ１、Ｄ＿Ｈ２、Ｄ＿Ｌ２〜Ｄ＿ＨＮ、Ｄ＿ＬＮを合わせて、遅延ラッチ信号ＬＡＴＣＨ＿Ｓと定義する。
【００３６】
図４は、図１に図示されたデジタル補償ブロック１２２の内部回路面である。
図４を参照すれば、デジタル補償ブロック１２２は、決定論理回路４１０（Ｄｅｃｉｓｉｏｎ Ｌｏｇｉｃ Ｃｉｒｃｕｉｔ）、係数決定ユニット４２０（Ｃｏｅｆｆｉｃｉｅｎｔ Ｄｅｃｉｓｉｏｎ Ｕｎｉｔ）、加算器４３０（Ａｄｄｅｒ）及び出力レジスタ４４０（Ｏｕｔｐｕｔ Ｒｅｇｉｓｔｅｒ）を備える。
【００３７】
決定論理回路４１０は、ディミング信号Ｄ１〜ＤＮ及び遅延ラッチ信号ＬＡＴＣＨ＿Ｓを用いて補償決定信号ＤＬ＿Ｏを生成する。係数決定ユニット４２０は、補償決定信号ＤＬ＿Ｏに対応する係数ＣＯＥ＿Ｏを生成する。加算器４３０は、係数ＣＯＥ＿Ｏを補償信号ＣＯＭ＿Ｓに加算する。出力レジスタ４４０は、加算器４３０から出力される信号ＡＤＤ＿Ｏを保存して補償信号ＣＯＭ＿Ｓを出力する。
【００３８】
補償決定信号ＤＬ＿Ｏは、
１．それぞれの遅延ラッチ回路から出力される第１比較信号Ｈ１、Ｈ２〜ＨＮ全体が論理ハイ状態である時は、係数決定ユニット４２０で生成される係数ＣＯＥ＿Ｏの値が−１（ｍｉｎｕｓ ｏｎｅ）になることを指示する情報を含み、
２．それぞれの遅延ラッチ回路から出力される第２比較信号Ｌ１、Ｌ２〜ＬＮのうち少なくとも一つが論理ハイ状態である時は、係数ＣＯＥ＿Ｏの値が１（ｏｎｅ）になることを指示する情報を含み、
３．それ以外の場合には、前記係数ＣＯＥ＿Ｏの値が０（ｚｅｒｏ）になることを指示する情報を含む。
【００３９】
補償決定信号ＤＬ＿Ｏは、ディミング信号Ｄ１〜ＤＮの周期によって出力される。
本発明によるマルチチャンネル発光ダイオード駆動回路は、補償がなされる周期を異ならせるようにした。
【００４０】
補償周期についての情報を持っている補償周期制御信号ＣＣＳ（Ｃｏｍｐｅｎｓａｔｉｏｎ Ｃｏｎｔｒｏｌ Ｓｉｇｎａｌ）が決定論理回路４１０に印加されれば、補償周期制御信号ＣＣＳによって、補償決定信号ＤＬ＿Ｏの生成周期をディミング信号Ｄ１〜ＤＮの周期によって調節する。例えば、ディミング信号Ｄ１〜ＤＮの１周期に一回補償決定信号ＤＬ＿Ｏを生成させるか、２周期に１回またはそれ以上の周期に１回生成されるように設定できる。
【００４１】
係数決定ユニット４２０は、第１係数生成装置４２１（ｆｉｒｓｔ Ｃｏｅｆｆｉｃｉｅｎｔ Ｇｅｎｅｒａｔｉｎｇ Ｕｎｉｔ）、第２係数保存装置４２２及び第１多重選択装置４２３（Ｍｕｌｔｉｐｌｅｘｅｒ）を備える。
【００４２】
第１係数生成装置４２１は、係数（ｃｏｅｆｆｉｃｉｅｎｔ）１（ｏｎｅ）を保存する第１係数保存装置、及び補償決定信号ＤＬ＿Ｏに応答して係数１の符号を選択する符号選択装置を備える。第２係数保存装置４２２は、係数０（ｚｅｒｏ）を保存する。第１多重選択装置４２３は、補償決定信号ＤＬ＿Ｏに応答して、第１係数生成装置４２１及び第２係数保存装置４２２から出力される係数のうち一つを選択して出力ＣＯＥ＿Ｏする。
【００４３】
本発明によるマルチチャンネル発光ダイオード駆動回路は、発光ダイオードに流れる電流のサイズを可変させつつ動作させる場合にも、発光ダイオードに供給される電流が短時間内に変わりうる保存＆選択ユニット（Ｍｅｍｏｒｙ＆Ｓｅｌｅｃｔｉｏｎ Ｕｎｉｔ）をさらに提供する。
【００４４】
図５は、保存＆選択ユニットをさらに備えるデジタル補償ブロック１２２の内部回路面である。
図５に図示されたデジタル補償ブロック１２２の説明の便宜のために、可変される電流のサイズを２種に限定して説明する。
【００４５】
図５に図示されたデジタル補償ブロック１２２は、図４に図示されたデジタル補償ブロック１２２に保存＆選択ユニット５５０をさらに加えた。したがって、これらの間の電気的連結も若干の差があるようになる。保存＆選択ユニット５５０を除外した他の構成要素は、いずれも図４に図示された構成要素とその機能及び動作が同一であるので、ここでは、保存＆選択ユニット５５０及び保存＆選択ユニット５５０と関連した電気的連結についてのみ説明する。
【００４６】
後述する電流レベル変換信号ＣＬＣＳ（Ｃｕｒｒｅｎｔ Ｌｅｖｅｌ Ｃｈａｎｇｅ Ｓｉｇｎａｌ）は、発光ダイオードに流れる電流のサイズを決定する信号である。
保存＆選択ユニット５５０は、電流レベル変換信号ＣＬＣＳに応答して出力レジスタ５４０から出力される補償信号ＣＯＭ＿Ｓを保存し、保存された補償信号ＣＯＭ＿Ｓ及び出力レジスタ５４０から直接出力される補償信号ＣＯＭ＿Ｓのうち、選択された選択補償信号ＳＥＬ＿Ｏを加算器５３０に伝達する機能を行う。このために、第１レジスタ５５１、第２レジスタ５５２及び多重選択装置５５３を備える。
【００４７】
第１レジスタ５５１は、電流レベル変換信号ＣＬＣＳに応答して、出力レジスタ５４０から出力される補償信号ＣＯＭ＿Ｓのうち、第１電流レベル信号に対応する補償信号ＣＯＭ＿Ｓを保存する。第２レジスタ５５２は、電流レベル変換信号ＣＬＣＳに応答して、出力レジスタ５４０から出力される補償信号ＣＯＭ＿Ｓのうち、第２電流レベル信号に対応する補償信号ＣＯＭ＿Ｓを保存する。多重選択装置５５３は、電流レベル変換信号ＣＬＣＳに応答して、第１レジスタ５５１、第２レジスタ５５２及び補償信号ＣＯＭ＿Ｓのうち一つを選択補償信号ＳＥＬ＿Ｏに選択する。前記２個のレジスタ５５１、５５２に保存された信号が使われる方法については後述する。
【００４８】
図６は、図１に図示された電流駆動ブロック１６０を構成する電流駆動装置１６１＿１〜１６１−Ｎの回路面である。
説明の便宜のために、Ｎ個の電流駆動装置１６１＿１〜１６１−Ｎのうち、第１電流駆動装置１６１＿１についてのみ説明する。
【００４９】
図６を参照すれば、第１電流駆動装置１６１＿１は、差動演算増幅器ＯＰ３、ＭＯＳトランジスタＭ１及び抵抗Ｒで具現できる。第１差動演算増幅器ＯＰ３は、一端子（＋）で第１ディミング電圧信号ＤＳ＿１を受信する。ＭＯＳトランジスタＭ１は、一端子がチャンネル電圧ＶＣＨ１に連結され、他の一端子が第１差動演算増幅器ＯＰ３の他の一端子（−）に連結され、ゲートに第１差動演算増幅器ＯＰ３の出力が印加される。抵抗Ｒは、一端子が第１差動演算増幅器ＯＰ３の出力端子及びＭＯＳトランジスタの共通ノードに連結されて、他の一端子は接地される。
【００５０】
図６に図示された第１電流駆動装置１６１＿１の動作は一般的に知られているので、以下で簡略に説明する。
第１ディミング電圧信号ＤＳ＿１が差動演算増幅器ＯＰ３の正の入力端子（＋）に印加されれば、差動演算増幅器ＯＰ３の出力電圧が増大し、したがって、ＭＯＳトランジスタＭ１から多くの電流が抵抗Ｒに供給される。抵抗がＭＯＳトランジスタＭ１から流れる電流を十分に接地電圧に伝達するためには、ＭＯＳトランジスタＭ１と抵抗Ｒとが連結される共通ノードの電圧が増大せねばならない。共通ノードの電圧が増大すれば、差動演算増幅器ＯＰ３の負の入力端子（−）の電圧も増大するので、結局、差動演算増幅器ＯＰ３はアナログバッファ回路（Ａｎａｌｏｇ Ｂｕｆｆｅｒ Ｃｉｒｃｕｉｔ）のように動作して、結局、抵抗Ｒに流れる電流のサイズは第１ディミング電圧信号ＤＳ＿１によって決定される。
【００５１】
図１ないし図６を通じて、本発明によるマルチチャンネル発光ダイオード駆動回路の構成についてはいずれも説明した。以下では、マルチチャンネル発光ダイオード駆動回路の動作特性についてさらに詳細に説明する。
【００５２】
図７は、マルチチャンネル発光ダイオード駆動回路が行う供給電源電圧の制御方法についてのフローチャートである。
図７を参照すれば、本発明の他の一面による供給電源電圧の制御方法は、供給電源電圧ＶＯＵＴ及びＮ個の電流駆動装置１６１＿１〜１６１＿Ｎの間に、それぞれ複数の発光ダイオードが直列に連結されたＮ個の発光ダイオードチャンネルＣＨ１〜ＣＨＮを備えるマルチチャンネル発光ダイオード駆動回路で具現され、初期段階Ｓ１、比較段階Ｓ２及び電圧準位制御段階Ｓ３に大別される。
【００５３】
初期段階Ｓ１は、第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳを決定し、Ｎ個の発光ダイオードとこれに対応するＮ個の電流駆動装置との間の共通ノードのチャンネル電圧ＶＣＨＮ個を受信する。比較段階Ｓ２は、Ｎ個のチャンネル電圧ＶＣＨ１〜ＶＣＨＮを、第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳを合わせた電圧で定義される第１組み合わせ電圧ＶＲＥＦ１＋ＶＨＹＳ、及び第１基準電圧ＶＲＥＦ１及びヒステリシス電圧ＶＨＹＳの差で定義される第２組み合わせ電圧ＶＲＥＦ１−ＶＨＹＳと比較する。電圧準位制御段階Ｓ３は、比較段階Ｓ２で比較された結果によって、供給電源電圧ＶＯＵＴの電圧準位の維持、増加及び減少のうち一つを行う。
【００５４】
以下、比較段階Ｓ２及び電圧準位制御段階Ｓ３を詳細に説明する。
比較段階Ｓ２は、第１判断段階７２０、第１比較信号決定段階７２１、７２２、第２判断段階７３０及び第２比較信号決定段階７３１、７３２を含む。
【００５５】
第１判断段階７２０は、チャンネル電圧が第１組み合わせ電圧ＶＲＥＦ１＋ＶＨＹＳより大きいかどうかを判断する。第１比較信号決定段階７２１、７２２は、第１判断段階７２０の判断結果、チャンネル電圧が第１組み合わせ電圧ＶＲＥＦ１＋ＶＨＹＳより大きい場合には、第１比較信号の値を１に決定（７２１）し、小さな場合には０に決定（７２２）する。
【００５６】
第２判断段階７３０は、Ｎ個のチャンネル電圧それぞれが第２組み合わせ電圧ＶＲＥＦ１−ＶＨＹＳより小さいかどうかを判断する。第２比較信号決定段階７３１、７３２は、第２判断段階７３０の判断結果、チャンネル電圧が第２組み合わせ電圧ＶＲＥＦ１−ＶＨＹＳより小さな場合には、第２比較信号の値を１に決定し、大きい場合には０に決定する。
【００５７】
前記の６段階７２０、７２１、７２２、７３０、７３１、７３２をあらゆるチャンネル電圧に対して行うために、変数設定段階７１５、変数増加段階７３３及び変数比較段階７３４をさらに備える。ここで、ｉは変数（ｖａｒｉａｂｌｅ）である。
【００５８】
変数設定段階７１５で最初の変数を設定し、最初の変数（ｉ＝１）に対応するチャンネル電圧に対して６段階７２０、７２１、７２２、７３０、７３１、７３２をいずれも行った後には、変数増加段階７３３で変数ｉを１（ｏｎｅ）ずつ増加させて、次のチャンネル電圧に対して６段階７２０、７２１、７２２、７３０、７３１、７３２を行わせる。このような反復の回数は変数比較段階７３４で判断するが、変数ｉがあらかじめ設定されたＮ値を超えるまで反復される。
【００５９】
電圧準位制御段階Ｓ３は、第３判断段階７４０、第４判断段階７５０及び供給電源電圧補償段階７５１、７５２、７５３を含む。
第３判断段階７４０は、Ｎ個の第１比較信号Ｈ１〜ＨＮ値いずれも１（ｏｎｅ）であるかどうかを判断する。第４判断段階７５０は、Ｎ個の第２比較信号Ｌ１〜ＬＮ値のうち少なくとも一つが１であるかどうかを判断する。供給電源電圧補償段階７５１、７５２、７５３は、Ｎ個の第１比較信号値いずれも１（ｏｎｅ）である場合には、供給電源電圧ＶＯＵＴの電圧準位を低減（７５１）させ、Ｎ個の第２比較信号値のうち少なくとも一つが１である場合には、供給電源電圧ＶＯＵＴの電圧準位を増大（７５２）させ、その他の場合には、供給電源電圧ＶＯＵＴの電圧準位を現在の状態に維持させる。
【００６０】
供給電源電圧補償段階７５１、７５２、７５３を終えた後には、初期段階Ｓ１、比較段階Ｓ２及び電圧準位制御段階Ｓ３を反復して行わせることもできる。
図８は、ディミング信号Ｄ＿１、第１比較信号Ｈ１及び遅延ラッチ信号Ｄ＿Ｈ１の波形面である。
【００６１】
図８を参照すれば、ディミング信号Ｄ＿１がハイ状態である時に第１比較信号Ｈ１の結果が出力され、ディミング信号Ｄ＿１がロー状態に転移されれば、第１比較信号Ｈ１も不活性化するということが分かる。実際にそれぞれのチャンネル毎にディミング信号がターンオンされる時点と、ターンオン状態を維持する時点とが相異なるので、第１比較信号Ｈ１をそのまま利用する場合、各チャンネルの電圧状態を正確に読み取れない場合が発生する恐れがある。本発明では、これを解消するためには、第１比較信号Ｈ１を一定時間（Ｔｄｅｌａｙ）遅延させた遅延ラッチ信号Ｄ＿Ｈ１を使用することを提案する。
【００６２】
図８を参照すれば、ディミング信号Ｄ＿１の立ち下がりエッジ（Ｆａｌｌｉｎｇ ｅｄｇｅ）瞬間で第１比較信号Ｈ１の論理状態は不明確に判断されうるが、第１比較信号Ｈ１を一定時間遅延させた遅延ラッチ信号Ｄ＿Ｈ１の論理状態は明確に判断されうるということが分かる。
【００６３】
図９は、デジタル補償ブロック１２２に保存＆選択ユニット５５０が備えられていない場合、電流レベル変換信号ＣＬＣＳ、第２基準電圧ＶＲＥＦ２、供給電源電圧ＶＯＵＴ及び発光ダイオードに流れる電流ＩＬＥＤの関係を示す波形面である。
【００６４】
図９は、電流レベル変換信号ＣＬＣＳの指示によって発光ダイオードにサイズの相異なる２種類の電流（２０ｍＡ、４０ｍＡ）を流そうとする時、第２基準電圧ＶＲＥＦ２及び第２基準電圧ＶＲＥＦ２を用いて生成させた供給電源電圧ＶＯＵＴの変化を図示したものである。電流レベル変換信号ＣＬＣＳの論理状態がローである時に２０ｍＡの電流を流し、ハイ状態である時に４０ｍＡの電流を流すと仮定する。
【００６５】
電流レベル変換信号ＣＬＣＳが論理ロー状態である時、発光ダイオードに流れる電流は２０ｍＡであり、この時、第２基準電圧ＶＲＥＦ２及び供給電源電圧ＶＯＵＴの電圧準位は３０Ｖ（Ｖｏｌｔｓ）になる。
【００６６】
電流レベル変換信号ＣＬＣＳが論理ローから論理ハイ状態に転移する立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）で、第２基準電圧ＶＲＥＦ２が階段式に増大し、これにより、供給電源電圧ＶＯＵＴの電圧準位も一定の傾斜を持って増大して、３５Ｖになる地点から発光ダイオードが４０ｍＡ流れる。
【００６７】
逆に、電流レベル変換信号ＣＬＣＳが論理ハイから論理ロー状態に転移する立ち下がりエッジで第２基準電圧ＶＲＥＦ２が階段式に低減し、これにより、供給電源電圧ＶＯＵＴの電圧準位も一定の傾斜を持って低減して、再び３０Ｖになる地点から発光ダイオードが２０ｍＡ流れるようになる。
【００６８】
電流レベル変換信号ＣＬＣＳの変化によって発光ダイオードに流れる電流のサイズを決定する供給電源電圧ＶＯＵＴの電圧準位が急激に変わることが理想的であるという時、図９に図示されたように、供給電源電圧ＶＯＵＴの電圧準位が一定の傾斜を持って変わることは望ましくないといえる。
【００６９】
これにより、本発明では図５に図示されたような保存＆選択ユニット５５０を追加してこれを改善した。
図１０は、デジタル補償ブロック１２２に保存＆選択ユニット５５０が備えられている場合、電流レベル変換信号ＣＬＣＳ、第２基準電圧ＶＲＥＦ２、供給電源電圧ＶＯＵＴ及び発光ダイオードに流れる電流ＩＬＥＤの関係を示す波形面である。
【００７０】
図１０を参照すれば、デジタル補償ブロック１２２に保存＆選択ユニット５５０が備えられている場合、電流レベル変換信号ＣＬＣＳの最初の一周期の間には、図５に図示された第１レジスタ５５１及び第２レジスタ５５２に、２種の供給電源電圧ＶＯＵＴに対応する電圧を保存しているが、次の周期からは、保存された電圧のうち該当する電圧を加算器５３０で直ちに使用させることによって、供給電源電圧ＶＯＵＴの電圧準位が速く変わるようにし、したがって、発光ダイオードに流れる電流ＩＬＥＤも速く変わるようにする。
図１１及び図１２は、ディミング電圧信号間の関係を示す。
【００７１】
Ｎ個のディミング電圧信号ＤＳ＿１〜ＤＳ＿Ｎは、図１１に図示したように位相の同じ場合もあり、図１２に図示したように位相の相異なる場合もある。
あらゆるチャンネルを同時に作動させるためには、図１１に図示された同じ位相のディミング電圧信号を使用することが望ましく、それぞれのチャンネルを一定の時間間隔をおいて作動させるためには、図１２に図示された位相の相異なるディミング電圧信号を使用することが望ましい。特に図１２に図示された波形は、それぞれのチャンネルを部分的に区別して動作させるローカルディミング（Ｌｏｃａｌ Ｄｉｍｍｉｎｇ）を行う時に有効に使用できる。
【００７２】
図１３は、エッジ方式を、図１４は、直下方式を説明する。
ＬＣＤの側面エッジに発光ダイオードを配するエッジ方式（ｅｄｇｅ ｔｙｐｅ）と、ＬＣＤの背面全体に発光ダイオードを配する直下方式（ｄｉｒｅｃｔ ｔｙｐｅ）とによって、図１１及び図１２に図示された形態のディミング信号が使われうる。
【００７３】
前述したように、本発明によるマルチチャンネル発光ダイオード駆動回路は、アナログチャンネル電圧とアナログ組み合わせ電圧とを比較した結果を、１．５ビットのアナログ‐デジタル変換器を通じてデジタル信号に変換し、変換されたデジタル信号を加工して供給電源電圧ＶＯＵＴの電圧準位を決定させることによって、アナログ信号を加工する場合に比べてノイズによる影響を最小限にできる長所がある。特に、アナログ信号を処理する時に使われる演算増幅器の場合、処理されるアナログ信号の周波数による周波数応答特性も考慮すべき設計の複雑性も、本発明では考慮する必要がない。
【００７４】
また、供給電源電圧ＶＯＵＴの補償周期も、ディミング信号の一周期に限定されるものではなく、２周期またはそれ以上の周期に１回補償されるようにして、応用の範囲を増大させた。
【００７５】
特に、デジタル補償ブロック１２２にメモリ機能及び選択機能のある保存＆選択ユニット５５０を追加することによって、発光ダイオードに供給する電流のサイズを短時間内に変化させることができる。
【００７６】
以上では、本発明についての技術思想を添付図面と共に述べたが、これは本発明の望ましい実施形態を例示的に説明したものであり、本発明を限定するものではない。また当業者ならば、本発明の技術的思想の範ちゅうを逸脱しない範囲内で多様な変形及び摸倣ができるということはいうまでもない。
【産業上の利用可能性】
【００７７】
本発明は、発光ダイオード駆動回路関連の技術分野に好適に用いられる。
【符号の説明】
【００７８】
１００  マルチチャンネル発光ダイオード駆動回路
１１０  ＤＣ−ＤＣ変換器
１２０  動的余裕制御ブロック
１２１  デジタル‐アナログ変換器
１２２  デジタル補償ブロック
１３０  比較ブロック
１３１  アナログ‐デジタル変換ブロック
１３２  遅延ラッチブロック
１５０  ＰＷＭディミング信号生成器
１６０  電流駆動ブロック
１６１＿１〜１６１−Ｎ  電流駆動装置
１７０  発光ダイオードアレイ
ＤＳ１〜ＤＳＮ  ディミング電圧信号
ＣＨ１〜ＣＨＮ  発光ダイオードチャンネル
ＶＯＵＴ  供給電源電圧
ＶＣＨ１〜ＶＣＨＮ  チャンネル電圧
ＶＲＥＦ１  第１基準電圧
ＶＨＹＳ  ヒステリシス電圧
Ｄ１〜ＤＮ  ディミング信号
ＣＬＣＳ  電流レベル変換信号
ＶＲＥＦ１  第１基準電圧
ＶＲＥＦ２  第２基準電圧
ＬＡＴＣＨ＿Ｓ  遅延ラッチ信号
ＣＯＭ＿Ｓ  補償信号
Ｈ１、Ｌ１〜ＨＮ、ＨＬ  比較信号
１３１＿１〜１３１＿Ｎ  アナログ‐デジタル変換器
【図１】
2011114343.tif 000003
【図２】
2011114343.tif 000004
【図３】
2011114343.tif 000005
【図４】
2011114343.tif 000006
【図５】
2011114343.tif 000007
【図６】
2011114343.tif 000008
【図７】
2011114343.tif 000009
【図８】
2011114343.tif 000010
【図９】
2011114343.tif 000011
【図１０】
2011114343.tif 000012
【図１１】
2011114343.tif 000013
【図１２】
2011114343.tif 000014
【図１３】
2011114343.tif 000015
【図１４】
2011114343.tif 000016