(57)【要約】【課題】消費電力が大きかった。【解決手段】本発明は、カスケード接続され、前段から入力するカスケード信号に対応して所定の期間、コントローラからｍｉｎｉ―ＬＶＤＳインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバであって、前記複数の信号のうち第１の信号を受信する第１の受信回路と、前記複数の信号のうち第２の信号を受信する第２の受信回路と、前記第１及び第２の受信回路を、それぞれアクティブ状態もしくはスタンバイ状態に制御するイネーブル制御回路と、を有し、前記イネーブル制御回路は、前記前段から入力するカスケード信号に応じて、前記第２の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて前記第１及び第２の受信回路をスタンバイ状態とするソースドライバである。【選択図】図２
2011059492.tif 000002
【特許請求の範囲】
【請求項１】
カスケード接続され、前段から入力するカスケード信号に対応して所定の期間、コントローラからｍｉｎｉ―ＬＶＤＳインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバであって、
前記複数の信号のうち第１の信号を受信する第１の受信回路と、
前記複数の信号のうち第２の信号を受信する第２の受信回路と、
前記第１及び第２の受信回路を、それぞれアクティブ状態もしくはスタンバイ状態に制御するイネーブル制御回路と、を有し、
前記イネーブル制御回路は、前記前段から入力するカスケード信号に応じて、前記第２の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて前記第１及び第２の受信回路をスタンバイ状態とする
ソースドライバ。
【請求項２】
前記イネーブル制御回路は、当該ソースドライバを起動させるための起動信号を前記コントローラから入力すると、前記起動信号に応じて前記第１の受信回路をアクティブ状態とする
請求項１に記載のソースドライバ。
【請求項３】
前記起動信号は、１水平期間毎に出力されるストローブ信号である
請求項２に記載のソースドライバ。
【請求項４】
前記第１の受信回路が受信する第１の信号は、当該ソースドライバの動作クロックを生成するためのクロック信号である
請求項１〜請求項３のいずれか１項に記載のソースドライバ。
【請求項５】
前記第１の受信回路が受信する第１の信号は、当該ソースドライバをリセットするリセットデータ信号が含まれる
請求項１〜請求項３のいずれか１項に記載のソースドライバ。
【請求項６】
前段から入力するカスケード信号を入力してから所定の期間後に、当該ソースドライバが次段に出力するカスケード信号を生成するカスケード信号生成回路を有する
請求項１〜請求項５のいずれか１項に記載のソースドライバ。
【請求項７】
前記イネーブル制御回路は、第１および第２のＲＳラッチ回路と、セレクタと、を有し、
前記第１のＲＳラッチ回路は、セット端子に入力する前記起動信号に対応した第１のパルス信号と、リセット端子に入力する前記カスケード信号生成回路が生成した次段に出力するカスケード信号に対応した第２のパルス信号とに応じて、第１のイネーブル信号を生成し、
前記第２のＲＳラッチ回路は、セット端子に入力する前記前段から入力するカスケード信号に応じた第３のパルス信号と、リセット端子に入力する前記第２のパルス信号とに応じて、第２のイネーブル信号を生成し、
前記セレクタは、前記起動信号と前記前段から入力するカスケード信号とに応じたセレクト信号に応じて、前記第１もしくは第２のイネーブル信号を選択して第３のイネーブル信号として出力し、
前記第１のイネーブル信号は、前記第１の受信回路をアクティブ状態もしくはスタンバイ状態に制御し、
前記第３のイネーブル信号は、前記第２の受信回路をアクティブ状態もしくはスタンバイ状態に制御する
請求項１〜請求項６のいずれか１項に記載のソースドライバ。
【請求項８】
カスケード接続され、前段が出力するカスケード信号が活性化されると、所定の期間、コントローラからｍｉｎｉ―ＬＶＤＳインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバの制御方法であって、
前記ソースドライバが前記複数の信号のうち第１の信号を受信する第１の受信回路と、前記複数の信号のうち第２の信号を受信する第２の受信回路と、を有しており、
前記前段が出力するカスケード信号に応じて、前記第２の受信回路をアクティブ状態にし、前記ソースドライバが次段に出力するカスケード信号に応じて前記第１及び第２の受信回路をスタンバイ状態とする
ソースドライバの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置のソースドライバ及びその制御方法に関するものである。
【背景技術】
【０００２】
液晶ディスプレイ等の平面表示装置は、近年大型化が進んでいる。大型平面表示装置は、ソースドライバと呼ばれるＩＣ（Integrated Circuit）を用いて信号線を駆動する。１つあたりのソースドライバにより駆動可能な信号線には限界がある。よって、大型化や高精細化が進んだ平面表示装置には、図６に示すようにカスケード接続された複数のソースドライバを有しており、順次複数のソースドライバを動作させ、１水平ライン分の全信号線を駆動する。
【０００３】
図６に示すように平面表示装置１は、コントローラ１１と、ソースドライバＩＣ１〜ＩＣ４と、ディスプレイ１２とを有する。コントローラ１１は、クロック信号ＣＬＫと、ロード信号ＬＯＡＤと、データ信号ＤＤ０〜ＤＤ５を各ソースドライバに送信している。クロック信号ＣＬＫは、ソースドライバＩＣ１〜ＩＣ４の動作クロックを生成するための信号である。データ信号ＤＤ０〜ＤＤ５は、画素データである。ソースドライバＩＣ１〜ＩＣ４は、このデータ信号ＤＤ０〜ＤＤ５に応じた画素駆動信号をディスプレイ１２に出力する。ロード信号ＬＯＡＤは、順次ソースドライバＩＣ１〜ＩＣ４が行うデータ信号ＤＤ０〜ＤＤ５の取り込み動作を行わせるストローブ信号である。このロード信号ＬＯＡＤは、１水平期間毎にコントローラ１１からソースドライバＩＣ１〜ＩＣ４に出力される。なお、図６の例では図面の簡略化のためソースドライバを４つに限定しているが、更に複数であってもよい。
【０００４】
各ソースドライバは、クロック信号ＣＬＫと、ロード信号ＬＯＡＤと、データ信号ＤＤ０〜ＤＤ５を入力する。各ソースドライバは、画素データであるデータ信号ＤＤ０〜ＤＤ５を順次ラッチする。各ソースドライバが行うデータ信号ＤＤ０〜ＤＤ５のラッチ動作は、前段ソースドライバから出力されるカスケード信号ＤＯＩに応じて行われる。但し、初段ソースドライバは、電源電圧端子ＶＤＤからハイレベルの論理信号を前段のカスケード信号ＤＯＩとして入力する。
【０００５】
上述したように大型化や高精細化が進んでおり、１水平ラインの画素数も増大化している。このため、コントローラと各ソースドライバ間を伝送するデータ信号等の高速転送化が必要となっている。液晶ディスプレイでは、このコントローラと各ソースドライバ間高速転送用のインターフェイスとしてｍｉｎｉ−ＬＶＤＳが一般的に用いられている。このｍｉｎｉ−ＬＶＤＳのインターフェイス規格は、図７に示すような、ＬＶＤＳ（Low voltage differential signaling）で、データ信号やクロック信号を送信回路、受信回路間でやり取りする。
【０００６】
図７に示すように、ＬＶＤＳではコントローラ１０が有する送信回路Ｔｘと、ソースドライバＩＣ１〜ＩＣ４が有する受信回路Ｒｘ間を、差動信号が流れる信号バスＬＶＤＳ＋、ＬＶＤＳ−で伝送する。送信回路Ｔｘは、信号バスＬＶＤＳ＋、終端抵抗Ｒ１、ＬＶＤＳ−間に電流を流し、受信回路Ｒｘは、終端抵抗Ｒ１の両端に生じる電位差の極性に応じて受信信号の論理値を判定する。このような構成とすることで、信号バスＬＶＤＳ＋、ＬＶＤＳ−間のカップリングによりＥＭＩ（Electro Magnetic Interference）等のノイズ対策が行える。
【０００７】
図８に、ソースドライバＩＣ１〜ＩＣ４のブロック構成図を示す。なお、ソースドライバＩＣ１〜ＩＣ４は、基本的に同様の構成であるため、以下ではソースドライバＩＣ１の構成を説明する。図８に示すように、ソースドライバＩＣ１は、受信回路ＲｘＤＤ０〜ＲｘＤＤ５、ＲｘＣＬＫと、イネーブル制御回路２１と、４分周回路２２と、ＤＯＩ信号生成回路２３と、データレジスタ２４とを有する。
【０００８】
受信回路ＲｘＤＤ０〜ＲｘＤＤ５、ＲｘＣＬＫは、それぞれ図７の受信回路Ｒｘのようにコントローラ１１からのＶＬＤＳ信号を受信する。受信回路ＲｘＤＤ０〜ＲｘＤＤ５、ＲＸＣＬＫは、それぞれＶＬＤＳ信号であるデータ信号ＤＤ０〜ＤＤ５、クロック信号ＣＬＫを受信する。なお、受信回路ＲｘＤＤ０〜ＲｘＤＤ５、ＲｘＣＬＫは、受信した信号をＣＭＯＳ信号レベルにして後段回路に出力する。
【０００９】
イネーブル制御回路２１は、受信回路ＲｘＤＤ０〜ＲｘＤＤ５、ＲｘＣＬＫをアクティブもしくはスタンバイとするようイネーブル信号ＲＥＣ＿ＥＮにより制御する。構成は後述する。
【００１０】
４分周回路２２は、受信回路ＲｘＣＬＫが出力したＣＭＯＳ信号レベルのクロック信号ＣＬＫを４分周する。この４分周化されたクロック信号は、ソースドライバＩＣ１の内部の動作クロックとして利用される。このことにより、ソースドライバＩＣ１は、消費電力を低減している。以下、４分周化されたクロック信号を内部動作クロック信号と称す。また、４分周回路２２も、イネーブル制御回路２１のイネーブル信号ＲＥＣ＿ＥＮに応じてアクティブもしくはスタンバイが制御される。
【００１１】
ＤＯＩ信号生成回路２３は、例えば、ハイレベルのカスケード信号ＤＩＯを入力すると、所定のクロック数後に、所定の期間ハイレベルのカスケード信号ＤＯＩを出力する。ＤＯＩ信号生成回路２３は、シフトレジスタ３０を有する。シフトレジスタ３０は、受信回路ＲｘＣＬＫが出力したクロック信号ＣＬＫを、所定のクロック数カウントする。ＤＯＩ信号生成回路２３の動作の一例を以下に簡単に説明する。
【００１２】
ＤＯＩ信号生成回路２３は、ハイレベルのカスケード信号ＤＩＯを入力すると、シフトレジスタ３０を動作させ、シフトレジスタ３０が所定のクロック数をカウントしたらハイレベルのカスケード信号ＤＯＩを所定の期間出力する。このカスケード信号ＤＯＩがハイレベルとなる所定の期間は、例えば、動作クロック１周期分である。
【００１３】
ここで、イネーブル制御回路２１の構成を図９に示す。図９に示すように、イネーブル制御回路２１は、ディレイ回路ＤＬＹ１、ＤＬＹ２と、ＮＡＮＤ回路ＮＡＮＤ１と、ＮＯＲ回路ＮＯＲ１と、インバータ回路ＩＶ１と、ＲＳラッチ回路ＲＳ１とを有する。
【００１４】
ディレイ回路ＤＬＹ１は、インバータ回路ＩＶ１１〜ＩＶ１３を有する。インバータ回路ＩＶ１１〜ＩＶ１３は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路ＩＶ１１は、ロード信号ＬＯＡＤを入力する。そして、所定の期間遅延したロード信号ＬＯＡＤを最終段のインバータ回路ＩＶ１３が出力する。
【００１５】
ＮＡＮＤ回路ＮＡＮＤ１は、一方の入力にロード信号ＬＯＡＤ、他方の入力にインバータ回路ＩＶ１３が出力する所定の期間遅延したロード信号ＬＯＡＤを入力する。そして、その演算結果をインバータ回路ＩＶ１に出力する。インバータ回路ＩＶ１は、ＮＡＮＤ回路ＮＡＮＤ１の出力信号を反転し、ＲＥＣ＿ＳＥＴ信号として出力する。よって、ＲＥＣ＿ＳＥＴ信号は、ロード信号ＬＯＡＤの立ち上がりエッジから、ディレイ回路ＤＬＹ１で発生する遅延量分ハイレベルとなるパルス信号となる。
【００１６】
ディレイ回路ＤＬＹ２は、インバータ回路ＩＶ２１〜ＩＶ２３を有する。インバータ回路ＩＶ２１〜ＩＶ２３は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路ＩＶ２１は、カスケード信号ＤＯＩを入力する。そして、所定の期間遅延したカスケード信号ＤＯＩを最終段のインバータ回路ＩＶ２３が出力する。
【００１７】
ＮＯＲ回路ＮＯＲ１は、一方の入力にカスケード信号ＤＯＩ、他方の入力にインバータ回路ＩＶ２３が出力する所定の期間遅延したカスケード信号ＤＯＩを入力する。そして、その演算結果をＲＥＣ＿ＲＳＥＴ信号として出力する。よって、ＲＥＣ＿ＲＳＥＴ信号は、カスケード信号ＤＯＩの立ち下がりエッジから、ディレイ回路ＤＬＹ２で発生する遅延量分ハイレベルとなるパルス信号となる。
【００１８】
ＲＳラッチ回路ＲＳ１は、セット端子ＳにＲＥＣ＿ＳＥＴ信号を入力し、リセット端子ＲにＲＥＣ＿ＲＳＥＴ信号を入力する。そして、ＲＥＣ＿ＳＥＴ信号、ＲＥＣ＿ＲＳＥＴ信号に応じて、イネーブル信号ＲＥＣ＿ＥＮを出力する。更に詳細には、ＲＳラッチ回路ＲＳ１は、ハイレベルのＲＥＣ＿ＳＥＴ信号が入力されると出力端子Ｑからハイレベルのイネーブル信号ＲＥＣ＿ＥＮを出力し、ハイレベルのＲＥＣ＿ＲＳＥＴ信号が入力されると出力端子Ｑからロウレベルのイネーブル信号ＲＥＣ＿ＥＮを出力する。
【００１９】
図１０に、受信回路ＲｘＤＤ０〜ＲｘＤＤ５、ＲｘＣＬＫの回路構成を示す。なお、受信回路ＲｘＤＤ０〜ＲｘＤＤ５、ＲｘＣＬＫは、基本的に同様の構成であるため、以下では受信回路ＲｘＤＤ０の構成を説明する。図１０に示すように、ＰＭＯＳトランジスタＭＰ１〜ＭＰ６と、ＮＭＯＳトランジスタＭＮ１〜ＮＭ８と、ＮＡＮＤ回路ＮＡＮＤ３１と、インバータ回路ＩＶ３１と、電流源ＣＣ３１とを有する。
【００２０】
電流源ＣＣ３１と、ＰＭＯＳトランジスタＭＰ１〜ＭＰ２とで、ＬＶＤＳ信号を入力する差動段が構成される。ＰＭＯＳトランジスタＭＰ３〜ＭＰ６と、ＮＭＯＳトランジスタＭＮ５〜ＮＭ８とで、上記差動段からの信号を増幅する増幅段が構成される。この増幅段からは、ＣＭＯＳレベルの信号が出力される。
【００２１】
イネーブル信号ＲＥＣ＿ＥＮがハイレベルの場合、ＬＶＤＳ信号がＣＭＯＳレベルの信号となって出力される。逆に、イネーブル信号ＲＥＣ＿ＥＮがロウレベルの場合、ＮＭＯＳトランジスタＭＮ１〜ＮＭ４は、電源電圧端子ＶＤＤと接地電圧端子ＶＳＳ間の電流経路を遮断する。また、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮによりＮＡＮＤ回路ＮＡＮＤ３１の出力がハイレベルに固定される。このため、インバータ回路ＩＶ３１の出力、つまり、受信回路ＲｘＤＤ０の出力がロウレベルに固定され受信回路ＲｘＤＤ０がスタンバイとなる。つまり、受信回路ＲｘＤＤ０は、イネーブル信号ＲＥＣ＿ＥＮに応じて、アクティブ、スタンバイを制御される。
【００２２】
図１１〜図１３に、ソースドライバＩＣ１〜ＩＣ４の動作を示すタイミングチャートを示す。なお、図１１〜図１３の時間で同一符号のものは、同一の時刻を示すものとする。また、時刻ｔ１以前では、全てのソースドライバの受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５がスタンバイ状態であるとする。
【００２３】
時刻ｔ１において、ハイレベルのロード信号ＬＯＡＤがソースドライバＩＣ１〜ＩＣ４に入力される。それぞれのソースドライバのイネーブル制御回路２１において、このロード信号ＬＯＡＤの立ち上がりエッジに応じて、パルス信号のＲＥＣ＿ＳＥＴ信号が生成される。このＲＥＣ＿ＳＥＴ信号により、ハイレベルのイネーブル信号ＲＥＣ＿ＥＮがＲＳラッチ回路ＲＳ１から出力される。そして、このイネーブル信号ＲＥＣ＿ＥＮに応じて、それぞれのソースドライバの受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５がアクティブ状態となる。
【００２４】
時刻ｔ２において、全てのソースドライバが、ハイレベルのデータ信号ＤＤ０をリセットデータＲＳＴとして取り込む。ｍｉｎｉ−ＬＶＤＳインターフェイスでは、受信回路Ｒｘがアクティブ状態になった後、クロック信号ＣＬＫの４周期分（期間Ｔ１）ハイレベルのデータ信号ＤＤ０を上記リセットデータＲＳＴとしている。
【００２５】
それぞれのソースドライバは、リセットデータＲＳＴを受信後、時刻ｔ３のタイミングで、４分周回路２２から内部動作クロック信号を出力する。この内部動作クロック信号に応じてそれぞれのソースドライバが動作を行う。また、ソースドライバＩＣ１は、カスケード信号ＤＩＯがハイレベルであるため、クロック信号ＣＬＫの立ち上がり、立ち下がりエッジのタイミングでデータ信号ＤＤ０〜ＤＤ５のデータの取り込みを開始する。ここで、上述のようにデータの取り込みがクロック信号ＣＬＫの立ち上がり、立ち下がりエッジのタイミングで行われるため、データ信号線１つあたり、内部動作クロック１周期で８ビットのデータが取り込まれる。
【００２６】
ここで、１つのソースドライバあたり、（ｍ×６）／８本（ｍ：４の倍数）の画素信号線を駆動する場合、クロック信号ＣＬＫのｍ回目のエッジタイミングで、この１つのソースドライバのデータ取り込みが完了する。このため、ソースドライバＩＣ１は、時刻ｔ３の１回目のクロック信号ＣＬＫのエッジから時刻ｔ５のｍ回目のクロック信号ＣＬＫのエッジまでの期間、エッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込むことになる。
【００２７】
時刻ｔ４で、ソースドライバＩＣ１のシフトレジスタ３０がｍ−３回目のクロック信号ＣＬＫのエッジをカウントし、所定のカウント数になったことをＤＯＩ信号生成回路２３に知らせる。そして、ソースドライバＩＣ１のＤＯＩ信号生成回路２３は、このタイミングでカスケード信号ＤＯＩをハイレベルに立ち上げる。なお、このソースドライバＩＣ１のカスケード信号ＤＯＩは、ソースドライバＩＣ２のカスケード信号ＤＩＯとなる。
【００２８】
時刻ｔ４から内部動作クロックの１周期分後の時刻ｔ７でソースドライバＩＣ１のＤＯＩ信号生成回路２３が、カスケード信号ＤＯＩをロウレベルに立ち下げる。また、ソースドライバＩＣ１のイネーブル制御回路２１では、この立ち下がりエッジに応じ、パルス信号のＲＥＣ＿ＲＳＥＴ信号が生成される。このＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮがＲＳラッチ回路ＲＳ１から出力される。そして、このロウレベルのイネーブル信号ＲＥＣ＿ＥＮに応じて、ソースドライバＩＣ１の受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５がスタンバイ状態となる。また、内部動作クロックを生成する４分周回路２２もスタンバイ状態となる。よって、ソースドライバＩＣ１がスタンバイ状態となる。
【００２９】
一方、ハイレベルのカスケード信号ＤＩＯを入力したソースドライバＩＣ２では、時刻ｔ６の内部動作クロックの立ち上がりエッジから、クロック信号ＣＬＫのエッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込み始める。なお、時刻ｔ６のクロック信号ＣＬＫのエッジは、ｍ＋１回目である。よって、ソースドライバＩＣ２は、時刻ｔ６のｍ＋１回目のクロック信号ＣＬＫのエッジから時刻ｔ９の２ｍ回目のクロック信号ＣＬＫのエッジまでの期間、エッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込む。また、時刻ｔ６から、ソースドライバＩＣ２のシフトレジスタ３０が、クロック信号ＣＬＫのエッジのカウントを開始する。
【００３０】
時刻ｔ８で、ソースドライバＩＣ２のシフトレジスタ３０がｍ−３回目のクロック信号ＣＬＫのエッジをカウントし、所定のカウント数になったことをＤＯＩ信号生成回路２３に知らせる。そして、ソースドライバＩＣ２のＤＯＩ信号生成回路２３は、このタイミングでカスケード信号ＤＯＩをハイレベルに立ち上げる。なお、このソースドライバＩＣ２のカスケード信号ＤＯＩは、ソースドライバＩＣ３のカスケード信号ＤＩＯとなる。
【００３１】
時刻ｔ８から内部動作クロックの１周期分後の時刻ｔ１１でソースドライバＩＣ２のＤＯＩ信号生成回路２３が、カスケード信号ＤＯＩをロウレベルに立ち下げる。また、ソースドライバＩＣ２のイネーブル制御回路２１では、この立ち下がりエッジに応じ、パルス信号のＲＥＣ＿ＲＳＥＴ信号が生成される。このＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮがＲＳラッチ回路ＲＳ１から出力される。そして、このロウレベルのイネーブル信号ＲＥＣ＿ＥＮに応じて、ソースドライバＩＣ２の受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５がスタンバイ状態となる。また、内部動作クロックを生成する４分周回路２２もスタンバイ状態となる。よって、ソースドライバＩＣ２がスタンバイ状態となる。
【００３２】
以下、ソースドライバＩＣ３、ＩＣ４も同様の動作を行う。つまり、ハイレベルのカスケード信号ＤＩＯを入力したソースドライバＩＣ３では、時刻ｔ１０の内部動作クロックの立ち上がりエッジから、クロック信号ＣＬＫのエッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込み始める。なお、時刻ｔ１０のクロック信号ＣＬＫのエッジは、２ｍ＋１回目である。よって、ソースドライバＩＣ３は、時刻ｔ１０の２ｍ＋１回目のクロック信号ＣＬＫのエッジから時刻ｔ１３の３ｍ回目のクロック信号ＣＬＫのエッジまでの期間、エッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込む。また、時刻ｔ１０から、ソースドライバＩＣ３のシフトレジスタ３０が、クロック信号ＣＬＫのエッジのカウントを開始する。
【００３３】
時刻ｔ１２で、ソースドライバＩＣ３のシフトレジスタ３０がｍ−３回目のクロック信号ＣＬＫのエッジをカウントし、所定のカウント数になったことをＤＯＩ信号生成回路２３に知らせる。そして、ソースドライバＩＣ３のＤＯＩ信号生成回路２３は、このタイミングでカスケード信号ＤＯＩをハイレベルに立ち上げる。なお、このソースドライバＩＣ３のカスケード信号ＤＯＩは、ソースドライバＩＣ４のカスケード信号ＤＩＯとなる。
【００３４】
時刻ｔ１２から内部動作クロックの１周期分後の時刻ｔ１５でソースドライバＩＣ３のＤＯＩ信号生成回路２３が、カスケード信号ＤＯＩをロウレベルに立ち下げる。また、ソースドライバＩＣ３のイネーブル制御回路２１では、この立ち下がりエッジに応じ、パルス信号のＲＥＣ＿ＲＳＥＴ信号が生成される。このＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮがＲＳラッチ回路ＲＳ１から出力される。そして、このロウレベルのイネーブル信号ＲＥＣ＿ＥＮに応じて、ソースドライバＩＣ３の受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５がスタンバイ状態となる。また、内部動作クロックを生成する４分周回路２２もスタンバイ状態となる。よって、ソースドライバＩＣ３がスタンバイ状態となる。
【００３５】
ハイレベルのカスケード信号ＤＩＯを入力したソースドライバＩＣ４では、時刻ｔ１４の内部動作クロックの立ち上がりエッジから、クロック信号ＣＬＫのエッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込み始める。なお、時刻ｔ１４のクロック信号ＣＬＫのエッジは、３ｍ＋１回目である。よって、ソースドライバＩＣ４は、時刻ｔ１４の３ｍ＋１回目のクロック信号ＣＬＫのエッジから時刻ｔ１７の４ｍ回目のクロック信号ＣＬＫのエッジまでの期間、エッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込む。また、時刻ｔ１４から、ソースドライバＩＣ４のシフトレジスタ３０が、クロック信号ＣＬＫのエッジのカウントを開始する。
【００３６】
時刻ｔ１６で、ソースドライバＩＣ４のシフトレジスタ３０がｍ−３回目のクロック信号ＣＬＫのエッジをカウントし、所定のカウント数になったことをＤＯＩ信号生成回路２３に知らせる。そして、ソースドライバＩＣ４のＤＯＩ信号生成回路２３は、このタイミングでカスケード信号ＤＯＩをハイレベルに立ち上げる。なお、このソースドライバＩＣ４のカスケード信号ＤＯＩは、次段のソースドライバのカスケード信号ＤＩＯとなる。
【００３７】
時刻ｔ１６から内部動作クロックの１周期分後の時刻ｔ１９でソースドライバＩＣ４のＤＯＩ信号生成回路２３が、カスケード信号ＤＯＩをロウレベルに立ち下げる。また、ソースドライバＩＣ４のイネーブル制御回路２１では、この立ち下がりエッジに応じ、パルス信号のＲＥＣ＿ＲＳＥＴ信号が生成される。このＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮがＲＳラッチ回路ＲＳ１から出力される。そして、このロウレベルのイネーブル信号ＲＥＣ＿ＥＮに応じて、ソースドライバＩＣ４の受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５がスタンバイ状態となる。また、内部動作クロックを生成する４分周回路２２もスタンバイ状態となる。よって、ソースドライバＩＣ４がスタンバイ状態となる。
【００３８】
なお、ソースドライバがカスケード接続された液晶表示装置の技術が特許文献１に開示されている。
【先行技術文献】
【特許文献】
【００３９】
【特許文献１】特開２００５−２８４２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００４０】
ここで、従来の平面表示装置１において、ソースドライバＩＣ１〜ＩＣ４の受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５は、図１１〜図１３に示すように時刻ｔ１からアクティブ状態となっている。これは、ｍｉｎｉ−ＬＶＤＳインターフェイス規格上、クロック信号ＣＬＫやリセットデータＲＳＴを受信する各ソースドライバの受信回路ＲｘＤＤ０、ＲｘＣＬＫが時刻ｔ１からアクティブ状態となることに起因する。
【００４１】
しかし、カスケード接続されたソースドライバＩＣ１〜ＩＣ４は、ハイレベルのカスケード信号ＤＩＯが入力されるまでは、受信回路ＲｘＤＤ０、ＲｘＣＬＫ以外の受信回路ＲｘＤＤ１〜ＲｘＤＤ５がアクティブ状態となる必要がなく、不要な電力が消費されていることになる。しかも、スタンバイ状態のソースドライバにおいて、高精細化、大型化した液晶ディスプレイ装置等において、ソースドライバの消費電力は大きくなる一方である。このため、ソースドライバの消費電の低減化のため、上記のような無駄な消費電力を削減する必要がある。
【課題を解決するための手段】
【００４２】
本発明は、カスケード接続され、前段から入力するカスケード信号に対応して所定の期間、コントローラからｍｉｎｉ―ＬＶＤＳインターフェイスで伝送される複数の信号に応じて表示装置の信号線を駆動するソースドライバであって、前記複数の信号のうち第１の信号を受信する第１の受信回路と、前記複数の信号のうち第２の信号を受信する第２の受信回路と、前記第１及び第２の受信回路を、それぞれアクティブ状態もしくはスタンバイ状態に制御するイネーブル制御回路と、を有し、前記イネーブル制御回路は、前記前段から入力するカスケード信号に応じて、前記第２の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて前記第１及び第２の受信回路をスタンバイ状態とするソースドライバである。
【００４３】
本発明にかかるソースドライバによれば、前段から入力するカスケード信号に応じて、第２の受信回路をアクティブ状態にし、当該ソースドライバが次段に出力するカスケード信号に応じて第２の受信回路をスタンバイ状態とすることができる。このため、カスケード接続されたソースドライバにおいて、アクティブ状態となる必要がない期間、第２の受信回路をスタンバイ状態とし、ソースドライバの消費電力を削減することができる。
【発明の効果】
【００４４】
本発明にかかるソースドライバによれば、消費電力の低減化が可能となる。
【図面の簡単な説明】
【００４５】
【図１】実施の形態にかかるソースドライバのブロック構成の一例である。
【図２】実施の形態にかかるソースドライバのイネーブル制御回路の一例である。
【図３】実施の形態にかかる表示装置の動作を説明するタイミングチャートである。
【図４】実施の形態にかかる表示装置の動作を説明するタイミングチャートである。
【図５】実施の形態にかかる表示装置の動作を説明するタイミングチャートである。
【図６】一般的な表示装置のブロック構成である。
【図７】ＬＶＤＳインターフェイスを説明するための回路図である。
【図８】従来のソースドライバのブロック構成である。
【図９】従来のソースドライバのイネーブル制御回路である。
【図１０】受信回路の回路構成である。
【図１１】従来の表示装置の動作を説明するタイミングチャートである。
【図１２】従来の表示装置の動作を説明するタイミングチャートである。
【図１３】従来の表示装置の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【００４６】
発明の実施の形態
【００４７】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を液晶表示装置のソースドライバＩＣ１０１〜ＩＣ１０４に適用したものである。なお、液晶表示装置のブロック構成は、図６と同様なため説明は省略する。よって、図６のソースドライバＩＣ１〜ＩＣ４が、本実施の形態のソースドライバＩＣ１０１〜ＩＣ１０４に置き換えられた構成となっている。
【００４８】
ソースドライバＩＣ１０１〜ＩＣ１０４のブロック構成図を示す。なお、ソースドライバＩＣ１０１〜ＩＣ１０４は、同様の構成であるため、以下ではソースドライバＩＣ１０１の構成を説明する。
【００４９】
図１に示すように、ソースドライバＩＣ１０１は、受信回路ＲｘＤＤ０〜ＲｘＤＤ５、ＲｘＣＬＫと、イネーブル制御回路１００と、４分周回路２２と、ＤＯＩ信号生成回路２３と、データレジスタ２４とを有する。なお、図１に示された符号のうち、図８と同じ符号を付した構成は、図８と同じか又は類似の構成を示している。ソースドライバＩＣ１０１とソースドライバＩＣ１とで異なる点はイネーブル制御回路１００である。よって、本実施の形態では、その部分を重点的に説明する。
【００５０】
図１に示すように、イネーブル制御回路１００が、後述するイネーブル信号ＲＥＣ＿ＥＮ１とＲＥＣ＿ＥＮ３とを出力する。そのイネーブル信号ＲＥＣ＿ＥＮ１が受信回路ＲｘＣＬＫとＲｘＤＤ０に入力される。また、イネーブル信号ＲＥＣ＿ＥＮ３が受信回路ＲｘＤＤ１〜ＲｘＤＤ５に入力される。以後、本実施の形態では、本発明の特徴部分であるイネーブル制御回路１００を中心に説明を行う。
【００５１】
イネーブル制御回路１００の構成を図２に示す。図２に示すように、イネーブル制御回路１００は、ディレイ回路ＤＬＹ１０１、ＤＬＹ１１１、ＤＬＹ１２１と、ＮＡＮＤ回路ＮＡＮＤ１０１、１０２と、ＮＯＲ回路ＮＯＲ１０１と、インバータ回路ＩＶ１０１、ＩＶ１０２と、ＲＳラッチ回路ＲＳ１０１、ＲＳ１０２と、ＤフリップフロップＤＦＦ１０１と、セレクタＳＥＬ１０１とを有する。
【００５２】
ディレイ回路ＤＬＹ１０１は、インバータ回路ＩＶ１０１〜ＩＶ１０３を有する。インバータ回路ＩＶ１０１〜ＩＶ１０３は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路ＩＶ１０１は、ロード信号ＬＯＡＤを入力する。そして、所定の期間遅延したロード信号ＬＯＡＤを最終段のインバータ回路ＩＶ１０３が出力する。
【００５３】
ＮＡＮＤ回路ＮＡＮＤ１０１は、一方の入力にロード信号ＬＯＡＤ、他方の入力にインバータ回路ＩＶ１０３が出力する所定の期間遅延したロード信号ＬＯＡＤを入力する。そして、その演算結果をインバータ回路ＩＶ１０１に出力する。インバータ回路ＩＶ１０１は、ＮＡＮＤ回路ＮＡＮＤ１０１の出力信号を反転し、ＲＥＣ＿ＳＥＴ１信号として出力する。よって、ＲＥＣ＿ＳＥＴ１信号は、ロード信号ＬＯＡＤの立ち上がりエッジから、ディレイ回路ＤＬＹ１０１で発生する遅延量分ハイレベルとなるパルス信号となる。
【００５４】
ディレイ回路ＤＬＹ１１１は、インバータ回路ＩＶ１１１〜ＩＶ１１３を有する。インバータ回路ＩＶ１１１〜ＩＶ１１３は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路ＩＶ１１１は、カスケード信号ＤＯＩを入力する。そして、所定の期間遅延したカスケード信号ＤＯＩを最終段のインバータ回路ＩＶ１１３が出力する。
【００５５】
ＮＯＲ回路ＮＯＲ１０１は、一方の入力にカスケード信号ＤＯＩ、他方の入力にインバータ回路ＩＶ１１３が出力する所定の期間遅延したカスケード信号ＤＯＩを入力する。そして、その演算結果をＲＥＣ＿ＲＳＥＴ信号として出力する。よって、ＲＥＣ＿ＲＳＥＴ信号は、カスケード信号ＤＯＩの立ち下がりエッジから、ディレイ回路ＤＬＹ１１１で発生する遅延量分ハイレベルとなるパルス信号となる。
【００５６】
ディレイ回路ＤＬＹ１２１は、インバータ回路ＩＶ１２１〜ＩＶ１２３を有する。インバータ回路ＩＶ１２１〜ＩＶ１２３は、それぞれ順に直列接続されたインバータチェーンを構成する。初段のインバータ回路ＩＶ１２１は、カスケード信号ＤＩＯを入力する。そして、所定の期間遅延したカスケード信号ＤＩＯを最終段のインバータ回路ＩＶ１２３が出力する。
【００５７】
ＮＡＮＤ回路ＮＡＮＤ１０３は、一方の入力にカスケード信号ＤＩＯ、他方の入力にインバータ回路ＩＶ１２３が出力する所定の期間遅延したカスケード信号ＤＩＯを入力する。そして、その演算結果をインバータ回路ＩＶ１０２に出力する。インバータ回路ＩＶ１０２は、ＮＡＮＤ回路ＮＡＮＤ１０２の出力信号を反転し、ＲＥＣ＿ＳＥＴ２信号として出力する。よって、ＲＥＣ＿ＳＥＴ２信号は、カスケード信号ＤＩＯの立ち上がりエッジから、ディレイ回路ＤＬＹ１２１で発生する遅延量分ハイレベルとなるパルス信号となる。
【００５８】
ＲＳラッチ回路ＲＳ１０１は、セット端子ＳにＲＥＣ＿ＳＥＴ１信号を入力し、リセット端子ＲにＲＥＣ＿ＲＳＥＴ信号を入力する。そして、ＲＥＣ＿ＳＥＴ１信号、ＲＥＣ＿ＲＳＥＴ信号に応じて、イネーブル信号ＲＥＣ＿ＥＮ１を出力する。更に詳細には、ＲＳラッチ回路ＲＳ１０１は、ハイレベルのＲＥＣ＿ＳＥＴ１信号が入力されると出力端子Ｑからハイレベルのイネーブル信号ＲＥＣ＿ＥＮ１を出力し、ハイレベルのＲＥＣ＿ＲＳＥＴ信号が入力されると出力端子Ｑからロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１を出力する。
【００５９】
ＲＳラッチ回路ＲＳ１０２は、セット端子ＳにＲＥＣ＿ＳＥＴ２信号を入力し、リセット端子ＲにＲＥＣ＿ＲＳＥＴ信号を入力する。そして、ＲＥＣ＿ＳＥＴ２信号、ＲＥＣ＿ＲＳＥＴ信号に応じて、イネーブル信号ＲＥＣ＿ＥＮ２を出力する。更に詳細には、ＲＳラッチ回路ＲＳ１０２は、ハイレベルのＲＥＣ＿ＳＥＴ２信号が入力されると出力端子Ｑからハイレベルのイネーブル信号ＲＥＣ＿ＥＮ２を出力し、ハイレベルのＲＥＣ＿ＲＳＥＴ信号が入力されると出力端子Ｑからロウレベルのイネーブル信号ＲＥＣ＿ＥＮ２を出力する。
【００６０】
ＤフリップフロップＤＦＦ１０１は、データ入力端子Ｄにカスケード信号ＤＩＯ、クロック入力端子にロード信号ＬＯＡＤを入力する。ロード信号ＬＯＡＤの立ち上がりエッジに応じて、カスケード信号ＤＩＯをラッチする。そして、そのラッチした値をデータ出力端子ＱからＣＨＩＰ＿１信号として出力する。
【００６１】
よって、ソースドライバＩＣ１のＤフリップフロップＤＦＦ１０１は、カスケード信号ＤＩＯが常にハイレベル（電源電圧ＶＤＤ）となっており、ロード信号ＬＯＡＤがハイレベルに立ち上がるタイミングで、ハイレベルのＣＨＩＰ＿１信号を出力する。その他のソースドライバＩＣ２〜ＩＣ４のＤフリップフロップＤＦＦ１０１は、ロード信号ＬＯＡＤがハイレベルに立ち上がるタイミングで、カスケード信号ＤＩＯがロウレベルであるため、ロウレベルのＣＨＩＰ＿１信号を出力する。
【００６２】
セレクタＳＥＬ１０１は、一方の入力にイネーブル信号ＲＥＣ＿ＥＮ１、他方の入力にイネーブル信号ＲＥＣ＿ＥＮ２を入力する。そして、ＣＨＩＰ＿１信号の値に応じて、イネーブル信号ＲＥＣ＿ＥＮ１、ＲＥＣ＿ＥＮ２のうち１つを選択して、イネーブル信号ＲＥＣ＿ＥＮ３信号として出力する。更に詳細には、ＣＨＩＰ＿１信号がハイレベル（値が「１」）の場合、イネーブル信号ＲＥＣ＿ＥＮ１をイネーブル信号ＲＥＣ＿ＥＮ３として出力、ＣＨＩＰ＿１信号がロウレベル（値が「０」）の場合、イネーブル信号ＲＥＣ＿ＥＮ２をイネーブル信号ＲＥＣ＿ＥＮ３として出力する。ここで、上述したように、ＣＨＩＰ＿１信号がハイレベルとなるのは、ソースドライバＩＣ１だけである。よって、ソースドライバＩＣ１だけが、イネーブル信号ＲＥＣ＿ＥＮ１をイネーブル信号ＲＥＣ＿ＥＮ３として出力する。その他のソースドライバＩＣ２〜ＩＣ４では、イネーブル信号ＲＥＣ＿ＥＮ２がイネーブル信号ＲＥＣ＿ＥＮ３として出力される。
【００６３】
以上のように、イネーブル制御回路１００はイネーブル信号ＲＥＣ＿ＥＮ１及びＲＥＣ＿ＥＮ３を出力する。イネーブル信号ＲＥＣ＿ＥＮ１は、受信回路ＲｘＣＬＫ、ＲｘＤＤ０が入力し、イネーブル信号ＲＥＣ＿ＥＮ３は、受信回路ＲｘＤＤ１〜ＲｘＤＤ５が入力する。よって、受信回路ＲｘＣＬＫ、ＲｘＤＤ０は、イネーブル信号ＲＥＣ＿ＥＮ１に応じて、アクティブ状態、スタンバイ状態が制御される。また、受信回路ＲｘＤＤ１〜ＲｘＤＤ５は、イネーブル信号ＲＥＣ＿ＥＮ３に応じて、アクティブ状態、スタンバイ状態が制御される。
【００６４】
図３〜図５に、本実施の形態のイネーブル制御回路１００を有するソースドライバＩＣ１〜ＩＣ４の動作を示すタイミングチャートを示す。なお、図３〜図５の時間で同一符号のものは、同一の時刻を示すものとする。また、時刻ｔ１以前では、全てのソースドライバの受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５がスタンバイ状態であるとする。
【００６５】
時刻ｔ１において、ハイレベルのロード信号ＬＯＡＤがソースドライバＩＣ１〜ＩＣ４に入力される。それぞれのソースドライバのイネーブル制御回路１００において、このロード信号ＬＯＡＤの立ち上がりエッジに応じて、パルス信号のＲＥＣ＿ＳＥＴ１信号が生成される。このＲＥＣ＿ＳＥＴ１信号により、ハイレベルのイネーブル信号ＲＥＣ＿ＥＮ１がＲＳラッチ回路ＲＳ１０１から出力される。そして、このイネーブル信号ＲＥＣ＿ＥＮ１に応じて、全てのソースドライバの受信回路ＲｘＣＬＫ、ＲｘＤＤ０がアクティブ状態となる。
【００６６】
また、この時刻ｔ１において、ソースドライバＩＣ１のＣＨＩＰ＿１は、ハイレベルである。このことから、セレクタＳＥＬ１０１は、イネーブル信号ＲＥＣ＿ＥＮ１を選択する。このため、ソースドライバＩＣ１のイネーブル信号ＲＥＣ＿ＥＮ３は、上記ハイレベルのイネーブル信号ＲＥＣ＿ＥＮ１となる。よって、ソースドライバＩＣ１の受信回路ＲｘＤＤ１〜ＲｘＤＤ５もアクティブ状態となる。一方、その他のＩＣ２〜ＩＣ４のＣＨＩＰ＿１は、ロウレベルである。このため、ソースドライバＩＣ２〜ＩＣ４のイネーブル信号ＲＥＣ＿ＥＮ３は、上記ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ２となる。よって、ソースドライバＩＣ２〜ＩＣ４の受信回路ＲｘＤＤ１〜ＲｘＤＤ５は、スタンバイ状態のままである。
【００６７】
時刻ｔ２において、全てのソースドライバの受信回路ＲｘＤＤ０が、ハイレベルのデータ信号ＤＤ０をリセットデータＲＳＴとして取り込む。ｍｉｎｉ−ＬＶＤＳインターフェイスでは、受信回路Ｒｘがアクティブ状態になった後、クロック信号ＣＬＫの４周期分（期間Ｔ１）ハイレベルのデータ信号ＤＤ０を上記リセットデータＲＳＴとしている。全てのソースドライバは、リセットデータＲＳＴを受信後、時刻ｔ３のタイミングで、４分周回路２２から内部動作クロック信号を出力する。この内部動作クロック信号に応じてそれぞれのソースドライバが動作を行う。
【００６８】
また、ソースドライバＩＣ１は、カスケード信号ＤＩＯがハイレベルであるため、クロック信号ＣＬＫの立ち上がり、立ち下がりエッジのタイミングでデータ信号ＤＤ０〜ＤＤ５のデータの取り込みを開始する。ここで、上述のようにデータの取り込みがクロック信号ＣＬＫの立ち上がり、立ち下がりエッジのタイミングで行われるため、データ信号線１つあたり、内部動作クロック１周期で８ビットのデータが取り込まれる。
【００６９】
ここで、１つのソースドライバあたり、（ｍ×６）／８本（ｍ：４の倍数）の画素信号線を駆動する場合、クロック信号ＣＬＫのｍ回目のエッジタイミングで、この１つのソースドライバのデータ取り込みが完了する。このため、図３に示すように、ソースドライバＩＣ１は、時刻ｔ３の１回目のクロック信号ＣＬＫのエッジから時刻ｔ５のｍ回目のクロック信号ＣＬＫのエッジまでの期間、エッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込むことになる。
【００７０】
時刻ｔ４で、ソースドライバＩＣ１のシフトレジスタ３０がｍ−３回目のクロック信号ＣＬＫのエッジをカウントし、所定のカウント数になったことをＤＯＩ信号生成回路２３に知らせる。そして、ソースドライバＩＣ１のＤＯＩ信号生成回路２３は、このタイミングでカスケード信号ＤＯＩをハイレベルに立ち上げる。なお、このソースドライバＩＣ１のカスケード信号ＤＯＩは、ソースドライバＩＣ２のカスケード信号ＤＩＯとなる。
【００７１】
時刻ｔ４から内部動作クロックの１周期分後の時刻ｔ７で、ソースドライバＩＣ１のＤＯＩ信号生成回路２３が、カスケード信号ＤＯＩをロウレベルに立ち下げる。また、ソースドライバＩＣ１のイネーブル制御回路２１では、この立ち下がりエッジに応じ、パルス信号のＲＥＣ＿ＲＳＥＴ信号が生成される。このＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１がＲＳラッチ回路ＲＳ１０１から出力される。そして、このロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１に応じて、ソースドライバＩＣ１の受信回路ＲｘＣＬＫ、ＲｘＤＤ０がスタンバイ状態となる。更に、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１がイネーブル信号ＲＥＣ＿ＥＮ３としてセレクタＳＥＬ１０１から出力される。このため、受信回路ＲｘＤＤ1〜ＲｘＤＤ５も、同様にスタンバイ状態となる。また、内部動作クロックを生成する４分周回路２２もスタンバイ状態となる。よって、ソースドライバＩＣ１がスタンバイ状態となる。
【００７２】
一方、ソースドライバＩＣ２は、時刻ｔ４にハイレベルのカスケード信号ＤＩＯを入力する。ソースドライバＩＣ２のイネーブル制御回路１００において、このカスケード信号ＤＩＯの立ち上がりエッジに応じて、パルス信号のＲＥＣ＿ＳＥＴ２信号が生成される。このＲＥＣ＿ＳＥＴ２信号により、ハイレベルのイネーブル信号ＲＥＣ＿ＥＮ２がＲＳラッチ回路ＲＳ１０２から出力される。ここで、上述したようにソースドライバＩＣ２のＣＨＩＰ＿１信号は、ロウレベルである。このため、セレクタＳＥＬ１０１は、イネーブル信号ＲＥＣ＿ＥＮ２を選択している。つまり、ＲＥＣ＿ＥＮ２＝ＲＥＣ＿ＥＮ３である。このため、ソースドライバＩＣ２のイネーブル信号ＲＥＣ＿ＥＮ３も当然、ハイレベルに立ち上がり、ソースドライバＩＣ２の受信回路ＲｘＤＤ１〜ＲｘＤＤ５がアクティブ状態となる。
【００７３】
その後、ハイレベルのカスケード信号ＤＩＯを入力したソースドライバＩＣ２では、時刻ｔ６の内部動作クロックの立ち上がりエッジから、クロック信号ＣＬＫのエッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込み始める。なお、時刻ｔ６のクロック信号ＣＬＫのエッジは、ｍ＋１回目である。よって、ソースドライバＩＣ２は、時刻ｔ６のｍ＋１回目のクロック信号ＣＬＫのエッジから時刻ｔ９の２ｍ回目のクロック信号ＣＬＫのエッジまでの期間、エッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込む。また、時刻ｔ６から、ソースドライバＩＣ２のシフトレジスタ３０が、クロック信号ＣＬＫのエッジのカウントを開始する。
【００７４】
時刻ｔ８で、ソースドライバＩＣ２のシフトレジスタ３０がｍ−３回目のクロック信号ＣＬＫのエッジをカウントし、所定のカウント数になったことをＤＯＩ信号生成回路２３に知らせる。そして、ソースドライバＩＣ２のＤＯＩ信号生成回路２３は、このタイミングでカスケード信号ＤＯＩをハイレベルに立ち上げる。なお、このソースドライバＩＣ２のカスケード信号ＤＯＩは、ソースドライバＩＣ３のカスケード信号ＤＩＯとなる。
【００７５】
時刻ｔ８から内部動作クロックの１周期分後の時刻ｔ１１でソースドライバＩＣ２のＤＯＩ信号生成回路２３が、カスケード信号ＤＯＩをロウレベルに立ち下げる。また、ソースドライバＩＣ２のイネーブル制御回路２１では、この立ち下がりエッジに応じ、パルス信号のＲＥＣ＿ＲＳＥＴ信号が生成される。このＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１がＲＳラッチ回路ＲＳ１０１から出力される。また、ＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ２がＲＳラッチ回路ＲＳ１０１から出力される。そして、これらのロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１に応じて、ソースドライバＩＣ２の受信回路ＲｘＣＬＫ、ＲｘＤＤ０がスタンバイ状態となる。更に、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ２がイネーブル信号ＲＥＣ＿ＥＮ３としてセレクタＳＥＬ１０１から出力される。このため、受信回路ＲｘＤＤ1〜ＲｘＤＤ５も、同様にスタンバイ状態となる。また、内部動作クロックを生成する４分周回路２２もスタンバイ状態となる。よって、ソースドライバＩＣ２がスタンバイ状態となる。
【００７６】
以下、ソースドライバＩＣ３、ＩＣ４もソースドライバＩＣ２と同様の動作を行う。つまり、図４（及び図３）に示すように、ソースドライバＩＣ３は、時刻ｔ８にハイレベルのカスケード信号ＤＩＯを入力する。そして、ソースドライバＩＣ３のイネーブル制御回路１００において、このカスケード信号ＤＩＯの立ち上がりエッジに応じて、パルス信号のＲＥＣ＿ＳＥＴ２信号が生成される。このＲＥＣ＿ＳＥＴ２信号により、ハイレベルのイネーブル信号ＲＥＣ＿ＥＮ２がＲＳラッチ回路ＲＳ１０２から出力される。ソースドライバＩＣ３のＣＨＩＰ＿１信号がロウレベルであるため、セレクタＳＥＬ１０１は、イネーブル信号ＲＥＣ＿ＥＮ２を選択している。つまり、ＲＥＣ＿ＥＮ２＝ＲＥＣ＿ＥＮ３である。このため、ソースドライバＩＣ２のイネーブル信号ＲＥＣ＿ＥＮ３も当然、ハイレベルに立ち上がり、ソースドライバＩＣ３の受信回路ＲｘＤＤ１〜ＲｘＤＤ５がアクティブ状態となる。
【００７７】
更に、ハイレベルのカスケード信号ＤＩＯを入力したソースドライバＩＣ３では、時刻ｔ１０の内部動作クロックの立ち上がりエッジから、クロック信号ＣＬＫのエッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込み始める。なお、時刻ｔ１０のクロック信号ＣＬＫのエッジは、２ｍ＋１回目である。よって、ソースドライバＩＣ３は、時刻ｔ１０の２ｍ＋１回目のクロック信号ＣＬＫのエッジから時刻ｔ１３の３ｍ回目のクロック信号ＣＬＫのエッジまでの期間、エッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込む。また、時刻ｔ１０から、ソースドライバＩＣ３のシフトレジスタ３０が、クロック信号ＣＬＫのエッジのカウントを開始する。
【００７８】
時刻ｔ１２で、ソースドライバＩＣ３のシフトレジスタ３０がｍ−３回目のクロック信号ＣＬＫのエッジをカウントし、所定のカウント数になったことをＤＯＩ信号生成回路２３に知らせる。そして、ソースドライバＩＣ３のＤＯＩ信号生成回路２３は、このタイミングでカスケード信号ＤＯＩをハイレベルに立ち上げる。なお、このソースドライバＩＣ３のカスケード信号ＤＯＩは、ソースドライバＩＣ４のカスケード信号ＤＩＯとなる。
【００７９】
時刻ｔ１２から内部動作クロックの１周期分後の時刻ｔ１５でソースドライバＩＣ２のＤＯＩ信号生成回路２３が、カスケード信号ＤＯＩをロウレベルに立ち下げる。また、ソースドライバＩＣ３のイネーブル制御回路２１では、この立ち下がりエッジに応じ、パルス信号のＲＥＣ＿ＲＳＥＴ信号が生成される。このＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１がＲＳラッチ回路ＲＳ１０１から出力される。また、同じくＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ２がＲＳラッチ回路ＲＳ１０１から出力される。そして、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１に応じて、ソースドライバＩＣ３の受信回路ＲｘＣＬＫ、ＲｘＤＤ０がスタンバイ状態となる。更に、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ２がイネーブル信号ＲＥＣ＿ＥＮ３としてセレクタＳＥＬ１０１から出力される。このため、受信回路ＲｘＤＤ1〜ＲｘＤＤ５も、スタンバイ状態となる。また、内部動作クロックを生成する４分周回路２２もスタンバイ状態となる。よって、ソースドライバＩＣ３がスタンバイ状態となる。
【００８０】
また、図５（及び図４）に示すように、ソースドライバＩＣ４は、時刻ｔ１２にハイレベルのカスケード信号ＤＩＯを入力する。そして、ソースドライバＩＣ４のイネーブル制御回路１００において、このカスケード信号ＤＩＯの立ち上がりエッジに応じて、パルス信号のＲＥＣ＿ＳＥＴ２信号が生成される。このＲＥＣ＿ＳＥＴ２信号により、ハイレベルのイネーブル信号ＲＥＣ＿ＥＮ２がＲＳラッチ回路ＲＳ１０２から出力される。ソースドライバＩＣ３のＣＨＩＰ＿１信号がロウレベルであるため、セレクタＳＥＬ１０１は、イネーブル信号ＲＥＣ＿ＥＮ２を選択している。つまり、ＲＥＣ＿ＥＮ２＝ＲＥＣ＿ＥＮ３である。このため、ソースドライバＩＣ２のイネーブル信号ＲＥＣ＿ＥＮ３も当然、ハイレベルに立ち上がり、ソースドライバＩＣ３の受信回路ＲｘＤＤ１〜ＲｘＤＤ５がアクティブ状態となる。
【００８１】
更に、ハイレベルのカスケード信号ＤＩＯを入力したソースドライバＩＣ４では、時刻ｔ１４の内部動作クロックの立ち上がりエッジから、クロック信号ＣＬＫのエッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込み始める。なお、時刻ｔ１４のクロック信号ＣＬＫのエッジは、３ｍ＋１回目である。よって、ソースドライバＩＣ４は、時刻ｔ１４の３ｍ＋１回目のクロック信号ＣＬＫのエッジから時刻ｔ１７の４ｍ回目のクロック信号ＣＬＫのエッジまでの期間、エッジ毎にデータ信号ＤＤ０〜ＤＤ５のデータを取り込む。また、時刻ｔ１４から、ソースドライバＩＣ４のシフトレジスタ３０が、クロック信号ＣＬＫのエッジのカウントを開始する。
【００８２】
時刻ｔ１６で、ソースドライバＩＣ４のシフトレジスタ３０がｍ−３回目のクロック信号ＣＬＫのエッジをカウントし、所定のカウント数になったことをＤＯＩ信号生成回路２３に知らせる。そして、ソースドライバＩＣ４のＤＯＩ信号生成回路２３は、このタイミングでカスケード信号ＤＯＩをハイレベルに立ち上げる。なお、このソースドライバＩＣ４のカスケード信号ＤＯＩは、次段のソースドライバのカスケード信号ＤＩＯとなる。
【００８３】
時刻ｔ１６から内部動作クロックの１周期分後の時刻ｔ１９でソースドライバＩＣ４のＤＯＩ信号生成回路２３が、カスケード信号ＤＯＩをロウレベルに立ち下げる。また、ソースドライバＩＣ４のイネーブル制御回路２１では、この立ち下がりエッジに応じ、パルス信号のＲＥＣ＿ＲＳＥＴ信号が生成される。このＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１がＲＳラッチ回路ＲＳ１０１から出力される。また、同じくＲＥＣ＿ＲＳＥＴ信号により、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ２がＲＳラッチ回路ＲＳ１０１から出力される。そして、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ１に応じて、ソースドライバＩＣ４の受信回路ＲｘＣＬＫ、ＲｘＤＤ０がスタンバイ状態となる。更に、ロウレベルのイネーブル信号ＲＥＣ＿ＥＮ２がイネーブル信号ＲＥＣ＿ＥＮ３としてセレクタＳＥＬ１０１から出力される。このため、受信回路ＲｘＤＤ1〜ＲｘＤＤ５も、スタンバイ状態となる。また、内部動作クロックを生成する４分周回路２２もスタンバイ状態となる。よって、ソースドライバＩＣ４がスタンバイ状態となる。
【００８４】
ここで、従来の平面表示装置１において、ソースドライバＩＣ１〜ＩＣ４の受信回路ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５は、図１１〜図１３に示すように時刻ｔ１からアクティブ状態となっていた。これは、ｍｉｎｉ−ＬＶＤＳインターフェイス規格上、クロック信号ＣＬＫやリセットデータＲＳＴを受信する各ソースドライバの受信回路ＲｘＤＤ０、ＲｘＣＬＫが時刻ｔ１からアクティブ状態となることに起因する。
【００８５】
そして、各ソースドライバに、ハイレベルのカスケード信号ＤＩＯが入力されるまで、受信回路ＲｘＤＤ０、ＲｘＣＬＫ以外の受信回路ＲｘＤＤ１〜ＲｘＤＤ５がアクティブ状態となる必要がないにもかかわらず、従来の平面表示装置１では、時刻ｔ１からずっとアクティブ状態となっていた。このため、ソースドライバＩＣ２〜ＩＣ４で不要な電力が消費されていた。
【００８６】
しかし、本実施の形態の平面表示装置のソースドライバでは、上述したような構成のイネーブル制御回路１００を有し、各ソースドライバに、ハイレベルのカスケード信号ＤＩＯが入力されるまで、受信回路ＲｘＤＤ１〜ＲｘＤＤ５をスタンバイ状態とすることが可能である。このため、従来のソースドライバと比較して、消費電力の低減化が可能となる。
【００８７】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、送信回路と受信回路間のインターフェイスをｍｉｎｉ−ＬＶＤＳとすることに限定しない。例えば、上記実施の形態では、受信回路ＲｘＤＤ０がリセットデータＲＳＴを受信するため全てのソースドライバで時刻ｔ１からアクティブ状態となっていた。しかし、このようなプロトコルに従わなくてよい場合は、受信回路ＲｘＤＤ０をＲｘＤＤ１〜ＲｘＤＤ５と同様、ハイレベルのカスケード信号ＤＩＯが入力されるまで、スタンバイ状態としてもよい。
【符号の説明】
【００８８】
１００  イネーブル制御回路
ＤＬＹ１０１、ＤＬＹ１１１、ＤＬＹ１２１  ディレイ回路
ＮＡＮＤ１０１、ＮＡＮＤ１０２  ＮＡＮＤ回路
ＮＯＲ１０１  ＮＯＲ回路
ＩＶ１０１、ＩＶ１０２  インバータ回路
ＲＳ１０１、ＲＳ１０２  ＲＳラッチ回路
ＤＦＦ１０１  Ｄフリップフロップ
ＳＥＬ１０１  セレクタ
ＲｘＣＬＫ、ＲｘＤＤ０〜ＲｘＤＤ５  受信回路
【図１】
2011059492.tif 000003
【図２】
2011059492.tif 000004
【図３】
2011059492.tif 000005
【図４】
2011059492.tif 000006
【図５】
2011059492.tif 000007
【図６】
2011059492.tif 000008
【図７】
2011059492.tif 000009
【図８】
2011059492.tif 000010
【図９】
2011059492.tif 000011
【図１０】
2011059492.tif 000012
【図１１】
2011059492.tif 000013
【図１２】
2011059492.tif 000014
【図１３】
2011059492.tif 000015