(57)【要約】【課題】電波時計用の電波受信装置において、Ｃ−ＭＯＳプロセスでも低ゲインから高ゲインまで広い範囲でゲイン変化することができ、低ノイズなＡＧＣ回路を有する電波受信装置を提供する。【解決手段】複数のアップダウンカウンターを有するアップダウンカウントユニットと複数のＡＧＣ回路を有し、アップダウンカウンターの出力によってゲインを上げるときは後段のゲインを先に上げ、下げるときは後段のゲインを最後に下げるように構成した。【選択図】図１
2011024145.tif 000002
【特許請求の範囲】
【請求項１】
電波を受けるアンテナと、アンテナからの信号またはアンテナからの信号を中間周波数に周波数変換した後の信号を可変ゲインで増幅する第２のＡＧＣ回路と、前記第２のＡＧＣ回路の出力を選択的にフィルタリングするフィルター回路と、前記フィルター回路の出力を可変ゲインで増幅する第１のＡＧＣ回路と、前記第１のＡＧＣ回路の出力振幅に応じた出力を得る検波手段と、前記検波手段の出力の大小に応じてカウンターをカウントクロックによってアップダウンカウントするアップダウンカウントユニットから構成され、前記アップダウンカウントユニットは複数のアップダウンカウンターと前記それぞれのアップダウンカウンターのカウントを制御する複数のゲート回路とから構成され、前記ゲート回路はゲインが上がる時は前記第１のＡＧＣ回路のゲインが先に上がり、ゲインが下がる時は前記第２のＡＧＣ回路のゲインが先に下がるように前記アップダウンカウンターを制御するように構成されたことを特徴とする電波受信装置。
【請求項２】
前記第２のＡＧＣ回路は第２のＡＧＣアンプと第３のＡＧＣアンプを有し、ゲインが上がるときは第３のＡＧＣアンプのゲインよりも第２のＡＧＣアンプのゲインが先に上がり、ゲインが下がるときは第２のＡＧＣアンプのゲインよりも第３のＡＧＣアンプのゲインが先に下がるように前記アップダウンカウンターユニットを制御するように構成されたことを特徴とする請求項１記載の電波受信装置。
【請求項３】
電波を受けるアンテナと、アンテナからの信号を可変ゲインで増幅する第２のＡＧＣ回路と、中間周波数に周波数変換する周波数変換回路と、前記周波数変換回路の出力を可変ゲインで増幅する第３のＡＧＣ回路と、前記第３のＡＧＣ回路の出力を選択的にフィルタリングするフィルター回路と、前記フィルター回路の出力を可変ゲインで増幅する第１のＡＧＣ回路と、前記第１のＡＧＣ回路の出力振幅に応じた出力を得る検波手段と、前記検波手段の出力の大小に応じてカウンターをカウントクロックによってアップダウンカウントするアップダウンカウントユニットから構成され、前記アップダウンカウントユニットは３つ以上のアップダウンカウンターと前記それぞれのアップダウンカウンターのカウントを制御する３つ以上のゲート回路とから構成され、前記ゲート回路はゲインが上がる時は、前記第１のＡＧＣ回路、前記第２のＡＧＣ回路、前記第３のＡＧＣ回路の順に上がり、ゲインが下がるときは、前記第３のＡＧＣ回路、前記第２のＡＧＣ回路、前記第１のＡＧＣ回路の順に下がるように構成されたことを特徴とする電波受信装置。
【請求項４】
前記第１、第２、第３のＡＧＣ回路は、演算増幅器と、前記演算増幅器の出力から基準電位まで直列接続された複数の抵抗と、前記抵抗の接続点から前記演算増幅器のマイナス入力に接続された複数のアナログスイッチで構成されたＡＧＣアンプを１つまたは複数個有し、前記アップダウンカウンターユニットの出力に応じて前記アナログスイッチを選択するデコーダ回路を有することを特徴とする請求項１または請求項３記載の電波受信装置。
【請求項５】
前記アップダウンカウンターユニットは、前記カウントクロックを変えるかまたはカウンターのビット数を変えることによって応答速度を変えるように構成したことを特徴とする請求項１または請求項３記載の電波受信装置。
【請求項６】
前記アップダウンカウンターユニットは、アップカウント時とダウンカウント時でカウント条件を変えることにより、前記第１および第２のＡＧＣ回路のゲインを上げる時と下げる時で応答速度を変えるように構成したことを特徴とする請求項１または請求項３記載の電波受信装置。
【請求項７】
請求項１〜６の何れかに記載の電波受信装置と、時刻を計時する計時手段と、前記電波時計受信装置の出力を復調してタイムコードを得てそのタイムコードに基づいて前記計時手段の値を修正する時刻修正手段を備えていることを特徴とする電波時計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時刻情報を含む電波を受信して時刻の校正または設定を行う電波時計用の電波受信装置および電波時計に関するものである。
【背景技術】
【０００２】
電波時計用の電波受信装置は、電界強度が微少から強大なところまで受信する必要があるため、従来から自動利得制御回路（以後ＡＧＣ回路と略す）が使われてきた。そのＡＧＣ回路は低ゲインから高ゲインまで広い範囲でゲイン変化する必要がある。
【０００３】
従来のＡＧＣ回路にはバイポーラのプロセスを使用して差動増幅器の共通エミッター電流を変化させることによって増幅度を変化させるいわゆる可変ｇｍ型の電圧制御アンプが一般的に用いられていた。また、電波時計の時計部はデジタル回路であり、Ｃ−ＭＯＳプロセスが用いられている。そこでＡＧＣ回路も同一チップにするためにはＣ−ＭＯＳプロセスで作らなければならない。しかし、バイポーラトランジスタのｇｍはエミッター電流に比例するのに対してＭＯＳのｇｍはソース電流の平方根に比例するので大きくゲインを変化させるのが難しく、適していなかった。
【０００４】
また、電界強度が微少な場合でも動作させるために低ノイズのＡＧＣ回路が必要である。ところがＣ−ＭＯＳではｇｍが低いため、初段アンプ以外からもノイズが注入され低ノイズのＡＧＣ回路を作るのが難しかった。そのためＣ−ＭＯＳプロセスでも広い範囲でゲインを変化させることができ、低ノイズのＡＧＣ回路が必要とされてきた。
【０００５】
また、電波時計用の電波は１秒間に１ビットの振幅変調であるため応答の遅いＡＧＣが必要であり、状況によって応答を切り換えるのは困難であった。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１１８３９７号公報
【特許文献２】特開２００４−１７９９４８号公報
【特許文献３】特開平１０−２７４６８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
解決しようとする問題点は、Ｃ−ＭＯＳプロセスを用いると電界強度が微少から強大なところまで受信できる広い範囲でゲイン変化して低ノイズのＡＧＣ回路を有する電波受信装置あるいは電波時計を作るのが容易ではない点と、従来の電波受信装置ではＡＧＣの応答を切り換えるのが困難であった点である。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、２つ以上のＡＧＣ回路を有し、最終段のＡＧＣ出力が大きすぎるか小さすぎるかでダウン信号、アップ信号を発生させて、アップダウンカウントユニットでカウントし、カウント値によって各ＡＧＣ回路のゲインを切り換えるようにした。その時、ゲインが上がる時は後段のＡＧＣ回路のゲインが先に上がり、ゲインが下がる時は初段のＡＧＣ回路のゲインが先に下がるようにアップダウンカウンターを制御するように構成した。
【０００９】
また、それぞれのＡＧＣ回路は演算増幅器とラダー状の抵抗と帰還位置を選択するスイッチを設け、どのスイッチを選択するかでゲインを変えるようにしたため、ゲイン変化を大きくすることができ、ノイズも減らすことができる。
【００１０】
また、ＡＧＣの応答を決めるためのアップダウンカウンターを設けたため、カウンタのビット数やカウントクロック周波数を変えると容易にＡＧＣの応答周波数を変えることができ、ゲインアップとゲインダウンで応答速度を変えるのも容易である。
【発明の効果】
【００１１】
本発明の電波受信装置あるいは電波時計は、Ｃ−ＭＯＳプロセスを用いても電界強度が微少から強大なところまで受信できるＡＧＣ回路が容易に構成でき、しかも応答速度が自由に設定できるという利点がある。
【図面の簡単な説明】
【００１２】
【図１】本発明の電波受信装置の実施例１のブロック図である。
【図２】実施例における検波回路５の動作説明図である。
【図３】実施例における受信信号検出の動作説明図である。
【図４】実施例におけるＡＧＣ回路とＢＰＦの詳細な説明図である。
【図５】実施例におけるＡＧＣ回路の回路図例である。
【図６】実施例におけるアップダウンカウントユニットの回路図例１である。
【図７】実施例におけるアップダウンカウントユニットの回路図例２である。
【図８】本発明の電波受信装置の実施例２のブロック図である。
【図９】本発明の電波受信装置の実施例３のブロック図である。
【図１０】本発明の電波受信装置の実施例４のブロック図である。
【図１１】本発明の電波時計の実施例のブロック図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて説明する。
【実施例１】
【００１４】
図１は、電波受信装置の実施例１のブロックであって、１はバーアンテナ、２は第２のＡＧＣ回路、３はバンドパスフィルター（以下ＢＰＦと略す）、４は第１のＡＧＣ回路、５は検波回路、６は全波整流回路、７はローパスフィルター（以下ＬＰＦと略す）、８はピークホールド回路、９は分圧回路、１０、１１および１２はコンパレータ、１３および１４は基準電圧源、１５はアップダウンカウントユニットである。図１において、バーアンテナ１で受信された電波信号が第２のＡＧＣ回路２で増幅され、ＢＰＦ３で必要な帯域を選択され、第１のＡＧＣ回路４で更に増幅され、検波回路５で電波信号が検波され、その検波信号は分圧回路９で分圧され、ピークホールド回路８でピークホールドされ、コンパレータ１０で分圧回路９の出力と検波回路５の出力が比較されて受信信号出力として出力される。ピークホールド回路８の出力はコンパレータ１１で基準電圧源１３と比較され、基準電圧源１３より大きいとゲインを下げるべくダウン信号が出力され、ピークホールド回路８の出力はコンパレータ１２で基準電圧源１４と比較され、基準電圧源１４より小さいとゲインを上げるべくアップ信号が出力される。
【００１５】
検波回路５は全波整流回路６とＬＰＦ７で構成され、その動作を図２を用いて説明する。図２は、実施例１，２，３に適用され、（ａ）は全波整流回路６への入力信号、（ｂ）は全波整流回路６からの出力信号、（ｃ）はＬＰＦ７の出力信号の波形の図である。全波整流回路６への入力された信号（ａ）は符号がマイナスの部分が反転されて（ｂ）の波形として出力され、ＬＦＰ７で平均化されて（ｃ）の波形となる。
【００１６】
受信信号検出の動作を図３を用いて説明する。図３は、実施例１，２に適用され、（ａ）は検波回路５の入力信号で振幅変調された信号であり、（ｃ）は検波回路５の出力信号で、（ｄ）はピークホールド回路８の出力、（ｅ）は分圧回路９の出力、（ｆ）はコンパレータ１０の出力で受信信号出力である。入力信号（ａ）は検波されて（ｃ）となり、ピークホールドされ（ｄ）となり、分圧されて（ｅ）となり、検波出力（ｂ）と分圧出力（ｅ）が比較されて受信信号出力（ｆ）が得られる。
【００１７】
図４は、実施例１，２，３に適用されるＡＧＣ回路とＢＰＦの詳細な説明図であり、第２のＡＧＣ回路２は第２のＡＧＣアンプ２１、第３のＡＧＣアンプ２２、反転アンプ２３から構成され、ＢＰＦ３は水晶フィルター２４、コンデンサー２５、抵抗２６、抵抗２７、コンデンサー２８から構成され、第１のＡＧＣ回路４は第１のＡＧＣアンプ２９で構成されている。第２のＡＧＣ回路２において、第２のＡＧＣアンプ２１と第３のＡＧＣアンプ２２の２段のアンプ構成になっている理由は１段では最大ゲインおよびゲイン変化が不足だからであり、反転アンプ２３は水晶フィルター２４の寄生容量によって帯域外の信号が素通りするのをキャンセルするためのものである。ＢＰＦ３において、水晶フィルター２４は水晶振動子の共振周波数の狭帯域を選択的に通過させるもので、コンデンサー２５は通過周波数を微調整する負荷容量で、抵抗２６は水晶振動子のＱを押さえるもので、抵抗２７は負荷抵抗で、コンデンサー２８は水晶フィルター２４の寄生容量とほぼ同じ容量値で逆相で負荷抵抗２７に加えられるために寄生容量がキャンセルされる。また第２のＡＧＣアンプ２１、第３のＡＧＣアンプ２２、第１のＡＧＣアンプ２９には図６の説明で後述するゲイン制御信号２、ゲイン制御信号３、ゲイン制御信号１が接続されており、４ビットのデジタル値でゲインが制御されている。
【００１８】
図５は、実施例１〜４に適用され、第２のＡＧＣアンプ２１、第３のＡＧＣアンプ２２、第１のＡＧＣアンプ２９、または後述する第２のＡＧＣ回路８６、第３のＡＧＣ回路８７、第１のＡＧＣ回路８９の回路図例であり、３１は演算増幅器、３２は４ビットのゲイン制御信号を各スイッチのオン・オフを制御する信号に変換するデコーダ、Ｒ３０〜４０は抵抗、Ｓ３０〜４０はアナログスイッチ、Ｃ３１は高域ノイズを除去するコンデンサーであり、演算増幅器３１の＋入力がＡＧＣアンプ入力、演算増幅器３１の出力がＡＧＣアンプ出力である。ゲイン制御信号が０の場合はＳ３０がオンで他がオフ、１の場合はＳ３１がオンで他がオフ、・・・１０の場合はＳ４０がオンで他がオフとなるようにデコーダ３２でデコードされ、ＡＧＣアンプゲインはＲ３０〜４０の抵抗分割比に応じたゲインになる。抵抗Ｒ３０〜４０は演算増幅器３１の出力から基準電位まで直列に接続され、その抵抗値はそれぞれ、４８ｋ、３２ｋ、２４ｋ、１６ｋ、１２ｋ、８ｋ、６ｋ、４ｋ、３ｋ、２ｋ、５ｋΩの値となっていて、ＡＧＣアンプゲインはゲイン制御信号が０の時は０ｄＢでゲイン制御信号が１つ増えるごとに約３ｄＢ刻みでゲインが増加する。また、スイッチＳ３０〜Ｓ４０は、Ｃ−ＭＯＳアナログスイッチで容易に構成できる。
【００１９】
このように構成されたＡＧＣアンプは、ｇｍ変化によるゲイン制御ではなく、帰還率の切り換えによるゲイン制御であるため大きくゲインを変化させることができるＡＧＣアンプを提供できる。また演算増幅器は通常初段に高ゲインの差動アンプを用いるので、初段より後の回路のノイズは帰還によって抑圧され、初段の差動アンプのみ低ノイズになるようにトランジスターサイズを選んで設計すればよく、容易に低ノイズのアンプを構成することができる。
【００２０】
また、本実施例ではゲインが１１段階に切り換えるようになっているが、１１段階は何段階であってもよく、ゲイン変化も３ｄＢ刻みである必要はなく、抵抗値も他の値であってもよいことは明らかである。また、第１のＡＧＣ回路は１つのＡＧＣアンプで構成しているが、複数のＡＧＣアンプでもよく、第２のＡＧＣ回路は１つまたは３つ以上のＡＧＣアンプで構成されていてもよい。
【００２１】
図６は、実施例１〜４に適用されるアップダウンユニット１５の回路図例１で、５１はｍビットのアップダウンカウンター、５２はｎビットのアップダウンカウンター、５３、５４、５５は４ビットのアップダウンカウンター、５６はセレクター、５７、５８、５９は０検出回路、６０、６１、６２は ＭＡＸ検出回路、６３〜６８はインバーター、６９〜７４はＡＮＤゲート、７５は基準クロック発生回路、７６は分周回路であり、カウント用の基準クロックには基準クロック発生回路７５で発生したクロックを分周回路７６で分周したクロックを用いる。また分周回路７６には分周比切り換えの入力があり、分周比を切り換えることによってカウント用の基準クロックの周波数を速くしたり遅くしたりしてアップダウンカウントの応答速度を切り換えることができる応答速度切り換え入力となっている。
【００２２】
アップダウンカウンター５１に入力されたアップ信号がＨになるとアップダウンカウンター５１がカウントアップされオーバーフローするとＣＯがＨになって次段のアップダウンカウンター５２がカウントアップされ、ダウン信号がＨになるとアップダウンカウンター５１がカウントダウンされアンダーフローするとＢＯがＨになって次段のアップダウンカウンター５２がカウントダウンされる。このアップダウンカウンター５１とアップダウンカウンター５２は応答を遅くするための予備分周であり、カウントアップ時は（ｍ＋ｎ）ビットのカウント毎に次段のアップカウント信号が出て、カウントダウン時はセレクター５６の応答切り換えで切り換えることができ、（ｍ＋ｎ）ビットまたはｎビットのカウント毎に次段のダウンカウント信号が出るように働く。アップダウンカウンター５３、５４、５５の出力は、それぞれＡＧＣアンプ２９、２１、２２のゲインを制御する４ビットのゲイン制御信号を出力するためのアップダウンカウンターであり、０検出回路５７、５８、５９はアップダウンカウンター５３、５４、５５の出力が０の場合に１を出力する回路で、ＭＡＸ検出回路６０、６１、６２はアップダウンカウンター５３、５４、５５が最大のゲインになったときに１を出力する回路であり、最大ゲインになったときというのは図５のＡＧＣアンプの場合は制御ゲイン信号が１０の値の時を示す。
【００２３】
まずアップダウンカウンター５３がカウントアップする条件は、ＡＮＤゲート６９でアップカウント信号とＭＡＸ検出回路６０のインバーター６４による反転とのＡＮＤなので、アップダウンカウンター５３が最大値に達するまでのアップカウント信号がＨの時である。アップダウンカウンター５３がカウントダウンする条件は、ＡＮＤゲート７０でダウンカウント信号と０検出回路５７のインバーター６３による反転と、０検出回路５８のＡＮＤなので、アップダウンカウンター５３が０でなく、アップダウンカウンター５４が０の時のダウンカウント信号がＨの時である。
【００２４】
次にアップダウンカウンター５４がカウントアップする条件は、ＡＮＤゲート７１でアップカウント信号とＭＡＸ検出回路６１のインバーター６６による反転と、ＭＡＸ検出回路６０のＡＮＤなので、アップダウンカウンター５３が最大値に達した後のアップダウンカウンター５４が最大値に達するまでのアップカウント信号がＨの時である。アップダウンカウンター５４がカウントダウンする条件は、ＡＮＤゲート７２でダウンカウント信号と０検出回路５８のインバーター６５による反転と、０検出回路５９のＡＮＤなので、アップダウンカウンター５４が０でなく、アップダウンカウンター５５が０の時のダウンカウント信号がＨの時である。
【００２５】
次にアップダウンカウンター５５がカウントアップする条件は、ＡＮＤゲート７３でアップカウント信号とＭＡＸ検出回路６２のインバーター６８による反転と、ＭＡＸ検出回路６１のＡＮＤなので、アップダウンカウンター５４が最大値に達した後のアップダウンカウンター５５が最大値に達するまでのアップカウント信号がＨの時である。アップダウンカウンター５５がカウントダウンする条件は、ＡＮＤゲート７４でダウンカウント信号と０検出回路５９のインバーター６７による反転とのＡＮＤなので、アップダウンカウンター５５が０でない時のダウンカウント信号がＨの時である。
【００２６】
このように構成されたアップダウンカウントユニットでは、まずカウントアップするときは最初にアップダウンカウンター５３がカウントアップされ、アップダウンカウンター５３が最大値に達すると次にアップダウンカウンター５４がカウントアップされ、アップダウンカウンター５４が最大値に達すると次にアップダウンカウンター５５がカウントアップされる。次にカウントダウンするときは最初にアップダウンカウンター５５がカウントダウンされ、アップダウンカウンター５５が０に達すると次にアップダウンカウンター５４がカウントダウンされ、アップダウンカウンター５４が０に達すると次にアップダウンカウンター５３がカウントダウンされる。
【００２７】
また、アップダウンカウント全体の応答速度は分周回路７６に入力された分周比切り換えで切り換えることができ、アップカウントとダウンカウントの応答速度差はセレクター５６に入力されたアップダウン応答切り換えで切り換えることができる。
【００２８】
このように構成された電波受信装置は、まず入力信号レベルが非常に大きいときは第１のＡＧＣ回路２も第２のＡＧＣ回路４も最小のゲインになっていて、その時は信号レベル／ノイズレベルの比は高いのでＡＧＣアンプのダイナミックレンジに当たることはなく、少し入力信号レベルが下がってきたときは第２のＡＧＣ回路２のゲインは上がらずに第１のＡＧＣ回路４のゲインが上がるので第２のＡＧＣ回路２のダイナミックレンジは信号に対して相対的に大きくなる。次いで入力信号が下がったときは第２のＡＧＣアンプ２１のゲインが第３のＡＧＣアンプ２２よりも先に上がり、ＡＧＣアンプから発生するノイズに対して影響を受けにくくしている。入力信号レベルが上がっていってゲインが下がる場合は上がるときとは逆に第３のＡＧＣアンプ２２、第２のＡＧＣアンプ２１、第１のＡＧＣ回路４（第１のＡＧＣアンプ２９）の順に下がっていく。
【００２９】
ここで、第３のＡＧＣアンプ２２がない場合はアップダウンカウンター５５とゲイン制御信号３およびその周辺回路は不要であり、更にＡＧＣアンプの数が多い場合はアップダウンカウンター５５の後ろに同様の回路を負荷してゲイン制御信号出力を追加すればよい。
【００３０】
図７は、実施例１〜４に適用されるアップダウンユニット１５の回路図例２で、７７はｋビットのアップダウンカウンター、７８、７９はセレクターであり、他は分周回路７６がない以外は図６と同じである。図６において分周回路７６で基準クロックを分周する代わりに図７ではｋビットのアップダウンカウンター７７でアップ信号とダウン信号をカウントし、セレクター７８、７９で直接アップ信号とダウン信号を選択するか、ｋビットのアップダウンカウンター７７のキャリー出力ＣＯとボロー出力ＢＯを選択するかを応答切り換え信号によって切り換えることができるようにしており、２のｋ乗だけ応答速度を変えることができ、他は図６と同じ動作である。
【００３１】
このように構成された図１〜７の電波受信装置では入力信号レベルが極めて大きいときはＡＧＣアンプ２１、２２、２９のゲインが全部下がっており、入力信号が大きい場合は相対的にノイズも小さく、ＡＧＣアンプのノイズやダイナミックレンジが問題になることはない。次に少し入力信号レベルが下がった場合は第１のＡＧＣアンプ２９のゲインが上がり、第２のＡＧＣアンプ２１、第３のＡＧＣアンプ２２のダイナミックレンジが信号レベルに比べて大きくなるので、ノイズによってクリップすることはない。次に入力信号レベルが下がった場合は初段アンプに当たる第２のＡＧＣアンプ２１のゲインが上がり、後段のアンプノイズの影響を受けにくくしており、更に入力信号レベルが下がると第３のＡＧＣアンプのゲインが上がり、全体的に十分大きなゲインとなる。
【００３２】
つまり、入力信号レベルが小さくなってゲインが上がる場合は、第１のＡＧＣアンプ２９、第２のＡＧＣアンプ２１、第３のＡＧＣアンプ２２の順で上がる。入力信号レベルが上がってゲインが下がる場合は、第３のＡＧＣアンプ２２、第２のＡＧＣアンプ２１、第１のＡＧＣアンプ２９の順で下がる。
【実施例２】
【００３３】
図８は、電波受信装置の実施例２のブロックであって、１はバーアンテナ、８１は局部発振回路、８２は周波数変換回路、８３はＢＰＦ、２は第２のＡＧＣ回路、３はＢＰＦ、４は第１のＡＧＣ回路、５は検波回路、６は全波整流回路、７はＬＰＦ、８はピークホールド回路、９は分圧回路、１０、１１および１２はコンパレータ、１３および１４は基準電圧源、１５はアップダウンカウントユニットである。
【００３４】
図８において、バーアンテナ１で受信された電波信号は局部発振回路８１で生成された周波数と混合され和と差の周波数が生成され、中間周波数と呼ばれる和または差の周波数の信号に変換され、ＢＰＦ８３で中間周波数成分が選択的に増幅され、その出力が第２のＡＧＣ回路２で増幅され、ＢＰＦ３で中間周波数帯域を通過させ、第１のＡＧＣ回路４で更に増幅され、検波回路５で電波信号が検波され、その検波信号は分圧回路９で分圧され、ピークホールド回路１２でピークホールドされ、コンパレータ１３で分圧回路９の出力とピークホールド回路１２の出力が比較されて受信信号出力として出力される。コンパレータ１１、１２、基準電圧源１３、１４、アップダウンカウントユニット１５の動作は図１の実施例１と同じである。ＢＰＦ３は図４で示される水晶フィルター２４またはスイッチドキャパシターフィルターを用いることができる。
【実施例３】
【００３５】
図９は、電波受信装置の実施例３のブロックであって、１はバーアンテナ、２は第２のＡＧＣ回路、３はバンドパスフィルター（以下ＢＰＦと略す）、４は第１のＡＧＣ回路、５は検波回路、６は全波整流回路、７はローパスフィルター（以下ＬＰＦと略す）、８４はアナログ−デジタル変換器（以下ＡＤＣと略す）、８５はマイクロコンピュータ、１１および１２はコンパレータ、１３および１４は基準電圧源、１５はアップダウンカウントユニットである。
【００３６】
図９において、バーアンテナ１で受信された電波信号が第２のＡＧＣ回路２で増幅され、ＢＰＦ３で必要な帯域を選択され、第１のＡＧＣ回路４で更に増幅され、検波回路５で電波信号が検波され、その検波信号はＡＤＣ８４でアナログ−デジタル変換されてマイクロコンピュータ８５に取り込まれてデジタル的にピークホールドと分圧と比較が行われ、マイクロコンピュータ８５の内部で受信信号が得られる。
【００３７】
検波回路５の出力はコンパレータ１１で基準電圧源１３と比較され、基準電圧源１３より大きいとゲインを下げるべくダウン信号が出力され、検波回路５の出力はコンパレータ１２で基準電圧源１４と比較され、基準電圧源１４より小さいとゲインを上げるべくアップ信号が出力される。この時、図６または図７のアップダウン応答切り換えはダウンを速く、アップを遅くするように選択されており、検波回路５の出力が大きい場合はすぐにゲインを下げ、小さい場合は十分長い時間が小さい場合にのみゲインを上げるように動作するので、検波回路５のピーク値に追従するようにＡＧＣゲインがフィードバックされる。
【実施例４】
【００３８】
図１０は、電波受信装置の実施例４のブロックであって、１はバーアンテナ、８６は第２のＡＧＣ回路、８１は局部発振回路、８２は周波数変換回路、８３はＢＰＦ、８７は第３のＡＧＣ回路、８８はＢＰＦ、８９は第１のＡＧＣ回路、９０はＬＰＦ、９１はＡＤＣ、９２はデジタル処理回路、１５はアップダウンカウントユニットである。
【００３９】
図１０において、バーアンテナ１で受信された電波信号はまず第２のＡＧＣ回路８６で増幅され、局部発振回路８１で生成された周波数と混合され和と差の周波数が生成され、中間周波数と呼ばれる和または差の周波数の信号に変換され、ＢＰＦ８３で中間周波数成分が選択的に増幅され、その出力が第２のＡＧＣ回路８７で増幅され、ＢＰＦ８８で中間周波数帯域を選択され、第１のＡＧＣ回路８９で更に増幅され、ＬＰＦで低域のみが選択され、ＡＤＣ９１でデジタル信号に変換され、デジタル処理回路９２に入力される。デジタル処理回路９２ではデジタルフィルターによって中間周波数を抽出して帯域外の周波数成分を落とすことによって選択度を上げ、デジタル演算で検波し、基準のデジタル値と比較されてダウン信号、アップ信号を得ている。また、ＢＰＦ８３、８９にはＬＣ共振回路、水晶フィルター、スイッチドキャパシターフィルター等を用いることができる。
【００４０】
ここで、第２のＡＧＣ回路８６のゲイン制御信号には図６または図７からのゲイン制御信号２が接続され、第３のＡＧＣ回路８７のゲイン制御信号にはゲイン制御信号３が接続され、第１のＡＧＣ回路８９のゲイン制御信号にはゲイン制御信号１が接続されており、入力信号レベルが小さくなってゲインが上がる場合は、第１のＡＧＣ回路８９、第２のＡＧＣ回路８６、第３のＡＧＣ回路８７の順で上がり、入力信号レベルが上がってゲインが下がる場合は、第３のＡＧＣ回路８７、第２のＡＧＣ回路８６、第１のＡＧＣ回路８９の順で下がる。
【００４１】
本実施例では、検波手段はデジタル処理回路９２内のデジタル演算で実現しているが、実施例１〜３と同じ検波回路５を用いてもよい。
【実施例５】
【００４２】
図１１は、電波時計の実施例であって、９４は図１、図８、図９、図１０で示される電波受信装置、９５は基準クロックを発生する発振回路、９６は時計の時刻を計時する計時回路部、９７は時計操作のキー入力を司る入力部、９８は時計の表示を司る表示部、９９はマイクロコンピュータである。
【００４３】
ここで発振回路９５は、図６または図７の基準クロック発生回路７５と兼用してもよい。
【００４４】
図１１において、発振回路９５で発生した基準クロックを計時回路部９６で計時して、マイクロコンピュータ９９で積算して時刻に変換して、表示部９８で表示する。また電波受信装置９４でタイムコードのパルス列を得て、マイクロコンピュータ９９で時刻データをデコードし、積算した時刻と異なった場合は補正処理をしている。
【符号の説明】
【００４５】
１    バーアンテナ
２    第２のＡＧＣ回路
３    ＢＰＦ
４    第１のＡＧＣ回路
５    検波回路
６    全波整流回路
７    ＬＰＦ
８    ピークホールド回路
９    分圧回路
１０、１１、１２  コンパレータ
１３、１４  基準電圧源
１５  アップダウンカウントユニット
２１  第２のＡＧＣアンプ
２２  第３のＡＧＣアンプ
２３  反転アンプ
２９  第１のＡＧＣアンプ
３１  演算増幅器
３２  デコーダ
５１、５２、５３、５４、５５  アップダウンカウンター
５６  セレクター
５７、５８、５９  ０検出回路
６０、６１、６２  ＭＡＸ検出回路
６３〜６８  インバーター
６９〜７４  ＡＮＤゲート
７５  基準クロック発生回路
７６  分周回路
７７  アップダウンカウンター
７８、７９  セレクター
８１  局部発振回路
８２  周波数変換回路
８３  ＢＰＦ
８４  ＡＤＣ
８５  マイクロコンピュータ
８６  第２のＡＧＣ回路
８７  第３のＡＧＣ回路
８８  ＢＰＦ
８９  第１のＡＧＣ回路
９０  ＬＰＦ
９１  ＡＤＣ
９２  デジタル処理回路
９４  電波受信装置
９５  発振回路
９６  計時回路部
９７  入力部
９８  表示部
９９  マイクロコンピュータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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