(57)【要約】【課題】  1V以下の低電源電圧動作、及び数１０nA以下の低電流動作をし、かつ温度に依存しない基準電圧を、小さな回路規模で得ることにある。【解決手段】    閾値電圧の異なる二つのP型FET、M1、M2で第一の電流ミラー回路を形成し、それらのうち閾値電圧の絶対値の大きいM1のゲートとドレインを短絡してダイオード接続しサブスレシホールド領域で動作させ、閾値電圧の絶対値の小さいM2は飽和動作領域で動作させるようにM1の寸法W/LをM2の約10倍に選んだものと、閾値電圧の異なる二つのN型FET、M3,M4で第二の電流ミラー回路を形成し、閾値電圧の高い方をサブスレシホールド領域で動作させ、閾値電圧の低いM４は飽和動作領域で動作させるようにM３の寸法W/LをM４の約１０倍に選んだものとで構成し、二つの電流ミラーの出力端を接続して閉回路を形成し、M4に発生するゲート電圧を基準電圧として使用する基準電圧発生回路を構成している。【選択図】     図１
2011008438.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧の異なる二つのP型FETで第一の電流ミラー回路を形成し、それらのうち閾値電圧の絶対値が大きいP型FETのゲートとドレインを短絡してダイオード接続しサブスレシホールド領域で動作させ、閾値電圧の絶対値が小さいP型FETは飽和動作領域で動作させるように、M1の寸法W/LをM2より大きく選んだものと、  閾値電圧の異なる二つのN型FETで
第二の電流ミラー回路を形成し、閾値電圧の高いN型FETをサブスレシホールド領域で動作させ、閾値電圧の低いN型FETは飽和動作領域で動作させるようにM３の寸法W/LをM４より大きく選ん
だものとで構成し、    第一の電流ミラーの出力端を、それぞれ第二
の電流ミラーの出力端に接続し、閉回路を形成した基準電圧発生回路。
【請求項２】
請求項１において、前記P型FET M1の寸法W/LをM2の約10倍に選び、前記P型FET M3の寸法W/LをM4の約１０倍に選んだ基準電圧発生回路。
【請求項３】
請求項１の基準電圧発生回路において、前記P型FET、M2のソース電流を第三の電流ミラー回路M5で鏡映し、これをダイオード接続したN型FET、M6のドレインからソースに流し込み、M6のゲート電圧を基準電圧として取り出すことを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関し、特に低電圧、低電流動作をするMOS集積回路に好
適とされる回路規模の小さな基準電圧発生回路に関する。
【背景技術】
【０００２】
従来の基準電圧発生回路は、非特許文献１に示すようなバンドギャップ基準電圧発生回路または特許文献１に示すようなMOS  FET（電解効果トランジスタ）の閾値電圧差を使用するのが一般的である。図７にバンドギャップを使用した例を、図８に閾値電圧差を使用した例を示す。また最近では特許文献２にあるように、MOS  FETのサブスレシホールド領域（ウイーク・インバージョン領域）を利用した例も見られる。
【０００３】
しかしながら、前者２件の例では両者とも使用されているMOS  FETを飽和領域で動作させるので、数10uAの電流が必要であり、また、後者の例でも数uAの電流が必要なので、低電圧、低消費電流動作が制限されるという欠点があった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−１４８５３０
【特許文献２】US 2008/0297229 A1
【非特許文献】
【０００５】
【非特許文献１】" A Sub-1V,15ppm/C  CMOS  Bandgap  Voltage Reference  Without  Requirng  Low  Threshold  Voltage  Device" I E E E J S S C ,                          vol. 37 , N O. 4 , APRIL 2 0 0 2
【発明の概要】
【発明が解決しようとする課題】
【０００６】
図7に代表例を示す従来使用されているバンドギャップ基準電圧発生回路（非特許文献１）は、安定で実績も多い優れた技術である。  しかしながら、この技術では演算増幅器を使用するので電源電圧が１V以下の場合、動作が不安定であったり、消費電流が数１０uA必要
であり、また図8に示す閾値電圧差を使用した例（特許文献１）でも、使用されているMOS  FETが飽和領域で動作するので消費電流が数10uA必要であり、電池駆動の低消費電力製品への応用に制限があり、更に改善が必要であった。図９にN型FETのサブスレシホールド領域（ウイーク・インバージョン領域）での動作を用いて、PTAT電流（絶対温度に比例する電流）を発生させ、その電流をダイオード接続したN型FETに流し込み、温度依存性のない基準電圧を発生する従来の回路を示している。（特許文献２）  しかしながら、このPTAT電流は、絶対温度への比例乗数が１次なので、N型FETのゲート電圧温度依存性を補償するには不十分であり、抵抗RT29を導入してその電圧降下により補っている。この場合、抵抗RT29の電圧降下を数１００mＶ発生するには、数uAの電流と数１００Kオームの抵抗が必要であり、小さな面積で回路を実現すること及び、回路全体の電流を１uA以下で動作させることができないという問題があった。
【０００７】
本発明は、以上のような従来の欠点に鑑み、電源電圧１V以下でも安定に動作し、かつ消
費電流が数１０nAで動作する基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にあるように、本発明は閾値電圧の異なる二つのP型FETで第一電流ミラー路を形成し、また同様に閾値電圧の異なる二つのN型FETで第二電流ミラー路を形成し、
これら二つの電流ミラーの出力を接続し閉回路を形成することで安定な基準電流を発生させる。
ここで、これらの電流が、荷電粒子移動度と絶対温度の2乗に比例する特性を持つようにそれぞれのFETの寸法、W/L(WはFETのチャンネル幅、LはFETのチャンネル長)を選んであるので、抵抗による電圧降下が不要であり、この特性を持った電流を、飽和領域で動作するFETに流すことで、安定した基準電圧発生回路を得ることができる。
【発明の効果】
【０００９】
以上の説明から明らかなように、本発明にあっては次に列挙する効果が得られる。
（１）  請求項１で示したように、本発明は閾値電圧の異なる二つのP型FETで第一電流ミラー路を形成し、また同様に閾値電圧の異なる二つのN型FETで第二電流ミラー路を形成し、これら二つの電流ミラーの出力を接続し閉回路を形成するが、ここで二つのP型FET及び二つのN型FETはそれぞれ飽和領域及びサブスレシホールド領域（ウイーク・インバージョン領域）で動作させるので、全てのFET
は数１０nAで動作しており、従来技術に比べて数100分の１程度の低電流で動作が可能であ
る。
【００１０】
（２）実施例１で示すように、これらの電流が荷電粒子の移動度と絶対温度の2乗に比例する特性を持つようにそれぞれのFETの寸法W/Lを選んでおり、このように設計した電流を流すN型 FETのゲート電圧は、対電源電圧依存性、対温度依存性の少ない特性を示すので、以上4つのFETで低消費電圧、低消費電流の基準電圧発生回路を構成することできる
【００１１】
（３）  縦積みしたP型FET及びN型FETの接続方法により、動作に必要な電源電圧は、両者の閾値電圧絶対値以上あれば良いので、１V以下で安定に動作することが出来る。
【００１２】
（４）  スタート回路を除いて、全回路が4つのFETで構成されているので、回路規模を小さく出来る。
【００１３】
（５）  請求項２で示したように、第三電流ミラー回路を追加し、ダイオード接続したN
型FETの順方向に電流を流し、ゲート電圧を発生させると、前期(1)〜(３)と同様な効果が
得られるが、請求項１に比べ氷点下の温度で、より安定した基準電圧を得る事が出来る。
【図面の簡単な説明】
【００１４】
【図１】第１の形態の基準電圧発生回路図である。
【図２】第１の形態から、さらに対温度依存性を向上させた基準電圧発生回路図の第２の形態である。
【図３】第１の形態で、ダイオード接続するFETを、M1からM2へ、またM4からM3へ変更した場合の基準電圧発生回路図である。
【図４】上記第２の形態で、基準電圧を電源電圧を基準として発生させる場合の基準電圧発生回路図である。
【図５】上記第２の形態で、ダイオード接続するFETを、M1からM2へ、またM4からM3へ変更した場合の基準電圧発生回路図である。
【図６】上記図５の形態で、基準電圧を電源電圧を基準として発生させる場合の基準電圧発生回路図である。
【図７】従来技術のうち、バンド・ギャップ電圧を利用した基準電圧発生回路図である。
【図８】従来技術のうち、閾値電圧差を利用した基準電圧発生回路図である。
【図９】従来技術のうち、PTAT電流を利用した基準電圧発生回路図である。
【図１０】実施例１で説明する、基準電圧の温度依存性とFETサイズ比率の関係を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態を図に基ついて説明する。
【実施例１】
【００１６】
図１には、本発明に係る基準電圧発生回路の実施例１が示されている。本発明の実施の形態においては、高電位電源(VCC)側に配された第１の電流ミラー回路(図１のFET  M1、M2)と、これに対抗して低電位電源(GND)側に配された第2の電流ミラー回路(図１のFET  M3、M4)を備え、これら2つの電流ミラーで閉回路を形成することで回路全体を安定状態に保ち安定な定電流を得ている。ここで、ダイオード接続したM1は通常よりも絶対値の大きな閾値電圧を有するP型FETであり、M2は通常の閾値電圧を有するP型FETである。M3は通常よりも絶対値の大きな閾値電圧を有するN型FETであり、ダイオード接続したM4は通常の閾値電圧を有するN型FETである。これらのFETの寸法W/Lは、M1,M3はサブスレシホールド（ウイーク・インバージョン）領域で動作し、M2,M4は飽和領域で動作するよう、前者が後者に比べ
て約１０倍大きく選んである。以上の構成により、全回路を数１０ｎAで動作させる
ことで、超低消費電流動作を実現している。
【００１７】
また、本発明の実施の形態によれば、動作に必要な電源電圧VCCは、使用されたP型及びN
型FETの閾値電圧の絶対値のうち、大きい方以上であればよいので、１V以下の低電圧電源での動作
が可能であり、またスタート回路S1を除けば４個のFETで構成されるので回路規模も小さくで
きる。
【００１８】
次に本発明の動作について説明する。第一の電流ミラーM1,M2の寸法W/Lは、M2が飽和動作領
域で動作し、M1はサブスレシホールド(ウイーク・インバージョン)領域で動作するように選択されている。飽和動作領域での電流値、サブスレシホールド領域での電流値はそれぞれ数式1、数式２で表される。
【数１】
2011008438.tif 000003
【００１９】
【数２】
2011008438.tif 000004
【００２０】
第一と第二の電流ミラー回路を実施例１のように接続し、二種類のP型FETの閾値差と
二種類のN型FETの閾値差とがほぼ等しく設計すると、M4を流れる電流Id4は数式３で表す
ことができる。
【数３】
2011008438.tif 000005
【００２１】
すなわち、M４には荷電粒子の移動度と絶対温度の二乗に比例する電流Id４が流れる。
この時のM4のゲート電圧Vgs4は、数式３を数式１に代入して整理すると、数式４で
与えられる。
【数４】
2011008438.tif 000006
ここで      Vth4  は  M4の閾値電圧である。
Vgs4の温度係数を求めるため、数式４を温度で微分すると数式５となる。
【００２２】
【数５】
2011008438.tif 000007
ここで右辺第一項は、閾値電圧の温度係数で、通常の場合  −数ｍV/℃の値を取る。
【００２３】
すなわち、右辺第二項を+数mＶ/℃になるように各FETの寸法を選べば、M4のゲート電圧は温度に依存しない一定値となり、基準電圧として利用できることがわかる。
【００２４】
図１０に、基準電圧の温度特性と、各FETの大きさの比率の関係を表したシミュレーションの結果を示す。  縦軸に基準電圧を、横軸にM1とM2、M3とM4の大きさの比率を表している。  この図より、FETのW/Lの比率が１０の周辺で基準電圧の温度依存性がほぼ無くなることが判る。
【実施例２】
【００２５】
図２には、本発明に係る基準電圧発生回路の実施例２が示されている。この実施例は、実施例１で発生する基準電圧の対温度依存性を、氷点下でより改善するために以下の回路を追加している。すなわち、第三の電流ミラーM2,M5により、M５にM2と同じ電流を発生させ、その電流をダイオード接続したM6のドレインからソースへ流している。この場合には基準電圧をM6のゲート電圧から得るが、数式６で表される。
【数６】
2011008438.tif 000008
この場合もVgs６の温度係数を求めるため、数式６を温度で微分すると数式７となる。
【００２６】
【数７】
2011008438.tif 000009
右辺第二項を+数mＶ/℃になるように各FETの寸法を選べば、M６のゲート電圧は温度に依
存しない一定値となることがわかる。
【産業上の利用可能性】
【００２７】
本発明は、半導体集積回路を製造する産業で利用される。
【符号の説明】
【００２８】
VCC          電圧の高い方の電源。
GND          電圧の低い方の電源。
S1            実施回路の動作を開始するための回路。
M1          通常より高い閾値電圧を有するP型FET
M2          通常の閾値電圧を有するP型FET
M3          通常より高い閾値電圧を有するN型FET
M4          通常の閾値電圧を有するN型FET
M5          通常の閾値電圧を有するP型FET
M6          閾値電圧に制限のないN型FET
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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