(57)【要約】【課題】ＭＲＡＭのメモリセル面積を縮小化する。【解決手段】メモリセル８０は、四角柱形状の素子形成領域１００にメモリトランジスタＴＲ１乃至３とＴＭＲ素子ＴＭＲ１が設けられた３Ｔ１Ｊ型の３次元構造のメモリセルである。メモリトランジスタＴＲ１のゲート電極５ａが素子形成領域１００の側面のＡ面及びＢ面に形成される。メモリトランジスタＴＲ２はメモリトランジスタＴＲ１の上部に設けられ、ゲート電極５ｂが素子形成領域１００の側面のＢ面及びＣ面に形成される。メモリトランジスタＴＲ３はメモリトランジスタＴＲ２の上部に設けられ、ゲート電極５ｃが素子形成領域１００の側面のＣ面に形成される。ＴＭＲ素子ＴＭＲ１は素子形成領域１００上部に設けられる。Ｂ面のゲート電極５ａ及びゲート電極５ｂによりチャネル形成領域ＣＨ１が形成され、Ｃ面のゲート電極５ｂ及びゲート電極５ｃによりチャネル形成領域ＣＨ２が形成される。【選択図】  図３
2011114316.tif 000002
【特許請求の範囲】
【請求項１】
ｎ角柱（ただし、ｎは３以上）を有する素子形成領域と、ゲート電極が埋設され、前記素子形成領域の周囲に設けられる電極形成領域とからメモリセルが構成され、３Ｔ１Ｊ型３次元半導体記憶装置であって、
前記素子形成領域の第１及び第２側面にゲート絶縁膜を介して第１のゲート電極が設けられる第１のメモリトランジスタと、
前記第１のメモリトランジスタの上部に設けられ、前記素子形成領域の第２及び第３側面に前記ゲート絶縁膜を介して第２のゲート電極が設けられる第２のメモリトランジスタと、
前記第２のメモリトランジスタの上部に設けられ、前記素子形成領域の第３側面に前記ゲート絶縁膜を介して第３のゲート電極が設けられる第３のメモリトランジスタと、
前記第３のメモリトランジスタの上部に設けられ、一端が前記第３のメモリトランジスタのソース／ドレイン層の一方に接続され、他端がビット線に接続され、前記素子形成領域の上部に設けられるＴＭＲ素子と
を具備し、
オン時に前記第２側面の前記第１のゲート電極と前記第２側面の前記第２のゲート電極の間にチャネルが形成され、
オン時に前記第３側面の前記第２のゲート電極と前記第３側面の前記第３のゲート電極の間にチャネルが形成される
ことを特徴とする半導体記憶装置。
【請求項２】
ｎ角柱（ただし、ｎは３以上）を有する素子形成領域と、ゲート電極が埋設され、前記素子形成領域の周囲に設けられる電極形成領域とからメモリセルが構成され、２Ｔ１Ｊ型３次元半導体記憶装置であって、
前記素子形成領域の第１及び第２側面にゲート絶縁膜を介して第１のゲート電極が設けられる第１のメモリトランジスタと、
前記第１のメモリトランジスタの上部に設けられ、前記素子形成領域の第２側面に前記ゲート絶縁膜を介して第２のゲート電極が設けられる第２のメモリトランジスタと、
前記第２のメモリトランジスタの上部に設けられ、一端が前記第２のメモリトランジスタのソース／ドレイン層の一方に接続され、他端がビット線に接続され、前記素子形成領域の上部に設けられるＴＭＲ素子と
を具備し、
オン時に前記第２側面の前記第１のゲート電極と前記第２側面の前記第２のゲート電極の間にチャネルが形成されることを特徴とする半導体記憶装置。
【請求項３】
前記メモリセルはマトリックス状に配置され、前記電極形成領域に埋設されるゲート電極がワード線として配置されていることを特徴とする請求項１或いは２に記載の半導体記憶装置。
【請求項４】
前記第１のメモリトランジスタのソース／ドレイン層の一方がプレート線に接続されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体記憶装置。
【請求項５】
４角柱を有する素子形成領域と、ゲート電極が埋設され、前記素子形成領域の周囲に設けられる電極形成領域とからメモリセルが構成され、前記メモリセルがマトリックス状に配置される２Ｔ１Ｊ型３次元半導体記憶装置であって、
前記素子形成領域の第１及び第２側面にゲート絶縁膜を介して第１のゲート電極が設けられる第１のメモリトランジスタと、
前記第１のメモリトランジスタの上部に設けられ、前記素子形成領域の第２側面に前記ゲート絶縁膜を介して第２のゲート電極が設けられる第２のメモリトランジスタと、
前記第２のメモリトランジスタの上部に設けられ、一端が前記第２のメモリトランジスタのソース／ドレイン層の一方に接続され、他端がビット線に接続され、前記素子形成領域の上部に設けられるＴＭＲ素子と
を具備し、
前記素子形成領域の第４側面には前記ゲート絶縁膜よりも膜厚の厚い絶縁膜が設けられ、
オン時に前記第２側面の前記第１のゲート電極と前記第２側面の前記第２のゲート電極の間にチャネルが形成される
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＲＡＭ（Phase Change Random Access Memory）、ＲｅＲＡＭ（Resistive Random Access Memory）、或いはＦｅＲＡＭ（Ferroelectric Random Access Memory）などがある。ＭＲＡＭ（Magnetic Random Access Memory）は、ＴＭＲ（Tunnel MagnetoResistance  トンネル磁気抵抗）素子とメモリトランジスタからメモリセルが構成される（例えば、非特許文献１参照。）。
【０００３】
非特許文献１に記載されるＭＲＡＭでは、大容量化を達成するためにメモリセル面積の微細化及び縮小化が必須となる。ところが、このＭＲＡＭではＤＲＡＭ（Dynamic Random Access Memory）並みのメモリセル面積に達していないという問題点がある。例えば、フラッシュメモリやＤＲＡＭ（Dynamic Random Access Memory）をＭＲＡＭに置き換えるには、ＭＲＡＭのメモリセル面積をＤＲＡＭ以上に縮小化する必要がある。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】S.Fukamiら,「2009 Symposium on VLSI Technology Digest on Technical Papers」,「Low−Current Perpendicular Domain Wall Motion Cell for Scalable High Speed MRAM」,2009,Page230〜231
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、メモリセル面積を縮小化した半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体記憶装置は、ｎ角柱（ただし、ｎは３以上）を有する素子形成領域と、ゲート電極が埋設され、前記素子形成領域の周囲に設けられる電極形成領域とからメモリセルが構成され、３Ｔ１Ｊ型３次元半導体記憶装置であって、前記素子形成領域の第１及び第２側面にゲート絶縁膜を介して第１のゲート電極が設けられる第１のメモリトランジスタと、前記第１のメモリトランジスタの上部に設けられ、前記素子形成領域の第２及び第３側面に前記ゲート絶縁膜を介して第２のゲート電極が設けられる第２のメモリトランジスタと、前記第２のメモリトランジスタの上部に設けられ、前記素子形成領域の第３側面に前記ゲート絶縁膜を介して第３のゲート電極が設けられる第３のメモリトランジスタと、前記第３のメモリトランジスタの上部に設けられ、一端が前記第３のメモリトランジスタのソース／ドレイン層の一方に接続され、他端がビット線に接続され、前記素子形成領域の上部に設けられるＴＭＲ素子とを具備し、オン時に前記第２側面の前記第１のゲート電極と前記第２側面の前記第２のゲート電極の間にチャネルが形成され、オン時に前記第３側面の前記第２のゲート電極と前記第３側面の前記第３のゲート電極の間にチャネルが形成されることを特徴とする。
【０００７】
更に、本発明の他態様の半導体記憶装置は、ｎ角柱（ただし、ｎは３以上）を有する素子形成領域と、ゲート電極が埋設され、前記素子形成領域の周囲に設けられる電極形成領域とからメモリセルが構成され、２Ｔ１Ｊ型３次元半導体記憶装置であって、前記素子形成領域の第１及び第２側面にゲート絶縁膜を介して第１のゲート電極が設けられる第１のメモリトランジスタと、前記第１のメモリトランジスタの上部に設けられ、前記素子形成領域の第２側面に前記ゲート絶縁膜を介して第２のゲート電極が設けられる第２のメモリトランジスタと、前記第２のメモリトランジスタの上部に設けられ、一端が前記第２のメモリトランジスタのソース／ドレイン層の一方に接続され、他端がビット線に接続され、前記素子形成領域の上部に設けられるＴＭＲ素子とを具備し、オン時に前記第２側面の前記第１のゲート電極と前記第２側面の前記第２のゲート電極の間にチャネルが形成されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、メモリセル面積を縮小化した半導体記憶装置を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施例１に係る半導体記憶装置を構成するメモリセルを示す回路図。
【図２】本発明の実施例１に係るメモリセルの配置を示す模式平面図。
【図３】本発明の実施例１に係る３次元形状のメモリセルを示す模式斜視図。
【図４】本発明の実施例１に係る３次元形状のメモリセルを示す模式展開図。
【図５】本発明の実施例１に係る半導体記憶装置の製造工程を示す図、図５（ａ）はメモリセルの配置を示す平面図、図５（ｂ）は図５（ａ）のＡ−Ａ線に沿う断面図。
【図６】本発明の実施例１に係る半導体記憶装置の製造工程を示す図、図６（ａ）はメモリセルの配置を示す平面図、図６（ｂ）はメモリセルの模式展開図。
【図７】本発明の実施例１に係る半導体記憶装置の製造工程を示す図、図７（ａ）はメモリセルの配置を示す平面図、図７（ｂ）はメモリセルの模式展開図。
【図８】本発明の実施例１に係る半導体記憶装置の製造工程を示す図、図８（ａ）はメモリセルの配置を示す平面図、図８（ｂ）はメモリセルの模式展開図。
【図９】本発明の実施例１に係る半導体記憶装置の製造工程を示す図、図９（ａ）はメモリセルの配置を示す平面図、図９（ｂ）は図９（ａ）のＢ−Ｂ線に沿う断面図。
【図１０】本発明の実施例１に係るメモリセルの選択を示す模式図。
【図１１】本発明の実施例２に係る半導体記憶装置を構成するメモリセルを示す回路図。
【図１２】本発明の実施例２に係るメモリセルの配置を示す模式平面図。
【図１３】本発明の実施例２に係る３次元形状のメモリセルを示す模式斜視図。
【図１４】本発明の実施例２に係る３次元形状のメモリセルを示す模式展開図。
【図１５】本発明の実施例２に係る半導体記憶装置の製造工程を示す図、図１５（ａ）はメモリセルの配置を示す平面図、図１５（ｂ）はメモリセルの模式展開図。
【図１６】本発明の実施例２に係る半導体記憶装置の製造工程を示す図、図１６（ａ）はメモリセルの配置を示す平面図、図１６（ｂ）はメモリセルの模式展開図。
【図１７】本発明の実施例２に係るメモリセルの選択を示す模式図。
【図１８】本発明の実施例３に係る半導体記憶装置の製造工程を示す断面図。
【図１９】本発明の実施例３に係る半導体記憶装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１１】
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を構成するメモリセルを示す回路図、図２はメモリセルの配置を示す模式平面図、図３は３次元形状のメモリセルを示す模式斜視図、図４は３次元形状のメモリセルを示す模式展開図である。本実施例では、３Ｔ１Ｊ（３つのメモリトランジスタと１つのＴＭＲ素子）から構成されるＭＲＡＭのメモリセルを３次元構造にしている。
【００１２】
図１に示すように、ＭＲＡＭ（Magnetic Random Access Memory）に使用されるメモリセル８０には、メモリトランジスタＴＲ１乃至３とＴＭＲ（Tunnel MagnetoResistance  トンネル磁気抵抗）素子ＴＭＲ１が設けられる。メモリセル８０は、ＴＭＲ素子ＴＭＲ１に電流を流すことにより磁化を反転させてデータを書き換えるスピン注入方式のメモリセルである。メモリトランジスタＴＲ１乃至３には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）或いはＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が使用される。なお、ＭＯＳＦＥＴ及びＭＩＳＦＥＴは、絶縁ゲート型電界効果トランジスタと呼称される。
【００１３】
メモリトランジスタＴＲ１は、ゲートがワード線ＷＬ１に接続され、ソース／ドレインの一方がプレート線ＰＬに接続される。メモリトランジスタＴＲ２は、ゲートがワード線ＷＬ２に接続され、ソース／ドレインの一方がメモリトランジスタＴＲ１のソース／ドレインの他方に接続される。メモリトランジスタＴＲ３は、ゲートがワード線ＷＬ３に接続され、ソース／ドレインの一方がメモリトランジスタＴＲ２のソース／ドレインの他方に接続される。ＴＭＲ素子ＴＭＲ１は、一端がメモリトランジスタＴＲ３のソース／ドレインの他方に接続され、他端がビット線ＢＬに接続される。
【００１４】
ワード線ＷＬ１乃至３がイネーブル状態の電位に設定されると、メモリトランジスタＴＲ１乃至３がオンし、プレート線ＰＬがＴＭＲ素子ＴＭＲ１の一端に接続される（ＴＭＲ素子ＴＭＲ１の一端にプレート線ＰＬの電位が印加される）。この状態のとき、ＴＭＲ素子ＴＭＲ１に電流が印加され、メモリセル８０のデータが書き換えられる。例えば、ビット線ＢＬの電位がプレート線ＰＬの電位よりも高い場合、電流はビット線ＢＬからプレート線ＰＬ方向に流れ、プレート線ＰＬの電位がビット線ＢＬの電位よりも高い場合、電流はプレート線ＰＬからビット線ＢＬ方向に流れる。また、この状態のとき、ＴＭＲ素子ＴＭＲ１に記憶される情報がビット線ＢＬから読み出される。
【００１５】
図２に示すように、メモリセル８０はマトリックス状に配置される。メモリセル８０の中央部には、一辺が最小加工寸法Ｆの方形形状を有する素子形成領域１００が設けられる。素子形成領域１００の周囲には寸法Ｆ／２を有する電極形成領域１０１が設けられる。電極形成領域１０１は、隣接する２つのメモリセル８０の間に設けられる（最小加工寸法Ｆ）。つまり、メモリセル８０はメモリセル面積が４Ｆ２を有する。
【００１６】
ワード線ＷＬ１とワード線ＷＬ３は、（図中）水平方向に延在する電極形成領域１０１に交互に並列配置される（ワード線ＷＬ１ａ、ワード線ＷＬ３ａ、ワード線ＷＬ１ｂ、ワード線ＷＬ３ｂ、・・・）。ワード線ＷＬ２は、（図中）垂直方向に延在する電極形成領域１０１に一つおきに並列配置される（ワード線ＷＬ２ａ、ワード線ＷＬ２ｂ、・・・）。ビット線ＢＬは、ＴＭＲ素子に接続され、（図中）垂直方向に並列配置される（ビット線ＢＬ１、ビット線ＢＬ２、ビット線ＢＬ３、ビット線ＢＬ４、・・・）。
【００１７】
図３に示すように、メモリセル８０は、正四角柱形状を有する３次元構造のメモリセルである。正四角柱形状の素子形成領域１００は、シリコン基板１上のプレート線ＰＬとしてのＮ＋層２上に、電極形成領域１０１で分離され、互いに離間配置される。
【００１８】
正四角柱形状の素子形成領域１００には、底部にＮ＋層２に接する方形形状のＮ＋層２ａが設けられる。メモリトランジスタＴＲ１のゲート電極５ａは、Ｎ＋層２ａの上部に設けられ、ゲート絶縁膜を介して素子形成領域１００の側面のＡ面及びＡ面に隣接するＢ面に設けられる。ゲート電極５ａは、ゲート絶縁膜を介してＮ＋層２ａとオーバーラップするように配置される。Ｎ＋層２ａは、メモリトランジスタＴＲ１のソース／ドレイン層の一方となる。
【００１９】
メモリトランジスタＴＲ２のゲート電極５ｂは、ゲート電極５ａの上部に設けられ、ゲート絶縁膜を介して素子形成領域１００の側面のＢ面及びＢ面に隣接するＣ面に設けられる。ゲート電極５ａとゲート電極５ｂは、平行に離間配置される。
【００２０】
メモリトランジスタＴＲ３のゲート電極５ｃは、ゲート電極５ｂの上部に設けられ、ゲート絶縁膜を介して素子形成領域１００の側面のＣ面に設けられ、ゲート絶縁膜を介してＮ＋層４とオーバーラップするように配置される。ゲート電極５ｂとゲート電極５ｃは、平行に離間配置される。Ｎ＋層４は、メモリトランジスタＴＲ３のソース／ドレイン層の他方となる。Ｎ＋層２ａとＮ＋層４の間にはＰ層３が設けられる。
【００２１】
Ｐ層３は、メモリトランジスタＴＲ１乃至３のバックゲートとなる。ここでは、ゲート電極５ａとゲート電極５ｂの間、ゲート電極５ｂとゲート電極５ｃの間には高不純物濃度のＮ＋層からなるソース／ドレイン層が設けられていない。
【００２２】
Ｎ＋層４上には、下部電極６が設けられる。下部電極６上には、ＴＭＲ素子ＴＭＲ１を構成する強磁性膜７、絶縁膜８、及び強磁性膜９が積層形成される。下部電極６はＮ＋層４と接し、メモリトランジスタＴＲ３のソース／ドレインの他方とＴＭＲ素子ＴＭＲ１の間を電気的に接続する。強磁性膜７は下部電極６に接続され、強磁性膜９はビット線ＢＬに接続される。
【００２３】
ここで、強磁性膜７は磁化の向きが固定された固定層である。絶縁膜８はトンネル絶縁膜であり、例えば酸化マグネシウム（MgO）などが使用される。強磁性膜９は磁化の向きが上下可変されるフリー層である。なお、強磁性膜７と絶縁膜８、絶縁膜８と強磁性膜９の間には、界面を安定化するための、例えばCoFeBなどの界面層を挿入してもよい。
【００２４】
図４に示すように、メモリトランジスタＴＲ１とメモリトランジスタＴＲ２は、ゲート電極５ａとゲート電極５ｂが相対向するように配置される素子形成領域１００のＢ面で、オン時（ワード線ＷＬ１とワード線ＷＬ２の電位がイネーブル状態の時）にチャネル形成領域ＣＨ１が発生する。その結果、メモリトランジスタＴＲ１とメモリトランジスタＴＲ２の間で信号のやりとりが行われる。
【００２５】
メモリトランジスタＴＲ２とメモリトランジスタＴＲ３は、ゲート電極５ｂとゲート電極５ｃが相対向するように配置される素子形成領域１００のＣ面で、オン時（ワード線ＷＬ２とワード線ＷＬ３の電位がイネーブル状態の時）にチャネル形成領域ＣＨ２が発生する。その結果、メモリトランジスタＴＲ２とメモリトランジスタＴＲ３の間で信号のやりとりが行われる。
【００２６】
ここでは、メモリトランジスタＴＲ１のゲート電極５ａをＢ面の途中まで延在しているが、Ｃ面端まで延在させてもよい。また、メモリトランジスタＴＲ２のゲート電極５ｂをＣ面の途中まで延在しているが、Ｄ面端まで延在させてもよい。
【００２７】
次に、半導体記憶装置の製造方法について図５乃至９を参照して説明する。図５は半導体記憶装置の製造工程を示す図、図５（ａ）はメモリセルの配置を示す平面図、図５（ｂ）は図５（ａ）のＡ−Ａ線に沿う断面図、図６は半導体記憶装置の製造工程を示す図、図６（ａ）はメモリセルの配置を示す平面図、図６（ｂ）はメモリセルの模式展開図、図７は半導体記憶装置の製造工程を示す図、図７（ａ）はメモリセルの配置を示す平面図、図７（ｂ）はメモリセルの模式展開図、図８は半導体記憶装置の製造工程を示す図、図８（ａ）はメモリセルの配置を示す平面図、図８（ｂ）はメモリセルの模式展開図、図９は半導体記憶装置の製造工程を示す図、図９（ａ）はメモリセルの配置を示す平面図、図９（ｂ）は図９（ａ）のＢ−Ｂ線に沿う断面図である。
【００２８】
図５に示すように、シリコン基板１上に、Ｎ＋層２、Ｐ層３、及びＮ＋層４を積層形成する。Ｎ＋層２は、例えばＮ型不純物を高濃度にドープされた絶縁膜から拡散法を用いて形成する。Ｐ層３は、例えばエピタキシャル成長法を用いて形成する。Ｎ＋層４は、例えばＮ型不純物を高濃度にドープされた絶縁膜から拡散法を用いて形成する。
【００２９】
Ｎ＋層４形成後、図示しないマスク材を用いて、例えばＲＩＥ（Reactive Ion Etching）法により電極形成領域１０１にＮ＋層２途中まで達するような深溝２００を形成する。ＲＩＥ後、マスク材の除去及びＲＩＥ後処理（ＲＩＥ残渣物及びダメージ層の除去）を行う。
【００３０】
次に、図６に示すように、素子形成領域の側面（Ａ面乃至Ｄ面）にゲート絶縁膜を形成する。深溝２００の底部にＮ＋層２ａ上部と同じ高さまで層間絶縁膜（図示せず）を埋設する。この層間絶縁膜上に、ゲート電極突起部５ａａを有するゲート電極５ａをワード線ＷＬ１ｂに対応する部分に埋設する。
【００３１】
具体的には、第１のゲート電極膜を、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、この層間絶縁膜上に堆積する。第１のゲート電極膜上に、周知のリソグラフィー法を用いて最小寸法幅が最小加工寸法Ｆであるレジスト膜を、図中平行方向に電極形成領域１０１上に形成する。このレジスト膜をマスクにして、例えばＲＩＥ法を用いて第１のゲート電極膜をエッチングする。ＲＩＥ後、このレジスト膜を除去し、ＲＩＥ後処理を行う。
【００３２】
この結果、ゲート電極５ａとＮ＋層２ａは、ゲート絶縁膜を介してオーバーラップして形成される。ゲート電極突起部５ａａは、隣接する２つの素子領域１００に対してゲート絶縁膜を介して設けられる。
【００３３】
続いて、図７に示すように、ゲート電極５ａ上に層間絶縁膜（図示せず）を堆積し、この層間絶縁膜を平坦化してから、ゲート電極突起部５ｂｂを有するゲート電極５ｂをワード線ＷＬ２（ＷＬ２ａ、ＷＬ２ｂ）に対応する部分に埋設する。
【００３４】
具体的には、第２のゲート電極膜を、例えばＣＶＤ法を用いて、この層間絶縁膜上に堆積する。第２のゲート電極膜上に、周知のリソグラフィー法を用いて最小寸法幅が最小加工寸法Ｆであるレジスト膜を、図中垂直方向に電極形成領域１０１上に形成する。このレジスト膜をマスクにして、例えばＲＩＥ法を用いて第２のゲート電極膜をエッチングする。ＲＩＥ後、このレジスト膜を除去し、ＲＩＥ後処理を行う。
【００３５】
この結果、ゲート電極５ａとゲート電極５ｂ及びゲート電極突起部５ａａは、平行に離間配置される。ゲート電極突起部５ｂｂは、隣接する２つの素子領域１００に対してゲート絶縁膜を介して設けられる。
【００３６】
そして、図８に示すように、ゲート電極５ｂ上に層間絶縁膜（図示せず）を堆積し、この層間絶縁膜を平坦化してから、ゲート電極５ｃをワード線ＷＬ３（ＷＬ３ａ）に対応する部分にＮ＋層４上部と同じ高さまで埋設する。
【００３７】
具体的には、第３のゲート電極膜を、例えばＣＶＤ法を用いて、この層間絶縁膜上に堆積する。第３のゲート電極膜上に、周知のリソグラフィー法を用いて最小寸法幅が最小加工寸法Ｆであるレジスト膜を、図中垂直方向に電極形成領域１０１上に形成する。このレジスト膜をマスクにして、例えばＲＩＥ法を用いて第３のゲート電極膜をエッチングする。ＲＩＥ後、このレジスト膜を除去し、ＲＩＥ後処理を行う。
【００３８】
この結果、ゲート電極５ｂ及びゲート電極突起部５ｂｂとゲート電極５ｃは、平行に離間配置される。Ｎ＋層４とゲート電極５ｃは、ゲート絶縁膜を介してオーバーラップして形成される。
【００３９】
次に、図９に示すように、深溝２００を覆うように層間絶縁膜２２を堆積し、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いてＮ＋層４表面が露呈するように層間絶縁膜２２を平坦研磨する。平坦研磨後、下部電極６、強磁性膜７、絶縁膜８、強磁性膜９を順次、積層形成する。積層形成後、図示しないマスク材を用いて、例えばＲＩＥ法により電極形成領域１０１上の強磁性膜９、絶縁膜８、強磁性膜７、及び下部電極６を順次エッチングし、層間絶縁膜２２表面を露呈させる。
【００４０】
ＲＩＥ後、マスク材の除去及びＲＩＥ後処理（ＲＩＥ残渣物及びダメージ層の除去）を行う。層間絶縁膜２２を堆積し、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いて強磁性膜９表面が露呈するように層間絶縁膜２２を平坦研磨する。これ以降の工程は周知の技術（ビット線形成、層間絶縁膜形成、ビア形成、配線層形成など）を用いてＭＲＡＭが完成する。
【００４１】
次に、ＭＲＡＭのメモリセルの選択について図１０を参照して説明する。図１０は、メモリセルの選択を示す模式図である。ここでは、例えば、図中の左上から右方向に２番目で、左上から下方向に２番目に示す選択メモリセル８０Ａが選択される。
【００４２】
選択メモリセル８０Ａでは、上部水平方向の電極形成領域１０１にワード線ＷＬ１ａが設けられ、下部水平方向の電極形成領域１０１にワード線ＷＬ３ａが設けられ、左部垂直方向の電極形成領域１０１にワード線ＷＬ２ａが設けられる。
【００４３】
選択メモリセル８０Ａを選択する場合、ワード線ＷＬ１ａ、ワード線ＷＬ２ａ、及びワード線ＷＬ３ａの電位をイネーブル状態に設定する。プレート線ＰＬとビット線ＢＬ２をアクティブ（選択）にする。この設定により、選択メモリセル８０ＡのメモリトランジスタＴＲ１とメモリトランジスタＴＲ２の間だけにチャネル形成領域ＣＨ１が形成され、選択メモリセル８０ＡのメモリトランジスタＴＲ２とメモリトランジスタＴＲ３の間だけにチャネル形成領域ＣＨ２が形成される。
【００４４】
この結果、プレート線ＰＬとビット線ＢＬ２の間が選択メモリセル８０ＡのＴＭＲ素子ＴＭＲ１Ａを介して電気的に接続され、選択メモリセル８０Ａの書き込み動作や読み出し動作などが可能となる。
【００４５】
上述したように、本実施例の半導体記憶装置では、正四角柱形状の素子形成領域１００にメモリトランジスタＴＲ１乃至３とＴＭＲ素子ＴＭＲ１が設けられた３Ｔ１Ｊ型の３次元構造のメモリセル８０がマトリックス状に配置される。メモリトランジスタＴＲ１のゲート電極５ａが素子形成領域１００の側面のＡ面及びＢ面に形成される。メモリトランジスタＴＲ２はメモリトランジスタＴＲ１の上部に設けられ、ゲート電極５ｂが素子形成領域１００の側面のＢ面及びＣ面に形成される。メモリトランジスタＴＲ３はメモリトランジスタＴＲ２の上部に設けられ、ゲート電極５ｃが素子形成領域１００の側面のＣ面に形成される。ＴＭＲ素子ＴＭＲ１は素子形成領域１００の上部に設けられる。Ｂ面のゲート電極５ａ及びゲート電極５ｂによりチャネル形成領域ＣＨ１が形成され、Ｃ面のゲート電極５ｂ及びゲート電極５ｃによりチャネル形成領域ＣＨ２が形成される。最小加工寸法をＦとするとメモリセル８０のセルサイズは４Ｆ２である。
【００４６】
このため、メモリセル８０のセルサイズがＤＲＡＭ（Dynamic Random Access Memory）以上に縮小化される。したがって、ＭＲＡＭを大容量化することができる。
【００４７】
なお、本実施例では、メモリセル８０を、正四角柱形状を有する３次元構造にしているが、メモリセル８０を円柱形状、三角柱形状、或いはｎ角柱（ただし、ｎは５以上）を有する３次元構造にしてもよい。
【実施例２】
【００４８】
次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図１１は半導体記憶装置を構成するメモリセルを示す回路図、図１２はメモリセルの配置を示す模式平面図、図１３は３次元形状のメモリセルを示す模式斜視図、図１４は３次元形状のメモリセルを示す模式展開図である。本実施例では、２Ｔ１Ｊ（２つのメモリトランジスタと１つのＴＭＲ素子）から構成されるＭＲＡＭのメモリセルを３次元構造にしている。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図１１に示すように、ＭＲＡＭに使用されるメモリセル８１には、メモリトランジスタＴＲ１、メモリトランジスタＴＲ２、及びＴＭＲ素子ＴＭＲ１が設けられる。メモリセル８１は、ＴＭＲ素子ＴＭＲ１に電流を流すことにより磁化を反転させてデータを書き換えるスピン注入方式のメモリセルである。
【００５１】
ＴＭＲ素子ＴＭＲ１は、一端がメモリトランジスタＴＲ２のソース／ドレインの他方に接続され、他端がビット線ＢＬに接続される。ワード線ＷＬ１及びワード線ＷＬ２がイネーブル状態の電位に設定されると、メモリトランジスタＴＲ１及びＴＲ２がオンし、プレート線ＰＬがＴＭＲ素子ＴＭＲ１の一端に接続される（ＴＭＲ素子ＴＭＲ１の一端にプレート線ＰＬの電位が印加される）。この状態のとき、ＴＭＲ素子ＴＭＲ１に電流が印加されメモリセル８１のデータが書き換えられる。また、ＴＭＲ素子ＴＭＲ１に記憶される情報が読み出される。
【００５２】
図１２に示すように、メモリセル８１はマトリックス状に配置される。メモリセル８１の中央部には、一辺が最小加工寸法Ｆの方形形状を有する素子形成領域１００が設けられる。素子形成領域１００の周囲には寸法Ｆ／２を有する電極形成領域１０１が設けられる。電極形成領域１０１は、隣接する２つのメモリセル８１の間に設けられる（最小加工寸法Ｆ）。つまり、メモリセル８１はメモリセル面積が４Ｆ２を有する。
【００５３】
ワード線ＷＬ１は、（図中）水平方向に延在する電極形成領域１０１に１つおきに並列配置される（ワード線ＷＬ１ａ、ワード線ＷＬ１ｂ、・・・）。ワード線ＷＬ２は、（図中）垂直方向に延在する電極形成領域１０１に並列配置される（ワード線ＷＬ２ａ、ワード線ＷＬ２ｂ、ワード線ＷＬ２ｃ、・・・）。ビット線ＢＬ１乃至４は、それぞれメモリセル８１に設けられるＴＭＲ素子ＴＭＲ１に接続され、互いに離間して（図中）水平方向に並列配置される。
【００５４】
図１３に示すように、メモリセル８１は、正四角柱形状を有する３次元構造のメモリセルである。
【００５５】
メモリトランジスタＴＲ２のゲート電極５ｂは、ゲート電極５ａの上部に設けられ、ゲート絶縁膜を介して素子形成領域１００のＢ面に設けられ、ゲート絶縁膜を介してＮ＋層４とオーバーラップするように配置される。ゲート電極５ａとゲート電極５ｂは、平行に離間配置される。
【００５６】
図１４に示すように、メモリトランジスタＴＲ１とメモリトランジスタＴＲ２は、ゲート電極５ａとゲート電極５ｂが相対向するように配置される素子形成領域１００のＢ面で、オン時（ワード線ＷＬ１とワード線ＷＬ２の電位がイネーブル状態の時）にチャネル形成領域ＣＨＩが発生する。その結果、メモリトランジスタＴＲ１とメモリトランジスタＴＲ２の間で信号のやりとりが行われる。
【００５７】
次に、半導体記憶装置の製造方法について図１５及び図１６を参照して説明する。図１５は半導体記憶装置の製造工程を示す図、図１５（ａ）はメモリセルの配置を示す平面図、図１５（ｂ）はメモリセルの模式展開図、図１６は半導体記憶装置の製造工程を示す図、図１６（ａ）はメモリセルの配置を示す平面図、図１６（ｂ）はメモリセルの模式展開図である。
【００５８】
図１５に示すように、層間絶縁膜（図示せず）上に、ゲート電極突起部５ａａａを有するゲート電極５ａをワード線ＷＬ１ａ及びワード線ＷＬ１ｂに対応する部分に埋設する。
【００５９】
具体的には、素子形成領域１００の側面（四つの側面）にゲート絶縁膜を形成する。ゲート絶縁膜よりも厚い絶縁膜をゲート絶縁膜の側面に形成し、例えば素子形成領域１００の図中、上側面、下側面、及び右側面に形成される厚い絶縁膜を選択的に除去する。この結果、素子形成領域１００の図中、左側面のみゲート絶縁膜及び厚い絶縁膜の積層膜構造となり、他の部分よりも膜厚が厚くなる。
【００６０】
次に、第１のゲート電極膜を、例えばＣＶＤ法を用いて、この層間絶縁膜上に堆積する。第１のゲート電極膜上に、周知のリソグラフィー法を用いて最小寸法幅が最小加工寸法Ｆよりも広いレジスト膜を、図中平行方向に電極形成領域１０１上に形成する。このレジスト膜をマスクにして、例えばＲＩＥ法を用いて第１のゲート電極膜をエッチングする。ＲＩＥ後、このレジスト膜を除去し、ＲＩＥ後処理を行う。
【００６１】
この結果、ゲート電極５ａとＮ＋層２ａは、ゲート絶縁膜を介してオーバーラップして形成される。ゲート電極突起部５ａａａは、隣接する２つの素子形成領域１００の一方だけにゲート絶縁膜を介して設けられる。他方は膜厚の厚い層間絶縁膜が設けられているので、ワード線ＷＬ１の電位がイネーブル状態になってもこの部分のメモリトランジスタは動作に関与しない（オンしない）。
【００６２】
次に、図１６に示すように、ゲート電極５ａ上に層間絶縁膜（図示せず）を堆積し、この層間絶縁膜を平坦化してから、ゲート電極５ｂをワード線ＷＬ２（ＷＬ２ａ、ＷＬ２ｂ、ＷＬ２ｃ）に対応する部分に埋設する。
【００６３】
具体的には、第２のゲート電極膜を、例えばＣＶＤ法を用いて、この層間絶縁膜上に堆積する。第２のゲート電極膜上に、周知のリソグラフィー法を用いて最小寸法幅が最小加工寸法Ｆであるレジスト膜（ライン幅がＦ／スペース幅がＦ）を、図中垂直方向に電極形成領域１０１上に形成する。このレジスト膜をマスクにして、例えばＲＩＥ法を用いて第２のゲート電極膜をエッチングする。ＲＩＥ後、このレジスト膜を除去し、ＲＩＥ後処理を行う。
【００６４】
この結果、ゲート電極５ｂとゲート電極５ａ及びゲート電極突起部５ａａａは、平行に離間配置される。ゲート電極５ｂとＮ＋層４は、ゲート絶縁膜を介してオーバーラップして形成される。ゲート電極突起部５ａａａは、隣接する２つの素子形成領域１００の一方だけにゲート絶縁膜を介して設けられる。他方は膜厚の厚い層間絶縁膜が設けられているので、ワード線ＷＬ２の電位がイネーブル状態になってもこの部分のメモリトランジスタは動作に関与しない（オンしない）。
【００６５】
ゲート電極５ｂ形成後、深溝２００を覆うように層間絶縁膜２２を堆積し、例えばＣＭＰ法を用いてＮ＋層４表面が露呈するように層間絶縁膜２２を平坦研磨する。これ以降は実施例１と同様なので説明を省略する。
【００６６】
次に、ＭＲＡＭのメモリセルの選択について図１７を参照して説明する。図１７は、メモリセルの選択を示す模式図である。ここでは、例えば、図中の左上から右方向に２番目で、左上から下方向に２番目に示す選択メモリセル８１Ａが選択される。
【００６７】
選択メモリセル８１Ａでは、上部水平方向の電極形成領域１０１にワード線ＷＬ１ａが設けられ、左部垂直方向の電極形成領域１０１にワード線ＷＬ２ａが設けられ、右部垂直方向の電極形成領域１０１にワード線ＷＬ２ｂが設けられる。
【００６８】
選択メモリセル８１Ａを選択する場合、ワード線ＷＬ１ａ及びワード線ＷＬ２ｂの電位をイネーブル状態に設定する。プレート線ＰＬとビット線ＢＬ２をアクティブ（選択）にする。この設定により、選択メモリセル８１ＡのメモリトランジスタＴＲ１とメモリトランジスタＴＲ２の間だけにチャネル形成領域ＣＨ１が形成される。
【００６９】
この結果、プレート線ＰＬとビット線ＢＬ２の間が選択メモリセル８１ＡのＴＭＲ素子ＴＭＲ１Ｂを介して電気的に接続され、選択メモリセル８１Ａの書き込み動作や読み出し動作などが可能となる。
【００７０】
上述したように、本実施例の半導体記憶装置では、正四角柱形状の素子形成領域１００にメモリトランジスタＴＲ１、メモリトランジスタＴＲ２、及びＴＭＲ素子ＴＭＲ１が設けられた２Ｔ１Ｊ型の３次元構造のメモリセル８１がマトリックス状に配置される。メモリトランジスタＴＲ１のゲート電極５ａが素子形成領域１００の側面のＡ面及びＢ面に形成される。メモリトランジスタＴＲ２はメモリトランジスタＴＲ１の上部に設けられ、ゲート電極５ｂが素子形成領域１００の側面のＢ面に形成される。ＴＭＲ素子ＴＭＲ１は素子形成領域１００上部に設けられる。Ｂ面のゲート電極５ａ及びゲート電極５ｂによりチャネル形成領域ＣＨ１が形成される。最小加工寸法をＦとするとメモリセル８１のセルサイズは４Ｆ２である。
【００７１】
このため、実施例１と同様な効果の他に、メモリセル８１の素子数を削減できる。また、製造工程を削減することができる。したがって、実施例１よりも制御線の本数を削減でき、制御回路を簡素化することができる。
【実施例３】
【００７２】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１８及び図１９は半導体記憶装置の製造工程を示す断面図である。本実施例では、３次元構造を有するＭＲＡＭのメモリセルをゲート電極形成後にゲート部を形成（ゲート後作り）している。
【００７３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７４】
図１８に示すように、シリコン基板１上に台形状のＮ＋層２ａを有するＮ＋層２を形成する。Ｎ＋層２ａ及びＮ＋層２上に層間絶縁膜２２を形成し、この層間絶縁膜２２上にメモリトランジスタＴＲ１のゲート電極３１を形成する。ゲート電極３１は、選択エピタキシャル法を用いて、例えば不純物が高濃度にドープされたＮ＋シリコン層を形成しているが、ＣＶＤ法を用いて不純物が高濃度にドープされたＮ＋多結晶シリコン層を形成してもよい。メモリトランジスタＴＲ２のゲート電極、メモリトランジスタＴＲ３のゲート電極についても同様な手法を用いて順次形成する（図示せず）。ゲート電極形成後、層間絶縁膜２２を形成し、例えばＣＭＰ法を用いて層間絶縁膜２２を平坦化する。
【００７５】
次に、図１９に示すように、図示しないマスク材を用いて、例えばＲＩＥ法によりＮ＋層２ａ表面が露呈するように素子形成領域１００部分の層間絶縁膜２２をエッチングし、深溝２０１を形成する。マスク材の除去及びＲＩＥ後処理後、深溝２０１にゲート絶縁膜、Ｐ層３、及びＮ＋層４を順次、積層形成する。これ以降は実施例１と同様なので説明を省略する。
【００７６】
上述したように、本実施例の半導体記憶装置では、電極形成領域１０１にゲート電極を埋設し、素子形成領域１００に深溝２０１を形成した後、素子形成領域１００にメモリセルトランジスタとＴＭＲ素子を形成している。このため、実施例１と同様な効果を有する。
【００７７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７８】
実施例では、３次元構造を有するＭＲＡＭのメモリセルに適用しているが、３次元構造のＰＲＡＭ（Phase Change Random Access Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）、或いはＲｅＲＡＭ（Resistive Random Access Memory）のメモリセルにも適用できる。
【００７９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  ｎ角柱（ただし、ｎは３以上）を有する素子形成領域と、ゲート電極が埋設され、前記素子形成領域の周囲に設けられる電極形成領域とからメモリセルが構成され、３Ｔ１Ｊ型３次元半導体記憶装置であって、前記素子形成領域の第１及び第２側面にゲート絶縁膜を介して第１のゲート電極が設けられる第１のメモリトランジスタと、前記第１のメモリトランジスタの上部に設けられ、前記素子形成領域の第２及び第３側面に前記ゲート絶縁膜を介して第２のゲート電極が設けられる第２のメモリトランジスタと、前記第２のメモリトランジスタの上部に設けられ、前記素子形成領域の第３側面に前記ゲート絶縁膜を介して第３のゲート電極が設けられる第３のメモリトランジスタと、前記第３のメモリトランジスタの上部に設けられ、一端が前記第３のメモリトランジスタのソース／ドレイン層の一方に接続され、他端がビット線に接続され、前記素子形成領域の上部に設けられるＴＭＲ素子とを具備し、オン時に前記第２側面の前記第１のゲート電極と前記第２側面の前記第２のゲート電極の間にチャネルが形成され、オン時に前記第３側面の前記第２のゲート電極と前記第３側面の前記第３のゲート電極の間にチャネルが形成され、最小加工寸法をＦとすると前記メモリセルのサイズは４Ｆ２である半導体記憶装置。
【００８０】
（付記２）  前記形成領域の第２主面に設けられる第１のゲート電極は先端部が第３側面に達していなく、前記形成領域の第３主面に設けられる第２のゲート電極は先端部が第４側面に達していない付記１に記載の半導体記憶装置。
【００８１】
（付記３）  ｎ角柱（ただし、ｎは３以上）を有する素子形成領域と、ゲート電極が埋設され、前記素子形成領域の周囲に設けられる電極形成領域とからメモリセルが構成され、２Ｔ１Ｊ型３次元半導体記憶装置であって、前記素子形成領域の第１及び第２側面にゲート絶縁膜を介して第１のゲート電極が設けられる第１のメモリトランジスタと、前記第１のメモリトランジスタの上部に設けられ、前記素子形成領域の第２側面に前記ゲート絶縁膜を介して第２のゲート電極が設けられる第２のメモリトランジスタと、前記第２のメモリトランジスタの上部に設けられ、一端が前記第２のメモリトランジスタのソース／ドレイン層の一方に接続され、他端がビット線に接続され、前記素子形成領域の上部に設けられるＴＭＲ素子とを具備し、オン時に前記第２側面の前記第１のゲート電極と前記第２側面の前記第２のゲート電極の間にチャネルが形成され、最小加工寸法をＦとすると前記メモリセルのサイズは４Ｆ２である半導体記憶装置。
【００８２】
（付記４）  前記形成領域の第２主面に設けられる第１のゲート電極は先端部が第３側面に達していない付記３に記載の半導体記憶装置。
【符号の説明】
【００８３】
１  シリコン基板
２、２ａ、４  Ｎ＋層
３  Ｐ層
５ａ、５ｂ、５ｃ、３１  ゲート電極
５ａａ、５ａａａ、５ｂｂ  ゲート電極突起部
６  下部電極
７、９  強磁性膜
８  絶縁膜
２１  ゲート絶縁膜
２２  層間絶縁膜
８０、８１  メモリセル
８０Ａ、８１Ａ  選択メモリセル
１００  素子形成領域
１０１  電極形成領域
２００、２０１  深溝
ＢＬ、ＢＬ１〜４  ビット線
ＣＨ１、ＣＨ２  チャネル形成領域
Ｆ  最小加工寸法
ＴＭＲ１、ＴＭＲ１Ａ、ＴＭＲ１Ｂ  ＴＭＲ素子
ＰＬ  プレート線
ＴＲ１〜ＴＲ３  メモリトランジスタ
ＷＬ１〜ＷＬ３、ＷＬ１ａ〜ＷＬ１ｄ、ＷＬ２ａ、ＷＬ２ｂ、ＷＬ２ｃ、
ＷＬ３ａ、ＷＬ３ｂ  ワード線
【図１】
2011114316.tif 000003
【図２】
2011114316.tif 000004
【図３】
2011114316.tif 000005
【図４】
2011114316.tif 000006
【図５】
2011114316.tif 000007
【図６】
2011114316.tif 000008
【図７】
2011114316.tif 000009
【図８】
2011114316.tif 000010
【図９】
2011114316.tif 000011
【図１０】
2011114316.tif 000012
【図１１】
2011114316.tif 000013
【図１２】
2011114316.tif 000014
【図１３】
2011114316.tif 000015
【図１４】
2011114316.tif 000016
【図１５】
2011114316.tif 000017
【図１６】
2011114316.tif 000018
【図１７】
2011114316.tif 000019
【図１８】
2011114316.tif 000020
【図１９】
2011114316.tif 000021