(57)【要約】【課題】電源電位変動に対する第１の遅延変動量を有するアナログ回路と、第１の遅延変動量より小さな第２の遅延変動量を有するデジタル回路とを備える半導体装置において、電源電位の変動に伴うアナログ回路とデジタル回路との間での遅延量のミスマッチを解消する。【解決手段】アナログ回路は第１の電源電位に接続されている場合に、デジタル回路として、第１の電源電位に接続された第１の回路部分において発生した遅延量である第１の遅延量を検出する検出回路と、第１の電源電位よりも電位変動量が小さい第２の電源電位に接続され、アナログ回路を制御する制御信号を生成する第２の回路部分と、を設ける。第１の遅延量に相関させて第２の回路部分における遅延量である第２の遅延量を制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電位の変動に対して第１の遅延変動量を有し、第１の電源電位に接続されるアナログ回路と、
電源電位の変動に対して前記第１の遅延変動量よりも小さい第２の遅延変動量を有し、前記アナログ回路を制御する制御信号を生成するデジタル回路と、を備え、
前記デジタル回路は、
前記第１の電源電位に接続し、第１の信号を入力し、前記第２の遅延変動量に関連した前記第１の信号を伝搬させることによって得られる第１の遅延量を有する第１の回路と、
前記第１の遅延量に対応した検出値を出力する検出回路と、
前記第１の電源電位よりも電位変動量が小さい第２の電源電位に接続し、第２の信号を入力し、前記第２の遅延変動量に関連した第２の遅延量を有する前記制御信号を生成する第２の回路と、を含み、
前記検出値が示す第１の遅延量に相関させて前記第２の遅延量を前記第２の遅延変動量から前記第１の遅延変動量に制御する、半導体装置。
【請求項２】
前記第１の電源電位は、前記半導体装置の外部から入力される電源電位であり、
さらに、前記第１の電源電位から前記第１の電源電位の変動によらず一定電位を生成し、前記第２の電源電位として出力する内部電源回路を備える、請求項１に記載の半導体装置。
【請求項３】
さらに、前記第１と第２の信号を生成する信号生成回路を、備え、
前記第１の信号の遷移時間は、前記第２の信号の遷移時間よりも早い、請求項１または２に記載の半導体装置。
【請求項４】
さらに、前記信号生成回路は、前記半導体装置が外部からアクセスされたことに対応して活性化に制御され、前記第１と第２の信号を生成する、請求項３に記載の半導体装置。
【請求項５】
前記デジタル回路は、前記第２の電源電位に接続し、前記第１の信号を入力し、前記第２の遅延変動量を有し、前記第１の信号から基準信号を生成し前記検出回路に出力する基準遅延回路を含み、
前記検出回路は、前記基準信号の遷移時間を基に、前記検出値を出力する、請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１の回路は、それぞれ前段の出力端子と後段の入力端子が接続した複数の遅延素子を含み、前記第１の信号が最初の前記遅延素子の入力端子に接続され、
前記検出回路は、前記複数の遅延素子の出力端子にそれぞれ接続された複数の検出部を含み、前記基準信号が前記複数の検出部に共通に接続され、前記複数の検出部がそれぞれ出力する複数の検出信号が、前記検出値を示す、請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項７】
前記複数の検出部は、それぞれ対応する検出部の出力端子に接続する確定保持回路を含む、請求項６記載の半導体装置。
【請求項８】
前記第２の回路は、それぞれ前段の出力端子と後段の入力端子が接続した複数の論理ゲートを含み、前記第２の信号が最初の前記論理ゲートの入力端子に接続され、前記制御信号が最終の前記論理ゲートの出力端子に接続され、
少なくとも一つの前記論理ゲートの第１の電源端子と前記第２の電源電位を有する電源線との間に設けられる第１の電流源の制御素子と、少なくとも一つの前記論理ゲートの第２の電源端子と前記第２の電源電位よりも低い第３の電源電位を有する電源線との間に設けられる第２の電流源の制御素子と、の少なくともいずれか一方と、を有し、
前記検出回路の検出値が、少なくとも前記第１と第２の電流源の制御素子のいずれか一方に接続される、請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記第２の回路は、それぞれ前段の出力端子と後段の入力端子が接続した複数の論理ゲートと、少なくとも一つの前記論理ゲートの出力端子に接続される負荷素子と、を含み、前記第２の信号が最初の前記論理ゲートの入力端子に接続され、前記制御信号が最終の前記論理ゲートの出力端子に接続され、
前記検出回路の検出値が、前記負荷素子に接続される、請求項１乃至７のいずれか一項に記載の半導体装置の制御方法。
【請求項１０】
アナログ回路とデジタル回路である第１と第２の回路とを有する半導体装置における前記デジタル回路が出力する制御信号によるアナログ回路の制御方法であって、
前記アナログ回路は、電源電位の変動に対して第１の遅延変動量を有し、
前記デジタル回路は、前記電源電位の変動に対して前記第１の遅延変動量よりも小さい第２の遅延変動量を有し、
第１の電源電位が供給され、前記第２の遅延変動量を有する前記第１の回路に第１の信号を伝搬させ、
前記第１の信号を伝搬させた際の遅延量である第１の遅延量を検出し、
前記第１の電源電位よりも電位変動量が小さい第２の電源電位が供給され、前記第２の遅延変動量を有し、前記アナログ回路を制御する前記制御信号を生成する前記第２の回路が有する遅延量である第２の遅延量を、前記検出した第１の遅延量に相関させて前記第２の遅延変動量から前記第１の遅延変動量に制御する、ことを有する半導体装置の制御方法。
【請求項１１】
前記第２の回路に第２の信号を伝搬させ、前記伝搬させた第２の信号を前記制御信号とする、請求項１０に記載の半導体装置の制御方法。
【請求項１２】
さらに、前記第２の電源電位が供給され、前記第２の遅延変動量を有し、前記デジタル回路であり、前記第１の遅延量を検出する基準遅延回路を有し、
前記基準遅延回路に前記第１の信号を伝搬させて基準信号を生成し、
前記基準信号を基に、前記第１の回路が伝搬した第１の信号が有する第１の遅延量を検出する、請求項１１に記載の半導体装置の制御方法。
【請求項１３】
前記第１の回路は、直列に接続した複数の遅延素子を有し、
前記検出は、前記基準信号の遷移時間を基に、前記複数の遅延素子にそれぞれ対応する複数の出力端の電位をそれぞれ比較する、請求項１２に記載の半導体装置の制御方法。
【請求項１４】
前記第１と第２の信号は互いに連動しており、前記第１の信号の遷移は、前記第２の信号の遷移よりも早い時間で遷移する、請求項１２または１３に記載の半導体装置の制御方法。
【請求項１５】
さらに、前記検出された第１の遅延量を保持する、請求項１２または１３に記載の半導体装置の制御方法。
【請求項１６】
前記第２の回路は、直列に接続された複数の論理ゲートと、
少なくとも一つの前記論理ゲートの第１の電源端子と前記第２の電源電位を有する電源線との間に設けられる第１の電流源の制御素子と、少なくとも一つの前記論理ゲートの第２の電源端子と前記第２の電源電位よりも低い第３の電源電位を有する電源線との間に設けられる第２の電流源の制御素子と、の少なくともいずれか一方と、を有し、
少なくとも前記第１と第２の電流源の制御素子のいずれか一方を、前記検出した第１の遅延量に相関させて制御する、請求項１１に記載の半導体装置の制御方法。
【請求項１７】
前記第２の回路は、直列に接続された複数の論理ゲートを有し、
少なくとも一つの前記論理ゲートに接続される負荷を、前記検出した第１の遅延量に相関させて制御する、請求項１１に記載の半導体装置の制御方法。
【請求項１８】
前記半導体装置の制御方法は、前記半導体装置が外部からアクセスされる前は非活性に制御し、前記アクセスに対応して活性に制御する、請求項１０乃至１７のいずれか一項に記載の半導体装置の制御方法。
【請求項１９】
システムバスと、前記システムバスに接続するプロセッサと、前記システムバスに接続された請求項１乃至９のいずれか一項に記載の半導体装置と、を有するシステム。
【請求項２０】
前記半導体装置に前記第１の電源電位を供給する第１の電源線を有する、請求項１９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ回路とデジタル回路を有する半導体装置とその制御方法、この半導体装置を用いたシステムとに関する。
【背景技術】
【０００２】
半導体装置には各種の回路が含まれており、そのような回路は、大別すると、例えば、デジタル回路とアナログ回路となどに分類される。デジタル回路は、二値論理などでの論理値として表すことが可能な信号である論理信号を扱う回路であって、そのような論理信号に対して各種の論理演算を施したり、論理信号の入出力を扱ったりする回路である。デジタル回路は、論理回路あるいはロジック回路としても知られている。論理信号に対して時間的な遅延を与える遅延回路もデジタル回路として構成することができる、これに対しアナログ回路は、デジタル回路以外の回路を総称するものであって、論理値では表すことができない信号や物理量として連続的に変化し得る信号を扱う回路のことである。アナログ回路の代表的なものとしては、センスアンプなどの増幅回路が含まれる。
【０００３】
半導体装置においてはデジタル回路の部分とアナログ回路の部分とが混在することが多い。例えば、半導体装置がダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）である場合、そのようなＤＲＡＭのメモリーアレイ部では、メモリーアレイの動作タイミング、例えば、センスアンプの起動タイミングを制御する制御回路は論理回路であってデジタル回路として構成され、センスアンプ自体はアナログ回路である。
【０００４】
ところで、半導体装置内の各回路の動作スピードは、その回路に供給される電源電圧に依存する。一般には、電源電圧が高いほどその回路の動作スピードは速くなり、電源電圧が低いほど動作スピードは遅くなる。その場合、論理回路では、動作スピードの電源電位依存性が比較的小さいもののの、アナログ回路では、動作スピードの電源電位依存性が大きくなることがある。１つの半導体装置内に複数の論理回路ブロックが設けられる場合、これらの論理回路ブロックの動作スピードの電源電位依存性は同じような傾向を示すこととなり、電源電圧が変化したとしてもそれら複数の論理回路ブロック間での動作スピードは相対的には大きく変化することはない。これに対し、半導体装置内に論理回路ブロックとアナログ回路ブロックとが設けられる場合には、電源電圧の変化に伴って両方の回路ブロック間の相対的な動作スピードが大きく変化し、デジタル回路ブロックからアナログ回路ブロックを制御している場合などに、半導体装置の正常な動作が保証されなくなるおそれがある。
【０００５】
上述したＤＲＡＭのメモリーアレイ部の例で考えると、メモリーアレイの起動タイミングを制御する制御回路の動作スピードの電源電位依存性は小さいのに対し、センスアンプの増幅動作のスピードは電源電圧に大きく依存する。このようなメモリーアレイ部の正常な動作を保証するためには、制御回路とセンスアンプとの間での動作スピートのミスマッチを解消する必要がある。センスアンプの動作スピードでの電源電位依存性を小さくすることは難しいので、ミスマッチの解消には、制御回路からセンスアンプに与えられる信号のタイミングにおいて、センスアンプでの電源電位依存性に対応した電源電位依存性がもたらされるようにする必要がある。
【０００６】
外部要因によりアナログ回路における動作スピードの変化を補償するための技術として、特許文献１には、入力クロック信号の周波数変化に合わせて、遅延クロック信号の遅延時間を変化させることができる半導体集積回路が開示されている。特許文献１では、論理信号であるクロック信号を遅延させるためにＣＭＯＳインバータを複数段直列に接続した遅延回路を使用しており、遅延回路において各段のＣＭＯＳインバータを構成する各トランジスタのソース側に設けられている電流源を、入力クロック信号の周波数に関連した周波数検知信号で制御している。しかしながら特許文献１に記載のものは、入力クロック信号の周波数変化に合わせて遅延時間が変化する回路であって、動作スピードの電源電位依存性がデジタル回路とアナログ回路との間で異なることにより両者間に生ずる動作スピードのミスマッチを解消するものではないし、このようなミスマッチによる問題点を示唆するものでもない。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−３４４９７２
【発明の概要】
【発明が解決しようとする課題】
【０００８】
アナログ回路部分とデジタル回路部分とを有する半導体装置においては、外部からその半導体装置に供給される電源電圧の変動により、アナログ回路部分での動作スピートとデジタル回路部分での動作スピードのミスマッチが生じ、例えば、デジタル回路部分からの出力によってアナログ回路部分の動作タイミングの制御を行っているような場合には、正常な動作が妨げられるおそれがある。
【課題を解決するための手段】
【０００９】
本発明に基づく半導体装置は、アナログ回路とデジタル回路とを備えるものである。アナログ回路は、そのアナログ回路に供給される電源電位の変動に対して第１の遅延変動量を有し、第１の電源電位に接続されている。これに対してデジタル回路は、そのデジタル回路に供給される電源電位の変動に対し、第１の遅延変動量よりも小さな第２の遅延変動量を有する。そしてデジタル回路は、第１の電源電位に接続された第１の回路において発生した遅延量である第１の遅延量を検出する検出回路と、第１の電源電位よりも電位変動量が小さい第２の電源電位に接続され、アナログ回路を制御する制御信号を生成する第２の回路と、を含んでいる。この構成において第１の回路における第１の遅延量は、第１の電源電位の変動に応じたものであるので、第１の電源電位の変動によるアナログ回路が有する遅延量の変動に相関したものなっている。ここで、第１の遅延変動量を有するアナログ回路と第２の遅延変動量を有するデジタル回路とは、共に第１の電源電位に接続されるも第１の電源電位の変動によるそれらの遅延量の変移が異なることに注意が必要である。よって、前述の「相関」は、第２の遅延変動量に関連する第１の遅延量を検知することによって、「第２の遅延変動量に関連する第２の回路」で生成されるアナログ回路を制御する制御信号を、第１の遅延変動量に関連する（マッチングする）制御信号として生成することを示す。そこで本発明に基づく半導体装置では、第１の遅延量に相関させて第２の遅延量を制御することにより、例えば、デジタル回路側での第２の遅延変動量による遅延がアナログ回路側での第１の遅延変動量による遅延とマッチングするようにする。
【００１０】
この構成においては、第１の遅延変動量と第２の遅延変動量との関係が既知（デバイス設計時に、デバイスパラメータ、シミュレーション等で相関値が理解された）であり、かつ第２の遅延変動量がゼロでなければ、第１の回路をデジタル回路によって構成しても、第１の回路において発生した第１の遅延量から、第１の電源電位の変動によりアナログ回路に生じるであろう遅延量に対応して第２の回路の遅延制御を行うための制御量を求めることが可能となる。デジタル回路といえども動作スピードには電源電位依存性があり、また、半導体装置の設計の段階において第１の遅延変動量と第２の遅延変動量との相関は既知であるので、本発明によれば、第１の電源電位の変動量に対応したアナログ回路の特性にマッチングした制御信号の生成と、制御信号によるアナログ回路の制御を行うことができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の一形態の半導体装置の基本原理を示すブロック図である。
【図２】デジタル回路とアナログ回路の動作スピードの電源電位依存性の一例を示すグラフである。
【図３】実施例１の半導体装置を示す回路図である。
【図４】第１の遅延回路と検出回路の構成例を示す回路図である。
【図５】実施例１の半導体装置の動作を示す図である。
【図６】第２の検出回路の構成の別の例を示す回路図である。
【図７】実施例２の半導体装置を示す回路図である。
【図８】実施例２の半導体装置の動作を示す図である。
【図９】実施の一形態の半導体装置の一例である半導体記憶装置の全体構成を示すブロック図である。
【図１０】メモリマット部分の構成を示す回路図である。
【図１１】図９に示す半導体装置の動作タイミングを示す波形図である。
【図１２】実施の一形態の半導体装置を組み込んで構成されたシステムの一例を示すブロック図である。
【発明を実施するための形態】
【００１２】
本発明の課題を解決する技術思想の代表的な一例は以下に示される。ただし、本発明の技術範囲に含まれるものはこれらの技術思想に限られるものではなく、添付の特許請求の範囲に記載の内容であることは言うまでもない。
【００１３】
電源電位の変動に対して第１の遅延変動量を有し、第１の電源電位に接続されるアナログ回路と、電源電位の変動に対して第１の遅延変動量よりも小さい第２の遅延変動量を有し、アナログ回路を制御する制御信号を生成するデジタル回路と、を備え、デジタル回路は、第１の電源電位に接続し、第１の信号を入力し、第２の遅延変動量に関連した第１の信号を伝搬させることによって得られる第１の遅延量を有する第１の回路と、第１の遅延量に対応した検出値を出力する検出回路と、第１の電源電位よりも電位変動量が小さい第２の電源電位に接続し、第２の信号を入力し、第２の遅延変動量に関連した第２の遅延量を有する制御信号を生成する第２の回路と、を含み、検出値が示す第１の遅延量に相関させて第２の遅延量を第２の遅延変動量から第１の遅延変動量に制御する。
【００１４】
このような技術思想において、第１の回路も例えばデジタル回路によって構成される。第１の回路をデジタル回路によって構成する場合には、例えば、複数個の遅延素子を直列に接続した遅延段として第１の回路を構成し、所定の遅延時間内にその遅延段内で信号がどれだけ伝搬（propagation）したかを検出することにより、第１の電源電位の電位変動量に相当する値を求めることができる。
【００１５】
上述した技術思想を具体化した半導体装置の原理的な構成の一例が図１に示されている。図１に示される半導体装置は、電源電位が変動する第１の電源ＶＤＤと、第１の電源ＶＤＤよりも電位の変動量が小さい第２の電源ＶＤＬとによって動作する。第１の電源ＶＤＤは、例えば、この半導体装置に対して外部から供給される外部電源電位である。これに対し第２の電源ＶＤＬは、例えば、半導体装置内において、第１の電源ＶＤＤが供給されるレギュレータ回路あるいは降圧回路によって生成されるものである。レギュレータ回路あるいは降圧回路は、第１の電源ＶＤＤの電位変動によらず、所定の一定な電位を第２の電源ＶＤＬとして供給する。但し、レギュレータ回路あるいは降圧回路といえども第１の電源ＶＤＤの電位依存特性や温度依存特性を完全にゼロに排除することは難しい場合が多く、その場合、前記所定の一定電位は変動する。だが、本願の技術思想では、第１の電源ＶＤＤよりも電位の変動量が小さい第２の電源ＶＤＬであれば、課題を解決でき効果を発する。もちろん、第２の電源ＶＤＬも外部から半導体装置に供給されるようにしてもよい。
【００１６】
この半導体装置は、デジタル回路２０とアナログ回路２５とを有している。アナログ回路２５は第１の電源ＶＤＤに接続して第１の電源ＶＤＤによって動作する。アナログ回路２５を制御するための制御信号ＲＳＡ２がデジタル回路２０からアナログ回路２５に供給されている。
【００１７】
デジタル回路２０内には、第１の電源ＶＤＤに接続された第１の遅延回路２１と、第２の電源ＶＤＬに接続されて動作し、その入力端子から出力端子までの信号伝搬時間が既知である基準遅延回路２２と、基準遅延回路２２の出力と第１の遅延回路２１の出力とを比較することによって第１の遅延回路２１における遅延量を検出する検出回路２３と、第２の電源ＶＤＬに接続されて動作する第２の遅延回路２４と、が設けられている。第１の遅延回路２１は第１の回路部分に相当するものであり、第２の遅延回路は第２の回路部分に相当するものである。第１の遅延回路２１と基準遅延回路２２のそれぞれの入力端子には、同じ第１の信号Ｒ１が供給される。また、第２の遅延回路２４の入力端子には、第２の信号ＲＳＡ１が供給され、その出力端子に現れる信号が制御信号ＲＳＡ２としてアナログ回路２５に供給される。第２の遅延回路２４での遅延量は、検出回路２２での検出値に基づき、第１の電源ＶＤＤによって動作するアナログ回路２５での遅延量すなわち第１の遅延変動量と相関する値である。
【００１８】
この構成において第１の遅延回路２１は、例えば、複数個の遅延素子を直列に接続した遅延段として構成することができる。各遅延素子は、例えば、前段のインバータの出力端子が後段のインバータの入力端子に接続するように複数のインバータを直列に接続したもので構成することができる。もちろん、１個のインバータのみで各遅延素子を構成してもよい。初段の遅延素子の入力端子には、第１の信号Ｒ１が供給される。
【００１９】
検出回路２３としては、基準遅延回路２２からの出力を入力とし、かつ、第１の遅延回路２１内の複数段の遅延素子のそれぞれの出力を入力として、基準遅延回路２２により一定時間遅延させられた第１の信号Ｒ１を基準信号として、第１の遅延回路２１からの複数の入力において現れる信号との遅延差（時間差）をそれぞれ検出する複数の検出部を含むものを用いることができる。そのような検出回路２３としては、例えば、検出部として、基準信号に応じて動作し第１の遅延回路２１内の対応する遅延素子の出力波形におけるエッジを検出するエッジ検出回路を有するものを使用することができる。エッジ検出回路の一例として、ＲＳフリップフロップを構成する場合と同様に２つのＮＡＮＤゲートあるいは２つのＮＯＲゲートをタスキ掛けに接続し、一方のＮＡＮＤゲートあるいはＮＯＲゲートに基準信号を入力し、他方のＮＡＮＤゲートあるいはＮＯＲゲートに第１の遅延回路からの出力を入力するものを用いることができる。よって、検出回路２３は、第１の遅延量を検知するセンシング回路と理解することもできる。
【００２０】
第２の遅延回路２４としては、例えば、前段のインバータの出力端子が後段のインバータの入力端子に接続するように複数のインバータを直列に接続し、各段ごとの信号の伝搬時間を制御できるようにしたものを使用することができる。各段ごとの伝搬時間を制御できるようにする構成として、例えば、各段のインバータごとに、そのインバータの電源端子と第２の電源電位の電源線との間に複数のトランジスタを並列に接続し、検出回路２３における検出値に応じた数のトランジスタをオン制御するものが挙げられる。あるいは、第２の遅延回路２４として、前段のインバータの出力端子が後段のインバータの入力端子に接続するように複数のインバータを直列に接続し、隣接するインバータの相互接続点に対して接続される負荷を検出回路２３における検出値に応じて変化させる構成のものも使用できる。第２の遅延回路２４の初段のインバータの入力端子に対して、上述した第１の信号Ｒ１よりも遅れた第２の信号ＲＳＡ１が供給されることにより、アナログ回路２５での第１の遅延変動量に相関した遅延量で、第２の遅延回路において第２の信号ＲＳＡ１が遅延し、制御信号ＲＳＡ２として出力されることになる。
【００２１】
第１の信号Ｒ１と第２の信号ＲＳＡ１は、不図示の信号生成回路で生成される。信号生成回路は、半導体装置が外部からアクセスされる度に活性化される。アクセスされない場合である所謂スタンバイ状態においては非活性であり、デジタル回路とアナログ回路は非活性である。よって、第１の遅延回路が出力する信号の検出動作も停止している。アクセスに応じて、第１の信号Ｒ１と第２の信号ＲＳＡ１は、時系列に出力される。第１の信号Ｒ１の遷移時間（活性化時間）は、第２の信号ＲＳＡ１の遷移時間（活性化時間）よりも早い。
【００２２】
アナログ回路は、デジタル回路２０で生成される制御信号ＲＳＡ２の他に、デジタル回路２０で生成される不図示の制御信号（制御信号Ｘ）によっても制御される。例えば、半導体装置がメモリ機能を備える場合、制御信号は周知のメモリセルに接続され、メモリセルをアクセスするワード線を活性化するトリガ信号であり、制御信号ＲＳＡ２はメモリセルが接続されるビット線に接続されるセンスアンプを活性化するトリガ信号である。
【００２３】
図２は、デジタル回路とアナログ回路の動作スピードの電源電位依存性の一例を示しており、図１に示した原理的な回路における動作原理を示している。
【００２４】
上述したように、半導体装置内の回路は、一般に、動作電圧が高くなると動作スピードが速くなり、遅延時間が小さくなる特性を有している。そしてこの電源電位依存性は、アナログ回路の方が大きく、デジタル回路の方が小さい。図２の曲線Ａ，Ｂは、それぞれ、半導体装置内のアナログ回路及びデジタル（論理）回路の一般的な動作電圧−遅延時間特性を示している。曲線Ａは、第１の遅延変動量を表すグラフであり、曲線Ｂは、第２の遅延変動量を表すグラフということになる。ここで外部から半導体装置に与えられる電源電圧（第１の電源電位ＶＤＤ）が、Ｖ１とＶ２の間で変動（ただし、Ｖ１＜Ｖ２とする）するものとする。グラフに示されるように、動作電圧が比較的大きな領域（電圧Ｖ２）では、アナログ回路の遅延時間ΔＴ２Ａとデジタル回路の遅延時間ΔＴ２Ｄとの差は小さく、これらのミスマッチによる障害なども起こらない。これに対し、動作電圧が小さい領域（Ｖ１）では、アナログ回路の遅延時間ΔＴ１Ａはデジタル回路の遅延時間ΔＴ１Ｄに比べて著しく大きくなる。電圧Ｖ１とＶ２との間での遅延時間の変化は、アナログ回路に対しては図における第１の差分となり、デジタル回路に対しては第２の差分となる。
【００２５】
そこでここに示す例では、大きな電圧変動を有する第１の電源電圧ＶＤＤで動作する第１の遅延回路２１と、第１の電源電圧ＶＤＤでの電圧変動に比べて無視できる程度の小さな電圧変動を有する第２の電源電圧ＶＤＬで動作する基準遅延回路２２及び検出回路２３によって、デジタル回路である第１の遅延回路２１における遅延段数を求め、この遅延段数は第１の電源電圧ＶＤＤに相関するので、第２の遅延回路２４における遅延時間の増加分がデジタル回路とアナログ回路との遅延時間の差になるように制御することによって、見掛け上、デジタル回路の遅延変動量がアナログ回路の遅延変動量にマッチングするようにする。このような第２の遅延回路２４における遅延時間の制御は、第１の遅延変動量と第２の遅延変動量との相関に基づいて、半導体装置の設計の段階で第２の遅延回路２４を適切に構成することによって、すなわち検出回路２３での検出結果に応じて所望の遅延特性が得られるように回路を作り込むことによって、実現することができる。
【００２６】
基準遅延回路２２は第２の電源ＶＤＬに接続しているので、基準遅延回路２２における遅延量（例えば１ｎｓ）は、第１の電源ＶＤＤの変動とは無関係に一定である。そこで、遅延素子を直列接続して遅延段として構成された第１の遅延回路２１を使用し、各段の遅延素子での遅延量を基準遅延回路２２の出力（基準信号）に基づいてエッジ検出の手法で検出することにより、第１の遅延回路２１による遅延量を、例えばＨｉｇｈ（ハイ）である出力線の本数として検出することができる。遅延量を特定の論理値を有する出力線の本数として表現することにより、第２の遅延回路２４において遅延量を制御するための構成を簡素化することができる。
【００２７】
上記の説明では、アナログ回路２５を制御する信号ＲＳＡ２を生成する時間の直前であるタイミングで、第１の信号Ｒ１を第１の遅延回路２１及び基準遅延回路２２に印加するものとした。上述した回路構成では、このようにアナログ回路２５に印加される制御信号を実際に生成するタイミングの直前での検出結果に基づいて第２の遅延回路２４での遅延量を制御するので、第１の電源ＶＤＤにおいて急激な電位変動がみられる場合においても、アナログ回路２５に入力される制御信号における遅延量をアナログ回路２５自体の遅延量に確実にマッチングさせることができる。また、第１の電源電圧ＶＤＤによって動作する第１の遅延回路２１と第２の電源電圧ＶＤＬによって動作する基準遅延回路２２との間での実際の遅延差に基づいてアナログ回路２５での遅延をシミュレートしているので、アナログ回路２５での遅延量を正確に評価できる。さらに、第１の遅延回路２１、基準遅延回路２２、検出回路２３及び第２の遅延回路２４をすべてデジタル回路として構成しているので、アナログ回路を用いてこれらの回路を構成する場合に比べて回路規模を小さくすることが可能であり、また、設計も容易になる。
【００２８】
次に、本発明の実施の一形態の半導体装置について、実施例に基づいて説明する。図３は実施例１における半導体装置を示している。
【００２９】
図３に示す半導体装置は、図１に示した原理的な構造を有するものである。図３では、図１に示す構成でのデジタル回路２０に対応する部分が示されている。実施例１ではデジタル回路２０は、図１に示したものと同様に第１の遅延回路２１、基準遅延回路２２、検出回路２３及び第２の遅延回路２４を備えるとともに、さらに、レベルシフト回路２６を備えている。図では、第１の信号をＲ１Ｚで示し、第２の信号をＲＳＡ１Ｚで示し、アナログ回路を制御するために第２の遅延回路２４から出力する制御信号をＲＳＡ２で示しているが、これらはそれぞれ、図１での信号Ｒ１，ＲＳＡ１及びＲＳＡ２に対応するものである。
【００３０】
レベルシフト回路２６は、第１の信号Ｒ１Ｚの論理レベルを第１の電源電圧ＶＤＤに適合するためのものであり、第１の信号Ｒ１Ｚの入力端子と第１の遅延回路２１との間に設けられている。レベル変換をしなくても第１の信号Ｒ１Ｚを第１の遅延回路２１に入力できる場合には、レベルシフト回路２６を設ける必要はない。
【００３１】
第１の遅延回路２１は、第１の電源電圧ＶＤＤによって動作するものであり、前段のインバータの出力端子が後段のインバータの入力端子に接続するように、２（ｎ＋１）個のＣＭＯＳインバータを直列に接続して遅延段として構成されたものである。ここでは、直列接続された２個のインバータによって１個の遅延素子が構成されており、遅延素子で数えれば、（ｎ＋１）個の遅延素子で遅延段が構成されていることになる。もちろん、遅延素子１個当たりに含まれるインバータの数は２に限られるものではなく、例えば、１つのインバータによって１つの遅延素子が構成されるようにしてもよいし、直列接続された３個以上のインバータによって１つの遅延素子が構成されるようにしてもよい。インバータに限られず周知の論理ゲートを使用しても良い。
【００３２】
第１の遅延回路２１におけるインバータの直列接続において、遅延素子ごとに、すなわちインバータの２個ごとに、その遅延素子からの出力が検出回路３に供給されている。したがって、第１の遅延回路２１からは、（ｎ＋１）本の出力が並列に検出回路２３に与えられることになる。基準遅延回路２２は、第１の信号Ｒ１Ｚを入力として、この信号Ｒ１Ｚを例えば１ｎｓ（ナノ秒）だけ遅延させ、基準信号として検出回路２３に出力する。検出回路２３は、基準信号に応じて動作するものであって、第１の遅延回路２１からの入力ごとに設けられた検出部を備えている。各検出部は、第１の遅延回路２１からの入力波形でのエッジを検出するエッジ検出回路として構成されている。
【００３３】
このような第１の遅延回路２１と検出回路２３の回路の詳細は図４に示されている。図４に示すように、検出回路２３の各検出部は、ＲＳフリップフロップを構成する場合と同様に２個のＮＡＮＤゲートをタスキ掛けに接続し、そのうちの第１のＮＡＮＤゲート（ＮＡＮＤ１）に基準信号を入力し、第２のＮＡＮＤゲート（ＮＡＮＤ２）に第１の遅延回路２１からの出力が入力する。各検出部ごとに、第１のＮＡＮＤゲートの出力が正論理でのその検出部の出力となるとともに、第１のＮＡＮＤゲートの出力にはインバータも接続していて、そのインバータの出力が、その検出部の負論理での出力となる。第１の遅延回路２１からのｉ番目の入力線に対応する検出部からは、検出信号として、相互に相補論理の関係にあるＡｉＺ及びＡｉＸが出力されることになる。その結果、検出回路２３から第２の遅延回路２４に対し、Ａ０Ｚ〜ＡｎＺ及びＡ０Ｘ〜ＡｎＸで表される２（ｎ＋１）本の信号が出力されることになる。
【００３４】
第２の遅延回路２４は、図３に示すように、前段のインバータの出力端子が後段のインバータの入力端子に接続するように偶数個のＣＭＯＳインバータを直接に接続したものである。そして、奇数番目のインバータにおいて、そのインバータを構成するＮチャネルＭＯＳトランジスタと接地電位との間に、電流源の制御素子として機能する（ｎ＋１）個のＮチャネルＭＯＳトランジスタを並列に接続し、これらの（ｎ＋１）個のＮチャネルＭＯＳトランジスタのゲートには、それぞれ、検出回路２３からの出力Ａ０Ｚ〜ＡｎＺが供給されるようにしている。同様に偶数番目のインバータにおいては、そのインバータを構成するＰチャネルＭＯＳトランジスタと電源線（ここでは第２の電源ＶＤＤ）との間に、電流源の制御素子として機能する（ｎ＋１）個のＰチャネルＭＯＳトランジスタを並列に接続し、これらの（ｎ＋１）個のＰチャネルＭＯＳトランジスタのゲートには、それぞれ、検出回路２３からの出力Ａ０Ｘ〜ＡｎＸが供給されるようにしている。この構成は、第２の信号ＲＳＡ１Ｚのライズエッジのみを遅延させるための構成である。ここで第２の信号ＲＳＡ１Ｚのフォールエッジ（立下がり）エッジを遅延させたい場合には、インバータに対して電流源の制御素子が設けられる位置を、図４に示すものと逆にすればよい。また、ライズエッジもフォールエッジも遅延させたい場合には、各インバータのＰチャネル側とＮチャネル側の両方に、電流源の制御素子を設ければよい。ライズエッジ及びフォールエッジのどちらを遅延させるかに応じて電流源の制御素子の配置を変更することは、当業者において容易に理解できることである。インバータに限られず周知の論理ゲートを使用しても良い。これら複数のインバータのそれぞれは、実際には様々な信号と論理合成を行う場合が多い。信号ＲＳＡ１Ｚが最初に入力されるインバータは、最初の論理ゲートであり、信号ＲＳＡ２Ｚを出力するインバータは、最終の論理ゲートである。
【００３５】
次に、この半導体装置の動作について説明する。
【００３６】
基準遅延回路２２を設けていることにより、図４において、第１の信号Ｒ１ＡＺは、基準信号として、第１の遅延回路２１に比べて検出回路２３に１ｎｓ遅れて入力することになる。基準遅延回路２２は、第１の電源ＶＤＤに比べて電圧変動が小さい第２の電源ＶＤＬによって駆動されているので、１ｎｓの時間差は、第１の電源ＶＤＤの電位変動があっても変化しない。ここで第１の信号Ｒ１ＡＺのライズエッジに注目すると、スタンバイ時には、基準信号がＬｏｗ（ロー）であるので、検出回路２３のすべての出力Ａｉすなわち出力Ａ０Ｚ〜ＡｎＺはＨｉｇｈ（ハイ）である。第１の信号Ｒ１Ｚのライズから１ｎｓ後の時点における、検出回路２３内の各検出部の第２のＮＡＮＤゲート（ＮＡＮＤ２）の出力の変化を考えてみる。以下では、第１の遅延回路２１の入力端子において信号Ｒ１ＺがＬｏｗからＨｉｇｈに遷移した時点を時刻の基準として説明する。信号Ｒ１Ｚのライズエッジは、第１の遅延回路２１内のインバータ列すなわち直列接続された遅延素子を伝搬していくが、図示００と記載された遅延素子（最初の遅延素子）の出力において信号がライズすると、その“００”の遅延素子に対応する検出部の第２のＮＡＮＤゲートの出力がＬｏｗとなる。したがって、Ａ０ＺはＨｉｇｈを維持する。基準信号がライズする前の１ｎｓの間にすでに信号Ｒ１Ｚがライズしている遅延素子では、その遅延素子に対応する出力ＡｉＺは、１ｎｓが経過して基準信号がＨｉｇｈに遷移してもＨｉｇｈを維持する。これに対し、１ｎｓが経過した時点で信号Ｒ１Ｚがライズしていない遅延素子を考えると、その遅延素子に対応する第２のＮＡＮＤゲートの出力がＨｉｇｈとなり、基準信号もＨｉｇｈであるので、第１のＮＡＮＤゲートの入力が両方ともＨｉｇｈであることとなり、出力ＡｉＺはＬｏｗに遷移することになる。ここで、第１の電源電位ＶＤＤが高い場合には、第１の遅延回路２１を構成する各インバータごとの遅延時間が短くなってインバータ列内を信号Ｒ１Ｚが早く伝搬することとなるので、１ｎｓが経過した時点で、対応する出力がＨｉｇｈとなっている遅延素子の数は多くなる。“００”の遅延素子から“ｎ”の遅延素子の向きに、より多くの数の出力ＡｉＺがＨｉｇｈとなっている。これに対し、第１の電源電位ＶＤＤが低い場合には、各インバータの遅延時間が長くなって第１の信号Ｒ１Ｚが遅く伝搬するので、Ｈｉｇｈとなっている出力ＡｉＺの数は減少する。これらの遷移を真理値表としたものが表１である。
【００３７】
【表１】
2011114773.tif 000003
【００３８】
ＡｉＸはＡｉＺの論理を反転したものであって、以上のようにして定まった信号Ａ０Ｚ〜ＡｎＺ、Ａ０Ｘ〜ＡｎＸが第２の遅延回路２４に与えられる。第２の遅延回路２４を構成する各段のＣＭＯＳインバータには、それぞれ、（ｎ＋１）個のトランジスタが電流源の制御素子として設けられているが、（ｎ＋１）個のトランジスタのうち、検出回路２３のＨｉｇｈである出力ＡｉＺと同じ数のトランジスタがオン状態となり、残りのトランジスタはオフ状態となる。電流源の制御素子としてオン状態であるトランジスタの数が多いほど、ＣＭＯＳインバータの遅延時間が小さくなるから、第２の遅延回路２４内での第２の信号ＲＳＡ１Ｚの伝搬遅延時間が短くなる。逆に、検出回路２３からの出力ＡｉＺにおいてＨｉｇｈであるものの数が少ないほど、第２の遅延回路２４での信号ＲＳＡ１Ｚの伝搬遅延時間は長くなる。そこで、アナログ回路における第１の遅延変動量とデジタル回路における第２の遅延変動量との相関に基づき、基準遅延時間２３における伝搬遅延時間や、第２の遅延回路２４における電流源の制御素子の特性を設定することにより、第１の電源電位ＶＤＤの変動に伴うアナログ回路での遅延量に、第２の遅延回路２４での遅延量をマッチングさせることが可能になる。よって、複数の検出部（一つの検出部は、ＮＡＮＤ１とＮＡＮＤ２で示される）がそれぞれ出力する複数の検出信号（Ａ０Ｚ，Ａ０Ｘ〜ＡｎＺ，ＡｎＸ）が、検出値を示す。複数の検出信号で示す検出値を、様々な形式に対応する一つ又は複数の検出信号で示しても良い。
【００３９】
図５は、上述した検出回路２３での検出結果と第２の遅延回路２４での遅延量との対応を示す波形図である。
【００４０】
上記の説明では、第１の信号Ｒ１Ｚのライズエッジに基づいて第１の遅延回路２１での遅延量を求めているが、第１の信号のＲ１Ｚのフォールエッジに基づいて遅延量を求めるようにしてもよい。その場合には、当業者には自明であるように、検出回路２３でのＮＡＮＤゲートをＮＯＲゲートに置き換えればよい。さらに、第２の遅延回路２４の各インバータに接続される制御素子の数は検出回路２３内の検出部の数と等しくしているが、第２の遅延回路２４の回路規模が大きくなりすぎる場合には、制御素子の数を減らすことができる。上記の例では（ｎ＋１）個の検出部が設けられていることに対応して、第２の遅延回路２４の各インバータごとに（ｎ＋１）個の制御素子を設けているが、例えば、インバータごとの制御素子の数がほぼｎ／５となるようにし、１番目、６番目…といったように、検出部の５個ごとの出力によってそれぞれの制御素子を制御するようにしてもよい。
【００４１】
また、検出回路２３からの出力Ａ０Ｚ〜ＡｎＺ、Ａ０Ｘ〜ＡｎＸに応じて第２の遅延回路２４での遅延量を変化させる構成は、上述したインバータの電流源の制御素子を設ける構成に限定されるものではない。例えば、図６に示すように、検出回路２３から出力Ａ０Ｚ〜ＡｎＺ、Ａ０Ｘ〜ＡｎＸに応じて第２の遅延回路２４内の各段のインバータの負荷をを負荷素子（キャパシタ素子による負荷素子）によって変化させる構成とすることもできる。充電又は放電の時定数を変化させる。抵抗素子による負荷素子でってもよいし、それらの複合であってもよい。
【００４２】
図６に示す第２の遅延回路２４では、前段のインバータの出力端子が後段のインバータの入力端子に接続するようにして複数個のＣＭＯＳインバータを直列に接続している。そして隣接するインバータの相互接続点に対し、トランジスタごとにそのトランジスタのドレインとソースとが相互接続された（ｎ＋１）個のＰチャネルＭＯＳトランジスタのゲートと、トランジスタごとにそのトランジスタのドレインとソースとが相互接続された（ｎ＋１）個のＮチャネルＭＯＳトランジスタのゲートとが接続している。そして、（ｎ＋１）個のＮチャネルＭＯＳトランジスタのドレインに対して、それぞれ、信号Ａ０Ｚ〜ＡｎＺが供給され、（ｎ＋１）個のＰチャネルＭＯＳトランジスタのドレインに対して、それぞれ、信号Ａ０Ｘ〜ＡｎＸが供給されている。
【００４３】
この構成では、検出回路２３からの出力ＡｉＺがドレイン及びソースに供給されているＮチャネルＭＯＳトランジスタは、ＡｉＺがＬｏｗであれば、そのトランジスタのゲート容量とチャネル抵抗がＣＭＯＳインバータの出力負荷となり、ＡｉＺがＨｉｇｈであれば、出力負荷とはならない。同様に、検出回路２３からの出力ＡｉＸがドレイン及びソースに供給されているＰチャネルＭＯＳトランジスタは、ＡｉＸがＨｉｇｈであれば、そのトランジスタのゲート容量とチャネル抵抗がＣＭＯＳインバータの出力負荷となり、ＡｉＸがＬｏｗであれば、出力負荷とはならない。出力負荷が大きいほどインバータでの遅延は増大するので、検出回路２３からの出力ＡｉＺにおいてＨｉｇｈであるものの数が多いほど、第２の遅延回路２４における信号ＲＳＡ１Ｚの伝搬遅延時間は短くなり、ＡｉＺにおいてＨｉｇｈであるものの数が少ないほど、信号ＲＳＡ１Ｚの伝搬遅延時間は長くなる。
【００４４】
したがって図６に示した構成を用いても、アナログ回路における第１の遅延変動量とデジタル回路における第２の遅延変動量との相関に基づき、基準遅延時間２３における伝搬遅延時間や、第２の遅延回路２４における電流源の制御素子の特性を設定することにより、第１の電源電位ＶＤＤの変動に伴うアナログ回路での遅延量に、第２の遅延回路２４での遅延量をマッチングさせることが可能になる。図６に示した構成においても、２つのインバータの相互接続点に接続されるトランジスタの数を、検出回路２３内の検出部の数よりも小さくすることができる。
【００４５】
次に、実施例２の半導体装置について、図７を用いて説明する。
【００４６】
実施例１の半導体装置は、アナログ回路を制御する信号ＲＳＡ２Ｚを信号ＲＳＡ１Ｚから生成する時間の直前であるタイミングで、第１の信号Ｒ１Ｚを第１の遅延回路２１及び基準遅延回路２２に印加しており、これにより、第１の電源電位ＶＤＤの急速な変動に対して第２の遅延回路２４での遅延量を対応させることができるようにしているが、その一方で、信号ＲＳＡ１Ｚのタイミングに制約がもたらされる。実施例２では、実施例１の構成（図４参照）において、検出回路２３に確定保持回路２７を設けたものである。確定保持回路２７は、基準信号に基づいて動作する例えばラッチ回路である。確定保持回路２７は、検出回路２３の出力Ａ０Ｚ〜ＡｎＺのそれぞれごとに設けられている。具体的には、確定保持回路２３は、検出回路２３における各検出部ごとに、その検出部の第１のＮＡＮＤゲートの出力が確定保持回路２３に入力するように設けられている。確定保持回路２３から信号ＡｉＺが出力され、この出力された信号ＡｉＺがインバータで反転されて信号ＡｉＸとなる。図８は、実施例２での検出回路２３での検出結果と第２の遅延回路２４での遅延量との対応を示す波形図である。
【００４７】
このように確定保持回路２７を設けることにより、第１の信号Ｒ１Ｚのタイミングによらずに、信号ＲＳＡ１Ｚのタイミングをフレキシブルな時間に設定することができる。
【００４８】
次に、本発明が適用される半導体装置の具体的な例を説明する。
【００４９】
図９は、本発明の実施形態に基づく半導体装置の一例であるＤＲＡＭの全体構成を示すブロック図である。図示される半導体装置は、メモリアレイ１、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３、データ制御回路４、データラッチ回路５、入出力インターフェース６、内部ＣＬＫ（クロック）生成回路７、制御信号生成回路８、ＤＬＬ（遅延ロックループ：Delay Locked Loop）回路９、ＶＤＬ生成回路３０を含んでいる。この半導体装置では、少なくともメモリアレイ１は、半導体装置の外部化供給される電源電位ＶＤＤに基づいて動作するものであり、したがって、電源電位ＶＤＤは上記の説明での第１の電源電位に相当することになる。また、ＶＤＬ生成回路３０は、レギュレータ回路あるいは降圧回路によって構成されるものであり、電源電位ＶＤＤが変動したとしてもほぼ一定な内部電源電位ＶＤＬを生成する。内部電源電位ＶＤＬは上記の説明における第２の電源電位に相当する。
【００５０】
メモリアレイ１は、後述するように、データを保持する多数のメモリセルＭＣを有するものであって、アナログ回路として構成され、データ転送用のバス１０３によってデータラッチ回路５に接続されている。データラッチ回路５は、データ転送用のバス１０２によって入出力インターフェース回路６に接続している。入出力インターフェース回路６は、データ転送用のバス１０１によって外部とのデータ入出力（ＤＱ）を行い、またデータストローブ信号ＤＱＳ，／ＤＱＳの入出力を行う。メモリアレイ１とデータラッチ回路５と入出力インターフェース回路６の間のデータ転送はデータ制御回路４によって制御され、入出力インターフェース回路６でのデータ入出力（ＤＱ）及びデータストローブ信号ＤＱＳ，／ＤＱＳ等の出力タイミングは、外部からクロック信号ＣＫ，／ＣＫが供給されるＤＬＬ回路９によって制御されている。データラッチ回路５は、データ制御回路４から出力されるタイミング信号で規定されるタイミングでメモリアレイ１の出力信号をラッチするものであり、アナログ回路であるメモリアレイ１の出力信号のタイミングは電源電位ＶＤＤの変動によって大きく変化する。したがって、データ制御回路４から出力されるタイミング信号は、アナログ回路を制御するための信号に相当する。
【００５１】
メモリアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣからなるメモリマット１１１を複数備えている。複数のメモリマット１１１が配列してメモリマット列１１２が構成され、このようなメモリマット列１１２が複数配列してバンク（Ｂａｎｋ）が構成されており、図示したメモリアレイ１には、ｍを１以上の整数として、ｍ＋１個のバンク（Ｂａｎｋ＿０，Ｂａｎｋ＿１，…，Ｂａｎｋ＿ｍ）が設けられている。各バンクには、それぞれ、Ｘ制御回路１１３及びＹ制御回路１１４が配置されている。また、各メモリマット１１１は、メモリセルＭＣから読み出された情報を増幅するためなどに用いられる複数のセンスアンプからなるセンスアンプ列であるセンスアンプ領域（ＳＡ）と、複数のワード線ＷＬを駆動する複数のサブワードドライバ回路からなるサブワードドライバ列であるサブワードドライバ領域（ＳＷＤ）で囲まれている。
【００５２】
このようなメモリアレイ１は、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ・Ｙタイミング生成回路３によって制御され、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ／Ｙタイミング生成回路３は、制御信号生成回路８によって制御されている。特にＸデコーダ・Ｘタイミング生成回路２は、各バンクのＸ制御回路１１３を制御し、Ｙデコーダ・Ｙタイミング生成回路３は、各バンクのＹ制御回路１１４を制御する。Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ・Ｙタイミング生成回路３は、メモリアレイ１を制御する信号をメモリアレイ１に出力している。
【００５３】
内部クロック生成回路７は、外部から与えられるクロック信号ＣＫ，／ＣＫとクロック・イネーブル信号ＣＫＥに基づいて、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及び制御信号生成回路８に供給される内部クロック信号を生成する。制御信号生成回路８は、チップ・セレクト信号／ＣＳ、ロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・アドレス・ストローブ信号／ＣＡＳ及びライト・イネーブル信号／ＷＥに基づいて、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４に制御信号を出力する。アドレスＡＤＤ及びバンク・アドレスＢＡは、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４に与えられている。
【００５４】
なお、センスアンプに高電位側の電源を供給する複数の電源回路（電源電圧を降圧する回路など）は、不図示である。
【００５５】
上述した構成において、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３、データ制御回路４、内部クロック生成回路７、制御信号生成回路８及びＤＬＬ回路９は、デジタル回路として構成されるものである。これらのうち、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４は、いずれも、アナログ回路であるメモリアレイ１を制御する制御信号を出力するデジタル回路であり、したがって、電源電位ＶＤＤが変動してメモリアレイ１の動作スピードや動作タイミングが変動する場合には、これらの制御信号は、メモリアレイ１の動作スピードに応じたタイミングで出力される必要がある。そこでＸデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４には、それぞれ上述した実施形態における第２の遅延回路２４が内蔵される。Ｘデコーダ・Ｘタイミング生成回路２内の第２の遅延回路２４は、例えば、ワード線ＷＬからセンスアンプＳＡまでのアナログ部分の周知な時間間隔あるいはセンスアンプの周知なオーバードライブ時間を規定する。Ｙデコーダ・Ｘタイミング生成回路３内の第２の遅延回路２４は、例えば、センスアンプＳＡでのデータラッチからＹ制御回路１１４までのアナログ部分の周知な時間間隔を規定する。データ制御回路４内の第２の遅延回路２４は、例えば、Ｙ制御回路１１４からデータラッチ回路５までのアナログ部分の周知な時間間隔を規定する。
【００５６】
このようなアナログ部分の遅延量の特性をデジタル回路である各第２の遅延回路２４を制御するための回路、すなわち上述した実施形態での第１の遅延回路２１、基準遅延回路２２及び検出回路２３は、いずれも制御信号生成回路８内に設けられている。図９には示していないが、第１の遅延回路２１には電源電位ＶＤＤが供給され、基準遅延回路２２、検出回路２３及び第２の遅延回路２４には内部電源電位ＶＤＬが供給されている。
【００５７】
ここでＶＤＬ生成回路３０について説明すると、ＶＤＬ生成回路３０は、外部から与えられる第１の電源電位ＶＤＤから、内部電源電位である第２の電源電位ＶＤＬを生成する周知の降圧回路であって、外部電源ＶＤＤの電位が変動したとしても一定の内部電源電位ＶＤＬを発生するように構成されている。ＶＤＬ生成回路３０は、ＶＤＤの電位変動に対してフラットな出力電位特性を有するが、厳密には、ＰＶＴ（製造ばらつき、電圧ばらつき、温度ばらつき）などに起因して、外部電源電位ＶＤＤの変動に対して微小な出力電位の傾きを有する。しかしその傾きは、外部電源電位ＶＤＤの変動に対して小さく、例えば、ＶＤＤの変動の０．０１以下であり、本発明の動作原理に影響を与えない程度のものであって、実質的に定電圧特性を有するとみなせるものである。
【００５８】
図１０は、各バンクにおけるメモリマット１１１の回路構成の一例を示している。メモリマット１１１内は複数のメモリセル領域に分割されており、各メモリセル領域内にそれぞれ複数のメモリセルＭＣが設けられている。各メモリセルＭＣは、１トランジスタ１キャパシタの標準的な構成のものである。図示上下方向（Ｙ軸方向）に延びて設けられているサブワード線ＳＷＬに対し、各メモリセルのトランジスタのゲートが接続することにより、複数のメモリセルＭＣが列を形成して配置されている。これらのメモリセルのトランジスタのドレインは、図示左右方向（Ｘ軸方向）に延びて設けられている複数のビット線ＢＬに対してそれぞれ接続している。図では１列分のメモリセルしか示されていないが、メモリセルが複数列設けられていることは言うまでもなく、もう１つの列に含まれる複数のメモリセルのトランジスタのドレインは、複数のビット線／ＢＬにそれぞれ接続することになる。ビット線ＢＬとビット線／ＢＬとによって、ビット線対が構成される。サブワード線ＳＷＬをデコードするためにサブ行デコーダ１６１が設けられている。図１０でのサブワード線ＳＷＬ及びサブ行デコーダは、それぞれ、図９でのワード線ＷＬ及びサブワードドライバに対応するものである。複数のサブ行デコーダ１６１がＸ軸方向に展開されてサブワードドライバ列を構成する。
【００５９】
センスアンプＳＡは、２つのインバータがクロスカップルされたフリップフロップ回路であって、２個のＰチャネル型ＦＥＴと２個のＮチャネル型ＦＥＴからなる一般的な構成のものである。センスアンプの２つの入力ノードにそれぞれビット線ＢＬ及びビット線／ＢＬが接続している。センスアンプはビット線対ごとに設けられており、したがって図１０において、図示上下方向に複数のセンスアンプが配置し、センスアンプ帯（センスアンプ列）を構成している。センスアンプ帯には、センスアンプに電源を供給するために高電位側の駆動信号配線ＣＳＰ（Ｐチャネル側センスアンプ駆動信号（ＣＳＰ）の配線（駆動信号配線））と低電位側の駆動信号配線ＣＳＮ（Ｎチャネル側センスアンプ駆動信号（ＣＳＮ）の配線）が設けられ、各センスアンプはいずれも配線ＣＳＰ，ＣＳＮに接続している。配線ＣＳＰ，ＣＳＮには、イコライズ信号ＢＬＥＱによって配線ＣＳＰ，ＣＳＮの電位を電位ＶＢＬＰにイコライズするイコライズ回路１６２も接続している。電位ＶＢＬＰは、例えば、メモリアレイ１に対して動作電圧として供給されるアレイ電圧ＶＡＲＹの１／２の電位である。イコライズ回路１６２は、電位ＶＢＬＰの配線を配線ＣＳＰ，ＣＳＮにそれぞれ接続する２つのトランジスタと配線ＣＳＰ，ＣＳＮ間を相互に接続する１つのトランジスタとを備えて各トランジスタのゲートにイコライズ信号ＢＬＥＱが供給されるようにした一般的な構成のものである。図には示されていないが、ビット線対ごとに、イコライズ信号ＢＬＥＱによってビット線ＢＬ，／ＢＬの電位を電位ＶＢＬＰにイコライズする同様のイコライズ回路も設けられている。
【００６０】
配線ＣＳＰ，ＣＳＮは、後述するような動作タイミングで、センスアンプＳＡにその動作電源電圧を供給するものである。このＤＲＡＭでは、センスアンプＳＡの駆動にオーバードライブの手法を使用している。そのため、センスアンプ帯内には、接地電位ＶＳＳに相当する配線と、オーバードライブ電圧ＶＯＤの配線（第１の配線）とが設けられ、さらに、図においてセンスアンプ帯を横切るように、アレイ電圧ＶＡＲＹの配線（第２の配線）が設けられている。オーバードライブ電圧ＶＯＤの配線は、後述するＶＯＤ＿ｋの配線である。「ＶＯＤ＿ｋ」の記載において、ｋはそのオーバードライブ電圧がバンクｋに対するものであることを示している。またセンスアンプ帯には、センスアンプの動作を制御するタイミング信号ＳＡＮ，ＳＡＰ１，ＳＡＰ２の配線が設けられている。ＶＯＤの配線と配線ＣＳＰとの間には、タイミング信号ＳＡＰ１によってゲートが制御される複数のトランジスタＴＲ１が設けられている。トランジスタＴＲ１は、センスアンプごとにそのセンスアンプに対応して物理的に近接して設けられている。また、アレイ電圧ＶＡＲＹの配線と配線ＣＳＰとの間には、タイミング信号ＳＡＰ２によってゲートが制御される複数のトランジスタＴＲ２が設けられている。図示したものでは、トランジスタＴＲ１，ＴＲ２は配線ＣＳＰに対して電位を供給するＣＳＰドライブトランジスタとして動作するものであるが、トランジスタＴＲ１はセンスアンプ１つにつき１つずつ設けられているのに対し、トランジスタＴＲ２は複数のセンスアンプに対して１つ設けられている。つまり、トランジスタＴＲ２は、センスアンプ列とサブワードドライバ列が交差するクロス領域において配置される。よって、メモリアレイ１内において、トランジスタＴＲ１の総数は、トランジスタＴＲ２の総数よりも多い数が配置される。複数のトランジスタＴＲ１の総電流駆動能力もトランジスタＴＲ２の総電流駆動能力よりも大きい。配線ＣＳＮと接地電位ＶＳＳとの間には、タイミング信号ＳＡＮによってゲートが制御されるトランジスタＴＲ３が設けられている。トランジスタＴＲ３も、センスアンプ１つにつき１つずつ設けられている。
【００６１】
次に、このＤＲＡＭの動作について、図１１のタイミングチャートを用いて説明する。
【００６２】
このＤＲＡＭは、センサアンプの動作開始時にオーバードライブ手法を用いているが、特に、メモリセルから読み出したデータの外部への出力を伴う通常動作時と、メモリセルから読み出したデータを単にメモリセルに再格納するリフレッシュ動作時とで、オーバードライブ電圧を異ならせている。リフレッシュ動作時には、センスアンプ動作のタイミングに関する制約が緩和されるため、オーバードライブ電圧として、リフレッシュ動作時には通常動作時よりも低いオーバードライブ電圧を使用するものとする。そのために、図示されていないがこのＤＲＡＭは、相対的に高い方のオーバードライブ電圧（例えば＋１．４Ｖ）を発生する第１及び第２の降圧回路と、相対的に低い方のオーバードライブ電圧（例えば＋１．０５Ｖ）を発生する第３の降圧回路と、アレイ電圧ＶＡＲＹ（例えば＋１．０５Ｖ）を発生する第４の降圧回路とが設けられている。第１の降圧回路には、活性化信号ＶＯＤＥＮ＿ＶＯＤＰ＿ｋが供給され、第２の降圧回路には、活性化信号ＶＯＤＥＮ＿ＶＯＤ１＿ｋが供給され、第３の降圧回路には、活性化信号ＶＯＤＥＮ＿ＶＯＤ２＿ｋが供給され、第４の降圧回路には、活性化信号ＶＡＲＹＥＮが供給されている。また、図１１には、センスアンプがほぼ終了するタイミングを示す信号ＳＥＮＳＯＫと、セルフ・リフレッシュ・モードであることを示す信号ＳＥＬＦＳＥＮＳＥも示されている。図１１に示される信号のうち、信号ＳＥＮＳＥＯＫ及び信号ＳＥＬＦＳＥＮＳＥは、内部ＣＬＫ生成回路７で生成されるものである。タイミング信号ＳＡＰ，ＳＡＰ２及び活性化信号ＶＯＤＥＮ＿ＶＯＤＰ＿ｋ，ＶＯＤＥＮ＿ＶＯＤ１＿ｋ，ＶＯＤＥＮ＿ＶＯＤ２＿ｋ，ＶＡＲＹＥＮは、制御信号生成回路８において生成されるものであり、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ・Ｙタイミング生成回路３内に設けられた第２の遅延回路２４によって、上述したように、外部電源電圧ＶＤＤの変動に応じた遅延を受けるようになっている。
【００６３】
図１１に示すタイミングチャートは、全体としてはリフレッシュ動作時の動作を示すものであるが、図中の時刻ｔ１と時刻ｔ３との間の部分を取り除き、時刻ｔ１以前の部分と時刻ｔ３以降の部分をつなげたとすると、それは、通常動作時のセンス動作を示すものとなる。
【００６４】
まず、通常動作について説明する。
【００６５】
初期センス後は、タイミング信号ＳＡＰ１をローレベルに、タイミング信号ＳＡＰ２をハイレベルにして、配線ＣＳＰにはアレイ電圧ＶＡＲＹの配線から電位が供給されるようにしている。タイミング信号ＳＡＰ１，ＳＡＰ２を切り替えるタイミングは図１１におけるｔ１である。なお、通常動作であるので、時刻ｔ１と時刻ｔ３の間は存在せず、時刻ｔ１からただちに時刻ｔ３以降の処理が行われる。時刻ｔ１のタイミングに対し、第１の降圧回に与える活性化信号ＶＯＤＥＮ＿ＶＯＤＰ＿ｋ及び第４の降圧回路に与えるＶＡＲＹＥＮを早めにアクティブにしているのは、それぞれの降圧回路における応答速度の遅れを補償するためである。相対的に低い方のオーバードライブ電圧を発生する第３の降圧回路に対する活性化信号ＶＯＤＥＮ＿ＶＯＤ２＿ｋは常にローレベル（非活性状態）とされ、第３の降圧回路は動作しないことになる。
【００６６】
信号ＳＥＮＳＥＯＫが立ち上がると、その直後にＳＡＰ２がローレベルとされ、以後は、配線ＣＳＰ，ＣＳＮ電位は急速にイコライズ電位に収束し、配線ＶＯＤ＿ｋの電位も例えば＋１．４Ｖに向かい、センス動作からスタンバイ状態に移行することになる。
【００６７】
次に、リフレッシュ動作時の動作タイミングを説明する。
【００６８】
半導体装置に外部から与えられているクロック・イネーブル信号ＣＫＥが不活性（ローレベル）になると、通常動作モードからセルフ・リフレッシュ・モードに移行する（セルフ・リフレッシュ・エントリ）。この時点では、配線ＶＯＤ＿ｋの電位は通常動作時と同じものとなっているので、セルフ・リフレッシュ・エントリ後、タイミング信号ＳＡＰ２がハイレベルとなって配線ＣＳＰを駆動する電源がアレイ電圧ＶＡＲＹに切り替わるまでは、上述の通常動作時の場合と同じ動作をしている。リフレッシュ動作時では、時刻ｔ１においてタイミング信号ＳＡＰ２が立ち上がり、同時に信号ＳＥＬＦＳＥＮＳＥもローレベルからハイレベルに遷移する。配線ＣＳＰの駆動電源がアレイ電圧ＶＡＲＹに切り替わった後、配線ＶＯＤ＿ｋの電圧レベルは初期センス終了時のレベル（例えば＋１．０５Ｖ）のままである。つまり、セルフ・リフレッシュ・モードに移行した後、１回目のリフレッシュは、通常動作時のリフレッシュと同じ電圧（例えば＋１．４Ｖ）で配線ＣＳＰが駆動されるので、配線ＣＳＰでの立ち上がり波形は良好である。ただし、信号ＳＥＬＦＳＥＮＳＥが活性化しており、相対的に高い方のオーバードライブ電圧を生成する第１及び第２の降圧回路は動作しないので、そのため、配線ＶＯＤ＿ｋの電位は＋１．４Ｖには戻らないことになる。また、時刻ｔ２に示すように、タイミング信号ＳＡＰ２の立下がりと同時に活性化信号ＶＡＲＹＥＮも立ち下がっている。
【００６９】
次のリフレッシュサイクルから（２回目のリフレッシュから）は、センス期間中においては、タイミング信号ＳＡＰ１と第３の降圧回路に対する活性化信号ＶＯＤＥＮ＿ＶＤＤ２＿ｋのみが活性化し、他の活性化信号ＶＯＤＥＮ＿ＶＯＤＰ＿ｋ、ＶＯＤＥＮ＿ＶＤＤ１＿ｋ及びＶＡＲＹＥＮは活性化されない。配線ＶＯＤ＿ｋの電位は、例えば＋１．０５Ｖの電圧ＶＡＲＹＮに維持され、センス動作の初期から、配線ＣＳＰは、タイミング信号ＳＡＰ１により、メモリアレイ内に多数設けられているトランジスタＴＲ１によって、例えば＋１．０５Ｖのアレイ電圧ＶＡＲＹに駆動されることになる。
【００７０】
このような各リフレッシュサイクルでの動作が、２回目のリフレッシュからｎ−１回目のリフレッシュまで繰り返されたのち、ｎ回目のリフレッシュサイクルの途中で、クロック・イネーブル信号ＣＫＥがハイレベルとされ、セルフ・リフレッシュ・モードから抜け出たものとする（セルフ・リフレッシュ・イグジット）。この時点では配線ＶＯＤ＿ｋの電位はアレイ電圧ＶＡＲＹと同じであり、直ちに通常動作時のようにオーバードライブ動作を行うことはできないので、セルフ・リフレッシュ・イグジット後も、センスがほぼ終了するタイミングを示す信号ＳＥＮＳＥＯＫがハイレベルとなるまで、セルフリフレッシュ期間中と同じ動作を行う。そして時刻ｔ３において信号ＳＥＮＳＥＯＫがハイレベルとなると、同時に、信号ＳＥＬＦＳＥＮＳＥ信号はローレベルすなわち非活性とされ、信号ＳＡＰ１はローレベル、信号ＳＡＰ２がハイレベルとなって、配線ＣＳＰはオーバードライブ電圧ＶＯＤ＿ｋの配線から切り離されて、アレイ電圧ＶＡＲＹの配線に接続されることになる。さらに時刻ｔ３において、活性化信号ＶＯＤＥＮ＿ＶＯＤＰ＿ｋ，ＶＯＤＥＮ＿ＶＤＤ１＿ｋがいずれもハイレベルとなって第１及び第２の降圧回路が動作を再開し、これにより、電圧ＶＯＤ＿ｋの配線の電位は例えば＋１．４Ｖに回復して、次の通常動作でのセンス動作に備えることになる。
【００７１】
ここで、リフレッシュサイクルごとの配線ＣＳＰの波形について検討する。相対的に高い方のオーバードライブ電圧（例えば＋１．４Ｖ）で駆動される１回目のリフレッシュサイクルでの配線ＣＳＰでの電圧立ち上がり（図におけるＡ）よりも、相対的に低い方のオーバードライブ電圧（例えば＋１．０５Ｖ）で駆動される２回目以降のリフレッシュサイクルでの配線ＣＳＰでの電圧立ち上がり（図におけるＢ）の方が当然遅い。しかし、外部アクセスを要求されないリフレッシュサイクルでは、外部アクセスに高速性を求められる通常サイクル（通常動作）と異なり、このように配線ＣＳＰの電圧立ち上がりを遅くなったとしても問題ない。
【００７２】
ところで、タイミング信号ＳＡＰ１を停止し、通常動作時であればセンス動作の後期に配線ＣＳＰに対してアレイ電圧ＶＡＲＹを印加するために用いられるタイミング信号ＳＡＰ２のみで、リフレッシュ動作時に配線ＣＳＰを駆動しようとすると、トランジスタＴＲ２の駆動能力等に起因して、配線ＣＳＰの電圧立ち上がりは、図においてＢにより示したものより、さらに長くなる。そこでここに示す例では、タイミング信号ＳＡＰ１を用いて配線ＣＳＰを駆動している。なお、信号ＳＡＰ２によりトランジスタＴＲ２を並列に動作させるようにすれば、トランジスタＴＲ１の総電流駆動能力よりも電流駆動能力が小さくもアシスト機能が働き、さらに配線ＣＳＰの電圧立ち上がりを早くすることができる。
【００７３】
なお、２回目からｎ−１回目までの各リフレッシュサイクルにおいては、信号ＳＡＰ２をハイレベルとはならない（非活性）ので、その代わりに、信号ＳＡＰ１がハイレベルとなっている時間が通常動作時に比べて長くなっている。また、信号ＳＥＮＳＥＯＫが立ち上がってから信号ＳＡＰ１がローレベルになるまでの時間ｔ４は、通常動作時において信号ＳＥＮＳＥＯＫが立ち上がってから信号ＳＡＰ２がローレベルになる時間までよりも長くなっている。これは、配線ＣＳＰに印加される電圧が低いことに対応してメモリセルへのデータのリストアの時間が遅れることに対応したものである。ここでデータのリストア時間とは、センス動作を開始してから、センスアンプに接続するビット線ＢＬ，／ＢＬの一方がアレイ電圧ＶＡＲＹの９５％の電圧値に達するまでの時間のことである。
【００７４】
図１２は、本発明の好ましい実施形態による半導体装置１０を用いたデータ処理システム５００の構成を示すブロック図である。ここでは、本実施形態による半導体装置１０は、ＤＲＡＭとして構成されているものとする。
【００７５】
図１２に示すデータ処理システム５００は、データプロセッサ５２０と、本実施形態による半導体装置（ＤＲＡＭ）１０が、システムバス５１０を介して相互に接続された構成を有している。データプロセッサ５２０としては、例えば、マイクロプロセッサ（ＭＰＵ）、ディジタルシグナルプロセッサ（ＤＳＰ）などを含まれるが、これらに限定されるものではない。図１２においては簡単のため、システムバス５１０を介してデータプロセッサ５２０とＤＲＡＭ１０とが接続されているが、システムバス５１０を介さずにローカルなバスによってこれらが接続されていても構わない。
【００７６】
また、図１２には、簡単のため、システムバス５１０が１組しか描かれていないが、必要に応じ、コネクタなどを介して複数のシステムバスがシリアルないしパラレルに設けられていても構わない。また、図１２に示すデータ処理システムでは、ストレージデバイス５４０、Ｉ／Ｏデバイス５５０、ＲＯＭ５６０がシステムバス５１０に接続されているが、これらは必ずしも必須の構成要素ではない。
【００７７】
ストレージデバイス５４０としては、ハードディスクドライブ、光学ディスクドライブ、フラッシュメモリなどが挙げられる。また、Ｉ／Ｏデバイス５５０としては、液晶ディスプレイなどのディスプレイデバイスや、キーボード、マウスなどの入力デバイスなどが挙げられる。
【００７８】
また、Ｉ／Ｏデバイス５５０は、入力デバイス及び出力デバイスのいずれか一方のみであっても構わない。
【００７９】
さらに、図に示す各構成要素は、簡単のため１つずつ描かれているが、これに限定されるものではなく、図示される構成要素のうちの１種または２種以上の構成要素が、それぞれ複数個設けられていても構わない。
【００８０】
本発明の実施形態において、ＤＲＡＭを制御するコントローラ（例えばデータプロセッサ５２０）は、ＤＲＡＭ１０に読み出しコマンドまたは書き込みコマンドを発行し、ＤＲＡＭ１０から対応するデータを受信する。ここで、ＤＲＡＭ１０は、前記読み出しコマンド又は書き込みに対応して、デジタル回路が、アナログ回路を制御し、読み出しの場合対応するデータをアナログ回路からシステムバス５１０へ出力する。書き込みの場合、外部データをアナログ回路へ格納する。なお、コントローラが発行する前記複数のコマンド、いわゆる、周知の半導体装置を制御する業界団体（JEDEC (Joint Electron Device Engineering Council) Solid State Technology Association）で規定されるコマンド（システムとしてのコマンド）である。
【００８１】
以上、本発明の実施形態及び実施例について説明したが、本発明の基本的技術思想の適用は上記したものに限られるものではない。例えば、上述の実施形態では、半導体装置の一例として、ダイナミック型の半導体メモリすなわちＤＲＡＭを用いて開示を行ったが、本発明の基本的技術思想は、これに限られない半導体装置にも適用することができる。例えば、それぞれアナログ回路とデジタル回路を搭載したＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。更に、アナログ回路とデジタル回路をそれぞれ個別の半導体チップに搭載した半導体装置またはシステムにも、本発明を適用することができる。
【００８２】
本発明が適用される半導体装置を構成するトランジスタは、電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）であってもバイポーラ型トランジスタであっても、さらには別の形式のトランジスタであってもよい。ＦＥＴは、ＭＯＳ（Metal Oxide Semiconductor）型ＦＥＴであっても、それ以外の例えばＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）などの種々のものであってよい。バイポーラ型トランジスタとＦＥＴとが混在して設けられている半導体装置に対しても本発明を適用することができる。
【００８３】
Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。半導体装置を構成するために用いられる半導体基板は、Ｐ型の半導体基板であってもよいし、Ｎ型の半導体基板であってもよいし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であってもよい。
【００８４】
本発明の特許請求の範囲の枠内において、種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明が、特許請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは、もちろんである。
【符号の説明】
【００８５】
１０    半導体装置
２０    デジタル回路
２１    第１の遅延回路
２２    基準遅延回路
２３    検出回路
２４    第２の遅延回路
２５    アナログ回路
２６    レベルシフト回路
２７    確定保持回路
３０    ＶＤＬ生成回路
ＶＤＤ    第１の電源電位
ＶＤＬ    第２の電源電位
【図１】
2011114773.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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