(57)【要約】【課題】利得の変化量を大きくさせ得る増幅回路を提供する。【解決手段】演算増幅器２の反転入力端子に一端が接続された入力抵抗３と、非反転入力端子に一端が接続され、他端が入力抵抗３の他端に接続された入力抵抗４と、演算増幅器２の反転入力端子と出力端子との間に接続された抵抗５と、演算増幅器２の反転入力端子にドレイン端子が接続され、かつゲート端子およびソース端子がグランド電位ＧＮＤに規定されたＦＥＴ６と、演算増幅器２の非反転入力端子にドレイン端子が接続され、ソース端子がグランド電位ＧＮＤに規定されたＦＥＴ６と同型のＦＥＴ７とを備え、各入力抵抗３，４が各ＦＥＴ６，７の作動時のドレイン・ソース間の抵抗値ＲＦＥＴよりも大きな抵抗値に規定され、ＦＥＴ７のゲート端子に増幅率制御用の制御電圧Ｖｃが入力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
演算増幅器と、
当該演算増幅器の反転入力端子に一端が接続された第１入力抵抗と、
前記演算増幅器の非反転入力端子に一端が接続されると共に他端が前記第１入力抵抗の他端に接続された第２入力抵抗と、
前記演算増幅器の反転入力端子と出力端子との間に接続された第３抵抗と、
前記演算増幅器の反転入力端子にドレイン端子が接続され、かつゲート端子とソース端子とが互いに接続されて基準電位に規定された第１ＦＥＴと、
前記演算増幅器の非反転入力端子にドレイン端子が接続され、かつソース端子が前記基準電位に規定された前記第１ＦＥＴと同型の第２ＦＥＴとを備え、
前記第１入力抵抗および前記第２入力抵抗が、前記各ＦＥＴの作動時におけるドレイン・ソース間の抵抗値よりも大きな抵抗値に規定され、
前記第２ＦＥＴのゲート端子に増幅率制御用の制御電圧が入力される増幅回路。
【請求項２】
前記第１入力抵抗および前記第２入力抵抗は、互いに同等の抵抗値に規定されている請求項１記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタを使用した可変利得型の増幅回路に関するものである。
【背景技術】
【０００２】
この種の増幅回路として、下記特許文献１に開示された増幅回路が知られている。この場合、この増幅回路（増幅回路５１）は、図２に示すように、演算増幅器５２、演算増幅器５２の出力端子と反転入力端子との間に接続された抵抗５３（抵抗値Ｒｒ）、および演算増幅器５２の反転入力端子と基準電位（グランド電位）に規定された部位との間に接続されたＦＥＴ（電界効果型トランジスタ。この例では一例としてｐ型チャネルの電界効果型トランジスタ）５４を備え、入力電圧Ｖｉを増幅して出力電圧Ｖｏとして出力する。
【０００３】
この増幅回路５１では、ゲート端子に印加される制御電圧Ｖｃに応じてドレイン端子とソース端子との間の抵抗値ＲＦＥＴが変化するＦＥＴ５４が可変抵抗として機能して、非反転増幅回路に構成された増幅回路５１の利得Ｇが変更される。この場合、利得Ｇは下記式（１）で表される。
Ｇ＝（１＋Ｒｒ／ＲＦＥＴ）  ・・・・  （１）
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６０−９０４０８号公報（第２頁、第１図）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、上記の増幅回路５１には、以下の解決すべき課題が存在している。すなわち、ゲート端子に印加する制御電圧（この例では、制御電圧Ｖｃ）を変化させたときの一般的なＦＥＴにおけるドレイン端子とソース端子との間の抵抗値Ｒｄｓの変化量（最大抵抗値／最小抵抗値）は５〜１０倍程度であることから、上記式（１）で表されるように利得Ｇの下限値（最小利得）が「１」を超える値に規定され、１未満にできない上記の増幅回路５１では、利得Ｇの変化量（最大利得／最小利得）を大きくすることができないという課題が存在している。
【０００６】
本発明は、かかる課題に鑑みてなされたものであり、利得の変化量を大きくさせ得る増幅回路を提供することを主目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成すべく請求項１記載の増幅回路は、演算増幅器と、当該演算増幅器の反転入力端子に一端が接続された第１入力抵抗と、前記演算増幅器の非反転入力端子に一端が接続されると共に他端が前記第１入力抵抗の他端に接続された第２入力抵抗と、前記演算増幅器の反転入力端子と出力端子との間に接続された第３抵抗と、前記演算増幅器の反転入力端子にドレイン端子が接続され、かつゲート端子とソース端子とが互いに接続されて基準電位に規定された第１ＦＥＴと、前記演算増幅器の非反転入力端子にドレイン端子が接続され、かつソース端子が前記基準電位に規定された前記第１ＦＥＴと同型の第２ＦＥＴとを備え、前記第１入力抵抗および前記第２入力抵抗が、前記各ＦＥＴの作動時におけるドレイン・ソース間の抵抗値よりも大きな抵抗値に規定され、前記第２ＦＥＴのゲート端子に増幅率制御用の制御電圧が入力される。
【０００８】
また、請求項２記載の増幅回路は、請求項１記載の増幅回路において、前記第１入力抵抗および前記第２入力抵抗は、互いに同等の抵抗値に規定されている。
【発明の効果】
【０００９】
請求項１記載の増幅回路では、演算増幅器の反転入力端子に第１入力抵抗の一端が接続され、演算増幅器の非反転入力端子に第２入力抵抗の一端が接続されると共に第２入力抵抗の他端が第１入力抵抗の他端に接続され、演算増幅器の反転入力端子と出力端子との間に第３抵抗が接続され、演算増幅器の反転入力端子と基準電位との間に第１ＦＥＴが接続され、演算増幅器の非反転入力端子と基準電位との間に第２ＦＥＴが接続され、第１入力抵抗および第２入力抵抗が各ＦＥＴの作動時におけるドレイン・ソース間の抵抗値よりも大きな抵抗値に規定され、第２ＦＥＴのゲート端子に増幅率制御用の制御電圧が入力され、各入力抵抗の各他端に入力された入力電圧を制御電圧によって制御された増幅率で増幅して、演算増幅器の出力端子から出力電圧として出力する。
【００１０】
したがって、この増幅回路によれば、利得の最小値（第２ＦＥＴに対する制御電圧をゼロにしたときの利得）をゼロに近い値に規定することができるため、制御電圧を変化させたときの利得の変化量（最大利得／最小利得）を従来の増幅回路と比較して十分に大きくすることができる。
【００１１】
また、請求項２記載の増幅回路によれば、さらに、各入力抵抗の抵抗値を互いに同等の抵抗値としたことにより、制御電圧をゼロにしたときの利得をゼロまたはよりゼロに極めて近い値に制御できるため、制御電圧を変化させたときの利得の変化量を極めて大きくすることができる。
【図面の簡単な説明】
【００１２】
【図１】増幅回路１の回路図である。
【図２】増幅回路５１の回路図である。
【発明を実施するための形態】
【００１３】
以下、増幅回路の実施の形態について、添付図面を参照して説明する。
【００１４】
最初に、増幅回路１の構成について、図面を参照して説明する。
【００１５】
図１に示す増幅回路１は、１つの演算増幅器２、第１入力抵抗３（以下、「入力抵抗３」ともいう）、第２入力抵抗４（以下、「入力抵抗４」ともいう）、第３抵抗５（以下、「抵抗５」ともいう）、第１ＦＥＴ６（以下、「ＦＥＴ６」ともいう）、および第２ＦＥＴ７（以下、「ＦＥＴ７」ともいう）を備え、入力電圧Ｖｉを増幅して出力電圧Ｖｏとして出力する。
【００１６】
この場合、入力抵抗３は、その一端が演算増幅器２の反転入力端子に接続されている。入力抵抗４は、その一端が演算増幅器２の非反転入力端子に接続されると共に、その他端が入力抵抗３の他端に接続されている。また、このようにして互いに接続された入力抵抗３，４の各他端は、増幅回路１の入力端子として機能して、入力電圧Ｖｉが入力される。抵抗５は、演算増幅器２の反転入力端子と出力端子との間に接続されて、帰還抵抗として機能する。
【００１７】
ＦＥＴ６は、演算増幅器２の反転入力端子にドレイン端子が接続され、かつゲート端子とソース端子とが互いに接続されて基準電位（本例ではグランド電位ＧＮＤ）に規定されている。ＦＥＴ７は、ＦＥＴ６と同型のＦＥＴ（本例では一例としてｐ型チャネルのＦＥＴであって同じ電気的特性を有している）で構成されて、演算増幅器２の非反転入力端子にドレイン端子が接続され、かつソース端子がグランド電位ＧＮＤに規定されている。また、ＦＥＴ７のゲート端子は制御端子として機能して、制御電圧Ｖｃが入力される。また、本例では、各ＦＥＴ６，７は、接合型（ジャンクション型）のＦＥＴで構成されている。このように構成された増幅回路１は、利得（増幅率）可変型で、かつ非反転型の増幅回路として機能して、入力電圧Ｖｉを利得（増幅率）Ｇで増幅して、演算増幅器２の出力端子から出力電圧Ｖｏとして出力する。
【００１８】
この場合、利得Ｇは、以下のようにして算出される。なお、入力抵抗３の抵抗値をＲ１で表し、入力抵抗４の抵抗値をＲ２で表し、抵抗５の抵抗値をＲ３で表す。また、ＦＥＴ６，７の抵抗値（ドレイン・ソース間抵抗値）についてはＲＦＥＴで表し、特にゲート端子に入力される電圧がゼロに規定されたときの抵抗値についてはＲＦ０で表すものとする。なお、ＦＥＴ６は上記したようにゲート端子がグランド電位ＧＮＤに規定されているため、その抵抗値はＲＦ０となる。また、仮想ショートにより互いに同電位となる演算増幅器２の両入力端子の電圧については、Ｖｘで表すものとする。
【００１９】
また、各入力抵抗３，４の抵抗値Ｒ１，Ｒ２については、同等の値（同一値（Ｒ１＝Ｒ２）か、またはほぼ同じ値（つまり、Ｒ１≒Ｒ２））であるものとする。また、制御電圧Ｖｃによって変化するＦＥＴ７の作動時の抵抗値ＲＦＥＴは、制御電圧ＶｃがゼロのときのＲＦ０（約２００Ωから４００Ω程度）を最小値として、最大でも数ＫΩ程度であるため、各入力抵抗３，４の抵抗値Ｒ１，Ｒ２を抵抗値ＲＦＥＴに対して大きな値、好ましくは十分に大きな値（例えば数百ＫΩ以上）に設定することにより、Ｒ１，Ｒ２≫ＲＦＥＴが成り立つように増幅回路１が構成されているものとする。
【００２０】
以上のような条件下での増幅回路１において、図１に示すように、抵抗５に流れる電流をＩで表し、ＦＥＴ６に流れる電流をＩ０で表し、ＦＥＴ６のドレイン端子と抵抗５の接続点から入力抵抗３に流れる電流をＩ１で表すと、以下の式（２），（３），（４），（５）が成り立つ。
Ｉ＝（Ｖｏ−Ｖｘ）／Ｒ３  ・・・・  （２）
Ｉ０＝Ｖｘ／ＲＦ０  ・・・・  （３）
Ｉ１＝（Ｖｘ−Ｖｉ）／Ｒ１  ・・・・  （４）
Ｖｘ＝ＲＦＥＴ／（Ｒ２＋ＲＦＥＴ）×Ｖｉ  ・・・・  （５）
【００２１】
次いで、上記の各式（２），（３），（４），（５）から増幅回路１の利得Ｇを算出すると、下記式（６）のように表される。
Ｇ＝Ｖｏ／Ｖｉ
＝（（ＲＦ０＋Ｒ３）×Ｒ１×ＲＦＥＴ−ＲＦ０×Ｒ２×Ｒ３）／（ＲＦ０×Ｒ１×（Ｒ２＋ＲＦＥＴ））  ・・・・  （６）
【００２２】
この場合、増幅回路１が非反転型の増幅回路として機能するためには、利得Ｇがゼロ以上（負にならない）、すなわち上記式（６）の分子がゼロ以上となる必要がある。つまり、（ＲＦ０＋Ｒ３）×Ｒ１×ＲＦＥＴ≧ＲＦ０×Ｒ２×Ｒ３が成り立つ必要があり、また抵抗値ＲＦＥＴの最小値は、ゲート端子に入力される制御電圧Ｖｃがゼロのときの抵抗値ＲＦ０であるが、このときにも上記式が成り立つ必要がある。つまり、（ＲＦ０＋Ｒ３）×Ｒ１×ＲＦ０≧ＲＦ０×Ｒ２×Ｒ３が成り立つ必要がある。よって、抵抗値Ｒ１は、Ｒ２×Ｒ３／（ＲＦ０＋Ｒ３）以上の値に規定される必要がある。本例では、上記したように、抵抗値Ｒ１は抵抗値Ｒ２と同等の値（同一値（Ｒ１＝Ｒ２）か、またはほぼ同じ値（つまり、Ｒ１≒Ｒ２））に規定されているため、この条件を満たすように規定されている。
【００２３】
また、このように、Ｒ１≒Ｒ２が成り立っているため、上記式（６）はさらに下記式（７）のように表される。
Ｇ＝（Ｒ３×ＲＦＥＴ）／（ＲＦ０×（Ｒ１＋ＲＦＥＴ））
＋ＲＦＥＴ０／（Ｒ１＋ＲＦＥＴ）−Ｒ３／（Ｒ１＋ＲＦＥＴ）  ・・・・  （７）
さらに、上記したように、Ｒ１，Ｒ２≫ＲＦＥＴが成り立っているため、上記式（７）は下記式（８）のように表される。
Ｇ＝Ｒ３×ＲＦＥＴ／（ＲＦ０×Ｒ１）＋ＲＦＥＴ／Ｒ１−Ｒ３／Ｒ１
＝（Ｒ３／ＲＦ０＋１）／Ｒ１×ＲＦＥＴ−Ｒ３／Ｒ１  ・・・・  （８）
【００２４】
この場合、制御電圧Ｖｃをゼロボルトにしたときの利得Ｇは、ＦＥＴ７の抵抗値ＲＦＥＴがＲＦ０となるため、利得Ｇは、下記式（９）のように表され、
Ｇ＝Ｒ３×ＲＦ０／（ＲＦ０×Ｒ１）＋ＲＦ０／Ｒ１−Ｒ３／Ｒ１
＝Ｒ３／Ｒ１＋ＲＦ０／Ｒ１−Ｒ３／Ｒ１
＝ＲＦ０／Ｒ１  ・・・・  （９）
さらに、上記したように、Ｒ１，Ｒ２≫ＲＦＥＴ（＞ＲＦ０）であることから、ＲＦ０／Ｒ１≒０が成り立つ。
【００２５】
このように、利得Ｇは、上記式（８）で示されるように、ＦＥＴ７の抵抗値ＲＦＥＴを変数とする一次関数として表される。また、抵抗値ＲＦＥＴが制御電圧Ｖｃを変数とするパラメータであり、かつ上記したように、制御電圧Ｖｃをゼロボルトにしたときの利得Ｇがゼロになることから、利得Ｇは、制御電圧Ｖｃを変数とし、かつ制御電圧Ｖｃをゼロボルトにしたときに値がゼロとなる関数としても表される。
【００２６】
次いで、増幅回路１の動作について説明する。
【００２７】
最初に、所望の利得Ｇとなるように電圧値が規定された制御電圧ＶｃをＦＥＴ７のゲート端子に入力（印加）する。これにより、ＦＥＴ７の抵抗値ＲＦＥＴは制御電圧Ｖｃの電圧値に応じた抵抗値に規定され、この規定された抵抗値ＲＦＥＴと上記式（８）とにより、利得Ｇが所望の値に規定される。
【００２８】
この状態で入力電圧Ｖｉを増幅回路１に入力すると、増幅回路１は、上記のようにして規定された利得Ｇで入力電圧Ｖｉを増幅して、出力電圧Ｖｏとして出力する。一方、入力電圧Ｖｉを一定にした状態において、制御電圧Ｖｃを変化させたときには、この制御電圧Ｖｃの変化に応じて利得Ｇが変化するため、増幅回路１は、この利得Ｇの変化に対応して出力電圧Ｖｏを変化させる。この場合、この増幅回路１では、上記したように、制御電圧Ｖｃをゼロにしたときには、利得Ｇがゼロとなって、出力電圧Ｖｏもゼロになる。このように、この増幅回路１では、利得の下限値が「１」に制限される（利得が１未満にならない）従来の増幅回路５１とは異なり、利得Ｇをゼロ（最小利得）にまで変化させることができることから、制御電圧Ｖｃを変化させたときの利得Ｇの変化量（最大利得／最小利得）を従来の増幅回路５１と比較して極めて大きくすることが可能となっている。
【００２９】
また、この増幅回路１では、従来の増幅回路５１とは異なり、演算増幅器２の非反転入力端子と反転入力端子の双方に対して、基準電位（グランド電位ＧＮＤ）との間に同型のＦＥＴ６，７が接続される構成（ＦＥＴの配置に関して対称となる構成）を採用しているため、温度変化などによってＦＥＴに生じる抵抗値ＲＦＥＴのバラツキを相殺することができる結果、入力電圧Ｖｉを良好な状態で、安定して増幅して出力電圧Ｖｏとして出力することが可能となっている。
【００３０】
このように、この増幅回路１では、演算増幅器２の反転入力端子に入力抵抗３の一端が接続され、演算増幅器２の非反転入力端子に入力抵抗４の一端が接続されると共に入力抵抗４の他端が入力抵抗３の他端に接続され、演算増幅器２の反転入力端子と出力端子との間に抵抗５が接続され、演算増幅器２の反転入力端子とグランド電位ＧＮＤとの間にＦＥＴ６が接続され、演算増幅器２の非反転入力端子とグランド電位ＧＮＤとの間にＦＥＴ７が接続され、さらに各入力抵抗３，４の抵抗値が、互いに同等の抵抗値で、かつ各ＦＥＴ６，７の作動時におけるドレイン・ソース間の抵抗値ＲＦＥＴよりも大きな（十分に大きな）抵抗値に規定されている。
【００３１】
したがって、この増幅回路１によれば、制御電圧Ｖｃをゼロにしたときの利得Ｇをゼロまたはゼロに極めて近い値に制御できるため、利得の下限値が「１」を超える値に制限される従来の増幅回路５１とは異なり、制御電圧Ｖｃを変化させたときの利得Ｇの変化量を従来の増幅回路５１と比較して極めて大きくすることができる。
【００３２】
また、この増幅回路１によれば、演算増幅器２の非反転入力端子と反転入力端子の双方に対して、基準電位（グランド電位ＧＮＤ）との間に同型のＦＥＴ６，７が接続される構成のため、温度変化などによってＦＥＴに生じる抵抗値ＲＦＥＴのバラツキを相殺することができる結果、入力電圧Ｖｉを良好な状態で、安定して増幅して出力電圧Ｖｏとして出力することができる。
【００３３】
なお、上記の増幅回路１では、上記した非反転型の増幅回路として機能するための条件と共に、各入力抵抗３，４の抵抗値を、互いに同等の抵抗値に規定し（第１条件）、かつ各ＦＥＴ６，７の作動時におけるドレイン・ソース間の抵抗値ＲＦＥＴよりも大きな（十分に大きな）抵抗値に規定すること（第２条件）により、制御電圧Ｖｃをゼロにしたときの利得Ｇをゼロまたは極めてゼロに近い値に制御できる好ましい構成を採用したが、増幅回路１の利得Ｇは、上記式（６）のように表されるため、上記の第１条件および第２条件のうちの第１条件を満たさない構成においても、利得Ｇの最小値（制御電圧Ｖｃをゼロにしたときの利得Ｇ）をゼロに近い値に規定することができ、制御電圧Ｖｃを変化させたときの利得Ｇの変化量を従来の増幅回路５１と比較して十分に大きくすることができる。
【００３４】
例えば、非反転型の増幅回路として機能するための条件および第２条件を満たし、第１条件を満たさない構成として、各ＦＥＴ６，７の抵抗値ＲＦＥＴが制御電圧Ｖｃによって３００Ω（＝ＲＦ０）から３ｋΩの範囲内で変更可能（抵抗値ＲＦＥＴの変化量（最大抵抗値／最小抵抗値）が１０倍の例）であり、抵抗値Ｒ１を２００ｋΩ、抵抗値Ｒ２を１００ｋΩ、抵抗値Ｒ３を５ｋΩとした構成のときには、利得Ｇの最小値（抵抗値ＲＦＥＴ＝３００Ωのときの利得Ｇ）は、上記式（６）に基づき、ゼロに近い数値「０．０２８」となり、利得Ｇの最大値（抵抗値ＲＦＥＴ＝３ｋΩのときの利得Ｇ）は、上記式（６）に基づき、数値「０．４９」となる。このため、制御電圧Ｖｃを変化させたときの利得Ｇの変化量は、１７．５（＝０．４９／０．０２８）となる。一方、従来の増幅回路５１において、Ｒｒを５ｋΩとし、ＦＥＴ５４の抵抗値ＲＦＥＴを３００Ωから３ｋΩの範囲内で変更可能としたときには、その利得Ｇの最大値は、（１＋５０００／３００）＝１７．６であり、利得Ｇの最小値は、（１＋５０００／３０００）＝３．５であることから、利得Ｇの変化量は、５（＝１７．６／３．５）となる。したがって、増幅回路１の利得Ｇの変化量は、従来の増幅回路５１の利得Ｇの変化量と比較して十分に大きな値となる。
【００３５】
一方、第２条件と共に第１条件を満たす構成（抵抗値Ｒ１，Ｒ２が１００ｋΩ）のときには、利得Ｇの最小値（抵抗値ＲＦＥＴ＝３００Ωのときの利得Ｇ）は、上記式（６）に基づき、ゼロに極めて近い数値「０．００３」となり、利得Ｇの最大値（抵抗値ＲＦＥＴ＝３ｋΩのときの利得Ｇ）は、上記式（６）に基づき、数値「０．４７」となる。このため、制御電圧Ｖｃを変化させたときの利得Ｇの変化量は、１５６（＝０．４７／０．００３）となる。したがって、第１条件および第２条件を満たす構成の増幅回路１では、利得Ｇの変化量は、従来の増幅回路５１の利得Ｇの変化量と比較して極めて大きな値となる。
【００３６】
なお、各ＦＥＴ６，７として、ｐ型チャネルのＦＥＴを使用しているが、ｎ型チャネルのＦＥＴを使用する構成を採用することもできる。また、各ＦＥＴ６，７として上記のように接合型のＦＥＴを使用した例について上記したが、ゲート接合部の構造が接合型（ジャンクション型）以外の構造のＦＥＴを使用することもできる。
【符号の説明】
【００３７】
１  増幅回路
２  演算増幅器
３，４  入力抵抗
５  抵抗
６，７  ＦＥＴ
Ｇ  利得
ＲＦＥＴ  ドレイン・ソース間の抵抗値
Ｖｃ  制御電圧
Ｖｉ  入力電圧
Ｖｏ  出力電圧
【図１】
2011114420.tif 000003
【図２】
2011114420.tif 000004