(57)【要約】【課題】  ＭＴＪ素子の特性のバラツキによる影響を抑制し、データの書き込み及び読み出しを安定して行うことができるＭＲＡＭメモリセルを提供すること。【解決手段】  本スピン注入型ＭＲＡＭメモリセルＭＣは、第１メモリセルＭＣａ及び第２メモリセルＭＣｂを有する。第１メモリセルＭＣａは、第１磁気トンネル接合素子ＭＴＪａ及び第１選択トランジスタＴｒａを含み、一端が第１信号線ＢＬａに、他端が共通信号線ＳＬに接続され、第１データを記憶する。第２メモリセルＭＣｂは、第２磁気トンネル接合素子ＭＴＪｂ及び第２選択トランジスタＴｒｂを含み、一端が第２信号線ＢＬｂに、他端が共通信号線ＳＬに接続され、第１データと反対の第２データを記憶する。第１メモリセルＭＣａ及び第２メモリセルＭＣｂに相補的にデータを記憶することで、ＭＴＪ素子の特性のバラツキによる影響を抑制し、データの書き込み及び読み出しを安定して行うことができる【選択図】  図２
2011192345.tif 000002
【特許請求の範囲】
【請求項１】
第１磁気トンネル接合素子及び第１選択トランジスタを含み、一端が第１信号線に、他端が共通信号線に接続された第１メモリセルと、
第２磁気トンネル接合素子及び第２選択トランジスタを含み、一端が第２信号線に、他端が前記共通信号線に接続された第２メモリセルと、
を有するスピン注入型ＭＲＡＭメモリセルの書き込み方法であって、
第１期間において、前記第１メモリセルに第１データの書き込みを行い、
前記第１期間に続く第２期間において、前記第２メモリセルに前記第１データと反対の第２データの書き込みを行うことを特徴とするスピン注入型ＭＲＡＭメモリセルの書き込み方法。
【請求項２】
前記第１信号線及び前記第２信号線の電位は、前記第１期間及び前記第２期間を通じてそれぞれ固定の値とし、
前記共通信号線の電位は、前記第１期間と前記第２期間とで異なる値とすることを特徴とする請求項１に記載のスピン注入型ＭＲＡＭメモリセルの書き込み方法。
【請求項３】
前記第１期間及び前記第２期間のうち、反平行化書き込みを行う期間の長さを、平行化書き込みを行う期間の長さより長くすることを特徴とする請求項１または２に記載のスピン注入型ＭＲＡＭメモリセルの書き込み方法。
【請求項４】
前記共通信号線の電位は、前記第１期間における電位を前記第２期間における電位より高くすることを特徴とする請求項２または３に記載のスピン注入型ＭＲＡＭメモリセルの書き込み方法。
【請求項５】
第１磁気トンネル接合素子及び第１選択トランジスタを含み、一端が第１信号線に、他端が共通信号線に接続され、第１データを記憶する第１メモリセルと、
第２磁気トンネル接合素子及び第２選択トランジスタを含み、一端が第２信号線に、他端が前記共通信号線に接続され、前記第１データと反対の第２データを記憶する第２メモリセルと、
を有することを特徴とするスピン注入型ＭＲＡＭメモリセル。
【請求項６】
第１磁気トンネル接合素子及び第１選択トランジスタを含み、一端が第１信号線に、他端が共通信号線に接続され、第１データを記憶する第１メモリセルと、
第２磁気トンネル接合素子及び第２選択トランジスタを含み、一端が第２信号線に、他端が前記共通信号線に接続され、前記第１データと反対の第２データを記憶する第２メモリセルと、
を有するスピン注入型ＭＲＡＭメモリセルの読み出し方法であって、
前記第１信号線及び前記第２信号線に読み出し電流を流し、前記第１信号線及び前記第２信号線の電位を比較することによりデータの読出しを行うことを特徴とするスピン注入型ＭＲＡＭメモリセルの読み出し方法。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピン注入型ＭＲＡＭ（Magnetoresistive Random Access Memory）と、その書き込み方法及び読み出し方法に関する。
【背景技術】
【０００２】
ＭＲＡＭとは、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）素子の磁化状態をデータとして記憶する不揮発性の磁気メモリである。従来から、周囲の配線に流れる電流が生成する磁場の力で、ＭＴＪ素子の磁化状態を変化させることにより、データの書き込みを行う配線電流磁場型ＭＲＡＭが知られている（例えば、非特許文献１を参照）。
【０００３】
また、ＭＴＪ素子に直接電流を流し、電流が作るスピントルクの力でＭＴＪ素子の磁化状態を変化させるスピン注入型ＭＲＡＭが知られている（例えば、非特許文献２を参照）。スピン注入型は、配線電流磁場型に比べ、データ書き込みのための専用の配線が必要ないことや、データ書き込み時の電流を小さくすることができる等の利点がある。スピン注入型ＭＲＡＭでは、１つのＭＴＪ素子と、このＭＴＪ素子を選択するための１つの選択トランジスタを含む１Ｔ−１ＭＴＪ型のメモリセル構成が一般的となっている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Roy Scheuerlein, et al., “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”  2000 ISSCC Paper, TA 7.2 (2000)
【非特許文献２】H. Hosomi, et al., “A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM” IEDM Tech. Dig., p.459, (2005)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スピン注入型ＭＲＡＭでは、メモリセルの微細化に伴い、加工技術の限界によりＭＴＪ素子の特性バラツキが大きくなる傾向にある。ＭＴＪ素子の特性バラツキが大きくなると、メモリセルへのデータの書き込みや、メモリセルからのデータの読み出しが正しく行えない場合がある。
【０００６】
本発明は上記課題に鑑みなされたものであり、ＭＴＪ素子の特性のバラツキによる影響を抑制し、データの書き込み及び読み出しを安定して行うことのできるスピン注入型ＭＲＡＭを提供することを目的とする。また、上記スピン注入型ＭＲＡＭにおけるデータの書き込み方法及び読み出し方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本スピン注入型ＭＲＡＭメモリセルは、第１メモリセル及び第２メモリセルを有する。第１メモリセルは、第１磁気トンネル接合素子及び第１選択トランジスタを含み、一端が第１信号線に、他端が共通信号線に接続され、第１データを記憶する。第２メモリセルは、第２磁気トンネル接合素子及び第２選択トランジスタを含み、一端が第２信号線に、他端が共通信号線に接続され、第１データと反対の第２データを記憶する。
【０００８】
上記スピン注入型ＭＲＡＭメモリセルの書き込み方法では、第１期間において、第１メモリセルに第１データの書き込みを行う。そして、第１期間に続く第２期間において、第２メモリセルに第１のデータと反対の第２データの書き込みを行う。
【０００９】
また、上記スピン注入型ＭＲＡＭメモリセルの読み出し方法では、第１信号線及び第２信号線に読み出し電流を流し、第１信号線及び第２信号線の電位を比較することによりデータの読出しを行う。
【発明の効果】
【００１０】
本スピン注入型ＭＲＡＭメモリセルによれば、第１メモリセル及び第２メモリセルに相補的にデータを記憶することで、ＭＴＪ素子の特性のバラツキによる影響を抑制し、データの書き込み及び読み出しを安定して行うことができる。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）〜（ｂ）は、ＭＲＡＭの動作原理を説明するための図である。
【図２】図２は、実施例１に係るＭＲＡＭの回路図である。
【図３】図３は、実施例１に係るＭＲＡＭのセル構成を示す図である。
【図４】図４は、実施例１に係るＭＲＡＭの書き込み動作を示すフローチャートである。
【図５】図５（ａ）〜（ｄ）は、実施例１に係るＭＲＡＭの書き込み動作を説明するための図である。
【図６】図６は、実施例１に係るＭＲＡＭの読み出し動作を示すフローチャートである。
【図７】図７（ａ）〜（ｂ）は、実施例２に係るＭＲＡＭの書き込み動作を示すタイミングチャートである。
【図８】図８は、ＭＴＪ素子の書き込み特性を示すグラフである。
【図９】図９（ａ）〜（ｂ）は、比較例及び実施例２に係るＭＲＡＭの書き込み動作を示すタイミングチャートである。
【発明を実施するための形態】
【実施例１】
【００１２】
図１（ａ）〜（ｂ）は、スピン注入型ＭＲＡＭの動作原理を説明するための図である。図示するように、データを記憶する磁気トンネル接合素子ＭＴＪは、磁化状態が固定された固定層１０、磁化状態が変更可能な自由層１２、及び固定層１０と自由層１２との間に挟まれたバリア層１４を有する。固定層１０及び自由層１２は共に強磁性体を材料とし、バリア層１４はトンネル磁気抵抗膜を材料とする。
【００１３】
スピン注入型ＭＲＡＭでは、固定層１０及び自由層１２の相対的な磁化方向により定まるＭＴＪ素子の抵抗値により、データを記憶する。自由層１２の磁化方向は、ＭＴＪ素子に電流を流すことにより任意に変化させることができる。
【００１４】
図１（ａ）に示すように、自由層１２から固定層１０の方向に電流Ｉを流した場合、電子ｅは固定層１０から自由層１２の方向へと移動する。電子ｅのスピン方向は、固定層１０を通ることにより固定層１０と同じ方向に揃えられ、固定層１０を通過した電子ｅの持つスピントルクにより、自由層１２の磁化状態が固定層１０と同じになる。このように、固定層１０と自由層１２の磁化方向が同じ状態を「平行状態」と称し、このときＭＴＪ素子は低抵抗状態となる。また、ＭＴＪ素子を平行状態にするための書き込みを「平行化書き込み」と称する。
【００１５】
図１（ｂ）に示すように、固定層１０から自由層１２の方向に電流Ｉを流した場合、電子ｅは自由層１２から固定層１０の方向へと移動する。電子ｅのスピン方向は、固定層１０で反射されることにより固定層１０と反対の方向に揃えられ、固定層１０で反射された電子ｅの持つスピントルクにより、自由層１２の磁化状態が固定層１０と反対になる。このように、固定層１０と自由層１２の磁化方向が反対の状態を「反平行状態」と称し、このときＭＴＪ素子は高抵抗状態となる。また、ＭＴＪ素子を反平行状態にするための書き込みを「反平行化書き込み」と称する。
【００１６】
ＭＴＪ素子からのデータの読み出しは、ＭＴＪ素子に読み出し電流を流すことにより行う。データ読み出しのための電流は、データ書き込みのための電流よりも小さく、自由層１２に磁化反転を生じさせない程度の大きさとする。流れる電流が大きければＭＴＪ素子は「平行状態」であると判定され、小さければＭＴＪ素子は「反平行状態」であると判定される。ＭＴＪ素子の平行状態及び反平行状態のそれぞれに、「０」または「１」の論理値を対応させることより、データの記憶を行うことができる。
【００１７】
図２は、実施例１に係るＭＲＡＭ１００の回路図である。ＭＲＡＭ１００は、アレイ状に配置された複数のスピン注入型ＭＲＡＭメモリセルＭＣ、ビット線駆動回路２０、ソース線駆動回路３０、ワード線駆動回路４０、及びセンスアンプ５０を備える。メモリセルＭＣは、２つのメモリセルＭＣａ及びＭＣｂを有し、互いにペアとなって１ビットのデータを記憶する。メモリセルＭＣａ及びＭＣｂは、それぞれ共通のソース線ＳＬ及びワード線ＷＬに接続されている。また、メモリセルＭＣａはビット線ＢＬａに、メモリセルＭＣｂはビット線ＢＬｂにそれぞれ接続されている。
【００１８】
メモリセルＭＣａは、磁気トンネル接合素子ＭＴＪａ及びこれに接続された選択トランジスタＴｒａを含む。選択トランジスタＴｒａのゲート端子はワード線ＷＬに接続されており、入出力端子（拡散層）の一方はソース線ＳＬに、他方は磁気トンネル接合素子ＭＴＪａに接続されている。磁気トンネル接合素子ＭＴＪａの端子のうち、選択トランジスタＴｒａに接続された側と反対側の端子は、ビット線ＢＬａに接続されている。
【００１９】
メモリセルＭＣｂは、磁気トンネル接合素子ＭＴＪｂ及びこれに接続された選択トランジスタＴｒｂを含む。選択トランジスタＴｒｂのゲート端子はワード線ＷＬに接続されており、入出力端子（拡散層）の一方はソース線ＳＬに、他方は磁気トンネル接合素子ＭＴＪｂに接続されている。磁気トンネル接合素子ＭＴＪｂの端子のうち、選択トランジスタＴｒｂに接続された側と反対側の端子は、ビット線ＢＬｂに接続されている。
【００２０】
ビット線ＢＬａ及びＢＬｂの一端は、ビット線駆動回路２０に接続されている。ビット線駆動回路２０は、ビット線ＢＬａ及びＢＬｂの電位を制御し、メモリセルＭＣへの書き込み電流及び読み出し電流を供給する。ビット線ＢＬａ及びＢＬｂの他端は、センスアンプ５０に接続されている。センスアンプ５０は、ビット線ＢＬａ及びＢＬｂの電位を比較することにより、メモリセルＭＣからのデータの読み出しを行う。
【００２１】
ソース線ＳＬはソース線駆動回路３０に接続され、ワード線ＷＬはワード線駆動回路４０に接続されている。ソース線駆動回路３０はソース線ＳＬの電位を、ワード線駆動回路４０はワード線ＷＬの電位をそれぞれ制御する。
【００２２】
図３は、ＭＲＡＭ１００のセル構成を示す図である。基板（不図示）に近い側から順に、ソース線ＳＬ、ワード線ＷＬ、選択トランジスタＴｒ、磁気トンネル接合素子ＭＴＪ、及びビット線ＢＬが形成されている。また、ソース線ＳＬとワード線ＷＬは互いに平行に配置され、ビット線ＢＬａ及びＢＬｂは、ソース線ＳＬ及びワード線ＷＬと交差する方向に配置されている。
【００２３】
以上のように、実施例１に係るＭＲＡＭ１００のメモリセルＭＣは、２つの選択トランジスタ（Ｔｒａ、Ｔｒｂ）及び２つのＭＴＪ素子（ＭＴＪａ、ＭＴＪｂ）を含む２Ｔ−２ＭＴＪ型のメモリセルである。２つのメモリセル（ＭＣａ、ＭＣｂ）は、ソース線ＳＬ及びワード線ＷＬを共有し、ビット線（ＢＬａ、ＢＬｂ）は各セルに個別に接続されている。以下、ＭＲＡＭ１００のデータ書き込み及びデータ読み出しの方法について説明する。
【００２４】
図４は、ＭＲＡＭ１００の書き込み動作を示すフローチャートである。最初に、ワード線駆動回路４０が、ワード線ＷＬを所定の電位に駆動する（ステップＳ１０）。これにより、メモリセルＭＣ内の選択トランジスタＴｒａ及びＴｒｂがオンになり、磁気トンネル接合素子ＭＴＪａ及びＭＴＪｂが、ソース線ＳＬと電気的に接続される。
【００２５】
次に、ソース線駆動回路３０が、ソース線ＳＬを所定の電位に駆動すると共に、ビット線駆動回路２０が、ビット線ＢＬａ及びＢＬｂをそれぞれ異なる所定の電位に駆動する（ステップＳ１２）。このとき、２つのビット線ＢＬａ及びＢＬｂの一方とソース線ＳＬとの電位差は、磁気トンネル接合素子ＭＴＪに書き込み電流が流れる程度の電位差とする。また、２つのビット線ＢＬａ及びＢＬｂの他方とソース線ＳＬとの電位差は、磁気トンネル接合素子ＭＴＪに書き込み電流が流れない程度の電位差（例えば、同電位）とする。これにより、磁気トンネル接合素子ＭＴＪａ及びＭＴＪｂの一方（すなわち、メモリセルＭＣａ及びＭＣｂの一方）に、データの書き込みが行われる。
【００２６】
次に、ソース線駆動回路３０が、ソース線ＳＬをステップＳ１２で設定した電位とは異なる所定の電位に切り替える（ステップＳ１４）。一方、ビット線ＢＬａ及びＢＬｂの電位は、ステップＳ１２と同じ電位に維持される。このとき、２つのビット線ＢＬａ及びＢＬｂの一方（ステップＳ１２で書き込みが行われなかった方）とソース線ＳＬとの電位差は、磁気トンネル接合素子ＭＴＪに書き込み電流が流れる程度の電位差とする。また、２つのビット線ＢＬａ及びＢＬｂの他方（ステップＳ１２で書き込みが行われた方）とソース線ＳＬとの電位差は、磁気トンネル接合素子ＭＴＪに書き込み電流が流れない程度の電位差（例えば、同電位）とする。これにより、磁気トンネル接合素子ＭＴＪａ及びＭＴＪｂ（すなわち、メモリセルＭＣａ及びＭＣｂ）のうち、ステップＳ１２で書き込みが行われなかった方に、データの書き込みが行われる。このとき書き込まれるデータは、ステップＳ１２で書き込まれたデータとは常に反対となる。
【００２７】
次に、ソース線駆動回路３０が、ソース線ＳＬの駆動を停止すると共に、ビット線駆動回路２０が、ビット線ＢＬａ及びＢＬｂの駆動を停止する（ステップＳ１６）。続いて、ワード線駆動回路４０が、ワード線の駆動を停止する（ステップＳ１８）。以上のステップにより、ＭＲＡＭ１００の書き込み動作が終了する。
【００２８】
図５（ａ）〜（ｄ）は、実施例１に係るＭＲＡＭ１００の書き込み動作を説明するための図である。以下の説明では、データ書き込みステップの前半（ステップＳ１２）を第１期間Ｔ１とし、第１期間Ｔ１に書き込みが行われるメモリセルを第１メモリセルとする。また、第１期間Ｔ１に続くデータ書き込みステップの後半（ステップＳ１４）を第２期間Ｔ２とし、第２期間Ｔ２に書き込みが行われるメモリセルを第２メモリセルとする。実施例１では、第１期間Ｔ１と第２期間Ｔ２の長さは等しい。また、ＭＴＪ素子を低抵抗化する平行化書き込みにより書き込まれるデータを「０」、ＭＴＪ素子を高抵抗化する反平行化書き込みにより書き込まれるデータを「１」とする。
【００２９】
また、第１メモリセルに含まれる磁気トンネル接合素子及び選択トランジスタを、それぞれ第１磁気トンネル接合素子及び第１選択トランジスタとし、第１メモリセルに接続されたビット線を第１ビット線とする。さらに、第２メモリセルに含まれる磁気トンネル接合素子及び選択トランジスタを、それぞれ第２磁気トンネル接合素子及び第２選択トランジスタとし、第２メモリセルに接続されたビット線を第２ビット線とする。
【００３０】
図５（ａ）は、メモリセルＭＣａに「０」を、メモリセルＭＣｂに「１」を書き込む場合のタイミングチャートであり、図５（ｂ）は、その際に流れる電流の向きを示す図である。図５（ａ）に示すように、最初にワード線ＷＬがＨレベルとなり（Ａ）、続いてソース線ＳＬ及びビット線ＢＬａがＨレベルとなる（Ｂ、Ｃ）。このとき、図５（ｂ）に示すように、ソース線ＳＬ及びビット線ＢＬａ間には電流は流れず、ソース線ＳＬからビット線ＢＬｂへと書き込み電流Ｉ１が流れる。これにより、メモリセルＭＣｂに「１」が書き込まれる（反平行化）。
【００３１】
続いて、ソース線ＳＬがＨレベルからＬレベルに切り替わる（Ｄ）。このとき、ソース線ＳＬ及びビット線ＢＬｂ間には電流は流れず、ビット線ＢＬａからソース線ＳＬへと書き込み電流Ｉ２が流れる。これにより、メモリセルＭＣａに「０」が書き込まれる（平行化）。その後、ビット線ＢＬａがＬレベルとなり（Ｅ）、続いてワード線ＷＬがＬレベルとなる（Ｆ）。これにより、データの書き込みが完了する。
【００３２】
図５（ｃ）は、メモリセルＭＣａに「１」を、メモリセルＭＣｂに「０」を書き込む場合のタイミングチャートであり、図５（ｄ）は、その際に流れる電流の向きを示す図である。図５（ｃ）に示すように、最初にワード線ＷＬがＨレベルとなり（Ｇ）、続いてソース線ＳＬ及びビット線ＢＬｂがＨレベルとなる（Ｈ、Ｉ）。このとき、図５（ｄ）に示すように、ソース線ＳＬ及びビット線ＢＬｂ間には電流は流れず、ソース線ＳＬからビット線ＢＬａへと書き込み電流Ｉ３が流れる。これにより、メモリセルＭＣａに「１」が書き込まれる（反平行化）。
【００３３】
続いて、ソース線ＳＬがＨレベルからＬレベルに切り替わる（Ｊ）。このとき、ソース線ＳＬ及びビット線ＢＬａ間には電流は流れず、ビット線ＢＬｂからソース線ＳＬへと書き込み電流Ｉ４が流れる。これにより、メモリセルＭＣｂに「０」が書き込まれる（平行化）。その後、ビット線ＢＬｂがＬレベルとなり（Ｋ）、続いてワード線ＷＬがＬレベルとなる（Ｌ）。これにより、データの書き込みが完了する。
【００３４】
図５（ａ）〜（ｂ）の例では、最初にメモリセルＭＣｂに「１」が書き込まれ、続いてメモリセルＭＣａに「０」が書き込まれた。すなわち、メモリセルＭＣｂが第１メモリセルとして機能し、メモリセルＭＣａが第２メモリセルとして機能した。一方、図５（ｃ）〜（ｄ）の例では、最初にメモリセルＭＣａに「１」が書き込まれ、続いてメモリセルＭＣｂに「０」が書き込まれた。すなわち、メモリセルＭＣａが第１メモリセルとして機能し、メモリセルＭＣｂが第２メモリセルとして機能した。このように、２つのメモリセルＭＣａ及びＭＣｂのうち、どちらが第１メモリセル（第２メモリセル）として機能するかは、場合により異なる。
【００３５】
図６は、ＭＲＡＭ１００の読み出し動作を示すフローチャートである。最初に、ビット線駆動回路２０が、ビット線ＢＬａ及びＢＬｂに読み出し電流を流す（ステップＳ２０）。読み出し電流は、書き込み電流よりも小さく、ＭＴＪ素子の磁化状態を変更させない程度の大きさの定電流である。ここで、メモリセルに記憶されたデータが「０」であれば、ＭＴＪ素子は平行（低抵抗）状態であるため、ビット線の電位は大きく低下する。一方、メモリセルに記憶されたデータが「１」であれば、ＭＴＪ素子は反平行（高抵抗）状態であるため、ビット線の電位の低下度合いは「０」の場合に比べて小さくなる（または、電位はほとんど低下しない）。
【００３６】
次に、センスアンプ５０が、ビット線ＢＬａ及びＢＬｂの電位を比較することにより、メモリセルＭＣに記憶されたデータの読み出しを行う（ステップＳ２２）。例えば、メモリセルＭＣａに「０」が、メモリセルＭＣｂに「１」が書き込まれている場合、ビット線ＢＬｂの電位がＢＬａの電位より高くなる。この状態を、メモリセルＭＣに「０」が記憶されていると定義する。一方、メモリセルＭＣａに「１」が、メモリセルＭＣｂに「０」が書き込まれている場合、ビット線ＢＬａの電位がＢＬｂの電位より高くなる。この状態を、メモリセルＭＣに「１」が記憶されていると定義する。なお、メモリセルＭＣ及び個々のメモリセルＭＣａ及びＭＣｂの抵抗状態と、論理値（「１」「０」）との関係は、任意に定めることが可能であり、本実施例で示したものと逆であってもよい。
【００３７】
以上のように、実施例１に係るＭＲＡＭ１００によれば、第１メモリセルに第１データが記憶され、第２メモリセルに第１データと反対の第２データが記憶されている。従来のスピン注入型メモリセルは１Ｔ−１ＭＴＪ型であり、データ読み出しの際には、ビット線ＢＬの電位を、ＨレベルとＬレベルの間にある参照電位と比較する必要があった。これに対し、実施例１に係るＭＲＡＭ１００のメモリセルは２Ｔ−２ＭＴＪ型であり、ビット線ＢＬａ及びＢＬｂの電位を比較することでデータの読み出しを行うため、従来と比べて２倍近い読み出しマージンを確保することができる。これにより、ＭＴＪ素子の特性のバラツキによる影響を抑制し、データの書き込み及び読み出しを安定して行うことができる。
【００３８】
従来から、配線電流磁場型のＭＲＡＭにおいては、２Ｔ−２ＭＴＪ型のメモリセル構成が知られていた。しかし、ＭＲＡＭ１００のようなスピン注入型ＭＲＡＭは、メモリセルの構成及び動作原理の点において、配線電流磁場型のＭＲＡＭとは全く異なるものである。具体的に、ＭＲＡＭ１００の構成は、メモリセルＭＣａ及びＭＣｂがソース線ＳＬ及びワード線ＷＬを共有し、個別にビット線ＢＬａ及びＢＬｂに接続されており、書き込み専用のワード線は不要である。また、ＭＲＡＭ１００の書き込み方法では、書き込みサイクルのうち第１期間Ｔ１において、第１メモリセルに第１データを書き込み、第１期間に続く第２期間Ｔ２において、第２メモリセルに第１データと反対の第２データを書き込む。
【００３９】
データの書き込みは、ビット線ＢＬａ及びＢＬｂ、並びにソース線ＳＬの電位を相対的に変化させることにより行われる。ここで、個別の信号線であるビット線ＢＬａ及びＢＬｂの電位は、第１期間Ｔ１及び第２期間Ｔ２を通じて固定の値とし、共通の信号線であるソース線ＳＬの電位は、第１期間Ｔ１と第２期間Ｔ２とで異なる値とすることが好ましい。これにより、電位の切り替え回数を少なくし、効率的にデータの書き込みを行うことができる。
【００４０】
実施例１に係るＭＲＡＭ１００では、磁気トンネル接合素子ＭＴＪがビット線ＢＬに接続され、選択トランジスタＴｒがソース線ＳＬに接続されていたが、両者の位置関係は逆であってもよい。ただし、ＭＴＪ素子は熱に弱いため、図３のように選択トランジスタＴｒをソース線ＳＬに近い側（すなわち、基板に近い側）に形成する方が、製造プロセスが容易になる点で有利である。
【実施例２】
【００４１】
実施例２は、書き込みサイクルの前半と後半とで、書き込み時間を異ならせた例である。メモリセルの構成及び書き込み動作のフローチャートは実施例１と同じであるため、詳細な説明を省略する。
【００４２】
図７（ａ）〜（ｂ）は、実施例２に係るＭＲＡＭの書き込み動作を示すタイミングチャートである。図７（ａ）は、メモリセルＭＣａに「０」を、メモリセルＭＣｂに「１」を書き込む場合のタイミングチャートであり、実施例１における図５（ａ）に対応する。図７（ａ）では、メモリセルＭＣｂに「１」が書き込まれる第１期間Ｔ１が、メモリセルＭＣａに「０」が書き込まれる第２期間Ｔ２より長くなっている。その他の動作は図５（ａ）と同じであり、電流の流れる向きも図５（ｂ）と同じである。
【００４３】
図７（ｂ）は、メモリセルＭＣａに「１」を、メモリセルＭＣｂに「０」を書き込む場合のタイミングチャートであり、実施例１における図５（ｃ）に対応する。図７（ｂ）では、メモリセルＭＣａに「１」が書き込まれる第１期間Ｔ１が、メモリセルＭＣｂに「０」が書き込まれる第２期間Ｔ２より長くなっている。その他の動作は図５（ｃ）と同じであり、電流の流れる向きも図５（ｄ）と同じである。
【００４４】
図８は、ＭＴＪ素子の書き込み特性を示すグラフである。横軸は書き込み電圧のパルス幅を示し、縦軸は書き込み電圧の大きさを示す（横軸は対数目盛りとしている）。ＭＴＪ素子は、平行化書き込みを行う場合と、反平行化書き込みを行う場合とで、書き込み電圧に対する特性が異なる。すなわち、絶対値が同じ書き込み電圧（＋ＶＷ、−ＶＷ）を印加した場合、反平行化書き込みにかかる時間ｔ１の方が、平行化書き込みにかかる時間ｔ２よりも長い。
【００４５】
図７（ａ）〜（ｂ）では、「１」を書き込む期間（反平行化書き込みを行う期間）の長さが、「０」を書き込む期間（平行化書き込みを行う期間）の長さよりも長くなっている。これにより、メモリセルＭＣに対し効率的にデータの書き込みを行うことができ、全体としての書き込み時間を短縮することができる。
【００４６】
実施例１〜２に係るＭＲＡＭ１００の書き込み動作（図５、図７）では、共にソース線ＳＬのレベルを第１期間Ｔ１でＨレベル、第２期間Ｔ２でＬレベルとしたが、反対に第１期間Ｔ１でＬレベル、第２期間Ｔ２でＨレベルとしてもよい。しかし、以下に述べる理由により、実施例１〜２の方法を採用する方が好ましい。
【００４７】
図９（ａ）は、比較例に係るＭＲＡＭの書き込み動作を示すタイミングチャートであり、図９（ｂ）は、実施例２に係るＭＲＡＭの書き込み動作を示すタングチャートである。図９（ａ）に示すように、ソース線ＳＬの電位をＬレベルからＨレベルに切り替え、ビット線ＢＬａをＨレベルとする場合、メモリセルＭＣａには第１期間Ｔ１において「０」が書き込まれる。ここで、第２期間Ｔ２の後半でビット線ＢＬａの応答（ＨレベルからＬレベルへの切り替え）が早まると、メモリセルＭＣａに書き込まれた「０」が消去され、代わりに「１」が書き込まれる書き込みエラーが生じる。誤って書き込まれた「１」は、その後の書き込み動作において修正されることがないため、メモリセルＭＣａには誤ったデータが記憶されてしまう。
【００４８】
一方、図９（ｂ）に示すように、ソース線ＳＬの電位をＨレベルからＬレベルに切り替え、ビット線ＢＬａをＨレベルとする場合、メモリセルＭＣａには第２期間Ｔ２において「０」が書き込まれる。ここで、第１期間Ｔ１の前半でビット線ＢＬａの応答（ＬレベルからＨレベルへの切り替え）が遅れると、本来データの書き込みがされないはずの第１期間Ｔ１において、メモリセルＭＣａに「１」が書き込まれる書き込みエラーが生じる。
【００４９】
しかし、図９（ｂ）の場合、第２期間Ｔ２においてソース線ＳＬはＬレベルに、ビット線ＢＬａはＨレベルになり、メモリセルＭＣａには「０」が書き込まれるため、誤って書き込まれた「１」は上書きされる。また、第２期間Ｔ２が終了する際のビット線ＢＬａの応答（ＨレベルからＬレベルへの切り替え）は、多少遅れたり早まったりしても、書き込みデータに影響を及ぼすことはない。
【００５０】
以上のように、図９（ｂ）の構成によれば、ビット線ＢＬ及びソース線ＳＬの応答のずれに起因する書き込みエラーが生じた場合でも、書き込みサイクルの終了時までに、データを上書きにより修正することができる。従って、ソース線ＳＬの電位は、第１期間Ｔ１における電位を第２期間Ｔ２における電位より高くすることが好ましい。
【００５１】
実施例１〜２では、スピン注入型ＭＲＡＭメモリセルを用いてメモリ装置を構成する例について説明したが、本スピン注入型ＭＲＡＭメモリセルは、メモリ装置以外の用途に使用することもできる。例えば、フリップフロップ回路に本スピン注入型ＭＲＡＭメモリセルを用いることで、電圧の状態を不揮発に記憶することや、ロジックＬＳＩの動作の一部を、本スピン注入型ＭＲＡＭメモリセルにより不揮発にすることができる。
【００５２】
実施例１〜２におけるビット線ＢＬａ及びＢＬｂは、第１信号線及び第２信号線に相当する。このうち、第１信号線は、ビット線ＢＬａ及びＢＬｂのうち、第１期間Ｔ１において書き込みが行われるメモリセルに接続されたビット線である。また、第２信号線は、ビット線ＢＬａ及びＢＬｂのうち、第２期間Ｔ２において書き込みが行われるメモリセルに接続されたビット線である。また、実施例１〜２におけるソース線ＳＬは、共通信号線に相当する。
【００５３】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００５４】
１０      自由層
１２      固定層
１４      バリア層
２０      ビット線駆動回路
２２      ソース線駆動回路
４０      ワード線駆動回路
５０      センスアンプ
１００    ＭＲＡＭ
ＭＴＪ    磁気トンネル接合素子
Ｔｒ      選択トランジスタ
ＭＣ      メモリセル
ＢＬ      ビット線
ＳＬ      ソース線
ＷＬ      ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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