(57)【要約】【課題】位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供する。【解決手段】半導体装置のデジタル補償型位相同期回路２００において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器１０４を含む位相同期回路１００と、入力される位相差に応じて電圧制御型発振器１０４の発振ノードの容量を可変に制御するデジタル補償回路２０１とを有する。従来方式の印加電圧によって利得が決定される電圧制御型発振器１０４を、デジタル補償回路２０１の制御信号によって利得を離散的に変化させる。デジタル補償回路２０１は、電圧制御型発振器１０４の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器を含む位相同期回路と、
入力される位相差に応じて前記電圧制御型発振器の発振ノードの容量を可変に制御するデジタル補償回路とを有することを特徴とする半導体装置。
【請求項２】
請求項１において、
前記デジタル補償回路は、前記位相同期回路のアナログ制御部をデジタル等価回路として、少なくとも一つ以上のデジタル位相比較器と少なくとも一つ以上のデジタルフィルタとを具備し、印加電圧で利得が決定される前記電圧制御型発振器の発振ノードに接続された容量を変化させることを特徴とする半導体装置。
【請求項３】
請求項１において、
前記電圧制御型発振器は、ＯＮ／ＯＦＦ切り替え機能を有する複数の容量を発振ノードに具備し、
前記デジタル補償回路は、前記複数の容量を、位相遅れに対して減らし、位相進みに対して増加させ、離散的に利得を変化させることを特徴とする半導体装置。
【請求項４】
請求項２において、
前記デジタル位相比較器は、参照クロックと分周クロックとの入力感度の異なる位相比較ユニットを少なくとも一つ以上並列に接続し、それぞれ異なった感度でＵＰ信号およびＤＯＷＮ信号を出力することを特徴とする半導体装置。
【請求項５】
請求項２において、
前記デジタルフィルタは、前記デジタル位相比較器の出力結果から前記位相同期回路の位相余裕を補償するために、ループ帯域付近で位相進みを発生させるフィルタ形状を具備し、少なくとも１ｂｉｔ以上のデジタル制御信号で、前記電圧制御型発振器の発振ノードに接続される複数の容量のＯＮ／ＯＦＦを決定することを特徴とする半導体装置。
【請求項６】
請求項１において、
前記電圧制御型発振器の発振ノードに接続される複数の容量は、ＭＯＳ容量で形成され、ＭＯＳスイッチでＯＮ／ＯＦＦの切り替えを行うことを特徴とする半導体装置。
【請求項７】
請求項１において、
前記位相同期回路は、さらに、参照クロックと前記電圧制御型発振器の出力信号を分周した分周クロックとの位相差を検出する位相周波数比較器と、前記位相周波数比較器の位相比較結果から電流量を制御するチャージポンプと、前記チャージポンプの電流をチャージ・ディスチャージして前記電圧制御型発振器の電圧を決定するループフィルタとを具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、位相同期回路（ＰＬＬ；Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）などのアナログ回路の一部を、プロセスマイグレーションに利点のあるデジタル回路で置換するデジタル等価技術に適用して有効な技術に関するものである。
【背景技術】
【０００２】
大規模な情報通信機器用ＬＳＩやモバイル通信機器用ＬＳＩにおいては、低電力化・面積縮小が重要な課題である。解決策の１つとしてプロセスの微細化があり、低電圧動作の点でも有利である。しかしながら、アナログ回路にとってダイナミックレンジやばらつき等の特性面で設計条件が厳しくなる。そこで、プロセスの微細化に有利なデジタル回路をアナログ回路の等価回路として用いる。デジタル等価回路は、面積縮小による素子ばらつきや低電圧動作によるダイナミックレンジの減少などのアナログ回路の性能劣化を補償（デジタルアシスト）するものである。
【０００３】
例えば、特許文献１や特許文献２の制御方式では、位相同期回路のループ内に回路を追加して、電圧制御型発振器に入力される制御電圧を制御して、所望の特性を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０４−２７３６１８号公報
【特許文献２】特開２００６−３３２９１５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図１に示すように、従来方式の位相同期回路１００は、参照クロック（ＲＥＦＣＬＫ；Ｒｅｆｅｒｅｎｃｅ  Ｃｌｏｃｋ）とフィードバッククロック（ＦＢＣＬＫ；Ｆｅｅｄｂａｃｋ  Ｃｌｏｃｋ）の位相差を検出する位相周波数比較器１０１（ＰＦＣ；Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｍｐａｒａｔｏｒ）、位相差に応じた電流を注入するチャージポンプ１０２（ＣＰ；Ｃｈａｒｇｅ  Ｐｕｍｐ）、注入された電流を電圧に変換し、位相同期回路１００のカットオフ周波数を決定するループフィルタ１０３（ＬＦ：Ｌｏｏｐ  Ｆｉｌｔｅｒ）、印加電圧に応じて発振周波数を制御する電圧制御型発振器１０４（ＶＣＯ；Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）、周波数を分周して位相周波数比較器１０１にフィードバッククロックとして返す分周器１０５（ＤＩＶ；Ｄｉｖｉｄｅｒ）で構成される。
【０００６】
位相同期回路１００のジッタ特性を維持するために、電圧制御型発振器１０４などに用いられる電流源やループフィルタ１０３の容量を大面積としている。
【０００７】
また、ループフィルタ１０３は、安定発振の因子である位相余裕を確保するために大面積となり、位相同期回路１００全体を占める面積の割合が大きい。ループフィルタ１０３を小型化すると、位相遅れが顕著に生じ、位相同期回路１００の安定発振に必要な位相余裕が減少する。
【０００８】
また、特許文献１や特許文献２の制御方式では、電圧制御型発振器のループフィルタで決定される制御電圧に電圧加算を行っているが、高速な追従には不向きである。
【０００９】
そこで、本発明は、このような問題点を解決し、その代表的な目的は、位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、代表的なものの概要は、半導体装置において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器を含む位相同期回路と、入力される位相差に応じて電圧制御型発振器の発振ノードの容量を可変に制御するデジタル補償回路とを有することを特徴とする。
【００１３】
具体的には、従来方式の印加電圧によって利得が決定される電圧制御型発振器を、デジタル補償回路の制御信号によって利得を離散的に変化させる。デジタル補償回路は、電圧制御型発振器の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
すなわち、代表的なものによって得られる効果は、位相同期回路のアナログ回路の一部に、プロセスマイグレーションに利点のあるデジタル補償回路を適用することで、位相同期回路の面積を低減しつつ特性を保持して、最適な位相余裕を確保することができる。
【図面の簡単な説明】
【００１６】
【図１】従来技術の半導体装置において、位相同期回路を説明するブロック図である。
【図２】本発明の一実施の形態による半導体装置において、デジタル補償型位相同期回路の構成を示すブロック図である。
【図３】本発明の一実施の形態による半導体装置において、電圧制御型発振器の構成を示すブロック図である。
【図４】本発明の一実施の形態による半導体装置において、差動アンプを説明するブロック図である。
【図５】本発明の一実施の形態による半導体装置において、電圧制御型発振器の構成を示すブロック図である。
【図６】本発明の一実施の形態による半導体装置において、ＭＯＳ容量アレイの構成を説明するブロック図である。
【図７】本発明の一実施の形態による半導体装置において、ＭＯＳ容量アレイの別の構成を説明するブロック図である。
【図８】本発明の一実施の形態による半導体装置において、デジタル補償回路の構成を説明するブロック図である。
【図９】本発明の一実施の形態による半導体装置において、デジタル位相比較器の構成を説明するブロック図である。
【図１０】本発明の一実施の形態による半導体装置において、デジタル位相比較器の１つのユニット構成を説明するブロック図である。
【図１１】本発明の一実施の形態による半導体装置において、電圧制御型発振器の周波数変化を説明する概念図である。
【図１２】本発明の一実施の形態による半導体装置において、ＭＯＳ容量アレイによる周波数変化を説明する概念図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
図２は、本発明の一実施の形態による半導体装置において、位相同期回路の構成を示すブロック図である。図２に示すように、本実施の形態におけるデジタル補償型位相同期回路２００は、図１に示した従来方式の位相同期回路１００の電圧制御型発振器１０４に、デジタル補償回路２０１（Ｄｉｇｉｔａｌ  ｃｏｍｐｅｎｓａｔｉｏｎ  ｃｉｒｃｕｉｔ）を接続する。デジタル補償回路２０１は、電圧制御型発振器１０４の発振ノードに接続された負荷の増減を決定し、発振周波数を離散的に制御する位相同期回路１００の等価回路として機能の一部を担う。デジタル補償回路２０１は、アナログ回路の等価回路として位相同期回路１００に適用することで面積低減、低消費電力を実現できる。例えば、図１に示した位相同期回路１００のチャージポンプ１０２、ループフィルタ１０３、電圧制御型発振器１０４の等価回路として一部の機能をデジタル補償回路２０１で担うことが可能である。
【００１９】
通常の引き込み過程は位相同期回路１００で行い、位相ロック後にデジタル補償回路２０１は、電圧制御型発振器１０４に接続された負荷の活性化数を、位相遅れに対して増加し、位相進みに対して減らすことで最適な位相余裕を確保するように動的に動作する。
【００２０】
本実施の形態の方式では、小型化したループフィルタ１０３に対し位相補償を行う。電圧制御型発振器１０４は、位相周波数比較器１０１で検出した位相差分が僅かなとき（デジタル補償回路２０１の感度以下）はアナログ制御電圧（Ａｎａｌｏｇ  ｃｏｎｔｒｏｌｌｅｄ  Ｖｏｌｔａｇｅ）によって高精度追従し、位相差分が大きいときはデジタル補償回路２０１の離散的な信号処理による高速な追従とアナログ制御による高精度追従を合わせた動作を行う。
【００２１】
デジタル補償回路２０１に位相を変調する機能を持った等価回路を具備することで、ループフィルタ１０３の小型化が可能となる。また、デジタル補償回路２０１に用いられる演算回路はデジタル回路で構成されるので、プロセスマイグレーションの利点を活かすことができる。
【００２２】
このように、スケールメリットを活かしたデジタル補償回路２０１は、機能の一部を担う等価回路としてアナログ回路全般に適用できる。図２に示した本実施の形態のように、位相同期回路１００にデジタル補償回路２０１を並列に接続することで、面積縮小、低消費電力化した位相同期回路１００の特性保持を実現できる。
【００２３】
本実施の形態において、位相同期回路１００は、参照クロック（ＲＥＦＣＬＫ）とフィードバッククロック（ＦＢＣＬＫ）の位相差を最小にするように電圧制御型発振器１０４の発振を維持し、デジタル補償回路２０１によって最適な位相余裕が得られるように電圧制御型発振器１０４の周波数変調を離散的に行う。
【００２４】
図３は、電圧制御型発振器の構成を示すブロック図である。図４は、差動アンプを説明するブロック図である。図３に示すように、電圧制御型発振器１０４は、差動アンプ３００を多数段接続したリングオシレータで構成される。図４に示すように、差動アンプ３００は、差動アンプ３００の電流源にアナログ制御電圧（Ａｎａｌｏｇ  ｃｏｎｔｒｏｌｌｅｄ  Ｖｏｌｔａｇｅ）を印加することで発振周波数を決定する。
【００２５】
図５は、電圧制御型発振器の構成を示すブロック図である。図６、図７は、ＭＯＳ容量アレイの構成を説明するブロック図である。本実施の形態のデジタル補償回路２０１は、アナログ制御電圧（Ａｎａｌｏｇ  ｃｏｎｔｒｏｌｌｅｄ  Ｖｏｌｔａｇｅ）で決定される発振周波数を、デジタル制御信号（Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｓｉｇｎａｌ）で変調する。図５に示すような複数のスイッチ及び容量から成るＭＯＳ容量アレイ５００を電圧制御型発振器１０４の発振ノードに複数接続し、デジタル制御信号（Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｓｉｇｎａｌ）でＭＯＳ容量アレイ５００内のスイッチをＯＮ／ＯＦＦすることで実現する。本実施の形態において、これらのＭＯＳ容量アレイ５００は、ＧＨｚオーダーの周波数を微小に変化させることが可能であり、小型化にメリットのあるＭＯＳ容量をアレイ状に複数ｂｉｔ接続したＭＯＳ容量アレイ５００を形成する。
【００２６】
具体例とし、ＭＯＳ容量アレイ５００は、図６に示すように、デジタル制御信号で制御されるＭＯＳスイッチと、ＭＯＳから成る容量から構成される。あるいは、図７に示すように、デジタル制御信号で制御されるＭＯＳから成る容量から構成される。
【００２７】
図８は、デジタル補償回路の構成を説明するブロック図である。図８に示すように、デジタル補償回路２０１は、デジタル位相比較器８００（ＤＰＤ；Ｄｉｇｉｔａｌ  Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）と、位相比較結果を演算するデジタルフィルタ８０１（ＤＦ；Ｄｉｇｉｔａｌ  Ｆｉｌｔｅｒ）で構成される。
【００２８】
図９は、デジタル位相比較器の構成を説明するブロック図である。図１０は、デジタル位相比較器の１つのユニット構成を説明するブロック図である。図９に示すように、デジタル位相比較器８００は、ＵＰ信号とＤＯＷＮ信号の検出感度を変えた位相比較ユニット９００を並列に複数接続したもので構成される。
【００２９】
具体例として、位相比較ユニット９００は、図１０に示すように、２系統の可変容量及びフリップフロップから成り、参照クロック（ＲＥＦＣＬＫ）とフィードバッククロック（ＦＢＣＬＫ）の位相を比較し、位相遅れに対してＵＰ信号、位相進みに対してＤＯＷＮ信号が出力されるように構成される。この位相比較ユニット９００の参照クロック（ＲＥＦＣＬＫ）とフィードバッククロック（ＦＢＣＬＫ）の入力に検出感度調整用の可変容量が接続される。例えば、フィードバッククロック（ＦＢＣＬＫ）側の可変容量の負荷を大きくすることで、ＵＰ信号の感度が大きくなる。
【００３０】
本実施の形態のループフィルタ１０３は、２次ローパスフィルタで形成され、位相余裕の確保、ジッタ低減等の要求から大面積となる。ループフィルタ１０３の面積低減によって、減少した位相余裕を確保するために、デジタル補償回路２００を付加した。
【００３１】
本実施の形態では、位相余裕を確保するために、デジタルフィルタ８０１を１次ハイパスフィルタで形成した。位相同期回路１００のループ帯域以上のデジタル補償回路２０１からの変調は高周波ノイズとしてジッタを劣化させる可能性がある。しかし、電圧制御型発振器１０４には変調に対する積分機能を有するため、変調される高周波成分は周波数の１次関数で減衰する。したがって、低周波数側でハイパス特性、高周波数側でユニティゲインに漸近するフィルタ形状とした。さらに、１次ハイパスフィルタは＋９０°の位相進みを有するので位相余裕を補償する効果がある。
【００３２】
デジタルフィルタ８０１は、演算結果から電圧制御型発振器１０４に接続されるＭＯＳ容量アレイ５００の容量の活性化数を制御する。
【００３３】
電圧制御型発振器１０４は、差動アンプ３００の電流源にアナログ制御信号を印加することで発振を維持している。この発振にデジタル補償回路２０１からのデジタル制御信号（デジタルフィルタ８０１の演算結果）でＭＯＳ容量アレイ５００の活性化数を変化させることで周波数変調を行う。ＭＯＳ容量アレイ５００は面積占有率の少ないＭＯＳ容量を複数接続し、複数ｂｉｔのデジタル制御信号で、位相遅れに対してＭＯＳ容量の活性化数を減らし、位相進みに対してＭＯＳ容量の活性化数を増加させ、周波数を離散的に変調する。つまり、アナログ制御電圧（Ａｎａｌｏｇ  ｃｏｎｔｒｏｌｌｅｄ  Ｖｏｌｔａｇｅ）−発振周波数特性で決定される連続的な利得に対して、デジタル補償回路２０１からの制御信号（Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｓｉｇｎａｌ）で離散的に利得を変化させる。
【００３４】
デジタル位相比較器８００の検出した位相差の演算結果に応じて、ＭＯＳ容量アレイ５００の容量数をデジタル制御信号で高速にＯＮ／ＯＦＦさせることで、アナログの制御電圧で決定される電圧制御型発振器１０４の利得を変調し、高速追従（位相余裕の確保）を実現する。
【００３５】
図１１は、電圧制御型発振器の周波数変化を説明する概念図である。本実施の形態におけるアナログ制御電圧（Ａｎａｌｏｇ  ｃｏｎｔｒｏｌｌｅｄ  Ｖｏｌｔａｇｅ）とデジタル制御信号（Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｓｉｇｎａｌ）による周波数変調の動作を図１１に示す。
【００３６】
位相周波数比較器１０１において位相差が検出されると、出力されたＵＰ信号またはＤＯＷＮ信号によってチャージポンプ１０２からループフィルタ１０３へチャージまたはディスチャージされ、アナログ制御電圧（Ａｎａｌｏｇ  ｃｏｎｔｒｏｌｌｅｄ  Ｖｏｌｔａｇｅ）が決定される。電圧制御型発振器１０４は、アナログ制御電圧（Ａｎａｌｏｇ  ｃｏｎｔｒｏｌｌｅｄ  Ｖｏｌｔａｇｅ）の値に応じて発振周波数を制御する。このとき、図１１中の（１）Ａｎａｌｏｇ  ｃｏｎｔｒｏｌの線に沿って連続的に高精度な追従を行う。
【００３７】
位相周波数比較器１０１と異なる検出感度のデジタル位相比較器８００によって検出された位相差分はデジタルフィルタ８０１で位相情報を持ったデジタル制御信号（Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｓｉｇｎａｌ）となる。デジタル制御信号（Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｓｉｇｎａｌ）は、ＭＯＳ容量アレイ５００におけるＭＯＳ容量の活性化数を決定する。ＭＯＳ容量の活性化数の増減に応じて図１１中の（２）Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌに沿って、周波数を離散的に変調する。
【００３８】
図１２は、ＭＯＳ容量アレイによる周波数変化を説明する概念図である。本実施の形態に基づいたデジタル制御信号（Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｓｉｇｎａｌ）による離散的な周波数の変化を図１２に示す。本実施の形態のＭＯＳ容量アレイ５００は、８個のＭＯＳ容量で構成され、デジタル補償回路２０１から８ｂｉｔのデジタル制御信号（Ｄｉｇｉｔａｌ  ｃｏｎｔｒｏｌｌｅｄ  ｓｉｇｎａｌ）を受ける。４個（ｄｅｆａｕｌｔ）の容量負荷を基準に、位相遅れに対してＭＯＳ容量の負荷を３，２，１，０と減らし、位相進みに対してＭＯＳ容量の負荷を５，６，７と増加させる。
【００３９】
デジタル補償型位相同期回路２００は、位相同期回路１００が自立的に求めたＵＰ／ＤＯＷＮ信号とデジタル補償回路２０１が自立的に求めたＵＰ／ＤＯＷＮ信号の感度の異なる２つの信号を演算し、電圧制御型発振器１０４を動的に制御する。これは、フィードバックディレイや環境変動などの外因による位相余裕の減少を防ぎ、安定発振を維持するのに有効な手段である。
【００４０】
本実施の形態では、電圧制御型発振器１０４の周波数をＭＯＳ容量で変化させたが、トランジスタの駆動力を変化させるなど、動的に所望の周波数変調が可能であれば上記の方式に限るものではない。
【００４１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４２】
本発明の半導体装置は、位相同期回路などのアナログ回路の一部を、プロセスマイグレーションに利点のあるデジタル回路で置換するデジタル等価技術に利用可能である。
【符号の説明】
【００４３】
１００…位相同期回路、１０１…位相周波数比較器、１０２…チャージポンプ、１０３…ループフィルタ、１０４…電圧制御型発振器、１０５…分周器、
２００…デジタル補償型位相同期回路、２０１…デジタル補償回路、３００…差動アンプ、５００…ＭＯＳ容量アレイ、８００…デジタル位相比較器、８０１…デジタルフィルタ、９００…位相比較ユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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