(57)【要約】【課題】高分解能のＡＤ変換結果を短時間で得ることを可能とするΔΣＡＤ変換器を実現する。【解決手段】アナログ入力信号とフィードバック回路のＤＡ変換器の出力信号との差を積分する積分器と、この積分器の積分結果を入力するコンパレータと、このコンパレータの出力をカウントしたデジタル出力信号を前記ＤＡ変換器に入力するカウンタとを具備するΔΣＡＤ変換器において、  前記フィードバック回路に設けた多ビットＤＡ変換器と、この多ビットＤＡ変換器の多ビット入力をコントロールし、逐次比較型ＡＤ変換器またはΔΣＡＤ変換器として動作させる制御ロジックとを備え、  前記制御ロジックは、前記多ビット入力の上位所定ビットを逐次比較型ＡＤ変換動作で決定し、下位所定ビットをΔΣＡＤ変換動作により決定することを特徴とするΔΣＡＤ変換器。を備える。【選択図】図１
2011114540.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号とフィードバック回路のＤＡ変換器の出力信号との差を積分する積分器と、この積分器の積分結果を入力するコンパレータと、このコンパレータの出力をカウントしたデジタル出力信号を前記ＤＡ変換器に入力するカウンタとを具備するΔΣＡＤ変換器において、
前記フィードバック回路に設けた多ビットＤＡ変換器と、この多ビットＤＡ変換器の多ビット入力をコントロールし、逐次比較型ＡＤ変換器またはΔΣＡＤ変換器として動作させる制御ロジックとを備え、
前記制御ロジックは、前記多ビット入力の上位所定ビットを逐次比較型ＡＤ変換動作で決定し、下位所定ビットをΔΣＡＤ変換動作により決定することを特徴とするΔΣＡＤ変換器。
【請求項２】
前記積分器及び前記カウンタは、所定の測定サイクルで与えられるリセット信号によりリセットされ、前記カウンタにはクロック信号が与えられることを特徴とする請求項１に記載のΔΣＡＤ変換器。
【請求項３】
前記制御ロジックは、前記カウンタのデジタル出力信号、前記リセット信号、前記クロック信号に基づいて前記多ビットＤＡ変換器の多ビット入力をコントロールするための制御信号を生成することを特徴とする請求項１または２に記載のΔΣＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号とフィードバック回路のＤＡ変換器の出力信号との差を積分する積分器と、この積分器の積分結果を入力するコンパレータと、このコンパレータの出力をカウントしたデジタル出力信号を前記ＤＡ変換器に入力するカウンタとを具備するΔΣＡＤ変換器、特に直流または低周波の測定に用いられるIncremental型のΔΣＡＤ変換器型に関するものである。
【背景技術】
【０００２】
Incremental型のΔΣＡＤ変換器については、非特許文献１に詳細な技術開示がある。Incremental型のΔΣＡＤ変換器は、ΔΣ型ＡＤ変換器の中でも、低周波、特に直流測定に用いられる。
【０００３】
図４は、従来のΔΣＡＤ変換器の構成例を示す機能ブロック図であり、減算器１０、積分器２０、コンパレータ３０、１ｂｉｔＤＡ変換器５０をもって、１次のΔΣ変調器を構成している。実際のΔΣ変調器は１次とは限らないが、簡単のため、1次のΔΣ変調器で以降の説明を行う。
【０００４】
減算器１０は、アナログ入力ＶＩＮからフィードバック信号Ｖｄａｃを減算し、その偏差Ｖｓを出力する。積分器２０は、減算器１０の出力Ｖｓを積分し、その積分結果Ｖｉｎｔを出力する。また、リセット信号ＲＳＴが入力されると、積分値Ｖｉｎｔはリセットされる。
【０００５】
１ビットのＡＤ変換器として解釈できるコンパレータ３０は、積分器２０の積分値出力Ｖｉｎｔを入力とし、０Ｖと比較して大きいか小さいかを判定し、比較結果Ｖｃｏｍｐを出力する。
【０００６】
カウンタ４０は、コンパレータ３０の比較結果出力Ｖｃｏｍｐをカウントするアップダウンカウンタである。例えば、ＶｃｏｍｐがＨｉレベルならばカウント値を＋１し、ＶｃｏｍｐがＬｏレベルならばカウント値を−１する。
【０００７】
１ｂｉｔＤＡ変換器５０は、コンパレータ３０の比較結果出力Ｖｃｏｍｐを入力とし、＋Ｖｒｅｆ／―Ｖｒｅｆのアナログ電圧Ｖｄａｃを出力する。このアナログ電圧をＶｄａｃは、減算器１０を介してアナログ入力ＶＩＮへフィードバックされる。
【０００８】
このような構成による動作を説明する。ＡＤ変換開始に先立ち、まずリセット信号ＲＳＴにより、カウンタ４０および積分器２０をリセットする。所定の測定サイクルで定期的にリセットする動作が通常のΔΣ型ＡＤ変換器とは異なる。
【０００９】
コンパレータ３０の比較結果出力Ｖｃｏｍｐは、アナログ入力ＶＩＮをΔΣ変調した結果であるから、ＶｃｏｍｐのＨｉレベルの割合は、アナログ入力電圧ＶＩＮに比例した値となる。
【００１０】
従って、２^Ｍ（２のＭ乗）サイクル分のコンパレータ３０の比較結果出力ＶｃｏｍｐのＨｉレベル（またはＬｏレベル）をカウンタ４０カウントすれば、Ｍビット分解能のＡＤ変換結果を得ることができる。
【先行技術文献】
【特許文献】
【００１１】
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-22,NO.2,APRIL 1987          A 16-bit Low-Voltage CMOS A/D Converter
【発明の概要】
【発明が解決しようとする課題】
【００１２】
従来構成のΔΣＡＤ変換器は、高分解能のＡＤ変換を可能とするが、所定ビットの分解能のＡＤ変換結果を得るのに掛かる時間が長い、という問題がある。即ち、Ｍビット分解能のＡＤ変換結果を１つ得るためには、動作クロックにして２＾Ｍのクロック数が必要となる。
【００１３】
本発明の目的は、高分解能のＡＤ変換結果を短時間で得ることを可能とするΔΣＡＤ変換器を実現することにある。
【課題を解決するための手段】
【００１４】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）アナログ入力信号とフィードバック回路のＤＡ変換器の出力信号との差を積分する積分器と、この積分器の積分結果を入力するコンパレータと、このコンパレータの出力をカウントしたデジタル出力信号を前記ＤＡ変換器に入力するカウンタとを具備するΔΣＡＤ変換器において、
前記フィードバック回路に設けた多ビットＤＡ変換器と、この多ビットＤＡ変換器の多ビット入力をコントロールし、逐次比較型ＡＤ変換器またはΔΣＡＤ変換器として動作させる制御ロジックとを備え、
前記制御ロジックは、前記多ビット入力の上位所定ビットを逐次比較型ＡＤ変換動作で決定し、下位所定ビットをΔΣＡＤ変換動作により決定することを特徴とするΔΣＡＤ変換器。
【００１５】
（２）前記積分器及び前記カウンタは、所定の測定サイクルで与えられるリセット信号によりリセットされ、前記カウンタにはクロック信号が与えられることを特徴とする（１）に記載のΔΣＡＤ変換器。
【００１６】
（３）前記制御ロジックは、前記カウンタのデジタル出力信号、前記リセット信号、前記クロック信号に基づいて前記多ビットＤＡ変換器の多ビット入力をコントロールするための制御信号を生成することを特徴とする（１）または（２）に記載のΔΣＡＤ変換器。
【発明の効果】
【００１７】
本発明によれば、次のような効果を期待することができる。
（１）ＡＤ変換の上位ビットを逐次比較型ＡＤ変換動作で決定し、下位ビットをΔΣ型ＡＤ変換動作で決定することにより、１回のＡＤ変換に必要な動作クロック数を少なくすることで、高分解能を維持して短時間でＡＤ変換結果を出力させることができる。
【００１８】
（２）本発明は、ＮｂｉｔＤＡ変換器及び制御ロジックが回路構成要素として追加されるものの、カウンタのサイズは従来構成よりも小さくなる。従って、回路面積および動作１クロックあたりの消費エネルギーの点では、従来構成と同レベルを期待することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明を適用したΔΣＡＤ変換器の一実施例を示す機能ブロック図である。
【図２】制御ロジックの構成例を示す機能ブロック図である。
【図３】逐次比較動作とΔΣ動作を説明するタイムチャートである。
【図４】従来のΔΣＡＤ変換器の構成例を示す機能ブロック図である。
【発明を実施するための形態】
【００２０】
以下本発明を、図面を用いて詳細に説明する。図１は、本発明を適用したΔΣＡＤ変換器の一実施例を示す機能ブロック図である。図４で説明した構成と同一要素には同一符号を付して説明を省略する。
【００２１】
図１において、図４に示した従来構成のΔΣＡＤ変換器に対する本発明の特徴部は、フィードバック回路におけるＮｂｉｔＤＡ変換器１００及びこのＮｂｉｔＤＡ変換器１００の入力を制御するための制御ロジック２００の構成にある。
【００２２】
図２は、制御ロジック２００の構成例を示す機能ブロック図である。ＮｂｉｔＤＡ変換器１００の入力を、最上位ビット（ＭＳＢ）より最下位ビット（ＬＳＢ）までを、Ｄ［Ｎ］，Ｄ［Ｎ−１］…Ｄ［２］，Ｄ［１］で示す。
【００２３】
逐次比較動作で制御される入力Ｄ［Ｎ］〜Ｄ［Ｎ−１］に対しては、制御ロジック２００側より夫々ラッチ２０１及びマルチプレクサ２０２を介して制御信号が与えられる。ΔΣＡＤ変換動作で制御される最下位ビットＤ［１］は、従来構成と同様にコンパレータ３０からの比較結果出力Ｖｃｏｍｐのみが入力される。
【００２４】
制御ロジック２００は、制御信号生成手段２０３を備え、クロックＣＬＫに基づいて、入力Ｄ［Ｎ］〜Ｄ［Ｎ−１］の夫々に設けられたラッチ２０１及びマルチプレクサ２０２に対して制御信号Φ１，Φ２，…ΦＮ−１を生成して出力する。
【００２５】
図３は、逐次比較動作とΔΣ動作を説明するタイムチャートである。測定サイクルＴの前半Ｔ１は逐次比較ＡＤ変換動作、後半Ｔ２はΔΣＡＤ変換動作を行う。制御信号生成手段２０３は、前半Ｔ１では、リセットＲＳＴとクロックＣＬＫに基づいて、制御信号Φ１，Φ２，…ΦＮ−１を生成する。
【００２６】
測定開始のリセットＲＳＴのＨｉ→Ｌｏのタイミングｔ０からカウントされるクロックＣＬＫの数α＝４毎のタイミングｔ１，ｔ２，…ｔｎ−１毎に生成されるリセットＲＳＴのＬｏ→Ｈｉのタイミングで、Ｈｉ→Ｌｏに変化する制御信号Φ１，Φ２，…ΦＮ−１を生成して出力する。
【００２７】
制御信号生成手段２０３で生成された制御信号Φ１，Φ２，…ΦＮ−１は、ＮｂｉｔＤＡ変換器１００の入力Ｄ［Ｎ］〜Ｄ［Ｎ−１］の夫々に設けられたラッチ２０１及びマルチプレクサ２０２に出力される。
【００２８】
各ラッチ２０１には、制御信号Φ１，Φ２，…ΦＮ−１及びカウンタ４０の出力ＤＯＵＴが共通に入力される。各マルチプレクサ２０２には、各ラッチの出力及びコンパレータ３０からの比較結果出力Ｖｃｏｍｐが共通に入力される。各マルチプレクサ２０２の出力が、ＮｂｉｔＤＡ変換器１００の入力Ｄ［Ｎ］，Ｄ［Ｎ−１］，…Ｄ［２］に入力される。
【００２９】
各ラッチ２０１は、制御信号Φ１，Φ２，…ΦＮ−１がＨｉ→Ｌｏのとき、ＤＯＵＴ出力をラッチする。即ち、カウント値ＤＯＵＴが正のときＨｉに、負のときにＬｏにラッチし、ラッチした値をマルチプレクサ２０２のＢ端子に出力する。
【００３０】
マルチプレクサ２０２のＡ端子にはコンパレータ３０からの比較結果出力Ｖｃｏｍｐが共通に入力されている。各マルチプレクサ２０２は、制御信号Φ１，Φ２，…ΦＮ−１がＨｉのときにコンパレータ出力Ｖｃｏｍｐを選択し、制御信号Φ１，Φ２，…ΦＮ−１がＬｏのときにＢ端子に与えられている各ラッチ２０１のラッチ出力を選択する。
【００３１】
次に動作を説明する。測定サイクル開始直前のタイミングｔ０でリセットし、測定を開始する。コンパレータ出力Ｖｃｏｍｐに応じて、ＮｂｉｔＤＡ変換器１００の入力Ｄ［Ｎ］，Ｄ［Ｎ−１］，…Ｄ［２］，Ｄ［１］がトグルする。
【００３２】
測定開始後、数クロック(例えば、クロック数α＝４)後に、制御信号Φ１をＨｉ→Ｌｏに変化させる。これにより、カウンタ出力ＤＯＵＴの正負に応じて、ＮｂｉｔＤＡ変換器１００の入力Ｄ［Ｎ］（ＭＳＢ）が固定される。
【００３３】
再び、数クロック(クロック数α＝４)後に制御入力Φ２をＨｉ→Ｌｏに変化させる。これにより、カウンタ出力ＤＯＵＴの正負に応じて、ＮｂｉｔＤＡ変換器１００の入力Ｄ［Ｎ−１］が固定される。
【００３４】
同様の動作により、ＮｂｉｔＤＡ変換器１００の入力をＭＳＢから順にＤ［２］まで固定していく。Ｄ［Ｎ］〜Ｄ［２］が固定された時点で、Ｄ［Ｎ］〜Ｄ［２］が上位Ｎ−１ビットのＡＤ変換結果となる。ここまでの動作は、Ｎ−１ビットの逐次比較ＡＤ変換動作と等価である。
【００３５】
その後、ＮｂｉｔＤＡ変換器１００のＬＳＢ入力Ｄ［１］が、コンパレータ出力Ｖｃｏｍｐに応じてトグルする。つまり、ＮｂｉｔＤＡ変換器１００のＬＳＢ出力（±Vref/2^(N-1)）のみを１ｂｉｔＤＡＣとして使用する。ここからの動作は、従来のIncremental型のΔΣＡＤ変換と同じ動作となる。
【００３６】
即ち、アナログ入力ＶＩＮから、ＮｂｉｔＤＡ変換器１００の上位Ｎ−１ビット分の出力（固定値）を差し引き、残る残差をIncremental型のΔΣ方式でＡＤ変換する。これにより、上位Ｎ−１ビットより下位のＡＤ変換結果を得ることができる。
【００３７】
本発明によれば、同じ分解能を得るために必要な動作クロック数が従来構成よりも少なくすることができる。逐次比較による分解能をＮビット、ΔΣ変換による分解能をｍビットとしたとき、分解能Ｍ（Ｍ＝Ｎ＋ｍ）ビットのＡＤ変換結果を得るために必要な動作クロック数ｎＣＬＫは、従来構成では、ｎＣＬＫ＝２＾Ｍを必要とするが、本発明ではｎＣＬＫ＝α・（Ｎ−１）＋２＾（ｍ＋１）で済む（ここで、αは４以上の整数である）。
【００３８】
本発明では、ＮｂｉｔＤＡ変換器１００及び制御ロジック２００が回路構成要素として追加されるものの、カウンタ３０のサイズは従来構成よりも小さくなる。従って、本発明では、回路面積および動作１クロックあたりの消費エネルギーの点では、従来構成と同レベルを期待できる。即ち、カウンタ３０のサイズは、従来構成ではＮ＋ｍビットであるが、本発明ではｍ＋１ビットで済む。
【００３９】
以上より、本発明によれば、
（１）同じ動作スピード（測定サイクル）でかつ同じ分解能において、従来構成よりも低消費電力を実現できる。
（２）同じ動作スピード（測定サイクル）でかつ同じ消費電力において、従来構成よりも高分解能を実現できる。
（３）同じ分解能でかつ同じ消費電力において、従来構成よりも動作スピード（測定サイクル）を速くすることができる。
【００４０】
例えば、Ｍ＝２４ビットを実現する場合に、Ｎ＝１２，ｍ＝１２とすると、クロック数ｎＣＬＫは、nCLK=4*(12-1)+2^(12+1)=8236となり、これは従来構成においては、１３ビット精度相当 (2^13=8192)のクロック数である。
【００４１】
従来構成でＭ＝２４ビットを実現する場合のクロック数ｎＣＬＫは、nCLK=2^M=2^24=16777216である。このことから、従来技術に比べ、本発明の動作クロック数は1/2037.1倍（≒1/2^(N-1)）となる。従って、同じ消費電力において、動作スピード(測定サイクル)は2037.1倍速くなる。
【符号の説明】
【００４２】
１０  減算器
２０  積分器
３０  コンパレータ
４０  カウンタ
１００  ＮｂｉｔＤＡ変換器
２００  制御ロジック
【図１】
2011114540.tif 000003
【図２】
2011114540.tif 000004
【図３】
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【図４】
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