(57)【要約】【課題】薄膜トランジスタの導通不良などの欠陥の低減を図る。【解決手段】基板１０と、基板１０上に形成されたゲート電極５ａと、ゲート電極５ａ上において、ゲート電極５ａを挟む配置にそれぞれ離間して設けられたソース電極５ｉとドレイン電極５ｈと、ソース電極５ｉの少なくとも一部、ドレイン電極５ｈの少なくとも一部及びソース電極５ｉとドレイン電極５ｈとの間の領域を覆うように一体に形成され結晶性シリコンを含む半導体層５０とを備え、半導体層５０は、一端側で前記ソース電極５ｉの少なくとも一部を覆う部分と他端側でドレイン電極５ｈの少なくとも一部を覆う部分とであってドーパントを含む一対の不純物半導体膜部５ｆ、５ｇと、一対の不純物半導体膜部５ｆ、５ｇの間に形成された半導体膜部５ｂとを有する薄膜トランジスタ基板を提供する。【選択図】図１５
2011192941.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたゲート電極と、
前記ゲート電極上において、前記ゲート電極を挟む配置にそれぞれ離間して設けられたソース電極とドレイン電極と、
前記ソース電極の少なくとも一部、前記ドレイン電極の少なくとも一部、及び前記ソース電極と前記ドレイン電極との間の領域を覆うように一体に形成され、結晶性シリコンを含む半導体層と、
を備え、
前記半導体層は、一端側で前記ソース電極の少なくとも一部を覆う部分と他端側で前記ドレイン電極の少なくとも一部を覆う部分とであってドーパントを含む一対の不純物半導体膜部と、前記一対の不純物半導体膜部の間に形成された半導体膜部と、を有することを特徴とする薄膜トランジスタ基板。
【請求項２】
前記一端側の不純物半導体膜部と前記他端側の不純物半導体膜部とは、前記ゲート電極の上方の前記半導体膜部を挟んで対向していることを特徴とする請求項１に記載の薄膜トランジスタ基板。
【請求項３】
前記半導体層の上面を覆うようにキャップ層が形成されていることを特徴とする請求項１又は２に記載の薄膜トランジスタ基板。
【請求項４】
第１電極と、第２電極と、前記第１電極と前記第２電極の間に備えた発光素子をさらに備えることを特徴とする請求項１〜３の何れか一項に記載の薄膜トランジスタ基板。
【請求項５】
基板上に形成されたゲート電極上において、前記ゲート電極を挟む配置にそれぞれソース電極とドレイン電極とを離間して形成するソース・ドレイン電極形成工程と、
結晶化シリコンを含む半導体層を、前記ソース電極の少なくとも一部、前記ドレイン電極の少なくとも一部、及び前記ソース電極と前記ドレイン電極との間の領域を覆うように一体に形成する半導体層形成工程と、
前記半導体層における両端側にイオンドーピングを施して、前記半導体層の一端側で前記ソース電極の少なくとも一部を覆いドーパントを含む一方の不純物半導体膜部と、前記半導体層の他端側で前記ドレイン電極の少なくとも一部を覆いドーパントを含む他方の不純物半導体膜部とを形成するとともに、その一対の不純物半導体膜部に挟まれる半導体膜部を形成するイオンドープ工程と、
を備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項６】
前記イオンドープ工程において、前記ゲート電極の上方に対応する前記半導体層部分をレジスト膜で遮蔽した状態でイオンドーピングを施して、前記半導体膜部と、その半導体膜部を挟んで対向する一対の不純物半導体膜部とを形成することを特徴とする請求項５に記載の薄膜トランジスタ基板の製造方法。
【請求項７】
前記半導体層形成工程の後、前記半導体層を被覆するキャップ層を成膜する工程を備え、
前記キャップ層上に、前記レジスト膜を形成することを特徴とする請求項６に記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板及び薄膜トランジスタ基板の製造方法に関する。
【背景技術】
【０００２】
従来の薄膜トランジスタにおいて、チャネル領域が形成される半導体層には一般的に、非晶質シリコン（アモルファスシリコン）が用いられる。
また、薄膜トランジスタのオン電流を向上させることを目的に、半導体層に結晶性シリコン、特に微結晶シリコン（マイクロクリスタルシリコン：結晶粒径が概ね５０〜１００ｎｍの結晶性（多結晶）シリコン）を用いる試みが行われているが、逆スタガ構造のトランジスタの半導体層に結晶性シリコンを用いた場合に、導通不良などの欠陥を引き起こしてしまうことがあるという問題がある。
これは、結晶性シリコンを含む半導体層の表面には凹凸が多いために、半導体層のチャネル形成領域上にチャネル保護膜を形成する際のドライエッチング時にエッチングガスが結晶性シリコンの凹部を通過してゲート絶縁膜まで届き、ゲート絶縁膜の一部が削れてしまうことがある。そして、ゲート絶縁膜の一部が削れていて、さらに結晶性シリコンの凹凸が多い半導体層上に形成される不純物半導体膜及びソース・ドレイン電極は正常な構造で積層されず、ソース電極とドレイン電極の間の電流経路が正常に形成されないことが、導通不良などの欠陥の発生原因となるためである。
この導通不良などの欠陥を低減させるために、結晶性シリコン層に非晶質シリコン層を積層してなる半導体層を薄膜トランジスタに適用する技術が知られている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−３０４１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１の場合、結晶性シリコン層の表面の凹凸が大き過ぎると、非晶質シリコン層ではその凹凸を緩和しきれないことがある。また、その凹凸を緩和するために非晶質シリコン層を厚く成膜すると、半導体層における膜厚方向の抵抗が増すことになり、オン電流が増加しにくくなる。
また、結晶性シリコン層と非晶質シリコン層との界面が電流経路になってしまう場合、その凹凸に起因する界面の乱れが抵抗値の上昇をまねき、オン電流の増加が得られにくいという問題があった。
【０００５】
そこで、本発明の課題は、薄膜トランジスタの導通不良などの欠陥を低減させることである。
【課題を解決するための手段】
【０００６】
以上の課題を解決するため、本発明の一の態様は、薄膜トランジスタ基板であって、
基板と、前記基板上に形成されたゲート電極と、前記ゲート電極上において、前記ゲート電極を挟む配置にそれぞれ離間して設けられたソース電極とドレイン電極と、前記ソース電極の少なくとも一部、前記ドレイン電極の少なくとも一部及び前記ソース電極と前記ドレイン電極との間の領域を覆うように一体に形成され、結晶性シリコンを含む半導体層と、を備え、前記半導体層は、一端側で前記ソース電極の少なくとも一部を覆う部分と他端側で前記ドレイン電極の少なくとも一部を覆う部分とであってドーパントを含む一対の不純物半導体膜部と、前記一対の不純物半導体膜部の間に形成された半導体膜部と、を有することを特徴とする。
好ましくは、前記一端側の不純物半導体膜部と前記他端側の不純物半導体膜部とは、前記ゲート電極の上方の前記半導体膜部を挟んで対向している。
好ましくは、前記半導体層の上面を覆うようにキャップ層が形成されている。
好ましくは、第１電極と、第２電極と、前記第１電極と前記第２電極の間に備えた発光素子をさらに備える。
【０００７】
また、本発明の他の態様は、薄膜トランジスタ基板の製造方法であって、
基板上に形成されたゲート電極上において、前記ゲート電極を挟む配置にそれぞれソース電極とドレイン電極とを離間して形成するソース・ドレイン電極形成工程と、結晶化シリコンを含む半導体層を、前記ソース電極の少なくとも一部、前記ドレイン電極の少なくとも一部及び前記ソース電極と前記ドレイン電極との間の領域を覆うように一体に形成する半導体層形成工程と、前記半導体層における両端側にイオンドーピングを施して、前記半導体層の一端側で前記ソース電極の少なくとも一部を覆いドーパントを含む一方の不純物半導体膜部と、前記半導体層の他端側で前記ドレイン電極の少なくとも一部を覆いドーパントを含む他方の不純物半導体膜部とを形成するとともに、その一対の不純物半導体膜部に挟まれる半導体膜部を形成するイオンドープ工程と、を備えることを特徴とする。
好ましくは、前記イオンドープ工程において、前記ゲート電極の上方に対応する前記半導体層部分をレジスト膜で遮蔽した状態でイオンドーピングを施して、前記半導体膜部と、その半導体膜部を挟んで対向する一対の不純物半導体膜部とを形成する。
好ましくは、前記半導体層形成工程の後、前記半導体層を被覆するキャップ層を成膜する工程を備え、前記キャップ層上に、前記レジスト膜を形成する。
【発明の効果】
【０００８】
本発明は、薄膜トランジスタの導通不良などの欠陥を低減させることができる。
【図面の簡単な説明】
【０００９】
【図１】ＥＬパネルの画素の配置構成を示す平面図である。
【図２】ＥＬパネルの概略構成を示す平面図である。
【図３】ＥＬパネルの１画素に相当する回路を示した回路図である。
【図４】ＥＬパネルの１画素を示した平面図である。
【図５】図４のV−V線に沿った面の矢視断面図である。
【図６】図４のVI−VI線に沿った面の矢視断面図である。
【図７】薄膜トランジスタの製造工程を示す説明図である。
【図８】薄膜トランジスタの製造工程を示す説明図である。
【図９】薄膜トランジスタの製造工程を示す説明図である。
【図１０】薄膜トランジスタの製造工程を示す説明図である。
【図１１】薄膜トランジスタの製造工程を示す説明図である。
【図１２】薄膜トランジスタの製造工程を示す説明図である。
【図１３】薄膜トランジスタの製造工程を示す説明図である。
【図１４】薄膜トランジスタの製造工程を示す説明図である。
【図１５】薄膜トランジスタの製造工程を示す説明図である。
【図１６】表示パネルにＥＬパネルが適用された携帯電話機の一例を示す正面図である。
【図１７】表示パネルにＥＬパネルが適用されたデジタルカメラの一例を示す正面側斜視図（ａ）と、後面側斜視図（ｂ）である。
【図１８】表示パネルにＥＬパネルが適用されたパーソナルコンピュータの一例を示す斜視図である。
【図１９】ラマン分光法による半導体の結晶化度の測定方法を説明するための図である。
【発明を実施するための形態】
【００１０】
以下に、本発明を実施するための好ましい形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００１１】
図１は、発光装置であるＥＬパネル１における複数の画素Ｐの配置構成を示す平面図であり、図２は、ＥＬパネル１の概略構成を示す平面図である。
【００１２】
図１、図２に示すように、ＥＬパネル１には、Ｒ（赤），Ｇ（緑），Ｂ（青）をそれぞれ発光する複数の画素Ｐが所定のパターンでマトリクス状に配置されている。
このＥＬパネル１には、複数の走査線２が行方向に沿って互いに略平行となるよう配列され、複数の信号線３が平面視して走査線２と略直交するよう列方向に沿って互いに略平行となるよう配列されている。また、隣り合う走査線２の間において電圧供給線４が走査線２に沿って設けられている。そして、これら各走査線２と隣接する二本の信号線３と各電圧供給線４とによって囲われる範囲が、画素Ｐに相当する。
また、ＥＬパネル１には、走査線２、信号線３、電圧供給線４の上方に覆うように、格子状の隔壁であるバンク１３が設けられている。このバンク１３によって囲われてなる略長方形状の複数の開口部１３ａが画素Ｐごとに形成されており、この開口部１３ａ内に所定のキャリア輸送層（後述する正孔注入層８ｂ、発光層８ｃ）が設けられて、画素Ｐの発光領域となる。キャリア輸送層とは、電圧が印加されることによって正孔又は電子を輸送する層である。
なお、図１においては、バンク１３が格子状に設けられているものとしたが、これに限るものではなく、例えば信号線３に沿った一方向にのみ設けられているものであってもよい。
【００１３】
図３は、アクティブマトリクス駆動方式で動作するＥＬパネル１の１画素に相当する回路を示した回路図である。
【００１４】
図３に示すように、ＥＬパネル１には、走査線２と、走査線２と交差する信号線３と、走査線２に沿う電圧供給線４とが設けられており、このＥＬパネル１の１画素Ｐにつき、薄膜トランジスタであるスイッチトランジスタ５と、薄膜トランジスタである駆動トランジスタ６と、キャパシタ７と、ＥＬ素子（発光素子）８とが設けられている。
【００１５】
各画素Ｐにおいては、スイッチトランジスタ５のゲートが走査線２に接続され、スイッチトランジスタ５のドレインとソースのうちの一方が信号線３に接続され、スイッチトランジスタ５のドレインとソースのうちの他方がキャパシタ７の一方の電極及び駆動トランジスタ６のゲートに接続されている。駆動トランジスタ６のソースとドレインのうちの一方が電圧供給線４に接続され、駆動トランジスタ６のソースとドレインのうち他方がキャパシタ７の他方の電極及びＥＬ素子８のアノード（第１電極）に接続されている。なお、全ての画素ＰのＥＬ素子８のカソード（第２電極）は、一定電圧Ｖcomに保たれている（例えば、接地電位にされている）。
【００１６】
また、このＥＬパネル１の周囲において各走査線２が走査ドライバに接続され、各電圧供給線４が一定電圧源又は適宜電圧信号を出力するドライバに接続され、各信号線３がデータドライバに接続され、これらドライバによってＥＬパネル１がアクティブマトリクス駆動方式で駆動される。電圧供給線４には、一定電圧源又はドライバによって所定の電力が供給される。
【００１７】
次に、ＥＬパネル１と、その画素Ｐの回路構造について、図４〜図６を用いて説明する。ここで、図４は、ＥＬパネル１の１画素Ｐに相当する平面図であり、図５は、図４のV−V線に沿った面の矢視断面図、図６は、図４のVI−VI線に沿った面の矢視断面図である。なお、図４においては、電極及び配線を主に示す。
【００１８】
図４に示すように、スイッチトランジスタ５及び駆動トランジスタ６は、信号線３に沿うように配列され、スイッチトランジスタ５の近傍にキャパシタ７が配置され、駆動トランジスタ６の近傍にＥＬ素子８が配置されている。また、走査線２と電圧供給線４の間に、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７及びＥＬ素子８が配置されている。
【００１９】
図４〜図６に示すように、基板１０上の一面にゲート絶縁膜となる第一絶縁膜１１が成膜されており、その第一絶縁膜１１の上に第二絶縁膜１２が成膜されている。信号線３は第一絶縁膜１１と基板１０との間に形成され、走査線２及び電圧供給線４は第一絶縁膜１１と第二絶縁膜１２との間に形成されている。
【００２０】
また、図４、図６に示すように、スイッチトランジスタ５は、コプラナー型ボトムゲート構造の薄膜トランジスタである。このスイッチトランジスタ５は、ゲート電極５ａ、ドレイン電極５ｈ、ソース電極５ｉ、半導体層５０の半導体膜部５ｂ、半導体層５０の不純物半導体膜部５ｆ，５ｇ等を有するものである。
【００２１】
ゲート電極５ａは、基板１０の上面に形成されている。このゲート電極５ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。また、ゲート電極５ａが形成された基板１０の上に絶縁性の第一絶縁膜１１が成膜されており、その第一絶縁膜１１によってゲート電極５ａが被覆されている。第一絶縁膜１１は、例えば、光透過性を有し、シリコン窒化物又はシリコン酸化物からなる。
この第一絶縁膜１１上に、一の方向（チャネル長方向）に離間してゲート電極５ａを挟む配置にソース電極５ｉとドレイン電極５ｈが形成されている。ソース電極５ｉ，ドレイン電極５ｈは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
また、第一絶縁膜１１上には、ソース電極５ｉ及びドレイン電極５ｈを被覆して、その第一絶縁膜１１上で一体に連なる半導体層５０が形成されている。半導体層５０は、結晶性シリコンからなり微結晶シリコンを含んでいる。
半導体層５０は、一の方向に沿う一端側であってソース電極５ｉを覆う不純物半導体膜部５ｇと、一の方向に沿う他端側であってドレイン電極５ｈを覆う不純物半導体膜部５ｆと、その一対の不純物半導体膜部５ｇ、５ｆの間に位置する半導体膜部５ｂと、を有している。不純物半導体膜部５ｇと不純物半導体膜部５ｆは、ドーパントを含む半導体層であり、半導体膜部５ｂは、ドーパントを含まない真性な半導体層である。そして、一対の不純物半導体膜部５ｇ、５ｆは半導体膜部５ｂを挟んで一の方向（チャネル長方向）に対向している。また、第一絶縁膜１１上であってゲート電極５ａに対応する位置に半導体膜部５ｂが配されており、その半導体膜部５ｂが第一絶縁膜１１を挟んでゲート電極５ａと相対している。そして、半導体層５０の半導体膜部５ｂにおける下面側である第一絶縁膜１１との界面側にチャネルが形成される。
なお、不純物半導体膜５ｇ，５ｆはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
また、半導体層５０（半導体膜部５ｂ、不純物半導体膜５ｇ，５ｆ）の上には、絶縁性のキャップ層１４が成膜され、半導体膜部５ｂと不純物半導体膜５ｇ，５ｆがキャップ層１４によって被覆されている。そのキャップ層１４の上には更に絶縁性の第二絶縁膜１２が成膜されている。そして、スイッチトランジスタ５は、キャップ層１４と第二絶縁膜１２によって覆われるようになっている。
キャップ層１４と第二絶縁膜１２は、例えば、窒化シリコン又は酸化シリコンからなる。
【００２２】
また、図４、図５に示すように、駆動トランジスタ６は、コプラナー型ボトムゲート構造の薄膜トランジスタである。この駆動トランジスタ６は、ゲート電極６ａ、ドレイン電極６ｈ、ソース電極６ｉ、半導体層６０の半導体膜部６ｂ、半導体層６０の不純物半導体膜部６ｆ，６ｇ等を有するものである。
【００２３】
ゲート電極６ａは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなり、ゲート電極５ａと同様に基板１０と第一絶縁膜１１の間に形成されている。そして、ゲート電極６ａは、例えば、シリコン窒化物又はシリコン酸化物からなる第一絶縁膜１１によって被覆されている。
この第一絶縁膜１１上に、一の方向（チャネル長方向）に離間してゲート電極６ａを挟む配置にソース電極６ｉとドレイン電極６ｈが形成されている。ソース電極６ｉ，ドレイン電極６ｈは、例えば、Ｃｒ膜、Ａｌ膜、Ｃｒ／Ａｌ積層膜、ＡｌＴｉ合金膜又はＡｌＴｉＮｄ合金膜からなる。
また、第一絶縁膜１１上には、ソース電極６ｉ及びドレイン電極６ｈを被覆して、その第一絶縁膜１１上で一体に連なる半導体層６０が形成されている。半導体層６０は、結晶性シリコンからなり微結晶シリコンを含んでいる。
半導体層６０は、一の方向に沿う一端側であってソース電極６ｉを覆う不純物半導体膜部６ｇと、一の方向に沿う他端側であってドレイン電極６ｈを覆う不純物半導体膜部６ｆと、その一対の不純物半導体膜部６ｇ、６ｆの間に位置する半導体膜部６ｂと、を有している。不純物半導体膜部６ｇと不純物半導体膜部６ｆは、ドーパントを含む半導体層であり、半導体膜部６ｂは、ドーパントを含まない真性な半導体層である。そして、一対の不純物半導体膜部６ｇ、６ｆは半導体膜部６ｂを挟んで一の方向（チャネル長方向）に対向している。また、第一絶縁膜１１上であってゲート電極６ａに対応する位置に半導体膜部６ｂが配されており、その半導体膜部６ｂが第一絶縁膜１１を挟んでゲート電極６ａと相対している。そして、半導体層６０の半導体膜部６ｂにおける下面側である第一絶縁膜１１との界面側にチャネルが形成される。
なお、不純物半導体膜６ｇ，６ｆはｎ型半導体であるが、これに限らず、ｐ型半導体であってもよい。
また、半導体層６０（半導体膜部６ｂ、不純物半導体膜６ｇ，６ｆ）の上には、絶縁性のキャップ層１４が成膜され、半導体膜部６ｂと不純物半導体膜６ｇ，６ｆがキャップ層１４によって被覆されている。そのキャップ層１４の上には更に絶縁性の第二絶縁膜１２が成膜されている。そして、駆動トランジスタ６は、キャップ層１４と第二絶縁膜１２によって覆われるようになっている。
【００２４】
キャパシタ７は、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間に接続されており、図４、図６に示すように、基板１０と第一絶縁膜１１との間に一方の電極７ａが形成され、第一絶縁膜１１とキャップ層１４との間に他方の電極７ｂが形成され、電極７ａと電極７ｂが誘電体である第一絶縁膜１１を挟んで相対している。
【００２５】
なお、信号線３、キャパシタ７の電極７ａ、スイッチトランジスタ５のゲート電極５ａ及び駆動トランジスタ６のゲート電極６ａは、基板１０に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで一括して形成されたものである。
また、走査線２、電圧供給線４、キャパシタ７の電極７ｂ、スイッチトランジスタ５のドレイン電極５ｈ，ソース電極５ｉ及び駆動トランジスタ６のドレイン電極６ｈ，ソース電極６ｉは、第一絶縁膜１１に一面に成膜された導電性の金属膜をフォトリソグラフィー法及びエッチング法等によって形状加工することで形成されたものである。
【００２６】
また、第一絶縁膜１１には、ゲート電極５ａと走査線２とが重なる領域にコンタクトホール１１ａが形成され、ドレイン電極５ｈと信号線３とが重なる領域にコンタクトホール１１ｂが形成され、ゲート電極６ａとソース電極５ｉとが重なる領域にコンタクトホール１１ｃが形成されており、コンタクトホール１１ａ〜１１ｃ内にコンタクトプラグ２０ａ〜２０ｃがそれぞれ埋め込まれている。コンタクトプラグ２０ａによってスイッチトランジスタ５のゲート電極５ａと走査線２が電気的に導通し、コンタクトプラグ２０ｂによってスイッチトランジスタ５のドレイン電極５ｈと信号線３が電気的に導通し、コンタクトプラグ２０ｃによってスイッチトランジスタ５のソース電極５ｉとキャパシタ７の電極７ａが電気的に導通するとともにスイッチトランジスタ５のソース電極５ｉと駆動トランジスタ６のゲート電極６ａが電気的に導通する。なお、コンタクトプラグ２０ａ〜２０ｃを介することなく、走査線２が直接ゲート電極５ａと接触し、ドレイン電極５ｈが信号線３と接触し、ソース電極５ｉがゲート電極６ａと接触してもよい。
また、駆動トランジスタ６のゲート電極６ａがキャパシタ７の電極７ａに一体に連なっており、駆動トランジスタ６のドレイン電極６ｈが電圧供給線４に一体に連なっており、駆動トランジスタ６のソース電極６ｉがキャパシタ７の電極７ｂに一体に連なっている。
【００２７】
画素電極８ａは、第一絶縁膜１１を介して基板１０上に設けられており、画素Ｐごとに独立して形成されている。この画素電極８ａは透明電極であって、例えば、錫ドープ酸化インジウム（ＩＴＯ）、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ2Ｏ3）、酸化スズ（ＳｎＯ2）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）からなる。なお、画素電極８ａには一部、駆動トランジスタ６のソース電極６ｉが重なり、画素電極８ａとソース電極６ｉが接続している。
そして、図４、図５に示すように、キャップ層１４と第二絶縁膜１２が、走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、画素電極８ａの周縁部、キャパシタ７の電極７ｂ及び第一絶縁膜１１を覆うように形成されている。また、キャップ層１４と第二絶縁膜１２には、各画素電極８ａの中央部が露出するように開口部１４ａ、１２ａが形成されている。そのため、第二絶縁膜１２は平面視して格子状に形成されている。
【００２８】
そして、基板１０の表面に走査線２、信号線３、電圧供給線４、スイッチトランジスタ５、駆動トランジスタ６、キャパシタ７、画素電極８ａ、キャップ層１４及び第二絶縁膜１２が形成されてなるパネルがトランジスタアレイパネルとなっている。
【００２９】
ＥＬ素子８は、図４、図５に示すように、アノードとなる第一電極としての画素電極８ａと、画素電極８ａの上に形成された化合物膜である正孔注入層８ｂと、正孔注入層８ｂの上に形成された化合物膜である発光層８ｃと、発光層８ｃの上に形成された第二電極としての対向電極８ｄとを備えている。対向電極８ｄは全画素Ｐに共通の単一電極であって、全画素Ｐに連続して形成されている。
【００３０】
正孔注入層８ｂは、例えば、導電性高分子であるＰＥＤＯＴ（poly(ethylenedioxy)thiophene；ポリエチレンジオキシチオフェン）及びドーパントであるＰＳＳ（polystyrene sulfonate；ポリスチレンスルホン酸）からなる機能層であって、画素電極８ａから発光層８ｃに向けて正孔を注入するキャリア注入層である。
発光層８ｃは、画素Ｐ毎にＲ（赤），Ｇ（緑），Ｂ（青）のいずれかを発光する材料を含み、例えば、ポリフルオレン系発光材料やポリフェニレンビニレン系発光材料からなり、対向電極８ｄから供給される電子と、正孔注入層８ｂから注入される正孔との再結合に伴い発光する層である。このため、Ｒ（赤）を発光する画素Ｐ、Ｇ（緑）を発光する画素Ｐ、Ｂ（青）を発光する画素Ｐは互いに発光層８ｃの発光材料が異なる。画素ＰのＲ（赤），Ｇ（緑），Ｂ（青）のパターンは、デルタ配列であってもよく、また縦方向に同色画素が配列されるストライプパターンであってもよい。
【００３１】
対向電極８ｄは、画素電極８ａよりも仕事関数の低い材料で形成されており、例えば、インジウム、マグネシウム、カルシウム、リチウム、バリウム、希土類金属の少なくとも一種を含む単体又は合金で形成されている。
この対向電極８ｄは全ての画素Ｐに共通した電極であり、発光層８ｃなどの化合物膜とともに後述するバンク１３を被覆している。
【００３２】
このように、第二絶縁膜１２及びバンク１３によって発光部位となる発光層８ｃが画素Ｐごとに仕切られている。
そして、開口部１３ａ内において、キャリア輸送層としての正孔注入層８ｂ及び発光層８ｃが、画素電極８ａ上に積層されている。
【００３３】
具体的には、バンク１３は、正孔注入層８ｂや発光層８ｃを湿式法により形成するに際して、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体が隣接する画素Ｐに滲み出ないようにする隔壁として機能する。
例えば、図５に示すように、第二絶縁膜１２の上に設けられたバンク１３には、第二絶縁膜１２の開口部１２ａより内側に開口部１３ａが形成されている。
そして、各開口部１３ａに囲まれた各画素電極８ａ上に、正孔注入層８ｂとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第１のキャリア輸送層である正孔注入層８ｂとなる。
さらに、各開口部１３ａに囲まれた各正孔注入層８ｂ上に、発光層８ｃとなる材料が含有される液状体を塗布し、基板１０ごと加熱してその液状体を乾燥させ成膜させた化合物膜が、第２のキャリア輸送層である発光層８ｃとなる。
なお、この発光層８ｃとバンク１３を被覆するように対向電極８ｄが設けられている。
【００３４】
そして、このＥＬパネル１においては、画素電極８ａ、基板１０及び第一絶縁膜１１が透明であり、発光層８ｃから発した光が画素電極８ａ、第一絶縁膜１１及び基板１０を透過して出射する。そのため、基板１０の裏面（下面）が表示面となる。
なお、基板１０側ではなく、反対側が表示面となってもよい。この場合、対向電極８ｄを透明電極とし、画素電極８ａを反射電極として、発光層８ｃから発した光が対向電極８ｄを透過して出射する。
【００３５】
このＥＬパネル１は、次のように駆動されて発光する。
全ての電圧供給線４に所定レベルの電圧が印加された状態で、走査ドライバによって走査線２に順次電圧が印加されることで、これら走査線２が順次選択される。
各走査線２が選択されている時に、データドライバによって階調に応じたレベルの電圧が全ての信号線３に印加されると、その選択されている走査線２に対応するスイッチトランジスタ５がオンになっていることから、その階調に応じたレベルの電圧が駆動トランジスタ６のゲート電極６ａに印加される。
この駆動トランジスタ６のゲート電極６ａに印加された電圧に応じて、駆動トランジスタ６のゲート電極６ａとソース電極６ｉとの間の電位差が定まって、駆動トランジスタ６におけるドレイン−ソース電流の大きさが定まり、ＥＬ素子８がそのドレイン−ソース電流に応じた明るさで発光する。
その後、その走査線２の選択が解除されると、スイッチトランジスタ５がオフとなるので、駆動トランジスタ６のゲート電極６ａに印加された電圧にしたがった電荷がキャパシタ７に蓄えられ、駆動トランジスタ６のゲート電極６ａとソース電極６ｉ間の電位差は保持される。
このため、駆動トランジスタ６は選択時と同じ電流値のドレイン−ソース電流を流し続け、ＥＬ素子８の輝度を維持するようになっている。
【００３６】
次に、本発明にかかるＥＬパネル１において、駆動素子として用いられているスイッチトランジスタ５と駆動トランジスタ６における半導体層５０、６０を、第一絶縁膜１１の上面に結晶性シリコンで形成するメリットについて説明する。
【００３７】
これまで、薄膜トランジスタにおいてチャネルが形成される半導体層を、非晶質シリコンよりも結晶化度の高い結晶性シリコンで形成することによって、オン電流を増大させてトランジスタ特性を向上させることを見込んでいた。しかしながら、結晶性シリコンを含む半導体層の表面に生じる多くの凹凸に起因するリーク電流の発生や、その凹凸による界面の乱れに起因する抵抗値の上昇などのために、当初の見込み通りにオン電流が増加しないことがあった。
【００３８】
それに対し、図５、図６に示すように、本実施形態の薄膜トランジスタ（スイッチトランジスタ５、駆動トランジスタ６）において、チャネルが形成される半導体膜部５ｂ、６ｂを有する半導体層５０、６０を、ゲート電極５ａ、６ａが形成された基板１０を被覆する第一絶縁膜１１上に形成することによれば、半導体層５０、６０の上面に凹凸が生じるものの、その第一絶縁膜１１に面する半導体層５０、６０の下面を比較的平坦にして、第一絶縁膜１１と半導体層５０、６０との界面を比較的平滑にすることができる。
この半導体層５０、６０は、第一絶縁膜１１上に離間して形成されているソース電極５ｉ、６ｉとドレイン電極５ｈ、６ｈを被覆しており、ソース電極５ｉ、６ｉを覆う部分が一方の不純物半導体膜部５ｇ、６ｇであり、ドレイン電極５ｈ、６ｈを覆う部分が他方の不純物半導体膜部５ｆ、６ｆである。また、一方の不純物半導体膜部５ｇ、６ｇと他方の不純物半導体膜部５ｆ、６ｆとで挟まれた部分が半導体膜部５ｂ、６ｂであり、第一絶縁膜１１上であってゲート電極５ａの上方に対応する位置に配されている。そして、ソース電極５ｉ、６ｉとドレイン電極５ｈ、６ｈとを電気的に接続する半導体層５０、６０における一方の不純物半導体膜部５ｇ、６ｇと半導体膜部５ｂ、６ｂと他方の不純物半導体膜部５ｆ、６ｆは第一絶縁膜１１上で一体に連なっており、ソース電極５ｉ、６ｉとドレイン電極５ｈ、６ｈの間の電流経路は、第一絶縁膜１１上の界面に沿う半導体層５０、６０の下面側になる。特に、第一絶縁膜１１上の半導体膜部５ｂ、６ｂが第一絶縁膜１１を介してゲート電極５ａ、６ａと相対しているので、半導体膜部５ｂ、６ｂにおける第一絶縁膜１１側である下面側にチャネルが形成されることとなる。
【００３９】
このように、薄膜トランジスタ５、６におけるソース電極５ｉ、６ｉとドレイン電極５ｈ、６ｈの間の電流経路は、比較的平坦な第一絶縁膜１１との界面に面する半導体層５０、６０の下面側となり、その電流経路は半導体層５０、６０の表面凹凸の影響を受けない。特に、半導体層５０、６０の半導体膜部５ｂ、６ｂにおけるチャネル領域が、半導体層５０、６０の表面凹凸の影響を受けないので、薄膜トランジスタ５、６において結晶性シリコンを含む半導体層５０、６０に応じたオン電流が得られるため、薄膜トランジスタ５、６のオン電流の増大と、そのトランジスタ特性の向上が得られる。
つまり、薄膜トランジスタ５、６において、チャネルが形成される半導体膜部５ｂ、６ｂを有する半導体層５０、６０を、ゲート電極５ａ、６ａが形成された基板１０を被覆する第一絶縁膜１１上に形成することによれば、第一絶縁膜１１上のソース電極５ｉ、６ｉとドレイン電極５ｈ、６ｈを、結晶性シリコンを含む半導体層５０、６０で電気的に繋いで、薄膜トランジスタ５、６のオン電流の向上を図ることができる。
【００４０】
次に、ＥＬパネル１において駆動素子として用いられるスイッチトランジスタ５、駆動トランジスタ６などの薄膜トランジスタの製造方法について、図７〜図１５に示す工程図を用いて説明する。なお、この工程図（図７〜図１５）で示す薄膜トランジスタは、スイッチトランジスタ５と駆動トランジスタ６とは一部形状が異なるが、スイッチトランジスタ５と駆動トランジスタ６に共通する概念的な薄膜トランジスタとして説明する。
【００４１】
まず、基板１０上にゲートメタル層をスパッタリングで堆積させ、フォトリソグラフィー法及びエッチング法等によってパターニングして、図７に示すように、ゲート電極５ａ（６ａ）を形成する。なお、ゲート電極５ａ（６ａ）とともに基板１０上に、信号線３、キャパシタ７の電極７ａが形成されている（図５、図６参照）。
更に、図７に示すように、プラズマＣＶＤによって、窒化シリコン等の第一絶縁膜１１を、ゲート電極５ａ（６ａ）に被せて基板１０上に成膜する。
【００４２】
次いで、図８に示すように、第一絶縁膜１１上に、スパッタリングなどによってソース電極５ｉ（６ｉ）およびドレイン電極５ｈ（６ｈ）となる電極金属層９ｈを成膜する。
次いで、フォトリソグラフィー等によって電極金属層９ｈをパターニングして、図９に示すように、第一絶縁膜１１上にソース電極５ｉ（６ｉ）およびドレイン電極５ｈ（６ｈ）を形成する。
なお、駆動トランジスタ６のソース電極６ｉの下に、一部画素電極８ａが挟み込まれるように、予め画素電極８ａが第一絶縁膜１１上に形成されている（図５参照）。また、ソース電極及びドレイン電極とともに、走査線２、電圧供給線４、キャパシタ７の電極７ｂが形成されるようになっている（図４〜図６参照）。
【００４３】
次いで、図１０に示すように、第一絶縁膜１１上に、結晶性シリコンからなり、特に、微結晶シリコン（マイクロクリスタルシリコン）を含む半導体膜９ｃをプラズマＣＶＤにより成膜する。この半導体膜９ｃは、第一絶縁膜１１上でソース電極５ｉ（６ｉ）およびドレイン電極５ｈ（６ｈ）を被覆する半導体層５０（６０）となる。
微結晶シリコンの半導体膜９ｃは、ＳｉＨ４ガスとＨ２ガスをプラズマ分解させてから成膜するが、ＳｉＨ４ガスに対するＨ２ガスの割合を圧倒的に多くし、また、結晶化度を高くするためにプラズマパワーと圧力を大きくすることで、微結晶シリコン薄膜である半導体膜９ｃを成膜することができる。本実施形態では、キャリアガスとしてアルゴンを用い、ガス流量をＳｉＨ４／Ｈ２＝５０／１０５００［ＳＣＣＭ］とし、パワー密度０．１３４［Ｗ／ｃｍ２］、圧力３００［Ｐａ］の条件で半導体膜９ｃを成膜した。
特に、下地膜（例えば、第一絶縁膜１１など）の表面状態を変質して成膜する微結晶シリコンの結晶化度を高めるため、半導体膜９ｃの成膜前に第一絶縁膜１１などの表面にプラズマ処理を行う。プラズマ処理はＮ２Ｏガスを用い、ガス流量２０００［ＳＣＣＭ］、パワー密度０．３５６［Ｗ／ｃｍ２］、圧力８０［Ｐａ］の条件で行った。本実施形態ではＮ２Ｏガスを使用したが、Ｎ２Ｏガスの代わりに酸素ガスや水素ガスを適切な条件において使用することも可能である。
なお、この半導体膜９ｃが微結晶化しているか否かは、ラマン分光測定により算出した結晶化度に基づいて判別することができる。例えば、アモルファスシリコンは、４８０ｃｍ−１付近にブロードなピークを有するスペクトルを与える。グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンは、５００ｃｍ−１付近にブロードなピークを有するスペクトルを与える。結晶化シリコンは、５２０ｃｍ−１付近に比較的シャープなピークを有するスペクトルを与える。測定対象である微結晶シリコン膜のスペクトルは、例えば図１９に示すように、各成分スペクトル、すなわちアモルファスシリコン、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコン、結晶化シリコンの各スペクトルをある特定の比率で重ね合わせたものとして表すことができる。この比率を公知の解析手法により求めることで、結晶化度ｄ（％）を算出することができる。所定の微結晶シリコン膜のスペクトルに含まれるアモルファスシリコンの成分スペクトルの強度がＩａ−Ｓｉ、グレインバウンダリーまたは結晶径５ｎｍ以下の非常に微小な結晶シリコンの成分スペクトルの強度がＩｕｃ−Ｓｉ、結晶化シリコンの成分スペクトルの強度がＩｃ−Ｓｉ、である場合、結晶化度ｄ（％）は、下記式（１）により算出される。
ｄ（％）＝（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ）/（Ｉｃ−Ｓｉ＋Ｉｕｃ−Ｓｉ＋Ｉａ−Ｓｉ）×100…（１）
この結晶化度ｄ（％）が高いほど、半導体膜９ｃに結晶化したシリコンが含まれる。結晶化度が２０％以上あれば微結晶シリコン層であると定義する。結晶化が好ましく進んだ微結晶シリコンは８０％以上の結晶化度を持つが、そのような半導体膜９ｃの表面は、図１０に示すように、凹凸が生じる傾向がある。一方、半導体膜９ｃが第一絶縁膜１１に面する下面側は、比較的平坦で滑らかな界面を成している。
また、金属上にシリコン膜を成膜した場合、シリコンと金属の密着性が悪いと、シリコン膜（半導体膜９ｃ）が剥離する恐れがあるので、ソース電極５ｉ（６ｉ）およびドレイン電極５ｈ（６ｈ）の表面にはシリコンとの密着性がよいＣｒやＣｒ合金を用いることが望ましい。
【００４４】
次いで、図１１に示すように、半導体膜９ｃにおけるチャネル層に相当する範囲をフォトレジスト１５で保護した状態でドライエッチングを施して、半導体膜９ｃから半導体層５０（６０）を形成する。
次いで、図１２に示すように、フォトレジスト１５を剥離した後、第一絶縁膜１１上に半導体層５０（６０）を被覆するキャップ層１４を成膜する。なお、キャップ層１４は必ずしも必要ではないが、後の工程におけるイオンドーピングの際に不純物半導体膜部が大気に暴露されて酸化されるのを防ぐ効果があるので、イオンドーピングを行う場合はキャップ層１４を設けることが望ましい。
【００４５】
次いで、図１３に示すように、ゲート電極５ａ（６ａ）の上方に対応するキャップ層１４上にレジスト膜１６を形成する。例えば、レジスト膜１６は、感光性樹脂からなり、ゲート電極５ａ（６ａ）をマスクとした裏面露光により形成することができる。
次いで、図１４に示すように、レジスト膜１６をマスクとして用い、半導体層５０（６０）における両端側にイオンドーピングを施して、一端側でソース電極５ｉ（６ｉ）を覆いドーパントを含む不純物半導体膜部５ｇ（６ｇ）と、他端側でドレイン電極５ｈ（６ｈ）を覆いドーパントを含む不純物半導体膜部５ｆ（６ｆ）とを形成する。また、その一対の不純物半導体膜部５ｇ（６ｇ），５ｆ（６ｆ）の間にドーパントを含まない半導体膜部５ｂ（６ｂ）が形成される。
ｎ型の不純物半導体膜部をイオンドーピングで形成する場合はドーパントのリン（Ｐ）、砒素（Ａｓ）を含むガスとしてフォスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）が一般に用いられる。ドーパントガスをＨ２ガスと混合し、放電分解処理をすることにより、Ｐ＋、ＰＨ＋もしくはＡｓ＋、ＡｓＨ＋のドーパントを含むイオン種と、Ｈ＋、Ｈ２＋等水素のみを含むイオン種が発生する。これらのイオン種を質量分離せずに大口径のイオンビームとしてターゲットとなる基板に照射することで、キャップ層１４を通して半導体層５０（６０）にドーパントが注入され、不純物半導体膜部が形成される。なお、レジスト膜１６でマスクされた部分に照射されたドーパントはレジスト膜１６を貫通せず、半導体層５０（６０）まで到達しないため、マスクされた範囲の半導体層５０（６０）部分である半導体膜部５ｂ（６ｂ）はドーピングされない。イオンドーピングは窒化シリコン膜のキャップ層１４の膜厚が２０００Å、ドーズ量１〜５×１０１６［atom／ｃｍ２］、イオンエネルギー８０〜１００［１００ｋｅＶ］、ドーパントガスをＨ２ガスで５％に希釈した条件で行う。イオンドーピング後３５０℃で１時間アニール処理を行い、不純物半導体膜部を活性化させ、かつイオンドーピングにより不純物半導体膜部内に生じた欠陥を修復する。なお、ｐ型の不純物半導体膜部を形成する場合はジボラン（Ｂ２Ｈ６）ガス等とＨ２ガスの混合ガスを用いて、ドーズ量とイオンエネルギーを適切に調整しイオンドーピングを行えばよい。
【００４６】
次いで、図１５に示すように、レジスト膜１６を剥離した後、キャップ層１４上に、第二絶縁膜１２を成膜する。
こうして、薄膜トランジスタ（駆動トランジスタ６、スイッチトランジスタ５）を形成して、駆動トランジスタ６とスイッチトランジスタ５を備える薄膜トランジスタ基板が製造される。
【００４７】
さらに、第二絶縁膜１２およびキャップ層１４をフォトリソグラフィーでパターニングすることで画素電極８ａの中央部が露出する開口部１２ａを形成する（図５参照）。
次いで、ポリイミド等の感光性樹脂を堆積後、露光して画素電極８ａが露出する開口部１３ａを有する、例えば格子状のバンク１３を形成する（図５参照）。
次いで、バンク１３の開口部１３ａに、正孔注入層８ｂや発光層８ｃとなる材料が溶媒に溶解または分散された液状体を塗布し、その液状体を乾燥させることによって、キャリア輸送層である正孔注入層８ｂや発光層８ｃを順次成膜する（図５参照）。
次いで、バンク１３の上及び発光層８ｃの上に対向電極８ｄを一面に成膜することで、ＥＬ素子８が製造されて（図５参照）、ＥＬパネル１が製造される。
【００４８】
以上のように、薄膜トランジスタ（駆動トランジスタ６、スイッチトランジスタ５）における半導体層５０、６０を、ソース電極５ｉ、６ｉとドレイン電極５ｈ、６ｈが形成されている第一絶縁膜１１の上面に結晶性シリコンで形成することによれば、薄膜トランジスタ５、６におけるソース電極５ｉ、６ｉとドレイン電極５ｈ、６ｈの間の電流経路が、比較的平坦な第一絶縁膜１１との界面に面する半導体層５０、６０の下面側に正常に形成される。特に、第一絶縁膜１１とソース電極５ｉ、６ｉ及びドレイン電極５ｈ、６ｈと不純物半導体膜５ｆ、６ｆ、５ｇ、６ｇとの積層構造が、半導体層５０、６０の表面凹凸の影響を受けないので、電流経路が正常に形成される。したがって、導通不良などの欠陥を低減することができる。
このように、薄膜トランジスタ５、６においてチャネルが形成される半導体膜部５ｂ、６ｂを有する半導体層５０、６０を、ゲート電極５ａ、６ａが形成された基板１０を被覆する第一絶縁膜１１上に形成することによれば、電流経路が膜厚方向に形成されず、チャネル方向に直線状に形成されるので、第一絶縁膜１１上のソース電極５ｉ、６ｉとドレイン電極５ｈ、６ｈを、結晶性シリコンを含む半導体層５０、６０で電気的に繋ぐことができ、薄膜トランジスタ５、６のオン電流の向上を図ることができる。
【００４９】
こうして、薄膜トランジスタのオン電流（Ｉｄ）が好適な値に安定するスイッチトランジスタ５及び駆動トランジスタ６を備えるＥＬ素子８は好適に発光し、そのスイッチトランジスタ５及び駆動トランジスタ６を駆動素子とするＥＬパネル１は良好な画像表示が可能になって、表示性能を向上させることができる。
そして、以上のように形成されて製造されたＥＬパネル１は、各種電子機器の表示パネルとして用いられる。
例えば、図１６に示す、携帯電話機２００の表示パネル１ａや、図１７（ａ）（ｂ）に示す、デジタルカメラ３００の表示パネル１ｂや、図１８に示す、パーソナルコンピュータ４００の表示パネル１ｃに、ＥＬパネル１を適用することができる。
【００５０】
なお、本発明の適用は上述した実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
例えば、上述した実施形態によれば、半導体層５０はソース電極５ｉ及びドレイン電極５ｈを被覆するとしたが、ソース電極５ｉの少なくとも一部及びドレイン電極５ｈの少なくとも一部を被覆していればよい。
【符号の説明】
【００５１】
１      ＥＬパネル
５      スイッチトランジスタ（薄膜トランジスタ）
６      駆動トランジスタ（薄膜トランジスタ）
５ａ、６ａ  ゲート電極
５０、６０  半導体層
５ｂ、６ｂ  半導体膜部
５ｆ、６ｆ  不純物半導体膜部
５ｇ、６ｇ  不純物半導体膜部
５ｈ、６ｈ  ドレイン電極
５ｉ、６ｉ  ソース電極
８      ＥＬ素子
９ｃ    半導体膜
９ｈ    電極金属層
１０    基板
１１    第一絶縁膜
１２    第二絶縁膜
１３    バンク
１４    キャップ層
１５    フォトレジスト
１６    レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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