(57)【要約】【課題】プリアンブルに続く最初のハイレベル又はローレベルの区間の長さを、その後のクロッキング部分のハイレベル又はローレベルの区間の長さに一致させる。【解決手段】  出力ドライバは、第１の電源と出力端子との間に接続される第１のドライバと、第２の電源と出力端子との間に接続される第２のドライバとを有する。第１のドライバ及び第２のドライバの一方は、互いに並列接続された２つの駆動部を備える。これら２つの駆動部の各々と、第１のドライバ及び第２のドライバの他方とは、それぞれ独立した入力信号に応じて動作する。【選択図】図１
2011024150.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と出力端子との間に接続される第１のドライバと、
第２の電源と前記出力端子との間に接続される第２のドライバと、を有し、
前記第１のドライバ及び前記第２のドライバの一方は、互いに並列接続された２つの駆動部を備え、
当該２つの駆動部の各々と、前記第１のドライバ及び前記第２のドライバの他方とは、それぞれ独立した入力信号に応じて動作するようにした、
ことを特徴とする出力ドライバ。
【請求項２】
前記２つの駆動部は、互いに異なるスイング能力を有していることを特徴とする請求項１に記載の出力ドライバ。
【請求項３】
プリアンブルとそれに続く本体とを有する出力信号を前記出力端子へ供給することを特徴とする請求項１又は２に記載の出力ドライバ。
【請求項４】
前記出力信号がメモリとそれを制御するメモリコントローラとの間で送受信されるＤＱＳ信号であることを特徴とする請求項３に記載の出力ドライバ。
【請求項５】
前記２つの駆動部の各々は、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの一方を含み、
前記第１のドライバ及び前記第２のドライバの他方は、前記ｐＭＯＳトランジスタ及び前記ｎＭＯＳトランジスタの他方を含む、
ことを特徴とする請求項１乃至４のいずれか一項に記載の出力ドライバ。
【請求項６】
請求項１乃至５のいずれか一項に記載の出力ドライバを備えることを特徴とするメモリ。
【請求項７】
請求項１乃至５のいずれか一項に記載の出力ドライバを備えることを特徴とするメモリコントローラ。
【請求項８】
請求項６に記載のメモリと請求項７に記載のメモリコントローラとを含むことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力ドライバに関し、特に、メモリシステムに用いられる出力ドライバに関する。
【背景技術】
【０００２】
ＤＤＲ  ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）以降の各種ＤＲＡＭ製品は、メモリとメモリコントローラとの間のデータ転送を行う際、レシーバ側に転送タイミングを知らせるために、データストローブ信号（ＤＱＳ信号）を利用している。このＤＱＳ信号は、プリアンブルとそれに続く本体（クロッキング部分）とを有している（例えば、特許文献１参照）。
【０００３】
ＤＱＳ信号の出力に用いられる関連する出力ドライバは、ＣＭＯＳインバータにより構成されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−３７２８７号公報
【特許文献２】特開２００８−１９８３５６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＤＱＳ信号の本体が、所定の周期でハイレベルとローレベルとを繰り返す信号であるのに対して、ＤＱＳ信号のプリアンブルは、ローレベルが連続する信号である。そのため、ＤＱＳ信号のプリアンブルを出力している間、出力端子の電位は徐々に低下し、本体のローレベルを出力しているときの電位よりも低くなる。その結果、プリアンブルに続く最初のハイレベル区間は、その後に繰り返し現れるハイレベル区間よりも短くなってしまう。
【課題を解決するための手段】
【０００６】
本発明の一形態に係る出力ドライバは、第１の電源と出力端子との間に接続される第１のドライバと、第２の電源と前記出力端子との間に接続される第２のドライバとを有し、前記第１のドライバ及び前記第２のドライバの一方は、互いに並列接続された２つの駆動部を備え、前記２つの駆動部の各々と、前記第１のドライバ及び前記第２のドライバの他方とは、それぞれ独立した入力信号に応じて動作するようにしたことを特徴としている。
【発明の効果】
【０００７】
互いに並列接続された２つの駆動部を夫々独立した入力信号に応じて動作させるようにしたことで、これら２つの駆動部を含む第１又は第２のドライバのスイング能力を可変にする。プリアンブルを出力する際のスイング能力を低くすることで、プリアンブル期間中の出力電位の変化を抑制し、プリアンブルに続く本体の信号波形を改善することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の第１の実施の形態に係るメモリシステムの概略構成を示すブロック図である。
【図２】図１のメモリシステムに用いられるＤＱＳ出力バッファの概略構成を示すブロック図である。
【図３】ＤＱＳ信号及びＤＱ信号を説明するための波形図である。
【図４】関連するＤＱＳ出力ドライバから出力されるＤＱＳ信号の波形図である。
【図５】図２のＤＱＳ出力バッファの動作を説明するための図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１０】
本発明の第１の実施の形態に係るメモリシステムは、図１に示すように、メモリ１１とメモリコントローラ１２とを含む。メモリ１１は、半導体記憶装置、例えばＤＲＡＭ（Dynamic Random Access Memory）である。
【００１１】
メモリ１１とメモリコントローラ１２との間では、データ（ＤＱ）１０１の送受信が行われる。また、このデータ１０１の送受信を実現するため、データストローブ信号（ＤＱＳ）１０２の送受信も行われる。それゆえ、メモリ１１とメモリコントローラ１２には、データストローブ信号１０２を送信するためのＤＱＳ出力ドライバ２０がそれぞれ設けられている。
【００１２】
ＤＱＳ出力ドライバ２０は、第１の電源ＶＤＤと出力端子ＯＵＴとの間に接続された第１のドライバ（プルアップ側ドライバ）２１を有している。第１のドライバ２１は、駆動部２２としてｐＭＯＳＦＥＴ（p-type metal oxide semiconductor field effect transistor、以下、単にｐＭＯＳという）２３を有している。また、ＤＱＳ出力ドライバ２０は、第２の電源ＧＮＤと出力端子ＯＵＴとの間に接続された第２のドライバ（プルダウン側ドライバ）２４を有している。第２のドライバ２４は、互いに並列接続された２つの駆動部２５，２６としてｎＭＯＳＦＥＴ（n-type metal oxide semiconductor field effect transistor、以下、単にｎＭＯＳという）２７及び２８を有している。そして、ｐＭＯＳ２３、ｎＭＯＳ２７及び２８には、夫々、独立したＤＱＳベース信号が入力信号として入力端子ＩＮ−１，ＩＮ−２及びＩＮ−３を介して与えられる。
【００１３】
ＤＱＳ出力ドライバ２０は、クロッキング動作をさせたときに、その出力信号の立ち上がり時間と立ち下がり時間とが等しくなるように構成される。具体的には、２つのｎＭＯＳ２７及び２８を同時に動作させたときのスイング能力が、ｐＭＯＳ２３のスイング能力と均衡するように構成される。なお、ここでの「スイング能力」は、所定の使用条件下にてｐＭＯＳ２３又はｎＭＯＳ２７及び２８をオンさせたときの、出力レベルの時間変化の大小を意味している。
【００１４】
また、一方のｎＭＯＳ（ここでは、２８）は、単独で動作させたときに、所定のスイング能力を持つように構成される。具体的には、ｎＭＯＳ２８を単独でオンさせ、プリアンブル期間に相当する時間が経過したとき、その出力レベルが、クロッキング動作時のローレベル区間の終わりの時点の出力レベルに等しくなるように構成される。これは、例えば、チャネル幅を、関連するＤＱＳ出力ドライバに用いられるｎＭＯＳのチャネル幅より小さくすることによって実現できる。また、ｎＭＯＳ２７のチャネル幅は、ｎＭＯＳ２８のチャネル幅よりも小さくすることが望ましい。
【００１５】
ＤＱＳ信号は、図３に示すように、プリアンブルと本体であるクロッキング部分を有している。プリアンブルは、データ周期の２周期に相当する期間、ローレベル“Ｌ”が連続する信号であり、クロッキング部分は、ハイレベル“Ｈ”とローレベル“Ｌ”とが交互に繰り返す信号である。レシーバ側では、プリアンブルを検出することにより、データ（ＤＱ）の送信開始を認識することができる。また、レシーバ側は、クロッキング部分の立ち上がり／立ち下がりエッジにより、データ信号の境界を認識することができる。
【００１６】
図４は、関連するＤＱＳ出力ドライバから出力されるＤＱＳ信号の波形図である。図４から明らかなように、プリアンブル期間中、出力ドライバの出力レベルは低下し続ける。プリアンブル期間は、クロッキング部分のローレベル期間よりも（約２倍）長いため、プリアンブル期間終了時の立ち上がりエッジＡ（丸囲い４１）は、クロッキング部分の立ち上がりエッジＢ，Ｃ及びＤに比べて電位が低くなっている。これは、プリアンブル開始時の電位がハイレベルでない（中間レベルである）ことも影響している。
【００１７】
このように、関連するＤＱＳ出力ドライバでは、立ち上がりエッジＡの電位が立ち上がりエッジＢ〜Ｄの電位より低いことから、第１番目のパルス（１st-shot）がハイレベル／ローレベル（Ｈ／Ｌ）閾値（丸囲い４２）を超えるのに要する時間は、それ以降のパルス（２nd-shot,３rd,４th・・・）の各々がＨ／Ｌ閾値を越えるのに要する時間よりも長くなる。その結果、第１番目のパルスのハイレベル期間は、それ以降の各パルスのハイレベル期間よりも短くなり、ＤＱＳ信号にジッタが生じる。
【００１８】
本実施の形態に係るＤＱＳ出力ドライバは、このようなプリアンブル期間の電位変動を抑えてジッタを抑制する。以下、図５を参照して、本実施の形態に係るＤＱＳ出力ドライバの動作について説明する。ここでは、メモリ１１側のＤＱＳ出力ドライバについて説明するが、メモリコントロール１２側のＤＱＳ出力ドライバについても同様である。
【００１９】
図５に示すように、ｐＭＯＳ２３、ｎＭＯＳ２７，２８には、夫々独立に入力信号が与えられる。これらの入力信号は、元になる信号を簡単な論理回路等により加工することで容易に得ることができる。
【００２０】
ｐＭＯＳ２３に与えられる入力信号（ｐＭＯＳ用ＤＱＳベース信号）は、プリアンブル期間中ｐＭＯＳ２３をオフさせ、クロッキング期間中ｐＭＯＳ２３にオンとオフを交互に繰り返させる。これは、関連するＤＱＳ出力ドライバのプルアップ側ドライバと同じ動作である。
【００２１】
一方、ｎＭＯＳ２７に与えられる入力信号（第１のｎＭＯＳ用ＤＱＳベース信号）は、プリアンブル期間中ｎＭＯＳ２７をオフさせ、クロッキング期間中ｎＭＯＳ２７にオンとオフを繰り返させる。クロッキング期間中のｎＭＯＳ２７のオン、オフタイミングと、ｐＭＯＳ２３のオン、オフのタイミングとは、互いに逆のタイミングである。
【００２２】
また、ｎＭＯＳ２８に与えられる入力信号（第２のｎＭＯＳ用ＤＱＳベース信号）は、プリアンブル期間中ｎＭＯＳ２８をオンさせ、クロッキング期間中ｎＭＯＳ２８にオンとオフを繰り返させる。ｎＭＯＳ２８のクロッキング期間中のオン、オフのタイミングは、ｎｐＭＯＳ２７のオン、オフのタイミングと一致する。これは、関連するＤＱＳ出力ドライバのプルダウン側ドライバと同じ動作である。
【００２３】
以上のような入力信号をｐＭＯＳ２３、ｎＭＯＳ２７，２８を与えることで、プリアンブル期間では、ｎＭＯＳ２８がオンし、ｐＭＯＳ２３及びｎＭＯＳ２７はオフする。ｎＭＯＳ２８は、スイング能力が比較的小さいので、出力電位の低下が鈍く、プリアンブル期間終了時の出力電位は、クロッキング期間のローレベル終了時とほぼ同じになる。プリアンブル期間が終了した後は、ｐＭＯＳ２３のオンとｎＭＯＳ２７，２８のオフ、ｐＭＯＳ２３のオフとｎＭＯＳ２７，２８を交互に繰り返す。クロッキング期間の出力信号の波形は、関連する出力ドライバからの出力波形と実質的に同じになる。
【００２４】
なお、図５の出力信号は、方形波として描かれているが、線路等が寄生容量（負荷）Ｃを有しているため、実際には立ち上がり及び立ち下がりに時間を要し、台形波となる。
【００２５】
以上のようにして、本実施の形態に係るＤＱＳ出力ドライバは、プリアンブル期間の出力電位の低下を抑え、それに続く第１番目のパルスのハイレベル区間の長さを、それ以降のハイレベル区間の長さと等しくすることができる。
【００２６】
以上、本発明について実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではない。例えば、上記実施の形態では、第１のドライバ２１が一つの駆動部を有し、第２のドライバが２つの駆動部を有する場合について説明したが、プリアンブルがハイレベルの連続である場合には、第２のドライバ２２の駆動部を一つにし、第１のドライバ２１の駆動部を少なくとも２つにすればよい。また、第１のドライバ又は第２のドライバに３以上の駆動部を設けておき、より適切な特性を示す駆動部を選択して用いるようにしてもよい。また、上記実施の形態では、ＤＱＳ信号を出力する出力ドライバについて説明したが、ＤＱＳ信号と同様に同一電圧レベルが連続するプリアンブルとクロッキング部分とを有する信号を出力する出力バッファであれば本発明を適用することができる。また、上記実施の形態では駆動部にＭＯＳＦＥＴを用いる場合について説明したが、他の種類のトランジスタを用いてもよい。
【符号の説明】
【００２７】
１１    メモリ
１２    メモリコントローラ
２０    ＤＱＳ出力ドライバ
２１    第１のドライバ
２２，２５，２６    駆動部
２３    ｐＭＯＳＦＥＴ
２４    第２のドライバ
２７，２８    ｎＭＯＳＦＥＴ
４１    立ち上がりエッジ
４２    ハイレベル／ローレベル閾値
１０１    データ信号
１０２    データストローブ信号
【図１】
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【図２】
2011024150.tif 000004
【図３】
2011024150.tif 000005
【図４】
2011024150.tif 000006
【図５】
2011024150.tif 000007