(57)【要約】【課題】ドレイン耐圧を向上させる半導体装置及びその製造方法を提供すること。【解決手段】基板１００表面内に第１、第２拡散層２０６を形成する工程と、前記基板上に第１トランジスタを形成する工程と、前記ゲート電極の第１側壁及び第２側壁にそれぞれ第１、第２絶縁膜２０２を形成することにより、前記第１、第２拡散層の表面の一部の領域を被覆する工程と、この第２拡散層上に第３絶縁膜２０３を形成する工程と、前記第１〜第３絶縁膜、ゲート電極２０１、及び前記基板表面をそれぞれ第４絶縁膜２０４で被覆する工程と、前記ゲート電極の表面、及び第３絶縁膜に対して前記第２絶縁膜と前記第３絶縁膜との間の第１領域と相対する第２領域における前記第２拡散層の表面を露出しつつ、前記第１領域における前記第２拡散層の表面が露出しないよう前記第４絶縁膜を除去する工程とを具備する。【選択図】図１
2011192748.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面内にそれぞれ離隔するように第１、第２拡散層を形成する工程と、
前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成し、前記第１拡散層をソースとし、前記第２拡散層をドレインとする第１ＭＯＳトランジスタを形成する工程と、
前記ゲート電極の第１側壁及び第２側壁にそれぞれ第１、第２絶縁膜を形成することにより、前記第１、第２拡散層の表面の一部の領域を被覆する工程と、
前記ゲート電極と離隔しつつ、前記ゲート電極のゲート長方向に沿って前記第２拡散層両側の表面が露出するようにこの第２拡散層上に第３絶縁膜を形成する工程と、
前記第１〜第３絶縁膜、前記ゲート電極、及び前記半導体基板表面をそれぞれ第４絶縁膜で被覆する工程と、
第３絶縁膜を挟んで前記第２絶縁膜と前記第３絶縁膜との間の第１領域と相対する第２領域における前記第２拡散層の表面及び前記ゲート電極の上面を露出しつつ、前記第１領域における前記第２拡散層の表面が露出しないよう前記第４絶縁膜を除去する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第３絶縁膜は更に、前記ゲート電極と離隔しつつ、前記ゲート電極のゲート長方向に沿って前記第１拡散層両側の表面が露出するようにこの第１拡散層上に形成され、
前記第４絶縁膜は更に、第１拡散層上に形成された前記第１〜第３絶縁膜を被膜し、
前記第４絶縁膜を除去する工程は、前記第１拡散層上に形成された前記第３絶縁膜を挟んで前記第１絶縁膜とこの第３絶縁膜との間の第３領域と相対する第４領域における前記第１拡散層の表面及び前記ゲート電極の表面を露出しつつ、前記第３領域における前記第１拡散層の表面が露出しない工程と
を具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体基板上に第２ＭＯＳトランジスタを形成する工程と、
この第２ＭＯＳトランジスタの両側壁を被膜する第５絶縁膜、及びこの第５絶縁膜を第６絶縁膜で覆う工程と
前記第１ＭＯＳトランジスタにおいて前記第１乃至前記第４絶縁膜上にレジスト膜を積層させつつ、前記第２ＭＯＳトランジスタにおける第６絶縁膜を除去する工程と
を更に具備することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１領域の前記第２拡散層上に積層される前記第４絶縁膜の膜厚を、前記第２領域の前記第２拡散層上に積層される前記第４絶縁膜の膜厚の少なくとも１．５倍以上で形成する工程と
を具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極表面及び第２領域における前記第２拡散層の表面をシリサイド化する工程と
を更に具備することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
半導体基板表面内にそれぞれ離隔して形成される第１、第２拡散層と、
前記第１拡散層と前記第２拡散層との間の前記半導体基板上にゲート絶縁膜を介在して形成されたゲート電極を備え、前記第１拡散層をソースとし、前記第２拡散層をドレインとする第１ＭＯＳトランジスタと、
前記ゲート電極の第１側壁及び前記第１拡散層の一部表面に沿って形成された第１絶縁膜と、
前記ゲート電極の第２側壁及び前記第２拡散層の一部表面に沿って形成された第２絶縁膜と、
前記ゲート電極と離隔しつつ、前記ゲート電極のゲート長方向に沿って前記第２拡散層両側の表面が露出するようにこの第２拡散層上に形成された第３絶縁膜と、
前記第２絶縁膜と前記第３絶縁膜との間の領域における前記第２拡散層の表面を埋設する前記第４絶縁膜と
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来からＭＯＳトランジスタのゲートに側壁を形成している（特許文献１参照）。これはＭＯＳトランジスタのドレイン領域として機能する不純物拡散層の表面がシリサイド化されることから回避することで、ドレイン耐圧（ｐ型半導体基板とｎ型にドープされたドレイン領域との耐圧）を上げるためである。つまり、このＭＯＳトランジスタのゲートに側壁を形成し、この側壁の膜厚に相当する長さのＬＤＤ（Lightly Doped Drain）領域を予め形成し、この側壁を設けることでドレイン耐圧を上げている。
【０００３】
しかし、この側壁だけでは十分にＬＤＤの長さを確保することが出来ず、またドレイン領域表面の殆どがシリサイド化されることから、十分なドレイン耐圧を確保することが出来いといった問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３１５７８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、ドレイン耐圧を向上させる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体装置は、半導体基板表面内にそれぞれ離隔して形成される第１、第２拡散層と、前記第１拡散層と前記第２拡散層との間の前記半導体基板上にゲート絶縁膜を介在して形成されたゲート電極を備え、前記第１拡散層をソースとし、前記第２拡散層をドレインとする第１ＭＯＳトランジスタと、前記ゲート電極の第１側壁及び前記第１拡散層の一部表面に沿って形成された第１絶縁膜と、前記ゲート電極の第２側壁及び前記第２拡散層の一部表面に沿って形成された第２絶縁膜と、前記ゲート電極と離隔しつつ、前記ゲート電極のゲート長方向に沿って前記第２拡散層両側の表面が露出するようにこの第２拡散層上に形成された第３絶縁膜と、前記第２絶縁膜と前記第３絶縁膜との間の領域における前記第２拡散層の表面を埋設する前記第４絶縁膜とを具備する。
【０００７】
この発明の一態様に係る半導体装置の製造方法は、半導体基板表面内にそれぞれ離隔するように第１、第２拡散層を形成する工程と、前記半導体基板上にゲート絶縁膜を介在してゲート電極を形成し、前記第１拡散層をソースとし、前記第２拡散層をドレインとする第１ＭＯＳトランジスタを形成する工程と、前記ゲート電極の第１側壁及び第２側壁にそれぞれ第１、第２絶縁膜を形成することにより、前記第１、第２拡散層の表面の一部の領域を被覆する工程と、前記ゲート電極と離隔しつつ、前記ゲート電極のゲート長方向に沿って前記第２拡散層両側の表面が露出するようにこの第２拡散層上に第３絶縁膜を形成する工程と、前記第１〜第３絶縁膜、前記ゲート電極、及び前記半導体基板表面をそれぞれ第４絶縁膜で被覆する工程と、第３絶縁膜を挟んで前記第２絶縁膜と前記第３絶縁膜との間の第１領域と相対する第２領域における前記第２拡散層の表面及び前記ゲート電極の上面を露出しつつ、前記第１領域における前記第２拡散層の表面が露出しないよう前記第４絶縁膜を除去する工程とを具備する。
【発明の効果】
【０００８】
本発明によれば、ドレイン耐圧を向上させる半導体装置及びその製造方法を提供できる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの断面構成例を示した図。
【図２】本発明の第１の実施形態に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの第１の製造工程を示した断面図。
【図３】本発明の第１の実施形態に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの第２の製造工程を示した断面図。
【図４】本発明の第１の実施形態に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの第３の製造工程を示した断面図。
【図５】本発明の第１の実施形態に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの第４の製造工程を示した断面図。
【図６】本発明の第１の実施形態に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの第５の製造工程を示した断面図。
【図７】本発明の第１の実施形態に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの第６の製造工程を示した断面図。
【図８】本発明の第１の実施形態に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの第７の製造工程を示した断面図。
【図９】本発明の第１の実施形態の変形例に係る高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタとの断面構成例を示した図。
【図１０】本発明の第２の実施形態に係るＬＣＤドライバのブロック図。
【図１１】本発明の第２の実施形態に係るＬＣＤドライバの動作を示すタイミングチャート。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
[第１の実施形態]  
この発明の第１の実施形態に係る半導体装置及びその製造方法について説明する。本実施形態に係る半導体装置及びその製造方法は、ドレイン領域して機能する不純物拡散層の表面の一部を絶縁膜で保護することで、ＭＯＳトランジスタのドレイン耐圧を向上させるものである。
【００１２】
＜１．構成について＞  
まず、本実施形態に係る半導体装置の構成例を図１に示す。図１はＭＯＳトランジスタ２００、及び３００の断面図である。図示するように、ｐ型半導体基板１００表面領域内にｎ型ウェル領域１０１が形成されている。ｎウェル領域１０１の表面領域内には、例えばボロンをドープすることでｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上には図示せぬゲート絶縁膜形成されている。
【００１３】
この半導体基板１００上にこの図示せぬゲート絶縁膜を介して高耐圧ＭＯＳトランジスタ２００（領域ＡＡ０）及び低耐圧ＭＯＳトランジスタ３００（領域ＡＡ１）がそれぞれ形成される。このＭＯＳトランジスタ２００とＭＯＳトランジスタ３００とは、それぞれ半導体基板中１００に形成された素子分離領域（以下、ＳＴＩ）で分離される。
【００１４】
まずＭＯＳトランジスタ２００について説明する。  
ＭＯＳトランジスタ２００は、図示せぬゲート絶縁膜を介して半導体基板１００上に形成されたゲート電極２０１と半導体基板１００表面内に形成された不純物拡散層２０６とを備える。この不純物拡散層２０６はＭＯＳトランジスタ２００のソースまたはドレインとして機能する。つまり、ＭＯＳトランジスタ２００において流れる電流の向きに応じて、これら不純物拡散層２０６は、ソースまたはドレインのいずれかとして機能する。更にこの不純物拡散層２０６表面内にこの不純物拡散層２０６よりも濃度が高い不純物拡散層２０８が形成される。
【００１５】
また、不純物拡散層２０６のゲート電極２０１側であって、半導体基板１００内でこの半導体基板１００と接する界面を点ａとする。
【００１６】
更にＭＯＳトランジスタ２００の側壁を覆うように絶縁膜２０２が形成される。この絶縁膜２０２の膜厚をｗ１とする。
【００１７】
また、不純物拡散層２０６上に絶縁膜２０３が積層される。この絶縁膜２０３は、ゲート電極２０１から離隔され、且つＳＴＩに隣接する不純物拡散層２０６表面が露出するように配置される。ここで、ゲート電極２０１と絶縁膜２０３との距離は、幅ｗ１よりも大きく、且つ不純物拡散層２０６の表面（領域２）が露出することの出来る距離である。この領域２を露出するのは、図示せぬコンタクトプラグＣＰと接合する必要があるためである。なお、ここで絶縁膜２０３がドレイン及びソースとして機能するそれぞれの不純物拡散層２０６上に積層されるのは、上述したように、ＭＯＳトランジスタ２００に流れる電流の向きに応じて、これら両方の不純物拡散層２０６がドレインとして機能する場合を想定しているからである。つまり、片側の不純物拡散層２０６を、例えばソースとして機能させ、このソースの電位を固定させるのであれば、絶縁膜２０３は片方のみ積層させればよい（後述の変形例にて説明）。この場合、ＭＯＳトランジスタ２００に流れる電流の向きは固定される。
【００１８】
また、この絶縁膜２０３の上面は、ゲート電極２０１の上面と一致するが、必ずしも絶縁膜２０３の上面は、ゲート電極２０１の上面と一致しなくてもよい。これは、絶縁膜２０３とゲート電極２０１との間隔に依存する。つまり、絶縁膜２０３とゲート電極２０１との間隔が狭くなるほど、絶縁膜２０３の上面はゲート電極２０１の上面よりも低くする必要がある。一方、絶縁膜２０３とゲート電極２０１との間隔が広くなるほど、絶縁膜２０３の上面は、ゲート電極２０１の上面よりも高くする必要がある。
【００１９】
そして、この絶縁膜２０３と絶縁膜２０２との間の半導体基板１００表面を絶縁膜２０４により埋設する（図中、領域１と表記）。つまり、ゲート電極２０１と絶縁膜２０３との間の半導体基板１００表面内に形成された不純物拡散層２０６の一部は、絶縁膜２０４により埋設される。更に絶縁膜２０５は絶縁膜２０３の側壁を覆うように形成される（図中、領域２と表記）。これにより、ゲート電極２０１の上面及び不純物拡散層２０６における表面（図中、領域２と表記）にはシリサイド層２０７が形成され、領域１（絶縁膜２０２、２０４が有する幅）、絶縁膜２０３、及び絶縁膜２０５により被膜される不純物拡散層２０６はシリサイド化されることはない。ここで、シリサイド化されない不純物拡散層２０６の距離をｗ２とする。そして、前述したようにこの幅ｗ２において、不純物拡散層２０６の不純物濃度は、領域２における不純物拡散層２０８の不純物濃度よりも低い値とされる。つまり、ＬＤＤは、幅ｗ２を有するものとする。
【００２０】
次に、ＭＯＳトランジスタ３００について説明する。  
ＭＯＳトランジスタ３００は、図示せぬゲート絶縁膜を介して半導体基板１００上に形成されたゲート電極３０１と、この半導体基板１００の表面に形成された不純物拡散層３０２とを備える。この不純物拡散層３０２は、ＭＯＳトランジスタ３００のソースまたはドレインとして機能する。
【００２１】
このＭＯＳトランジスタ３００の側壁には、絶縁膜３０３が形成されている。また、ゲート電極３０１の上面及びそのソース及びドレインとして機能する不純物拡散層３０２の表面にそれぞれシリサイド層２０７が形成される。
【００２２】
＜２．製造方法＞  
次に上記構成の製造方法について図２〜図８を用いて説明する。図２〜図８は、高耐圧ＭＯＳトランジスタ（図中、ＨＶと記載）及び低耐圧ＭＯＳトランジスタ（図中、ＬＶと記載）の製造工程を順次示す断面図であり、高耐圧周辺トランジスタ、低耐圧周辺トランジスタのゲート幅方向の断面構成について示している。
【００２３】
まず、図２を用いて第１の製造工程について説明する。図示するように半導体基板１００内に向かって所定の加速電圧で、例えばリンイオンをドープさせる。これにより半導体基板１００内にｎ型ウェル領域１０１を形成する。続いて、半導体基板１００内に所定の加速電圧で、例えばボロンイオンをドープさせる。これによりｎ型ウェル領域１０１内に、ｐ型ウェル領域を形成する。更に、周知の方法で半導体基板１００内にＳＴＩを、そして半導体基板１００上にＭＯＳトランジスタ２００及び３００をそれぞれ形成する。これにより、図２を得ることが出来る。
【００２４】
次に図３を用いて第２の製造工程について説明する。図示するように、半導体基板１００上、すなわちＭＯＳトランジスタ２００、３００及びＳＴＩ上に、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて絶縁膜２０３を形成する。絶縁膜２０３は半導体基板１００表面から順にＴＥＯＳ膜／ＳｉＮ膜／ＴＥＯＳ膜が形成された積層膜である。
【００２５】
次に図４を用いて第３の製造工程について説明する。上記第２の製造工程で形成した絶縁膜２０３上にフォトレジスト膜４０１を積層させる。その後、領域ＡＡ０における不純物拡散層２０６の真上に積層させたフォトレジスト膜４０１が残存するように、フォトリソグラフィーで領域ＡＡ２、ＡＡ３にフォトレジスト膜４０１が残存するようパターン形成を行う。すなわち、領域ＡＡ２、ＡＡ３以外のフォトレジスト膜４０１はフォトリソグラフィー後、アッシングすることで除去する。これにより、図４に示すような、フォトレジスト膜４０１が、絶縁膜２０３上に形成される。
【００２６】
次に図５を用いて第４の製造工程について説明する。図５に示すように、レジスト膜４０１をマスクとして絶縁膜２０３を、例えばＲＩＥ（reactive ion etching）により除去する。これにより、半導体基板１００上の領域ＡＡ２及び領域ＡＡ３に、絶縁膜２０３及びこの絶縁膜２０３上に積層されたフォトレジスト４０１が残存する。
【００２７】
次に図６を用いて第５の製造工程について説明する。その後、アッシングすることで、このフォトレジスト４０１を除去する。これにより、図６を得ることが出来る。またこの際、ＭＯＳトランジスタ２００、３００のゲート電極の側壁には、絶縁膜２０２、３０３がそれぞれ残存する。
【００２８】
更に図７を用いて第６の製造工程について説明する。図示するように半導体基板１００、不純物拡散層２０６及び３０２、ゲート電極２０１及び３０１、並びに絶縁膜２０２、２０３、及び３０３上に、絶縁膜２０４を積層させる。この絶縁膜２０４は、例えば例えばＴＥＯＳ膜である。ここで、領域１におけるゲート電極２０１と絶縁膜２０３との間に埋設される絶縁膜２０４の高さをＴ１とし、領域２における絶縁膜２０４の高さをＴ２とする。この際、Ｔ１はＴ２に対して約１．５倍程度の膜厚を有する。なお、本実施形態では、このＴ２の値を例えば１２０[ｎｍ]程度とする。
【００２９】
その後、例えばＲＩＥを用いて、領域１における不純物拡散層２００の表面が露出しないよう絶縁膜２０４を残存させつつ、ゲート電極２０１及び３０１の上面、絶縁膜２０３の上面、領域Ａ２における不純物拡散層２０６、並びに領域ＡＡ１における不純物拡散層３０２の表面をそれぞれ露出させる。
【００３０】
次に図８を用いて第７の製造工程について説明する。引き続き、図８に示すように領域ＡＡ０において、半導体基板１００上、すなわちゲート電極２００、絶縁膜２０２〜２０４、及び不純物拡散層２０６を被膜するフォトレジスト膜４００を形成する。
【００３１】
この状態で領域ＡＡ１において、ＭＯＳトランジスタ３００の側壁を被膜している絶縁膜２０４を除去し、その後、領域ＡＡ０におけるフォトレジスト膜４０３をアッシングする。最後に、所定の手法で金属膜を積層させ熱処理させることで、ゲート電極２００及び３００の上面、領域２における不純物拡散層２０６、並びに領域ＡＡ１における不純物拡散層３０２をそれぞれシリサイド化する。これにより図２の構造を得ることが出来る。
【００３２】
＜３．本実施形態に係る効果＞  
本実施形態に係る半導体装置及びその製造方法であると、以下（１）の効果を奏することが出来る。  
（１）ドレイン耐圧を向上させることが出来る。
【００３３】
本実施形態に係る半導体装置及びその製造方法において、ＭＯＳトランジスタ２００は、このゲート電極２０１から離隔して不純物拡散層２０６上に形成された絶縁膜２０３を備える。更に、このＭＯＳトランジスタ２００のゲート電極２０１と絶縁膜２０３との間の不純物拡散層２０６を埋設する絶縁膜２０４を備える。すなわち、ＭＯＳトランジスタ２００はドレイン領域として機能する不純物拡散層２０６において、幅ｗ２を有したＬＤＤ領域を備える。なお、この幅ｗ２は不純物拡散層２０６上に形成された絶縁膜２０２〜２０５に相当し、この幅ｗ２の不純物濃度の大きさは、領域２における不純物拡散層２０８の不純物濃度よりも小さくなるよう形成される。
【００３４】
仮に、絶縁膜２０３が形成されない場合、絶縁膜２０２とこの絶縁膜２０３との間の絶縁膜２０４がウェットエッチングで除去されてしまい、ドレイン領域の表面が露出してしまう。つまり、例え、ｗ２の領域における不純物拡散層２０６の不純物濃度を領域２における不純物拡散層２０８の不純物濃度よりも低くしたとしても、幅ｗ１を除いたドレイン領域２０６の表面がシリサイド化されてしまう。
【００３５】
そして、この場合において、図示せぬコンタクトプラグＣＰを介してドレイン領域に高い電圧を転送すると、例えば０[Ｖ]の半導体基板１００に対し、ドレイン領域２０６の電位は、コンタクトプラグＣＰから転送された高電圧と等しくなる。つまり、ドレイン領域表面がシリサイド化されていることから、ドレイン領域２０６内において電位勾配が生じにくくなり、この結果、ｐ型の半導体基板１００とｎ型にドープされた不純物拡散層２０６との間に電圧（逆バイアス）が印加される。
【００３６】
つまりドレイン領域２０６の点ａ（図１参照）における電位は、本実施形態に係るＭＯＳトランジスタ２００における構成における点ａの電位よりも大きくなる。従って、ドレイン耐圧を十分確保することが出来ず、ドレイン領域２０６と半導体基板１００との間で降伏現象が生じてしまう。
【００３７】
しかし、本実施形態に係る半導体装置の製造方法であると、ゲート電極２０１と離隔して絶縁膜２０３が形成され、またゲート電極２０１とこのゲート電極２０１と離隔して形成された絶縁膜２０３との間隔が狭いため、絶縁膜２０４をウェットエッチングで除去した際も、領域１には絶縁膜２０４が残存する。これは、ゲート電極２０１と離隔して形成された絶縁膜２０３との間隔が狭い事と、絶縁膜２０４の高さＴ１が、周囲に積層される絶縁膜２０４の高さＴ２の約１．５倍程度の値を有することに起因する。このように、上記説明したように、不純物拡散層２０６においてｗ２の幅のＬＤＤを確保することが出来る。このため、本実施形態に係る半導体装置の製造方法であると、ＬＤＤの領域（幅ｗ２）はシリサイド化された領域２における不純物拡散層２０６よりも抵抗値が高くなる。すなわち、例え不純物拡散層２０６と半導体基板１００との間のｎ−ｐ間において逆バイアスが印加されても、領域２からゲート電極２０１方向に近づくにつれ不純物拡散層２０６内の電位は低下していく。つまり、ドレイン領域２０６における点ａの電位とこの点ａに接する半導体基板１００との間の電位差を小さくすることが出来る。従ってこのｎ−ｐ間において流れる電流を抑制させることが出来る。つまり、ドレイン耐圧を上げることが出来、動作の信頼性向上を奏することが出来る。
【００３８】
なお、上述したように本実施形態に係る半導体装置及びその製造方法では、両方の不純物拡散層２０６においてｗ２のＬＤＤを確保することが出来る。つまり、電流の向きに従っていずれの不純物拡散層２０６がドレインとして機能する場合であっても、本実施形態に係る半導体装置及びその製造方法であれば、ＭＯＳトランジスタ２００のドレイン耐圧を向上させることが出来る。
【００３９】
＜変形例＞  
次に本発明の変形例に係る半導体装置及びその製造方法について説明する。なお、上記第１の実施形態と同一の構成については説明を省略し、また同一の部材については同一の参照符号を用いて説明する。
【００４０】
＜１．構造について＞  
図９は、上記第１の実施形態における図１と同様、ＭＯＳトランジスタ２００、及び３００の断面図である。変形例では、図１の構造において片方の不純物拡散層２０６上に形成される絶縁膜２０３〜２０５を廃した構造をとる。すなわち、絶縁膜２０３〜２０５が形成されない不純物拡散層２０６がソースとして機能する。
【００４１】
＜２．製造方法＞  
変形例に係る半導体装置の製造方法では、上記第１の実施形態において、ＭＯＳトランジスタ２００の不純物拡散層２０６上の絶縁膜２０３（片方）を廃した構造をとる。つまり、上記第１の実施形態の図４の工程において、ソース側の不純物拡散層２０６上からフォトレジスト膜４０１を除去する（図４、領域ＡＡ２）。以降、上記第１の実施形態で説明した図３〜図８の製造工程を経ることで、図９の構造が得られる。
【００４２】
＜３．変形例に係る効果＞  
このように、少なくともドレイン領域として機能する不純物拡散層２０６上に絶縁膜２０２〜２０４が積層されていれば、上記第１の実施形態と同様の効果（１）、すなわちドレイン耐圧を向上させることが出来る。なお、この場合、図中、領域ＡＡ２におけるソースとして機能する不純物拡散層２０６の電位を固定しておけばよい。
【００４３】
［第２の実施形態］  
次に本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。本実施形態に係る半導体装置及びその製造方法は、上記第１、またはその変形例で説明した高耐圧ＭＯＳトランジスタ２００を、例えば液晶ディスプレイ（図示せぬ）に高電圧を転送する電圧転送回路（以下、ＬＣＤドライバ７００）を構成する回路に適用するものである。
【００４４】
＜ＬＣＤドライバ７００の構成について＞  
まず図１０を用いて、本実施形態に係るＬＣＤドライバ７００の構成について説明する。図１０は、ＬＣＤドライバ７００のブロックである。図１０では、例えば３８４列に配列された画素を制御する例を示しており、このうちの１２８行ずつがそれぞれＲＧＢに相当する。そして各画素は、６ビットで与えられる信号によって、その電圧が駆動される。
【００４５】
図示するようにＬＤＣドライバ７００は、低電圧で駆動する低電圧領域と、高電圧で駆動する高電圧領域とを備える。この低電圧領域では、上記第１の実施形態及びその変形例で説明したＭＯＳトランジスタ３００が複数配置される。この低電圧領域では、ＭＯＳトランジスタ３００により複数のフリップフロップが形成される。
【００４６】
そして高電圧領域では、上記第１の実施形態及びその変形例で説明したＭＯＳトランジスタ２００が複数配置される。この高電圧領域では、ＭＯＳトランジスタ２００により、一例としてレベルシフタ（Ｌ／Ｓ）、デジタル／アナログ変換回路（ＤＡＣ）、比較器（ＡＭＰ）、ＡＭＰアレイ、及びＢＧＲ（バンドギャップリファレンス）回路が形成される。
【００４７】
以下、このＬＣＤドライバ７００について説明する。上記したようにＬＣＤドライバ７００は、低耐圧領域において、例えば３８４個のタイミング制御部５００−０〜５００−３８３が形成される。以下、タイミング制御部５００−ｉ（ｉは０〜３８３のいずれか）の構成について説明する。
【００４８】
タイミング制御部５００−ｉは、フリップフロップ５０１−ｉ、５０２−ｉ、及び５０３−ｉを備える。  
フリップフロップ５０３−ｉは直前のフリップフロップ５０３−（ｉ−１）が出力した信号ＤＩをクロック信号ＣＬＫに同期して取り込み、これを信号ＤＩ＜ｉ＞として、フリップフロップ５０２−ｉ及びフリップフロップ５０３−（ｉ＋１）へ転送する。なお、ｉ＝０、すなわち信号ＤＩ＜０＞は、制御部から直接与えられる信号である。
【００４９】
フリップフロップ５０２−ｉは、信号ＰＤと、フリップフロップ５０３−ｉから転送された信号ＤＩ＜ｉ＞とを、クロック信号ＣＬＫに同期して取り込み、これを信号ＰＤ＜ｉ＞としてフリップフロップ５０１−ｉへと転送する。信号ＰＤは、例えば６ビットの信号である。
【００５０】
フリップフロップ５０１−ｉは信号ＬＯＡＤに同期して、信号ＰＤ＜ｉ＞を取り込み、これを高耐圧領域におけるレベルシフタＬ／Ｓへと転送する。
【００５１】
次にＬＣＤドライバ７００の高耐圧領域の構成について説明する。高耐圧領域は、電圧転送部６００−０〜６００−３８３、バンドギャップリファレンス回路（以下ＢＧＲ）８００、及び増幅器アレイ（以下ＡＭＰアレイ）９００を備える。
【００５２】
電圧転送部６００−ｉは、それぞれタイミング制御部５００−ｉに関連付けられている。そして電圧転送部６００−ｉは、増幅器（以下ＡＭＰ）６０１−ｉ、Ｄ／Ａコンバータ（以下ＤＡＣ）６０２−ｉ、及びレベルシフタ（以下Ｌ／Ｓ）６０３−ｉを備える。  
Ｌ／Ｓ６０３−ｉは上記フリップフロップ５０１−ｉから転送された信号ＰＤ＜ｉ＞の電圧レベルを、より高い電圧に変換する（高電圧を発生させる）。そして、Ｌ／Ｓ６０３−ｉは、レベル変換された信号ＰＤ＜ｉ＞をＤＡＣ６０２−ｉに転送する。
【００５３】
ＤＡＣ６０２−ｉは、このＬ／Ｓ６０３−ｉから受信した信号ＰＤ＜ｉ＞をアナログ信号に変換する。信号ＰＤ＜ｉ＞は６ビットの信号であるので、ＤＡＣ６０２−ｉは、２の６乗すなわち、６４階調のアナログ電圧を発生する。
【００５４】
ＡＭＰ６０１−ｉは、ＤＡＣ６０２−ｉから供給されたアナログ電圧をインピーダンス変換する。そして得られた電圧により、対応する画素を駆動する。
【００５５】
ＢＧＲ８００は、外部電源に基づいて基準電圧を生成する。またＡＭＰアレイ９００は、この基準電圧に基づいてＤＡＣ６０２−０〜６０２−３８３を制御する。
【００５６】
＜ＬＣＤドライバ７００の動作について＞  
次に、上記構成のＬＣＤドライバ７００の動作について、図１１を用いて説明する。図１１は、ＬＣＤドライバ７００の各要素内の信号のタイミングチャートである。図中のＰＤ［５：０］におけるＲｊ、Ｇｊ、Ｂｊ（ｊは０〜１２８）はそれぞれ、ｊ行目に位置する画素（ＲＧＢのいずれか）を駆動するための信号を示す。
【００５７】
図示するように、時刻ｔ０において信号ＤＩは“Ｈ”レベルとされている（アサートされる）。すると、まずフリップフロップ５０３−０がこの信号ＤＩを内部に取り込み、これをフリップフロップ５０２−０に転送する。すると時刻ｔ１において信号ＤＩ１が“Ｈ”レベルとなったことに応答してフリップフロップ５０２−０は、クロックＣＬＫの立ち上がりに同期して、信号ＰＤ＝“Ｒ１”を内部に取り込む。また時刻ｔ１では、フリップフロップ５０３−１に信号ＤＩが転送される。従って時刻ｔ２においてフリップフロップ５０２−１は、クロックＣＬＫの立ち上がりに同期して、信号ＰＤ＝“Ｇ１”を内部に取り込む。更に時刻ｔ２では、フリップフロップ５０３−２に信号ＤＩが転送される。従って時刻ｔ３においてフリップフロップ５０２−２は、クロックＣＬＫの立ち上がりに同期して、信号ＰＤ＝“Ｂ１”を内部に取り込む。以降、同様にして、フリップフロップ５０２−３〜５０２−３８３に信号ＰＤが取り込まれる。
【００５８】
その結果、時刻ｔ３８４において、フロップフロップ５０２−０〜５０２−３８３の各々には、それぞれ信号“Ｒ１”、“Ｇ１”、“Ｂ１”〜“Ｒ１２８”、“Ｇ１２８”、“Ｂ１２８”が揃うことになる。
【００５９】
その後、時刻ｔ３８５において、信号ＬＯＡＤが“Ｈ”レベルとされる（アサートされる）。これにより、フリップフロップ５０２−０〜５０２−３８３内の信号ＰＤの全てが、それぞれフリップフロップ５０１−０〜５０１−３８３に転送される。更にある遅延を持って、時刻ｔ３８６においてこれらの信号はレベルシフタＬ／Ｓ６０３−０〜６０３−３８３に転送され、レベルシフトされる。
【００６０】
引き続きこれらの信号ＰＤは、ＤＡＣ６０２−０〜６０２−３８３でアナログ信号に変換されて、このアナログ信号によって、各画素が駆動される。
【００６１】
＜本実施形態に係る効果＞  
本実施形態に係る半導体装置及びその製造方法であると、効果（１）に加え、（２）の効果を奏することが出来る。  
（２）動作信頼性を向上させることが出来る。
【００６２】
本実施形態に係る半導体装置及びその製造方法であると、上記第１の実施形態で説明したようにＭＯＳトランジスタ２００のドレイン耐圧を確保することが出来るため、ＬＣＤドライバ７００の高電圧領域において、例えば３．３[Ｖ]以上の電圧をＭＯＳトランジスタ２００を用いて転送する場合であっても、降伏現象が生じることから抑制させることが出来る。つまり、不具合が少なく動作信頼性を向上させる装置を提供させることが出来る。
【００６３】
また本実施形態では、高電圧で駆動する装置の一例として液晶ディスプレイを挙げたが、高電圧で駆動する装置であればこれに限られない。
【００６４】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【符号の説明】
【００６５】
１００…半導体基板、１０１…ｎウェル、１０２…ｐウェル、２０１、３０１…ゲート電極、２０２〜２０５…絶縁膜、２０６、３０２…不純物拡散層、２０７…シリサイド層、ＳＴＩ…素子分離領域、４００、４０１…フォトレジスト膜、６００−０〜６００−１７…電圧転送回路、５００−０〜５００−１７…タイミング制御回路、７００…ＬＣＤドライバ、８００…ＢＧＲ回路、９００…ＡＭＰアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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