(57)【要約】【課題】内部電源電圧を供給されるロジック回路の貫通電流が電源電圧に依存しない内部電源電圧生成回路を提供する。【解決手段】電流源１の定電流に基づき、基準電圧ＶＲＥＦは電源電圧ＶＤＤに依存しないで生成され、基準電圧ＶＲＥＦに基づき、ソースフォロアによって内部電源電圧ＤＶＤＤが電源電圧ＶＤＤに依存しないで生成される。内部電源電圧ＤＶＤＤに基づき、ロジック回路９の貫通電流が流れる。よって、ロジック回路９の貫通電流は電源電圧ＶＤＤに依存しない。また、内部電源電圧ＤＶＤＤは、ロジック回路９が仕様上動作できる最低のロジック回路９用の電源電圧である。よって、ロジック回路９の貫通電流は少ない。【選択図】図１
2011211444.tif 000002
【特許請求の範囲】
【請求項１】
内部電源端子の内部電源電圧を生成し、前記内部電源電圧をロジック回路に供給する内部電源電圧生成回路において、
ダイオード接続されるＰＭＯＳトランジスタ及びダイオード接続される第一ＮＭＯＳトランジスタを備える電圧生成回路と、
電源端子と前記電圧生成回路との間に設けられる電流源と、
ゲートを前記電流源と前記電圧生成回路との接続点に接続されて基準電圧を入力され、前記電源端子と前記内部電源端子との間でソースフォロア接続される第二ＮＭＯＳトランジスタと、
を備え、
前記ＰＭＯＳトランジスタは、前記ロジック回路内部のＰＭＯＳトランジスタと同一の製造プロセスで形成され、
前記第一ＮＭＯＳトランジスタは、前記ロジック回路内部のＮＭＯＳトランジスタと同一の製造プロセスで形成される、
ことを特徴とする内部電源電圧生成回路。
【請求項２】
前記第二ＮＭＯＳトランジスタのソースと前記内部電源端子との間に設けられるインピーダンス素子、
をさらに備えることを特徴とする請求項１記載の内部電源電圧生成回路。
【請求項３】
前記第二ＮＭＯＳトランジスタは、エンハンスメント型ＮＭＯＳトランジスタであり、前記ロジック回路内部のＮＭＯＳトランジスタの閾値電圧と等しい正の値の閾値電圧を有する、
ことを特徴とする請求項１または２記載の内部電源電圧生成回路。
【請求項４】
前記第二ＮＭＯＳトランジスタは、エンハンスメント型ＮＭＯＳトランジスタであり、前記ロジック回路内部のＮＭＯＳトランジスタの閾値電圧よりも低い正の値の閾値電圧を有する、
ことを特徴とする請求項１または２記載の内部電源電圧生成回路。
【請求項５】
前記第二ＮＭＯＳトランジスタは、ディプレッション型ＮＭＯＳトランジスタであり、負の値の閾値電圧を有する、
ことを特徴とする請求項１または２記載の内部電源電圧生成回路。
【請求項６】
前記内部電源端子と接地端子との間に設けられる容量、
をさらに備えることを特徴とする請求項１記載の内部電源電圧生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電源端子の内部電源電圧を生成し、内部電源電圧をロジック回路に供給する内部電源電圧生成回路に関する。
【背景技術】
【０００２】
従来の内部電源電圧生成回路について説明する。図４は、従来の内部電源電圧生成回路を示す回路図である。
【０００３】
ダイオード接続されるＮＭＯＳトランジスタ１１は、電源電圧ＶＤＤを内部電源電圧ＤＶＤＤに降圧する。この内部電源電圧ＤＶＤＤと接地電圧ＶＳＳとで、ロジック回路１２は動作する。ロジック回路１２用の電源電圧が電源電圧ＶＤＤから内部電源電圧ＤＶＤＤに低くなる分、ロジック回路１２の貫通電流は少なくなる（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０８−０１８３３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の技術では、電源電圧ＶＤＤが変動して高くなると、内部電源電圧ＤＶＤＤも高くなる。すると、ロジック回路１２用の電源電圧である内部電源電圧ＤＶＤＤが高くなる分、ロジック回路１２の貫通電流も多くなってしまう。つまり、内部電源電圧ＤＶＤＤを供給されるロジック回路１２の貫通電流は、電源電圧ＶＤＤに依存してしまう。
【０００６】
本発明は、上記課題に鑑みてなされ、内部電源電圧を供給されるロジック回路の貫通電流が電源電圧に依存しない内部電源電圧生成回路を提供する。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、内部電源端子の内部電源電圧を生成し、前記内部電源電圧をロジック回路に供給する内部電源電圧生成回路において、ダイオード接続されるＰＭＯＳトランジスタ及びダイオード接続される第一ＮＭＯＳトランジスタを備える電圧生成回路と、電源端子と前記電圧生成回路との間に設けられる電流源と、ゲートを前記電流源と前記電圧生成回路との接続点に接続されて基準電圧を入力され、前記電源端子と前記内部電源端子との間でソースフォロア接続される第二ＮＭＯＳトランジスタと、を備え、前記ＰＭＯＳトランジスタは、前記ロジック回路内部のＰＭＯＳトランジスタと同一の製造プロセスで形成され、前記第一ＮＭＯＳトランジスタは、前記ロジック回路内部のＮＭＯＳトランジスタと同一の製造プロセスで形成される、ことを特徴とする内部電源電圧生成回路を提供する。
【発明の効果】
【０００８】
本発明では、電流源の定電流に基づき、基準電圧は電源電圧に依存しないで生成され、基準電圧に基づき、ソースフォロアによって内部電源電圧が電源電圧に依存しないで生成される。内部電源電圧に基づき、ロジック回路の貫通電流が流れる。よって、ロジック回路の貫通電流は電源電圧に依存しない。
【０００９】
また、内部電源電圧は、ロジック回路が仕様上動作できる最低のロジック回路用の電源電圧である。よって、ロジック回路の貫通電流は少ない。
【図面の簡単な説明】
【００１０】
【図１】本発明の内部電源電圧生成回路を示す回路図である。
【図２】本発明の内部電源電圧生成回路の他の例を示す回路図である。
【図３】本発明の内部電源電圧生成回路の他の例を示す回路図である。
【図４】従来の内部電源電圧生成回路を示す回路図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を、図面を参照して説明する。
まず、内部電源電圧生成回路の構成について説明する。図１は、内部電源電圧生成回路を示す回路図である。
【００１２】
内部電源電圧生成回路は、電流源１、ＰＭＯＳトランジスタ２、及び、ＮＭＯＳトランジスタ３〜４を備える。また、内部電源電圧生成回路は、電源端子、接地端子、及び、内部電源端子を備える。ＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３は、電圧生成回路を構成する。ＮＭＯＳトランジスタ４は、ソースフォロアを構成する。
【００１３】
電流源１とダイオード接続されるＰＭＯＳトランジスタ２とダイオード接続されるＮＭＯＳトランジスタ３とは、電源端子と接地端子との間で順に直列接続される。ＮＭＯＳトランジスタ４のゲートは、電流源１とＰＭＯＳトランジスタ２との間の接続点に接続され、ソースは、内部電源端子に接続され、ドレインは、電源端子に接続される。つまり、ＮＭＯＳトランジスタ４は、ゲートを電流源１とＰＭＯＳトランジスタ２との間の接続点に接続され、電源端子と内部電源端子との間でソースフォロア接続される。ロジック回路９は、内部電源端子と接地端子との間に設けられる。
【００１４】
ここで、ＰＭＯＳトランジスタ２は、ロジック回路９内部のＰＭＯＳトランジスタ（図示せず）と同一の製造プロセスで形成される。ＮＭＯＳトランジスタ３〜４は、ロジック回路９内部のＮＭＯＳトランジスタ（図示せず）と同一の製造プロセスで形成される。
【００１５】
また、ＰＭＯＳトランジスタ２は、エンハンスメント型ＰＭＯＳトランジスタであり、ロジック回路９内部のＰＭＯＳトランジスタの閾値電圧と等しい負の値の閾値電圧（−Ｖｔｐ２）を有する。ＮＭＯＳトランジスタ３は、エンハンスメント型ＮＭＯＳトランジスタであり、ロジック回路９内部のＮＭＯＳトランジスタの閾値電圧と等しい正の値の閾値電圧Ｖｔｎ３を有する。ＮＭＯＳトランジスタ４は、エンハンスメント型ＮＭＯＳトランジスタであり、ロジック回路９内部のＮＭＯＳトランジスタの閾値電圧と等しい正の値の閾値電圧Ｖｔｎ４を有する。
【００１６】
次に、内部電源電圧生成回路の動作について説明する。
ＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３はダイオード接続されている。つまり、これらのトランジスタはオンしている。電流源１の定電流Ｉｏは、ＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３を介して接地端子に流れる。定電流ＩｏとＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３のオン抵抗とに基づき、基準電圧ＶＲＥＦはＮＭＯＳトランジスタ４のゲートで生成される。つまり、ＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３によって構成される電圧生成回路は、基準電圧ＶＲＥＦを生成する。ＰＭＯＳトランジスタ２のオーバードライブ電圧はＶｏｐ２であるとし、ＮＭＯＳトランジスタ３のオーバードライブ電圧はＶｏｎ３であるとする。すると、基準電圧ＶＲＥＦは下記の式（１）で算出される。
【００１７】
ＶＲＥＦ＝（｜Ｖｔｐ２｜＋Ｖｔｎ３）＋（Ｖｏｐ２＋Ｖｏｎ３）・・・（１）
ＮＭＯＳトランジスタ４はソースフォロア接続されている。よって、ソース電圧である内部電源電圧ＤＶＤＤは、ゲート電圧である基準電圧ＶＲＥＦに基づき、決定される。この時、ＮＭＯＳトランジスタ４のドライブ能力は、ロジック回路９の仕様に基づいて適宜回路設計される。また、内部電源電圧ＤＶＤＤは、ロジック回路９が仕様上動作できる最低のロジック回路９用の電源電圧であり、ロジック回路９の仕様に基づいて適宜回路設計される。内部電源電圧ＤＶＤＤは下記の式（２）で算出される。
【００１８】
ＤＶＤＤ
＝ＶＲＥＦ−Ｖｔｎ４
＝（｜Ｖｔｐ２｜＋Ｖｔｎ３）＋（Ｖｏｐ２＋Ｖｏｎ３）−Ｖｔｎ４・・・（２）
ここで、定電流Ｉｏは、オンするＰＭＯＳトランジスタ２及びオンするＮＭＯＳトランジスタ３に流れる貫通電流ＩＡと考えられる。また、ロジック回路９内部のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの両方がオンしてしまい、これらのトランジスタが貫通電流ＩＢを流してしまうことがある。
【００１９】
これらの貫通電流ＩＡ〜ＩＢにおいて、貫通電流ＩＡとＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３のオン抵抗とに基づき、式（１）の基準電圧ＶＲＥＦは生成される。この基準電圧ＶＲＥＦに基づき、式（２）の内部電源電圧ＤＶＤＤは生成される。この内部電源電圧ＤＶＤＤとロジック回路９内部のオンするＰＭＯＳトランジスタ及びオンするＮＭＯＳトランジスタのオン抵抗とに基づき、貫通電流ＩＢが流れる。つまり、貫通電流ＩＢは、貫通電流ＩＡつまり定電流Ｉｏに依存する。
【００２０】
換言すると、貫通電流ＩＡを流すＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３は、貫通電流ＩＢを流すロジック回路９内部のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、同一の製造プロセスで形成される。また、説明の簡略のため、貫通電流ＩＡを流す各ＭＯＳトランジスタは、貫通電流ＩＢを流す各ＭＯＳトランジスタと、同一のゲート長及びゲート幅をそれぞれ有するとし、この時、同一のオン抵抗Ｒをそれぞれ有するとする。すると、式（２）より、下記の式（３）〜（４）が成立する。
【００２１】
Ｒ・ＩＡ＝Ｒ・Ｉｏ＝ＶＲＥＦ・・・（３）
Ｒ・ＩＢ＝ＤＶＤＤ＝ＶＲＥＦ−Ｖｔｎ４・・・（４）
式（３）〜（４）から、貫通電流ＩＢは下記の式（５）で算出される。
ＩＢ＝ＩＡ−Ｖｔｎ４／Ｒ＝Ｉｏ−Ｖｔｎ４／Ｒ・・・（５）
つまり、貫通電流ＩＢは、式（５）より、貫通電流ＩＡつまり定電流Ｉｏに依存する。よって、定電流Ｉｏが適宜回路設計されることにより、貫通電流ＩＢが制御されることができる。
【００２２】
また、この式（５）より、貫通電流ＩＢは電源電圧ＶＤＤに依存しない。
ロジック回路９の貫通電流が流れ、内部電源電圧ＤＶＤＤが低くなると、ＮＭＯＳトランジスタ４のゲート・ソース間電圧が高くなる。よって、ＮＭＯＳトランジスタ４のオン抵抗が小さくなり、内部電源電圧ＤＶＤＤが高くなる。つまり、ＮＭＯＳトランジスタ４は、内部電源電圧ＤＶＤＤが一定になるよう動作する。
【００２３】
このようにすると、電流源１の定電流に基づき、基準電圧ＶＲＥＦは電源電圧ＶＤＤに依存しないで生成され、基準電圧ＶＲＥＦに基づき、ソースフォロアによって内部電源電圧ＤＶＤＤが電源電圧ＶＤＤに依存しないで生成される。内部電源電圧ＤＶＤＤに基づき、ロジック回路９の貫通電流が流れる。よって、式（５）に示すように、ロジック回路９の貫通電流は電源電圧ＶＤＤに依存しない。
【００２４】
また、内部電源電圧ＤＶＤＤは、ロジック回路９が仕様上動作できる最低のロジック回路９用の電源電圧である。よって、ロジック回路９の貫通電流は少ない。
【００２５】
また、製造プロセスばらつきにより、ＭＯＳトランジスタの閾値電圧がばらついても、基準電圧ＶＲＥＦを生成する各ＭＯＳトランジスタ及び内部電源電圧ＤＶＤＤを供給される各ＭＯＳトランジスタは全て同一の製造プロセスで形成されるので、これらのＭＯＳトランジスタの閾値電圧は全てほぼ同一にばらつく。よって、定電流Ｉｏ及びロジック回路９の貫通電流は両方ともほぼ同一にばらつく。ここで、式（５）に示すように、定電流Ｉｏが適宜回路設計されることにより、製造プロセスばらつきに依存せずに、ロジック回路９の貫通電流が制御されることができる。
【００２６】
なお、図２に示すように、内部電源端子と接地端子との間に容量６が追加されても良い。
このようにすると、内部電源端子の内部電源電圧ＤＶＤＤは、容量６によって急激に変動しにくくなるので、安定する。
【００２７】
また、図３に示すように、ＮＭＯＳトランジスタ４のソースと内部電源端子との間に抵抗やダイオードなどのインピーダンス素子５が追加されても良い。
【００２８】
ここで、製造プロセスばらつきにより、ＮＭＯＳトランジスタ４の閾値電圧Ｖｔｎ４がばらつき、例えば、閾値電圧Ｖｔｎ４が低くなるとする。この時、インピーダンス素子５が存在しない場合、式（２）より、内部電源電圧ＤＶＤＤは高くなってしまう。しかし、図３のようにインピーダンス素子５が存在する場合、閾値電圧Ｖｔｎ４が低くなる分、ＮＭＯＳトランジスタ４に流れる電流が多くなるので、インピーダンス素子５に発生する電圧が高くなる。この電圧により、電圧降下が発生し、内部電源電圧ＤＶＤＤは高くならない。つまり、インピーダンス素子５が存在すると、閾値電圧Ｖｔｎ４が低くなっても、内部電源電圧ＤＶＤＤは高くならない。また、閾値電圧Ｖｔｎ４が高くなっても、上記と同様に、内部電源電圧ＤＶＤＤは低くならない。
【００２９】
このようにすると、製造プロセスばらつきにより、ＮＭＯＳトランジスタ４の閾値電圧Ｖｔｎ４がばらついても、内部電源電圧ＤＶＤＤはばらつきにくくなる。
【００３０】
また、ＮＭＯＳトランジスタ４は、ロジック回路９内部のＮＭＯＳトランジスタと異なる製造プロセス（チャネルドープ工程など）で形成され、エンハンスメント型ＮＭＯＳトランジスタであり、ロジック回路９内部のＮＭＯＳトランジスタの閾値電圧よりも低い正の値の閾値電圧を有しても良い。また、ＮＭＯＳトランジスタ４は、ロジック回路９内部のＮＭＯＳトランジスタと異なる製造プロセスで形成され、ディプレッション型ＮＭＯＳトランジスタであり、負の値の閾値電圧を有しても良い。
【００３１】
このようにすると、式（２）より、内部電源電圧ＤＶＤＤが高くなるので、その分、ロジック回路９の貫通電流が多くなってしまうが、ロジック回路９の動作速度が速くなる。
【００３２】
また、ＰＭＯＳトランジスタ２及びＮＭＯＳトランジスタ３は、電流源１と接地端子との間で、図１では、順に直列接続されているが、図示しないが、逆に直列接続されても良い。
【符号の説明】
【００３３】
１  電流源
２  ＰＭＯＳトランジスタ
３〜４  ＮＭＯＳトランジスタ
９  ロジック回路
【図１】
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【図２】
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【図３】
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【図４】
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