(57)【要約】【課題】消費電流の少ない電圧検出回路を提供する。【解決手段】電圧ＶＰＰとして高電圧（ＶＤＤ＋α）が供給され、入力電圧ＶＩＮが電源電圧ＶＤＤに制御されると、レベルシフタ１１による遅延時間が長くなることにより、高電圧（ＶＤＤ＋α）が検出される。ここで、レベルシフタ１１の出力電圧の変遷時では、レベルシフタ１１は電流を流すが、変遷が終了すると、レベルシフタ１１は電流を流さなくなる。よって、電圧検出回路の消費電流が少なくなる。【選択図】図１
2011122944.tif 000002
【特許請求の範囲】
【請求項１】
電圧検出端子に供給された電圧を検出する電圧検出回路において、
前記電圧検出端子に供給された電圧を電源電圧とし、前記電源電圧に基づいた遅延時間を有するレベルシフタと、
前記電源電圧と前記レベルシフタへの入力電圧との差分電圧が所定電圧よりも低い通常時における前記レベルシフタの遅延時間と同程度の遅延時間を有する遅延回路と、
前記差分電圧が前記所定電圧よりも高い電圧検出時における前記レベルシフタの遅延時間と前記遅延回路の遅延時間との差分を検出し、前記差分に基づいたパルス信号を出力する差分検出回路と、
前記パルス信号を保持するラッチと、
を備えることを特徴とする電圧検出回路。
【請求項２】
前記差分検出回路の出力端子と前記ラッチのセット端子との接続点に設けられる容量、
をさらに備えることを特徴とする請求項１記載の電圧検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧検出端子に供給された電圧を検出する電圧検出回路に関する。
【背景技術】
【０００２】
従来の電圧検出回路について説明する。図５は、従来の電圧検出回路を示す図である。
【０００３】
ＰＭＯＳトランジスタ５２において、電源電圧ＶＣＣであるゲート電圧と入力電圧ＩＮに基づいたソース電圧との差分電圧が閾値電圧よりも高いと、つまり、入力電圧ＩＮが検出されるべき高電圧以上であると、ＰＭＯＳトランジスタ５２はオンする。すると、インバータ５４の入力電圧は高くなり、この入力電圧がインバータ５４の反転閾値電圧よりも高くなると、出力電圧ＯＵＴはローレベルになる。このローレベルの出力電圧ＯＵＴにより、入力電圧ＩＮが高電圧以上であることが検出される（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０９−２６５７９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、従来の技術では、入力電圧ＩＮが高電圧以上であることが検出されている状況において、ＰＭＯＳトランジスタ５２はオンしているので、電流が抵抗５１とＰＭＯＳトランジスタ５２と抵抗５３との経路に常に流れてしまう。よって、電圧検出回路の消費電流が多くなってしまう。
【０００６】
本発明は、上記課題に鑑みてなされ、消費電流の少ない電圧検出回路を提供する。
【課題を解決するための手段】
【０００７】
本発明は、上記課題を解決するため、電圧検出端子に供給された電圧を検出する電圧検出回路において、前記電圧検出端子に供給された電圧を電源電圧とし、前記電源電圧に基づいた遅延時間を有するレベルシフタと、前記電源電圧と前記レベルシフタへの入力電圧との差分電圧が所定電圧よりも低い通常時における前記レベルシフタの遅延時間と同程度の遅延時間を有する遅延回路と、前記差分電圧が前記所定電圧よりも高い電圧検出時における前記レベルシフタの遅延時間と前記遅延回路の遅延時間との差分を検出し、前記差分に基づいたパルス信号を出力する差分検出回路と、前記パルス信号を保持するラッチと、を備えることを特徴とする電圧検出回路を提供する。
【発明の効果】
【０００８】
本発明の電圧検出回路によれば、電圧検出端子に供給された電圧と入力電圧との差分電圧が所定電圧よりも高い場合、レベルシフタによる遅延時間が長くなることにより、その旨を電圧検出回路が検出する。ここで、レベルシフタの出力電圧の変遷時では、レベルシフタは電流を流すが、変遷が終了すると、レベルシフタは電流を流さなくなる。よって、電圧検出回路の消費電流が少なくなる。
【図面の簡単な説明】
【０００９】
【図１】本実施形態の電圧検出回路を示す図である。
【図２】本実施形態の電圧検出回路のレベルシフタを示す図である。
【図３】本実施形態の電圧検出回路の出力電圧を示すタイムチャートである。
【図４】本実施形態の電圧検出回路の出力電圧を示すタイムチャートである。
【図５】従来の電圧検出回路を示す図である。
【発明を実施するための形態】
【００１０】
以下、本実施形態の電圧検出回路を、図面を参照して説明する。
【００１１】
まず、電圧検出回路の構成について説明する。図１は、本実施形態の電圧検出回路を示す図である。
【００１２】
電圧検出回路は、レベルシフタ１１、インバータ１２〜１４、ＮＡＮＤ回路１５、容量１６、ラッチ１７、ＯＲ回路１８、及び、インバータ１９を備える。また、電圧検出回路は、電源端子（図示せず）、接地端子、電圧ＶＰＰを入力される電圧検出端子、入力電圧ＶＩＮを入力される入力端子、出力電圧ＶＯＵＴ１を出力する第一出力端子、及び、出力電圧ＶＯＵＴ２を出力する第二出力端子を備える。
【００１３】
図２は、本実施形態の電圧検出回路のレベルシフタを示す図である。レベルシフタ１１は、インバータ２１、ＰＭＯＳトランジスタ２２〜２３、及び、ＮＭＯＳトランジスタ２４〜２５を備える。また、レベルシフタ１１は、電源端子、接地端子、入力端子、及び、出力端子を備える。
【００１４】
レベルシフタ１１の電源端子は、電圧検出回路の電圧検出端子に接続され、接地端子は、電圧検出回路の接地端子に接続され、入力端子は、電圧検出回路の入力端子に接続され、出力端子は、インバータ１２の入力端子に接続される。インバータ１３の入力端子は、電圧検出回路の入力端子に接続され、出力端子は、インバータ１４の入力端子に接続される。
【００１５】
ＮＡＮＤ回路１５の第一入力端子は、インバータ１２の出力端子に接続され、第二入力端子は、インバータ１４の出力端子に接続され、出力端子は、ラッチ１７のセット端子に接続される。容量１６は、ＮＡＮＤ回路１５とラッチ１７のセット端子との接続点と、電圧検出回路の接地端子と、の間に設けられる。
【００１６】
インバータ１９の入力端子は、ラッチ１７の出力端子に接続され、出力端子は、電圧検出回路の第二出力端子に接続される。ＯＲ回路１８の第一入力端子は、電圧検出回路の入力端子に接続され、第二入力端子は、電圧検出回路の第二出力端子に接続され、出力端子は、電圧検出回路の第一出力端子に接続される。
【００１７】
ＰＭＯＳトランジスタ２２のゲートは、ＰＭＯＳトランジスタ２３のドレインとＮＭＯＳトランジスタ２５のドレインとの接続点に接続され、ソースは、電源端子に接続される。ＰＭＯＳトランジスタ２３のゲートは、ＰＭＯＳトランジスタ２２のドレインとＮＭＯＳトランジスタ２４のドレインとの接続点（レベルシフタ１１の出力端子）に接続され、ソースは、電源端子に接続される。ＮＭＯＳトランジスタ２４〜２５のソースは、接地端子に接続される。レベルシフタ１１の入力端子は、インバータ２１を介してＮＭＯＳトランジスタ２４のゲートに接続され、且つ、ＮＭＯＳトランジスタ２５のゲートに接続される。
【００１８】
なお、インバータ１２〜１４、インバータ１９、インバータ２１、ＮＡＮＤ回路１５、ラッチ１７、及び、ＯＲ回路１８は、図示しないが、電源端子と接地端子との間にそれぞれ設けられている。
【００１９】
レベルシフタ１１は、電圧検出端子に供給された電圧ＶＰＰを電源電圧とし、電圧ＶＰＰに基づいた遅延時間を有する。インバータ１３は、遅延回路であり、電圧ＶＰＰと入力電圧ＶＩＮとの差分電圧が所定電圧よりも低い通常時におけるレベルシフタ１１の遅延時間と同程度の遅延時間を有する。ＮＡＮＤ回路１５は、電圧ＶＰＰと入力電圧ＶＩＮとの差分電圧が所定電圧よりも高い電圧検出時におけるレベルシフタ１１の遅延時間とインバータ１３の遅延時間との差分を検出する差分検出回路であり、差分に基づいたパルス信号を出力する。ラッチ１７は、パルス信号を保持する。容量１６は、ラッチ１７の誤動作を防止するための素子である。
【００２０】
次に、電圧ＶＰＰと入力電圧ＶＩＮとの差分電圧が所定電圧よりも低い時（通常時）における電圧検出回路の動作について説明する。図３は、電圧検出回路の出力電圧を示すタイムチャートである。
【００２１】
期間ｔ＜ｔ１において、電圧ＶＰＰとして電源電圧ＶＤＤが供給される。この時、入力電圧ＶＩＮは接地電圧ＶＳＳであるので、レベルシフタ１１の出力電圧は接地電圧ＶＳＳになり、電圧Ｖａはインバータ１２によって電源電圧ＶＤＤになる。また、電圧Ｖｂはインバータ１３〜１４によって接地電圧ＶＳＳになる。すると、電圧ＶｃはＮＡＮＤ回路１５によって電源電圧ＶＤＤになり、ラッチ１７はセットされず、ラッチ１７の出力電圧はリセット後の電源電圧ＶＤＤのままであり、出力電圧ＶＯＵＴ２はインバータ１９によって接地電圧ＶＳＳである。ここで、入力電圧ＶＩＮが接地電圧ＶＳＳであり、出力電圧ＶＯＵＴ２が接地電圧ＶＳＳであるので、出力電圧ＶＯＵＴ１はＯＲ回路１８によって接地電圧ＶＳＳになる。
【００２２】
期間ｔ＝ｔ１において、入力電圧ＶＩＮが電源電圧ＶＤＤに立ち上がる。すると、入力電圧ＶＩＮが電源電圧ＶＤＤであり、出力電圧ＶＯＵＴ２が接地電圧ＶＳＳであるので、出力電圧ＶＯＵＴ１はＯＲ回路１８によって電源電圧ＶＤＤに立ち上がる。
【００２３】
ｔ＝ｔ２において、入力電圧ＶＩＮが電源電圧ＶＤＤに立ち上がってから、レベルシフタ１１による遅延時間が経過すると、レベルシフタ１１の出力電圧は電源電圧ＶＤＤになり、電圧Ｖａはインバータ１２によって接地電圧ＶＳＳに立ち下がる。また、インバータ１３による遅延時間はレベルシフタ１１による遅延時間と同程度に回路設計されていて、インバータ１３による遅延時間が経過すると、電圧Ｖｂはインバータ１３〜１４によって電源電圧ＶＤＤに立ち上がる。
【００２４】
期間ｔ＞ｔ２において、電圧Ｖａが接地電圧ＶＳＳであり、電圧Ｖｂが電源電圧ＶＤＤであるので、電圧ＶｃはＮＡＮＤ回路１５によって電源電圧ＶＤＤのままである。よって、出力電圧ＶＯＵＴ２は接地電圧ＶＳＳのままである。また、入力電圧ＶＩＮが電源電圧ＶＤＤであり、出力電圧ＶＯＵＴ２が接地電圧ＶＳＳであるので、出力電圧ＶＯＵＴ１はＯＲ回路１８によって電源電圧ＶＤＤのままである。
【００２５】
上記のように、電圧ＶＰＰとして電源電圧ＶＤＤが供給されると、出力電圧ＶＯＵＴ１は入力電圧ＶＩＮと同一になり、出力電圧ＶＯＵＴ２は接地電圧ＶＳＳに固定される。
【００２６】
次に、電圧ＶＰＰと入力電圧ＶＩＮとの差分電圧が所定電圧よりも高い時（電圧検出時）における電圧検出回路の動作について説明する。図４は、電圧検出回路の出力電圧を示すタイムチャートである。
【００２７】
期間ｔ＜ｔ１において、電圧ＶＰＰとして高電圧（ＶＤＤ＋α）が供給されることを除き、前述のｔ＜ｔ１の動作と同様である。なお、レベルシフタ１１のＰＭＯＳトランジスタ２２〜２３及びＮＭＯＳトランジスタ２４〜２５とインバータ１２とは、この高電圧（ＶＤＤ＋α）に対する耐圧を備えるようデバイス設計されている。また、電圧検出時での高電圧（ＶＤＤ＋α）は通常時で使用されない電圧に設定されている。
【００２８】
ｔ＝ｔ１において、前述のｔ＝ｔ１の動作と同様である。
【００２９】
ｔ＝ｔ２において、入力電圧ＶＩＮが電源電圧ＶＤＤに立ち上がってから、インバータ１３による遅延時間が経過すると、電圧Ｖｂはインバータ１３〜１４によって電源電圧ＶＤＤに立ち上がる。すると、電圧Ｖａが電源電圧ＶＤＤであり、電圧Ｖｂも電源電圧ＶＤＤであるので、電圧ＶｃはＮＡＮＤ回路１５によって電源電圧ＶＤＤから接地電圧ＶＳＳに向かって低くなり始める。この時の低くなる電圧Ｖｃのレートは、容量１６の容量値によって決まる。
【００３０】
ｔ＝ｔ３において、電圧Ｖｃが、ラッチ１７のセット端子の反転閾値電圧よりも低くなる。すると、電圧Ｖｃはラッチ１７に対してローレベルになり、ラッチ１７がセットされ、ラッチ１７の出力電圧は接地電圧ＶＳＳになり、出力電圧ＶＯＵＴ２はインバータ１９によって電源電圧ＶＤＤに立ち上がる。つまり、この時、高電圧（ＶＤＤ＋α）が検出される。ここで、出力電圧ＶＯＵＴ２が電源電圧ＶＤＤであるので、入力電圧ＶＩＮに関らず、出力電圧ＶＯＵＴ１はＯＲ回路１８によって電源電圧ＶＤＤのままである。
【００３１】
ｔ＝ｔ４において、入力電圧ＶＩＮが電源電圧ＶＤＤに立ち上がってから、レベルシフタ１１による遅延時間が経過すると、レベルシフタ１１の出力電圧は電源電圧ＶＤＤになり、電圧Ｖａはインバータ１２によって接地電圧ＶＳＳに立ち下がる。この時、後述するが、レベルシフタ１１の出力電圧の変遷時では、レベルシフタ１１は電流を流すが、変遷が終了すると、レベルシフタ１１は電流を流さなくなる。すると、電圧Ｖａが接地電圧ＶＳＳであり、電圧Ｖｂは電源電圧ＶＤＤであるので、電圧ＶｃはＮＡＮＤ回路１５によって接地電圧ＶＳＳから電源電圧ＶＤＤに向かって高くなり始める。この時の高くなる電圧Ｖｃのレートは、容量１６の容量値によって決まる。
【００３２】
ここで、図２のレベルシフタ１１において、入力電圧ＩＮが接地電圧ＶＳＳであると、ＮＭＯＳトランジスタ２５がオフし、また、ＮＭＯＳトランジスタ２４のゲート電圧が電源電圧ＶＤＤになり、ＮＭＯＳトランジスタ２４がオンし、出力電圧ＯＵＴが接地電圧ＶＳＳになる。すると、ＰＭＯＳトランジスタ２３がオンし、ＰＭＯＳトランジスタ２２のゲート電圧が電圧ＶＰＰになり、ＰＭＯＳトランジスタ２２がオフし、レベルシフタ１１は電流を流さなくなる。
【００３３】
その後、入力電圧ＩＮが電源電圧ＶＤＤになると、ＮＭＯＳトランジスタ２４のゲート電圧が接地電圧ＶＳＳになり、ＮＭＯＳトランジスタ２４がオフし、また、ＮＭＯＳトランジスタ２５がオンし、ＰＭＯＳトランジスタ２２のゲート電圧が電圧ＶＰＰから接地電圧ＶＳＳになる（ある所定時間を必要とする）。すると、ＰＭＯＳトランジスタ２２がオンし、出力電圧ＯＵＴが接地電圧ＶＳＳから電圧ＶＰＰになり（さらにある所定時間を必要とする）、ＰＭＯＳトランジスタ２３がオフし、レベルシフタ１１は電流を流さなくなる。
【００３４】
つまり、必要とされるある所定時間、つまり、遅延時間が経過することにより、出力電圧ＯＵＴは接地電圧ＶＳＳから電圧ＶＰＰに変化することができる。レベルシフタ１１の電源電圧である電圧ＶＰＰが高いほど、各トランジスタの電流駆動量が多くなるので、この遅延時間は長くなる。よって、電圧ＶＰＰが電源電圧ＶＤＤである時では、図３の電圧Ｖａの立ち下がりに示すように、レベルシフタ１１による遅延時間とインバータ１３による遅延時間とは同程度になっている。しかし、電圧ＶＰＰが高電圧（ＶＤＤ＋α）である時では、図４の電圧Ｖａの立ち下がりに示すように、レベルシフタ１１による遅延時間はインバータ１３による遅延時間よりも長くなっている。
【００３５】
ｔ＝ｔ５において、電圧Ｖｃが、ラッチ１７のセット端子の反転閾値電圧よりも高くなる。すると、電圧Ｖｃはラッチ１７に対してハイレベルになる。ここで、時間ｔ３から時間ｔ５までの電圧Ｖｃは、ラッチ１７に対するローレベルのパルス信号である。高電圧（ＶＤＤ＋α）を検出したことを示すこのパルス幅は、レベルシフタ１１による遅延時間と容量１６の容量値によって決まる。ここで、ラッチ１７はセットされたままであり、ラッチ１７の出力電圧は接地電圧ＶＳＳのままである。よって、出力電圧ＶＯＵＴ１〜２は電源電圧ＶＤＤのままである。
【００３６】
なお、図示しないが、ラッチ１７がリセットされると、ラッチ１７の出力電圧が電源電圧ＶＤＤになり、出力電圧ＶＯＵＴ２が接地電圧ＶＳＳになり、電圧検出時における高電圧（ＶＤＤ＋α）が検出された状態が解除される。
【００３７】
上記のように、電圧ＶＰＰとして高電圧（ＶＤＤ＋α）が供給され、入力電圧ＶＩＮが電源電圧ＶＤＤに制御されると、レベルシフタ１１による遅延時間はインバータ１３による遅延時間よりも長くなり、電圧Ｖａと電圧Ｖｂとの両方が電源電圧ＶＤＤになる期間が発生することにより、ラッチ１７に対するローレベルのパルス信号が発生する。つまり、この時、高電圧（ＶＤＤ＋α）が検出される。すると、その後の入力電圧ＶＩＮに関らず、出力電圧ＶＯＵＴ１〜２は電源電圧ＶＤＤに固定される。この出力電圧ＶＯＵＴ１及び／または出力電圧ＶＯＵＴ２は、例えば、電圧検出回路以外の他の回路に対するエネイブル信号やディセーブル信号として利用されても良く、他の回路を通常モードとテストモードとの間で移行させるテスト信号として利用されても良い。つまり、電圧ＶＰＰとして高電圧（ＶＤＤ＋α）が供給され、入力電圧ＶＩＮが電源電圧ＶＤＤに制御されることにより、出力電圧ＶＯＵＴ１及び／または出力電圧ＶＯＵＴ２は前述のような所定の信号として利用されることができる。
【００３８】
このようにすると、電圧ＶＰＰとして高電圧（ＶＤＤ＋α）が供給され、入力電圧ＶＩＮが電源電圧ＶＤＤに制御されると、レベルシフタ１１による遅延時間が長くなることにより、高電圧（ＶＤＤ＋α）が検出される。ここで、レベルシフタ１１の出力電圧の変遷時では、レベルシフタ１１は電流を流すが、変遷が終了すると、レベルシフタ１１は電流を流さなくなる。よって、電圧検出回路の消費電流が少なくなる。
【００３９】
また、ノイズ等により、電圧Ｖａ及び／または電圧Ｖｂが過渡的に変化することにより、電圧Ｖｃも過渡的に変化し始めても、電圧Ｖｃのノードと接地端子との間に設けられた容量１６による充放電時間（ｔ２＜ｔ＜ｔ３の時間、及び、ｔ４＜ｔ＜ｔ５の時間）が存在するので、ラッチ１７は誤動作しない。よって、電圧検出回路も誤動作しない。
【００４０】
また、電源電圧ＶＤＤが電圧ＶＰＰとして供給される時のレベルシフタ１１による遅延時間と、高電圧（ＶＤＤ＋α）が電圧ＶＰＰとして供給される時のレベルシフタ１１による遅延時間と、の差分に基づき、電圧検出回路は高電圧（ＶＤＤ＋α）を検出する。よって、電源電圧ＶＤＤが低く設定されると、その分、高電圧（ＶＤＤ＋α）も低くなることができる。例えば、出力電圧ＶＯＵＴ１及び／または出力電圧ＶＯＵＴ２が他の回路を通常モードとテストモードとの間で移行させるテスト信号として利用される場合のみ、電源電圧ＶＤＤが通常モード時の電圧よりも低く設定され、その分、高電圧（ＶＤＤ＋α）も低く設定される。すると、前述ようなの場合のための高い耐圧用の製造プロセスが不要になり、製造コストが安くなる。
【００４１】
なお、インバータ１３は、通常時にレベルシフタ１１による遅延時間と同程度の遅延時間を発生するための回路である。よって、インバータ１３は、１段で構成されても良く、多段で構成されても良い。また、インバータ１３は、インバータでなくても良く、遅延時間を発生できる回路なら他の回路でも良い。
【符号の説明】
【００４２】
１１  レベルシフタ
１２〜１４、１９  インバータ
１５  ＮＡＮＤ回路
１６  容量
１７  ラッチ
１８  ＯＲ回路
【図１】
2011122944.tif 000003
【図２】
2011122944.tif 000004
【図３】
2011122944.tif 000005
【図４】
2011122944.tif 000006
【図５】
2011122944.tif 000007