(57)【要約】【課題】高集積化が容易な半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置の製造方法において、ｐ形シリコン及びｎ形シリコンを順次堆積させることにより、シリコンダイオードを形成する工程と、前記シリコンダイオードを選択的に除去してピラーを形成する工程と、前記ピラーの周囲に過水素化シラザン重合体を含む溶液を配置する工程と、前記溶液を加熱することにより、シリコン酸化膜を形成する工程と、を実施する。【選択図】図２
2011192866.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
を備え、
前記ピラーは、
ｐ形部分及びｎ形部分が設けられたシリコンダイオードと、
抵抗変化膜と、
を有し、
前記ワード線配線層及び前記ビット線配線層は交互に積層されており、
前記シリコンダイオードには、前記ｐ形部分と前記ｎ形部分が相互に近づく方向に圧縮力が印加されていることを特徴とする半導体記憶装置。
【請求項２】
前記ピラーの周囲に配置されたシリコン酸化膜をさらに備え、
前記ｐ形部分及び前記ｎ形部分は、前記シリコン酸化膜の膜厚方向に沿って配列されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記シリコン酸化膜は、前記シリコンダイオードの周囲に過水素化シラザン重合体を含む溶液を配置し、前記溶液を加熱することにより形成されたものであることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
第１の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層を形成する工程と、
ｐ形シリコン及びｎ形シリコンを順次堆積させることにより、シリコンダイオードを形成する工程と、
抵抗変化膜を形成する工程と、
前記シリコンダイオード及び前記抵抗変化膜を選択的に除去してピラーを形成する工程と、
前記ピラーの周囲に過水素化シラザン重合体を含む溶液を配置する工程と、
前記溶液を加熱することにより、シリコン酸化膜を形成する工程と、
を備え、
前記ワード線配線層を形成する工程及び前記ビット線配線層を形成する工程を交互に実施し、
前記シリコンダイオードを形成する工程、前記抵抗変化膜を形成する工程、前記ピラーを形成する工程、前記溶液を配置する工程及び前記シリコン酸化膜を形成する工程は、前記ワード線配線層を形成する工程と前記ビット線配線層を形成する工程との間に実施することを特徴とする半導体記憶装置の製造方法。
【請求項５】
前記ｐ形シリコン及び前記ｎ形シリコンの結晶構造をアモルファスとし、
前記シリコンダイオードを形成する工程の後、前記シリコン酸化膜を形成する工程の前に、前記ｐ形シリコン及び前記ｎ形シリコンを結晶化させる工程をさらに備えたことを特徴とする請求項４記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に関し、特に、シリコンダイオードが設けられた半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、特定の金属酸化物系の材料に電圧を印加すると、電圧印加前の抵抗率と印加した電圧の大きさによって、この材料が低抵抗状態と高抵抗状態の２つの状態をもつ現象が発見され、その現象を利用した新たな記憶装置が注目を集めている。この記憶装置をＲｅＲＡＭ（Resistance Random Access Memory）という。ＲｅＲＡＭの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている（例えば、特許文献１参照）。
【０００３】
３次元クロスポイント構造においては、あるメモリセルにデータを書き込むために電圧を印加すると、選択していない他のメモリセルにも逆方向の電圧が印加されてしまうため、各メモリセルには抵抗変化膜と共にダイオードを設ける必要がある。ダイオードとしては、例えば、アクセプタが導入されたｐ形のシリコン層、不純物が導入されていないｉ形のシリコン層、ドナーが導入されたｎ形のシリコン層が積層されたｐｉｎ形のシリコンダイオードが用いられている。
【０００４】
このような３次元クロスポイント構造のＲｅＲＡＭにおいて、メモリセルの高集積化を図るためには、ダイオードも微細化する必要があるが、この微細化によりダイオードの面積が縮小し、ダイオードの順方向電流が減少してしまう。メモリセルの誤動作を防止するためには、ある程度の大きさの順方向電流を確保する必要がある。一方、逆方向耐圧を確保するためには、電流方向におけるダイオードの長さを一定以上に確保する必要があり、ダイオードを短くすることによる低抵抗化には限界がある。同様な理由により、不純物濃度を高くすることによる低抵抗化にも限界がある。このような理由によって、メモリセルのより一層の高集積化が困難になっている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−０２１６０２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、高集積化が容易な半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備え、前記ピラーは、ｐ形部分及びｎ形部分が設けられたシリコンダイオードと、抵抗変化膜と、を有し、前記ワード線配線層及び前記ビット線配線層は交互に積層されており、前記シリコンダイオードには、前記ｐ形部分と前記ｎ形部分が相互に近づく方向に圧縮力が印加されていることを特徴とする半導体記憶装置が提供される。
【０００８】
本発明の一態様によれば、第１の方向に延びる複数本のワード線を含むワード線配線層を形成する工程と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層を形成する工程と、ｐ形シリコン及びｎ形シリコンを順次堆積させることにより、シリコンダイオードを形成する工程と、抵抗変化膜を形成する工程と、前記シリコンダイオード及び前記抵抗変化膜を選択的に除去してピラーを形成する工程と、前記ピラーの周囲に過水素化シラザン重合体を含む溶液を配置する工程と、前記溶液を加熱することにより、シリコン酸化膜を形成する工程と、を備え、前記ワード線配線層を形成する工程及び前記ビット線配線層を形成する工程を交互に実施し、前記シリコンダイオードを形成する工程、前記抵抗変化膜を形成する工程、前記ピラーを形成する工程、前記溶液を配置する工程及び前記シリコン酸化膜を形成する工程は、前記ワード線配線層を形成する工程と前記ビット線配線層を形成する工程との間に実施することを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、高集積化が容易な半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係る半導体記憶装置を例示する斜視図である。
【図２】本実施形態における１本のピラーとその周辺を例示する断面図である。
【図３】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図４】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図５】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図８】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】（ａ）及び（ｂ）は本実施形態に係る半導体記憶装置を例示する断面図であり、（ｃ）は本実施形態の試験例において評価対象としたサンプルを示す断面図であり、（ｄ）は（ｃ）に示すサンプルのシリコンダイオード付近を示す一部拡大断面図である。
【図１３】本試験例において評価対象としたサンプルを示す図であり、（ａ）は斜視図であり、（ｂ）は斜視断面図であり、（ｃ）は一部拡大斜視断面図であり、（ｄ）は一部拡大断面図である。
【図１４】（ａ）〜（ｅ）は、本試験例のシミュレーション結果を例示する図であり、（ａ）はサンプルＳ１の構成を示し、（ｂ）はサンプルＳ１のシミュレーション結果を示し、（ｃ）はサンプルＳ２のシミュレーション結果を示し、（ｄ）はサンプルＳ３のシミュレーション結果を示し、（ｅ）はサンプルＳ４のシミュレーション結果を示す。
【図１５】（ａ）はサンプルＳ１におけるピラー及びＰＳＺ膜の形成工程を例示する模式的断面図であり、（ｂ）はサンプルＳ４におけるＰＳＺ膜及びピラーの形成工程を例示する模式的断面図である。
【図１６】（ａ）はサンプルＳ１の構成を示す図であり、（ｂ）はＰＳＺ膜のシュリンク率を１５％とした場合のサンプルＳ１のシミュレーション結果を示す図であり、（ｃ）はＰＳＺ膜のシュリンク率を２５％とした場合のサンプルＳ１のシミュレーション結果を示す図である。
【図１７】横軸にシリコンダイオードの高さをとり、縦軸にシリコンダイオードの中心における圧縮応力の大きさをとって、シリコンダイオードの高さが圧縮応力に及ぼす影響を例示するグラフ図である。
【図１８】横軸にライナー膜の厚さをとり、縦軸にシリコンダイオードの中心における圧縮応力の大きさをとって、ライナー膜の厚さが圧縮応力に及ぼす影響を例示するグラフ図である。
【図１９】横軸にライナー膜の内部応力をとり、縦軸にシリコンダイオードの中心における圧縮応力の大きさをとって、ライナー膜の内部応力が圧縮応力に及ぼす影響を例示するグラフ図である。
【図２０】（ａ）は、本試験例において評価対象としたサンプルを例示する断面図であり、（ｂ）は（１１１）ピークの測定結果を例示するグラフ図であり、（ｃ）は（２２０）ピークの測定結果を例示するグラフ図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体記憶装置を例示する斜視図であり、
図２は、本実施形態における１本のピラーとその周辺を例示する断面図である。
本実施形態に係る半導体記憶装置はＲｅＲＡＭである。
【００１２】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る半導体記憶装置においては、ビット線とワード線との間にピラーが接続されており、これがメモリセルとなっている。各ピラーには抵抗変化膜及びｐｉｎ形のシリコンダイオードが設けられており、ピラーが延びる方向に電流が流れるようになっている。また、ピラーの周囲には、ポリシラザン（polysilazane：ＰＳＺ）から生成されたシリコン酸化膜（以下、「ＰＳＺ膜」という）が設けられており、ピラーはこのＰＳＺ膜内に埋め込まれている。ピラーが延びる方向、すなわち、電流が流れる方向は、ＰＳＺ膜の膜厚方向と一致している。そして、ＰＳＺ膜には、膜厚方向に縮もうとする内部応力が生じており、これにより、ＰＳＺ膜は、ピラーに対して、電流方向に沿った圧縮力を印加している。この結果、シリコンダイオードの順方向電流が増加する。
【００１３】
次に、本実施形態に係る半導体記憶装置について詳細に説明する。
図１に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、半導体記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２上にはメモリセル部１３が設けられている。
【００１４】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、絶縁層を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１５】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、半導体記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。
【００１６】
図２に示すように、ワード線ＷＬ、ビット線ＢＬ及びピラー１６の相互間は、ＰＳＺ膜１７（図２参照）によって埋め込まれている。ＰＳＺ膜１７は、ポリシラザンから生成されたシリコン酸化物（ＳｉＯ２）によって形成されており、膜厚方向（上下方向）に縮もうとする内部応力が生じている。ＰＳＺ膜１７の詳細な形成方法については後述する。ＰＳＺ膜１７は、ワード線ＷＬ、ビット線ＢＬ及びピラー１６を埋め込む層間絶縁膜であり、ピラー１６に対して上下方向の圧縮力を印加する圧縮力印加部材である。また、ピラー１６の側面上には、例えばシリコン窒化物からなるライナー膜１８が設けられている。
【００１７】
以下、図２を参照して、ピラー１６の構成を説明する。
ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーと、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラーの２種類がある。図２においては、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラーが示されている。このピラー１６においては、下方（ワード線側）から上方（ビット線側）に向かって、下部電極膜２１、シリコンダイオード２２、中間電極膜２３、バリアメタル２４、抵抗変化膜２５、バリアメタル２６及び上部電極膜２７がこの順に積層されている。下部電極膜２１はワード線ＷＬに接し、上部電極膜２７はビット線ＢＬに接している。
【００１８】
下部電極膜２１は例えば窒化チタン（ＴｉＮ）からなり、膜厚は例えば１〜１０ｎｍである。シリコンダイオード２２はポリシリコンからなり、下層側から順に、導電型がｎ＋形のｎ形層２２ｎ、真性半導体からなるｉ形層２２ｉ、及び導電型がｐ＋形のｐ形層２２ｐが積層されている。これにより、シリコンダイオード２２は、ビット線ＢＬにワード線ＷＬよりも高い電位が供給された場合にのみ電流を流し、逆方向の電流は流さない。なお、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６においては、シリコンダイオード２２におけるｎ形層２２ｎ、ｉ形層２２ｉ及びｐ形層２２ｐの積層順序が逆になっているが、それ以外の積層構造は、上述の下方にワード線ＷＬが配置されたピラー１６と同様である。すなわち、ｎ形層２２ｎ、ｉ形層２２ｉ及びｐ形層２２ｐは、ＰＳＺ膜１７の膜厚方向に沿って配列されている。中間電極膜２３は、例えばチタンシリサイド（ＴｉＳｉ２）によって形成されている。抵抗変化膜２５は、例えば金属酸化物により形成されており、２水準以上の抵抗値をとることができ、且つ、所定の電気信号を入力することにより、抵抗値を切り替えることができる。
【００１９】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図３〜図１１は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
先ず、図１に示すように、シリコン基板１１の上面に、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００２０】
次に、図３に示すように、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。次に、ワード線配線層１４上に、窒化チタン（ＴｉＮ）を例えば１〜１０ｎｍの厚さに堆積させて、下部電極膜２１を形成する。下部電極膜２１は、ワード線ＷＬを形成するタングステンとシリコンダイオード２２を形成するシリコンとの反応を抑制するバリア膜である。なお、下部電極膜２１は、例えば、窒化タンタル（ＴａＮ）又は窒化タングステン（ＷＮ）によって形成してもよい。
【００２１】
次に、下部電極膜２１上にアモルファスシリコンを堆積させる。このとき、アモルファスシリコンを堆積させながら各不純物を導入して、ｎ形層２２ｎ、ｉ形層２２ｉ及びｐ形層２２ｐを連続的に形成する。すなわち、アモルファスシリコンを堆積させながらシリコンに対してドナーとなる不純物、例えば、リン（Ｐ）を導入することによりｎ形層２２ｎを形成し、不純物を導入せずにアモルファスシリコンを堆積させることによりｉ形層２２ｉを形成し、アモルファスシリコンを堆積させながらシリコンに対してアクセプタとなる不純物、例えば、ボロン（Ｂ）を導入することによりｐ形層２２ｐを形成する。これにより、ｐｉｎ形のシリコンダイオード２２が形成される。一例では、ｎ形層２２ｎの膜厚は２〜２５ｎｍとし、リン濃度は１×１０２０〜１×１０２１ｃｍ−３とし、ｉ形層２２ｉの膜厚は５０〜１２０ｎｍとし、ｐ形層２２ｐの膜厚は２〜２５ｎｍとし、ボロン濃度は１×１０２０〜２×１０２１ｃｍ−３とする。
【００２２】
次に、熱処理（結晶化アニール）を施して、シリコンダイオード２２を形成するアモルファスシリコンを結晶化させると共に、含有されている不純物を活性化させる。結晶粒を大きくするために、この熱処理の温度は、例えば６００〜９００℃とする。例えば、６００℃程度の中低温で数時間の熱処理を施すと、粒径が４００ｎｍ程度の比較的大粒径のポリシリコンを形成することができる。
【００２３】
次に、図４に示すように、シリコンダイオード２２上にメタル層３１を形成する。メタル層３１は、シリコンダイオード２２との間でシリサイドを形成し、オーミックコンタクトを実現するために形成する。メタル層３１の材料は、シリコンダイオード２２の上面に形成された自然酸化膜を還元可能な金属であって、形成されたシリサイド膜がその後の熱処理によって凝集しない程度に融点が高い金属とすることが好ましく、例えば、チタン（Ｔｉ）とすることが好ましい。メタル層３１の厚さは、例えば１〜１０ｎｍとする。
【００２４】
次に、メタル層３１上にバリアメタル２４を形成する。バリアメタル２４は、拡散防止性及びその後に形成される可変抵抗膜２５（図２参照）のスイッチング性能の観点から、チタン窒化物（ＴｉＮ）により形成することが好ましい。バリアメタル２４の厚さは、例えば、１０ｎｍとする。
【００２５】
次に、図５に示すように、熱処理（シリサイドアニール）を施す。例えば、この熱処理の温度は５００〜７５０℃とする。これにより、シリコンダイオード２２中のシリコンがメタル層３１（図４参照）中に拡散し、メタル層３１を形成するチタンと反応して、チタンシリサイド（ＴｉＳｉ２）からなる中間電極膜２３が形成される。このとき、チタン窒化物（ＴｉＮ）からなるバリアメタル２４は、ほぼそのまま残留する。
【００２６】
次に、図６に示すように、バリアメタル２４上に抵抗変化膜２５を形成する。次に、例えばチタン窒化物（ＴｉＮ）からなるバリアメタル２６を形成する。次に、例えばタングステンからなる上部電極膜２７を形成する。上部電極膜２７の膜厚は、例えば５０〜１５０ｎｍとする。次に、ＴＥＯＳ（tetra ethyl ortho silicate）を原料とするシリコン酸化膜及びシリコン窒化膜を成膜してパターン形成用のマスク材を形成し、このマスク材をリソグラフィ法によりパターニングして、マスクパターン（図示せず）を形成する。
【００２７】
次に、このマスクパターンをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、上部電極膜２７、バリアメタル２６、抵抗変化膜２５、バリアメタル２４、中間電極膜２３、シリコンダイオード２２及び下部電極膜２１を選択的に除去して、ワード線方向及びビット線方向の双方に沿って分断する。これにより、各ワード線ＷＬ上に複数本のピラー１６が形成される。ピラー１６のアスペクト比は、例えば１〜８とし、例えば４〜８とする。その後、例えば、フッ化水素を含有する薬液によって洗浄し、ピラー１６の側面上から反応生成物を除去する。
【００２８】
次に、図７に示すように、ＡＬＤ（atomic layer deposition：原子層堆積）法又はＣＶＤ（chemical vapor deposition：化学気相成長）法により、シリコン窒化物（ＳｉＮ）を堆積させて、ピラー１６の上面上及び側面上、並びに、層間絶縁膜１２の露出面上に、ライナー膜１８を形成する。なお、ライナー膜１８は、単層のシリコン窒化膜には限定されず、例えば、シリコン酸化層、シリコン窒化層及びシリコン酸化層からなる３層膜であってもよい。この場合、シリコン酸化膜は、ＡＬＤ法若しくはＬＰ−ＣＶＤ（低圧ＣＶＤ）法によって形成してもよく、又は、ポリシリコン膜を形成し、酸化させて形成してもよい。
【００２９】
次に、図８に示すように、例えば、スピンコーティング法により、過水素化シラザン重合体（（ＳｉＨ２−ＮＨ）ｎ）を含む溶液（過水素化シラザン溶液）を塗布する。このとき、塗布層３６の厚さは、ピラー１６間の隙間を満たし、ピラー１６を完全に埋め込むように、ピラー１６の高さに対して十分に厚くする。例えば、ピラー１６の直径が４０ｎｍであり、アスペクト比が６である場合には、ピラー１６の高さは３００ｎｍ程度になるが、この場合、塗布層３６の厚さは例えば６００ｎｍ程度とする。
【００３０】
次に、図９に示すように、塗布層３６に対して、温度が２００℃以下、例えば、１５０℃程度で、時間が３分間程度の熱処理（ベーキング処理）を行う。この熱処理により、過水素化シラザン溶液の溶媒が揮発し、ポリシラザン膜３７が形成される。このとき、加水分解反応及び脱水縮合反応が生じ、ポリシラザン膜３７は大きく収縮し、膜厚が減少する。ポリシラザン膜３７は、ライナー膜１８を介してピラー１６の側面に固着されているため、この収縮により、ピラー１６に対して上下方向に沿った圧縮力が印加される。すなわち、シリコンダイオード２２に対して、ｐ形層２２ｐとｎ形層２２ｎとが相互に近づく方向に圧縮力が印加される。
【００３１】
次に、図１０に示すように、ポリシラザン膜３７に対して、温度を２００〜６００℃、例えば３００℃とし、時間を例えば３０分間程度とし、雰囲気を水蒸気雰囲気とする酸化処理を施す。これにより、ポリシラザン膜３７を形成するポリシラザンがシリコン酸化物に変化し、ＰＳＺ膜１７が形成される。このように、ＰＳＺ膜１７はポリシラザンに由来するシリコン酸化膜である。
【００３２】
次に、図１１に示すように、ＰＳＺ膜１７の上面に対して、上部電極膜２７をストッパとするＣＭＰ（chemical mechanical polishing：化学的機械研磨）処理を施す。これにより、ピラー１６上からＰＳＺ膜１７及びライナー膜１８が除去され、ＰＳＺ膜１７の上面において、上部電極膜２７が露出する。
【００３３】
次に、図２に示すように、ＰＳＺ膜１７上に更に層間絶縁膜（図示せず）を形成し、ダマシン法によりビット線ＢＬを形成する。ビット線ＢＬは、例えば、タングステンにより形成する。これらの複数本のビット線ＢＬにより、ビット線配線層１５が形成される。各ビット線ＢＬは、ビット線方向に配列された複数本のピラー１６の上面に接続される。これにより、各ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成され、且つ、ワード線ＷＬ及びビット線ＢＬに接続される。
【００３４】
次に、ビット線ＢＬ上にピラー１６を形成する。このピラー１６を形成する際には、上述のワード線ＷＬ上に形成したピラー１６に対して、シリコンダイオード２２におけるＮ型層２２ｎ、Ｉ型層２２ｉ及びＰ型層２２ｐの積層順序を逆にする。以後、同様な方法により、ワード線配線層１４、複数本のピラー１６、ビット線配線層１５及び複数本のピラー１６を繰り返して形成する。これにより、本実施形態に係る半導体記憶装置１が製造される。
【００３５】
次に、本実施形態の作用効果について説明する。
本実施形態においては、ピラー１６を形成した後に、ピラー１６を埋め込むように、過水素化シラザン溶液からなる塗布層３６を形成し、ベーキング処理を施すことにより、塗布層３６からポリシラザン膜３７を形成する。このとき、ポリシラザン膜３７が体積収縮して薄くなろうとするが、ポリシラザン膜３７はピラー１６によって拘束されているため、薄くはなりきれない。このため、ポリシラザン膜３７には内部応力が発生し、これにより、ピラー１６に対して上下方向に沿った圧縮力を印加する。すなわち、シリコンダイオード２２に対して、ｐ形層２２ｐとｎ形層２２ｎとが近づく方向に沿った圧縮力を印加する。この結果、シリコンダイオード２２が電流方向に沿って圧縮され、シリコンダイオード２２全体としてキャリアの移動度が増加し、順方向電流が大きくなる。具体的には、圧縮していない場合と比較して、順方向電流が５倍程度に増加する。これにより、シリコンダイオード２２を微細化しても、順方向電流を確保することができる。この結果、セット電圧とリセット電圧とのマージンを広くとることができ、誤動作を防止することができる。このように、本実施形態によれば、半導体記憶装置の高集積化が容易になる。
【００３６】
なお、従来より、単結晶のｐ形シリコンに圧縮応力を印加し、単結晶のｎ形シリコンに引張応力を印加すると、それぞれキャリアの移動度が増加することが知られていた。しかし、本実施形態におけるシリコンダイオード２２はｐｉｎ形ダイオードであり、ｐ形層２２ｐ及びｎ形層２２ｎの双方を含むため、シリコンダイオード２２に圧縮力又は引張力を印加しても、キャリアの移動度を向上させる効果は相殺されてしまい、シリコンダイオード２２全体としては効果がないように思われた。また、シリコンダイオード２２は微細であるため、ｐ形層２２ｐのみに圧縮力を印加し、ｎ形層２２ｎのみに引張力を印加することは困難であった。更に、仮にｐ形層又はｎ形層２２ｎのみに力を印加できたとしても、ｐ形層及びｎ形層２２ｎは単結晶ではなく多結晶のシリコンによって形成されており、各結晶粒の結晶方位はランダムであり、全体としては配向性が低いため、印加した応力がキャリアの移動度に及ぼす効果は、ｐ形層全体及びｎ形層２２ｎ全体としては相殺されてしまうようにも思われた。
【００３７】
しかしながら、本発明者等が実験を重ねた結果、シリコンダイオード２２に電流方向に沿って圧縮力を印加すると、全体として順方向電流が大きくなることが判明した。そこで、シリコンダイオード２２に圧縮力を印加できるように、半導体記憶装置１の構造を工夫した。具体的には、上述の如く、ピラー１６を形成した後、ピラー１６を埋め込むように、過水素化シラザン重合体を含む溶液を塗布し、この溶液から溶媒を揮発させ、加水分解反応及び脱水縮合反応を生じさせることによってポリシラザン膜３７を生成し、更にこれを酸化することによってシリコン酸化膜（ＰＳＺ膜）を生成した。これにより、シリコンダイオード２２に対して圧縮力を印加することができ、且つ、層間絶縁膜としても機能するＰＳＺ膜１７を形成した。このようにして、本実施形態を完成させた。
【００３８】
また、本実施形態においては、図３に示す工程において、アモルファスシリコンを堆積させることによってシリコンダイオード２２を形成し、その後、熱処理（結晶化アニール）を施すことにより、このアモルファスシリコンを結晶化させ、その後、図８〜図１０に示す工程において、ＰＳＺ膜１７を形成した。このように、ＰＳＺ膜１７を形成する前に、シリコンダイオード２２を結晶化させることにより、シリコンダイオード２２を拘束されていない状態で結晶化させ、シリコンダイオード２２内の残留応力を低減することができる。この結果、ＰＳＺ膜１７の形成条件を調整することにより、シリコンダイオード２２に印加される圧縮力を独立して制御することができる。
【００３９】
更に、本実施形態においては、図７に示す工程において、ピラー１６の側面上に例えばシリコン窒化物からなるライナー膜１８を形成している。これにより、図８に示す工程において、塗布層３６に対してベーキング処理を施したときに、過水素化シラザン重合体から発生したガス及びＯＨ基のアタックによって、タングステンからなる上部電極膜２７が酸化されることを防止できる。
【００４０】
以下、本実施形態に係る半導体記憶装置の各部の寸法の好適範囲について説明する。
ＰＳＺ膜１７からピラー１６に対しては、ピラー１６の側面を介して圧縮力が伝わるため、ピラー１６の直径が小さいほど、圧縮力の伝達効率が高くなり、順方向電流を増加させる効果が大きくなる。具体的には、ピラー１６の直径は１００ｎｍ以下であると、この効果が大きくなる。例えば、直径が２５０ｎｍのピラーよりも、直径が４３ｎｍのピラーの方が、順方向電流が大きく増加した。
【００４１】
同様な理由により、ピラー１６のアスペクト比は大きい方が、圧縮力の伝達効率が高くなる。一方で、ピラー１６のアスペクト比を大きくし過ぎると、ピラー１６の加工が困難になる。従って、ピラー１６のアスペクト比には、好適範囲が存在する。具体的には、ピラー１６のアスペクト比は、１〜８であることが好ましく、４〜８であることがより好ましい。
【００４２】
また、ピラー１６間の距離が大きいほど、ピラー１６間に多量のＰＳＺ膜１７が配置されることになり、ピラー１６に印加される圧縮力が大きくなる。具体的には、ピラー１６の直径を１としたときに、ピラー１６間の距離が０．７以上であると、十分な圧縮力を印加することができる。
【００４３】
更に、ＰＳＺ膜１７からピラー１６に伝わる圧縮力は、ライナー膜１８を介して伝達されるため、圧縮力の伝達の点からは、ライナー膜１８は薄い方が好ましい。一方、上部電極膜２７の保護の点からは、ライナー膜１８は連続膜である必要がある。具体的には、ライナー膜１８の膜厚は、ピラー１６の直径の１／４以下であることが好ましく、１〜２５ｎｍであることが好ましい。
【００４４】
更にまた、ピラー１６を形成するシリコン結晶粒の粒径は、ピラー１６の半径以上であることが好ましく、各ピラー１６は１〜３個程度の結晶粒によって形成されていることが好ましい。
【００４５】
次に、本実施形態の効果を示す試験例について説明する。
図１２（ａ）及び（ｂ）は本実施形態に係る半導体記憶装置を例示する断面図であり、（ｃ）は本試験例において評価対象としたサンプルを示す断面図であり、（ｄ）は（ｃ）に示すサンプルのシリコンダイオード付近を示す一部拡大断面図であり、
図１３は、本試験例において評価対象としたサンプルを示す図であり、（ａ）は斜視図であり、（ｂ）は斜視断面図であり、（ｃ）は一部拡大斜視断面図であり、（ｄ）は一部拡大断面図である。
【００４６】
図１２（ａ）及び（ｂ）に示すように、本実施形態に係る半導体記憶装置１においては、ワード線方向に延びるワード線ＷＬとビット線方向に延びるビット線ＢＬとの間にピラー１６が形成されており、ピラー１６内にシリコンダイオード２２が設けられている。これに対して、図１２（ｃ）及び（ｄ）並びに図１３（ａ）〜（ｄ）に示すように、本試験例において評価の対象とするサンプルＳ１は、上下方向（Ｘ方向）に関して軸対称のモデルとした。すなわち、サンプルＳ１においては、ピラー１６の形状は上方にいくほど細くなる円錐台形状とし、ピラー１６の上方及び下方は全てタングステン部分５２によって満たされているものとした。また、ピラー１６において、抵抗変化膜２５及びバリアメタル２６は省略した。図１２（ｃ）に示す部分Ｓが、本試験例におけるシミュレーション範囲である。
【００４７】
図１２及び図１３には、サンプルＳ１における各部の材料及び寸法を示している。すなわち、ピラー１６の上方及び下方に配置されたタングステン部分５２の高さはそれぞれ１２５ｎｍとし、下部電極膜２１は窒化チタン（ＴｉＮ）からなり、その厚さは１０ｎｍとし、シリコンダイオード２２はポリシリコンからなり、その厚さは１５０ｎｍとし、中間電極膜２３はチタンシリサイド（ＴｉＳｉ）からなり、その厚さは７．５ｎｍとし、バリアメタル２４は窒化チタン（ＴｉＮ）からなり、その厚さは１０ｎｍとし、上部電極膜２７はタングステン（Ｗ）からなり、その厚さは６０ｎｍとし、シリコンダイオード２２の下端部の直径は５４ｎｍとし、上端部の直径は４３ｎｍとし、ライナー膜１８はシリコン窒化物（ＳｉＮ）からなり、その厚さは４ｎｍとし、ピラー１６間の距離は、ピラー１６の下端の位置で５２ｎｍとした。また、ＰＳＺ膜１７は、ポリシラザン由来のシリコン酸化物（ＰＳＺ）からなるものとし、シュリンク率を１５％とした。すなわち、ＰＳＺ膜１７は、外部から拘束されていない場合には、ベーキング処理により体積が１５％減少するものとした。
【００４８】
本試験例においては、上述のサンプルＳ１の他に、サンプルＳ２、Ｓ３、Ｓ４についても評価した。サンプルＳ１は、上述の如く、本実施形態に係る半導体記憶装置１を模したものであり、本発明の実施例である。サンプルＳ２は、サンプルＳ１からライナー膜１８を除外したものであり、やはり本発明の実施例である。サンプルＳ３は比較例であり、層間絶縁膜としてポリシラザンを原料としてシリコン酸化膜（ＰＳＺ膜１７）を形成するのではなく、ＨＤＰ−ＣＶＤ（High Density Plasma chemical vapor deposition：高密度プラズマ化学気相成長）法によってシリコン酸化膜（ＨＤＰ膜５３（図１４（ｄ）参照））を堆積させ、且つ、ライナー膜１８を除外したものである。サンプルＳ４も比較例であり、タングステン部分５２ではなくシリコン部分５４（図１４（ｅ）参照）上にＰＳＺ膜１７を形成した後、このＰＳＺ膜１７に貫通孔５５（図１５（ｂ）参照）を形成し、その内部にシリコンダイオード２２をエピタキシャル成長させたものである。
【００４９】
これらのサンプルについて、ピラー１６内の各部に発生する応力をシミュレートした。本シミュレーションにおいて、膜の真性応力に影響がある場合には、堆積順序も考慮した。また、温度変化は考慮しておらず、全て室温での膜応力を使用した。本シミュレーションにおいて使用した物性値を表１に示す。
【００５０】
【表１】
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【００５１】
図１４（ａ）〜（ｅ）は、本試験例のシミュレーション結果を例示する図であり、（ａ）はサンプルＳ１の構成を示し、（ｂ）はサンプルＳ１のシミュレーション結果を示し、（ｃ）はサンプルＳ２のシミュレーション結果を示し、（ｄ）はサンプルＳ３のシミュレーション結果を示し、（ｅ）はサンプルＳ４のシミュレーション結果を示す。
なお、図１４（ａ）は図１３（ｄ）と同じ図である。また、図１４（ｂ）〜（ｅ）においては、応力の方向及び大きさをグラデーションで示している。更に、図１４（ｂ）〜（ｅ）に示す数字は、シリコンダイオード２２の中心における応力を表している。これらの応力を表２にまとめた。図１４及び表２においては、正の値は引張応力を表し、負の値は圧縮応力を表す。
【００５２】
【表２】
2011192866.tif 000004
【００５３】
表２及び図１４（ｂ）に示すように、その構成が本実施形態に係る半導体記憶装置に最も近いサンプルＳ１については、シリコンダイオード２２の中心において、１．１ＧＰａの圧縮応力が発生した。また、図１４（ｃ）に示すように、ライナー膜１８が設けられていないサンプルＳ２については、シリコンダイオード２２の中心において、１．７ＧＰａの圧縮応力が発生した。このように、本発明の実施例においてはシリコンダイオード２２に圧縮応力が発生したが、ライナー膜１８が設けられていない方が、この圧縮応力は大きかった。
【００５４】
これに対して、図１４（ｄ）に示すように、ピラー１６をＰＳＺ膜１７ではなくＨＤＰ膜５３で埋め込んだサンプルＳ３については、シリコンダイオード２２の中心における応力は引張方向に０．３ＧＰａであり、応力はほとんど発生しなかった。これは、ＨＤＰ膜は実質的に体積収縮しないためであると考えられる。また、図１４（ｅ）に示すように、ＰＳＺ膜１７を形成後、これに貫通孔を形成してピラー１６を埋め込んだサンプルＳ４についても、シリコンダイオード２２の中心における応力は引張方向に０．２ＧＰａであり、応力はほとんど発生しなかった。
【００５５】
上述のサンプルＳ１とサンプルＳ４との相違点について説明する。
図１５（ａ）はサンプルＳ１におけるピラー及びＰＳＺ膜の形成工程を例示する模式的断面図であり、（ｂ）はサンプルＳ４におけるＰＳＺ膜及びピラーの形成工程を例示する模式的断面図である。
【００５６】
図１５（ａ）に示すように、サンプルＳ１においては、ピラー１６を形成した後、ピラー１６の周囲に過水素化シラザン溶液からなる塗布層３６を形成した。そして、ベーキング処理により塗布層３６からポリシラザン膜３７を形成し、更に酸化処理によりシリコン酸化膜（ＰＳＺ膜１７）を形成した。この過程において、ポリシラザン膜３７は体積収縮して薄くなろうとするものの、ピラー１６によって拘束されているため薄くなりきれず、ピラー１６に対して圧縮力を印加する。
【００５７】
これに対して、図１５（ｂ）に示すように、サンプルＳ４においては、過水素化シラザン溶液からなる塗布層３６を形成し、この塗布層３６からＰＳＺ膜１７を形成した。この過程において、ＰＳＺ膜１７は体積収縮して薄くなった。但し、この時点では、ピラーは形成されていないため、ＰＳＺ膜１７は外部から拘束されずに自由に体積収縮することができ、内部応力がほとんど発生しない。また、堆積収縮後のＰＳＺ膜１７に貫通孔５５を形成し、その内部にシリコンダイオード２２をエピタキシャル成長させているため、シリコンダイオード２２とＰＳＺ膜１７とは、力を及ぼし合わない。このため、シリコンダイオード２２に圧縮力が印加されない。
【００５８】
このように、本発明の実施例であるサンプルＳ１においては、ピラー１６を形成した後にＰＳＺ膜１７を成膜しているため、シリコンダイオード２２に圧縮力が印加され、その結果、順方向電流が増加する。これに対して、比較例であるサンプルＳ４においては、ＰＳＺ膜１７を成膜した後にピラー１６を形成しているため、シリコンダイオード２２に圧縮力が印加されることなく、順方向電流も増加しない。
【００５９】
次に、ＰＳＺ膜１７のシュリンク率がシリコンダイオードに印加される圧縮力に及ぼす影響について説明する。
図１６（ａ）はサンプルＳ１の構成を示す図であり、（ｂ）はＰＳＺ膜のシュリンク率を１５％とした場合のサンプルＳ１のシミュレーション結果を示す図であり、（ｃ）はＰＳＺ膜のシュリンク率を２５％とした場合のサンプルＳ１のシミュレーション結果を示す図である。
なお、図１６（ａ）及び（ｂ）は、図１４（ａ）及び（ｂ）と同じ図である。
【００６０】
図１６（ｂ）及び（ｃ）に示すように、シリコンダイオード２２の中心において発生する圧縮応力の大きさは、ＰＳＺ膜のシュリンク率を１５％とした場合は１．１ＧＰａであったが、ＰＳＺ膜のシュリンク率を２５％とした場合は１．８ＧＰａであった。すなわち、シュリンク率を約１．７倍に増加させると、圧縮応力は約１．６倍に増加した。このように、ＰＳＺ膜のシュリンク率が大きくなると、シリコンダイオード２２に印加される圧縮力が増加した。ＰＳＺ膜のシュリンク率は、ベーキング処理の温度を調整することによって制御できる。
【００６１】
次に、シリコンダイオードの高さがシリコンダイオードに印加される圧縮力に及ぼす影響について説明する。
図１７は、横軸にシリコンダイオードの高さをとり、縦軸にシリコンダイオードの中心における圧縮応力の大きさをとって、シリコンダイオードの高さが圧縮応力に及ぼす影響を例示するグラフ図である。
図１７に示すように、シリコンダイオードの高さが高いほど、シリコンダイオードの中心における圧縮応力は大きくなった。これは、シリコンダイオードの高さが高いほど、側面の面積が大きくなり、ＰＳＺ膜の収縮の影響を受けやすくなるためと考えられる。
【００６２】
次に、ライナー膜の厚さがシリコンダイオードに印加される圧縮力に及ぼす影響について説明する。
図１８は、横軸にライナー膜の厚さをとり、縦軸にシリコンダイオードの中心における圧縮応力の大きさをとって、ライナー膜の厚さが圧縮応力に及ぼす影響を例示するグラフ図である。
このシミュレーションにおいては、ライナー膜はシリコン窒化物（ＳｉＮ）によって形成されているものとし、ライナー膜の内部応力は、大きさが１．４ＧＰａの引張応力であるものとした。
図１８に示すように、ライナー膜が厚いほど、シリコンダイオードの中心における圧縮応力は小さくなった。これは、ＰＳＺ膜からシリコンダイオードに印加される圧縮力はライナー膜を介して伝達されるため、ライナー膜が厚いと、この圧縮力が緩和されてしまうためと考えられる。
【００６３】
次に、ライナー膜の内部応力がシリコンダイオードに印加される圧縮力に及ぼす影響について説明する。
図１９は、横軸にライナー膜の内部応力をとり、縦軸にシリコンダイオードの中心における圧縮応力の大きさをとって、ライナー膜の内部応力が圧縮応力に及ぼす影響を例示するグラフ図である。
このシミュレーションにおいては、ライナー膜はシリコン窒化物（ＳｉＮ）によって形成されているものとした。
図１９に示すように、ライナー膜の内部応力が圧縮応力である場合よりも引張応力である場合の方が、シリコンダイオードに印加される圧縮応力は大きかった。
【００６４】
次に、シリコンダイオードの格子歪みを測定した試験例について説明する。
図２０（ａ）は、本試験例において評価対象としたサンプルを例示する断面図であり、（ｂ）は（１１１）ピークの測定結果を例示するグラフ図であり、（ｃ）は（２２０）ピークの測定結果を例示するグラフ図である。なお、図２０（ｂ）及び（ｃ）の横軸は２θの値を示し、縦軸は回折強度を示す。
【００６５】
本試験例においては、本実施形態において説明した方法により、図２０（ａ）に示すようなサンプルＳ１０を実際に作製した。サンプルＳ１０においては、下部電極膜２１は窒化チタンにより５ｎｍの厚さに形成し、ｎ形層２２ｎはリンを１×１０２１ｃｍ−３の濃度で導入したシリコンにより３ｎｍの厚さに形成し、ｉ形層２２ｉはシリコンにより７７ｎｍの厚さに形成し、ｐ形層２２ｐはボロンを２×１０２１ｃｍ−３の濃度で導入したシリコンにより５ｎｍの厚さに形成し、中間電極膜２３はチタン層を１．５ｎｍの厚さに堆積させた後、シリサイド化することによって形成し、バリアメタル２４は窒化チタンにより形成した。その後、これらの層をピラー状に加工し、このピラーを埋め込むようにＰＳＺ膜１７を形成した。サンプルＳ１０には、図２０（ａ）に示す単位構造がマトリクス状に多数配列されている。そして、サンプルＳ１０の上面側からＸ線を照射して、シリコンダイオード２２の格子歪みを測定した。測定方法は、波長が１．５４ÅのＣｕ線を用いたθ−２θ法とした。
【００６６】
図２０（ｂ）に示すように、サンプルＳ１０におけるシリコンの（１１１）ピークの位置は、２θ＝２８．６４６°であった。標準試料によるシリコンの（１１１）ピークの位置は２θ＝２８．４４３°であるため、シリコンダイオードにおける（１１１）面の間隔は、標準試料よりも小さくなっていた。また、図２０（ｃ）に示すように、サンプルＳ１０におけるシリコンの（２２０）ピークの位置は、２θ＝４７．４２２°であった。標準試料によるシリコンの（２２０）ピークの位置は２θ＝４７．３０３°であるため、シリコンダイオードにおける（２２０）面の間隔も、標準試料よりも小さくなっていた。このように、サンプルＳ１０のシリコンダイオードにおいては、上下方向における格子定数が標準試料よりも小さくなっていた。
【００６７】
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、シリコンダイオードは、ｉ形層が設けられていないｐｎ形のダイオードであってもよい。また、シリコンダイオードには、シリコン並びにドナー及びアクセプタとなる不純物以外の成分が含有されていてもよい。例えば、シリコンダイオードには、ゲルマニウム（Ｇｅ）が含有されていてもよい。更に、シリコンダイオードを結晶化させる結晶化アニールは、アモルファスシリコンを堆積させる度に行うのではなく、図１に示すような構造体を作製した後、７００〜９００℃程度の高温熱処理を行って、アモルファスシリコンを一度にまとめて結晶化させてもよい。この場合、メタル層３１は、この高温熱処理によっても凝集しないような高融点の金属によって形成することが好ましい。なお、チタンであれば、この条件を満たす。
【符号の説明】
【００６８】
１  半導体記憶装置、１１  シリコン基板、１２  層間絶縁膜、１３  メモリセル部、１４  ワード線配線層、１５  ビット線配線層、１６  ピラー、１７  ＰＳＺ膜、１８  ライナー膜、２１  下部電極膜、２２  シリコンダイオード、２２ｉ  ｉ型層、２２ｎ  ｎ型層、２２ｐ  ｐ型層、２３  中間電極膜、２４  バリアメタル、２５  抵抗変化膜、２６  バリアメタル、２７  上部電極膜、３１  メタル層、３６  塗布層、３７  ポリシラザン膜、５２  タングステン部分、５３  ＨＤＰ膜、５４  シリコン部分、５５  貫通孔、ＢＬ  ビット線、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ１０  サンプル、ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１７】
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【図１８】
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【図１９】
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【図１４】
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【図１６】
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【図２０】
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