(57)【要約】【課題】  複雑な回路構成を要することなく消費電力を低減させることができるセレクタ回路を提供する。【解決手段】  セレクタ回路１Ａは、複数の分割コード化選択信号がそれぞれ入力され、該入力された分割コード化選択信号をデコードして何れか１つが他の出力信号と異なる信号レベルとなる一組のデコーダ出力信号をそれぞれ出力する複数のデコーダ２１，２２Ａと、複数の入力信号のうちの１つを選択して出力するセレクタ単位回路が、複数段に構成された複数のセレクタ単位回路３１Ａ，３２と、を備えている。複数段は、複数のデコーダにそれぞれ対応しており、停止段の全てのセレクタ単位回路３１Ａのうち、停止段より後段の基準段のセレクタ単位回路３２で選択されないその入力信号に対応するセレクタ単位回路の動作は、基準段のセレクタ単位回路３２に対応するデコーダ２１から出力される一組のデコーダ出力信号ＳＡ〜ＳＤによって停止される。【選択図】  図１
2011114827.tif 000002
【特許請求の範囲】
【請求項１】
コード化された選択信号が桁を単位として複数の信号に分割されてなる当該複数の信号（以下、複数の分割コード化選択信号という）がそれぞれ入力され、該入力された分割コード化選択信号をデコードして何れか１つが他の出力信号と異なる信号レベルとなる一組のデコーダ出力信号をそれぞれ出力する複数のデコーダと、
複数の入力信号のうちの１つを選択して出力するセレクタ単位回路が、後段の全ての前記セレクタ単位回路は前段の全ての前記セレクタ単位回路の出力のうち各々が分担する出力を前記複数の入力信号としてこれらのうちの１つを選択してそれぞれ出力し、初段の全ての前記セレクタ単位回路は所定数の外部入力信号のうち各々が分担する複数の外部入力信号を前記複数の入力信号としてこれらのうちの１つを選択してそれぞれ出力し、且つ最終段のセレクタ単位回路はその前段の全ての前記セレクタ単位回路の出力を前記複数の入力信号としてこれらのうちの１つを選択して外部に出力するように、複数段に構成された複数のセレクタ単位回路と、を備え、
前記複数段は、前記複数のデコーダにそれぞれ対応しており、各段の全ての前記セレクタ単位回路は、該各段の対応する前記デコーダからの前記一組のデコーダ出力信号に従って前記複数の入力信号のうちの１つを選択して出力し、且つ、予め定められた少なくとも１つの段（以下、停止段という）の全てのセレクタ単位回路のうち、前記停止段より後段（以下、基準段という）のセレクタ単位回路で選択されないその前記入力信号に対応するセレクタ単位回路の動作は、前記基準段のセレクタ単位回路に対応するデコーダから出力される前記一組のデコーダ出力信号によって停止されるよう構成されている、セレクタ回路。
【請求項２】
前記停止段のセレクタ単位回路は、前記初段のセレクタ単位回路であり、前記基準段のセレクタ単位回路は、前記最終段のセレクタ単位回路である、請求項１に記載のセレクタ回路。
【請求項３】
前記停止段のセレクタ単位回路は、前記予め定められた段のセレクタ単位回路から出力された複数の入力信号が入力され、対応する前記デコーダからの前記一組のデコーダ出力信号に従って、入力された前記複数の入力信号のうちの１つを選択して出力する複数のスイッチを有し、前記複数のスイッチに入力される前記複数の入力信号のうち前記基準段のセレクタ単位回路から出力される信号以外の信号は、予め定められた信号レベルに保持される、請求項１に記載のセレクタ回路。
【請求項４】
前記停止段のセレクタ単位回路は、それぞれ、対応する前記デコーダからの前記一組のデコーダ出力信号に従って、入力された複数の入力信号のうちの１つを選択して出力する複数のスイッチと、前記複数のスイッチの信号出力側に接続されるとともに、前記基準段のセレクタ単位回路に対応する前記デコーダから出力される前記一組のデコーダ出力信号のうちの何れか１つの信号に基づいた出力可否信号が入力され、入力された前記出力可否信号の信号レベルに応じて前記複数のスイッチの信号出力をそれぞれ予め定められた信号レベルに保持する出力遮断器とを有している、請求項１に記載のセレクタ回路。
【請求項５】
前記停止段のセレクタ単位回路の前記複数のスイッチに入力され、複数の入力信号のうちの１つを選択する選択信号は、対応する前記デコーダからの前記一組のデコーダ出力信号のそれぞれの信号レベルと前記出力遮断器に入力される前記デコーダ出力信号との論理積出力の信号である、請求項４に記載のセレクタ回路。
【請求項６】
前記停止段のセレクタ単位回路に対応するデコーダ（以下、停止段用デコーダという）を複数有し、
複数の前記停止段用デコーダは、それぞれ、前記基準段のセレクタ単位回路に対応する前記デコーダからの前記一組のデコーダ出力信号のうちの何れか１つが入力され、入力された前記デコーダ出力信号の信号レベルと前記分割コード化信号の信号レベルとの論理積出力を前記デコーダ出力信号として出力するよう構成される、請求項１に記載のセレクタ回路。
【請求項７】
前記停止段のセレクタ単位回路は、それぞれ、前記停止段のセレクタ単位回路に対応する前記デコーダから出力された前記一組のデコーダ出力信号に従って、入力された複数の入力信号のうちの１つを選択して出力する複数のスイッチと、前記複数のスイッチの信号出力側に接続されるとともに、前記基準段のセレクタ単位回路に対応する前記デコーダから出力される前記一組のデコーダ出力信号のうちの何れか１つが入力され、入力された前記デコーダ出力信号の信号レベルに応じて前記複数のスイッチの信号出力を予め定められた信号レベルに保持する出力遮断器とを有している、請求項５に記載のセレクタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、選択信号に基づいて複数の入力信号のうちの何れか１つを出力するセレクタ回路に関する。
【背景技術】
【０００２】
一般に、セレクタ回路においては、複数の入力信号のそれぞれが入力されるトランスファゲート等により構成される複数のスイッチのうち何れか１つをＯＮすることにより、複数の入力信号のうち所望の１つの信号を選択し、出力している。このために、セレクタ回路には、複数のスイッチのうち何れか１つを選択するための選択信号生成回路が設けられている。
【０００３】
選択信号生成回路は、コード化された選択信号をデコードするデコーダで構成されており、デコーダ出力信号が複数のスイッチのそれぞれに入力されることにより、スイッチのＯＮ又はＯＦＦが切り替えられる。
【０００４】
しかしながら、上記構成のセレクタ回路においては、入力信号の数が多くなると、それだけスイッチの数が増えるため、配線面積が増大する問題がある。配線面積が増大するとセレクタ回路の大型化を招くとともに消費電力が増大する問題がある。そこで、入力信号を複数の組に分け、複数組の入力信号毎に信号選択するとともに、各組の信号出力を１つのＮＡＮＤ回路に入力する構成を有し、複数組の入力信号のうち、選択された信号が含まれていない組の信号出力は一定の信号レベルとなる（プルアップされる）構成が公知となっている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１５７２８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記構成においては、入力信号の数に比してスイッチの数が減るものの、複数組の入力信号のうち、選択された信号が含まれていない組の信号出力をプルアップする制御回路が別途必要となるため、配線面積を十分に小さくすることができない。特に、入力信号の数が増えると、この問題は顕著になり配線面積を小さくして消費電力を低減させる効果が薄れてしまう問題があった。
【０００７】
本発明は、以上のような課題を解決すべくなされたものであり、複雑な回路構成を要することなく消費電力を低減させることができるセレクタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係るセレクタ回路は、コード化された選択信号が桁を単位として複数の信号に分割されてなる当該複数の信号（以下、複数の分割コード化選択信号という）がそれぞれ入力され、該入力された分割コード化選択信号をデコードして何れか１つが他の出力信号と異なる信号レベルとなる一組のデコーダ出力信号をそれぞれ出力する複数のデコーダと、複数の入力信号のうちの１つを選択して出力するセレクタ単位回路が、後段の全ての前記セレクタ単位回路は前段の全ての前記セレクタ単位回路の出力のうち各々が分担する出力を前記複数の入力信号としてこれらのうちの１つを選択してそれぞれ出力し、初段の全ての前記セレクタ単位回路は所定数の外部入力信号のうち各々が分担する複数の外部入力信号を前記複数の入力信号としてこれらのうちの１つを選択してそれぞれ出力し、且つ最終段のセレクタ単位回路はその前段の全ての前記セレクタ単位回路の出力を前記複数の入力信号としてこれらのうちの１つを選択して外部に出力するように、複数段に構成された複数のセレクタ単位回路と、を備え、前記複数段は、前記複数のデコーダにそれぞれ対応しており、各段の全ての前記セレクタ単位回路は、該各段の対応する前記デコーダからの前記一組のデコーダ出力信号に従って前記複数の入力信号のうちの１つを選択して出力し、且つ、予め定められた少なくとも１つの段（以下、停止段という）の全てのセレクタ単位回路のうち、前記停止段より後段（以下、基準段という）のセレクタ単位回路で選択されないその前記入力信号に対応するセレクタ単位回路の動作は、前記基準段のセレクタ単位回路に対応するデコーダから出力される前記一組のデコーダ出力信号によって停止されるよう構成されている。
【０００９】
上記構成によれば、複数の停止段のセレクタ単位回路のうち、停止段より後段である基準段のセレクタ単位回路において対応するデコーダからの一組のデコーダ出力信号により選択される入力信号を出力しないセレクタ単位回路の動作が停止される。このように信号選択処理に影響しないセレクタ単位回路の動作が停止されるため、消費電力を低減させることができる。しかも、セレクタ単位回路を停止させる信号として、基準段のセレクタ単位回路に対応するデコーダからの一組のデコーダ出力信号を用いるため、セレクタ単位回路を停止させる制御信号を生成するための回路を別途設ける必要がなくなる。従って、消費電力を低減させつつ回路構成が複雑になることを防止することができる。
【００１０】
前記停止段のセレクタ単位回路は、前記初段のセレクタ単位回路であり、前記基準段のセレクタ単位回路は、前記最終段のセレクタ単位回路であってもよい。
【００１１】
前記基準段のセレクタ単位回路は、前記停止段のセレクタ単位回路から出力された複数の入力信号が入力され、対応する前記デコーダからの前記一組のデコーダ出力信号に従って、入力された前記複数の入力信号のうちの１つを選択して出力する複数のスイッチを有し、前記複数のスイッチに入力される前記複数の入力信号のうち前記基準段のセレクタ単位回路から出力される信号以外の信号は、予め定められた信号レベルに保持されるよう構成されてもよい。これにより、ＮＡＮＤ回路等を用いることなく、セレクタ単位回路の動作を容易に停止させることができる。ＮＡＮＤ回路を用いると、回路構成が複雑となるため、出力される入力信号のパルス波形のデューティ比を高め、回路動作の高速化を図ることが困難となる。特に、入力信号の数が増大すればＮＡＮＤ回路への入力数も増大するため、高速化、高性能化が難しい。これに対し、上記構成によれば、複数のスイッチに入力される信号のうち、選択される入力信号以外の信号が予め定められた信号レベルに保持されるため、回路構成を複雑化することなく確実に選択された入力信号を出力することができる。
【００１２】
前記停止段のセレクタ単位回路は、それぞれ、対応する前記デコーダからの前記一組のデコーダ出力信号に従って、入力された複数の入力信号のうちの１つを選択して出力する複数のスイッチと、前記複数のスイッチの信号出力側に接続されるとともに、前記基準段のセレクタ単位回路に対応する前記デコーダから出力される前記一組のデコーダ出力信号のうちの何れか１つの信号に基づいた出力可否信号が入力され、入力された前記出力可否信号の信号レベルに応じて前記複数のスイッチの信号出力をそれぞれ予め定められた信号レベルに保持する出力遮断器とを有してもよい。これによれば、基準段のセレクタ単位回路に対応するデコーダからの一組のデコーダ出力信号のうちの１つが停止段のセレクタ単位回路に入力され、入力された当該デコーダ出力信号が基準段のセレクタ単位回路から出力される信号を選択する信号でない場合、当該停止段のセレクタ単位回路に対応するデコーダからの一組のデコーダ出力信号の信号レベルに拘わらず、当該停止段のセレクタ単位回路は出力遮断器によって出力が予め定められた信号レベルに保持される。従って、当該停止段のセレクタ単位回路の動作が停止される。これにより、簡単な回路構成で確実にセレクタ単位回路の動作を停止させることができる。
【００１３】
さらに、前記停止段のセレクタ単位回路の前記複数のスイッチに入力され、複数の入力信号のうちの１つを選択する選択信号は、対応する前記デコーダからの前記一組のデコーダ出力信号のそれぞれの信号レベルと前記出力遮断器に入力される前記デコーダ出力信号との論理積出力の信号であってもよい。これによれば、停止段のセレクタ単位回路に入力された基準段のセレクタ単位回路に対応するデコーダからの一組のデコーダ出力信号のうちの１つが、基準段のセレクタ単位回路から出力される信号を選択する信号でない場合、当該停止段のセレクタ単位回路に設けられた何れのスイッチもＯＦＦ状態が保持される。従って、出力遮断器と合わせてより確実にセレクタ単位回路の動作を停止させることができる。
【００１４】
また、前記停止段のセレクタ単位回路に対応するデコーダ（以下、停止段用デコーダという）を複数有し、複数の前記停止段用デコーダは、それぞれ、前記基準段のセレクタ単位回路に対応する前記デコーダからの前記一組のデコーダ出力信号のうちの何れか１つが入力され、入力された前記デコーダ出力信号の信号レベルと前記分割コード化選択信号の信号レベルとの論理積出力を前記デコーダ出力信号として出力するよう構成されてもよい。これによれば、基準段のセレクタ単位回路に対応するデコーダからの一組のデコーダ出力信号のうちの１つが、停止段のセレクタ単位回路に入力され、当該入力されたデコーダ出力信号が基準段のセレクタ単位回路から出力される信号を選択する信号でない場合、当該停止段のセレクタ単位回路に対応するデコーダからの一組のデコーダ出力信号の信号レベルは、何れもスイッチがＯＦＦ状態となるレベルに保持される。従って、より確実にセレクタ単位回路の動作を停止させることができる。
【００１５】
さらに、前記停止段のセレクタ単位回路は、それぞれ、前記停止段のセレクタ単位回路に対応する前記デコーダから出力された前記一組のデコーダ出力信号に従って、入力された複数の入力信号のうちの１つを選択して出力する複数のスイッチと、前記複数のスイッチの信号出力側に接続されるとともに、前記基準段のセレクタ単位回路に対応する前記デコーダから出力される前記一組のデコーダ出力信号のうちの何れか１つが入力され、入力された前記デコーダ出力信号の信号レベルに応じて前記複数のスイッチの信号出力を予め定められた信号レベルに保持する出力遮断器とを有していてもよい。これによれば、停止段のセレクタ単位回路に入力される基準段のセレクタ単位回路に対応するデコーダからの一組のデコーダ出力信号のうちの１つが、基準段のセレクタ単位回路から出力される信号を選択する信号でない場合、停止段のセレクタ単位回路に対応するデコーダからの一組のデコーダ出力信号の信号レベルに拘わらず、当該停止段のセレクタ単位回路は出力遮断器によって出力が予め定められた信号レベルに保持される。従って、当該停止段のセレクタ単位回路の動作が停止される。これにより、簡単な回路構成で確実にセレクタ単位回路の動作を停止させることができる。
【発明の効果】
【００１６】
本発明は以上に説明したように構成され、複雑な回路構成を要することなく消費電力を低減させることができるという効果を奏する。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態におけるセレクタ回路の概略構成を示す回路図である。
【図２】図１に示されるセレクタ回路のデコーダを示す回路図である。
【図３】図１に示すセレクタ回路における停止段のセレクタ単位回路を示す回路図である。
【図４】図１に示すセレクタ回路における基準段のセレクタ単位回路を示す回路図である。
【図５】図１に示すセレクタ回路における分割コード化選択信号と選択される入力信号との関係を示す図である。
【図６】本発明の第４実施形態における発振回路の概略構成を示す回路図である。
【図７】図６に示されるセレクタ回路の停止段用デコーダを示す回路図である。
【図８】図１に示される停止段のセレクタ単位回路を示す回路図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施の形態を、図面を参照しながら説明する。なお、以下では全ての図を通じて同一又は相当する要素には同一の参照符号を付して、その重複する説明を省略する。
【００１９】
＜第１実施形態＞
まず、本発明の第１実施形態におけるセレクタ回路について説明する。図１は本発明の第１実施形態におけるセレクタ回路の概略構成を示す回路図である。
【００２０】
図１に示されるように、本実施形態におけるセレクタ回路１Ａは、複数のデコーダ２１，２２Ａを備えている。複数のデコーダ２１，２２Ａには、コード化された選択信号が桁を単位として複数の信号に分割されてなる当該複数の信号（以下、複数の分割コード化選択信号という）が入力される。本実施形態においては、２つのデコーダ２１，２２Ａを有し、４ビットにコード化された選択信号Ｓ［３：０］（最上位ビット側から順にＳ＜３＞，Ｓ＜２＞，Ｓ＜１＞，Ｓ＜０＞）が２つの信号に分割されて２つのデコーダ２１，２２Ａに入力される。すなわち、デコーダ２１には、最上位ビット（ＭＳＢ）側の選択信号コードＳ＜３＞，Ｓ＜２＞が入力され、デコーダ２２Ａには、最下位ビット（ＬＳＢ）側の選択信号コードＳ＜１＞，Ｓ＜０＞が入力される。
【００２１】
デコーダ２１，２２Ａのそれぞれは、入力された分割コード化選択信号（選択信号コード）をデコードし、複数のデコーダ出力信号のうち何れか１つが他の出力信号と異なる信号レベルとなる一組のデコーダ出力信号を出力する。具体的には、デコーダ２１は、複数のデコーダ出力信号ＳＡ，ＳＢ，ＳＣ，ＳＤからなる一組のデコーダ出力信号を出力し、デコーダ２２Ａは、複数のデコーダ出力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４からなる一組のデコーダ出力信号を出力する。複数のデコーダ出力信号ＳＡ，ＳＢ，ＳＣ，ＳＤのうちの何れか１つの信号レベルは、Ｈレベルとなり、それ以外の信号レベルはＨレベルよりパルス電圧の低いＬレベルとなる。同様に、複数のデコーダ出力信号Ｓ１，Ｓ２，Ｓ３，Ｓ４のうちの何れか１つの信号レベルは、Ｈレベルとなり、それ以外の信号レベルはＨレベルよりパルス電圧の低いＬレベルとなる。
【００２２】
また、セレクタ回路１Ａには、複数のデコーダ２１，２２Ａに対応して設けられた複数段（ここでは２段）のセレクタ単位回路３１Ａ，３２が設けられている。初段である１段目の全てのセレクタ単位回路３１Ａは、所定数（例えば１６）の外部入力信号Ｐ０〜Ｐ１５のうち各々が分担する複数の外部入力信号を複数の入力信号として受け、これらのうちの１つを選択してそれぞれ出力する。また、後段である２段目のセレクタ単位回路３２は、前段である１段目の全てのセレクタ単位回路３１Ａの出力のうち各々が分担する出力を複数の入力信号として受け、これらのうちの１つを選択してそれぞれ出力する。さらに、最終段でもある２段目のセレクタ単位回路３２は、その前段（１段目）の全てのセレクタ単位回路３１Ａの出力を複数の入力信号として受け、これらのうちの１つを選択して外部に出力する。各段の全てのセレクタ単位回路３１Ａ，３２は、セレクタ単位回路３１Ａ，３２のそれぞれに対応するデコーダ２２Ａ，２１からの一組のデコーダ出力信号に従って複数の入力信号のうちの１つを選択して出力する。すなわち、セレクタ単位回路３１Ａ，３２に対応するデコーダ２２Ａ，２１からの一組のデコーダ出力信号に基づく信号は、当該セレクタ単位回路３１Ａ，３２における選択信号である。
【００２３】
本実施形態において、セレクタ単位回路は、予め定められた１つの段である停止段（１段目）の４つのセレクタ単位回路３１Ａ（３１Ａａ，３１Ａｂ，３１Ａｃ，３１Ａｄ）と、停止段より後段の基準段（２段目）の１つのセレクタ単位回路３２とを含んでいる。なお、本実施形態においては、２段のセレクタ単位回路を有する構成としたが、３段以上のセレクタ単位回路を有する構成でもよい。また、基準段のセレクタ単位回路が複数でもよい（すなわち、基準段が最終段でなくてもよい）。さらに、停止段のセレクタ回路は、基準段のセレクタ単位回路より多い数であればよい。
【００２４】
１段目のセレクタ単位回路３１Ａには、１６の外部入力信号Ｐ０，Ｐ１，…，Ｐ１５が入力され、対応するデコーダ２２Ａから出力される一組のデコーダ出力信号Ｓ１〜Ｓ４に基づいた選択信号によって選択された信号が出力される。すなわち、デコーダ２２Ａは停止段用デコーダ（１段目用デコーダ）として機能する。より詳しくは、セレクタ単位回路３１Ａａには、セレクタ単位回路３１Ａａが分担する４つの外部入力信号Ｐ０〜Ｐ３が入力され、デコーダ２２Ａから出力される一組のデコーダ出力信号Ｓ１〜Ｓ４に基づいた選択信号Ｓ１Ａ〜Ｓ４Ａ（詳しくは後述する）によって外部入力信号Ｐ０〜Ｐ３のうちの何れか１つの信号が出力される。
【００２５】
また、セレクタ単位回路３１Ａｂには、セレクタ単位回路３１Ａｂが分担する外部入力信号Ｐ４〜Ｐ７が入力され、対応するデコーダ２２Ａから出力される一組のデコーダ出力信号Ｓ１〜Ｓ４に基づいた選択信号Ｓ１Ｂ〜Ｓ４Ｂ（詳しくは後述する）によって外部入力信号Ｐ４〜Ｐ７のうちの何れか１つの信号が出力される。同様に、セレクタ単位回路３１Ａｃには、外部入力信号Ｐ８〜Ｐ１１が入力され、対応するデコーダ２２Ａから出力される一組のデコーダ出力信号Ｓ１〜Ｓ４に基づいた選択信号Ｓ１Ｃ〜Ｓ４Ｃ（詳しくは後述する）によって外部入力信号Ｐ８〜Ｐ１１のうちの何れか１つの信号が出力される。また、セレクタ単位回路３１Ａｄには、外部入力信号Ｐ１２〜Ｐ１５が入力され、対応するデコーダ２２Ａから出力される一組のデコーダ出力信号Ｓ１〜Ｓ４に基づいた選択信号Ｓ１Ｄ〜Ｓ４Ｄ（詳しくは後述する）によって外部入力信号Ｐ１２〜Ｐ１５のうちの何れか１つの信号が出力される。なお、外部入力信号Ｐ０〜Ｐ１５のうち、各セレクタ単位回路３１Ａａ〜３１Ａｄで選択され出力された信号は、後述するインバータ４によって反転された状態で（反転出力信号ＰＡ，ＰＢ，ＰＣ，ＰＤとなって）出力される。
【００２６】
また、２段目のセレクタ単位回路３２には、１段目のセレクタ単位回路３１Ａａ〜３１Ａｄで出力された反転出力信号ＰＡ〜ＰＤが入力され、対応するデコーダ２１から出力される一組のデコーダ出力信号ＳＡ〜ＡＤに基づいた選択信号によって選択された信号が出力される。すなわち、デコーダ２１は基準段用デコーダ（２段目用デコーダ）として機能する。このときも、選択された信号は後述するインバータ４によって再び反転された状態で（外部入力信号Ｐ１〜Ｐ１５の何れか１つとなって）出力される。
【００２７】
ここで、停止段である１段目のセレクタ単位回路３１Ａの動作は、基準段用デコーダ２１から出力される一組のデコーダ出力信号ＳＡ〜ＳＤのうちの１つの信号によって停止されるよう構成されている。言い換えると、停止段である１段目の全てのセレクタ単位回路３１Ａａ〜３１Ａｄのうち、基準段である２段目のセレクタ単位回路３２で選択されないその入力信号（反転出力信号ＰＡ〜ＰＤ）に対応するセレクタ単位回路３１Ａの動作は、２段目のセレクタ単位回路３２に対応するデコーダ２１から出力される一組のデコーダ出力信号によって停止されるよう構成されている。具体的には、セレクタ単位回路３１Ａａには、デコーダ出力信号ＳＡの反転信号ＰＤＡが入力され、セレクタ単位回路３１Ａｂには、デコーダ出力信号ＳＢの反転信号ＰＤＢが入力され、セレクタ単位回路３１Ａｃには、デコーダ出力信号ＳＣの反転信号ＰＤＣが入力され、セレクタ単位回路３１Ａｄには、デコーダ出力信号ＳＤの反転信号ＰＤＤが入力される。各反転信号ＰＤＡ〜ＰＤＤは、後述するように、１段目の各セレクタ単位回路３１Ａａ〜３１Ａｄの出力可否信号となる。
【００２８】
デコーダ出力信号ＳＡ〜ＳＤは、２段目のセレクタ単位回路３２に入力される複数の信号ＰＡ〜ＰＤの何れか１つを選択する選択信号として用いられるため、当該デコーダ出力信号ＳＡ〜ＳＤのうち何れか１つの信号のみがその他の信号と異なる信号レベルとなる。具体的には、信号ＰＡを選択するときは、デコーダ出力信号ＳＡの信号レベルがＨレベルとなりその他のデコーダ出力信号ＳＢ〜ＳＤの信号レベルがＨレベルよりパルス電圧の低いＬレベルとなる。その他の信号ＰＢ〜ＰＤを選択する場合も同様である。
【００２９】
そして、このようなデコーダ出力信号ＳＡ〜ＳＤに基づいた出力可否信号ＰＤＡ〜ＰＤＤが１段目のセレクタ単位回路３１Ａａ〜３１Ａｄにも入力されることとなる。すなわち、出力可否信号ＰＤＡ〜ＰＤＤのうち何れか１つの信号のみがその他の信号と異なる信号レベルとなる。具体的には、出力可否信号ＰＤＡ〜ＰＤＤのうちの何れか１つの信号の信号レベルがＬレベルとなり、その他の信号の信号レベルがＬレベルよりパルス電圧の高いＨレベルとなる。
【００３０】
上記構成によれば、停止段である１段目のセレクタ単位回路３１Ａのうち、停止段より後段である基準段（２段目）のセレクタ単位回路３２において対応するデコーダ２１からの一組のデコーダ出力信号ＳＡ〜ＳＤにより選択される入力信号を出力しないセレクタ単位回路（１段目のセレクタ単位回路３１Ａａ〜３１Ａｄのうちの何れか３つ）の動作が停止される。すなわち、１段目の複数のセレクタ単位回路３１Ａａ〜３１Ａｄのうち、後段である２段目のセレクタ単位回路３２で選択される信号を含んでいない複数の入力信号（信号ＰＡ〜ＰＤのうちの何れか３つ）を出力することとなる停止段のセレクタ単位回路３１Ａの動作が停止される。
【００３１】
このように信号選択処理に影響しないセレクタ単位回路の動作が停止するため、消費電力を低減させることができる。しかも、セレクタ単位回路を選択的に停止させる信号として、基準段（２段目）のセレクタ単位回路３２に対応するデコーダ２１からの一組のデコーダ出力信号ＳＡ〜ＳＤを用いるため、セレクタ単位回路を停止させる制御信号を生成するための回路を別途設ける必要がなくなる。従って、消費電力を低減させつつ回路構成が複雑になることを防止することができる。
【００３２】
本実施形態におけるセレクタ回路１Ａの各構成についてより詳しく説明する。図２は図１に示されるセレクタ回路のデコーダを示す回路図である。まず、デコーダ２１，２２Ａについて説明する。図２（ａ）はＭＳＢ側のデコーダ２１を示し、図２（ｂ）はＬＳＢ側のデコーダ２２Ａを示している。
【００３３】
図２（ａ）に示されるように、ＭＳＢ側のデコーダである２段目用デコーダ２１には、４ビットにコード化された選択信号を２分割した分割コード化選択信号のうちＭＳＢ側の２ビットの選択信号コードＳ＜３＞，Ｓ＜２＞が入力され、デコードされたデコーダ出力信号ＳＡ〜ＳＤが出力される。具体的には、２段目用デコーダ２１は、入力された選択信号コードの信号レベルをそれぞれ反転させるインバータ５ａ，５ｂと、入力された２つの選択信号コードのそれぞれにおける信号レベル及び反転した信号レベルで生成可能な組み合わせがそれぞれ入力される４つのＡＮＤ回路６ａ，６ｂ，６ｃ，６ｄとを有している。
【００３４】
より詳しくは、ＡＮＤ回路６ａには、Ｓ＜３＞入力の反転信号レベルとＳ＜２＞入力の反転信号レベルとが入力され、ＡＮＤ回路６ｂには、Ｓ＜３＞入力の反転信号レベルとＳ＜２＞入力の信号レベルとが入力され、ＡＮＤ回路６ｃには、Ｓ＜３＞入力の信号レベルとＳ＜２＞入力の反転信号レベルとが入力され、ＡＮＤ回路６ｄには、Ｓ＜３＞入力の信号レベルとＳ＜２＞入力の信号レベルとが入力される。
【００３５】
これにより、Ｓ＜３＞入力及びＳ＜２＞入力がともにＬレベル（０レベル）の場合には、ＡＮＤ回路６ａがＨレベルとなりデコーダ出力信号ＳＡがＨレベルとなるとともに、その他のＡＮＤ回路６ｂ〜６ｄがＨレベルより低い電圧パルスを有するＬレベルとなりデコーダ出力信号ＳＢ〜ＳＤがＬレベルとなる。同様に、Ｓ＜３＞入力がＬレベル且つＳ＜２＞入力がＨレベル（１レベル）の場合には、ＡＮＤ回路６ｂのみがＨレベルとなることによりデコーダ出力信号ＳＢのみがＨレベルとなり、Ｓ＜３＞入力がＨレベル且つＳ＜２＞入力がＬレベルの場合には、ＡＮＤ回路６ｃのみがＨレベルとなることによりデコーダ出力信号ＳＣのみがＨレベルとなり、Ｓ＜３＞入力及びＳ＜２＞入力がともにＨレベルの場合には、ＡＮＤ回路６ｄのみがＨレベルとなることによりデコーダ出力信号ＳＤのみがＨレベルとなる。
【００３６】
２分割された分割コード化選択信号のうちＬＳＢ側の２ビットの選択信号コードＳ＜１＞，Ｓ＜０＞が入力される１段目用デコーダ２２Ａについても、図２（ｂ）に示されるように、２段目用デコーダ２１と同様に構成され、Ｓ＜１＞入力及びＳ＜０＞入力の信号レベルに応じてデコーダ出力信号Ｓ１〜Ｓ４の何れかの信号レベルがＨレベルとなる。従って、４ビットにコード化された選択信号に応じてデコーダ２１，２２Ａからそれぞれ出力される一組のデコーダ出力信号（ＳＡ〜ＳＤ及びＳ１〜Ｓ４）のうちの１つの信号レベルがそれぞれＨレベルとなる選択信号が得られる。
【００３７】
なお、本実施形態においては、ＭＳＢ側の選択信号コードＳ＜３＞，Ｓ＜２＞が入力される２段目用デコーダ２１から出力されるデコーダ出力信号ＳＡ〜ＳＤが２段目のセレクタ単位回路３２の選択信号として用いられ、ＬＳＢ側の選択信号コードＳ＜１＞，Ｓ＜０＞が入力される１段目デコーダ２２Ａから出力されるデコーダ出力信号Ｓ１〜Ｓ４に基づいて１段目のセレクタ単位回路３１Ａの選択信号が生成されるが、ＭＳＢ側の選択信号コードＳ＜３＞，Ｓ＜２＞から生成されるデコーダ出力信号ＳＡ〜ＳＤから１段目のセレクタ単位回路３１Ａの選択信号を生成し、ＬＳＢ側の選択信号コードＳ＜１＞，Ｓ＜０＞から生成されるデコーダ出力信号Ｓ１〜Ｓ４を２段目のセレクタ単位回路３２の選択信号として用いてもよい。この場合、後述する出力可否信号ＰＤＡ〜ＰＤＤは、ＬＳＢ側の選択信号コードＳ＜１＞，Ｓ＜０＞から生成されるデコーダ出力信号Ｓ１〜Ｓ４から生成される。
【００３８】
続いて、本実施形態におけるセレクタ単位回路３１Ａ，３２について説明する。図３は図１に示すセレクタ回路における停止段のセレクタ単位回路を示す回路図である。なお、図３においては、複数ある停止段のセレクタ単位回路３１Ａのうち、セレクタ単位回路３１Ａａのみを示しているが、他のセレクタ単位回路３１Ａｂ〜３１Ａｄも同様の構成を有しているため、図示を省略する。
【００３９】
図３に示されるように、停止段である１段目のセレクタ単位回路３１Ａａには、複数（１６）の外部入力信号Ｐ０〜Ｐ１５のうち分担する４つの外部入力信号Ｐ０〜Ｐ３が入力されるとともに、１段目用デコーダ２２Ａで出力されたデコーダ出力信号Ｓ１〜Ｓ４と２段目用デコーダ２１で出力されたデコーダ出力信号ＳＡ〜ＳＤのうちの１つの信号ＳＡとに基づく信号が入力される。具体的には、セレクタ回路１Ａは、デコーダ出力信号Ｓ１〜Ｓ４のうちの１つとデコーダ出力信号ＳＡとが入力され、当該２つの入力の信号レベルの論理積を出力するＡＮＤ回路７ａ〜７ｄを有し、セレクタ単位回路３１Ａａに、ＡＮＤ回路７ａ〜７ｄから出力されたデコーダ出力信号Ｓ１〜Ｓ４のうちの１つとデコーダ出力信号ＳＡとの論理積出力が１段目の選択信号Ｓ１Ａ〜Ｓ４Ａとしてセレクタ単位回路３１Ａａに入力される。さらに、デコーダ出力信号ＳＡがインバータ１０によって反転され、当該反転信号ＰＤＡが出力可否信号としてセレクタ単位回路３１Ａａに入力される。
【００４０】
１段目のセレクタ単位回路３１Ａａは、対応するデコーダ２２Ａからの一組のデコーダ出力信号Ｓ１〜Ｓ４に従って、入力された複数の外部入力信号Ｐ０〜Ｐ３のうちの１つを選択して出力する複数のスイッチ８１ａ〜８１ｄを有している。より具体的には、複数のスイッチ８１ａ〜８１ｄは、複数の外部入力信号Ｐ０〜Ｐ３のうち入力された選択信号Ｓ１Ａ〜Ｓ４Ａの信号レベルに応じた信号を出力する。複数のスイッチ８１ａ〜８１ｄは、選択信号Ｓ１Ａ〜Ｓ４Ａの信号レベルに応じて入力信号を出力側に伝達させるアナログスイッチであり、例えばトランスファゲート回路等により構成される。トランスファゲート回路は、ｎ型トランジスタ（例えばｎＭＯＳＦＥＴ）とｐ型トランジスタ（例えばｐＭＯＳＦＥＴ）とを並列接続して構成される。ｎ型トランジスタ及びｐ型トランジスタの制御端子（ゲート端子）には、相反する信号レベルが入力される。具体的には、ｎ型トランジスタの制御端子には、選択信号Ｓ１Ａ〜Ｓ４Ａの信号レベルが入力され、ｐ型トランジスタの制御端子には、選択信号Ｓ１Ａ〜Ｓ４Ａの信号レベルがインバータ９ａ〜９ｄによって反転された信号レベルが入力される。これにより、選択信号Ｓ１Ａ〜Ｓ４ＡがＨレベルである場合に、スイッチ８１ａ〜８１ｄのｐ型トランジスタ及びｎ型トランジスタの主端子間（ソース−ドレイン間）が導通することにより、外部入力信号Ｐ０〜Ｐ３が出力側へ伝達される。
【００４１】
また、１段目のセレクタ単位回路３１Ａａは、複数のスイッチ８１ａ〜８１ｄの信号出力側に接続されるとともに、２段目のセレクタ単位回路３２に対応するデコーダ２１から出力される一組のデコーダ出力信号ＳＡ〜ＳＤのうちの１つであるデコーダ出力信号ＳＡに基づく出力可否信号（デコーダ出力信号ＳＡの反転信号）ＰＤＡが入力され、入力された出力可否信号ＰＤＡの信号レベルに応じて複数のスイッチ８１ａ〜８１ｄの信号出力を予め定められた信号レベルに保持する出力遮断器１１を有している。
【００４２】
具体的には、出力遮断器１１は、図３に示すように、例えばｎ型トランジスタ（例えばｎＭＯＳＦＥＴ）で構成されている。制御端子（ゲート端子）には、出力可否信号ＰＤＡが入力され、主端子の一方（ドレイン端子）に複数のスイッチ８１ａ〜８１ｄの出力側が接続され、主端子の他方（ソース端子）が接地されている。そして、出力遮断器１１は、出力可否信号ＰＤＡがＨレベルである場合に、複数のスイッチの８１ａ〜８１ｄの信号出力側を接地するように構成されている。
【００４３】
この場合、デコーダ出力信号ＳＡの信号レベルがＨレベルである場合（すなわち、基準段である２段目のセレクタ単位回路３２でセレクタ単位回路３１Ａａから出力された信号ＰＡを選択する場合）、当該セレクタ単位回路３１Ａａに入力される出力可否信号ＰＤＡはＬレベルとなるため、出力遮断器１１は動作しない。これにより、複数のスイッチ８１ａ〜８１ｄの出力側は接地されず、選択信号Ｓ１Ａ〜Ｓ４Ａの信号レベルに応じて外部入力信号Ｐ０〜Ｐ３の何れかが出力される。なお、前述したように、選択信号Ｓ１Ａ〜Ｓ４Ａの信号レベルに応じて複数のスイッチ８１ａ〜８１ｄの出力側に伝達された外部入力信号Ｐ０〜Ｐ３の何れかは、インバータ４により信号レベルが反転された信号ＰＡとして出力される。一方、デコーダ出力信号ＳＡの信号レベルがＬレベルである場合（すなわち、２段目のセレクタ単位回路３２でセレクタ単位回路３１Ａａから出力された信号ＰＡを選択しない場合）、当該セレクタ単位回路３１Ａａに入力される出力可否信号ＰＤＡはＨレベルとなるため、出力遮断器１１は、複数のスイッチ８１ａ〜８１ｄの出力側を接地させるように動作する（パワーダウンさせる）。
【００４４】
このように、基準段である２段目のセレクタ単位回路３２で選択信号として用いられる一組のデコーダ出力信号のうちの１つの信号ＳＡが停止段である１段目のセレクタ単位回路３１Ａａに入力され、入力された当該デコーダ出力信号ＳＡが２段目のセレクタ単位回路３２から出力される信号を選択する選択信号でない場合、当該１段目のセレクタ単位回路３１Ａａで選択信号として用いられるデコーダ出力信号Ｓ１〜Ｓ４の信号レベルに拘わらず、当該１段目のセレクタ単位回路３１Ａａは出力遮断器１１によって出力が予め定められた信号レベル（０電圧）に保持される。従って、当該１段目のセレクタ単位回路３１Ａａの動作が停止される。これにより、簡単な回路構成で確実にセレクタ単位回路３１Ａａの動作を停止させることができる。
【００４５】
なお、出力遮断器１１として、ｐ型トランジスタ（例えばｐＭＯＳＦＥＴ）を用いることも可能である。この場合は、ｐ型トランジスタの主端子の他方が所定の電圧（例えば電源電圧）源に接続される。すなわち、出力可否信号ＰＤＡがＬレベルのとき外部入力信号Ｐ０〜Ｐ３の何れかの信号を出力することを許容し、出力可否信号ＰＤＡがＨレベルのときデコーダ出力信号Ｓ１〜Ｓ４の信号レベルに拘わらずセレクタ単位回路３１Ａａは出力遮断器１１によって出力が予め定められた信号レベル（電源電圧）に保持されることにより、当該１段目のセレクタ単位回路３１Ａａの動作が停止される（プルアップされる）。
【００４６】
さらに、本実施形態においては、前述したように、停止段である１段目のセレクタ単位回路３１Ａａの複数のスイッチ８１ａ〜８１ｄに入力され、複数の入力信号のうちの１つを選択する選択信号Ｓ１Ａ〜Ｓ４Ａが、対応するデコーダ２２Ａからの一組のデコーダ出力信号Ｓ１〜Ｓ４のそれぞれの信号レベルと出力遮断器１１に入力されるデコーダ出力信号ＳＡとの論理積出力の信号となっている。これにより、１段目のセレクタ単位回路３１Ａａに入力された２段目のセレクタ単位回路３２で選択信号として用いられる信号ＳＡが、２段目のセレクタ単位回路３２から出力される信号を選択する信号でなければ（すなわち、２段目のセレクタ単位回路３２においてセレクタ単位回路３１Ａａから出力される信号ＰＡを選択しない場合）、当該１段目のセレクタ単位回路３１Ａａに設けられた何れのスイッチ８１ａ〜８１ｄもＯＦＦ状態（導通しない状態）が保持される。従って、出力遮断器１１と合わせてより確実にセレクタ単位回路３１Ａａの動作を停止させることができる。
【００４７】
なお、セレクタ単位回路３１Ａａにおける上記構成は、１段目の他のセレクタ単位回路３１Ａｂ〜３１Ａｄにおいても同様に適用されている。
【００４８】
図４は図１に示すセレクタ回路における基準段のセレクタ単位回路を示す回路図である。図４に示すように、基準段である２段目のセレクタ単位回路３２には、停止段である１段目のセレクタ回路３１Ａから出力された複数（４つ）の２段目入力信号ＰＡ〜ＰＤが入力されるとともに、２段目用デコーダ２１で出力されたデコーダ出力信号ＳＡ〜ＳＤが選択信号として入力される。
【００４９】
２段目のセレクタ単位回路３２は、１段目のセレクタ単位回路３１Ａから出力された複数の２段目入力信号ＰＡ〜ＰＤが入力され、対応するデコーダ２２Ａからの一組のデコーダ出力信号Ｓ１〜Ｓ４に従って、入力された２段目入力信号ＰＡ〜ＰＤのうちの１つを選択して出力する複数のスイッチ８２ａ〜８２ｄを有している。より具体的には、複数のスイッチ８２ａ〜８２ｄは、入力された２段目入力信号ＰＡ〜ＰＤのうち選択信号ＳＡ〜ＳＤの信号レベルに応じた信号を出力する。すなわち、複数のスイッチ８２ａ〜８２ｄは、選択信号ＳＡ〜ＳＤの信号レベルに応じて２段目入力信号ＰＡ〜ＰＤを出力側に伝達させるアナログスイッチであり、１段目のセレクタ単位回路３１Ａと同様に、例えばトランスファゲート回路等により構成される。これにより、２段目のセレクタ単位回路３２は、選択信号ＳＡ〜ＳＤの信号レベルに応じて２段目入力信号ＰＡ〜ＰＤの何れかを出力する。２段目入力信号ＰＡ〜ＰＤの何れか１つは、外部入力信号Ｐ０〜Ｐ１５の何れかの反転出力であるため、２段目セレクタ単位回路３２は、選択された２段目入力信号ＰＡ〜ＰＤの何れか１つをインバータ４によって再び反転させることにより、元の外部入力信号Ｐ０〜Ｐ１５の何れか１つを出力信号Ｐｎ（ｎ＝１〜１５）として出力する。
【００５０】
そして、前述の通り、停止段である１段目のセレクタ単位回路３１Ａで出力される信号ＰＡ〜ＰＤのうち、２段目のセレクタ単位回路３２で選択され、出力される信号以外の信号は出力遮断回路１１によって予め定められた信号レベル（０電圧）に保持されている。
【００５１】
これにより、ＮＡＮＤ回路等を用いることなく、セレクタ単位回路３１Ａａの動作を容易に停止させることができる。ＮＡＮＤ回路を用いると、回路構成が複雑となるため、入力信号パルスのデューティ比を高め、回路動作の高速化を図ることが困難となる。特に、外部入力信号の数が増大すればＮＡＮＤ回路への入力数も増大するため、高速化、高性能化が難しい。これに対し、上記構成によれば、複数のスイッチ８２ａ〜８２ｄに入力される信号のうち、選択された入力信号以外の信号が予め定められた信号レベルに保持されるため、回路構成を複雑化することなく確実に選択された入力信号を出力することができる。
【００５２】
ここで、以上に説明したセレクタ回路１Ａにより信号が選択される例を示す。図５は図１に示すセレクタ回路におけるコード化された選択信号と選択される入力信号との関係を示す図である。
【００５３】
図５に示すように、外部入力信号Ｐ０〜Ｐ１５のそれぞれが、順に４ビットの２進数コード表記に対応している。つまり、本実施形態のセレクタ回路１Ａは、例えばコード化された選択信号が００００であれば、外部入力信号Ｐ０を出力し、コード化された選択信号が０１０１であれば、外部入力信号Ｐ５を出力するように構成されている。
【００５４】
以下に、外部入力信号Ｐ５を出力する処理を例に説明する。このためにコード化された選択信号は、前述の通り０１０１である。従って、２段目用デコーダ２１のＳ＜３＞入力及び１段目用デコーダ２２ＡのＳ＜１＞入力は、０レベル（Ｌレベル）となり、デコーダ２１のＳ＜２＞入力及びデコーダ２２ＡのＳ＜０＞入力は、１レベル（Ｈレベル）となる。従って、２段目用デコーダ２１から出力されるデコーダ出力信号ＳＡ〜ＳＤの信号レベルのうちデコーダ出力信号ＳＢの信号レベルのみがＨレベルとなり、他のデコーダ出力信号ＳＡ，ＳＣ，ＳＤの信号レベルはＬレベルとなる。同様に、１段目用デコーダ２２Ａから出力されるデコード信号Ｓ１〜Ｓ４の信号レベルのうちデコーダ出力信号Ｓ２の信号レベルのみがＨレベルとなり、他のデコーダ出力信号Ｓ１，Ｓ３，Ｓ４の信号レベルはＬレベルとなる。
【００５５】
すなわち、デコーダ出力信号ＳＢ，Ｓ２のみがＨレベルとなるため、１段目のセレクタ単位回路３１Ａに選択信号として入力される信号Ｓ１Ａ〜Ｓ４Ａ，Ｓ１Ｂ〜Ｓ４Ｂ，Ｓ１Ｃ〜Ｓ４Ｃ，Ｓ１Ｄ〜Ｓ４Ｄのうち、セレクタ単位回路３１Ａｂに入力される選択信号Ｓ２ＢのみがＨレベルとなる。また、１段目のセレクタ単位回路３１Ａに入力される各出力可否信号ＰＤＡ〜ＰＤＤのうち、セレクタ単位回路３１Ａｂに入力される出力可否信号ＰＤＢのみがＬレベルとなり、他の出力可否信号ＰＤＡ，ＰＤＢ，ＰＤＤがＨレベルとなる。従って、１段目のセレクタ単位回路３１Ａのうち、セレクタ単位回路３１Ａａ，３１Ａｃ，３１Ａｄの動作が各出力遮断器１１により停止され、信号レベルが０レベル（０電位）となる。一方、セレクタ単位回路３１Ａｂは動作し、外部入力信号Ｐ５の反転出力である信号ＰＢを出力する。
【００５６】
また、２段目のセレクタ単位回路３２に入力される選択信号ＳＡ〜ＳＤのうち、信号ＳＢのみがＨレベルとなる。従って、２段目のセレクタ単位回路３２に入力される２段目入力信号ＰＡ〜ＰＤのうち、信号ＰＢが選択され、反転出力が出力信号として出力される。すなわち、２段目のセレクタ単位回路３２は外部入力信号Ｐ５を出力する（出力信号Ｐｎ＝Ｐ５となる）。
【００５７】
このように、２段目のセレクタ単位回路３２の選択信号ＳＡ〜ＳＤによって信号選択処理に影響しないセレクタ単位回路３１Ａａ，３１Ａｃ，３１Ａｄの動作が停止されるため、簡単な回路構成で消費電力を低減させることができる。しかも、他の２段目入力信号ＰＡ，ＰＣ，ＰＤの信号レベルは０レベルであるため、２段目入力信号ＰＡ〜ＰＤ間のクロストークを有効に防止することができる。さらに、２段目のセレクタ単位回路３２に入力される２段目入力信号ＰＡ〜ＰＤのうち何れか１つの信号のみが他の信号レベルと異なる信号レベルを有することとなるため、２段目入力信号ＰＡ〜ＰＤを同期させて入力する必要がない。従って、バッファ等の調整回路を設ける必要がなくなり、構成をより簡単にすることができるとともに、セレクタ回路１Ａの処理速度を高速化することができる。
【００５８】
＜第２実施形態＞
次に、本発明の第２実施形態における発振回路について説明する。図６は本発明の第２実施形態におけるセレクタ回路の概略構成を示す回路図である。本実施形態において第１実施形態と同様の構成については同じ符号を付し、説明を省略する。本実施形態のセレクタ回路１Ｂが第１実施形態と異なる点は、停止段用デコーダ（１段目用デコーダ）を複数有し、複数の停止段用デコーダ２２Ｂａ〜２２Ｂｄが、基準段用デコーダ（２段目用デコーダ）２１から出力される一組のデコーダ出力信号ＳＡ〜ＳＤのうちの何れか１つが入力され、入力されたデコーダ出力信号の信号レベルと分割コード化選択信号における選択信号コードＳ＜１＞，Ｓ＜０＞の信号レベルとの論理積出力を停止段のセレクタ単位回路３１Ｂａ〜３１Ｂｄの複数のスイッチ８１ａ〜８１ｄに入力される選択信号Ｓ１Ａ〜Ｓ４Ａ，Ｓ１Ｂ〜Ｓ４Ｂ，Ｓ１Ｃ〜Ｓ４Ｃ，Ｓ１Ｄ〜Ｓ４Ｄとして出力するよう構成されていることである。
【００５９】
本実施形態においても２段目用デコーダ２１には、最上位ビット（ＭＳＢ）側の選択信号コードＳ＜３＞，Ｓ＜２＞が入力され、複数のデコーダ出力信号ＳＡ，ＳＢ，ＳＣ，ＳＤからなる一組のデコーダ出力信号を出力する。
【００６０】
また、複数の１段目用デコーダ２２Ｂａ〜２２Ｂｄには、最下位ビット（ＬＳＢ）側の選択信号コードＳ＜１＞，Ｓ＜０＞が入力されるとともに、対応する２段目用デコーダ２１のデコーダ出力信号ＳＡ〜ＳＤが入力される。１段目用デコーダ２２Ｂａ〜２２Ｂｄのそれぞれは、入力された選択信号コードを２段目用デコーダ２１のデコーダ出力信号ＳＡ〜ＳＤとともにデコードして出力する。
【００６１】
図７は図６に示されるセレクタ回路の停止段用（１段目用）デコーダを示す回路図である。本実施形態における基準段用（２段目用）デコーダ２１は図２（ａ）と同様である。また、図７には１段目用デコーダ２２Ｂａ〜２２Ｂｄのうちデコーダ２２Ｂａのみ示しているが、他のデコーダ２２Ｂｂ〜２２Ｂｄについても各１段目用デコーダ２２Ｂａ〜２２Ｂｄに入力される２段目用デコーダ２１のデコーダ出力信号ＳＡ〜ＳＤが異なる以外は同様の構成を有している。
【００６２】
図７に示されるように、１段目用デコーダ２２Ｂａには、４ビットにコード化された選択信号のうち分割コード化選択信号としてＬＳＢ側の２ビットの選択信号コードＳ＜１＞，Ｓ＜０＞が入力されるとともに、２段目用デコーダ２１のデコーダ出力信号ＳＡ〜ＳＤのうち信号ＳＡが入力される。１段目用デコーダ２２Ｂａは、入力された選択信号コードＳ＜１＞，Ｓ＜０＞の信号レベルをそれぞれ反転させるインバータ１２ａ，１２ｂと、入力された２つの選択信号コードのそれぞれにおける信号レベル及び反転した信号レベルとデコーダ出力信号ＳＡの信号レベルとで生成可能な組み合わせがそれぞれ入力される４つの３入力ＡＮＤ回路１３ａ，１３ｂ，１３ｃ，１３ｄとを有している。
【００６３】
より詳しくは、ＡＮＤ回路１３ａには、Ｓ＜１＞入力の反転信号レベルとＳ＜０＞入力の反転信号レベルとデコーダ出力信号ＳＡの信号レベルとが入力され、ＡＮＤ回路１３ｂには、Ｓ＜１＞入力の反転信号レベルとＳ＜０＞入力の信号レベルとデコーダ出力信号ＳＡの信号レベルとが入力され、ＡＮＤ回路１３ｃには、Ｓ＜１＞入力の信号レベルとＳ＜０＞入力の反転信号レベルとデコーダ出力信号ＳＡの信号レベルとが入力され、ＡＮＤ回路１３ｄには、Ｓ＜２＞入力の信号レベルとＳ＜０＞入力の信号入力とデコーダ出力信号ＳＡの信号レベルとが入力される。
【００６４】
これにより、Ｓ＜１＞入力及びＳ＜０＞入力がともにＬレベル（０レベル）且つデコーダ出力信号ＳＡがＨレベルの場合には、ＡＮＤ回路１３ａがＨレベルとなりデコーダ出力信号Ｓ１ＡがＨレベルとなるとともに、その他のＡＮＤ回路１３ｂ〜１３ｄがＨレベルより低い電圧パルスを有するＬレベルとなりデコーダ出力信号Ｓ２Ａ〜Ｓ４ＡがＬレベルとなる。同様に、Ｓ＜１＞入力がＬレベル且つＳ＜０＞入力がＨレベル（１レベル）且つデコーダ出力信号ＳＡがＨレベルの場合には、ＡＮＤ回路１３ｂのみがＨレベルとなることによりデコーダ出力信号Ｓ２ＡのみがＨレベルとなり、Ｓ＜１＞入力がＨレベル且つＳ＜０＞入力がＬレベル且つデコーダ出力信号ＳＡがＨレベルの場合には、ＡＮＤ回路１３ｃのみがＨレベルとなることによりデコーダ出力信号Ｓ３ＡのみがＨレベルとなり、Ｓ＜１＞入力及びＳ＜０＞入力がともにＨレベル且つデコーダ出力信号ＳＡがＨレベルの場合には、ＡＮＤ回路１３ｄのみがＨレベルとなることによりデコーダ出力信号Ｓ４ＡのみがＨレベルとなる。また、デコーダ出力信号ＳＡがＬレベルの場合には、Ｓ＜１＞入力及びＳ＜０＞入力の信号レベルに拘わらずデコーダ２２Ｂａから出力される全ての信号Ｓ１Ａ〜Ｓ４ＡがＬレベルとなる。このようにデコーダ２２Ｂａから出力されたデコーダ出力信号Ｓ１Ａ〜Ｓ４Ａが停止段である１段目のセレクタ単位回路３１Ｂａの選択信号として用いられる。
【００６５】
図８は図１に示される停止段のセレクタ単位回路を示す回路図である。なお、図８には停止段である１段目のセレクタ単位回路３１Ｂのうち１つのセレクタ単位回路３１Ｂａのみ示しているが、停止段のその他のセレクタ単位回路３１Ｂｂ〜３１Ｂｄについても各セレクタ単位回路３１Ｂａ〜３１Ｂｄに入力される信号が異なる以外は同様の構成を有している。
【００６６】
本実施形態において、停止段である１段目のセレクタ単位回路３１Ｂａには、複数（１６）の外部入力信号Ｐ０〜Ｐ１５のうち分担する４つの外部入力信号Ｐ０〜Ｐ３が入力されるとともに、１段目用デコーダ２２Ｂａで出力されたデコーダ出力信号Ｓ１Ａ〜Ｓ４Ａが入力される。さらに、２段目用デコーダ２１で出力されたデコーダ出力信号ＳＡ〜ＳＤのうちの１つの信号ＳＡに基づく信号が入力される。
【００６７】
１段目のセレクタ単位回路３１Ｂａは、１段目のセレクタ単位回路３１Ｂａに対応するデコーダ２２Ｂａから出力された一組のデコーダ出力信号Ｓ１Ａ〜Ｓ４Ａに従って、入力された複数の外部入力信号Ｐ０〜Ｐ３のうちの１つを選択して出力する複数のスイッチ８１ａ〜８１ｄを有している。より具体的には、複数のスイッチ８１ａ〜８１ｄは、複数の外部入力信号Ｐ０〜Ｐ３のうち入力された選択信号Ｓ１Ａ〜Ｓ４Ａの信号レベルに応じた信号を出力する。すなわち、複数のスイッチ８１ａ〜８１ｄは、第１実施形態と同様に、選択信号Ｓ１Ａ〜Ｓ４Ａの信号レベルに応じて入力信号を出力側に伝達させるアナログスイッチであり、例えばトランスファゲート回路等により構成される。
【００６８】
さらに、１段目のセレクタ単位回路３１Ｂａは、複数のスイッチ８１ａ〜８１ｄの信号出力側に接続されるとともに、デコーダ出力信号ＳＡに基づく出力可否信号（デコーダ出力信号ＳＡの反転信号）ＰＤＡが入力され、入力された出力可否信号ＰＤＡの信号レベルに応じて複数のスイッチ８１ａ〜８１ｄの信号出力を予め定められた信号レベルに保持する出力遮断器１１を有している。出力遮断器１１の動作は、第１実施形態と同様である。
【００６９】
本実施形態の構成によれば、１段目のセレクタ単位回路３１Ｂａに入力された２段目のセレクタ単位回路３２で選択信号として用いられる一組のデコーダ出力信号ＳＡ〜ＳＤのうちの１つの信号ＳＡが、２段目のセレクタ単位回路３２で選択される信号についての選択信号でなければ（信号レベルがＬレベルであれば）、当該１段目のセレクタ単位回路３１Ｂａに選択信号として入力される一組のデコーダ出力信号Ｓ１Ａ〜Ｓ４Ａの信号レベルが当該１段目のセレクタ単位回路３１Ｂに設けられた何れのスイッチ８１ａ〜８１ｄもＯＦＦ状態となるレベル（０電圧）に保持される。すなわち、デコーダ出力信号ＳＡがＬレベルであれば、１段目のセレクタ単位回路３１Ｂａに入力される選択信号の信号レベルに拘わらず、当該１段目のセレクタ単位回路３１Ｂａは出力遮断器１１によって出力が予め定められた信号レベルに保持されることにより、当該１段目のセレクタ単位回路２２Ｂａの動作が停止される。従って、簡単な回路構成で確実にセレクタ単位回路３１Ｂａの動作を停止させることができる。
【００７０】
その他の各デコーダ２２Ｂｂ〜２２Ｂｄ及びセレクタ単位回路３１Ｂｂ〜３１Ｂｄについても同様に構成される。すなわち、デコーダ２２Ｂｂ〜２２Ｂｄは一組のデコーダ出力信号Ｓ１Ｂ〜Ｓ４Ｂ，Ｓ１Ｃ〜Ｓ４Ｃ，Ｓ１Ｄ〜Ｓ４Ｄをそれぞれ出力し、１段目の各セレクタ単位回路３１Ｂｂ〜３１Ｂｄの選択信号として用いられる。１段目用デコーダ２２Ｂａ〜２２Ｂｄにそれぞれ入力される２段目用デコーダ２１のデコーダ出力信号ＳＡ〜ＳＤは、何れか１つだけＨレベルとなるため、複数の１段目用デコーダ２２Ｂａ〜２２Ｂｄから出力される全てのデコーダ出力信号Ｓ１Ａ〜Ｓ４Ａ，Ｓ１Ｂ〜Ｓ４Ｂ，Ｓ１Ｃ〜Ｓ４Ｃ，Ｓ１Ｄ〜Ｓ４Ｄの１６の信号のうち、Ｈレベルとなる信号は何れか１つだけである。従って、１段目のセレクタ単位回路３１Ｂａ〜３１Ｂｄのうち全ての信号レベルがＬレベルである一組のデコーダ出力信号が選択信号として入力される３つのセレクタ単位回路は動作が停止される。
【００７１】
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施形態における各構成要素を任意に組み合わせることとしてもよい。また、上記実施形態においてはセレクタ単位回路を２段に分けた構成について説明したが、セレクタ単位回路を３段以上に分けた構成としてもよい。この場合は、複数のデコーダで分割される選択信号コードの組数をセレクタ単位回路の段数に一致させればよい。また、基準段のセレクタ単位回路は１段目でなければ最終段でなくてもよい。基準段のセレクタ単位回路が最終段でない場合は、基準段のセレクタ回路は複数であってもよい。また停止段のセレクタ単位回路は基準段のセレクタ単位回路の１段前のセレクタ単位回路でなくてもよく、２段以上前のセレクタ単位回路でもよい。
【００７２】
また、上記実施形態では、選択信号が２値のコードに符号化されている例を説明したが選択信号は３以上の多値のコードに符号化されていてもよい。
【産業上の利用可能性】
【００７３】
本発明のセレクタ回路は、複雑な回路構成を要することなく消費電力を低減させるために有用である。
【符号の説明】
【００７４】
１Ａ，１Ｂ  セレクタ回路
２１  基準段用デコーダ（２段目用デコーダ）
４，５ａ，５ｂ，９ａ〜９ｄ，１０，１２ａ，１２ｂ  インバータ
６ａ〜６ｄ，７ａ〜７ｄ  ＡＮＤ回路
１１  出力遮断器
１３ａ〜１３ｄ  ３入力ＡＮＤ回路
２２Ａ，２２Ｂ（２２Ｂａ〜２２Ｂｄ）  停止段用デコーダ（１段目用デコーダ）
３１Ａ（３１Ａａ〜３１Ａｄ），３１Ｂ  停止段のセレクタ単位回路（１段目のセレクタ単位回路）
３２  基準段のセレクタ単位回路（２段目のセレクタ単位回路）
８１ａ〜８１ｄ，８２ａ〜８２ｄ  スイッチ
Ｐ０〜Ｐ１５  外部入力信号
Ｐｎ  出力信号
ＰＡ〜ＰＤ  ２段目入力信号
ＰＤＡ〜ＰＤＤ  出力可否信号
Ｓ＜３＞〜Ｓ＜０＞  選択信号コード
ＳＡ〜ＳＤ，Ｓ１〜Ｓ４  デコーダ出力信号
Ｓ１Ａ〜Ｓ４Ａ，Ｓ１Ｂ〜Ｓ４Ｂ，Ｓ１Ｃ〜Ｓ４Ｃ，Ｓ１Ｄ〜Ｓ４Ｄ  １段目の選択信号
【図１】
2011114827.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011114827.tif 000009
【図８】
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