(57)【要約】【課題】保護素子を多数使用しない場合、階調電圧選択回路のサイズを増大させずに、ＥＳＤ対策を行うデータドライバを提供すること。【解決手段】ＥＳＤ保護素子１５は、第１電源端子［ＶＤＤ］と端子［ＴＶ０］〜［ＴＶ９］間に接続されたＰ型保護素子ＰＰと、第２電源端子［ＶＳＳ］と端子［ＴＶ０］〜［ＴＶ９］間に接続されたＮ型保護素子ＰＮとを備えている。ＥＳＤ対策用ダミー階調電圧選択回路１６は、それぞれ抵抗素子Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３と選択回路１３−１、１３−２、１３−３、１３−４、１４−１、１４−２、１４−３、１４−４間に接続されたダミー選択回路１７−１〜１７−４、１８−１〜１８−４を備え、ダミー選択回路１７−１〜１７−４、１８−１〜１８−４が動作時に常時オン状態により抵抗素子として用いられる。【選択図】図８
2011059221.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧が供給される複数の端子にそれぞれ直列接続され、前記基準電圧に基づいて複数の階調電圧を生成するための複数の抵抗素子を備える階調電圧生成回路と、
デジタル信号に応じた選択階調電圧を前記複数の階調電圧の中から選択し、データ線に供給する階調電圧選択回路と、前記階調電圧選択回路は、前記複数の抵抗素子のそれぞれに対応して設けられたＭＯＳトランジスタを含む複数の選択回路を備え、
前記基準電圧よりも高い第１電源電圧が供給される第１電源端子と前記複数の端子間に接続されたＰ型保護素子と、前記基準電圧よりも低い第２電源電圧が供給される第２電源端子と前記複数の端子間に接続されたＮ型保護素子とを備えるＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）保護素子と、
それぞれ前記複数の抵抗素子と前記複数の選択回路との間に接続されたＭＯＳトランジスタを含む複数のダミー選択回路を備え、前記複数のダミー選択回路が動作時に常時オン状態であることにより抵抗素子として用いられるＥＳＤ対策用ダミー階調電圧選択回路と
を具備するデータドライバ。
【請求項２】
前記複数の選択回路に含まれるＭＯＳトランジスタのサイズは、前記複数の階調電圧に応じて決定され、
前記複数の選択回路のうちの第１選択回路に含まれるＭＯＳトランジスタは、最も耐圧が高く、
前記複数のダミー選択回路に含まれるＭＯＳトランジスタのサイズは、前記第１選択回路に含まれるＭＯＳトランジスタのサイズと同じである
請求項１に記載のデータドライバ。
【請求項３】
前記複数のダミー選択回路のうちの正極側ダミー選択回路群及び前記複数の選択回路のうちの正極側選択回路群に含まれるＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタであり、
前記複数のダミー選択回路のうちの負極側ダミー選択回路群及び前記複数の選択回路のうちの負極側選択回路群に含まれるＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタである
請求項２に記載のデータドライバ。
【請求項４】
前記正極側ダミー選択回路群に含まれるＰ型ＭＯＳトランジスタは、そのゲートに前記第２電源端子が接続され、そのバックゲートに前記第１電源端子が接続され、前記第２電源端子に供給される前記第２電源電圧に応じてオンし、
前記負極側ダミー選択回路群に含まれるＮ型ＭＯＳトランジスタは、そのゲートに前記第１電源端子が接続され、そのバックゲートに前記第２電源端子が接続され、前記第１電源端子に供給される前記第１電源電圧に応じてオンする
請求項３に記載のデータドライバ。
【請求項５】
前記階調電圧選択回路は、１番目からｎ番目までのｎ個（ｎは２以上の整数）の階調電圧選択部を備え、
前記ｎ個の階調電圧選択部のうちのｊ番目（ｊは１≦ｊ≦ｎを満たす整数）の階調電圧選択部は、ｎ個のデジタル信号のうちのｊ番目のデジタル信号に応じて、（２ｎ／２ｊ−１）個の階調電圧の中から（２ｎ／２ｊ）個の階調電圧を選択し、
前記ｎ個の階調電圧選択部の各々は、前記複数の選択回路
を備える請求項１〜４のいずれかに記載のデータドライバ。
【請求項６】
請求項１〜５のいずれかに記載のデータドライバと、
複数のデータ線に接続された液晶ディスプレイパネルと
を具備し、
前記データドライバは、前記選択階調電圧を前記複数のデータ線に供給する
液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に適用されるデータドライバに関する。
【背景技術】
【０００２】
図１は、第１従来例のデータドライバとして、特許文献１に記載されたデータドライバの回路構成を示している。
【０００３】
第１従来例のデータドライバは、階調電圧生成回路１１と、階調電圧選択回路１２とを具備している。
【０００４】
階調電圧発生回路１１は、基準電圧Ｖｒｅｆ０〜ＶｒｅｆＭ（Ｍは２以上の整数）に基づいて２ｎ個（ｎは２以上の整数）の階調電圧Ｖ０〜Ｖ（２ｎ−１）を生成し、それを階調電圧選択回路１２に供給する。階調電圧選択回路１２は、その階調電圧Ｖ０〜Ｖ（２ｎ−１）と共に、それぞれｎ個のデジタル信号Ｄ１〜Ｄｎを受け取る。階調電圧選択回路１２は、そのデジタル信号Ｄ１〜Ｄｎに応じた１つの階調電圧（選択階調電圧）を階調電圧Ｖ０〜Ｖ（２ｎ−１）の中から選択し、複数のデータ線に供給する。
【０００５】
階調電圧生成回路１１は、直列接続された６４個の抵抗素子を備えている。図示しないが、６４個の抵抗素子を抵抗素子Ｒ０〜Ｒ６３と称する。また、複数の端子をそれぞれ端子［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］と称する。また、端子［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］に供給される電圧を基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、Ｖｒｅｆ４、Ｖｒｅｆ５、Ｖｒｅｆ６、Ｖｒｅｆ７、Ｖｒｅｆ８、Ｖｒｅｆ９と称する。複数の端子［ＴＶ０］〜［ＴＶ１］、［ＴＶ１］〜［ＴＶ２］、［ＴＶ２］〜［ＴＶ３］、［ＴＶ３］〜［ＴＶ４］、［ＴＶ５］〜［ＴＶ６］、［ＴＶ６］〜［ＴＶ７］、［ＴＶ７］〜［ＴＶ８］、［ＴＶ８］〜［ＴＶ９］間には、それぞれ、複数の抵抗素子Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３が設けられている。この抵抗素子Ｒ０〜Ｒ６３により、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９に対して複数の階調電圧Ｖ０〜Ｖ６３が生成される。
【０００６】
一般的に、正負の極性を有する階調電圧が複数のデータ線３に供給されるように、コモン電圧ＶＣＯＭは、電圧Ｖ０〜Ｖ９のうちの電圧Ｖ４と電圧Ｖ５との間になるように設定される。
【０００７】
階調電圧選択回路１２は、１番目からｎ番目までのｎ個の階調電圧選択部を備えている（例えば、特許文献１、２参照。）。ｎ個の階調電圧選択部のうちのｊ番目（ｊは１≦ｊ≦ｎを満たす整数）の階調電圧選択部は、ｎ個のデジタル信号Ｄ１〜Ｄｎのうちのｊ番目のデジタル信号Ｄｊ（デジタル信号Ｑｊ、ＸＱｊ）に応じて、（２ｎ／２ｊ−１）個の階調電圧の中から（２ｎ／２ｊ）個の階調電圧を選択する。即ち、ｊが１である場合、６４種類の階調電圧から３２種類の階調電圧に絞られ、ｊが２である場合、３２種類の階調電圧から１６種類の階調電圧に絞られ、最終的に１種類の階調電圧（選択階調電圧）に絞られる。
【０００８】
ｎ個の階調電圧選択部の各々は、複数の選択回路１３−１〜１３−４、１４−１〜１４−４を備えている。複数の選択回路１３−１、１３−２、１３−３、１３−４、１４−１、１４−２、１４−３、１４−４は、それぞれ、複数の抵抗素子Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３に対応して設けられたＭＯＳトランジスタを含んでいる。
【０００９】
ここで、コモン電圧ＶＣＯＭが電圧Ｖ４と電圧Ｖ５との間になるように設定されているため、複数の選択回路１３−１〜１３−４、１４−１〜１４−４のうちの正極側選択回路群１３−１、１３−２、１３−３、１３−４及び負極側選択回路群１４−１、１４−２、１４−３、１４−４は、それぞれ、複数の抵抗素子Ｒ０〜Ｒ６３のうちの正極側抵抗素子群Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、負極側抵抗素子群Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３に対応して設けられている。
【００１０】
正極側選択回路群１３−１〜１３−４に含まれるＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタであり、正極側選択回路群１３−１〜１３−４に含まれるＰ型ＭＯＳトランジスタをそれぞれＰ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣ、ＴＣと称する。正極側選択回路群１３−３、１３−４に含まれるＰ型ＭＯＳトランジスタＴＣのサイズは共に同じである。
【００１１】
負極側選択回路群１４−１〜１４−４に含まれるＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであり、負極側選択回路群１４−１〜１４−４に含まれるＮ型ＭＯＳトランジスタをそれぞれＮ型ＭＯＳトランジスタＴＤ、ＴＤ、ＴＥ、ＴＦと称する。負極側選択回路群１４−１、１４−２に含まれるＮ型ＭＯＳトランジスタＴＤのサイズは共に同じである。
【００１２】
Ｐ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣ及びＮ型ＭＯＳトランジスタＴＤ、ＴＥ、ＴＦのサイズは、複数の階調電圧Ｖ０〜Ｖ６３に応じて決定される。具体的には、Ｐ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣ及びＮ型ＭＯＳトランジスタＴＤ、ＴＥ、ＴＦは、ドレイン−バックゲート、ソース−バックゲート間に印加される電圧に応じて決定される。即ち、印加される電圧に応じて、オフセット長とドレイン−バックゲート間隔が設定されている。そこで、Ｐ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣのうちのＰ型ＭＯＳトランジスタＴＣは、最も耐圧の高いものが使用される。Ｎ型ＭＯＳトランジスタＴＤ、ＴＥ、ＴＦのうちのＮ型ＭＯＳトランジスタＴＤは、最も耐圧の高いものが使用される。
【００１３】
第１従来例のデータドライバにおいて、図示しない端子［ＴＶ０］〜［ＴＶ９］、第１電源端子［ＶＤＤ］、第２電源端子［ＶＳＳ］は外部入力端子である。このため、第１従来例のデータドライバでは、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）に対する保護回路が必要となる。
【００１４】
図２は、第２従来例のデータドライバとして、ＥＳＤ対策用のデータドライバの回路構成を示している。図３は、図２の概念図である。
【００１５】
第２従来例のデータドライバは、第１従来例のデータドライバに対して、更に、ＥＳＤ保護素子１１５を具備している。
【００１６】
ＥＳＤ保護素子１１５は、保護回路１１５−１〜１１５−５を備えている。保護回路１１５−１〜１１５−５は、それぞれ、ダイオードであるＰ型保護素子ＰＰ１〜ＰＰ５、Ｎ型保護素子ＰＮ１〜ＰＮ５を備えている。
【００１７】
Ｐ型保護素子ＰＰ１は、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９よりも高い第１電源電圧ＶＤＤが供給される第１電源端子［ＶＤＤ］と、端子［ＴＶ０］、［ＴＶ１］との間に接続されている。Ｐ型保護素子ＰＰ２は、第１電源端子［ＶＤＤ］と、端子［ＴＶ２］との間に接続されている。Ｐ型保護素子ＰＰ３は、第１電源端子［ＶＤＤ］と、端子［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］との間に接続されている。Ｐ型保護素子ＰＰ４は、第１電源端子［ＶＤＤ］と、端子［ＴＶ７］との間に接続されている。Ｐ型保護素子ＰＰ５は、第１電源端子［ＶＤＤ］と、端子［ＴＶ８］、［ＴＶ９］との間に接続されている。
【００１８】
Ｎ型保護素子ＰＮ１は、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９よりも低い第２電源電圧ＶＳＳが供給される第２電源端子［ＶＳＳ］と、端子［ＴＶ０］、［ＴＶ１］との間に接続されている。Ｎ型保護素子ＰＮ２は、第２電源端子［ＶＳＳ］と、端子［ＴＶ２］との間に接続されている。Ｎ型保護素子ＰＮ３は、第２電源端子［ＶＳＳ］と、端子［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］との間に接続されている。Ｎ型保護素子ＰＮ４は、第２電源端子［ＶＳＳ］と、端子［ＴＶ７］との間に接続されている。Ｎ型保護素子ＰＮ５は、第２電源端子［ＶＳＳ］と、端子［ＴＶ８］、［ＴＶ９］との間に接続されている。
【００１９】
図４は、Ｎ型ＭＯＳトランジスタＴＤ、ＴＥ、ＴＦの耐圧と、Ｎ型ＭＯＳトランジスタＴＤ、ＴＥ、ＴＦに対応するＮ型保護素子ＰＮ３〜ＰＮ５の耐圧と、それぞれ使用される階調電源電圧との関係を表している。Ｎ型保護素子の耐圧は、使用される電源電圧より高く、対応するＭＯＳトランジスタの耐圧より低く設定される。Ｐ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣの耐圧と、Ｐ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣに対応するＰ型保護素子ＰＮ１〜ＰＮ３の耐圧と、それぞれ使用される階調電源電圧との関係についても同じであり、Ｐ型保護素子の耐圧は、使用される電源電圧より高く、対応するＭＯＳトランジスタの耐圧より低く設定される。
【００２０】
第２従来例において、保護素子の耐圧を低下させることは難しい。更に、各端子［ＴＶ０］〜［ＴＶ９］に接続された保護素子の耐圧と、それに対応するＭＯＳトランジスタの耐圧とのバランスが異なる。そのため、第２従来例のデータドライバでは、Ｎ型・Ｐ型保護素子で各３種類の保護素子を用意する必要がある。
【先行技術文献】
【特許文献】
【００２１】
【特許文献１】特開２００７−１２４４２８号公報
【特許文献２】特開２００１−３６４０７号公報
【発明の概要】
【発明が解決しようとする課題】
【００２２】
図５は、第３従来例のデータドライバとして、保護素子を多数使用しない場合のデータドライバの回路構成を示している。
【００２３】
第３従来例のデータドライバは、第２従来例のデータドライバのＥＳＤ保護素子１１５に代えて、ＥＳＤ保護素子１５を具備している。
【００２４】
ＥＳＤ保護素子１５は、保護回路１５−１を備えている。保護回路１５−１は、ダイオードであるＰ型保護素子ＰＰ、Ｎ型保護素子ＰＮを備えている。
【００２５】
Ｐ型保護素子ＰＰは、第１電源端子［ＶＤＤ］と、複数の端子［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］との間に接続されている。
【００２６】
Ｎ型保護素子ＰＮは、第２電源端子［ＶＳＳ］と、複数の端子［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］との間に接続されている。
【００２７】
第３従来例のデータドライバにＥＳＤ保護素子１５が設けられることにより、階調電圧選択回路１２のｎ個の階調電圧選択部の各々の正極側選択回路群１３−１〜１３−４及び負極側選択回路群１４−１〜１４−４は、それぞれ、階調電圧発生回路１１に接続され、且つ、デジタル信号ＸＱｊが供給される１番目の階調電圧選択部の正極側選択回路群１３−１Ａ〜１３−４Ａ、負極側選択回路群１４−１Ａ〜１４−４Ａと、それ以外の正極側選択回路群１３−１Ｂ〜１３−４Ｂ、負極側選択回路群１４−１Ｂ〜１４−４Ｂに分類される。
【００２８】
この場合、正極側選択回路群１３−１Ｂ、１３−２Ｂ、１３−３Ｂ、１３−４Ｂに含まれるＰ型ＭＯＳトランジスタはそれぞれＰ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣ、ＴＣである。負極側選択回路群１４−１Ｂ、１４−２Ｂ、１４−３Ｂ、１４−４Ｂに含まれるＮ型ＭＯＳトランジスタはそれぞれＮ型ＭＯＳトランジスタＴＤ、ＴＤ、ＴＥ、ＴＦである。
【００２９】
また、正極側選択回路群１３−１Ａ〜１３−４Ａに含まれるＰ型ＭＯＳトランジスタはＰ型ＭＯＳトランジスタＴＣである。即ち、正極側選択回路群１３−１Ａ〜１３−４Ａに含まれるＰ型ＭＯＳトランジスタＴＣは、正極側選択回路群１３−３Ｂ、１３−４Ｂに含まれるＰ型ＭＯＳトランジスタＴＣと同じサイズである。
【００３０】
また、負極側選択回路群１４−１Ａ〜１４−４Ａに含まれるＮ型ＭＯＳトランジスタはＮ型ＭＯＳトランジスタＴＤである。即ち、負極側選択回路群１４−１Ａ〜１４−４Ａに含まれるＮ型ＭＯＳトランジスタＴＤは、負極側選択回路群１４−１Ｂ、１４−２Ｂに含まれるＮ型ＭＯＳトランジスタＴＤと同じサイズである。
【００３１】
このように、第３従来例のデータドライバでは、第２従来例のデータドライバに対して、正極側選択回路群１３−１Ａ〜１３−４Ａ、負極側選択回路群１４−１Ａ〜１４−４Ａに含まれるＭＯＳトランジスタのサイズが増大する。このため、正極側選択回路群１３−１Ａ〜１３−４Ａ及び負極側選択回路群１４−１Ａ〜１４−４Ａに含まれるＭＯＳトランジスタのサイズに合わせて、階調電圧選択回路１２のサイズをわざわざ大きくしなければならない。これにより、チップサイズ全体が増大してしまう。従って、保護素子を多数使用しない場合、階調電圧選択回路１２のサイズを増大させずに、ＥＳＤ対策を行うことが望まれる。
【課題を解決するための手段】
【００３２】
以下に、発明を実施するための形態で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための形態の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３３】
本発明のデータドライバ（７）は、階調電圧生成回路（１１）と、階調電圧選択回路（１２）と、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）保護素子（１５）と、ＥＳＤ対策用ダミー階調電圧選択回路（１６）とを具備している。階調電圧生成回路（１１）は、基準電圧（Ｖｒｅｆ０〜Ｖｒｅｆ９）が供給される複数の端子（［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］）にそれぞれ直列接続され、基準電圧（Ｖｒｅｆ０〜Ｖｒｅｆ９）に基づいて複数の階調電圧（Ｖ０〜Ｖ６３）を生成するための複数の抵抗素子（Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３）を備えている。階調電圧選択回路（１２）は、デジタル信号（Ｄｊ（Ｑｊ、ＸＱｊ）（ｊは１≦ｊ≦ｎを満たす整数））に応じた選択階調電圧を複数の階調電圧（Ｖ０〜Ｖ６３）の中から選択し、データ線（３）に供給する。階調電圧選択回路（１２）は、複数の選択回路（１３−１〜１３−４、１４−１〜１４−４）を備えている。複数の選択回路（１３−１、１３−２、１３−３、１３−４、１４−１、１４−２、１４−３、１４−４）は、複数の抵抗素子（Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３）のそれぞれに対応して設けられたＭＯＳトランジスタを含んでいる。ＥＳＤ保護素子（１５）は、Ｐ型保護素子（ＰＰ）と、Ｎ型保護素子（ＰＮ）とを備えている。Ｐ型保護素子（ＰＰ）は、基準電圧（Ｖｒｅｆ０〜Ｖｒｅｆ９）よりも高い第１電源電圧（ＶＤＤ）が供給される第１電源端子（［ＶＤＤ］）と複数の端子（［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］）間に接続されている。Ｎ型保護素子（ＰＮ）は、基準電圧（Ｖｒｅｆ０〜Ｖｒｅｆ９）よりも低い第２電源電圧（ＶＳＳ）が供給される第２電源端子（［ＶＳＳ］）と複数の端子（［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］）間に接続されている。ＥＳＤ対策用ダミー階調電圧選択回路（１６）は、複数のダミー選択回路（１７−１〜１７−４、１８−１〜１８−４）を備えている。複数のダミー選択回路（１７−１、１７−２、１７−３、１７−４、１８−１、１８−２、１８−３、１８−４）は、それぞれ複数の抵抗素子（Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３）と複数の選択回路（１３−１、１３−２、１３−３、１３−４、１４−１、１４−２、１４−３、１４−４）との間に接続されている。ＥＳＤ対策用ダミー階調電圧選択回路（１６）は、複数のダミー選択回路（１７−１〜１７−４、１８−１〜１８−４）が動作時に常時オン状態であることにより抵抗素子として用いられる。
【発明の効果】
【００３４】
以上により、本発明のデータドライバ（７）によれば、第２従来例のデータドライバのＥＳＤ保護素子（１１５）の代わりに、上述のＥＳＤ保護素子（１５）を具備し、第２従来例に対して、上述のＥＳＤ対策用ダミー階調電圧選択回路（１６）を更に具備することにより、第２従来例に対して階調電圧選択回路（１２）の内部のＭＯＳトランジスタのサイズが変わらない。これにより、本発明のデータドライバ（７）によれば、第３従来例のデータドライバのように、階調電圧選択回路（１２）のサイズをわざわざ大きくする必要がない。本発明のデータドライバ（７）によれば、保護素子を多数使用しない場合、階調電圧選択回路（１２）のサイズを増大させずに、ＥＳＤ対策を行うことができる。
【図面の簡単な説明】
【００３５】
【図１】図１は、第１従来例のデータドライバとして、特許文献１に記載されたデータドライバの回路構成を示している。
【図２】図２は、第２従来例のデータドライバとして、ＥＳＤ対策用のデータドライバの回路構成を示している。
【図３】図３は、図２の概念図である。
【図４】図４は、Ｎ型ＭＯＳトランジスタＴＤ、ＴＥ、ＴＦの耐圧と、Ｎ型ＭＯＳトランジスタＴＤ、ＴＥ、ＴＦに対応するＮ型保護素子ＰＮ３〜ＰＮ５の耐圧と、それぞれ使用される階調電源電圧との関係を表している。
【図５】図５は、第３従来例のデータドライバとして、保護素子を多数使用しない場合のデータドライバの回路構成を示している。
【図６】図６は、本発明の実施形態によるデータドライバ７が適用される液晶表示装置１の構成を示すブロック図である。
【図７】図７は、本発明の実施形態によるデータドライバ７の構成を示すブロック図である。
【図８】図８は、本発明の実施形態によるデータドライバ７の回路構成を示している。
【発明を実施するための形態】
【００３６】
以下に添付図面を参照して、本発明の実施形態によるデータドライバについて詳細に説明する。
【００３７】
図６は、本発明の実施形態によるデータドライバ７が適用される液晶表示装置１の構成を示すブロック図である。
【００３８】
液晶表示装置１は、マトリックス状に配置された複数の画素５を有する液晶ディスプレイパネル２を具備している。その液晶ディスプレイパネル２には、複数のデータ線３と複数の走査線４が互いに交差するように形成されており、各交点に画素５が設けられている。画素５は、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）と、液晶と、コモン電極とを有している。ＴＦＴのゲート端子は走査線４に接続され、ＴＦＴのソース端子あるいはドレイン端子はデータ線３に接続されている。液晶の一端は、ＴＦＴのソース端子あるいはドレイン端子に接続され、その他端は、一定のコモン電圧ＶＣＯＭが印加されるコモン電極に接続されている。
【００３９】
液晶表示装置１は、更に、制御回路６、データドライバ７、及び走査ドライバ８を具備している。制御回路６は、走査線制御信号を走査ドライバ８に出力し、画像の一部を表すデジタル信号をデータドライバ７に出力する。走査ドライバ８は、走査線制御信号に従って、複数の走査線４を順番に駆動する。データドライバ７は、デジタル信号に応じたアナログ階調電圧を複数のデータ線３に供給する。これにより、複数の走査線４のうちの選択された１本の走査線４に接続された複数の画素５のそれぞれに階調電圧（画素電圧）が印加される。複数の走査線４が順番に駆動されることによって、画像が液晶ディスプレイパネル２に表示される。
【００４０】
液晶表示装置１は、更に、電源回路９を具備している。電源回路９は、各回路に所定の電圧を供給する。例えば、電源回路９は、第１電源電圧ＶＤＤ、第２電源電圧ＶＳＳ、基準電圧Ｖγなどをデータドライバ７に供給する。また、電源回路９は、コモン電圧ＶＣＯＭを画素５のコモン電極に供給する。
【００４１】
図７は、本発明の実施形態によるデータドライバ７の構成を示すブロック図である。
【００４２】
データドライバ７は、階調電圧発生回路１１と、階調電圧選択回路１２とを備えている。
【００４３】
階調電圧発生回路１１には、上述の電源回路９から基準電圧Ｖγが供給される。例えば、基準電圧Ｖγは、複数の基準電圧Ｖｒｅｆ０〜ＶｒｅｆＭ（Ｍは２以上の整数）を含んでいてもよい。階調電圧発生回路１１は、その基準電圧Ｖｒｅｆ０〜ＶｒｅｆＭに基づいて２ｎ個（ｎは２以上の整数）の階調電圧Ｖ０〜Ｖ（２ｎ−１）を生成し、それを階調電圧選択回路１２に供給する。階調電圧選択回路１２は、その階調電圧Ｖ０〜Ｖ（２ｎ−１）と共に、それぞれｎ個のデジタル信号Ｄ１〜Ｄｎを受け取る。階調電圧選択回路１２は、そのデジタル信号Ｄ１〜Ｄｎに応じた１つの階調電圧（選択階調電圧）を階調電圧Ｖ０〜Ｖ（２ｎ−１）の中から選択し、複数のデータ線３に供給する。
【００４４】
以下、ｍが９であり、ｎが６であるものとする。ｎが６である場合、６４階調の表示が行われる。
【００４５】
図８は、本発明の実施形態によるデータドライバ７の回路構成を示している。
【００４６】
階調電圧生成回路１１は、直列接続された６４個の抵抗素子を備えている。図示しないが、６４個の抵抗素子を抵抗素子Ｒ０〜Ｒ６３と称する。また、複数の端子をそれぞれ端子［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］と称する。また、端子［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］に供給される電圧を基準電圧Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、Ｖｒｅｆ４、Ｖｒｅｆ５、Ｖｒｅｆ６、Ｖｒｅｆ７、Ｖｒｅｆ８、Ｖｒｅｆ９と称する。複数の端子［ＴＶ０］〜［ＴＶ１］、［ＴＶ１］〜［ＴＶ２］、［ＴＶ２］〜［ＴＶ３］、［ＴＶ３］〜［ＴＶ４］、［ＴＶ５］〜［ＴＶ６］、［ＴＶ６］〜［ＴＶ７］、［ＴＶ７］〜［ＴＶ８］、［ＴＶ８］〜［ＴＶ９］間には、それぞれ、複数の抵抗素子Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３が設けられている。この抵抗素子Ｒ０〜Ｒ６３により、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９に対して複数の階調電圧Ｖ０〜Ｖ６３が生成される。
【００４７】
一般的に、正負の極性を有する階調電圧が複数のデータ線３に供給されるように、コモン電圧ＶＣＯＭは、電圧Ｖ０〜Ｖ９のうちの電圧Ｖ４と電圧Ｖ５との間になるように設定される。
【００４８】
階調電圧選択回路１２は、１番目からｎ番目までのｎ個の階調電圧選択部を備えている（例えば、特許文献１、２参照。）。ｎ個の階調電圧選択部のうちのｊ番目（ｊは１≦ｊ≦ｎを満たす整数）の階調電圧選択部は、ｎ個のデジタル信号Ｄ１〜Ｄｎのうちのｊ番目のデジタル信号Ｄｊ（デジタル信号Ｑｊ、ＸＱｊ）に応じて、（２ｎ／２ｊ−１）個の階調電圧の中から（２ｎ／２ｊ）個の階調電圧を選択する。即ち、ｊが１である場合、６４種類の階調電圧から３２種類の階調電圧に絞られ、ｊが２である場合、３２種類の階調電圧から１６種類の階調電圧に絞られ、最終的に１種類の階調電圧（選択階調電圧）に絞られる。
【００４９】
ｎ個の階調電圧選択部の各々は、複数の選択回路１３−１〜１３−４、１４−１〜１４−４を備えている。複数の選択回路１３−１、１３−２、１３−３、１３−４、１４−１、１４−２、１４−３、１４−４は、それぞれ、複数の抵抗素子Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３に対応して設けられたＭＯＳトランジスタを含んでいる。
【００５０】
ここで、コモン電圧ＶＣＯＭが電圧Ｖ４と電圧Ｖ５との間になるように設定されているため、複数の選択回路１３−１〜１３−４、１４−１〜１４−４のうちの正極側選択回路群１３−１、１３−２、１３−３、１３−４及び負極側選択回路群１４−１、１４−２、１４−３、１４−４は、それぞれ、複数の抵抗素子Ｒ０〜Ｒ６３のうちの正極側抵抗素子群Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、負極側抵抗素子群Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３に対応して設けられている。
【００５１】
正極側選択回路群１３−１〜１３−４に含まれるＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタであり、正極側選択回路群１３−１〜１３−４に含まれるＰ型ＭＯＳトランジスタをそれぞれＰ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣ、ＴＣと称する。正極側選択回路群１３−３、１３−４に含まれるＰ型ＭＯＳトランジスタＴＣのサイズは共に同じである。
【００５２】
負極側選択回路群１４−１〜１４−４に含まれるＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタであり、負極側選択回路群１４−１〜１４−４に含まれるＮ型ＭＯＳトランジスタをそれぞれＮ型ＭＯＳトランジスタＴＤ、ＴＤ、ＴＥ、ＴＦと称する。負極側選択回路群１４−１、１４−２に含まれるＮ型ＭＯＳトランジスタＴＤのサイズは共に同じである。
【００５３】
データドライバ７は、更に、ＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ；静電気放電）保護素子１５と、ＥＳＤ対策用ダミー階調電圧選択回路１６とを具備している。
【００５４】
ＥＳＤ保護素子１５は、保護回路１５−１を備えている。保護回路１５−１は、ダイオードであるＰ型保護素子ＰＰ、Ｎ型保護素子ＰＮを備えている。
【００５５】
Ｐ型保護素子ＰＰは、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９よりも高い第１電源電圧ＶＤＤが供給される第１電源端子［ＶＤＤ］（図示しない）と、複数の端子［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］との間に接続されている。
【００５６】
Ｎ型保護素子ＰＮは、基準電圧Ｖｒｅｆ０〜Ｖｒｅｆ９よりも低い第２電源電圧ＶＳＳが供給される第２電源端子［ＶＳＳ］（図示しない）と、複数の端子［ＴＶ０］、［ＴＶ１］、［ＴＶ２］、［ＴＶ３］、［ＴＶ４］、［ＴＶ５］、［ＴＶ６］、［ＴＶ７］、［ＴＶ８］、［ＴＶ９］との間に接続されている。
【００５７】
ＥＳＤ対策用ダミー階調電圧選択回路１６は、複数のダミー選択回路１７−１〜１７−４、１８−１〜１８−４を備えている。複数のダミー選択回路１７−１、１７−２、１７−３、１７−４、１８−１、１８−２、１８−３、１８−４は、それぞれ、複数の抵抗素子Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１、Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３と複数の選択回路１３−１、１３−２、１３−３、１３−４、１４−１、１４−２、１４−３、１４−４との間に接続されたＭＯＳトランジスタを含んでいる。
【００５８】
ここで、コモン電圧ＶＣＯＭが電圧Ｖ４と電圧Ｖ５との間になるように設定されているため、複数のダミー選択回路１７−１〜１７−４、１８−１〜１８−４のうちの正極側ダミー選択回路群１７−１、１７−２、１７−３、１７−４は、それぞれ、正極側抵抗素子群Ｒ０〜Ｒ７、Ｒ８〜Ｒ１５、Ｒ１６〜Ｒ２３、Ｒ２４〜Ｒ３１と、正極側選択回路群１３−１、１３−２、１３−３、１３−４との間に接続されている。また、複数のダミー選択回路１７−１〜１７−４、１８−１〜１８−４のうちの負極側ダミー選択回路群１８−１、１８−２、１８−３、１８−４は、それぞれ、負極側抵抗素子群Ｒ３２〜Ｒ３９、Ｒ４０〜Ｒ４７、Ｒ４８〜Ｒ５５、Ｒ５６〜Ｒ６３と、負極側選択回路群１４−１、１４−２、１４−３、１４−４との間に接続されている。
【００５９】
ＥＳＤ対策用ダミー階調電圧選択回路１６は、複数のダミー選択回路（正極側ダミー選択回路群１７−１〜１７−４及び負極側ダミー選択回路群１８−１〜１８−４）が動作時に常時オン状態であることにより抵抗素子として用いられる。
【００６０】
正極側ダミー選択回路群１７−１〜１７−４に含まれるＭＯＳトランジスタは、Ｐ型ＭＯＳトランジスタＴＣであり、負極側ダミー選択回路群１８−１〜１８−４に含まれるＭＯＳトランジスタは、Ｎ型ＭＯＳトランジスタＴＤである。
【００６１】
そこで、正極側ダミー選択回路群１７−１〜１７−４に含まれるＰ型ＭＯＳトランジスタＴＣは、そのゲートに第２電源端子［ＶＳＳ］が接続され、そのバックゲートに第１電源端子［ＶＤＤ］が接続される。この場合、正極側ダミー選択回路群１７−１〜１７−４に含まれるＰ型ＭＯＳトランジスタは、第２電源端子［ＶＳＳ］に供給される第２電源電圧ＶＳＳに応じてオンする。
【００６２】
また、負極側ダミー選択回路群１８−１〜１８−４に含まれるＮ型ＭＯＳトランジスタＴＤは、そのゲートに第１電源端子［ＶＤＤ］が接続され、そのバックゲートに第２電源端子［ＶＳＳ］が接続される。この場合、負極側ダミー選択回路群１８−１〜１８−４に含まれるＮ型ＭＯＳトランジスタは、第１電源端子［ＶＤＤ］に供給される第１電源電圧ＶＤＤに応じてオンする。
【００６３】
正極側選択回路群１３−１〜１３−４に含まれるＰ型ＭＯＳトランジスタＴＡ、ＴＢ、ＴＣ、ＴＣ、及び、負極側選択回路群１４−１〜１４−４に含まれるＮ型ＭＯＳトランジスタＴＤ、ＴＤ、ＴＥ、ＴＦのサイズは、複数の階調電圧Ｖ０〜Ｖ６３に応じて決定される。そこで、正極側選択回路１３−３〜１３−４に含まれるＰ型ＭＯＳトランジスタＴＣは、最も耐圧が高いものが使用される。負極側選択回路１４−１〜１４−２に含まれるＮ型ＭＯＳトランジスタＴＤは、最も耐圧が高いものが使用される。
【００６４】
この場合、正極側ダミー選択回路群１７−１〜１７−４に含まれるＰ型ＭＯＳトランジスタＴＣのサイズは、正極側選択回路１３−３〜１３−４に含まれるＰ型ＭＯＳトランジスタＴＣのサイズと同じである。また、負極側ダミー選択回路群１８−１〜１８−４に含まれるＮ型ＭＯＳトランジスタＴＤのサイズは、負極側選択回路１４−１〜１４−２に含まれるＮ型ＭＯＳトランジスタＴＤのサイズと同じである。
【００６５】
以上の説明により、本発明の実施形態によるデータドライバ７によれば、第２従来例のデータドライバのＥＳＤ保護素子１１５の代わりに、上述のＥＳＤ保護素子１５を具備し、第２従来例に対して、上述のＥＳＤ対策用ダミー階調電圧選択回路１６を更に具備することにより、第２従来例に対して階調電圧選択回路１２の内部のＭＯＳトランジスタのサイズが変わらない。これにより、本発明の実施形態によるデータドライバ７によれば、第３従来例のデータドライバのように、階調電圧選択回路１２のサイズをわざわざ大きくする必要がない。本発明の実施形態によるデータドライバ７によれば、保護素子を多数使用しない場合、階調電圧選択回路１２のサイズを増大させずに、ＥＳＤ対策を行うことができる。
【００６６】
液晶テレビやＰＣモニターの急速な普及、携帯電話の高機能化に伴う大型・高精細の液晶ディスプレイパネルのニーズ拡大などを背景に、液晶ドライバＩＣの市場は急成長しており、また、その急拡大を狙った戦略的な低コスト化が進められている。液晶ディスプレイパネルの低コスト化は、走査ドライバ８やデータドライバ７などの液晶ドライバＩＣも例外ではない。液晶ドライバＩＣの大半を占めるチップコスト低減を実現する手段としては、チップサイズの縮小化が必須である。一方、ＥＳＤ対策を行うことも重要である。本発明では、ＥＳＤ破壊のリスクを増やすことなく、そのチップサイズの縮小を実現している。
【符号の説明】
【００６７】
１    液晶表示装置、
２    液晶ディスプレイパネル、
３    データ線、
４    走査線、
５    画素、
６    制御回路、
７    データドライバ、
８    走査ドライバ、
９    電源回路、
１１    階調電圧生成回路、
１２    階調電圧選択回路、
１３−１〜１３−４、１３−１Ａ〜１３−４Ａ、１３−１Ｂ〜１３−４Ｂ    正極側選択回路、
１４−１〜１４−４、１４−１Ａ〜１４−４Ａ、１４−１Ｂ〜１４−４Ｂ    負極側選択回路、
１５、１１５    ＥＳＤ保護素子、
１５−１、１１５−１〜１１５−５    保護回路、
１６    ＥＳＤ対策用ダミー階調電圧選択回路、
１７−１〜１７−４、１８−１〜１８−４    ダミー選択回路、
Ｄ１〜Ｄｎ、Ｑ１〜Ｑｎ、ＸＱ１〜ＸＱｎ    デジタル信号、
ＰＮ、ＰＮ１〜ＰＮ５    Ｎ型保護素子、
ＰＰ、ＰＰ１〜ＰＰ５    Ｐ型保護素子、
Ｒ０〜Ｒ６３    抵抗素子、
Ｖ０〜Ｖ（２ｎ−１）、Ｖ０〜Ｖ６３    階調電圧、
ＶＤＤ    第１電源電圧、
Ｖｒｅｆ０〜ＶｒｅｆＭ、Ｖｒｅｆ０〜Ｖｒｅｆ９    基準電圧、
ＶＳＳ    第２電源電圧
【図１】
2011059221.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2011059221.tif 000008
【図７】
2011059221.tif 000009
【図８】
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