(57)【要約】【課題】シリサイド層とＳｉ層との界面における抵抗が低いＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供する。【解決手段】本発明の一態様に係る半導体装置１００は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、半導体基板２上のゲート電極１２の両側に形成された、チャネル移動度に実質的な影響を与えないＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、半導体基板２、ＳｉＧｅ層１５、およびＳｉ層１６内のゲート電極１２の両側に形成されたｎ型ソース・ドレイン領域１９と、Ｓｉ層１６上に形成されたシリサイド層１７と、を有する。【選択図】図１
2011114320.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記半導体基板上の前記ゲート電極の両側に形成され、底面の高さが前記半導体基板と前記ゲート絶縁膜との界面より上方に位置するＳｉＧｅ結晶またはＳｉ：Ｃ結晶からなる半導体層と、
前記半導体層上に形成されたＳｉ層と、
前記半導体基板、前記半導体層、および前記Ｓｉ層内の前記ゲート電極の両側に形成されたソース・ドレイン領域と、
前記Ｓｉ層上に形成されたシリサイド層と、
を有する半導体装置。
【請求項２】
前記半導体層の底面と接触する部分の材料はＳｉ、またはＳｉ：Ｃである、
請求項１に記載の半導体装置。
【請求項３】
ＳｉＧｅ結晶からなる前記半導体層のＧｅ濃度が２０原子％以上、３０原子％以下である、
請求項１または２のいずれかに記載の半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板上の前記ゲート電極の両側に、底面の高さが前記半導体基板と前記ゲート絶縁膜との界面の高さ以上のＳｉＧｅ結晶またはＳｉ：Ｃ結晶からなる半導体層を形成する工程と、
前記半導体層上にＳｉ層を形成する工程と、
前記Ｓｉ層、前記半導体層、および前記半導体基板にｎ型不純物を注入して、ソース・ドレイン領域の少なくとも一部を形成する工程と、
前記Ｓｉ層の上側の一部をシリサイド化して、シリサイド層を形成する工程と、
を含む半導体装置の製造方法。
【請求項５】
前記半導体基板上にＳｉ結晶またはＳｉ：Ｃ結晶からなるエレベーテッド半導体層を形成する工程をさらに含み、
前記半導体層は、前記エレベーテッド半導体層上に形成される、
請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、シリコン基板中のＳｉＧｅ層、ＳｉＧｅ層上のＳｉ層、Ｓｉ層上のシリサイド層を有する半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
この特許文献１等に記載された半導体装置によれば、ＳｉＧｅ層によりチャネル領域に歪みを発生させて、チャネル移動度を向上させることができる。また、シリサイド層をＳｉ層上に形成することにより、シリサイド層とソース・ドレイン領域の接合部との距離を広げて、接合リークの増加を抑えることができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１５９８０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、シリサイド層とＳｉ層との界面における抵抗が低いＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板上の前記ゲート電極の両側に形成され、底面の高さが前記半導体基板と前記ゲート絶縁膜との界面より上方に位置するＳｉＧｅ結晶またはＳｉ：Ｃ結晶からなる半導体層と、前記半導体層上に形成されたＳｉ層と、前記半導体基板、前記半導体層、および前記Ｓｉ層内の前記ゲート電極の両側に形成されたソース・ドレイン領域と、前記Ｓｉ層上に形成されたシリサイド層と、を有する半導体装置を提供する。
【０００７】
また、本発明の他の態様は、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板上の前記ゲート電極の両側に、底面の高さが前記半導体基板と前記ゲート絶縁膜との界面の高さ以上のＳｉＧｅ結晶またはＳｉ：Ｃ結晶からなる半導体層を形成する工程と、前記半導体層上にＳｉ層を形成する工程と、前記Ｓｉ層、前記半導体層、および前記半導体基板にｎ型不純物を注入して、ソース・ドレイン領域の少なくとも一部を形成する工程と、前記Ｓｉ層の上側の一部をシリサイド化して、シリサイド層を形成する工程と、を含む半導体装置の製造方法を提供する。
【発明の効果】
【０００８】
本発明によれば、シリサイド層とＳｉ層との界面における抵抗が低いＭＯＳＦＥＴを備える半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】本発明の第１の実施の形態に係る半導体装置の断面図。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】（ａ）、（ｂ）は、それぞれｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴにおける寄生抵抗の低減を表す図。
【図５】本発明の第２の実施の形態に係る半導体装置の断面図。
【図６】（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第３の実施の形態に係る半導体装置の断面図。
【図８】（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【００１０】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の断面図である。半導体装置１００は、半導体基板２上に形成されたｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１０と、ｐ型ＭＯＳＦＥＴ２０と、ｎ型ＭＯＳＦＥＴ１０とｐ型ＭＯＳＦＥＴ２０を電気的に分離する素子分離絶縁膜３とを有する。
【００１１】
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
【００１２】
素子分離絶縁膜３は、例えば、ＳｉＯ２等の絶縁材料からなり、深さ２００〜３００ｎｍのＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１３】
ｎ型ＭＯＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２上のゲート側壁１４の両側に形成されたＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、Ｓｉ層１６上に形成されたシリサイド層１７と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域１９と、を含む。
【００１４】
ｐ型ＭＯＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の両側面に形成されたオフセットスペーサ２３と、オフセットスペーサ２３の側面に形成されたゲート側壁２４と、半導体基板２上のゲート側壁２４の両側に形成されたＳｉＧｅ層２５と、ＳｉＧｅ層２５上に形成されたＳｉ層２６と、Ｓｉ層２６上に形成されたシリサイド層２７と、ゲート電極２２上に形成されたシリサイド層２８と、ゲート電極２２の両側に形成されたソース・ドレイン領域２９と、を含む。
【００１５】
ゲート絶縁膜１１、２１は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。また、ゲート絶縁膜１１、２１は、例えば、０．５〜６ｎｍの厚さを有する。
【００１６】
ゲート電極１２、２２は、例えば、導電型不純物を含む多結晶Ｓｉ、多結晶ＳｉＧｅ等のＳｉ系多結晶からなる。また、ゲート電極１２、２２は、金属からなるメタルゲート電極であってもよく、さらに、金属層と、金属層上のＳｉ系多結晶層からなる二層構造を有してもよい。なお、ゲート電極１２、２２がメタルゲート電極である場合は、ゲート電極１２、２２上のシリサイド層１８、２８は形成されない。また、ゲート電極１２、２２は、例えば、５０〜２００ｎｍの厚さを有する。
【００１７】
オフセットスペーサ１３、２３、およびゲート側壁１４、２４は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。また、ゲート側壁１４、２４は、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１８】
ＳｉＧｅ層１５、２５は、ＳｉＧｅ結晶からなる。また、ＳｉＧｅ層１５、２５は、半導体基板２の上面を下地としたエピタキシャル結晶成長等により形成される。ＳｉＧｅ層１５、２５の底面の高さは、半導体基板２とゲート絶縁膜１１との界面の高さ（半導体基板２とゲート絶縁膜２１との界面の高さ）とほぼ同じである。
【００１９】
ＳｉＧｅ結晶は、Ｓｉ結晶よりも格子定数が大きいため、ＳｉＧｅ結晶と格子整合するＳｉ結晶に歪みを与える。このため、ＳｉＧｅ結晶とゲート絶縁膜１１、２１直下のチャネル領域との距離が小さい場合、ＳｉＧｅ結晶はチャネル領域にチャネル方向の圧縮歪みを発生させる。これにより、ｎ型ＭＯＳＦＥＴにおいては、チャネル移動度（電子の移動度）が低下するおそれがある。
【００２０】
しかし、ＳｉＧｅ層１５、２５は、半導体基板２とゲート絶縁膜１１との界面よりも低い位置になく、チャネル領域から離れているため、チャネル移動度に影響を与える程度の歪みはチャネル領域に生じない。
【００２１】
なお、ＳｉＧｅ層１５中のＧｅ濃度が低い（例えば１０原子％以下）場合は、ＳｉＧｅ層１５を構成するＳｉＧｅ結晶とＳｉ結晶の格子定数の差が小さくなり、Ｓｉ結晶に生じる歪みが小さくなるため、チャネル移動度に影響を与える程度の歪みはチャネル領域に生じない。このため、このような場合は、図２に示すように、ＳｉＧｅ層１５、２５の底面の高さが半導体基板２とゲート絶縁膜１１との界面の高さより低くてもよい。
【００２２】
Ｓｉ層１６、２６は、Ｓｉ結晶からなる。また、Ｓｉ層１６、２６は、ＳｉＧｅ層１５、２５の上面を下地としたエピタキシャル結晶成長等により形成される。
【００２３】
ソース・ドレイン領域１９は、Ｓｉ層１６、ＳｉＧｅ層１５、および半導体基板２内に形成される。また、ソース・ドレイン領域２９は、Ｓｉ層２６、ＳｉＧｅ層２５、および半導体基板２内に形成される。
【００２４】
ソース・ドレイン領域１９の導電型不純物は、シリサイド層１７とＳｉＧｅ層１５に挟まれたＳｉ層１６の中で濃縮され、それによってシリサイド層１７とＳｉ層１６との界面における電気抵抗が低下する。また、ソース・ドレイン領域２９の導電型不純物は、シリサイド層２７とＳｉＧｅ層２５に挟まれたＳｉ層２６の中で濃縮され、それによってシリサイド層２７とＳｉ層２６との界面における電気抵抗が低下する。
【００２５】
ＳｉＧｅ層１５、２５は、導電型不純物の拡散を抑え、Ｓｉ層１６、２６中に濃縮させる機能を有する。導電型不純物の拡散をより効果的に抑え、Ｓｉ層１６、２６中で導電型不純物をより効果的に濃縮するためには、ＳｉＧｅ層１５、２５中のＧｅ濃度が２０原子％以上であることが好ましい。なお、結晶欠陥の発生を抑えるため、ＳｉＧｅ層１５、２５中のＧｅ濃度が３０原子％以下であることが好ましい。
【００２６】
シリサイド層１７、２７、１８、２８は、Ｎｉ、Ｃｏ、Ｅｒ、Ｐｔ、Ｐｄ等の金属を含む金属シリサイドからなる。
【００２７】
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
【００２８】
（半導体装置の製造）
図３（ａ）〜（ｄ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
【００２９】
まず、図３（ａ）に示すように、半導体基板２内に素子分離絶縁膜３を形成してｎ型ＭＯＳＦＥＴ領域１０Ｒとｐ型ＭＯＳＦＥＴ領域２０Ｒを区画した後、ｎ型ＭＯＳＦＥＴ領域１０Ｒにゲート絶縁膜１１、ゲート電極１２、キャップ層４、オフセットスペーサ１３、ソース・ドレイン領域１９の浅い領域、およびゲート側壁１４を形成し、ｐ型ＭＯＳＦＥＴ領域２０Ｒにゲート絶縁膜２１、ゲート電極２２、キャップ層５、オフセットスペーサ２３、ソース・ドレイン領域２９の浅い領域、およびゲート側壁２４を形成する。
【００３０】
また、図示しないが、素子分離絶縁膜３を形成した後、ｎ型ＭＯＳＦＥＴ領域１０Ｒにｐ型のウェルおよびｎ型のチャネル領域を形成する。例えば、Ｂを用いてｐ型ウェルを形成する場合は、注入エネルギー２６０ｋｅＶ、注入量２．０×１０１３ｃｍ−２の条件でイオン注入を行う。Ａｓを用いてｎ型チャネル領域を形成する場合は、注入エネルギー８０ｋｅＶ、注入量１．０×１０１３ｃｍ−２の条件でイオン注入を行う。
【００３１】
また、図示しないが、ｐ型ＭＯＳＦＥＴ領域２０Ｒにｎ型のウェルおよびｐ型のチャネル領域を形成する。例えば、Ｐを用いてｎ型ウェルを形成する場合は、注入エネルギー５００ｋｅＶ、注入量３．０×１０１３ｃｍ−２の条件でイオン注入を行う。Ｂを用いてｐ型チャネル領域を形成する場合は、注入エネルギー１０ｋｅＶ、注入量１．５×１０１３ｃｍ−２の条件でイオン注入を行う。
【００３２】
なお、これらのイオン注入は、半導体基板２上の厚さ１０ｎｍ以下の自然酸化膜を通して行われる。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェルおよびチャネル領域内の導電型不純物を活性化させる。
【００３３】
ゲート絶縁膜１１、２１、ゲート電極１２、２２、キャップ膜４、５、オフセットスペーサ１３、２３、ソース・ドレイン領域１９、２９の浅い領域、およびゲート側壁１４、２４は、例えば、以下のような方法により形成される。
【００３４】
まず、ウェルおよびチャネル領域を形成した後、半導体基板２上の自然酸化膜を除去し、熱酸化法、ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）法等によりＳｉＯ２膜等のゲート絶縁膜１１、２１の材料膜を半導体基板２上に形成し、その上にＬＰＣＶＤ法により多結晶Ｓｉ膜等のゲート電極１２、２２の材料膜、およびＳｉＮ等のキャップ膜４、５の材料膜を形成する。
【００３５】
次に、光リソグラフィ法、Ｘ線リソグラフィ法、または電子ビームリソグラフィ法とＲＩＥ（Reactive Ion Etching）法の組み合わせにより、これらの積層された材料膜をパターニングして、キャップ膜４、５、ゲート電極１２、２２、およびゲート絶縁膜１１、２１に加工する。
【００３６】
次に、熱酸化法によりゲート電極１２、２２の表面にＳｉＯ２膜を１〜２ｎｍの厚さに形成した後、その上にＬＰＣＶＤ法によりＳｉＯ２膜等を３〜１２ｎｍの厚さに形成する。そして、ＲＩＥ法によりこれらの膜をオフセットスペーサ１３、２３に加工する。
【００３７】
次に、オフセットスペーサ１３、２３およびキャップ膜４、５をマスクとして用いて、イオン注入法により導電型不純物をｎ型ＭＯＳＦＥＴ領域１０Ｒおよびｐ型ＭＯＳＦＥＴ領域２０Ｒにそれぞれ注入し、ｐ型およびｎ型のハロー領域（図示しない）およびソース・ドレイン領域１９、２９の浅い領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００３８】
ここで、ＢＦ２を用いてｐ型のハロー領域を形成する場合は、例えば、注入エネルギー２０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板２の表面に垂直な方向を基準とした角度）の条件でイオン注入を行う。また、Ａｓを用いてｎ型のソース・ドレイン領域１９の浅い領域を形成する場合は、例えば、注入エネルギー１〜５ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入を行う。
【００３９】
また、Ａｓを用いてｎ型のハロー領域を形成する場合は、例えば、注入エネルギー４０ｋｅＶ、注入量３．０×１０１３ｃｍ−２、注入角度３０°（半導体基板２の表面に垂直な方向を基準とした角度）の条件でイオン注入を行う。また、ＢＦ２を用いてｐ型のソース・ドレイン領域２９の浅い領域を形成する場合は、例えば、注入エネルギー１〜３ｋｅＶ、注入量５．０×１０１４〜１．５×１０１５ｃｍ−２の条件でイオン注入を行う。
【００４０】
次に、ＬＰＣＶＤ法により半導体基板２上の全面にＳｉＯ２膜等を形成した後、ＲＩＥ法によりこれをゲート側壁１４、２４に加工する。
【００４１】
次に、図３（ｂ）に示すように、半導体基板２上のゲート側壁１４、２４の両側にＳｉＧｅ層１５、２５およびＳｉ層１６、２６を形成する。
【００４２】
具体的には、例えば、水素雰囲気中において７００℃以上の高温下で半導体基板２を加熱し、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３等のＳｉの原料ガスおよびＧｅＨ４等のＧｅの原料ガスをＨＣｌガス、水素ガス等とともに半導体基板２上に供給することにより、半導体基板２上にＳｉＧｅ結晶をエピタキシャル成長させ、ＳｉＧｅ層１５、２５を形成する。
【００４３】
続けて、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３等のＳｉの原料ガスをＨＣｌガス、水素ガス等とともに半導体基板２上に供給することにより、ＳｉＧｅ層１５、２５上にＳｉ結晶をエピタキシャル成長させ、Ｓｉ層１６、２６を形成する。
【００４４】
次に、図３（ｃ）に示すように、キャップ膜４、５を除去した後、ソース・ドレイン領域１９、２９の深い高濃度領域を形成する。
【００４５】
具体的には、例えば、ＲＩＥ法または１７０℃に加熱したリン酸を用いたウェットエッチング法によりキャップ膜４、５を除去した後、オフセットスペーサ１３、２３およびゲート側壁１４、２４をマスクとして用いて、イオン注入法によりｎ型ＭＯＳＦＥＴ領域１０Ｒおよびｐ型ＭＯＳＦＥＴ領域２０Ｒに導電型不純物を注入し、ソース・ドレイン領域１９、２９の深い高濃度領域を形成する。さらに、注入した導電型不純物の活性化のためにスパイクアニール等の熱処理を行う。
【００４６】
ソース・ドレイン領域１９の深い高濃度領域は、ｎ型ＭＯＳＦＥＴ領域１０ＲのＳｉ層１６、ＳｉＧｅ層１５、および半導体基板２にＡｓ、Ｐ等のｎ型の導電型不純物を注入することにより形成される。また、ソース・ドレイン領域２９の深い高濃度領域は、ｐ型ＭＯＳＦＥＴ領域２０ＲのＳｉ層２６、ＳｉＧｅ層２５、および半導体基板２にＢ、ＢＦ２等のｐ型の導電型不純物を注入することにより形成される。
【００４７】
次に、図３（ｄ）に示すように、Ｓｉ層１６、２６上にシリサイド層１７、２７を形成し、ゲート電極１２、２２上にシリサイド層１８、２８を形成する。
【００４８】
Ｎｉシリサイドからなるシリサイド層１７、２７、１８、２８を形成する場合の形成方法の一例を以下に示す。まず、フッ酸処理によりＳｉ層１６、２６およびゲート電極１２、２２上の自然酸化膜を除去する。次に、スパッタ法等により半導体基板２上の全面にＮｉ膜を形成した後、温度条件４００〜５００℃のＲＴＡ等の熱処理により、Ｎｉ膜をＳｉ層１６、２６およびゲート電極１２、２４とシリサイド反応させ、シリサイド層１７、２７、１８、２８を形成する。次に、硫酸と過酸化水素水との混合溶液等を用いてＮｉ膜の未反応部分を除去する。
【００４９】
なお、Ｎｉ膜を形成した後に、その上にＴｉＮ膜を形成する工程や、Ｎｉ膜を形成し、一度２５０℃〜４００℃の低温ＲＴＡを行った後に、これを硫酸と過酸化水素水との混合溶液を用いてエッチングし、再度、低シート抵抗化のために４００〜５５０℃のＲＴＡを行う工程（２ステップアニール）を行ってもよい。
【００５０】
このとき、Ｓｉ層１６、２６の上側の一部のみがシリサイド化され、ＳｉＧｅ層１５、２５とシリサイド層１７、２７との間にＳｉ層１６、２６が残る。シリサイド層１７、２７を形成することにより、Ｓｉ層１６、２６のシリサイド化された領域の導電型不純物が押し出され、かつＳｉＧｅ層１５、２５が押し出された導電型不純物の拡散を抑えるため、ＳｉＧｅ層１５、２５とシリサイド層１７、２７との間のＳｉ層１６、２６に導電型不純物が濃縮される。これにより、シリサイド層１７とＳｉ層１６との界面およびシリサイド層２７とＳｉ層２６との界面における電気抵抗が低下する。
【００５１】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ＳｉＧｅ層１５、２５とシリサイド層１７、２７との間のＳｉ層１６、２６に導電型不純物を濃縮することにより、シリサイド層１７とＳｉ層１６との界面およびシリサイド層２７とＳｉ層２６との界面における電気抵抗を低下させ、ｎ型ＭＯＳＦＥＴ１０とｐ型ＭＯＳＦＥＴ２０の寄生抵抗を低減することができる。
【００５２】
また、ＳｉＧｅ層１５の底面の高さが半導体基板２とゲート絶縁膜１１との界面の高さ以上であるため、ｎ型ＭＯＳＦＥＴ１０のチャネル移動度の低下を抑えることができる。
【００５３】
また、ＳｉＧｅ層１５とＳｉＧｅ層２５、Ｓｉ層１６とＳｉ層２６、およびシリサイド層１７とシリサイド層２７は、それぞれ同じ工程において同時に形成することができるため、少ない工程でｎ型ＭＯＳＦＥＴ１０とｐ型ＭＯＳＦＥＴ２０の両方の寄生抵抗を低減することができる。
【００５４】
図４（ａ）、（ｂ）は、それぞれｎ型ＭＯＳＦＥＴ１０とｐ型ＭＯＳＦＥＴ２０における寄生抵抗の低減を表す図である。図４（ａ）、（ｂ）内の左側のドットの集合は、従来のＭＯＳＦＥＴの構造と同様に、Ｓｉ基板上に直接シリサイド層を形成した場合の、シリサイド層とＳｉ層との界面におけるシート抵抗（単位面積当たりの電気抵抗）を表す。また、図４（ａ）、（ｂ）内の右側のドットの集合は、それぞれシリサイド層１７とＳｉ層１６との界面におけるシート抵抗、およびシリサイド層２７とＳｉ層２６との界面におけるシート抵抗を表す。
【００５５】
図４（ａ）、（ｂ）は、ｎ型ＭＯＳＦＥＴ１０とｐ型ＭＯＳＦＥＴ２０の両方において、従来の構造のＭＯＳＦＥＴよりもシリサイド層とＳｉ層との界面における電気抵抗が低減していることを示している。
【００５６】
〔第２の実施の形態〕
本発明の第２の実施の形態は、ＳｉＧｅ層１５、２５がエレベーテッドＳｉ層上に形成される点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００５７】
（半導体装置の構成）
図５は、本発明の第２の実施の形態に係る半導体装置２００の断面図である。半導体装置２００は、半導体基板２上に形成されたｎ型ＭＯＳＦＥＴ３０と、ｐ型ＭＯＳＦＥＴ４０と、ｎ型ＭＯＳＦＥＴ３０とｐ型ＭＯＳＦＥＴ４０を電気的に分離する素子分離絶縁膜３とを有する。
【００５８】
ｎ型ＭＯＳＦＥＴ３０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２上のゲート側壁１４の両側に形成されたエレベーテッドＳｉ層３１と、エレベーテッドＳｉ層３１上に形成されたＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、Ｓｉ層１６上に形成されたシリサイド層１７と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域１９と、を含む。
【００５９】
ｐ型ＭＯＳＦＥＴ４０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の両側面に形成されたオフセットスペーサ２３と、オフセットスペーサ２３の側面に形成されたゲート側壁２４と、半導体基板２上のゲート側壁２４の両側に形成されたエレベーテッドＳｉ層４１と、エレベーテッドＳｉ層４１上に形成されたＳｉＧｅ層２５と、ＳｉＧｅ層２５上に形成されたＳｉ層２６と、Ｓｉ層２６上に形成されたシリサイド層２７と、ゲート電極２２上に形成されたシリサイド層２８と、ゲート電極２２の両側に形成されたソース・ドレイン領域２９と、を含む。
【００６０】
エレベーテッドＳｉ層３１、４１は、Ｓｉ結晶からなる。また、エレベーテッドＳｉ層３１、４１は、半導体基板２の上面を下地としたエピタキシャル結晶成長等により形成される。エレベーテッドＳｉ層３１、４１の上面の高さは、半導体基板２とゲート絶縁膜１１との界面の高さよりも高い。
【００６１】
ＳｉＧｅ層１５、２５は、エレベーテッドＳｉ層３１、４１の上面を下地としたエピタキシャル結晶成長等により形成される。ＳｉＧｅ層１５、２５はエレベーテッドＳｉ層３１、４１上に形成されるため、ＳｉＧｅ層１５、２５の底面の高さは、半導体基板２とゲート絶縁膜１１との界面の高さよりも高い。
【００６２】
ソース・ドレイン領域１９は、Ｓｉ層１６、ＳｉＧｅ層１５、エレベーテッドＳｉ層３１、および半導体基板２内に形成される。また、ソース・ドレイン領域２９は、Ｓｉ層２６、ＳｉＧｅ層２５、エレベーテッドＳｉ層４１、および半導体基板２内に形成される。
【００６３】
ソース・ドレイン領域１９の導電型不純物は、シリサイド層１７とＳｉＧｅ層１５に挟まれたＳｉ層１６の中で濃縮され、それによってシリサイド層１７とＳｉ層１６との界面における電気抵抗が低下する。また、ソース・ドレイン領域２９の導電型不純物は、シリサイド層２７とＳｉＧｅ層２５に挟まれたＳｉ層２６の中で濃縮され、それによってシリサイド層２７とＳｉ層２６との界面における電気抵抗が低下する。
【００６４】
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
【００６５】
（半導体装置の製造）
図６（ａ）〜（ｄ）は、本発明の第２の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
【００６６】
まず、図３（ａ）に示したゲート側壁１４、２４を形成するまでの工程を第１の実施の形態と同様に行う。
【００６７】
次に、図６（ａ）に示すように、半導体基板２上のゲート側壁１４、２４の両側にエレベーテッドＳｉ層３１、４１を形成する。エレベーテッドＳｉ層３１、４１は、Ｓｉ層１６、２６と同様の方法により形成される。なお、エレベーテッドＳｉ層３１、４１の代わりに、Ｓｉ：Ｃ結晶からなるエレベーテッドＳｉ：Ｃ層を形成してもよい。
【００６８】
次に、図６（ｂ）に示すように、エレベーテッドＳｉ層３１、４１上にＳｉＧｅ層１５、２５およびＳｉ層１６、２６を形成する。
【００６９】
次に、図６（ｃ）に示すように、キャップ膜４、５を除去した後、ソース・ドレイン領域１９、２９の深い高濃度領域を形成する。
【００７０】
ソース・ドレイン領域１９の深い高濃度領域は、ｎ型ＭＯＳＦＥＴ領域３０ＲのＳｉ層１６、ＳｉＧｅ層１５、エレベーテッドＳｉ層３１、および半導体基板２にＡｓ、Ｐ等のｎ型の導電型不純物を注入することにより形成される。また、ソース・ドレイン領域２９の深い高濃度領域は、ｐ型ＭＯＳＦＥＴ領域４０ＲのＳｉ層２６、ＳｉＧｅ層２５、エレベーテッドＳｉ層４１、および半導体基板２にＢ、ＢＦ２等のｐ型の導電型不純物を注入することにより形成される。
【００７１】
次に、図６（ｄ）に示すように、Ｓｉ層１６、２６上にシリサイド層１７、２７を形成し、ゲート電極１２、２２上にシリサイド層１８、２８を形成する。
【００７２】
このとき、Ｓｉ層１６、２６の上側の一部のみがシリサイド化され、ＳｉＧｅ層１５、２５とシリサイド層１７、２７との間にＳｉ層１６、２６が残る。シリサイド層１７、２７を形成することにより、Ｓｉ層１６、２６のシリサイド化された領域の導電型不純物が押し出され、かつＳｉＧｅ層１５、２５が押し出された導電型不純物の拡散を抑えるため、ＳｉＧｅ層１５、２５とシリサイド層１７、２７との間のＳｉ層１６、２６に導電型不純物が濃縮される。これにより、シリサイド層１７とＳｉ層１６との界面およびシリサイド層２７とＳｉ層２６との界面における電気抵抗が低下する。
【００７３】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ＳｉＧｅ層１５、２５がエレベーテッドＳｉ層３１、４１上に形成されるため、ＳｉＧｅ層１５、２５とチャネル領域との距離をより大きくすることができる。これにより、ｎ型ＭＯＳＦＥＴ３０のチャネル移動度の低下を効果的に抑えることができる。
【００７４】
〔第３の実施の形態〕
本発明の第３の実施の形態は、ｎ型およびｐ型ＭＯＳＦＥＴに歪みＳｉ技術が適用される点において、第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については、説明を省略または簡略化する。
【００７５】
（半導体装置の構成）
図７は、本発明の第３の実施の形態に係る半導体装置３００の断面図である。半導体装置３００は、半導体基板２上に形成されたｎ型ＭＯＳＦＥＴ５０と、ｐ型ＭＯＳＦＥＴ６０と、ｎ型ＭＯＳＦＥＴ５０とｐ型ＭＯＳＦＥＴ６０を電気的に分離する素子分離絶縁膜３とを有する。
【００７６】
ｎ型ＭＯＳＦＥＴ５０は、半導体基板２上にゲート絶縁膜１１を介して形成されたゲート電極１２と、ゲート電極１２の両側面に形成されたオフセットスペーサ１３と、オフセットスペーサ１３の側面に形成されたゲート側壁１４と、半導体基板２中のゲート側壁１４の両側に形成されたＳｉ：Ｃ層５１と、Ｓｉ：Ｃ層５１上に形成されたＳｉＧｅ層１５と、ＳｉＧｅ層１５上に形成されたＳｉ層１６と、Ｓｉ層１６上に形成されたシリサイド層１７と、ゲート電極１２上に形成されたシリサイド層１８と、ゲート電極１２の両側に形成されたソース・ドレイン領域１９と、を含む。
【００７７】
ｐ型ＭＯＳＦＥＴ６０は、半導体基板２上にゲート絶縁膜２１を介して形成されたゲート電極２２と、ゲート電極２２の両側面に形成されたオフセットスペーサ２３と、オフセットスペーサ２３の側面に形成されたゲート側壁２４と、半導体基板２中のゲート側壁２４の両側に形成されたＳｉＧｅ層６１と、ＳｉＧｅ層６１上に形成されたＳｉＧｅ層２５と、ＳｉＧｅ層２５上に形成されたＳｉ層２６と、Ｓｉ層２６上に形成されたシリサイド層２７と、ゲート電極２２上に形成されたシリサイド層２８と、ゲート電極２２の両側に形成されたソース・ドレイン領域２９と、を含む。
【００７８】
Ｓｉ：Ｃ結晶は、Ｓｉ結晶よりも格子定数が小さいため、Ｓｉ：Ｃ結晶と格子整合するＳｉ結晶に歪みを発生させる。このため、Ｓｉ：Ｃ層５１は、ｎ型ＭＯＳＦＥＴ５０のチャネル領域にチャネル方向の伸張歪みを発生させ、チャネル移動度（電子の移動度）を増加させることができる。なお、Ｓｉ：Ｃ層５１の代わりに、Ｓｉ：Ｃ結晶以外のＳｉ結晶よりも格子定数が小さい結晶からなる層を用いてもよい。
【００７９】
Ｓｉ：Ｃ層５１に含まれるＣの濃度は、０．５〜３．０原子％であることが好ましい。これは、０．５原子％よりも低い場合には、ｎ型ＭＯＳＦＥＴ５０のチャネル移動度の増加が不十分であり、３．０原子％よりも高いと、結晶欠陥が発生するおそれが高くなるためである。
【００８０】
ＳｉＧｅ結晶は、Ｓｉ結晶よりも格子定数が大きいため、ＳｉＧｅ結晶と格子整合するＳｉ結晶に歪みを発生させる。このため、ＳｉＧｅ層６１は、ｐ型ＭＯＳＦＥＴ６０のチャネル領域にチャネル方向の圧縮歪みを発生させ、チャネル移動度（正孔の移動度）を増加させることができる。なお、ＳｉＧｅ層６１の代わりに、ＳｉＧｅ結晶以外のＳｉ結晶よりも格子定数が大きい結晶からなる層を用いてもよい。
【００８１】
ＳｉＧｅ層６１に含まれるＧｅの濃度は、５〜３０原子％であることが好ましい。これは、５原子％よりも低い場合には、ｐ型ＭＯＳＦＥＴ６０のチャネル移動度の増加が不十分であり、３０原子％よりも高いと、結晶欠陥が発生するおそれが高くなるためである。
【００８２】
ソース・ドレイン領域１９は、Ｓｉ層１６、ＳｉＧｅ層１５、Ｓｉ：Ｃ層５１、および半導体基板２内に形成される。また、ソース・ドレイン領域２９は、Ｓｉ層２６、ＳｉＧｅ層２５、ＳｉＧｅ層６１、および半導体基板２内に形成される。
【００８３】
ソース・ドレイン領域１９の導電型不純物は、シリサイド層１７とＳｉＧｅ層１５に挟まれたＳｉ層１６の中で濃縮され、それによってシリサイド層１７とＳｉ層１６との界面における電気抵抗が低下する。また、ソース・ドレイン領域２９の導電型不純物は、シリサイド層２７とＳｉＧｅ層２５に挟まれたＳｉ層２６の中で濃縮され、それによってシリサイド層２７とＳｉ層２６との界面における電気抵抗が低下する。
【００８４】
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
【００８５】
（半導体装置の製造）
図８（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
【００８６】
まず、図３（ａ）に示したゲート側壁１４、２４を形成するまでの工程を第１の実施の形態と同様に行う。
【００８７】
次に、図８（ａ）に示すように、キャップ層４、５、オフセットスペーサ１３、２３、およびゲート側壁１４、２４をマスクとして用いて半導体基板にＲＩＥ法等によるエッチングを施し、ｎ型ＭＯＳＦＥＴ領域５０Ｒおよびｐ型ＭＯＳＦＥＴ領域２０Ｒに、溝５２、６２をそれぞれ形成する。
【００８８】
次に、図８（ｂ）に示すように、溝５２、６２の内面に露出した半導体基板２の表面を下地として、溝５２、６２を埋めるようにＳｉ：Ｃ結晶およびＳｉＧｅ結晶をそれぞれ選択的にエピタキシャル成長させ、Ｓｉ：Ｃ層５１およびＳｉＧｅ層６１を形成する。
【００８９】
具体的には、Ｓｉ：Ｃ層５１は、例えば、水素雰囲気中において７００℃以上の高温下で半導体基板２を加熱し、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３等のＳｉの原料ガスおよびＳｉＨ３ＣＨ３等のＣの原料ガスをＨＣｌガス、水素ガス等とともに半導体基板２上に供給することにより、溝５２内にＳｉ：Ｃ結晶をエピタキシャル成長させることにより形成される。
【００９０】
ＳｉＧｅ層６１は、例えば、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３等のＳｉの原料ガスおよびＧｅＨ４等のＧｅの原料ガスをＨＣｌガス、水素ガス等とともに半導体基板２上に供給することにより、溝６２内にＳｉＧｅ結晶をエピタキシャル成長させることにより形成される。
【００９１】
次に、図８（ｃ）に示すように、Ｓｉ：Ｃ層５１上にＳｉＧｅ層１５およびＳｉ層１６を形成し、ＳｉＧｅ層６１上にＳｉＧｅ層２５およびＳｉ層２６を形成する。
【００９２】
次に、図８（ｄ）に示すように、キャップ膜４、５を除去した後、ソース・ドレイン領域１９、２９の深い高濃度領域を形成する。
【００９３】
ソース・ドレイン領域１９の深い高濃度領域は、ｎ型ＭＯＳＦＥＴ領域５０ＲのＳｉ層１６、ＳｉＧｅ層１５、Ｓｉ：Ｃ層５１、および半導体基板２にＡｓ、Ｐ等のｎ型の導電型不純物を注入することにより形成される。また、ソース・ドレイン領域２９の深い高濃度領域は、ｐ型ＭＯＳＦＥＴ領域６０ＲのＳｉ層２６、ＳｉＧｅ層２５、ＳｉＧｅ層６１、および半導体基板２にＢ、ＢＦ２等のｐ型の導電型不純物を注入することにより形成される。
【００９４】
その後、第１の実施の形態と同様に、Ｓｉ層１６、２６上にシリサイド層１７、２７を形成し、ゲート電極１２、２２上にシリサイド層１８、２８を形成する。
【００９５】
このとき、Ｓｉ層１６、２６の上側の一部のみがシリサイド化され、ＳｉＧｅ層１５、２５とシリサイド層１７、２７との間にＳｉ層１６、２６が残る。シリサイド層１７、２７を形成することにより、Ｓｉ層１６、２６のシリサイド化された領域の導電型不純物が押し出され、かつＳｉＧｅ層１５、２５が押し出された導電型不純物の拡散を抑えるため、ＳｉＧｅ層１５、２５とシリサイド層１７、２７との間のＳｉ層１６、２６に導電型不純物が濃縮される。これにより、シリサイド層１７とＳｉ層１６との界面およびシリサイド層２７とＳｉ層２６との界面における電気抵抗が低下する。
【００９６】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、第１の実施の形態の効果に加えて、Ｓｉ：Ｃ層５１およびＳｉＧｅ層６１を形成することにより、ｎ型ＭＯＳＦＥＴ５０およびｐ型ＭＯＳＦＥＴ６０のチャネル移動度が増加する効果を得ることができる。
【００９７】
なお、第１の実施の形態と同様に、ＳｉＧｅ層１５の底面の高さが半導体基板２半導体基板２とゲート絶縁膜１１との界面の高さ以上であるため、ｎ型ＭＯＳＦＥＴ１０のチャネル移動度の低下を抑えることができる。
【００９８】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【００９９】
例えば、ＳｉＧｅ層１５、２５の代わりに、Ｓｉ：Ｃ結晶からなるＳｉ：Ｃ層を用いてもよい。Ｓｉ：Ｃ層は、ＳｉＧｅ層１５、２５と同様に、シリサイド層１７、２７を形成することにより押し出される導電型不純物の拡散を抑える機能を有する。
【０１００】
また、この場合、Ｓｉ：Ｃ層の底面の高さが半導体基板２とゲート絶縁膜２１との界面の高さ以上であるため、ｐ型ＭＯＳＦＥＴ２０のチャネル移動度の低下を抑えることができる。
【０１０１】
なお、導電型不純物の拡散をより効果的に抑え、Ｓｉ層１６、２６中で導電型不純物をより効果的に濃縮するためには、Ｓｉ：Ｃ層中のＣ濃度が０．３原子％以上であることが好ましい。なお、結晶欠陥の発生を抑えるため、Ｓｉ：Ｃ層中のＣ濃度が３．０原子％以下であることが好ましい。
【０１０２】
Ｓｉ：Ｃ層は、ＳｉＧｅ層１５、２５と同様の方法により形成することができる。
【０１０３】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【符号の説明】
【０１０４】
１００、２００、３００  半導体装置、  １０、３０、５０  ｐ型ＭＯＳＦＥＴ、  １１  ゲート絶縁膜、  １２  ゲート電極、  １５  ＳｉＧｅ層、  １６  Ｓｉ層、  １７  シリサイド層、  １９  ソース・ドレイン領域
【図１】
2011114320.tif 000003
【図２】
2011114320.tif 000004
【図３】
2011114320.tif 000005
【図４】
2011114320.tif 000006
【図５】
2011114320.tif 000007
【図６】
2011114320.tif 000008
【図７】
2011114320.tif 000009
【図８】
2011114320.tif 000010