(57)【要約】【課題】オン電流特性のばらつきを抑制することができる半導体装置及びその製造方法を提供する。また、良好な画質を有するとともに、製品の歩留まりを向上させることができる発光装置、並びに、該発光装置を実装した電子機器を提供する。【解決手段】ソース、ドレイン領域となる不純物半導体領域１６が、チャネル保護層１５を含むマスクを用いたイオンドーピングにより形成され、また、シリサイド領域１７が、当該不純物半導体領域１６上へのソース、ドレインメタル層の成膜後のアニールにより不純物半導体領域１６の活性化と同時に形成される。ソース、ドレイン電極１８は、チャネル保護層１５からアライメントずれの最大量よりも離間するように配置形成される。また、薄膜トランジスタＴＦＴの形成領域であるデバイスエリアが、上記ソース、ドレイン電極１８となるソース、ドレインメタル層１８ｘのパターニング時に同時に画定される。【選択図】図２
2011211003.tif 000002
【特許請求の範囲】
【請求項１】
チャネル膜を備える半導体装置の製造方法において、
基板上に前記チャネル膜となる半導体層及び絶縁膜を順次成膜した後、前記絶縁膜を第１のマスクを用いてパターニングし、チャネル保護層を形成し、
前記第１のマスクを用いて、前記半導体層に不純物を注入し、
前記半導体層上に金属層を成膜した後、熱処理を施し、前記金属層に接触する前記半導体層の上面にシリサイド層を形成し、
前記チャネル膜となる部位のチャネル領域のチャネル幅よりも狭い幅を持った第２のマスクを用いて、少なくとも前記チャネル幅方向における前記チャネル領域の両端部に形成された前記シリサイド層が除去され、且つ前記チャネル保護層上に前記金属層が残るように、前記金属層、前記シリサイド層及び前記半導体層をエッチングし、
前記金属層を第３のマスクを用いてパターニングし、前記チャネル保護層から離間し且つ前記チャネル領域のチャネル長方向に対向する一対のソース電極及びドレイン電極を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ソース電極及びドレイン電極の前記チャネル保護層からの離間距離が、前記第３のマスクのアライメントずれの最大量よりも大きく設定されるように前記ソース電極及びドレイン電極を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１のマスクと前記チャネル保護層とをマスクとして用いて前記半導体層に不純物を注入することを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記熱処理を施すことにより、前記不純物を活性化すると同時に、前記半導体層の上面に前記シリサイド層が形成されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれかに記載の製造方法により製造されたことを特徴とする半導体装置。
【請求項６】
発光素子と、該発光素子を駆動するための発光駆動回路とを有する複数の画素が、基板上に配列された発光パネルと、
前記発光パネルに配列された前記画素を選択状態に設定するための選択信号を出力する選択駆動回路と、
前記選択状態に設定された前記画素に、階調信号を供給する信号駆動回路と、
を備え、
前記画素の前記発光駆動回路、又は、前記選択駆動回路及び前記信号駆動回路を構成するスイッチング素子又は駆動素子は、請求項１乃至４のいずれかに記載の製造方法により製造された半導体装置であることを特徴とする発光装置。
【請求項７】
請求項６記載の発光装置が実装されてなることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、発光装置並びに電子機器に関し、特に、チャネルストッパー型の素子構造を有する薄膜トランジスタを、絶縁性の基板上に備えた半導体装置及びその製造方法、並びに、該半導体装置を適用した発光装置、該発光装置を実装した電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラ等の携帯機器をはじめ、テレビジョンやパーソナルコンピュータ等の電子機器のディスプレイやモニタとして、液晶表示装置や有機エレクトロルミネッセンスディスプレイ、プラズマディスプレイ等の薄型ディスプレイが多用されている。そして、このような薄型ディスプレイの表示パネルや駆動ドライバにおいては、一般に、ガラス等の絶縁性の基板上に、シリコン薄膜をチャネル層として用いた薄膜トランジスタ素子を備えたパネル構造が用いられている。
【０００３】
絶縁性の基板上に設けられる薄膜トランジスタとしては、種々の素子構造が知られている。例えば逆スタガ構造の薄膜トランジスタにおいては、例えば特許文献１等に記載されているように、ソース、ドレイン電極をパターニングする際に、チャネル層となる半導体層を被覆するチャネル保護層を備えたチャネルストッパー型の素子構造が知られている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１０−２８９９１０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述したチャネルストッパー型の逆スタガ構造を有する薄膜トランジスタにおいては、ソース、ドレイン電極をパターニングする際に、チャネル保護層に対するソース、ドレイン電極のアライメントずれが生じる場合がある。このアライメントずれは、薄膜トランジスタのオン電流のばらつきを招く。そのため、このような薄膜トランジスタを、上述した薄型ディスプレイの表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合、表示画質の劣化や製品歩留まりの低下を招くという問題を有している。なお、アライメントずれに起因する薄膜トランジスタのオン電流特性の劣化の問題については、後述する実施形態において詳しく説明する。
【０００６】
そこで、本発明は、上述した問題点に鑑み、チャネル保護層に対するソース、ドレイン電極のアライメントずれに起因する薄膜トランジスタのオン電流のばらつきを抑制することができる半導体装置及びその製造方法を提供することを目的とする。また、本発明は、良好な画質を有するとともに、製品の歩留まりを向上させることができる発光装置、並びに、該発光装置を実装した電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１記載の発明に係る半導体装置の製造方法は、チャネル膜を備える半導体装置の製造方法において、基板上に前記チャネル膜となる半導体層及び絶縁膜を順次成膜した後、前記絶縁膜を第１のマスクを用いてパターニングし、チャネル保護層を形成し、前記第１のマスクを用いて、前記半導体層に不純物を注入し、前記半導体層上に金属層を成膜した後、熱処理を施し、前記金属層に接触する前記半導体層の上面にシリサイド層を形成し、前記チャネル膜となる部位のチャネル領域のチャネル幅よりも狭い幅を持った第２のマスクを用いて、少なくとも前記チャネル幅方向における前記チャネル領域の両端部に形成された前記シリサイド層が除去され、且つ前記チャネル保護層上に前記金属層が残るように、前記金属層、前記シリサイド層及び前記半導体層をエッチングし、前記金属層を第３のマスクを用いてパターニングし、前記チャネル保護層から離間し且つ前記チャネル領域のチャネル長方向に対向する一対のソース電極及びドレイン電極を形成することを特徴とする。
【０００８】
請求項２記載の発明は、請求項１記載の半導体装置の製造方法において、前記ソース電極及びドレイン電極の前記チャネル保護層からの離間距離が、前記第３のマスクのアライメントずれの最大量よりも大きく設定されるように前記ソース電極及びドレイン電極を形成することを特徴とする。
請求項３記載の発明は、前記第１のマスクと前記チャネル保護層とをマスクとして用いて前記半導体層に不純物を注入することを特徴とする。
請求項４記載の発明は、請求項１乃至３のいずれかに記載の半導体装置の製造方法において、前記熱処理を施すことにより、前記不純物を活性化すると同時に、前記半導体層の上面に前記シリサイド層が形成されることを特徴とする。
請求項５記載の発明に係る半導体装置は、請求項１乃至４のいずれかに記載の製造方法により製造されたことを特徴とする。
【０００９】
請求項６記載の発明に係る発光装置は、発光素子と、該発光素子を駆動するための発光駆動回路とを有する複数の画素が、基板上に配列された発光パネルと、前記発光パネルに配列された前記画素を選択状態に設定するための選択信号を出力する選択駆動回路と、前記選択状態に設定された前記画素に、階調信号を供給する信号駆動回路と、を備え、前記画素の前記発光駆動回路、又は、前記選択駆動回路及び前記信号駆動回路を構成するスイッチング素子又は駆動素子は、請求項１乃至４のいずれかに記載の製造方法により製造された半導体装置であることを特徴とする。
請求項７記載の発明に係る電子機器は、請求項６記載の発光装置が実装されてなることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、チャネル保護層に対するソース、ドレイン電極のアライメントずれに起因する薄膜トランジスタのオン電流のばらつきを抑制することができる。また、本発明によれば、良好な画質のディスプレイを実現することができるとともに、製品の歩留まりを向上させることができる。
【図面の簡単な説明】
【００１１】
【図１】本発明に係る半導体装置の一実施形態を示す概略断面図である。
【図２】一実施形態に係る半導体装置の製造方法を示すプロセスフローである。
【図３】一実施形態に係る半導体装置の製造方法を示す概略工程断面図（その１）である。
【図４】一実施形態に係る半導体装置の製造方法を示す概略工程断面図（その２）である。
【図５】一実施形態に係る半導体装置の製造方法を示す概略工程断面図（その３）である。
【図６】一実施形態に係る半導体装置の製造方法を示す概略工程断面図（その４）である。
【図７】一実施形態に係る半導体装置の製造方法の他の例を示す概略工程断面図である。
【図８】比較例１となる半導体装置を示す概略断面図である。
【図９】比較例１の半導体装置の製造方法の一例を示すプロセスフローである。
【図１０】比較例１の半導体装置の製造方法を示す概略工程断面図である。
【図１１】比較例１に係る半導体装置におけるアライメントずれを説明するための概略断面図である。
【図１２】比較例１に係る半導体装置の素子構造を説明するための概略図である。
【図１３】比較例１に係る半導体装置におけるチャネル電位の変化を示す模式図である。
【図１４】比較例１に係る半導体装置におけるアライメントずれとバックゲート効果の関係を示す図である。
【図１５】比較例２となる半導体装置を示す概略断面図である。
【図１６】比較例３となる半導体装置の製造方法を示すプロセスフローである。
【図１７】比較例３の半導体装置の製造方法を示す概略工程断面図である。
【図１８】比較例３係る半導体装置における素子特性の劣化原因を説明するための概略構成図である。
【図１９】本発明に係る半導体装置が適用される表示装置の第１の構成例を示す概略構成図である。
【図２０】本発明に係る半導体装置が適用される表示装置の第２の構成例を示す概略構成図である。
【図２１】本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図である。
【図２２】本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図である。
【図２３】本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図である。
【図２４】本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明に係る半導体装置及びその製造方法、発光装置並びに電子機器について、実施の形態を示して詳しく説明する。
（半導体装置）
図１は、本発明に係る半導体装置の一実施形態を示す概略断面図である。ここで、図１では、説明の簡略化のため、基板上に薄膜トランジスタを１個だけ設けた構成を示す。
【００１３】
本発明の一実施形態に係る半導体装置は、図１に示すように、例えばガラスやプラスチック等の絶縁性の基板１１の一面（図面上面）側に、チャネルストッパー型の素子構造を有する薄膜トランジスタＴＦＴが設けられている。
【００１４】
本実施形態に係る薄膜トランジスタＴＦＴは、具体的には、図１に示すように、ゲート電極１３と、ゲート絶縁膜１２と、チャネル領域１４と、チャネル保護層１５と、不純物半導体領域（高ドープ半導体層）１６と、シリサイド領域１７と、ソース電極及びドレイン電極（以下、「ソース、ドレイン電極」と総称する）１８と、保護絶縁膜（オーバーコート絶縁膜）１９と、を有している。ここで、チャネル領域１４、不純物半導体領域１６、シリサイド領域１７は、本発明におけるチャネル膜に対応する。すなわち、チャネル膜は、チャネル領域１４、不純物半導体領域１６、シリサイド領域１７からなる。以下、「チャネル膜ＦＬｃ」と記す。
【００１５】
ゲート電極１３は、絶縁性の基板１１の一面側に設けられ、ゲート絶縁膜１２に被覆されている。チャネル膜ＦＬｃのチャネル領域１４は、ゲート絶縁膜１２を介して、ゲート電極１３に対応する領域に設けられている。チャネル保護層１５は、チャネル領域１４上に設けられている。チャネル保護層１５とチャネル領域１４は、平面形状が整合するように形成されている。ソース、ドレイン領域となる不純物半導体領域１６は、チャネル領域１４に隣接し、かつ、チャネル領域１４を挟んで対向するように一対設けられている。各不純物半導体領域１６の上面にはシリサイド領域１７が設けられている。ソース、ドレイン電極１８は、各不純物半導体領域１６上に、上記シリサイド領域１７を介して設けられている。保護絶縁膜１９は、基板１１上に設けられた薄膜トランジスタＴＦＴを被覆して、外的環境による腐食や損傷から保護する。
【００１６】
なお、本実施形態においては、チャネル領域１４の膜質や材質について特に限定しないが、例えば非晶質（アモルファス）シリコン、又は、微晶質（マイクロクリスタル）シリコンにより形成された薄膜を良好に適用することができる。ここで、微晶質シリコン薄膜は、非晶質、微晶質及び結晶質のシリコンが混在した状態のシリコン薄膜である。微晶質シリコンは、一般に、結晶の粒径が数十ｎｍ〜数μｍオーダーの範囲であって、かつ、結晶化したシリコン薄膜中に非晶質シリコンが概ね３０％程度含まれている状態をいうと定義されている。
【００１７】
薄膜トランジスタのチャネル領域１４として、非晶質シリコン薄膜を適用した場合には、非晶質シリコン薄膜を低コストで大面積に均一に成膜することができるという生産性の優位点や、近接素子間の性能のばらつきが少ないという特長を有する半導体装置を実現することができる。また、チャネル領域１４として、微晶質シリコン薄膜を適用した場合には、電子移動度が多結晶質（ポリクリスタル）シリコン薄膜トランジスタに比較して僅かに低いものの、非晶質シリコン薄膜トランジスタに比較して高く、かつ、しきい値電圧の変動も多結晶質シリコン薄膜トランジスタと同等程度に少なく、さらに、近接素子間の性能のばらつきも非晶質シリコン薄膜トランジスタと同等程度に少ないという特長を有する半導体装置を実現することができる。
【００１８】
また、図１においては、基板１１上に設けられた薄膜トランジスタＴＦＴが保護絶縁膜１９に被覆された構成を示したが、実製品においては、ゲート電極１３やソース、ドレイン電極１８が、保護絶縁膜１９に設けられた端子穴（図示を省略）を介して、他の素子や配線に接続されている。また、図１に示した保護絶縁膜１９に替えて、薄膜トランジスタＴＦＴ上に層間絶縁膜や平坦化膜等が形成され、これらに設けられた開口部を介して表示素子や上層の配線層等に接続された構成を有するものであってもよい。
【００１９】
上述したような構成を有する半導体装置において、特に本実施形態においては、ソース、ドレイン領域となる不純物半導体領域１６が、チャネル保護層１５を含むマスクを用いたイオンドーピングにより形成されるものであり、また、シリサイド領域１７が、当該不純物半導体領域１６上へのソース、ドレインメタル層の成膜後のアニールにより形成されるものであることを特徴としている。
【００２０】
また、本実施形態においては、ソース、ドレイン電極１８が、チャネル保護層１５に対してオーバーラップすることなく、概ね１〜２μｍ以上離間して設けられ、また、ソース、ドレイン電極１８及びソース、ドレイン電極１８と一体的に形成される導電層（電極層、配線層等）、並びに、同層に形成される導電層が、その下層にシリサイド領域１７及び不純物半導体領域１６が積層形成されていることを特徴としている。
【００２１】
（半導体装置の製造方法）
次に、上述したような半導体装置の製造方法について、図面を参照して説明する。
図２は、本発明の一実施形態に係る半導体装置の製造方法を示すプロセスフローである。図３〜図６は、一実施形態に係る半導体装置の製造方法を示す概略工程断面図である。
【００２２】
まず、図２に示すゲート電極形成工程Ｓ１０１においては、図３（ａ）に示すように、ガラス等の絶縁性の基板１１上に、例えば蒸着法やスパッタリング法等のＰＶＤ法（Physical Vapor Deposition：物理気相成長法）を用いて、ゲートメタル層を成膜する。その後、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、ゲートメタル層をパターニングして薄膜トランジスタＴＦＴのゲート電極１３を形成する。ここで、ゲート電極１３となるゲートメタル層としては、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）等の金属単体、又は、これらの合金からなる金属材料、又は、これらのいずれか含む化合物材料を用いることができる。また、ゲート電極１３は、例えば１００ｎｍ（１０００Å）程度の膜厚に形成される。
【００２３】
次いで、ゲート絶縁膜成膜工程Ｓ１０２、半導体層成膜工程Ｓ１０３及びチャネル保護絶縁膜成膜工程Ｓ１０４においては、図３（ｂ）に示すように、ゲート電極１３が形成された基板１１上に、例えばプラズマＣＶＤ法（Plasma Enhanced chemical
vapor deposition （PECVD）；プラズマ化学気相成長法）を用いて、ゲート絶縁膜１２、半導体層１４ｘ及び絶縁膜１５ｘを連続的に成膜する。これにより、基板１１上のゲート電極１３は、ゲート絶縁膜１２に被覆される。ここで、ゲート絶縁膜１２としては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば４００ｎｍ（４０００Å）程度の膜厚に形成される。また、半導体層１４ｘは、例えば非晶質（アモルファス）シリコンや微晶質（マイクロクリスタル）シリコン等からなり、例えば５０ｎｍ（５００Å）程度の膜厚に形成される。また、絶縁膜１５ｘとしては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば１２０ｎｍ（１２００Å）程度の膜厚に形成される。
【００２４】
次いで、チャネル保護層形成工程Ｓ１０５においては、まず、図３（ｃ）に示すように、基板１１上にフォトレジスト２１ｘを塗布した後、所定のマスクパターン３１ｐを有するフォトマスク（第１のマスク）３１を用いて紫外光Ｌuvを照射する露光処理を施す。次いで、フォトレジスト２１ｘを現像処理して、図３（ｄ）に示すように、所定の平面パターンを有するフォトレジスト２１を形成する。具体的には、上記ゲート電極１３の形成領域に対応し、チャネル領域となる領域の半導体層１４ｘ上にのみ残るようにフォトレジスト２１ｘをパターニングする。次いで、図３（ｄ）に示すように、当該フォトレジスト２１をマスクにして下層の絶縁膜１５ｘをドライエッチングする。これにより、半導体層１４ｘ上にチャネル保護層１５がパターニング形成される。
【００２５】
次いで、イオンドーピング・不純物半導体領域形成工程Ｓ１０６においては、まず、図４（ａ）に示すように、上述したチャネル保護層１５のパターニング形成に用いたフォトレジスト２１をそのままマスクとして用いて、基板１１上に露出する半導体層１４ｘに対して不純物を注入する。具体的には、イオンドーピング装置を用いて、ｎ型の不純物として例えばリン化水素（ホスフィン）ＰＨ３ガスを分解して得られるリンイオン（Ｐ＋）を、例えば１０keV程度の加速エネルギーで半導体層１４ｘに対して１Ｅ１５（atoms/cm３）程度注入する。これにより、図４（ｂ）に示すように、チャネル保護層１５に被覆された半導体層１４ｘがそのままの膜質のチャネル領域１４となり、その周辺に露出する半導体層１４ｘが不純物が注入された不純物半導体領域１６ｘとなる。
【００２６】
次いで、ソース、ドレイン金属膜成膜工程Ｓ１０７においては、図４（ｃ）に示すように、基板１１上のフォトレジスト２１を剥離した後、例えばＰＶＤ法を用いて、ソース、ドレインメタル層（金属層）１８ｘを基板１１全域に成膜する。ここで、ソース、ドレインメタル層１８ｘは、例えばアルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、銀（Ａｇ）、タンタル（Ｔａ）、タングステン（Ｗ）等の金属単体、又は、これらの合金からなる金属材料を用いることできる。また、ソース、ドレインメタル層１８ｘは、例えば１００ｎｍ（１０００Å）程度の膜厚に形成される。
【００２７】
次いで、アニール処理工程Ｓ１０８においては、図４（ｄ）に示すように、基板１１全体を、アニール装置の炉中で例えば３５０℃で２時間程度加熱することによりアニール処理（熱処理）を行う。これにより、上述した不純物半導体領域１６ｘに注入された不純物が活性化されるととともに、ソース、ドレインメタル層１８ｘが接する不純物半導体領域１６ｘの表面にシリサイド化合物が形成されてシリサイド領域１７ｘが形成される。なお、このアニール処理は、上述したアニール装置を用いるものに限定されるものではなく、例えば、レーザー光を照射して加熱するレーザーアニール等の他の手法を用いるものであってもよい。
【００２８】
次いで、デバイスエリア形成工程Ｓ１０９においては、まず、図５（ａ）に示すように、基板１１上にフォトレジスト２２ｘを塗布した後、所定のマスクパターン３２ｐを有するフォトマスク（第２のマスク）３２を用いて紫外光Ｌuvを照射する露光処理を施す。次いで、フォトレジスト２２ｘを現像処理して、所定の平面パターンを有するフォトレジストを形成する。そして、当該フォトレジストをマスクにして下層のソース、ドレインメタル層１８ｘをウェットエッチング法又はドライエッチング法を用いてエッチングし、さらに、シリサイド領域１７ｘ及び不純物半導体領域１６ｘをドライエッチング法を用いて連続的にエッチングして、図５（ｂ）に示すようにデバイスエリアを画定する。これにより、チャネル領域１４、不純物半導体領域１６、シリサイド領域１７からなるチャネル膜ＦＬｃが形成される。ここで、デバイスエリアは、薄膜トランジスタＴＦＴの形成領域であって、チャネル膜ＦＬｃのチャネル領域１４、及び、当該チャネル領域１４に隣接し、ソース、ドレイン電極が形成される不純物半導体領域１６及びシリサイド領域１７の形成領域、すなわちチャネル膜ＦＬｃに対応する領域である。これにより、基板１１上のデバイスエリアにのみ、ソース、ドレインメタル層１８ｘ、シリサイド領域１７及び不純物半導体領域１６がパターニング形成される。なお、このとき、ソース、ドレイン電極１８と一体的に形成される導電層（電極層、配線層等）や、ソース、ドレイン電極１８と同層に形成される導電層を同時にパターニング形成するものであってもよい。
【００２９】
次いで、ソース、ドレイン電極形成工程Ｓ１１０においては、まず、図５（ｃ）に示すように、基板１１上にフォトレジスト２３ｘを塗布した後、所定のマスクパターン３３ｐを有するフォトマスク（第３のマスク）３３を用いて紫外光Ｌuvを照射する露光処理を施す。次いで、フォトレジスト２３ｘを現像処理して、図６（ａ）に示すように、所定の平面パターンを有するフォトレジスト２３を形成する。具体的には、薄膜トランジスタＴＦＴのソース、ドレイン電極１８となる領域に対応する領域にのみ残るようにフォトレジスト２３ｘをパターニングする。次いで、図６（ｂ）に示すように、当該フォトレジスト２３をマスクにしてソース、ドレインメタル層１８ｘをウェットエッチング法又はドライエッチング法を用いてエッチングする。これにより、ソース、ドレイン領域となる不純物半導体領域１６及びシリサイド領域１７上に、ソース、ドレイン電極１８がパターニング形成され、薄膜トランジスタＴＦＴが完成する。ここで、ソース、ドレイン電極１８は、チャネル領域１４及びチャネル保護層１５から離間する位置に形成される。具体的には、ソース、ドレイン電極１８は、チャネル保護層１５から概ね１〜２μｍ以上離間する位置に形成することが望ましい。
【００３０】
次いで、保護絶縁膜成膜工程Ｓ１１１においては、図６（ｃ）に示すように、薄膜トランジスタＴＦＴが形成された基板１１上に、例えばプラズマＣＶＤ法を用いて、保護絶縁膜（オーバーコート絶縁膜）１９を成膜する。これにより、基板１１上の薄膜トランジスタＴＦＴは、保護絶縁膜１９に被覆される。ここで、保護絶縁膜１９としては、例えば窒化シリコン膜又は酸化シリコン膜を用い、例えば２００ｎｍ（２０００Å）程度の膜厚に形成される。
【００３１】
次いで、端子穴形成工程Ｓ１１２においては、図６（ｄ）に示すように、フォトリソグラフィ法を用いて、所望の平面パターンを有するレジストを形成し、ウェットエッチング法又はドライエッチング法を用いて、保護絶縁膜１９をパターニングして薄膜トランジスタＴＦＴのゲート電極１３及びソース、ドレイン電極１８の所望の領域が露出するコンタクトホール（端子穴）ＨＬｇ、ＨＬsdを形成する。その後、図示を省略した所望の平面パターンを有する個別の配線層が形成され、コンタクトホールＨＬｇ、ＨＬsdを介して、薄膜トランジスタＴＦＴのゲート電極１３及びソース、ドレイン電極１８の各々に、個別に接続される。
【００３２】
上述したように、本実施形態においては、ソース、ドレイン領域となる不純物半導体領域１６が、チャネル保護層１５を含むマスクを用いたイオンドーピングにより形成され、また、シリサイド領域１７が、当該不純物半導体領域１６上へのソース、ドレインメタル層の成膜後のアニールにより不純物半導体領域１６の活性化と同時に形成されることを特徴としている。また、本実施形態においては、ソース、ドレイン電極１８が、チャネル保護層１５に対してオーバーラップすることなく、かつ、チャネル保護層１５からアライメントずれの最大量（現状で、概ね１〜２μｍ）よりも離間するように配置形成されることを特徴としている。また、本実施形態においては、薄膜トランジスタＴＦＴの形成領域であるデバイスエリアが、上記ソース、ドレイン電極１８となるソース、ドレインメタル層１８ｘのパターニング時に同時に画定されることを特徴としている。
【００３３】
（製造方法の他の例）
上述した半導体装置の製造方法においては、チャネル保護層形成工程Ｓ１０５において、まず、図３（ｃ）に示したように、フォトレジスト２１ｘが塗布された基板１１の一面側（図面上面側）に所定のマスクパターン３１ｐを有するフォトマスク３１を近接させた状態で、該基板１１の一面側から紫外光Ｌuvを照射して露光処理を施す。次いで、フォトレジスト２１ｘを現像処理して、図３（ｄ）に示したように、チャネル膜ＦＬｃのチャネル領域１４に対応する平面パターンを有するフォトレジスト２１をパターニングし、当該フォトレジスト２１をマスクにして絶縁膜１５ｘをエッチングすることにより、チャネル保護層１５をパターニング形成する場合について説明した。
【００３４】
本発明は、このような製造方法に限定されるものではなく、次に示すような手法を用いてチャネル保護層１５を形成するものであってもよい。
図７は、一実施形態に係る半導体装置の製造方法の他の例を示す概略工程断面図である。ここで、上述した製造方法と同等の処理工程については説明を簡略化する。
【００３５】
まず、図７（ａ）に示すように、所定の平面形状のゲート電極１３が形成された基板１１上に、ゲート絶縁膜１２、半導体層１４ｘ及び絶縁膜１５ｘを連続的に成膜する。次いで、図７（ｂ）に示すように、基板１１上にフォトレジスト２１ｘを塗布した後、当該基板１１の他面側（図面下方側）から紫外光Ｌuvを照射する露光処理を施す。ここで、基板１１の一面側（図面上面側）形成されたゲート電極１３は、金属材料からなり、不透明であるため、マスクパターンとして機能する。次いで、フォトレジスト２１ｘを現像処理して、図７（ｃ）に示すように、ゲート電極の平面形状に整合する平面パターンを有するフォトレジスト２１を形成する。次いで、当該フォトレジスト２１をマスクにして下層の絶縁膜１５ｘをドライエッチングすることにより、図７（ｄ）に示すように、半導体層１４ｘ上にチャネル保護層１５がパターニング形成される。
【００３６】
このような基板１１の他面側（裏面側）から露光処理する手法によっても、フォトレジスト２１ｘをパターニングすることができる。この手法によれば、フォトマスクを必要としないので、製造工程を簡略化することができるとともに、フォトマスクのアライメントずれに起因する製品歩留まりの低下を抑制することができる。また、この手法によれば、フォトマスクの作製に係る製造コストを削減することもできる。
【００３７】
（作用効果の検証）
次に、上述した実施形態に係る薄膜トランジスタを有する半導体装置及びその製造方法における作用効果について、比較例を示して詳しく説明する。
【００３８】
（比較１）
図８は、上述した実施形態の比較対象となる半導体装置の一例（以下、「比較例１」と記す）を示す概略断面図である。ここで、上述した実施形態と同等の構成については同一の符号を付して説明を簡略化する。また、図９は、比較例１の半導体装置の製造方法の一例を示すプロセスフローである。また、図１０は、比較例１の半導体装置の製造方法を示す概略工程断面図である。ここで、上述した実施形態と同等の製造工程については説明を簡略化する。
【００３９】
比較例１の半導体装置（薄膜トランジスタＴＦＴ）は、図８に示すように、チャネル領域１４に形成されたチャネル保護層１５の両端部上に、不純物半導体領域１６及びソース、ドレイン電極１８が延在する構成を有している。すなわち、比較例１に係る半導体装置は、チャネル保護層１５の両端部において、ソース、ドレイン電極１８とチャネル保護層１５が平面的に重なる（オーバーラップする）ように形成されている。このような薄膜トランジスタの素子構造は、例えば上述した特許文献１等にも開示されている。
【００４０】
比較例１に係る半導体装置（薄膜トランジスタ）の一般的な製造方法は、図９のプロセスフローに示すように、まず、チャネル領域１４上にチャネル保護層１５をパターニング形成した基板１１上に、不純物半導体領域１６及びソース、ドレインメタル層を順次成膜する。次いで、当該ソース、ドレインメタル層をパターニングしてソース、ドレイン電極１８を形成する際に、デバイスエリア（薄膜トランジスタＴＦＴの形成領域）を画定することにより、薄膜トランジスタが形成される。
【００４１】
比較例１の半導体装置の製造方法を詳しく説明すると、まず、図９に示すゲート電極形成工程Ｓ５０１において、基板１１上に所望の平面形状を有するゲート電極１３を形成する。次いで、ゲート絶縁膜成膜工程Ｓ５０２及び半導体層成膜工程Ｓ５０３において、ゲート電極１３が形成された基板１１上に、ゲート絶縁膜１２及び半導体層１４ｘを連続的に成膜する。
【００４２】
次いで、チャネル保護層形成工程Ｓ５０４において、ゲート電極１３の形成領域に対応し、チャネル領域となる領域の半導体層１４ｘ上に、チャネル保護層１５を形成する。次いで、不純物半導体領域成膜工程Ｓ５０５において、チャネル保護層１５が形成された基板１１上に不純物半導体領域１６ｘを成膜する。次いで、ソース、ドレイン金属膜成膜工程Ｓ５０６において、図１０（ａ）に示すように、不純物半導体領域１６ｘ上にソース、ドレインメタル層１８ｘを形成する。
【００４３】
次いで、ソース、ドレイン電極・デバイスエリア形成工程Ｓ５０７において、まず、図１０（ａ）に示すように、基板１１上にフォトレジスト２５ｘを塗布した後、所定のマスクパターン３５ｐを有するフォトマスク３３を用いて紫外光Ｌuvを照射する露光処理を施す。次いで、フォトレジスト２５ｘを現像処理して、図１０（ｂ）に示すように、薄膜トランジスタＴＦＴのソース、ドレイン電極１８となる領域に対応する平面パターンを有するフォトレジスト２５を形成する。次いで、図１０（ｃ）に示すように、当該フォトレジスト２５をマスクにして、ウェットエッチング法又はドライエッチング法を用いて、ソース、ドレインメタル層１８ｘをパターニングしてソース、ドレイン電極１８を形成する。その後、ソース、ドレイン電極１８をマスクとして用い、ドライエッチング法を用いて、下層の不純物半導体領域１６ｘ及び半導体層１４ｘを連続的にエッチングしてデバイスエリアを画定する。これにより、不純物半導体領域１６ｘは、ソース、ドレイン電極１８に整合する平面形状にパターニングされて不純物半導体領域１６が形成される。このとき、薄膜トランジスタＴＦＴのチャネル領域上のチャネル保護層１５が露出する。また、半導体層１４ｘは、ソース、ドレイン電極１８及びチャネル保護層１５に整合する平面形状にパターニングされてチャネル領域１４が形成される。すなわち、薄膜トランジスタＴＦＴの形成領域であるデバイスエリアに、チャネル保護層１５を挟んで対向し、当該チャネル保護層１５の両端部からチャネル領域１４上に延在するように不純物半導体領域１６及びソース、ドレイン電極１８が形成された薄膜トランジスタＴＦＴ（チャネルストッパー型の素子構造を有する逆スタガ構造の薄膜トランジスタ）が完成する。
【００４４】
次いで、保護絶縁膜成膜工程Ｓ５０８において、図１０（ｄ）に示すように、薄膜トランジスタＴＦＴが形成された基板１１上に、保護絶縁膜１９を成膜する。次いで、端子穴形成工程Ｓ５０９において、保護絶縁膜１９をパターニングしてゲート電極１３及びソース、ドレイン電極１８が露出するコンタクトホールを形成し、当該コンタクトホールを介して個別の配線層を接続する。
【００４５】
図１１は、比較例１に係る半導体装置（薄膜トランジスタ）におけるアライメントずれを説明するための概略断面図である。図１２は、比較例１に係る半導体装置の素子構造を説明するための概略図である。図１２（ａ）は、比較例１に係る半導体装置におけるチャネル保護層とソース、ドレイン電極とのオーバーラップを説明するための概略断面図であり、図１２（ｂ）は、その等価回路図である。また、図１３は、比較例１に係る半導体装置におけるチャネル電位の変化を示す模式図である。図１４は、比較例１に係る半導体装置におけるアライメントずれとバックゲート効果の関係を示す図である。
【００４６】
図８に示した素子構造を有する半導体装置（薄膜トランジスタＴＦＴ）においては、ソース、ドレイン電極・デバイスエリア形成工程Ｓ５０７において、フォトリソグラフィ法を用いて、ソース、ドレイン電極１８が形成される。その際、基板１１に対するフォトマスク３５のアライメントずれが必ず生じるため、図１１（ａ）、（ｂ）に示すように、チャネル保護層１５に対してソース、ドレイン電極１８が必然的にずれて形成されることが知られている。そのため、このようなアライメントずれにより、ソース、ドレイン電極１８がチャネル保護層１５上から外れてしまうことがないように、図１２（ａ）に示すように、予めアライメントずれの程度（ずれ量）を見込んだ上で、チャネル保護層１５に対してソース、ドレイン電極１８が各々平面的に重なる（オーバーラップする）ようにレイアウト設計されている。すなわち、アライメントずれが最大となった場合であっても、ソース、ドレイン電極１８がチャネル保護層１５上から外れてしまうことがないように、オーバーラップ量Ｌ１、Ｌ２が設定されている。
【００４７】
一方、チャネル保護層１５に対してソース、ドレイン電極１８がオーバーラップする素子構造を有する薄膜トランジスタＴＦＴにおいては、ソース、ドレイン電極１８がチャネル領域１４に対してバックゲートとして作用することが知られている。すなわち、比較例１に示したような薄膜トランジスタＴＦＴにおいては、図１２（ａ）に示すように、ソース、ドレイン電極１８がオーバーラップする領域において、各々、絶縁膜であるチャネル保護層１５を介してチャネル領域１４上に配置されているため、チャネル領域１４に対してソース、ドレイン電極１８が、各々、ゲート電極として作用することになる。そのため、図１２（ａ）に示した薄膜トランジスタＴＦＴは、図１２（ｂ）に示すように、実質的に、ゲート電極１３のみを備える薄膜トランジスタＴＦＴ０と、ソース、ドレイン電極１８がバックゲートとして作用する薄膜トランジスタＴＦＴ１、ＴＦＴ２の３個の薄膜トランジスタが直列に接続された等価回路で表すことができる。これらの３個の薄膜トランジスタＴＦＴ０〜ＴＦＴ２は、当然に電気的な特性（電流特性）が異なるため、上述したアライメントずれが薄膜トランジスタＴＦＴの特性に大きな影響を及ぼすことになる。
【００４８】
ここで、図１２（ａ）、（ｂ）に示した薄膜トランジスタＴＦＴの電気的な特性について、具体的に説明する。図１３の上図に示すように、薄膜トランジスタＴＦＴのソース電極１８ｓに接地電位ＧＮＤを印加し、ドレイン電極１８ｄに所定の正電圧＋Ｖｄを印加し、ゲート電極１３にゲート電圧＋Ｖｇを印加した場合、チャネル領域１４には、概ね図１３の下図に示すように、ソース電極１８ｓ側からドレイン電極１８ｄ側にかけて徐々に電圧０Ｖから電圧Ｖｄに増大するようなチャネル電位の変化（電位勾配）が生じる。
【００４９】
一方、チャネル保護層１５に対してソース電極１８ｓがオーバーラップする領域（オーバーラップ量Ｌ１）においては、チャネル領域１４に対してソース電極１８ｓに印加されている接地電位ＧＮＤによる電界が生じているため、図中矢印で示すように、上記のチャネル電位は接地電位ＧＮＤに近づく方向に変化する。そのため、薄膜トランジスタＴＦＴのオン電流が減少する（流れ難くなる）方向に作用する。また、チャネル保護層１５に対してドレイン電極１８ｄがオーバーラップする領域（オーバーラップ量Ｌ２）においては、チャネル領域１４に対してドレイン電極１８ｄに印加されている正電圧＋Ｖｄによる電界が生じているため、図中矢印で示すように、上記のチャネル電位は電圧＋Ｖｄに近づく方向に変化する。そのため、薄膜トランジスタＴＦＴのオン電流が増加する（流れ易くなる）方向に作用する。
【００５０】
このように、薄膜トランジスタＴＦＴのオン電流特性は、チャネル保護層１５に対するソース電極１８ｓ及びドレイン電極１８ｄ各々のオーバーラップ量Ｌ１、Ｌ２に依存することになる。そのため、図１４（ａ）に示すように、アライメントずれが生じてソース電極１８ｓのオーバーラップ量Ｌ１が小さく、かつ、ドレイン電極１８ｄのオーバーラップ量Ｌ２が大きくなると、薄膜トランジスタＴＦＴのオン電流は、設計値よりも大きくなる。一方、図１４（ｂ）に示すように、アライメントずれが生じてソース電極１８ｓのオーバーラップ量Ｌ１が大きく、かつ、ドレイン電極１８ｄのオーバーラップ量Ｌ２が小さくなると、薄膜トランジスタＴＦＴのオン電流は、設計値よりも小さくなる。
【００５１】
このような薄膜トランジスタを、薄型ディスプレイの表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合、各薄膜トランジスタのオン電流特性がばらつくことにより、製品歩留まりの低下や、表示画質の劣化を招くという問題を有している。特に、このような薄膜トランジスタを、有機エレクトロルミネッセンス素子（有機ＥＬ素子）等の電流駆動型（又は電流制御型）の発光素子を発光駆動させるための駆動トランジスタとして適用した場合には、アライメントずれに起因するオン電流特性の変化により、各発光素子を所望の輝度階調で発光動作させることができなくなり、表示画質を著しく低下させてしまうという問題を有している。
【００５２】
これに対して、上述した実施形態においては、ソース、ドレイン電極１８が、チャネル保護層１５に対してオーバーラップすることなく、かつ、チャネル保護層１５からアライメントずれの最大量（現状で、概ね１〜２μｍ）よりも離間するように配置されている。これにより、アライメントずれに起因する薄膜トランジスタＴＦＴのオン電流のばらつきを抑制することができる。また、上述した実施形態においては、ソース、ドレイン電極１８下の不純物半導体領域１６の表面にはシリサイド領域１７が形成されている。これにより、ソース、ドレイン電極１８からチャネル膜ＦＬｃのチャネル領域１４までのソース、ドレイン領域を流れる電流は、低抵抗のシリサイド領域１７を流れるので、オン電流の低下を防止することができる。
【００５３】
したがって、本実施形態によれば、ソース、ドレイン電極１８のアライメントずれに起因する薄膜トランジスタのオン電流特性の変化を抑制することができるので、本実施形態に係る薄膜トランジスタ（半導体装置）を、表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合であっても、製品の歩留まりを向上させることができるとともに、良好な画質の表示装置を実現することができる。
【００５４】
（比較２）
図１５は、比較対象となる半導体装置の他の例（以下、「比較例２」と記す）を示す概略断面図である。ここで、上述した実施形態と同等の構成については同一の符号を付して説明を簡略化する。
【００５５】
比較例２に係る半導体装置（薄膜トランジスタＴＦＴ）は、図１５に示すように、チャネル領域１４に隣接し、かつ、チャネル領域１４を挟んで対向するように一対設けられた不純物半導体領域１６上に、直接ソース、ドレイン電極１８設けられた構成を有している。すなわち、比較例２に係る半導体装置は、上述した実施形態に示した半導体装置（図１参照）において、不純物半導体領域１６表面のシリサイド領域１７を除いた構成を有している。
【００５６】
このような比較例２に係る半導体装置（薄膜トランジスタＴＦＴ）の製造方法は、まず、基板１１上に成膜された半導体層に対して、パターニング形成されたチャネル保護層１５を含むマスクを用いて、不純物を注入するイオンドーピングを行う。次いで、基板１１をアニール処理して注入した不純物を活性化して不純物半導体領域１６を形成した後、当該不純物半導体領域１６上にソース、ドレイン電極１８を形成する製造工程を経ることにより、図１５に示した素子構造を有する薄膜トランジスタＴＦＴを製造することができる。すなわち、比較例２の半導体装置の素子構造は、上述した実施形態に示したプロセスフロー（図２参照）において、イオンドーピング・不純物半導体領域形成工程Ｓ１０６の後に、アニール処理工程Ｓ１０８を行い、その後、ソース、ドレイン金属膜成膜工程Ｓ１０７を実行することにより得られるものである。
【００５７】
このような素子構造を有する薄膜トランジスタＴＦＴにおいては、ソース、ドレイン電極１８からチャネル領域１４までのソース、ドレイン領域を流れる電流は、高抵抗の不純物半導体領域１６を流れることになるため、オン電流が低下するという問題を有している。そのため、上述した比較例１の場合と同様に、比較例２の薄膜トランジスタを、薄型ディスプレイの表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合、製品歩留まりの低下や、表示画質の劣化を招くという問題を有している。
【００５８】
これに対して、上述した実施形態においては、ソース、ドレイン電極１８下の不純物半導体領域１６の表面にはシリサイド領域１７が形成されている。これにより、ソース、ドレイン電極１８からチャネル膜ＦＬｃのチャネル領域１４までのソース、ドレイン領域を流れる電流は、低抵抗のシリサイド領域１７を流れるので、オン電流の低下を防止することができる。したがって、本実施形態によれば、製品の歩留まりを向上させることができるとともに、良好な画質の表示装置を実現することができる。
（比較３）
図１６は、比較対象となる半導体装置のさらに他の例（以下、「比較例３」と記す）の製造方法を示すプロセスフローである。また、図１７は、比較例３の半導体装置の製造方法を示す概略工程断面図である。ここで、上述した実施形態と同等の製造工程については、図３〜図６を適宜参照して説明する。
【００５９】
比較例３に係る半導体装置（薄膜トランジスタ）の製造方法は、図１６のプロセスフローに示すように、まず、基板１１上に成膜された半導体層に対して、パターニング形成されたチャネル保護層１５を含むマスクを用いて、不純物を注入するイオンドーピングを行い、不純物半導体領域を形成する。次いで、ソース、ドレイン領域となる不純物半導体領域１６をパターニング形成するとともに、デバイスエリアを画定した後、ソース、ドレインメタル層を成膜してアニール処理を行う。次いで、当該ソース、ドレインメタル層をパターニングしてソース、ドレイン電極１８を形成することにより、薄膜トランジスタが形成される。すなわち、比較例３に係る半導体装置の製造方法は、上述した実施形態に示したプロセスフロー（図２参照）において、イオンドーピング・不純物半導体領域形成工程Ｓ１０６の後に、デバイスエリア形成工程Ｓ１０９を行い、その後、ソース、ドレイン金属膜成膜工程Ｓ１０７、アニール処理工程Ｓ１０８を実行するものである。
【００６０】
比較例３の半導体装置の製造方法を詳しく説明すると、まず、図１６に示すゲート電極形成工程Ｓ６０１において、基板１１上に所望の平面形状を有するゲート電極１３を形成する（図３（ａ）参照）。次いで、ゲート絶縁膜成膜工程Ｓ６０２、半導体層成膜工程Ｓ６０３及びチャネル保護絶縁膜成膜工程Ｓ６０４において、ゲート電極１３が形成された基板１１上に、ゲート絶縁膜１２、半導体層１４ｘ及び絶縁膜１５ｘを連続的に成膜する（図３（ｂ）参照）。次いで、チャネル保護層形成工程Ｓ６０５において、絶縁膜１５ｘをパターニングして、ゲート電極１３の形成領域に対応し、チャネル領域となる領域の半導体層１４ｘ上に、チャネル保護層１５を形成する（図３（ｃ）、（ｄ）参照）。
【００６１】
次いで、イオンドーピング・不純物半導体領域形成工程Ｓ６０６において、チャネル保護層１５のパターニング形成に用いたフォトレジストをそのままマスクとして用いて、半導体層１４ｘに対して不純物を注入することにより、チャネル保護層１５に被覆されたチャネル領域１４と、その周辺に不純物半導体領域１６ｘを形成する（図４（ａ）、（ｂ）参照）。
【００６２】
次いで、デバイスエリア形成工程Ｓ６０７において、まず、図１７（ａ）に示すように、基板１１上に塗布したフォトレジスト２６ｘに対して、デバイスエリアを画定するためのマスクパターン３６ｐを有するフォトマスク３６を用いて紫外光Ｌuvを照射する露光処理を施す。次いで、現像処理されたフォトレジスト２６ｘをマスクにして下層の不純物半導体領域１６ｘをドライエッチング法を用いてエッチングして、図１７（ｂ）に示すようにデバイスエリアを画定する。これにより、チャネル領域１４に隣接し、所定の平面形状を有する不純物半導体領域１６が形成される。
【００６３】
次いで、ソース、ドレイン金属膜成膜工程Ｓ６０８において、図１７（ｃ）に示すように、ソース、ドレインメタル層１８ｘを基板１１全域に成膜する。次いで、アニール処理工程Ｓ６０９において、図１７（ｄ）に示すように、基板１１全体をアニール処理することにより、不純物半導体領域１６に注入された不純物を活性化するととともに、ソース、ドレインメタル層１８ｘが接する不純物半導体領域１６の表面にシリサイド領域１７を形成する。
【００６４】
次いで、ソース、ドレイン電極形成工程Ｓ６１０において、所定の平面パターンを有するフォトレジスト（図示を省略）をマスクにしてソース、ドレインメタル層１８ｘをエッチングすることにより、図１７（ｄ）に示すように、不純物半導体領域１６及びシリサイド領域１７上に、ソース、ドレイン電極１８をパターニング形成する。これにより、薄膜トランジスタＴＦＴが完成する。
【００６５】
次いで、保護絶縁膜成膜工程Ｓ６１１において、薄膜トランジスタＴＦＴが形成された基板１１上に、保護絶縁膜１９を成膜し、端子穴形成工程Ｓ５０９において、保護絶縁膜１９に形成されたコンタクトホールを介して、ゲート電極１３及びソース、ドレイン電極１８と配線層を個別に接続する。
【００６６】
図１８は、比較例３係る半導体装置（薄膜トランジスタ）における素子特性の劣化原因を説明するための概略構成図である。
比較例３に示した製造方法においては、イオンドーピング・不純物層形成工程Ｓ６０６において形成された不純物半導体領域１６ｘを、デバイスエリア形成工程Ｓ６０７において、パターニングしてソース、ドレイン領域となる不純物半導体領域１６を形成する。その後、ソース、ドレイン金属膜成膜工程Ｓ６０８において、基板１１上にソース、ドレインメタル層１８ｘを成膜し、アニール処理工程Ｓ６０９において、不純物半導体領域１６を活性化するととともに、ソース、ドレインメタル層１８ｘが接する不純物半導体領域１６の表面にシリサイド領域１７を形成する。
【００６７】
このように、デバイスエリアの画定後にアニール処理を行って、不純物半導体領域１６の表面にシリサイド領域１７を形成する製造方法においては、図１７（ｂ）に示すように、デバイスエリアを画定する際に、不純物半導体領域１６の上面だけでなく、チャネル領域１４や不純物半導体領域１６の端面（側面）が露出することになる。この状態で基板１１上にソース、ドレインメタル層１８ｘを成膜してアニール処理を行うと、図１８（ａ）〜（ｃ）に示すように、不純物半導体領域１６の上面だけでなく、チャネル領域１４や不純物半導体領域１６の端面にも、ソース、ドレインメタル層１８ｘとの接触によるシリサイド化合物が形成されることになる。
【００６８】
特に、図１８（ａ）、（ｃ）中、矢印ＤＴで示すように、チャネル保護層１５の下層に形成されたチャネル領域１４の端面部分、及び、ソース、ドレイン領域となる不純物半導体領域１６の端面部分に形成されたシリサイド化合物（シリサイド層）は、低抵抗であるため、ソース、ドレイン領域、又は、ソース、ドレイン電極１８間のリーク電流経路を形成することになる。そのため、薄膜トランジスタのオンオフ特性の劣化や不良、電流特性のバラツキを生じ、上述した比較例１、２の場合と同様に、比較例３の薄膜トランジスタを、薄型ディスプレイの表示パネルや駆動ドライバのスイッチング素子や駆動素子として適用した場合、製品歩留まりの低下や、表示画質の劣化を招くという問題を有している。
【００６９】
これに対して、上述した実施形態においては、不純物半導体領域１６ｘ上にソース、ドレインメタル層１８ｘを成膜してアニール処理を行った後、ソース、ドレイン電極１８をパターニング形成すると同時に、デバイスエリアを画定している。これにより、不純物半導体領域１６ｘの上面にのみソース、ドレインメタル層１８ｘが接触して、シリサイド領域１７が形成されるので、チャネル領域１４や不純物半導体領域１６の端面（側面）にシリサイド化合物が形成されてリーク電流経路が形成されることがない。したがって、本実施形態によれば、製品の歩留まりを向上させることができるとともに、良好な画質の表示装置を実現することができる。
【００７０】
＜発光装置への適用例＞
次に、上述した実施形態に係る半導体装置を適用可能な発光装置（表示装置）及び画素について説明する。ここで、以下に示す適用例においては、有機ＥＬ素子を有する複数の画素を２次元配列した構成を有し、各画素が画像データに応じた輝度階調で発光動作することにより画像情報を表示する有機ＥＬ表示パネルを備えた表示装置に、本発明の半導体装置を適用する場合について説明する。なお、本発明はこの適用例に限定されるものではなく、他の表示方法の表示パネルを備えた表示装置に適用するものであってもよい。
【００７１】
図１９は、本発明に係る半導体装置が適用される表示装置の第１の構成例を示す概略構成図であり、図２０は、本発明に係る半導体装置が適用される表示装置の第２の構成例を示す概略構成図である。図１９（ａ）、図２０（ａ）は、各構成例に係る表示装置の概略構成図であり、図１９（ｂ）、図２０（ｂ）は、各構成例に係る表示装置に適用される画素の等価回路図である。なお、第２の構成例において、第１の構成例と同等の構成については同一の符号を付して説明を簡略化する。
【００７２】
（第１の構成例）
図１９（ａ）に示すように、第１の構成例に係る表示装置１００は、少なくとも、複数の画素ＰＩＸが二次元配列された表示パネル１１０と、各画素ＰＩＸを選択状態に設定するための選択ドライバ（選択駆動回路）１２０と、各画素ＰＩＸに画像データに応じた階調信号を供給するためのデータドライバ（信号駆動回路）１３０と、を備えている。ここで、表示パネル１１０を表示駆動するための選択ドライバ１２０やデータドライバ１３０は、薄膜トランジスタを適用した回路構成を有し、当該薄膜トランジスタとして上述した実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。
【００７３】
本構成例に係る表示パネルに配列される画素ＰＩＸは、例えば図１９（ｂ）に示すように、発光駆動回路ＤＣと有機ＥＬ素子ＯＥＬとを備え、発光駆動回路ＤＣにより画像データに応じた電流値の発光駆動電流を生成して、有機ＥＬ素子ＯＥＬに供給することにより、当該画像データに応じた所定の輝度階調で有機ＥＬ素子ＯＥＬを発光させる。
【００７４】
発光駆動回路ＤＣは、例えば図１９（ｂ）に示すように、トランジスタＴｒ１１、Ｔｒ１２とキャパシタＣｓとを備えている。トランジスタＴｒ１１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子がデータラインＬｄに接続され、ソース端子が接点Ｎ１１に接続されている。トランジスタＴｒ１２は、ゲート端子が接点Ｎ１１に接続され、ドレイン端子が高電位の電源電圧Ｖsaに接続され、ソース端子が接点Ｎ１２に接続されている。キャパシタＣｓは、トランジスタＴｒ１２のゲート端子（接点Ｎ１１）及びソース端子（接点Ｎ１２）に接続されている。
【００７５】
ここでは、トランジスタＴｒ１１、Ｔｒ１２はいずれも、ｎチャネル型の薄膜トランジスタが適用され、上述した実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。なお、トランジスタＴｒ１１、Ｔｒ１２がｐチャネル型であれば、ソース端子及びドレイン端子が互いに逆になる。また、キャパシタＣｓは、トランジスタＴｒ１２のゲート・ソース間に形成される寄生容量、又は、該ゲート・ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００７６】
また、有機ＥＬ素子ＯＥＬは、アノード端子（アノード電極）が上記発光駆動回路ＤＣの接点Ｎ１２に接続され、カソード端子（カソード電極）が低電位の基準電圧Ｖsc（例えば接地電位Ｖgnd）に接続されている。
【００７７】
画素ＰＩＸに接続される選択ラインＬｓは、上述した選択ドライバ１２０に接続されて、所定のタイミングで選択レベル又は非選択レベルの選択電圧Ｖselが印加される。また、データラインＬｄは、上述したデータドライバ１３０に接続されて、上記選択電圧Ｖselにより選択状態に設定された画素ＰＩＸに対して、画像データに応じた階調電圧（階調信号）Ｖdataが印加される。
【００７８】
このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１がオン動作して画素ＰＩＸを選択状態に設定する。そして、このタイミングに同期して、データドライバ１３０から画像データに応じた電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ１１を介して、階調電圧Ｖdataに応じた電位が接点Ｎ１１（トランジスタＴｒ１２のゲート端子）に印加される。
【００７９】
これにより、トランジスタＴｒ１２が階調電圧Ｖdataに応じた導通状態でオン動作して、ドレイン・ソース間に所定の電流値の発光駆動電流が流れ、有機ＥＬ素子ＯＥＬは、階調電圧Ｖdata（すなわち画像データ）に応じた輝度階調で発光する。このとき、トランジスタＴｒ１２のゲート・ソース間に接続されたキャパシタＣｓには、接点Ｎ１１に印加された階調電圧Ｖdataに基づいて電荷が蓄積（充電）される。
【００８０】
次いで、非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ１１がオフ動作して画素ＰＩＸを非選択状態に設定する。これにより、上記キャパシタＣｓに蓄積された電荷（すなわち、ゲート・ソース間の電位差）が保持されて、トランジスタＴｒ１２のゲート端子に階調電圧Ｖdataに相当する電圧が印加される。したがって、トランジスタＴｒ１２のドレイン・ソース間に上記の発光動作状態と同等の電流値の発光駆動電流が流れて、有機ＥＬ素子ＯＥＬは発光状態を継続する。そして、このような表示駆動動作を、表示パネル１１０に２次元配列された全ての画素ＰＩＸについて、例えば各行ごとに順次実行することにより、所望の画像情報が表示される。
【００８１】
（第２の構成例）
図２０（ａ）に示すように、第２の構成例に係る表示装置１００は、少なくとも、表示パネル１１０と、選択ドライバ１２０と、データドライバ１３０と、電源ドライバ１４０と、を備えている。すなわち、本構成例に係る表示装置１００は、第１の構成例に示した構成に加え、電源ドライバ１４０を備えた構成を有している。ここで、上述した第１の構成例と同様に、表示パネル１１０を表示駆動するための選択ドライバ１２０やデータドライバ１３０、電源ドライバ１４０は、薄膜トランジスタを適用した回路構成を有し、当該薄膜トランジスタとして上述した実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。
【００８２】
本構成例に係る表示パネルに配列される画素ＰＩＸに設けられる発光駆動回路ＤＣは、例えば図２０（ｂ）に示すように、トランジスタＴｒ２１〜Ｔｒ２３とキャパシタＣｓとを備えている。トランジスタＴｒ２１は、ゲート端子が選択ラインＬｓに接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２１に接続されている。トランジスタＴｒ２２は、ゲート端子が選択ラインＬｓに接続され、ソース端子がデータラインＬｄに接続され、ドレイン端子が接点Ｎ２２に接続されている。トランジスタＴｒ２３は、ゲート端子が接点Ｎ２１に接続され、ドレイン端子が電源ラインＬａに接続され、ソース端子が接点Ｎ２２に接続されている。キャパシタＣｓは、トランジスタＴｒ２３のゲート端子（接点Ｎ２１）及びソース端子（接点Ｎ２２）に接続されている。
【００８３】
ここで、本構成例においても、トランジスタＴｒ２１〜Ｔｒ２３はいずれも、ｎチャネル型の薄膜トランジスタが適用され、上述した実施形態に示したような素子構造（又は製造方法を用いて作製された素子構造）を適用することができる。また、キャパシタＣｓは、トランジスタＴｒ２３のゲート・ソース間に形成される寄生容量、又は、該ゲート・ソース間に付加的に設けられた補助容量、もしくは、これらの寄生容量と補助容量からなる容量成分である。
【００８４】
また、有機ＥＬ素子ＯＥＬは、アノード端子（アノード電極）が上記発光駆動回路ＤＣの接点Ｎ２２に接続され、カソード端子（カソード電極）が低電位の基準電圧Ｖsc（例えば接地電位Ｖgnd）に接続されている。画素ＰＩＸに接続される電源ラインＬａは、上述した電源ドライバ１４０に接続されて、所定のタイミングで発光レベル又は非発光レベルの電源電圧Ｖsaが印加される。
【００８５】
このような回路構成を有する画素ＰＩＸを備えた表示装置の表示駆動動作は、まず、選択期間においては、選択ドライバ１２０から選択ラインＬｓに対して、選択レベル（ハイレベル）の選択電圧Ｖselを印加するとともに、電源ドライバ１４０から電源ラインＬａに非発光レベル（基準電圧Ｖsc以下の電圧レベル；例えば負電圧）の電源電圧Ｖsaを印加することにより、トランジスタＴｒ２１、Ｔｒ２２がオン動作して画素ＰＩＸを選択状態に設定する。そして、このタイミングに同期して、データドライバ１３０から画像データに応じた負の電圧値の階調電圧ＶdataをデータラインＬｄに印加することにより、トランジスタＴｒ２２を介して、階調電圧Ｖdataに応じた電位が接点Ｎ２２（トランジスタＴｒ２３のソース端子）に印加される。
【００８６】
これにより、トランジスタＴｒ２３がオン動作して、トランジスタＴｒ２３のゲート・ソース間に生じた電位差に応じた書込電流が、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２、トランジスタＴｒ２２を介してデータラインＬｄ方向に流れる。このとき、キャパシタＣｓには、接点Ｎ２１及びＮ２２間に生じた電位差に応じた電荷が蓄積される。
【００８７】
ここで、電源ラインＬａには、基準電圧Ｖsc以下の電源電圧Ｖsaが印加され、さらに、書込電流が画素ＰＩＸからデータラインＬｄ方向に引き抜かれるように設定されている。これにより、有機ＥＬ素子ＯＥＬのアノード（接点Ｎ２２）に印加される電位は、カソードの電位（基準電圧Ｖsc）よりも低くなるため、有機ＥＬ素子ＯＥＬには電流が流れず、有機ＥＬ素子ＯＥＬは発光しない（非発光動作）。そして、このような書込動作を、表示パネル１１０に２次元配列された全ての画素ＰＩＸについて、各行ごとに順次実行する。
【００８８】
次いで、非選択期間において、選択ドライバ１２０から選択ラインＬｓに対して、非選択レベル（ローレベル）の選択電圧Ｖselを印加することにより、トランジスタＴｒ２１、Ｔｒ２２がオフ動作して画素ＰＩＸを非選択状態に設定する。これにより、上記キャパシタＣｓに選択期間において蓄積された電荷が保持されるので、トランジスタＴｒ２３はオン状態を維持する。そして、電源ドライバ１４０から電源ラインＬａに発光レベル（基準電圧Ｖscよりも高い電圧レベル）の電源電圧Ｖsaを印加することにより、電源ラインＬａからトランジスタＴｒ２３、接点Ｎ２２を介して、有機ＥＬ素子ＯＥＬに所定の発光駆動電流が流れる。
【００８９】
このとき、キャパシタＣｓに蓄積される電荷（電圧成分）は、トランジスタＴｒ２３において階調電圧Ｖdataに対応する書込電流を流す場合の電位差に相当するので、有機ＥＬ素子ＯＥＬに流れる発光駆動電流は、当該書込電流と略同等の電流値となる。これにより、各画素ＰＩＸの有機ＥＬ素子ＯＥＬは、書込動作時に書き込まれた画像データ（階調電圧Ｖdata）に応じた輝度階調で発光し、表示パネル１１０に所望の画像情報が表示される。
【００９０】
このように、上述した実施形態に示した半導体装置（薄膜トランジスタ）は、表示装置を構成する駆動ドライバや、表示パネルに複数配列される画素（発光駆動回路）のスイッチング素子や駆動素子として適用することができるものである。したがって、製造時のチャネル保護層とソース、ドレイン電極間のアライメントずれに起因するオン電流特性のばらつきが抑制された薄膜トランジスタを備えた表示装置を実現することができるので、表示装置の製造歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００９１】
特に、上述した実施形態に示した薄膜トランジスタを、電流駆動型の発光素子である有機ＥＬ素子ＯＥＬを発光駆動させるための駆動トランジスタ（トランジスタＴｒ１２、Ｔｒ２３）として適用した場合には、上記アライメントずれに起因するオン電流特性のばらつきを抑制して、画像データに応じた電流値の発光駆動電流を有機ＥＬ素子ＯＥＬに流すことができる。したがって、各画素ＰＩＸの有機ＥＬ素子ＯＥＬを画像データに応じた所望の輝度階調で発光動作させることができ、良好な表示画質で画像情報を表示することができる。
【００９２】
なお、上述した第１及び第２の構成例（図１９、図２０）においては、画像データに応じた電圧値の階調電圧Ｖdataを各画素ＰＩＸに印加することにより、各画素ＰＩＸの発光素子（有機ＥＬ素子ＯＥＬ）に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作（表示動作）させる電圧指定型の階調制御方式に対応した回路構成を有する発光駆動回路ＤＣを備えた場合について説明した。本発明に係る半導体装置が適用可能な表示装置は、これに限定されるものではなく、例えば、画像データに応じた電流値の階調電流を各画素ＰＩＸに供給することにより、各画素ＰＩＸの発光素子に画像データに応じた発光駆動電流を流して、所望の輝度階調で発光動作させる電流指定型の階調制御方式に対応した回路構成を有する発光駆動回路を備えたものであってもよい。なお、第２の構成例に示した発光駆動回路ＤＣは、上記の電圧指定型及び電流指定型のいずれの階調制御方式にも対応した回路構成を有している。
【００９３】
＜電子機器への適用例＞
次に、上述した実施形態に係る半導体装置（薄膜トランジスタ）を備えた発光装置（表示装置）を適用した電子機器について図面を参照して説明する。
【００９４】
上述したような表示パネル１１０や駆動ドライバ（選択ドライバ１２０、データドライバ１３０、電源ドライバ１４０）を備える表示装置１００は、例えばデジタルカメラや薄型テレビジョン、モバイル型のパーソナルコンピュータ、携帯電話等、種々の電子機器の表示デバイスとして良好に適用できるものである。
【００９５】
図２１は、本発明に係る発光装置を適用したデジタルカメラの構成例を示す斜視図であり、図２２は、本発明に係る発光装置を適用した薄型テレビジョンの構成例を示す斜視図であり、図２３は、本発明に係る発光装置を適用したモバイル型のパーソナルコンピュータの構成例を示す斜視図であり、図２４は、本発明に係る発光装置を適用した携帯電話の構成例を示す図である。
【００９６】
図２１において、デジタルカメラ２１０は、大別して、本体部２１１と、レンズ部２１２と、操作部２１３と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２１４と、シャッターボタン２１５とを備えている。これによれば、表示部２１４における薄膜トランジスタのオン電流特性のばらつきを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００９７】
また、図２２において、薄型テレビジョン２２０は、大別して、本体部２２１と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２２２と、操作用コントローラ（リモコン）２２３と、を備えている。これによれば、表示部２２２における薄膜トランジスタのオン電流特性のばらつきを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００９８】
また、図２３において、パーソナルコンピュータ２３０は、大別して、本体部２３１と、キーボード２３２と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２３３とを備えている。この場合においても、表示部２３３における薄膜トランジスタのオン電流特性のばらつきを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【００９９】
また、図２４において、携帯電話２４０は、大別して、操作部２４１と、受話口２４２と、送話口２４３と、上述した実施形態に示した半導体装置を備えた表示装置１００を適用した表示部２４４とを備えている。この場合においても、表示部２４４における薄膜トランジスタのオン電流特性のばらつきを抑制して、製品の歩留まりを向上させることができるとともに、良好な表示画質を実現することができる。
【０１００】
なお、上述した各電子機器においては、本発明に係る半導体装置を備えた発光装置を、表示装置（表示デバイス）として適用した場合について説明したが、本発明はこれに限定されるものではない。本発明に係る半導体装置を備えた発光装置は、例えば発光素子を有する複数の画素が一方向に配列された発光素子アレイを備え、感光体ドラムに画像データに応じて発光素子アレイから出射した光を照射して露光する露光装置に適用するものであってもよい。
【符号の説明】
【０１０１】
１１      基板
１２      絶縁膜
１３      ゲート電極
１４      チャネル領域
１５      チャネル保護層
１６      不純物半導体領域
１７      シリサイド領域
１８      ソース、ドレイン電極
１９      保護絶縁膜
１００    表示装置
１１０    表示パネル
１２０    選択ドライバ
１３０    データドライバ
１４０    電源ドライバ
ＴＦＴ    薄膜トランジスタ
ＦＬｃ    チャネル膜
ＰＩＸ    画素
ＤＣ      発光駆動回路
ＯＥＬ    有機ＥＬ素子
Ｔｒ１１、Ｔｒ１２、Ｔｒ２１〜Ｔｒ２３    トランジスタ
【図１】
2011211003.tif 000003
【図２】
2011211003.tif 000004
【図３】
2011211003.tif 000005
【図４】
2011211003.tif 000006
【図５】
2011211003.tif 000007
【図６】
2011211003.tif 000008
【図７】
2011211003.tif 000009
【図８】
2011211003.tif 000010
【図９】
2011211003.tif 000011
【図１０】
2011211003.tif 000012
【図１１】
2011211003.tif 000013
【図１２】
2011211003.tif 000014
【図１３】
2011211003.tif 000015
【図１４】
2011211003.tif 000016
【図１５】
2011211003.tif 000017
【図１６】
2011211003.tif 000018
【図１７】
2011211003.tif 000019
【図１８】
2011211003.tif 000020
【図１９】
2011211003.tif 000021
【図２０】
2011211003.tif 000022
【図２１】
2011211003.tif 000023
【図２２】
2011211003.tif 000024
【図２３】
2011211003.tif 000025
【図２４】
2011211003.tif 000026