(57)【要約】【課題】パワーオンリセット信号を誤作動せず確実に発生させることができ、従来技術より短時間で電源電圧や製造時のバラツキによらない任意の一定時間オンとなるパワーオンリセット信号を発生するパワーオンリセット回路技術の提供。【解決手段】Ｐ型ＭＯＳトランジスタＰ１と第１のコンデンサＣ１からなる充電回路１と、該充電回路１の出力とパワーオンリセット信号ＰＯＲを入力して動作するＮＯＲ回路ＮＯＲ１と、ＮＯＲ回路ＮＯＲ１と直列に接続されたインバータ回路ＩＮＶ１と、ＮＯＲ回路ＮＯＲ１の入力とインバータ回路ＩＮＶ１の出力の間に接続されるコンデンサＣ２と、クロックＣＫをカウントするカウンタ回路２と、カウンタ回路２の出力によりクロックの出力または停止を選択するクロック選択回路３と、カウンタ回路２の出力に接続されパワーオンリセット信号ＰＯＲを出力するインバータ回路ＩＮＶ２を備える。カウンタ回路２は一段以上のフリップフロップから構成される。【選択図】図１
2011024064.tif 000002
【特許請求の範囲】
【請求項１】
電源投入時にリセット信号を発生させることによりラッチ回路の初期設定を行うパワーオンリセット回路において、
充電回路と、
該充電回路の出力と当該パワーオンリセット回路により最終的に出力されるパワーオンリセット信号を入力する第１のＮＯＲ回路と、
該第１のＮＯＲ回路の出力に接続された第１のインバータ回路と、
前記充電回路の出力に接続された前記第１のＮＯＲ回路の入力と前記第１のインバータ回路の出力の間に接続される第２のコンデンサと、
クロックをカウントするカウンタ回路と、
該カウンタ回路の出力に基づいて前記クロックを出力するかクロックの出力を停止するかのいずれかを選択して前記カウンタ回路に入力するクロック選択回路と、
前記カウンタ回路の出力に接続され、パワーオンリセット信号を出力する第２のインバータ回路と
を備えることを特徴とするパワーオンリセット回路。
【請求項２】
前記充電回路は、
第１の電源にソースが接続され、前記第１のＮＯＲ回路の出力にゲートが接続されるＰ型ＭＯＳトランジスタと、
一端が該Ｐ型ＭＯＳトランジスタのドレインに接続され、他端が第２の電源に接続される第１のコンデンサとで構成され、
該Ｐ型ＭＯＳトランジスタと該第１のコンデンサの接続点を出力とする
ことを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
前記カウンタ回路は、前記クロック選択回路の出力信号が入力され、前記第１のインバータ回路の出力によってリセットされるか否かが制御される、少なくとも一段以上のフリップフロップにより構成され、
前記クロック選択回路は、クロックと前記カウンタ回路の出力を入力し、出力を前記カウンタ回路に入力する第２のＮＯＲ回路により構成される
ことを特徴とする請求項１または2に記載のパワーオンリセット回路。
【請求項４】
請求項１から３のいずれか１項に記載のパワーオンリセット回路を組み込んだことを特徴とするモジュール。
【請求項５】
請求項１から３のいずれか１項に記載のパワーオンリセット回路あるいは請求項４に記載のモジュールを組み込んだことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リセット付ラッチ回路等を備える半導体装置に係り、特に、電源投入時にラッチ回路を初期状態にリセットするために用いられるパワーオンリセット回路および該パワーオンリセット回路を有するモジュールならびに電子回路に関する。
【背景技術】
【０００２】
パワーオンリセット回路は、電源投入時に、ラッチ回路を内蔵する電子回路の誤動作を防止するために該ラッチ回路を予め決められた初期状態にリセット（初期化）するためのものである。
【０００３】
パワーオンリセット回路としては、電源投入後における電源電圧の立ち上がりの緩急に依存しない、また、誤動作せず安定したリセット信号を短時間で確実に発生させることが望まれており、例えば、特開２００３−３２０８８号公報（特許文献１）に開示されたものが提案されている。
【０００４】
図３は、上記特許文献１に開示された従来のパワーオンリセット回路を示す図である。以下、同図を用いて従来のパワーオンリセット回路の構成を説明する。
【０００５】
特許文献１に開示されたパワーオンリセット回路は、図３に示すように、動作電圧設定回路１１と充電回路１２と直列接続されたインバータ回路ＩＮＶ１１〜ＩＮＶ１３と第２のコンデンサＣ２１から構成されている。
【０００６】
動作電圧設定回路１１は、Ｐ型ＭＯＳトランジスタＰ１１とディプレッション型のＮ型ＭＯＳトランジスタＮＤ１１から構成され、充電回路１２は、ソース同士およびドレイン同士が共通に接続された一対のＰ型ＭＯＳトランジスタＰ１２およびＰ１３と、該一対のＰ型ＭＯＳトランジスタＰ１２およびＰ１３に直列接続された第１のコンデンサＣ１１から構成されている。
【０００７】
動作電圧設定回路１１を構成するＰ型ＭＯＳトランジスタＰ１１のゲートと充電回路１２を構成するＰ型ＭＯＳトランジスタＰ１２のゲートが接続され、Ｐ型ＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３のソースは電源（電源電圧ＶＣＣ）に接続され、前記ディプレッション型のＮ型ＭＯＳトランジスタＮＤ１１のソースと前記第１のコンデンサＣ１１の他端は接地されている。
【０００８】
また、直列接続されたインバータ回路ＩＮＶ１１〜ＩＮＶ１３のうち、インバータ回路ＩＮＶ１１の入力は前記一対のＰ型ＭＯＳトランジスタＰ１２およびＰ１３の共通接続されたドレインと前記第１のコンデンサＣ１１との接続点（Ｂ１）に接続され、インバータ回路ＩＮＶ１３の出力がＰ型ＭＯＳトランジスタＰ１３のゲートに接続され、インバータ回路ＩＮＶ１１の入力とインバータ回路ＩＮＶ１３の入力の間に前記第２のコンデンサＣ１２が接続され、インバータ回路ＩＮＶ１３の出力からパワーオンリセット信号ＰＯＲが出力されるように構成されている。
【０００９】
図４は、図３に示した従来のパワーオンリセット回路における電源電圧ＶＣＣ及び主要点の電圧レベルを時間経過にしたがって示した電圧グラフである。次に、図３に示した従来のパワーオンリセット回路の動作を、図４の電圧グラフを参照しながら説明する。
【００１０】
電源投入後、電源電圧ＶＣＣが上昇し（図４のＶＣＣの電圧グラフ参照）、電源電圧ＶＣＣとＰ型ＭＯＳトランジスタのゲート電圧の差が該Ｐ型ＭＯＳトランジスタの閾値電圧を上回ると、動作電圧設定回路１１のＰ型ＭＯＳトランジスタＰ１１の出力には電源電圧ＶＣＣの電圧値に一定の差を持った電圧が出力され、充電回路１２のＰ型ＭＯＳトランジスタ１２のゲートに入力される。
【００１１】
充電回路１２のＰ型ＭＯＳトランジスタ１２は、前記動作電圧設定回路１１の出力電圧により一定のインピーダンスに制御され、第１のコンデンサＣ１１の充電を開始する。充電回路１１の出力であるＢ１点の電圧は、電源電圧ＶＣＣより遅れて上昇する（図４のＢ１の電圧グラフ参照）。
【００１２】
また電源投入後、充電回路１２の第１のコンデンサＣ１１の出力（Ｂ１）はＬレベルから始まるため、インバータ回路ＩＮＶ１１の出力（Ｂ２）はＨレベル（図４のＢ２の電圧グラフ参照）、ＩＮＶ１２の出力（Ｂ３）はＬレベル（図４のＢ３の電圧グラフ参照）、ＩＮＶ１３の出力であるパワーオンリセット信号ＰＯＲはＨレベルとなり（図４のＰＯＲの電圧グラフ参照）、パワーオンリセットが開始される。
【００１３】
第１のコンデンサＣ１１の充電により充電回路の出力（Ｂ１）がインバータ回路ＩＮＶ１１の閾値電圧、図４ではＶＣＣの約１/２の電圧を上回ると、ＩＮＶ１１の出力（Ｂ２）はＨレベルからＬレベルに変化する（図４のＢ２の電圧グラフ参照）。これによりＩＮＶ１２の出力（Ｂ３）はＨレベルとなり（図４のＢ３の電圧グラフ参照）、ＩＮＶ１３の出力であるパワーオンリセット信号ＰＯＲはＬレベルとなり（図４のＰＯＲの電圧グラフ参照）、パワーオンリセットが解除される。
【００１４】
インバータ回路ＩＮＶ１３の出力パワーオンリセット信号ＰＯＲがＬレベルに変化することでＰ型ＭＯＳトランジスタＰ１３がオンされ、充電回路１２のインピーダンスが低くなり、時定数ＣＲが短くなる。
【００１５】
その結果、充電回路１２の出力であるＢ１点の電圧が急上昇して電源電圧ＶＣＣの電圧と同程度となり、その後はインバータ回路ＩＮＶ１１の閾値電圧を下回ることなくＬレベル出力を維持することができ（図４のＢ１の電圧グラフ参照）、それによって誤作動を防ぐことができる。
【００１６】
上記パワーオンリセット回路によれば、複数の動作電源電圧で動作する半導体装置において、電源投入時の回路のリセット動作、及び、電源投入後の電源の切り替え等で発生する電圧の変動による誤作動を防ぐことが可能となる。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上述の従来のパワーオンリセット回路は、電源の立ち上がりが遅い場合（図４のＶＣＣの立ち上がり傾斜が緩やかな場合）には安定した動作を妨げられる可能性があるため、これを回避するためには、充電回路１２におけるＰ型ＭＯＳトランジスタＰ１２とコンデンサＣ１１による時定数を大きく設計する必要があった。
【００１８】
また、入力する電源電圧の違いや製造におけるＰ型ＭＯＳトランジスタＰ１２や第１のコンデンサＣ１１の製造バラツキにより、パワーオンリセット信号ＰＯＲがＨレベルの時間にばらつきが生じ、一定時間有効（ＯＮ）になるパワーオンリセット信号を発生させることができないという問題があった。
【００１９】
本発明は、パワーオンリセット信号を誤作動せず確実に発生させることができ、従来技術より短時間で、かつ電源電圧や製造時のバラツキによらない任意の一定時間オンとなるパワーオンリセット信号を発生できるパワーオンリセット期間を最適化することが可能なパワーオンリセット回路と該パワーオンリセット回路を用いたモジュール、電子機器を提供することを目的としている。
【課題を解決するための手段】
【００２０】
本発明は、上記目的を達成するために、次のような構成を採用したものである。
ａ）電源投入時にリセット信号を発生させることによりラッチ回路の初期設定を行うパワーオンリセット回路において、充電回路（１）と、該充電回路（１）の出力と当該パワーオンリセット回路により最終的に出力されるパワーオンリセット信号（ＰＯＲ）を入力する第１のＮＯＲ回路（ＮＯＲ１）と、  該第１のＮＯＲ回路（ＮＯＲ１）の出力に接続された第１のインバータ回路（ＩＮＶ１）と、前記充電回路（１）の出力に接続された前記第１のＮＯＲ回路（ＮＯＲ１）の入力と前記第１のインバータ回路（ＩＮＶ１）の出力の間に接続される第２のコンデンサ（Ｃ２）と、クロックをカウントするカウンタ回路（２）と、該カウンタ回路（２）の出力に基づいて前記クロックを出力するかクロックの出力を停止するかのいずれかを選択して前記カウンタ回路（２）に入力するクロック選択回路（３）と、前記カウンタ回路（２）の出力に接続され、パワーオンリセット信号（ＰＯＲ）を出力する第２のインバータ回路（ＩＮＶ２）を備えることを特徴とする。
【００２１】
ｂ）上記パワーオンリセット回路において、前記充電回路（１）は、第１の電源（ＶＣＣ）にソースが接続され、前記第１のＮＯＲ回路（ＮＯＲ１）の出力にゲートが接続されるＰ型ＭＯＳトランジスタ（Ｐ１）と、一端が該Ｐ型ＭＯＳトランジスタ（Ｐ１）のドレインに接続され、他端が第２の電源（接地）に接続される第１のコンデンサ（Ｃ１）とで構成され、該Ｐ型ＭＯＳトランジスタ（Ｐ１）と該第１のコンデンサ（Ｃ１）の接続点を出力とすることを特徴としている。
【００２２】
ｃ）上記パワーオンリセット回路において、前記カウンタ回路（２）は、前記クロック選択回路（３）の出力信号が入力され、前記第１のインバータ回路（ＩＮＶ１）の出力によってリセットされるか否かが制御される、少なくとも一段以上のフリップフロップ（ＦＦ１）により構成され、前記クロック選択回路（３）は、クロックと前記カウンタ回路（２）の出力を入力し、出力を前記カウンタ回路（２）に入力する第２のＮＯＲ回路（ＮＯＲ２）により構成されることを特徴としている。
【００２３】
ｄ）本発明に係るモジュールあるいは電子機器は、上記ａ）〜ｃ）のいずれかに記載のパワーオンリセット回路を組み込んだモジュール、あるいはこれらのモジュールを組み込んだ電子機器である。
【００２４】
上記パワーオンリセット回路によれば、外部からのクロック信号を任意の所定数カウントしたときパワーオンリセット信号の発生を行うので、パワーオンリセット信号を短時間かつ任意の一定時間で発生させることができる。
【発明の効果】
【００２５】
本発明によれば、外部からのクロック信号を所定数（カウンタ回路２を構成するフリップフロップの段数によって決まる数）をカウントした時点でパワーオンリセット信号を解除するようにしているので、電源電圧や製造時のバラツキによらない、従来より短時間かつ任意の一定時間の間、パワーオンリセット信号を発生させることができるパワーオンリセット回路、およびそれを用いたモジュール、あるいはこれらのパワーオンリセット回路やモジュールを組み込んだ電子機器を実現できる。
【図面の簡単な説明】
【００２６】
【図１】本発明に係るパワーオンリセット回路の一例を説明するための図である。
【図２】本発明に係るパワーオンリセット回路の電圧レベルの変化を示すグラフである。
【図３】従来のパワーオンリセット回路を説明するための図である。
【図４】従来のパワーオンリセット回路の電圧レベルの変化を示すグラフである。
【発明を実施するための形態】
【００２７】
以下、本発明の実施例を、図面を参照しながら詳細に説明する。
図１は、パワーオンリセット回路の全体回路構成について説明する図である。
【００２８】
同図に示すように、本発明に係るパワーオンリセット回路は、電源電圧（第１の電源）ＶＣＣと接地電位（第２の電源）の間に直列接続されてなるＰ型ＭＯＳトランジスタＰ１と第１のコンデンサＣ１からなる充電回路１と、該充電回路１の出力すなわちＰ型ＭＯＳトランジスタＰ１と第１のコンデンサＣ１の接続点（Ａ１）の信号と最終的に出力されるパワーオンリセット信号（ＰＯＲ）を入力して動作するＮＯＲ回路ＮＯＲ１と、該ＮＯＲ回路ＮＯＲ１に直列接続されたインバータ回路ＩＮＶ１と、前記充電回路１の出力側の該ＮＯＲ回路ＮＯＲ１の入力と該インバータ回路ＩＮＶ１の出力（Ａ３）の間を接続する第２のコンデンサＣ２と、該インバータ回路ＩＮＶ１の出力（Ａ３）によりリセットされるカウンタ回路２と、該カウンタ回路２の出力（Ａ４）でクロックの出力か停止を選択するクロック選択回路３と、前記カウンタ回路２の出力（Ａ４）に接続されパワーオンリセット信号を出力させるインバータ回路ＩＮＶ２とで構成され、またＮＯＲ回路ＮＯＲ１の出力（Ａ２）はＰ型ＭＯＳトランジスタＰ１のゲートに接続されている。
【００２９】
また、前記カウンタ回路は、直列接続された一段以上のフリップフロップ回路ＦＦで構成され（図の例は、一個のフリップフロップ回路ＦＦ１で構成された例である）、前記クロック選択回路は、クロックと最終出力であるパワーオンリセット信号を入力するＮＯＲ回路ＮＯＲ２とで構成されている。
【００３０】
図２は、図１に示したパワーオンリセット回路における電源電圧ＶＣＣ及び主要点の電圧レベルを時間経過にしたがって示したグラフである。次に、図１に示したパワーオンリセット回路の動作を、図２の電圧グラフを参照しながら説明する。
【００３１】
まず、電源を投入すると、図２に示すように、電源電圧ＶＣＣは一定の勾配で電圧が上昇していく（図２の（ａ）参照）。充電回路１は、Ｐ型ＭＯＳトランジスタＰ１がオン、すなわち電源電圧ＶＣＣの値がＰ型ＭＯＳトランジスタＰ１のゲート電圧よりその閾値以上の高い電圧になってから、充電動作を開始する。
【００３２】
そのため、Ａ１点では、電源投入後、Ｐ型ＭＯＳトランジスタＰ１がオンになるまでのしばらくの間、０Ｖ（Ｌレベル）のままである（図２の（ｂ）参照）。その間、ＮＯＲ回路ＮＯＲ１の入力（Ａ１）がＬレベルのため、ＮＯＲ回路ＮＯＲ１の出力（Ａ２）はＨレベル（図２の（ｃ）参照）、そしてＮＯＲ回路ＮＯＲ１の出力（Ａ２）を入力とするＩＮＶ回路ＩＮＶ１の出力（Ａ３）はＬレベルとなる（図２の（ｄ）参照）。
【００３３】
ＩＮＶ回路１の出力がＬレベルになることによりカウンタ回路２のフリップフロップＦＦ１は強制リセットがかけられ、カウンタ回路２の出力であるＡ４点はＬが出力される（図２の（ｅ）参照）。ここでコンデンサＣ２は、インバータ回路ＩＮＶ１の出力（Ａ３）がＬレベルからＨレベルへの変化を緩やかにさせるため、確実にカウンタ回路２に強制リセットをかけることができる。このときコンデンサＣ２を接続する２点、すなわちＮＯＲ回路ＮＯＲ１の入力（Ａ１）とインバータ回路ＩＮＶ１の出力（Ａ３）の電位は同電位となるため、コンデンサＣ２に電荷はない状態である。
【００３４】
クロック選択回路３は、ＮＯＲ回路ＮＯＲ２の入力の一方であるＡ４点がＨレベルのときは必ずＬレベルを出力し、カウンタ回路２の出力（Ａ４）がＬレベルの間はクロック信号ＣＫを反転したレベルを出力する。そのため、カウンタ回路２に強制リセットがかけられ、カウンタ回路２の出力（Ａ４）がＬレベルになると（図２の（ｅ）参照）、ＮＯＲ回路ＮＯＲ２の出力はクロック信号ＣＫが反転されたクロックの出力が開始される（図２の（ｆ）参照）。
【００３５】
同時に、カウンタ回路２の出力（Ａ４）のＬレベルがインバータ回路ＩＮＶ２の入力となり、パワーオンリセット信号ＰＯＲであるインバータ回路ＩＮＶ２の出力はＨレベルとなる（図２の（ｇ）参照）。これにより、パワーオンリセットが開始される。
【００３６】
パワーオンリセット信号ＰＯＲがＨレベルとなると、ＮＯＲ回路ＮＯＲ１の出力（Ａ２）はＬとなる（図２の（ｈ）参照）。これにより第１のインバータ回路ＩＮＶ１の出力（Ａ３）はＨレベルとなり（図２の（ｉ）参照）、カウンタ回路２の強制リセットが解除され、クロックのカウントが開始される。
【００３７】
また、ＮＯＲ回路ＮＯＲ１の出力（Ａ２）をゲートに入力するＰ型ＭＯＳトランジスタＰ１がＯＮし、充電回路１の急速な充電が開始され、充電回路１の出力（Ａ１）の電圧が急激に上昇し（図２の（ｊ）参照）、ＮＯＲ回路ＮＯＲ１の閾値電圧を越えるＨレベルになると、ＮＯＲ回路ＮＯＲ１のもう一方の入力（パワーオンリセット信号ＰＯＲ）の信号レベルに関わらず、ＮＯＲ回路ＮＯＲ１の出力（Ａ２）はＬレベル（図２の（ｋ）参照）、第１のインバータ回路ＩＮＶ１の出力（Ａ３）はＨレベルで維持される（図２の（ｌ）参照）。これにより、電源電圧ＶＣＣが変動しても誤作動が防止される。
【００３８】
図１のカウンタ回路２のフリップフロップＦＦ１は、入力クロックの立下りで出力が変化するため、クロック選択回路３でクロック信号ＣＫが変転された出力（Ａ５）がＨレベルからＬレベルに変化したとき（図２の（ｍ）参照）、カウンタ回路２のフリップフロップＦＦ１の出力（Ａ４）はＬレベルからＨレベルとなる（図２の（ｎ）参照）。
【００３９】
カウンタ回路２の出力（Ａ４）がＨレベルとなると、クロック選択回路３のＮＯＲ回路ＮＯＲ２の出力（Ａ５）はＬレベルに固定されるため（図２の（ｏ）参照）、クロックの出力は停止される。
【００４０】
そして、カウンタ回路２の出力（Ａ４）がＨレベルとなると（図２の（ｎ）参照）、パワーオンリセット信号ＰＯＲとなる第２のインバータ回路ＩＮＶ２の出力はＬレベルとなる（図２の（ｐ）参照）。これにより、パワーオンリセットは解除される。
【００４１】
また、本発明は図１、２を用いて説明した例に限定されるものではなく、その旨を逸脱しない範囲において種々の変更が可能である。例えば、カウンタ回路２を複数のフリップフロップＦＦを直接接続して構成し任意の所定数のクロック信号をカウントした時点で出力するようにしてもよい。このようにすることにより、パワーオンリセット信号ＰＯＲを出力するまでの時間を任意に変えることができる。
【００４２】
なお、上述した本発明に係るパワーオンリセット回路は、モジュールに組み込んだり、あるいはそのモジュールを有する半導体装置等としてさまざまな形態で各種電子機器に組み込むことができる。
【符号の説明】
【００４３】
１：充電回路
２：カウンタ回路
３：クロック選択回路
１１：動作電圧設定回路
１２：充電回路
Ｐ１，Ｐ１１，Ｐ１２，Ｐ１３：Ｐ型ＭＯＳトランジスタ
ＮＤ１１：ディプレッション型のＮ型ＭＯＳトランジスタ
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ１１，ＩＮＶ１２，ＩＮＶ１３：インバータ回路
Ｃ１，Ｃ２，Ｃ１１，Ｃ１２：コンデンサ
ＮＯＲ１，ＮＯＲ２：ＮＯＲ回路
ＦＦ１：フリップフロップ
Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ｂ１，Ｂ２，Ｂ３：ノード（点）
ＶＣＣ：電源電圧
ＰＯＲ：パワーオンリセット信号
【先行技術文献】
【特許文献】
【００４４】
【特許文献１】特開２００３−０３２０８８号公報
【図１】
2011024064.tif 000003
【図２】
2011024064.tif 000004
【図３】
2011024064.tif 000005
【図４】
2011024064.tif 000006