(57)【要約】【課題】素子を微細化しても、安定して動作させることができる記憶素子を提供する。【解決手段】メモリセル毎に分離して形成され、抵抗値の変化により情報を記憶させることができる記憶層１３と、メモリセル毎に分離して形成され、かつ、記憶層１３と積層して形成され、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含むイオン源層１４と、記憶層１３及びイオン源層１４をメモリセル毎に分離する絶縁層１７と、各メモリセルの記憶層１３及びイオン源層１４の周囲に設けられた、元素の拡散を防止する拡散防止用バリア１８を含んで、記憶素子を構成する。【選択図】図１
2011211101.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル毎に分離して形成され、抵抗値の変化により情報を記憶させることができる記憶層と、
前記メモリセル毎に分離して形成され、かつ、前記記憶層と積層して形成され、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含むイオン源層と、
前記記憶層及び前記イオン源層を、前記メモリセル毎に分離する絶縁層と、
各前記メモリセルの前記記憶層及び前記イオン源層の周囲に設けられた、元素の拡散を防止する拡散防止用バリアとを含む
記憶素子。
【請求項２】
前記拡散防止用バリアは、前記絶縁層と、前記記憶層及び前記イオン源層との間に形成されている、請求項１に記載の記憶素子。
【請求項３】
前記絶縁層が前記拡散防止用バリアを兼ねている、請求項１に記載の記憶素子。
【請求項４】
前記拡散防止用バリアは、Ｔｉ，Ｔａ，Ｒｕ，Ｍｎ，Ａｌ，Ｃｏ，Ｗから選ばれる金属元素又は前記金属元素の合金の窒化膜又は酸化膜により形成されている、請求項２に記載の記憶素子。
【請求項５】
前記拡散防止用バリアは、アモルファスＳｉＮ又はアモルファスＳｉＣＮにより形成されている、請求項２又は請求項３に記載の記憶素子。
【請求項６】
前記拡散防止用バリアは、窒素を含む樹脂材料により形成されている、請求項３に記載の記憶素子。
【請求項７】
前記記憶層及び前記イオン源層に、電圧を印加することにより、前記イオン源層中の前記元素がイオン化して、前記記憶層内に拡散して、前記記憶層内に導電パスが形成されることにより、前記記憶層の抵抗値が低くなる、請求項１〜請求項６のいずれか１項に記載の記憶素子。
【請求項８】
下部電極上に絶縁層を形成し、前記絶縁層に前記下部電極に達するホールを開口する工程と、
表面に、前記ホールの深さよりも薄く、Ｔｉ，Ｔａ，Ｒｕ，Ｍｎ，Ａｌ，Ｃｏ，Ｗから選ばれる金属元素又は前記金属元素の合金の窒化膜又は酸化膜を形成する工程と、
前記ホールの底部の前記窒化膜又は酸化膜を除去して、前記下部電極を露出させる工程と、
前記下部電極に接して、前記ホールの深さよりも薄く、記憶層となる第１の膜を形成する工程と、
前記第１の膜上に、前記ホール内を埋めて、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含む、イオン源層となる第２の膜を形成する工程と、
表面を平坦化して、前記窒化膜又は酸化膜、前記第１の膜、前記第２の膜のうち、前記絶縁層上にある部分を除去して、前記ホール内にある部分を残すことにより、前記ホール内において、前記窒化膜又は酸化膜から成り、元素の拡散を防止する拡散防止用バリア膜と、前記第１の膜から成る記憶層と、前記第２の膜から成るイオン源層とを形成する工程と、
前記イオン源層上に上部電極を形成する工程とを含む
記憶素子の製造方法。
【請求項９】
下部電極上に、酸化物から成る絶縁層を形成し、前記絶縁層に前記下部電極に達するホールを開口する工程と、
前記下部電極に接して、前記ホールの深さよりも薄く、Ｍｎ或いはＡｌを含む、記憶層となる膜を形成する工程と、
前記記憶層となる膜上に、前記ホール内を埋めて、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含む、イオン源層となる第２の膜を形成する工程と、
加熱により、前記記憶層となる膜中のＭｎ或いはＡｌを拡散させて、前記絶縁層との界面に、酸化膜から成り、元素の拡散を防止する拡散防止用バリア膜を形成する工程と、
表面を平坦化して、前記拡散防止用バリア膜、前記記憶層となる膜、前記第２の膜のうち、前記絶縁層上にある部分を除去して、前記ホール内にある部分を残すことにより、前記ホール内において、前記記憶層となる膜から成る記憶層と、前記第２の膜から成るイオン源層とを形成する工程と、
前記イオン源層上に上部電極を形成する工程とを含む
記憶素子の製造方法。
【請求項１０】
下部電極上に絶縁層からなり、元素の拡散を防止する拡散防止用バリア層を形成し、前記拡散防止用バリア層に前記下部電極に達するホールを開口する工程と、
前記下部電極に接して、前記ホールの深さよりも薄く、記憶層となる第１の膜を形成する工程と、
前記第１の膜上に、前記ホール内を埋めて、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含む、イオン源層となる第２の膜を形成する工程と、
表面を平坦化して、前記第１の膜、前記第２の膜のうち、前記拡散防止用バリア層上にある部分を除去して、前記ホール内にある部分を残すことにより、前記ホール内において、前記第１の膜から成る記憶層と、前記第２の膜から成るイオン源層とを形成する工程と、
前記イオン源層上に上部電極を形成する工程とを含む
記憶素子の製造方法。
【請求項１１】
下部電極上に、記憶層、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含むイオン源層、上部電極の各層を順次形成する工程と、
前記記憶層、前記イオン源層、前記上部電極を、メモリセル毎のパターンにパターニングする工程と、
前記記憶層、前記イオン源層、前記上部電極を覆って全面的に、絶縁層からなり、元素の拡散を防止する拡散防止用バリア層を形成する工程と、
前記拡散防止用バリア層に、前記上部電極に達する開口を形成する工程とを含む
記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型の不揮発性記憶素子による記憶素子及びその製造方法に係わる。
【背景技術】
【０００２】
従来から、抵抗変化型の不揮発性記憶素子が提案されている。
この抵抗変化型の不揮発性記憶素子の一種として、抵抗が変化することにより情報を記憶する記憶層と、イオンとして移動が可能な元素を含有させたイオン源層とを積層させた構成の記憶素子が提案されている（例えば、非特許文献１を参照。）。
【０００３】
例えば、記憶素子の断面図を図１８に示すように、第１の電極である下部電極５２と、第２の電極である上部電極５５との間に、記憶層５３及びイオン源層５４が挟まれて、記憶素子が構成されている。
なお、図１８中、５１は下部電極５２の下地の層を示し、５６は絶縁層を示す。
【０００４】
そして、イオン源層５４には、Ｃｕ，Ａｇ，Ｚｎから選ばれるいずれかの元素と、Ｔｅ，Ｓ，Ｓｅから選ばれるいずれかの元素とが含まれる。
記憶層５３は、タンタル酸化物、ニオブ酸化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか、あるいはそれらの混合材料から成る（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−１７３２６７号公報
【非特許文献】
【０００６】
【非特許文献１】Aratani et al.,“A Novel Resistance Memory with High Scalability and Nanosecond Switching”,IEDM2007
【発明の概要】
【発明が解決しようとする課題】
【０００７】
図１８に示した構造は、記憶素子の動作原理を説明するための構造である。
実際のデバイス中では、特に、素子サイズの微細化が進むと、図１９に断面図を示すように、イオン源層５３及び記憶層５４がメモリセル毎に分離される必要がある。
なお、図１９中、５１は下部電極５２の下地の層を示し、５６は上部電極５５を覆う層（絶縁層等）を示し、５７はメモリセルの間を分離する絶縁層を示す。また、この図１９の場合、イオン源層５３と記憶層５４の上下関係が、図１８の構成とは逆になっている。
【０００８】
この際、イオン源層５３もしくは記憶層５４中に含まれるＣｕ等の元素は、金属及び絶縁膜中での拡散係数が大きく、デバイス動作中にメモリセル間や配線間に拡散して、安定な記憶素子としての動作を妨げる要因になり得る。
また、今後の記憶素子サイズの微細化と共に、この問題は、より顕著となるものと予測される。
【０００９】
上述した問題の解決のために、本発明においては、素子を微細化しても、安定して動作させることができる記憶素子及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の記憶素子は、メモリセル毎に分離して形成され、抵抗値の変化により情報を記憶させることができる記憶層を含む。また、メモリセル毎に分離して形成され、かつ、記憶層と積層して形成され、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含むイオン源層を含む。さらに、記憶層及びイオン源層をメモリセル毎に分離する絶縁層と、各メモリセルの記憶層及びイオン源層の周囲に設けられた、元素の拡散を防止する拡散防止用バリアを含む。
【００１１】
上述の本発明の記憶素子の構成によれば、各メモリセルの記憶層及びイオン源層の周囲に、元素の拡散を防止する拡散防止用バリアが設けられている。
これにより、記憶層及びイオン源層を積層した構造の内部に含まれている、Ｃｕ等の拡散係数の大きい元素の拡散を、拡散防止用バリアによって、抑制又は防止することが可能になる。
【００１２】
本発明の記憶素子の第１の製造方法は、下部電極上に絶縁層を形成し、この絶縁層に下部電極に達するホールを開口する工程を含む。
また、表面に、ホールの深さよりも薄く、Ｔｉ，Ｔａ，Ｒｕ，Ｍｎ，Ａｌ，Ｃｏ，Ｗから選ばれる金属元素又は金属元素の合金の窒化膜又は酸化膜を形成する工程と、ホールの底部の窒化膜又は酸化膜を除去して、下部電極を露出させる工程とを含む。
また、下部電極に接して、ホールの深さよりも薄く、記憶層となる第１の膜を形成する工程を含む。
また、この第１の膜上に、ホール内を埋めて、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含む、イオン源層となる第２の膜を形成する工程を含む。
さらに、表面を平坦化して、窒化膜又は酸化膜、第１の膜、第２の膜のうち、絶縁層上にある部分を除去して、ホール内にある部分を残す。これにより、ホール内において、窒化膜又は酸化膜から成り、元素の拡散を防止する拡散防止用バリア膜と、第１の膜から成る記憶層と、第２の膜から成るイオン源層とを形成する工程を含む。
さらにまた、イオン源層上に上部電極を形成する工程を含む。
【００１３】
上述の本発明の記憶素子の第１の製造方法によれば、絶縁層に開口されたホール内に、記憶層及びイオン源層が形成される。これにより、記憶層及びイオン源層が、絶縁層によりメモリセル毎に分離して形成される。
また、ホールの深さよりも薄く、窒化膜又は酸化膜を形成して、この酸化膜又は窒化膜のホールの底部を除去し、さらに、絶縁層上の部分を除去して、ホール内にある部分を残して、この窒化膜又は酸化膜から成る拡散防止用バリア膜を形成する。これにより、ホールの側壁に拡散防止用バリア膜を形成することができる。
また、記憶層となる第１の膜及びイオン源層となる第２の膜を、この酸化膜又は窒化膜の上に形成して、第１の膜及び第２の膜の絶縁層上にある部分を除去して、ホール内にある部分を残して、記憶層及びイオン源層を形成する。これにより、拡散防止用バリア膜の内側に、記憶層及びイオン源層が形成される。即ち、記憶層及びイオン源層の周囲に拡散防止用バリア膜が形成された記憶素子を製造することが可能になる。
【００１４】
本発明の記憶素子の第２の製造方法は、下部電極上に、酸化物から成る絶縁層を形成し、この絶縁層に下部電極に達するホールを開口する工程を含む。
また、下部電極に接して、ホールの深さよりも薄く、Ｍｎ或いはＡｌを含む、記憶層となる膜を形成する工程を含む。
また、この記憶層となる膜上に、ホール内を埋めて、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含む、イオン源層となる第２の膜を形成する工程を含む。
また、加熱により、記憶層となる膜中のＭｎ或いはＡｌを拡散させて、絶縁層との界面に、酸化膜から成り、元素の拡散を防止する拡散防止用バリア膜を形成する工程を含む。
さらに、表面を平坦化して、拡散防止用バリア膜、記憶層となる膜、第２の膜のうち、絶縁層上にある部分を除去して、ホール内にある部分を残す。これにより、ホール内において、記憶層となる膜から成る記憶層と、第２の膜から成るイオン源層とを形成する工程を含む。
さらにまた、イオン源層上に上部電極を形成する工程を含む。
【００１５】
上述の本発明の記憶素子の第２の製造方法によれば、絶縁層に開口されたホール内に、記憶層及びイオン源層が形成される。これにより、記憶層及びイオン源層が、絶縁層によりメモリセル毎に分離して形成される。
また、ホールの深さよりも薄く、Ｍｎ或いはＡｌを含む、記憶層となる膜を形成して、さらにホール内を埋めてイオン源層となる第２の膜を形成する。その後、加熱により記憶層となる膜中のＭｎ或いはＡｌを拡散させて、絶縁層との界面に、酸化膜を形成する。さらに、酸化膜の絶縁層上にある部分を除去して、ホール内にある部分を残して、この酸化膜から成る拡散防止用バリア膜を形成する。これにより、ホールの側壁に拡散防止用バリア膜を形成することができる。
また、記憶層となる膜および第２の膜の絶縁層上にある部分を除去して、ホール内にある部分を残して、記憶層及びイオン源層を形成する。これにより、拡散防止用バリア膜の内側に、記憶層及びイオン源層が形成される。即ち、記憶層及びイオン源層の周囲に拡散防止用バリア膜が形成された記憶素子を製造することが可能になる。
【００１６】
本発明の記憶素子の第３の製造方法は、下部電極上に絶縁層からなり、元素の拡散を防止する拡散防止用バリア層を形成し、この拡散防止用バリア層に下部電極に達するホールを開口する工程を含む。
また、下部電極に接して、ホールの深さよりも薄く、記憶層となる第１の膜を形成する工程を含む。
また、この第１の膜上に、ホール内を埋めて、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含む、イオン源層となる第２の膜を形成する工程を含む。
さらに、表面を平坦化して、第１の膜、第２の膜のうち、拡散防止用バリア層上にある部分を除去して、ホール内にある部分を残すことにより、ホール内において、第１の膜から成る記憶層と、第２の膜から成るイオン源層とを形成する工程を含む。
さらにまた、イオン源層上に上部電極を形成する工程を含む。
【００１７】
上述の本発明の記憶素子の第３の製造方法によれば、記憶層となる第１の膜及びイオン源層となる第２の膜を形成して、第１の膜及び第２の膜の拡散防止用バリア層上にある部分を除去して、ホール内にある部分を残して、記憶層及びイオン源層を形成する。これにより、拡散防止用バリア層の内側に、記憶層及びイオン源層が形成される。即ち、記憶層及びイオン源層の周囲に拡散防止用バリア層が形成された記憶素子を製造することが可能になる。
また、絶縁層から成る拡散防止用バリア層に開口されたホール内に、記憶層及びイオン源層が形成される。これにより、記憶層及びイオン源層が、拡散防止用バリア層によりメモリセル毎に分離して形成される。
【００１８】
本発明の記憶素子の第４の製造方法は、下部電極上に、記憶層、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含むイオン源層、上部電極の各層を順次形成する工程を含む。
また、記憶層、イオン源層、上部電極を、メモリセル毎のパターンにパターニングする工程と、記憶層、イオン源層、上部電極を覆って全面的に、絶縁層からなり、元素の拡散を防止する拡散防止用バリア層を形成する工程とを含む。
さらに、この拡散防止用バリア層に、上部電極に達する開口を形成する工程を含む。
【００１９】
上述の本発明の記憶素子の第４の製造方法によれば、記憶層、イオン源層、上部電極を、メモリセル毎のパターンにパターニングして、これらを覆って全面的に絶縁層からなる拡散防止用バリア層を形成する。
これにより、記憶層及びイオン源層の周囲に拡散防止用バリア層が形成された記憶素子を製造することが可能になる。
また、記憶層及びイオン源層がメモリセル毎のパターンにパターニングされた後に、拡散防止用バリア層で覆われるので、隣接するメモリセルとの間に拡散防止用バリア層が形成される。これにより、記憶層及びイオン源層が、拡散防止用バリア層によりメモリセル毎に分離して形成される。
【発明の効果】
【００２０】
上述の本発明によれば、記憶層及びイオン源層を積層した構造に含まれる、Ｃｕ等の拡散係数の大きい元素の拡散を、抑制又は防止することが可能になる。これにより、この元素が、隣接するメモリセルやメモリセル間に拡散することを、抑制又は防止することができる。
従って、本発明により、記憶素子の書き込み電圧や読み出し電圧、繰り返し耐性等の特性が、メモリセル毎にばらつくことを抑制することができる。
また、メモリセルの外部への元素の拡散によって特性が劣化することを、抑制することができるため、繰り返し耐性を改善することができる。
さらに、メモリセル毎の特性のばらつきを抑制することにより、確実に書き込みや読み出しを行うための、書き込み電圧や読み出し電圧のマージンを低減することができるので、書き込み電圧や読み出し電圧の低電圧化を図ることが可能になる。
【００２１】
そして、特性のメモリセル毎にばらつくことを抑制することにより、確実に書き込みや読み出しを行うことが可能になり、記憶素子を安定して動作させることができる。
従って、素子を微細化しても、安定して動作させることができる記憶素子を実現することが可能になる。
【図面の簡単な説明】
【００２２】
【図１】本発明の第１のタイプの記憶素子の概略構成図（断面図）である。
【図２】本発明の第２のタイプの記憶素子の概略構成図（断面図）である。
【図３】本発明の記憶素子の第１の実施の形態の概略構成図（断面図）である。
【図４】Ａ〜Ｃ  図３の記憶素子の製造方法を示す製造工程図である。
【図５】Ｄ〜Ｆ  図３の記憶素子の製造方法を示す製造工程図である。
【図６】Ｇ〜Ｉ  図３の記憶素子の製造方法を示す製造工程図である。
【図７】Ｊ、Ｋ  図３の記憶素子の製造方法を示す製造工程図である。
【図８】本発明の記憶素子の第２の実施の形態の概略構成図（断面図）である。
【図９】Ｆ〜Ｈ  図８の記憶素子の製造方法を示す製造工程図である。
【図１０】Ｉ、Ｊ  図８の記憶素子の製造方法を示す製造工程図である。
【図１１】本発明の記憶素子の第３の実施の形態の概略構成図（断面図）である。
【図１２】Ａ〜Ｃ  図１１の記憶素子の製造方法を示す製造工程図である。
【図１３】Ｄ〜Ｆ  図１１の記憶素子の製造方法を示す製造工程図である。
【図１４】Ｇ〜Ｉ  図１１の記憶素子の製造方法を示す製造工程図である。
【図１５】本発明の記憶素子の第４の実施の形態の概略構成図（断面図）である。
【図１６】Ｄ〜Ｆ  図１５の記憶素子の製造方法を示す製造工程図である。
【図１７】Ｇ〜Ｉ  図１５の記憶素子の製造方法を示す製造工程図である。
【図１８】従来提案されている記憶素子の断面図である。
【図１９】図１８の記憶素子をメモリセル毎に分離した構成の断面図である。
【発明を実施するための形態】
【００２３】
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の概要
２．第１の実施の形態
３．第２の実施の形態
４．第３の実施の形態
５．第４の実施の形態
【００２４】
＜１．本発明の概要＞
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要を説明する。
本発明では、前述した抵抗変化型の不揮発性記憶素子の一種である、抵抗が変化することにより情報を記憶する記憶層と、イオンとして移動が可能な元素を含有させたイオン源層とを積層させた構成を採用して、記憶素子を構成する。
そして、本発明では、記憶素子の微細化を図ることが可能となるように、記憶層及びイオン源層をメモリセル毎に分離して、記憶素子を構成する。
【００２５】
抵抗値が変化する記憶層の材料としては、Ｔａ，Ｎｂ，Ａｌ，Ｈｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ｃｅ等の金属元素の酸化物を使用することができる。
イオンとして移動が可能な元素を含有させたイオン源層は、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素及びＴｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素を含む構成とする。
このような材料によって、記憶層及びイオン源層を構成することにより、イオン源層に含まれる、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素がイオンとして移動することが可能になる。
【００２６】
本発明の記憶素子では、上述した構成としたことにより、以下に説明するように動作させて、情報の記憶を行うことができる。
まず、記憶層の抵抗値が高い状態で、記憶素子のイオン源層側が正電位となるように、記憶層及びイオン源層に電圧を印加すると、イオン源層に含まれる、イオンとして移動することが可能な元素がイオン化して、記憶層内に拡散する。そして、記憶層内に留まる、或いは、記憶層の側に接続された電極の部分で電子と結合して析出することにより、記憶層内に導電パスが形成されて、記憶層の抵抗値が低くなる。
また、記憶層の抵抗値が低い状態で、イオン源層側が負電位となるように電圧を印加すると、記憶層に拡散した元素が再びイオン化して、イオン源層に戻ることにより、記憶層の抵抗値が高くなる。
このようにして、記憶層の抵抗値を変化させて、変化した抵抗値の状態で保持させることが可能であるため、記憶層の抵抗値によって情報を記憶させることができる。
記憶層以外の各層は、記憶層と比較して充分に抵抗値が低い。そのため、記憶層の抵抗値の変化に連動して、メモリセルの抵抗値が変化するので、メモリセルの抵抗値を検知することにより、メモリセルに記憶された情報を読み出すことができる。
【００２７】
本発明では、さらに、上述したＣｕ等の拡散を防止するために、メモリセルの記憶層及びイオン源層の周辺に、拡散防止用バリアを設ける。
具体的には、以下に挙げる２つのタイプの記憶素子を構成する。
【００２８】
本発明の第１のタイプの記憶素子では、各メモリセルの記憶層及びイオン源層の側壁と、メモリセルを分離する絶縁層との間に、比較的薄い、拡散防止用バリアを形成する。
このタイプの拡散防止用バリアの材料としては、Ｔｉ，Ｔａ，Ｒｕ，Ｍｎ，Ａｌ，Ｃｏ，Ｗ等の金属及びそれらの合金の酸化物又は窒化物、或いは、アモルファスＳｉＮ、アモルファスＳｉＣＮ等を使用することができる。
【００２９】
本発明の第１のタイプの記憶素子の概略構成図（断面図）を、図１に示す。
図１に示す記憶素子は、図１９に示した記憶素子の構成に対応した構造となっている。
下地層１１の上に、層間絶縁層１７によってメモリセル毎に分離された、下部電極１２と記憶層１３とイオン源層１４とが形成されており、イオン源層１４の上に共通の上部電極１５が形成されている。
そして、各メモリセルの記憶層１３及びイオン源層１４の側壁と、メモリセルを分離する層間絶縁層１７との間に、拡散防止用バリア膜１８が形成されている。
なお、図中１６は、上部電極１５を覆う層（絶縁層等）を示す。また、下地層１１としては、半導体基板や配線やプラグ層等の導電層と、導電層を絶縁分離する絶縁層とが、含まれる。
【００３０】
本発明の第１のタイプの記憶素子では、図１に示すように、各メモリセルの記憶層１３及びイオン源層１４の側壁と、メモリセルを分離する層間絶縁層１７との間に、拡散防止用バリア膜１８を形成している。これにより、拡散防止用バリア膜１８によって、記憶層１３やイオン源層１４に含まれるＣｕ等の拡散係数の大きい元素の拡散を、抑制又は防止することができる。即ち、この元素が、隣接するメモリセルやメモリセル間の層間絶縁層１７に拡散することを、抑制又は防止することができる。
従って、記憶素子の書き込み電圧や読み出し電圧、繰り返し耐性等の特性が、メモリセル毎にばらつくことを抑制することができる。
また、メモリセルの外部への元素の拡散によって特性が劣化することを、抑制することができるため、繰り返し耐性を改善することができる。
さらに、メモリセル毎の特性のばらつきを抑制することにより、確実に書き込みや読み出しを行うための、書き込み電圧や読み出し電圧のマージンを低減することができるので、書き込み電圧や読み出し電圧の低電圧化を図ることが可能になる。
そして、特性のメモリセル毎にばらつくことを抑制することにより、確実に書き込みや読み出しを行うことが可能になり、記憶素子を安定して動作させることができる。
従って、素子を微細化しても、安定して動作させることができる記憶素子を実現することが可能になる。
【００３１】
第２のタイプの記憶素子では、メモリセルを分離する絶縁層を、拡散防止用バリアとして利用する。
このタイプの拡散防止用バリアの材料としては、窒素を含む樹脂材料、アモルファスＳｉＮ、アモルファスＳｉＣＮ等を使用することができる。
【００３２】
本発明の第２のタイプの記憶素子の概略構成図（断面図）を、図２に示す。
図２に示す記憶素子も、図１９に示した記憶素子の構成に対応した構造となっている。
下地層１１の上に、絶縁層によってメモリセル毎に分離された、下部電極１２と記憶層１３とイオン源層１４とが形成されており、イオン源層１４の上に共通の上部電極１５が形成されている。図中１６は、上部電極１５を覆う層（絶縁層等）を示す。
そして、各メモリセルを分離する絶縁層として、拡散防止用バリア層１９が形成されている。
【００３３】
本発明の第２のタイプの記憶素子では、図２に示すように、各メモリセルを分離する絶縁層として拡散防止バリア層１９を形成していることにより、記憶層１３やイオン源層１４に含まれるＣｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
従って、記憶素子の書き込み電圧や読み出し電圧、繰り返し耐性等の特性が、メモリセル毎にばらつくことを抑制することができる。
また、メモリセルの外部への元素の拡散によって特性が劣化することを、抑制することができるため、繰り返し耐性を改善することができる。
さらに、メモリセル毎の特性のばらつきを抑制することにより、確実に書き込みや読み出しを行うための、書き込み電圧や読み出し電圧のマージンを低減することができるので、書き込み電圧や読み出し電圧の低電圧化を図ることが可能になる。
そして、特性のメモリセル毎にばらつくことを抑制することにより、確実に書き込みや読み出しを行うことが可能になり、記憶素子を安定して動作させることができる。
従って、素子を微細化しても、安定して動作させることができる記憶素子を実現することが可能になる。
【００３４】
＜２．第１の実施の形態＞
続いて、本発明の記憶素子の具体的な実施の形態を説明する。
本発明の記憶素子の第１の実施の形態の概略構成図（断面図）を、図３に示す。
本実施の形態は、図１に示した第１のタイプの記憶素子の具体的な実施の形態である。
なお、図３は１個のメモリセルの断面図を示しており、実際には多数のメモリセルにより記憶素子が構成される。
【００３５】
この第１の実施の形態の記憶素子は、図３に示すように、酸化シリコン層等の絶縁層２１内に埋め込まれて形成されたポリシリコンプラグ層２２の上に、メモリセルの下部電極１２と記憶層１３とイオン源層１４とがこの順に形成されている。そして、これらの上に、隣接するメモリセルと共通に、上部電極１５が形成されている。図中１６は、上部電極１５を覆う層（絶縁層等）である。絶縁層２１及びポリシリコンプラグ層２２は、図１で下部電極１２の下に形成されている下地層１１に相当する。そして、ポリシリコンプラグ層２２は、その下地となっている、図示しない、メモリセルを選択するためのトランジスタ等に接続されている。
隣接するメモリセルとは、層間絶縁層１７によって分離されている。
【００３６】
下部電極１２は、上面の一部が下側に凹んで形成されている。これは、製造方法を後述するように、エッチングの際に形成された凹部である。また、下部電極１２の上面は、記憶層１３よりも幅広いパターンに形成されている。このように記憶層１３よりも幅広いパターンに形成することにより、記憶層１３とのパターンの合わせずれがあっても、記憶層１３の底面全体に下部電極１２を接触させることができる。
記憶層１３は、下部電極１２の上面の凹部を埋めて、かつ、断面Ｕ字形状に形成されている。
イオン源層１４は、記憶層１３上に、かつ、記憶層１３の断面Ｕ字形状の内側に、形成されている。
【００３７】
下部電極１２及び上部電極１５の材料としては、Ｗ，ＷＮ，Ｔｉ，ＴｉＮ等を使用することができる。また、半導体材料に使用されている、その他の電極材料を使用することもできる。
【００３８】
記憶層１３の材料としては、Ｔａ，Ｎｂ，Ａｌ，Ｈｆ，Ｚｒ，Ｎｉ，Ｃｏ，Ｃｅ等の金属元素の酸化物を使用することができる。
【００３９】
イオン源層１４の材料としては、Ｃｕ，Ａｇ，Ｚｎ，Ａｌ，Ｚｒから選ばれる少なくとも１種の元素と、Ｔｅ，Ｓ，Ｓｅから選ばれる少なくとも１種の元素とが含まれる材料を使用することができる。例えば、ＣｕＴｅやＡｌＴｅ等を使用することができる。
【００４０】
そして、本実施の形態では、特に、記憶層１３の側壁と、メモリセルを分離する層間絶縁層１７との間に、拡散防止用バリア膜１８が形成されている。
この拡散防止用バリア膜１８の材料としては、Ｔｉ，Ｔａ，Ｒｕ，Ｍｎ，Ａｌ，Ｃｏ，Ｗ等の金属及びそれらの合金の酸化物又は窒化物、或いは、アモルファスＳｉＮ、アモルファスＳｉＣＮ等を使用することができる。
これにより、記憶層１３やイオン源層１４に含まれるＣｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
【００４１】
本実施の形態の記憶素子は、例えば、以下のようにして製造することができる。
まず、図４Ａに示すように、酸化シリコン層等の絶縁層２１内に、下地となっているトランジスタ（図示せず）に接続されたポリシリコンプラグ層２２を埋め込んで形成する。
【００４２】
その後、ドライエッチングにより、図４Ｂに示すように、ポリシリコンプラグ層２２上部を、周辺の絶縁層２１よりも後退させる。ドライエッチングのためには、ＣｘＦｙ（ｘ＝１〜６，ｙ＝１〜８）、Ｏ２もしくは希ガスをエッチングガスとして使用し、エッチング装置としては、一般的なマグネトロン方式のエッチング装置を使用する。
【００４３】
次に、ＲＦスパッタリング処理により、ポリシリコンプラグ層２２上の開口部に、Ｗ，ＷＮ，Ｔｉ，ＴｉＮ等による金属膜を埋め込んで形成する。
さらに、ＣＭＰ（Chemical Mechanical Polish）法、もしくは、ドライエッチングを用いて、絶縁層２１上の金属膜を除去して、図４Ｃに示すように、ポリシリコンプラグ層２２上に、金属膜から成る下部電極１２を形成する。
【００４４】
次に、表面を覆って全面的に、層間絶縁層を２０ｎｍ〜３００ｎｍの厚さで形成する。この層間絶縁層の材料としては、例えば、ＳｉＯ２、もしくは、ＳｉＮを用いる。また、この層間絶縁層の形成方法としては、プラズマＣＶＤ法（Chemical vapor deposition）或いは、スピンコート法のいずれでも構わない。これにより、下部電極１２上に層間絶縁層が形成される。
さらに、図５Ｄに示すように、この層間絶縁層１７上にレジストマスク２３を形成して、このレジストマスク２３を用いたリソグラフィ及びドライエッチングによって、層間絶縁層１７に、下部電極１２に達するホールを開口する。
これらの工程は、従来の半導体製造で用いられている方法を用いることができる。
リソグラフィとしては、レジストマスク２３のパターニングに、ＫｒＦ露光機若しくはＡｒＦ露光機或いは液浸ＡｒＦ露光機を用いる。また、ドライエッチングのためには、ＣｘＦｙ（ｘ＝１〜６，ｙ＝１〜８）、Ｏ２もしくは希ガスをエッチングガスとして使用し、エッチング装置としては、一般的なマグネトロン方式のエッチング装置を使用する。
【００４５】
層間絶縁層１７をエッチングした後に、例えば酸素プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、図５Ｅに示すように、レジストマスク２３及びエッチング処理の際に生じた残留付着物を完全に除去する。
【００４６】
次に、図５Ｆに示すように、ＲＦスパッタリング処理により、表面に、ホールの深さよりも薄く、拡散防止用バリア膜１８となる、窒化膜又は酸化膜２４を成膜する。具体的には、例えば、Ａｒ／Ｎ２雰囲気下もしくは、Ａｒ／Ｏ２雰囲気下において、窒化膜又は酸化膜２４として、Ｔｉ，Ｔａ，Ｒｕ，Ｍｎ，Ａｌ，Ｃｏ，Ｗの窒化物もしくは酸化物を、５ｎｍ〜５０ｎｍ成膜する。
【００４７】
さらに、逆スパッタ法（基板にＲＦをかけ、基板表面に希ガスイオンを照射して物理的に表面の不純物を除去する方法）により、図６Ｇに示すように、ホールの底部にある、窒化膜又は酸化膜２４（金属窒化物もしくは金属酸化物）を除去する。このとき、下部電極１２が露出すると共に、下部電極１２の金属膜の開口部に露出した部分が削られて、凹部が形成される。
【００４８】
次に、同じくＲＦスパッタリング処理により、図６Ｈに示すように、下部電極１２に接して、ホールの深さよりも薄く、記憶層１３となる第１の膜２５を、即ち酸化タンタル膜や酸化ニオブ膜等を、１ｎｍ〜５０ｎｍの厚さで成膜する。
これにより、下部電極１２の凹部が記憶層１３となる第１の膜２５で埋められ、ホールの底部と側壁に、第１の膜２５が形成される。
続いて、ＲＦスパッタリング処理により、図６Ｉに示すように、第１の膜２５上に、ホール内を埋めて、イオン源層１４となる第２の膜２６を、即ちＣｕＴｅ膜等を、５ｎｍ〜３００ｎｍの厚さで成膜する。
【００４９】
次に、ＣＭＰ法により表面を平坦化して、窒化膜又は酸化膜２４、第１の膜２５、第２の膜２６のうち、層間絶縁層１７上にある部分を除去して、ホール内にある部分を残す。これにより、図７Ｊに示すように、ホール内において、窒化膜又は酸化膜２４から成る拡散防止用バリア膜１８と、第１の膜２５から成る記憶層１３と、第２の膜２６から成るイオン源層１４が形成される。
その後、ＲＦスパッタリング処理により、図７Ｋに示すように、表面上に上部電極１５を形成する。これにより、イオン源層１４上に上部電極が１５接続して形成される。
さらに、上部電極１５を覆う層（絶縁層等）１６を形成することにより、図３に示した記憶素子を製造することができる。
【００５０】
なお、拡散防止用バリア膜１８として、金属窒化物もしくは金属酸化物を用いる代わりに、アモルファスＳｉＮやアモルファスＳｉＣＮを用いる場合も、上述した製造工程と同様の工程により、拡散防止用バリア膜１８を形成することができる。
具体的には、アモルファスＳｉＮやアモルファスＳｉＣＮをプラズマＣＶＤ法で成膜し、上述したエッチングガスやエッチング装置を用いて、ホールの底部にあるアモルファスＳｉＮもしくはアモルファスＳｉＣＮをエッチング除去すればよい。
【００５１】
上述の本実施の形態の記憶素子の構成によれば、記憶層１３の側壁と、メモリセルを分離する層間絶縁層１７との間に、拡散防止用バリア膜１８が形成されている。これにより、記憶層１３やイオン源層１４に含まれている、Ｃｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
従って、本実施の形態の記憶素子の構成により、記憶素子の書き込み電圧や読み出し電圧、繰り返し耐性等の特性が、メモリセル毎にばらつくことを抑制することができる。
また、メモリセルの外部への元素の拡散によって特性が劣化することを、抑制することができるため、繰り返し耐性を改善することができる。
さらに、メモリセル毎の特性のばらつきを抑制することにより、確実に書き込みや読み出しを行うための、書き込み電圧や読み出し電圧のマージンを低減することができるので、書き込み電圧や読み出し電圧の低電圧化を図ることが可能になる。
そして、特性のメモリセル毎にばらつくことを抑制することにより、確実に書き込みや読み出しを行うことが可能になり、記憶素子を安定して動作させることができる。
従って、素子を微細化しても、安定して動作させることができる記憶素子を実現することが可能になる。
【００５２】
＜３．第２の実施の形態＞
本発明の記憶素子の第２の実施の形態の概略構成図（断面図）を、図８に示す。
本実施の形態は、図１に示した第１のタイプの記憶素子の具体的な実施の形態であり、図３に示した第１の実施の形態とは、若干構成が異なっている。
なお、図８も、第１の実施の形態の図３と同様に、１個のメモリセルの断面図を示しており、実際には多数のメモリセルにより記憶素子が構成される。
【００５３】
この第２の実施の形態の記憶素子は、図８に示すように、下部電極１２の上面に凹部が形成されておらず、下部電極１２の上面が、絶縁層２１の上面とほぼ一致した、平坦な面となっている。そして、記憶層１３は、この平坦な下部電極１２の上面の上に形成されている。
【００５４】
その他の構成は、図３に示した第１の実施の形態の記憶素子と同様である。
即ち、本実施の形態でも、記憶層１３の側壁と、メモリセルを分離する層間絶縁層１７との間に、拡散防止用バリア膜１８が形成されている。
これにより、記憶層１３やイオン源層１４に含まれるＣｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
なお、本実施の形態の場合、後述する製造方法を採用することにより、層間絶縁層１７に酸化物が用いられ、拡散防止用バリア膜１８は、Ｍｎ，Ａｌ等の金属及びそれらの合金の酸化物により形成される。
下部電極１２及び上部電極１５、記憶層１３、イオン源層１４の各層の材料としては、先に第１の実施の形態において、それぞれ列挙して説明した材料を使用することができる。
【００５５】
本実施の形態の記憶素子は、例えば、以下のようにして製造することができる。
層間絶縁層１７を開口して、エッチングマスク２３を除去する工程までの各工程は、図４Ａ〜図５Ｅに示した、第１の実施の形態の製造方法と同様である。従って、図４Ａ〜図５Ｅまでを援用して、説明を省略する。
【００５６】
本実施の形態では、図５Ｅと同じ状態から、ＲＦスパッタリング処理により、図９Ｆに示すように、下部電極１２に接して、ホールの深さよりも薄く、記憶層１３となる第３の膜２７を１ｎｍ〜５０ｎｍの厚さで成膜する。これにより、ホールの底部と側壁に、第３の膜２７が形成される。
このとき、合金ターゲット、或いは、複数個のターゲットを使用することにより、酸化タンタル膜や酸化ニオブ膜等の第３の膜２７中に、Ｍｎ或いはＡｌを１〜２０原子％混在させる。この点で、第１の実施の形態の第１の膜２５とは構成が異なっている。
【００５７】
次に、同じくＲＦスパッタリング処理により、図９Ｇに示すように、第３の膜２７上に、ホール内を埋めて、イオン源層１４となる第２の膜２６を、即ちＣｕＴｅ膜等を、５ｎｍ〜３００ｎｍの厚さで成膜する。
その後、ホットプレート或いはファーネス炉といった加熱装置を用いて、不活性ガスの雰囲気下で、例えば２５０℃〜４００℃で３０分間加熱する。このとき、記憶層１３となる第３の膜２７中に含まれるＭｎやＡｌが第３の膜２７中を拡散して、層間絶縁層１７との界面で酸素と反応することにより、図９Ｈに示すように、厚さ１ｎｍ〜１０ｎｍの酸化膜２８が形成される。
【００５８】
次に、ＣＭＰ法により表面を平坦化して、酸化膜２８、第３の膜２７、第２の膜２６のうち、層間絶縁層１７上にある部分を除去して、ホール内にある部分を残す。これにより、図１０Ｉに示すように、ホール内において、酸化膜２８から成る拡散防止用バリア膜１８と、第３の膜２７から成る記憶層１３と、第２の膜２６から成るイオン源層１４が形成される。
その後、ＲＦスパッタリング処理により、図１０Ｊに示すように、表面上に上部電極１５を形成する。これにより、イオン源層１４上に上部電極が１５接続して形成される。
さらに、上部電極１５を覆う層（絶縁層等）１６を形成することにより、図８に示した記憶素子を製造することができる。
【００５９】
上述の本実施の形態の記憶素子の構成によれば、記憶層１３の側壁と、メモリセルを分離する層間絶縁層１７との間に、拡散防止用バリア膜１８が形成されている。これにより、記憶層１３やイオン源層１４に含まれている、Ｃｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
従って、本実施の形態の記憶素子により、記憶素子の書き込み電圧や読み出し電圧、繰り返し耐性等の特性が、メモリセル毎にばらつくことを抑制することができる。
また、メモリセルの外部への元素の拡散によって特性が劣化することを、抑制することができるため、繰り返し耐性を改善することができる。
さらに、メモリセル毎の特性のばらつきを抑制することにより、確実に書き込みや読み出しを行うための、書き込み電圧や読み出し電圧のマージンを低減することができるので、書き込み電圧や読み出し電圧の低電圧化を図ることが可能になる。
そして、特性のメモリセル毎にばらつくことを抑制することにより、確実に書き込みや読み出しを行うことが可能になり、記憶素子を安定して動作させることができる。
従って、素子を微細化しても、安定して動作させることができる記憶素子を実現することが可能になる。
【００６０】
＜４．第３の実施の形態＞
本発明の記憶素子の第３の実施の形態の概略構成図（断面図）を、図１１に示す。
本実施の形態は、図２に示した第２のタイプの記憶素子の具体的な実施の形態である。
なお、図１１も、１個のメモリセルの断面図を示しており、実際には多数のメモリセルにより記憶素子が構成される。
【００６１】
この第３の実施の形態の記憶素子は、図１１に示すように、酸化シリコン層等の絶縁層２１内に埋め込まれて形成されたポリシリコンプラグ層２２の上に、メモリセルの下部電極１２と記憶層１３とイオン源層１４とがこの順に形成されている。そして、これらの上に、隣接するメモリセルと共通に、上部電極１５が形成されている。図中１６は、上部電極１５を覆う層（絶縁層等）である。
下部電極１２の上面は、記憶層１３よりも幅広いパターンに形成されている。このように記憶層１３よりも幅広いパターンに形成することにより、記憶層１３とのパターンの合わせずれがあっても、記憶層１３の底面全体に下部電極１２を接触させることができる。
記憶層１３は、断面Ｕ字形状に形成されている。
イオン源層１４は、記憶層１３上に、かつ、記憶層１３の断面Ｕ字形状の内側に、形成されている。
下部電極１２及び上部電極１５、記憶層１３、イオン源層１４の各層の材料としては、先に第１の実施の形態において、それぞれ列挙して説明した材料を使用することができる。
【００６２】
そして、本実施の形態では、特に、メモリセルを分離する絶縁層として、拡散防止用バリア層１９を形成している。
この拡散防止用バリア層１９の材料としては、窒素を含む樹脂材料、アモルファスＳｉＮ、アモルファスＳｉＣＮ等を使用することができる。
これにより、記憶層１３やイオン源層１４に含まれるＣｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
【００６３】
本実施の形態の記憶素子は、例えば、以下のようにして製造することができる。
まず、図１２Ａに示すように、酸化シリコン層等の絶縁層２１内に、下地となっているトランジスタ（図示せず）に接続されたポリシリコンプラグ層２２を埋め込んで形成する。
【００６４】
その後、ドライエッチングにより、図１２Ｂに示すように、ポリシリコンプラグ層２２上部を、周辺の絶縁層２１よりも後退させる。ドライエッチングのためには、ＣｘＦｙ（ｘ＝１〜６，ｙ＝１〜８）、Ｏ２もしくは希ガスをエッチングガスとして使用し、エッチング装置としては、一般的なマグネトロン方式のエッチング装置を使用する。
【００６５】
次に、ＲＦスパッタリング処理により、ポリシリコンプラグ層２２上の開口部に、Ｗ，ＷＮ，Ｔｉ，ＴｉＮ等による金属膜を埋め込んで形成する。
さらに、ＣＭＰ（Chemical Mechanical Polish）法、もしくは、ドライエッチングを用いて、絶縁層２１上の金属膜を除去して、図１２Ｃに示すように、ポリシリコンプラグ層２２上に、金属膜から成る下部電極１２を形成する。
【００６６】
次に、図１３Ｄに示すように、表面を覆って全面的に、拡散防止用バリア層１９を、２０ｎｍ〜３００ｎｍの厚さで形成する。これにより、下部電極１２上に拡散防止用バリア層１９が形成される。拡散防止用バリア層１９は、ＢＣＢ（ベンゾシクロブテン）のような樹脂材料もしくはアモルファス状のＳｉＣもしくＳｉＣＮを用いる。また、拡散防止用バリア層１９の形成方法としては、プラズマＣＶＤ法(Chemical vapor deposition)、或いは、スピンコート法のいずれでも構わない。
【００６７】
続いて、拡散防止用バリア層１９に対して、リソグラフィ及びドライエッチングで、下部電極１２に達するホールを開口する。
これらの工程は、従来の半導体製造で用いられている方法を用いることができる。
リソグラフィとしては、レジストマスクのパターニングに、ＫｒＦ露光機若しくはＡｒＦ露光機或いは液浸ＡｒＦ露光機を用いる。また、ドライエッチングのためには、ＣｘＦｙ（ｘ＝１〜６，ｙ＝１〜８）、Ｏ２もしくは希ガスをエッチングガスとして使用し、装置としては、一般的なマグネトロン方式のエッチング装置を使用する。
拡散防止用バリア層１９をエッチングした後に、例えば酸素プラズマをベースとしたアッシング処理と有機アミン系の薬液処理を施すことにより、レジストマスク及びエッチング処理の際に生じた残留付着物を完全に除去する。この状態を図１３Ｅに示す。
【００６８】
次に、図１３Ｆに示すように、ＲＦスパッタリング処理により、下部電極１２に接して、ホールの深さよりも薄く、記憶層１３となる第１の膜２５を、即ち酸化タンタル膜や酸化ニオブ膜等を、１ｎｍ〜５０ｎｍの厚さで成膜する。これにより、ホールの底部と側壁に、第１の膜２５が形成される。
続いて、ＲＦスパッタリング処理により、図１４Ｇに示すように、第１の膜２５上に、ホール内を埋めて、イオン源層１４となる第２の膜２６を、即ちＣｕＴｅ膜等を、５ｎｍ〜３００ｎｍの厚さで成膜する。
【００６９】
次に、ＣＭＰ法により表面を平坦化して、第１の膜２５及び第２の膜２６のうち、拡散防止用バリア層１９上にある部分を除去して、ホール内にある部分を残す。これにより、図１４Ｈに示すように、ホール内において、第１の膜２５から成る記憶層１３と、第２の膜２６から成るイオン源層１４が形成される。
その後、ＲＦスパッタリング処理により、図１４Ｉに示すように、表面上に上部電極１５を形成する。これにより、イオン源層１４上に上部電極が１５接続して形成される。
さらに、上部電極１５を覆う層（絶縁層等）１６を形成することにより、図１１に示した記憶素子を製造することができる。
【００７０】
上述の本実施の形態の記憶素子の構成によれば、メモリセルを分離する絶縁層として、拡散防止用バリア層１９を形成していることにより、記憶層１３やイオン源層１４に含まれるＣｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
従って、本実施の形態の記憶素子の構成により、記憶素子の書き込み電圧や読み出し電圧、繰り返し耐性等の特性が、メモリセル毎にばらつくことを抑制することができる。
また、メモリセルの外部への元素の拡散によって特性が劣化することを、抑制することができるため、繰り返し耐性を改善することができる。
さらに、メモリセル毎の特性のばらつきを抑制することにより、確実に書き込みや読み出しを行うための、書き込み電圧や読み出し電圧のマージンを低減することができるので、書き込み電圧や読み出し電圧の低電圧化を図ることが可能になる。
そして、特性のメモリセル毎にばらつくことを抑制することにより、確実に書き込みや読み出しを行うことが可能になり、記憶素子を安定して動作させることができる。
従って、素子を微細化しても、安定して動作させることができる記憶素子を実現することが可能になる。
【００７１】
＜５．第４の実施の形態＞
本発明の記憶素子の第４の実施の形態の概略構成図（断面図）を、図１５に示す。
本実施の形態は、図２に示した第２のタイプの記憶素子の具体的な実施の形態である。
なお、図１５も、１個のメモリセルの断面図を示しており、実際には多数のメモリセルにより記憶素子が構成される。
【００７２】
この第４の実施の形態の記憶素子は、図１５に示すように、酸化シリコン層等の絶縁層２１内に埋め込まれて形成されたポリシリコンプラグ層２２の上に、メモリセルの下部電極１２と記憶層１３とイオン源層１４と上部電極１５が、この順に形成されている。
下部電極１２の上面は、記憶層１３よりも幅広いパターンに形成されている。このように記憶層１３よりも幅広いパターンに形成することにより、記憶層１３とのパターンの合わせずれがあっても、記憶層１３の底面全体に下部電極１２を接触させることができる。
また、記憶層１３とイオン源層１４と上部電極１５とは、同じ平面パターンで積層形成されている。
下部電極１２及び上部電極１５、記憶層１３、イオン源層１４の各層の材料としては、先に第１の実施の形態において、それぞれ列挙して説明した材料を使用することができる。
【００７３】
そして、本実施の形態では、特に、メモリセルを分離する絶縁層として、拡散防止用バリア層１９を形成している。
この拡散防止用バリア層１９の材料としては、窒素を含む樹脂材料、アモルファスＳｉＮ、アモルファスＳｉＣＮ等を使用することができる。
これにより、記憶層１３やイオン源層１４に含まれるＣｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
【００７４】
本実施の形態の記憶素子は、例えば、以下のようにして製造することができる。
下部電極１２を形成する工程までは、図１２Ａ〜図１２Ｃに示した、第３の実施の形態の製造方法と同様である。従って、図１２Ａ〜図１２Ｃまでを援用して、説明を省略する。
【００７５】
本実施の形態では、図１２Ｃと同じ状態から、ＲＦスパッタリング処理により、図１６Ｄに示すように、記憶層１３、イオン源層１４、上部電極１５を、それぞれ、１ｎｍ〜５０ｎｍ、５ｎｍ〜１００ｎｍ、２０ｎｍ〜１００ｎｍの厚さで、順次成膜する。
【００７６】
次に、上部電極１５の金属層を加工するためのハードマスクとなるＳｉＯ２膜３０を、プラズマＣＶＤ法を用いて、１０ｎｍ〜２００ｎｍの厚さで成膜する。
その後、ＡｒＦ露光機もしくはＫｒＦ露光機を用いたリソグラフィにより、レジストのパターニングを行って、図１２Ｅに示すように、ＳｉＯ２膜３０上にレジストマスク３１を形成する。
【００７７】
次に、イオンミリングもしくはドライエッチングを用いることにより、図１６Ｆに示すように、上部電極１５から記憶層１３までの各層をメモリセル毎のパターンにパターニングする。この際、イオンミリングの場合はＡｒイオンを用い、ドライエッチングの場合は塩素系ガスを、もしくは、塩素系ガス及び希ガスを用いる。
【００７８】
次に、図１７Ｇに示すように、記憶層１３、イオン源層１４、上部電極１５を覆って全面的に、絶縁層からなり、元素の拡散を防止する拡散防止用バリア層１９を２０ｎｍ〜３００ｎｍの厚さで形成する。
拡散防止用バリア層１９としては、ＢＣＢ（ベンゾシクロブテン）のような窒素含有の樹脂材料、もしくは、アモルファス状のＳｉＣもしくＳｉＣＮを用いる。また、拡散防止用バリア層１９の形成方法としては、プラズマＣＶＤ法(Chemical vapor deposition)、或いは、スピンコート法のいずれでも構わない。
【００７９】
次に、ＣＭＰ法を用いて、図１７Ｈに示すように、拡散防止用バリア層１９の表面を平坦化する。
さらに、リソグラフィとドライエッチング法を用いて、図１７Ｉに示すように、拡散防止用バリア層１９に上部電極１５に達する開口を形成して、上部電極１５上に、上部構造（図示せず）とのコンタクトホールを形成する。これにより、図１５に示した記憶素子を製造することができる。
【００８０】
上述の本実施の形態の記憶素子の構成によれば、メモリセルを分離する絶縁層として、拡散防止用バリア層１９を形成していることにより、記憶層１３やイオン源層１４に含まれるＣｕ等の拡散係数の大きい元素の拡散を抑制又は防止することができる。
従って、本実施の形態の記憶素子の構成により、記憶素子の書き込み電圧や読み出し電圧、繰り返し耐性等の特性が、メモリセル毎にばらつくことを抑制することができる。
また、メモリセルの外部への元素の拡散によって特性が劣化することを、抑制することができるため、繰り返し耐性を改善することができる。
さらに、メモリセル毎の特性のばらつきを抑制することにより、確実に書き込みや読み出しを行うための、書き込み電圧や読み出し電圧のマージンを低減することができるので、書き込み電圧や読み出し電圧の低電圧化を図ることが可能になる。
そして、特性のメモリセル毎にばらつくことを抑制することにより、確実に書き込みや読み出しを行うことが可能になり、記憶素子を安定して動作させることができる。
従って、素子を微細化しても、安定して動作させることができる記憶素子を実現することが可能になる。
【００８１】
本発明の記憶素子において、各メモリセルは、それぞれメモリセルを選択するトランジスタと１対１で電気的に接続されていることが望ましい。
【００８２】
なお、本発明において、下部電極、記憶層、イオン源層、上部電極の各層を積層した構造は、図１及び図２や上述の各実施の形態に示した構造に限定されるものではなく、その他の構造を採用することも可能である。
例えば、上述の各実施の形態では、記憶層１３の上にイオン源層１４を積層した構成であった。本発明は、イオン源層の上に記憶層を積層して、これらイオン源層及び記憶層をメモリセル毎に分離して形成した構成も含む。
【００８３】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【符号の説明】
【００８４】
１２  下部電極、１３  記憶層、１４  イオン源層、１５  上部電極、１７  層間絶縁層、１８  拡散防止用バリア膜、１９  拡散防止用バリア層、２１  絶縁層、２２  ポリシリコンプラグ、２３，３１  レジストマスク、２４  窒化膜又は酸化膜、２５  第１の膜、２６  第２の膜、２７  第３の膜、２８  酸化膜、３０  ＳｉＯ２膜（ハードマスク）
【図１】
2011211101.tif 000003
【図２】
2011211101.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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