(57)【要約】【課題】電流リークパスの形成を抑制し、トランジスタのショートを抑止すると共にトランジスタの閾値電流の低下を抑止する。【解決手段】半導体基板６２の表面に絶縁膜７５を介してトランジスタのゲート電極７８を形成し、続いて、ｐ型の不純物をイオン注入して素子分離領域６５を形成する。また、トランジスタのゲート電極７８の上層にゲート電極幅よりも狭い開口部５０を有するマスク５１を用いてｐ型の不純物をイオン注入してＬＤＤ領域９０を形成する。その後、トランジスタのソース領域及びドレイン領域を形成する。【選択図】図６
2011114302.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に絶縁膜を介してトランジスタのゲート電極を形成する工程と、
半導体基板に第１導電型の不純物をイオン注入して素子分離領域を形成する工程と、
前記トランジスタのゲート電極の上層に同ゲート電極の幅よりも狭い開口を有するマスクパターンを形成した後に、該マスクパターンをマスクとして半導体基板の表面近傍に第２導電型の不純物をイオン注入してＬＤＤ領域を形成する工程と、
前記トランジスタのゲート電極を形成した後に、半導体基板に第２導電型の不純物をイオン注入してトランジスタのソース領域及びドレイン領域を形成する工程とを備える
半導体素子の製造方法。
【請求項２】
前記トランジスタのゲート電極を形成した後に、前記素子分離領域を形成する
請求項１に記載の半導体素子の製造方法。
【請求項３】
前記ＬＤＤ領域を形成する工程は、前記素子分離領域を前記マスクで被覆した状態で第２導電型の不純物をイオン注入する
請求項１または請求項２に記載の半導体素子の製造方法。
【請求項４】
第１導電型の不純物領域である素子分離領域と、
第２導電型の不純物領域であるトランジスタのソース領域及びドレイン領域と、
前記素子分離領域と前記トランジスタのソース領域及びドレイン領域が形成された半導体基板の表面に絶縁膜を介して設けられたトランジスタのゲート電極と、
前記トランジスタのゲート電極の幅よりも狭い領域に対応した前記半導体基板の表面近傍に設けられた第２導電型のＬＤＤ領域とを備える
半導体素子。
【請求項５】
前記ＬＤＤ領域の幅は、前記トランジスタのソース領域及びドレイン領域の幅と略同一、若しくは、前記トランジスタのソース領域及びドレイン領域の幅よりも狭い
請求項４に記載の半導体素子。
【請求項６】
入射光に応じた信号電荷を蓄積する光電変換部と、
第１導電型の不純物領域である素子分離領域と、第２導電型の不純物領域であるトランジスタのソース領域及びドレイン領域と、前記素子分離領域と前記トランジスタのソース領域及びドレイン領域が形成された半導体基板の表面に絶縁膜を介して設けられたトランジスタのゲート電極と、前記トランジスタのゲート電極の幅よりも狭い領域に対応した前記半導体基板の表面近傍に設けられた第２導電型のＬＤＤ領域を有する半導体素子とを備える
固体撮像素子。
【請求項７】
入射光に応じた信号電荷を蓄積する光電変換部と、
第１導電型の不純物領域である素子分離領域と、第２導電型の不純物領域であるトランジスタのソース領域及びドレイン領域と、前記素子分離領域と前記トランジスタのソース領域及びドレイン領域が形成された半導体基板の表面に絶縁膜を介して設けられたトランジスタのゲート電極と、前記トランジスタのゲート電極の幅よりも狭い領域に対応した前記半導体基板の表面近傍に設けられた第２導電型のＬＤＤ領域を有する半導体素子と、
前記光電変換部に入射光を導く光学系とを備える
固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法及び半導体素子、並びに固体撮像素子及び固体撮像装置に関する。詳しくは、拡散層によってトランジスタの素子分離を行った半導体素子の製造方法及び半導体素子、並びに拡散層によってトランジスタの素子分離を行った固体撮像素子及び固体撮像装置に係るものである。
【背景技術】
【０００２】
一般にＭＯＳ型半導体素子では、素子分離として長くＬＯＣＯＳ（選択酸化）分離が用いられてきたが、最近では、微細化のためにＳＴＩ（シャロー・トレンチ・アイソレーション）方式の素子分離が用いられる様になってきている。
【０００３】
そして、ＣＭＯＳセンサ等の固体撮像素子においても、素子分離にＳＴＩを採用することが一般的になってきている。
【０００４】
図１３はＳＴＩ方式の素子分離を用いた固体撮像素子の要部の断面構造を説明するための模式図である。
ここで示す固体撮像素子１０１は、ｎ型シリコン基板１０２にｐ型半導体ウェル領域１０３が形成されている。また、ｐ型半導体ウェル領域１０３にトレンチ１０４が形成されると共にトレンチ１０４内にシリコン酸化膜１０５が埋め込まれている。この様に構成されることで、画素内及び隣り合う画素間を素子分離する素子分離領域、即ち、ＳＴＩ領域１０６を実現している。
【０００５】
ＳＴＩ領域１０６により、隣り合う画素１１０Ａ、１１０Ｂが分離され、またそれぞれの画素１１０Ａ、１１０Ｂ内のフォトダイオードＰＤ、複数のトランジスタ等の相互間が分離されることとなる。
【０００６】
ところで、ソース領域やドレイン領域にＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成することによって、ノイズ等のトランジスタ特性を改善できることが知られている。
【０００７】
ここで、従来は、トランジスタ特性を改善するためには、ソース領域及びドレイン領域の全領域にＬＤＤ領域を形成する必要があると一般に考えられていた。そして、製造誤差等を考慮した上でソース領域及びドレイン領域の全領域にＬＤＤを確実に形成するために、図１４で示す様に、ゲート電極１３０の幅よりも広い開口部１０７を有するマスクを用いてイオン注入を行っていた。そのため、ゲート電極１３０の幅方向の外側に位置するＳＴＩ領域１０６にまでＬＤＤ領域１０８が形成されていた。
【０００８】
なお、「ゲート電極の幅」とは、トランジスタの電流経路の幅方向におけるゲート電極の長さを意味し、図１４中符号Ｗで示す長さを示している。また、図１４（ａ）はトランジスタの平面図を示し、図１４（ｂ）は図１４（ａ）中のＡ−Ａ線の断面図を示している。更に、図１４中符号１０９はソース・ドレイン領域を示し、符号１１０はマスク材として機能するレジストを示している。
【０００９】
さて、上述したＳＴＩ素子分離方式は、シリコン基板に深いトレンチ１０４を形成し、シリコン酸化膜１０５を埋め込んで素子分離領域１０６を形成するために、微細な素子分離領域の形成という点で優れている。
しかし、深く埋め込まれたシリコン酸化膜１０５とシリコン基板との熱膨張係数の違い等から、熱応力に起因した結晶欠陥が入り易いという問題が生じている。
そのため、ＳＴＩ形状をテーパーにする等の工夫が行われているが、テーパー状にすることでフォトダイオードＰＤの面積を狭めてしまい、飽和信号量や感度の低下を招いてしまう。
【００１０】
また、上述したＳＴＩ素子分離方式では、暗電流や白傷を抑制するために、トレンチ１０４内のシリコン酸化膜１０５とフォトダイオードＰＤとの界面にｐ＋領域１００が形成されている（図１３参照）。しかし、熱拡散によりｐ＋領域１００がフォトダイオードＰＤ側へ拡がって、フォトダイオードＰＤの面積を狭めてしまい、飽和信号量や感度の低下を招いてしまう。
【００１１】
そこで、素子分離領域の幅の縮小化を実現し、フォトダイオード面積を大きくすることによって飽和信号量の増大を図るべく、不純物を注入した拡散層を用いた素子分離が行われている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−１５８０３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
ところで、ＳＴＩ素子分離方式の場合には、素子分離領域にＬＤＤ領域を形成するための不純物イオンが注入されたとしても、特に問題とはならない。
【００１４】
しかしながら、拡散層による素子分離の場合には、トランジスタのゲート電極の幅より外側の素子分離領域にＬＤＤ領域を形成すると、ＬＤＤ領域がリーク電流のパスとなってしまう。そして、こうした電流パスは、トランジスタのショートやトランジスタの閾値電圧の低下を引き起こす恐れがある。
【００１５】
本発明は以上の点に鑑みて創案されたものであって、トランジスタのショートを抑止すると共にトランジスタの閾値電圧の低下を抑止することができる半導体素子の製造方法及び半導体素子、並びに固体撮像素子及び固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本願の発明者は種々の研究の結果、「ソース領域及びドレイン領域の全領域にＬＤＤ領域を形成しない場合であっても充分にノイズ等のトランジスタ特性を改善でき得る」という知見に達した。
【００１７】
即ち、従来は、「トランジスタ特性を改善するためにソース領域及びドレイン領域の全領域にＬＤＤ領域を形成する」ということが技術常識であった。しかし、ＬＤＤ領域の形成領域を異ならせたトランジスタのサンプルを形成した上でトランジスタ特性の確認を重ねたところ、従来の技術常識は必ずしも正しいものではないことが判明した。そして、更なる研究の結果、本願の発明者は、上述の様に、「ソース領域及びドレイン領域の全領域にＬＤＤ領域を形成しない場合であっても充分にノイズ等のトランジスタ特性を改善でき得る」という知見に達した。
【００１８】
そして、こうした知見に基づいて、上記の目的を達成するために、本発明に係る半導体素子の製造方法では、半導体基板の表面に絶縁膜を介してトランジスタのゲート電極を形成する工程と、半導体基板に第１導電型の不純物をイオン注入して素子分離領域を形成する工程と、前記トランジスタのゲート電極の上層に同ゲート電極の幅よりも狭い開口を有するマスクパターンを形成した後に、該マスクパターンをマスクとして半導体基板の表面近傍に第２導電型の不純物をイオン注入してＬＤＤ領域を形成する工程と、前記トランジスタのゲート電極を形成した後に、半導体基板に第２導電型の不純物をイオン注入してトランジスタのソース領域及びドレイン領域を形成する工程とを備える。
【００１９】
ここで、ＬＤＤ領域を形成する際のマスクとして、トランジスタのゲート電極の幅よりも狭い開口を有するマスクパターンを形成することによって、トランジスタのゲート電極の幅方向の外側に第２導電型の不純物がイオン注入されることを低減でき、電流リークパスの形成を抑止することができる。
【００２０】
なお、「ゲート電極の幅」とは、トランジスタの電流経路の幅方向におけるゲート電極の長さを意味している。
【００２１】
また、上記の目的を達成するために、本発明に係る半導体素子では、第１導電型の不純物領域である素子分離領域と、第２導電型の不純物領域であるトランジスタのソース領域及びドレイン領域と、前記素子分離領域と前記トランジスタのソース領域及びドレイン領域が形成された半導体基板の表面に絶縁膜を介して設けられたトランジスタのゲート電極と、前記トランジスタのゲート電極の幅よりも狭い領域に対応した前記半導体基板の表面近傍に設けられた第２導電型のＬＤＤ領域とを備える。
【００２２】
更に、上記の目的を達成するために、本発明に係る固体撮像素子では、入射光に応じた信号電荷を蓄積する光電変換部と、第１導電型の不純物領域である素子分離領域と、第２導電型の不純物領域であるトランジスタのソース領域及びドレイン領域と、前記素子分離領域と前記トランジスタのソース領域及びドレイン領域が形成された半導体基板の表面に絶縁膜を介して設けられたトランジスタのゲート電極と、前記トランジスタのゲート電極の幅よりも狭い領域に対応した前記半導体基板の表面近傍に設けられた第２導電型のＬＤＤ領域を有する半導体素子とを備える。
【００２３】
また、上記の目的を達成するために、本発明に係る固体撮像装置では、入射光に応じた信号電荷を蓄積する光電変換部と、第１導電型の不純物領域である素子分離領域と、第２導電型の不純物領域であるトランジスタのソース領域及びドレイン領域と、前記素子分離領域と前記トランジスタのソース領域及びドレイン領域が形成された半導体基板の表面に絶縁膜を介して設けられたトランジスタのゲート電極と、前記トランジスタのゲート電極の幅よりも狭い領域に対応した前記半導体基板の表面近傍に設けられた第２導電型のＬＤＤ領域を有する半導体素子と、前記光電変換部に入射光を導く光学系とを備える。
【００２４】
ここで、ＬＤＤ領域がトランジスタのゲート電極の幅よりも狭い領域に対応した半導体基板の表面近傍に設けられたことによって、トランジスタのゲート電極の幅方向の外側にはＬＤＤ領域が存在せず、電流リークパスの形成を抑制することができる。
【００２５】
なお、「ゲート電極の幅」とは、トランジスタの電流経路の幅方向におけるゲート電極の長さを意味している。
【発明の効果】
【００２６】
本発明の半導体素子の製造方法及び半導体素子、並びに固体撮像素子及び固体撮像装置では、電流リークパスの形成を抑制することができ、トランジスタのショートを抑止すると共にトランジスタの閾値電圧の低下を抑止することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明を適用した固体撮像素子の一例であるＭＯＳ型イメージセンサを説明するための模式図である。
【図２】単位画素の回路構成を説明するための模式図である。
【図３】画素アレイ部の要部の平面レイアウトを説明するための模式図である。
【図４】図３中のＡ−Ａ線上及びＢ−Ｂ線上の断面構造を説明するための模式図である。
【図５】素子分離領域の構成を説明するための模式図である。
【図６】本発明を適用した固体撮像素子の製造方法の一例を説明するための模式図である。
【図７】本発明を適用した固体撮像素子の他の一例であるＭＯＳ型イメージセンサの画素アレイ部の断面構造を説明するための模式図である。
【図８】本発明を適用した固体撮像素子の製造方法の他の一例を説明するための模式図である。
【図９】本発明を適用した固体撮像素子の更に他の一例であるＭＯＳ型イメージセンサの画素アレイ部の断面構造を説明するための模式図である。
【図１０】本発明を適用した固体撮像素子の製造方法の更に他の一例を説明するための模式図である。
【図１１】本発明を適用した固体撮像装置の一例であるカメラを説明するための模式図である。
【図１２】マスクのパターンを説明するための模式図である。
【図１３】ＳＴＩ方式の素子分離を用いた固体撮像素子の要部の断面構造を説明するための模式図である。
【図１４】ＬＤＤの形成領域を説明するための模式図である。
【発明を実施するための形態】
【００２８】
以下、発明を実施するための形態（以下、「実施の形態」と称する）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（活性領域全部にＬＤＤを形成する場合）
２．第２の実施の形態（素子分離領域にもＬＤＤを形成する場合）
３．第３の実施の形態（活性領域の一部にＬＤＤを形成する場合）
４．第４の実施の形態（カメラシステムの説明）
５．変形例
【００２９】
＜１．第１の実施の形態＞
［固体撮像素子の構成］
図１は本発明を適用した固体撮像素子の一例であるＭＯＳ型イメージセンサを説明するための模式図である。ここで示すＭＯＳ型イメージセンサ２０は、画素アレイ部２２、垂直選択回路２３、信号処理回路であるカラム回路２４、水平選択回路２５、水平信号線２６、出力回路２７及びタイミングジェネレータ２８等を有している。
【００３０】
画素アレイ部２２は、光電変換部である例えばフォトダイオードを含む単位画素２１が規則的に２次元配列されて構成されており、行列状の画素配列に対して列毎に垂直信号線１２１が配線されている。
【００３１】
垂直選択回路２３は、画素２１の転送トランジスタ１１２を駆動する転送信号や、リセットトランジスタ１１３を駆動するリセット信号等の制御信号を行単位で順次出力することによって画素アレイ部２２の各画素２１を行単位で選択駆動する。また、垂直選択回路２３は、例えばシフトレジスタ等によって構成される。なお、転送トランジスタやリセットトランジスタについては後述する。
【００３２】
カラム回路２４は、画素アレイ部２２の水平方向の画素毎、即ち、垂直信号線１２１毎に配置される信号処理回路である。例えばＳ／Ｈ（サンプルホールド）回路及びＣＤＳ（Ｃｌｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）回路等によって構成される。
【００３３】
水平選択回路２５は、シフトレジスタ等によって構成され、カラム回路２４を通して出力される各画素２１の信号を順次選択して水平信号線２６に出力させる。
なお、図１では、図面の簡略化のために水平選択スイッチについては図示を省略しているが、水平選択スイッチは水平選択回路２５によって列単位で順次オン／オフ駆動される。
【００３４】
なお、水平選択回路２５による選択駆動によりカラム回路２４から列毎に順次出力される単位画素２１の信号は、水平信号線２６を通して出力回路２７に供給され、出力回路２７で増幅等の信号処理が施された後、デバイス外部に出力されることとなる。
【００３５】
タイミングジェネレータ２８は、各種のタイミング信号を生成し、これら各種のタイミング信号を基に垂直選択回路２３、カラム回路２４及び水平選択回路２５等の駆動制御を行う。
【００３６】
図２Ａは単位画素２１の回路構成を説明するための模式図である。ここで示す単位画素２１は、フォトダイオード１１１に加えて、転送トランジスタ１１２、リセットトランジスタ１１３及び増幅トランジスタ１１４の３つの画素トランジスタを有する画素回路となっている。
なお、ここでは、画素トランジスタ１１２〜１１４として、例えばｎチャネルのＭＯＳトランジスタを用いた場合を例に挙げている。
【００３７】
転送トランジスタ１１２は、フォトダイオード１１１のカソードとＦＤ（フローティングディフュージョン）部１１６との間に接続されている。転送トランジスタ１１２は、ゲートに転送パルスφＴＲＧが印加されることによって、フォトダイオード１１１で光電変換され蓄積された信号電荷（電子）をＦＤ部１１６に転送する。
【００３８】
リセットトランジスタ１１３は、選択電源ＳＥＬＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続されている。リセットトランジスタ１１３は、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先だって、ゲートにリセットパルスφＲＳＴが印加されることによってＦＤ部１１６の電位をリセットする。
なお、選択電源ＳＥＬＶＤＤは、電源電圧としてＶＤＤレベルとＧＮＤレベルとを選択的に採る電源である。
【００３９】
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択電源ＳＥＬＶＤＤにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成とされている。増幅トランジスタ１１４は、選択電源ＳＥＬＶＤＤがＶＤＤレベルになることによって動作状態となって画素２１Ａの選択をなし、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力する。更に、増幅トランジスタ１１４は、転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【００４０】
図３は画素アレイ部２２の要部の平面レイアウトを説明するための模式図であり、図４（ａ）は図３中のＡ−Ａ線上の断面構造を説明するための模式図であり、図４（ｂ）は図３中のＢ−Ｂ線上の断面構造を説明するための模式図である。
【００４１】
第１の実施の形態に係るＭＯＳ型イメージセンサ２０は、第２導電型の半導体基板（例えばｎ型シリコン基板）６２に第１導電型の例えばｐ型の半導体ウェル領域６３が形成されている。このｐ型の半導体ウェル領域６３に光電変換部となるフォトダイオードＰＤと複数のトランジスタからなる単位画素２１が２次元的に配列され、各々の隣り合う画素２１間に、また単位画素２１内に素子分離領域６５が形成されている。
【００４２】
フォトダイオードＰＤは、シリコン基板表面と絶縁膜７５との界面の第１導電型のｐ型半導体領域６７とその下の光電変換された信号電荷を蓄積する第２導電型のｎ型電荷蓄積領域６９を有してなるＨＡＤセンサを形成している。
【００４３】
転送トランジスタ１１２は、フォトダイオードＰＤの電荷蓄積領域６９と、ＦＤ部となる第２導電型のｎ型ソース・ドレイン領域（ここではドレイン領域）７１と、ゲート絶縁膜７５を介して形成された転送ゲート電極７６とで構成される。
【００４４】
リセットトランジスタ１１３は、一対のｎ型ソース・ドレイン領域（ここではソース領域）７１及びｎ型ソース・ドレイン領域（ここではドレイン領域）７２と、ゲート絶縁膜７５を介して形成されたリセットゲート電極７７とで構成される。
【００４５】
増幅トランジスタ１１４は、一対のｎ型ソース・ドレイン領域（ここではドレイン領域）７２及びｎ型ソース・ドレイン領域（ここではソース領域）７３と、ゲート絶縁膜７５を介して形成された増幅ゲート電極７８とで構成される。
【００４６】
また、第１の実施の形態に係るＭＯＳ型イメージセンサ２０では、素子分離領域６５が、ｐ型の半導体ウェル領域６３内に、各トランジスタの第２導電型のｎ型ソース・ドレイン領域７１〜７３と反対導電型のｐ型半導体領域８１を形成して構成される。
具体的には、半導体ウェル領域６３の表面側に比較的浅い高濃度のｐ＋半導体領域８２とこのｐ＋半導体領域に連続して素子分離に必要な深さのｐ型半導体領域８３で形成される。
なお、このｐ型半導体領域８１による素子分離領域上、いわゆるシリコン基板上には、ゲート絶縁膜と同等の膜厚を有する絶縁膜７５が形成されている。
【００４７】
ここで、素子分離領域６５を構成するｐ型半導体領域８１としては、ｐ＋半導体領域８２とこれより幅狭のｐ型半導体領域８３を有した構成（図５（ａ）参照）や、同じ幅のｐ＋半導体領域８２とｐ型半導体領域８３を有した構成（図５（ｂ）参照）が挙げられる。また、ｐ型半導体領域８３のみによる構成としても良い（図５（ｃ）参照。）。更に、素子分離領域６５を構成するｐ型半導体領域８１としては、図５（ｄ）や図５（ｅ）で示す構成を採用しても良い。
【００４８】
また、各トランジスタの第２導電型のｎ型ソース・ドレイン領域７１〜７３の表面近傍領域には、低濃度のｎ−型半導体領域であるＬＤＤ領域９０が形成されている（図４（ｂ）参照）。
具体的には、チャネル幅と同一幅であるＬＤＤ領域９０が形成されている。
【００４９】
［製造方法］
以下、上記の様に構成されたＭＯＳ型イメージセンサ２０の製造方法について説明を行う。即ち、本発明を適用した固体撮像素子の製造方法の一例について説明を行う。なお、図面の簡略化のため、図６では増幅トランジスタ１１４のみを図示している。
【００５０】
本発明を適用した固体撮像素子の製造方法の一例では、先ず、第２導電型の半導体基板（例えばｎ型シリコン基板）６２に、第１導電型となるｐ型の半導体ウェル領域６３を形成する。また、このｐ型の半導体ウェル領域６３にフォトダイオードＰＤのｎ型電荷蓄積領域６９を形成する（図６（ａ）参照）。
【００５１】
次に、ｎ型シリコン基板６２の表面に熱酸化によって絶縁膜７５を形成し、次いで、例えばポリシリコン膜によってゲート電極７６〜７８を形成する（図６（ｂ）参照）。
【００５２】
また、素子分離領域６５となる領域に、１回目のｐ型不純物（例えばボロン）をイオン注入して比較的低濃度のｐ型半導体領域８３を形成する。
【００５３】
続いて、２回目のｐ型不純物（例えばボロン）のイオン注入を行い、ｎ型電荷蓄積領域６９の表面のｐ型半導体領域６７と素子分離領域６５のｐ＋型半導体領域８２を形成する（図６（ｃ）参照）。
【００５４】
次に、汎用のフォトリソグラフィー技術及びエッチング技術によって、トランジスタの活性領域と同じ幅の開口部５０を有するパターンのマスク５１を形成する（図１２（ａ）参照）。
続いて、ｎ型不純物（例えばヒ素やリン）をイオン注入して低濃度のｎ−型半導体領域であるＬＤＤ領域９０を形成する（図６（ｄ）参照）。
【００５５】
次に、汎用の方法でサイドウォールを形成し、その後、ｐ型の半導体ウェル領域６３にトランジスタのソース領域及びドレイン領域を形成することによって、図４で示す様なＭＯＳ型イメージセンサ２０を得ることができる。
【００５６】
ここで、第１の実施の形態におけるＭＯＳ型イメージセンサの製造方法では、ゲート電極７６〜７８を形成した後に素子分離領域６５を形成する場合を例に挙げて説明を行っているが、素子分離領域６５を形成した後にゲート電極７６〜７８を形成しても良い。
但し、ゲート電極７６〜７８を形成した後に素子分離領域６５を形成することで、ゲート電極形成時の熱によって素子分離領域６５に注入した不純物が拡散してフォトダイオードＰＤ領域が縮小してしまうことを防ぐことが可能となる。
そのため、フォトダイオードＰＤ領域を充分に確保するという観点を考慮すると、ゲート電極７６〜７８を形成した後に素子分離領域６５を形成した方が好ましい。
【００５７】
第１の実施の形態のＭＯＳ型イメージセンサ２０では、ソース・ドレイン領域７１〜７３の表面近傍のみにＬＤＤ領域９０が形成されており、電流リークパスの形成を抑制することができる。即ち、トランジスタのゲート電極７６〜７８の幅方向の外側に位置する素子分離領域６５にはＬＤＤ領域９０が形成されていないために、電流リークパスの形成を抑制することができる。
【００５８】
そして、電流リークパスの形成を抑制することができるために、ＬＤＤ領域９０を介した電流ショートやトランジスタの閾値の低下等といったトランジスタ特性の劣化を低減することができる。従って、不純物による素子分離構造においても、ＬＤＤ領域９０を形成することによるノイズ等のトランジスタ特性の改善を実現することができる。
【００５９】
具体的には、ＬＤＤ領域９０を形成することでサイドウォール下のポテンシャル障壁を減少することができ、概ね３５％程度のノイズを削減することができる。また、ＬＤＤ領域を形成することによって、ショートチャネル効果の抑制をも行うことが期待できる。
【００６０】
なお、ノイズの削減効果についてはＬＤＤ領域９０が素子領域（活性領域）の全体に形成されなくても良い。そのために、開口部５０がトランジスタの活性領域と同じ幅であるパターンのマスクを用いた本実施の形態において、製造誤差に起因して素子領域（活性領域）の全体にＬＤＤ領域９０が形成されなかったとしても、ノイズの削減効果を奏することとなる。
【００６１】
また、第１の実施の形態のＭＯＳ型イメージセンサ２０では、素子分離領域６５にＬＤＤ領域９０が形成されていないため、分離耐圧の低下を抑制することができる。即ち、ｐ型の素子分離領域６５にｎ型のＬＤＤ領域９０が形成された場合には、素子分離耐圧の低下が懸念されるものの、本実施の形態では素子分離領域６５にＬＤＤ領域９０が形成されていないために、分離耐圧の低下を抑制することができるのである。
【００６２】
なお、フォトダイオードＰＤと隣接する素子分離領域６５を過度に高濃度のｐ型不純物領域とした場合には、フォトダイオードＰＤのｎ型電荷蓄積領域を狭めてしまう恐れがあるため、素子分離領域６５は低濃度のｐ型不純物領域とすることが考えられる。そして、こうした場合には、素子分離領域６５に形成されるＬＤＤ領域９０によって分離耐圧が破壊されることが考えられるため、本実施の形態の様に、素子分離領域６５にＬＤＤ領域９０を形成しないことが極めて重要となるのである。
【００６３】
＜２．第２の実施の形態＞
［固体撮像素子の構成］
第２の実施の形態のＭＯＳ型イメージセンサ２０についても、上記した第１の実施の形態と同様に、画素アレイ部２２、垂直選択回路２３、カラム回路２４、水平選択回路２５、水平信号線２６、出力回路２７及びタイミングジェネレータ２８等を有している。
【００６４】
なお、画素アレイ部２２、垂直選択回路２３、カラム回路２４、水平選択回路２５及びタイミングジェネレータ２８等の構成についても、上記した第１の実施の形態と同様である。
【００６５】
図７は本発明を適用した固体撮像素子の他の一例であるＭＯＳ型イメージセンサの画素アレイ部２２の断面構造を説明するための模式図である。
なお、第１の実施の形態と第２の実施の形態のＭＯＳ型イメージセンサの画素アレイ部２２の要部の平面レイアウトは共通しており（図３参照）、図７（ａ）は図３中符号Ａ−Ａ線上の断面構造、図７（ｂ）は図３中のＢ−Ｂ線上の断面構造を示している。
【００６６】
第２の実施の形態に係るＭＯＳ型イメージセンサ２０は、第１の実施の形態と同様に、第２導電型の半導体基板（例えばｎ型シリコン基板）６２に第１導電型の例えばｐ型の半導体ウェル領域６３が形成されている。このｐ型の半導体ウェル領域６３にフォトダイオードＰＤと複数のトランジスタからなる単位画素２１が二次元的に配列され、各々隣り合う画素２１間に、また単位画素２１内に素子分離領域６５が形成されている点も第１の実施の形態と同様である。
【００６７】
なお、フォトダイオードＰＤ、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４及び素子分離領域６５の構成についても、上記した第１の実施の形態と同様である。
【００６８】
ここで、第２の実施の形態に係るＭＯＳ型イメージセンサ２０では、図７（ｂ）で示す様に、各トランジスタのゲート電極７６〜７８の幅よりも狭い領域の表面近傍領域に、低濃度のｎ−型半導体領域であるＬＤＤ領域９０が形成されている。
具体的には、チャネル幅よりも幅広であると共にゲート電極幅よりも幅狭であるＬＤＤ領域９０が形成されている。
【００６９】
［製造方法］
以下、上記の様に構成された第２の実施の形態に係るＭＯＳ型イメージセンサ２０の製造方法について説明を行う。即ち、本発明を適用した固体撮像素子の製造方法の他の一例について説明を行う。なお、図面の簡略化のため、図８では増幅トランジスタ１１４のみを図示している。
【００７０】
本発明を適用した固体撮像素子の製造方法の他の一例では、先ず、第２導電型の半導体基板（例えばｎ型シリコン基板）６２に、第１導電型となるｐ型の半導体ウェル領域６３を形成する。また、このｐ型の半導体ウェル領域にフォトダイオードＰＤのｎ型電荷蓄積領域６９を形成する（図８（ａ）参照）。
【００７１】
次に、ｎ型シリコン基板６２の表面に熱酸化によって絶縁膜７５を形成し、次いで、例えばポリシリコン膜によってゲート電極７６〜７８を形成する（図８（ｂ）参照）。
【００７２】
また、素子分離領域６５となる領域に、１回目のｐ型不純物（例えばボロン）をイオン注入して比較的低濃度のｐ型不純物領域８３を形成する。
【００７３】
続いて、２回目のｐ型不純物（例えばボロン）のイオン注入を行い、ｎ型電荷蓄積領域６９の表面のｐ型半導体領域６７と素子分離領域６５のｐ＋半導体領域８２を形成する（図８（ｃ）参照）。
【００７４】
次に、汎用のフォトリソグラフィー技術及びエッチング技術によって、トランジスタの活性領域よりも広くトランジスタのゲート電極の幅よりも狭い幅の開口部５０を有するパターンのマスクを形成する（図１２（ｂ）参照）。
続いて、ｎ型不純物（例えばヒ素やリン）をイオン注入して低濃度のｎ−型半導体領域であるＬＤＤ領域９０を形成する（図８（ｄ）参照）。
【００７５】
次に、汎用の方法でサイドウォールを形成し、その後、ｐ型の半導体ウェル領域６３にトランジスタのソース領域及びドレイン領域を形成することによって、図７で示す様なＭＯＳ型イメージセンサ２０を得ることができる。
【００７６】
第２の実施の形態のＭＯＳ型イメージセンサ２０では、トランジスタのゲート電極７６〜７８の幅よりも狭い領域の表面近傍のみにＬＤＤ領域９０が形成されており、電流リークパスの形成を抑制することができる。即ち、トランジスタのゲート電極７６〜７８の幅方向の外側に位置する素子分離領域６５にはＬＤＤ領域９０が形成されていないために、電流リークパスの形成を抑制することができる。
【００７７】
そして、電流リークパスの形成を抑制することができるために、ＬＤＤ領域９０を介した電流ショートやトランジスタの閾値の低下等といったトランジスタ特性の劣化を低減することができる。従って、不純物による素子分離構造においても、ＬＤＤ領域９０を形成することによるノイズ等のトランジスタ特性の改善を実現することができる。
【００７８】
具体的には、ＬＤＤ領域９０を形成することでサイドウォール下のポテンシャル障壁を減少することができ、概ね３５％程度のノイズを削減することができる。また、ＬＤＤ領域を形成することによって、ショートチャネル効果の抑制をも行うことが期待できる。
【００７９】
＜３．第３の実施の形態＞
［固体撮像素子の構成］
第３の実施の形態のＭＯＳ型イメージセンサ２０についても、上記した第１の実施の形態と同様に、画素アレイ部２２、垂直選択回路２３、カラム回路２４、水平選択回路２５、水平信号線２６、出力回路２７及びタイミングジェネレータ２８等を有している。
【００８０】
なお、画素アレイ部２２、垂直選択回路２３、カラム回路２４、水平選択回路２５及びタイミングジェネレータ２８等の構成についても、上記した第１の実施の形態と同様である。
【００８１】
図９は本発明を適用した固体撮像素子の更に他の一例であるＭＯＳ型イメージセンサの画素アレイ部２２の断面構造を説明するための模式図である。
なお、第１の実施の形態と第３の実施の形態のＭＯＳ型イメージセンサの画素アレイ部２２の要部の平面レイアウトは共通しており（図３参照）、図９（ａ）は図３中符号Ａ−Ａ線上の断面構造、図９（ｂ）は図３中のＢ−Ｂ線上の断面構造を示している。
【００８２】
第３の実施の形態に係るＭＯＳ型イメージセンサ２０は、第１の実施の形態と同様に、第２導電型の半導体基板（例えばｎ型シリコン基板）６２に第１導電型の例えばｐ型の半導体ウェル領域６３が形成されている。このｐ型の半導体ウェル領域６３にフォトダイオードＰＤと複数のトランジスタからなる単位画素２１が二次元的に配列され、各々隣り合う画素２１間に、また単位画素２１内に素子分離領域６５が形成されている点も第１の実施の形態と同様である。
【００８３】
なお、フォトダイオードＰＤ、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４及び素子分離領域６５の構成についても、上記した第１の実施の形態と同様である。
【００８４】
ここで、第３の実施の形態に係るＭＯＳ型イメージセンサ２０では、図９（ｂ）で示す様に、各トランジスタのｎ型のソース・ドレイン領域７１〜７３の幅よりも狭い領域の表面近傍領域に、低濃度のｎ−型半導体領域であるＬＤＤ領域９０が形成されている。
具体的には、チャネル幅よりも幅狭であるＬＤＤ領域９０が形成されている。
【００８５】
［製造方法］
以下、上記の様に構成された第３の実施の形態に係るＭＯＳ型イメージセンサ２０の製造方法について説明を行う。即ち、本発明を適用した固体撮像素子の製造方法の更に他の一例について説明を行う。なお、図面の簡略化のため、図１０では増幅トランジスタ１１４のみを図示している。
【００８６】
本発明を適用した固体撮像素子の製造方法の更に他の一例では、先ず、第２導電型の半導体基板（例えばｎ型シリコン基板）６２に、第１導電型となるｐ型の半導体ウェル領域６３を形成する。また、このｐ型の半導体ウェル領域にフォトダイオードＰＤのｎ型電荷蓄積領域６９を形成する（図１０（ａ）参照）。
【００８７】
次に、ｎ型シリコン基板６２の表面に熱酸化によって絶縁膜７５を形成し、次いで、例えばポリシリコン膜によってゲート電極７６〜７８を形成する（図１０（ｂ）参照）。
【００８８】
また、素子分離領域６５となる領域に、１回目のｐ型不純物（例えばボロン）をイオン注入して比較的低濃度のｐ型不純物領域８３を形成する。
【００８９】
続いて、２回目のｐ型不純物（例えばボロン）のイオン注入を行い、ｎ型電荷蓄積領域６９の表面のｐ型半導体領域６７と素子分離領域６５のｐ＋半導体領域８２を形成する（図１０（ｃ）参照）。
【００９０】
次に、汎用のフォトリソグラフィー技術及びエッチング技術によって、トランジスタの活性領域よりも狭い幅の開口部５０を有するパターンのマスクを形成する（図１２（ｃ）参照）。
続いて、ｎ型不純物（例えばヒ素やリン）をイオン注入して低濃度のｎ−型半導体領域であるＬＤＤ領域９０を形成する（図１０（ｄ）参照）。
【００９１】
次に、汎用の方法でサイドウォールを形成し、その後、ｐ型の半導体ウェル領域６３にトランジスタのソース領域及びドレイン領域を形成することによって、図９で示す様なＭＯＳ型イメージセンサ２０を得ることができる。
【００９２】
第３の実施の形態のＭＯＳ型イメージセンサ２０では、トランジスタの活性領域の幅よりも狭い領域の表面近傍のみにＬＤＤ領域９０が形成されており、電流リークパスの形成を抑制することができる。即ち、トランジスタのゲート電極７６〜７８の幅方向の外側に位置する素子分離領域６５にはＬＤＤ領域９０が形成されていないために、電流リークパスの形成を抑制することができる。
【００９３】
そして、電流リークパスの形成を抑制することができるために、ＬＤＤ領域９０を介した電流ショートやトランジスタの閾値の低下等といったトランジスタ特性の劣化を低減することができる。従って、不純物による素子分離構造においても、ＬＤＤ領域９０を形成することによるノイズ等のトランジスタ特性の改善を実現することができる。
【００９４】
具体的には、ＬＤＤ領域９０を形成することでサイドウォール下のポテンシャル障壁を減少することができ、概ね３５％程度のノイズを削減することができる。また、ＬＤＤ領域を形成することによって、ショートチャネル効果の抑制をも行うことが期待できる。
【００９５】
なお、ノイズの削減効果についてはＬＤＤ領域９０が素子領域（活性領域）の全体に形成されなくても良い。
【００９６】
また、第３の実施の形態のＭＯＳ型イメージセンサ２０では、素子分離領域６５にＬＤＤ領域９０が形成されていないため、上記した第１の実施の形態と同様に、分離耐圧の低下を抑制することができる。即ち、ｐ型の素子分離領域６５にｎ型のＬＤＤ領域９０が形成された場合には、素子分離耐圧の低下が懸念されるものの、本実施の形態では素子分離領域６５にＬＤＤ領域９０が形成されていないために、分離耐圧の低下を抑制することができるのである。
【００９７】
なお、フォトダイオードＰＤと隣接する素子分離領域６５を過度に高濃度のｐ型不純物領域とした場合には、フォトダイオードＰＤのｎ型電荷蓄積領域を狭めてしまう恐れがあるため、素子分離領域６５は低濃度のｐ型不純物領域とすることが考えられる。そして、こうした場合には、素子分離領域６５に形成されるＬＤＤ領域９０によって分離耐圧が破壊されることが考えられるため、本実施の形態の様に、素子分離領域６５にＬＤＤ領域９０を形成しないことが極めて重要となるのである。
【００９８】
＜４．第４の実施の形態＞
［固体撮像装置の構成］
図１１は本発明を適用した固体撮像装置の一例であるカメラ９７を説明するための模式図である。そして、ここで示すカメラ９７は、上記した第１の実施の形態の固体撮像素子を撮像デバイスとして用いたものである。
【００９９】
本発明を適用したカメラ９７では、被写体（図示せず）からの光は、レンズ９１等の光学系及びメカニカルシャッタ９２を経て固体撮像素子の撮像エリアに入射することとなる。
なお、メカニカルシャッタ９２は、固体撮像素子９３の撮像エリアへの入射を遮断して露光期間を決めるためのものである。
【０１００】
ここで、固体撮像素子９３は、上記した第１の実施の形態に係るＭＯＳ型イメージセンサ２０が用いられ、タイミングジェネレータ２８や駆動系等を含む駆動回路９４によって駆動されることとなる。
【０１０１】
また、固体撮像素子９３の出力信号は、次段の信号処理回路９５によって、種々の信号処理が行われた後、撮像信号として外部に導出される。そして、導出された撮像信号は、メモリなどの記憶媒体に記憶されたり、モニタ出力されたりすることとなる。
なお、メカニカルシャッタ９２の開閉制御、駆動回路９４の制御、信号処理回路９５の制御等は、システムコントローラ９６によって行われる。
【０１０２】
本発明を適用したカメラ９７では、上述した本発明を適用した固体撮像素子を採用しているために、不純物による素子分離構造においてもトランジスタ特性の改善ができ、結果として、高画質の撮像画像を得ることができる。
【０１０３】
＜５．変形例＞
［画素の回路構成］
上記した第１の実施の形態〜第４の実施の形態では、単位画素２１が図２Ａの回路構成である場合を例に挙げて説明を行っているが、単位画素２１は図２Ａの回路構成に限定されるものではなく、例えば、図２Ｂの回路構成でも良い。
【０１０４】
ここで示す単位画素２１Ｂは、フォトダイオード１１１に加えて、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４及び選択トランジスタ１１５の４つの画素トランジスタを有する画素回路となっている。
なお、ここでは、画素トランジスタ１１２〜１１５として、例えばｎチャネルのＭＯＳトランジスタを用いて場合を例に挙げている。
【０１０５】
転送トランジスタ１１２は、フォトダイオード１１１とカソードとＦＤ部１１６との間に接続されている。転送トランジスタ１１２は、ゲートに転送パルスφＴＲＧが印加されることによって、フォトダイオード１１１で光電変換され蓄積された信号電荷（電子）をＦＤ部１１６に転送する。
【０１０６】
リセットトランジスタ１１３は、電源ＶＤＤにドレインが、ＦＤ部１１６にソースがそれぞれ接続されている。リセットトランジスタ１１３は、フォトダイオード１１１からＦＤ部１１６への信号電荷の転送に先立って、ゲートにリセットパルスφＲＳＴが与えられることによってＦＤ部１１６の電位をリセットする。
【０１０７】
選択トランジスタ１１５は、電源ＶＤＤにドレインが、増幅トランジスタ１１４のドレインにソースがそれぞれ接続されている。選択トランジスタ１１５は、ゲートに選択パルスφＳＥＬが印加されることでオンの状態となり、増幅トランジスタ１１４に対して電源ＶＤＤを供給することによって画素２１Ｂの選択をなす。
なお、この選択トランジスタ１１５については、増幅トランジスタ１１４のソースと垂直信号線１２１との間に接続した構成を採ることも可能である。
【０１０８】
増幅トランジスタ１１４は、ＦＤ部１１６にゲートが、選択トランジスタ１１５のソースにドレインが、垂直信号線１２１にソースがそれぞれ接続されたソースフォロア構成とされている。増幅トランジスタ１１４は、リセットトランジスタ１１３によってリセットした後のＦＤ部１１６の電位をリセットレベルとして垂直信号線１２１に出力する。更に、増幅トランジスタ１１４は、転送トランジスタ１１２によって信号電荷を転送した後のＦＤ部１１６の電位を信号レベルとして垂直信号線１２１に出力する。
【０１０９】
［極性について］
上記した第１の実施の形態〜第４の実施の形態では、ｎ型のＭＯＳトランジスタを例に挙げて説明を行っているが、必ずしもｎ型のＭＯＳトランジスタに限定されるものではなく、ｐ型のＭＯＳトランジスタであっても良い。
なお、ｐ型のＭＯＳトランジスタを製造する場合には、注入するイオン種をそれぞれ逆特性のものを用いることとなる。
【０１１０】
［適用対象について］
上記した第１の実施の形態〜第４の実施の形態では、固体撮像素子に適用した場合を例に挙げて説明を行っているが、本発明の適用対象は必ずしも固体撮像素子に限定されるものではなく、半導体素子一般に適用が可能である。
【符号の説明】
【０１１１】
２０ＭＯＳ型イメージセンサ
２１単位画素
２２画素アレイ部
２３垂直選択回路
２４カラム回路
２５水平選択回路
２６水平信号線
２７出力回路
２８タイミングジェネレータ
５０開口部
５１マスク
６２ｎ型シリコン基板
６３半導体ウェル領域
６５素子分離領域
６７ｐ型半導体領域
６９ｎ型電荷蓄積領域
７１ｎ型ソース・ドレイン領域
７２ｎ型ソース・ドレイン領域
７３ｎ型ソース・ドレイン領域
７５絶縁膜
７６転送ゲート電極
７７リセットゲート電極
７８増幅ゲート電極
８１ｐ型半導体領域
８２ｐ＋型半導体領域
８３ｐ型半導体領域
９０ＬＤＤ領域
９１レンズ
９２メカニカルシャッタ
９３固体撮像素子
９４駆動回路
９５信号処理回路
９６システムコントローラ
９７カメラ
１１１フォトダイオード
１１２転送トランジスタ
１１３リセットトランジスタ
１１４増幅トランジスタ
１１５選択トランジスタ
１１６ＦＤ部
１２１垂直信号線
【図１】
2011114302.tif 000003
【図２】
2011114302.tif 000004
【図３】
2011114302.tif 000005
【図４】
2011114302.tif 000006
【図５】
2011114302.tif 000007
【図６】
2011114302.tif 000008
【図７】
2011114302.tif 000009
【図８】
2011114302.tif 000010
【図９】
2011114302.tif 000011
【図１０】
2011114302.tif 000012
【図１１】
2011114302.tif 000013
【図１２】
2011114302.tif 000014
【図１３】
2011114302.tif 000015
【図１４】
2011114302.tif 000016