(57)【要約】      （修正有）【課題】破壊耐量が高い、２ＤＥＧを用いた半導体装置を提供する。【解決手段】ソース・ドレイン間の耐圧よりも耐圧が低いＳＢＤダイオード１８のカソード電極がドレイン電極１６に接続され、アノード電極がポリシリコンダイオード２０を介してゲート電極１４に接続されている。これにより、Ｌ負荷耐量試験回路によるＬ負荷耐量試験において、ゲート信号がターンオフされると、ドレイン電圧が印加され、ＳＢＤダイオード１８にアバランシェ電流が流れ始め、電圧降下が発生し、ゲート電圧Ｖｇが印加される。ゲートに閾値電圧Ｖｔｈよりやや高い電圧（ゲートがオンする程度の電圧）が印加されると、ソース・ドレイン間が導通状態となる。これにより、ドレイン電圧がソース電極１２とドレイン電極１６との間の耐圧よりも低いＳＢＤダイオード１８の耐圧にクランプされた状態で、ドレイン電流が徐々に減少していく。【選択図】図５
2011211096.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたバッファ層と、
前記バッファ層上に形成された電子走行層と、
前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつリセス部を有する電子供給層と、
前記電子供給層の前記リセス部に絶縁膜を介して形成されたゲート電極と、
前記電子供給層上に形成されたドレイン電極及びソース電極と、
前記ゲート電極にアノード電極が接続され、かつ前記ドレイン電極にカソード電極が前記電子走行層に発生する２次元電子ガスを介して接続され、前記ソース電極と前記ドレイン電極との間の耐圧よりも耐圧が低いダイオードと、
を備えた半導体装置。
【請求項２】
前記ダイオードが、ショットキーダイオードである請求項１に記載の半導体装置。
【請求項３】
前記ダイオードが、ＰＮ接合ダイオードである請求項１に記載の半導体装置。
【請求項４】
前記ダイオードの前記アノード電極にアノード電極が接続され、かつ前記ゲート電極にカソード電極が接続された、ドレイン電極保護用ダイオードを備えた請求項１から請求項３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳ構造を有する窒化物系の半導体装置に関するものである。
【背景技術】
【０００２】
従来から高周波デバイス用半導体素子には、半導体材料として窒化ガリウム（ＧａＮ）系化合物半導体装置（以下、ＧａＮ系半導体素子という）が用いられている。ＧａＮ系半導体素子では、基板の表面に、例えば有機金属化学気相蒸着（ＭＯＣＶＤ：Ｍｅｔａｌ−Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｒｉｏｎ）法を用いて形成されたバッファ層や、不純物がドープされた電子走行層が設けられている。最近では、高周波用途に加え、電力用半導体素子（パワーデバイス）にも適用可能であるという認識から、高耐圧、大電流を扱うＧａＮ系半導体素子の検討が行われている。
【０００３】
特許文献１には、ＭＯＳ構造を有する窒化ガリウム系半導体素子が記載されている。特許文献１に記載されたＭＯＳ構造を有する窒化ガリウム系半導体素子の概略構成図を図１４に示す。図１４に示すように、従来の窒化ガリウム系半導体素子１００は、基板１３０上に、ＧａＮ結晶を積層するためのバッファ層１２８を介して電子走行層として機能するＧａＮ層１２６及び電子供給層として機能するＡｌＧａＮ層１２４が積層され、ヘテロ接合構造が形成されている。図１４の窒化ガリウム系半導体では、ＧａＮ層１２６とＡｌＧａＮ層１２４との界面直下（ＧａＮ層１２６の表面）に形成された２次元電子ガス（２ＤＥＧ：Ｔｗｏ  Ｄｉｍｅｎｓｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｇａｓ、以下２ＤＥＧという）がキャリアとして利用される。
【０００４】
ＡｌＧａＮ層１２４の表面の一部にはリセス部１２２が形成される。当該リセス部１２２に絶縁膜１３２を介して、ゲート電極１１４が配置されて、ＭＯＳ（ｎ型ＭＯＳ）構造を構成する。
【０００５】
ゲート電極１１４に電圧を印加すると、絶縁膜１３２と接したＧａＮ層１２６の表面に電子が集まり、ＭＯＳチャネルを形成し（オン状態になり）、ＧａＮ層１２６とＡｌＧａＮ層１２４との界面に形成された２ＤＥＧ層と電気的に接続されて、ソース電極１１２とドレイン電極１１６との間が電気的に導通された状態になる。
【０００６】
また、ＭＯＳチャネルがオフ状態の場合には、ソース電極１１２とドレイン電極１１６との間に電圧が印加されるとゲート端から２ＤＥＧ層が空乏化して高耐圧を維持することが可能となり、大電力かつ、高耐圧の半導体素子として機能する。そのため、近年、高周波で高効率の電力用半導体素子としてＧａＮ系半導体素子の開発が進んでいる。
【０００７】
電力用半導体素子として使用するためには、高速で動作し、導通抵抗が低いということは大きな利点である。一方、様々な負荷が加わっても素子が破壊されないという高い信頼性が要求される。破壊されにくさ（信頼性）を示すものとして、様々な破壊耐量があるが、特に厳しい破壊耐量の一例として、Ｌ負荷耐量が挙げられる。
【０００８】
図１５に、Ｌ負荷耐量試験回路５０の一例を示す。Ｌ負荷耐量試験は、インダクタンス５４に蓄積されたエネルギーをどれだけ大きな値まで、スイッチング素子として機能する試験素子５８が破壊されずに耐えられるかを試験するためのものである。窒化ガリウム系半導体素子１００を試験素子５８とした場合のＬ負荷耐量試験回路５０の動作について図１６を参照して説明する。Ｌ負荷耐量試験が開始された初期の状態では、ゲート信号５６がオン信号であり、ゲート電極１１４にゲート電圧Ｖｇが印加され、試験素子５８には大きなドレイン電流が流れている。このとき、試験素子５８のドレイン側は導通状態であるため低い電圧降下Ｖｓａｔだけ電圧が発生している。ここでゲートにターンオフのゲート信号５６が入力されると、試験素子５８がドレインからソースに流れる電流を遮断する動作に入り、試験素子５８のインピーダンスが急激に上昇する。これにより、インダクタンス５４は電流を流し続けようとして大きなドレイン電圧を発生させる。このとき、試験素子５８は耐えられる最大電圧（ソース・ドレイン間の耐圧）に電圧をクランプする。その後、下記の式（１）で定まるｄｉ／ｄｔでドレイン電流が減少していく。
【０００９】
Ｖｂ−Ｖｃ＝Ｌｘ×ｄｉ／ｄｔ  （Ｖｂ：クランプ電圧、Ｖｃ：電源電圧、Ｌｘ：インダクタンス、ｉ：ドレイン電流、ｔ：時間）    ・・・式（１）
【００１０】
ドレイン電流の電流値が０Ａになると、インダクタンス５４は電圧を発生しなくなり、ドレインには、電源５２の電源電圧Ｖｃが印加される。ｄｉ／ｄｔの発生している時間帯には、ドレイン電圧として非常に大きな電圧、すなわち、試験素子５８の耐圧とほぼ同じクランプ電圧Ｖｂが印加されたままで、大きな電流が流れ、通常１ｍｓ（ｔｐ＝１ｍｓ）程の長時間にわたりこのような大きな電力ストレスが加わる。試験素子５８は、このような過酷な状況でも破壊することなく、安全にターンオフ動作することが要求されている。
【００１１】
具体的一例として、定格電流が８Ａとなるように形成された窒化ガリウム系半導体素子１００を、Ｌ負荷耐量試験回路５０のインダクタンス５４が１０ｍＨ、電源電圧Ｖｃ＝３００Ｖ、ゲート電圧Ｖｇ＝１５Ｖ、ドレイン電流ｉ＝１０Ａの条件で試験したところ、電圧降下Ｖｓａｔ＝１Ｖ、クランプ電圧Ｖｂ＝６００Ｖになり、０．５Ａ程度のところで試験素子５８が破壊した。
【００１２】
これは大きな電圧が試験素子５８に印加された場合、試験素子５８は、オフ状態であることから、電流を流す経路がなく、アバランシェ電流が初期に流れるものの、本来電流が流れるべきところではない部分、例えば、ゲート電極１１４のゲート端や、基板１３０とＧａＮ層１２６との間等に電界が集中して破壊されたものと考えられる。
【００１３】
一方、非特許文献１には、従来から知られているＬ負荷耐量対策が施されたシリコンを用いたバイポーラ型半導体素子が記載されている。図１７に、非特許文献１に記載された半導体素子１５０の概略構成を示す。また、図１８に、図１７に示した従来の半導体素子１５０の等価回路図を示す。半導体素子１５０は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ、絶縁ゲートパイポーラトランジスタ）１２を有しており、絶縁ゲートにより駆動される電流を縦方向（図１７中、縦方向）に流す代表的な電力用半導体素子である。図１７では、縦型のアバランシェダイオード部１５８、アバランシェダイオード部１５８及びゲート１５２に接続された複数のリーク防止用ダイオード１６０、及びゲート保護用ダイオード１６４がモノリシックに形成されている。
【００１４】
図１８及び図１９を用いて、半導体素子１５０をＬ負荷耐量試験回路５０における試験素子５８として用いたＬ負荷耐量試験時の動作について説明する。Ｌ負荷耐量試験において、ゲート信号５６がターンオフになり、ドレイン電極１５６側に大きな電圧が印加された場合、ＩＧＢＴ１６２の耐圧よりやや低い耐圧を持つアバランシェダイオード部１５８の耐圧で電圧がクランプされる。このとき、アバランシェダイオード部１５８にアバランシェ電流が流れて、当該アバランシェ電流はゲート電極１５２に接続されたゲート抵抗１６６へと流れる。電流が流れることにより、ゲート抵抗１６６が電圧降下を発生して、ＩＧＢＴ１６２のゲート１５２には、一定の電圧が発生し、当該電圧がＩＧＢＴ１６２の閾値電圧Ｖｔｈを越えると、ＩＧＢＴ１６２がオン状態になり、インダクタンス５４の電流をＩＧＢＴ１６２自身で流し始める。これにより、ゲート閾値電圧Ｖｔｈに近い値に電圧が固定（クランプ）される。これは、ＩＧＢＴ１６２が必要な電流を流すように、自動的にゲート電流にフィードバックされて調整されるためである。この方法では、遮断する電流をすべてアバランシェ電流ではなく、ＩＧＢＴ１６２の通常の主電流を流す経路（ドレインからソースへ流れる経路）で流しているため、半導体素子１５０が十分に電流を制御するので、素子が破壊されることがなく、ターンオフが可能となる。
【００１５】
一般に、このようなアバランシェダイオード部１５８等のような保護回路を用いるケースは、シリコンを用いた電力用半導体素子では、より確実に破壊を防止する必要がある場合に限られ、通常は、このような保護回路を設けなくても、高い破壊耐量を有している。縦型の電力用半導体素子の場合、アバランシェが発生しても主電流の流れる経路が、通常の主電流とほぼ同一経路であり、主電流と同一経路を負荷電流が流れるため、本質的に大きな電流を流す能力がある。しかしながら、上述の図１４に示した従来の窒化ガリウム系半導体素子１００のようにＡｌＧａＮ層１２４とＧａＮ層１２６との界面に形成された２ＤＥＧ層を用いた横型素子において保護回路を設けない通常の場合では、２ＤＥＧ層の電子の移動度が大きいことによって通常の大きな電流を流しており、電流経路自体は２次元のため、狭い領域に限られ、大きな電力を消費するのは不向きである。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】国際公開第２００３／０７１６０７号パンフレット
【非特許文献】
【００１７】
【非特許文献１】“The IGBT with monolithic overvoltage protection circuit”  T.Yamazaki, Y.Seki, Y.Hoshi, and N.Kumagi, Proceedings of 5th International Symposium on Power Semiconductor Devices and ICs, p.41(1993)
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、上記に鑑みてなされたものであって、破壊耐量が高い、２ＤＥＧを用いた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
請求項１に記載の半導体装置は、基板と、前記基板上に形成されたバッファ層と、前記バッファ層上に形成された電子走行層と、前記電子走行層上に形成され、前記電子走行層とはバンドギャップエネルギーが異なり、かつリセス部を有する電子供給層と、前記電子供給層の前記リセス部に絶縁膜を介して形成されたゲート電極と、前記電子供給層上に形成されたドレイン電極及びソース電極と、前記ゲート電極にアノード電極が接続され、かつ前記ドレイン電極にカソード電極が前記電子走行層に発生する２次元電子ガスを介して接続され、前記ソース電極と前記ドレイン電極との間の耐圧よりも耐圧が低いダイオードと、を備えている。
【００２０】
請求項２に記載の半導体装置は、請求項１に記載の半導体装置において、前記ダイオードが、ショットキーダイオードである。
【００２１】
請求項３に記載の半導体装置は、請求項１に記載の半導体装置において、前記ダイオードが、ＰＮ接合ダイオードである。
【００２２】
請求項４に記載の半導体装置は、請求項１から請求項３のいずれか１項に記載の半導体装置において、前記ダイオードの前記アノード電極にアノード電極が接続され、かつ前記ゲート電極にカソード電極が接続された、ドレイン電極保護用ダイオードを備える。
【発明の効果】
【００２３】
破壊耐量が高い、２ＤＥＧを用いた半導体装置を提供することができる、という効果を奏する。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す平面図である。
【図２】図１に示した窒化物系半導体素子のＡ−Ａ断面の一例を示す断面図である。
【図３】図１に示した窒化物系半導体素子のＢ−Ｂ断面の一例を示す断面図である。
【図４】図１に示した窒化物系半導体素子のＣ−Ｃ断面の一例を示す断面図である。
【図５】図１に示した窒化物系半導体素子の等価回路を示した回路図である。
【図６】図１に示した窒化物系半導体素子のＬ負荷耐量試験における波形の具体的一例を示す波形図である。
【図７】図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。
【図８】図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。
【図９】図１に示した窒化物系半導体素子の製造方法の一例の一工程を説明するための説明図である。
【図１０】本発明の第２の実施の形態に係る窒化物系半導体素子の概略構成の一例を示す平面図である。
【図１１】図１０に示した窒化物系半導体素子のＡ−Ａ断面の一例を示す断面図である。
【図１２】図１０に示した窒化物系半導体素子のＢ−Ｂ断面の一例を示す断面図である。
【図１３】図１０に示した窒化物系半導体素子のＣ−Ｃ断面の一例を示す断面図である。
【図１４】従来のＭＯＳ構造を有する窒化物系半導体素子の一例の概略構成図である。
【図１５】Ｌ負荷耐量試験回路の一例を説明するための回路図である。
【図１６】従来のＭＯＳ構造を有する窒化物系半導体素子の一例のＬ負荷耐量試験の動作を説明する説明図である。
【図１７】従来のＬ負荷耐量対策が施されたシリコンを用いたバイポーラ型半導体素子の一例の概略構成図である。
【図１８】図１７に示した従来のＬ負荷耐量対策が施されたシリコンを用いたバイポーラ型半導体素子の等価回路を示した回路図である。
【図１９】従来のＬ負荷耐量対策が施されたシリコンを用いたバイポーラ型半導体素子の一例のＬ負荷耐量路試験の動作を説明する説明図である。
【発明を実施するための形態】
【００２５】
［第１の実施の形態］
【００２６】
以下、図面を参照して本実施の形態の半導体装置について詳細に説明する。なお、本実施の形態は本発明の半導体装置の一例であり、本実施の形態により本発明が限定されるものではない。
【００２７】
本実施の形態の半導体装置である窒化物系半導体素子の上面（ゲート電極側が形成されている側の面、基板が設けられている側と反対側の面）から見た平面図を図１に示す。また、図１に示した窒化物系半導体素子１０のＡ−Ａ断面の断面図を図２に、Ｂ−Ｂ断面の断面図を図３に、Ｃ−Ｃ断面の断面図を図４に示す。なお、図１には、Ｘ−Ｘ線を対象線として、２つのＭＯＳトランジスタが並んだ状態を示している。
【００２８】
本実施の形態の窒化物系半導体素子１０は、基板３０、バッファ層２８、ＧａＮ層２６、ＡｌＧａＮ層２４、絶縁膜３２、ソース電極１２、ゲート電極１４、ドレイン電極１６、ＳＢＤダイオード１８、及びポリシリコンダイオード２０を備えて構成されている。
【００２９】
基板３０の具体的一例としては、サファイア、ＳｉＣ、ＺｒＢ２、Ｓｉ、ＧａＮ、ＭｇＯ等の窒化物系化合物半導体を結晶成長させることが可能な基板が挙げられる。バッファ層２８は、ＧａＮ結晶を積層するための機能を有する層であり、ＧａＮ、ＡｌＮ、ＡｌＧａＮ等を用いることができ、バッファ層２８上に形成される電子走行層（本実施の形態ではＧａＮ層２６）を形成するＧａＮ結晶と格子整合すればよい。
【００３０】
ＧａＮ層２６は、電子走行層として機能するものであり、アンドープやｐ型のＧａＮ等からなる。ＡｌＧａＮ層２４は、電子供給層として機能するものであり、ＧａＮ層２６とバンドギャップエネルギーが異なるＡｌＧａＮからなる。ＧａＮ層２６とＡｌＧａＮ層２４との界面がバンドオフセットを形成することにより、ＧａＮ層２６の表面には、２ＤＥＧが生成される。電子走行層と電子供給層の組み合わせとしては、ＧａＮ／ＡｌＧａＮの組み合わせに限定されず、電子供給層が電子走行層よりもバンドギャップエネルギーの大きい材料の組み合わせであればよく、例えばＧａＮ／ＡｌＩｎＧａＮ、ＩｎＧａＮ／ＧａＮ、ＧａＮＡｓ／ＧａＮ、ＧａＩｎＮＡｓＰ／ＧａＮ、ＧａＩｎＮＰ／ＧａＮ、ＧａＮＰ／ＧａＮ、ＧａＮ／ＡｌＧａＩｎＮＡｓＰ、または、ＡｌＩｎＧａＮ／ＡｌＧａＮの組み合わせであってもよい。
【００３１】
ＡｌＧａＮ層２４には、リセス部２２が形成されており、図２のように絶縁膜３２がリセス部２２及びＡｌＧａＮ層２４の表面を覆うように形成されている。なお、ゲート電極１４の下部に形成された絶縁膜３２はゲート絶縁膜として機能し、その他の部分に形成された絶縁膜３２は、表面保護膜として機能する。絶縁膜３２は、ＳｉＯ２やＡｌ２Ｏ３、ＳｉＮ、または、これらの複合膜を用いることができる。
【００３２】
ゲート電極１４は、リセス部２２に形成されており、ソース電極１２及びドレイン電極１６は、ＡｌＧａＮ層２４及びＧａＮ層２６に接触して形成されている。
【００３３】
ＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ、ショットキーバリアダイオード）１８は、図３及び図４のようにＡｌＧａＮ層２４及びＧａＮ層２６に接触して形成されており、カソード電極がドレイン電極１６に接続され、かつアノード電極がポリシリコンダイオード２０を介してゲート電極１４に接続されている。
【００３４】
また、図１に示した窒化物系半導体素子１０は、図５に示した等価回路図で表される。図５に示した等価回路は、１チップ４０を表しており、ＳＢＤダイオード１８、ポリシリコンダイオード２０、ＭＯＳトランジスタ４２、２ＤＥＧ抵抗４４、２ＤＥＧ抵抗４５、及びゲート保護用ダイオード４６を含んで構成されている。なお、図５に示した等価回路において、ゲート保護用ダイオード４６は、図１に示した窒化物系半導体素子１０中に形成するものではないため、図１には図示しない。
【００３５】
本実施の形態の窒化物系半導体素子１０において、主電流（ドレイン電極１６からソース電極１２への電流）を流す領域（主領域）は、図２のＡ−Ａ断面の構造からなる領域である。窒化物系半導体素子１０のほとんどの領域はＡ−Ａ断面、すなわち主領域からなるが、一部の領域に図３のＢ−Ｂ断面で示した構造によって、ドレイン電極１６からＳＢＤダイオード１８に電流が流れることにより電圧Ｖｂがクランプされるクランプ領域が付加されている。クランプ領域は、主領域よりも耐圧が低く設定されている。本実施の形態では、具体的一例として、クランプ領域は主領域よりも１０％程度、耐圧が低く設定されている。耐圧の設定は主領域ではドレイン・ゲート間距離で調整され、クランプ領域ではドレイン・ＳＢＤダイオード間距離で調整されるので、Ｂ−Ｂ断面領域のドレイン電極１６とＳＢＤダイオード１８との間の距離が、Ａ−Ａ断面のドレイン・ゲート間距離よりも１０％程度短く設定されている。
【００３６】
クランプ領域のＳＢＤダイオード１８は、ＡｌＧａＮ層２４または、ＧａＮ層２６とショットキー接合を形成しており、通常のバイアス電圧が印加された状態では電流を流すことは無い。ＳＢＤダイオード１８はポリシリコンによって形成されたＰＮ接合型ダイオードであるポリシリコンダイオード２０と直列に接続されて、Ａ−Ａ断面のゲート電極１４へと接続され、外部にゲート端子として取り出される。素子の耐圧を決めるのは、上記のクランプ領域のＳＢＤダイオード１８の構造部であって、大きな電圧が印加されると、クランプ領域のＳＢＤダイオード１８にアバランシェ電流が流れ始める。当該アバランシェ電流は素子の外部または内部に設けられた抵抗Ｒによって、下記の式（２）の電圧降下が発生し、主領域の主トランジスタのゲートにゲート電圧Ｖｇが印加される。
【００３７】
Ｖｇ＝Ｒ×Ｉ  （Ｒ：抵抗値、Ｉ：ゲート電流）    ・・・式（２）
【００３８】
式（２）により定まるゲート電圧Ｖｇが閾値電圧Ｖｔｈを超えると、ソース・ドレイン間が導通状態となる。これにより、ドレイン電圧が低下すると、上記クランプ領域のＳＢＤダイオード１８のアバランシェ電流がなくなるため、式（２）のゲート電圧Ｖｇが低下して、ＭＯＳトランジスタ４２がオフ状態となる。この釣り合いによって、式（２）のゲート電圧Ｖｇは閾値電圧Ｖｔｈよりもやや高い値に制限されて、電流が無くなるまで減少していく。このとき、上述のように、一般にＡｌＧａＮ層とＧａＮ層との界面に形成された２ＤＥＧ層を用いた窒化物系半導体素子では大きなアバランシェ電流を流すことができないため、本実施の形態の窒化物系半導体素子１０において、上記クランプ領域のＳＢＤダイオード１８に大きな電流を流してしまうと破壊されてしまう。これまでの検討により、アバランシェ電流による破壊は、定格電流の１／１０以下の電流値で生じることがわかっている。クランプ領域を主領域の１／１００の距離比率にした場合、ＳＢＤダイオード１８に流せる電流は、クランプ領域の主領域に対する距離比率に比例し、アバランシェ電流による破壊電流の積になる。従って、ＳＢＤダイオード１８に流せる電流は、主領域に流れる定格電流の１／１０００（＝１／１００×１／１０）となる。一般に、ＭＯＳＦＥＴの閾値電圧Ｖｔｈは２〜５Ｖ程度である。この場合、式（２）により、例えば１０Ａ定格の素子であれば、ゲート抵抗Ｒｇは２００〜５００Ω（＝（２〜５Ｖ）／（１／１００）／１０Ａ）以上の抵抗にすればよいことがわかる。なお、クランプ領域の主領域に対する比率を大きくした場合は、上述の抵抗値よりもゲート抵抗Ｒｇを小さくできる。
【００３９】
なお、ここでのクランプ領域距離比率は、次のように定義する。クランプ領域の電流方向に対して垂直方向の距離をＬ２（図１参照）とし、主領域の電流方向に対して垂直方向の距離をＬ１（図１参照）とすると、主領域距離（Ｌ１／Ａ−Ａ断面でのドレイン電極１６とゲート電極１４間距離）に対するクランプ領域の距離（Ｌ２／Ｂ−Ｂ断面でのドレイン電極１６とＳＢＤダイオード１８間距離）がクランプ領域距離比率となる。
【００４０】
以上をまとめると下記式（３）の関係が成立するようにゲート抵抗Ｒｇを決めればよい。
【００４１】
Ｒｇ＞Ｖｔｈ×１０×（主領域の距離／クランプ領域の距離）／定格電流      ・・・式（３）
【００４２】
このようにして主トランジスタによってＬ負荷の電流を流すことにより、２ＤＥＧ層の高い電子移動度をもった領域を経路として電流を流すことができるので、大きな電流を流すことが可能となる。このようにすることで、Ｌ負荷耐量試験回路５０を用いたＬ負荷耐量試験の際に大きな電圧が印加されると、ＭＯＳトランジスタ４２のゲート電極１４にオン信号が入力され、ＭＯＳトランジスタ４２が導通状態になり、負荷電流を主トランジスタで流すことで、破壊を免れることができる。
【００４３】
なお、図５に示したゲート保護用ダイオード４６は、図１〜４に示した窒化物系半導体素子１０中に形成される訳ではなく、窒化物系半導体素子１０とゲートパッド、ソースパッド、及びドレインパッドが形成されたチップ上の任意の位置に形成すればよく、ゲート保護用ダイオード４６が形成される領域は、ＧａＮ層上に絶縁膜が形成され、前記絶縁膜上にポリシリコンダイオードを形成すればよい。また、ゲート抵抗としては、ＧａＮ層２６、ＧａＮ層２６の表面に生成される２ＤＥＧ層、窒化物系半導体素子１０に形成したポリシリコン領域を用いてもよい。
【００４４】
本実施の形態の窒化物系半導体素子１０をＬ負荷耐量試験回路５０で試験した動作結果の具体的一例を図６に示す。Ｌ負荷耐量試験回路５０のインダクタンス５４が１０ｍＨ、電源電圧Ｖｃ＝３００Ｖ、ゲート電圧Ｖｇ＝５Ｖ、ドレイン電流ｉ＝１０Ａの条件で試験したところ、電圧降下Ｖｓａｔ＝１Ｖ、クランプ電圧Ｖｂ＝４５０Ｖになり、窒化物系半導体素子１０が破壊されることはなかった。すなわち、本実施の形態の窒化物系半導体素子１０は、約１０Ａの電流を破壊されることなく遮断することができ、定格電流１０Ａを満たしているため、従来の窒化物系半導体素子１００に比して、Ｌ負荷耐量が高くなっている。
【００４５】
なお、上述した本実施の形態の窒化物系半導体素子１０は、例えば、以下のようにして製造することができる。なお、以下に示す製造方法は一例であり、これに限定されるものではない。
【００４６】
ＭＯＣＶＤ法や、分子線エピタキシャル成長（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｉａｌ、ＭＢＥ）法等のエピタキシャル結晶成長法により、基板３０上にバッファ層２８及びＧａＮ層２６を順次積層させることができる。さらに、ＧａＮ層２６の上にＡｌＧａＮ層２４を同様にエピタキシャル成長法により形成する（図７参照）。なお、２ＤＥＧのガス量を制御するため、ＡｌＧａＮ層２４では、Ａｌの組成や層厚が調整される。
【００４７】
次に、ＡｌＧａＮ層２４の表面にフォトレジストを塗布して、フォトリソグラフィ工程により、パターニングを行って予め定められたパターンを形成する。フォトレジストをマスクとして、リセス部２２が形成される領域の、ＡｌＧａＮ層２４及びＧａＮ層２６（一部）をエッチングにより除去する。さらに、化学気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｒｉｏｎ、ＣＶＤ）法等によりＳｉＯ２膜等の絶縁膜３２をリセス部２２及び電極が形成される側の素子の表面全面に形成する。その後、フォトリソグラフィ工程を用いてパターニングを行い、ソース電極１２、ドレイン電極１６、ＳＢＤダイオード１８、及びポリシリコンダイオード２０が形成される領域の絶縁膜３２をエッチング除去し、さらに、絶縁膜３２下部のＡｌＧａＮ層２４及びＧａＮ層２６（一部）もエッチング除去する（図８に示すＡ−Ａ断面領域、及び図９に示すＢ−Ｂ断面領域またはＣ−Ｃ断面領域参照）。
【００４８】
さらに、スパッタ法や真空蒸着法等によりソース電極１２、ドレイン電極１６、及びゲート電極１４を形成する。また、ＳＢＤダイオード１８及びポリシリコンダイオード２０を形成することにより、図１〜４に示した本実施の形態の窒化物系半導体素子１０が製造される。
【００４９】
以上説明したように、本実施の形態の窒化物系半導体素子１０では、ソース・ドレイン間の耐圧よりも耐圧が低いＳＢＤダイオード１８のカソード電極が２ＤＥＧを介してドレイン電極１６に接続され、アノード電極がポリシリコンダイオード２０を介してゲート電極１４に接続されている。これにより、Ｌ負荷耐量試験回路５０によるＬ負荷耐量試験において、ゲート信号５６がターンオフされると、ドレイン電圧が印加され、ＳＢＤダイオード１８にアバランシェ電流が流れ始め、電圧降下が発生し、ゲート電圧Ｖｇが印加される。ゲートに閾値電圧Ｖｔｈよりやや高い電圧（ゲートがオンする程度の電圧）が印加されると、ソース・ドレイン間が導通状態となる。これにより、ドレイン電圧がソース電極１２とドレイン電極１６との間の耐圧よりも低いＳＢＤダイオード１８の耐圧にクランプされた状態で、ドレイン電流が徐々に減少していく。
【００５０】
このように本実施の形態では、Ｌ負荷耐量試験の際に、大きなドレイン電圧が窒化物系半導体素子１０に印加されると、ゲートがオン状態になり、ドレイン電極１６からソース電極１２に電流が流れる経路ができるため、当該経路により負荷電流を流すことができる。これにより、窒化物系半導体素子１０が破壊されるのを防止することができる。
【００５１】
従って、２ＤＥＧ層を用いた半導体装置におけるＬ負荷破壊耐量を高くすることができる。
【００５２】
また、本実施の形態では、ポリシリコンダイオード２０のアノード電極がＳＢＤダイオード１８のアノード電極に接続され、カソード電極がゲートに接続されているため、ドレイン電極１６側にほとんど電圧が印加されていない状態でゲート電極１４にゲート電圧Ｖｇを印加した場合に、ＳＢＤダイオード１８の順方向に電流が流れ、ゲート電流が逆流することがないように保護されている。なお、本実施の形態では、具体的一例として、ポリシリコンダイオード２０は耐圧１５Ｖ程度のＰＮ接合型ダイオードを用いている。
【００５３】
なお、本実施の形態では、ＳＢＤダイオード１８は、図１に示したＢ−Ｂ断面及びＣ−Ｃ断面領域に形成されているがこれに限らず、カソード電極が２ＤＥＧを介してドレイン電極１６に接続され、アノード電極が（好ましくは、ポリシリコンダイオード２０を介して）ゲート電極１４に接続されていればよく、例えばＡ−Ａ断面領域に示すゲート電極１４及びドレイン電極１６との間となる領域に形成するようにしてもよい。
【００５４】
なお、窒化物系半導体素子１０では、電子供給層としてＡｌＧａＮ層２４を用いているがこれに限らず、ＡｌＧａＮが主成分であればよく、例えば混晶等であってもよい。また、本実施の形態では、ゲート電極１４等がＧａＮ層２６部分にまで形成されているがこれに限らず、ＧａＮ層２６に到達しないように形成されていてもよい。
【００５５】
［第２の実施の形態］
【００５６】
第２の実施の形態の窒化物系半導体素子は、第１の実施の形態の窒化物系半導体素子１０と略同様の構成及び動作であるため、同一部分には同一符号を付して詳細な説明を省略し、異なる部分のみ詳細に説明する。
【００５７】
本実施の形態の半導体装置である窒化物系半導体素子の上面（ゲート電極側が形成されている側の面、基板が設けられている側と反対側の面）から見た平面図を図１０に示す。また、図１０に示した窒化物系半導体素子７０のＡ−Ａ断面の断面図を図１１に、Ｂ−Ｂ断面の断面図を図１２に、Ｃ−Ｃ断面の断面図を図１３に示す。
【００５８】
本実施の形態の窒化物系半導体素子７０は、第１の実施の形態のＳＢＤダイオード１８に換わり、ＰＮ接合型ダイオード７２が同様に接続された構成となっている。ＰＮ接合型ダイオード７２の一例としては、ｐ−ＡｌＧａＮ及びＡｌＧａＮによるＰＮ接合型ダイオードが挙げられる。
【００５９】
Ｂ−Ｂ断面領域は主電流を流す領域ではないため、できるだけ小さくすることが好ましい。ＰＮ接合型ダイオード７２は、ＳＢＤダイオード１８に比べて、電流を多く流すことができるため、アバランシェ耐量が強い。そのため、同一量の電流を流すことを考慮すると、ＰＮ接合型ダイオード７２を用いた場合では、ＳＢＤダイオード１８を用いた場合に比べて、Ｂ−Ｂ断面領域を小さくすることができる。
【００６０】
このように本実施の形態の窒化物系半導体素子７０においても、ソース・ドレイン間の耐圧よりも耐圧が低いＰＮ接合型ダイオード７２のカソード電極がドレイン電極１６に接続され、アノード電極がポリシリコンダイオード２０を介してゲート電極１４に接続されている。これにより、第１の実施の形態と同様に、オン状態になり、自身の電流経路により負荷電流を流すことができるため、窒化物系半導体素子７０が破壊されるのを防止することができる。
【００６１】
また、本実施の形態では、電流の流量が多いＰＮ接合型ダイオード７２を用いているため、Ｂ−Ｂ断面領域の面積を小さくすることができ、窒化物系半導体素子７０の面積を小さくすることができる。従って、低コストの窒化物系半導体素子７０を提供することができる。
【符号の説明】
【００６２】
１０  窒化物系半導体素子
１２  ソース電極
１４  ゲート電極
１６  ドレイン電極
１８  ＳＢＤダイオード
２０  ポリシリコンダイオード
２２  リセス部
２４  ＡｌＧａＮ層
２６  ＧａＮ層
３０  基板
３２  絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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