(57)【要約】【課題】メモリ領域の高密度化を図ることができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置は、半導体基板１０上にメモリセル領域と周辺回路領域とを有する。まず、メモリセル領域の半導体基板１０に溝を形成し、メモリセル領域の溝内に酸化膜を形成し、メモリセル領域の溝内における底面の酸化膜のみを除去し、メモリセル領域の溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離２０を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、
前記メモリセル領域の前記半導体基板に溝を形成し、
前記メモリセル領域の前記溝内に酸化膜を形成し、
前記メモリセル領域の前記溝内における底面の酸化膜のみを除去し、
前記メモリセル領域の前記溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離を形成する、半導体装置の製造方法。
【請求項２】
前記溝をシリコンで埋める工程では、前記溝の底面からシリコンをエピタキシャル成長する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記溝内に酸化膜を形成する工程では、前記メモリセル領域の半導体基板を酸化し、又は当該半導体基板上に酸化膜を形成する、請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記素子分離に仕切られた領域に形成される半導体素子を有し、
少なくとも前記メモリセル領域の一部又は全部の領域においては、一の素子分離絶縁膜から当該一の素子分離絶縁膜に隣接する素子分離絶縁膜までのピッチである、当該一の素子分離絶縁膜及び拡散層の幅がリソグラフィ限界以上であってリソグラフィ限界の２倍幅未満の幅である、請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項５】
前記溝内に埋められたシリコンは、前記メモリセル領域に形成される半導体素子の拡散層領域として使用される、請求項１乃至４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記素子分離絶縁膜は、５０Å以上の幅を有する、請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項７】
前記素子分離絶縁膜は、１００Å以上の幅を有する、請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項８】
前記素子分離絶縁膜は、略ゲート絶縁膜と同一かそれ以上の幅を有する、請求項１乃至３のいずれか１項記載の半導体装置の製造方法。
【請求項９】
前記メモリセル領域の素子分離絶縁膜及び拡散層からなるピッチが前記周辺回路領域のピッチよりも狭い、請求項１乃至８のいずれか１項記載の半導体装置の製造方法。
【請求項１０】
前記メモリセル領域の素子分離絶縁膜は、略等間隔で形成されている、請求項１乃至９のいずれか１項記載の半導体装置の製造方法。
【請求項１１】
メモリセル領域と周辺回路領域とを有する半導体装置であって、
複数の素子分離と、
前記素子分離に仕切られた領域に形成される半導体素子とを有し、
少なくとも前記メモリセル領域の一部又は全部の領域においては、一の素子分離絶縁から当該一の素子分離絶縁に隣接する素子分離絶縁までのピッチである、当該一の素子分離絶縁及び拡散層の幅が、リソグラフィ限界以上であってリソグラフィ限界の２倍幅未満の幅である、半導体装置。
【請求項１２】
前記素子分離絶縁の幅は、５０Å以上の幅を有する、請求項１１記載の半導体装置。
【請求項１３】
前記素子分離絶縁の幅は、１００Å以上の幅を有する、請求項１１記載の半導体装置。
【請求項１４】
前記素子分離絶縁の幅は、略ゲート絶縁膜と同一かそれ以上の幅を有する、請求項１１乃至１３のいずれか１項記載の半導体装置。
【請求項１５】
前記メモリセル領域の素子分離絶縁及び拡散層からなるピッチが前記周辺回路領域のピッチよりも狭い、請求項１１乃至１４のいずれか１項記載の半導体装置。
【請求項１６】
前記メモリセル領域の素子分離絶縁は、略等間隔で形成されている、請求項１１乃至１５のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル領域及び周辺回路領域を有する半導体装置及びその製造方法に関し、特に素子分離を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
フォトリソグラフィの解像限界を超えて微細なトレンチ素子分離を形成する技術として特許文献１、２が公知である。図１３は、特許文献１に記載の半導体装置の断面図である。
【０００３】
図１３に示すように、半導体基板２０２の主面側にマスク層２０６を形成し、マスク層２０６の表面に凹部を形成し、凹部内にサイドウォール絶縁膜２１０を形成する。サイドウォール絶縁膜２１０をマスクとして、このサイドウォール絶縁膜２１０より下のマスク層部分をエッチングし、当該マスク層２０６およびサイドウォール絶縁膜２１０をマスクとして半導体基板２０２をエッチングすることにより、半導体基板２０２の表面に溝（トレンチ２０２ａ）を形成する。その後、全面に絶縁物を堆積してトレンチを埋め込んだ後、マスク層２０６および半導体基板の主面より上方の絶縁物を除去する。これにより、素子分離を露光限界で決まる幅よりも狭くしている。
【０００４】
また、特許文献３においては、ＳＯＩ領域の側面を露出させた後に絶縁膜を側面に形成し、バルク領域を形成することで、ＳＯＩ領域とバルク領域の分離を行っている。これにより、ＳＯＩ領域とバルク領域の分離幅の縮小を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０００−０９１４１８号公報
【特許文献２】特開平１０−２２３７４８号公報
【特許文献３】特開２００５−７２０８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、フラッシュメモリでは、高集積化が要求されており、従来の様な素子分離方式では、面積を小さくすることができない。特許文献１及び２では、分離領域は狭く形成できるものの、拡散層のピッチは小さくならないため、セルサイズを小さくできない。また、特許文献３ではＳＯＩ領域内や、バルク領域内の分離を小さくすることはできないため、トータルの面積を小さくすることはできない。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置の製造方法は、半導体基板上にメモリセル領域と周辺回路領域とを有する半導体装置の製造方法であって、前記メモリセル領域の前記半導体基板に溝を形成し、前記メモリセル領域の前記溝内に酸化膜を形成し、前記メモリセル領域の前記溝内における底面の酸化膜のみを除去し、前記メモリセル領域の前記溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離を形成するものである。
【０００８】
本発明においては、従来の方法により、溝を形成した後、溝の側面にのみシリコン酸化膜を形成し、これを素子分離に利用する。したがって、素子分離の幅をシリコン酸化膜の厚さとすることができる。
【０００９】
また、本発明に係る半導体装置は、メモリセル領域と周辺回路領域とを有する半導体装置であって、複数の素子分離と、前記素子分離に仕切られた領域に形成される半導体素子とを有し、少なくとも前記メモリセル領域の一部又は全部の領域においては、一の素子分離絶縁膜から当該一の素子分離絶縁膜に隣接する素子分離絶縁膜までのピッチである、当該一の素子分離絶縁膜及び拡散層の幅が、リソグラフィ限界以上であってリソグラフィ限界の２倍幅未満の幅となっている。
【００１０】
本発明においては、メモリセル領域の少なくとも一部の領域において、素子分離及び拡散層のピッチをリソグラフィ限界以上であってリソグラフィ限界の２倍幅未満の幅とすることで、半導体装置の小型化を図ることができる。
【発明の効果】
【００１１】
本発明によれば、メモリ領域の高密度化を図ることができる半導体装置及び半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００１２】
【図１】（ｃ）は、半導体装置のフラッシュメモリ領域を示す平面図、（ｂ）は、（ｃ）におけるゲート上のＡＡ'線による断面図、図１（ｂ）は、図１（ｃ）におけるゲート間のＢＢ'線による断面図を示す。
【図２】本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図３】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図４】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図５】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図６】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図７】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図８】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図９】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図１０】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図１１】同じく、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【図１２】ＮＡＮＤ型フラッシュメモリのレイアウトを示す図である。
【図１３】特許文献１に記載の半導体装置の断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、フラッシュメモリ等のメモリ領域と、その周辺回路領域とを有する半導体装置に適用し、フラッシュメモリの高密度化を図るものである。
【００１４】
図１（ｃ）は、半導体装置のフラッシュメモリ領域を示す平面図、図１（ｂ）は、図１（ｃ）におけるゲート上のＡＡ'線による断面図、図１（ｂ）は、図１（ｃ）におけるゲート間のＢＢ'線による断面図を示す。
【００１５】
図１（ａ）乃至図１（ｃ）に示すように、半導体基板１０の表面に複数の素子分離２０が形成され、半導体基板表面全体にＯＮＯ膜３０が形成されている。ＯＮＯ膜３０は、ゲート絶縁膜となる。さらに、その上にゲート４０が形成されている。ゲート４０を挟む半導体基板１０表面には、ソース８１及びドレイン８２となる拡散層が形成されている。ゲート４０の上面にはシリサイド９０が形成されており、ゲート４０の側面には、サイドウォール絶縁膜２１が形成されている。これらの上面には、層間絶縁膜５０が形成され、さらに、ソース８１及びドレイン８２に達するコンタクト６０が形成されている。
【００１６】
ここで、本実施の形態においては、フラッシュメモリ領域の素子分離２０は、リソグラフィの限界以下の幅となっており、また、拡散層８０の幅はリソグラフィの限界で決まっている。なお、拡散層８０をリソグラフィの限界以上の寸法にしてもかまわない。
【００１７】
すなわち、少なくともフラッシュメモリセル領域の一部又は全部の領域においては、一の素子分離２０から当該一の素子分離２０に隣接する素子分離２０までのピッチである、当該一の素子分離２０及びソース８１又はドレイン８２の幅がリソグラフィ限界以上であってリソグラフィ限界の２倍幅未満の幅となっている。ここで、メモリセル領域の素子分離２０は、図１に示すように略等間隔で形成されることが好ましい。その素子分離２０の厚さは、例えば比較的低電圧下で使用する半導体装置にあっては、５０Å以上であることが好ましい。また、比較的高圧下で使用する半導体装置にあっては、１００Å以上であることが好ましい。この素子分離２０の厚さは、例えばゲート絶縁膜と同程度とすることができる。
【００１８】
一方で、図示しない周辺回路領域においては、素子分離は通常のリソグラフィで決まる幅の分離が形成されていればよい。なお、周辺回路領域でもリソグラフィ限界以下の素子分離が必要であれば、その領域にはメモリセルと同様の素子分離を形成することができることは言うまでもない。
【００１９】
次に、本実施の形態にかかる半導体装置の製造方法を図２乃至図１１を参照して説明する。図２乃至図１１は、本実施の形態にかかる半導体装置の製造工程をその工程順に示す断面図である。
【００２０】
図２（ａ）に示すように、半導体基板１０上にシリコン酸化膜１１を形成し、その上にシリコン窒化膜１２を形成する。そして、公知の技術により、素子分離用の溝１６を形成する。
【００２１】
次に、図２（ｂ）に示すように、溝１６をシリコン酸化膜で埋め、化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）によりＳＴＩ（shallow trench isolation：分離溝）１３を形成する。次に、図３（ａ）に示すように、メモリセル領域のシリコン酸化膜をウェットエッチで除去する。その後、図３（ｂ）に示すように、酸化するか、又はシリコン酸化膜を成長することで、表面にシリコン酸化膜１９を形成する。この時、周辺回路領域でも分離幅を狭くする必要のある領域はシリコン酸化膜１３を除去してもよい。また、酸化工程ではシリコン窒化膜１２も酸化されるような酸化方法を用いる。
【００２２】
次に、図４（ａ）に示すように、違法性エッチングによりメモリセル領域の溝１６の底部のシリコン酸化膜１９のみを除去し、シリコン基板の側面にのみシリコン酸化膜（２０）が残る様にする。そして、図４（ｂ）に示すように、溝１６の底面からシリコンをエピタキシャル成長させて、メモリセル領域の溝１６を埋める。この時、アモルファスシリコンやポリシリコンを成長させてエッチバックしてもよい。なお、この溝１６内にエピタキシャル成長により形成されたシリコン単結晶は、後述のように、メモリセル領域に形成される素子の拡散層となる。
【００２３】
次に、図５（ａ）に示すように、メモリセル領域の窒化膜１２を除去するが、周辺回路領域は、シリコン酸化膜１９で保護され、エッチングされない。その後、周辺回路領域のウェットエッチングで酸化膜１９を除去する。次いで図５（ｂ）に示すように、基板表面を平坦化するため、ＣＭＰを掛ける。なお、メモリセル領域の平坦度によっては、ＣＭＰ工程は省略してもかまわない。また、隣接する拡散層の高さが異なってもよい場合も省略してもよい。
【００２４】
次に、図６（ａ）に示すように、周辺回路領域のＳＴＩの高さの調整を行い、メモリセル領域の表面に基板保護のためのシリコン酸化膜１７を形成し、図６（ｂ）に示すように、周辺回路領域の窒化膜１２を除去する。
【００２５】
そして、図７（ａ）に示すように、メモリセルのトラップ膜となるＯＮＯ膜（（Ｓｉ酸化膜／Ｓｉ窒化膜／Ｓｉ酸化膜）３０を成長し、周辺回路領域からは除去しておく。周辺回路領域には、シリコン酸化膜１８を形成する。次に、図７（ｂ）に示すように、ゲート４０となるポリシリコンを成長し、図８（ａ）に示すように、エッチングにより、ゲート４０を形成する。さらに、図８（ｂ）に示すように、イオン注入によってＬＤＤ（Lightly Doped. Drain）、又はＥｘｔｅｎｓｉｏｎ拡散層７０を形成する。
【００２６】
次に、図９（ａ）に示すように、ゲート４０の側壁となるサイドウォール絶縁膜２１を形成した後、図９（ｂ）に示すように、ソースドレイン拡散層８０を形成するためのイオン注入を行う。
【００２７】
その後、図１０（ａ）に示すように、拡散層８０及びゲート４０の表面をシリサイド化（９０）し、図１０（ｂ）に示すように、半導体基板上面に層間絶縁膜５０を成長させる。これを平坦化した後、図１１に示すように、ソースドレイン拡散層８０に接続するコンタクトを形成する。以降は公知のプロセスで配線を形成する。
【００２８】
本実施の形態においては、拡散層の幅をリソグラフィの限界値まで細くしながら、素子分離をリソグラフィ限界以下の例えばゲート絶縁膜と同程度の厚さとすることができる。また同時に、素子分離幅を広げる必要のある領域は、十分広げた素子を形成可能である。
【００２９】
ここで、図１（ｃ）において、書込時にはソースに正電圧（例えば４．５Ｖ）と、ゲートに正電圧（例えば８Ｖ）を印加し、ドレインを接地する。この時ドレインからソースへ流れる電子の一部がゲートの下部のチャネルで加速され、一部がゲート下のＯＮＯ膜に注入されることで書込が行われる。
【００３０】
消去時はソースに正電圧（例えば４．５Ｖ）、ゲートに負電圧（例えば−０．５Ｖ）を印加する。この時、ゲート下のソース内でバンド間トンネルによる電子正孔対を発生し、この正孔の一部がソースの電界で加速してＯＮＯ膜に注入されることで消去が行われる。読み出し時にはソースを接地し、ゲートに正電圧（例えば２Ｖ）、ドレインに正電圧（例えば１Ｖ）を印加することで、ドレイン−ソース間を流れる電流を検出する。この時、ＯＮＯ膜中に電子がトラップされている状態（書込状態）では、メモリセル内を流れる電流は小さく、一方で正孔がトラップされている、又は殆ど電荷がトラップされていない状態（消去状態）では電流が大きくなることを利用して情報を読み出している。
【００３１】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、図１の平面図はソース、ドレインにコンタクトを形成しているＮＯＲ型の不揮発性メモリを想定しているが、ＮＡＮＤ型の不揮発性メモリにも適用することができる。図１２は、ＮＡＮＤ型フラッシュメモリのレイアウトを示す図である。図１２（ｃ）は、ＮＡＮＤ型フラッシュメモリ領域を示す平面図、図１（ｂ）は、図１（ｃ）におけるゲート上のＡＡ'線による断面図、図１（ｂ）は、図１（ｃ）におけるゲート間のＢＢ'線による断面図を示す。
【００３２】
図１２（ａ）乃至図１２（ｃ）に示すように、複数の素子分離１２０が等間隔に形成され、その上にゲート１４０が形成されている。ゲート１４０を挟んだ基板表面には拡散層１５０が形成されている。
【００３３】
本例においても、ＮＡＮＤ型フラッシュメモリ領域の素子分離１２０は、リソグラフィの限界以下の幅となっており、また、拡散層１５０の幅はリソグラフィの限界で決まっている。なお、拡散層１５０をリソグラフィの限界以上の寸法にしてもかまわない。
【００３４】
すなわち、少なくともＮＡＮＤ型フラッシュメモリ領域の一部又は全部の領域においては、一の素子分離１２０から当該一の素子分離１２０に隣接する素子分離１２０までのピッチである、当該一の素子分離１２０及び拡散層１５０の幅がリソグラフィ限界以上であってリソグラフィ限界の２倍幅未満の幅となっている。当該構成においても、素子分離をリソグラフィ限界以下とすることで、半導体装置の小型化を図ることができる。
【符号の説明】
【００３５】
１０  半導体基板
１１  シリコン酸化膜
１２  シリコン窒化膜
１３  シリコン酸化膜
１６  溝
１７  シリコン酸化膜
１９  シリコン酸化膜
７０  拡散層
２０  素子分離
２１  サイドウォール絶縁膜
３０  ＯＮＯ膜
４０  ゲート
５０  層間絶縁膜
６０  コンタクト
８０  ソースドレイン拡散層
８１  ソース
８２  ドレイン
９０  シリサイド
１２０  素子分離
１４０  ゲート
１５０  拡散層
【図１】
2011114007.tif 000003
【図２】
2011114007.tif 000004
【図３】
2011114007.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2011114007.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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