(57)【要約】【課題】応力発生膜の形状に依存して、半導体装置製造時の半導体装置の回路部品の特性がマクロセル設計段階での半導体装置の回路部品の特性から変動することを極力抑制する。【解決手段】応力発生膜の延在方向の寸法の変更量に対する、半導体装置の特性の変化量が所定の限度で飽和する延在方向の寸法を目標延在寸法として設定する工程と、半導体装置内で応力発生膜の末端からゲートに至るまでの寸法が少なくとも目標延在寸法となるように応力発生膜を形成する工程とを含む。【選択図】図８
2011192925.tif 000002
【特許請求の範囲】
【請求項１】
応力発生膜を含む半導体装置の製造方法であって、
前記応力発生膜の延在方向の寸法の変更量に対する、前記半導体装置の特性の変化量が所定の限度で飽和する前記延在方向の寸法を目標延在寸法として設定する工程と、
前記半導体装置内で前記応力発生膜の末端からゲートに至るまでの寸法が少なくとも前記目標延在寸法となるように、前記応力発生膜を形成する工程とを含む、半導体装置の製造方法。
【請求項２】
前記半導体装置のレイアウトデータがセルのレイアウトデータを複数含み、前記セルのレイアウトデータが、ゲートのレイアウトデータと、前記ゲートに制御されるソース／ドレイン領域のレイアウトデータと、少なくとも前記ソース／ドレイン領域に応力を付与する応力発生膜のレイアウトデータとを含む場合に、前記複数のセルのうち、隣接するセル間では前記応力発生膜のレイアウトデータが重複部分を有するようにセルのレイアウトデータを形成する工程と、
前記複数のセルの並びの端部にある周辺セルについては、前記周辺セルのゲートから前記並びの端部方向の前記応力発生膜の末端までの寸法が少なくとも前記目標延在寸法となるように応力発生膜のレイアウトデータを前記周辺セルに追加する工程と、をさらに有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体装置のレイアウトデータがセルのレイアウトデータを複数含み、前記セルのレイアウトデータが、ゲートのレイアウトデータと、前記ゲートに制御されるソース／ドレイン領域のレイアウトデータと、少なくとも前記ソース／ドレイン領域に応力を付与する応力発生膜のレイアウトデータとを含む場合に、前記セルのゲートから前記応力発生膜の末端までの寸法が少なくとも前記目標延在寸法となるようにセルのレイアウトデータを作成する工程をさらに有する請求項１に記載の半導体装置の製造方法。
【請求項４】
前記半導体装置のレイアウトデータがセルのレイアウトデータを複数含み、前記セルのレイアウトデータが、ゲートのレイアウトデータと、前記ゲートに制御されるソース／ドレイン領域のレイアウトデータとを含み、少なくとも前記ソース／ドレイン領域に応力を付与する応力発生膜のレイアウトデータを含まない場合に、前記半導体装置のレイアウトデータ中の複数のセルに応力を付与する一体の応力発生膜のレイアウトデータを配置する応力発生膜レイアウト工程をさらに有し、
前記応力発生膜レイアウト工程は、前記複数のセルの並びの端部にある周辺セルのゲートから前記周辺セルの並びの端部方向の前記応力発生膜の末端までの寸法が少なくとも前記目標延在寸法となるように前記応力発生膜のレイアウトデータを配置する工程を含む請求項１に記載の半導体装置の製造方法。
【請求項５】
応力発生膜を含む半導体装置の設計方法であって、
前記応力発生膜の延在方向の寸法の変更量に対する、前記半導体装置の特性の変化量が所定の限度で飽和する前記延在方向の寸法を目標延在寸法として設定する工程と、
前記半導体装置内で前記応力発生膜の末端からゲートに至るまでの寸法が少なくとも前記目標延在寸法となるように、前記応力発生膜をレイアウトする工程とを含む、半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、応力発生膜を含む半導体装置の製造技術、設計技術に関する。
【背景技術】
【０００２】
先端のウェーハプロセス技術においては、トランジスタ上に圧縮・伸張応力を発生させる膜を形成する技術が利用されることがある。例えば、Ｐチャネル型トランジスタにおいては圧縮、また、Ｎチャネル型トランジスタにおいては伸張応力が付与される。これにより、Ｐチャネル型/Ｎチャネル型ともトランジスタのオン電流を増加させ、性能を向上さ
せている。 この圧縮・伸張応力の大きさは、応力を生じさせる応力発生膜である、例え
ばＤＳＬ（Dual Stress Liner）膜の形状に依存している。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７９４０号公報
【特許文献２】特開２００７−３６１９４号公報
【特許文献３】特開２００７−１２３４４２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上述のように、トランジスタのオン電流を目標値とし、目標性能を達成するためには、応力発生膜の形状を考慮することが望ましい。しかしながら、半導体装置は、マクロセルと呼ばれる回路部品のデータを複数組み合わせて設計が進められる。半導体装置内には、マクロセルが複数個配置されることがある。したがって、マクロセル間の位置関係によっては、それぞれのマクロセルに含まれる応力発生膜同士が重複部分を有する。この応力発生膜同士の重複部分の有無に依存して、製造される半導体装置内の応力発生膜の形状が元のマクロセル単体のときの応力発生膜の形状を維持している場合と、この半導体装置内の応力発生膜の形状が維持されない場合とが生じる。すなわち、マクロセル同士で重複部分がある場合には、製造される半導体装置内の応力発生膜は、重複部分で接続され、マクロセル単体の寸法より大きな寸法の応力発生膜が生成される。一方、マクロセル同士で重複部分がない場合には、製造される半導体装置内の応力発生膜は、概ね、マクロセル単体の寸法を維持することになる。したがって、半導体装置内でのマクロセルのレイアウトの仕方に依存して、製造される半導体装置内の応力発生膜の形状は、種々のものが生じ得る。このような場合には、単純に、マクロセル単体の回路部分、例えば、トランジスタの性能などの特性が、製造される半導体装置内のトランジスタの特性と想定以上に異なるものとなる場合がある。
【０００５】
そこで、開示の技術は、応力発生膜の形状に依存して、半導体装置製造時の半導体装置の回路部品の特性がマクロセル設計段階での半導体装置の回路部品の特性から変動することを極力抑制することを目的とする。
【課題を解決するための手段】
【０００６】
開示の技術の一側面は、応力発生膜を含む半導体装置の製造方法によって例示される。本製造方法は、応力発生膜の延在方向の寸法の変更量に対する、半導体装置の特性の変化量が所定の限度で飽和する延在方向の寸法を目標延在寸法として設定する工程と、半導体装置内で応力発生膜の末端からゲートに至るまでの寸法が少なくとも目標延在寸法となるように応力発生膜を形成する工程とを含む。
【発明の効果】
【０００７】
上記技術によれば、応力発生膜の形状に依存して、半導体装置製造時の半導体装置の回路部品の特性がマクロセル設計段階での半導体装置の回路部品の特性から変動することが極力抑制される。
【図面の簡単な説明】
【０００８】
【図１】ＤＳＬ膜の特性を測定するための被測定素子としてＮＭＯＳトランジスタの構成を例示する図である。
【図２】ＮＭＯＳトランジスタのＤＳＬ膜の寸法を変化させたときのオン電流の変化を例示する図である。
【図３】ＮＭＯＳトランジスタのＤＳＬ膜の寸法を変化させたときのオン電流の変化を例示する図である。
【図４】ＤＳＬ膜の特性を測定するための被測定素子としてＰＭＯＳトランジスタの構成を例示する図である。
【図５】ＰＭＯＳトランジスタのＤＳＬ膜の寸法を変化させたときのオン電流の変化を例示する図である。
【図６】マクロセルと呼ばれる回路部分の形状データの例を示す図である。
【図７】マクロセルを複数個配置した半導体装置の例を示す図である。
【図８】実施例１の半導体装置のレイアウトを例示する図である。
【図９】設計支援装置のハードウェア構成を例示する図である。
【図１０】半導体装置の設計手順を例示する図である。
【図１１】実施例２に係るマクロセルのレイアウトデータの例を示す図である。
【図１２】実施例２に係る半導体装置の設計手順を例示する図である。
【図１３】実施例３に係る半導体装置のチップのレイアウトデータを例示する図である。
【図１４】実施例３に係る半導体装置の設計手順を例示する図である。
【図１５】実施例４に係る半導体製造方法の工程を例示する図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照して、一実施形態に係る半導体装置の製造および設計に係る技術について説明する。以下の実施形態の構成は例示であり、本技術は実施形態の構成、あるいは工程には限定されない。
【実施例１】
【００１０】
以下、図１から図１０の図面を参照して、実施例１に係る半導体装置の製造方法を説明する。本製造方法は、半導体装置のチップ設計工程と、設計されたチップを製造するための露光用マスク製造工程と、露光用マスクを用いた半導体装置の製造工程とを含む。実施例１では、特に、半導体装置のチップ設計工程を詳細に説明する。チップ設計工程は、設計支援装置による情報処理として例示される。
【００１１】
＜ＤＳＬ膜の特性例＞
図１に、ＤＳＬ膜の特性を測定するための被測定素子としてＮＭＯＳトランジスタの構成を例示する。図１の被測定素子は、半導体基板上に形成されたＮＭＯＳトランジスタと、ＮＭＯＳトランジスタ上を被覆する応力発生膜としてのＤＳＬ膜とを含む。図１では、ＮＭＯＳトランジスタに伸張応力を付加するためのＤＳＬ膜１と、ＤＳＬ膜１を取り囲むＤＳＬ膜２と、ＤＳＬ膜２を取り囲むＤＳＬ膜３と、ＤＳＬ膜３を取り囲むＤＳＬ膜４を含む。ただし、ＤＳＬ膜２、４は、ＰＭＯＳトランジスタ用であり、圧縮応力を発生する。また、ＤＳＬ膜３は、ＮＭＯＳトランジスタ用であり、伸張応力を発生する。
【００１２】
ここで、伸張応力とは、ＤＳＬ膜の存在する平面視において、面積が増加する方向に作
用する応力である。また、圧縮応力とは、ＤＳＬ膜の存在する平面視において、面積が減少する方向に作用する応力である。伸張応力を生じるＤＳＬ膜か、圧縮応力を生じるＤＳＬ膜かは、例えば、膜の材料、成膜方法（プラズマＣＶＤ、熱ＣＶＤ）、あるいは成膜条件（高周波電力、成膜圧力、ガス流量等）に応じて制御できる。平面視において面積が増加する方向、あるいは面積が減少する方向が延在方向に対応する。
【００１３】
ここで、図１の半導体装置において、応力測定時の条件として、ゲートからＤＳＬ膜１の末端に至る寸法Ｌｔｓと、ソース／ドレイン領域の端部からＤＳＬ膜１の末端に至る寸法Ｗｔ１に着目する。実施例１では、寸法ＬｔｓおよびＷｔ１を異なる複数の値に変更して、複数のトランジスタを製造し、トランジスタのオン電流Ｉｏｎを測定した。
【００１４】
図２に、図１のＮＭＯＳトランジスタにおいて、寸法Ｗｔ１を変化させたときのオン電流Ｉｏｎの変化を例示する。図２で、横軸は、寸法Ｗｔ１であり、単位は量略されている。また、縦軸は、Ｗｔ１が基準値Ｗｔ１０のときのオン電流Ｉｏｎ０に対するオン電流Ｉｏｎの比率である。
【００１５】
図２のように、オン電流Ｉｏｎは、寸法Ｗｔ１の増加とともに増加する傾向がある。しかしながら、図２の例では、寸法がＷ０以上の場合には、寸法がＷｔ１の変化に対するオン電流Ｉｏｎの変化が低減され、オン電流Ｉｏｎの増加が飽和する傾向を示す。
【００１６】
図３は、図１のＮＭＯＳトランジスタにおいて、寸法Ｌｔｓを変化させたときのオン電流Ｉｏｎの変化を示す。図３で、横軸は、寸法Ｌｔｓであり、単位は省略されている。また、縦軸は、Ｌｔｓが基準値Ｌｔｓ０のときのオン電流Ｉｏｎ０に対するオン電流Ｉｏｎの比率である。
【００１７】
図３の場合も図２と同様であり、オン電流Ｉｏｎは、寸法Ｌｔｓの増加とともに増加する傾向がある。しかしながら、図３の例でも、寸法ＬｔｓがＬ０以上の場合には、寸法Ｌｔｓの変化に対するオン電流Ｉｏｎの変化が低減され、オン電流Ｉｏｎの増加が飽和する傾向を示す。
【００１８】
図４に、ＤＳＬ膜の特性を測定するための被測定素子としてＰＭＯＳトランジスタの構成を例示する。図１の被測定素子は、半導体基板上に形成されたＰＭＯＳトランジスタと、ＰＭＯＳトランジスタ上を被覆する応力発生膜としてのＤＳＬ膜とを含む。図１では、ＰＭＯＳトランジスタに伸張応力を付加するためのＤＳＬ膜５と、ＤＳＬ膜５を取り囲むＤＳＬ膜６と、ＤＳＬ膜６を取り囲むＤＳＬ膜７と、ＤＳＬ膜７を取り囲むＤＳＬ膜８を含む。ただし、ＤＳＬ膜６、８は、ＮＭＯＳトランジスタ用であり、伸張応力を発生する。また、ＤＳＬ膜７は、ＰＭＯＳトランジスタ用であり、圧縮応力を発生する。
【００１９】
ここで、図４の半導体装置においても、寸法Ｌｔｓを異なる複数の値に変更して、複数のトランジスタを製造し、トランジスタのオン電流Ｉｏｎを測定した。
【００２０】
図５は、図４のＰＭＯＳトランジスタにおいて、寸法Ｌｔｓを変化させたときのオン電流Ｉｏｎの変化を示す。図５の場合も図３と同様であり、オン電流Ｉｏｎは、寸法Ｌｔｓの増加とともに増加する傾向がある。また、図５の例でも、寸法ＬｔｓがＬ０以上の場合には、寸法Ｌｔｓの変更量に対するオン電流Ｉｏｎの変化量が低減され、オン電流Ｉｏｎの増加が飽和する傾向を示す。
【００２１】
以上のように、ＤＳＬ膜は、形状、寸法に依存して発生する応力が変化する。したがって、オン電流Ｉｏｎは、ＤＳＬ膜は、形状、寸法に依存して変化する。図１−５の例では、概ね寸法Ｌｔｓの増加に伴い、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタともに、
オン電流Ｉｏｎが増加する。しかしながら、オン電流Ｉｏｎの増加の程度は、寸法Ｌｔｓが所定値Ｌ０以上となると、飽和する。そこで、実施例１では、ゲートからＤＳＬ膜末端までの寸法Ｌｔｓを変更したトランジスタを製造し、ＤＳＬ膜の寸法と発生する応力との関係、あるいは、ＤＳＬ膜の寸法とトランジスタの特性（例えばオン電流）との関係を測定する。そして、ゲートからＤＳＬ膜末端までの寸法Ｌｔｓの変更量ΔＬに対する応力の変化量ΔＰの比ΔＰ／ΔＬが所定値以下に小さくなる寸法Ｌｔｓを基準値Ｌ０として選択する。ここで、所定値としては、経験的に、あるいは設計目標として、半導体装置の特性変動として、許容できる値を設定すればよい。基準値Ｌ０が目標延在寸法に相当する。また、図２、図３、図５等のデータから基準値Ｌ０を決定する工程が目標延在寸法として設定する工程に相当する。なお、このようなＬの決定は、コンピュータがコンピュータプログラムを実行し、上記比ΔＰ／ΔＬが所定値以下となる範囲を特定するようにしてもよい。
【００２２】
また、基準値Ｌ０として、ＤＳＬ膜が発生する応力の代わりに、トランジスタの特性（例えばオン電流）を用いてもよい。そして、ゲートからＤＳＬ膜末端までの寸法Ｌｔｓの変更量ΔＬに対する特性値の変化量ΔＶの比ΔＶ／ΔＬが所定値以下に小さくなる寸法Ｌｔｓを基準値Ｌ０として選択してもよい。なお、ここでは、オン電流を例として示したが、トランジスタの特性としてはオン電流に限定される訳ではない。
【００２３】
＜半導体装置設計時のＤＳＬ膜の寸法に対する考察＞
図６に、半導体装置に含まれるマクロセルと呼ばれる回路部分の形状データの例を示す。ここで、図６では、回路部分として、単一のＭＯＳトランジスタが想定されている。図６のＭＯＳトランジスタは、ソース／ドレイン領域と、ソース／ドレイン領域上に設けられたゲートとを有する。なお、ソース／ドレイン領域とはトランジスタのソースとなる領域またはドレインとなる領域の意味である。さらに、図６のＭＯＳトランジスタには、ＤＳＬ膜が被覆されている。図６の例では、ゲートから、ＤＳＬ膜末端までの寸法は、例えば、値ａで例示される。
【００２４】
図７に、図６のマクロセルを複数個配置した半導体装置の例を示す。図７では、半導体装置の部分に、２つのマクロセルＣ１、Ｃ２が配置されている。さらに、図７の例では、マクロセルＣ１のＤＳＬ膜と、マクロセルＣ２のＤＳＬ膜とが互いに重なり合い、重複部分を有している。その結果、半導体装置の製造時には、マクロセルＣ１のＤＳＬ膜とマクロセルＣ２のＤＳＬ膜とは一体で形成される。したがって、マクロセルＣ１で示されるＭＯＳトランジスタについては、ゲートＧ１から、隣接するマクロセルＣ２方向のＤＳＬ膜末端までの寸法は、値ｂとなる。すなわち、隣接するマクロセル間で、ＤＳＬ膜が重複部分を有し、一体として製造されると、ＤＳＬ膜の実効的な寸法が増加する。
【００２５】
一方、マクロセルＣ１、Ｃ２の並びの端部、例えば、図７のマクロセルＣ１のゲートＧ１から左方向のＤＳＬ膜の寸法は、値ａであり、マクロセル単体のＤＳＬ膜の寸法が維持される。マクロセルは、ユニットセルとも呼ばれるが、実施例１では、マクロセルという用語を用いる。
【００２６】
半導体装置の設計に用いられるマクロセルと呼ばれる回路部分の設計、および回路部分の特性値の決定は、その回路部分単体で、例えば、回路シミュレーションによって行われる。マクロセル部分の回路シミュレーションで考慮されるＤＳＬ膜の寸法は、図６の値ａである。
【００２７】
しかし、実際には半導体装置のチップ上には多数のマクロセルが配置される。このため、マクロセル間でＤＳＬ膜の重なりが生じる。よって、実際に半導体装置として製造されるＤＳＬ膜の寸法は値ｂとなる。本来マクロセルの回路シミュレーションは、図７のよう
な寸法ｂのＤＳＬ膜を前提とした方がよい。しかし、図のような複数のマクロセルのＤＳＬ膜の重複による実効寸法増加の影響は、マクロセル設計時には考慮されていない。実施例１では、マクロセル設計時、および設計上の特性決定時に、半導体装置製造時の実形状のＤＳＬ膜の形状を反映できる方法を例示する。
【００２８】
図８に、実施例１に係る半導体装置のレイアウトを例示する。実施例１の半導体装置は、マクロセルＣの配列を有する。今、セルライブラリ内のマクロセルＣが、図８のＣ１−Ｃ３のように、半導体装置のレイアウト中に配置された場合を想定する。すなわち、ここで、マクロセルＣが半導体装置にレイアウトされたときに、レイアウトされた個々の回路部分をＣ１，Ｃ２，Ｃ３のように参照することにする。
【００２９】
図８のレイアウトでは、マクロセルＣ１に含まれるＤＳＬ膜ＳＰ１と、マクロセルＣ２のＤＳＬ膜ＳＰ２との間で、重複部分Ｄ１２が存在する。同様に、マクロセルＣ２に含まれるＤＳＬ膜ＳＰ２と、マクロセルＣ３のＤＳＬ膜ＳＰ３との間で、重複部分Ｄ２３が存在する。すなわち、マクロセルＣを半導体装置内にレイアウトしたときに、配列されるマクロセル間で、ＤＳＬ膜が少なくとも部分的に重畳している。
【００３０】
一方、マクロセルＣの並び（Ｃ１，Ｃ２，Ｃ３，．．．）の端部、例えば、レイアウトされたマクロセルの並びの最も左側に位置するマクロセルＣ１において、ＤＳＬ膜ＳＰ１のゲートＧ１から左側部分には、隣接するマクロセルがない。このような場合に、実施例１では、設計段階で、ＤＳＬ膜の部分ＤＰを付加する。部分ＤＰが付加された後のＤＳＬ膜の末端からゲートＧ１までの寸法が、少なくとも図１−図５のような測定結果で決定される基準値Ｌ０を超えるように、付加するＤＳＬ膜ＤＰの寸法を定めておく。このような構成とすることで、製造後の半導体装置に含まれるマクロセルＣの並びにおいては、どのマクロセルにおいても、マクロセルのゲートからマクロセル末端までの寸法を上記基準値Ｌ０以上とすることができる。したがって、半導体装置の設計時に、半導体装置製造後のＤＳＬ膜による特性に及ぼす影響が飽和し、半導体装置の特性値が所定の範囲に収まると想定することが可能となる。そのため、例えば、セルＣ単体での回路シミュレーションを行う場合でも、半導体装置製造後の実効的なＤＳＬ膜の寸法の変動に伴う影響を想定した回路シミュレーションが可能となる。
【００３１】
＜設計支援装置の構成＞
図９に、図８に示した半導体装置のレイアウトを支援する設計支援装置１０のハードウェア構成を例示する。設計支援装置１０は、ＣＰＵ１１、メモリ１２、記憶装置１３、表示装置１４、入力装置１５、ドライブ装置１６を有する。
【００３２】
ＣＰＵ１１は、メモリ１２に実行可能に展開されたコンピュータプログラムを実行し、設計支援装置１０の機能を提供する。ＣＰＵ１１は、１個に限定されず、複数のコアを含むものでもよい。
【００３３】
メモリ１２は、ＣＰＵ１１が実行するコンピュータプログラム、ＣＰＵ１１が処理するデータ等を記憶する。メモリ１２は、不揮発性のＲＯＭ（Read Only Memory）と、揮発性のＤＲＡＭ（Dynamic Random Access Memory）とを含むようにしてもよい。
【００３４】
記憶装置１３は、例えば、ハードディスクドライブに駆動されるハードディスク、フラッシュメモリなどによるソリッド・ステート・ドライブ（ＳＳＤ）等である。外部記憶装置１３には、メモリ１２に展開されるコンピュータプログラム、あるいは、ＣＰＵ１１が処理するデータ等が格納される。なお、メモリ１２が主記憶装置と呼ばれるのに対して、記憶装置１３は外部記憶装置と呼ばれる場合もある。
【００３５】
表示装置１４は、例えば、液晶ディスプレイ、エレクトロルミネッセンスパネル等である。入力装置１５は、キーボード、マウス、タッチパネル、静電パッド等の入力装置である。静電パッドは、平面パッドを指等でなぞるユーザ操作を検知し、ユーザ操作に応じてディスプレイ上のカーソルの位置と移動状態とを制御するために使用される装置である。例えば、平面パッド下の電極の静電容量の変化によって、ユーザの指の動きが検知される。
【００３６】
ドライブ装置１６は、記憶媒体１７との間で、データの書き込み、データの読み出しの少なくとも一方を行う機能を提供する。ただし、ドライブ装置１６は、データの書き込みとデータの読み出しの両方を行うものでもよい。記憶媒体１７は、例えば、ＣＤ（Compact Disc）、ＤＶＤ（Digital Versatile Disk）、ブルーレイディスク、フラッシュメモリカード等である。
【００３７】
また、図９に図示されていないが、設計支援装置１０には、ネットワーク上の他のコンピュータと通信可能な通信部を接続することもできる。通信部は、ＮＩＣ(Network Interface Card)とも呼ばれる。通信部１６は、例えば、ＬＡＮ（Local Area Network）のインターフェースである。そして、設計支援装置１０は、通信部を介して、マスク製造装置が設置されたサイトのコンピュータと通信し、マスクの製造を支援する。また、設計支援装置１０は、通信部を介して、ウェーハプロセスに関与する半導体製造装置が設置されたサイトのコンピュータと通信し、半導体装置の製造を支援する。
【００３８】
なお、図９は、設計支援装置１０として、単独のコンピュータを例示する。しかし、設計支援装置１０は、複数のコンピュータが違いに連携し、処理を分担して実行する複数のコンピュータを含むシステムであってもよい。
【００３９】
図１０に、実施例１に係る半導体装置の設計手順を例示する。この手順では、まず、マクロ設計が行われる（Ｓ１）。マクロ設計は、マクロセルごとのレイアウトおよび特性値を決定する工程である。マクロ設計は、設計支援装置１０が実行する設計支援プログラム、例えば、レイアウトエディタ、シミュレータ等に対するユーザ入力と、ユーザ入力に対する設計支援装置１０の応答によって実行される。
【００４０】
図１０の例では、例えば、マクロセル内のトランジスタは、設計上で決定された応力を発生するＤＳＬ膜を含む。設計上で決定された応力とは、例えば、マクロセル内のゲートおよびソース・ドレインを含むトランジスタのオン電流Ｉｏｎが所定の目標値となるように設定された応力である。ただし、実施例１では、個々のマクロセルの特性値の決定手順、特性値の値自体には、限定はない。したがって、Ｓ１の工程は、従来からのマクロセルの設計工程と同様のものでよい。
【００４１】
次に、半導体装置、すなわち、チップ上へのマクロセルの配置が実行される（Ｓ２）。チップ上へのマクロセルの配置は、例えば、設計支援装置１０が実行する設計支援プログラム、例えば、レイアウトツールによって実行される。
【００４２】
そして、チップ上に配置されるマクロセルについて、設計支援装置１０は、同目的のＤＳＬ膜同士に重なりが存在するか否かを判定する（Ｓ３）。同目的とは、伸張応力発生用か、圧縮応力発生用かということである。
【００４３】
同目的のＤＳＬ膜同士に重なりが存在する場合、設計は、そのまま終了する。すでに、マクロセルのＤＳＬ膜が他のＤＳＬ膜と重複しているため、応力、あるいは、応力に基づく、半導体装置の特性変化が飽和状態に近いと判断できるからである。
【００４４】
なお、半導体装置のチップ内にレイアウトされたＤＳＬ膜が重なり合うかどうかは、例えば、マクロセルがレイアウトされるときの配置間隔と、マクロセルに含まれるＤＳＬ膜の寸法で判定できる。例えば、Ｘ軸方向のマクロセルの配置ピッチΔＸと、ＤＳＬ膜のＸ軸方向の寸法ＷＸとの間で、ΔＸ＞ＷＸの場合には、設計支援装置１０は、Ｘ軸方向に、ＤＳＬ膜が重なり合わないと判定する。
【００４５】
そして、マクロセルのＤＳＬ膜同士の重なり合わない場合、次に、設計支援装置１０は、同目的のＤＳＬ膜同士が隣り合うか否かを判定する（Ｓ４）。そして、設計支援装置１０は、隣り合うＤＳＬ膜が存在するマクロセルのＤＳＬ膜については、ＤＳＬ膜同士が重なり合うように、ＤＳＬ膜を拡張する（Ｓ５）。すなわち、設計支援装置１０は、ΔＸ＜ＷＸとなるように、ＤＳＬ膜の寸法を拡張する。
【００４６】
一方、マクロセルのＤＳＬ膜同士が隣り合わない部分、例えば、図７あるいは図８のゲートＧ１の左側部分のＤＳＬ膜がある場合には、ＤＳＬ膜同士が隣り合わない部分に、飽和した応力を発生することができるＤＳＬ膜を付与する（Ｓ６）。飽和した応力を発生することができるＤＳＬ膜とは、図８に示した、ＤＳＬ膜の部分ＤＰ追加後のＤＳＬ膜の寸法Ｌが飽和した応力を発生するということである。すなわち、寸法Ｌが、基準値Ｌ０以上となるようにすればよい。この場合の基準値Ｌ０は、例えば、図２、あるいは図５のような測定結果から決定できる。
【００４７】
以上述べたように、実施例１の設計支援装置１０によれば、半導体装置のチップ内にレイアウトされるマクロセルのうち、ＤＳＬ膜同士が重なりを有しないものについて、ＤＳＬ膜同士が重なるように、寸法の拡張処理がなされる。その結果、隣り合うマクロセル間で、ＤＳＬ膜が重複部分を有するようになる。
【００４８】
また、マクロセル内のＤＳＬ膜で、レイアウトされたときに、マクロセルの端部に位置し、隣り合うマクロセルが存在しない部分については、応力が飽和するように、ＤＳＬ膜の部分ＤＰが付加され、寸法Ｌが拡張される。
【００４９】
このような処理の結果、製造後の半導体装置では、それぞれのマクロセルにしたがって製造されたトランジスタについて、ゲートからＤＳＬ膜の末端までの寸法が、基準値Ｌ０以上とすることができる。したがって、ＤＳＬ膜による影響が飽和していると見なすことができる可能性が高くなる。そのため、マクロセル単体でレイアウト設計し、あるいは、特性値を決定する場合でも、マクロセルの特性値がマクロセルをチップ内にレイアウトした場合の特性値から乖離することを抑制できる。したがって、例えば、マクロセル単体でのレイアウト、特性値、シミュレーションを精度よく実行できる可能性を高めることができる。
【００５０】
逆に、実施例１の技術を用いることなく、半導体装置の設計を正確に実行するためには、チップ内に配置された個々のマクロセルごとに、ＤＳＬ膜の寸法を保持する方法が想定される。しかし、チップ内に配置された個々のマクロセルごとに、ＤＳＬ膜の寸法を保持するためには、極めて大量のデータ量を格納する結果となり、ハードウェア資源を浪費することにつながる可能性がある。実施例１の技術によれば、ハードウェア資源の増加を抑制した上で、精度の高い設計と、製造を行う可能性が高まる。
【００５１】
なお、図１０に示したＳ２−６の処理は、設計支援装置１０のＣＰＵ１１がメモリ１２に展開されたコンピュータプログラムによって実行できる。また、Ｓ５の工程が、隣接するセル間では前記応力発生膜のレイアウトデータが重複部分を有するようにセルのレイアウトデータを形成する工程に相当する。また、Ｓ６の工程が、応力発生膜のレイアウトデータを周辺セルに追加する工程に相当する。
【実施例２】
【００５２】
図１１および図１２を参照して、実施例２に係る半導体装置の製造方法を説明する。上記実施例１では、半導体装置のチップにレイアウトされるマクロセルについて、ＤＳＬ膜同士が重なりを有するか否かを判定し、重なりを有しない場合に、ＤＳＬ膜の寸法拡張あるいは、ＤＳＬ膜の付加によって、ＤＳＬ膜による応力が飽和し、ひいては、応力による半導体装置の特性値が飽和するようにした。
【００５３】
実施例２では、マクロセルのデータ単体で、ＤＳＬ膜による応力が所定の基準値を超えるように、十分な寸法のＤＳＬ膜を付与する例を説明する。実施例２の他の構成および作用は実施例１と同様である。そこで、実施例２の構成要素で、実施例１と同様の構成については、実施例１と同一の符号を付してその説明を省略する。
【００５４】
図１１に、実施例２に係るマクロセルのレイアウトデータの例を示す。図１１のように、実施例２のマクロセルは、ゲートＧ１からＤＳＬ膜末端までの寸法Ｌが、マクロセル単独で製造された場合でも、飽和した応力を発生できる基準値Ｌ０より大きな値とする。
【００５５】
Ｌ０＜Ｌ；
このようなＤＳＬ膜の基準値Ｌ０は、例えば、図２、３、図５、図６ような実験値、実プロセスでの測定値、あるいは経験値から決定できる。すなわち、ＤＳＬ膜の寸法変化量ΔＬと、応力の変化量ΔＰ、あるいは、半導体装置の特性値の変化量ΔＶについて、ΔＰ／ΔＬ、あるいは、ΔＶ／ΔＬが所定の限度以下の場合に、飽和していると判定すればよい。そして、ΔＰ／ΔＬ、あるいは、ΔＶ／ΔＬが所定の限度以下となるＤＳＬ膜の寸法Ｌ０を求めればよい。
【００５６】
図１２に、実施例２に係る半導体装置の設計手順を例示する。この手順では、マクロセルとして、飽和した応力を発生することができる寸法のＤＳＬ膜を含むマクロセルが設計される（Ｓ１１）。Ｓ１１の工程が、セルのゲートから前記応力発生膜の末端までの寸法が少なくとも目標延在寸法となるようにセルのレイアウトデータを作成する工程に相当する。
【００５７】
次に、ＤＳＬ膜を半導体装置のチップ内にレイアウトする（Ｓ１２）。この場合マクロセル単体に含まれるＤＳＬ膜の寸法、すなわち、ゲートからＤＳＬ膜末端までの距離は、上記基準寸法Ｌ０を超える値とされる。したがって、マクロセルがチップ内に配置されたときに、ＤＳＬ膜同士が重なりを有するか否かに拘わらず、ＤＳＬ膜によって飽和した応力が発生する。その結果、製造時の半導体装置の特性値も飽和したものとなる。
【００５８】
そのため、マクロセル単体での設計、特性値の決定、シミュレーション等において、ＤＳＬ膜の応力として、飽和した値近傍の値を用いることで、製造された半導体装置におけるＤＳＬ膜の応力に近い条件で、設計、特性値の決定、シミュレーション等を実行できる。
【実施例３】
【００５９】
図１３および図１４を参照して、実施例３に係る半導体装置の製造方法を説明する。実施例３では、マクロセル内にＤＳＬ膜のレイアウトデータを保持せず、半導体装置のチップのレイアウトデータへの配置の際に、ＤＳＬ膜を付与する。そして、付与するＤＳＬ膜によって発生する応力が飽和した値となるように、ＤＳＬ膜の寸法と配置を設定する。実施例３の他の構成および作用は、実施例１、２の場合と同様である。そこで、実施例１、２と同一の構成要素については、同一の符号を付してその説明を省略する。
【００６０】
図１３に、実施例３に係る半導体装置のチップのレイアウトデータを例示する。図１３の例では、チップの中に、セルＣ１−Ｃ４が配置されている。さらに、セルＣ１−Ｃ４で定義されるトランジスタＴＲ１−ＴＲ４の領域を被覆するＤＳＬ膜が配置される。このとき、例えば、１つのトランジスタＴＲ１のゲートＧ１から見た、他のトランジスタＴＲ２方向のＤＳＬ膜の寸法をＬ１とする。また、ゲートＧ１から見た、他のトランジスタに隣接しない方向のＤＳＬ膜の寸法をＬ２とする。
【００６１】
この場合、通常  Ｌ２＜Ｌ１である。さらに、実施例３では、他のトランジスタに隣接しない方向のＤＳＬ膜の寸法Ｌ２が、ＤＳＬ膜が飽和して応力を発生する程度の寸法とする。すなわち、応力、または応力に依存する半導体装置の特性値が十分に飽和した値となるように、ＤＳＬ膜の寸法の基準値Ｌ０を決定する。そして、Ｌ０＜Ｌ２＜Ｌ１；となるように、ＤＳＬ膜の寸法およびレイアウトを決定する。
【００６２】
このようなＤＳＬ膜の基準値Ｌ０は、例えば、図２、３、図５、図６ような実験値、実プロセスでの測定値、あるいは経験値から決定できる。すなわち、ＤＳＬ膜の寸法変化量ΔＬと、応力の変化量ΔＰ、あるいは、半導体装置の特性値の変化量ΔＶについて、ΔＰ／ΔＬ、あるいは、ΔＶ／ΔＬが所定の限度以下の場合に、飽和していると判定する。そして、ΔＰ／ΔＬ、あるいは、ΔＶ／ΔＬが所定の限度以下となるＤＳＬ膜の寸法Ｌ０を求めればよい。
【００６３】
図１４に、実施例３に係る半導体装置の設計手順を例示する。この手順では、まず、ＤＳＬ膜を有しないマクロセルを設計する（Ｓ２１）。次に、同目的のＤＳＬ膜を付加する素子が隣接するように、半導体装置のチップレイアウトデータ上にマクロセルを配置する（Ｓ２２）。なお、Ｓ２２では、逆に、半導体装置のチップレイアウトデータ中から、同目的のＤＳＬ膜を付加する素子が隣接するマクロセルの配置個所を検出するようにしてもよい。
【００６４】
例えば、設計支援装置１０は、セル名等の識別情報で識別されるマクロセルの配置位置情報から、マクロセルが、所定の間隔で配置されている領域を見いだせばよい。
【００６５】
そして、設計支援装置１０は、各マクロセルに飽和した応力を発生させる十分な寸法で、ＤＳＬ膜を付与する（Ｓ２３）。ここで、十分な寸法とは、図１３に示したように、マクロセルの並びの端部のマクロセル、あるいは、マクロセルの配列の周辺に位置するマクロセルおいて、ゲートから、隣接するマクロセルのない方向のＤＳＬ膜末端までの寸法が、基準値Ｌ０より大きくなるように設定すればよい。Ｓ２３の工程が、応力発生膜レイアウト工程に相当する。
【００６６】
以上述べた手順によっても、実施例１、実施例２と同様、マクロセル単体での設計、特性値の決定、シミュレーション等において、ＤＳＬ膜の応力として、飽和した値近傍の値を用いることで、製造された半導体装置におけるＤＳＬ膜の応力に近い条件で、設計、特性値の決定、シミュレーション等を実行できる。
【実施例４】
【００６７】
図１５に、実施例４に係る半導体製造方法の工程を例示する。本製造方法は、半導体装置のチップ設計工程（Ｇ１）と、設計されたチップによるマスク製造工程と（Ｇ２）、製造されたマスクを用いたパターンニングを含む半導体製造工程（Ｇ３）とを含む。このうち、半導体装置のチップ設計工程については、実施例１から実施例３と同様であるのでその説明を省略する。なお、チップ設計工程（Ｇ１）には、マクロセル単体の設計工程も含まれる。
【００６８】
また、マスク製造工程（Ｇ２）は、電子ビーム、レーザ等にパターン描画とエッチングによって、マスク基板上に光が透過する透明領域と、光が透過しない遮蔽領域を形成し、露光用マスクを製造する工程である。
【００６９】
さらに、半導体製造工程（Ｇ３）は、半導体基板上の酸化膜形成、露光用マスクによるレジストパターンの形成、半導体基板への不純物注入、導電膜の成膜、ＤＳＬ膜等の絶縁膜の成膜、レジストパターン形成後のエッチング等の工程を含む。このような工程によって、半導体基板にトランジスタが形成され、チップ設計でレイアウトされた形状、寸法の応力発生膜、すなわち、ＤＳＬ膜が形成される。さらに、酸化膜形成、コンタクトホール形成、配線層の形成、保護膜形成、ダイシング、ボンディング等の工程を経て、半導体装置が製造される。半導体製造工程中のＤＳＬ膜形成工程が、応力発生膜を形成する工程に相当する。
【００７０】
《コンピュータが読み取り可能な記録媒体》
コンピュータその他の機械、装置（以下、コンピュータ等）に上記設計支援装置１のいずれかの機能を実現させるプログラムをコンピュータ等が読み取り可能な記録媒体に記録することができる。そして、コンピュータ等に、この記録媒体のプログラムを読み込ませて実行させることにより、その機能を提供させることができる。
【００７１】
ここで、コンピュータ等が読み取り可能な記録媒体とは、データやプログラム等の情報を電気的、磁気的、光学的、機械的、または化学的作用によって蓄積し、コンピュータ等から読み取ることができる記録媒体をいう。このような記録媒体のうちコンピュータ等から取り外し可能なものとしては、例えばフレキシブルディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ／Ｗ、ＤＶＤ、ブルーレイディスク、ＤＡＴ、８ｍｍテープ、フラッシュメモリなどのメモリカード等がある。また、コンピュータ等に固定された記録媒体としてハードディスクやＲＯＭ（リードオンリーメモリ）等がある。
【符号の説明】
【００７２】
１０  設計支援装置
１１  ＣＰＵ
１２  メモリ
１３  記憶装置
１４  表示装置
１５  入力装置
１６  ドライブ装置
【図１】
2011192925.tif 000003
【図２】
2011192925.tif 000004
【図３】
2011192925.tif 000005
【図４】
2011192925.tif 000006
【図５】
2011192925.tif 000007
【図６】
2011192925.tif 000008
【図７】
2011192925.tif 000009
【図８】
2011192925.tif 000010
【図９】
2011192925.tif 000011
【図１０】
2011192925.tif 000012
【図１１】
2011192925.tif 000013
【図１２】
2011192925.tif 000014
【図１３】
2011192925.tif 000015
【図１４】
2011192925.tif 000016
【図１５】
2011192925.tif 000017