(57)【要約】      （修正有）【課題】金属配線上にダイオード等の選択素子を有し、選択素子と相変化メモリ等の記憶素子とを共に積層することにより、高性能化、高信頼化を実現し、製造コストを低減する半導体記憶装置とその製造方法を提供する。【解決手段】第１、第２、第３ポリシリコン膜１１９，１２０，１２１によるダイオードＤＩＯＤの上に、バッファ層１２２、相変化材料層１２３が形成され、層間膜１２７ｂより熱伝導率の高いダイオードＤＩＯＤの一部分を加工せずに配線上に延在させて残すことにより、ダイオードＤＩＯＤで発生する熱の散逸を大きくする。また、ダイオードＤＩＯＤの一部をエッチストッパとして利用することで、積層化時のコンタクト開口を一括で行うことを可能とする。【選択図】図２
2011114011.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面の第１方向に沿って延びる複数の第１金属配線と、
前記第１方向と直交する第２方向に沿って延びる複数の第２金属配線と、
前記複数の第１金属配線と前記複数の第２金属配線との各交点のそれぞれに、電流で駆動する第１記憶素子および第１選択素子を含む第１メモリセルを有する不揮発性記憶装置であって、
前記各第１メモリセルは、
前記半導体基板上に形成された前記第１金属配線と、
前記第１金属配線上に形成された前記第１選択素子と、
前記第１選択素子上に形成された前記第１記憶素子と、
前記第１記憶素子上に形成された前記第２金属配線と、
を有し、
前記第１選択素子の一部を構成する第１半導体層は、前記第１方向に並んで形成された他の前記第１選択素子との間で共有されており、同一の前記第１金属配線上に連続的に形成されていることを特徴とする不揮発性記憶装置。
【請求項２】
前記第１メモリセルは、前記第１記憶素子および前記第２金属配線の間に第３金属配線を有することを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１半導体層は前記第１金属配線上において、前記第１金属配線とプラグ電極とが接続されている箇所を除いて連続的に形成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記第１選択素子はダイオードであることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記第１記憶素子は相変化材料を含むことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
前記第１半導体層はシリコンを含むことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項７】
前記第１金属配線と、
前記第１金属配線上に形成された前記第１選択素子と、
前記第１選択素子上に形成された前記第１記憶素子と、
前記第１記憶素子上に形成された前記第２金属配線と、
を有する層が、前記半導体基板上に複数層積み重ねて形成されており、
それぞれの前記層の前記第１金属配線同士は、前記複数層に渡って一括で形成された第１プラグ電極によって電気的に接続されており、
それぞれの前記層の前記第２金属配線同士は、前記複数層に渡って一括で形成された第２プラグ電極によって電気的に接続されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項８】
前記第１メモリセル上に形成され、
前記第２金属配線と、
前記第２金属配線上に形成された第２選択素子と、
前記第２選択素子上に形成された、電流で駆動する第２記憶素子と、
前記第２記憶素子上に形成された第４金属配線と、
を有し、
前記第２金属配線を下層の前記第１メモリセルと共有している第２メモリセルを有していることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項９】
前記第２選択素子の一部を構成する第２半導体層は他の前記第２選択素子との間で共有されており、同一の前記第２金属配線上に連続的に形成されていることを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１０】
前記第２メモリセルは、前記第２記憶素子および前記第４金属配線の間に第５金属配線を有することを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１１】
前記第２半導体層は前記第４金属配線上において、前記第４金属配線とプラグ電極とが接続されている箇所を除いて連続的に形成されていることを特徴とする請求項９記載の不揮発性記憶装置。
【請求項１２】
前記第２選択素子はダイオードであることを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１３】
前記第２記憶素子は相変化材料を含むことを特徴とする請求項８記載の不揮発性記憶装置。
【請求項１４】
前記第２半導体層はシリコンを含むことを特徴とする請求項９記載の不揮発性記憶装置。
【請求項１５】
前記第１金属配線と、
前記第１金属配線上に形成された前記第１選択素子と、
前記第１選択素子上に形成された前記第１記憶素子と、
前記第１記憶素子上に形成された前記第２金属配線と、
前記第２金属配線上に形成された第２選択素子と、
前記第２選択素子上に形成された、電流で駆動する第２記憶素子と、
前記第２記憶素子上に形成された第４金属配線と、
を有する層が、前記半導体基板上に複数層積み重ねて形成されており、
それぞれの前記層の前記第１金属配線同士および第４金属配線同士は、前記複数層に渡って一括で形成された第３プラグ電極によって電気的に接続されており、
それぞれの前記層の前記第２金属配線同士は、前記複数層に渡って一括で形成された第４プラグ電極によって電気的に接続されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項１６】
半導体基板の主面にダイオードと相変化材料層を含む抵抗素子とで構成された相変化メモリを備えた不揮発性記憶装置の製造方法であって、
（ａ）前記半導体基板上に第１金属膜、第１導電型の不純物を含む第１ポリシリコン膜、第２ポリシリコン膜、第２導電型の不純物を含む第３ポリシリコン膜、前記相変化材料層および第２金属膜を順次形成する工程と、
（ｂ）前記（ａ）工程の後、第１方向に沿って前記第２金属膜、前記相変化材料層、前記第３ポリシリコン膜、前記第２ポリシリコン膜、前記第１ポリシリコン膜および前記第１金属膜を順次ストライプ状にエッチングする工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板上に第１層間膜を形成して、隣接する前記第２金属膜、前記相変化材料層、前記第３ポリシリコン膜、前記第２ポリシリコン膜、前記第１ポリシリコン膜および前記第１金属膜の積層パタンの間を前記第１層間膜により埋める工程と、
（ｄ）前記（ｃ）工程の後、前記第１層間膜上および前記第２金属膜上に、前記第２金属膜と電気的に接続された第３金属膜を形成する工程と、
（ｅ）前記（ｄ）工程の後、前記第１方向と直交する第２方向に沿って前記第３金属膜、前記第２金属膜、前記相変化材料層、前記第３ポリシリコン膜および前記第２ポリシリコン膜を順次エッチングしてストライプ状に加工する工程と、
（ｆ）前記（ｅ）工程の後、前記半導体基板上に第２層間膜を形成して、隣接する前記第３金属膜、前記第２金属膜、前記相変化材料層、前記第３ポリシリコン膜、前記第２ポリシリコン膜、前記第１ポリシリコン膜および前記第１金属膜の積層パタンの間を前記第２層間膜により埋める工程と、
（ｇ）前記（ｆ）工程の後、前記第１層間膜または前記第２層間膜に前記第１金属配線の上面を露出するスルーホールを形成し、前記スルーホール内に前記第１金属配線と電気的に接続する電極プラグを形成する工程と、
を有し、
前記第１金属膜と前記電極プラグとが接続する箇所を除いて、前記第１ポリシリコン膜を前記第１金属膜上に連続的に形成することを特徴とする不揮発性記憶装置の製造方法。
【請求項１７】
前記（ｅ）工程の後であって前記（ｆ）工程の前に、前記第２ポリシリコン膜に前記第１ポリシリコン膜と同じ導電型の不純物を注入することを特徴とする請求項１６記載の不揮発性記憶装置の製造方法。
【請求項１８】
前記（ｇ）工程において前記スルーホールを形成する際、前記第１ポリシリコン膜をエッチングストッパとして用いることを特徴とする請求項１６記載の不揮発性記憶装置の製造方法。
【請求項１９】
前記（ａ）工程では、前記半導体基板上に前記第１金属膜、前記第１ポリシリコン膜、前記第２ポリシリコン膜、前記第３ポリシリコン膜、バッファ層、前記相変化材料層および前記第２金属膜を順次形成し、
前記（ｂ）工程では、前記第１方向に沿って前記第２金属膜、前記相変化材料層、前記バッファ層、前記第３ポリシリコン膜、前記第２ポリシリコン膜、前記第１ポリシリコン膜および前記第１金属膜を順次ストライプ状にエッチングし、
前記（ｅ）工程では、前記第２方向に沿って前記第３金属膜、前記第２金属膜、前記相変化材料層、前記バッファ層、前記第３ポリシリコン膜および前記第２ポリシリコン膜を順次エッチングしてストライプ状に加工することを特徴とする請求項１６記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関し、特に、金属化合物の結晶状態と非晶質状態との間の相変化により決まる抵抗値を不揮発に記憶する、電気的に書換え可能な相変化メモリを有する不揮発性記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして、カルコゲナイド（chalcogenide）のような相変化材料を用いた相変化メモリ（Phase-change Random Access Memory：ＰＲＡＭ）が提案されている。この相変化メモリは、不揮発性でありながら、書き込み・読出しの動作がＤＲＡＭ（Dynamic Random Access Memory）と同程度に高速であると予想され、かつセル面積がフラッシュメモリと同程度に縮小可能であることから、次世代不揮発性メモリとして最有力視されている。
【０００３】
相変化メモリに用いられる相変化材料は、すでにＤＶＤ（Digital Versatile Disc）等の光ディスク媒体で使用されているが、ＤＶＤの場合は、相変化材料がアモルファス状態と結晶状態で光の反射率が異なる特性を利用している。
【０００４】
一方、相変化メモリの場合は、相変化材料がアモルファス状態と結晶状態で電気抵抗が数桁違う特性を利用し、メモリ素子として動作させるものである。相変化メモリの基本的なメモリセルの構造は、記憶素子（相変化材料）と選択素子とを組み合わせた構造である。相変化メモリは、選択素子から電流を加えることで記憶素子に発生するジュール熱により記憶素子を結晶状態、若しくは非晶質状態にすることで情報を記憶・保持する。相変化メモリのスイッチング、すなわち相変化材料のアモルファス状態から結晶状態への相変化およびその逆の変化は、相変化材料にパルス電圧を印加した際に発生するジュール熱を利用している。すなわち、アモルファス状態から結晶状態への相変化では、結晶化温度以上、融点以下となる電圧を印加し、結晶状態からアモルファス状態への相変化では、融点以上となる短パルスの電圧を加えて急冷する。
【０００５】
一般に記憶素子の抵抗値は相変化により２桁から３桁変化する。このため、相変化メモリは、結晶か非晶質かによって読み出し信号が大きく異なり、センス動作が容易である。
【０００６】
この電気的情報記憶に関わる相変化メモリについての公知文献としては、例えば、特開２００３−１０００８５号公報（特許文献１）がある。特許文献１には、記憶セルに情報を記録する前に、前記記憶セルの記録状態を読みとることで、記憶装置として確実かつ容易に動作する相変化メモリを提供する技術が開示されている。
【０００７】
また、特開２００３−３０３９４１号公報（特許文献２）には、ビットラインおよびワードラインを規定する２つのアレイ関連マスクのみを必要とする、自己整列したメモリセルをビットラインとワードラインとの交差点に垂直に配置形成するクロスポイント型とすることで、メモリセルの微細化を実現する技術が開示されている。クロスポイント型のメモリセル構造を有する相変化メモリは、低コストで製造することが可能である。
【０００８】
また、特開２００８−１１８０２２号公報（特許文献３）には、クロスポイント型で自己整合的に選択素子および相変化メモリを形成するのではなく、ワードラインとビットラインの交差点に形成したコンタクトホール内に膜を積層することでＰＮ接合ダイオードおよび相変化メモリを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１０００８５号公報
【特許文献２】特開２００３−３０３９４１号公報
【特許文献３】特開２００８−１１８０２２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
前述したように、相変化メモリの書換えは、ダイオードから相変化材料へ電流を流すことで行われるため、ダイオードの駆動電流は相変化材料の書換え電流よりも大きくなければならない。ダイオードの駆動電流を確保するためには、上部電極とダイオード間の接触抵抗、およびダイオードと下部電極間の接触抵抗が十分に低い必要があり、その製造プロセスは、ダイオードと上下電極との各接触面積が最大となるように自己整合性をもつプロセスでなければならない。しかし、従来の自己整合プロセスではダイオードが絶縁膜で完全に分離されるため、書換え時にダイオードで発生する熱は絶縁膜（層間膜）あるいは下部電極配線あるいは相変化材料に散逸するしかない。ダイオードが高温になった場合、ダイオード内の不純物プロファイルが崩れてしまい、適切な読み出しを行うのに必要なオフ電流が維持できないことや、さらには、ダイオード自体が熱的に破壊されてしまうことが相変化メモリの信頼性上の問題となる。
【００１１】
また、積層化することで低コスト化を図っている相変化メモリは、各層と周辺回路とを電気的に接続しなければならないが、層毎にコンタクトを形成した場合、マスクやコンタクト形成工程は積層数に応じて増加してしまう問題がある。さらなる低コスト化を実現するには各層に対して一括でコンタクト形成することが望ましいが、加工深さが層毎に異なるため困難である。
【００１２】
上記の課題は、クロスポイント型の相変化メモリだけでなく、ダイオードを選択素子とし、電流による情報の書換えを行う積層型の不揮発メモリに共通する課題である。
【００１３】
また、特許文献３に開示されている技術では、コンタクトホール内に膜を積層してダイオードおよび相変化メモリを形成しているが、コンタクトホール内に膜を積層する事は困難であり、マスクの枚数が非常に多くなるため、積層化の利点が損なわれる問題がある。また、フォトリソグラフィの合わせズレが発生しやすいため、このズレを考慮して大きさに余裕のあるメモリセルを設計する必要があり、メモリセルが大きくなってしまう問題がある。
【００１４】
本発明の第１の目的は、ダイオードで発生した熱の放熱性を向上させた相変化メモリを提供することにある。
【００１５】
また、本発明の第２の目的は、各層に対して一括でコンタクト形成を行うために、ダイオードの一部をエッチングストッパとして用いることが可能な相変化メモリを提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本願の一発明による不揮発性記憶装置は、半導体基板の主面の第１方向に沿って延びる複数の第１金属配線と、前記第１方向と直交する第２方向に沿って延びる複数の第２金属配線と、前記複数の第１金属配線と前記複数の第２金属配線との各交点のそれぞれに、電流で駆動する第１記憶素子および第１選択素子を含む第１メモリセルを有する不揮発性記憶装置である。
【００１９】
前記各第１メモリセルは、前記半導体基板上に形成された前記第１金属配線と、前記第１金属配線上に形成された前記第１選択素子と、前記第１選択素子上に形成された前記第１記憶素子と、前記第１記憶素子上に形成された前記第２金属配線とを有する。
【００２０】
本願の一発明による不揮発性記憶装置は、前記第１メモリセルにおいて、前記第１選択素子の一部を構成する第１半導体層は他の前記第１選択素子との間で共有されており、同一の前記第１金属配線上に連続的に形成されているものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
相変化メモリにおいて、ダイオードで発生した熱の放熱性を向上させることができる。また、相変化メモリの各層に対するコンタクトを一括で形成し、製造コストを削減することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの要部平面図である。
【図２】図１のＡ−Ａ線におけるメモリマトリクスの断面図である。
【図３】図１のＢ−Ｂ線におけるメモリマトリクスの断面図である。
【図４】比較例である不揮発性記憶装置のメモリマトリクスの要部断面図である。
【図５】本発明の実施の形態１である不揮発性記憶装置の製造方法を説明する要部平面図である。
【図６】図５のＢ−Ｂ線における製造工程中の不揮発性記憶装置の要部断面図である。
【図７】図６に続く不揮発性記憶装置の製造方法を説明する要部断面図である。
【図８】図７に続く不揮発性記憶装置の製造方法を説明する要部平面図である。
【図９】図８のＢ−Ｂ線における製造工程中の不揮発性記憶装置の断面図である。
【図１０】図８のＡ−Ａ線における製造工程中の不揮発性記憶装置の断面図である。
【図１１】図１０に続く不揮発性記憶装置の製造方法を説明する断面図である。
【図１２】図１１に続く不揮発性記憶装置の製造方法を説明する断面図である。
【図１３】図１１に続く不揮発性記憶装置の製造方法を説明する断面図である。
【図１４】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの回路図である。
【図１５】不揮発性記憶装置の要部断面図である。
【図１６】不揮発性記憶装置の要部断面図である。
【図１７】本発明の実施の形態２である不揮発性記憶装置の要部断面図である。
【図１８】本発明の実施の形態２である不揮発性記憶装置の製造方法を説明する要部断面図である。
【図１９】図１８に続く不揮発性記憶装置の製造方法を説明する要部断面図である。
【図２０】図１９に続く不揮発性記憶装置の製造方法を説明する要部断面図である。
【図２１】本発明の実施の形態２である不揮発性記憶装置の要部平面図である。
【図２２】本発明の実施の形態２である不揮発性記憶装置の要部平面図である。
【図２３】本発明の実施の形態２である不揮発性記憶装置の要部平面図である。
【図２４】本発明の実施の形態３である不揮発性記憶装置のメモリマトリクスの要部断面図である。
【図２５】本発明の実施の形態３である不揮発性記憶装置のメモリマトリクスの要部断面図である。
【図２６】本発明の実施の形態３である不揮発性記憶装置の製造方法を説明する要部断面図である。
【図２７】図２６に続く不揮発性記憶装置の製造方法を説明する要部断面図である。
【図２８】図２７に続く不揮発性記憶装置の製造方法を説明する要部断面図である。
【図２９】本発明の実施の形態３である不揮発性記憶装置の要部断面図である。
【図３０】本発明の実施の形態３である不揮発性記憶装置の要部断面図である。
【発明を実施するための形態】
【００２４】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２５】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００２６】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。また、実施の形態等において構成要素等について、「Ａからなる」、「Ａよりなる」というときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことはいうまでもない。
【００２７】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２８】
また、材料等について言及するときは、特にそうでない旨明記したとき、または、原理的または状況的にそうでないときを除き、特定した材料は主要な材料であって、副次的要素、添加物、付加要素等を排除するものではない。例えば、シリコン部材は特に明示した場合等を除き、純粋なシリコンの場合だけでなく、添加不純物、シリコンを主要な要素とする２元、３元等の合金（例えばＳｉＧｅ）等を含むものとする。
【００２９】
また、以下の実施の形態を説明するための全図において同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００３１】
（実施の形態１）
本実施の形態のメモリマトリクスであって、選択素子としてダイオードを有し、記憶素子として相変化メモリを有する不揮発性記憶装置を図１〜図３に示す。
【００３２】
図１は本実施の形態のメモリマトリクスの要部を平面構造で示すものであり、図２および図３は、それぞれ図１におけるＡ−Ａ線およびＢ−Ｂ線における断面図である。
【００３３】
図１では、メモリマトリクスの構造をわかりやすくするために、第３金属配線１２５および第１ポリシリコン膜１１９および周辺回路を含む半導体基板１０１のみを示している。第１金属配線１０９は第１ポリシリコン膜１１９と平面構造において同じ形状のパタンのため図示していない。図１に示すように、第３金属配線１２５はストライプ状に形成されており、第１ポリシリコン膜１１９は第３金属配線１２５と垂直に交差する方向にストライプ状に形成されている。
【００３４】
図２に示すメモリマトリクスは、周辺回路を含む半導体基板１０１を有し、半導体基板１０１上には図２の断面および半導体基板１０１の主面に対して平行に延在する第１金属配線１０９が形成されている。図２には示していないが、第１金属配線１０９は半導体基板１０１上にストライプ状に複数本形成されている。
【００３５】
第１金属配線１０９上には、第１金属配線１０９と同様に、第１ポリシリコン膜１１９が図２の断面である図１のＡ−Ａ線および半導体基板１０１の主面に対して平行にストライプ状に複数本延在して形成されている。第１ポリシリコン膜１１９上には第２ポリシリコン膜１２０が第１金属配線１０９の延在方向に断続的に形成され、第２ポリシリコン膜１２０上には第３ポリシリコン膜１２１が形成されている。この第１ポリシリコン膜１１９、第２ポリシリコン膜１２０および第３ポリシリコン膜１２１の３層は、不揮発性記憶装置の選択素子であるダイオードＤＩＯＤを構成している。第３ポリシリコン膜１２１上にはバッファ層１２２が形成され、バッファ層１２２上には記憶素子である相変化材料層１２３が形成されている。相変化材料層１２３上には第２金属配線１２４が形成され、第２金属配線１２４上には第３金属配線１２５が形成されている。第３金属配線１２５は、第１金属配線１０９の延在する方向と垂直に交差する方向であって、半導体基板１０１の主面に対して平行な方向にストライプ状に複数本延在している。
【００３６】
また、図３に示すように、層間膜１２７ｂおよび層間膜１２７ａは層間膜１２７を構成し、層間膜１２７は半導体基板１０１上に形成され、第１金属配線１０９、ＤＩＯＤ、バッファ層１２２、相変化材料層１２３、第２金属配線１２４および第３金属配線１２５の形成されていない領域に充填されており、その上面高さは第３金属配線１２５の上面よりも高く形成されている。層間膜１２７ａは、半導体基板１０１上であって第３金属配線１２５の延在する方向に隣り合う第１金属配線１０９、ＤＩＯＤ、バッファ層１２２、相変化材料層１２３および第２金属配線１２４同士の間に形成されており、その高さは第２金属配線１２４の高さと同一となっている。また、層間膜１２７ｂは、図２および図３に示すように、第１金属配線１０９、ＤＩＯＤ、バッファ層１２２、相変化材料層１２３、第２金属配線１２４、第３金属配線１２５および層間膜１２７ａの形成されていない領域に形成されており、その上面高さは第３金属配線１２５の上面よりも高く形成されている。
【００３７】
本実施の形態のメモリマトリクスは、複数の第１金属配線１０９および複数の第３金属配線１２５の各交点に形成された複数のメモリセルからなる。メモリセルは柱状の形状を有し、本実施の形態では、第１ポリシリコン膜１１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４により構成されている。このように、記憶素子である相変化材料層１２３および選択素子であるダイオードＤＩＯＤを含むメモリセルは、複数本の第１金属配線１０９と第３金属配線１２５のそれぞれの平面構造における交点にマトリクス状に形成されている。本実施の形態の不揮発性記憶装置において、ダイオードＤＩＯＤを構成する第１ポリシリコン膜１１９は、第１金属配線１０９の延在方向に並ぶ他のダイオードＤＩＯＤとの間で共有されており、同一第１金属配線１０９上に形成されたダイオードＤＩＯＤ間で素子分離されておらず、連続的に形成されている。
【００３８】
本実施の形態の相変化メモリは、選択素子から電流を加えることで相変化材料層１２３に発生するジュール熱により相変化材料層１２３を結晶状態、若しくは非晶質状態にすることで情報を記憶・保持する。
【００３９】
図２において、電子の移動する経路は、例えば第３金属配線１２５から第２金属配線１２４，相変化材料層１２３，バッファ層１２２，ダイオードＤＩＯＤを構成する第３ポリシリコン膜１２１，第２ポリシリコン膜１２０の順に移動し、電気的には第１ポリシリコン膜１１９と第１金属配線１０９とで並列に移動する。また、電流の流れる経路は、例えば電気的には第１ポリシリコン膜１１９と第１金属配線１０９とで並列に流れ、第１金属配線１０９から、第１ポリシリコン膜１１９，第２ポリシリコン膜１２０，第３ポリシリコン膜１２１，バッファ層１２２，相変化材料層１２３，第２金属配線１２４，第３金属配線１２５の順に流れる。
【００４０】
これらの系において、ジュール熱は主に相変化材料層１２３とダイオードＤＩＯＤで発生し、その熱は周囲の材料に拡散する。図２および図３において、相変化材料層１２３で発生する熱は相変化材料層１２３の周囲に存在する第２金属配線１２４、バッファ層１２２および層間膜１２７ｂおよび層間膜１２７ａに拡散する。また、ダイオードＤＩＯＤで発生する熱はバッファ層１２２、層間膜１２７ｂ、層間膜１２７ａ、第１ポリシリコン膜１１９および第１金属配線１０９に拡散する。
【００４１】
ここで、比較例として、選択素子としてダイオードを有し、記憶素子として相変メモリを有する不揮発性記憶装置のメモリマトリクスの断面構造を図４に示す。図４に示すメモリマトリクスは、周辺回路を含む半導体基板１０１を有し、半導体基板１０１上には図４の断面および半導体基板１０１の主面に対して平行に延在する第１金属配線１０９が形成されている。第１金属配線１０９上には第１ポリシリコン膜３１９が第１金属配線１０９の延在方向に断続的に形成され、第１ポリシリコン膜３１９上には第２ポリシリコン膜１２０および第３ポリシリコン膜１２１が、半導体基板１０１側から順に形成されている。この第１ポリシリコン膜３１９、第２ポリシリコン膜１２０および第３ポリシリコン膜１２１の３層は、選択素子であるダイオードＣＤＩＯＤを構成している。第３ポリシリコン膜１２１上にはバッファ層１２２が形成され、バッファ層１２２上には記憶素子である相変化材料層１２３が形成され、相変化材料層１２３上には第２金属配線１２４および第３金属配線１２５が半導体基板１０１側から順に形成されている。第３金属配線１２５は、第１金属配線１０９の延在する方向と垂直に交差する方向であって半導体基板１０１の主面に対して平行な向きに延在している。層間膜１２７ｃは半導体基板１０１上に形成され、第１金属配線１０９、ダイオードＣＤＩＯＤ、バッファ層１２２、相変化材料層１２３、第２金属配線１２４および第３金属配線１２５の形成されていない領域に充填されており、その上面高さは第３金属配線１２５の上面よりも高く形成されている。
【００４２】
相変化メモリの書換え動作において、電流は例えば第３金属配線１２５から第２金属配線１２４、相変化材料層１２３、バッファ層１２２、ダイオードＣＤＩＯＤ、第１金属配線１０９の順に流れるとする。これらの系において、ジュール熱は主として抵抗の高い部分である、相変化材料層１２３およびダイオードＣＤＩＯＤで発生する。ダイオードＣＤＩＯＤで発生する熱は、主に第１金属配線１０９との界面で発生する。
【００４３】
相変化材料層１２３およびダイオードＣＤＩＯＤで発生する熱は周囲の材料に拡散する。例えば、相変化材料層１２３で発生する熱は相変化材料層１２３の周囲に存在する第２金属配線１２４、バッファ層１２２、層間膜１２７ｃに拡散し、ダイオードＣＤＩＯＤで発生する熱はバッファ層１２２、第１金属配線１０９、層間膜１２７ｃに拡散する。
【００４４】
ここで、比較例として図４に示したメモリマトリクスでは、図１〜図３に示した本実施の形態のメモリマトリクスと違い、第１ポリシリコン膜３１９は第１金属配線１０９の延在する方向において素子分離されており、第１ポリシリコン膜３１９同士の間は層間膜１２７ｃが充填されている。すなわち、図４に示すメモリマトリクスでは、第１ポリシリコン膜３１９は相変化材料層１２３およびダイオードＣＤＩＯＤを含むメモリセルの下部には形成されているが、隣り合うメモリセル同士の間の層間膜１２７ｃの下方において、第１金属配線１０９上には形成されていない。
【００４５】
図４に示すダイオードＣＤＩＯＤは、ダイオードＣＤＩＯＤで発生した熱が周囲の部材に散逸する際、隣り合うダイオードＣＤＩＯＤ間に形成された層間膜１２７ｃにも熱が伝わる。ここで、図４に示すダイオードＣＤＩＯＤはその側壁をすべて層間膜１２７ｃにより囲まれており、また、層間膜１２７ｃは熱伝導率が第１ポリシリコン膜３１９や第１金属配線１０９に比べて悪いため、発熱したダイオードＣＤＩＯＤに熱がこもりやすくなっている。このため、図４に示すダイオードＣＤＩＯＤは、ダイオードＣＤＩＯＤ自身が発する熱が周囲に散逸しにくいので高温になりやすく、高温に晒されたダイオードＣＤＩＯＤは熱により劣化しやすいため、相変化メモリの信頼性を悪化させる問題がある。
【００４６】
本実施の形態では、図２および図３に示すように、ダイオードＤＩＯＤの一部である第１ポリシリコン膜１１９を加工せずに第１金属配線１０９上に延在させて形成している。第１ポリシリコン膜１１９は絶縁膜（層間膜１２７ａ、１２７ｂ）より熱伝導率の高いシリコンで構成されているため、本実施の形態の相変化メモリでは図４に示す相変化メモリとは違い、ダイオードＤＩＯＤで発生する熱が、第１ポリシリコン膜１１９を通じて第１金属配線１０９の延在方向に散逸しやすい構造となっている。これにより、ダイオードＤＩＯＤに熱がこもることに起因してダイオードＤＩＯＤが高温になることを防ぎ、また、高温に晒されることによるダイオードＤＩＯＤの劣化を防ぐことができるため、相変化メモリの信頼性を向上させることができる。
【００４７】
次に、本実施の形態の相変化メモリの製造方法を図５〜図１３を用いて説明する。
【００４８】
まず、図５および図６に示すように、周辺回路を含む半導体基板１０１上に、第１金属配線１０９、第１ポリシリコン膜１１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４をＣＶＤ（Chemical Vapor Deposition）法またはスパッタリング法等により順に形成する。
【００４９】
図５は第１金属配線１０９、第１ポリシリコン膜１１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４を順次形成した半導体基板１０１の平面図であり、ここでは一番上層の第２金属配線１２４のみを示している。図６は図５のＢ−Ｂ線における断面図である。
【００５０】
図６に示す第１ポリシリコン膜１１９はホウ素、ガリウム、またはインジウムの何れかを不純物として含むポリシリコンからなり、第２ポリシリコン膜１２０は不純物を含まないポリシリコンからなり、第３ポリシリコン膜１２１はリンまたはヒ素を不純物として含むポリシリコンからなる。第１ポリシリコン膜１１９、第２ポリシリコン膜１２０および第３ポリシリコン膜１２１はＬＰ−ＣＶＤ（Low Pressure-CVD）法を用いて形成する。第１ポリシリコン膜１１９、第２ポリシリコン膜１２０および第３ポリシリコン膜１２１の合計膜厚は３０ｎｍ以上２５０ｎｍ以下がよい。
【００５１】
本実施の形態では、第１ポリシリコン膜１１９、第２ポリシリコン膜１２０および第３ポリシリコン膜１２１をあらかじめポリシリコン膜として形成する方法を例にとって説明したが、アモルファスシリコンとして成膜した後、ＲＴＡ（Rapid Thermal Annealing）により結晶化して形成してもよい。これは、ポリシリコン膜を形成するという意味では変わらないためである。また、アモルファスシリコンを成膜した後、それをレーザアニールにより結晶化してもよい。この場合、製造工程中の熱負荷を低減することができる。
【００５２】
ここで、本実施の形態において選択素子としてＰＩＮダイオードを例に説明するが、選択素子としてＰ＋／Ｎ−／Ｎ＋ダイオード等を用いても、特定ビットを選択できれば本発明の趣旨から外れない。第１ポリシリコン膜１１９と第１金属配線１０９の間には、接触抵抗を下げるため、周知のシリサイド技術を用いてタングステンシリサイドやチタンシリサイド等を形成してもよい。同様に第３ポリシリコン膜１２１とバッファ層１２２の間には、チタンシリサイド等を形成する方がより好ましい。
【００５３】
相変化材料層１２３は例えばＧｅ２Ｓｂ２Ｔｅ５からなり、スパッタ法等を用いて形成される。他の相変化材料としては、カルコゲン元素（Ｓ，Ｓｅ，Ｔｅ）のうちの少なくとも１元素を含む材料で組成を選択することにより同程度の性能が得られる。相変化材料層１２３の膜厚は、５ｎｍ以上３００ｎｍ以下がよい。
【００５４】
第１金属配線１０９は例えばタングステンからなり、スパッタ法等を用いて形成する。特に、第１ポリシリコン膜１１９がホウ素を含むシリコンの場合は、第１金属配線１０９の材料をタングステンとすると接触抵抗が低いため、より好ましい。第１金属配線１０９の膜厚は、１０ｎｍ以上１００ｎｍがよい。薄すぎると配線抵抗が高くなり、厚すぎると加工後の形状制御が困難となる。
【００５５】
バッファ層１２２は例えばＴｉＮからなり、スパッタ法等を用いて形成される。バッファ層１２２は、第１ポリシリコン膜１１９、第２ポリシリコン膜１２０および第３ポリシリコン膜１２１と、相変化材料層１２３との相互拡散を防ぐために設けられており、その膜厚は、厚すぎると相変化メモリの駆動電圧が高くなるため、５０ｎｍ以下が好ましい。
【００５６】
第２金属配線１２４は例えばＴｉＮからなり、スパッタ法等を用いて形成する。第２金属配線１２４の膜厚は、１０ｎｍ以上１００ｎｍ以下がよい。薄すぎると後のＣＭＰ工程での削り込みマージンが不足し、厚すぎると相変化メモリの駆動電圧が高くなる。また、バッファ層１２２および第２金属配線１２４の材料は、熱伝導率の低い材料であれば、相変化メモリの駆動電圧を低減できるため好ましい。また、形成方法における温度は相変化材料層１２３が昇華しない温度以下にする必要がある。
【００５７】
次に、図７に示すように、周知のリソグラフィ技術、ドライエッチング技術を用いて、第２金属配線１２４、相変化材料層１２３、バッファ層１２２、第３ポリシリコン膜１２１、第２ポリシリコン膜１２０、第１ポリシリコン膜１１９および第１金属配線１０９をストライプ状に加工する。第２金属配線１２４、相変化材料層１２３、バッファ層１２２、第３ポリシリコン膜１２１、第２ポリシリコン膜１２０、第１ポリシリコン膜１１９および第１金属配線１０９からなる積層膜のパタンは、例えばワード線のパタンであり、隣接のパタンと平行して延在する。なお、第１金属配線１０９は、記録情報の読み出しおよび書き込みが行えるよう、周辺回路を含む半導体基板１０１と電気的に接続されるが、その工程および図示は省略する。
【００５８】
次に、図８、図９および図１０に示すように、半導体基板１０１上に層間膜１２７ａをＣＶＤ法等を用いて堆積し、隣接する第１金属配線１０９、第１ポリシリコン膜１１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４同士の間を層間膜１２７ａで埋める。層間膜１２７ａの材料は、例えば、ＴＥＯＳ（珪酸エチル）とする。その後、周知のＣＭＰ技術を用いて第２金属配線１２４の上面が露出するまで層間膜１２７ａの上面を研磨する。
【００５９】
図８は製造中の不揮発性記憶装置の平面図であり、図９および図１０はそれぞれ、図８のＢ−Ｂ線およびＡ−Ａ線における断面図である。図８では、上面からの構造がわかるよう、図９における第２金属配線１２４および半導体基板１０１のみを示している。
【００６０】
次に、図１１に示すように、層間膜１２７ａ上および第２金属配線１２４上に、第２金属配線１２４と電気的に接続された第３金属配線１２５を形成する。第３金属配線１２５は例えばタングステンからなり、スパッタ法等を用いて形成する。第２金属配線１２４と第３金属配線１２５の合計膜厚は、２００ｎｍ以下がよい。厚すぎると加工が困難となる。また、第３金属配線と周辺回路とは電気的に接続されるが、その工程および図示は省略する。
【００６１】
次に、図１２に示すように、周知のリソグラフィ技術、ドライエッチング技術を用いて、第３金属配線１２５、第２金属配線１２４、相変化材料層１２３、バッファ層１２２、第３ポリシリコン膜１２１および第２ポリシリコン膜１２０を、第１金属配線１０９と直行する方向にストライプ状に加工する。第３金属配線１２５、第２金属配線１２４、相変化材料層１２３、バッファ層１２２、第３ポリシリコン膜１２１および第２ポリシリコン膜１２０からなる積層膜のパタンは、例えばビット線のパタンであり、隣接するパタンと平行して延在する。また、第３金属配線１２５は、記録情報の読み出しおよび書き込みが行えるよう、周辺回路を含む半導体基板１０１と電気的に接続されるが、その工程および図示は省略する。
【００６２】
なお、このとき、第１ポリシリコン膜１１９の膜厚が減少するのに伴ってダイオードで発生する熱の拡散効果が減少するため、第２ポリシリコン膜１２０を加工した後、第１ポリシリコン膜１１９の加工はできるだけしないようにした方がよい。
【００６３】
若しくは、第２ポリシリコン膜１２０の加工する際に第１ポリシリコン膜１１９の上面を露出させず、第２ポリシリコン膜１２０の加工を途中で止めてもよい。この場合、図１３に示すように、第１ポリシリコン膜１１９は加工されず、熱の拡散効果を大きくすることができる。また、加工止めを第２ポリシリコン膜１２０の膜厚の途中にすることで加工終点に幅ができるため、ウエハ面内での加工レートばらつきが発生しても選択素子の不良を抑えることができる。
【００６４】
しかし、図１３に示すように第２ポリシリコン膜１２０を残すと、隣接するメモリセルとの間の第３ポリシリコン膜１２１および第２ポリシリコン膜１２０に矢印で示すＮ＋／ｉ／Ｎ＋の電気的なパスができてしまい、メモリセルの選択性が失われてしまう。この場合、隣り合う第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４同士の間の、メモリセルの形成されない領域の直下の第２ポリシリコン膜１２０に第１ポリシリコン膜１１９と同じ導電型の不純物を導入し、活性化する事が望ましい。第２ポリシリコン膜１２０への不純物の導入は、図１３の状態において第３金属配線１２５をマスクとしてイオン注入により行い、活性化はレーザアニール等により行えばよい。これにより、隣接するメモリセル間の第３ポリシリコン膜１２１および第２ポリシリコン膜１２０はＮ＋／ｉ／Ｐ／ｉ／Ｎ＋で構成され、ダイオード接続となるので、図１３の矢印で示す電流のパスはなくなり、ダイオードの選択性を保つことができる。
【００６５】
なお、ここでは、ダイオードＤＩＯＤは下にＰ型の層、上にＮ型の層がある状態で説明したが、位置を逆にし、下にＮ型の層、上にＰ型の層とすることができることは言うまでもない。
【００６６】
次に、ＣＶＤ法等により半導体基板１０１上に層間膜１２７ｂを堆積し、隣接する第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３、第２金属配線１２４および第３金属配線１２５同士の間を層間膜１２７ｂで埋める。その後、周知のＣＭＰ技術を用いて層間膜１２７ｂの上面を研磨した構造が図１にあたる。このとき、層間膜１２７ｂは第１金属配線１０９、ＤＩＯＤ、バッファ層１２２、相変化材料層１２３、第２金属配線１２４、第３金属配線１２５および層間膜１２７ａの形成されていない領域に充填され、その上面高さは第３金属配線１２５の上面よりも高く形成される。
【００６７】
本実施の形態の相変化メモリでは、図２および図３に示すように、第１金属配線１０９の延在する方向において第１ポリシリコン膜１１９も延在しており、素子分離されていない。また、層間膜１２７よりも第１ポリシリコン膜１１９の方が熱伝導率が高いため、本実施の形態のメモリマトリクスに配置されたダイオードＤＩＯＤは、図４に示すダイオードＣＤＩＯＤと比較して放熱性に優れ、高温になりにくい。このため、熱による相変化メモリの劣化を防ぎ、相変化メモリの信頼性を向上することができる。
【００６８】
本実施の形態ではクロスポイント型のメモリマトリクスを採用し、自己整合プロセスにおいて絶縁膜（層間膜）より熱伝導率の高いシリコンで構成されるダイオードの一部を加工せずに配線上に残すことにより、ダイオードで発生した熱の散逸を大きくすることを可能としている。また、金属配線間に選択素子のダイオードおよび記憶素子の相変化材料層が配置されるため、積層化が容易である。
【００６９】
以上がメモリマトリクスの主要部の製造方法であり、さらに上層のメモリマトリクスの主要部を形成する方法は、上記の製造方法の繰り返しである。
【００７０】
次に、本実施の形態のメモリマトリクスの動作方式について図１４を用いて説明する。図１４は、メモリマトリクスの等価回路図である。メモリセルＭＣｉｊ（ｉ＝１，２，３，・・・，ｍ）（ｊ＝１，２，３，・・・，ｎ）は、複数本平行に配置された第１金属配線（以下、ワード線）ＷＬｉ（ｉ＝１，２，３，・・・，ｍ）と、ワード線ＷＬｉと交差するように複数本並行に配置された第３金属配線（以下、ビット線）ＢＬｊ（ｊ＝１，２，３，・・・，ｎ）との交点に配置される。図１で示したように、ダイオードＤＩＯＤと相変化材料層１２３とが直列に接続された構造となっており、図１４において、ダイオードＤＩＯＤは選択素子ＳＥにあたり、相変化材料層１２３は相変化抵抗素子ＶＲにあたる。
【００７１】
相変化メモリの記録は次のように行う。例えば、メモリセルＭＣ１１を書換える場合、１番目のワード線ＷＬ１に電圧Ｖｈを、他のワード線ＷＬｉに電圧Ｖｌを、１番目のビット線ＢＬ１に電圧Ｖｌを、他のビット線ＢＬｊに電圧Ｖｈを印加し、メモリセルＭＣ１１の記憶素子に電流を流して情報の記憶を行う。ここで、Ｖｈ＞Ｖｌである。書換えの際、非選択のメモリセルに誤書込みが行われないようにするため、整流作用を持つ選択素子ＳＥが必要となる。また、当然、電圧Ｖｈは選択素子ＳＥの降伏電圧以下でなければいけない。記録情報の読み出しは次のように行う。例えば、メモリセルＭＣ１１の情報を読み出す場合、１番目のワード線ＷＬ１に電圧Ｖｍを、他のワード線ＷＬｉに電圧Ｖｌを、１番目のビット線ＢＬ１に電圧Ｖｌを印加し、ＢＬ１に流れる電流の大きさから情報を読み出す。なお、本実施の形態では第１金属配線１０９をワード線として、第３金属配線１２５をビット線として説明したが、第１金属配線１０９をビット線として、第３金属配線１２５をワード線としてもよい。
【００７２】
（実施の形態２）
次に、比較例として、各層のメモリマトリクスと周辺回路とを接続するためのプラグ電極を各層毎に形成した場合の相変化メモリの断面図を、図１５、図１６に示す。ここでのメモリマトリクスの積層数は４階層とする。図１５は第１金属配線（例えばワード線）に沿った不揮発性記憶装置の要部断面図、図１６は第３金属配線（例えばビット線）に沿った不揮発性記憶装置の要部断面図である。
【００７３】
図１５および図１６に示す不揮発性記憶装置の各階層のメモリマトリクスは、図４に示す比較例のメモリマトリクスと基本的に同様の構造を有している。すなわち、図１５および図１６における金属配線Ｍ１Ｍａ、Ｍ２Ｍａ、Ｍ３ＭａおよびＭ４Ｍａは、図４における第１金属配線１０９に対応しており、金属配線Ｍ１Ｍｂ、Ｍ２Ｍｂ、Ｍ３ＭｂおよびＭ４Ｍｂは、図４における第３金属配線１２５に対応している。また、図１５および図１６における各階層の第１ポリシリコン膜３１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４は、図４における第１ポリシリコン膜３１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４にそれぞれ対応している。また、図１５および図１６における層間膜ＤＩＬ１〜ＤＩＬ４は、それぞれ図４に示す層間膜１２７ｃに対応している。
【００７４】
図１５および図１６に示す不揮発性記憶装置は半導体基板１０２上に形成されており、トランジスタＡ１ＳＴ、Ａ２ＳＴ、Ｂ１ＳＴおよびＢ２ＳＴの形成された半導体基板１０２上に層間膜ＤＩＬが形成され、層間膜ＤＩＬ上に、第１階層、第２階層、第３階層および第４階層のメモリマトリクスが順に積層されている。
【００７５】
図１５において、金属配線Ｍ１ａおよび金属配線Ｍ１Ｍａは同層に形成されており、同一の金属膜を加工することにより形成されている。また、同様に、金属配線Ｍ２ａおよび金属配線Ｍ２Ｍａ、金属配線Ｍ３ａおよび金属配線Ｍ３Ｍａならびに金属配線Ｍ４ａおよび金属配線Ｍ４Ｍａはそれぞれ同層に形成されており、同一の金属膜を加工することにより形成されている。同様に、図１６において、金属配線Ｍ１ｂおよび金属配線Ｍ１Ｍｂ、金属配線Ｍ２ｂおよび金属配線Ｍ２Ｍｂ、金属配線Ｍ３ｂおよび金属配線Ｍ３Ｍｂならびに金属配線Ｍ４ｂおよび金属配線Ｍ４Ｍｂはそれぞれ同層に形成されており、同一の金属膜を加工することにより形成されている。
【００７６】
図１５において、金属配線Ｍ１ＭａおよびＭ２Ｍａはプラグ電極ＴＨ１ａにより電気的に接続されており、コンタクトＣＮＴａを介してトランジスタＡ１ＳＴに電気的に接続されている。また、金属配線Ｍ３ＭａおよびＭ４Ｍａはプラグ電極ＴＨ３ａにより電気的に接続されており、プラグ電極ＴＨ２ａ、金属配線Ｍ２ａ、プラグ電極ＴＨ１ａ、金属配線Ｍ１ａおよびコンタクトＣＮＴａを介してトランジスタＡ２ＳＴに電気的に接続されている。また、第４階層の層間膜ＤＩＬ４上にはグローバルワード線ＧＷＬが２つ形成されており、それぞれのグローバルワード線ＧＷＬは、プラグ電極ＴＨ４ａ、ＴＨ３ａ、ＴＨ２ａ、ＴＨ１ａ、金属配線Ｍ４ａ、Ｍ３ａ、Ｍ２ａ、Ｍ１ａおよびコンタクトＣＮＴａを介してトランジスタＡ１ＳＴおよびトランジスタＡ２ＳＴにそれぞれ電気的に接続されている。
【００７７】
また、図１６において、金属配線Ｍ１ＭｂおよびＭ３Ｍｂはプラグ電極ＴＨ１ｂ、ＴＨ２ｂおよび金属配線Ｍ２ｂにより電気的に接続されており、コンタクトＣＮＴｂを介してトランジスタＢ２ＳＴに電気的に接続されている。また、金属配線Ｍ２ＭｂおよびＭ４Ｍｂはプラグ電極ＴＨ２ｂ、ＴＨ３ｂおよび金属配線Ｍ３ｂにより電気的に接続されており、プラグ電極ＴＨ１ｂ、金属配線Ｍ１ｂおよびコンタクトＣＮＴｂを介してトランジスタＢ１ＳＴに電気的に接続されている。また、第４階層の層間膜ＤＩＬ４上にはグローバルビット線ＧＢＬが２つ形成されており、それぞれのグローバルビット線ＧＢＬは、プラグ電極ＴＨ４ｂ、ＴＨ３ｂ、ＴＨ２ｂ、ＴＨ１ｂ、金属配線Ｍ４ｂ、Ｍ３ｂ、Ｍ２ｂ、Ｍ１ｂおよびコンタクトＣＮＴｂを介してトランジスタＢ１ＳＴおよびトランジスタＢ２ＳＴにそれぞれ電気的に接続されている。
【００７８】
コンタクトＣＮＴａ、ＣＮＴｂの形成、ならびに各配線上プラグ電極ＴＨ１ａ、ＴＨ２ａ、ＴＨ３ａ、ＴＨ４ａ、ＴＨ１ｂ、ＴＨ２ｂ、ＴＨ３ｂおよびＴＨ４ｂは、上層の金属配線を形成する前に、周知のリソグラフィ技術およびドライエッチング技術を用いて層間膜を開口し、ＣＶＤ法を用いて例えばタングステンにより形成すればよい。図１５中のＡ１ＳＴおよびＡ２ＳＴ、図１６中のＢ１ＳＴおよびＢ２ＳＴは周知のＣＭＯＳ技術を用いて形成されたトランジスタである。層選択は、例えば第１階層を選択する場合は、トランジスタＡ１ＳＴおよびトランジスタＢ２ＳＴを選択すればよく、第２階層を選択する場合は、トランジスタＡ１ＳＴおよびトランジスタＢ１ＳＴを選択すればよい。
【００７９】
上記の方法によりプラグ電極を各層毎に形成する場合、メモリマトリクスの積層数がＮ層のとき、層間膜の開口に必要なマスクの枚数は、コンタクトＣＮＴａおよび各層のプラグ電極を形成するためにＮ＋１枚必要となり、工程数も多くなるため製造コストを低減するには不利である。
【００８０】
次に、本実施の形態における相変化メモリの断面図を図１７に示す。ここでのメモリマトリクスの積層数は４階層とし、各層と周辺回路とを電気的に接続するプラグ電極は各層を形成した後に一括で形成している。なお、図１７は、本実施の形態の不揮発性記憶装置の、図１７に示す金属配線Ｍ１Ｍａの延在する方向に沿った要部断面図である。
【００８１】
図１７に示す不揮発性記憶装置の各階層のメモリマトリクスは、図２に示す前記実施の形態１のメモリマトリクスと基本的に同様の構造を有しており、第１金属配線上に形成されたダイオードと、前記ダイオード上に形成された相変化材料層と、前記相変化材料層上に形成された第３金属配線とを有する層が、複数層積層されている構造を有している。すなわち、図１７における金属配線Ｍ１Ｍａ、Ｍ２Ｍａ、Ｍ３ＭａおよびＭ４Ｍａは、図２における第１金属配線１０９に対応しており、金属配線Ｍ１Ｍｂ、Ｍ２Ｍｂ、Ｍ３ＭｂおよびＭ４Ｍｂは、図２における第３金属配線１２５に対応している。また、図１７における各階層の第１ポリシリコン膜Ｍ１ａＳｉ、Ｍ２ａＳｉ、Ｍ３ａＳｉおよびＭ４ａＳｉは図２における第１ポリシリコン膜１１９に対応し、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４は、図２における第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４にそれぞれ対応している。また、図１７における層間膜ＤＩＬ１〜ＤＩＬ４は、それぞれ図３に示す層間膜１２７に対応している。
【００８２】
図１７に示す不揮発性記憶装置は半導体基板１０２上に形成されており、トランジスタＡ２ＳＴの形成された半導体基板１０２上に層間膜ＤＩＬが形成され、層間膜ＤＩＬ上に、第１階層、第２階層、第３階層および第４階層のメモリマトリクスが順に積層されている。なお、金属配線Ｍ１ａＲ、Ｍ１ａＬおよび金属配線Ｍ１Ｍａは同層に形成されており、同一の金属膜を加工することにより形成されている。また、同層に複数形成された第１ポリシリコン膜Ｍ１ａＳｉは、同一のポリシリコン膜を加工することにより形成されている。
【００８３】
図１７において、プラグ電極ｉＴＨａＬおよびプラグ電極ｉＴＨａＲは一括形成されており、トランジスタＡ２ＳＴおよびコンタクトＣＮＴａＬおよび金属配線Ｍ１ａＬと、第４階層の金属配線Ｍ４Ｍａおよび第３階層の金属配線Ｍ３Ｍａとが、プラグ電極ｉＴＨａＬにより電気的に接続されている。金属配線Ｍ５ａは、プラグ電極ｉＴＨａＬを終端するためにプラグ電極ｉＴＨａＬ上に形成されている。トランジスタＡ２ＳＴ、コンタクトＣＮＴａＲおよび金属配線Ｍ１ａＲと、グローバルワード線ＧＷＬとは、プラグ電極ｉＴＨａＲにより電気的に接続されている。また、各階層間にはそれぞれ層間膜が形成されており、第１金属配線および第３金属配線は直接接していない。
【００８４】
本実施の形態では、プラグ電極を一括で形成することで、メモリマトリクスの積層数が何層であっても、層間膜の開口に必要なマスクの枚数を、コンタクトＣＮＴａＲ、ＣＮＴａＬおよびＣＮＴａを形成する際の１枚と、スルーホールｉＴＨを形成する際の１枚の計２枚に抑えることができ、不揮発性記憶装置の製造コストを低減することができる。なお、プラグ電極を一括で形成するためには、金属配線とプラグ電極とが電気的に接続される箇所において、各金属配線上にエッチストッパ膜が必要となる。また、図示はしていないが、図１７に示す金属配線Ｍ３Ｍａ、Ｍ４Ｍａおよびプラグ電極ｉＴＨａＲ、ｉＴＨａＬと同様に、各階層の金属配線Ｍ１ＭｂおよびＭ３Ｍｂ同士は、一括で形成された他のプラグ電極によって電気的に接続されている。同様に、図示はしていないが、金属配線Ｍ１Ｍａ、Ｍ２Ｍａ金属配線同士ならびにＭ２ＭｂおよびＭ４Ｍｂ同士は、それぞれ一括で形成されたプラグ電極によって電気的に接続されている。
【００８５】
ここで、本実施の形態におけるプラグ電極の一括形成方法について図１８〜図２０を用いて説明する。
【００８６】
本実施の形態の、メモリマトリクスを４層積層した不揮発性記憶装置の要部断面図を図１８に示す。図１８において、第４階層の金属配線Ｍ４Ｍａおよび第３階層の金属配線Ｍ３ＭａはトランジスタＡ２ＳＴと電気的に接続されない。また、最上層メモリマトリクスの第３金属配線上には第４ポリシリコン膜１２８が形成される。第４ポリシリコン膜１２８の形成方法としては、図１１のメモリマトリクスにおいて、第３金属配線１２５を第３金属配線１２５と第４ポリシリコン膜１２８の積層膜に変更すればよい。
【００８７】
次に、図１９に示すように、周知のリソグラフィ技術およびドライエッチング技術を用いて、層間膜ＤＩＬ１〜ＤＩＬ４に第１ポリシリコン膜Ｍ１ａＳｉ、Ｍ４ａＳｉおよびＭ３ａＳｉに達するスルーホールｉＴＨを形成する。このとき、第１ポリシリコン膜Ｍ４ａＳｉ、Ｍ３ａＳｉおよびＭ１ａＳｉが理想的なエッチストッパとして機能した場合、第１ポリシリコン膜Ｍ１ａＳｉ、Ｍ４ａＳｉおよびＭ３ａＳｉの下部の金属配線Ｍ１ａＲ、Ｍ１ａＬ、Ｍ３ＭａおよびＭ４Ｍａはエッチングされない。
【００８８】
ただし、ここで重要なのは、スルーホールｉＴＨが金属配線Ｍ１ａＲ、Ｍ１ａＬ、Ｍ３ＭａおよびＭ４Ｍａを貫くことなく、かつ各金属配線Ｍ１ａＲ、Ｍ１ａＬ、Ｍ３ＭａおよびＭ４ＭａとスルーホールｉＴＨとの間に層間膜ＤＩＬ１、ＤＩＬ３またはＤＩＬ４が残らないようにすることである。よって、図２０に示すように、各金属配線とスルーホールｉＴＨとの間に第１ポリシリコン膜Ｍ４ａＳｉ、Ｍ３ａＳｉおよびＭ１ａＳｉを残さなくともよい。なお、図１９に示すように、層間膜ＤＩＬ１〜ＤＩＬ４加工後にスルーホールｉＴＨと各金属配線Ｍ１ａＲ、Ｍ１ａＬ、Ｍ３ＭａおよびＭ４Ｍａとの間にポリシリコン膜が一部でも残る場合は、図２０に示すように、ポリシリコン膜を追加加工し、金属配線Ｍ１ａＲ、Ｍ１ａＬ、Ｍ３ＭａおよびＭ４Ｍａの上面を露出させる。
【００８９】
次に、ＣＶＤ法等を用いてスルーホールｉＴＨ内に金属を充填した後、ＣＭＰ技術等を用いて前記金属を層間膜ＤＩＬ４の上面が露出するまで研磨し、前記金属からなるプラグ電極ｉＴＨａＲおよびプラグ電極ｉＴＨａＬを形成する。プラグ電極ｉＴＨａＲ、ｉＴＨａＬは、例えばタングステンからなり、金属配線Ｍ１ａＲ、Ｍ１ａＬ、Ｍ３ＭａおよびＭ４Ｍａと電気的に接続される。その後、ＣＶＤ法を用いて金属膜を層間膜ＤＩＬ４上、プラグ電極ｉＴＨａＲ上およびｉＴＨａＬ上に形成し、周知のリソグラフィ技術およびドライエッチング技術を用いて加工して、前記金属膜からなるグローバルワード線ＧＷＬおよび金属配線Ｍ５ａを形成することで、図１７に示す本実施の形態の不揮発性記憶装置を完成する。
【００９０】
ここで、図１７の不揮発性メモリを上面から見た場合の、金属配線に対するスルーホールの開口箇所を示す平面図を図２１に示す。なお、図２１では図面を見やすくするために、金属配線Ｍ４Ｍａ、Ｍ３Ｍａ、Ｍ１ａＬおよびＭ１ａＲならびにスルーホールの開口領域ＴＨのみを示しており、また、開口領域ＴＨは太線で示している。
【００９１】
図２１に示すように、図１７の構造を上面から見たときに金属配線Ｍ３Ｍａは開口領域ＴＨにおいて金属配線Ｍ１ａＬおよびＭ１ａＲを完全に覆わないように形成され、金属配線Ｍ４Ｍａは開口領域ＴＨにおいて金属配線Ｍ３Ｍａ、Ｍ１ａＬおよびＭ１ａＲを完全に覆わないように形成されている。
【００９２】
なお、図２１のレイアウトに限らず、プラグ電極を形成するための金属配線および開口箇所に関するレイアウトは図２２または図２３のように形成しても構わない。例えば図２２に示すように、メモリマトリクス（図示しない）の並列にならんだ電極配線を、突き出し量の異なる金属配線端がメモリマトリクスを挟んで交互に配置されるように形成し、かつ、開口箇所もメモリマトリクスを挟んで交互に開口すると、図２１に示した例と同等の製造コスト低減効果が得られる。また、図２３に示すように、突き出し量の異なる金属配線端の幅を太くすることで、リソグラフィの合わせずれに起因した歩留り低下を抑制することができる。
【００９３】
本実施の形態では、第１ポリシリコン膜Ｍ１ａＳｉ、Ｍ３ａＳｉおよびＭ４ａＳｉをエッチストッパとして利用することで、各メモリマトリクスの層と周辺回路とを電気的に接続するためのプラグ電極の形成を一括で行うことを可能としており、別工程でエッチストッパ膜を形成する工程が必要がない。これにより、不揮発性記憶装置の製造工程を簡略化し、製造コストを低減することができる。プラグ電極の一括形成はメモリマトリクスの積層数が多い程、製造コストを低減する効果が大きい。
【００９４】
なお、選択素子であるダイオードの一部を構成する第１ポリシリコン膜Ｍ１ａＳｉ、Ｍ３ａＳｉおよびＭ４ａＳｉは、エッチストッパとして利用され、金属配線とプラグ電極とは電気的に接続されるため、金属配線とプラグ電極とが接続される箇所においては金属配線上には形成されていない。
【００９５】
本実施の形態では例としてメモリマトリクスの積層数を４層としたが、本発明の利用はこの積層数に限定されない。
【００９６】
（実施の形態３）
ここで、第２階層まで形成した配線共用型の相変化メモリのメモリマトリクスの要部断面図を図２４および図２５に示す。第１階層のダイオードＤＩＯＤの構造は前記実施の形態１の図２に示す構造と同じであるが、第１階層上の第２階層のダイオードＤＩＯＤ２は、第３金属配線１２５上に第３ポリシリコン膜２２１、第２ポリシリコン膜２２０、第１ポリシリコン膜２１９の順に積層された３層のポリシリコン膜からなる。すなわち、１階層のダイオードＤＩＯＤおよび第２階層のダイオードＤＩＯＤ２は、第３金属配線１２５に対して同じ極性で電気的に接続されている。
【００９７】
すなわち、図２４および図２５における第１金属配線１０９および第５金属配線２１８は図２における第１金属配線１０９に対応し、図２４および図２５における第３金属配線１２５は図２における第３金属配線１２５に対応している。図２４および図２５における第１階層のメモリセルである第１ポリシリコン膜１１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、第２金属配線１２３は、それぞれ図２における第１ポリシリコン膜１１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、第２金属配線１２３に対応している。また、図２４および図２５における第２階層のメモリセルである第３ポリシリコン膜２２１、第２ポリシリコン膜２２０、第１ポリシリコン膜２１９、バッファ層２２２、第２金属配線２２３は、それぞれ図２における第３ポリシリコン膜１２１、第２ポリシリコン膜１２０、第１ポリシリコン膜１１９、バッファ層１２２、第２金属配線１２３に対応している。
【００９８】
第３金属配線上に形成された第３ポリシリコン膜２２１は、図２５に示すように、第１ポリシリコン膜１１９と同様に第３金属配線上に連続的に形成され、同一の第３金属配線上に形成されたダイオードＤＩＯＤ２同士の間で共有されている。ダイオードＤＩＯＤ２上にはバッファ層２２２が形成され、バッファ層２２２上には相変化材料層２２３が形成されている。相変化材料層２２３上には第４金属配線２２４が形成され、第４金属配線上には第５金属配線が第１金属配線と同じ方向にストライプ状に延在して形成されている。
【００９９】
また、第１階層は、第３金属配線１２５側から、相変化材料層１２３およびダイオードＤＩＯＤと電気的に直列接続されるのに対し、第２階層は、第３金属配線１２５側から、ダイオードＤＩＯＤ２および相変化材料層２２３と電気的に直列接続されている。ここでは、第１階層のメモリセルと、第２階層のメモリセルとが第３金属配線を共有している。
【０１００】
ここで、配線共用型の相変化メモリの製造方法について図２４〜図２８を用いて説明する。なお、図２４、図２６、および図２７は第１金属配線１０９および第１ポリシリコン膜１１９の延在する方向に沿う面であって半導体基板１０１の主面に垂直に交わる面における断面図である。図２５および図２８は、第３金属配線１２５の延在する方向に沿う面であって、第１金属配線１０９の延在する方向と直行する面での断面図である。また、図２９は金属配線Ｍ１ＭａおよびＭ２Ｍａの延在する方向に沿う面での断面図であり、図３０は金属配線Ｍ１ＭｂおよびＭ２Ｍｂの延在する方向に沿う面での断面図である。
【０１０１】
まず、第１階層の製造を、前記実施の形態１における図５から図１０までと同様に行う。次に、図２６に示すように、第２金属配線１２４上および層間膜１２７ａ（図示しない）上に第３金属配線１２５、第３ポリシリコン膜２２１、第２ポリシリコン膜２２０、第１ポリシリコン膜２１９、バッファ層２２２、相変化材料層２２３および第４金属配線２２４をＣＶＤ法またはスパッタ法等を用いて順次形成する。
【０１０２】
次に、図２７に示すように、周知のリソグラフィ技術およびドライエッチング技術を用いて、第４金属配線２２４、相変化材料層２２３、バッファ層２２２、第１ポリシリコン膜２１９、第２ポリシリコン膜２２０、第３ポリシリコン膜２２１、第３金属配線１２５、第２金属配線１２４、相変化材料層１２３、バッファ層１２２、第３ポリシリコン膜１２１および第２ポリシリコン膜１２０を、ストライプ状に加工する。その後、第１ポリシリコン膜１１９上に層間膜１２７をＣＶＤ法により堆積し、ＣＭＰ法を用いて層間膜１２７の上面を第４金属配線２２４の上面が露出するまで研磨し、平坦化する。
【０１０３】
なお、前記実施の形態１において図１２を用いて説明したように、ダイオードで発生する熱の放熱性を確保するため、第１ポリシリコン膜１１９はできるだけ加工しない方がよい。若しくは図１３を用いて説明したように、第２ポリシリコン膜１２０の加工を途中で止めてもよい。その場合は先に説明したように、第２ポリシリコン膜１２０にイオン注入を行うとよい。
【０１０４】
ここで加工された積層膜のパタンは、例えばビット線のパタンであり、隣接するパタンと平行して延在する。また、第３金属配線１２５は、記録情報の読み出し、および書き込みが行えるよう、周辺回路を含む半導体基板１０１と電気的に接続されるが、その工程および図示は省略する。
【０１０５】
次に、図２８に示すように、第４金属配線２２４上および層間膜１２７（図示しない）上に、第５金属配線２１８をスパッタ法等を用いて形成する。
【０１０６】
次に、図２４および図２５に示すように、リソグラフィ技術およびドライエッチング技術を用いて、第５金属配線２１８、第４金属配線２２４、相変化材料層２２３、バッファ層２２２、第１ポリシリコン膜２１９および第２ポリシリコン膜２２０をストライプ状に加工する。その後、第３ポリシリコン膜２２１上に層間膜１２７ｄを堆積した後、ＣＭＰ技術により層間膜１２７ｄの上面を平坦化することで、図２４および図２５に示す配線共用型のメモリマトリクスを形成する。なお、ここでは例として上下のメモリマトリクスの層同士でビット線を共用する構造を説明したが、ワード線を共用しても同等の効果が得られる。また、ビット線・ワード線ともに共用するメモリマトリクスとした場合、より製造コストを低減することができる。また、本実施の形態のメモリマトリクスを配線共用型とした場合も、積層数は４層に限定されず、より多層化することが可能である。
【０１０７】
次に、ワード線およびビット線を各階層で共有する場合のメモリマトリクスの要部断面図を図２９および図３０に示す。図２９および図３０に示す不揮発性記憶装置は図２４および図２５に示した２層のメモリマトリクスを更にそれぞれ複数層（ここでは２層）重ねたものであり、全体では４層のメモリマトリクスが積み重なって形成されている。図２９および図３０に示す不揮発性記憶装置は、ビット密度は図１５および図１６で説明した構造と同じだが、先に述べたとおり、ワード線またはビット線を共有した場合は製造に必要なマスクおよび工数を削減できるため、低コストでの製造が可能となる。
【０１０８】
図２９および図３０に示す不揮発性記憶装置の各階層のメモリマトリクスは、図２４および図２５に示すメモリマトリクスと基本的に同様の構造を有している。すなわち、図２９および図３０における金属配線Ｍ１Ｍａ、およびＭ３Ｍａは、図２４および図２５における第１金属配線１０９および第５金属配線２２８にそれぞれ対応しており、金属配線Ｍ２Ｍａは、図２４および図２５における第１金属配線１０９または第５金属配線２２８に対応している。金属配線Ｍ１ＭｂおよびＭ２Ｍｂは、図２４および図２５における第３金属配線１２５に対応している。また、図２９および図３０における各階層の第１ポリシリコン膜１１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４は、図２４および図２５における第１ポリシリコン膜１１９、第２ポリシリコン膜１２０、第３ポリシリコン膜１２１、バッファ層１２２、相変化材料層１２３および第２金属配線１２４にそれぞれ対応している。また、図２９および図３０における各階層の第１ポリシリコン膜２１９、第２ポリシリコン膜２２０、第３ポリシリコン膜２２１、バッファ層２２２、相変化材料層２２３および第４金属配線２２４は、図２４および図２５における第１ポリシリコン膜２１９、第２ポリシリコン膜２２０、第３ポリシリコン膜２２１、バッファ層２２２、相変化材料層２２３および第４金属配線２２４にそれぞれ対応している。また、図２９における層間膜ＤＩＬ１およびＤＩＬ２は、それぞれ図２４に示す層間膜１２７に対応している。また、図３０における層間膜ＤＩＬ４およびＤＩＬ６は、それぞれ図２５に示す層間膜１２７ａおよび１２７ｄにそれぞれ対応しており、図３０における層間膜ＤＩＬ５は、図２５に示す層間膜１２７ａおよび１２７ｄに対応している。
【０１０９】
図２９および図３０に示す不揮発性記憶装置は半導体基板１０２上に形成されており、トランジスタＡ１ＳＴ、Ａ２ＳＴ、Ｂ１ＳＴおよびＢ２ＳＴの形成された半導体基板１０２上に層間膜ＤＩＬが形成され、層間膜ＤＩＬ上に、第１階層、第２階層、第３階層および第４階層のメモリマトリクスが順に積層されている。
【０１１０】
図２９において、金属配線Ｍ１ａおよび金属配線Ｍ１Ｍａは同層に形成されており、同一の金属膜を加工することにより形成されている。また、同様に、金属配線Ｍ２ａおよび金属配線Ｍ２Ｍａならびに金属配線Ｍ３ａおよび金属配線Ｍ３Ｍａはそれぞれ同層に形成されており、同一の金属膜を加工することにより形成されている。同様に、図３０において、金属配線Ｍ１ｂおよび金属配線Ｍ１Ｍｂならびに金属配線Ｍ２ｂおよび金属配線Ｍ２Ｍｂはそれぞれ同層に形成されており、同一の金属膜を加工することにより形成されている。
【０１１１】
図２９において、金属配線Ｍ１ＭａおよびＭ３Ｍａはプラグ電極ＴＨ１ａ、ＴＨ２ａおよび金属配線Ｍ２ａを介して電気的に接続されており、コンタクトＣＮＴａを介してトランジスタＡ２ＳＴに電気的に接続されている。また、金属配線Ｍ２Ｍａはプラグ電極ＴＨ１ａ、金属配線Ｍ１ａ、コンタクトＣＮＴａを介してトランジスタＡ１ＳＴに電気的に接続されている。また、層間膜ＤＩＬ３上にはグローバルワード線ＧＷＬが２つ形成されており、それぞれのグローバルワード線ＧＷＬは、プラグ電極ＴＨ３ａ、ＴＨ２ａ、ＴＨ１ａ、金属配線Ｍ３ａ、Ｍ２ａ、Ｍ１ａおよびコンタクトＣＮＴａを介してトランジスタＡ１ＳＴおよびトランジスタＡ２ＳＴにそれぞれ電気的に接続されている。
【０１１２】
また、図３０において、金属配線Ｍ１ＭｂはコンタクトＣＮＴｂを介してトランジスタＢ１ＳＴに電気的に接続されている。また、金属配線Ｍ２Ｍｂはプラグ電極ＴＨ１ｂ、金属配線Ｍ１ｂおよびコンタクトＣＮＴｂを介してトランジスタＢ２ＳＴに電気的に接続されている。また、層間膜ＤＩＬ６上にはグローバルビット線ＧＢＬが２つ形成されており、それぞれのグローバルビット線ＧＢＬは、プラグ電極ＴＨ２ｂ、ＴＨ１ｂ、金属配線Ｍ２ｂ、Ｍ１ｂおよびコンタクトＣＮＴｂを介してトランジスタＢ１ＳＴおよびトランジスタＢ１ＳＴにそれぞれ電気的に接続されている。
【０１１３】
ここで、図２９および図３０に示す不揮発性記憶装置において第１階層を選択する場合は、トランジスタＡ２ＳＴおよびトランジスタＢ１ＳＴを選択すればよく、第２階層を選択する場合は、トランジスタＡ１ＳＴおよびトランジスタＢ１ＳＴを選択すればよい。
【０１１４】
なお、図２９および図３０に示す不揮発性記憶装置では、各層のメモリマトリクスと周辺回路とを接続するためのプラグ電極を各層毎に形成しているが、前記実施の形態２で説明したように、複数の層を形成した後にプラグ電極を一括で形成することで、各層の同一方向に延在する金属配線同士をプラグ電極を電気的に接続してもよい。また、図１７に示す不揮発性記憶装置と同様に、図２９および図３０に示す不揮発性記憶装置では金属配線とプラグ電極とが接続される箇所において、金属配線の上面にポリシリコン膜は形成されていない。
【０１１５】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１６】
本発明の不揮発性記憶装置の製造方法は、選択素子としてダイオードを利用する不揮発性メモリに幅広く利用されるものである。
【符号の説明】
【０１１７】
１０１、１０２…半導体基板
１０９…第１金属配線
１１９、２１９、３１９…第１ポリシリコン膜
１２０、２２０…第２ポリシリコン膜
１２１、２２１…第３ポリシリコン膜
１２２、２２２…バッファ層
１２３、２２３…相変化材料層
１２４…第２金属配線
１２５…第３金属配線
１２７、１２７ａ〜１２７ｄ、ＤＩＬ１〜ＤＩＬ６…層間膜
１２８…第４ポリシリコン膜
２１８…第５金属配線
２２４…第４金属配線
ＤＩＯＤ、ＤＩＯＤ２、ＣＤＩＯＤ…ダイオード
ＷＬ１、ＷＬ２、ＷＬｉ、ＷＬｍ…ワード線
ＢＬ１、ＢＬ２、ＢＬｊ、ＢＬｎ…ビット線
ＳＥ…選択素子
ＶＲ…相変化抵抗素子
ＭＣ１１…メモリセル
ＭＣｉ１…メモリセル
ＭＣｍ１…メモリセル
ＭＣ１ｊ…メモリセル
ＭＣｉｊ…メモリセル
ＭＣｍｊ…メモリセル
ＭＣ１ｎ…メモリセル
ＭＣｉｎ…メモリセル
ＭＣｍｎ…メモリセル
Ａ１ＳＴ、Ａ２ＳＴ、Ｂ１ＳＴ、Ｂ２ＳＴ…トランジスタ
ＣＮＴａ、ＣＮＴｂ、ＣＮＴａＬ、ＣＮＴａＲ…コンタクト
ＴＨ１ａ、ｉＴＨａＬ、ｉＴＨａＲ、ＴＨ２ａ、ＴＨ３ａ、ＴＨ４ａ…プラグ電極
Ｍ１ａ、Ｍ２ａ、Ｍ３ａ、Ｍ４ａ、Ｍ５ａ…金属配線
Ｍ１ａＬ、Ｍ１ａＲ…金属配線
Ｍ１Ｍａ、Ｍ２Ｍａ、Ｍ３Ｍａ、Ｍ４Ｍａ…金属配線
ＴＨ１ｂ、ＴＨ２ｂ、ＴＨ３ｂ、ＴＨ４ｂ…プラグ電極
Ｍ１ｂ、Ｍ２ｂ、Ｍ３ｂ、Ｍ４ｂ…金属配線
Ｍ１Ｍｂ、Ｍ２Ｍｂ、Ｍ３Ｍｂ、Ｍ４Ｍｂ…金属配線
ＧＷＬ…グローバルワード線
ＧＢＬ…グローバルビット線
Ｍ１ａＳｉ、Ｍ３ａＳｉ、Ｍ４ａＳｉ…第１ポリシリコン膜
ｉＴＨ…スルーホール
ＴＨ…開口領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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