(57)【要約】【課題】リング構成の遅延段に介在させた可変容量素子に与える離散値を取る制御信号に対する発振周波数の線形性を確保できる局部発振器を提供すること。【解決手段】３個の差動構成非反転遅延回路１２ａ，１２ｂ，１２ｃで構成されるリングオシレータにおいて、出力側の差動構成非反転遅延回路１２ｃを除く全ての差動構成非反転遅延回路１２ａ，１２ｂの各差動出力間に、発振周波数と１対１の関係にある遅延制御信号Ｂの対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子Ｃ１〜ＣＭが並列に接続され、遅延制御信号Ｂの各ビットは、周波数的に連続する遅延制御信号が１つの差動構成非反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、差動構成非反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と１対１に接続されている。【選択図】        図２
2011024039.tif 000002
【特許請求の範囲】
【請求項１】
３個以上の差動構成非反転遅延回路を直列に接続し、終端の差動構成非反転遅延回路の出力を極性を入れ替えて始端の差動構成非反転遅延回路の入力へ帰還して発振リングを構成し、前記終端の差動構成非反転遅延回路から外部へ周波数信号を取り出す局部発振器において、
前記終端の差動構成非反転遅延回路を除く全ての差動構成非反転遅延回路の各差動出力間に、発振周波数と１対１の関係にある遅延制御信号の対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子が並列に接続され、
前記遅延制御信号の各ビットは、周波数的に連続する遅延制御信号が１つの前記差動構成非反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、前記全ての差動構成非反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と１対１に接続されている
ことを特徴とする局部発振器。
【請求項２】
リング状に接続した３以上の奇数個の反転遅延回路のうち外部へ周波数信号を取り出す１つの反転遅延回路を除いた偶数個全ての反転遅延回路の各出力端子と接地との間に、発振周波数と１対１の関係にある遅延制御信号の対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子が並列に接続され、
前記遅延制御信号の各ビットは、周波数的に連続する遅延制御信号が１つの前記反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、前記全ての反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と１対１に接続されている
ことを特徴とする局部発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、局部発振器に関するものである。
【背景技術】
【０００２】
離散的に発振周波数を制御可能な発振器（ＤＣＯ：Digitally Controlled Oscillator）を用いる全デジタル位相同期ループ（ＡＤＰＬＬ：All Digital Phase Locked Loop）では、離散化による量子化誤差が位相雑音として発振器の出力に現れる。そのため、ＡＤＰＬＬで用いる発振器では、量子化誤差を小さくすること、つまり、離散値を取る制御信号（制御コード）毎の周波数の可変量を小さくすることが重要である。
【０００３】
ここで、本発明は、低周波のＡＤＰＬＬで用いる発振器（ＤＣＯ）を上記の要件を考慮して実現することを企図しており、小型化が可能なリングオシレータを用いて構成することを考える。
【０００４】
一般的なリングオシレータは、各遅延回路を流れる電流を制御することで遅延量を変化させ発振周波数を制御している。このようなリングオシレータで離散的に発振周波数を変化させるにはカレントミラーによる電流比を切り替えることで実現可能である。しかし、一般的にリングオシレータの電流に対する周波数可変量は非常に大きく、実用になりそうな周波数間隔を実現するには非常に小さな間隔で電流を制御する必要が出てくる。また、電流値を切り替えると電源に雑音が乗り悪影響を与える可能性が出てくる。
【０００５】
なお、例えば特許文献１では、各遅延回路を流れる電流を制御しないで遅延量を変化させる方法として、遅延回路を差動増幅回路つまり差動構成非反転遅延回路で構成したリングオシレータにおいて、各差動増幅回路の各出力端子と接地との間にそれぞれ設けられる抵抗素子と並列に、可変容量回路を設け、それぞれの可変容量回路の容量値を複数ビットの制御信号のビット値に応じて変更する方法が提案されている。しかし、この方法では、各出力端子に均一な容量を配することが難しく発振周波数の線形性を確保することができない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００８−５４１３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、上記に鑑みてなされたものであり、リング構成の遅延段に介在させた可変容量素子に与える離散値を取る制御信号に対する発振周波数の線形性を確保できる局部発振器を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、３個以上の差動構成非反転遅延回路を直列に接続し、終端の差動構成非反転遅延回路の出力を極性を入れ替えて始端の差動構成非反転遅延回路の入力へ帰還して発振リングを構成し、前記終端の差動構成非反転遅延回路から外部へ周波数信号を取り出す局部発振器において、前記終端の差動構成非反転遅延回路を除く全ての差動構成非反転遅延回路の各差動出力間に、発振周波数と１対１の関係にある遅延制御信号の対応するビットの論理値に応じて容量値が個別に制御される互いに等しい数の可変容量素子が並列に接続され、前記遅延制御信号の各ビットは、周波数的に連続する遅延制御信号が１つの前記差動構成非反転遅延回路の出力側に配置される前記等しい数の可変容量素子に接続されない関係で、前記全ての差動構成非反転遅延回路の各出力側に配置される前記等しい数の可変容量素子と１対１に接続されていることを特徴とする局部発振器が提供される。
【発明の効果】
【０００９】
本発明によれば、リング構成の遅延段に介在させた可変容量素子に与える離散値を取る制御信号に対する発振周波数の線形性を確保できる局部発振器を実現できるという効果を奏する。
【図面の簡単な説明】
【００１０】
【図１】図１は、ＡＤＰＬＬの基本構成を示すブロック図である。
【図２】図２は、図１に示すＤＣＯとして用いる本発明の第１の実施の形態に係る局部発振器の構成を示すブロック図である。
【図３】図３は、図１に示すＤＣＯとして用いる本発明の第２の実施の形態に係る局部発振器の構成を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下に添付図面を参照して、本発明の実施の形態に係る局部発振器を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
【００１２】
（第１の実施の形態）
図１は、ＡＤＰＬＬの基本構成を示すブロック図である。図２は、図１に示すＤＣＯとして用いる本発明の第１の実施の形態に係る局部発振器の構成を示すブロック図である。まず、図１を参照して、ＡＤＰＬＬの構成と動作について簡単に説明する。
【００１３】
図１に示すＡＤＰＬＬは、ＤＣＯ１と、カウンタ２と、リタイミング回路であるフリップフロップ３と、時間デジタル変換器（ＴＤＣ：Time to Digital Converter）４と、アキュムレータ５と、デジタル位相比較器を構成する加算器６，７と、ループフィルタとして機能するデジタルフィルタ８と、ゲイン補正器９とを備えている。
【００１４】
ＤＣＯ１は、ゲイン補正器９からの制御コードＡが示す周波数Ｆｃのクロック信号ＣＫＶを出力する。フリップフロップ３は、外部からデータ入力端子Ｄに入力される参照信号ＲＥＦをＤＣＯ１が出力するクロック信号ＣＫＶに同期して取り込み、データ出力端子Ｑからその同期化した参照信号ＲＥＦを出力する。
【００１５】
カウンタ２は、ＤＣＯ１が出力するクロック信号ＣＫＶの周期数を積算するアキュムレータ２ａを備え、フリップフロップ３が出力するクロック信号ＣＫＶに同期した参照信号ＲＥＦの入力時におけるアキュムレータ２ａの積算値を加算器６の一方の加算入力端子に出力する。
【００１６】
ＴＤＣ４は、ＤＣＯ１の出力クロック信号ＣＫＶを多段に遅延する遅延回路と、該遅延回路の各遅延段の出力を外部からの参照信号ＲＥＦに同期して取り込む複数のフリップフロップと、該複数のフリップフロップの出力状態からクロック信号ＣＫＶの１周期以下の位相情報を生成する回路とを備え、その生成した１周期以下の位相情報を加算器６の他方の加算入力端子に出力する。
【００１７】
加算器６は、カウンタ２からの積算値を整数部とし、ＴＤＣ４からの１周期以下の位相情報を小数部とする形で両者を加算する。加算器６の加算結果は、参照信号ＲＥＦの周波数Ｆｒｅｆで規格化した位相情報として加算器７の減算入力端子に与えられる。加算器７の加算入力端子には、アキュムレータ５の出力が入力される。
【００１８】
アキュムレータ５は、外部から、周波数制御語ＦＣＷとしてＤＣＯ１の発振周波数Ｆｃと参照信号ＲＥＦの周波数Ｆｒｅｆとの比「Ｆｃ／Ｆｒｅｆ」が入力され、また、参照信号ＲＥＦが入力される。アキュムレータ５は、比「Ｆｃ／Ｆｒｅｆ」を時間積分して位相情報に変換し、参照信号ＲＥＦが入力した時の位相情報を位相制御情報として加算器７の加算入力端子に出力する。
【００１９】
加算器７は、アキュムレータ５からの位相制御情報と加算器６からの位相情報との減算を行って位相誤差情報を生成する。デジタルフィルタ８は、ループフィルタとして加算器７が出力する位相誤差情報について低域通過処理を施しＤＣＯ１に対する制御値を生成する。ゲイン補正器９は、デジタルフィルタ８が生成した制御値に係数Ｋを乗算しＤＣＯ１が有する制御値に対する周波数利得分を補正した制御コードＡを生成する。以上の繰り返し動作によって、比「Ｆｃ／Ｆｒｅｆ」をｎとすれば、Ｆｃ＝ｎ×Ｆｒｅｆが成立するように、ＤＣＯ１の発振周波数が制御される。
【００２０】
さて、図２において、本第１の実施の形態に係る局部発振器１１は、３個の差動構成非反転遅延回路１２ａ，１２ｂ，１２ｃをこの順に直列に接続し、終端の差動構成非反転遅延回路１２ｃの出力を極性を入れ替えて始端の差動構成非反転遅延回路１２ａの入力へ帰還して発振リングを構成し、終端の差動構成非反転遅延回路１２ｃから外部へ周波数信号を取り出す構成において、終端の差動構成非反転遅延回路１２ｃを除いた差動構成非反転遅延回路１２ａ，１２ｂの各出力側に、同じ構成の可変容量バンク１３ａ，１３ｂが設けられている。可変容量バンク１３ａ，１３ｂに対する遅延制御信号Ｂは、発振周波数と１対１の関係にある制御信号であり、図１に示した制御コードＡをサーマルコードに変換して生成される。具体的には、遅延制御信号Ｂを構成するサーマルコードは、例えば、制御コードＡが増加すれば、増加した分のビット数だけ右から順に“０”から“１”に変化する形で変換生成される。
【００２１】
可変容量バンク１３ａ，１３ｂは、それぞれ、対応する差動構成非反転遅延回路の差動出力間に、互いに等しい数（例えば「Ｍ個」とする）の可変容量素子Ｃ１〜ＣＭが並列に接続された構成である。可変容量素子Ｃ１〜ＣＭは、それぞれ、例えば、差動の各出力端子に対応するゲート端子が接続される２つのＭＯＳトランジスタを互いのソース端子とドレイン端子と基板端子とを一括接続し、その一括接続端の電位を遅延制御信号Ｂの対応するビットの論理値に応じて電源電位または接地電位に設定することで、個別に差動出力間に負荷する容量値を可変できるようになっている。
【００２２】
この場合、図１に示した制御コードＡが連続する２以上の周波数を指示していて、それに基づく遅延制御信号Ｂにより、例えば可変容量バンク１３ａの可変容量素子Ｃ１〜ＣＭによる可変遅延量が連続して負荷されると、制御コードＡに対し階段状に変化する発振周波数の階段途中に大きな段差部分ができる。これが位相雑音を発生させる原因になる。
【００２３】
そのため、図２に示す構成では、遅延制御信号Ｂは、例えば２Ｍビットで構成されている。この２Ｍビットの遅延制御信号Ｂを構成するサーマルコードは、図１に示した制御コードＡが局部発振器１１に入力する際に、発振周波数毎の制御コードＡの２つから変換生成される。そして、２Ｍビットの遅延制御信号Ｂのうち、一方のＭビットの遅延制御信号Ｂが可変容量バンク１３ａの可変容量素子Ｃ１〜ＣＭを制御し、他方のＭビットの遅延制御信号Ｂが可変容量バンク１３ａの可変容量素子Ｃ１〜ＣＭを制御するように、２Ｍビットの遅延制御信号Ｂと可変容量バンク１３ａ，１３ｂそれぞれの可変容量素子Ｃ１〜ＣＭとは１対１に接続されている。
【００２４】
これによって、隣接する２つの発振周波数において、一方の発振信周波数では可変容量バンク１３ａの可変容量素子Ｃ１〜ＣＭによる可変遅延量が負荷され、他方の発振信周波数では可変容量バンク１３ｂの可変容量素子Ｃ１〜ＣＭによる可変遅延量が負荷されるようになる。つまり、周波数を切り替える際の遅延量の変化が各遅延段に分散されるので、制御コードＡに対する発振周波数の線形性を確保でき、位相雑音への周波数制御の影響を少なくすることができる。
【００２５】
（第２の実施の形態）
図３は、図１に示すＤＣＯとして用いる本発明の第２の実施の形態に係る局部発振器の構成を示すブロック図である。図２（第１の実施の形態）では、基本構成を示した。本第２の実施の形態では、差動構成非反転遅延回路を３以上の任意の個数用いた構成を示す。
【００２６】
図３において、本第２の実施の形態に係る局部発振器１５は、（ｎ＋１）個の差動構成非反転遅延回路１６−１〜１６−（ｎ＋１）をこの順に直列に接続し、終端の差動構成非反転遅延回路１６−（ｎ＋１）の出力を極性を入れ替えて始端の差動構成非反転遅延回路１６−１の入力へ帰還して発振リングを構成し、終端の差動構成非反転遅延回路１６−（ｎ＋１）から外部へ周波数信号を取り出す構成において、終端の差動構成非反転遅延回路１６−（ｎ＋１）を除いた差動構成非反転遅延回路１６−１〜１６−ｎの各出力側に、同じ構成の可変容量バンク１７−１〜１７−ｎが設けられている。可変容量バンク１７−１〜１７−ｎは、それぞれ、第１の実施の形態と同様に、並列接続したＭ個の可変容量素子Ｃ１〜ＣＭで構成される。可変容量バンク１７−１〜１７−ｎに対する遅延制御信号Ｃもは、発振周波数と１対１の関係にある制御信号であり、図１に示した制御コードＡをサーマルコードに変換して生成される。
【００２７】
第１の実施の形態にて説明したのと同様の考えで、遅延制御信号Ｃは、例えばｎ×Ｍビットで構成されている。ｎ×Ｍビットの遅延制御信号Ｃを構成するサーマルコードは、図１に示した制御コードＡが局部発振器１５に入力する際に、発振周波数毎の制御コードＡのｎ個から生成される。そして、ｎ×Ｍビットの遅延制御信号Ｃの中で周波数的に連続する遅延制御信号は互いに異なる可変容量バンクの可変容量素子Ｃ１〜ＣＭを制御するように、ｎ×Ｍビットの遅延制御信号Ｃとｎ個の可変容量バンク１７−１〜１７−ｎそれぞれの可変容量素子Ｃ１〜ＣＭとは１対１に接続されている。
【００２８】
これによって、第１の実施の形態と同様の効果が得られる。加えて、本第２の実施の形態のように、容量バンクを設ける遅延段の個数が増えれば、電源ノイズが重畳されても複数の遅延段に分散されるので、発振周波数信号に載るノイズを減らすことができる。
【００２９】
ここで、第１、第２の実施の形態では、説明の便宜から、制御コードＡからサーマルコードに変換された遅延制御信号Ｂ，Ｃのビット数は、各遅延段の可変容量素子の総数Ｍと等しいとしたが、各遅延段の可変容量素子の総数Ｍ、遅延制御信号Ｂ，Ｃのビット数よりも多ければよい。この場合には、第１の実施の形態での遅延制御信号Ｂの例で言えば、２つの遅延段の各々における可変容量素子Ｃ１〜ＣＭとの関係は次のようになる。遅延制御信号Ｂのビット数ｍがｍ＜Ｍである場合、可変容量素子Ｃ１〜ＣＭの中で、ｍ個の可変容量素子は、上記一括接続端が遅延制御信号Ｂの対応するビットの論理値に応じて電源電位または接地電位に制御され、残りのＭ−ｍ個の可変容量素子は、動作の安定性のために、上記一括接続端を電源または接地に接続した構成となる。
【００３０】
なお、第１、第２の実施の形態では、３個以上の差動構成非反転遅延回路（つまり差動増幅回路）を用いたリングオシレータへの適用例を示したが、３以上の奇数個の反転遅延回路（つまりインバータ回路）を用いたリングオシレータへも同様に適用できることは言うまでもない。
【符号の説明】
【００３１】
１  デジタル制御発振器（ＤＣＯ）、２  カウンタ、３  フリップフロップ（リタイミング回路）、４  時間デジタル変換器（ＴＤＣ）、５  アキュムレータ、６，７  加算器（デジタル位相比較器）、８  デジタルフィルタ（ループフィルタ）、９  ゲイン補正器、１１，１５  局部発振器（リングオシレータ）、１２ａ，１２ｂ，１２ｃ，１６−１〜１６−（ｎ＋１）  差動構成非反転遅延回路、１３ａ，１３ｂ，１７−１〜１７−ｎ  可変容量バンク、Ｃ１〜ＣＭ  可変容量素子、Ａ  制御コード、Ｂ，Ｃ  遅延制御信号。
【図１】
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【図２】
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【図３】
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