(57)【要約】【課題】データ線の本数を削減することができ、表示素子群の相互において同種の表示素子に相対的な輝度差が生じ難い表示装置を提供する。【解決手段】第１表示素子、第２表示素子及び第３表示素子を含む表示素子群は、それぞれ、駆動回路及び電流駆動型の発光部を備えており、第１表示素子及び第２表示素子の書込みトランジスタの一方のソース／ドレイン領域は第１データ線に接続されており、第３表示素子の書込みトランジスタの一方のソース／ドレイン領域は第２データ線に接続されており、第１表示素子の書込みトランジスタのゲート電極は第１走査線に接続されており、第２表示素子の書込みトランジスタのゲート電極は第２走査線に接続されており、第３表示素子の書込みトランジスタのゲート電極は第１走査線及び第２走査線のいずれか一方に接続されている。【選択図】  図３
2011123184.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向にＮ個、第１の方向とは異なる第２の方向にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列され、それぞれが、第１表示素子、第２表示素子及び第３表示素子を含む表示素子群、
第１の方向に沿って配されたＮ個の表示素子群から成る列毎に設けられ、第１の方向に延びる第１走査線及び第２走査線、並びに、
第２の方向に沿って配されたＭ個の表示素子群から成る列毎に設けられ、第２の方向に延びる第１データ線及び第２データ線を備えており、
第１表示素子、第２表示素子及び第３表示素子は、それぞれ、駆動回路及び電流駆動型の発光部を備えており、
駆動回路は、ゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する書込みトランジスタ、並びに、書込みトランジスタの他方のソース／ドレイン領域に接続されたゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する駆動トランジスタを備えており、
発光部は駆動トランジスタの他方のソース／ドレイン領域に電気的に接続されており、
表示素子群にあっては、第１表示素子、第２表示素子及び第３表示素子は第１の方向に沿って配されており、第１表示素子及び第２表示素子の書込みトランジスタの一方のソース／ドレイン領域は第１データ線に接続されており、第３表示素子の書込みトランジスタの一方のソース／ドレイン領域は第２データ線に接続されており、第１表示素子の書込みトランジスタのゲート電極は第１走査線に接続されており、第２表示素子の書込みトランジスタのゲート電極は第２走査線に接続されており、第３表示素子の書込みトランジスタのゲート電極は第１走査線及び第２走査線のいずれか一方に接続されており、
第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であり、
第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であり、
第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定である表示装置。
【請求項２】
表示素子群にあっては、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向とは異なる請求項１に記載の表示装置。
【請求項３】
表示素子群にあっては、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、点対称に配されている請求項２に記載の表示装置。
【請求項４】
表示素子群にあっては、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、線対称に配されている請求項２に記載の表示装置。
【請求項５】
第３表示素子の書込みトランジスタのゲート電極は第２走査線に接続されており、
表示素子群にあっては、第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、並進対称に配されている請求項１乃至請求項４のいずれか１項に記載の表示装置。
【請求項６】
第３表示素子の書込みトランジスタのゲート電極は第２走査線に接続されており、
表示素子群にあっては、第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、線対称に配されている請求項１乃至請求項４のいずれか１項に記載の表示装置。
【請求項７】
第３表示素子の書込みトランジスタのゲート電極は第１走査線に接続されており、
表示素子群にあっては、第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、並進対称に配されている請求項１乃至請求項４のいずれか１項に記載の表示装置。
【請求項８】
第３表示素子の書込みトランジスタのゲート電極は第１走査線に接続されており、
表示素子群にあっては、第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、線対称に配されている請求項１乃至請求項４のいずれか１項に記載の表示装置。
【請求項９】
表示装置は、第１の方向に沿って配されたＮ個の表示素子群から成る列毎に設けられ、第１の方向に延びる給電線を更に備えており、
表示素子群にあっては、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの一方のソース／ドレイン領域は給電線に接続されている請求項１に記載の表示装置。
【請求項１０】
第１の方向にＮ個、第１の方向とは異なる第２の方向にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列され、それぞれが、第１表示素子、第２表示素子及び第３表示素子を含む表示素子群、
第１の方向に沿って配されたＮ個の表示素子群から成る列毎に設けられ、第１の方向に延びる第１走査線及び第２走査線、並びに、
第２の方向に沿って配されたＭ個の表示素子群から成る列毎に設けられ、第２の方向に延びる第１データ線及び第２データ線を備えており、
第１表示素子、第２表示素子及び第３表示素子は、それぞれ、駆動回路及び電流駆動型の発光部を備えており、
駆動回路は、ゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する書込みトランジスタ、並びに、書込みトランジスタの他方のソース／ドレイン領域に接続されたゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する駆動トランジスタを備えており、
発光部は駆動トランジスタの他方のソース／ドレイン領域に電気的に接続されており、
表示素子群にあっては、第１表示素子、第２表示素子及び第３表示素子は第１の方向に沿って配されており、第１表示素子及び第２表示素子の書込みトランジスタの一方のソース／ドレイン領域は第１データ線に接続されており、第３表示素子の書込みトランジスタの一方のソース／ドレイン領域は第２データ線に接続されており、第１表示素子の書込みトランジスタのゲート電極は第１走査線に接続されており、第２表示素子の書込みトランジスタのゲート電極は第２走査線に接続されており、第３表示素子の書込みトランジスタのゲート電極は第１走査線及び第２走査線のいずれか一方に接続されており、
第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であり、
第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であり、
第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定である表示装置の製造方法であって、
薄膜トランジスタから成る駆動トランジスタ及び書込みトランジスタを設けた後、レーザビームで走査することによって、駆動トランジスタのチャネル形成領域と一方のソース／ドレイン領域と他方のソース／ドレイン領域とを構成する半導体層と、書込みトランジスタのチャネル形成領域と一方のソース／ドレイン領域と他方のソース／ドレイン領域とを構成する半導体層のアニール処理を行う表示装置の製造方法。
【請求項１１】
第１の方向にＮ個、第１の方向とは異なる第２の方向にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列され、それぞれが、第１表示素子、第２表示素子及び第３表示素子を含む表示素子群、
第１の方向に沿って配されたＮ個の表示素子群から成る列毎に設けられ、第１の方向に延びる第１走査線及び第２走査線、並びに、
第２の方向に沿って配されたＭ個の表示素子群から成る列毎に設けられ、第２の方向に延びる第１データ線及び第２データ線を備えており、
第１表示素子、第２表示素子及び第３表示素子は、それぞれ、駆動回路及び電流駆動型の発光部を備えており、
駆動回路は、ゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する書込みトランジスタ、並びに、書込みトランジスタの他方のソース／ドレイン領域に接続されたゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する駆動トランジスタを備えており、
発光部は駆動トランジスタの他方のソース／ドレイン領域に電気的に接続されており、
表示素子群にあっては、第１表示素子、第２表示素子及び第３表示素子は第１の方向に沿って配されており、第１表示素子及び第２表示素子の書込みトランジスタの一方のソース／ドレイン領域は第１データ線に接続されており、第３表示素子の書込みトランジスタの一方のソース／ドレイン領域は第２データ線に接続されており、第１表示素子の書込みトランジスタのゲート電極は第１走査線に接続されており、第２表示素子の書込みトランジスタのゲート電極は第２走査線に接続されており、第３表示素子の書込みトランジスタのゲート電極は第１走査線及び第２走査線のいずれか一方に接続されており、
第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であり、
第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であり、
第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定である表示装置の駆動方法であって、
互いに期間が重複しない第１走査信号と第２走査信号を、それぞれ、第１走査線と第２走査線に印加し、以て、第１表示素子にあっては、第１走査信号に基づいて書込みトランジスタを導通状態として、第１データ線から第１映像信号を駆動トランジスタのゲート電極に印加し、第２表示素子にあっては、第２走査信号に基づいて書込みトランジスタを導通状態として、第１データ線から第２映像信号を駆動トランジスタのゲート電極に印加し、第３表示素子にあっては、駆動トランジスタのゲート電極が第１走査線に接続されている場合には第１走査信号に基づいて、駆動トランジスタのゲート電極が第２走査線に接続されている場合には第２走査信号に基づいて、書込みトランジスタを導通状態とし、第２データ線から第３映像信号を駆動トランジスタのゲート電極に印加する書込み処理を行う表示装置の駆動方法。
【請求項１２】
表示装置は、第１の方向に沿って配されたＮ個の表示素子群から成る列毎に設けられ、第１の方向に延びる給電線を更に備えており、
表示素子群にあっては、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの一方のソース／ドレイン領域は給電線に接続されており、
第１走査信号及び第２走査信号に先行して第３走査信号を第１走査線及び第２走査線に印加して第１表示素子、第２表示素子及び第３表示素子の書込みトランジスタを導通状態として、第１表示素子及び第２表示素子にあっては、第１データ線から基準電圧を駆動トランジスタのゲート電極に印加し、第３表示素子にあっては、第２データ線から基準電圧を駆動トランジスタのゲート電極に印加し、給電線から第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの一方のソース／ドレイン領域に所定の駆動電圧を印加し、以て、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの他方のソース／ドレイン領域の電位を基準電圧から駆動トランジスタの閾値電圧を減じた電位に向かって変化させる閾値電圧キャンセル処理を行う請求項１１に記載の表示装置の駆動方法。
【請求項１３】
第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの一方のソース／ドレイン領域に駆動電圧を印加している状態で書込み処理を行い、以て、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの他方のソース／ドレイン領域の電位を変化させる請求項１２に記載の表示装置の駆動方法。
【請求項１４】
駆動回路は、駆動トランジスタの他方のソース／ドレイン領域に接続された一方の電極と、駆動トランジスタのゲート電極に接続された他方の電極とを有する容量部を更に備えており、
第１表示素子にあっては、書込み処理によって容量部に第１映像信号に応じた電圧が保持され、第１映像信号の駆動トランジスタのゲート電極への印加が停止されることによって、容量部に保持された電圧の値に応じた電流が駆動トランジスタを介して発光部に流れて発光部が発光し、
第２表示素子にあっては、書込み処理によって容量部に第２映像信号に応じた電圧が保持され、第２映像信号の駆動トランジスタのゲート電極への印加が停止されることによって、容量部に保持された電圧の値に応じた電流が駆動トランジスタを介して発光部に流れて発光部が発光し、
第３表示素子にあっては、書込み処理によって容量部に第３映像信号に応じた電圧が保持され、第３映像信号の駆動トランジスタのゲート電極への印加が停止されることによって、容量部に保持された電圧の値に応じた電流が駆動トランジスタを介して発光部に流れて発光部が発光する請求項１３に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及び表示装置の製造方法、並びに、表示装置の駆動方法に関する。より詳しくは、駆動回路及び電流駆動型の発光部を有する表示素子を備えた表示装置、及び、係る表示装置の製造方法、並びに、係る表示装置の駆動方法に関する。
【背景技術】
【０００２】
電流駆動型の発光部を有する表示素子、及び、係る表示素子を備えた表示装置が周知である。例えば、有機材料のエレクトロルミネッセンス（Electroluminescence）を利用した有機エレクトロルミネッセンス発光部を備えた表示素子は、低電圧直流駆動による高輝度発光が可能な表示素子として注目されている。
【０００３】
液晶表示装置と同様に、電流駆動型の発光部を有する表示素子を備えた表示装置においても、駆動方式として、単純マトリクス方式、及び、アクティブマトリクス方式が周知である。アクティブマトリクス方式は、構造が複雑になるといった欠点はあるが、画像の輝度を高いものとすることができる等の利点を有する。アクティブマトリクス方式により駆動される、電流駆動型の発光部を有する表示素子にあっては、発光部に加えて、発光部を駆動するための駆動回路を備えている。
【０００４】
特開２００７−３１０３１１号公報（特許文献１）の図３Ｂには、発光素子(発光部）３Ｄと、サンプリング用トランジスタ（書込みトランジスタ）３Ａと、駆動用トランジスタ（駆動トランジスタ）３Ｂと、保持容量（容量部）３Ｃとから構成されている画素回路（表示素子）１０１が開示されており、また、図３Ａには、画素回路１０１を備えた表示装置が開示されている。表示装置は、画素回路１０１から成る行毎に配された走査線ＷＳＬと、画素回路１０１から成る列毎に配された信号線（データ線）ＤＴＬを備えている。走査線ＷＳＬには、主スキャナ（走査回路）１０４から制御信号（走査信号）が供給され、信号線ＤＴＬには、信号セレクタ（信号出力回路）１０３から映像信号や各種の基準電圧が供給される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１の図３Ａに示す表示装置にあっては、表示素子から成る列毎にデータ線が配され、表示素子から成る行毎に走査線が配されている。走査線には、書込みトランジスタの導通状態と非導通状態を制御するための走査信号が供給される。走査信号を供給する走査回路は、シフトレジスタ等の比較的単純な回路から構成することができる。これに対し、データ線には、表示素子の輝度の階調を制御するための映像信号や各種の基準電圧等が供給される。従って、データ線に信号を供給する信号出力回路は、Ｄ／Ａコンバータや増幅器等から構成されており、走査回路に比べて回路規模は大きくコストも高い。そして、表示装置のデータ線の本数が多くなる程、信号出力回路の回路規模は大きくなり、コストも高くなる。
【０００７】
表示素子から成る列の複数でデータ線を共通化すると、データ線の本数を削減することができるので、結果として、信号出力回路の回路規模を小さくすることができる。そこで、隣り合う２列の表示素子においてデータ線を共通化し、データ線の本数を半減した構成の表示装置を考えることができる。この構成の表示装置にあっては、表示素子から成る行における書込みトランジスタの導通状態と非導通状態を一律に制御することはできず、表示素子から成る行毎に２本の走査線が必要となる。走査線の本数は２倍となり、走査回路の規模が大きくなるといった点は不利であるが、総合的には、データ線の本数を削減することによって信号出力回路のコストダウン等を図ることができるメリットは大きい。
【０００８】
図１６に、隣り合う２列の表示素子においてデータ線を共通化した場合の模式的な回路図を示す。各表示素子は所謂副画素を構成し、３つの表示素子から成る表示素子群ＤＧによって１つの画素を構成する。１画素は、第１走査線ＳＣＬ１及び第２走査線ＳＣＬ２の延びる方向に並んだ、第１表示素子（赤色発光副画素）、第２表示素子（緑色発光副画素）、及び、第３表示素子（青色発光副画素）の３個の表示素子から構成されている。そして、２画素毎に３本のデータ線ＤＴＬA，ＤＴＬB，ＤＴＬCが配されている。
【０００９】
図１６に示す左側の表示素子群ＤＧ1にあっては、第１表示素子及び第２表示素子の書込みトランジスタＴＲWの一方のソース／ドレイン領域はデータ線ＤＴＬAに接続されており、第３表示素子及び隣り合う表示素子群ＤＧ2の第１表示素子の書込みトランジスタＴＲWの一方のソース／ドレイン領域はデータ線ＤＴＬBに接続されている。表示素子群ＤＧ2にあっては、第２表示素子及び第３表示素子の書込みトランジスタＴＲWの一方のソース／ドレイン領域はデータ線ＤＴＬCに接続されている。そして、２画素を構成する６個の表示素子の書込みトランジスタＴＲWのゲート電極は、第１走査線ＳＣＬ１と第２走査線ＳＣＬ２とに、交互に接続されている。隣り合う表示素子の２列でデータ線を共通化した構成にあっては、上述した接続のパターンが、２つの表示素子群毎にくり返される。尚、符号ＰＳ２は、全ての表示素子において共通の給電線である。
【００１０】
ここで、隣り合う２列の表示素子においてデータ線を共通化し、データ線の本数を半減した構成にあっては、駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向が、同種の表示素子において一定とならないことを説明する。図１７は、図１６に対応する図であって、表示素子を構成する書込みトランジスタＴＲW及び駆動トランジスタＴＲDを含む駆動回路のレイアウトの模式的な平面図である。尚、図１７においては、発光部ＥＬＰの図示は省略し、各種配線や電極等の構成を明確にするために、第１の金属層から構成されている部分に斜線を付し、第２の金属層から構成されている部分に荒い斜線を付した。また、トランジスタのチャネル形成領域とソース／ドレイン領域を構成する半導体層の部分を破線で示した。
【００１１】
ここでは、駆動トランジスタＴＲDの給電線ＰＳ１側を単にドレイン領域と呼び、他方を、単にソース領域と呼ぶ。図１７においては、ドレイン領域とソース領域を、それぞれ、符号Ｄと符号Ｓで表した。第１表示素子における駆動トランジスタＴＲDのドレイン領域からソース領域に向かう方向は、表示素子群ＤＧ1にあっては＋Ｘ方向、表示素子群ＤＧ2においては−Ｘ方向である。第２表示素子における駆動トランジスタＴＲDのドレイン領域からソース領域に向かう方向は、表示素子群ＤＧ1にあっては−Ｘ方向、表示素子群ＤＧ2においては＋Ｘ方向である。第３表示素子における駆動トランジスタＴＲDのドレイン領域からソース領域に向かう方向は、表示素子群ＤＧ1にあっては＋Ｘ方向、表示素子群ＤＧ2においては−Ｘ方向である。
【００１２】
表示素子を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向の相違によって、駆動回路の特性に差が生ずる場合がある。例えば、表示装置の製造工程におけるアニール処理において、駆動トランジスタＴＲDにおける昇温及び降温のパターンが、一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向の相違によって差を生ずる。発明者らは、図１７に示すような駆動回路のレイアウトにあっては、表示素子群の相互において同種の表示素子に相対的な輝度差が生じ、図１７に示すＹ方向に延びる明暗線が視認されるといった現象を確認している。
【００１３】
従って、本発明の目的は、データ線の本数を削減することができ、表示素子群の相互において同種の表示素子に相対的な輝度差が生じ難い表示装置、及び、係る表示装置の製造方法、並びに、係る表示装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記の目的を達成するための本発明の表示装置、及び、本発明の表示装置の製造方法により製造される表示装置、並びに、本発明の表示装置の駆動方法に用いられる表示装置は、
第１の方向にＮ個、第１の方向とは異なる第２の方向にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列され、それぞれが、第１表示素子、第２表示素子及び第３表示素子を含む表示素子群、
第１の方向に沿って配されたＮ個の表示素子群から成る列毎に設けられ、第１の方向に延びる第１走査線及び第２走査線、並びに、
第２の方向に沿って配されたＭ個の表示素子群から成る列毎に設けられ、第２の方向に延びる第１データ線及び第２データ線を備えており、
第１表示素子、第２表示素子及び第３表示素子は、それぞれ、駆動回路及び電流駆動型の発光部を備えており、
駆動回路は、ゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する書込みトランジスタ、並びに、書込みトランジスタの他方のソース／ドレイン領域に接続されたゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する駆動トランジスタを備えており、
発光部は駆動トランジスタの他方のソース／ドレイン領域に電気的に接続されており、
表示素子群にあっては、第１表示素子、第２表示素子及び第３表示素子は第１の方向に沿って配されており、第１表示素子及び第２表示素子の書込みトランジスタの一方のソース／ドレイン領域は第１データ線に接続されており、第３表示素子の書込みトランジスタの一方のソース／ドレイン領域は第２データ線に接続されており、第１表示素子の書込みトランジスタのゲート電極は第１走査線に接続されており、第２表示素子の書込みトランジスタのゲート電極は第２走査線に接続されており、第３表示素子の書込みトランジスタのゲート電極は第１走査線及び第２走査線のいずれか一方に接続されており、
第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であり、
第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であり、
第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定である表示装置である。
【００１５】
そして、本発明の表示装置の製造方法は、薄膜トランジスタから成る駆動トランジスタ及び書込みトランジスタを設けた後、レーザビームで走査することによって、駆動トランジスタのチャネル形成領域と一方のソース／ドレイン領域と他方のソース／ドレイン領域とを構成する半導体層と、書込みトランジスタのチャネル形成領域と一方のソース／ドレイン領域と他方のソース／ドレイン領域とを構成する半導体層のアニール処理を行う表示装置の製造方法である。
【００１６】
そして、上記の目的を達成するための本発明の表示装置の駆動方法は、
互いに期間が重複しない第１走査信号と第２走査信号を、それぞれ、第１走査線と第２走査線に印加し、以て、第１表示素子にあっては、第１走査信号に基づいて書込みトランジスタを導通状態として、第１データ線から第１映像信号を駆動トランジスタのゲート電極に印加し、第２表示素子にあっては、第２走査信号に基づいて書込みトランジスタを導通状態として、第１データ線から第２映像信号を駆動トランジスタのゲート電極に印加し、第３表示素子にあっては、駆動トランジスタのゲート電極が第１走査線に接続されている場合には第１走査信号に基づいて、駆動トランジスタのゲート電極が第２走査線に接続されている場合には第２走査信号に基づいて、書込みトランジスタを導通状態とし、第２データ線から第３映像信号を駆動トランジスタのゲート電極に印加する書込み処理を行う表示装置の駆動方法である。
【発明の効果】
【００１７】
本発明の表示装置にあっては、表示素子群は第１表示素子、第２表示素子及び第３表示素子を含み、第２の方向に沿って配されたＭ個の表示素子群毎に２本のデータ線が配される。従って、表示素子から成る列毎にデータ線が配される従来の構成に対してデータ線の本数を３分の１削減することができる。また、同種の表示素子における駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定である。従って、駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向の相違によって、表示素子群の相互において同種の表示素子に相対的な輝度差が生ずるといったことがない。本発明の表示装置の製造方法によれば、同種の表示素子における駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群の相互において一定であるので、同種の表示素子においては同じ条件でアニール処理が施される。また、本発明の表示装置の駆動方法によれば、データ線を共通化しても支障なく書込み処理を行うことができる。
【図面の簡単な説明】
【００１８】
【図１】図１は、実施例１の表示装置の概念図である。
【図２】図２は、表示素子群の等価回路図である。
【図３】図３は、図２に対応する図であって、表示素子を構成する書込みトランジスタ及び駆動トランジスタを含む駆動回路のレイアウトの模式的な平面図である。
【図４】図４は、表示装置を図３においてＡ−Ａで示す線で切断したときの模式的な一部断面図である。
【図５】図５は、表示素子群に対応する領域における各種構成要素の配置を説明するための模式的な平面図である。
【図６】図６は、図５に引き続き、表示素子群に対応する領域における各種構成要素の配置を説明するための模式的な平面図である。
【図７】図７は、図６に引き続き、表示素子群に対応する領域における各種構成要素の配置を説明するための模式的な平面図である。
【図８】図８の（Ａ）乃至（Ｄ）は、表示素子群を構成する第１表示素子、第２表示素子及び第３表示素子の配置についての変形例を説明するための、模式的な平面図である。
【図９】図９の（Ａ）乃至（Ｄ）は、図８の（Ｄ）に引き続き、表示素子群を構成する第１表示素子、第２表示素子及び第３表示素子の配置についての変形例を説明するための、模式的な平面図である。
【図１０】図１０は、第ｍ行、第ｎ列目の表示画素群を構成する第１表示素子、第２表示素子及び第３表示素子の模式的な回路図である。
【図１１】図１１は、実施例１の表示装置の駆動方法における各種タイミングの模式図である。
【図１２】図１２は、第ｍ行、第ｎ列目の表示画素群における第３表示素子の動作を説明するためのタイミングチャートの模式図である。
【図１３】図１３の（Ａ）乃至（Ｆ）は、第３表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図１４】図１４の（Ａ）乃至（Ｆ）は、図１３の（Ｆ）に引き続き、第３表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図１５】図１５は、駆動回路を含む表示素子の等価回路図である。
【図１６】図１６は、隣り合う２列の表示素子においてデータ線を共通化した場合の模式的な回路図である。
【図１７】図１７は、図１６に対応する図であって、表示素子を構成する書込みトランジスタ及び駆動トランジスタを含む駆動回路のレイアウトの模式的な平面図である。
【発明を実施するための形態】
【００１９】
以下、図面を参照して、実施例に基づき本発明を説明するが、本発明は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本発明の表示装置、及び、本発明の表示装置の製造方法、並びに、本発明の表示装置の駆動方法、全般に関する説明
２．実施例１
【００２０】
［本発明の表示装置、及び、本発明の表示装置の製造方法、並びに、本発明の表示装置の駆動方法、全般に関する説明］
本発明の表示装置、及び、本発明の表示装置の製造方法により製造される表示装置、並びに、本発明の表示装置の駆動方法に用いられる表示装置（以下、これらを総称して、単に、本発明の表示装置等と呼ぶ場合がある）にあっては、例えば、表示素子群を構成する第１表示素子、第２表示素子及び第３表示素子が、それぞれ、赤色発光副画素、緑色発光副画素及び青色発光副画素に対応するカラー表示の構成とすることができる。尚、各表示素子と発光色との対応関係はこれに限定されるものではなく、表示装置の設計に応じて適宜設定することができる。第１表示素子及び第２表示素子の発光色の組み合わせについても、上記の例に限定されるものではない。
【００２１】
本発明の表示装置、及び、本発明の表示装置の製造方法、並びに、本発明の表示装置の駆動方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）において、「第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向」とは、ベクトルとしての方向である。同様に、「第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向」及び「第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向」も、ベクトルとしての方向である。
【００２２】
本発明の表示装置等においては、第１表示素子及び第２表示素子の書込みトランジスタの一方のソース／ドレイン領域は第１データ線に接続され、第３表示素子の書込みトランジスタの一方のソース／ドレイン領域は第２データ線に接続される。表示素子群にあっては、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向とは異なる構成とすることができる。
【００２３】
上述した好ましい構成の本発明の表示装置等において、表示素子群にあっては、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、点対称に配されている構成とすることができる。尚、この構成の表示装置を第１の態様の表示装置と呼ぶ場合がある。この場合において、表示素子群にあっては、第１表示素子の駆動回路と第２表示素子の駆動回路とは点対称に配されている構成とすることができる。
【００２４】
あるいは又、上述した好ましい構成の本発明の表示装置等において、表示素子群にあっては、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とが、線対称に配されている構成とすることができる。尚、この構成の表示装置を第２の態様の表示装置と呼ぶ場合がある。この場合において、表示素子群にあっては、第１表示素子の駆動回路と第２表示素子の駆動回路とが線対称に配されている構成とすることができる。
【００２５】
上述した各種の好ましい構成を含む本発明の表示装置等にあっては、第３表示素子の書込みトランジスタのゲート電極が第２走査線に接続されている構成とすることができるし、あるいは又、第３表示素子の書込みトランジスタのゲート電極が第１走査線に接続されている構成とすることができる。
【００２６】
第１の態様の表示装置において、第３表示素子の書込みトランジスタのゲート電極が第２走査線に接続されている構成を、第１Ａの態様の表示装置と呼び、第３表示素子の書込みトランジスタのゲート電極が第１走査線に接続されている構成を、第１Ｂの態様の表示装置と呼ぶ場合がある。また、第２の態様の表示装置において、第３表示素子の書込みトランジスタのゲート電極が第２走査線に接続されている構成を、第２Ａの態様の表示装置と呼び、第３表示素子の書込みトランジスタのゲート電極が第１走査線に接続されている構成を、第２Ｂの態様の表示装置と呼ぶ場合がある。
【００２７】
第３表示素子の書込みトランジスタのゲート電極が第２走査線に接続されている構成において、表示素子群にあっては、第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とが、並進対称に配されている配されている構成とすることができる。この場合において、表示素子群にあっては、第３表示素子の駆動回路と第２表示素子の駆動回路とが並進対称に配されている構成とすることができる。
【００２８】
あるいは又、第３表示素子の書込みトランジスタのゲート電極が第２走査線に接続されている構成において、表示素子群にあっては、第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とが、線対称に配されている構成とすることができる。この場合において、表示素子群にあっては、第３表示素子の駆動回路と第２表示素子の駆動回路とが線対称に配されている構成とすることができる。
【００２９】
第３表示素子の書込みトランジスタのゲート電極が第１走査線に接続されている構成において、表示素子群にあっては、第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とが、並進対称に配されている構成とすることができる。この場合において、表示素子群にあっては、第３表示素子の駆動回路と第１表示素子の駆動回路とが並進対称に配されている構成とすることができる。
【００３０】
あるいは又、第３表示素子の書込みトランジスタのゲート電極が第１走査線に接続されている構成において、表示素子群にあっては、第３表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第１表示素子を構成する駆動トランジスタの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とが、線対称に配されている構成とすることができる。この場合において、表示素子群にあっては、第３表示素子の駆動回路と第１表示素子の駆動回路とが線対称に配されている構成とすることができる。
【００３１】
以上に説明した各種の好ましい構成を含む本発明の表示装置等において、表示装置は、第１の方向に沿って配されたＮ個の表示素子群から成る列毎に設けられ、第１の方向に延びる給電線を更に備えており、表示素子群にあっては、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの一方のソース／ドレイン領域が給電線に接続されている構成とすることができる。
【００３２】
以上に説明した各種の好ましい構成を含む本発明の表示装置の製造方法にあっては、例えばスポット状あるいは矩形状のレーザビームを、一方向に走査しながら照射することによってアニール処理を行うことができる。レーザ光源として、ガスレーザ、固体レーザ、半導体レーザ等、周知のレーザ光源を用いることができる。レーザ光源はパルス発振であってもよいし連続発振であってもよい。レーザ光の波長は表示装置の設計等に応じて適宜選択すればよい。レーザビームの走査の方向は特に限定するものではない。例えば、第１の方向であってもよいし、第２の方向であってもよい。更には、第１の方向及び第２の方向とは異なる他の方向に走査する構成であってもよい。
【００３３】
以上に説明した各種の好ましい構成を含む本発明の表示装置等にあっては、駆動回路を構成する駆動トランジスタ及び書込みトランジスタは薄膜トランジスタ（ＴＦＴ）から成る構成とすることができる。例えば、駆動トランジスタと書込みトランジスタとがｎチャネル型の薄膜トランジスタから成る構成とすることができる。尚、駆動トランジスタと書込みトランジスタとは同じ導電型であってもよいし、異なる導電型であってもよい。例えば、駆動トランジスタがｎチャネル型の薄膜トランジスタから成り、書込みトランジスタがｐチャネル型の薄膜トランジスタから成るといった構成であってもよい。薄膜トランジスタは、ボトムゲート型（逆スタガ型）であってもよいし、トップゲート型（正スタガ型）であってもよい。駆動トランジスタや書込みトランジスタは、エンハンスメント型であってもよいし、デプレッション型であってもよい。薄膜トランジスタの構成は特に限定するものではない。
【００３４】
薄膜トランジスタのソース／ドレイン領域及びチャネル形成領域を構成する半導体層（半導体薄膜）は、アモルファスシリコンやポリシリコン等の周知の半導体材料から構成することができる。半導体層は、真空蒸着法やスパッタリング法に例示される物理的気相成長法（ＰＶＤ法）や、各種の化学的気相成長法（ＣＶＤ法）といった周知の方法によって成膜することができる。アモルファスシリコンやポリシリコンから成る半導体層は、例えば、プラズマＣＶＤ法（ＰＥＣＶＤ法）等によって、支持体上等に成膜することができる。
【００３５】
ｎチャネル型の薄膜トランジスタにあっては、ＬＤＤ構造（Lightly Doped Drain構造）が形成されていてもよい。また、ＬＤＤ構造は非対称に形成されていてもよい。例えば、駆動トランジスタに大きな電流が流れるのは表示素子の発光時である。従って、駆動トランジスタがｎチャネル型の薄膜トランジスタから成る構成にあっては、発光部の発光時においてドレイン領域側となる一方のソース／ドレイン領域側にのみＬＤＤ構造を形成した構成とすることもできる。
【００３６】
本発明の表示装置の駆動方法にあっては、互いに期間が重複しない第１走査信号と第２走査信号を、それぞれ、第１走査線と第２走査線に印加する。第１走査信号と第２走査信号を印加する順番は特に限定するものではない。第１走査信号を印加した後に第２走査信号を印加する構成であってもよいし、第２走査信号を印加した後に第１走査信号を印加する構成であってもよい。
【００３７】
上述した各種の好ましい構成を含む本発明の表示装置の駆動方法にあっては、表示装置は、第１の方向に沿って配されたＮ個の表示素子群から成る列毎に設けられ、第１の方向に延びる給電線を更に備えており、
表示素子群にあっては、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの一方のソース／ドレイン領域は給電線に接続されており、
第１走査信号及び第２走査信号に先行して第３走査信号を第１走査線及び第２走査線に印加して第１表示素子、第２表示素子及び第３表示素子の書込みトランジスタを導通状態として、第１表示素子及び第２表示素子にあっては、第１データ線から基準電圧を駆動トランジスタのゲート電極に印加し、第３表示素子にあっては、第２データ線から基準電圧を駆動トランジスタのゲート電極に印加し、給電線から第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの一方のソース／ドレイン領域に所定の駆動電圧を印加し、以て、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの他方のソース／ドレイン領域の電位を基準電圧から駆動トランジスタの閾値電圧を減じた電位に向かって変化させる閾値電圧キャンセル処理を行う構成とすることができる。
【００３８】
この場合において、本発明の表示装置の駆動方法にあっては、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの一方のソース／ドレイン領域に駆動電圧を印加している状態で書込み処理を行い、以て、第１表示素子、第２表示素子及び第３表示素子の駆動トランジスタの他方のソース／ドレイン領域の電位を変化させる構成とすることができる。
【００３９】
以上に説明した各種の好ましい構成を含む本発明の表示装置等にあっては、駆動回路は、駆動トランジスタの他方のソース／ドレイン領域に接続された一方の電極と、駆動トランジスタのゲート電極に接続された他方の電極とを有する容量部を更に備えている構成とすることができる。そして、上述した各種の好ましい構成を含む本発明の表示装置の駆動方法にあっては、
第１表示素子にあっては、書込み処理によって容量部に第１映像信号に応じた電圧が保持され、第１映像信号の駆動トランジスタのゲート電極への印加が停止されることによって、容量部に保持された電圧の値に応じた電流が駆動トランジスタを介して発光部に流れて発光部が発光し、
第２表示素子にあっては、書込み処理によって容量部に第２映像信号に応じた電圧が保持され、第２映像信号の駆動トランジスタのゲート電極への印加が停止されることによって、容量部に保持された電圧の値に応じた電流が駆動トランジスタを介して発光部に流れて発光部が発光し、
第３表示素子にあっては、書込み処理によって容量部に第３映像信号に応じた電圧が保持され、第３映像信号の駆動トランジスタのゲート電極への印加が停止されることによって、容量部に保持された電圧の値に応じた電流が駆動トランジスタを介して発光部に流れて発光部が発光する構成とすることができる。
【００４０】
本発明において、「点対称」とは厳密に点対称である場合の他、実質的に点対称である場合を含み、「線対称」とは厳密に線対称である場合の他、実質的に線対称である場合を含む。また、「並進対称」とは厳密に並進対称である場合の他、実質的に並進対称である場合を含む。例えば、発光部の発光能率の相違等により、設計上、第１表示素子、第２表示素子及び第３表示素子における駆動トランジスタ等のサイズを異にするといったことが考えられるが、このような相違は許容される。また、表示素子や表示装置の設計上あるいは製造上生ずる種々のばらつきの存在も許容される。
【００４１】
本明細書における各種の式に示す条件は、式が数学的に厳密に成立する場合の他、式が実質的に成立する場合にも満たされる。式の成立に関し、表示素子や表示装置の設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００４２】
本発明の表示装置の駆動方法にあっては、閾値電圧キャンセル処理によって、駆動トランジスタの他方のソース／ドレイン領域の電位が基準電圧から駆動トランジスタの閾値電圧を減じた電位に達すると、駆動トランジスタは非導通状態となる。一方、駆動トランジスタの他方のソース／ドレイン領域の電位が基準電圧から駆動トランジスタの閾値電圧を減じた電位に達しない場合には、駆動トランジスタは非導通状態とはならない。本発明にあっては、閾値電圧キャンセル処理の結果として、必ずしも駆動トランジスタが非導通状態となることを要しない。
【００４３】
上述したように、表示装置はカラー表示の構成とすることができる。尚、表示素子群が更に１種類もしくは複数種類の表示素子を備える構成とすることもできる。例えば、輝度向上のために白色光を発光する表示素子を加えた１組、色再現範囲を拡大するために補色を発光する表示素子を加えた１組、色再現範囲を拡大するためにイエローを発光する表示素子を加えた１組、色再現範囲を拡大するためにイエロー及びシアンを発光する表示素子を加えた１組から構成することもできる。
【００４４】
表示装置の画素（ピクセル）の値として、ＶＧＡ（６４０，４８０）、Ｓ−ＶＧＡ（８００，６００）、ＸＧＡ（１０２４，７６８）、ＡＰＲＣ（１１５２，９００）、Ｓ−ＸＧＡ（１２８０，１０２４）、Ｕ−ＸＧＡ（１６００，１２００）、ＨＤ−ＴＶ（１９２０，１０８０）、Ｑ−ＸＧＡ（２０４８，１５３６）の他、（１９２０，１０３５）、（７２０，４８０）、（１２８０，９６０）等、画像表示用解像度の幾つかを例示することができるが、これらの値に限定するものではない。
【００４５】
電流駆動型の発光部として、有機エレクトロルミネッセンス発光部、無機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザ発光部等を挙げることができる。カラー表示の平面表示装置を構成する観点からは、中でも、発光部は有機エレクトロルミネッセンス発光部から成る構成が好ましい。有機エレクトロルミネッセンス発光部は、所謂上面発光型であってもよいし、下面発光型であってもよい。
【００４６】
発光部の構成や構造は、周知の構成や構造とすることができる。例えば、発光部を有機エレクトロルミネッセンス発光部から構成する場合には、アノード電極、正孔輸送層、発光層、電子輸送層、カソード電極等から構成することができる。これらは、周知の材料を用いて周知の方法により設けることができる。
【００４７】
駆動回路を構成する容量部は、一方の電極、他方の電極、及び、これらの電極に挟まれた誘電体層から構成することができる。駆動回路を構成する上述したトランジスタ及び容量部は、或る平面内に形成され（例えば、支持体上に形成され）、発光部は、例えば、層間絶縁層を介して、駆動回路を構成するトランジスタ及び容量部の上方に形成されている。また、駆動トランジスタの他方のソース／ドレイン領域は、発光部の一端（発光部に備えられたアノード電極等）に、例えば、コンタクトホールを介して接続されている。
【００４８】
ゲート電極、容量部を構成する電極、表示装置を構成する第１走査線、第２走査線、第１データ線、第２データ線、及び、給電線等の各種の電極や配線は、周知の導電材料を用いて、ＰＶＤ法やＣＶＤ法といった周知の方法によって形成することができる。例えば、金属層（金属薄膜）を成膜した後、フォトリソグラフィ技術及びエッチング技術等に基づいて、これらを設けることができる。また、表示装置にあっては、後述する電源部、走査回路、及び、信号出力回路等の各種の回路は、周知の回路素子等を用いて構成することができる。
【００４９】
支持体や後述する基板の構成材料として、高歪点ガラス、ソーダガラス（Ｎａ2Ｏ・ＣａＯ・ＳｉＯ2）、硼珪酸ガラス（Ｎａ2Ｏ・Ｂ2Ｏ3・ＳｉＯ2）、フォルステライト（２ＭｇＯ・ＳｉＯ2）、鉛ガラス（Ｎａ2Ｏ・ＰｂＯ・ＳｉＯ2）等のガラス材料の他、可撓性を有する高分子材料、例えば、ポリエーテルスルホン（ＰＥＳ）やポリイミド、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）に例示される高分子材料を例示することができる。尚、支持体や基板の表面に各種のコーティングが施されていてもよい。支持体と基板の構成材料は、同じであってもよいし異なっていてもよい。可撓性を有するプラスチック材料から成る支持体及び基板を用いれば、可撓性を有する表示装置を構成することができる。
【００５０】
１つのトランジスタの有する２つのソース／ドレイン領域において、「一方のソース／ドレイン領域」という用語を、電源側に接続されたソース／ドレイン領域といった意味において使用する場合がある。また、トランジスタが導通状態にあるとは、ソース／ドレイン領域間のチャネル形成領域にチャネルが形成されている状態を意味する。係るトランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に電流が流れているか否かは問わない。一方、トランジスタが非導通状態にあるとは、ソース／ドレイン領域間にチャネルが形成されていない状態を意味する。また、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等から構成することができる。
【００５１】
以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。縦軸においても同様である。また、タイミングチャートにおける波形の形状も模式的なものである。
【実施例１】
【００５２】
実施例１は、本発明の表示装置、及び、本発明の表示装置の製造方法、並びに、本発明の表示装置の駆動方法に関する。
【００５３】
実施例１の表示装置の概念図を図１に示し、表示素子群の等価回路図を図２に示す。実施例１の表示装置は、第１の方向（図においてＸ方向）にＮ個、第１の方向とは異なる第２の方向（図においてＹ方向）にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列され、それぞれが、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3を含む表示素子群ＤＧを備えている。また、第１の方向に沿って配されたＮ個の表示素子群ＤＧから成る列毎に設けられ、第１の方向に延びる第１走査線ＳＣＬ１及び第２走査線ＳＣＬ２、並びに、第２の方向に沿って配されたＭ個の表示素子群ＤＧから成る列毎に設けられ、第２の方向に延びる第１データ線ＤＴＬ１及び第２データ線ＤＴＬ２を備えている。第１走査線ＳＣＬ１及び第２走査線ＳＣＬ２は走査回路１０１に接続され、第１データ線ＤＴＬ１及び第２データ線ＤＴＬ２は信号出力回路１０２に接続されている。表示装置は、電源部１００に接続され、第１の方向に沿って配されたＮ個の表示素子群ＤＧから成る列毎に設けられ、第１の方向に延びる給電線ＰＳ１を更に備えている。
【００５４】
尚、図１においては、２×３の表示素子群ＤＧを図示しているが、これは、あくまでも例示に過ぎない。第ｍ行（但し、ｍ＝１，２・・・，Ｍ）、第ｎ列目（但し、ｎ＝１，２・・・，Ｎ）に位置する表示素子群ＤＧを、以下、第（ｎ，ｍ）番目の表示素子群ＤＧあるいは表示素子群ＤＧ(n,m)と表す。図２には、第（ｎ，ｍ）番目及び第（ｎ＋１，ｍ）番目の表示素子群ＤＧの等価回路図を表した。
【００５５】
図２に示すように、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3は、それぞれ、駆動回路１１及び電流駆動型の発光部ＥＬＰを備えている。駆動回路１１は、ゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する書込みトランジスタＴＲW、並びに、書込みトランジスタＴＲWの他方のソース／ドレイン領域に接続されたゲート電極、チャネル形成領域、一方のソース／ドレイン領域及び他方のソース／ドレイン領域を有する駆動トランジスタＴＲDを備えている。尚、更に別のトランジスタを備えている構成であってもよい。
【００５６】
発光部ＥＬＰは駆動トランジスタＴＲDの他方のソース／ドレイン領域に電気的に接続されている。より具体的には、駆動トランジスタＴＲDの他方のソース／ドレイン領域と発光部ＥＬＰの一端（具体的には、アノード電極）とが接続されている。尚、例えば別のトランジスタ等を介して、駆動トランジスタＴＲDの他方のソース／ドレイン領域と発光部ＥＬＰとが接続されている構成であってもよい。
【００５７】
駆動回路１１は、駆動トランジスタＴＲDの他方のソース／ドレイン領域に接続された一方の電極と、駆動トランジスタＴＲDのゲート電極に接続された他方の電極とを有する容量部Ｃ1を更に備えている。後ほど図４を参照して説明するが、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3は、駆動回路１１と、駆動回路１１に接続された発光部ＥＬＰとが積層された構造を有する。発光部ＥＬＰは有機エレクトロルミネッセンス発光部から成る。発光部ＥＬＰの容量を符号ＣELで表す。
【００５８】
表示素子群ＤＧにあっては、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3は第１の方向（Ｘ方向）に配されている。各表示素子１０は所謂副画素を構成し、３つの表示素子１０から成る表示素子群ＤＧによって１つの画素を構成する。第１表示素子１０1は赤色発光副画素、第２表示素子１０2は緑色発光副画素、第３表示素子１０3は青色発光副画素を構成する。実施例１の表示装置は、複数の表示素子群ＤＧ（例えば、Ｎ×Ｍ＝６４０×４８０）を備えている、カラー表示の表示装置である。
【００５９】
第（ｎ，ｍ）番目の表示素子群ＤＧにあっては、第１表示素子１０1及び第２表示素子１０2の書込みトランジスタＴＲWの一方のソース／ドレイン領域は、第ｎ番目の第１データ線ＤＴＬ１nに接続されており、第３表示素子１０3の書込みトランジスタＴＲWの一方のソース／ドレイン領域は、第ｎ番目の第２データ線ＤＴＬ２nに接続されている。第１表示素子１０1の書込みトランジスタＴＲWのゲート電極は、第ｍ番目の第１走査線ＳＣＬ１mに接続されており、第２表示素子１０2の書込みトランジスタＴＲWのゲート電極は、第ｍ番目の第２走査線ＳＣＬ２mに接続されている。第３表示素子１０3の書込みトランジスタＴＲWのゲート電極は、第ｍ番目の第１走査線ＳＣＬ１m及び第２走査線ＳＣＬ２mのいずれか一方（実施例１にあっては、第２走査線ＳＣＬ２m）に接続されている。第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の駆動トランジスタＴＲDの一方のソース／ドレイン領域は、第ｍ番目の給電線ＰＳ１mに接続されている。
【００６０】
発光部ＥＬＰの他端（具体的には、カソード電極）は、第２の給電線ＰＳ２に接続されている。第２の給電線ＰＳ２は、全ての表示素子１０において共通である。尚、図１においては、給電線ＰＳ２の図示を省略した。
【００６１】
発光部ＥＬＰのカソード電極には、第２の給電線ＰＳ２から、後述する所定の電圧ＶCatが印加される。また、発光部ＥＬＰの発光に必要とされる閾値電圧を後述するＶth-ELとする。即ち、発光部ＥＬＰのアノード電極とカソード電極との間にＶth-EL以上の電圧が印加されると、発光部ＥＬＰは発光する。
【００６２】
発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、及び、カソード電極等から成る周知の構成や構造を有する。電源部１００、走査回路１０１、信号出力回路１０２、第１走査線ＳＣＬ１、第２走査線ＳＣＬ２、第１データ線ＤＴＬ１、第２データ線ＤＴＬ２、給電線ＰＳ１、及び、第２の給電線ＰＳ２の構成や構造は、周知の構成や構造とすることができる。
【００６３】
ここで、駆動トランジスタＴＲDは、表示素子１０の発光状態においては、飽和領域で動作するように電圧設定されており、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。表示素子１０の発光状態においては、駆動トランジスタＴＲDの一方のソース／ドレイン領域はドレイン領域として働き、他方のソース／ドレイン領域はソース領域として働く。以下の説明において、駆動トランジスタＴＲDの一方のソース／ドレイン領域を単にドレイン領域と呼び、他方のソース／ドレイン領域を単にソース領域と呼ぶ場合がある。尚、
μ  ：実効的な移動度
Ｌ  ：チャネル長
Ｗ  ：チャネル幅
Ｖgs：ゲート電極とソース領域との間の電位差
Ｖth：閾値電圧
Ｃox：（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ）
ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃox
とする。
【００６４】
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2    （１）
【００６５】
このドレイン電流Ｉdsが発光部ＥＬＰを流れることで、表示素子１０の発光部ＥＬＰが発光する。更には、このドレイン電流Ｉdsの値の大小によって、表示素子１０の発光部ＥＬＰにおける発光状態（輝度）が制御される。
【００６６】
書込みトランジスタＴＲWの一方のソース／ドレイン領域には、第１データ線ＤＴＬ１や第２データ線ＤＴＬ２から、信号出力回路１０２の動作に基づいて所定の電圧が印加される。具体的には、信号出力回路１０２から、発光部ＥＬＰにおける輝度を制御するための映像信号（駆動信号、輝度信号）ＶSigや、後述する基準電圧ＶOfsが供給される。書込みトランジスタＴＲWの導通状態／非導通状態は、書込みトランジスタＴＲWのゲート電極に接続された第１走査線ＳＣＬ１や第２走査線ＳＣＬ２からの走査信号、具体的には、走査回路１０１からの走査信号によって制御される。
【００６７】
図３は、図２に対応する図であって、後述する支持体２０上に設けられた表示素子１０を構成する書込みトランジスタＴＲW及び駆動トランジスタＴＲDを含む駆動回路１１のレイアウトの模式的な平面図である。図４は、表示装置を図３においてＡ−Ａで示す線で切断したときの模式的な一部断面図である。尚、図３にあっては、図４に示すゲート絶縁層３２、配線３９（第２の給電線ＰＳ２に対応する）、層間絶縁層４０、コンタクトホール５５、更には、層間絶縁層４０上の各種構成要素の図示を省略した。
【００６８】
図３に示すように、各表示素子群ＤＧにあっては、−Ｘ方向側に第１表示素子１０1、中央に第２表示素子１０2、＋Ｘ方向側に第３表示素子１０3が配されている。そして、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3に対して、第１走査線ＳＣＬ１は＋Ｙ方向側に配され、第２走査線ＳＣＬ２は−Ｙ方向側に配されている。換言すれば、第１走査線ＳＣＬ１及び第２走査線ＳＣＬ２の間に表示素子群ＤＧが配置されている。第１データ線ＤＴＬ１は第１表示素子１０1と第２表示素子１０2との間に配されており、第２データ線ＤＴＬ２は第２表示素子１０2と第３表示素子１０3との間に配されている。表示素子群ＤＧにおける第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の配置と、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3に対する第１走査線ＳＣＬ１及び第２走査線ＳＣＬ２、並びに、第１データ線ＤＴＬ１及び第２データ線ＤＴＬ２の配置は、表示素子群ＤＧの相互において一定である。
【００６９】
図４に示すように、駆動回路１１を構成するトランジスタＴＲD，ＴＲW及び容量部Ｃ1は支持体２０上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路１１を構成するトランジスタＴＲD，ＴＲW及び容量部Ｃ1の上方に形成されている。また、駆動トランジスタＴＲDの他方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。
【００７０】
より具体的には、駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３に設けられたソース／ドレイン領域３５，３５、及び、ソース／ドレイン領域３５，３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。一方、容量部Ｃ1は、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、容量部Ｃ1を構成する他方の電極３６は、支持体２０上に形成されている。尚、図４には図示されていない書込みトランジスタＴＲWも、上記で説明したと同様に、半導体層、ゲート絶縁層、ゲート電極等から構成されている。
【００７１】
ゲート電極３１、他方の電極３６は、図３に示す第１の金属層から構成されている。図４には示されていないが、第１データ線ＤＴＬ１の一部及び第２データ線ＤＴＬ２の一部も、図３に示す第１の金属層から構成されている。一方の電極３７、後述する配線３８（給電線ＰＳ１に対応する）は、図３に示す第２の金属層から構成されている。図４には示されていないが、第１データ線ＤＴＬ１の一部及び第２データ線ＤＴＬ２の一部は、図３に示す第２の金属層から構成されている。
【００７２】
駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８に接続され、他方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び容量部Ｃ1等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。尚、図面においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２１が配置されており、発光層にて発光した光は、基板２１を通過して、外部に出射される。尚、一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。また、カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６，５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９（第２の給電線ＰＳ２に対応する）に接続されている。
【００７３】
表示素子群ＤＧにあっては、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向と、第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向とは異なる。図３に示すように、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、＋Ｘ方向である。第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、−Ｘ方向である。
【００７４】
表示素子群ＤＧにあっては、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、点対称に配されている。より具体的には、表示素子群ＤＧにあっては、第１表示素子１０1の駆動回路１１と第２表示素子１０2の駆動回路１１とは点対称に配されている。
【００７５】
また、上述したように、第３表示素子１０3の書込みトランジスタＴＲWのゲート電極は第２走査線ＳＣＬ２に接続されている。図３に示す実施例１の表示装置は、第１の態様の表示装置、より具体的には、第１Ａの態様の表示装置である。表示素子群ＤＧにあっては、第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、並進対称に配されている。より具体的には、表示素子群ＤＧにあっては、第３表示素子１０3の駆動回路１１と第２表示素子１０2の駆動回路１１とは並進対称に配されている。
【００７６】
第１表示素子１０1と第２表示素子１０2とで駆動トランジスタＴＲDの方向は相違するが、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群ＤＧの相互において＋Ｘ方向で一定である。第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群ＤＧの相互において−Ｘ方向で一定である。第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群ＤＧの相互において−Ｘ方向で一定である。実施例１においては、同種の表示素子１０における駆動回路１１の構成要素の配置は、表示素子群ＤＧの相互において一定である。
【００７７】
従って、図１７に示す構成とは異なり、表示素子１０を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向の相違によって、同種の表示素子１０における駆動回路１１の特性に差が生ずるといった現象は、基本的には起こらない。
【００７８】
実施例１の表示装置の製造方法を、図４、図５、図６及び図７を参照して説明する。支持体２０上の全面に、例えばモリブデン（Ｍｏ）から成る第１の金属層をスパッタリング法を用いて形成した後、フォトリソグラフィ技術及びエッチング技術に基づき、ゲート電極３１，３１Ａ、他方の電極３６、第１データ線ＤＴＬ１の一部及び第２データ線ＤＴＬ２の一部を形成する（図５参照）。ここで、図５において、支持体２０上に残された第１の金属層の部分を明確にするために、第１の金属層の部分に斜線を付した。尚、書込みトランジスタＴＲWのゲート電極を符号３１Ａで表した。
【００７９】
次いで、全面に、例えば酸化シリコンから成るゲート絶縁層３２をＰＥＣＶＤ法を用いて形成する。その後、ゲート絶縁層３２上に例えばアモルファスシリコンから成る半導体層をＰＥＣＶＤ法を用いて形成した後、周知のアニール処理によって半導体層全面をポリシリコン化する。次いで、書込みトランジスタや駆動トランジスタに対応する半導体層の部分に周知の方法により不純物を注入した後、フォトリソグラフィ技術及びエッチング技術に基づき不要な部分の半導体層を除去し、半導体層３３,３３Ａを得ることができる（図６参照）。書込みトランジスタＴＲWを構成する半導体層を、図６においては符号３３Ａで表した。尚、図６及び図７においては、半導体層３３,３３Ａと、パターニングされた第１の金属層との位置関係を明確にするために、ゲート絶縁層３２の図示を省略し、半導体層３３,３３Ａの輪郭を破線で示した。
【００８０】
その後、図３に示す接続部（ＥＬＰとの接続部は除く）が設けられる領域に対応するゲート絶縁層３２（の延在部）の部分をフォトリソグラフィ技術及びエッチング技術に基づき除去し、次いで、全面に、例えばアルミニウム（Ａｌ）から成る第２の金属層をスパッタリング法を用いて形成した後、フォトリソグラフィ技術及びエッチング技術に基づき、一方の電極３７、給電線ＰＳ１、第１走査線ＳＣＬ１、第２走査線ＳＣＬ２、残りの第１データ線ＤＴＬ１の部分及び残りの第２データ線ＤＴＬ２の部分を形成する（図７参照）。ここで、図７において、支持体２０上に残された第２の金属層の部分を明確にするために、第２の金属層の部分に荒い斜線を付した。
【００８１】
第１データ線ＤＴＬ１及び第２データ線ＤＴＬ２はその一部が延在し、書込みトランジスタＴＲWの一方のソース／ドレイン領域に接続されている。尚、書込みトランジスタＴＲWの他方のソース／ドレイン領域と他方の電極３６とを接続する配線も第２の金属層によって形成されている。給電線ＰＳ１はその一部が延在し、駆動トランジスタＴＲDの一方のソース／ドレイン領域（ドレイン領域、符号Ｄで表す）に接続されている。一方の電極３７は、駆動トランジスタＴＲDの他方のソース／ドレイン領域（ソース領域、符号Ｓで表す）に接続されている。以上の工程によって、支持体２０上に駆動回路１１を構成する書込みトランジスタＴＲW及び駆動トランジスタＴＲD、更には、容量部Ｃ1を設けることができる。
【００８２】
次いで、駆動回路１１を含む支持体２０上に、スポット状のレーザビームを照射してＸ方向に走査することによって、駆動トランジスタＴＲDのチャネル形成領域と一方のソース／ドレイン領域と他方のソース／ドレイン領域とを構成する半導体層３３、及び、書込みトランジスタＴＲWのチャネル形成領域と一方のソース／ドレイン領域と他方のソース／ドレイン領域とを構成する半導体層３３Ａのアニール処理を行う（図７参照）。これによって、不純物の注入等の各種工程による半導体層の結晶性の劣化を回復することができる。
【００８３】
例えば、第２の金属層から構成された電極や配線等の部分も、レーザの照射によって温度が上昇する。このため、ソース／ドレイン領域に接続された配線等の面積の大小によって、半導体層３３，３３Ａの昇温／降温のパターンは影響を受ける。特に、駆動トランジスタＴＲDにあっては、ソース領域側に容量部を構成する相対的に面積が大きい電極３７が接続される。従って、アニール処理において、電極３７側からドレイン領域（Ｄ）側に向かってレーザが照射されるのか、あるいは、ドレイン領域（Ｄ）側から電極３７側レーザが照射されるのかによって、半導体層３３の特性に相対的な差を生ずる。
【００８４】
しかしながら、同種の表示素子１０において、駆動トランジスタＴＲDの一方のソース／ドレイン領域から他方のソース／ドレイン領域に向かう方向は、表示素子群ＤＧの相互において一定である。より具体的には、同種の表示素子１０における駆動回路１１の構成要素の配置は、表示素子群ＤＧの相互において一定である。従って、アニール処理に起因して駆動トランジスタＴＲDの特性に差を生じ、同種の表示素子１０の駆動回路１１に特性差が生ずるといった現象は、基本的には起こらない。
【００８５】
その後、例えば酸化シリコンや窒化シリコン等から成る層間絶縁層４０をＰＥＣＶＤ法を用いて形成した後、コンタクトホール等を、周知の方法により適宜形成する。次いで、周知の方法により成膜及びパターニングを行い、マトリクス状に配列された発光部ＥＬＰを形成する。そして、上記工程を経た支持体２０と基板２１を対向させ周囲を封止した後、例えば外部の回路との結線を行い、表示装置を得ることができる。
【００８６】
以上の説明にあっては、第１走査線ＳＣＬ１及び第２走査線ＳＣＬ２の間に表示素子群ＤＧが配置され、第３表示素子１０3の書込みトランジスタＴＲWのゲート電極は第２走査線ＳＣＬ２に接続され、更に、第２データ線ＤＴＬ２が、第２表示素子１０2と第３表示素子１０3との間に配されているとした。図３に示す表示素子１０の配置関係を、模式的に図８の（Ａ）に示す。
【００８７】
実施例１においては、第１走査線ＳＣＬ１等は、種々の配置を取り得る。先ず、図８の（Ａ）に対し、第２データ線ＤＴＬ２を、第３表示素子１０3と隣接する表示素子群ＤＧとの間に配した場合の表示素子１０の配置関係を、模式的に図８の（Ｂ）に示す。この構成の表示装置も、第１Ａの態様の表示装置であるが、表示素子群ＤＧにあっては、第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、線対称に配されている。表示素子群ＤＧにあっては、第３表示素子１０3の駆動回路１１と第２表示素子１０2の駆動回路１１とは線対称に配されている。
【００８８】
図８の（Ａ）に対し、第３表示素子１０3の書込みトランジスタＴＲWのゲート電極を第１走査線ＳＣＬ１に接続した場合の表示素子１０の配置関係を、模式的に図８の（Ｃ）に示す。この構成の表示装置は、第１Ｂの態様の表示装置である。表示素子群ＤＧにあっては、第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、線対称に配されている。表示素子群ＤＧにあっては、第３表示素子１０3の駆動回路１１と第１表示素子１０1の駆動回路１１とは線対称に配されている。
【００８９】
図８の（Ｃ）に対し、第２データ線ＤＴＬ２を、第３表示素子１０3と隣接する表示素子群ＤＧとの間に配した場合の表示素子１０の配置関係を、模式的に図８の（Ｄ）に示す。この構成の表示装置も第１Ｂの態様の表示装置であるが、表示素子群ＤＧにあっては、第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、並進対称に配されている。表示素子群ＤＧにあっては、第３表示素子１０3の駆動回路１１と第１表示素子１０1の駆動回路１１とは並進対称に配されている。
【００９０】
次いで、図９の（Ａ）乃至（Ｄ）を参照して、例えば第２走査線ＳＣＬ２を第１走査線ＳＣＬ１側に配した場合の配置関係について説明する。
【００９１】
図８の（Ａ）において第２走査線ＳＣＬ２を第１走査線ＳＣＬ１側に配した場合の配置関係を、模式的に図９の（Ａ）に示す。表示素子群ＤＧにあっては、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、線対称に配されている。表示素子群ＤＧにあっては、第１表示素子１０1の駆動回路１１と第２表示素子１０2の駆動回路１１とは線対称に配されている。後述する図９の（Ｂ）乃至（Ｄ）においても同様である。この構成の表示装置は、第２の態様の表示装置、より具体的には、第２Ａの態様の表示装置である。
【００９２】
第３表示素子１０3の書込みトランジスタＴＲWのゲート電極は第２走査線ＳＣＬ２に接続されており、表示素子群ＤＧにあっては、第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、並進対称に配されている。表示素子群ＤＧにあっては、第３表示素子１０3の駆動回路１１と第２表示素子１０2の駆動回路１１とは並進対称に配されている。
【００９３】
図９の（Ａ）に対し、第２データ線ＤＴＬ２を、第３表示素子１０3と隣接する表示素子群ＤＧとの間に配した場合の表示素子１０の配置関係を、模式的に図９の（Ｂ）に示す。この構成の表示装置も、第２Ａの態様の表示装置であるが、表示素子群ＤＧにあっては、第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第２表示素子１０2を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、線対称に配されている。表示素子群ＤＧにあっては、第３表示素子１０3の駆動回路１１と第２表示素子１０2の駆動回路１１とは線対称に配されている。
【００９４】
図９の（Ａ）に対し、第３表示素子１０3の書込みトランジスタＴＲWのゲート電極を第１走査線ＳＣＬ１に接続した場合の表示素子１０の配置関係を、模式的に図９の（Ｃ）に示す。この構成の表示装置は、第２Ｂの態様の表示装置である。表示素子群ＤＧにあっては、第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、線対称に配されている。表示素子群ＤＧにあっては、第３表示素子１０3の駆動回路１１と第１表示素子１０1の駆動回路１１とは線対称に配されている。
【００９５】
図９の（Ｃ）に対し、第２データ線ＤＴＬ２を、第３表示素子１０3と隣接する表示素子群ＤＧとの間に配した場合の表示素子１０の配置関係を、模式的に図９の（Ｄ）に示す。この構成の表示装置も、第２Ｂの態様の表示装置であるが、表示素子群ＤＧにあっては、第３表示素子１０3を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域と、第１表示素子１０1を構成する駆動トランジスタＴＲDの一方のソース／ドレイン領域及び他方のソース／ドレイン領域とは、並進対称に配されている。表示素子群ＤＧにあっては、第３表示素子１０3の駆動回路１１と第１表示素子１０1の駆動回路１１とは並進対称に配されている。
【００９６】
実施例１の表示装置にあっては、表示素子群ＤＧは第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3を含み、第２の方向に沿って配されたＭ個の表示素子群ＤＧ毎に２本のデータ線が配される。従って、表示素子１０から成る列毎にデータ線が配される従来の構成に対してデータ線の本数を３分の１削減することができる。
【００９７】
次いで、実施例１の表示装置の駆動方法（以下、単に、実施例１の駆動方法と略称する）について説明する。上述したように、表示装置は、Ｎ×Ｍ個の２次元マトリクス状に配列された画素から構成されている。表示フレームレートをＦＲ（回／秒）とする。第ｍ行目に配列されたＮ個の画素（３×Ｎ個の副画素）のそれぞれを構成する表示素子１０が同時に駆動される。換言すれば、第１の方向に沿って配されたＮ個の表示素子群ＤＧにあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。表示装置を行単位で線順次走査するときの１行当たりの走査期間、より具体的には、１水平走査期間（所謂１Ｈ）は、（１／ＦＲ）×（１／Ｍ）秒未満である。
【００９８】
以下の説明において、電圧あるいは電位の値を以下のとおりとするが、これは、あくまでも説明のための値であり、これらの値に限定されるものではない。
【００９９】
ＶSig  ：発光部ＥＬＰにおける輝度を制御するための映像信号
・・・１ボルト（黒表示）〜８ボルト（白表示）
ＶCC-H ：発光部ＥＬＰに電流を流すための駆動電圧
・・・２０ボルト
ＶCC-L ：第２ノード初期化電圧
・・・−１０ボルト
ＶOfs  ：駆動トランジスタＴＲDのゲート電極の電位（第１ノードＮＤ1の電位）を初期
化するための基準電圧
・・・０ボルト
Ｖth   ：駆動トランジスタＴＲDの閾値電圧
・・・３ボルト
ＶCat  ：発光部ＥＬＰのカソード電極に印加される電圧
・・・０ボルト
Ｖth-EL：発光部ＥＬＰの閾値電圧
・・・３ボルト
【０１００】
図１０は、第（ｎ，ｍ）番目の表示素子群ＤＧを構成する第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3についての等価回路図である。各駆動回路１１にあっては、駆動トランジスタＴＲDのゲート電極には書込みトランジスタＴＲWの他方のソース／ドレイン領域と容量部Ｃ1の他方の電極とが接続されており、駆動トランジスタＴＲDのゲート電極は第１ノードＮＤ1を構成する。駆動トランジスタＴＲDの他方のソース／ドレイン領域には容量部Ｃ1の一方の電極と発光部ＥＬＰの一端（具体的には、アノード電極）とが接続されており、駆動トランジスタＴＲDの他方のソース／ドレイン領域は第２ノードＮＤ2を構成する。
【０１０１】
先ず、第（ｎ，ｍ）番目の表示素子群ＤＧについて、書込み処理の概要を説明する。駆動方法全般における動作については、後ほど、図１２等を参照して詳しく説明する。
【０１０２】
図１１に、実施例１の駆動方法における各種タイミングの模式図を示す。第１表示素子１０1及び第２表示素子１０2は共に第１データ線ＤＴＬ１nに接続されているので、第１表示素子１０1と第２表示素子１０2には、それぞれ、期間を異にして所定の映像信号ＶSigを第１データ線ＤＴＬ１nから印加する必要がある。このため、第１データ線ＤＴＬ１nには、１水平走査期間内に、基準電圧ＶOfs、第１表示素子１０1に対応する映像信号（第１映像信号）、及び、第２表示素子１０2に対応する映像信号（第２映像信号）を、順次、印加する。一方、第２データ線ＤＴＬ２nには、１水平走査期間内に、基準電圧ＶOfs、第３表示素子１０3に対応する映像信号（第３映像信号）を、順次、印加する。尚、第２映像信号が印加される期間と、第３映像信号とが印加される期間とは同期している。第１データ線ＤＴＬ１nに第２映像信号を印加する間、第２データ線ＤＴＬ２nには基準電圧ＶOfsを引き続き印加する。
【０１０３】
第（ｎ，ｍ）番目の表示素子群ＤＧに対応する第１映像信号、第２映像信号、第３映像信号を、それぞれ、映像信号ＶSig_[m,1]、映像信号ＶSig_[m,2]、映像信号ＶSig_[m,3]と表す。互いに期間が重複しない第１走査信号と第２走査信号を、それぞれ、第１走査線ＳＣＬ１mと第２走査線ＳＣＬ２mに印加する。具体的には、図１１に示す［期間−ＴＰ（２）6］において、第１走査線ＳＣＬ１mに第１走査信号を印加してハイレベルとし、［期間−ＴＰ（２）7］において、第２走査線ＳＣＬ２mに第２走査信号を印加してハイレベルとする。［期間−ＴＰ（２）6］にあっては、第１データ線ＤＴＬ１nの電位は映像信号ＶSig_[m,1]である。［期間−ＴＰ（２）7］にあっては、第１データ線ＤＴＬ１nの電位は映像信号ＶSig_[m,2]であり、第２データ線ＤＴＬ２nの電位は映像信号ＶSig_[m,3]である。
【０１０４】
第１表示素子１０1にあっては、第１走査信号に基づいて［期間−ＴＰ（２）6］において書込みトランジスタＴＲWを導通状態として、第１データ線ＤＴＬ１nから映像信号ＶSig_[m,1]を駆動トランジスタＴＲDのゲート電極に印加する。第２表示素子１０2にあっては、第２走査信号に基づいて［期間−ＴＰ（２）7］において書込みトランジスタＴＲWを導通状態として、第１データ線ＤＴＬ１nから映像信号ＶSig_[m,1]を駆動トランジスタＴＲDのゲート電極に印加する。第３表示素子１０3にあっては、駆動トランジスタＴＲDのゲート電極が第２走査線ＳＣＬ２mに接続されているので、第２走査信号に基づいて［期間−ＴＰ（２）7］において書込みトランジスタＴＲWを導通状態として、第２データ線ＤＴＬ２nから映像信号ＶSig_[m,3]を駆動トランジスタＴＲDのゲート電極に印加する。これにより、書込み処理が完了する。
【０１０５】
第（ｎ，ｍ）番目の表示素子群ＤＧについて、書込み処理の概要を説明した。実施例１の駆動方法にあっては、書込み処理の前に種々の処理を行う。第（ｎ，ｍ）番目の表示素子群ＤＧを構成する各表示素子１０の動作は、書込み処理を行う期間が相違する他、基本的には、同様な動作である。以下、基本的には、第（ｎ，ｍ）番目の表示素子群ＤＧを構成する第３表示素子１０3に注目して、その動作を詳細に説明する。
【０１０６】
図１２は、第（ｎ，ｍ）番目の表示画素群ＤＧにおける第３表示素子１０3の動作を説明するためのタイミングチャートの模式図である。図１３の（Ａ）乃至（Ｆ）は、第３表示素子１０3の駆動回路１１を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。図１４の（Ａ）乃至（Ｆ）は、図１３の（Ｆ）に引き続き、第３表示素子１０3の駆動回路１１を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【０１０７】
［期間−ＴＰ（２）-1］（図１２、図１３の（Ａ）参照）
この［期間−ＴＰ（２）-1］は、例えば、前の表示フレームにおける動作であり、前回の各種の処理完了後に第（ｎ，ｍ）番目の表示素子群ＤＧが発光状態にある期間である。即ち、第（ｎ，ｍ）番目の表示素子群ＤＧを構成する第３表示素子１０3における発光部ＥＬＰには、後述する式（５’）に基づくドレイン電流Ｉ’dsが流れており、第（ｎ，ｍ）番目の表示素子群ＤＧを構成する第３表示素子１０3の輝度は、係るドレイン電流Ｉ’dsに対応した値である。ここで、書込みトランジスタＴＲWは非導通状態であり、駆動トランジスタＴＲDは導通状態である。第（ｎ，ｍ）番目の表示素子群ＤＧの発光状態は、第（ｍ＋ｍ’）行目に配列された表示素子群ＤＧの水平走査期間の開始直前まで継続される。
【０１０８】
上述したように、各水平走査期間に対応して、第１データ線ＤＴＬ１n、第２データ線ＤＴＬ２nには、基準電圧ＶOfsと映像信号ＶSigを印加する。しかしながら、書込みトランジスタＴＲWは非導通状態であるので、［期間−ＴＰ（２）-1］において第２データ線ＤＴＬ２nの電位（電圧）が変化しても、第１ノードＮＤ1と第２ノードＮＤ2の電位は変化しない（実際には、寄生容量等の静電結合による電位変化が生じ得るが、通常、これらは無視することができる）。後述する［期間−ＴＰ（２）0］においても同様である。
【０１０９】
図１２に示す［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）5］は、前回の各種の処理完了後の発光状態が終了した後から、次の書込み処理が行われる直前までの動作期間である。［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）5］において、第（ｎ，ｍ）番目の表示素子群ＤＧは原則として非発光状態にある。図１２に示すように、［期間−ＴＰ（２）5］、［期間−ＴＰ（２）6］及び［期間−ＴＰ（２）7］は第ｍ番目の水平走査期間Ｈmに包含される。
【０１１０】
実施例１の駆動方法においては、第１走査信号及び第２走査信号に先行して第３走査信号を第１走査線ＳＣＬ１及び第２走査線ＳＣＬ２に印加して第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の書込みトランジスタＴＲWを導通状態として、第１表示素子１０1及び第２表示素子１０2にあっては、第１データ線ＤＴＬ１nから基準電圧ＶOfsを駆動トランジスタＴＲDのゲート電極に印加し、第３表示素子１０3にあっては、第２データ線ＤＴＬ２nから基準電圧ＶOfsを駆動トランジスタＴＲDのゲート電極に印加し、給電線ＰＳ１から第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の駆動トランジスタＴＲDの一方のソース／ドレイン領域に所定の駆動電圧ＶCC-Hを印加し、以て、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位を基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって変化させる閾値電圧キャンセル処理を行う。
【０１１１】
実施例１においては、閾値電圧キャンセル処理を複数の水平走査期間、より具体的には、第（ｍ−１）番目の水平走査期間Ｈm-1と第ｍ番目の水平走査期間Ｈmにおいて行うとして説明するが、これに限定するものではない。
【０１１２】
図１１において、第１データ線ＤＴＬ１nと第２データ線ＤＴＬ２nの電位が共に基準電圧ＶOfsである期間を初期化期間と呼ぶ。［期間−ＴＰ（２）1］は、第（ｍ−２）番目の水平走査期間Ｈm-2における初期化期間に一致し、［期間−ＴＰ（２）3］は、第（ｍ−１）番目の水平走査期間Ｈm-1における初期化期間に一致し、［期間−ＴＰ（２）5］は、第ｍ番目の水平走査期間Ｈmにおける初期化期間に一致するとする。実施例１においては、上述した各期間に、第３走査信号を第１走査線ＳＣＬ１m及び第２走査線ＳＣＬ２mに印加する。
【０１１３】
引き続き、図１２等を参照して、［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）8］の各期間の動作について説明する。
【０１１４】
［期間−ＴＰ（２）0］（図１２、図１３の（Ｂ）参照）
この［期間−ＴＰ（２）0］は、例えば、前の表示フレームから現表示フレームにおける動作である。即ち、この［期間−ＴＰ（２）0］は、前の表示フレームにおける第（ｍ＋ｍ’）番目の水平走査期間Ｈm+m'の始期から、現表示フレームにおける第（ｍ−３）番目の水平走査期間までの期間である。そして、この［期間−ＴＰ（２）0］において、第（ｎ，ｍ）番目の表示素子群ＤＧは、原則として非発光状態にある。［期間−ＴＰ（２）0］の始期において、電源部１００から給電線ＰＳ１mに供給する電圧を駆動電圧ＶCC-Hから第２ノード初期化電圧ＶCC-Lに切り替える。その結果、第２ノードＮＤ2の電位はＶCC-Lまで低下し、発光部ＥＬＰのアノード電極とカソード電極との間に逆方向電圧が印加され、発光部ＥＬＰは非発光状態となる。また、第２ノードＮＤ2の電位低下に倣うように、浮遊状態の第１ノードＮＤ1（駆動トランジスタＴＲDのゲート電極）の電位も低下する。
【０１１５】
［期間−ＴＰ（２）1］（図１２、図１３の（Ｃ）参照）
そして、現表示フレームにおける第（ｍ−２）番目の水平走査期間Ｈm-2が開始する。
【０１１６】
この［期間−ＴＰ（２）1］において、第３走査信号を第１走査線ＳＣＬ１m及び第２走査線ＳＣＬ２mに印加して、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の書込みトランジスタＴＲWを導通状態とする。信号出力回路１０２から第１データ線ＤＴＬ１n及び第２データ線ＤＴＬ２nに印加する電圧は基準電圧ＶOfsである。（初期化期間）。その結果、第１ノードＮＤ1の電位は、ＶOfs（０ボルト）となる。電源部１００の動作に基づき、給電線ＰＳ１mから第２ノード初期化電圧ＶCC-Lを第２ノードＮＤ2に印加しているので、第２ノードＮＤ2の電位はＶCC-L（−１０ボルト）を保持する。
【０１１７】
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差は１０ボルトであり、駆動トランジスタＴＲDの閾値電圧Ｖthは３ボルトであるので、駆動トランジスタＴＲDは導通状態である。尚、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差は−１０ボルトであり、発光部ＥＬＰの閾値電圧Ｖth-ELを超えない。これにより、第１ノードＮＤ1の電位及び第２ノードＮＤ2の電位を初期化する前処理が完了する。
【０１１８】
［期間−ＴＰ（２）2］（図１２、図１３の（Ｄ）参照）
この［期間−ＴＰ（２）2］においては第３走査信号が印加されないので、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の書込みトランジスタＴＲWは非導通状態となる。第１ノードＮＤ1及び第２ノードＮＤ2の電位は、基本的には従前の状態を維持する。
【０１１９】
［期間−ＴＰ（２）3］（図１２、図１３の（Ｅ）及び（Ｆ）参照）
この［期間−ＴＰ（２）3］において、第１回目の閾値電圧キャンセル処理を行う。２回目の第３走査信号の印加によって、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の書込みトランジスタＴＲWを導通状態とする。信号出力回路１０２から第１データ線ＤＴＬ１n及び第２データ線ＤＴＬ２nに印加する電圧は基準電圧ＶOfsである。第１ノードＮＤ1の電位は、ＶOfs（０ボルト）である。
【０１２０】
次いで、電源部１００から給電線ＰＳ１mに供給される電圧を、電圧ＶCC-Lから駆動電圧ＶCC-Hに切り替える。その結果、第１ノードＮＤ1の電位は変化しないが（ＶOfs＝０ボルトを維持）、基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって、第２ノードＮＤ2の電位は変化する。即ち、第２ノードＮＤ2の電位が上昇する。
【０１２１】
この［期間−ＴＰ（２）3］が充分長ければ、駆動トランジスタＴＲDのゲート電極と他方のソース／ドレイン領域との間の電位差がＶthに達し、駆動トランジスタＴＲDは非導通状態となる。即ち、第２ノードＮＤ2の電位が（ＶOfs−Ｖth）に近づき、最終的に（ＶOfs−Ｖth）となる。しかしながら、図１２に示す例では、［期間−ＴＰ（２）3］の長さは、第２ノードＮＤ2の電位を充分変化させるには足りない長さであり、［期間−ＴＰ（２）3］の終期において、第２ノードＮＤ2の電位は、ＶCC-L＜Ｖ1＜（ＶOfs−Ｖth）という関係を満たす或る電位Ｖ1に達する。
【０１２２】
［期間−ＴＰ（２）4］（図１２、図１４の（Ａ）参照）
この［期間−ＴＰ（２）4］においては第３走査信号が印加されないので、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の書込みトランジスタＴＲWは非導通状態となる。その結果、第１ノードＮＤ1は浮遊状態となる。
【０１２３】
電源部１００から駆動トランジスタＴＲDの一方のソース／ドレイン領域に駆動電圧ＶCC-Hが印加されているので、第２ノードＮＤ2の電位は、電位Ｖ1から或る電位Ｖ2に上昇する。一方、駆動トランジスタＴＲDのゲート電極は浮遊状態であり、容量部Ｃ1が存在するが故に、ブートストラップ動作が駆動トランジスタＴＲDのゲート電極に生ずる。従って、第１ノードＮＤ1の電位は、第２ノードＮＤ2の電位変化に倣って上昇する。
【０１２４】
次の［期間−ＴＰ（２）5］における動作の前提として、［期間−ＴＰ（２）5］の始期において、第２ノードＮＤ2の電位が（ＶOfs−Ｖth）よりも低いことが必要となる。［期間−ＴＰ（２）4］の長さは、基本的には、Ｖ2＜（ＶOfs-L−Ｖth）の条件を満たすように決定されている。
【０１２５】
［期間−ＴＰ（２）5］（図１２、図１４の（Ｂ）参照）
この［期間−ＴＰ（２）3］において、第２回目の閾値電圧キャンセル処理を行う。３回目の第３走査信号の印加によって、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の書込みトランジスタＴＲWを導通状態とする。信号出力回路１０２から第１データ線ＤＴＬ１n及び第２データ線ＤＴＬ２nに印加する電圧は基準電圧ＶOfsである。第１ノードＮＤ1の電位は、ブートストラップ動作によって上昇した電位から、再度ＶOfs（０ボルト）となる。
【０１２６】
ここで、容量部Ｃ1の値を値ｃ1とし、発光部ＥＬＰの容量ＣELの値を値ｃELとする。そして、駆動トランジスタＴＲDのゲート電極と他方のソース／ドレイン領域との間の寄生容量の値をｃgsとする。第１ノードＮＤ1と第２ノードＮＤ2との間の容量値を符号ｃAで表せば、ｃA＝ｃ1＋ｃgsである。また、第２ノードＮＤ2と第２の給電線ＰＳ２との間の容量値を符号ｃBと表せば、ｃB＝ｃELである。尚、発光部ＥＬＰの両端に、追加の容量部が並列に接続されている構成であってもよいが、その場合には、ｃBには更に追加の容量部の容量値が加算される。
【０１２７】
第１ノードＮＤ1の電位が変化すると、第１ノードＮＤ1と第２ノードＮＤ2との間の電位も変化する。即ち、第１ノードＮＤ1の電位の変化分に基づく電荷が、第１ノードＮＤ1と第２ノードＮＤ2との間の容量値と、第２ノードＮＤ2と第２の給電線ＰＳ２との間の容量値に応じて、振り分けられる。然るに、値ｃb（＝ｃEL）が、値ｃA（＝ｃ1＋ｃgs）と比較して充分に大きな値であれば、第２ノードＮＤ2の電位の変化は小さい。そして、一般に、発光部ＥＬＰの容量ＣELの値ｃELは、容量部Ｃ1の値ｃ1及び駆動トランジスタＴＲDの寄生容量の値ｃgsよりも大きい。以下、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮せずに説明を行う。尚、図１２に示した駆動のタイミングチャートにおいては、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化を考慮せずに示した。
【０１２８】
電源部１００から駆動トランジスタＴＲDの一方のソース／ドレイン領域に駆動電圧ＶCC-Hが印加されているので、基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって、第２ノードＮＤ2の電位は変化する。即ち、第２ノードＮＤ2の電位は、電位Ｖ2から上昇し、基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって変化する。そして、駆動トランジスタＴＲDのゲート電極と他方のソース／ドレイン領域との間の電位差がＶthに達すると、駆動トランジスタＴＲDが非導通状態となる。この状態にあっては、第２ノードＮＤ2の電位は、概ね（ＶOfs−Ｖth）である。ここで、以下の式（２）が保証されていれば、云い換えれば、式（２）を満足するように電位を選択、決定しておけば、発光部ＥＬＰが発光することはない。
【０１２９】
（ＶOfs−Ｖth）＜（Ｖth-EL＋ＶCat）    （２）
【０１３０】
この［期間−ＴＰ（２）5］にあっては、第２ノードＮＤ2の電位は、最終的に、（ＶOfs−Ｖth）となる。即ち、駆動トランジスタＴＲDの閾値電圧Ｖth、及び、基準電圧ＶOfsのみに依存して、第２ノードＮＤ2の電位は決定される。そして、発光部ＥＬＰの閾値電圧Ｖth-ELとは無関係である。
【０１３１】
［期間−ＴＰ（２）6］（図１２、図１４の（Ｄ）参照）
この［期間−ＴＰ（２）6］と後述する［期間−ＴＰ（２）7］において、上述した書込み処理を行う。図１２や図１４では図示を省略しているが、図１１に示すように、第１表示素子１０1においては、［期間−ＴＰ（２）6］において、第１走査信号に基づいて第１データ線ＤＴＬ１nから書込みトランジスタＴＲWのゲート電極に映像信号ＶSig_[m,1]を印加する。
【０１３２】
一方、第２走査線ＳＣＬ２mには、［期間−ＴＰ（２）6］の間は走査信号は印加されない。［期間−ＴＰ（２）6］の間、第２表示素子１０2と第３表示素子１０3にあっては、書込みトランジスタＴＲWは非導通状態となる。［期間−ＴＰ（２）5］において駆動トランジスタＴＲDが非導通状態に達しているとすれば、実質上、第１ノードＮＤ1と第２ノードＮＤ2の電位は変化しない。尚、［期間−ＴＰ（２）5］で行う閾値電圧キャンセル処理において駆動トランジスタＴＲDが非導通状態に達していない場合には、［期間−ＴＰ（２）6］においてブートストラップ動作が生じ、第１ノードＮＤ1と第２ノードＮＤ2の電位は多少上昇する。
【０１３３】
［期間−ＴＰ（２）7］（図１２、図１４の（Ｅ）参照）
この［期間−ＴＰ（２）7］において、第２走査線ＳＣＬ２mの第２走査信号に基づいて、第２表示素子１０2と第３表示素子１０3の書込みトランジスタＴＲWを導通状態とする。そして、図１２や図１４では図示を省略しているが、第２表示素子１０2においては、第１データ線ＤＴＬ１nから書込みトランジスタＴＲWのゲート電極に映像信号ＶSig_[m,2]を印加する。第３表示素子１０3にあっては、第２データ線ＤＴＬ２nから書込みトランジスタＴＲWのゲート電極に映像信号ＶSig_[m,3]を印加する。
【０１３４】
上述した書込み処理にあっては、駆動トランジスタＴＲDの一方のソース／ドレイン領域には電源部１００から駆動電圧ＶCC-Hが印加している状態で、駆動トランジスタＴＲDのゲート電極に映像信号ＶSigを印加する。このため、図１２に示すように、第３表示素子１０3にあっては［期間−ＴＰ（２）7］において第２ノードＮＤ2の電位が変化する。この電位の上昇量（図１２に示すΔＶ）については後述する。尚、図示されていないが、第２表示素子１０2は［期間−ＴＰ（２）7］において第２ノードＮＤ2の電位が変化し、第１表示素子１０1は［期間−ＴＰ（２）6］において第２ノードＮＤ2の電位が変化する。
【０１３５】
駆動トランジスタＴＲDのゲート電極（第１ノードＮＤ1）の電位をＶg、駆動トランジスタＴＲDの他方のソース／ドレイン領域（第２ノードＮＤ2）の電位をＶsとしたとき、上述した第２ノードＮＤ2の電位の上昇を考慮しなければ、Ｖgの値、Ｖsの値は以下のとおりとなる。第１ノードＮＤ1と第２ノードＮＤ2の電位差、即ち、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、以下の式（３）で表すことができる。
【０１３６】
Ｖg ＝ＶSig_[m,3]
Ｖs ≒ＶOfs−Ｖth
Ｖgs≒ＶSig_[m,3]−（ＶOfs−Ｖth）      （３）
【０１３７】
即ち、駆動トランジスタＴＲDに対する書込み処理において得られたＶgsは、発光部ＥＬＰにおける輝度を制御するための映像信号ＶSig_[m,3]、駆動トランジスタＴＲDの閾値電圧Ｖth、及び、基準電圧ＶOfsのみに依存している。そして、発光部ＥＬＰの閾値電圧Ｖth-ELとは無関係である。
【０１３８】
次いで、上述した第２ノードＮＤ2の電位の上昇（ΔＶ）について説明する。上述した実施例１の駆動方法にあっては、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の駆動トランジスタＴＲDの一方のソース／ドレイン領域に駆動電圧ＶCC-Hを印加している状態で書込み処理を行う。これにより、第１表示素子１０1、第２表示素子１０2及び第３表示素子１０3の駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位を変化させる移動度補正処理が併せて行われる。
【０１３９】
駆動トランジスタＴＲDを薄膜トランジスタ等から作製した場合、トランジスタ間で移動度μにばらつきが生ずることは避け難い。従って、移動度μに差異がある複数の駆動トランジスタＴＲDのゲート電極に同じ値の映像信号ＶSigを印加したとしても、移動度μの大きい駆動トランジスタＴＲDを流れるドレイン電流Ｉdsと、移動度μの小さい駆動トランジスタＴＲDを流れるドレイン電流Ｉdsとの間に、差異が生じてしまう。そして、このような差異が生ずると、表示装置の画面の均一性（ユニフォーミティ）が損なわれてしまう。
【０１４０】
上述した駆動方法にあっては、駆動トランジスタＴＲDの一方のソース／ドレイン領域には電源部１００から駆動電圧ＶCC-Hが印加された状態で、駆動トランジスタＴＲDのゲート電極に映像信号ＶSigが印加される。このため、図１２に示すように、書込み処理において第２ノードＮＤ2の電位が上昇する。駆動トランジスタＴＲDの移動度μの値が大きい場合、駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位（即ち、第２ノードＮＤ2の電位）の上昇量ΔＶ（電位補正値）は大きくなる。逆に、駆動トランジスタＴＲDの移動度μの値が小さい場合、駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位の上昇量ΔＶは小さくなる。ここで、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、式（３）から以下の式（４）のように変形される。
【０１４１】
Ｖgs≒ＶSig_[m,3]−（ＶOfs−Ｖth）−ΔＶ      （４）
【０１４２】
尚、映像信号の書込みを行う第２走査信号の期間の長さは、表示素子や表示装置の設計に応じて決定すればよい。また、このときの駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位（ＶOfs−Ｖth＋ΔＶ）が以下の式（２’）を満足するように、第２走査信号の期間の長さは決定されているとする。第１走査信号においても、上述したと同様である。
【０１４３】
第３表示素子１０3にあっては、［期間−ＴＰ（２）7］において発光部ＥＬＰが発光することはない。この移動度補正処理によって、係数ｋ（≡（１／２）・（Ｗ／Ｌ）・Ｃox）のばらつきの補正も同時に行われる。
【０１４４】
第２表示素子１０2においては、映像信号ＶSig_[m,3]を映像信号ＶSig_[m,2]と読み替える他は、上述したと同様である。第１表示素子１０1にあっては、映像信号ＶSig_[m,3]を映像信号ＶSig_[m,1]と読み替え、［期間−ＴＰ（２）7］を［期間−ＴＰ（２）6］と読み替える他は、上述したと同様である。
【０１４５】
（ＶOfs−Ｖth＋ΔＶ）＜（Ｖth-EL＋ＶCat）    （２’）
【０１４６】
［期間−ＴＰ（２）8］（図１２、及び、図１４の（Ｅ）参照）
駆動トランジスタＴＲDの一方のソース／ドレイン領域に電源部１００から駆動電圧ＶCC-Hが印加された状態を維持する。第３表示素子１０3にあっては、書込み処理によって容量部Ｃ1に第３映像信号に応じた電圧が保持されている。第２走査信号の印加は終了しているので、書込みトランジスタＴＲWは非導通状態となる。従って、第３映像信号ＶSig_[m,3]の駆動トランジスタＴＲDのゲート電極への印加が停止されることによって、容量部Ｃ1に保持された電圧の値に応じた電流が駆動トランジスタＴＲDを介して発光部ＥＬＰに流れて発光部が発光する。
【０１４７】
第２表示素子１０2においては、映像信号ＶSig_[m,3]を映像信号ＶSig_[m,2]と読み替える他は、上述したと同様である。第１表示素子１０1にあっては、映像信号ＶSig_[m,3]を映像信号ＶSig_[m,1]と読み替え、［期間−ＴＰ（２）7］から上述した動作が始まる点が相違する他、同様の動作である。
【０１４８】
第３表示素子１０3の動作について、より具体的に説明する。駆動トランジスタＴＲDの一方のソース／ドレイン領域に電源部１００から駆動電圧ＶCC-Hが印加された状態を維持しており、第１ノードＮＤ1は、第１データ線ＤＴＬ１nから電気的に切り離されている。従って、第２ノードＮＤ2の電位は上昇する。
【０１４９】
ここで、上述したとおり、駆動トランジスタＴＲDのゲート電極は浮遊状態にあり、しかも、容量部Ｃ1が存在するが故に、所謂ブートストラップ回路におけると同様の現象が駆動トランジスタＴＲDのゲート電極に生じ、第１ノードＮＤ1の電位も上昇する。その結果、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、式（４）の値を保持する。
【０１５０】
また、第２ノードＮＤ2の電位が上昇し、（Ｖth-EL＋ＶCat）を超えるので、発光部ＥＬＰは発光を開始する（図１４の（Ｆ）参照）。このとき、発光部ＥＬＰを流れる電流は、駆動トランジスタＴＲDのドレイン領域からソース領域へと流れるドレイン電流Ｉdsであるので、式（１）で表すことができる。ここで、式（１）と式（４）から、式（１）は、以下の式（５）にように変形することができる。
【０１５１】
Ｉds＝ｋ・μ・（ＶSig_[m,3]−ＶOfs−ΔＶ）2    （５）
【０１５２】
従って、発光部ＥＬＰを流れる電流Ｉdsは、基準電圧ＶOfsを０ボルトに設定したとした場合、発光部ＥＬＰにおける輝度を制御するための映像信号ＶSig_[m,3]の値から、駆動トランジスタＴＲDの移動度μに起因した電位補正値ΔＶの値を減じた値の２乗に比例する。云い換えれば、発光部ＥＬＰを流れる電流Ｉdsは、発光部ＥＬＰの閾値電圧Ｖth-EL、及び、駆動トランジスタＴＲDの閾値電圧Ｖthには依存しない。即ち、発光部ＥＬＰの発光量（輝度）は、発光部ＥＬＰの閾値電圧Ｖth-ELの影響、及び、駆動トランジスタＴＲDの閾値電圧Ｖthの影響を受けない。そして、第（ｎ，ｍ）番目を構成する表示素子１０の輝度は、係る電流Ｉdsに対応した値である。
【０１５３】
しかも、移動度μの大きな駆動トランジスタＴＲDほど電位補正値ΔＶが大きくなるので、式（４）の左辺のＶgsの値が小さくなる。従って、式（５）において、移動度μの値が大きくとも、（ＶSig_[m,3]−ＶOfs−ΔＶ）2の値が小さくなる結果、駆動トランジスタＴＲDの移動度μのばらつき（更には、ｋのばらつき）に起因するドレイン電流Ｉdsのばらつきを補正することができる。これにより、移動度μのばらつき（更には、ｋのばらつき）に起因する発光部ＥＬＰの輝度のばらつきを補正することができる。
【０１５４】
そして、発光部ＥＬＰの発光状態を第（ｍ＋ｍ’−１）番目の水平走査期間まで継続する。この第（ｍ＋ｍ’−１）番目の水平走査期間の終期は、［期間−ＴＰ（２）-1］の終期に相当する。ここで、「ｍ’」は、１＜ｍ’＜Ｍの関係を満たし、表示装置において所定の値である。換言すれば、発光部ＥＬＰは、［期間−ＴＰ（２）8］の始期から第（ｍ＋ｍ’）番目の水平走査期間Ｈm+m'の直前まで駆動され、この期間が発光期間となる。尚、厳密には、第１表示素子１０1にあっては、［期間−ＴＰ（２）7］の始期が発光期間の始期となる。
【０１５５】
以上、好ましい実施例に基づき本発明を説明したが、本発明はこの実施例に限定されるものではない。実施例において説明した表示装置の構成や構造、表示装置の製造方法の工程、表示装置の駆動方法の工程は例示であり、適宜変更することができる。
【０１５６】
また、図１５に示すように、表示素子１０を構成する駆動回路１１が、第１ノードＮＤ1に接続されたトランジスタ（第１トランジスタＴＲ1）を備えている構成であってもよい。第１トランジスタＴＲ1においては、一方のソース／ドレイン領域は、基準電圧ＶOfsが印加され、他方のソース／ドレイン領域は、第１ノードＮＤ1に接続されている。第１トランジスタ制御線ＡＺ１を介して第１トランジスタ制御回路１０３からの制御信号が第１トランジスタＴＲ2のゲート電極に印加され、第１トランジスタＴＲ1の導通状態／非導通状態を制御する。これにより、第１ノードＮＤ1の電位を設定することができる。尚、更に別のトランジスタを備えている構成とすることもできる。
【０１５７】
実施例１においては、駆動トランジスタＴＲDがｎチャネル型であるとして説明した。駆動トランジスタＴＲDをｐチャネル型トランジスタとする場合には、発光部ＥＬＰのアノード電極とカソード電極とを入れ替えた結線をすればよい。尚、この構成にあってはドレイン電流の流れる向きが変わるので、給電線等に印加する電圧の値等を適宜変更すればよい。
【符号の説明】
【０１５８】
ＴＲW・・・書込みトランジスタ、ＴＲD・・・駆動トランジスタ、ＴＲ1・・・第１トランジスタ、Ｃ1・・・容量部、ＥＬＰ・・・有機エレクトロルミネッセンス発光部、ＣEL・・・発光部ＥＬＰの容量、ＮＤ1・・・第１ノード、ＮＤ2・・・第２ノード、ＳＣＬ１・・・第１走査線、ＳＣＬ２・・・第２走査線、ＤＴＬ１・・・第１データ線、ＤＴＬ２・・・第２データ線、ＰＳ１・・・給電線、ＰＳ２・・・第２の給電線、ＡＺ１・・・第１トランジスタ制御線、ＤＧ・・・表示素子群、１０1・・・第１表示素子、１０2・・・第２表示素子、１０3・・・第３表示素子、１１・・・駆動回路、２０・・・支持体、２１・・・基板、３１・・・ゲート電極、３２・・・ゲート絶縁層、３３・・・半導体層、３４・・・チャネル形成領域、３５，３５・・・ソース／ドレイン領域、３６・・・他方の電極、３７・・・一方の電極、３８・・・配線、３９・・・配線、４０・・・層間絶縁層、５１・・・アノード電極、５２・・・正孔輸送層、発光層及び電子輸送層、５３・・・カソード電極、５４・・・第２層間絶縁層、５５，５６・・・コンタクトホール、１００・・・電源部、１０１・・・走査回路、１０２・・・信号出力回路、１０３・・・第１トランジスタ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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