(57)【要約】【課題】従来と比べて表示面内の輝度ばらつきを抑えて表示画質を向上させることが可能な表示装置および電子機器を提供する。【解決手段】各画素１１Ｒ，１１Ｇ，１１Ｂにおいて、電源線ＤＳＬと有機ＥＬ素子１２との間の経路上に、駆動トランジスタＴｒ２および補正用トランジスタＴｒ３が互いに直列接続されるように配置する。ゲート線ＧＬを介して補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３が、表示パネル１０内の単位領域（低電圧設定領域１０ｇＬおよび高電圧設定領域１０ｇＨ）ごとに個別に設定されている。単位領域ごとの駆動トランジスタＴｒ２の移動度μや閾値電圧Ｖｔｈのばらつきが低減される。【選択図】図２
2011209434.tif 000002
【特許請求の範囲】
【請求項１】
各々が発光素子、駆動用トランジスタおよび補正用トランジスタを含む複数の画素と、各画素に接続された走査線、信号線、電源線およびゲート線とを有する表示部と、
前記走査線に対して、前記複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、
前記信号線に対して映像信号電圧を印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と
を備え、
各画素において、前記電源線と前記発光素子との間の経路上に、前記駆動用トランジスタおよび前記補正用トランジスタが互いに直列接続されて配置され、
前記ゲート線を介して前記補正用トランジスタのゲートに印加される補正用ゲート電圧が、前記表示部内の単位領域ごとに個別に設定されている
表示装置。
【請求項２】
前記発光素子の発光動作の際に、
前記駆動用トランジスタは飽和領域で動作する一方、前記補正用トランジスタは線形領域で動作する
請求項１に記載の表示装置。
【請求項３】
各トランジスタの移動度が相対的に大きくなっている単位領域では、前記補正用ゲート電圧が相対的に低くなるように設定されていると共に、
各トランジスタの移動度が相対的に小さくなっている単位領域では、前記補正用ゲート電圧が相対的に高くなるように設定されている
請求項２に記載の表示装置。
【請求項４】
各単位領域における各トランジスタの移動度は、前記発光素子による発光輝度の測定により求められたものである
請求項３に記載の表示装置。
【請求項５】
各単位領域は、前記表示部内における前記発光輝度のばらつき分布に基づいて設定されたものである
請求項４に記載の表示装置。
【請求項６】
各画素において、前記電源線と前記駆動用トランジスタとの間に、前記補正用トランジスタが配置されている
請求項１ないし請求項５のいずれか１項に記載の表示装置。
【請求項７】
各画素は、前記発光素子としての有機電界発光素子と、書き込み用トランジスタとしての第１のトランジスタと、前記駆動用トランジスタとしての第２のトランジスタと、前記補正用トランジスタとしての第３のトランジスタと、保持容量素子とを含み、
前記第１のトランジスタのゲートが前記走査線に接続され、
前記第１のトランジスタにおけるドレインおよびソースのうち、一方が前記信号線に接続されると共に、他方が前記第２のトランジスタのゲートおよび前記保持容量素子の一端に接続され、
前記第３のトランジスタのゲートが前記ゲート線に接続され、
前記第３のトランジスタにおけるドレインおよびソースのうち、一方が前記電源線および前記保持容量素子の他端に接続されると共に、他方が、前記第２のトランジスタにおけるドレインおよびソースのうちの一方に接続され、
前記第２のトランジスタにおけるドレインおよびソースのうちの他方が、前記有機電界発光素子のアノードに接続され、
前記有機電界発光素子のカソードが固定電位に設定されている
請求項６に記載の表示装置。
【請求項８】
各画素において、前記電源線と前記補正用トランジスタとの間に、前記駆動用トランジスタが配置されている
請求項１ないし請求項５のいずれか１項に記載の表示装置。
【請求項９】
各画素は、前記発光素子としての有機電界発光素子と、書き込み用トランジスタとしての第１のトランジスタと、前記駆動用トランジスタとしての第２のトランジスタと、前記補正用トランジスタとしての第３のトランジスタと、保持容量素子とを含み、
前記第１のトランジスタのゲートが前記走査線に接続され、
前記第１のトランジスタにおけるドレインおよびソースのうち、一方が前記信号線に接続されると共に、他方が前記第２のトランジスタのゲートおよび前記保持容量素子の一端に接続され、
前記第３のトランジスタのゲートが前記ゲート線に接続され、
前記第２のトランジスタにおけるドレインおよびソースのうち、一方が前記電源線および前記保持容量素子の他端に接続されると共に、他方が、前記第３のトランジスタにおけるドレインおよびソースのうちの一方に接続され、
前記第３のトランジスタにおけるドレインおよびソースのうちの他方が、前記有機電界発光素子のアノードに接続され、
前記有機電界発光素子のカソードが固定電位に設定されている
請求項８に記載の表示装置。
【請求項１０】
各々が発光素子および駆動用トランジスタを含む複数の画素と、各画素に接続された走査線、信号線、電源線およびゲート線とを有する表示部と、
前記走査線に対して、前記複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、
前記信号線に対して映像信号電圧を印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と
を備え、
各画素において、前記電源線と前記発光素子との間の経路上に前記駆動用トランジスタが配置され、
前記ゲート線を介して前記駆動用トランジスタのバックゲートに印加される補正用ゲート電圧が、前記表示部内の単位領域ごとに個別に設定されている
表示装置。
【請求項１１】
表示装置を備え、
前記表示装置は、
各々が発光素子、駆動用トランジスタおよび補正用トランジスタを含む複数の画素と、各画素に接続された走査線、信号線、電源線およびゲート線とを有する表示部と、
前記走査線に対して、前記複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、
前記信号線に対して映像信号電圧を印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と
を備え、
各画素において、前記電源線と前記発光素子との間の経路上に、前記駆動用トランジスタおよび前記補正用トランジスタが互いに直列接続されて配置され、
前記ゲート線を介して前記補正用トランジスタのゲートに印加される補正用ゲート電圧が、前記表示部内の単位領域ごとに個別に設定されている
電子機器。
【請求項１２】
表示装置を備え、
前記表示装置は、
各々が発光素子および駆動用トランジスタを含む複数の画素と、各画素に接続された走査線、信号線、電源線およびゲート線とを有する表示部と、
前記走査線に対して、前記複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、
前記信号線に対して映像信号電圧を印加することにより、前記走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路と
を備え、
各画素において、前記電源線と前記発光素子との間の経路上に前記駆動用トランジスタが配置され、
前記ゲート線を介して前記駆動用トランジスタのバックゲートに印加される補正用ゲート電圧が、前記表示部内の単位領域ごとに個別に設定されている
電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electro Luminescence）素子等の発光素子を用いて構成された表示装置、およびそのような表示装置を備えた電子機器に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイ（ＦＰＤ：Flat Panel Display）の分野において、有機ＥＬ表示装置への関心が高まっている。有機ＥＬ表示装置は、液晶表示装置（ＬＣＤ：Liquid Crystal Display）と異なり、自発光素子を用いたデバイスであるため、原理的にバックライトが不要である。このため、ＬＣＤと比較して、薄型化や高輝度化に有利である。特に、画素ごとにＴＦＴ（Thin Film Transistor；薄膜トランジスタ）等のスイッチング素子を設けてなるアクティブマトリクス型の有機ＥＬ表示装置では、各画素をホールド点灯（電圧を容量に保持させて点灯）させることで消費電力を低く抑えることができ、大画面化および高精細化への対応が容易となることから、様々な開発が進められている。
【０００３】
このようなアクティブマトリクス型の有機ＥＬ表示装置では、駆動電流を確保する観点から、主に低温ポリシリコン（ｐ−Ｓｉ、多結晶シリコン）膜を用いたＴＦＴについての研究開発がなされている。このｐ−Ｓｉ膜は、主に、予め形成しておいた非晶質シリコン（ａ−Ｓｉ、アモルファスシリコン）膜に対してエキシマレーザ等を用いてレーザ光を照射し、再結晶化を行うことにより形成されるようになっている（ＥＬＡ法）。具体的には、表示面内の所定方向（水平方向や垂直方向）に沿って、単位領域内での照射を順次ずらしつつ行うことにより、表示面全体での再結晶化を行っている。
【０００４】
ところが、このＥＬＡ法を用いて、ｐ−Ｓｉ膜を有するＴＦＴを用いた有機ＥＬ表示装置を製造した場合、レーザ光のショットばらつきに起因して、表示面内で駆動用トランジスタの移動度や閾値の値がばらついてしまうという問題があった。このような表示面内でのトランジスタ特性のばらつきが生じると、表示面内での輝度ばらつき（例えば、縦方向や横方向のスジむら）を引き起こすことになり、表示画質が低下してしまうことになる。
【０００５】
そこで、例えば特許文献１には、各画素内の駆動用トランジスタを複数個並列して設け、発光電流を分流させて駆動トランジスタの特性ばらつきを平均化させることにより、そのような特性ばらつきを低減するようにした手法が提案されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００４−２１２６８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、この特許文献１の手法では、原理上、表示面内の領域ごとに駆動トランジスタの特性ばらつきを個別に（任意に）調整することはできないことから、そのような特性ばらつきの改善効果が不十分であった。
【０００８】
このようにして従来の手法では、製造プロセス等に起因した駆動用トランジスタの移動度や閾値のばらつきを低減することが困難であったため、改善するための手法の提案が望まれていた。なお、これまで説明した問題は、有機ＥＬ表示装置には限られず、他の種類の発光素子を用いた表示装置においても生じ得るものである。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、従来と比べて表示面内の輝度ばらつきを抑えて表示画質を向上させることが可能な表示装置および電子機器を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の第１の表示装置は、各々が発光素子、駆動用トランジスタおよび補正用トランジスタを含む複数の画素と、各画素に接続された走査線、信号線、電源線およびゲート線とを有する表示部と、走査線に対して複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、信号線に対して映像信号電圧を印加することにより、走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路とを備えたものである。各画素において、電源線と発光素子との間の経路上には、駆動用トランジスタおよび補正用トランジスタが互いに直列接続されて配置されている。また、ゲート線を介して補正用トランジスタのゲートに印加される補正用ゲート電圧が、表示部内の単位領域ごとに個別に設定されている。
【００１１】
本発明の第１の電子機器は、上記本発明の第１の表示装置を備えたものである。
【００１２】
本発明の第１の表示装置および第１の電子機器では、各画素において、電源線と発光素子との間の経路上に、駆動用トランジスタおよび補正用トランジスタが互いに直列接続されて配置されると共に、ゲート線を介して補正用トランジスタのゲートに印加される補正用ゲート電圧が、表示部内の単位領域ごとに個別に設定されている。これにより、例えばこの単位領域ごとに駆動用トランジスタの移動度や閾値の値がばらついていたとしても、補正用ゲート電圧の個別設定によって、それらの値のばらつきが低減されるように任意に調整可能となる。
【００１３】
本発明の第２の表示装置は、各々が発光素子および駆動用トランジスタを含む複数の画素と、各画素に接続された走査線、信号線、電源線およびゲート線とを有する表示部と、走査線に対して複数の画素を順次選択するための選択パルスを印加する走査線駆動回路と、信号線に対して映像信号電圧を印加することにより、走査線駆動回路により選択された画素に対して映像信号の書き込みを行う信号線駆動回路とを備えたものである。各画素において、電源線と発光素子との間の経路上には駆動用トランジスタが配置されている。また、ゲート線を介して駆動用トランジスタのバックゲートに印加される補正用ゲート電圧が、表示部内の単位領域ごとに個別に設定されている。
【００１４】
本発明の第２の電子機器は、上記本発明の第２の表示装置を備えたものである。
【００１５】
本発明の第２の表示装置および第２の電子機器では、各画素において、電源線と発光素子との間の経路上に駆動用トランジスタが配置されると共に、ゲート線を介して駆動用トランジスタのバックゲートに印加される補正用ゲート電圧が、表示部内の単位領域ごとに個別に設定されている。これにより、例えばこの単位領域ごとに駆動用トランジスタの移動度や閾値の値がばらついていたとしても、補正用ゲート電圧の個別設定によって、それらの値のばらつきが低減されるように任意に調整可能となる。
【発明の効果】
【００１６】
本発明の第１の表示装置および第１の電子機器によれば、各画素において、電源線と発光素子との間の経路上に駆動用トランジスタおよび補正用トランジスタが互いに直列接続されるように配置すると共に、ゲート線を介して補正用トランジスタのゲートに印加される補正用ゲート電圧を、表示部内の単位領域ごとに個別に設定するようにしたので、単位領域ごとの駆動用トランジスタの移動度や閾値のばらつきを低減することができる。よって、例えば製造プロセスに起因したそのようなばらつきを低減することにより、表示面内の輝度ばらつきを抑えることができ、表示画質を向上させることが可能となる。
【００１７】
本発明の第２の表示装置および第２の電子機器によれば、各画素において、電源線と発光素子との間の経路上に駆動用トランジスタを配置すると共に、ゲート線を介して駆動用トランジスタのバックゲートに印加される補正用ゲート電圧を、表示部内の単位領域ごとに個別に設定するようにしたので、単位領域ごとの駆動用トランジスタの移動度や閾値のばらつきを低減することができる。よって、例えば製造プロセスに起因したそのようなばらつきを低減することにより、表示面内の輝度ばらつきを抑えることができ、表示画質を向上させることが可能となる。
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態に係る表示装置の一例を表すブロック図である。
【図２】図１に示した画素内の構成例を表す回路図である。
【図３】図２に示した各トランジスタの構成例を表す断面図である。
【図４】図３に示した各トランジスタの形成する際のレーザアニール工程の一例について説明するための模式図である。
【図５】図２に示した駆動用トランジスタおよび補正用トランジスタにおける発光動作時の特性例について説明するための特性図である。
【図６】比較例１に係る表示装置の画素内の構成例を表す回路図である。
【図７】比較例１に係る表示装置における表示面内の輝度むらについて説明するための図である。
【図８】比較例２に係る表示装置の画素内の構成例を表す回路図である。
【図９】第１の実施の形態に係る表示装置における表示面内の輝度むらの低減作用について説明するための図である。
【図１０】第１の実施の形態に係る表示装置における表示面内の輝度むらの低減作用について説明するための回路図である。
【図１１】第２の実施の形態に係る表示装置の画素内の構成例を表す回路図である。
【図１２】第２の実施の形態に係る表示装置における表示面内の輝度むらの低減作用について説明するための回路図である。
【図１３】第３の実施の形態に係る表示装置の画素内の構成例を表す回路図である。
【図１４】第３の実施の形態に係る表示装置における表示面内の輝度むらの低減作用について説明するための特性図である。
【図１５】本発明の変形例に係る表示装置におけるレーザアニール工程について説明するための模式図である
【図１６】実施の形態の表示装置を含むモジュールの概略構成を表す平面図である。
【図１７】実施の形態の表示装置の適用例１の外観を表す斜視図である。
【図１８】（Ａ）は適用例２の表側から見た外観を表す斜視図であり、（Ｂ）は裏側から見た外観を表す斜視図である。
【図１９】適用例３の外観を表す斜視図である。
【図２０】適用例４の外観を表す斜視図である。
【図２１】（Ａ）は適用例５の開いた状態の正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態の正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（電源線と駆動用トランジスタとの間に補正用トランジスタを配置した画素回路の例）
２．第２の実施の形態（電源線と補正用トランジスタとの間に駆動用トランジスタを配置した画素回路の例）
３．第３の実施の形態（駆動用トランジスタのバックゲートに補正用ゲート電圧が印加される例）
４．変形例（レーザアニール方向についての変形例）
５．モジュールおよび適用例（電子機器への適用例）
【００２０】
＜第１の実施の形態＞
［表示装置の構成］
図１は、本発明の第１の実施の形態に係る表示装置（表示装置１）の概略構成をブロック図で表したものである。この表示装置１は、表示パネル１０（表示部）および駆動回路２０を備えている。
【００２１】
（表示パネル１０）
表示パネル１０は、複数の画素１１Ｒ，１１Ｇ，１１Ｂがマトリクス状に配置された画素アレイ部１３を有しており、外部から入力される映像信号２０Ａおよび同期信号２０Ｂに基づいて、アクティブマトリクス駆動により画像表示を行うものである。なお、画素１１Ｒ，１１Ｇ，１１Ｂはそれぞれ、赤（Ｒ），青（Ｂ），緑（Ｇ）の３原色の発光がなされる画素に対応している。
【００２２】
画素アレイ部１３は、行状に配置された複数の走査線ＷＳＬと、列状に配置された複数の信号線ＤＴＬと、走査線ＷＳＬに沿って行状に配置された複数の電源線ＤＳＬと、信号線ＤＴＬに沿って列状に配置された複数のゲート線ＧＬとを有している。これらの走査線ＷＳＬ、信号線ＤＴＬ、電源線ＤＳＬおよびゲート線ＧＬの一端側はそれぞれ、後述する駆動回路２０に接続されている。また、上記した各画素１１Ｒ，１１Ｇ，１１Ｂは、各走査線ＷＳＬ１および各電源線ＤＳＬと、各信号線ＤＴＬおよび各ゲート船ＧＬとの交差部に対応して、行列状に配置（マトリクス配置）されている。
【００２３】
図２は、画素１１Ｒ，１１Ｇ，１１Ｂの内部構成（回路構成）の一例を表したものである。これらの画素１１Ｒ，１１Ｇ，１１Ｂ内には、有機ＥＬ素子１２（発光素子）および画素回路１４が設けられている。なお、図中に示した有機ＥＬ素子１２Ｒ，１２Ｇ，１２Ｂはそれぞれ、赤（Ｒ），青（Ｂ），緑（Ｇ）の各原色光の発光を行う有機ＥＬ素子に対応しており、以下ではこれらの総称としての有機ＥＬ素子１２を用いるものとする。
【００２４】
画素回路１４は、書き込み（サンプリング用）トランジスタＴｒ１（第１のトランジスタ）、駆動（駆動用）トランジスタＴｒ２（第２のトランジスタ）、補正用トランジスタＴｒ３（第３のトランジスタ）および保持容量素子Ｃｓを用いて構成されている。すなわち、この画素回路１４は、いわゆる「３Ｔｒ１Ｃ」の回路構成となっている。書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２および補正用トランジスタＴｒ３はそれぞれ、ここではｐチャネルＭＯＳ（Metal Oxide Semiconductor）型のＴＦＴにより構成されている。なお、ＴＦＴの種類は特に限定されるものではなく、例えば、逆スタガー構造（いわゆるボトムゲート型）であってもよいし、スタガー構造（いわゆるトップゲート型）であってもよい。
【００２５】
画素回路１４では、書き込みトランジスタＴｒ１のゲートが走査線ＷＳＬに接続され、ソースが信号線ＤＴＬに接続され、ドレインが、駆動トランジスタＴｒ２のゲートおよび保持容量素子Ｃｓの一端に接続されている。補正用トランジスタＴｒ３のゲートはゲート線ＧＬに接続され、ソースは、電源線ＤＳＬおよび保持容量素子Ｃｓの他端に接続され、ドレインは駆動トランジスタＴｒ２のソースに接続されている。駆動トランジスタＴｒ２のドレインは有機ＥＬ素子１２のアノードに接続され、有機ＥＬ素子１２のカソードは固定電位（ここでは、グランド（接地電位））に設定されている。すなわち、この画素回路１４では、電源線ＤＳＬと有機ＥＬ素子１２との間の経路上に、駆動トランジスタＴｒ２および補正用トランジスタＴｒ３が互いに直列接続されて配置されている。具体的には、ここでは電源線ＤＳＬと駆動トランジスタとＴｒ２との間に補正用トランジスタＴｒ３が配置されている。
【００２６】
図３は、画素回路１４における各トランジスタ（書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２および補正用トランジスタＴｒ３）の断面構成例を表したものである。
【００２７】
これらのトランジスタＴｒ１，Ｔｒ２，Ｔｒ３ではそれぞれ、表示パネル１０全体としての基板８０上に、ゲート電極８１１、ゲート絶縁膜８１２、ｐ−Ｓｉ（多結晶（ポリ）シリコン）膜８１３、エッチングストッパ層としての絶縁膜８１４、ならびにソース電極８１５Ｓおよびドレイン電極８１５Ｄが、この順に形成されている。基板８０は、例えばＳｉ基板やガラス基板である。ゲート電極８１１は例えばモリブデン（Ｍｏ）等の金属材料からなり、ゲート絶縁膜８１２および絶縁膜８１４はそれぞれ、酸化シリコン（ＳｉＯ）や窒化シリコン（ＳｉＮ）等の絶縁材料からなる。ソース電極８１５Ｓおよびドレイン電極８１５Ｄはそれぞれ、アルミニウム（Ａｌ）等の金属材料からなる。
【００２８】
ここで、これらのうちのｐ−Ｓｉ膜８１３は、予め形成しておいた非晶質シリコン（ａ−Ｓｉ、アモルファスシリコン）膜に対し、エキシマレーザ等を用いてレーザ光を照射して再結晶化を行うことにより（ＥＬＡ法を用いて）形成されたものである。具体的には、例えば図４に模式的に示したように、表示パネル１０（表示面）内の所定方向（ここでは、水平方向（Ｈ方向））に沿って、単位領域内での照射を順次ずらしつつ行うことにより、表示パネル１０（画素アレイ部１３）全体での再結晶化を行うようになっている。
【００２９】
（駆動回路２０）
図１に示した駆動回路２０は、画素アレイ部１３（表示パネル１０）内の各画素１１Ｒ，１１Ｇ，１１Ｂに対して発光駆動（表示駆動）を行うものである。具体的には、画素アレイ部１３における複数の画素１１Ｒ，１１Ｇ，１１Ｂを順次選択しつつ、選択された画素１１Ｒ，１１Ｂ，１１Ｇに対して映像信号２０Ａに基づく映像信号電圧を書き込むことにより、複数の画素１１Ｒ，１１Ｇ，１１Ｂに対する表示駆動を行っている。
【００３０】
この駆動回路２０は、映像信号処理回路２１、タイミング生成回路２２、走査線駆動回路２３、信号線・ゲート線駆動回路２４および電源線駆動回路２５を有している。
【００３１】
映像信号処理回路２１は、外部から入力されるデジタルの映像信号２０Ａに対して所定の補正を行うと共に、補正した後の映像信号２１Ａを信号線・ゲート線駆動回路２４に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【００３２】
タイミング生成回路２２は、外部から入力される同期信号２０Ｂに基づいて制御信号２２Ａを生成し出力することにより、表示動作を制御するものである。具体的には、走査線駆動回路２３、信号線・ゲート線駆動回路２４および電源線駆動回路２５がそれぞれ連動して表示動作を行うように制御している。
【００３３】
走査線駆動回路２３は、制御信号２２Ａに従って（同期して）複数の走査線ＷＳＬに対して選択パルスを順次印加することにより、複数の画素１１Ｒ，１１Ｇ，１１Ｂを順次選択するものである。具体的には、書き込みトランジスタＴｒ１をオン状態に設定するときに印加する電圧Ｖonと、書き込みトランジスタＴｒ１をオフ状態に設定するときに印加する電圧Ｖoffとを選択的に出力することにより、上記した選択パルスを生成するようになっている。ここで、電圧Ｖonは、書き込みトランジスタＴｒ１のオン電圧以上の値（一定値）となっており、電圧Ｖoffは、書き込みトランジスタＴｒ１のオン電圧よりも低い値（一定値）となっている。
【００３４】
信号線・ゲート線駆動回路２４は、図示しない信号線駆動回路およびゲート線駆動回路を有している。
【００３５】
信号線駆動回路は、制御信号２２Ａに従って（同期して）、映像信号処理回路２１から入力される映像信号２１Ａに対応するアナログの映像信号を生成し、各信号線ＤＴＬに印加するものである。具体的には、この映像信号２１Ａに基づく各色用のアナログの映像信号電圧を、各信号線ＤＴＬに対して個別に印加する。これにより、走査線駆動回路２４により選択された画素１１Ｒ，１１Ｂ，１１Ｇに対して、映像信号の書き込みを行うようになっている。
【００３６】
ゲート線駆動回路は、制御信号２２Ａに従って（同期して）、各ゲート線ＧＬに対して後述する補正用ゲート電圧Ｖｇ３を印加するものである。なお、詳細は後述するが、この補正用ゲート電圧Ｖｇ３は、表示パネル１０（画素アレイ部１３）内の単位領域（例えば、後述する低電圧設定領域１０ｇＬまたは高電圧設定領域１０ｇＨ）ごとに個別に設定されてるようになっている。
【００３７】
電源線駆動回路２５は、制御信号２２Ａに従って（同期して）、複数の電源線ＤＳＬに対して制御パルスを順次印加することにより、各有機ＥＬ素子１２の発光動作および消光動作の制御を行うものである。具体的には、駆動トランジスタＴｒ２に電流Ｉｄｓを流すときに印加する電圧ＶＨと、駆動トランジスタＴｒ２に電流Ｉｄｓを流さないときに印加する電圧ＶＬとを選択的に出力することにより、上記した制御パルスを生成するようになっている。ここで、電圧ＶＬは、有機ＥＬ素子１２における閾値電圧Ｖthelおよびカソード電圧Ｖcatを足し合わせた電圧値（Ｖthel＋Ｖcat）よりも低い電圧値（一定値）となるように設定されている。一方、電圧ＶＨは、この電圧値（Ｖthel＋Ｖcat）以上の電圧値（一定値）となるように設定されている。
【００３８】
［表示装置の作用・効果］
（表示動作）
この表示装置１では、図１および図２に示したように、駆動回路２０が、表示パネル１０（画素アレイ部１３）内の各画素１１Ｒ，１１Ｂ，１１Ｇに対し、映像信号２０Ａおよび同期信号２０Ｂに基づく表示駆動を行う。これにより、各画素１１Ｒ，１１Ｂ，１１Ｇにおける発光部１１１内の有機ＥＬ素子１２へ駆動電流が注入され、正孔と電子とが再結合して発光が起こる。その結果、表示パネル１０において、映像信号２０Ａに基づく画像表示がなされる。
【００３９】
具体的には、図２を参照すると、発光部１１１では、以下のようにして映像信号の書き込み動作（表示動作）が行われる。まず、信号線ＤＴＬの電圧が映像信号電圧となっており、かつ電源線ＤＳＬの電圧が電圧ＶＨとなっている期間中に、走査線駆動回路２３が、走査線ＷＳＬの電圧を電圧Ｖoffから電圧Ｖonに上げる。これにより、書き込みトランジスタＴｒ１がオン状態となるため、駆動トランジスタＴｒ２のゲート電位Ｖｇ２が、このときの信号線ＤＴＬの電圧に対応する映像信号電圧へと上昇する。その結果、補助容量素子Ｃｓに対して映像信号電圧が書き込まれ、保持される。なお、このような表示動作の際、ゲート線ＧＬには所定のゲート電位Ｖｇ３（ここでは、ゲート補正電圧Ｖｇ３Ｌまたはゲート補正電圧Ｖｇ３Ｈ）が常時印加されており、補正用トランジスタＴｒ３がオン状態になっている。
【００４０】
このとき、有機ＥＬ素子１２のアノード電圧は、この段階ではまだ、有機ＥＬ素子１２における閾値電圧Ｖelとカソード電圧Ｖca（＝接地電位）とを足し合わせた電圧値（Ｖel＋Ｖca）よりも小さく、有機ＥＬ素子１２はカットオフ状態となっている。すなわち、この段階では、有機ＥＬ素子１２のアノード−カソード間には電流が流れない（有機ＥＬ素子１２が発光しない）。したがって、駆動トランジスタＴｒ２から供給される電流Ｉｄｓは、有機ＥＬ素子１２のアノード−カソード間に並列に存在する素子容量（図示せず）へと流れ、この素子容量が充電される。
【００４１】
次に、信号線ＤＴＬおよび電源線ＤＳＬの電圧がそれぞれ、映像信号電圧および電圧ＶＨのまま保持されている期間中に、走査線駆動回路２３が、走査線ＷＳＬの電圧を電圧Ｖonから電圧Ｖoffへと下げる。これにより、書き込みトランジスタＴｒ１がオフ状態となるため、駆動トランジスタＴｒ２のゲートがフローティング状態となる。すると、この駆動トランジスタＴｒ２のゲート−ソース間電圧Ｖｇｓ２が一定に保持された状態で、駆動トランジスタＴｒ２のドレイン−ソース間に電流Ｉｄｓが流れる。その結果、この駆動トランジスタＴｒ２のソース電位Ｖｓ２が上昇すると共に、駆動トランジスタＴｒ２のゲート電位Ｖｇ２もまた、保持容量素子Ｃｓを介した容量カップリングにより、連動して上昇する。そして、これにより、有機ＥＬ素子１２のアノード電圧が、この有機ＥＬ素子１２における閾値電圧Ｖelとカソード電圧Ｖcaとを足し合わせた電圧値（Ｖel＋Ｖca）よりも大きくなる。よって、有機ＥＬ素子１２のアノード−カソード間には、補助容量素子Ｃｓに保持された映像信号電圧、すなわち駆動トランジスタＴｒ２におけるゲート−ソース間電圧Ｖｇｓ２に応じた電流Ｉｄｓが流れ、有機ＥＬ素子１２が所望の輝度で発光する。
【００４２】
このような有機ＥＬ素子１２の発光動作の際、例えば図５（Ａ）に示したように、駆動トランジスタＴｒ２は飽和領域で動作する一方、例えば図５（Ｂ）に示したように、補正用トランジスタＴｒ３は線形領域で動作する。この例では、駆動トランジスタＴｒ２では、ソース−ドレイン間電圧Ｖｄｓ＝Ｖｄｓ２のときに、ソース−ドレイン間に電流（発光電流）Ｉｄｓが流れている。一方、補正用トランジスタＴｒ３では、ソース−ドレイン間電圧Ｖｄｓ＝Ｖｄｓ３（＜Ｖｄｓ２）において、ソース−ドレイン間に電流（発光電流）Ｉｄｓが流れている。
【００４３】
次いで、駆動回路２０は、所定の期間が経過したのち、有機ＥＬ素子１２の発光期間を終了させる。具体的には、電源線駆動回路２５が、電源線ＤＳＬの電圧を電圧ＶＨから電圧ＶＬへと下げる。すると、駆動トランジスタＴｒ２のソース電位Ｖｓ２が下降していく。これにより、有機ＥＬ素子１２のアノード電圧が、この有機ＥＬ素子１２における閾値電圧Ｖelとカソード電圧Ｖcaとを足し合わせた電圧値（Ｖel＋Ｖca）よりも小さくなり、アノード−カソード間に電流Ｉｄｓが流れなくなる。その結果、これ以降は有機ＥＬ素子１２が消光する（消光期間へと移行する）。
【００４４】
なお、その後は、駆動回路２０は、これまで説明した発光動作および消光動作がフレーム期間（１垂直期間、１Ｖ期間）ごとに周期的に繰り返されるように、表示駆動を行う。また、それと共に、駆動回路２０は、例えば１水平期間（１Ｈ期間）ごとに、電源線ＤＳＬに印加する制御パルスおよび走査線ＷＳＬに印加する選択パルスをそれぞれ、行方向に走査させる。以上のようにして、表示装置１における表示動作（駆動回路２０による表示駆動）が行われる。
【００４５】
（特徴的部分の作用）
次に、本実施の形態の表示装置１における特徴的部分の作用について、比較例（比較例１，２）と比較しつつ詳細に説明する。
【００４６】
（比較例１）
図６は、比較例１に係る表示装置の画素１０１Ｒ，１０１Ｂ，１０１Ｇの内部構成（回路構成）を表したものである。この比較例１の画素１０１Ｒ，１０１Ｇ，１０１Ｂは、図２に示した本実施の形態の画素回路１４の代わりに画素回路１０４を有するものとなっている。具体的には、この画素回路１０４は、画素回路１４において補正用トランジスタＴｒ３を省いた（設けないようにした）回路構成となっている。このことに起因して、比較例１の表示動作では、以下の問題が生じる。
【００４７】
すなわち、まず、図３および図４を参照して前述したように、トランジスタＴｒ１，Ｔｒ２におけるｐ−Ｓｉ膜８１３は、ａ−Ｓｉ膜に対してエキシマレーザ等を用いてレーザ光を照射し再結晶化を行うことにより形成されたものとなっている（ＥＬＡ法）。具体的には、表示パネル１０内の所定方向（ここではＨ方向）に沿って、単位領域内での照射を順次ずらしつつ行うことにより、表示パネル１０全体での再結晶化を行っている。
【００４８】
ところが、このようなＥＬＡ法を用いて、ｐ−Ｓｉ膜８１３を有する駆動トランジスタＴｒ２を用いた有機ＥＬ表示装置（比較例１に係る表示装置）を製造した場合、以下の問題が生じる。すなわち、レーザ光のショットばらつきに起因して、例えば図７（Ａ）に示したように、表示面内で駆動トランジスタＴｒ２の移動度μや閾値電圧Ｖｔｈの値がばらついてしまう。具体的には、この例では、駆動トランジスタＴｒ２においてソース−ドレイン電圧Ｖｄｓ＝Ｖｄｓ１０３のときに、移動度μが相対的に小さい画素１０１Ｒ，１０１Ｇ，１０１Ｂでは、ソース−ドレイン間に流れる電流（発光電流）Ｉｄｓ＝ＩｄｓＬとなっている。一方、同じくソース−ドレイン電圧Ｖｄｓ＝Ｖｄｓ１０３であるにも関わらず、移動度μが相対的に大きい画素１０１Ｒ，１０１Ｇ，１０１Ｂでは、駆動トランジスタＴｒ２のソース−ドレイン間に流れる電流Ｉｄｓ＝ＩｄｓＨ（＞ＩｄｓＬ）となっている。
【００４９】
このような表示面内での駆動トランジスタＴｒ２の特性（ここでは移動度μ）のばらつきが生じると、表示面内での輝度ばらつき（ここでは、例えば図７（Ｂ）に示したようなＨ方向のスジむら）を引き起こすことになり、表示画質が低下してしまうことになる。具体的には、図７（Ｂ）に示した例では、表示パネル１００内において、移動度μが相対的に大きい画素領域（高輝度領域１００Ｈ）と、移動度μが相対的に小さい画素領域（低輝度発光領域１００Ｌ）とが、Ｈ方向に沿って交互に形成され、横スジむらが発生している。
【００５０】
（比較例２）
一方、図８は、比較例２に係る表示装置の画素２０１Ｒ，２０１Ｂ，２０１Ｇの内部構成（回路構成）を表したものである。この比較例２の画素２０１Ｒ，２０１Ｇ，２０１Ｂは、図２に示した本実施の形態の画素回路１４の代わりに画素回路２０４を有するものとなっている。具体的には、この画素回路２０４は、画素回路１４において、補正用トランジスタＴｒ３を省く（設けないようにする）と共に、１つの駆動トランジスタＴｒ２の代わりに、互いに並列接続された複数（ここでは３つ）の駆動トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２３を設けた回路構成となっている。なお、これらの駆動トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２３のゲートはそれぞれ、互いに共通接続されている（書き込みトランジスタＴｒ１のドレインおよび保持容量素子Ｃｓの一端がそれぞれ共通して接続されている）。
【００５１】
このような画素回路２０４を有する比較例２では、表示動作の際に、電流（発光電流）Ｉｄｓが３つの駆動トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２３に分割して流れる（分流する）。これにより、駆動トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２３における特性ばらつきが平均化され、上記比較例１と比べてそのような特性ばらつきが低減される。しかしながら、この比較例２の画素回路２０４では、原理上、表示面内の領域ごと（例えば、図７（Ｂ）に示した高輝度領域１００Ｈ，低輝度領域１００Ｌごと）に、駆動トランジスタＴｒ２１，Ｔｒ２２，Ｔｒ２３の特性ばらつきを個別に（任意に）調整することはできない。このため、この比較例２では、そのような特性ばらつきの改善効果が不十分である。
【００５２】
（第１の実施の形態の特徴的作用）
これに対して、本実施の形態の表示装置１では、図１および図２に示したように、各画素１１Ｒ，１１Ｇ，１１Ｂの画素回路１４において、電源線ＤＳＬと有機ＥＬ素子１２との間の経路上に、駆動トランジスタＴｒ２および補正用トランジスタＴｒ３が互いに直列接続されて配置されている。具体的には、ここでは電源線ＤＳＬと駆動トランジスタとＴｒ２との間に補正用トランジスタＴｒ３が配置されている。そして、例えば図９（Ａ）に示したように、ゲート線ＧＬを介して補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３が、表示パネル１０内の単位領域ごとに個別に設定されている。
【００５３】
具体的には、例えば図９（Ａ），（Ｂ）に示したように、各トランジスタＴｒ１〜Ｔｒ３の移動度μが相対的に大きくなっている単位領域では、補正用ゲート電圧Ｖｇ３が相対的に低くなるように設定されている（低電圧設定領域１０ｇＬ）。一方、各トランジスタＴｒ１〜Ｔｒ３の移動度μが相対的に小さくなっている単位領域では、補正用ゲート電圧Ｖｇ３が相対的に高くなるように設定されている（高電圧設定領域１０ｇＨ）。すなわち、表示パネル１０内の各単位領域（低電圧設定領域１０ｇＬおよび高電圧設定領域１０ｇＨ）が、表示パネル１０内における発光輝度のばらつき分布に基づいて設定されたものとなっている。この例では、表示パネル１０内において、図７（Ｂ）に示した表示パネル１００と同様に、移動度μが相対的に大きい画素領域と、移動度μが相対的に小さい画素領域とが、Ｈ方向に沿って交互に形成された場合に対応した単位領域設定となっている。なお、各単位領域における各トランジスタＴｒ１〜Ｔｒ３の移動度μは、例えば表示装置１の製品出荷前等に、有機ＥＬ素子１２による発光輝度の測定（例えば、カメラや発光電流を用いた測定）により求められたものである。
【００５４】
詳細には、例えば図９（Ｂ）に示した例で説明すると、以下のようになる。すなわち、この例ではまず、補正用トランジスタＴｒ３においてソース−ドレイン電圧Ｖｄｓ＝Ｖｄｓ３のときに、移動度μが相対的に小さい画素１１Ｒ，１１Ｇ，１１Ｂにおいて、電流（発光電流）Ｉｄｓ＝ＩｄｓＬとなっている。一方、移動度μが相対的に大きい画素１１Ｒ，１１Ｇ，１１Ｂでは、同じくソース−ドレイン電圧Ｖｄｓ＝Ｖｄｓ３のとき、電流Ｉｄｓ＝ＩｄｓＨ（＞ＩｄｓＬ）となっている。そこで、本実施の形態では、例えば図中の矢印Ｐ１１，Ｐ１２で示したように、移動度μが相対的に大きい画素１１Ｒ，１１Ｇ，１１Ｂにおいて、移動度μが相対的に小さい画素１１Ｒ，１１Ｇ，１１Ｂとの間で電流Ｉｄｓの値が一致するように（図中の矢印Ｐ２参照）、補正用ゲート電圧Ｖｇｓ３の値が設定されている。言い換えると、移動度μが相対的に大きい画素と相対的に小さい画素との間で補正用トランジスタＴｒ３の特性が一致することとなるように、補正用ゲート電圧Ｖｇ３の値が設定されている。
【００５５】
したがって、例えば図１０（Ａ）に示したように、移動度μが相対的に大きい場合には、以下のようになる。すなわち、まず、補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３が相対的に低く設定される（例えば、Ｖｇ３Ｌ）ため、補正用トランジスタＴｒ３のソース−ドレイン間の電圧Ｖｄｓ３が相対的に大きくなる（例えば、Ｖｄｓ３Ｈ）。このため、駆動トランジスタＴｒ３のソース電位Ｖｓ３（＝ＶＨ−Ｖｄｓ３Ｈ）が相対的に低くなり、これに伴ってゲート−ソース間電圧Ｖｇｓ２が相対的に小さくなることにより、発光電流Ｉｄｓが相対的に小さくなる（例えば、ＩｄｓＬ）。なお、図中において、補正用トランジスタＴｒ３は線形領域で動作していることを示すため、この補正用トランジスタＴｒ３を抵抗の記号で示しており、以下の同様の図においても同様である。
【００５６】
一方、例えば図１０（Ｂ）に示したように、移動度μが相対的に小さい場合には、以下のようになる。すなわち、まず、補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３が相対的に高く設定される（例えば、Ｖｇ３Ｈ（＞Ｖｄｓ３Ｌ））ため、補正用トランジスタＴｒ３のソース−ドレイン間の電圧Ｖｄｓ３が相対的に小さくなる（例えば、Ｖｄｓ３Ｌ（＜Ｖｄｓ３Ｈ））。このため、駆動トランジスタＴｒ３のソース電位Ｖｓ３（＝ＶＨ−Ｖｄｓ３Ｈ）が相対的に高くなり、これに伴ってゲート−ソース間電圧Ｖｇｓ２が相対的に大きくなることにより、発光電流Ｉｄｓが相対的に大きくなる（例えば、ＩｄｓＨ（＞ＩｄｓＬ））。
【００５７】
これにより、本実施の形態では例えば単位領域ごとに駆動トランジスタＴｒ２の移動度μや閾値電圧Ｖｔｈの値がばらついていたとしても、補正用ゲート電圧Ｖｇ３の個別設定によって、それらの値のばらつきが低減されるように任意に調整可能となる。
【００５８】
以上のように本実施の形態では、各画素１１Ｒ，１１Ｇ，１１Ｂにおいて、電源線ＤＳＬと有機ＥＬ素子１２との間の経路上に、駆動トランジスタＴｒ２および補正用トランジスタＴｒ３が互いに直列接続されるように配置すると共に、ゲート線ＧＬを介して補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３を、表示パネル１０内の単位領域（低電圧設定領域１０ｇＬおよび高電圧設定領域１０ｇＨ）ごとに個別に設定するようにしたので、単位領域ごとの駆動トランジスタＴｒ２の移動度μや閾値電圧Ｖｔｈのばらつきを低減することができる。よって、例えば製造プロセスに起因したそのようなばらつきを低減することにより、表示パネル１０内の輝度ばらつき（例えば横スジむら等）を抑えることができ、表示画質を向上させることが可能となる。
【００５９】
続いて、本発明の他の実施の形態（第２，第３の実施の形態）について説明する。なお、以下では、上記第１の実施の形態と同一の構成要素については同一符号を付してその説明を適宜省略する。
【００６０】
＜第２の実施の形態＞
図１１は、第２の実施の形態に係る表示装置における各画素１１Ｒ１，１１Ｇ１，１１Ｂ１の内部構成（回路構成）を表すものである。これらの画素１１Ｒ１，１１Ｂ１，１１Ｂ１はそれぞれ、第１の実施の形態の画素１１Ｒ，１１Ｇ，１１Ｂにおいて、画素回路１４の代わりに画素回路１４Ａを設けたものに対応している。また、この画素回路１４Ａは、画素回路１４において、駆動トランジスタＴｒ２および補正用トランジスタＴｒ３の配置を逆にしたもの、すなわち、電源線ＤＳＬと補正用トランジスタＴｒ３との間に駆動トランジスタＴｒ２を配置したものに対応している。なお、他の構成については第１の実施の形態の表示装置１と同様であるため、その説明は省略する。
【００６１】
具体的には、本実施の形態の画素回路１４Ａでは、書き込みトランジスタＴｒ１のゲートが走査線ＷＳＬに接続され、ソースが信号線ＤＴＬに接続され、ドレインが、駆動トランジスタＴｒ２のゲートおよび保持容量素子Ｃｓの一端に接続されている。補正用トランジスタＴｒ３のゲートは、ゲート線ＧＬに接続されている。駆動トランジスタＴｒ２のソースは、電源線ＤＳＬおよび保持容量素子Ｃｓの他端に接続され、ドレインは補正用トランジスタＴｒ３のソースに接続されている。補正用トランジスタＴｒ３のドレインは有機ＥＬ素子１２のアノードに接続され、有機ＥＬ素子１２のカソードは固定電位（ここでは、グランド（接地電位））に設定されている。
【００６２】
すなわち、この画素回路１４Ａにおいても上記第１の実施の形態と同様に、電源線ＤＳＬと有機ＥＬ素子１２との間の経路上に、駆動トランジスタＴｒ２および補正用トランジスタＴｒ３が互いに直列接続されて配置されている。具体的には、本実施の形態では電源線ＤＳＬと補正用トランジスタとＴｒ３との間に、駆動トランジスタＴｒ２が配置されている。そして、第１の実施の形態と同様に、ゲート線ＧＬを介して補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３が、表示パネル１０内の単位領域ごとに個別に設定されている。
【００６３】
これにより本実施の形態では、例えば図１２（Ａ）に示したように、移動度μが相対的に大きい場合には、以下のようになる。すなわち、まず、補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３が相対的に低く設定される（例えば、Ｖｇ３Ｌ）ため、補正用トランジスタＴｒ３のソース−ドレイン間の電圧Ｖｄｓ３が相対的に大きくなる（例えば、Ｖｄｓ３Ｈ）。このため、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖｇｓ２が相対的に小さくなり、発光電流Ｉｄｓが相対的に小さくなる（例えば、ＩｄｓＬ）。
【００６４】
一方、図１２（Ｂ）に示したように、移動度μが相対的に小さい場合には、以下のようになる。すなわち、まず、補正用トランジスタＴｒ３のゲートに印加される補正用ゲート電圧Ｖｇ３が相対的に高く設定される（例えば、Ｖｇ３Ｈ（＞Ｖｄｓ３Ｌ））ため、補正用トランジスタＴｒ３のソース−ドレイン間の電圧Ｖｄｓ３が相対的に小さくなる（例えば、Ｖｄｓ３Ｌ（＜Ｖｄｓ３Ｈ））。このため、駆動トランジスタＴｒ３のゲート−ソース間電圧Ｖｇｓ２が相対的に大きくなり、発光電流Ｉｄｓが相対的に大きくなる（例えば、ＩｄｓＨ（＞ＩｄｓＬ））。
【００６５】
以上のように、本実施の形態においても、上記第１の実施の形態と同様の効果を得ることが可能である。すなわち、製造プロセスに起因した、単位領域ごとの駆動トランジスタＴｒ２の移動度μや閾値電圧Ｖｔｈのばらつきを低減することにより、表示パネル１０内の輝度ばらつきを抑えることができ、表示画質を向上させることが可能となる。
【００６６】
＜第３の実施の形態＞
図１３は、第３の実施の形態に係る表示装置における各画素１１Ｒ２，１１Ｇ２，１１Ｂ２の内部構成（回路構成）を表すものである。これらの画素１１Ｒ２，１１Ｂ２，１１Ｂ２はそれぞれ、第１の実施の形態の画素１１Ｒ，１１Ｇ，１１Ｂにおいて、画素回路１４の代わりに画素回路１４Ｂを設けたものに対応している。また、この画素回路１４Ｂは、画素回路１４において、補正用トランジスタＴｒ３を省く（設けないようにする）と共に、駆動トランジスタＴｒ２のバックゲートにゲート線ＧＬを接続したものに対応している。すなわち、本実施の形態では、画素回路１４Ｂがいわゆる「２Ｔｒ１Ｃ」の回路構成となっていると共に、駆動トランジスタＴｒ２のバックゲート電位Ｖｂｇ２が、これまで説明した補正用ゲート電圧に設定されるようになっている。以下説明する本実施の形態の手法は、特に閾値電圧Ｖthのみがばらついている場合に有効な手法である。なお、他の構成については第１の実施の形態の表示装置１と同様であるため、その説明は省略する。
【００６７】
具体的には、本実施の形態の画素回路１４Ｂでは、書き込みトランジスタＴｒ１のゲートが走査線ＷＳＬに接続され、ソースが信号線ＤＴＬに接続され、ドレインが、駆動トランジスタＴｒ２のゲートおよび保持容量素子Ｃｓの一端に接続されている。駆動トランジスタＴｒ２のソースは、電源線ＤＳＬおよび保持容量素子Ｃｓの他端に接続され、ドレインは有機ＥＬ素子１２のアノードに接続され、バックゲートはゲート線ＧＬに接続されている。また、有機ＥＬ素子１２のカソードは、固定電位（ここでは、グランド（接地電位））に設定されている。すなわち、この画素回路１４Ｂでは、電源線ＤＳＬと有機ＥＬ素子１２との間の経路上に駆動トランジスタＴｒ２が配置されている。
【００６８】
すなわち、この画素回路１４Ｂでは、電源線ＤＳＬと有機ＥＬ素子１２との間の経路上に、駆動トランジスタＴｒ２が配置されている。そして、ゲート線ＧＬを介して駆動トランジスタＴｒ２のバックゲートに印加される補正用ゲート電圧Ｖｇ３（＝Ｖｂｇ２）が、表示パネル１０内の単位領域ごとに個別に設定されている。
【００６９】
具体的には、例えば図１４に示したように、閾値電圧Ｖｔｈが相対的に高い画素１１Ｒ２，１１Ｇ２，１１Ｂ２では、以下のようになる。すなわち、駆動トランジスタＴｒ２のバックゲートに印加される補正用ゲート電圧Ｖｇ３（＝Ｖｂｇ２）が相対的に低く設定されるため、発光電流Ｉｄｓが相対的に大きくなる（図中の矢印Ｐ３１参照）。一方、閾値電圧Ｖｔｈが相対的に低い画素１１Ｒ２，１１Ｇ２，１１Ｂ２では、以下のようになる。すなわち、駆動トランジスタＴｒ２のバックゲートに印加される補正用ゲート電圧Ｖｇ３（＝Ｖｂｇ２）が相対的に高く設定されるため、発光電流Ｉｄｓが相対的に小さくなる（図中の矢印Ｐ３２参照）。
【００７０】
これにより本実施の形態においても、例えば単位領域ごとに駆動トランジスタＴｒ２の移動度μや閾値電圧Ｖｔｈの値がばらついていたとしても、補正用ゲート電圧Ｖｇ３（＝Ｖｂｇ２）の個別設定によって、それらのばらつきが低減されるように任意に調整可能となる。
【００７１】
以上のように本実施の形態では、各画素１１Ｒ２，１１Ｇ２，１１Ｂ２において、電源線ＤＳＬと有機ＥＬ素子１２との間の経路上に駆動トランジスタＴｒ２を配置すると共に、ゲート線ＧＬを介して駆動トランジスタＴｒ２のバックゲートに印加される補正用ゲート電圧Ｖｇ３（＝Ｖｂｇ２）を、表示パネル１０内の単位領域ごとに個別に設定するようにしたので、単位領域ごとの駆動トランジスタＴｒ２の移動度μや閾値電圧Ｖｔｈのばらつきを低減することができる。よって、製造プロセスに起因したそのようなばらつきを低減することにより、表示パネル１０内の輝度ばらつきを抑えることができ、表示画質を向上させることが可能となる。
【００７２】
また、本実施の形態の画素回路１４Ｂでは、上記第１および第２の実施の形態の画素回路１４，１４Ａとは異なり、補正用トランジスタＴｒ３が設けられていない（従来の「２Ｔｒ１Ｃ」の回路と同様の構成）ことから、素子数を増加させずに上記の効果を得ることが可能である。
【００７３】
＜変形例＞
続いて、上記第１〜第３の実施の形態に共通の変形例について説明する。なお、上記第１の実施の形態等と同一の構成要素については同一符号を付してその説明を適宜省略する。
【００７４】
図１５（Ａ）は、本変形例に係る表示パネル（表示パネル１０Ａ）において、ＥＬＡ法によりｐ−Ｓｉ膜８１３を形成する（再結晶化を行う）際の照射方向を模式的に表したものである。この表示パネル１０Ａでは、上記第１〜第３の実施の形態とは異なり、垂直方向（Ｖ方向）に沿って単位領域内での照射を順次ずらしつつ行うことにより、表示パネル１０Ａ全体での再結晶化がなされている。
【００７５】
したがって、本変形例では例えば図１５（Ｂ）に示したように、表示パネル１０Ａ内において、移動度μが相対的に大きい画素領域（低電圧設定領域１０ｇＬ）と、移動度μが相対的に小さい画素領域（高電圧設定領域１０ｇＨ）とが、Ｖ方向に沿って交互に形成された場合に対応した単位領域設定となっている
【００７６】
本変形例のように、ＥＬＡ法によりｐ−Ｓｉ膜８１３を形成する（再結晶化を行う）際の照射方向を、上記第１〜第３の実施の形態とは異なる他の方向に設定した場合であっても、上記第１〜第３の実施の形態の手法を適用することにより、同様の効果を得ることが可能である。
【００７７】
＜モジュールおよび適用例＞
次に、図１６〜図２１を参照して、上記第１〜第３の実施の形態および変形例で説明した表示装置の適用例について説明する。上記実施の形態等の表示装置は、テレビジョン装置，デジタルカメラ，ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。言い換えると、上記表示装置は、外部から入力された映像信号あるいは内部で生成した映像信号を、画像あるいは映像として表示するあらゆる分野の電子機器に適用することが可能である。
【００７８】
（モジュール）
上記表示装置は、例えば、図１６に示したようなモジュールとして、後述する適用例１〜５などの種々の電子機器に組み込まれる。このモジュールは、例えば、基板３１の一辺に、封止用基板３２から露出した領域２１０を設け、この露出した領域２１０に、駆動回路２０の配線を延長して外部接続端子（図示せず）を形成したものである。この外部接続端子には、信号の入出力のためのフレキシブルプリント配線基板（ＦＰＣ；Flexible Printed Circuit）２２０が設けられていてもよい。
【００７９】
（適用例１）
図１７は、上記表示装置が適用されるテレビジョン装置の外観を表したものである。このテレビジョン装置は、例えば、フロントパネル３１０およびフィルターガラス３２０を含む映像表示画面部３００を有しており、この映像表示画面部３００が上記表示装置により構成されている。
【００８０】
（適用例２）
図１８は、上記表示装置が適用されるデジタルカメラの外観を表したものである。このデジタルカメラは、例えば、フラッシュ用の発光部４１０、表示部４２０、メニュースイッチ４３０およびシャッターボタン４４０を有しており、この表示部４２０が上記表示装置により構成されている。
【００８１】
（適用例３）
図１９は、上記表示装置が適用されるノート型パーソナルコンピュータの外観を表したものである。このノート型パーソナルコンピュータは、例えば、本体５１０，文字等の入力操作のためのキーボード５２０および画像を表示する表示部５３０を有しており、この表示部５３０が上記表示装置により構成されている。
【００８２】
（適用例４）
図２０は、表示装置１が適用されるビデオカメラの外観を表したものである。このビデオカメラは、例えば、本体部６１０，この本体部６１０の前方側面に設けられた被写体撮影用のレンズ６２０，撮影時のスタート／ストップスイッチ６３０および表示部６４０を有している。そして、この表示部６４０が表示装置１により構成されている。
【００８３】
（適用例５）
図２０は、上記表示装置が適用される携帯電話機の外観を表したものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０，サブディスプレイ７５０，ピクチャーライト７６０およびカメラ７７０を有している。そして、これらのうちのディスプレイ７４０またはサブディスプレイ７５０が、上記表示装置により構成されている。
【００８４】
＜その他の変形例＞
以上、いくつかの実施の形態、変形例および適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等に限定されず、種々の変形が可能である。
【００８５】
例えば、上記実施の形態等では、表示装置がアクティブマトリクス型である場合について説明したが、アクティブマトリクス駆動のための画素回路の構成は、上記実施の形態等で説明したものに限られない。具体的には、例えば必要に応じて、容量素子やトランジスタ等を追加したり置き換えたりするようにしてもよい。その場合、画素回路の変更に応じて、上述した走査線駆動回路、電源線駆動回路および信号線駆動回路の他に、必要な駆動回路を追加するようにしてもよい。
【００８６】
また、上記実施の形態等では、走査線駆動回路、電源線駆動回路および信号線駆動回路における駆動動作をそれぞれ、タイミング生成回路が制御する場合について説明したが、他の回路がこれらの駆動動作を制御するようにしてもよい。また、このような走査線駆動回路、電源線駆動回路および信号線駆動回路に対する制御は、ハードウェア（回路）で行われるようにしてもよいし、ソフトウェア（プログラム）で行われるようにしてもよい。
【００８７】
更に、上記実施の形態等では、画素回路内のトランジスタがそれぞれ、ｐチャネルトランジスタ（ｐチャネルＭＯＳ型のＴＦＴ）により形成されている場合について説明したが、この場合には限られない。すなわち、これらのトランジスタがそれぞれ、ｎチャネルトランジスタ（ｎチャネルＭＯＳ型のＴＦＴ）により形成されていてもよい。
【符号の説明】
【００８８】
１…表示装置、１０，１０Ａ…表示パネル、１０ｇＨ…高電圧設定領域、１０ｇＬ…低電圧設定領域、１１Ｒ，１１Ｇ，１１Ｂ，１１Ｒ１，１１Ｇ１，１１Ｂ１，１１Ｒ２，１１Ｇ２，１１Ｂ２…画素、１２（１２Ｒ，１２Ｇ，１２Ｂ）…有機ＥＬ素子、１３…画素アレイ部、１４，１４Ａ，１４Ｂ…画素回路、２０…駆動回路、２０Ａ，２１Ａ…映像信号、２０Ｂ…同期信号、２１…映像信号処理回路、２２…タイミング生成回路、２２Ａ…制御信号、２３…走査線駆動回路、２４…信号線・ゲート線駆動回路、２５…電源線駆動回路、８０…基板、８１１…ゲート電極、８１２…ゲート絶縁膜、８１３…ｐ−Ｓｉ膜、８１４…絶縁膜、８１５Ｓ…ソース電極、８１５Ｄ…ドレイン電極、ＷＳＬ…走査線、ＤＴＬ…信号線、ＤＳＬ…電源線、ＧＬ…ゲート線、Ｔｒ１…書き込みトランジスタ、Ｔｒ２…駆動トランジスタ（駆動用トランジスタ）、Ｔｒ３…補正用トランジスタ、Ｃｓ…保持容量素子、Ｉｄｓ…電流（発光電流）、Ｖon，Ｖoff，ＶＨ，ＶＬ…電圧、Ｖｇ２…ゲート電位、Ｖｇ３…ゲート電位（補正用ゲート電圧）、Ｖｂｇ２…バックゲート電位（補正用ゲート電圧）、Ｖｓ２…ソース電位、Ｖｇｓ２…ゲート−ソース間電圧。
【図１】
2011209434.tif 000003
【図２】
2011209434.tif 000004
【図３】
2011209434.tif 000005
【図４】
2011209434.tif 000006
【図５】
2011209434.tif 000007
【図６】
2011209434.tif 000008
【図７】
2011209434.tif 000009
【図８】
2011209434.tif 000010
【図９】
2011209434.tif 000011
【図１０】
2011209434.tif 000012
【図１１】
2011209434.tif 000013
【図１２】
2011209434.tif 000014
【図１３】
2011209434.tif 000015
【図１４】
2011209434.tif 000016
【図１５】
2011209434.tif 000017
【図１６】
2011209434.tif 000018
【図１７】
2011209434.tif 000019
【図１８】
2011209434.tif 000020
【図１９】
2011209434.tif 000021
【図２０】
2011209434.tif 000022
【図２１】
2011209434.tif 000023