(57)【要約】【目的】活性領域に形成されるトレンチゲート構造（ゲート容量部）に影響を与えることなくゲート・エミッタ間容量を大きくすることで、スイッチング時に発生するゲート電圧の変動（高周波ノイズなど）を抑制することができる半導体装置を提供する。【解決手段】ゲート電極パッド１５下に配置される第２トレンチ８の面密度を活性領域ＳＡに配置される第１トレンチ３の面密度より大きくし、この第２トレンチ８で形成されるトレンチ容量ＣＴを第１トレンチ３で形成されるゲート容量ＣＧに加えることで、ゲート・エミッタ間容量ＣＧＥを大きくして、スイッチング時に発生するゲート電圧の変動（高周波ノイズなど）を抑制する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、該半導体基板の表面層に配置される第２導電型の第１半導体層と、該第１半導体層の表面から該第１半導体層を貫通して前記半導体基板に達して配置される第１トレンチと、該第１トレンチの内壁に配置されるゲート絶縁膜と、前記第１トレンチの側壁に接し前記第１半導体層の表面層に配置される第１導電型の第２半導体層と、前記第１トレンチに前記ゲート絶縁膜を介して充填されるゲート電極と、該ゲート電極を被覆する層間絶縁膜と、該層間絶縁膜に配置される開口部を介して前記第２半導体層および前記第１半導体層に接する主電極と、前記半導体基板の表面層に前記第１半導体層と接して配置される第２導電型の第３半導体層と、該第３半導体層内に配置される第２トレンチと、該第２トレンチの内壁に配置される絶縁膜と、前記第２トレンチに前記絶縁膜を介して充填される導電体とを有し、前記導電体が前記ゲート電極と接続する半導体装置であって、前記ゲート電極に接続し前記半導体基板上に配置されるゲート電極パッド下に前記第２トレンチが少なくとも配置され、前記第２トレンチの面密度が前記第１トレンチの面密度より大きいことを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、該半導体基板の表面層に配置される第２導電型の第１半導体層と、該第１半導体層の表面から該第１半導体層を貫通して前記半導体基板に達して配置される第１トレンチと、該第１トレンチの内壁に配置されるゲート絶縁膜と、前記第１トレンチの側壁に接し前記第１半導体層の表面層に配置される第１導電型の第２半導体層と、前記第１トレンチに前記ゲート絶縁膜を介して充填されるゲート電極と、該ゲート電極を被覆する層間絶縁膜と、該層間絶縁膜に配置される開口部を介して前記第２半導体層および前記第１半導体層に接する主電極と、前記半導体基板の表面層に前記第１半導体層と離して配置される第２導電型の第３半導体層と、該第３半導体層内に配置される第２トレンチと、該第２トレンチの内壁に配置される絶縁膜と、前記第２トレンチに前記絶縁膜を介して充填される導電体とを有し、前記導電体が前記ゲート電極と接続し、前記第３半導体層が前記主電極と接続する半導体装置であって、前記ゲート電極に接続し前記半導体基板上に配置されるゲート電極パッド下に前記第２トレンチが少なくとも配置され、前記第２トレンチの面密度が前記第１トレンチの面密度より大きいことを特徴とする半導体装置。
【請求項３】
前記第３半導体層が前記主電極と接続することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トレンチの面密度が前記トレンチの開口部上端部の表面積の総和をＳ１とし、前記トレンチに挟まれた前記半導体層の表面積の総和をＳ２としたとき、Ｓ１／（Ｓ１＋Ｓ２）×１００（％）で表されることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１半導体層と、前記ゲート絶縁膜および前記ゲート電極からなるゲート容量部と、前記第３半導体層と、前記絶縁膜および前記導電体からなるトレンチ容量部とを有することを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項６】
前記第３半導体層の深さが前記第１半導体層の深さ以上に深いことを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項７】
前記ゲート電極および前記導電体がポリシリコンであることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項８】
前記第２トレンチの平面形状がストライプ状もしくは格子状であることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、トレンチゲート構造を有する半導体装置に関する。特に、ゲート・エミッタ間容量を増大させるためのトレンチ容量を備えた半導体装置に関する。
【背景技術】
【０００２】
電力エネルギーの有効利用のために、インバータなどの電力変換装置が広く使用されている。そして、これらの電力変換装置に用いられる電力用半導体装置として、制御性に優れた電圧駆動の絶縁ゲート型半導体装置が主流となっている。特に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の低損失・高破壊耐量化技術の進展により、高耐圧・大電流分野にまで、その応用が拡がっている。
【０００３】
ＩＧＢＴなどを用いた絶縁ゲート型半導体装置は、広い安全動作領域を有するため、スナバ回路などの保護回路を必要としない。また、近年、ゲート駆動回路のインピーダンス（ゲート抵抗）を低減して、より高速にスイッチングさせることにより、スイッチング損失のさらなる低減が図られている。
【０００４】
しかし、これらの施策は大きな電圧変化率（ｄＶ／ｄｔ）、電流変化率（ｄＩ／ｄｔ）を伴い、さらに、大きなｄＩ／ｄｔは回路の浮遊インダクタンスとの相乗作用により、サージ電圧とより大きなｄＶ／ｄｔを発生させる。
【０００５】
その結果、半導体装置のゲート電圧が変動して誤動作を招くことがある。このゲート電圧の変動は、ゲート・コレクタ間容量とゲート・エミッタ間容量に依存する。つまり、ゲート・コレクタ間容量が大きい程、またはゲート・エミッタ間容量が小さい程、ゲート電圧の変動は大きくなる。特許文献１と特許文献２にはこのゲート電圧の変動を抑制する方策が開示されている。
【０００６】
図９は、特許文献１に示す従来の半導体装置の要部断面図である。トレンチゲート部６３の間に容量部６４を形成し、この容量部６４をトレンチゲート部６３に加えてゲート容量ＣＧ０を増やすことで、電圧変化率（ｄＶ／ｄｔ）、電流変化率（ｄＩ／ｄｔ）を小さくしてゲート電圧の変動を抑制している。
【０００７】
尚、図中の符号で、５１はｎ型ドリフト層、５２はｐ型コレクタ層、５３はコレクタ電極、５４はｐ型ベース層、５５はｎ型エミッタ層、５６はゲート絶縁膜、５７はゲート電極、５８はエミッタ電極および５９は層間絶縁膜である。
【０００８】
また、図１０は、特許文献２に示す従来の半導体装置の要部断面図である。トレンチゲート部９５の間に浮遊領域９６を形成し、その上に絶縁膜９１を介してエミッタ電極８１に接続する電極９３を設けることで、ゲート・コレクタ間容量ＣＧＣＯを低減してゲート電圧の変動を抑制している。
【０００９】
尚、図中の符号で、７１はコレクタ電極、７２はｐ型コレクタ層、７３はｎ型バッファ層、７４はｎ型ドリフト層、７５はｐ型ベース層、７６はエミッタ電位領域、７７は浮遊ｐ領域、７８はトレンチ、８１はエミッタ電極、８２はゲート電極、８３はゲート絶縁膜、８４はゲート金属電極および９２はエミッタ電位領域である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−１４５４７号公報
【特許文献２】特開２００５−３２９４１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１（図９）に示す半導体装置では、容量部６４のトレンチ６５はトレンチゲート部６３のトレンチ６６と同じように形成しているため、トレンチゲート部６３に影響を与えないで容量部６４のトレンチ容量ＣＴ０を必要に応じて変えることはできない。
【００１２】
また、特許文献２（図１０）に示す半導体装置では、ゲート・コレクタ間容量ＣＧＣＯを減じることについては記載されているが、ゲート・エミッタ間容量ＣＧＥＯを大きくしてゲート電圧の変動を抑制することについては記載されていない。
【００１３】
この発明の目的は、前記の課題を解決して、活性領域に形成されるトレンチゲート構造（ゲート容量部）に影響を与えることなくゲート・エミッタ間容量を大きくすることで、スイッチング時に発生するゲート電圧の変動（高周波ノイズなど）を抑制することができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、第１導電型の半導体基板と、該半導体基板の表面層に配置される第２導電型の第１半導体層と、該第１半導体層の表面から該第１半導体層を貫通して前記半導体基板に達して配置される第１トレンチと、該第１トレンチの内壁に配置されるゲート絶縁膜と、前記第１トレンチの側壁に接し前記第１半導体層の表面層に配置される第１導電型の第２半導体層と、前記第１トレンチに前記ゲート絶縁膜を介して充填されるゲート電極と、該ゲート電極を被覆する層間絶縁膜と、該層間絶縁膜に配置される開口部を介して前記第２半導体層および前記第１半導体層に接する主電極と、前記半導体基板の表面層に前記第１半導体層と接して配置される第２導電型の第３半導体層と、該第３半導体層内に配置される第２トレンチと、該第２トレンチの内壁に配置される絶縁膜と、前記第２トレンチに前記絶縁膜を介して充填される導電体とを有し、前記導電体が前記ゲート電極と接続する半導体装置であって、前記ゲート電極に接続し前記半導体基板上に配置されるゲート電極パッド下に前記第２トレンチが少なくとも配置され、前記第２トレンチの面密度が前記第１トレンチの面密度より大きい構成にする。
【００１５】
また、特許請求の範囲の請求項２に記載の発明によれば、第１導電型の半導体基板と、該半導体基板の表面層に配置される第２導電型の第１半導体層と、該第１半導体層の表面から該第１半導体層を貫通して前記半導体基板に達して配置される第１トレンチと、該第１トレンチの内壁に配置されるゲート絶縁膜と、前記第１トレンチの側壁に接し前記第１半導体層の表面層に配置される第１導電型の第２半導体層と、前記第１トレンチに前記ゲート絶縁膜を介して充填されるゲート電極と、該ゲート電極を被覆する層間絶縁膜と、該層間絶縁膜に配置される開口部を介して前記第２半導体層および前記第１半導体層に接する主電極と、前記半導体基板の表面層に前記第１半導体層と離して配置される第２導電型の第３半導体層と、該第３半導体層内に配置される第２トレンチと、該第２トレンチの内壁に配置される絶縁膜と、前記第２トレンチに前記絶縁膜を介して充填される導電体とを有し、前記導電体が前記ゲート電極と接続し、前記第３半導体層が前記主電極と接続する半導体装置であって、前記ゲート電極に接続し前記半導体基板上に配置されるゲート電極パッド下に前記第２トレンチが少なくとも配置され、前記第２トレンチの面密度が前記第１トレンチの面密度より大きい構成にする。
【００１６】
また、特許請求の範囲の請求項３記載の発明によれば、請求項１に記載の発明において
前記第３半導体層が前記主電極と接続するとよい。
また、特許請求の範囲の請求項４記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記トレンチの面密度が前記トレンチの開口部上端部の表面積の総和をＳ１とし、前記トレンチに挟まれた前記半導体層の表面積の総和をＳ２としたとき、Ｓ１／（Ｓ１＋Ｓ２）×１００（％）で表されるとよい。
また、特許請求の範囲の請求項５記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記第１半導体層と、前記ゲート絶縁膜および前記ゲート電極からなるゲート容量部と、前記第３半導体層と、前記絶縁膜および前記導電体からなるトレンチ容量部とを有する構成とする。
【００１７】
また、特許請求の範囲の請求項６に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記第３半導体層の深さが前記第１半導体層の深さ以上に深いとよい。
【００１８】
また、特許請求の範囲の請求項７に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記ゲート電極および前記導電体がポリシリコンであるとよい。
また、特許請求の範囲の請求項８に記載の発明によれば、請求項１〜３のいずれか一項に記載の発明において、前記第２トレンチの平面形状がストライプ状もしくは格子状であるとよい。
【発明の効果】
【００１９】
この発明において、トレンチ容量をゲート・エミッタ間容量に加えることによって、スイッチング時のゲート電圧の変動（高周波ノイズなど）を抑制することができる。
このトレンチ容量をゲート電極パッドやゲート電極パッドを含む電流検出用電極パッドなどの下に形成することで、活性領域を減じることなく、トレンチ容量を形成できる。
【００２０】
また、トレンチ容量となるトレンチの面密度を活性領域のゲート容量となるトレンチの面密度より大きくすることで、ゲート・エミッタ間容量をゲート電圧の変動を抑制できる大きさにすることができる。
【図面の簡単な説明】
【００２１】
【図１】この発明の第１実施例の半導体装置のチップの概略平面図である。
【図２】図１のＡ部拡大図である。
【図３】図１のＸ−Ｘ線で切断した詳細断面図である。
【図４】面密度について説明する図である。
【図５】ゲート容量およびトレンチ容量として働く深さ方向の長さを説明する図で、（ａ）はゲート容量の場合の図、（ｂ）はトレンチ容量の場合の図である。
【図６】この発明の第２実施例の半導体装置のチップの概略平面図である。
【図７】図６のＸ１−Ｘ１線で切断した詳細断面図である。
【図８】この発明の第３実施例の半導体装置の要部平面図である。
【図９】特許文献１に示す従来の半導体装置の要部断面図である
【図１０】特許文献２に示す従来の半導体装置の要部断面図である。
【発明を実施するための形態】
【００２２】
実施の形態を以下の実施例で説明する。
【実施例１】
【００２３】
図１〜図３は、この発明の第１実施例の半導体装置の構成図であり、図１はチップの概略平面図、図２は図１のＡ部拡大図、図３は図１のＸ−Ｘ線で切断した詳細断面図である。この半導体装置１００の例としてＩＧＢＴを挙げる。
【００２４】
この半導体装置１００は、ｎ半導体基板１と、このｎ半導体基板１の表面層に配置される第１ｐウエル領域２と、この第１ｐウエル領域２より拡散深さが深く第１ｐウエル領域２と接する第２ｐウエル領域７とからなる。
【００２５】
また、前記第１ｐウエル領域２の表面からこの第１ｐウエル領域２を貫通する複数のストライプ状の第１トレンチ３と、この第１トレンチ３の内壁に配置されるゲート絶縁膜４と、この第１トレンチ３の側壁に接して前記第１ｐウエル領域２の表面層に配置されるｎエミッタ領域５と、ゲート電極６にゲートランナー１６を介して接続し、前記ｎ半導体基板１上に配置されるゲート電極パッド１５と、前記ゲート電極６上に配置される層間絶縁膜１２と、この層間絶縁膜１２上に配置されこの層間絶縁膜１２のコンタクトホール１３を介してｎエミッタ領域５と第１ｐウエル領域２に接続するエミッタ電極１４からなる。前記第１トレンチ３が配置される第１ｐウエル領域２が活性領域ＳＡとなる。また、第１ｐウエル領域２はエミッタ電位となる領域２ａと浮遊電位となる領域２ｂがある。
【００２６】
また、前記第２ｐウエル領域７内で前記ゲート電極パッド１５下に層間絶縁膜１２を介して配置される複数のストライプ状の第２トレンチ８と、この第２トレンチ８の内壁に配置される絶縁膜９と、この第２トレンチ８に絶縁膜９を介して充填される導電体１０と、この導電体１０に接続し前記ゲート電極パッド１５に接続し前記層間絶縁膜１２下に配置される配線導体１１とからなる。前記第２ｐウエル領域７は前記層間絶縁膜１２に形成したコンタクトホール１３を介して前記エミッタ電極１４に接続する。前記配線導体１１と上部の前記ゲート電極パッド１５は層間絶縁膜１２の図示しないコンタクトホールを介して接続導体１７で接続する。
【００２７】
また、前記ｎ半導体基板１の裏側の表面層に配置されるｎバッファ領域１８とｐコレクタ層１９と、このｐコレクタ層１９上に配置されるコレクタ電極２０とからなる。
尚、第１ｐウエル領域２と第２ｐウエル領域７が接続している境界付近の第１ｐウエル領域２が層間絶縁膜１２に形成したコンタクトホール１３を介してエミッタ電極１４に接続している場合（浮遊領域がないＩＧＢＴの場合など）には、第２ｐウエル領域７を層間絶縁膜１２に形成したコンタクトホール１３を介してエミッタ電極１４に接続する必要は必ずしもない。
【００２８】
第１ｐウエル領域２とゲート絶縁膜４とゲート電極６で活性領域ＳＡにゲート容量ＣＧが形成され、第２ｐウエル領域７と絶縁膜９と導電体１０でゲート電極パッド１５下にトレンチ容量ＣＴが形成される。前記のゲート容量ＣＧはゲート容量部３１に形成される。
【００２９】
トレンチ容量ＣＴが形成されるトレンチ容量部３２をゲート電極パッド１５や図示しない電流検出用電極パッドの下に形成することで、活性領域ＳＡを減じることなく、トレンチ容量部３２を形成できる。
【００３０】
第２トレンチ８の長さ、幅、深さおよび間隔を変えることで任意のトレンチ容量ＣＴとすることができる。しかし、ゲート電極パッド１５の大きさが活性領域ＳＡに比べて小さいために、大きなトレンチ容量ＣＴを得るためには、第２トレンチ８の間隔を狭めたり幅を狭めたりして本数を増やしたり、第２トレンチ８の深さを深くしたりする必要があるので、ゲート電極パッド１５下に形成される第２トレンチ８の面密度を第１トレンチ３の面密度より大きくすることが好ましい。
【００３１】
この第２トレンチ８に形成されるトレンチ容量ＣＴを第１トレンチ３に形成されるゲート容量ＣＧ（活性領域ＳＡを用いた容量のこと）に加えることでチップ１ａ全領域を用いた容量であるゲート・エミッタ間容量ＧＧＥは大きな値になり、スイッチング時に発生するゲート電圧の変動を抑制することができる。
【００３２】
つぎに、面密度について説明する。トレンチが形成される領域の表面積をＳ０とし、前記トレンチの開口部上端部の表面積の総和をＳ１とし、前記トレンチに挟まれた前記半導体層（ｐウエル領域とｎエミッタ領域）の表面積の総和をＳ２としたとき、Ｓ０＝Ｓ１＋Ｓ２とする。トレンチの面密度をＳ１／Ｓ０×１００％＝Ｓ１／（Ｓ１＋Ｓ２）×１００（％）で表わす（符号は図４参照のこと）。
【００３３】
図４は面密度について説明する図である。ここではトレンチの長さと間隔が異なる場合の面密度について一般的な説明をする。
トレンチの開口部の幅をＷ（一定）、長さをＬ１，Ｌ２（Ｌ１＞Ｌ２）、Ｌ１のトレンチ間隔をＤ１，Ｄ２（Ｄ１＜Ｄ２）、Ｌ２のトレンチの間隔をＤ３，Ｄ４（Ｄ３＜Ｄ４）、Ｄ１グループのトレンチとＤ２グループのトレンチの間の間隔をＤ５、Ｄ３グループのトレンチとＤ４グループのトレンチの間の間隔をＤ６、トレンチの長さが異なるトレンチの間隔（ここではＤ２グループのトレンチとＤ３グループのトレンチの間の間隔）をＤ７、Ｌ１のトレンチの本数をｎＬ１、Ｌ２のトレンチの本数をｎＬ２、Ｄ１の間隔の個数をｎＤ１、Ｄ２の間隔の個数をｎＤ２、Ｄ３の間隔の個数をｎＤ３、Ｄ４の間隔の個数をｎＤ４、Ｄ５の間隔の個数をｎＤ５、Ｄ６の間隔の個数をｎＤ６、Ｄ７の間隔の個数をｎＤ７とすると、
Ｓ１はＷ×Ｌ１×ｎＬ１＋Ｗ×Ｌ２×ｎＬ２＝Ｗ×（Ｌ１×ｎＬ１＋Ｌ２×ｎＬ２）となる。
【００３４】
また、Ｓ２は（Ｄ１×Ｌ１×ｎＤ１）＋（Ｄ２×Ｌ１×ｎＤ２）＋（Ｄ３×Ｌ２×ｎＤ３）＋（Ｄ４×Ｌ２×ｎＤ４）＋（Ｄ５×Ｌ１×ｎＤ５）＋（Ｄ６×Ｌ２×ｎＤ６）＋（Ｄ７×Ｌ２×ｎＤ７）＝Ｌ１×（Ｄ１×ｎＤ１＋Ｄ２×ｎＤ２＋Ｄ５×ｎＤ５）＋Ｌ２×（Ｄ３×ｎＤ３＋Ｄ４×ｎＤ４＋Ｄ６×ｎＤ６＋Ｄ７×ｎＤ７）となる。
【００３５】
従って、トレンチの面密度は、Ｓ１／（Ｓ１＋Ｓ２）×１００％＝Ｗ×（Ｌ１×ｎＬ１＋Ｌ２×ｎＬ２）／（Ｗ×（Ｌ１×ｎＬ１＋Ｌ２×ｎＬ２）＋（Ｌ１×（Ｄ１×ｎＤ１＋Ｄ２×ｎＤ２＋Ｄ５×ｎＤ５）＋Ｌ２×（Ｄ３×ｎＤ３＋Ｄ４×ｎＤ４＋Ｄ６×ｎＤ６＋Ｄ７×ｎＤ７））×１００％となる。
【００３６】
つぎに、図示しないが、トレンチの長さと間隔が等しい場合の面密度について説明する。トレンチの開口部の幅をＷ、長さをＬ、間隔をＤおよび本数をｎとしたとき、Ｓ１はＷ×Ｌ×ｎとなり、Ｓ２はＬ×Ｄ×（ｎ−１）となる。従って、トレンチの面密度は（Ｗ×Ｌ×ｎ）／（（Ｗ×Ｌ×ｎ）＋（Ｌ１×Ｄ×（ｎ−１））×１００（％）となる。
【００３７】
図５は、ゲート容量およびトレンチ容量として働く深さ方向の長さを説明する図で、同図（ａ）はゲート容量の場合の図、同図（ｂ）はトレンチ容量の場合の図である。同図（ａ）で示すゲート容量として働く長さＴは、トレンチが第１ｐウエル領域２よりも深いので、ｎエミッタ領域が形成されているｐウエル領域内のトレンチの深さ方向の長さＴ１であり、同図（ｂ）で示すトレンチ容量として働く長さＴは、トレンチが第２ｐウエル領域７よりも浅いので、トレンチの両壁と底部を合わせた長さＴ２である。
【００３８】
以下に図１で表される半導体装置１００の第１トレンチの面密度と第２トレンチの面密度およびゲート容量とトレンチ容量について具体的に説明する。
第１トレンチ３の幅が１μｍ、間隔が４μｍ、浮遊領域の幅が２０μｍ（第１トレンチ３のみにあり広いトレンチ間隔の幅）で４μｍ＋２０μｍ＝２４μｍの幅に入るトレンチの本数は２本とし、第２トレンチ８の幅１μｍ、トレンチ容量ＣＴとして働く深さ方向の長さＴ２が９μｍ、間隔が０．４μｍで２４μｍの幅に入るトレンチの本数を１７本とすると、第１トレンチ３の面密度は１μｍ×２本／２４μｍ×１００＝８．３％となる。一方、第２トレンチ８の面密度は１μｍ×１７本／２４μｍ＝７１％となる。従って、第２トレンチ８の面密度は第１トレンチ３の面密度の８．６倍になる。
【００３９】
１ｍｍ×１ｍｍの表面積を仮定し、この表面積に形成される第１トレンチ３（活性領域ＳＡ）のゲート容量部３１（ゲート容量ＣＧが形成される箇所）の面積は（３μｍ（Ｔ１）×１ｍｍ）×（１ｍｍ÷２４μｍ）×２本＝２．５×１０５μｍ２であり、第２トレンチ８（ゲート電極パッド１５下に形成される）のトレンチ容量部３２（トレンチ容量ＣＴが形成される箇所）の面積は（９μｍ（Ｔ２）×１ｍｍ）×（１ｍｍ÷２４μｍ）×１７本＝６．４×１０６μｍ２である。
【００４０】
従って、第１トレンチ３が形成される箇所の表面積を９６ｍｍ２とすると、活性領域ＳＡに形成されるゲート容量部３１のゲート容量ＣＧとなる総面積は９６ｍｍ２÷１ｍｍ２×２．５×１０５μｍ２＝２．４×１０７μｍ２となる。
【００４１】
また、ゲート電極パッド１５の面積を４ｍｍ２とすると、ゲート電極パッド１５下に形成されるトレンチ容量部３２のトレンチ容量ＣＴとなる総面積は４ｍｍ２÷１ｍｍ２×６．４×１０６μｍ２＝２．６×１０７μｍ２となる。
【００４２】
容量＝誘電率×面積÷絶縁膜厚であるので、誘電率と絶縁膜厚が同じ場合は面積（総面積）に比例する。つまり、トレンチ容量部３２のトレンチ容量ＣＴとなる総面積はゲート容量部３１のゲート容量ＣＧとなる総面積にほぼ等しいので、トレンチ容量ＣＴとゲート容量ＣＧはほぼ等しい。そのため、トレンチ容量ＣＴを加えたＩＧＢＴのゲート・エミッタ間容量ＣＧＥは活性領域ＳＡに形成されるゲート容量ＣＧの２倍になる。尚、約１００ｍｍ２のチップのゲート容量ＣＧの大きさはおおよそ１０ｎＦのオーダーである。
【００４３】
実験により、約１００ｍｍ２（１０ｍｍ角）の大きさのＩＧＢＴのゲート容量ＣＧとほぼ等しい容量のコンデンサをゲート・エミッタ間に外付けすることでゲート電圧の変動を抑制できることが知られているので、本発明のトレンチ容量ＣＴをゲート容量ＣＧに加えることで、ゲート電圧の変動を抑制するのに効果がある。この効果を確認するためにゲート電圧の変動を測定したところトレンチ容量ＣＴを加えることでノイズレベルが２５％程度低減した。
【００４４】
本実施例では、第２トレンチ８の形成箇所はゲート電極パッド１５下の場合を示したが、前記したようにゲート電極パッド１５下の他に図示しない電流検出用電極パッドや活性領域以外の無効領域がある場合にはその箇所にも第２トレンチ８を形成することで、トレンチ容量ＣＴを大きくすることができる。
【００４５】
また、第２トレンチ８の深さを深くしたり、幅や間隔を狭めて本数を増やし面密度を増加させることでトレンチ容量ＣＴを増やすことができる。
また、第２ｐウエル領域７の深さが第１ｐウエル領域２の深さと同じにして同時に形成してもよい。しかし、その場合は第２トレンチ８の深さは第１トレンチ３の深さより浅くなり、同じ深さの場合よりトレンチ容量ＣＴは小さくなる。
【００４６】
また、本実施例では浮遊領域（領域２ｂ）を有するＩＧＢＴを例にして説明したが、浮遊領域がないＩＧＢＴやＭＯＳＦＥＴにも適用できる。
【実施例２】
【００４７】
図６および図７は、この発明の第２実施例の半導体装置の構成図であり、図６はチップの概略平面図、図７は図６のＸ１−Ｘ１線で切断した詳細断面図である。この半導体装置２００の例としてＩＧＢＴを挙げる。
【００４８】
第１実施例との違いは、チップ２０１に形成される第１ｐウエル領域２と第２ｐウエル領域７が離れている点である。また、第２ｐウエル領域７をエミッタ電極１４と接続し、導電体１０をゲート電極６と接続する。この場合も実施例１と同様の効果が得られる。
【実施例３】
【００４９】
図８は、この発明の第３実施例の半導体装置の要部平面図である。これは第２トレンチ８の箇所の平面パターンである。この半導体装置３００の例としてはＩＧＢＴなどがある。
【００５０】
実施例１との違いは、第２トレンチの平面パターンがストライプ状でなく格子状になっている点である。
この場合の第２トレンチ８の面密度は、第２トレンチ８の開口部の表面積Ｓ１÷（第２トレンチ８の開口部の表面積Ｓ１＋第２トレンチ８に挟まれた半導体層（第２ｐウエル領域７）の表面積の和Ｓ２）×１００（％）である。
【００５１】
この構造にすることで、第２トレンチ８の面密度を前記実施例より上げることができて、トレンチ容量ＣＴを前記実施例の場合よりさらに増大させることができる。その結果、ゲート電圧の変動をさらに抑制することができる。
【符号の説明】
【００５２】
１    ｎ半導体基板
１ａ  ｎドリフト領域
２    第１ｐウエル領域
２ａ  エミッタ電位となる領域
２ｂ  浮遊電位となる領域
３    第１トレンチ
４    ゲート絶縁膜
５    ｎエミッタ領域
６    ゲート電極
７    第２ｐウエル領域
８    第２トレンチ
９    絶縁膜
１０    導電体
１１    配線導体
１２    層間絶縁膜
１３    コンタクトホール
１４    エミッタ電極
１５    ゲート電極パッド
１６    ゲートランナー
１７    接続導体（コンタクトホール内に形成される）
１８    ｎバッファ層
１９    ｐコレクタ層
２０    コレクタ電極
３１    ゲート容量部
３２    トレンチ容量部
１００、２００、３００  半導体装置
１０１、２０１  チップ
Ｓ０    Ｓ１＋Ｓ２
Ｓ１    トレンチの開口部上端部の表面積の総和
Ｓ２    トレンチに挟まれた前記半導体層の表面積の総和
ＳＡ    活性領域
ＣＧ    ゲート容量（第１トレンチ３に形成される容量）
ＣＴ    トレンチ容量（第２トレンチ８に形成される容量）
ＣＧＥ    ゲート・エミッタ間容量（ＣＧ＋ＣＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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