(57)【要約】【課題】負荷変動に対する出力電圧検出回路の応答遅れを速めて出力電圧を安定にする力率改善回路。【解決手段】出力電圧を検出し検出された検出電圧と第１基準電圧との誤差電圧を制御回路に出力する出力電圧検出回路EAMP、検出電圧と第１基準電圧より小さい第２基準電圧とを比較する第１比較手段COMP4、検出電圧と第１基準電圧より大きい第３基準電圧とを比較する第２比較手段COMP5、検出電圧が第２基準電圧以下であるとき出力電圧が大きくなるように出力電圧検出回路の出力端子に電流を流し込み、検出電圧が第３基準電圧を越えるとき出力電圧が小さくなるように出力電圧検出回路の出力端子から電流を引き抜く補正手段Ia,Ibを備える。【選択図】図１
2011211828.tif 000002
【特許請求の範囲】
【請求項１】
交流電源からの交流を整流する整流器の出力側に接続されて力率を改善し且つ制御回路の制御信号により出力電圧を制御する力率改善回路であって、
前記出力電圧を検出し検出された検出電圧と第１基準電圧との誤差電圧を前記制御回路に出力する出力電圧検出回路と、
前記検出電圧と前記第１基準電圧より小さい第２基準電圧とを比較する第１比較手段と、
前記検出電圧と前記第１基準電圧より大きい第３基準電圧とを比較する第２比較手段と、
前記検出電圧が前記第２基準電圧以下であるとき前記出力電圧が大きくなるように前記出力電圧検出回路の出力端子に電流を流し込み、前記検出電圧が前記第３基準電圧を越えるとき前記出力電圧が小さくなるように前記出力電圧検出回路の出力端子から電流を引き抜く補正手段と、
を備えることを特徴とする力率改善回路。
【請求項２】
前記補正手段は、前記検出電圧が前記第２基準電圧以下であるときには、前記出力電圧が大きくなるように前記出力電圧検出回路の出力端子に電流を流し込む第１定電流源と、
前記検出電圧が前記第３基準電圧を越えるときには、前記出力電圧が小さくなるように前記出力電圧検出回路の出力端子から電流を引き抜く第２定電流源と、
を有することを特徴とする請求項１記載の力率改善回路。
【請求項３】
交流電源からの交流を整流する整流器の出力側に接続されて力率を改善し且つ制御回路の制御信号により出力電圧を制御する力率改善回路であって、
前記出力電圧を検出し検出された検出電圧と第１基準電圧との誤差電圧を前記制御回路に出力する出力電圧検出回路と、
前記検出電圧と前記第１基準電圧より小さい第２基準電圧とを比較する第１比較手段と、
前記検出電圧と前記第１基準電圧より大きい第３基準電圧とを比較する第２比較手段と、
前記検出電圧が前記第２基準電圧以下であるとき前記出力電圧検出回路の電流利得を大きくし、前記検出電圧が前記第３基準電圧を越えるとき前記出力電圧検出回路の電流利得を大きくする補正手段と、
を備えることを特徴とする力率改善回路。
【請求項４】
前記検出電圧と前記第３基準電圧よりも大きい第４基準電圧とを比較し、前記検出電圧が前記第４基準電圧よりも大きいとき前記制御回路に停止信号を出力して前記力率改善回路の前記出力電圧の上昇を制限する第２補正手段を備えることを特徴とする請求項１乃至請求項３のいずれか１項記載の力率改善回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流を直流に変換して出力するＡＣ−ＤＣコンバータに設けられる力率改善回路に関する。
【背景技術】
【０００２】
図８は従来のＡＣ−ＤＣコンバータの一例の構成を示す図である（特許文献１）。このＡＣ−ＤＣコンバータは、交流電源ＡＣから供給される交流を整流する整流器ＤＢと、整流器ＤＢの出力に接続され力率を改善し且つ電力又は電流を予め定められた値に制限して出力する力率改善回路１１ａと、力率改善回路１１ａから出力される電圧を他の電圧に変換するＤＣ−ＤＣコンバータ１２と、エネルギーを蓄積する電気二重層コンデンサＥＤＬＣと、一方の入出力端子が力率改善回路１１ａの出力に接続され、他方の入出力端子が電気二重層コンデンサＥＤＬＣに接続され、双方向に電力変換を行う双方向ＤＣ−ＤＣコンバータ１３を備えている。
【０００３】
このＡＣ−ＤＣコンバータによれば、商用電源の一般コンセントから大電力を取得することができ、しかも、より高いピーク電力に対応できる安価なＡＣ−ＤＣコンバータを提供できる。
【０００４】
図９は従来のＡＣ−ＤＣコンバータに設けられる力率改善回路の一例の構成を示す図である（特許文献１）。図９において、整流器ＤＢで全波整流して得られた電圧の正弦波成分は、抵抗Ｒ１と抵抗Ｒ２とによって検出され、乗算器ＭＰＹの一方の入力端子に送られる。
【０００５】
フリップフロップＦＦがセットされ、スイッチング素子Ｑ１がオンされると、整流器ＤＢからリアクトルＬ１の１次巻線Ｎ１、スイッチング素子Ｑ１及び抵抗Ｒ５を介して電流が流れる。この時、リアクトルＬ１にエネルギーが蓄えられる。出力電圧Ｖｏｕｔは、抵抗Ｒ６と抵抗Ｒ７と抵抗Ｒ８とで分圧され、分圧電圧は、定電流出力型のコンダクティブアンプから成るオペアンプＯＴＡ１により基準電圧ＥＳ２と比較される。オペアンプＯＴＡ１の出力は、コンデンサＣ３、抵抗Ｒ４及びコンデンサＣ２からなる位相補償回路を介して乗算器ＭＰＹの他方の入力端子に送られる。
【０００６】
乗算器ＭＰＹは、抵抗Ｒ１と抵抗Ｒ２の接続点の電圧とオペアンプＯＴＡ１から位相補償回路を介して入力される電圧とを乗算し、乗算結果をスイッチング電流の目標値としてコンパレータＣＯＭＰ２に出力する。
【０００７】
スイッチング素子Ｑ１に流れるスイッチング電流は、抵抗Ｒ５の両端電圧として検出され、検出電流は、コンパレータＣＯＭＰ２により、乗算器ＭＰＹから入力されるスイッチング電流の目標値と比較される。スイッチング電流が目標値に達すると、コンパレータＣＯＭＰ２から論理和回路ＯＲを介して送られてくる信号によりフリップフロップＦＦがリセットされ、スイッチング素子Ｑ１はオフされる。
【０００８】
スイッチング素子Ｑ１がオフされると、リアクトルＬ１に蓄えられたエネルギーが入力電圧に重畳され、出力整流ダイオードＤ１及び出力コンデンサＣ４を介して外部に出力される。この時、リアクトルＬ１のエネルギーの放出が終了すると、リアクトルＬ１の巻線Ｎ２の電圧が反転する。反転電圧は、コンパレータＣＯＭＰ１で基準電圧ＥＳ１と比較することにより検出され、再びフリップフロップＦＦがセットされ、スイッチング素子Ｑ１がオンされる。上述した動作を繰り返すことにより力率改善が行われる。
【０００９】
さらに、従来の力率改善回路１１ｃは、抵抗Ｒ６と抵抗Ｒ７との間に抵抗Ｒ８が追加されるとともに、オペアンプＯＰ１及び論理和回路ＯＲが追加されて構成されている。これら抵抗Ｒ８及びオペアンプＯＰ１は高速応答出力電圧検出回路を構成する。
【００１０】
出力電圧検出回路においては、抵抗Ｒ８と抵抗Ｒ７の接続点がオペアンプＯＴＡ１の反転入力端子に接続されている。高速応答出力電圧検出回路においては、オペアンプＯＰ１の非反転入力端子に抵抗Ｒ６と抵抗Ｒ８の接続点が接続され、反転入力端子に基準電圧ＥＳ２が供給される。オペアンプＯＰ１の出力は、論理和回路ＯＲに送られ、論理和回路ＯＲにコンパレータＣＯＭＰ２の出力が入力される。論理和回路ＯＲの出力は、フリップフロップＦＦのリセット端子Ｒに供給される。
【００１１】
オペアンプＯＰ１は、出力電圧検出回路（オペアンプＯＴＡ１）で検出される出力電圧より僅かに（所定値だけ）高い電圧を検出し、フリップフロップＦＦをリセットする。オペアンプＯＰ１の出力側には、位相補償回路が設けられておらず、高速な応答が可能になる。
【００１２】
このように、ＡＣ−ＤＣコンバータによれば、応答が遅い出力電圧検出回路を有しながら、高速な応答が可能な高速応答出力電圧検出回路を新たに付加することにより負荷の急変により発生するオーバーシュートを防止できる。即ち、力率改善回路の出力電圧検出回路の誤差信号出力を時定数回路（位相補償回路）で遅らせることで、力率改善回路から出力される電力を制限し、不足分は並列接続された電気二重層コンデンサＥＤＬＣから供給し、且つ、出力電圧検出回路に高速アンプ（オペアンプＯＰ１）を併設して、ピーク電力が減少した時の力率改善回路の出力電圧オーバーシュートを防止できる。    
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００９−２７８８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したＡＣ−ＤＣコンバータでは、力率改善回路の出力電圧を時定数で遅らせることで、本来の応答性は低下するが、力率改善回路とは別に電気二重層コンデンサＥＤＬＣが設けられ、ピーク電力の不足分は電気二重層コンデンサＥＤＬＣからの蓄積エネルギーを利用して、交流電源からの入力電流を１５Ａ以下に抑制している。
【００１５】
しかしながら、電気二重層コンデンサＥＤＬＣがなければ、ピーク電力に応じて力率改善回路の出力電圧の応答について、高速アンプによる上限電圧では過電圧制限に対する応答は速くても、出力電圧の過電圧制限がかからない出力電圧以下の電圧範囲では、出力電圧検出回路の出力信号を時定数回路（位相補償回路）で遅らせている分、出力電圧は大きく変動することになる。
【００１６】
本発明は、負荷変動に対する出力電圧検出回路の応答遅れを速めて出力電圧を安定にする力率改善回路を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するために、請求項１の発明は、交流電源からの交流を整流する整流器の出力側に接続されて力率を改善し且つ制御回路の制御信号により出力電圧を制御する力率改善回路であって、前記出力電圧を検出し検出された検出電圧と第１基準電圧との誤差電圧を前記制御回路に出力する出力電圧検出回路と、前記検出電圧と前記第１基準電圧より小さい第２基準電圧とを比較する第１比較手段と、前記検出電圧と前記第１基準電圧より大きい第３基準電圧とを比較する第２比較手段と、前記検出電圧が前記第２基準電圧以下であるとき前記出力電圧が大きくなるように前記出力電圧検出回路の出力端子に電流を流し込み、前記検出電圧が前記第３基準電圧を越えるとき前記出力電圧が小さくなるように前記出力電圧検出回路の出力端子から電流を引き抜く補正手段とを備えることを特徴とする。
【発明の効果】
【００１８】
請求項１の発明によれば、補正手段は、検出電圧が第２基準電圧以下であるとき出力電圧が大きくなるように出力電圧検出回路の出力端子に電流を流し込み、検出電圧が第３基準電圧を越えるとき出力電圧が小さくなるように出力電圧検出回路の出力端子から電流を引き抜く。即ち、エネルギーを蓄積するコンデンサを有せず、出力電圧検出回路の誤差電圧が一定の範囲を越えたときに、電圧利得を変化させることで、ピーク電力等の負荷変動に対する出力電圧検出回路の応答遅れを速めて、出力電圧を安定にすることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１に係る力率改善回路の構成を示す図である。
【図２】本発明の実施例１に係る力率改善回路のオペアンプの電圧利得制御を説明するためのタイミングチャートである。
【図３】本発明の実施例１に係る力率改善回路のオペアンプとヒステリシス特性を有するコンパレータとの電圧電流特性を示す図である。
【図４】本発明の実施例２に係る力率改善回路の構成を示す図である。
【図５】本発明の実施例３に係る力率改善回路の構成を示す図である。
【図６】本発明の実施例３に係る力率改善回路のオペアンプの詳細な構成図の例を示す図である。
【図７】本発明の実施例３に係る力率改善回路のオペアンプの電圧利得制御を説明するためのタイミングチャートである。
【図８】従来のＡＣ−ＤＣコンバータの一例の構成を示す図である。
【図９】従来のＡＣ−ＤＣコンバータに設けられる力率改善回路の一例の構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、本発明の力率改善回路の実施の形態を、図面を参照しながら詳細に説明する。本発明は、エネルギーを蓄積するコンデンサを有せず、出力電圧検出回路の誤差電圧が一定の範囲を越えたときに、電圧利得を変化させることで、ピーク電力等の負荷変動に対する出力電圧検出回路の応答遅れを速めて、出力電圧を安定にすることができる力率改善回路を提供する。
【実施例１】
【００２１】
図１は本発明の実施例１に係る力率改善回路の構成を示す図である。図１に示す力率改善回路は、図９に示す従来の力率改善回路に対して、出力電圧検出回路を構成するオペアンプＯＴＡ１に代えて、オペアンプＥＡＭＰを設けるとともに、ヒステリシス特性を有するコンパレータＣＯＭＰ３、ＣＯＭＰ４、ＣＯＭＰ５、定電流源Ｉａ，Ｉｂを設けたことを特徴とする。
【００２２】
抵抗Ｒ７と抵抗Ｒ８との接続点にはコンパレータＣＯＭＰ３の非反転端子とコンパレータＣＯＭＰ４の反転端子とオペアンプＥＡＭＰの反転端子とコンパレータＣＯＭＰ５の非反転端子とが接続されている。
【００２３】
コンパレータＣＯＭＰ３の反転端子には基準電源Ｒｅｆ３が接続され、コンパレータＣＯＭＰ４の非反転端子には基準電源Ｒｅｆ４が接続され、オペアンプＥＡＭＰの非反転端子には基準電源Ｒｅｆ１が接続され、コンパレータＣＯＭＰ５の反転端子には基準電源Ｒｅｆ５が接続されている。
【００２４】
基準電源Ｒｅｆ４の電圧は、基準電源Ｒｅｆ１の電圧よりも小さく、基準電源Ｒｅｆ５の電圧は、基準電源Ｒｅｆ１の電圧よりも大きい。また、基準電源Ｒｅｆ３の電圧は、基準電源Ｒｅｆ５の電圧よりも大きい。
【００２５】
コンパレータＣＯＭＰ３の出力端子は論理和回路ＯＲの一端に接続され、電源Ｒｅｇと位相補償回路の一端との間には定電流Ｉ１を流す定電流源Ｉａが接続され、位相補償回路の一端と大地との間には定電流Ｉ２を流す定電流源Ｉｂが接続されている。
【００２６】
コンパレータＣＯＭＰ４の出力端子は定電流源Ｉａに接続され、コンパレータＣＯＭＰ５の出力端子は定電流源Ｉｂに接続され、オペアンプＥＡＭＰの出力端子は定電流源Ｉａと定電流源Ｉａとの接続点と位相補償回路の一端とに接続されている。
【００２７】
オペアンプＥＡＭＰは、抵抗Ｒ７と抵抗Ｒ８との接続点の電圧（フィードバック電圧ＦＢ）と基準電圧Ｒｅｆ１との誤差電圧を増幅して、誤差電圧に比例したオペアンプ電流を出力端子に流す。オペアンプ電流Ｉｅａｍｐは、図３に示すように、抵抗Ｒ７と抵抗Ｒ８との接続点の電圧Ｖ（ＦＢ）に応じて変化する。ここで、図３において、オペアンプ電流Ｉｃｏｍｐはシンク電流をプラス方向として扱う。
【００２８】
コンパレータＣＯＭＰ４は、抵抗Ｒ７と抵抗Ｒ８との接続点の電圧が基準電圧Ｒｅｆ４よりも小さいとき、Ｈレベルを出力して定電流源Ｉａを動作させて定電流Ｉ１を流すことにより、オペアンプＥＡＭＰのオペアンプ電流に定電流Ｉ１を加算した電流をオペアンプＥＡＭＰの出力端子ＣＯＭＰに流す（図３に示すＩｃｏｍｐ４）。  
コンパレータＣＯＭＰ５は、抵抗Ｒ７と抵抗Ｒ８との接続点の電圧が基準電圧Ｒｅｆ５よりも大きいとき、Ｈレベルを出力して定電流源Ｉｂを動作させて定電流Ｉ２を流すことにより、オペアンプＥＡＭＰのオペアンプ電流から定電流Ｉ２を引算した電流をオペアンプＥＡＭＰの出力端子ＣＯＭＰに流す（図３に示すＩｃｏｍｐ５）。  
即ち、コンパレータＣＯＭＰ４の基準電圧Ｒｅｆ４とコンパレータＣＯＭＰ５の基準電圧Ｒｅｆ５との範囲以外の電圧では、オペアンプＥＡＭＰの出力端子ＣＯＭＰに、オペアンプＥＡＭＰの応答遅れを補助する方向に定電流源Ｉａ又は定電流源Ｉｂから電流が流れる。
【００２９】
次にこのように構成された実施例１に係る力率改善回路の動作を図２に示すタイミングチャートを参照しながら詳細に説明する。
【００３０】
図２において、ＦＢはフィードバック電圧であり、抵抗Ｒ８と抵抗Ｒ７との接続点における電圧で、出力電圧Ｖｏｕｔに比例した電圧である。Ｒｅｆ５はコンパレータＣＯＭＰ５のヒステリシス特性のしきい値、Ｒｅｆ４はコンパレータＣＯＭＰ４のヒステリシス特性のしきい値である。
【００３１】
なお、時刻ｔ０〜ｔ１、ｔ７〜ｔ８では、負荷が急速に増加し、フィードバック電圧ＦＢが低下した場合であり、時刻ｔ２〜ｔ４、ｔ４〜ｔ６では、負荷が急速に減少し、フィードバック電圧ＦＢが上昇した場合である。
【００３２】
まず、オペアンプＥＡＭＰは、フィードバック電圧ＦＢに応じて、点線で示すように緩やかにオペアンプ電流Ｉｅａｍｐが流れる。時刻ｔ０〜ｔ４において、フィードバック電圧ＦＢが上昇するときの動作を説明する。時刻ｔ０〜時刻ｔ１では、フィードバック電圧ＦＢがコンパレータＣＯＭＰ４のしきい値Ｒｅｆ４よりも小さいため、コンパレータＣＯＭＰ４がＨレベルを出力して定電流源Ｉａが動作する。このため、定電流Ｉ１が流れ、オペアンプ電流に定電流Ｉ１を加算した電流がオペアンプＥＡＭＰの出力端子ＣＯＭＰに流れる。即ち、オペアンプＥＡＭＰの応答遅れを助ける。
【００３３】
次に、時刻ｔ１〜ｔ２では、フィードバック電圧ＦＢがしきい値Ｒｅｆ４と、しきい値Ｒｅｆ５との間であるので、コンパレータＣＯＭＰ４，ＣＯＭＰ５は、Ｌレベルとなり、定電流源Ｉａ，Ｉｂも動作しない。このため、オペアンプＥＡＭＰのみが動作し、オペアンプ電流のみが流れる。
【００３４】
次に、時刻ｔ２〜ｔ４において、フィードバック電圧ＦＢがしきい値Ｒｅｆ５を越えるので、コンパレータＣＯＭＰ５がＨレベルを出力して定電流源Ｉｂが動作する。このため、定電流Ｉ２が流れ、オペアンプ電流から定電流Ｉ２を引き算した電流がオペアンプＥＡＭＰの出力端子ＣＯＭＰに流れる。即ち、オペアンプＥＡＭＰの応答遅れを助ける。
【００３５】
また、時刻ｔ３になると、フィードバック電圧ＦＢがコンパレータＣＯＭＰ３の基準電圧Ｒｅｆ３の電圧に達するので、コンパレータＣＯＭＰ３はＨレベルを停止信号として論理和回路ＯＲに出力する。これにより、出力電圧Ｖｏｕｔの上昇を制限することができる。
【００３６】
次に、時刻ｔ４〜ｔ８において、フィードバック電圧ＦＢが下降するときの動作を説明する。時刻ｔ４〜ｔ６における動作は、コンパレータＣＯＭＰ５がフィードバック電圧ＦＢとしきい値Ｒｅｆ５とを比較する点を除いて、時刻ｔ２〜ｔ４における動作と同様である。また、時刻ｔ５になると、フィードバック電圧ＦＢがコンパレータＣＯＭＰ３の基準電圧Ｒｅｆ３の電圧未満となるので、コンパレータＣＯＭＰ３はＬレベルを論理和回路ＯＲに出力する。
【００３７】
時刻ｔ６〜ｔ７における動作は、時刻ｔ１〜ｔ２における動作と同様である。時刻ｔ７〜ｔ８における動作は、コンパレータＣＯＭＰ４がフィードバック電圧ＦＢとしきい値Ｒｅｆ４とを比較する点を除いて、時刻ｔ０〜ｔ１における動作と同様である。
【００３８】
このように、実施例１に係る力率改善回路によれば、エネルギーを蓄積するコンデンサを有せず、オペアンプＥＡＭＰの誤差電圧が一定の範囲を越えたときに、電圧利得を変化させることで、ピーク電力等の負荷変動に対するオペアンプＥＡＭＰの応答遅れを速めて、出力電圧を安定にすることができる。
【実施例２】
【００３９】
図４は本発明の実施例２に係る力率改善回路の構成を示す図である。図４に示す実施例２に係る力率改善回路は、図１に示す実施例１に係る力率改善回路に対して、定電流源Ｉａに代えて、抵抗Ｒ９とＭＯＳＦＥＴ等からなるスイツチング素子Ｑ２を設けるとともに、定電流源Ｉｂに代えて、抵抗Ｒ１０とＭＯＳＦＥＴ等からなるスイツチング素子Ｑ３を設けたことを特徴とする。
【００４０】
このような実施例２に係る力率改善回路によれば、フィードバック電圧ＦＢがコンパレータＣＯＭＰ４のしきい値Ｒｅｆ４よりも小さいとき、コンパレータＣＯＭＰ４からのＨレベルによりスイッチング素子Ｑ２をオンさせることで、定電流Ｉ１を流し、オペアンプＥＡＭＰのオペアンプ電流に定電流Ｉ１を加算した電流がオペアンプＥＡＭＰの出力端子ＣＯＭＰに流れる。
【００４１】
また、フィードバック電圧ＦＢがしきい値Ｒｅｆ５を越えたとき、コンパレータＣＯＭＰ５からのＨレベルによりスイッチング素子Ｑ３をオンさせることで、定電流Ｉ２を流し、オペアンプＥＡＭＰのオペアンプ電流から定電流Ｉ２を引き算した電流がオペアンプＥＡＭＰの出力端子ＣＯＭＰに流れる。  
従って、実施例２に係る力率改善回路によっても、実施例１に係る力率改善回路と同様な効果が得られる。
【実施例３】
【００４２】
図５は本発明の実施例３に係る力率改善回路の構成を示す図である。図５に示す実施例３に係る力率改善回路は、コンパレータＣＯＭＰ３，ＣＯＭＰ４，ＣＯＭＰ５と、オペアンプＥＡＭＰ２とを備えている。
【００４３】
オペアンプＥＡＭＰ２は、コンパレータＣＯＭＰ４から送られてくるＨレベルに応じてオペアンプＥＡＭＰ２の電流利得を大きくさせて、オペアンプＥＡＭＰ２のオペアンプ電流に定電流Ｉ１を加算した電流に相当する電流がオペアンプＥＡＭＰ２の出力端子ＣＯＭＰに流れるようにし、コンパレータＣＯＭＰ５から送られてくるＨレベルに応じてオペアンプＥＡＭＰ２の電流利得を大きくさせて、オペアンプＥＡＭＰ２のオペアンプ電流に定電流Ｉ２を引き算した電流に相当する電流をオペアンプＥＡＭＰ２の出力端子ＣＯＭＰに流れるようにすることを特徴とする。すなわち、コンパレータＣＯＭＰ４及びコンパレータＣＯＭＰ５からＨレベルが送られてこない状態では、相対的に小さい電流利得となる。
【００４４】
このように、実施例３に係る力率改善回路によっても、実施例１に係る力率改善回路と同様な効果が得られる。
【００４５】
図６は本発明の実施例３に係る力率改善回路のオペアンプの詳細な構成図の例を示す図である。
【００４６】
オペアンプＥＡＭＰ２は、トランジスタＱ１０〜Ｑ１８、定電流Ｉｃ、抵抗Ｒ１１〜Ｒ１４、切替ＳＷ（スイッチ）及び論理回路ＯＲ１からなる。ここで、抵抗Ｒ１１、Ｒ１４はオペアンプＥＡＭＰ２の電流利得を決定する抵抗である。また、抵抗Ｒ１２、抵抗Ｒ１３は、切替ＳＷがオン時に抵抗Ｒ１１、Ｒ１４と並列接続され、並列された抵抗の値を小さくすることにより、オペアンプＥＡＭＰ２の電流利得を大きくさせる効果がある。
【００４７】
次にこのように構成された実施例３に係る力率改善回路の動作を図７に示すタイミングチャートを参照しながら詳細に説明する。
【００４８】
図７において、ＦＢはフィードバック電圧であり、抵抗Ｒ８と抵抗Ｒ７との接続点における電圧で、出力電圧Ｖｏｕｔに比例した電圧である。ｒｅｆ５はコンパレータＣＯＭＰ５のしきい値、ｒｅｆ４はコンパレータＣＯＭＰ４のしきい値である。
【００４９】
なお、時刻ｔ０〜ｔ１、ｔ５〜ｔ６では、負荷が急速に増加し、フィードバック電圧ＦＢが低下した場合であり、時刻ｔ２〜ｔ３、ｔ３〜ｔ４では、負荷が急速に減少し、フィードバック電圧ＦＢが上昇した場合である。
【００５０】
まず、オペアンプＥＡＭＰ２は、フィードバック電圧ＦＢに応じて、一点鎖線で示すように２種類の傾斜を持ったオペアンプ電流Ｉｅａｍｐ２が流れる。時刻ｔ０〜ｔ３において、フィードバック電圧ＦＢが上昇するときの動作を説明する。
【００５１】
時刻ｔ０〜ｔ１では、フィードバック電圧ＦＢがコンパレータＣＯＭＰ４のしきい値ｒｅｆ４よりも小さいため、コンパレータＣＯＭＰ４がＨレベルを出力して、論理和回路ＯＲ１を介して切替ＳＷをオンさせる。ここで、切替ＳＷがオンすると、オペアンプＥＡＭＰ２の電流利得を決定する抵抗値は、抵抗Ｒ１１及びＲ１４の値から、各々、抵抗Ｒ１１とＲ１２の並列抵抗値、及び抵抗Ｒ１３とＲ１４の並列抵抗値に小さくなり、その結果としてオペアンプＥＡＭＰ２の電流利得は大きくなる。ここで、抵抗Ｒ１１とＲ１２の並列抵抗値、及び抵抗Ｒ１３とＲ１４の並列抵抗値を実施例１、２で示した定電流Ｉ１及びＩ２相当の電流が流れるように設定しておく。従い、時刻ｔ０〜ｔ１では、オペアンプ電流Ｉｅａｍｐ２の出力からＩ１相当の大きな電流がオペアンプＥＡＭＰ２の出力端子ＣＯＭＰに流れる。即ち、オペアンプＥＡＭＰ２の応答遅れを改善する。
【００５２】
次に、時刻ｔ１〜ｔ２において、フィードバック電圧ＦＢがしきい値Ｒｅｆ４としきい値Ｒｅｆ５の間であるので、コンパレータＣＯＭＰ４、コンパレータＣＯＭＰ５はＬレベルとなり、切替ＳＷをオフさせオペアンプＥＡＭＰ２の電流利得を小さくさせて、オペアンプ電流を小さくさせる。
【００５３】
次に、時刻ｔ２〜ｔ３において、フィードバック電圧ＦＢがしきい値Ｒｅｆ５を越えるので、コンパレータＣＯＭＰ５がＨレベルを出力して、論理輪回路ＯＲ１を介して切替ＳＷをオンさせる。従い、時刻ｔ２〜ｔ３では、オペアンプ電流Ｉｅａｍｐ２の出力からＩ２相当の大きな電流がオペアンプＥＡＭＰ２の出力端子ＣＯＭＰに流れる。即ち、オペアンプＥＡＭＰ２の応答遅れを改善する。
【００５４】
次に、時刻ｔ３〜ｔ６において、フィードバック電圧ＦＢが下降するときの動作を説明する。時刻ｔ３〜ｔ４における動作は、時刻ｔ２〜ｔ３における動作と同様である。また、時刻ｔ４〜ｔ５における動作は、時刻ｔ１〜ｔ２における動作と同様である。また、時刻ｔ５〜ｔ６における動作は、時刻ｔ０〜ｔ１における動作と同様である。
【００５５】
このように、実施例３に係る力率改善回路によれば、エネルギーを蓄積するコンデンサを有せず、オペアンプＥＡＭＰ２の誤差電圧が一定の範囲を越えたときに、オペアンプＥＡＭＰ２の電流利得を大きくすることで、ピーク電力等の負荷変動に対するオペアンプＥＡＭＰ２の応答遅れを速めて、出力電圧を安定にすることができる。
【産業上の利用可能性】
【００５６】
本発明は、ＡＣ−ＤＣコンバータに適用可能である。
【符号の説明】
【００５７】
ＡＣ  交流電源
ＤＢ  整流器
Ｒ１〜Ｒ１４  抵抗
Ｄ１，Ｄ２  ダイオード
ＣＯＭＰ１〜ＣＯＭＰ５  コンパレータ
ＯＲ，ＯＲ１  論理和回路
ＦＦ  フリップフロップ
ＯＴＡ１，ＯＰ１，ＥＡＭＰ，ＥＡＭＰ２  オペアンプ
Ｉａ，Ｉｂ，Ｉｃ  定電流源
Ｑ１，Ｑ２，Ｑ３  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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