(57)【要約】【課題】レベルシフト用コンデンサ、スイッチング素子を接続することによって生じる面積の増加を抑え、チップコストを削減することのできるパイプライン型Ａ／Ｄコンバータを提供すること。【解決手段】ＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータ１０のある連続した２段１１−ｎ，ｎ＋１において、参照電圧との比較をレベルシフトフェーズにのみ行うことでＡ／Ｄコンバータ回路のタイムシェア動作を行う。これにより、小面積でＡ／Ｄコンバータの動作を行うことができる。【選択図】図３
2011211566.tif 000002
【特許請求の範囲】
【請求項１】
ＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータにおいて、
アナログ信号をサンプルする信号サンプル手段と、該信号サンプル手段によってサンプルされた前記アナログ信号を増幅する信号増幅手段と、該信号増幅手段によって増幅された前記アナログ信号をコモン電圧のレベルにレベルシフトする信号レベルシフト手段と、前記アナログ入力信号のサンプル及び増幅された前記アナログ信号のエスティメートならびにレベルシフトの各動作が行われるように制御する制御手段とを含むスイッチトキャパシタ回路と、
前段のステージが前記レベルシフトのフェーズのとき接続することでタイムシェア動作を行い、連続した２段に対して配置された、前記スイッチトキャパシタ回路に入力されたアナログ入力信号を前記ディジタル信号に変換するＡ／Ｄコンバータ回路と、
該Ａ／Ｄコンバータで変換された前記ディジタル信号をアナログ信号に変換するＤ／Ａコンバータ回路と、
を有するＡ／Ｄコンバータ部を備えたことを特徴とするパイプライン型Ａ／Ｄコンバータ。
【請求項２】
前記アナログ入力信号を入力して前記ディジタル信号に変換して出力すると共に、前記アナログ信号と前記アナログ入力信号によって生成されたアナログ出力信号を後段に出力する、互いに縦列に多段で接続される複数の前記Ａ／Ｄコンバータ部と、
該Ａ／Ｄコンバータ部によって変換された前記ディジタル信号を記憶する信号記憶部と、
該信号記憶部によって記憶された前記ディジタル信号を合成してビット列のディジタル信号を生成する演算処理部と
を備えたことを特徴とする請求項１に記載のパイプライン型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パイプライン型Ａ／Ｄコンバータに関し、より詳細には、ＣＬＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｌｅｖｅｌ  Ｓｈｉｆｔ）技術を用いて構成され、小面積で動作することのできるパイプライン型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
各種画像センサや画像処理装置等、アナログ信号をディジタル信号に変換する必要な電子機器は、多くのデータを高速に処理することが求められている。このような処理を行うことができるように、複数のＡ／Ｄコンバータを互いに縦列に多段で接続して構成することで、１クロックの間に複数のＡ／Ｄ変換処理を行うことのできるパイプライン型Ａ／Ｄコンバータが知られている（例えば、特許文献１参照）。
【０００３】
この特許文献１に記載のものは、Ａ／Ｄ変換及びＤ／Ａ変換とを行うステージを複数個縦列接続したパイプライン型Ａ／Ｄコンバータに関するもので、ステージには、サンプルホールド回路とＤ／Ａコンバータとを各々２系統設け、サンプルホールド回路の一方がホールド動作中は、サンプルホールド回路の他方にはサンプル動作を行わせ、各ステージは休止することなく次のステージに信号Ｖｏｕｔを出力し続けるようにしており、特に、サンプル期間とホールド期間が等しいときは、従来のＡ／Ｄコンバータの２倍の速度で動作するというものである。
【０００４】
つまり、各段は、アナログ信号をサンプリングするスイッチトキャパシタ回路や、Ａ／Ｄコンバータ回路等から構成され、入力されるアナログ信号に応じた所定ビットのディジタル信号を出力する。そして、パイプライン型Ａ／Ｄコンバータは、各段から出力されたディジタル信号を合成することで、アナログ信号に対応する複数ビット列のディジタル信号を生成するものである。
【０００５】
図６は、従来のパイプライン型Ａ／Ｄコンバータを説明するためのブロック図である。図６に示すパイプライン型Ａ／Ｄコンバータ５０は、互いに縦列に多段で接続される複数のＡ／Ｄコンバータ部５１−１〜５１−ｋと記憶部５２と演算処理部５３及び制御部５４とを備えて構成されている。
【０００６】
Ａ／Ｄコンバータ部５１−１〜５１−ｋのそれぞれは、スイッチトキャパシタ回路とＡ／Ｄコンバータ回路及びＤ／Ａコンバータ回路を備えて構成されている。
【０００７】
スイッチトキャパシタ回路は、サンプル動作及びホールド動作によりアナログ信号入力端子から入力されたアナログ入力信号Ｖｉｎと、Ｄ／Ａコンバータ回路から出力されるアナログ信号とによってアナログ出力信号Ｖｏｕｔを生成し、当該アナログ出力信号Ｖｏｕｔを出力するものである。
【０００８】
Ａ／Ｄコンバータ回路は、サンプル動作及びホールド動作によりアナログ入力信号Ｖｉｎを入力してディジタル信号ｄ1〜ｄkに変換して出力するものである。
【０００９】
Ｄ／Ａコンバータ回路は、Ａ／Ｄコンバータ回路から出力されたディジタル信号ｄ1〜ｄkを入力してアナログ信号に変換して出力するものである。
【００１０】
記憶部５２は、各Ａ／Ｄコンバータ部５１−１〜５１−ｋから出力されたディジタル信号ｄ1〜ｄkを順次記憶するものである。
【００１１】
演算処理部５３は、記憶部５２に記憶されたディジタル信号ｄ1〜ｄkの各ビット値を合成するための演算を行い、アナログ入力信号Ｖｉｎに対応する所定ビット列のディジタル出力信号Ｄｏｕｔを出力するものである。
【００１２】
制御部５４は、Ａ／Ｄコンバータ部５１−１〜５１−ｋのスイッチトキャパシタ回路の各スイッチング素子の電気的接続状態を切り替える制御信号を出力するものである。
【００１３】
パイプライン型Ａ／Ｄコンバータ５０を構成する各段のＡ／Ｄコンバータ部５１−１〜５１−ｋは、その内部のスイッチトキャパシタ回路のサンプリング動作によって、アナログ入力信号Ｖｉｎを入力してディジタル信号ｄ1〜ｄkに変換して出力する。同時に、各段のＡ／Ｄコンバータ部５１−１〜５１−ｋは、当該ディジタル信号ｄ1〜ｄkから変換されたアナログ信号とアナログ入力信号Ｖｉｎとによって生成されるアナログ出力信号Ｖｏｕｔを後段に接続されるＡ／Ｄコンバータ部に出力する。
【００１４】
例えば、Ａ／Ｄコンバータ部５１−ｎから、その後段のＡ／Ｄコンバータ部５１−（ｎ＋１）に対してアナログ出力信号Ｖｍｏｕｔを出力されるように、スイッチトキャパシタ回路のサンプリング動作を行う。また、Ａ／Ｄコンバータ部５１−（ｎ＋１）にその前段のＡ／Ｄコンバータ部５１−ｎから出力されたアナログ出力信号Ｖｍｏｕｔが入力され、Ａ／Ｄコンバータ部５１−（ｎ＋１）からその後段のＡ／Ｄコンバータ部５１−（ｎ＋２）に出力する。その他のＡ／Ｄコンバータ部においても同様である。
【００１５】
また、スイッチトキャパシタ回路の出力精度及び出力の振れ幅を大きくする技術として、例えば、非特許文献１に開示されるようなＣＬＳ技術が提案されている。このＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路では、演算増幅器ＡＭのゲインＡが小さくても、大きなゲインを得ることができる。さらに、アナログ出力信号Ｖｏｕｔが大きくなることから、Ｓ／Ｎ比特性が向上するという利点を備えている。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２０００−０１３２３２号公報
【非特許文献】
【００１７】
【非特許文献１】B.Rpbert Gregoire, Un-Ku Moon著「An Over-60dB True Rail-to-Rail Performance Using Correlated Level Shifting and an Opamp with 30dB Loop Gain」IEEE ISSCC 2008 Conference  2008年2月6日  p540
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、上述したＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路では、上述したような優位性が見出せる一方で、面積を削減してチップコストを下げたいという要求がある。
【００１９】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、ＣＬＳ技術を用いて構成され、全体の面積の増加を抑制して小面積で動作することのできるパイプライン型Ａ／Ｄコンバータを提供することにある。
【課題を解決するための手段】
【００２０】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、ＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータにおいて、アナログ信号をサンプルする信号サンプル手段と、該信号サンプル手段によってサンプルされた前記アナログ信号を増幅する信号増幅手段と、該信号増幅手段によって増幅された前記アナログ信号をコモン電圧のレベルにレベルシフトする信号レベルシフト手段と、前記アナログ入力信号のサンプル及び増幅された前記アナログ信号のエスティメートならびにレベルシフトの各動作が行われるように制御する制御手段とを含むスイッチトキャパシタ回路と、前段のステージが前記レベルシフトのフェーズのとき接続することでタイムシェア動作を行い、連続した２段に対して配置された、前記スイッチトキャパシタ回路に入力されたアナログ入力信号を前記ディジタル信号に変換するＡ／Ｄコンバータ回路と、該Ａ／Ｄコンバータ回路で変換された前記ディジタル信号をアナログ信号に変換するＤ／Ａコンバータ回路と、を有するＡ／Ｄコンバータ部を備えたことを特徴とする。
【００２１】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記アナログ入力信号を入力して前記ディジタル信号に変換して出力すると共に、前記アナログ信号と前記アナログ入力信号によって生成されたアナログ出力信号を後段に出力する、互いに縦列に多段で接続される複数の前記Ａ／Ｄコンバータ部と、該Ａ／Ｄコンバータ部によって変換された前記ディジタル信号を記憶する信号記憶部と、該信号記憶部によって記憶された前記ディジタル信号を合成してビット列のディジタル信号を生成する演算処理部とを備えたことを特徴とする。
【発明の効果】
【００２２】
本発明によれば、パイプライン型Ａ／Ｄコンバータを構成する各段のスイッチトキャパシタ回路は、信号増幅手段によって信号を増幅する際のゲインを大きくする必要がないので、低消費電力で、高精度に大きなアナログ出力信号を得ることができる。
【００２３】
また、パイプライン型Ａ／Ｄコンバータを構成するある連続した２段においてスイッチトキャパシタ回路に入力されたアナログ入力信号をディジタル信号に変換するＡ／Ｄコンバータ回路を共有することができる。これにより、複数段でパイプライン型Ａ／Ｄコンバータを構成しても、パイプライン型Ａ／Ｄコンバータ装置全体での面積を抑え、チップコストを削減することができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の前提となるＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段の回路構成図である。
【図２】本発明に係るパイプライン型Ａ／Ｄコンバータを説明するためのブロック図である。
【図３】本発明に係るパイプライン型Ａ／Ｄコンバータのある連続した２段の回路構成図である。
【図４】本発明に係るパイプライン型Ａ／Ｄコンバータの制御部及び従来のＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータの制御部のタイミングチャートを示す図である。
【図５】本発明に係るパイプライン型Ａ／Ｄコンバータの制御部のタイミングチャートを示す図である。
【図６】従来のパイプライン型Ａ／Ｄコンバータを説明するためのブロック図である。
【発明を実施するための形態】
【００２５】
以下、図面を参照して本発明の実施の形態について説明する。  
本発明に係るパイプライン型Ａ／Ｄコンバータ１０は、ＣＬＳ技術を用いて構成されている。このパイプライン型Ａ／Ｄコンバータ１０は、Ａ／Ｄコンバータ部１１−１〜１１−ｋを備え、この各Ａ／Ｄコンバータ部１１−１〜１１−ｋは、スイッチトキャパシタ回路１１１ａ，１１１ｂとＡ／Ｄコンバータ回路１１２とＤ／Ａコンバータ回路１１３ａ，１１３ｂとから構成されている。
【００２６】
スイッチトキャパシタ回路１１１ａ，１１１ｂは、アナログ信号Ｖｉｎをサンプルする信号サンプル部Ｓ１〜Ｓ５，Ｓ９〜Ｓ１３と、この信号サンプル部Ｓ１〜Ｓ５，Ｓ９〜Ｓ１３によってサンプルされたアナログ信号を増幅する信号増幅部ＡＭ１，ＡＭ２と、この信号増幅部ＡＭ１，ＡＭ２によって増幅されたアナログ信号をコモン電圧のレベルにレベルシフトする信号レベルシフト部Ｓ６〜Ｓ８，Ｓ１４〜Ｓ１６と、アナログ入力信号のサンプル及び増幅されたアナログ信号のエスティメートならびにレベルシフトの各動作が行われるように制御する制御部（図示せず）とを備えている。
【００２７】
また、Ａ／Ｄコンバータ回路１１２は、前段のステージがレベルシフトのフェーズのとき接続することでタイムシェア動作を行い、連続した２段に対して配置された、スイッチトキャパシタ回路１１１ａ，１１１ｂに入力されたアナログ入力信号をディジタル信号ｄ１〜ｄｋに変換するものである。
【００２８】
ここで、「前段のステージがレベルシフトのフェーズのとき接続することでタイムシェア動作を行う」とは、連続した２段に対してそれぞれ前段のステージがホールド動作レベルシフトフェーズのときに接続してアナログ入力信号をディジタル信号に変換する動作を繰り返すことで、連続した２段に対して一つのＡ／Ｄコンバータ回路のみで動作することを意味しており、「レベルシフト」とは、ＣＬＳ技術において２段階のホールド動作のうち、前半のエスティメートフェーズでレベルシフト用コンデンサに演算増幅器の出力をサンプリングして、後半のレベルシフトフェーズでレベルシフト用コンデンサをスイッチトキャパシタ回路のアナログ出力部と演算増幅器の出力の間に繋ぎかえることで、演算増幅器の出力をコモンレベルにシフトさせる動作のことで、本発明においては特徴的なタイムシェア動作である。
【００２９】
また、Ｄ／Ａコンバータ回路１１３ａ，１１３ｂは、Ａ／Ｄコンバータ回路１１２で変換されたディジタル信号ｄ１〜ｄｋをアナログ信号Ｖｏｕｔに変換するものである。
【００３０】
また、パイプライン型Ａ／Ｄコンバータ１０は、アナログ入力信号を入力してディジタル信号に変換して出力すると共に、アナログ信号とアナログ入力信号によって生成されたアナログ出力信号を後段に出力する、互いに縦列に多段で接続される複数のＡ／Ｄコンバータ部１１−１〜１１−ｋと、このＡ／Ｄコンバータ部１１−１〜１１−ｋによって変換されたディジタル信号を記憶するメモリ（信号記憶部）１２と、このメモリ１２によって記憶されたディジタル信号を合成してビット列のディジタル信号を生成する演算処理部１３とを備えている。
【００３１】
そこで、以下に本発明の前提となるＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータについて説明する。
【００３２】
図１は、本発明の前提となるＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段の回路構成図である。図１に示すＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１は、アナログ信号入力端子Ｖａと、アナログ信号出力端子Ｖｂと、演算増幅器ＡＭ１，ＡＭ２と、サンプリング用スイッチング素子Ｓ１〜Ｓ５，Ｓ９〜Ｓ１３と、レベルシフト用スイッチング素子Ｓ６〜Ｓ８，Ｓ１４〜Ｓ１６と、サンプリング用コンデンサＣ１，Ｃ２，Ｃ４，Ｃ５と、レベルシフト用コンデンサＣ３，Ｃ６と、Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１７〜Ｓ２４と、Ａ／Ｄコンバータ回路用コンデンサＣ７，Ｃ８と、コンパレータＣＰ１，ＣＰ２と、記憶素子ＭＥ１，ＭＥ２及びＤ／Ａコンバータ回路ＤＡ１，ＤＡ２とを備えて構成されている。
【００３３】
アナログ信号入力端子Ｖａは、アナログ入力信号Ｖｉｎを入力するための端子である。アナログ信号出力端子Ｖｂは、アナログ信号入力端子Ｖａから入力されたアナログ入力信号Ｖｉｎが増幅され、アナログ出力信号Ｖｏｕｔとして出力するための端子である。
【００３４】
サンプリング用スイッチング素子Ｓ１〜Ｓ５，Ｓ９〜Ｓ１３は、例えば、図示しない制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎ，前段のアナログ出力信号Ｖｍｏｕｔをサンプリング（サンプル及びホールド）するためのサンプリング用スイッチング素子である。サンプリング用スイッチング素子Ｓ１〜Ｓ５，Ｓ９〜Ｓ１３が、接続状態と切断状態とを交互に繰り返すことによって、連続したサンプリング動作が行われる。
【００３５】
サンプリング用コンデンサＣ１，Ｃ２，Ｃ４，Ｃ５は、サンプリング用スイッチング素子Ｓ１〜Ｓ５，Ｓ９〜Ｓ１３とそれぞれ接続され、サンプリング動作によってアナログ入力信号Ｖｉｎ，前段のアナログ出力信号Ｖｍｏｕｔに対応する電荷を貯蓄・保持することで、アナログ信号入力端子Ｖａから入力されたアナログ入力信号、及び前段のアナログ出力信号をサンプル及びホールドするためのサンプリング用コンデンサである。
【００３６】
演算増幅器ＡＭ１，ＡＭ２は、サンプリング用コンデンサＣ１，Ｃ２，Ｃ４，Ｃ５でサンプル及びホールドされたアナログ入力信号Ｖｉｎ，前段のアナログ出力信号Ｖｍｏｕｔを、ゲインＡに基づく増幅度と、ループ帰還係数βに基づく帰還量とに基づいて増幅するものである。スイッチング素子Ｓ３，Ｓ１１が接続状態時には、演算増幅器ＡＭ１，ＡＭ２の非反転入力（＋）端子及び反転入力（−）端子にそれぞれサンプリング用コンデンサＣ１，Ｃ２，Ｃ４，Ｃ５が接続される。また、サンプリング用スイッチング素子Ｓ３，Ｓ１１が切断状態時には、演算増幅器ＡＭ１，ＡＭ２の反転入力端子にサンプリング用コンデンサＣ１，Ｃ２，Ｃ４，Ｃ５がそれぞれ接続され、非反転入力端子にグランドが接続される。
【００３７】
レベルシフト用コンデンサＣ３，Ｃ６は、演算増幅器ＡＭ１，ＡＭ２から出力される増幅されたアナログ入力信号をサンプルし、ＡＭ１，ＡＭ２の出力をコモンレベルにレベルシフトするためのものである。
【００３８】
レベルシフト用スイッチング素子Ｓ６〜Ｓ８，Ｓ１４〜Ｓ１６は、例えば、図示しない制御部から出力される制御信号φ３〜φ６によって回路の接続状態を切り替えることにより、演算増幅器ＡＭ１，ＡＭ２とコンデンサＣ３，Ｃ６との接続状態を切り替えるためのものである。
【００３９】
Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１７〜Ｓ２４は、制御部から出力される制御信号φ１，φ２によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｎ，前段のアナログ出力信号Ｖｍｏｕｔをサンプリングし、参照電圧との比較・判定を行うためのＡ／Ｄコンバータ回路用スイッチング素子である。Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１７〜Ｓ２４が、接続状態と切断状態とを交互に繰り返すことによって、連続した比較・判定を行う。
【００４０】
Ａ／Ｄコンバータ回路用コンデンサＣ７，Ｃ８は、Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１７〜Ｓ１９，Ｓ２１〜Ｓ２３とそれぞれ接続され、アナログ入力信号Ｖｉｎ，前段のアナログ出力信号Ｖｍｏｕｔと参照電圧との比較・判定を行うためのコンデンサである。
【００４１】
コンパレータＣＰ１，ＣＰ２は、アナログ入力信号Ｖｉｎ，前段のアナログ出力信号Ｖｍｏｕｔと参照電圧との比較・判定を行うためのコンパレータである。
【００４２】
記憶素子ＭＥ１，ＭＥ２はコンパレータＣＰ１，ＣＰ２の判定結果を保持するための記憶素子である。
【００４３】
Ｄ／Ａコンバータ回路ＤＡ１，ＤＡ２は、コンパレータＣＰ１，ＣＰ２の判定結果に基づくアナログ信号をサンプリング用スイッチング素子Ｓ４，Ｓ１２に接続するためのＤ／Ａコンバータ回路である。
【００４４】
ＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１において、ホールドフェーズがエスティメート（Ｅｓｔｉｍａｔｅ）フェーズとレベルシフト（Ｌｅｖｅｌ  Ｓｈｉｆｔ）フェーズとに２分割されている。
【００４５】
次に、ＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１の動作を、図４に示した制御信号のタイミングチャートを適宜参照して説明する。
【００４６】
パイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１の前段がサンプル動作フェーズ、後段がホールド動作エスティメートフェーズのとき、Φ１，Φ３，Φ５が“Ｈ”となり、Φ２，Φ４，Φ６が“Ｌ”となる。前段では、サンプリング用スイッチング素子Ｓ１〜Ｓ３が接続状態になると共に、スイッチング素子Ｓ４，Ｓ５が切断状態となる。すると、２つのサンプリング用コンデンサＣ１，Ｃ２にアナログ入力信号Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｎがサンプルされる。後段では、サンプリング用スイッチング素子Ｓ９〜Ｓ１１が切断状態となると共に、スイッチング素子Ｓ１２，Ｓ１３が接続状態となる。すると、サンプリング用コンデンサＣ４，Ｃ５のそれぞれに貯蓄された電荷が保持されるため、演算増幅器ＡＭ２から前段のアナログ出力信号Ｖｍｏｕｔを増幅したアナログ出力信号Ｖｏｕｔが出力される。
【００４７】
また、レベルシフト用スイッチング素子Ｓ１４，Ｓ１５が接続状態となると共に、スイッチング素子Ｓ１６が切断状態となる。すると、レベルシフト用コンデンサＣ６は、演算増幅器ＡＭ２の出力端子とグランドとの間に接続され、演算増幅器ＡＭ２で増幅されたアナログ入力信号をコンデンサＣ６にサンプルする。このとき、Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１７，Ｓ２０，Ｓ２２，Ｓ２３が接続状態となると共に、スイッチング素子Ｓ１８，Ｓ１９，Ｓ２１，Ｓ２４が切断状態となる。すると、Ａ／Ｄコンバータ回路用コンデンサＣ７にはアナログ入力信号Ｖｉｎが接続され、コンパレータＣＰ１は比較・判定動作を行うと共に、Ａ／Ｄコンバータ回路用コンデンサＣ８には参照電圧が接続され、コンパレータＣＰ２はリセット動作を行う。また、記憶素子ＭＥ１にはＣＰ１の判定結果が接続され、記憶素子ＭＥ２は、直前の判定結果を保持・出力し、その値に基づいてＤ／ＡコンバータＤＡ２はアナログ信号を出力している。
【００４８】
次に、前段がサンプル動作フェーズ、後段がホールド動作レベルシフトフェーズのとき、Φ１，Φ３，Φ６が“Ｈ”となり、Φ２，Φ４，Φ５が“Ｌ”となる。
前段のスイッチトキャパシタ部、Ａ／Ｄコンバータ回路、Ｄ／Ａコンバータ回路の動作はまったく変化しない。後段において、レベルシフト用スイッチング素子Ｓ１４，Ｓ１５が切断状態となると共に、スイッチング素子Ｓ１６が接続状態となる。すると、コンデンサＣ６は、スイッチング素子Ｓ１６を介して演算増幅器ＡＭ２の出力端子とアナログ信号出力端子Ｖｂとの間に接続され、演算増幅器ＡＭ２の出力をコモン電圧にレベルシフトする。
【００４９】
回路全体の実効的なループゲインは、演算増幅器ＡＭ２の出力信号がコモン電圧にレベルシフトされるため、エスティメートフェーズ時のループゲイン（β・Ａ）に、ゲイン帰還係数βと演算増幅器ＡＭ２のゲインＡとの積（β・Ａ）を加算した値になる。また、レベルシフトフェーズ時の演算増幅器ＡＭ２のゲインＡは、演算増幅器ＡＭ２の出力動作点がコモン電圧である時のゲインとなる。このため、演算増幅器ＡＭ２は出力の振れ幅が制限されること無く、ほぼレイル・ツー・レイルでの高精度な出力動作が可能となる。
【００５０】
前段がホールド動作エスティメートフェーズ、後段がサンプル動作フェーズのとき、及び前段がホールド動作レベルシフトフェーズ、後段がサンプル動作フェーズのときは、それぞれ前述した前段がサンプル動作フェーズ、後段がホールド動作エスティメートフェーズのとき、前段がサンプル動作フェーズ、後段がホールド動作レベルシフトフェーズのときと前段・後段の回路動作が入れ替わるだけである。
【００５１】
パイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１で上述したサンプル動作及びホールド動作を交互に繰り返しながらサンプリング動作を行われることによって、パイプライン型Ａ／ＤコンバータでＡ／Ｄ変換処理が行われる。
【００５２】
図２は、本発明に係るパイプライン型Ａ／Ｄコンバータを説明するためのブロック図である。図２に示すパイプライン型Ａ／Ｄコンバータ１０は、互いに縦列に多段で接続される複数のＡ／Ｄコンバータ部１１−１〜１１−ｋと記憶部１２と演算処理部１３及び制御部１４とを備えて構成されている。
【００５３】
Ａ／Ｄコンバータ部１１−１〜１１−ｋのある連続した２段は、スイッチトキャパシタ回路１１１ａ，１１１ｂとＡ／Ｄコンバータ回路１１２及びＤ／Ａコンバータ回路１１３ａ，１１３ｂとを備えて構成されている。
【００５４】
スイッチトキャパシタ回路１１１ａ，１１１ｂは、サンプル動作及びホールド動作によりアナログ信号入力端子から入力されたアナログ入力信号Ｖｉｎと、Ｄ／Ａコンバータ回路１１３ａ，１１３ｂから出力されるアナログ信号とによってアナログ出力信号Ｖｏｕｔを生成し、当該アナログ出力信号Ｖｏｕｔを出力するものである。
【００５５】
Ａ／Ｄコンバータ回路１１２は、サンプル動作及びホールド動作によりアナログ入力信号Ｖｉｎ及びＶｏｕｔを入力してディジタル信号ｄ1〜ｄkに変換して出力するものである。
【００５６】
Ｄ／Ａコンバータ回路１１３ａ，１１３ｂは、Ａ／Ｄコンバータ回路１１２から出力されたディジタル信号ｄ1〜ｄkを入力してアナログ信号に変換して出力するものである。
【００５７】
記憶部１２は、各Ａ／Ｄコンバータ部１１−１〜１１−ｋから出力されたディジタル信号ｄ1〜ｄkを順次記憶するものである。
【００５８】
演算処理部１３は、記憶部１２に記憶されたディジタル信号ｄ1〜ｄkの各ビット値を合成するための演算を行い、アナログ入力信号Ｖｉｎに対応する所定ビット列のディジタル出力信号Ｄｏｕｔを出力するものである。
【００５９】
制御部１４は、Ａ／Ｄコンバータ部１１−１〜１１−ｋのスイッチトキャパシタ回路の各スイッチング素子の電気的接続状態を切り替えるための７つの制御信号φ１〜φ７を生成し、出力するものである。なお、制御信号φ１〜φ６は、図１に示したＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータ５０のある連続した２段の回路図５１−ｎ，ｎ＋１における制御信号φ１〜φ６と同じものである。
【００６０】
本発明に係るパイプライン型Ａ／Ｄコンバータ１０を構成する各段のＡ／Ｄコンバータ部１１−１〜１１−ｋは、その内部のスイッチトキャパシタ回路のサンプリング動作によって、アナログ入力信号Ｖｉｎを入力してディジタル信号ｄ1〜ｄkに変換して出力する。同時に、各段のＡ／Ｄコンバータ部１１−１〜１１−ｋは、当該ディジタル信号ｄ1〜ｄkから変換されたアナログ信号とアナログ入力信号Ｖｉｎとによって生成されるアナログ出力信号Ｖｏｕｔを後段に接続されるＡ／Ｄコンバータ部に出力する。
【００６１】
図３は、本発明に係るパイプライン型Ａ／Ｄコンバータのある連続した２段の回路構成図である。図３に示すパイプライン型Ａ／Ｄコンバータ１０のある連続した２段１１−ｎ，ｎ＋１においてスイッチトキャパシタ部とＤ／Ａコンバータ回路は、図１に示したＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１のスイッチトキャパシタ部、Ｄ／Ａコンバータ回路と同一の回路であるが、Ａ／Ｄコンバータ回路を一つしか有していない点が異なっている。
【００６２】
続いて、本発明に係るパイプライン型Ａ／Ｄコンバータ１０のある連続した２段１１−ｎ，ｎ＋１の回路動作について、図５に示した制御信号のタイミングチャートを適宜参照して、主にＡ／Ｄコンバータ回路動作に関して説明する。
【００６３】
まず、前段がサンプル動作フェーズ、後段がホールド動作エスティメートフェーズのとき、Φ１，Φ３，Φ５，Φ７が“Ｈ”となり、Φ２，Φ４，Φ６が“Ｌ”となる。アナログ入力信号Ｖｉｎは、直前の段のホールド動作エスティメートフェーズの出力信号となる。Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１９，Ｓ２０が接続状態となると共に、スイッチング素子Ｓ１７，Ｓ１８，Ｓ２１，Ｓ２２が切断状態となる。Ａ／Ｄコンバータ回路用コンデンサＣ７には参照電圧が接続され、コンパレータＣＰはリセット動作を行う。また、記憶素子ＭＥ１，ＭＥ２は直前の判定結果を保持・出力し、その値に基づいてＤ／ＡコンバータＤＡ１，ＤＡ２はアナログ信号を出力している。
【００６４】
続いて、前段がサンプル動作フェーズ、後段がホールド動作レベルシフトフェーズのとき、Φ１，Φ３，Φ６が“Ｈ”となり、Φ２，Φ４，Φ５，Φ７が“Ｌ”となる。アナログ入力信号Ｖｉｎは、直前の段のホールド動作レベルシフトフェーズの出力信号となる。このとき、Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１７，Ｓ２１が接続状態となると共に、スイッチング素子Ｓ１８，Ｓ１９，Ｓ２０，Ｓ２２が切断状態となる。Ａ／Ｄコンバータ回路用コンデンサＣ７にはアナログ入力信号Ｖｉｎが接続され、コンパレータＣＰは比較・判定動作を行う。記憶素子ＭＥ１には、ＣＰの判定結果が接続・記憶され出力信号ｄnが更新される。記憶素子ＭＥ２は変わらず直前の判定結果を保持・出力し、その値に基づいてＤ／ＡコンバータＤＡ２はアナログ信号を出力している。
【００６５】
続いて、前段がホールド動作エスティメートフェーズ、後段がサンプル動作フェーズのとき、Φ２，Φ３，Φ５，Φ７が“Ｈ”となり、Φ１，Φ４，Φ６が“Ｌ”となる。Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１９，Ｓ２０が接続状態となると共に、スイッチング素子Ｓ１７，Ｓ１８，Ｓ２１，Ｓ２２が切断状態となる。Ａ／Ｄコンバータ回路用コンデンサＣ７には参照電圧が接続され、コンパレータＣＰはリセット動作を行う。また、記憶素子ＭＥ１，ＭＥ２は、直前の判定結果を保持・出力し、その値に基づいてＤ／ＡコンバータＤＡ１，ＤＡ２はアナログ信号を出力している。
【００６６】
続いて、前段がホールド動作レベルシフトフェーズ、後段がサンプル動作フェーズのとき、Φ２，Φ４，Φ５が“Ｈ”となり、Φ１，Φ３，Φ６，Φ７が“Ｌ”となる。Ａ／Ｄコンバータ回路用スイッチング素子Ｓ１８，Ｓ２２が接続状態となると共に、スイッチング素子Ｓ１７，Ｓ１９，Ｓ２０，Ｓ２１が切断状態となる。Ａ／Ｄコンバータ回路用コンデンサＣ７には前段のアナログ出力信号Ｖｍｏｕｔが接続され、コンパレータＣＰは比較・判定動作を行う。記憶素子ＭＥ２には、ＣＰの判定結果が接続・記憶され出力信号ｄn+1が更新される。記憶素子ＭＥ１は変わらず直前の判定結果を保持・出力し、その値に基づいてＤ／ＡコンバータＤＡ１はアナログ信号を出力している。
【００６７】
本発明に係るパイプライン型Ａ／Ｄコンバータ１０のある連続した２段１１−ｎ，ｎ＋１は、上述した４つのフェーズの動作を繰り返すことにより、図１に示したＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１よりもＡ／Ｄコンバータ回路を一つ削減することができる。よって、パイプライン型Ａ／Ｄコンバータ１０のある連続した２段１１−ｎ，ｎ＋１は、ＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１よりも小面積で動作することができる。各段において、次段に伝達すべき信号はエスティメートフェーズのときのアナログ出力信号ではなくレベルシフトフェーズのときのアナログ出力信号なので、レベルシフトフェーズのときのみＡ／Ｄコンバータ回路を接続して比較・判定を行っても、パイプライン型Ａ／Ｄコンバータの動作には何の支障も無いことを言及しておく。また、演算増幅器ＡＭ１，ＡＭ２によって信号を増幅する際のゲインを大きくする必要がないので、低消費電力であっても、高精度に大きなアナログ出力信号を得ることができる。
【００６８】
本発明に係るパイプライン型Ａ／Ｄコンバータ１０のある連続した２段１１−ｎ，ｎ＋１では、ＣＬＳ技術を用いて構成されるパイプライン型Ａ／Ｄコンバータのある連続した２段５１−ｎ，ｎ＋１からＡ／Ｄコンバータ回路を一つ削減することができる。よって、小面積で動作することができ、チップコストを削減することができる。
【産業上の利用可能性】
【００６９】
特に、アナログ信号からディジタル信号への変換を必要とする、ビデオカメラ、オーディオ機器等の電子機器用のスイッチトキャパシタ回路及びパイプライン型Ａ／Ｄコンバータとして利用することができる。
【符号の説明】
【００７０】
１０，５０  パイプライン型Ａ／Ｄコンバータ
１１−１〜１１−ｋ，５１−１〜５１−ｋ  Ａ／Ｄンバータ部
１２，５２  記憶部
１３，５３  演算処理部
１４，５４  制御部
１１１ａ，１１１ｂ  スイッチトキャパシタ回路
１１２  Ａ／Ｄコンバータ回路
１１３ａ，１１３ｂ  Ｄ／Ａコンバータ回路
Ｖａ  入力端子
Ｖｂ  出力端子
ＡＭ１，ＡＭ２  増幅演算器
Ｓ１〜Ｓ５，Ｓ９〜Ｓ１３  サンプリング用スイッチング素子
Ｓ６〜Ｓ８，Ｓ１４〜Ｓ１６  レベルシフト用スイッチング素子
Ｃ１，Ｃ２，Ｃ４，Ｃ５  サンプリング用コンデンサ
Ｃ３，Ｃ６  レベルシフト用コンデンサ
Ｓ１７〜Ｓ２４  Ａ／Ｄコンバータ回路用スイッチング素子
Ｃ７，Ｃ８  Ａ／Ｄコンバータ回路用コンデンサ
ＣＰ１，ＣＰ２  Ａ／Ｄコンバータ回路用コンパレータ
ＭＥ１，ＭＥ２  Ａ／Ｄコンバータ回路用記憶素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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