(57)【要約】【課題】チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリを提供する。【解決手段】ゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備えたセルトランジスタと、ゲート誘電体として単一層の酸化膜を備えたロジック用トランジスタとで、揮発性メモリを構成する。【選択図】図４Ａ
2011211223.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのためのトランジスタとロジック用トランジスタを備える揮発性メモリにおいて、
前記セルトランジスタはゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備え、
前記ロジック用トランジスタはゲート誘電体として単一層の酸化膜で構成される揮発性メモリ。
【請求項２】
前記セルトランジスタのゲート誘電体の有効酸化膜の厚さは、前記ロジック用トランジスタのゲート誘電体の有効酸化膜の厚さに比べて同一であるか、より厚いことを特徴とする請求項１に記載の揮発性メモリ。
【請求項３】
前記セルトランジスタの中間ゲート誘電体はしきい電圧値を増加させるために電子が注入されることを特徴とする請求項１に記載の揮発性メモリ。
【請求項４】
前記セルトランジスタの中間ゲート誘電体はしきい電圧値を減少させるために正孔が注入されることを特徴とする請求項１に記載の揮発性メモリ。
【請求項５】
前記セルトランジスタの下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜であることを特徴とする請求項１に記載の揮発性メモリ。
【請求項６】
前記セルトランジスタの下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項１に記載の揮発性メモリ。
【請求項７】
メモリセルのためのＮＭＯＳトランジスタとロジック用ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを備える揮発性メモリにおいて、
前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタはそれぞれゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備え、
前記ロジック用ＮＭＯＳトランジスタはゲート誘電体として単一層の酸化膜で構成される揮発性メモリ。
【請求項８】
前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタのゲート誘電体の有効酸化膜の厚さは、前記ロジック用ＮＭＯＳトランジスタのゲート誘電体の厚さに比べて同一であるか、より厚いことを特徴とする 請求項７に記載の揮発性メモリ。
【請求項９】
前記ロジック用ＰＭＯＳトランジスタのゲート誘電体の有効酸化膜の厚さと前記ロジック用ＮＭＯＳトランジスタのゲート誘電体の厚さとは互いに同一であり、これらに比べて前記セルＮＭＯＳトランジスタのゲート誘電体の有効酸化膜の厚さの方がより厚いことを特徴とする請求項７に記載の揮発性メモリ。
【請求項１０】
前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタの各中間ゲート誘電体は、しきい電圧値を増加させるために電子が注入されることを特徴とする請求項７に記載の揮発性メモリ。
【請求項１１】
前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタの各中間ゲート誘電体は、しきい電圧値を減少させるために正孔が注入されることを特徴とする請求項７に記載の揮発性メモリ。
【請求項１２】
前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタの各下部ゲート誘電体及び上部ゲート誘電体は酸化膜であり、前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタの各中間ゲート誘電体は窒化膜であることを特徴とする請求項７に記載の揮発性メモリ。
【請求項１３】
前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタの各下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタの各中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項７に記載の揮発性メモリ。
【請求項１４】
第１導電型の基板と、前記基板上に形成された電荷トラップを有するゲート誘電体と、前記ゲート誘電体上に形成されたゲートと、前記ゲート上に形成されたゲート上部絶縁膜と、前記ゲート側面の前記基板内に形成された第２導電型のソース／ドレイン、及び前記ゲート下部の前記基板内に形成された第１導電型のチャネルイオン注入領域を含むメモリセルトランジスタと、
前記メモリセルトランジスタの前記基板、ゲート、ソース及びドレインにそれぞれ所定の電圧を印加して前記ゲート誘電体に電荷を注入することによって前記メモリセルトランジスタのしきい電圧を調節する電圧発生手段と
を備える揮発性メモリ。
【請求項１５】
前記ゲート誘電体は、
前記基板上に形成された下部ゲート誘電体と、
前記下部ゲート誘電体上に形成されて電荷トラップのための中間ゲート誘電体と、
前記中間ゲート誘電体上に形成された上部ゲート誘電体で構成されることを特徴とする請求項１４に記載の揮発性メモリ。
【請求項１６】
前記電圧発生手段は前記中間ゲート誘電体に電子を注入して前記セルトランジスタのしきい電圧値を増加させることを特徴とする請求項１５に記載の揮発性メモリ。
【請求項１７】
前記電圧発生手段は前記中間ゲート誘電体に正孔を注入して前記セルトランジスタのしきい電圧値を減少させることを特徴とする請求項１５に記載の揮発性メモリ。
【請求項１８】
前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜であることを特徴とする請求項１５に記載の揮発性メモリ。
【請求項１９】
前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜またはハフニウム酸化膜であることを特徴とする請求項１５に記載の揮発性メモリ。
【請求項２０】
セルトランジスタが形成されるセル領域と周辺回路用トランジスタが形成されるロジック領域を有する揮発性メモリのゲート誘電体の形成方法において、
基板上に第１酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジック領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジック領域が露出した第１酸化膜をエッチングすると同時に前記セル領域の前記バッファ酸化膜をエッチングするステップと、
前記ロジック領域及び前記セル領域に第２酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項２１】
前記セル領域の前記バッファ酸化膜をエッチングする際にその残留厚さを制御して、
前記セルトランジスタは前記第１酸化膜と前記電荷トラップを有する誘電体と前記バッファ酸化膜及び前記第２酸化膜とでゲート誘電体が構成されるか、または前記第１酸化膜と前記電荷トラップを有する誘電体と前記第２酸化膜とでゲート誘電体が構成され、
前記ロジック用トランジスタは前記第２酸化膜でゲート誘電体が形成されることを特徴とする請求項２０に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項２２】
前記電荷トラップを有する誘電体は窒化膜、窒化酸化膜、アルミニウム酸化膜及びハフニウム酸化膜の群から選ばれた何れか一つであることを特徴とする請求項２０に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項２３】
メモリセルＮＭＯＳトランジスタが形成されるセル領域と周辺回路用ＮＭＯＳ及びＰＭＯＳトランジスタが形成されるロジック領域を有する揮発性メモリの製造方法において、
基板上に第１酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジックＮＭＯＳトランジスタが形成される領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジックＮＭＯＳトランジスタが形成される領域の露出した前記第１酸化膜を完全に除去すると同時に前記ロジックＰＭＯＳトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップと、
前記ロジック領域及び前記セル領域に第２酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項２４】
前記ロジックＰＭＯＳトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップにおいて、前記バッファ酸化膜のエッチング厚さを制御して、
前記セルＮＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタはそれぞれ前記第１酸化膜と前記電荷トラップを有する誘電体と前記残留バッファ酸化膜及び前記第２酸化膜とでゲート誘電体が構成されるか、または前記第１酸化膜と前記電荷トラップを有する誘電体と前記第２酸化膜でゲート誘電体が構成され、前記ロジックＮＭＯＳトランジスタは前記第２酸化膜とでゲート誘電体が形成されることを特徴とする請求項２３に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項２５】
メモリセルＮＭＯＳトランジスタが形成されるセル領域と周辺回路用ＮＭＯＳ及びＰＭＯＳトランジスタが形成されるロジック領域を有する揮発性メモリの製造方法において、
基板上に第１酸化膜、電荷トラップを有する誘電体及びバッファ酸化膜を形成するステップと、
前記ロジックＮＭＯＳトランジスタが形成される領域の前記バッファ酸化膜及び前記電荷トラップを有する誘電体を選択的にエッチングするステップと、
前記ロジックＰＭＯＳトランジスタが形成される領域の前記バッファ酸化膜を選択的に一部のみエッチングしてバッファ酸化膜の厚さを減少させるステップと、
前記ロジックＮＭＯＳトランジスタが形成される領域の露出した前記第１酸化膜を完全に除去すると同時に前記ロジックＰＭＯＳトランジスタが形成される領域のバッファ酸化膜を完全に除去し、同時に前記セル領域の前記バッファ酸化膜を一部のみエッチングしてバッファ酸化膜の厚さを減少させるステップと、
前記ロジック領域及び前記セル領域に第２酸化膜を形成するステップと
を備える揮発性メモリのゲート誘電体の形成方法。
【請求項２６】
前記ロジックＰＭＯＳトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜をエッチングするステップにおいて、前記バッファ酸化膜のエッチング厚さを制御して、
前記セルＮＭＯＳトランジスタは前記第１酸化膜と前記電荷トラップを有する誘電体と前記残留バッファ酸化膜及び前記第２酸化膜でゲート誘電体が構成され、前記ロジックＰＭＯＳトランジスタは前記第１酸化膜と前記電荷トラップを有する誘電体と前記第２酸化膜でゲート誘電体が構成され、前記ロジック ＮＭＯＳトランジスタは前記第２酸化膜でゲート誘電体が形成されることを特徴とする請求項２５に記載の揮発性メモリのゲート誘電体の形成方法。
【請求項２７】
前記電荷トラップを有する誘電体は窒化膜、窒化酸化膜、アルミニウム酸化膜及びハフニウム酸化膜の群から選ばれた何れか一つであることを特徴とする請求項２３ないし請求項２６の何れかに記載の揮発性メモリのゲート誘電体の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭのような揮発性メモリのセルトランジスタ及びその製造方法に関し、特にゲート誘電体としてＯＮＯ膜を有する揮発性メモリセルトランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
通常、揮発性ＤＲＡＭは一つのトランジスタと一つのキャパシタからなる複数のセルを備えている。
【０００３】
図１は従来技術に係るＤＲＡＭセルトランジスタの断面図であって、シリコン基板１０１にウェル１０３、１０４が形成されるが、ＤＲＡＭセルトランジスタとして通常ｎチャネルトランジスタが用いられるため、前記ウェルはｐ型シリコン基板１０１内に形成された深層ｎ型(ｄｅｅｐ ｎ-ｔｐｙｅ)ウェル１０３と深層ｎ型ウェル１０３内に画定されたｐ型ウェル１０４とに区分される。
【０００４】
シリコン基板１０１にはフィールド領域(素子分離膜が形成された領域)とアクティブ領域を画定するために素子分離膜１０２がＳＴＩ(Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)工程により形成される。アクティブ領域のシリコン基板１０１上にはゲート酸化膜(ＳＩＯ2)１０６を介在してゲート電極１０７が形成され、ゲート電極１０７下部のｐ型ウェル１０５内に画定されたチャネル領域にはしきい電圧を調節するためのチャネルイオン注入領域１０５が形成される。ゲート電極１０７の両側面のシリコン基板１０１内にはソース／ドレイン１０８が形成される。
【０００５】
このような構造のセルトランジスタが有するしきい電圧は数式１のようになる。
【０００６】
【数１】
2011211223.tif 000003
【０００７】
数式１でΦMSはゲート電極１０７と半導体領域(チャネルイオン注入領域１０５)との間の１次関数の差であり、ＱEFFはＶＧ(ゲート電圧)=ＶTHの時の単位面積当りの総有効酸化膜の電荷量であり、ＣOXは単位面積当りのゲート酸化膜の静電容量であり、ΦFは半導体領域のフェルミ(Ｆｅｒｍｉ)準位であり、ＱBは半導体領域の空乏層の単位面積当りの電荷量であり、εSは半導体領域の誘電率であり、ｑは電子の電荷量であり、ＮAは半導体領域に注入される不純物のドーピング濃度である。また、数式１のＱEFFは以下の数式２のように表わすことができる。
【０００８】
【数２】
2011211223.tif 000004
【０００９】
数式２でＱSSは半導体領域とゲート酸化膜１０６の界面にある表面状態の固定電荷量であり、Ｑitは半導体領域とゲート酸化膜の界面状態の電荷量であり、ΦSは半導体領域の表面準位であり、ρ(x)は半導体領域とゲート酸化膜１０６界面からの距離ｘとｘ＋ｄｘ間のゲート酸化膜に存在する平均酸化膜電荷密度(ｏｘｉｄｅ ｃｈａｒｇｅ ｄｅｎｓｉｔｙ)であり、ＴOXはゲート酸化膜１０６の厚さである。したがって、数式１と数式２でセルトランジスタのしきい電圧は、以下の数式３のように表わすことができる。
【００１０】
【数３】
2011211223.tif 000005
【００１１】
一方、ＤＲＡＭの工程技術の発達に伴い、最小デザインルールＦの大きさが次第に減少し、またＤＲＡＭセルトランジスタのチャネル長さと幅が減少するにつれ、セルトランジスタのしきい電圧は短チャネル効果とＩＮＷＥ(ｉｎｖｅｒｓｅ-Ｎａｒｒｏｗ Ｗｉｄｔｈ Ｅｆｆｅｃｔ)により減少し、ソースとドレイン電極との間でパンチスルーが発生し易くなる。
【００１２】
しかし、ＤＲＡＭの正常な動作のために、ＤＲＡＭセルトランジスタのしきい電圧の値は一定の電圧で保持されなければならず、またパンチスルー発生電圧の値も動作電圧以上でなければならない。
【００１３】
したがって、このようなしきい電圧の減少及びパンチスルーの発生を防止するために、セルトランジスタのチャネル領域及びウェル領域のドーピング濃度を増加させてきた。すなわち、数式３でＮAを増大させて、ＶTHの値を大きくしており、ソースとドレインとの間の空乏層の幅を減少させることによってパンチスルーの発生電圧を増大させた。
【００１４】
しかし、このようなウェル及びチャネル領域の濃度増加は図２に示すように、ソース及びドレインの電界を増大させ、これにより接合漏れ電流が増加し、またＤＲＡＭのリフレッシュ特性が悪くなる。図２Ａはｐ型ウェルのホウ素(Ｂｏｒｏｎ)濃度が増加するにつれ、接合漏れ電流が増加することを示すグラフであり、図２Ｂはｐ型ウェルのドーピング濃度が増加するにつれ、データ保持時間が劣化することを示すグラフである。
【００１５】
上述したように、従来のＤＲＡＭセルトランジスタはしきい電圧、パンチスルー特性、リフレッシュ特性が互いに相反しているため、このような特性を折衝することによってＤＲＡＭセルトランジスタの特性を保持してきた。
【００１６】
ところが、ＤＲＡＭのデザインルールが１００ｎｍ以下に減少することによってチャネル領域及びウェル領域のドーピング濃度を増加させるだけではしきい電圧及びパンチスルー特性とリフレッシュ特性という３つの目標を同時に満足させることがさらに難しくなった。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２０００−３０７０８３号公報
【特許文献２】国際公開第０３／０６９６７６号
【特許文献３】特開２００１−１５６１８８号公報
【特許文献４】特開２００３−１８８２７６号公報
【特許文献５】特開平１０−１８９８９１号公報
【特許文献６】特開平０４−３５７８６５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、チャネルイオン注入領域のドーピング濃度を相対的に低下しながらも所望のしきい電圧値を得ることができる揮発性メモリセルトランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明に係る揮発性メモリセルトランジスタは、第１導電型の基板と、前記基板上に形成された電荷トラップを有するゲート誘電体と、前記ゲート誘電体上に形成されたゲートと、前記ゲート側面の前記基板内に形成された第２導電型のソース／ドレインと、前記ゲート下部の前記基板内に形成された第１導電型のチャネルイオン注入領域を備えることを特徴とする。
【００２０】
好ましくは、前記ゲート誘電体は前記基板に上に形成された下部ゲート誘電体と、前記下部ゲート誘電体上に形成されて電荷トラップのための中間ゲート誘電体と、前記中間ゲート誘電体上に形成された上部ゲート誘電体で構成される。そして、前記中間ゲート誘電体はしきい電圧値を増加させるために電子が注入されるか、しきい電圧値を減少させるために正孔が注入される。また、前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜であり、前記中間ゲート誘電体は窒化膜で構成されることができ、または前記下部ゲート誘電体及び上部ゲート誘電体はそれぞれ酸化膜で構成され、前記中間ゲート誘電体は酸化窒化膜またはアルミニウム酸化膜(Ａｌ2Ｏ3)またはハフニウム酸化膜(ＨｆＯ2)で構成されることができる。
【００２１】
上述したように、本発明の揮発性メモリセルトランジスタはゲート誘電体であって電荷トラップを有する誘電体が介在されたＯＮＯ膜が用いられる。このような本発明の揮発性メモリセルトランジスタは、トランジスタ製作工程中にＯＮＯゲート誘電体の窒化膜に電子が捕獲される。したがって、本発明の揮発性モリセルトランジスタではＯＮＯゲート誘電体の中間ゲート窒化膜に捕獲される電子によってしきい電圧の値が増加するが、このようなしきい電圧の増加値を相対的に低いドーピング濃度のチャネルイオン注入領域を用いて相殺させることができる(数式３参照)。
【００２２】
したがって、本発明の揮発性メモリセルトランジスタでは、最終しきい電圧は同一であるが、チャネルイオン注入領域のドーピング濃度をより低く使用して電界を減少することによって接合漏れ電流の減少及びリフレッシュ特性を改善できる。
【発明の効果】
【００２３】
本発明のＤＲＡＭセルトランジスタは、電荷トラップを有する窒化膜のような誘電体を用いることでしきい電圧値を調節できるため、デザインルールが１００ｎｍ以下に減少してもチャネルイオン注入領域のドーピング濃度を相対的に低減し接合漏れ電流及びリフレッシュ特性を改善しながらも所望のしきい電圧値とパンチスルー特性を得ることができる。
【図面の簡単な説明】
【００２４】
【図１】従来技術に係るＤＲＡＭセルトランジスタの断面図である。
【図２Ａ】ｐ型(ｐ-ｔｙｐｅ)ウェルのホウ素(Ｂｏｒｏｎ)の濃度が増加するにつれ、接合漏れ電流が増加することを示すグラフである。
【図２Ｂ】ｐ型ウェルのドーピング濃度が増加するにつれ、データ保持時間が劣化することを示すグラフである。
【図３】本発明に係るＯＮＯゲート誘電体を有するＤＲＡＭセルトランジスタを示す断面図である。
【図４Ａ】メモリセルＮＭＯＳトランジスタとロジック(周辺回路)のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが共に集積されたＤＲＡＭを示す断面図である。
【図４Ｂ】メモリセルＮＭＯＳトランジスタとロジック(周辺回路)のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが共に集積されたＤＲＡＭを示す断面図である。
【図５Ａ】第１実施例に係る図４ＡのＤＲＡＭ素子の製造工程を示す図である。
【図５Ｂ】第１実施例に係る図４ＡのＤＲＡＭ素子の製造工程を示す図である。
【図５Ｃ】第１実施例に係る図４ＡのＤＲＡＭ素子の製造工程を示す図である。
【図５Ｄ】第１実施例に係る図４ＡのＤＲＡＭ素子の製造工程を示す図である。
【図６Ａ】第２実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【図６Ｂ】第２実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【図６Ｃ】第２実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【図６Ｄ】第２実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【図７Ａ】第３実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【図７Ｂ】第３実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【図７Ｃ】第３実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【図７Ｄ】第３実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【図７Ｅ】第３実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。
【発明を実施するための形態】
【００２５】
以下、本発明の好ましい実施の形態を添付する図面を参照して説明する。
【００２６】
図３は本発明に係るＯＮＯゲート誘電体を有するＤＲＡＭセルトランジスタを示す断面図である。
【００２７】
図３を参照すると、ＤＲＡＭセルトランジスタに通常ｎチャネルトランジスタが用いられるが、セル以外の周辺回路ではｐチャネルトランジスタも用いられるため、ウェルはｐ型シリコン基板３０１内に形成される深層ｎ型ウェル３０３と、深層ｎ型ウェル３０３内に画定されるｐ型ウェル３０４とに区分される。
【００２８】
シリコン基板３０１にはフィールド領域(素子分離膜が形成された領域)とアクティブ領域を画定するために素子分離膜３０２が形成される。素子分離膜は通常のＳＴＩ工程により形成される。
【００２９】
アクティブ領域のシリコン基板３０１上にはゲート誘電体３５０を介在してゲート電極３０９が形成され、ゲート電極３０９の下部のｐ型ウェル３０４内に画定されるチャネル領域にはしきい電圧を調節するためのチャネルイオン注入領域３０５が形成される。ゲート電極３０９の両側面のシリコン基板３０１内にはソース／ドレイン３１１が形成される。
【００３０】
また、ゲート誘電体３５０は下部ゲート誘電体である第１酸化膜３０６と、電荷トラップ層として中間ゲート誘電体である窒化膜３０７、及び上部ゲート誘電体である第２酸化膜３０８が積層されたＯＮＯ膜である。
【００３１】
このようなＯＮＯゲート誘電体３５０の窒化膜３０７には半導体製造工程中に電子が捕獲されてセルトランジスタのしきい電圧値を増加させる機能する。しきい電圧の増加値は相対的に低い濃度のチャネルイオン注入領域３０５を用いて相殺できるため、所望のしきい電圧値が得られる。結局、本発明のセルトランジスタは所望のしきい電圧値を得ながらも相対的に従来より低いドーピング濃度のチャネルイオン注入領域を形成できるため、電界を低下させ接合漏れ電流及びリフレッシュ特性を改善できる。
【００３２】
一方、本発明のＤＲＡＭはセルトランジスタのゲート誘電体に電荷(電子または正孔)を注入してしきい電圧を調節する電圧発生装置を別途に備えるようにするため、セルトランジスタの製作後にしきい電圧値を調節でき、回路の用途に応じてしきい電圧値を調節する必要のある場合には以下の表１に示すように、ゲート(ワードライン)、ドレイン(ビットラインＢＬ)、ソース(キャパシタのストレージノードＳＮ)にそれぞれ所定の電圧を印加して中間ゲート誘電体である窒化膜３０７に電子または正孔を注入することによってしきい電圧の値を調節できる。
【００３３】
【表１】
2011211223.tif 000006
【００３４】
表１を参照すると、ＶTH調節−１１及びＶTH調節−１２のようにゲート、ドレイン、ソースに電圧を印加する場合、電子が中間ゲート誘電体である窒化膜に注入されてしきい電圧を増加させることができ、またＶTH調節−２１及びＶTH調節−２２のように各端子に電圧を印加する場合は、正孔が中間ゲート誘電体である窒化膜に注入されてしきい電圧を減少させることができる。
【００３５】
結局、従来技術のＤＲＡＭセルトランジスタでは製造工程中にパンチスルー電圧及びリフレッシュ時間、しきい電圧の３つの条件を同時に最適化しなければならなかったが、本発明のＯＮＯゲート誘電体を有するＤＲＡＭセルトランジスタではＯＮＯゲート誘電体の窒化膜に、工程中に発生した電荷の捕獲量を考慮して、まずパンチスルー電圧とリフレッシュ時間の２つの条件のみを同時に最適化してトランジスタを製作し、しきい電圧は必要に応じてトランジスタの製作完了後に最適化することもできる。
【００３６】
表１に示すように、本発明のＤＲＡＭセルに対するデータの読出し(Ｒｅａｄ)及び書込み(Ｗｒｉｔｅ)動作は、従来技術のＤＲＡＭセル(ここで、従来技術のＤＲＡＭセルとは、ゲート誘電体として酸化膜のみを有するトランジスタで構成されたセルを意味する)でのように低い電圧から高速に読出し及び書込み駆動が可能である。
【００３７】
図４Ａ及び図４ＢはメモリセルＮＭＯＳトランジスタとロジック(周辺回路)のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが共に集積されたＤＲＡＭを示す断面図である。図４ＡではセルトランジスタがＯＮＯゲート誘電体で構成され、ロジック用ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがそれぞれ単一酸化膜のゲート誘電体で構成される第１実施例を示しており、図４Ｂではセルトランジスタ及びロジック用ＰＭＯＳトランジスタがそれぞれＯＮＯゲート誘電体で構成され、ロジック用ＮＭＯＳトランジスタが単一酸化膜のゲート誘電体で構成される第２実施例を示す。
【００３８】
図４Ａを参照すると、本発明の第１実施例においてセルトランジスタはゲート誘電体が下部ゲート誘電体である第１酸化膜４１０と、電荷トラップ層として中間ゲート誘電体である窒化膜４１１、及び上部ゲート誘電体である第２酸化膜４１３Ａが積層されたＯＮＯ構造である。尚、ロジック用ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはそれぞれゲート誘電体が単一の酸化膜４１３Ｂである。ここで、セルトランジスタのゲート誘電体４１０、４１１、４１３Ａの有効酸化膜の厚さ(Ｔｏｘ)がロジック用トランジスタのゲート誘電体４１３Ｂの有効酸化膜の厚さに比べて同一であるか、より厚いことが好ましい。
【００３９】
また、セルトランジスタのゲート誘電体のうち、窒化膜４１１は電荷トラップ層であって、この窒化膜４１１は電荷トラップが可能なアルミニウム酸化膜またはハフニウム酸化膜に代替できる。
【００４０】
具体的に、本発明の第１実施例において、セルトランジスタは基板４０１内に形成された深層ｎ型ウェル４０３と深層ｎ型ウェル４０３内に画定されるｐ型ウェル４０４、ｐ型ウェル４０４の基板上にゲート誘電体４１０、４１１、４１３Ａを介在して形成されたゲート電極４１４Ａ、ゲート電極４１４Ａの上部に形成されたゲート上部絶縁膜４１５、ゲート電極４１４Ａの下部のｐ型ウェル４０４内のチャネル領域に形成されたチャネルイオン注入領域４０７、及びゲート電極４１４Ａの両側面の基板４０１表面の下部に形成されたソース／ドレイン４１６Ａで構成され、前記ゲート誘電体が第１酸化膜４１０と、電荷トラップ層である窒化膜４１１、及び第２酸化膜４１３Ａが積層されて構成される。
【００４１】
また、本発明の第１実施例において、ロジック用ＰＭＯＳトランジスタは基板４０１内に形成されたｎ型ウェル４０５、ｎ型ウェル４０５の基板上にゲート誘電体４１３Ｂを介在して形成されたゲート電極４１４Ｂ、ゲート電極４１４Ｂの上部に形成されたゲート上部絶縁膜４１５、ゲート電極４１４Ｂの下部のｎ型ウェル４０５内のチャネル領域に形成されたチャネルイオン注入領域４０８、及びゲート電極４１４ｂの両側面の基板４０１の表面下部に形成されたソース／ドレイン４１６Ｂで構成され、前記ゲート誘電体は酸化膜４１３Ｂのみで構成される。
【００４２】
また、本発明の第１実施例において、ロジック用ＮＭＯＳトランジスタは基板４０１内に形成されたｐ型ウェル４０６、ｐ型ウェル４０６の基板上にゲート誘電体４１３Ｃを介在して形成されたゲート電極４１４Ｃ、ゲート電極４１４Ｃの上部に形成されたゲート上部絶縁膜４１５、ゲート電極４１４Ｃの下部のｐ型ウェル４０６内のチャネル領域に形成されたチャネルイオン注入領域４０９、及びゲート電極４１４ｃの両側面の基板４０１の表面下部に形成されたソース／ドレイン４１６Ｃで構成され、前記ゲート誘電体が酸化膜４１３Ｃのみで構成される。
【００４３】
図４Ｂを参照すると、本発明の第２実施例において、セルトランジスタは基板４０１内に形成された深層ｎ型ウェル４０３と深層ｎ型ウェル４０３内に画定されるｐ型ウェル４０４、ｐ型ウェル４０４の基板上にゲート誘電体４１０Ａ、４１１Ａ、４１３Ａを介在して形成されたゲート電極４１４Ａ、ゲート電極４１４Ａの上部に形成されたゲート上部絶縁膜４１５、ゲート電極４１４Ａの下部のｐ型ウェル４０４内のチャネル領域に形成されたチャネルイオン注入領域４０７、及びゲート電極４１４Ａの両側面の基板４０１の表面下部に形成されたソース／ドレイン４１６Ａで構成され、前記ゲート誘電体が第１酸化膜４１０Ａと、電荷トラップ層である窒化膜４１１Ａ、及び第２酸化膜４１３Ａが積層されて構成される。
【００４４】
また、本発明の第２実施例において、ロジック用ＰＭＯＳトランジスタは基板４０１内に形成されたｎ型ウェル４０５、ｎ型ウェル４０５の基板上にゲート誘電体４１０Ｂ、４１１Ｂ、４１３Ｂを介在して形成されたゲート電極４１４Ｂ、ゲート電極４１４Ｂの上部に形成されたゲート上部絶縁膜４１５、ゲート電極４１４Ｂの下部のｎ型ウェル４０５内のチャネル領域に形成されたチャネルイオン注入領域４０８、及びゲート電極４１４Ｂの両側面の基板４０１の表面下部に形成されたソース／ドレイン４１６Ｂで構成され、前記ゲート誘電体が第１酸化膜４１０Ｂと、窒化膜４１１Ｂ、及び第２酸化膜４１３Ｂが積層されて構成される。
【００４５】
また、本発明の第２実施例において、ロジック用ＮＭＯＳトランジスタは基板４０１内に形成されたｐ型ウェル４０６、ｐ型ウェル４０６の基板上にゲート誘電体４１３Ｃを介在して形成されたゲート電極４１４Ｃ、ゲート電極４１４Ｃの下部のｐ型ウェル４０６内のチャネル領域に形成されたチャネルイオン注入領域４０９、及びゲート電極４１４Ｃの両側面の基板４０１の表面下部に形成されたソース／ドレイン４１６Ｃで構成され、前記ゲート誘電体が酸化膜４１３Ｃのみで構成される。
【００４６】
本発明の第２実施の形態において、セルトランジスタのゲート誘電体４１０Ａ、４１１Ａ、４１３Ａの有効酸化膜の厚さがロジック用ＰＭＯＳトランジスタのゲート誘電体４１０Ｂ、４１１Ｂ、４１３Ｂ及びロジック用ＮＭＯＳトランジスタのゲート誘電体４１３Ｃの有効酸化膜の厚さに比べて同一であるか、より厚いことが好ましい。また、セルトランジスタのゲート誘電体のうち、窒化膜４１１Ｂは電荷トラップ層であって、電荷トラップが可能な酸化窒化膜、アルミニウム酸化膜またはハフニウム酸化膜に代替できる。
【００４７】
図５Ａないし図５Ｄは、第１実施例に係る図４ＡのＤＲＡＭ素子の製造工程を示す図である。
【００４８】
図５Ａを参照すると、通常の方法により素子分離膜５０２、深層ｎ型ウェル５０３、セル領域のｐ型ウェル５０４、ロジック領域のｎ型ウェル５０５及びｐ型ウェル５０６をそれぞれ形成し、ｐ型ウェル５０４、５０６にはｐ型不純物をイオン注入し、ｎ型ウェル５０５にはｎ型不純物をイオン注入して各トランジスタのチャネルイオン注入領域５０７、５０８、５０９を形成する。
【００４９】
次いで、ゲート誘電体を形成するが、まず、シリコン基板５０１の表面上に下部ゲート誘電体用の第１酸化膜５１０を成長し、電荷トラップを有する窒化膜、酸化窒化膜、アルミナ(Ａｌ2Ｏ3)及びハフニウム酸化膜(ＨｆＯ2)のような中間ゲート誘電体５１１を形成する。酸化窒化膜は第１酸化膜５１０上にＮ2ＯまたはＮＯ処理を行うことで形成できる。次いで、中間ゲート誘電体５１１上にバッファ酸化膜５１２を形成する。
【００５０】
続けて、図５Ｂを参照すると、感光膜を塗布し、マスクを用いてセル領域にのみ感光膜が残るようにパターニングしてから、露出したロジック領域のバッファ酸化膜５１２と中間ゲート誘電体５１１膜をエッチングした後、感光膜を除去し、露出したロジック領域の下部ゲート誘電体用の第１酸化膜５１０をエッチングする。下部ゲート誘電体用の第１酸化膜５１０のエッチング時にセル領域のバッファ酸化膜５１２は全部エッチングされるか、一部残される。ここで、エッチング工程はドライまたは／及びウェットエッチングを利用することができる。
【００５１】
次いで、図５Ｃのように、ロジック領域の露出した基板５０１の表面及びセル領域の中間ゲート誘電体５１１上に上部ゲート誘電体用の第２酸化膜５１３を形成する。このとき、第２酸化膜は熱酸化工程により形成することが好ましいが、熱酸化膜の形成時に窒化膜(ゲート誘電体が窒化膜である場合)の表面に成長される酸化膜の厚さが、シリコン表面に成長される酸化膜の厚さよりも相対的に薄くなるので、セル領域のゲート誘電体５１０、５１１、５１３の有効酸化膜の厚さがロジック領域の第２酸化膜５１３の厚さに比べて同一であるか、より厚く形成されるようにバッファ酸化膜５１２の残留厚さ及び第２酸化膜５１３の成長厚さなどを制御することが好ましい。
【００５２】
すなわち、セル領域の前記バッファ酸化膜をエッチングするとき、その残留厚さを制御してセルトランジスタは第１酸化膜と、電荷トラップを有する誘電体と、前記バッファ酸化膜及び前記第２酸化膜とでゲート誘電体が構成されるか、または前記第１酸化膜と、前記電荷トラップを有する誘電体と、前記第２酸化膜とでゲート誘電体が構成され、前記ロジック用トランジスタは前記第２酸化膜でゲート誘電体が形成できる。
【００５３】
そして、図５Ｄのように、通常の方法により第２酸化膜５１３上にゲート層５１４及びゲート上部絶縁膜５１５を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のＤＲＡＭの製造工程を行う。
【００５４】
一方、図４Ｂに示すＤＲＡＭの製造工程は図５Ａないし図５Ｄと同様の順序で行うが、図５Ｂで説明したバッファ酸化膜及び中間ゲート誘電体のエッチング時にロジック領域のＰＭＯＳトランジスタ部分にもマスキングを行うことにより可能である。
【００５５】
図６Ａないし図６Ｄは、第２実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。ここで、図５ないし図５Ｄにおける同じ構成要素に対しては同一符号を付している。
【００５６】
図６Ａを参照すると、通常の方法により素子分離膜５０２、深層ｎ型ウェル５０３、セル領域のｐ型ウェル５０４、ロジック領域のｎ型ウェル５０５及びｐ型ウェル５０６をそれぞれ形成し、ｐ型ウェル５０４、５０６にはｐ型不純物をイオン注入し、ｎ型ウェル５０５にはｎ型不純物をイオン注入して各トランジスタのチャネルイオン注入領域５０７、５０８、５０９を形成する。
【００５７】
次いで、ゲート誘電体を形成するが、まず、シリコン基板５０１の表面上に下部ゲート誘電体用の第１酸化膜５１０を成長し、電荷トラップを有する窒化膜、酸化窒化膜、アルミナ(Ａｌ2Ｏ3)及びハフニウム酸化膜(ＨｆＯ2)のような中間ゲート誘電体５１１を形成する。酸化窒化膜は第１酸化膜５１０上にＮ2ＯまたはＮＯ処理を行うことで形成できる。次いで、中間ゲート誘電体５１１上にバッファ酸化膜５１２を形成する。
【００５８】
図６Ｂを参照すると、ロジックＮＭＯＳトランジスタが形成される領域の前記バッファ酸化膜５１２及び前記電荷トラップを有する誘電体を選択的にエッチングしてパターニングされたバッファ酸化膜５１２Ａ及びパターニングされた誘電体５１１Ａを形成する。このとき、ウェットまたはドライエッチング工程により行う。
【００５９】
図６Ｃを参照すると、前記ロジックＮＭＯＳトランジスタが形成される領域の露出した前記第１酸化膜５１０を完全に除去すると同時に前記ロジックＰＭＯＳトランジスタが形成される領域及び前記セル領域の前記バッファ酸化膜５１２、５１２ＡをエッチングしてＰＭＯＳトランジスタが形成される領域にパターニングされた誘電体５１１Ａ及びパターニングされた第１酸化膜５１０Ａを形成する。
【００６０】
図６Ｄを参照すると、前記ロジック領域及び前記セル領域に上部誘電体の機能をする第２酸化膜５１３を熱酸化工程により形成する。第２酸化膜５１３上にゲート層５１４及びゲート上部絶縁膜５１５を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のＤＲＡＭの製造工程を行う。
【００６１】
図７Ａないし図７Ｅは、第３実施例に係る図４ＢのＤＲＡＭ素子の製造工程を示す図である。ここで、図５ないし図５Ｄにおける同じ構成要素に対しては同一符号を付している。
【００６２】
図７Ａを参照すると、通常の方法により素子分離膜５０２、深層ｎ型ウェル５０３、セル領域のｐ型ウェル５０４、ロジック領域のｎ型ウェル５０５及びｐ型ウェル５０６をそれぞれ形成し、ｐ型ウェル５０４、５０６にはｐ型不純物をイオン注入し、ｎ型ウェル５０５にはｎ型不純物をイオン注入して各トランジスタのチャネルイオン注入領域５０７、５０８、５０９を形成する。
【００６３】
図７Ｂを参照すると、ロジックＮＭＯＳトランジスタが形成される領域の前記バッファ酸化膜５１２及び前記電荷トラップを有する誘電体５１１を選択的にエッチングしてパターニングされたバッファ酸化膜５１２Ａ及びパターニングされた誘電体５１１Ａを形成する。このとき、ドライまたはウェットエッチング工程により行う。
【００６４】
図７Ｃを参照すると、ロジックＰＭＯＳトランジスタが形成される領域の前記パターニングされたバッファ酸化膜５１２Ａを選択的に一部のみエッチングしてバッファ酸化膜の厚さを減少させる。
【００６５】
図７Ｄを参照すると、前記ロジックＮＭＯＳトランジスタが形成される領域の露出した前記第１酸化膜５１０を完全に除去すると同時に前記ロジックＰＭＯＳトランジスタが形成される領域の残留するバッファ酸化膜５１２Ａを完全に除去し、同時に前記セル領域の前記バッファ酸化膜５１２を一部のみエッチングしてバッファ酸化膜の厚さを減少させる。このとき、一部エッチングされて残ったバッファ酸化膜は符号５１２Ａに表わす。
【００６６】
図７Ｅを参照すると、前記ロジック領域及び前記セル領域に熱酸化工程により第２酸化膜５１３を形成する。第２酸化膜５１３上にゲート層５１４及びゲート上部絶縁膜５１５を蒸着し、ゲートマスク及びエッチングでパターニングする。その後、ソース及びドレイン領域の形成を含む通常のＤＲＡＭの製造工程を行う。
【００６７】
そして、セルＮＭＯＳトランジスタ、ロジックＰＭＯＳトランジスタ及びロジックＮＭＯＳトランジスタの各領域でバッファ酸化膜エッチング時に完全に除去するか、またはその残留厚さを制御することにより、前記セルＮＭＯＳトランジスタ及び前記ロジック用ＰＭＯＳトランジスタのゲート誘電体の有効酸化膜の厚さが前記ロジック用ＮＭＯＳトランジスタのゲート誘電体の厚さに比べて同一であるか、より厚く形成でき、または前記ロジック用ＰＭＯＳトランジスタのゲート誘電体の有効酸化膜の厚さと前記ロジック用ＮＭＯＳトランジスタのゲート誘電体の厚さは互いに同一であり、これらに比べて前記セルＮＭＯＳトランジスタのゲート誘電体の有効酸化膜の厚さの方がより厚くなるように形成できる。
【００６８】
すなわち、ロジックＰＭＯＳトランジスタが形成される領域及びセル領域の前記バッファ酸化膜をエッチングするステップでバッファ酸化膜のエッチング厚さを制御して、前記セルＮＭＯＳトランジスタと前記ロジックＰＭＯＳトランジスタは前記第１酸化膜と、前記電荷トラップを有する誘電体と、前記残留バッファ酸化膜及び前記第２酸化膜でゲート誘電体が構成されるか、または前記第１酸化膜と、前記電荷トラップを有する誘電体と、前記第２酸化膜でゲート誘電体が構成され、前記ロジックＮＭＯＳトランジスタは前記第２酸化膜でゲート誘電体が形成できる。一方、セルＮＭＯＳトランジスタは前記第１酸化膜と、前記電荷トラップを有する誘電体と、前記残留バッファ酸化膜及び前記第２酸化膜でゲート誘電体が構成され、前記ロジックＰＭＯＳトランジスタは前記第１酸化膜と、前記電荷トラップを有する誘電体と、前記第２酸化膜でゲート誘電体が構成され、前記ロジックＮＭＯＳトランジスタは前記第２酸化膜でゲート誘電体が形成されるようにできる。
【００６９】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【符号の説明】
【００７０】
３０１      シリコン基板
３０２      深層ｎ型(ｄｅｅｐ ｎ-ｔｙｐｅ)ウェル
３０３      ｎ型ウェル
３０４      ｐ型ウェル
３０５      チャネルイオン注入領域
３０６      下部ゲート誘電体である第１酸化膜
３０７      電荷トラップ層として中間ゲート誘電体である窒化膜
３０８      上部ゲート誘電体である第２酸化膜
３５０      ＯＮＯゲート誘電体
【図１】
2011211223.tif 000007
【図２Ａ】
2011211223.tif 000008
【図２Ｂ】
2011211223.tif 000009
【図３】
2011211223.tif 000010
【図４Ａ】
2011211223.tif 000011
【図４Ｂ】
2011211223.tif 000012
【図５Ａ】
2011211223.tif 000013
【図５Ｂ】
2011211223.tif 000014
【図５Ｃ】
2011211223.tif 000015
【図５Ｄ】
2011211223.tif 000016
【図６Ａ】
2011211223.tif 000017
【図６Ｂ】
2011211223.tif 000018
【図６Ｃ】
2011211223.tif 000019
【図６Ｄ】
2011211223.tif 000020
【図７Ａ】
2011211223.tif 000021
【図７Ｂ】
2011211223.tif 000022
【図７Ｃ】
2011211223.tif 000023
【図７Ｄ】
2011211223.tif 000024
【図７Ｅ】
2011211223.tif 000025