(57)【要約】【課題】比較的薄い酸化膜からなるＭＯＳトランジスタのみでレベルシフト出力回路を構成し、製造コストを低減しながら、高周波動作を可能にする。【解決手段】たとえば、電源Ｖ０＝０Ｖ、電源Ｖ１＝１．６５Ｖ、電源Ｖ２＝１．６５Ｖ、電源Ｖ３＝３．３Ｖを出力回路に印加すると、第１回路ブロック８の電圧は電源Ｖ０と電源Ｖ１間の電位差１．６５Ｖであり、第２回路ブロック９の電圧は電源Ｖ２と電源Ｖ３との電位差１．６５Ｖである。このため、第１回路ブロック８、第２回路ブロック９のトランジスタに掛かるゲート電圧は、１．６５Ｖを超えない。出力バッファ回路１０のトランジスタのゲートに掛かる電圧は１．６５Ｖであるため、トランジスタＴｎ２０，Ｔｐ２２のゲート耐圧は、１．６５Ｖ以上あればよく、信号出力の振幅３．３Ｖを超えない。よって、出力回路４のトランジスタは、１種のゲート酸化膜で構成することが可能となる。【選択図】図２
2011004313.tif 000002
【特許請求の範囲】
【請求項１】
内部論理回路に入出力される信号の入出力制御を行うＩ／Ｏ部を有した半導体集積回路装置であって、
前記Ｉ／Ｏ部は、
第１の電源電圧、および第２の電源電圧が供給され、前記内部論理回路から出力される入力信号を受けて、第１の制御信号、および第２の制御信号を出力する第１の回路と、
第３の電源電圧、および第４の電源電圧が供給され、前記第１の電源電圧と前記第２の電源電圧との電位で振幅する入力信号を、前記第３の電源電圧と前記第４の電源電圧との電位間で振幅する出力信号に変換するレベル変換部を備えた第２の回路と、
外部出力される出力信号の出力制御を行う出力バッファ回路とを備え、
前記出力バッファ回路は、
ＰチャネルＭＯＳの第１のトランジスタとＮチャネルＭＯＳの第２のトランジスタとが直列接続されたバッファ構成からなり、前記第１のトランジスタのゲートに、前記第３の電源電圧が接続され、前記第２のトランジスタのゲートに前記第２の電圧電源が接続され、
前記第１の回路は、前記第２のトランジスタのソースを制御し、前記第２の回路は、前記第１のトランジスタのソースを制御することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１の回路は、
第１の電流源と、第２の電流源とを備え、
前記レベル変換部は、
前記第１、または第２の電流源によって駆動され、前記第１の電流源によって駆動された際には、前記レベル変換部から出力される出力信号が前記第４の電源電圧の電位となり、前記第２の電流源によって駆動された際には、前記レベル変換部から出力される出力信号が前記第３の電源電圧の電位となることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記第２の回路は、
前記出力バッファ回路を構成する第１のトランジスタに前記第４の電源電圧を供給する第１のスイッチ用トランジスタを備え、
前記出力バッファ回路は、
前記第１のスイッチ用トランジスタから供給される電源により高電位側の出力信号を出力することを特徴とする半導体集積回路装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
前記第１の電源電圧は低電位とし、前記第２の電源電圧は高電位とし、前記第３の電源電圧は、前記第１の電源電圧と前記第２の電源電圧との間の電位、または前記第２の電源電圧と同じ電位とし、前記第４の電源電圧は、前記第２の電源電圧よりも高い電位であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置であって、
前記レベル変換部は、
クロスカップル型のレベルシフト回路と、
入力信号を相補とする２つの入力制御信号に基づいて、前記レベルシフト回路を駆動制御する入力回路部とを備え、
前記入力回路部は、
前記第１の電源電圧、および前記第２の電源電圧が供給される２つのインバータを有し、
前記２つのインバータの出力部には、前記第２の電源電圧の電位がゲートに印加されるＮチャネルＭＯＳからなる第３、および第４のトランジスタのソースがそれぞれ接続され、前記第３、および第４のトランジスタのドレインには、前記第３の電圧電源がゲートにそれぞれ印加されるＰチャネルＭＯＳからなる第５、および第６のトランジスタのドレインがそれぞれ接続され、
前記第５、および第６のトランジスタのソースは、クロスカップル型の前記レベルシフト回路の入力部がそれぞれ接続されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記第１の電源電圧、および前記第２の電源電圧が供給され、入力信号から、前記２つの入力制御信号を生成する制御回路を備え、
前記第１の回路は、
前記制御回路の制御に基づいて、前記出力バッファ回路を構成する第２のトランジスタに前記第１の電源電圧を供給する第２のスイッチ用トランジスタを備え、
前記出力バッファ回路は、
前記第２のスイッチ用トランジスタから供給される電源により低電位側の出力信号を出力することを特徴とする半導体集積回路装置。
【請求項７】
請求項５記載の半導体集積回路装置において、
前記第３の電源電圧と前記第４の電源電圧とが供給され、制御信号に基づいて、前記第１のスイッチ用トランジスタを動作させるインバータ部と、
前記レベルシフト回路の出力ノードにソースが接続された第７のトランジスタと、
前記第４のトランジスタのドレインと前記第７のトランジスタのドレインとが接続され、前記第４のトランジスタと前記第７のトランジスタとの接続ノードが、ドレインに接続された第８のトランジスタと、
前記第４のトランジスタと前記第８のトランジスタとの接続ノードが、ゲートに接続された第９のトランジスタとを備え、
前記第８のトランジスタのゲートに、前記第３の電圧電源が接続され、前記第８のトランジスタのソースと前記第９のトランジスタのソースとが前記インバータ部の入力部に接続され、
前記第９のトランジスタのドレインに前記第３の電源電圧が接続され、前記第８のトランジスタのバックゲートに、前記レベルシフト回路の出力ノードが接続されていることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記レベルシフト回路は、
互いに相手の出力をゲートに接続する２つのＰチャネルＭＯＳのトランジスタと、
ソースが、前記２つのＰチャネルＭＯのトランジスタのうち、前記レベルシフト回路の出力ノードがドレインに接続されるトランジスタのゲートに接続され、ドレインが、前記第３の電源電圧に接続され、前記第２電圧電源がゲートに供給される前記第３のトランジスタのドレインに、ゲートが接続された電圧引き抜き用トランジスタとを備え、
前記レベルシフト回路の出力信号がハイレベルの際に、前記第３のトランジスタのドレインがローレベルになることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）部に設けられたレベルシフト回路におけるレベルシフト技術に関し、特に、レベルシフト回路を構成するトランジスタの薄膜化に有効な技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は、トランジスタの微細化や低消費電力化の進展に伴い、電源電圧の低電圧化が進んだ。一方、チップ外部で取り扱う信号振幅は、インタフェース仕様で決まり、チップ内の電源電圧より高い振幅の信号を授受する。
【０００３】
チップ内外で取り扱う信号振幅の違いを解消するため、チップ内に配置する出力回路ではレベルシフト回路を組み込み、チップ内で発生する低振幅信号を高振幅信号に変換しチップ外部へ出力している。
【０００４】
トランジスタのゲート耐圧に着目すると、チップ内では、低振幅信号を取り扱うためＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート耐圧は比較的低くでき、薄い酸化膜厚のトランジスタを用いて回路を構成することができる。ところが、出力振幅を担う出力回路の出力段では、厚い酸化膜を揺するトランジスタで構成する必要がある。
【０００５】
前記のように２種類の酸化膜を必要とする半導体集積回路装置に設けられたレベルシフト回路においては、レベルシフト回路内に設けられた各素子の劣化や破壊を防ぐために、各素子にかかる電圧がその素子の耐圧を超えることがないレベルシフト回路を有するものが知られている（特許文献１参照）。
【０００６】
この場合、レベルシフト回路は、入力端子に接続されたインバータと、該インバータと接続されたレベルシフト回路と、該レベルシフト回路内のインバータによってＯＮ／ＯＦＦの制御が行われるスイッチ回路と、該スイッチ回路を介して電圧Ｖ３が印加されるとともに出力端子を介してレベルシフトした信号を出力する出力回路とを有する構成からなり、電圧Ｖ３を出力する際、スイッチ回路が電圧Ｖ１と電圧Ｖ２でバイアスされた状態とし、また、グランドレベルの電圧を出力するとき、スイッチ回路がＯＦＦとして、出力回路に電圧Ｖ３が印加されないようにしている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００１−０１６０８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
ところが、上記のような半導体集積回路装置に設けられたレベルシフト回路によるレベルシフト技術では、次のような問題点があることが本発明者により見い出された。
【０００９】
チップ内では低振幅信号を取り扱うためＭＯＳトランジスタのゲート耐圧は比較的低くでき、薄い酸化膜厚のトランジスタを用いて回路を構成することができる。ところが、出力回路内に組み込んだ出力バッファ部でのスイッチ素子では、Ｖ３−Ｖ２に見合うだけの厚い酸化膜を持つトランジスタが必要となる。
【００１０】
また、スイッチ素子を薄い酸化膜にすると、出力回路の出力振幅が比較的低いインタフェース仕様(チップ内の電圧よりも僅かに高い出力電圧仕様)では、スイッチ素子に十分なバイアスを掛けることができないため、本半導体集積回路装置では出力信号の立ち上がり時間が遅くなるという問題もある。
【００１１】
このように、酸化膜厚が異なる２種類のトランジスタがチップ内で混在すると、チップを製造する工程数やフォトマスクがトランジスタの酸化膜厚の種類毎に増えてしまい、製造原価が高くなるという問題がある。
【００１２】
また、インタフェース間で扱う信号は高周波へと進み、出力回路が出力する信号の遷移時間を高速にする必要があり、出力回路内の出力バッファにおける信号の立ち上がり時間、信号の立ち下がり時間が問題となる。
【００１３】
本発明の目的は、比較的薄い酸化膜からなるＭＯＳトランジスタのみでレベルシフト回路を構成し、製造コストを低減しながら、信号遅延を低減し、高周波信号に対応することのできる技術を提供することにある。
【００１４】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明は、内部論理回路に入出力される信号の入出力制御を行うＩ／Ｏ部を有した半導体集積回路装置であって、該Ｉ／Ｏ部は、第１の電源電圧、および第２の電源電圧が供給され、内部論理回路から出力される入力信号を受けて、第１の制御信号、および第２の制御信号を出力する第１の回路と、第３の電源電圧、および第４の電源電圧が供給され、第１の電源電圧と第２の電源電圧との電位で振幅する入力信号を、第３の電源電圧と第４の電源電圧との電位間で振幅する出力信号に変換するレベル変換部を備えた第２の回路と、外部出力される出力信号の出力制御を行う出力バッファ回路とを備え、該出力バッファ回路は、ＰチャネルＭＯＳの第１のトランジスタとＮチャネルＭＯＳの第２のトランジスタとが直列接続されたバッファ構成からなり、第１のトランジスタのゲートに、第３の電源電圧が接続され、第２のトランジスタのゲートに第２の電圧電源が接続され、第１の回路は、第２のトランジスタのソースを制御し、第２の回路は、第１のトランジスタのソースを制御するものである。
【００１７】
また、本発明は、前記第１の回路に、第１の電流源と、第２の電流源とを備え、レベル変換部が、第１、または第２の電流源によって駆動され、第１の電流源によって駆動された際には、レベル変換部から出力される出力信号が第４の電源電圧の電位となり、第２の電流源によって駆動された際には、レベル変換部から出力される出力信号が第３の電源電圧の電位となるものである。
【００１８】
さらに、本発明は、前記第２の回路が、出力バッファ回路を構成する第１のトランジスタに第４の電源電圧を供給する第１のスイッチ用トランジスタを備え、出力バッファ回路は、第１のスイッチ用トランジスタから供給される電源により高電位側の出力信号を出力するものである。
【００１９】
また、本発明は、第１の電源電圧は低電位とし、第２の電源電圧は高電位とし、第３の電源電圧は、第１の電源電圧と第２の電源電圧との間の電位、または第２の電源電圧と同じ電位とし、第４の電源電圧は、第２の電圧電源よりも高い電位であるものである。
【００２０】
さらに、本発明は、前記レベル変換部が、クロスカップル型のレベルシフト回路と、入力信号を相補とする２つの入力制御信号に基づいて、レベルシフト回路を駆動制御する入力回路部とを備え、該入力回路部は、第１の電源電圧、および第２の電源電圧が供給される２つのインバータを有し、それら２つのインバータの出力部には、第２の電圧電源の電位がゲートに印加されるＮチャネルＭＯＳからなる第３、および第４のトランジスタのソースがそれぞれ接続され、第３、および第４のトランジスタのドレインには、第３の電圧電源がゲートにそれぞれ印加されるＰチャネルＭＯＳからなる第５、および第６のトランジスタのドレインがそれぞれ接続され、第５、および第６のトランジスタのソースは、クロスカップル型のレベルシフト回路の入力部がそれぞれ接続されているものである。
【００２１】
また、本発明は、第１の電源電圧、および第２の電源電圧が供給され、入力信号から、２つの入力制御信号を生成する制御回路を備え、第１の回路は、制御回路の制御に基づいて、出力バッファ回路を構成する第２のトランジスタに第１の電源電圧を供給する第２のスイッチ用トランジスタを備え、出力バッファ回路は、第２のスイッチ用トランジスタから供給される電源により低電位側の出力信号を出力するものである。
【００２２】
さらに、本願のその他の発明の概要を簡単に示す。
【００２３】
本発明は、第３の電源電圧と第４の電源電圧とが供給され、制御信号に基づいて、第１のスイッチ用トランジスタを動作させるインバータ部と、レベルシフト回路の出力ノードにソースが接続された第７のトランジスタと、第４のトランジスタのドレインと第７のトランジスタのドレインとが接続され、第４のトランジスタと第７のトランジスタとの接続ノードが、ドレインに接続された第８のトランジスタと、第４のトランジスタと第８のトランジスタとの接続ノードが、ゲートに接続された第９のトランジスタとを備え、第８のトランジスタのゲートに、第３の電圧電源が接続され、第８のトランジスタのソースと第９のトランジスタのソースとがインバータ部の入力部に接続され、第９のトランジスタのドレインに第３の電圧電源が接続され、第８のトランジスタのバックゲートに、レベルシフト回路の出力ノードが接続されているものである。
【００２４】
また、本発明は、前記レベルシフト回路が、互いに相手の出力をゲートに接続する２つのＰチャネルＭＯのトランジスタと、ソースが２つのＰチャネルＭＯのトランジスタのうち、レベルシフト回路の出力ノードがドレインに接続されるトランジスタのゲートに接続され、ドレインが第３の電源電圧に接続され、第２電圧電源がゲートに供給される第３のトランジスタのドレインに、ゲートが接続された電圧引き抜き用トランジスタとを備え、レベルシフト回路の出力信号がハイレベルの際に、第３のトランジスタのドレインがローレベルになるものである。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
（１）半導体集積回路装置を構成するトランジスタのゲート酸化膜厚を１種類にすることができるので、半導体集積回路装置の製造コストを大幅に低減することができる。
【００２７】
（２）出力バッファを構成するトランジスタを薄い酸化膜の比較的耐圧の低いトランジスタのみで構成でき、それらに十分なバイアス電圧が供給できるため、厚い酸化膜のトランジスタを用いた場合に比べ小さな面積で大きな駆動電流が得られる。これににより高周波であるインタフェース仕様にも適用できる。
【００２８】
（３）また、トランジスタのゲート破壊や劣化などを抑制することができるので、本発明の半導体集積回路装置を用いてシステムを構成した場合に、該システムの信頼性を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１による半導体チップの概略を示す説明図である。
【図２】図１の半導体チップに設けられたＩ／Ｏ部における出力回路の構成の一例を示す説明図である。
【図３】図２の出力回路における出力信号の振幅を３．３Ｖ振幅に適用した際の各電源電圧の設定例を示した説明図である。
【図４】図２の出力回路における出力信号を２．５Ｖ振幅に適用する際の電源電圧における設定の一例を示す説明図である。
【図５】図２の出力回路における出力信号を１．８Ｖ振幅に適用する際の電源電圧における設定の一例を示す説明図である。
【図６】本発明の実施の形態２による出力回路における構成の一例を示す説明図である。
【図７】本発明の実施の形態３による出力回路の一例を示す説明図である。
【図８】図７の出力回路における各ノードの信号波形の一例を示すシミュレーション図である。
【図９】図７の出力回路における各ノードの信号波形の他の例を示すシミュレーション図である。
【図１０】本実施の形態４における出力回路の一例を示す回路図である。
【図１１】図１０の出力回路における各ノードの信号波形の一例を示すシミュレーション図である。
【図１２】本発明の実施の形態５による出力回路におけるレイアウトの一例を示すレイアウト図である。
【図１３】本発明の他の実施の形態による半導体チップにおける概略の一例を示す説明図である。
【図１４】本発明の他の実施の形態による半導体チップの概略の他の例を示す説明図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
（実施の形態１）
図１は、本発明の実施の形態１による半導体チップの概略を示す説明図、図２は、図１の半導体チップに設けられたＩ／Ｏ部における出力回路の構成の一例を示す説明図、図３は、図２の出力回路における出力信号の振幅を３．３Ｖ振幅に適用した際の各電源電圧の設定例を示した説明図、図４は、図２の出力回路における出力信号を２．５Ｖ振幅に適用する際の電源電圧における設定の一例を示す説明図、図５は、図２の出力回路における出力信号を１．８Ｖ振幅に適用する際の電源電圧における設定の一例を示す説明図である。
【００３２】
本実施の形態１において、半導体集積回路装置には、図１に示すように、半導体チップ１が設けられている。半導体チップ１の４つの周辺部には、複数のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）部２がそれぞれ設けられている。
【００３３】
Ｉ／Ｏ部２は、入出力端子となるＩ／Ｏパッド３、出力回路４、および入力回路５から構成されている。また、半導体チップ１において、Ｉ／Ｏ部２よりも内側には、たとえば、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などの機能ブロックを備えた機能回路群６が配置されている。
【００３４】
また、半導体チップ１の右上のコーナ部近傍には、レギュレータ７が設けられている。このレギュレータ７は、半導体チップ１外部に信号を出力する際の電圧振幅となる第４の電源電圧である電源電圧Ｖ３（電源電圧ＶＤＤ３）を生成する。
【００３５】
レギュレータ７の左側には、電源パッドＰＶ１が設けられている。この電源パッドＰＶ１には、半導体チップ１内部に供給される第２の電源電圧となる電源電圧Ｖ１（電源電圧ＶＤＤ１）が給電される電源パッドであり、レギュレータ７は、電源電圧Ｖ１を用いて、この電源電圧Ｖ１より高電位の電源電圧Ｖ３を生成する。
【００３６】
本実施例では電源電圧Ｖ１からＶ１より高い電源電圧Ｖ３を生成するレギュレータを搭載した例を示したが、電源電圧Ｖ３を外部から供給しレギュレータ７でＶ３より低い電源電圧Ｖ１を生成する構成としてもよい。
【００３７】
Ｉ／Ｏ部２において、入力回路５には、電源電圧Ｖ１が供給されており、出力回路４には、電源電圧Ｖ１と電源電圧Ｖ３とがそれぞれ供給されている。
【００３８】
入力回路５は、Ｉ／Ｏパッド３に印加された外部から入力される信号を受けて内部信号ＩＮ（図２）に変換し、機能回路群６に出力する。出力回路４は、機能回路群６から出力される出力信号ＯＵＴ（図２）を受けて、半導体チップ１内部の信号振幅（電源電圧Ｖ１振幅）から、半導体チップ１の外部に出力する振幅（電源電圧Ｖ３振幅）に変換して出力する回路である。
【００３９】
図２は、出力回路４における構成の一例を示す説明図である。
【００４０】
出力回路４は、図示するように、第１の回路である第１回路ブロック８、第２の回路である第２回路ブロック９、および出力バッファ回路１０から構成されている。
【００４１】
第１回路ブロック８は、内部信号ＩＮとイネーブル信号Ｅを受けて動作する回路群であり、第１の電源電圧となる低電位の電源電圧Ｖ０（基準電位ＶＳＳ）と高電位の電源電圧Ｖ１により電源電圧が供給されるブロックである。
【００４２】
また、第１回路ブロック８では、第２回路ブロック９を動作させる第１の制御信号となる信号ＬＳｔと第２の制御信号となる信号ＬＳｂを出力する。第２回路ブロック９は、第３の電源電圧である低電位の電源電圧Ｖ２（電源電圧ＶＤＤ２）と高電位の電源電圧Ｖ３により電源電圧が供給される回路群であり、前記した信号ＬＳｔと信号ＬＳｂにより動作するブロックである。
【００４３】
第１回路ブロック８と第２回路ブロック９とは、それぞれ出力ノードＮ０８とノードＮ０４とに出力バッファ回路１０を駆動する出力信号を出力する。出力バッファ回路１０は、ＰチャネルＭＯＳからなる第１のトランジスタであるトランジスタＴｐ２２,ならびにＮチャネルＭＯＳからなる第２のトランジスタであるトランジスタＴｎ２０からなる。
【００４４】
トランジスタＴｐ２２の一方の接続部には、出力ノードＮ０４が接続されており、該トランジスタＴｐ２２の他方の接続部には、トランジスタＴｎ２０の一方の接続部が接続されている。
【００４５】
そして、このトランジスタＴｐ２２とトランジスタＴｎ２０との接続部が、出力回路４の出力部となり、出力信号ＯＵＴが出力される。トランジスタＴｎ２０の他方の接続部には、出力ノードＮ０８が接続されている。また、トランジスタＴｐ２２のゲートには、電源電圧Ｖ２が接続されており、トランジスタＴｎ２０のゲートは電源電圧Ｖ１が接続されている。
【００４６】
図３は、出力信号の振幅を３．３Ｖ振幅に適用した際の各電源電圧の設定例を示した説明図である。
【００４７】
本電圧設定例では、電源電圧Ｖ０＝０Ｖ、電源電圧Ｖ１＝１．６５Ｖ、電源電圧Ｖ２＝１．６５Ｖ、電源電圧Ｖ３＝３．３Ｖとする。この設定電圧を、第１回路ブロック８、第２回路ブロック９、および出力バッファ回路１０にそれぞれ印加すると、第１回路ブロック８に用いられる電圧は、電源電圧Ｖ０と電源電圧Ｖ１間の電位差１．６５Ｖである。
【００４８】
同様に第２回路ブロック９に用いられる電圧は、電源電圧Ｖ２と電源電圧Ｖ３との電位差１．６５Vである。このため、第１回路ブロック８、ならびに第２回路ブロック９を構成するトランジスタに掛かるゲート電圧は、１．６５を超えない。
【００４９】
また、出力バッファ回路１０を構成するトランジスタＴｎ２０とトランジスタＴｐ２２のゲートにそれぞれ掛かる電圧は１．６５Ｖであるため、該出力バッファ回路１０に用いられるトランジスタＴｎ２０，Ｔｐ２２のゲート耐圧は、１．６５Ｖ以上あればよく、信号出力の振幅３．３Ｖを超えない。
【００５０】
これにより、出力回路４を構成するトランジスタは、出力振幅となる３．３Ｖのゲート耐圧を必要とせず、１．６５Ｖのゲート耐圧であれば良く、この酸化膜１種で回路を構成することが可能となる。また、薄い酸化膜で構成するトランジスタではトランジスタサイズを大きくすること無く、駆動電流を大きく取得できるため高周波の動作が可能となる。
【００５１】
図４は、出力信号を２．５Ｖ振幅に適用する際の電源電圧における設定の一例を示す説明図である。
【００５２】
この場合、電源電圧Ｖ０＝０Ｖ、電源電圧Ｖ１＝１．３Ｖ、電源電圧Ｖ２＝１．２Ｖ、電源電圧Ｖ３＝２．５Ｖとする。この設定電圧を、第１回路ブロック８、第２回路ブロック９、および出力バッファ回路１０にそれぞれ印加すると、第１回路ブロック８に用いる電圧は、電源電圧Ｖ０と電源電圧Ｖ１との電位差１．３Ｖである。
【００５３】
同様に、第２回路ブロック９に用いる電圧は、電源電圧Ｖ２と電源電圧Ｖ３との電位差１．３Ｖである。このため、第１回路ブロック８、ならびに第２回路ブロック９を構成するトランジスタに掛かるゲート電圧は１．３Ｖを超えない。
【００５４】
また、出力バッファ回路１０を構成するトランジスタＴｎ２０とトランジスタＴｐ２２のゲートに掛かる電圧は、それぞれ１．３Ｖであるため、トランジスタＴｎ２０，Ｔｐ２２のゲート耐圧は、１．３Ｖ以上あればよく、信号出力の振幅２．５Ｖを超えない。
【００５５】
この場合も、出力回路４を構成するトランジスタは、出力振幅となる２．５Ｖのゲート耐圧を必要とせず、１．３Ｖのゲート耐圧であれば良く、この酸化膜１種で回路を構成することが可能となる。また、薄い酸化膜で構成するトランジスタではトランジスタサイズを大きくすること無く、駆動電流を大きく取得できるため高周波の動作が可能となる。
【００５６】
図５は、出力信号を１．８Ｖ振幅に適用する際の電源電圧における設定の一例を示す説明図である。
【００５７】
本電圧設定例では、電源電圧Ｖ０＝０Ｖ、電源電圧Ｖ１＝１．２Ｖ、電源電圧Ｖ２＝０．６Ｖ、電源電圧Ｖ３＝１．８Ｖとする。この設定電圧を第１回路ブロック８、第２回路ブロック９、および出力バッファ回路１０にそれぞれ印加すると、第１回路ブロック８に用いる電圧は、電源電圧Ｖ０と電源電圧Ｖ１との電位差１．２Ｖであり、第２回路ブロック９に用いる電圧は、電源電圧Ｖ２と電源電圧Ｖ３との電位差１．２Ｖである。
【００５８】
よって、第１回路ブロック８と第２回路ブロック９とを構成するトランジスタに掛かるゲート電圧は１．２Ｖを超えず、出力バッファ回路１０を構成するトランジスタＴｎ２０、ならびにトランジスタＴｐ２２のゲートに掛かる電圧は１．２Ｖとなる。
【００５９】
出力信号の振幅は１．８Ｖであるが、トランジスタＴｎ２０，Ｔｐ２２のゲートに掛かる電圧はそれぞれ１．２Ｖ、０．６Ｖであるためゲート耐圧が１．２Ｖ程度でも、その耐圧を超えることはない。
【００６０】
よって、この場合においても、出力回路４を構成するトランジスタは、出力振幅となる１．８Ｖのゲート耐圧を必要とせず、１．２Ｖ以上のゲート耐圧であれば良く、この酸化膜１種で回路を構成することが可能となる。また、薄い酸化膜で構成するトランジスタではトランジスタサイズを大きくすることなく、駆動電流を大きく取得できるため高周波の動作が可能となる。
【００６１】
このように、電源電圧Ｖ０、電源電圧Ｖ１、電源電圧Ｖ２、および電源電圧Ｖ３の電位は、基準電位ＶＳＳ＜ＶＤＤ２≦ＶＤＤ１＜ＶＤＤ３の関係にある。また、第１回路ブロック８を構成するトランジスタに掛かるゲート電圧はＶ１−ＶＳＳ、第２回路ブロック９を構成するトランジスタに掛かるゲート電圧はＶ３−Ｖ２であり、出力バッファに掛かる電圧は最大でもＶ１−ＶＳＳ、またはＶ３−Ｖ２である。
【００６２】
このため第１回路ブロック８、および第２回路ブロック９内のトランジスタと出力バッファ回路１０のトランジスタＴｎ２０，Ｔｐ２２のゲート耐圧は、出力振幅に要する電圧値以下となる。
【００６３】
それにより、本実施の形態１によれば、出力回路４を構成する各トランジスタのゲート耐圧は、出力振幅よりも低くすることができる。これにより、薄い酸化膜を用いることができ、トランジスタの電流供給能力が大きく取れる。
【００６４】
また、回路内部に掛かるバイアス電圧は出力振幅よりも低い電圧であるため、本回路及び、本半導体集積回路装置を用いるシステムにおいても信頼性を保ち、該トランジスタの劣化や破壊などを防止することができる。
【００６５】
さらに、ゲート酸化膜厚が複数必要な半導体チップに比べて、１種の酸化膜でトランジスタが作り込めるため製造工程やフォトマスクが増えることがなく、チップ製造コストを低減することができる。
【００６６】
（実施の形態２）
図６は、本発明の実施の形態２による出力回路における構成の一例を示す説明図である。
【００６７】
本実施の形態２においては、前記実施の形態１で示した出力回路４の第１回路ブロック８、および第２回路ブロック９の構成の一例について、図６を用いて説明する。
【００６８】
第１回路ブロック８は、図２で示したように、電源電圧Ｖ０と電源電圧Ｖ１との電圧間で動作する回路であるため、信号ＬＳｔ、および信号ＬＳｂも電源電圧Ｖ０と電源電圧Ｖ１間で振幅する信号となる。
【００６９】
また、第２回路ブロック９は、同じく図２で示したように、電源電圧Ｖ２と電源電圧Ｖ３間で動作する回路であり、信号ＬＳｔと信号ＬＳｂを用いて第２回路ブロック９で取り扱う電源電圧Ｖ２と電源電圧Ｖ３間で動作する信号に変換する必要がある。
【００７０】
図６において、第１回路ブロック８は、制御回路１１、電流源１２，１３、ＮチャネルＭＯＳからなるトランジスタＴｎ３，Ｔｎ７，Ｔｎ１０，Ｔｎ２１、およびインバータ１４から構成されている。
【００７１】
また、第２回路ブロック９は、レベルシフト回路１５、インバータ１６、ならびにＰチャネルＭＯＳからなるトランジスタＴｐ１，Ｔｐ６，Ｔｐ１０，Ｔｐ１１から構成されている。
【００７２】
制御回路１１は、内部信号ＩＮとイネーブル信号Ｅとが入力され、電流源１２，１３は、レベルシフト回路１５を駆動する電流源となる。インバータ１６は、レベルシフト回路１５の出力を受けて動作するインバータ回路であり、インバータ１４は、制御回路１１により動作するインバータ回路である。
【００７３】
インバータ１４，１６は、トランジスタＴｎ２１，Ｔｐ１０をそれぞれ駆動する。第１のスイッチ用トランジスタであるトランジスタＴｐ１０は、出力バッファ回路１０のトランジスタＴｐ２２を駆動する電流源であり、第２のスイッチ用トランジスタであるトランジスタＴｎ２１は、出力バッファ回路１０のトランジスタＴｎ２０を駆動する電流源である。
【００７４】
内部信号ＩＮは、機能回路群６から出力されたデータ信号であり、イネーブル信号Ｅは、出力回路を出力状態にする出力許可信号である。制御回路１１の論理回路の構成により、イネーブル信号Ｅが低電位(Ｌｏ)になると、制御回路１１から出力される入力制御信号となる信号Ａは、低電位となり、同じく制御回路１１から出力される入力制御信号となる信号ＡＢは高電位となる。また、制御回路１１から出力される信号ＮＡは高電位となる信号に構成する。
【００７５】
これらの信号Ａ，ＡＢ，ＮＡにより、電流源１３が動作してレベルシフト回路１５の出力ノードＮ０２は、低電位を出力し、インバータ１６の出力ノードＮ０３は高電位となる。同時に、信号ＮＡは高電位であるため、インバータ１４の出力ノードＮ０７は低電位となる。トランジスタＴｐ１０とトランジスタＴｎ２１は、それぞれオフ状態となり、出力バッファ回路のトランジスタＴｐ２２，Ｔｎ２０には電圧が供給されず、出力信号ＯＵＴをハイインピーダンス状態にする。
【００７６】
次に、イネーブル信号Ｅが高電位（Ｈｉ）となり出力回路４が出力状態となった際の回路動作について説明する。
【００７７】
まず、内部信号ＩＮが高電位(Ｈｉ)になると、制御回路１１は、出力信号Ａを高電位、信号ＡＢを低電位として、第１の電流源である電流源１３がオフしてレベルシフト回路１５に電荷を充電し、第２の電流源である電流源１２がオンしてレベルシフト回路１５から電荷を引き抜く制御を行う。電流源１３と電流源１２により駆動されるレベルシフト回路１５は、出力ノードＮ０２に高電位の信号を出力する。
【００７８】
このとき、レベルシフト回路１５の出力信号は、電源電圧Ｖ３の高電位に変換され出力される。インバータ１６は、前記出力信号を受けて反転した信号(低電位)を出力する。ノードＮ０３には、電源電圧Ｖ２が印加され、トランジスタＴｐ１０が駆動される。トランジスタＴｐ１０は、トランジスタＴｐ２２のソースに接続される電流源として動作し、出力信号ＯＵＴを高電位(Ｈｉ：Ｖ３)にする。
【００７９】
また、同時に、内部信号ＩＮの高電位(Ｈｉ：Ｖ１)を受けて、信号ＮＡは高電位(Ｈｉ：Ｖ１)になり、インバータ１４を介してノードＮ０７を低電位(Ｌｏ：Ｖ０)にする。このため、トランジスタＴｎ２１はオフ状態になり、ノードＮ０８は、トランジスタＴｐ１０とトランジスタＴｐ２２とトランジスタＴｎ２０を介して充電される。
【００８０】
ノードＮ０８は、電源電圧Ｖ１を基準にして、ＮチャネルＭＯＳトランジスタのしきい値だけ下がった電圧に充電されると、トランジスタＴｎ２０がオフ状態になる。また、ノードＮ０８の負荷容量は出力ノードに接続する負荷容量に比べて小さいため、出力信号ＯＵＴの立ち上がり時間に殆ど支障を生じさせない。
【００８１】
続いて、イネーブル信号Ｅが高電位(Ｈｉ：Ｖ１)のとき、内部信号ＩＮが低電位(Ｌｏ：Ｖ０)になった場合の動作について説明する。
【００８２】
内部信号ＩＮが低電位(Ｌｏ：Ｖ０)になると、制御回路１１の信号Ａが低電位、信号ＡＢが高電位となり、電流源１２がオフとなってレベルシフト回路１５に電荷を充電し、電流源１３がオンとなってレベルシフト回路１５から電荷を引き抜く。電流源１３と電流源１２により駆動されるレベルシフト回路１５は、ノードＮ０２に低電位の信号を出力する。  
【００８３】
このとき、レベルシフト回路１５の出力信号は、電源電圧Ｖ２の低電位に変換され出力される。インバータ１６は、レベルシフト回路１５の出力信号を受けて反転した信号(高電位：Ｖ３)を出力する。ノードＮ０３には、高電位の電源電圧Ｖ３が印加され、トランジスタＴｐ１０はオフ状態になる。
【００８４】
また、同時に、内部信号ＩＮの低電位(Ｌｏ：Ｖ０)を受けて、信号ＮＡは低電位(Ｌｏ：Ｖ０)になり、インバータ１４を介してノードＮ０７を高電位(Ｈｉ)にする。これにより、トランジスタＴｎ２１はオン状態になり、ノードＮ０８介してトランジスタＴｎ２０の電流源となる。
【００８５】
トランジスタＴｎ２０のソース電位は電源電圧Ｖ０になり、出力信号ＯＵＴも低電位(電源電圧Ｖ０)となる。このとき、ノードＮ０４の充電電荷は、トランジスタＴｎ２１とトランジスタＴｎ２０とトランジスタＴｐ２２を介して放電されるが、ノードＮ０４が電源電圧Ｖ２を基準にＰチャネルＭＯＳトランジスタのしきい値だけ上がった電位でトランジスタＴｐ２２はオフ状態になり、またノードＮ０４の記載容量が出力ノードの負荷容量よりも小さいことから出力信号ＯＵＴの立ち下がり時間に殆ど支障を生じない。
【００８６】
このように、出力回路４はレベルシフト回路１５を用いて、電源電圧Ｖ０、および電源電圧Ｖ１の間で振幅する制御信号を電源電圧Ｖ２と電源電圧Ｖ３で振幅する信号に変換する。
【００８７】
以上に示したように第２回路ブロック９では、電源電圧Ｖ０と電源電圧Ｖ１間で動作する第１回路ブロック８が出力する信号を受信し、電源電圧Ｖ２と電源電圧Ｖ３で動作する回路として構成することができる。
【００８８】
本実施の形態２でも、前記実施の形態１と同様に各トランジスタに掛かるバイアス電圧が一定値以上にならないため、ＭＯＳトランジスタの酸化膜厚を１種類で構成してもトランジスタの劣化や破壊を防止することができる。
【００８９】
また、ゲート酸化膜厚が１種類のＭＯＳトランジスタで回路が構成できるため、複数の酸化膜厚で構成する半導体チップよりも製造工程やフォトマスクが減り、チップ製造コストを低減することができる。
【００９０】
（実施の形態３）
図７は、本発明の実施の形態３による出力回路の一例を示す説明図、図８は、図７の出力回路において入力信号が高電位に遷移する際の各ノードの信号波形の一例を示すシミュレーション図、図９は、図７の出力回路において入力信号が低電位に遷移する場合の、各ノードの信号波形の他の例を示すシミュレーション図である。
【００９１】
本実施の形態３においては、前記実施の形態２で示した制御回路１１、電流源１２，１３、インバータ１４、レベルシフト回路１５、およびインバータ１６の具体的な回路構成の一例について、図７を用いて説明する。
【００９２】
制御回路１１は、否定論理積回路ＮＤ１，ＮＤ２、ならびにインバータＩＶ１，ＩＶ２から構成されている。電流源１２は、ＰチャネルＭＯＳからなるトランジスタＴｐ７、およびＮチャネルＭＯＳからなるトランジスタＴｎ１，Ｔｎ２から構成されている。
【００９３】
電流源１３は、ＰチャネルＭＯＳからなるトランジスタＴｐ３とＮチャネルＭＯＳからなるトランジスタＴｎ８から構成されている。インバータ１４は、ＰチャネルＭＯＳのトランジスタＴｐ９とＮチャネルＭＯＳのトランジスタＴｎ０からなり、インバータ１６は、ＰチャネルＭＯＳのトランジスタＴｐ０とＮチャネルＭＯＳのトランジスタＴｎ１１からなる。
【００９４】
レベルシフト回路１５は、ＰチャネルＭＯＳからなるトランジスタＴｐ４，Ｔｐ５，ならびにＮチャネルＭＯＳからなるトランジスタＴｎ４，Ｔｎ５から構成されており、クロスカップル型のレベルシフト回路である。
【００９５】
さらに、トランジスタＴｐ１，Ｔｎ３，Ｔｐ６，Ｔｎ７、電流源１２，１３、およびレベルシフト回路１５によってレベルシフト部１７が構成されており、トランジスタＴｐ１０，Ｔｐ１１とインバータ１６によって出力ハイレベル用駆動回路１８が構成されている。
【００９６】
また、トランジスタＴｎ１０，Ｔｎ２１とインバータ１４とによって出力ローレベル用駆動回路１９が構成されており、電流源１２，１３とトランジスタＴｎ３，Ｔｎ７によって入力回路部２０が構成されている。
【００９７】
これらレベルシフト部１７、出力ハイレベル用駆動回路１８、出力ローレベル用駆動回路１９、ならびに入力回路部２０には、電圧Ｖ０に相当する基準電位ＶＳＳを供給するグランド電源ＧＮＤ、高電位側の電源電圧Ｖ１、基準電位ＶＳＳ−電源電圧Ｖ１間の電位を供給する電源電圧Ｖ２、出力信号の高電位を供給する電源電圧Ｖ３がそれぞれ接続されている。また、イネーブル信号Ｅがローレベルのときに、出力信号ＯＵＴをハイインピーダンスに切り替える。
【００９８】
制御回路１１、入力回路部２０、ならびに出力ローレベル用駆動回路１９に供給する電源は、低電位側に基準電位ＶＳＳを接続し、高電位側に電源電圧Ｖ１を接続する。クロスカップル型のレベルシフト回路１５と出力ハイレベル用駆動回路１８に供給する電源は、低電位側に電源電圧Ｖ２を接続し、高電位側に電源電圧Ｖ３を接続する。
【００９９】
制御回路１１において、内部信号ＩＮとイネーブル信号Ｅが入力される否定論理積回路ＮＤ１の出力部には、次段のインバータＩＶ１の入力部に、該否定論理積回路ＮＤ１から出力された信号ＡＢが入力されるように接続されている。
【０１００】
インバータＩＶ１から出力される信号Ａと否定論理積回路ＮＤ１から出力される信号ＡＢは、入力回路部２０の入力ゲートにそれぞれ入力されるように接続されている。内部信号ＩＮを反転するインバータＩＶ２の出力信号ＩＮＢとイネーブル信号Ｅが入力される否定論理積回路ＮＤ２から出力される信号ＮＡは、出力ローレベル用駆動回路１９の入力ゲートに接続されている。
【０１０１】
レベルシフト部１７は、前述したようにクロスカップル型のレベルシフト回路１５と入力回路部２０により構成されている。レベルシフト回路１５は、ＰチャネルＭＯＳのトランジスタＴｐ５とＮチャネルＭＯＳのトランジスタＴｎ５で構成されるインバータ、およびＰチャネルＭＯＳのトランジスタＴｐ４とＮチャネルＭＯＳのトランジスタＴｎ４とで構成されるインバータが互いの出力を入力とする回路である。
【０１０２】
レベルシフト回路１５の入力は、ＰチャネルＭＯＳの第５のトランジスタとなるトランジスタＴｐ１、ＰチャネルＭＯＳの第６および第７のトランジスタとなるトランジスタＴｐ６を介して入力回路部２０の第３のトランジスタとなるＮチャネルＭＯＳのトランジスタＴｎ３、または第４のトランジスタとなるＮチャネルＭＯＳのトランジスタＴｎ７のドレインにそれぞれ接続されている。
【０１０３】
入力回路部２０は、トランジスタＴｎ３、またはトランジスタＴｎ７を介して、インバータ１２，１３の出力にそれぞれ接続されている。電流源１２は、トランジスタＴｐ７とトランジスタＴｎ２とで構成されており、トランジスタＴｎ２のソースとバックゲートを共通にしてトランジスタＴｎ１のドレインが接続されている。
【０１０４】
さらに、トランジスタＴｎ１のソースが基準電位ＶＳＳに接続され、該トランジスタＴｎ１とトランジスタＴｐ７が互いに相補的な動作をすることにより、電流源１２は、インバータの動作をする。もう一方の電流源１３は、内部信号ＩＮのＢａｒ信号である信号ＡＢが入力されるように接続されている。これにより、電流源１２と電流源１３とは互いに相補となる信号を出力する。
【０１０５】
出力ハイレベル用駆動回路１８において、インバータ１６には、レベルシフト回路１５の出力ノードＮ０２が入力される。トランジスタＴｐ１０は、スイッチＭＯＳであり、トランジスタＴｐ１１は、電位保証用トランジスタである。
【０１０６】
トランジスタＴｐ１０のゲートには、インバータ１６の出力部が接続されており、該トランジスタＴｐ１０のドレインとトランジスタＴｐ１１のドレインとが共通に接続されたノードをノードＮ０４とする。
【０１０７】
また、出力ローレベル用駆動回路１９において、インバータ１４は、内部信号ＩＮの遅延信号となる信号ＮＡを入力とし、トランジスタＴｎ２１は、スイッチＭＯＳであり、トランジスタＴｎ１０は、電位保証用トランジスタとなる。
【０１０８】
トランジスタＴｎ２１のゲートにインバータ１４の出力部が接続されており、トランジスタＴｎ２１のドレインとトランジスタＴｎ１０のドレインとが共通に接続されたノードをノードＮ０８とする。
【０１０９】
ノードＮ０４には、出力バッファ回路１０のトランジスタＴｐ２２のソースとバックゲートが接続され、ノードＮ０８には、トランジスタＴｎ２０のソースとバックゲートが接続されている。
【０１１０】
トランジスタＴｐ２２とトランジスタＴｎ２０のドレインを共通に接続したノードが出力バッファ回路１０の出力部となり、出力信号ＯＵＴが出力される。また、出力バッファ回路１０の出力部には、電位保証用となるトランジスタＴｐ１１とＴｎ１０の各ゲートが共通に接続されている。
【０１１１】
ここで、基準電位ＶＳＳ、電源電圧Ｖ１、電源電圧Ｖ２、および電源電圧Ｖ３の電圧関係は、基準電位ＶＳＳの電圧を０Ｖとして、ＶＳＳ＜Ｖ２＜Ｖ１＜Ｖ３という関係に設定にした例を説明する。
【０１１２】
まず、イネーブル信号Ｅがハイレベルのとき、内部信号ＩＮがハイレベルになる場合の回路の動作を説明する。
【０１１３】
図８は、出力回路４における各ノードの信号波形図であり、入力信号が立ち上がり時のシミュレーション結果である。
【０１１４】
イネーブル信号Ｅがハイレベルの状態で最初に内部信号ＩＮがハイレベルであることを受けて、制御回路１１の信号Ａと信号ＮＡには、ハイレベルの信号(電源電圧Ｖ１電位)が出力され、信号ＡＢは、ローレベル(基準電位ＶＳＳ電位)となる。
【０１１５】
このとき、制御回路１１を構成する各トランジスタに掛かるバイアス電位は高い場合でも電源電圧Ｖ１電位である(図８では、制御回路１１内に示す信号は省略する)。制御回路１１の出力が上記の状態になると、電流源１２の出力ノードＮ１１には、基準電位ＶＳＳが出力され、電流源１３の出力ノードＮ１２には、電源電圧Ｖ１の電位が出力される。
【０１１６】
この電位の変化を受けて、トランジスタＴｐ１を介したノードＮ０１の電位は降下し、トランジスタＴｐ６を介したノードＮ０２は上昇する。
【０１１７】
ノードＮ０１とノードＮ０２との電位差を受けて、レベルシフト回路１５は、該電位差を増幅する。この増幅結果では、ノードＮ０１は電源電圧Ｖ２の電位、ノードＮ０２は電源電圧Ｖ３の電位になる。
【０１１８】
ところで、トランジスタＴｐ１とトランジスタＴｐ６のゲートには、電源電圧Ｖ２が接続されているため、ノードＮ１１の電位が基準電位ＶＳＳレベルまで下がっても、ノードＮ０１の電位は（Ｖ２＋トランジスタＴｐ１のしきい値電圧）より下がらない。このクロスカップル内と出力の低レベルを前記電位より下がらない保障をするトランジスタとなる。
【０１１９】
実際には、レベルシフト回路１５に増幅力があるため、ノードＮ０１の電位は電源電圧Ｖ２になる。たとえば、ノードＮ０１が電源電圧Ｖ３の電位の状態のあと、ノードＮ１１が基準電位ＶＳＳレベルに下降し始めるとノードＮ０１は追随して下降し、ノードＮ０２の電位は上昇する。
【０１２０】
ノードＮ１１が最終的に基準電位ＶＳＳレベルのときにはノードＮ０１は電源電圧Ｖ２の電位であり、ノードＮ０２は電源電圧Ｖ３の電位である。トランジスタＴｐ４のソース−ゲート間はＶ３−Ｖ２電圧となり、トランジスタＴｎ５もＶ３−Ｖ２電圧となる。また、トランジスタＴｎ４とＴｐ５のゲート−ドレイン間もＶ３−Ｖ２電圧となるため、レベルシフト回路１５内の各トランジスタには、Ｖ３−Ｖ２を超えたバイアス電圧は掛からない。
【０１２１】
このことは、ノードＮ１２が基準電位ＶＳＳに降下した場合についても同様である。また、トランジスタＴｐ１，Ｔｐ６のドレインは電源電圧Ｖ１〜基準電位ＶＳＳ間で変化する電位であり、ドレイン−ゲート間には、ＶＳＳ−Ｖ２、またはＶ１−Ｖ２の電圧を超えたバイアス電圧は掛からない。
【０１２２】
また、内部信号ＩＮが遷移する期間では、トランジスタＴｐ１，Ｔｐ６のソース電位はドレイン電位に追随して変化するため、トランジスタＴｐ１，Ｔｐ６のソース−ドレイン間も（Ｖ２＋しきい値電圧）−ＶＳＳを最大とするバイアス電圧しか掛からない。
【０１２３】
レベルシフト回路１５の増幅の結果、ノードＮ０２の電位が電源電圧Ｖ３の電位になったときの入力回路部２０のバイアス状態は、トランジスタＴｎ７のゲートが電源電圧Ｖ１に接続されているため、ノードＮ０６の電位は（Ｖ１−トランジスタＴｎ７のしきい値電圧）より高くならない。入力回路部２０内の高レベルを前記電位より上がらないことを保障するトランジスタとなる。
【０１２４】
実際には、電流源１３のハイレベル出力が電源電圧Ｖ１であるため、ノードＮ０６は電源電圧Ｖ１の電位まで上昇するが、それ以上の高電位にはならない。
【０１２５】
同様に、ノードＮ１１の電位が電源電圧Ｖ３の電位になったときには、ノードＮ０５の電位は（Ｖ１−トランジスタＴｎ３のしきい値電圧）より高くならない。
【０１２６】
この場合も、実際には電流源１２のハイレベル出力が、電源電圧Ｖ１であるためノードＮ０５は電源電圧Ｖ１の電位まで上昇するが、それ以上の高電位にはならない。また、入力回路部２０内の各トランジスタはＶ１−ＶＳＳを超えるバイアスは掛からない。
【０１２７】
レベルシフト回路１５が増幅動作して出力ノードＮ０２にハイレベルの電源電圧Ｖ３の電位が出力されると、インバータ１６の出力ノードＮ０３はローレベルの電源電圧Ｖ２の電位を出力する。
【０１２８】
トランジスタＴｐ１０のゲート−ソース間のバイアス電圧は、Ｖ３−Ｖ２であり、ノードＮ０４には、電源電圧Ｖ３の電位が印加される。一方、インバータ１４に入力される信号ＮＡはハイレベルであり、インバータ１４の出力ノードＮ０７には基準電位ＶＳＳが出力される。これにより、トランジスタＴｎ２１はオフ状態になる。
【０１２９】
ノードＮ０４の電源電圧Ｖ３の電位をソースとするトランジスタＴｐ２２はオン状態になり、出力信号ＯＵＴはハイレベルの電源電圧Ｖ３の電位が出力される。
【０１３０】
次に、イネーブル信号Ｅがハイレベルのとき、内部信号ＩＮがローレベルになる場合の回路の動作について説明する。
【０１３１】
図９は、出力回路４における各ノードの信号波形図であり、入力信号が立ち下がり時のシミュレーション結果である。
【０１３２】
イネーブル信号Ｅがハイレベルと内部信号ＩＮとがローレベル状態であることを受けて、制御回路１１から出力される信号Ａと信号ＮＡは、ローレベルの信号（基準電位ＶＳＳ）が出力され、信号ＡＢは、ハイレベル(電源電圧Ｖ１の電位)となる。このとき、制御回路１１における各トランジスタに掛かるバイアス電位は高い場合でも電源電圧Ｖ１の電位である（図９では、制御回路１１内に示す信号は省略する)。
【０１３３】
続いて、電流源１２の出力ノードＮ１１には、電源電圧Ｖ１の電位が出力され、電流源１３の出力ノードＮ１２には基準電位ＶＳＳが出力される。この電位の変化を受けて、トランジスタＴｐ１を介したノードＮ０１の電位は上昇し、トランジスタＴｐ６を介したノードＮ０２は降下する。
【０１３４】
ノードＮ０１とノードＮ０２の電位差を受けて、レベルシフト回路１５はその電位差を増幅する。この増幅結果では、ノードＮ０１は電源電圧Ｖ３の電位、ノードＮ０２は電源電圧Ｖ２の電位になる。
【０１３５】
レベルシフト回路１５が増幅動作して出力ノードＮ０２にローレベルの電源電圧Ｖ２の電位が出力されると、インバータ１６の出力ノードＮ０３はハイレベルの電源電圧Ｖ３の電位を出力する。トランジスタＴｐ１０におけるゲート−ソース間のバイアス電圧はＶ３−Ｖ３であり、トランジスタＴｐ１０はオフ状態となる。
【０１３６】
一方、インバータ１４に入力される信号ＮＡはローレベルであり、インバータ１４の出力ノードＮ０７には電源電圧Ｖ１の電位が出力される。これにより、トランジスタＴｎ２１はオン状態になる。
【０１３７】
ノードＮ０８の基準電位ＶＳＳをソースとするトランジスタＴｎ２０はオン状態になり、出力信号ＯＵＴは、ローレベル（ＶＳＳ）が出力される。この場合においても図８の時と同様に各トランジスタのゲートに掛かるバイアスは最大でも、電源電圧Ｖ３−Ｖ２または電源電圧Ｖ１−ＶＳＳであり、１．２Ｖの電圧を超えない。
【０１３８】
次に、出力回路４の出力がハイインピーダンス状態になる場合を説明する。内部信号ＩＮに関係なく、イネーブル信号Ｅがローレベル（ＶＳＳ）になると、出力回路４の出力信号ＯＵＴはハイインピーダンスになる。
【０１３９】
このときの動作は、制御回路１１の信号ＡＢ，ＮＡがハイレベルとなり、信号Ａ，ＩＮＢがローレベル（ＶＳＳ）になる。信号ＡＢがハイレベル、信号Ａがローレベルのときに出力ハイレベル用駆動回路１８の状態は、内部信号ＩＮがローレベルになったときの状態と同じであり、出力バッファ回路１０のトランジスタＴｐ２２をオフにする。
【０１４０】
信号ＮＡがハイレベルのときの出力ローレベル用駆動回路１９の状態は、内部信号ＩＮがハイレベル時の状態と同じであり、出力バッファ回路１０のトランジスタＴｎ２０をオフにする。
【０１４１】
以上のように本実施の形態３においても、信号出力時または、出力ノードがハイインピーダンスの状態時でも、前記実施の形態１と同様に各トランジスタに掛かるバイアス電圧が一定値以上にならないため、ＭＯＳトランジスタの酸化膜厚を１種類で構成してもトランジスタの劣化や破壊を防止することができ、半導体集積回路装置における半導体チップ製造コストを低減させることができる。
【０１４２】
また薄膜を用いたＭＯＳトランジスタは高耐圧ＭＯＳトランジスタに比べ小さいトランジスタサイズで大きな駆動電流が得られるため高速動作が可能であるという利点がある。
【０１４３】
（実施の形態４）
図１０は、本実施の形態４における出力回路４の一例を示す回路図、図１１は、図１０の出力回路４における各ノードの信号波形の一例を示すシミュレーション図である。
【０１４４】
本実施の形態４においては、前記実施の形態３で示した出力回路４（図７）のレベルシフト部１７を、より高周波の信号が出力できる構成とした例を示している。
【０１４５】
前記実施の形態３の図７では、内部信号ＩＮから出力ローレベル用駆動回路１９の入力ゲートまでの遅延時間ｔｄｌと、内部信号ＩＮから出力ハイレベル用駆動回路１８の入力ゲートまでの遅延時間ｔｄｈを比較すると、遅延時間ｔｄｈ＞遅延時間ｔｄｌという関係になる。
【０１４６】
遅延時間ｔｄｌは、インバータＩＶ２と否定論理積回路ＮＤ２の２段のゲート遅延のみであるが、遅延時間ｔｄｈは、否定論理積回路ＮＤ１とインバータＩＶ１の２段のゲート遅延の他に、入力回路部２０を介したクロスカップル型のレベルシフト回路１５の信号反転時間(信号反転でない場合は遅延しない)が加わるため、遅延時間ｔｄｌよりも遅延時間が大きくなる。
【０１４７】
入力周波数が高くなると、遅延時間ｔｄｌよりも先に遅延時間ｔｄｈの方で回路の動作が追随できなくなる。そこで、本実施の形態では回路構成を変更することにより、遅延時間ｔｄｈを短縮し出力動作の高速化を図るものである。
【０１４８】
図１０は、本実施の形態４における出力回路４の一例を示す回路図である。
【０１４９】
図１０において、図７と異なるところを以下に説明する。まず、レベルシフト回路１５のトランジスタＴｎ４，Ｔｎ５が削除され、ノードＮ０１にＰチャネルＭＯＳからなるトランジスタＴｐ６８のソースが接続され、該トランジスタＴｐ６８のドレインには、電源電圧Ｖ２が接続されている。
【０１５０】
トランジスタＴｐ６８のゲートには、ノードＮ１１が接続されており、バックゲートには電源電圧Ｖ３が接続されている。また、ノードＮ０２とインバータ１６の入力部となるノードＮ１３を分離し、該ノードＮ１３には、ＰチャネルＭＯＳのトランジスタＴｐ３４のドレイン、およびＰチャネルＭＯＳのトランジスタＴｐ６５のドレインとバックゲートとがそれぞれ接続されている。
【０１５１】
トランジスタＴｐ３４のソースは、ノードＮ１２に接続されており、該トランジスタＴｐ３４のゲートには、電源電圧Ｖ２が接続され、バックゲートにはノードＮ０２が接続されている。また、トランジスタＴｐ６５のソースには、電源電圧Ｖ２が接続されており、該トランジスタＴｐ６５のゲートには、ノードＮ１２が接続されている。
【０１５２】
次に、出力回路４における動作を、図１１のシミュレーション結果による各ノードの信号波形図を用いて説明する。
【０１５３】
前述したように、図１０の出力回路４では、図７に示した場合よりも遅延時間ｔｄｈが短縮するために、ノードＮ１２に出力される信号を出力ハイレベル用駆動回路１８の入力にトランジスタＴｐ６５，Ｔｐ３４を介して直接印加するようにした。
【０１５４】
これにより、遅延時間ｔｄｈと遅延時間ｔｄｌは、２段のゲート遅延でほぼ同じになり、より高周波動作に追随することができる。
【０１５５】
まず、内部信号ＩＮがハイレベルになったときの回路動作の説明をする。内部信号ＩＮにより入力回路部２０の電流源１２はノードＮ１１を基準電位ＶＳＳにする。トランジスタＴｐ６８のゲートとなるノードＮ１１がローレベルであるため、トランジスタＴｐ１と共にトランジスタＴｐ６８は、ノードＮ０１を電源電圧Ｖ２の電位にする。
【０１５６】
ただし、トランジスタＴｐ１によりノードＮ０１は、電源電圧Ｖ２の電位＋しきい値電圧Ｖｔｐより下がらないが、トランジスタＴｐ６８がオンとなるため、ノードＮ０１は電源電圧Ｖ２の電位になる。ノードＮ０１が電源電圧Ｖ２の電位となったことを受けてトランジスタＴｐ４はオンになり、ノードＮ０２を電源電圧Ｖ３の電位にする。
【０１５７】
一方、ノードＮ１２には、電源電圧Ｖ１の電位が印加されており、トランジスタＴｐ３４を介してノードＮ１３の電位を上げる。ノードＮ１２の電位の上昇ではノードＮ１３の電位は電源電圧Ｖ１の電位にしかならないが、ノードＮ０２に印加された電源電圧Ｖ３の電位がトランジスタＴｐ６，およびトランジスタＴｐ３４を介してノードＮ１３を電源電圧Ｖ３の電位にする。
【０１５８】
このとき、トランジスタＴｐ６５はオフであり、ノードＮ１３の電位を引き下げない。また、ノードＮ１３は、出力ハイレベル用駆動回路１８の入力であり、これ以降の動作は前記実施の形態３の図７と同様となるので説明は省略する。
【０１５９】
次に、内部信号ＩＮがローレベルになったときの回路動作について説明をする。
【０１６０】
内部信号ＩＮにより電流源１３は、トランジスタＴｎ７を介してノードＮ１２の電位を引き下げる。トランジスタＴｐ６５のゲートは、ノードＮ１２の電位を受けてオンになり、ノードＮ１３を電源電圧Ｖ２の電位にする。同時にトランジスタＴｐ３４を介してノードＮ１３の電位を下げる。
【０１６１】
ただし、トランジスタＴｐ３４は、ノードＮ１３を電源電圧Ｖ２の電位＋しきい値電圧Ｖｐｔより下げないが、トランジスタＴｐ６５がオンとなるためノードＮ１３は電源電圧Ｖ２の電位になる。
【０１６２】
ノードＮ１３は、インバータ１６の入力であるので、以降の回路動作については、前記実施の形態３の図７と同様となる。
【０１６３】
ところで、内部信号ＩＮが”０”、”１”を繰り返したことを想定すると、内部信号ＩＮが“１”のとき、トランジスタＴｐ６８はオンになり、ノードＮ０１に電源電圧Ｖ２の電位を印加する。
【０１６４】
同時に、トランジスタＴｐ４はオンになり、ノードＮ０２に電源電圧Ｖ３の電位を印加する。入力信号が高周波の場合、次のサイクルの内部信号ＩＮが“０”になってもノードＮ０１，Ｎ０２に充電された電荷はすぐに放電されない。
【０１６５】
これは、レベルシフト回路１５内では、ノードＮ０１にトランジスタＴｐ６８が接続されているが、ノードＮ０２にはローレベルにするトランジスタが接続されていないためである。
【０１６６】
これにより、ノードＮ０２は電源電圧Ｖ３の電位に近い電位を保持する。ノードＮ０２の電源電圧Ｖ３の電位に近い電位とは、内部信号ＩＮが”０”のとき、トランジスタＴｐ４，Ｔｐ６，Ｔｎ７，Ｔｎ８の抵抗分割された電位に下がるが電源電圧Ｖ３の電位に近い値に設定すればよく、次の内部信号ＩＮが“１”を受けた時に、ノードＮ０２の電位は電源電圧Ｖ３の電位に早く切り替わり、出力ハイレベル用駆動回路１８のゲートに素早く供給することができ、また、電流損失も少ない。このとき、ノードＮ１２の電位は、基準電位ＶＳＳまで下げる必要はなく、トランジスタＴｐ６５がオン状態となりノードＮ１３が電源電圧Ｖ２の電位になればよい。
【０１６７】
以上のように、本実施の形態４によれば、内部信号ＩＮから出力ハイレベル用駆動回路１８までの遅延時間ｔｄｈを短縮化することにより、入力信号ＩＮの高周波に対しても出力のハイレベルを追随させることができる。
【０１６８】
また、前記実施の形態１と同様に、各トランジスタのゲートにかかるバイアス電圧はＶ３−Ｖ２またはＶ１−ＶＳＳを超えることはないため、トランジスタの劣化や破壊を防止することができ、半導体集積回路装置における半導体チップ製造コストを低減させることができる。
【０１６９】
さらに、薄膜を用いたＭＯＳトランジスタは高耐圧ＭＯＳトランジスタに比べ小さいトランジスタサイズで大きな駆動電流が得られるため高速動作が可能であるという利点がある。
【０１７０】
（実施の形態５）
図１２は、本発明の実施の形態５による出力回路におけるレイアウトの一例を示すレイアウト図である。
【０１７１】
本実施の形態５においては、前記実施の形態４の図１０で示した出力回路４におけるトランジスタのレイアウトの一例について、図１２を用いて説明する。
【０１７２】
図１２の下方には、トランジスタＴｎ２１が設けられており、該トランジスタＴｎ２１の右側には、トランジスタＴｎ１０がレイアウトされている。トランジスタＴｎ２１の上方には、トランジスタＴｎ２０がレイアウトされており、該トランジスタＴｎ２０の上方には、トランジスタＴｐ２２がレイアウトされている。
【０１７３】
トランジスタＴｐ２２の上方には、トランジスタＴｐ１０がレイアウトされており、該トランジスタＴｐ１０の右側には、トランジスタＴｐ１１がレイアウトされている。トランジスタＴｐ１０の上方には、左から右にかけて、否定論理積回路ＮＤ１、インバータＩＮＶ１、インバータＩＮＶ２、および否定論理積回路ＮＤ２がそれぞれレイアウトされている。
【０１７４】
否定論理積回路ＮＤ１の上方には、トランジスタＴｎ７がレイアウトされており、該トランジスタＴｎ７の左側には、トランジスタＴｎ２がレイアウトされている。このトランジスタＴｎ２の上方には、トランジスタＴｎ３がレイアウトされており、該トランジスタＴｎ３の右側には、トランジスタＴｎ１１がレイアウトされている。
【０１７５】
また、否定論理積回路ＮＤ２の右上方には、トランジスタＴｎ１がレイアウトされており、該トランジスタＴｎ１の上方にはトランジスタＴｎ８がレイアウトされている。トランジスタＴｎ８の右側には、トランジスタＴｎ０がレイアウトされている。
【０１７６】
トランジスタＴｎ８の上方には、トランジスタＴｐ９がレイアウトされており、該トランジスタＴｐ９の左下には、トランジスタＴｐ７がレイアウトされている。このトランジスタＴｐ７の上方には、トランジスタＴｐ３がレイアウトされている。
【０１７７】
トランジスタＴｐ９の上方には、トランジスタＴｐ６がレイアウトされており、該トランジスタＴｐ６の右側には、トランジスタＴｐ３４がレイアウトされている。トランジスタＴｐ６，Ｔｐ３４の上方には、トランジスタＴｐ６５がレイアウトされている。
【０１７８】
トランジスタＴｐ６５の左側には、トランジスタＴｐ０がレイアウトされており、該トランジスタＴｐ０の左側には、トランジスタＴｐ４がレイアウトされている。トランジスタＴｐ４の左側には、トランジスタＴｐ５がレイアウトされており、該トランジスタＴｐ５の左側には、トランジスタＴｐ６８がレイアウトされている。トランジスタＴｐ６８の左側には、トランジスタＴｐ１がレイアウトされている。
【０１７９】
出力回路４では、図示するように、ＮチャネルＭＯＳのトランジスタの基板バイアスを基準電位ＶＳＳ、ＰチャネルＭＯＳのトランジスタの基板バイアスを電源電圧Ｖ１、または電源電圧Ｖ３としているが、基板バイアスにそれらの電源を用いず、回路の内部ノードまたは電源電圧Ｖ２に接続されるトランジスタがある。
【０１８０】
このトランジスタは、レイアウト構成上では単独トランジスタとして配置するが、トランジスタＴｎ２，Ｔｎ３，Ｔｎ７，Ｔｎ１１は、それぞれ内部ノードまたは電源電圧Ｖ２を基板バイアスにするＮチャネルＭＯＳトランジスタであるため、バックバイアスを独立にするディープＮＷＥＬＬ２１内にトランジスタを作る必要がある(前提条件としてＰ型のシリコンウエハを用いた場合)。これらのトランジスタはディープＮＷＥＬＬ数を減らすため、同一のディープＮＷＥＬＬ２２内にまとめて配置する。
【０１８１】
その他のトランジスタについては、同型のＭＯＳトランジスタであり、しかも基板バイアスが同じノード(または電源電圧)である場合、同一のＮＷＥＬＬ２３上に配置する。このようにＷＥＬＬ数を少なくする工夫により、レイアウト面積を小さくすることができる。
【０１８２】
また、出力バッファ回路１０は、トランジスタサイズが大きくなるため単独でレイアウト配置し、電源配線も他のトランジスタとは別配線にする（なお、図１２では、配線については省略している）。
【０１８３】
この場合、出力バッファ回路１０のトランジスタＴｎ２０は、ＮＷＥＬＬ２４内に形成されたディープＮＷＥＬＬ２５に形成されており、出力バッファ回路１０のトランジスタＴｐ２２は、ＮＷＥＬＬ２６内に形成されている。
【０１８４】
これにより、大電流を流すトランジスタのノイズを他のトランジスタに影響を与えない配置にしている。また、ラッチアップの原因となるノイズ源を他の回路と離すことにより、ラッチアップ動作を防止している。
【０１８５】
回路の動作では、レベルシフト回路１５の動作速度に比べてインバータ段の速度の方が速いため、レベルシフト回路１５の動作速度を遅らせないレイアウト構成が必要である。
【０１８６】
よって、信号Ａを出力するインバータＩＮＶ１の出力部、および信号ＡＢを出力する否定論理積回路ＮＤ１の出力部の近傍にトランジスタＴｎ１，Ｔｎ８を配置し、またトランジスタＴｎ８の近くにトランジスタＴｎ７をレイアウトし、さらに、トランジスタＴｎ１，Ｔｎ２，Ｔｎ３は、できる限り近い位置にレイアウトすることが望ましい。
【０１８７】
それにより、本実施の形態５では、同型のＭＯＳトランジスタであり、しかも基板バイアスが同じノードである場合は同一のＷＥＬＬ上に各トランジスタを配置し、ディープＮＷＥＬＬ上のトランジスタは同一のＷＥＬＬ上に置くことにより配線の寄生抵抗及び寄生容量を極力低減し、配線による信号遅延を抑制している。
【０１８８】
さらに、レベルシフト回路１５の動作速度を遅くしないレイアウト配置にする。レベルシフト回路１５を構成するトランジスタＴｐ４，Ｔｐ５，Ｔｐ６８を互いに近い配置にすることにより配線の寄生抵抗や寄生容量を低減し、高速動作と高周波数動作に回路が追随し、高周波の動作特性を向上させることができる。また、この半導体チップを組み込んだシステムの高速性に寄与することができる。
【０１８９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１９０】
たとえば、本実施の形態１では、半導体チップ１が、ＣＰＵとメモリなどが混在した構成の半導体集積回路装置としたが、本発明の出力回路４は、半導体集積回路装置内部から出力されたデータの信号振幅を変換して外部に出力する構成であれば、どのような半導体集積回路装置であっても適用可能である。
【０１９１】
図１３は、本発明をマイクロコンピュータ用の半導体チップに適用した際の概略を示す説明図である。
【０１９２】
半導体チップ１には、機能回路群２７が設けられており、該機能回路群２７内には、たとえば、タイマ、Ａ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）コンバータ、システムクロック発生回路、ならびにメモリなどが備えられている。
【０１９３】
また、機能回路群２７の外側には、複数のＩ／Ｏ部２が設けられている。Ｉ／Ｏ部２は、前記実施の形態１と同様に、入出力端子となるＩ／Ｏパッド、出力回路、および入力回路から構成されている。
【０１９４】
機能回路群２７は、半導体チップ１外部から入力されたデータを機能演算や論理演算によりデータ処理をする。
【０１９５】
また、図１４は、本発明をメモリ用の半導体チップに適用した際の概略を示す説明図である。
【０１９６】
この場合、半導体チップ１には、機能回路群２８が設けられている。機能回路群２８は、メモリセルを複数有するメモリマトリクス２９、ワード線を選択するロウデコーダ３０、データＩ／Ｏを選択するカラムデコーダ３１、入力データを制御する入力データ制御部３２、ならびにこれらの回路を制御するコントロールロジック３３などが備えられている。
【０１９７】
また、Ｉ／Ｏポートには、出力回路４、および入力回路５がそれぞれ接続されている。出力回路４は、メモリセルから読み出された記憶データを出力振幅に変換して、半導体チップ１の外部に出力する。
【０１９８】
また、本実施の形態１〜５では、出力回路４がＩ／Ｏ部２に設けられ、機能回路群から出力されたデータを、信号振幅を変換して半導体チップの外部に出力する場合について記載したが、本発明の出力回路を機能回路群に組み込み、信号振幅を変換するようにしてもよい。
【産業上の利用可能性】
【０１９９】
本発明は、レベルシフト回路を有したＩ／Ｏ部を備えた半導体集積回路装置に適している。
【符号の説明】
【０２００】
１  半導体チップ
２  Ｉ／Ｏ部
３  Ｉ／Ｏパッド
４  出力回路
５  入力回路
６  機能回路群
７  レギュレータ
８  第１回路ブロック
９  第２回路ブロック
１０  出力バッファ回路
１１  制御回路
１２  電流源
１３  電流源
１４  インバータ
１５  レベルシフト回路
１６  インバータ
１７  レベルシフト部
１８  出力ハイレベル用駆動回路
１９  出力ローレベル用駆動回路
２０  入力回路部
２１  ディープＮＷＥＬＬ
２２  ディープＮＷＥＬＬ
２３  ＮＷＥＬＬ
２４  ＮＷＥＬＬ
２５  ディープＮＷＥＬＬ
２６  ＮＷＥＬＬ
２７  機能回路群
２８  機能回路群
２９  メモリマトリクス
３０  ロウデコーダ
３１  カラムデコーダ
３２  入力データ制御部
３３  コントロールロジック
ＰＶ１  パッド
Ｔｐ０  トランジスタ
Ｔｐ１  トランジスタ
Ｔｐ３  トランジスタ
Ｔｐ４  トランジスタ
Ｔｐ５  トランジスタ
Ｔｐ６  トランジスタ
Ｔｐ７  トランジスタ
Ｔｐ９  トランジスタ
Ｔｐ１０  トランジスタ
Ｔｐ１１  トランジスタ
Ｔｐ２２  トランジスタ
Ｔｐ３４  トランジスタ
Ｔｐ６５  トランジスタ
Ｔｐ６８  トランジスタ
Ｔｎ０  トランジスタ
Ｔｎ１  トランジスタ
Ｔｎ２  トランジスタ
Ｔｎ３  トランジスタ
Ｔｎ４  トランジスタ
Ｔｎ５  トランジスタ
Ｔｎ７  トランジスタ
Ｔｎ８  トランジスタ
Ｔｎ１０  トランジスタ
Ｔｎ１１  トランジスタ
Ｔｎ２０  トランジスタ
Ｔｎ２１  トランジスタ
ＩＶ１  インバータ
ＩＶ２  インバータ
ＮＤ１  否定論理積回路
ＮＤ２  否定論理積回路
【図１】
2011004313.tif 000003
【図２】
2011004313.tif 000004
【図３】
2011004313.tif 000005
【図４】
2011004313.tif 000006
【図５】
2011004313.tif 000007
【図６】
2011004313.tif 000008
【図７】
2011004313.tif 000009
【図８】
2011004313.tif 000010
【図９】
2011004313.tif 000011
【図１０】
2011004313.tif 000012
【図１１】
2011004313.tif 000013
【図１２】
2011004313.tif 000014
【図１３】
2011004313.tif 000015
【図１４】
2011004313.tif 000016