(57)【要約】【課題】伝送経路の入力バッファ端のインピーダンスの最適化を実現可能なインピーダンス調整回路を提供すること。【解決手段】本発明に係るインピーダンス調整回路１００は、入力信号がＶＲＥＦＡ６を超えたことを検出する第１の入力バッファ４と、入力信号がＶＲＥＦＡ６より高いＶＲＥＦＡ７を超えたことを検出する第２の入力バッファ５と、第１の入力バッファ４の出力に基づく計数を行うカウンタ回路Ａ１０と、第２の入力バッファ５の出力に基づく計数を行うカウンタ回路Ｂ１１と、カウンタ回路Ａ１０のカウンタによる計数結果とカウンタ回路Ｂ１１による計数結果とに基づいて、伝送路の終端に設けられる終端抵抗３のインピーダンスを制御する終端抵抗制御回路１９と、を備える。【選択図】図１
2011004216.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置に備えられる入力バッファへの入力信号が伝播する伝送路のインピーダンスを制御するインピーダンス調整回路であって、
前記入力信号が所定の第１の電圧を超えたことを検出する第１の比較器と、
前記入力信号が前記第１の電圧より高い所定の第２の電圧を超えたことを検出する第２の比較器と、
前記第１の比較器の出力に基づく計数を行う第１のカウンタと、
前記第２の比較器の出力に基づく計数を行う第２のカウンタと、
前記第１のカウンタによる計数結果と前記第２のカウンタによる計数結果とに基づいて、前記伝送路の終端に設けられる終端抵抗のインピーダンスを制御する終端抵抗制御回路と、
を備えるインピーダンス調整回路。
【請求項２】
前記第２の電圧は、
前記第１の電圧より高い電圧であって、かつ、前記入力信号が前記第１の比較器及び前記第２の比較器に供給される電源電圧を超えた後に当該電源電圧を一時的に下回る期間における最低電圧より高い電圧とする
ことを特徴とする請求項１に記載のインピーダンス調整回路。
【請求項３】
前記終端抵抗制御回路は、
前記第２のカウンタによる計数結果としてのカウント値が、前記第１のカウンタによる計数結果としてのカウント値よりも大きなカウント値である場合には、
前記終端抵抗のインピーダンスを小さくするように制御する
ことを特徴とする請求項１又は２に記載のインピーダンス調整回路。
【請求項４】
前記終端抵抗制御回路は、
前記第２のカウンタによる計数結果としてのカウント値が、前記第１のカウンタによる計数結果としてのカウント値よりも小さなカウント値である場合には、
前記終端抵抗のインピーダンスを大きくするように制御する
ことを特徴とする請求項１乃至３いずれか１項に記載のインピーダンス調整回路。
【請求項５】
前記第１のカウンタによる前記第１の比較器の出力に基づく計数処理と、前記第２のカウンタによる前記第２の比較器の出力に基づく計数処理と、を制御するカウント制御回路を更に備え、
前記カウント制御回路は、
入力される動作許可信号に基づいて、前記第１のカウンタ及び前記第２のカウンタによる計数処理を制御する
ことを特徴とする請求項１乃至４いずれか１項に記載のインピーダンス調整回路。
【請求項６】
前記カウント制御回路は、
前記第１の比較器の出力と前記動作許可信号との論理積から第１のカウント信号を生成して前記第１のカウンタに出力することで、前記第１のカウンタのカウント動作期間を生成し、
保持回路を用いて前記動作許可信号と前記第１の比較器の出力とを保持して、当該保持結果と前記第２の比較器の出力との論理積から第２のカウント信号を生成して前記第２のカウンタに出力することで、前記第２のカウンタのカウント動作期間を生成する
ことを特徴とする請求項５に記載のインピーダンス調整回路。
【請求項７】
前記第１の電圧及び前記第２の電圧を変更する基準電圧制御回路を更に備え、
前記基準電圧制御回路は、
前記第１の比較器及び前記第２の比較器に供給される電源電圧に応じて、前記第１の電圧及び前記第２の電圧を所定の電圧に変更する
ことを特徴とする請求項１に記載のインピーダンス調整回路。
【請求項８】
前記第１の比較器及び前記第２の比較器に供給される電源電圧を測定するＡ／Ｄコンバータと、
前記第１の基準電圧及び前記第２の基準電圧を所定の電圧にそれぞれ制御する第１のレギュレータ及び第２のレギュレータと、を更に備え、
前記基準電圧制御回路は、
前記Ａ／Ｄコンバータによる測定結果に基づいて、前記第１のレギュレータ及び前記第２のレギュレータからの出力を変更するように制御する
ことを特徴とする請求項７に記載のインピーダンス調整回路。
【請求項９】
前記第１のカウンタによる計数結果と前記第２のカウンタによる計数結果とを比較する比較回路を更に備え、
前記終端抵抗制御回路は、前記比較回路からの出力結果に基づいて、前記終端抵抗のインピーダンスを制御する
ことを特徴とする請求項１に記載のインピーダンス調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関し、特に高速伝送路に用いる入力回路のインピーダンス調整回路に関する。
【背景技術】
【０００２】
半導体集積装置分野において、応用セットの高速化に伴い、半導体素子間の通信として、例えば、ＤＤＲ２（ダブルデータレート２）に代表される高速通信の採用が増えている。このような高速通信を使用する場合には、信号の反射から引き起こされる伝送信号波形の歪みが問題となる為、出力バッファ、伝送路、及び入力バッファのインピーダンス整合を図る必要がある。インピーダンスが不整合である場合には、受信側である入力バッファ端において充分な信号振幅が得られないか、或いは、伝送信号にオーバーシュートが発生し、反射による伝送信号の歪みやノイズの発生をもたらす。これにより、通信データの誤りの発生によって、通信に支障をきたす。
【０００３】
また、通信の高速化が進むにつれ、伝送路のもつ特性が信号に与える影響が大きくなり、製品間の配線だけではなく、これまで影響を見ることができなかった製品パッケージ内の微小な配線（例えば、ボンディングワイヤーやバンプ（半田ボール）、インターポーザの配線）等について、インピーダンス特性が伝送路に与える影響を無視できなくなってきている。このため、高い精度を有するインピーダンス調整回路の必要性が高まっている。
【０００４】
本発明に関連するインピーダンス制御装置の一例が、特許文献１に開示されている。以下、図５及び図６を参照して、特許文献１に記載のインピーダンス制御装置について説明する。
【０００５】
図５は、特許文献１に記載のインピーダンス制御装置の構成の一例を示す図である。ＬＳＩ出力信号２０２が、検査対象の半導体集積回路であるＬＳＩ２０１から出力される。ＬＳＩ出力信号２０２は、ＬＳＩテスタなどの半導体集積回路の検査装置である検査基板２０３上を伝播する。検査基板２０３上の伝送路２０４は、特性インピーダンスＺ０を有している。伝送路２０４の出力信号が、インピーダンス制御装置のインピーダンス制御機構２２６に入力される。
【０００６】
伝送路２０４の終端に接続される終端抵抗（整合手段）２０５は、そのインピーダンスが可変な構成となっている。反射波を含むＬＳＩ出力信号２０６は、伝送路２０４の送信端近傍から取り出され、振幅比較動作を開始するための振幅比較用スイッチ（以下、単にスイッチ２０７と呼ぶ。）に接続される。スイッチ２０７は、振幅比較動作を開始するときにＯＮ（スイッチが閉じた状態）となる。
【０００７】
振幅比較部２１０は、振幅比較用出力信号２０８の電圧レベルと振幅比較用基準信号２０９の電圧レベルとを比較し、その比較結果を表す振幅比較信号２１１を出力する。振幅比較用出力信号２０８は、ここでは、反射波を含むＬＳＩ出力信号２０６である。抵抗制御用クロック信号２１２（ＣＬＫ１）が外部より入力される。抵抗制御信号発生部２１３は、振幅比較信号２１１と抵抗制御用クロック信号２１２とに基づいて、伝送路２０４の特性インピーダンスと終端抵抗２０５のインピーダンスの抵抗成分との差分が所定の範囲内に収まるように、終端抵抗２０５のインピーダンスの抵抗成分を制御する抵抗制御信号２１４を発生する。
【０００８】
位相比較用出力信号２１５は振幅比較用出力信号２０８から分岐された信号であり、ここでは、反射波を含むＬＳＩ出力信号２０６である。位相比較用出力信号２１５は、位相比較用スイッチ２１６（以下、単にスイッチ２１６と呼ぶ。）に接続されている。スイッチ２１６は、位相比較動作を開始するときにＯＮとなる。
【０００９】
位相比較部２２１は、抵抗２１７を通った位相比較用出力信号２１８の位相と抵抗２１９を通った位相比較用基準信号２２０との位相とを比較し、その比較結果を表す位相比較信号２２２を出力する。リアクタンス制御用クロック信号２２３（ＣＬＫ２）が外部より入力される。リアクタンス制御信号発生部２２４は、位相比較信号２２２とリアクタンス制御用クロック信号２２３とに基づいて、伝送路２０４の特性インピーダンスと終端抵抗２０５のインピーダンスのリアクタンス成分との差分が所定の範囲内に収まるように、終端抵抗２０５のインピーダンスのリアクタンス成分を制御するリアクタンス制御信号２２５を発生する。
【００１０】
図６は、特許文献１に記載の終端抵抗（整合手段）２０５の構成の一例を示す図である。ここでは、終端抵抗２０５の抵抗値を変更するためのシフトレジスタ２２７は、出力信号Ｑｒ０、Ｑｒ１、Ｑｒ２を出力する。信号２２８はシフトレジスタ２２７のリセット信号を示し、信号２２９はシフトレジスタ２２７の出力信号を示す。
【００１１】
シフトレジスタ２３１は、出力信号Ｑｘ０、Ｑｘ１、Ｑｘ２を出力する。信号２３２はシフトレジスタ２３１のリセット信号を示し、信号２３３はシフトレジスタ２３１の出力信号を示す。
【００１２】
スイッチ２３０は、出力信号２２９に従って開閉する。スイッチ２３０は、終端抵抗２０５の抵抗値を変更し、入力信号の電位レベルがＬｏｗ状態の場合には端子ａに接続され、Ｈｉｇｈ状態の場合には端子ｂに接続される。即ち、出力信号Ｑｒ０、Ｑｒ１、Ｑｒ２の電位レベルがＬｏｗ状態の場合には端子ａに接続され、Ｈｉｇｈ状態の場合には端子ｂに接続される。
【００１３】
スイッチ２３４は出力信号２３３に従って開閉する。スイッチ２３４は終端抵抗２０５の容量値を変更し、入力信号の電位レベルがＬｏｗ状態の場合にはＯＦＦ（スイッチが開いた状態）となり、Ｈｉｇｈ状態の場合にはＯＮとなる。即ち、出力信号Ｑｘ０、Ｑｘ１、Ｑｘ２の電位レベルがＬｏｗ状態の場合には、容量Ｃ０、Ｃ１に接続されるスイッチ２３４はＯＦＦとなり、容量Ｃ２に接続されるスイッチ２３４はインバータ２３５を介して出力信号Ｑｘ２が入力されるためＯＮとなる。逆にＨｉｇｈ状態の場合には、容量Ｃ０、Ｃ１に接続されるスイッチ２３４はＯＮとなり、容量Ｃ２に接続されるスイッチ２３４はＯＦＦとなる。
【００１４】
尚、図６は、終端抵抗２０５が初期状態である場合を示している。初期状態においては、終端抵抗２０５の抵抗値はＲ２となり、容量値はＣ２となる。抵抗値Ｒ２、Ｒ１、Ｒ０の関係はＲ２＞Ｒ１＞Ｒ０である。また、容量値Ｃ２、Ｃ１、Ｃ０の関係はＣ２＞Ｃ１＞Ｃ０である。
【００１５】
特許文献１に記載のインピーダンス制御機構は、（１）反射波を含むＬＳＩ出力信号と振幅比較用基準信号との振幅比較を行い、その振幅比較結果に基づいて、伝送路の特性インピーダンスと終端抵抗（整合手段）のインピーダンスとの抵抗成分の差分が所定の範囲内に収まるように、終端抵抗のインピーダンスの抵抗成分（実数部）を制御する機構と、（２）反射波を含んだＬＳＩ出力信号と位相比較用基準信号の位相比較を行い、その位相比較結果に基づいて、伝送路の特性インピーダンスと終端抵抗のインピーダンスとのリアクタンス成分の差分が所定の範囲内に収まるように、終端抵抗のインピーダンスのリアクタンス成分（虚数部）を制御する機構と、から構成されている。特許文献１に記載のインピーダンス制御機構では、入力信号と基準電圧との比較を行い、判定した入力信号の振幅を用いて終端抵抗を決定することで入力インピーダンスを調整する。
【００１６】
また、本発明に関連する他の技術として、特許文献２及び３には、出力バッファの出力信号波形におけるリンギングの有無を検知して、それに応じて駆動手段の駆動能力を変化させることで誤動作を防ぐ、スルーレート制御装置が開示されている。
【００１７】
さらに、特許文献４には、出力回路から出力される信号が遷移したときに、その出力信号に発生するリンギングを抑制可能な半導体装置が開示されている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００５−０６１９７６号公報
【特許文献２】特開２００５−２２９５５２号公報
【特許文献３】特開２００６−２０３５６８号公報
【特許文献４】特開２０００−２０９０７８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１に記載の技術では、伝送路の受信端に発生するオーバーシュートの有無に基づいて、インピーダンス調整することができないという問題がある。その理由としては、特許文献１に記載の技術は信号振幅を計測する構成であり、信号振幅が基準値を満たすか否かを観測する。オーバーシュートの電位は、その基準値を上回ってさらに信号波形中で一時的に発生するものであるため、特許文献１に記載の技術ではオーバーシュートの発生を検知することはできず、オーバーシュートの発生を抑制可能な最適なインピーダンス調整を実現できないためである。
【００２０】
信号波形のオーバーシュートの発生を抑制できない場合には、反射やオーバーシュートを起因とするノイズが伝送路の信号に重なってしまうことで、信号波形に歪みが発生する。これにより、伝送路の信号に要求される規格値を満足させることが出来ずに、データ受信の誤りが発生することで、データの信頼性が低下する。また、この現象は、短周期での通信で特に顕著に発生するため、より高速での通信を行う場合には大きな支障を生じることになる。
【００２１】
また、特許文献２及び３に開示される技術では、出力信号波形が任意のレベルを超えた箇所をオーバーシュート或いはアンダーシュートとして判定する。ここで、オーバーシュートの検知を行うための判定レベルはＶｃｃ＋ΔＶであり、アンダーシュートの検知を行うための判定レベルはＶｓｓ−ΔＶである。このため、判定レベルを動作電圧の範囲外に有するために、少なくとも２種類の電源電圧を備える必要があり、また、出力バッファのＥＳＤ保護回路の構成が複雑になるなどの問題がある。
【００２２】
さらに、特許文献４に開示される技術では、オーバーシュート及びアンダーシュートの検出回路について、検出回路のフリップフロップを出力信号の遷移前にリセットする必要がある。特許文献４に開示される技術では、出力バッファを対象とするものであるため、出力信号が遷移することは事前に知ることができる。このため、リセット信号の生成方法については述べられていない。しかしながら、出力信号の遷移点を事前に知ることができない入力バッファに対しては、特許文献４に開示される技術をそのまま適用することができないという問題がある。この問題は、出力バッファを対象とする特許文献２及び３についても同様である。
【００２３】
さらにまた、特許文献４に開示される技術では、オーバーシュート及びアンダーシュートの検出について、基準電位を用いて判定する構成ではなく、フィードバックを受ける入力バッファの閾値を用いて判定する構成である。このため、量産時のバラツキなどや、使用温度などの環境によっては、判定レベルのバラツキが大きくなり、検出特性が悪化するという問題がある。
【課題を解決するための手段】
【００２４】
本発明に係るインピーダンス調整回路は、半導体装置に備えられる入力バッファへの入力信号が伝播する伝送路のインピーダンスを制御するインピーダンス調整回路であって、前記入力信号が所定の第１の電圧を超えたことを検出する第１の比較器と、前記入力信号が前記第１の電圧より高い所定の第２の電圧を超えたことを検出する第２の比較器と、前記第１の比較器の出力に基づく計数を行う第１のカウンタと、前記第２の比較器の出力に基づく計数を行う第２のカウンタと、前記第１のカウンタによる計数結果と前記第２のカウンタによる計数結果とに基づいて、前記伝送路の終端に設けられる終端抵抗のインピーダンスを制御する終端抵抗制御回路と、を備えるものである。
【００２５】
このように、基準とする第１及び第２の電圧を入力信号が超えたことをそれぞれ検出する２つの比較器と、第１の比較器及び第２の比較器の出力に基づく計数をそれぞれ行う２つのカウンタと、を備え、これら２つのカウンタの出力値から入力信号の振幅とオーバーシュートの発生の有無を判定することで、伝送経路の入力バッファ端のインピーダンスの最適化を実現することができる。
【発明の効果】
【００２６】
本発明にかかるインピーダンス調整回路によれば、入力信号の信号振幅とオーバーシュートの発生の有無を判定して、伝送経路の入力バッファ端のインピーダンスの最適化を実現可能なインピーダンス調整回路を提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本実施の形態１に係る入力信号のインピーダンス調整回路を示すブロック図である。
【図２】本実施の形態１に係るインピーダンス調整回路の動作例を説明するためのタイミングチャート図である。
【図３】本実施の形態１に係る伝送路の波形を例示するする図である。
【図４】本実施の形態２に係るインピーダンス調整回路を示すブロック図である。
【図５】関連するインピーダンス制御装置の構成の一例を示す図である。
【図６】関連する終端抵抗（整合手段）の構成の一例を示す図である。
【発明を実施するための形態】
【００２８】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳細に説明する。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡潔化がなされている。各図面において同一の構成又は機能を有する構成要素及び相当部分には、同一の符号を付し、その説明を省略する。
【００２９】
実施の形態１．
図１乃至図３を参照して、本発明の実施の形態１に係るインピーダンス調整回路について説明する。図１は、本発明の実施の形態１に係る入力信号のインピーダンス調整回路を示すブロック図である。
【００３０】
図１に示すように、送信先の出力バッファ２７から出力される通信の信号は、伝送路１を介してパッケージ部インピーダンス２に入力される。通信信号は、パッケージ部インピーダンス２を経由して、インピーダンス調整回路１００に入力される。インピーダンス調整回路１００は、終端抵抗３と、第１の入力バッファ４と、第２の入力バッファ５と、入力信号レベル検知回路８と、終端抵抗制御回路１９と、を備えている。尚、パッケージ部インピーダンス２は、パッケージの端子のインピーダンスと、当該端子と終端抵抗３との間のインピーダンスとを示す。
【００３１】
終端抵抗３は、終端抵抗制御信号２０を受け、終端抵抗の値を切り替える。尚、本実施の形態１では、終端抵抗３はテブナン式の構造を例に説明するが、図６に示された様に、伝送路に対して直列に抵抗を挿入する、ダンピング抵抗を用いて構成することも可能である。
【００３２】
通信信号が、終端抵抗３を介して、第１の入力バッファ４及び第２の入力バッファ５に伝送される。また、第１の入力バッファ４と第２の入力バッファ５は、それぞれ異なる基準電圧（以下、ＶＲＥＦＡ６、ＶＲＥＦＢ７と記す。）を有している。ＶＲＥＦＡ６及びＶＲＥＦＢ７は、ここでは、「ＶＲＥＦＢ７＞ＶＲＥＦＡ６」の関係を有するものとして説明する。
【００３３】
第１の入力バッファ４は、伝送路１からの入力信号と基準電圧値（ＶＲＥＦＡ６）とを比較し、受信データ信号２１を出力する。本実施の形態１では、受信データ信号２１は、伝送路１からの入力信号がＶＲＥＦＡ６により示す基準電圧値を超えた場合にはＨｉｇｈとなり、それ以外の場合にはＬｏｗとなる。尚、本実施の形態１では、第１の入力バッファ４から出力される受信データ信号２１を通信のデータ信号としても兼用するため、受信データ信号２１は、後述する入力信号レベル検知回路８以外の、半導体装置内の他の回路に対しても出力される。また、ＶＲＥＦＡ６として、採用する通信方式に従って規定される電位が印加される。
【００３４】
第２の入力バッファ５は、伝送路１からの入力信号と基準電圧値（ＶＲＥＦＡ７）とを比較し、比較結果を出力する。第１の入力バッファ４と同様にして、第２の入力バッファ５は、伝送路１からの入力信号が、ＶＲＥＦＢ７により示す基準電圧値を超えた場合にはＨｉｇｈを出力し、それ以外の場合にはＬｏｗを出力する。尚、基準電圧であるＶＲＥＦＡ６及びＶＲＥＦＢ７は、半導体装置内部において生成するものとしてもよいし、外部装置を用いて入力するものとしてもよい。
【００３５】
入力信号レベル検知回路８は、カウント制御回路９と、カウンタ回路Ａ１０と、カウンタ回路Ｂ１１と、比較回路１２と、を備えている。カウント制御回路９には、第１の入力バッファ４から出力される受信データ信号２１と、第２の入力バッファ５からの出力信号と、動作許可信号１３と、が入力される。動作許可信号１３は、インピーダンス調整回路１００が行うインピーダンス調整の動作許可を示す信号である。本実施の形態１では、動作許可とする場合にＨｉｇｈとし、非許可とする場合にＬｏｗとする。
【００３６】
カウント制御回路９は、動作許可信号１３と受信データ信号２１との論理積から第１のカウント信号１５を生成し、カウンタ回路Ａ１０に出力する。また、カウント制御回路９は、保持回路１４の出力信号と第２の入力バッファ５の出力信号との論理積から第２のカウント信号１６を生成し、カウンタ回路Ｂ１１に出力する。さらに、カウント制御回路９は、保持回路１４の出力信号と動作許可信号１３との否定論理和から比較動作許可信号１７を生成し、比較回路１２に出力する。
【００３７】
保持回路１４は、動作許可信号１３と受信データ信号２１を保持し、カウンタ回路Ｂ１１のカウント動作を行う期間を生成する。本実施の形態１での保持回路１４は、動作許可信号１３がＨｉｇｈであり、且つ、受信データ信号２１がＨｉｇｈとなったときに出力をＨｉｇｈとする。ここで、保持回路１４は、受信データ信号２１がＨｉｇｈである期間に動作許可信号１３がＬｏｗとなった場合においても、受信データ信号２１がＬｏｗになるまでの間は、Ｈｉｇｈ出力を継続する。
【００３８】
カウンタ回路Ａ１０は、動作許可信号１３の立ち上がりエッジのタイミングにおいてカウント値を０に初期化する。また、第１のカウント信号１５の立ち上がりエッジをカウントし、そのカウント値を比較回路１２に出力する。
【００３９】
カウンタ回路Ｂ１１は、動作許可信号１３の立ち上がりエッジのタイミングにおいてカウント値を０に初期化する。また、第２のカウント信号１６の立ち上がりエッジをカウントし、そのカウント値を比較回路１２に出力する。
【００４０】
比較回路１２は、比較動作許可信号１７がＨｉｇｈである期間、カウンタ回路Ａ１０のカウント値とカウンタ回路Ｂ１１のカウント値とを比較し、比較結果信号１８を終端抵抗制御回路１９に出力する。また、比較動作許可信号１７がＬｏｗである期間は、比較動作を行わずに、それまでの比較結果を保持する。
【００４１】
終端抵抗制御回路１９は、比較結果信号１８に基づいて終端抵抗３の抵抗値の増減を判定し、終端抵抗制御信号２０を出力する。尚、比較結果信号１８に基づく判定方法の詳細については後述する。
【００４２】
インピーダンス調整回路１００は、伝送路１からの入力信号がＨｉｇｈとなる期間中に、入力信号の電位が所定の基準電圧を超える回数をカウントすることで、オーバーシュートの発生の有無を判定することを特徴とする。これにより、インピーダンス調整回路１００は、最適な入力インピーダンスに調整を行う。
【００４３】
次に、図２及び３を参照して、本発明の実施の形態１に係るインピーダンス調整回路の動作について説明する。図２は、本発明の実施の形態１に係るインピーダンス調整回路１００の動作を示すタイミング図である。
【００４４】
図２に示すように、インピーダンス調整回路１００は、インピーダンス調整を行う場合には、動作許可信号１３をＨｉｇｈとすることで、入力信号レベル検知回路８の動作を許可する。動作許可信号１３がＨｉｇｈになった際には、カウンタ回路Ａ１０及びカウンタ回路Ｂ１１のカウント値が、それぞれ０に初期化される。そして、初期化に続いて、カウンタ回路Ａ１０は、受信データ信号２１の立ち上がりエッジをカウントする（即ち、第１のカウント信号１５の立ち上がりエッジをカウントする。）。
【００４５】
また、カウント制御回路９は、伝送路１からの入力信号がＨｉｇｈとなる期間内においてオーバーシュートの検知を行う為、伝送路１からの入力信号がＶＲＥＦＡ６の電位を越え、かつ、受信データ信号２１がＨｉｇｈとなる期間において、保持回路１４からＨｉｇｈを出力させる。保持回路１４からの出力信号がＨｉｇｈである期間において、カウンタ回路Ｂ１１のカウント動作が許可される。そして、カウンタ回路Ｂ１１のカウント動作が許可されている間に、伝送路１からの入力信号がＶＲＥＦＢ７の電位を越えることで第２の入力バッファ５からＨｉｇｈが出力されると、カウンタ回路Ｂ１１は、第２の入力バッファ５からの出力信号の立ち上がりエッジをカウントする（即ち、第２のカウント信号１６の立ち上がりエッジをカウントする。）。
【００４６】
そして、カウント制御回路９は、動作許可信号１３がＬｏｗとされ、かつ、伝送路１からの入力信号がＶＲＥＦＡ６の電位を下回ったときには、比較動作許可信号１７をＨｉｇｈとする。比較回路１２は、比較動作許可信号１７がＨｉｇｈの期間において、カウンタ回路Ａ１０のカウント値とカウンタ回路Ｂ１１のカウント値とを比較し、比較結果信号１８を生成する。
【００４７】
図３は、伝送路１から入力される信号の波形例を示す図である。図３に示す例では、出力バッファ２７と、第１の入力バッファ４と、第２の入力バッファ５とについて、その電源電圧範囲を０Ｖから２Ｖであるものとして説明する。尚、図３に示す例では、一定時間の入力信号の波形を重ね合わせて表示している。入力信号波形１ｂは入力信号波形１ａに続く波形を示し、Ｌｏｗ出力の定常状態となる様子を示す波形である。また、入力信号波形２ｂは入力信号波形２ａに続く波形を示し、Ｈｉｇｈ出力の定常状態となる様子を示す波形である。
【００４８】
例えば入力信号波形１ａを例に説明すると、終端抵抗３の抵抗値が大きい場合には、入力信号がＬｏｗからＨｉｇｈへと立ち上がる際に、入力信号の電位が電源電圧を超えるオーバーシュートが発生する（図において、オーバーシュート発生部として示す。）。さらに、このオーバーシュートの発生直後に、入力信号の電位が電源電圧よりも一時的に低下する期間が発生している（図において、入力信号の電位低下部として示す）。尚、ＶＲＥＦＢ７の電位は、この電位低下部の最低電位より高い電位であって、且つ、伝送路１からの入力信号に必要な信号振幅の最低値以上となる値に予め設定される。
【００４９】
まず、伝送路１からの入力信号にオーバーシュートが発生し、オーバーシュートの発生直後の入力信号の電位低下によって、第２の入力バッファ５の出力がＬｏｗとなる。入力信号の電位は低下した後に再び上昇し、入力信号の電位がＶＲＥＦＢ７の電位を越えたときに、第２の入力バッファ５はＨｉｇｈを出力する。このため、カウンタ回路Ｂ１１は、第２の入力バッファ５の出力の立ち上がりエッジを再度カウントする。
【００５０】
その後、動作許可信号１３をＬｏｗとし、さらに、受信データ信号２１がＬｏｗとなることによって、カウント制御回路９から比較動作許可信号１７としてＨｉｇｈが出力される。これにより、比較回路１２は、カウンタ回路Ａ１０とカウンタ回路Ｂ１１とのカウント値の比較を行う。ここで、伝送路１からの入力信号の各状態に応じて、各カウンタの値は、以下の関係となる。
（ｉ）オーバーシュートが発生している場合
→カウンタ回路Ｂ１１の値＞カウンタ回路Ａ１０の値
（ｉｉ）オーバーシュートの発生が無く、信号振幅も所定の電位を満足している場合
→カウンタ回路Ｂ１１の値＝カウンタ回路Ａ１０の値
（ｉｉｉ）信号振幅が所定の電位幅を満足していない場合
→カウンタ回路Ｂ１１の値＜カウンタ回路Ａ１０の値
【００５１】
終端抵抗制御回路１９は、比較回路１２の結果に基づいて伝送路１からの入力信号の状態を判定し、終端抵抗３の抵抗値の切り替えをおこなう。即ち、比較回路１２の結果が「（ｉ）：カウンタ回路Ｂ１１の値＞カウンタ回路Ａ１０の値」である場合には、終端抵抗制御回路１９は、オーバーシュートが発生したものと判断し、終端抵抗値を小さくするように制御を行う。また、比較回路１２の結果が「（ｉｉｉ）：カウンタ回路Ｂ１１の値＜カウンタ回路Ａ１０の値」である場合には、終端抵抗制御回路１９は、信号振幅が所定の幅を満足していないものと判断し、終端抵抗を大きくするように制御を行う。これにより、伝送路１から見た第１の入力バッファ４及び第２の入力バッファ５の入力バッファ端のインピーダンスが調整される。尚、終端抵抗制御回路１９及び終端抵抗３が調整する終端抵抗値の調整可能な抵抗値の範囲は、伝送路１やパッケージ部インピーダンス２の特性を考慮して、予め任意に指定する。
【００５２】
インピーダンス調整回路１００は、上記インピーダンスの整合動作を複数回実行し、入力インピーダンスの最適化を行う。尚、図３に示した例では、伝送路１からの入力信号のＨｉｇｈが１回発生する期間に対して動作許可信号１３に基づく動作許可を説明したが、伝送路１からの入力信号のＨｉｇｈが複数回発生する期間に対して動作許可信号１３に基づく動作許可を行うことも可能である。
【００５３】
また、本実施の形態１において、受信データ信号２１及び第２の入力バッファ５の出力を任意に反転する回路を備え、さらに、ＶＲＥＦＡ６及びＶＲＥＦＢ７の電位を「ＶＲＥＦＡ６＞ＶＲＥＦＢ７」の関係とすることで、伝送路１からの入力信号のアンダーシュートの発生を検知して、インピーダンス制御を行うことも可能である。
【００５４】
このように、本実施の形態１に係るインピーダンス調整回路１００は、入力信号がＨｉｇｈ期間である事を判別する２つの入力バッファ４、５と、当該Ｈｉｇｈ期間において入力信号の電位が所定の基準電圧ＶＲＥＦＡ６、ＶＲＥＦＢ７を超える回数をカウントするカウンタ回路Ａ１０、カウンタ回路Ｂ１１と、当該カウント値に基づいてオーバーシュートの発生を検知する比較回路１２と、を有する。これにより、インピーダンス調整回路１００は、入力信号の振幅とオーバーシュートの発生の有無を判定して入力バッファ端のインピーダンスの調整を行うことが出来る為に、伝送路１の信号に対して、反射やノイズによる信号波形の歪みを抑えることができる。従って、データ送信側の出力バッファが出力する信号波形について、その信号波形に歪みを発生させずにデータを受信する事ができる為に受信データの誤りを防ぐことができ、高速通信時のデータの信頼性を向上させることができる。
【００５５】
実施の形態２．
次に、図４を参照して、本発明の実施の形態２に係るインピーダンス調整回路について説明する。上述した実施の形態１に係るインピーダンス調整回路では、予め設定する基準電位（ＶＲＥＦＡ６及びＶＲＥＦＢ７）を用いるものとして説明したが、本実施の形態２に係るインピーダンス調整回路では、入力バッファの電源電圧が変動した場合においても、Ａ／Ｄコンバータ２３を用いて、基準電位であるＶＲＥＦＡ６及びＶＲＥＦＢ７を最適な電位に設定する。尚、以下では、実施の形態１との違いを中心に説明し、実施の形態１と同一の構成、及び処理については、その説明を省略する。
【００５６】
図４は、本発明の実施の形態２に係る入力信号のインピーダンス調整回路を示すブロック図である。本実施の形態２に係るインピーダンス調整回路１１０は、図１に示した実施の形態１に係るインピーダンス調整回路１００の構成に加えて、第１の入力バッファ４及び第２の入力バッファ５の動作電圧を観測するＡ／Ｄコンバータ２３と、Ａ／Ｄコンバータ２３の測定結果に基づいてレギュレータの出力電位を制御するＶＲＥＦ制御回路２４と、第１の入力バッファ４及び第２の入力バッファ５にそれぞれ入力するＶＲＥＦＡ６及びＶＲＥＦＢ７を半導体装置内で生成する第１のレギュレータ２５及び第２のレギュレータ２６と、を備える。尚、第１の入力バッファ４及び第２の入力バッファ５は、電源から供給される電圧２２に基づいて動作する。
【００５７】
上述した実施の形態１において説明したように、本発明に係るインピーダンス調整回路は、入力信号にオーバーシュートが発生した後に入力信号の電位が一時的に低くなることを検知している。入力信号の振幅は、出力バッファ２７と、第１の入力バッファ４と、第２の入力バッファ５と、の動作電圧に依存する。これらの動作電圧によって、上述のオーバーシュートによる入力信号の一時的な低下電位が著しく変化する場合には、オーバーシュート検知の最適化を行うために、入力バッファの電源２２の電圧に合わせて基準電位（ＶＲＥＦＡ６及びＶＲＥＦＢ７）を変更する必要がある。
【００５８】
Ａ／Ｄコンバータ２３は、第１の入力バッファ４及び第２の入力バッファ５の電源電圧の電位を測定し、ＶＲＥＦ制御回路２４にその測定結果を出力する。ＶＲＥＦ制御回路２４は、Ａ／Ｄコンバータ２３の結果に基づき、入力バッファ（第１の入力バッファ４及び第２の入力バッファ５）の動作電圧２２に対して、第１のレギュレータ２５及び第２のレギュレータ２６の出力を、予め指定した電位とする制御を行う。第１のレギュレータ２５及び第２のレギュレータ２６は、ＶＲＥＦ制御回路２４の出力信号に基づいて、レギュレータ出力の電位をそれぞれ切り替える。
【００５９】
Ａ／Ｄコンバータ２３は、入力バッファの電源２２の電圧を測定し、この電圧に基づきＶＲＥＦ制御回路２４で、第１のレギュレータ２５及び第２のレギュレータ２６からそれぞれ出力されるＶＲＥＦＡ６及びＶＲＥＦＢ７の電位を変更する。例えば、入力バッファの動作電圧２２が上がった場合には、上述したように、オーバーシュート後の一時的な電圧低下時における電位についても上がる為、ＶＲＥＦ制御回路２４は、第２のレギュレータ２６を制御してＶＲＥＦＢ７の電位を上げる。ＶＲＥＦＢ７の電位を上げる際には、ＶＲＥＦＢ７の電位の変化値を、予めＶＲＥＦ制御回路２４に指定しておく。同様にして、入力バッファの動作電圧２２が下がった場合には、ＶＲＥＦ制御回路２４は、ＶＲＥＦＢ７の電位を下げる。
【００６０】
また、本実施の形態２に係るインピーダンス調整回路では、第１の入力バッファ４の出力信号をオーバーシュート検知に用いるだけでなく、伝送路１からのデータ受信用としても兼用している。この場合には、使用する通信方法において定められた基準値に、ＶＲＥＦＡ６を設定する。例えば、ＤＤＲ２方式を採用する場合には、入力バッファの電源電圧の１／２となるように、ＶＲＥＦ制御回路２４を予め設定しておく。尚、データ受信の入力バッファを、第１の入力バッファ４や第２の入力バッファ５と兼用しない場合には、上述のＶＲＥＦＢ７の電位変更と同様の手法を用いて、ＶＲＥＦＡ６についても、伝送路１からの入力波形がＨｉｇｈとなる最適な電位に設定する。また、その他の動作については、実施の形態１に準拠するため、ここではその詳細な説明を省略する。
【００６１】
本実施の形態２に係るインピーダンス調整回路１１０は、入力バッファが動作する電源の電圧変化に応じて、オーバーシュートの検知におけるＶＲＥＦＡ６及びＶＲＥＦＢ７の最適な電位が著しく変化する状況に関するものである。本実施の形態２に係るインピーダンス調整回路１１０は、動作電圧の変動に合わせてＶＲＥＦＡ６及びＶＲＥＦＢ７の電位を最適化することができる。これにより、入力バッファの電圧２２が変化した場合においても、動作電圧に合わせて基準電位を最適値とする事ができる為に、動作電圧の全範囲において、オーバーシュートの検知の精度を均一にする事が出来る。
【００６２】
以上、上述した各実施の形態において説明したように、本発明に係るインピーダンス調整回路によれば、高速通信において受信されるデータの信頼性を向上させることができる。その理由としては、入力信号の振幅とオーバーシュートの発生の有無を判定し、その判定結果を含めて、インピーダンスの最適化を行うことが出来るために、伝送路の信号波形の歪みを抑制できるからである。信号波形の歪みを抑制されることで、理想の波形に近づくため、信号波形に求められる規格値に対して、充分な余裕を持つこととなる。このため、受信データの誤りを防止して、通信されるデータの信頼性を向上させることが出来る。
【００６３】
また、本発明に係るインピーダンス調整回路によれば、他の効果として、高速通信の通信速度を向上させることが出来る。上述したように、信号波形の歪みを抑制する事で信号波形の規格値に余裕を持つことができる為に、この余裕分に基づいて通信速度を向上させることが出来るためである
【００６４】
さらにまた、本発明に係るインピーダンス調整回路によれば、オーバーシュート及びアンダーシュートの発生を、オーバーシュート又はアンダーシュート後に発生する電位の揺り戻しの有無に基づいて判定する構成とすることで、判定レベルを動作電圧範囲内（０Ｖ〜ＶＣＣ）に設定することができる。このため、電源電圧は１種類で済むという利点を有する。
【００６５】
また、本発明に係るインピーダンス調整回路によれば、２種類の基準電位を用いることで、出力信号の遷移を事前に把握することができない入力バッファに対して適用した場合においても、一方の基準電位との比較によってＨｉｇｈである期間を判定することができる。このため、高精度な検出特性を実現することができる。
【００６６】
尚、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【符号の説明】
【００６７】
１  伝送路、
２  パッケージ部インピーダンス、
３    終端抵抗、
４    第１の入力バッファ、
５    第２の入力バッファ、
６    基準電位（ＶＲＥＦＡ）、
７    基準電位（ＶＲＥＦＢ）、
８    入力信号レベル検知回路、
９    カウント制御回路、
１０  カウンタ回路Ａ、
１１  カウンタ回路Ｂ、
１２  比較回路、
１３  動作許可信号、
１４  保持回路、
１５  第１のカウント信号、
１６  第２のカウント信号、
１７  比較動作許可信号、
１８  比較結果信号、
１９  終端抵抗制御回路、
２０  終端抵抗制御信号、
２１  信データ信号、
２２  入力バッファの電源、
２３  Ａ／Ｄコンバータ、
２４  ＶＲＥＦ制御回路、
２５  第１のレギュレータ、
２６  第２のレギュレータ、
２７  出力バッファ、
１００、１１０  インピーダンス調整回路
【図１】
2011004216.tif 000003
【図２】
2011004216.tif 000004
【図３】
2011004216.tif 000005
【図４】
2011004216.tif 000006
【図５】
2011004216.tif 000007
【図６】
2011004216.tif 000008