(57)【要約】【課題】  低コストで、生産性及び歩留まりに優れる構造の不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】    基板上の第１の金属配線１１９上に第１の開口部１２８を、第２の金属配線１２１上に第２の開口部１２９を同時に形成する。次に導電膜１２０を全面に堆積すると、開口面積の小さな第１の開口部内において、堆積される導電膜の膜厚に不均一が生じ、第１の開口部の底部と側壁部の境界部分に、膜厚が薄く堆積される局所薄膜領域が生じる。当該局所薄膜領域の導電膜が完全に酸化されるが、底部及び側壁部上には未酸化の導電膜が残存するような膜厚で導電膜を酸化させることにより、第１の開口部１２８内において、底部の導電膜１２２と側壁部の導電膜１２６が導電膜の酸化膜である可変抵抗体を介して分離され、可変抵抗素子１０４が形成される。一方、第２の開口部内には導電膜と第２の金属配線を接続するコンタクトが形成される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１電極と、第２電極と、前記第１電極及び前記第２電極間に挟持される可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより、前記第１電極と前記第２電極の間の電流電圧特性で表される抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を複数、マトリクス状に配列してなる不揮発性半導体記憶装置であって、
第１の金属配線上に、第１の開口部が、前記第１の金属配線上の層間絶縁膜を貫通するように形成され、
前記第１の金属配線と同一層の第２の金属配線上に、前記第１の開口部よりも開口面積の大きな第２の開口部が、前記第２の金属配線上の層間絶縁膜を貫通するように形成され、
前記第１の開口部の底部と側壁部との境界部分上に、前記可変抵抗体が形成され、
前記第１の開口部の前記境界部分を除く前記側壁部および前記境界部分を除く前記底部のうち、少なくとも前記第１の開口部の前記境界部分を除く前記側壁部上に、導電膜が形成され、
前記可変抵抗体は前記導電膜の酸化膜または前記導電膜を構成する金属の酸化膜であり、
前記第１の開口部の前記側壁部上に形成された前記導電膜が前記第１電極となり、
前記第１の開口部の前記底部上に形成された前記導電膜、又は、前記第１の金属配線の少なくとも一部が前記第２電極となって、前記第１電極と前記第２電極が前記可変抵抗体を介して電気的に分離されることで、前記可変抵抗素子が形成され、
前記第２の開口部の底部及び側壁部上に、前記導電膜が形成され、
前記第２の開口部の前記底部上に形成された前記導電膜が、前記第２の開口部の前記側壁上に形成された前記導電膜、及び、前記第２の金属配線と電気的に接続していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の開口部の前記境界部分を除く前記底部上に、前記第１の金属配線と接続する前記導電膜が形成され、
前記第１の開口部の前記底部上に形成された前記導電膜が前記第２電極となって、前記第１電極と前記第２電極が前記可変抵抗体を介して電気的に分離され、前記可変抵抗素子が形成されることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の開口部の前記側壁部上に形成された前記導電膜は、前記層間絶縁膜上に形成された前記導電膜を介して前記第１電極と電気的に接続することで、前記第１電極と前記第２の金属配線とを電気的に接続する局所配線が形成されることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の金属配線上に、複数の前記第１の開口部を、行及び列方向に夫々複数、マトリクス状に配列し、
前記層間絶縁膜上に形成された前記導電膜からなる列方向に延伸する第３の配線により、同一列に属する前記第１電極同士が接続され、
アイランド状の前記第１の金属配線を介して一端が前記第２電極の夫々と各別に接続する複数の選択用素子を、前記第１の開口部毎に有し、
同一行に属する前記選択用素子の他端同士が行方向に延伸する第４の配線を介して接続されることを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
【請求項５】
前記選択用素子がトランジスタであることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記選択用素子が薄膜トランジスタであることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の金属配線上に、複数の前記第１の開口部を、行及び列方向に夫々複数、マトリクス状に配列し、
前記層間絶縁膜上に形成された前記導電膜からなる列方向に延伸する第３の配線により、同一列に属する前記第１電極同士が接続され、
行方向に延伸する前記第１の金属配線を介して、同一行に属する前記第２電極同士が接続されることを特徴とする請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置。
【請求項８】
前記導電膜は、遷移金属もしくはアルミニウム、又は、遷移金属の窒化物であることを特徴とする請求項１〜７の何れか一項に記載の不揮発性半導体記憶装置。
【請求項９】
前記導電膜として、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素が用いられることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
請求項１〜３の何れか一項に記載の不揮発性半導体記憶装置を製造する方法であって、
基板上に、第１の金属配線と第２の金属配線を形成する工程と、
前記第１の金属配線と前記第２の金属配線を覆う全面に層間絶縁膜を形成する工程と、
前記第１の金属配線上の前記層間絶縁膜内に、前記第１の金属配線に達する深さの第１の開口部を、及び、前記第２の金属配線上の前記層間絶縁膜内に、前記第２の金属配線に達する深さの前記第１の開口部よりも開口面積の大きな第２の開口部を形成する工程と、
導電膜を、前記第１及び第２の開口部を完全に充填せず、且つ前記第１及び第２の開口部を閉塞しないように、前記層間絶縁膜、及び、前記第１及び第２の開口部の全面に堆積することで、前記第１の開口部の側壁部と底部との境界部分に、前記第１及び第２の開口部の前記底部及び前記側壁部に形成されるよりも膜厚の薄い前記導電膜を形成する工程と、
前記第１の開口部の前記境界部分上の前記導電膜を完全に酸化するとともに、前記第１の開口部の前記側壁部上の前記導電膜、及び、前記第２の開口部内の前記導電膜を完全に酸化しないことで、前記第１の開口部の前記境界部分上に前記導電膜の酸化膜または前記導電膜を構成する金属の酸化膜である可変抵抗体を形成し、同時に前記第１の開口部の前記側壁部上に未酸化の前記導電膜である第１電極を形成する酸化工程と、
前記導電膜を局所配線に加工する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１１】
前記導電膜を局所配線に加工する工程は、前記酸化工程よりも前に行うことを特徴とする請求項１０に記載の不揮発性半導体記憶装置の製造方法。
【請求項１２】
前記導電膜を形成する工程において形成される前記導電膜の前記第１の開口部の前記境界部分を除く底部における膜厚は、前記第１の開口部の前記境界部分における膜厚よりも厚く、前記第２の開口部の底部および側壁部における膜厚よりも薄いことを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶装置の製造方法。
【請求項１３】
前記酸化工程において、前記第１の開口部の前記境界部分を除く前記底部上の前記導電膜を完全に酸化しないことで、前記第１電極の形成と同時に、前記第１の開口部の前記底部上に未酸化の前記導電膜である第２電極を形成することを特徴とする請求項１０〜１２の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１４】
前記酸化工程において、前記第１の開口部の前記境界部分を除く前記底部上の前記導電膜を完全に酸化し、前記第１の金属配線の少なくとも一部を第２電極とすることを特徴とする請求項１２に記載の不揮発性半導体記憶装置の製造方法。
【請求項１５】
前記可変抵抗素子の前記第２電極と接続する選択用素子を形成する工程を更に含むことを特徴とする請求項１０〜１４の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１６】
前記選択用素子がトランジスタであることを特徴とする請求項１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記選択用素子が薄膜トランジスタであることを特徴とする請求項１６に記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記導電膜は、遷移金属もしくはアルミニウム、又は、遷移金属の窒化物であることを特徴とする請求項１０〜１７の何れか一項に記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記導電膜として、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素が用いられることを特徴とする請求項１８に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、第１電極、第２電極、及び当該両電極間に形成される可変抵抗体を有し、当該両電極間に電圧を印加することにより、両電極間の電流電圧特性で表される抵抗状態が二以上の異なる抵抗状態間で可逆的に遷移し、当該遷移後の一の抵抗状態を不揮発的に保持することができる可変抵抗素子を用いた不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯用電子機器の普及と共に、電源オフ時にも記憶したデータを保持することの出来る大容量で安価な不揮発性メモリの要求が高まっている。その要求に対して、近年、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗変化メモリ（ＭＲＡＭ）、相変化メモリ（ＰＣＲＡＭ）、固体電解質メモリ（ＣＢＲＡＭ）、抵抗変化メモリ（ＲＲＡＭ（登録商標））（非特許文献１参照）などの不揮発性メモリの開発が盛んに行われている。これらの不揮発性メモリの中でもＲＲＡＭは、高速書き換えが可能であり、かつ、材料に単純な二元系の遷移金属酸化物が使用可能なため作製が容易で既存のＣＭＯＳプロセスとの親和性が高いことから特に注目を集めている。
【０００３】
ＲＲＡＭを用いるメモリセルアレイにおいて、最も大容量化が可能なメモリセル及びアレイ構造の組み合わせは、１Ｒ構造のクロスポイント型メモリセルアレイである。しかしながら、１Ｒ構造のクロスポイント型メモリセルアレイを採用すると、回り込み電流対策が必要となる。そのため、回り込み電流の問題を回避するための電流制限素子として、トランジスタを追加した１Ｔ１Ｒ構造、或いはダイオードを追加した１Ｄ１Ｒ構造と呼ばれるメモリセル構造が提案されている（特許文献１、特許文献２、非特許文献２、非特許文献３参照）。
【０００４】
上記従来技術に係る不揮発性半導体記憶装置のメモリセルアレイ５００の構造断面図を図２３に、メモリセルアレイの等価回路図を図２４に示す。本構成では、選択トランジスタ５０２と可変抵抗素子５０４とで一つのメモリセルを形成している。選択トランジスタ５０２は、ゲート絶縁膜５１０、ゲート電極５１２、及びドレイン領域５１４とソース領域５１６から構成されており、素子分離領域５０６を形成した半導体基板５０８の上面に形成される。又、可変抵抗素子５０４は、下部電極５２２と可変抵抗体５２４と上部電極５２６とから構成されている。
【０００５】
トランジスタ５０２のゲート電極５１２がワード線（ＷＬ１〜ＷＬ４）を構成しており、ソース線（ＳＬ）５１８が、第１層間絶縁膜５３２に形成されたコンタクトプラグ５３６を介してトランジスタ５０２のソース領域５１６と電気的に接続している。また、ビット線（ＢＬ１〜ＢＬ４）５２０が、第３層間絶縁膜５３４に形成されたコンタクトプラグ５３９を介して層間絶縁膜５３４に覆われた可変抵抗素子５０４の上部電極５２６と電気的に接続している一方で、可変抵抗素子５０４の下部電極５２２は第２層間絶縁膜５３３に形成されたコンタクトプラグ５３８、金属配線５１９、及び第１層間絶縁膜５３２に形成されたコンタクトプラグ５３７を介してトランジスタ５０２のドレイン領域５１４と電気的に接続している。また、メモリセルアレイ５００は、図２４の等価回路図に示されるように、隣接する２つのメモリセル列毎に１本のソース線５１８を共有する構成である。
【０００６】
このように選択トランジスタ５０２と可変抵抗素子５０４とが直列に配置される構成により、ワード線５１２の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線５２０の電位変化によって選択されたメモリセルの可変抵抗素子５０４のみに選択的に書込み、或いは消去することができる構成となっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−３６３６０４号公報
【特許文献２】特開２００８−１９８９４１号公報
【特許文献３】特開２００８−２６３１５９号公報
【非特許文献】
【０００８】
【非特許文献１】Ｗ．Ｗ．Ｚｈｕａｎｇ他、“Ｎｏｖｅｌｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＲＡＭ）”、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．１９３−１９６、２００２年１２月
【非特許文献２】Ｉ．Ｇ．Ｂａｅｋ他、“Ｈｉｇｈｌｙ  Ｓｃａｌａｂｌｅ  Ｎｏｎ−ｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔｉｖｅ  Ｍｅｍｏｒｙ  ｕｓｉｎｇ  Ｓｉｍｐｌｅ  Ｂｉｎａｒｙ  Ｏｘｉｄｅ  Ｄｒｉｖｅｎ  ｂｙ  Ａｓｙｍｍｅｔｒｉｃ  Ｕｎｉｐｏｌａｒ  Ｖｏｌｔａｇｅ  Ｐｕｌｓｅｓ”、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、２００４年１２月
【非特許文献３】Ｚ．Ｗｅｉ他、“Ｈｉｇｈｌｙ  Ｒｅｌｉａｂｌｅ  ＴａＯｘ  ＲｅＲＡＭ  ａｎｄ  Ｄｉｒｅｃｔ  Ｅｖｉｄｅｎｃｅ  ｏｆ  Ｒｅｄｏｘ  Ｒｅａｃｔｉｏｎ  Ｍｅｃｈａｎｉｓｍ”、ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、ｐｐ．２９３−２９６、２００８年１２月
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図２３に示された従来構成のメモリセルアレイ５００は、通常、以下のようにして製造される。
【００１０】
先ず、公知の技術により、半導体基板５０８上に素子分離領域５０６（例えば、ＳＴＩ：Shallow Trench Isolation）及びトランジスタ５０２（例えば、ＭＯＳトランジスタ）を形成し、続いて、公知の技術により第１層間絶縁膜５３２を形成後、トランジスタ５０２のソース領域５１６と接続するためのコンタクトプラグ５３６、及び、トランジスタ５０２のドレイン領域５１４と接続するためのコンタクトプラグ５３７を形成し、コンタクトプラグ５３６上の金属配線（ソース線）５１８、及び、コンタクトプラグ５３７上の金属配線５１９を形成する。
【００１１】
次に、第２層間絶縁膜５３３を形成後、金属配線５１９上に、公知の技術により、金属配線５１９上の層間絶縁膜５３３を貫通するコンタクトプラグ５３８を形成し、可変抵抗素子５０４を構成する下部電極５２２、可変抵抗体５２４、上部電極５２６を順次堆積する。次に公知のフォトリソグラフィ技術及びエッチング技術により可変抵抗素子５０４を形成する。次に第３層間絶縁膜５３４を形成後、公知の技術により、可変抵抗素子５０４の上部電極１２６上に、層間絶縁膜５３４を貫通するコンタクトプラグ５３９を形成し、コンタクトプラグ５３９上に金属配線５２０（ビット線）を形成する。
【００１２】
このように、従来の不揮発性半導体記憶装置の製造にあたっては、可変抵抗素子５０４と、下部電極５２２と金属配線５１９を電気的に接続するためのコンタクトプラグ５３８と、上部電極５２６と金属配線５２０を電気的に接続するためのコンタクトプラグ５３９と、更には、金属配線５１８と上層配線（図示せず）を電気的に接続するためのコンタクトプラグ（図示せず）とを、それぞれフォトリソグラフィ技術を用いた加工工程の繰り返しにより形成する必要があり、フォトマスク枚数の増大と製造工程の煩雑さを引き起こしていた。
【００１３】
本発明は、上記の問題点に鑑みてなされたものであり、フォトマスク枚数の削減及び製造工程の削減が可能であり、より低コストで、生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、第１電極と、第２電極と、前記第１電極及び前記第２電極間に挟持される可変抵抗体を備え、前記第１電極と前記第２電極の間に電圧を印加することにより、前記第１電極と前記第２電極の間の電流電圧特性で表される抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を複数、マトリクス状に配列してなる不揮発性半導体記憶装置であって、第１の金属配線上に、第１の開口部が、前記第１の金属配線上の層間絶縁膜を貫通するように形成され、前記第１の金属配線と同一層の第２の金属配線上に、前記第１の開口部よりも開口面積の大きな第２の開口部が、前記第２の金属配線上の層間絶縁膜を貫通するように形成され、前記第１の開口部の底部と側壁部との境界部分上に、前記可変抵抗体が形成され、前記第１の開口部の前記境界部分を除く前記側壁部および前記境界部分を除く前記底部のうち、少なくとも前記第１の開口部の前記境界部分を除く前記側壁部上に、導電膜が形成され、前記可変抵抗体は前記導電膜の酸化膜または前記導電膜を構成する金属の酸化膜であり、前記可変抵抗体は前記導電膜の酸化膜であり、前記第１の開口部の前記側壁部上に形成された前記導電膜が前記第１電極となり、前記第１の開口部の前記底部上に形成された前記導電膜、又は、前記第１の金属配線の少なくとも一部が前記第２電極となって、前記第１電極と前記第２電極が前記可変抵抗体を介して電気的に分離されることで、前記可変抵抗素子が形成され、前記第２の開口部の底部及び側壁部上に、前記導電膜が形成され、前記第２の開口部の前記底部上に形成された前記導電膜が、前記第２の開口部の前記側壁上に形成された前記導電膜、及び、前記第２の金属配線と電気的に接続していることを第１の特徴とする。
【００１５】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、前記第１の開口部の前記境界部分を除く前記底部上に、前記第１の金属配線と接続する前記導電膜が形成され、前記第１の開口部の前記底部上に形成された前記導電膜が前記第２電極となって、前記第１電極と前記第２電極が前記可変抵抗体を介して電気的に分離され、前記可変抵抗素子が形成されることを第２の特徴とする。
【００１６】
上記第１又は第２の特徴の不揮発性半導体記憶装置に依れば、同一層の層間絶縁膜内に、当該層間絶縁膜を貫通する、開口面積の異なる２種類の開口部が形成され、開口面積の小さい第１の開口部内に可変抵抗素子を、開口面積の大きな第２の開口部内に局所配線接続用のコンタクトが形成される。上記第１と第２の開口部は、製造工程において同一プロセスで形成されるため、製造時におけるフォトマスク枚数が削減され、低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現できる。
【００１７】
更に、製造工程において、可変抵抗素子の第１電極、第２電極、及び可変抵抗体の加工を行う工程が削減される上、第１の金属配線と第２電極とを接続するコンタクトプラグを別途形成する必要が無いため、より低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現できる。
【００１８】
一般に、開口面積の小さな開口部内に可変抵抗体の前駆体である導電膜を堆積することで、当該開口部内壁に形成される導電膜の膜厚に不均一が生じる結果、開口部の底部の側壁部との境界部分の膜厚が底部中央部分よりも薄くなる一方、開口部の側壁部の膜厚は開口部の底部側に近づくほど薄くなり、開口部の底部と側壁部との境界部分に、最も膜厚の薄い領域（以降、「局所薄膜領域」と称す）が生じる。本発明では、この製造工程で生じる膜厚の不均一を積極的に利用し、第１の開口部内において、導電膜の酸化膜である可変抵抗体膜が、当該局所薄膜領域内の導電膜は完全に酸化されるが、当該局所薄膜領域を除く側壁部では未酸化の導電膜が残存するような膜厚で、導電膜の酸化により形成されている。これにより、側壁部上の未酸化の導電膜が第１電極となり、局所薄膜領域に形成された可変抵抗体を介して第１電極と第２電極が電気的に分離され、開口部内壁に可変抵抗素子が形成されている。このとき、開口部の底部上に残存する未酸化の導電膜、或いは、開口部の底部上の導電膜を完全に酸化させた場合は開口部直下の金属配線層が、可変抵抗素子の第２電極となる。
【００１９】
尚、上記に関連して、段差部分を有する基板上に導電膜を堆積することで、当該段差部分に局所薄膜領域を意図的に形成し、当該局所薄膜領域の導電膜の酸化により可変抵抗体膜を形成し、当該可変抵抗体膜を介して導電膜を第１電極と第２電極に分断することにより可変抵抗素子を製造する方法については、特許文献３において、本願発明者らにより詳細に説明されている。
【００２０】
当該局所薄膜領域の導電膜を酸化させることで、開口部内壁に可変抵抗素子を形成可能となる導電膜の膜厚、及び、酸化膜（可変抵抗体膜）の膜厚は、当該開口部の大きさ及び形状、深さ、並びに導電膜の堆積方法に依存する。本発明では、第１の開口部と第２の開口部の開口面積を異ならせることで、第１の開口部内の局所薄膜領域の導電膜は完全に酸化されるが、第２の開口部内の局所薄膜領域の導電膜は完全に酸化されないように、導電膜及び可変抵抗体の膜厚を設定する。この結果、第１の開口部内壁に可変抵抗素子が形成される一方、第２の開口部の底部上に残存する未酸化の導電膜と側壁部上に残存する未酸化の導電膜とが電気的に接続するため、第２の開口部は、導電膜と第２の金属配線を接続するコンタクトとして利用可能となる。
【００２１】
更に、第２の開口部の開口面積を大きくとることにより、導電膜と第２の金属配線との接触面積を大きくすることで、当該コンタクトにおける電気抵抗を低下させ、良好なオーミック接触を実現できる。
【００２２】
従って、本発明に依れば、簡素な製造工程で、第１の開口部内の可変抵抗素子の形成と、第２の開口部を介した局所配線と金属配線とのオーミック接触とを、確実に分離して作製することができる構造の不揮発性半導体記憶装置を実現できる。
【００２３】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１又は第２の特徴に加えて、前記第２の開口部の前記側壁部上に形成された前記導電膜は、前記層間絶縁膜上に形成された前記導電膜を介して前記第１電極と電気的に接続することで、前記第１電極と前記第２の金属配線とを電気的に接続する局所配線が形成されることを第３の特徴とする。
【００２４】
上記第３の特徴の不揮発性半導体記憶装置に依れば、導電膜が局所配線を形成することにより、低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現できる。
【００２５】
更に、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の何れかの特徴に加えて、前記第１の金属配線上に、複数の前記第１の開口部を、行及び列方向に夫々複数、マトリクス状に配列し、前記層間絶縁膜上に形成された前記導電膜からなる列方向に延伸する第３の配線により、同一列に属する前記第１電極同士が接続され、アイランド状の前記第１の金属配線を介して一端が前記第２電極の夫々と各別に接続する複数の選択用素子を、前記第１の開口部毎に有し、同一行に属する前記選択用素子の他端同士が行方向に延伸する第４の配線を介して接続されることを第４の特徴とする。
【００２６】
上記第４の特徴の不揮発性半導体記憶装置に依れば、可変抵抗素子と選択用素子を直列に接続したメモリセルを有することで、回り込み電流が抑制され、安定的に可変抵抗素子の書き換え・読み出し動作が可能な、信頼性の高い不揮発性半導体記憶装置を低コストで実現できる。
【００２７】
更に、本発明に係る不揮発性半導体記憶装置は、上記第４の特徴に加えて、前記選択用素子がトランジスタであることを第５の特徴とする。
【００２８】
更に、本発明に係る不揮発性半導体記憶装置は、上記第５の特徴に加えて、前記選択用素子が薄膜トランジスタであることを第６の特徴とする。
【００２９】
上記第５又は第６の特徴の不揮発性半導体記憶装置に依れば、製造工程において、従来から汎用的に用いられてきたＬＳＩプロセスが利用できるため、プロセスの組み立てが容易な構造の不揮発性半導体記憶装置を実現できる。また、選択用素子として薄膜トランジスタ（ＴＦＴ）が用いられることで、液晶ディスプレイ等の製造で用いられるガラス基板上にも容易に作製可能な構造の不揮発性半導体記憶装置を実現できる。
【００３０】
また、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第３の何れかの特徴に加えて、前記第１の金属配線上に、複数の前記第１の開口部を、行及び列方向に夫々複数、マトリクス状に配列し、前記層間絶縁膜上に形成された前記導電膜からなる列方向に延伸する第３の配線により、同一列に属する前記第１電極同士が接続され、行方向に延伸する前記第１の金属配線を介して、同一行に属する前記第２電極同士が接続されることを第７の特徴とする。
【００３１】
上記第７の特徴の不揮発性半導体記憶装置に依れば、行方向に延伸する第１の金属配線と列方向に延伸する第３の配線の交差領域に第１の開口部が形成され、当該第１の開口部内に可変抵抗素子が形成されることで、低コストで生産性及び歩留まりに優れるクロスポイント型の不揮発性半導体記憶装置を実現できる。
【００３２】
また、本発明に係る不揮発性半導体記憶装置は、上記第１乃至第７の何れかの特徴に加えて、前記導電膜は、遷移金属もしくはアルミニウム、又は、遷移金属の窒化物であることを第８の特徴とする。
【００３３】
上記第８の特徴の不揮発性半導体記憶装置に依れば、導電膜として遷移金属もしくはアルミニウム、又は遷移金属窒化物が使用されることにより、導電膜の酸化による可変抵抗素子の形成が容易化され、更なる製造コストの低廉化が可能な不揮発性半導体記憶装置を実現できる。この場合、可変抵抗体は、上記の金属又は遷移金属窒化物が酸化されることで形成される遷移金属酸化物、酸化アルミニウム、又は、遷移金属酸窒化物で構成される。
【００３４】
更に、本発明に係る不揮発性半導体記憶装置は、上記第８の特徴に加えて、前記導電膜として、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素が用いられることを第９の特徴とする。
【００３５】
上記第９の特徴の不揮発性半導体記憶装置に依れば、従来から半導体プロセスで汎用的に用いられてきた材料が利用できるため、プロセスの組み立てが容易な構造の不揮発性半導体記憶装置を実現できる。
【００３６】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１乃至第３の何れかの特徴の不揮発性半導体記憶装置を製造する方法であり、基板上に、第１の金属配線と第２の金属配線を形成する工程と、前記第１の金属配線と前記第２の金属配線を覆う全面に層間絶縁膜を形成する工程と、前記第１の金属配線上の前記層間絶縁膜内に、前記第１の金属配線に達する深さの第１の開口部を、及び、前記第２の金属配線上の前記層間絶縁膜内に、前記第２の金属配線に達する深さの前記第１の開口部よりも開口面積の大きな第２の開口部を形成する工程と、導電膜を、前記第１及び第２の開口部を完全に充填せず、且つ前記第１及び第２の開口部を閉塞しないように、前記層間絶縁膜、及び、前記第１及び第２の開口部の全面に堆積することで、前記第１の開口部の側壁部と底部との境界部分に、前記第１及び第２の開口部の前記底部及び前記側壁部に形成されるよりも膜厚の薄い前記導電膜を形成する工程と、前記第１の開口部の前記境界部分上の前記導電膜を完全に酸化するとともに、前記第１の開口部の前記側壁部上の前記導電膜、及び、前記第２の開口部内の前記導電膜を完全に酸化しないことで、前記第１の開口部の前記境界部分上に前記導電膜の酸化膜または前記導電膜を構成する金属の酸化膜である可変抵抗体を形成し、同時に前記第１の開口部の前記側壁部上に未酸化の前記導電膜である第１電極を形成する酸化工程と、前記導電膜を局所配線に加工する工程と、を含むことを第１の特徴とする。
【００３７】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１の特徴に加えて、前記導電膜を局所配線に加工する工程は、前記酸化工程よりも前に行うことを第２の特徴とする。
【００３８】
上記第１又は第２の特徴の不揮発性半導体記憶装置の製造方法に依れば、上記第１又は第２の特徴の不揮発性半導体記憶装置の構成において既に説明した通り、同一層の層間絶縁膜内に、当該層間絶縁膜を貫通する、開口面積の異なる２種類の開口部を同時に形成し、導電膜を全面に堆積後、開口面積の小さい第１の開口部内に可変抵抗素子を、開口面積の大きな第２の開口部内に局所配線接続用のコンタクトを、同時に形成できる。これにより、製造時におけるフォトマスク枚数が削減され、低コストで生産性及び歩留まりに優れる不揮発性半導体記憶装置を製造できる。
【００３９】
更に、簡素な製造工程で、第１の開口部内の可変抵抗素子の形成と、第２の開口部を介した局所配線と金属配線とのオーミック接触とを、確実に分離して作製することができる。
【００４０】
更に、可変抵抗素子の第１電極、第２電極、及び可変抵抗体の加工を行う工程が削減される上、第１の金属配線と第２電極とを接続するコンタクトプラグを別途形成する必要が無いため、より低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を製造できる。
【００４１】
尚、上記導電膜を局所配線に加工する工程と、上記酸化工程は、局所配線の形成を酸化工程よりも前に行なってもよい。即ち、導電膜をパターニング後、酸化により可変抵抗素子を形成してもよいし、酸化により可変抵抗素子を形成後、導電膜をパターニングして局所配線を形成してもよい。
【００４２】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１又は第２の特徴に加えて、前記導電膜を形成する工程において形成される前記導電膜の前記第１の開口部の前記境界部分を除く底部における膜厚は、前記第１の開口部の前記境界部分における膜厚よりも厚く、前記第２の開口部の底部および側壁部における膜厚よりも薄いことを第３の特徴とする。
【００４３】
上記第３の特徴の不揮発性半導体記憶装置の製造方法に依れば、このように堆積される導電膜の膜厚を設定することで、酸化工程において、第２の開口部の内壁上には未酸化の導電膜を残存させつつ、確実に局所薄膜領域の導電体を完全に酸化し、可変抵抗素子の第１電極と第２電極とを可変抵抗体を介して分離形成することができる。
【００４４】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１乃至第３の何れかの特徴に加えて、前記酸化工程において、前記第１の開口部の前記底部上の前記境界部分を除く前記導電膜を完全に酸化しないことで、前記第１電極の形成と同時に、前記第１の開口部の前記底部上に未酸化の前記導電膜である第２電極を形成することを第４の特徴とする。
【００４５】
上記第４の特徴の不揮発性半導体記憶装置の製造方法に依れば、酸化工程において形成される酸化膜の膜厚を、第１の開口部の底部上に未酸化の導電膜が残存するような膜厚に設定することで、第１の開口部の底部上に未酸化の前記導電膜である第２電極が、局所薄膜領域に形成された可変抵抗体を介して第１電極と分離された可変抵抗素子を作製することができる。
【００４６】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第３の特徴に加えて、前記酸化工程において、前記第１の開口部の前記境界部分を除く前記底部上の前記導電膜を完全に酸化し、前記第１の金属配線の少なくとも一部を第２電極とすることを第５の特徴とする。
【００４７】
上記第５の特徴の不揮発性半導体記憶装置の製造方法に依れば、酸化工程において形成される酸化膜の膜厚を、第１の開口部の底部上の導電膜が完全に酸化されるような膜厚に設定することで、第１の開口部の底部の直下の第１の金属配線を可変抵抗素子の第２電極として利用することができ、当該第２電極は、第１の開口部の底部上、及び局所薄膜領域に形成された可変抵抗体を介して第１電極と分離された可変抵抗素子を作製することができる。
【００４８】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１乃至第５の何れかの特徴に加えて、前記可変抵抗素子の前記第２電極と接続する選択用素子を形成する工程を更に含むことを第６の特徴とする。
【００４９】
上記第６の特徴の不揮発性半導体記憶装置の製造方法に依れば、可変抵抗素子と選択用素子を直列に接続したメモリセルを有することで、回り込み電流が抑制され、安定的に可変抵抗素子の書き換え・読み出し動作が可能な、信頼性の高い不揮発性半導体記憶装置を低コストで製造することができる。
【００５０】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第６の特徴に加えて、前記選択用素子がトランジスタであることを第７の特徴とする。
【００５１】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第７の特徴に加えて、前記選択用素子が薄膜トランジスタであることを第８の特徴とする。
【００５２】
上記第７又は第８の特徴の不揮発性半導体記憶装置の製造方法に依れば、選択用素子としてトランジスタを用いることで、従来から汎用的に用いられてきたＬＳＩプロセスを利用でき、プロセスの組み立てが容易になる。また、選択用素子として薄膜トランジスタ（ＴＦＴ）を用いることで、液晶ディスプレイ等の製造で用いられるガラス基板上にも容易に不揮発性半導体記憶装置を製造できる。
【００５３】
また、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第１乃至第８の何れかの特徴に加えて、前記導電膜は、遷移金属もしくはアルミニウム、又は、遷移金属の窒化物であることを第９の特徴とする。
【００５４】
上記第９の特徴の不揮発性半導体記憶装置の製造方法に依れば、導電膜として遷移金属もしくはアルミニウム、又はそれらの窒化物が使用されることにより、導電膜の酸化による可変抵抗素子の形成が容易化され、製造コストの低廉化が可能な不揮発性半導体記憶装置を製造できる。
【００５５】
更に、本発明に係る不揮発性半導体記憶装置の製造方法は、上記第９の特徴に加えて、前記導電膜として、少なくともＮｉ，Ｃｏ，Ｔｉ，Ｔａ，Ｈｆ，Ｗ，Ｃｕ，及び、Ａｌから選択される一の元素が用いられることを第１０の特徴とする。
【００５６】
上記第９の特徴の不揮発性半導体記憶装置の製造方法に依れば、従来から半導体プロセスで汎用的に用いられてきた材料が利用できるため、プロセスの組み立てが容易になる。
【発明の効果】
【００５７】
従って、本発明に依れば、フォトマスク枚数の削減及び製造工程が削減或いは簡略化され、より低コストで、生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明に係る不揮発性半導体記憶装置のメモリセルアレイのレイアウトを示す図。
【図２】本発明に係る不揮発性半導体記憶装置の概略の構造断面図。
【図３】本発明に係る不揮発性半導体記憶装置のメモリセルアレイの等価回路図。
【図４】本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図５】本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図６】本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図７】本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図８】本発明に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図９】本発明に係る不揮発性半導体記憶装置の製造工程を示すフローチャート。
【図１０】本発明の第２実施形態に係る不揮発性半導体記憶装置の製造工程を示すフローチャート。
【図１１】本発明の第３実施形態に係る不揮発性半導体記憶装置の構造断面図。
【図１２】本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図１３】本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図１４】本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図１５】本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図１６】本発明の第３実施形態に係る不揮発性半導体記憶装置の各製造工程における概略の構造断面図。
【図１７】本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの斜視構造図。
【図１８】本発明の別実施形態に係る不揮発性半導体記憶装置におけるメモリセルアレイの等価回路図。
【図１９】本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造断面図。
【図２０】本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造断面図。
【図２１】本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造断面図。
【図２２】本発明の別実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの構造断面図。
【図２３】従来構成の不揮発性半導体記憶装置のメモリセルアレイの構造断面図。
【図２４】従来構成の不揮発性半導体記憶装置のメモリセルアレイの等価回路図。
【発明を実施するための形態】
【００５９】
〈第１実施形態〉
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１００」と称す）及びその製造方法（以降、適宜「本発明方法１」と称す）につき、図面を参照して説明する。
【００６０】
先ず、本発明装置１００について詳細に説明する。図１は本発明装置１００におけるメモリセルアレイ２００を上面から見たレイアウト図であり、図１の鎖線Ａで示す断面の構造の模式図を図２に、メモリセルアレイの等価回路図を図３に示す。尚、本メモリセルアレイ２００では、素子分離領域（斜線部）上に上層配線が形成されるため、図１において、上層配線（ＢＬ１’〜ＢＬ３’、ＳＬ１、或いはＷＬ１〜ＷＬ３）により隠れて見えない素子分離領域と活性領域との境界を点線で示している。また、以下に示される構造断面図では、適宜、要部が強調して示されており、図面上の各構成要素の寸法の縮尺と実際の寸法の縮尺とは必ずしも一致するものではない。これは以降の各実施形態においても同様とする。
【００６１】
図１及び図２に示されるように、アイランド状の第１の金属配線１１９上に、第１の開口部１２８内に形成された可変抵抗素子１０４が、行及び列方向に夫々複数、マトリクス状に配列され、導電膜１２０からなる列方向（図２の横方向）に延伸するビット線（ＢＬ１〜ＢＬ３）により、同一列に属する可変抵抗素子の第１電極（上部電極）１２６同士が接続されている。一方、トランジスタ１０２のゲート電極１１２が行方向（図２の紙面に垂直な方向）に延伸し、ワード線（ＷＬ１〜ＷＬ３）を構成しており、列方向に延伸する配線１１８がソース線となって第１層間絶縁膜１３２に形成されたコンタクトプラグ１３６を介してトランジスタ１０２のソース領域１１６と電気的に接続している。また、トランジスタ１０２は、ドレイン領域１１４、第１層間絶縁膜１３２に形成されたコンタクトプラグ１３７、及び、アイランド状に形成された第１の金属配線１１９を介して可変抵抗素子の第２電極（下部電極）１２２と接続することで、１Ｔ１Ｒ構造のメモリセルアレイが形成されている。
【００６２】
更に、第１の金属配線１１９と同一層の第２の金属配線１２１上に、第１の開口部１２８よりも開口面積の大きな第２の開口部１２９が形成され、当該第２の開口部１２９内において、第２の金属配線１２１と導電膜１２０を電気的に接続するためのコンタクトが形成されている。
【００６３】
尚、第１の開口部１２８内、及び、第２の開口部１２９内の可変抵抗体１２４上の空間には、図示しないが、層間絶縁膜により充填されている。
【００６４】
第１の開口部１２８内に形成される個々の可変抵抗素子１０４は、夫々、第１電極（上部電極）１２６、第２電極（下部電極）１２２、及び、可変抵抗体１２４からなる。可変抵抗体は導電膜１２０の一部を所定の膜厚で酸化することにより形成された導電膜の酸化膜、又は、導電体を構成する金属の酸化膜であり、成膜時において絶縁体である。第１電極１２６と第２電極１２２の間に所定の電圧パルスを印加し、所謂フォーミング処理を施すことにより、第１電極１２６と第２電極１２２の間に挟持された局所薄膜領域の可変抵抗体１２４のみが低抵抗化し、第１電極１２６と第２電極１２２の間の電流電圧特性が二以上の異なる状態間で遷移する可変抵抗素子として利用可能になる。
【００６５】
一方、第２の開口部１２９内は、列方向に所定数のメモリセル（例えば、４個）毎に、所定の間隔で第２の金属配線１２１上に設けられ、列方向に延伸するビット線１２０と、同様に列方向に延伸する対応する第２の金属配線１２１とを電気的に接続する。これにより、第２の金属配線１２１は第２のビット線（ＢＬ１’〜ＢＬ３’）として機能し、導電膜１２０の膜厚が薄いため比較的抵抗が大きなビット線（ＢＬ１〜ＢＬ３）に対して、金属配線からなる低抵抗の第２のビット線１２１を接続することで、ビット線全体としての抵抗値を低下させることができる。尚、第２の開口部１２９が形成される列方向の間隔は、図１〜図３に示されるメモリセル４個おきの他、２個おき、或いは８個おきに設けられていてもよい。
【００６６】
図３の等価回路図に示されるように、メモリセルアレイ２００は、列方向（図３の縦方向）に隣接する２つのメモリセルを最小のメモリセルユニット１０１として、２つの行方向（図３の横方向）に隣接するメモリセル列毎に１本のソース線ＳＬを共有する構成である。本実施形態に依れば、ソース線ＳＬと第２ビット線ＢＬ１’〜ＢＬ４’を、配線層の数を増やすことなく、同一層の金属配線で形成することができ、より簡素なプロセスで従来構成の不揮発性半導体記憶装置を実現することができる。
【００６７】
メモリセルアレイ２００は、ビット線或いは第２ビット線の少なくとも何れか一方をビット線デコーダ（図示せず）に各別に接続し、ワード線をワード線デコーダ（図示せず）に各別に接続することで不揮発性半導体記憶装置１００を構成し、夫々、選択されたメモリセルに選択電圧を、非選択のメモリセルに非選択電圧を、ビット線デコーダ或いはワード線デコーダを介して印加することで、メモリセルの書き換え及び読み出しを行うことができる。尚、当該ビット線デコーダ及び当該ワード線デコーダの具体的な構成、並びに、メモリセルの書き換え及び読み出し動作において各メモリセルに印加される選択電圧および非選択電圧については、種々の公知の構成が利用可能であるので説明は割愛する。また、読み出し動作において使用される読み出し回路の構成についても、種々の公知の構成が利用可能であり、本発明の趣旨からは外れるので説明は割愛する。
【００６８】
次に、本発明装置１００の製造方法（本発明方法１）につき、図面を参照して詳細に説明する。
【００６９】
図４〜図８は本実施形態において、本発明装置１００を製造する際の各工程における概略の構造断面図（図１の鎖線Ａが示す断面の構造図）を模式的に示す図であり、また、図９は本発明装置１００の製造工程を示すフローチャートである。尚、以下の文中の各ステップは図９に示されるフローチャートの各ステップを表すものとする。尚、各製造工程で堆積される各膜の膜厚の数値はあくあまで一例であって、この値に限定されるものではない。これは以降の各実施形態においても同様とする。
【００７０】
先ず、図１に示されるレイアウトに従って、素子分離領域１０６、及び、ゲート絶縁膜１１０とゲート電極１１２とドレイン領域１１４とソース領域１１６からなるトランジスタ１０２を半導体基板１０８上に形成後、第１層間絶縁膜１３２を堆積し、ソース領域１１６と接続するためのコンタクトプラグ１３６、及び、ドレイン領域１１４と接続するためのコンタクトプラグ１３７を適宜形成しておく。その後、図４に示されるように、例えば、スパッタ法にて堆積したＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造からなるソース配線１１８と第１の金属配線１１９、及び第２の金属配線１２１を、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって形成する（ステップ＃１１：金属配線形成工程）。
【００７１】
尚、上記ソース配線１１８と第１の金属配線１１９、及び、第２の金属配線１２１は、層間絶縁膜を堆積後、Ｃｕを用いた公知のダマシン技術により、当該層間絶縁膜に形成した溝を充填することで形成してもよい。
【００７２】
次に、図５に示されるように、第２層間絶縁膜としてのＳｉＯ２膜１３３を、例えばプラズマＣＶＤ法にて、上記金属配線１１８、１１９，１２１を覆うように、金属配線上に、例えば２００ｎｍの厚みで全面に堆積する（ステップ＃１２：層間絶縁膜形成工程）。尚、このとき、第２層間絶縁膜１３３をプラズマＣＶＤ法にて８００ｎｍ程度の厚みで全面に堆積後、公知のＣＭＰ技術によって第１及び第２の金属配線上に２００ｎｍの厚みになるまで研磨してもよい。
【００７３】
次に、図６に示されるように、図１に示されるレイアウトに従って、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって、第１の金属配線１１９上の第２層間絶縁膜１３３の可変抵抗素子形成領域に、第１の金属配線１１９に達する深さの第１の開口部１２８を、第２の金属配線１２１上の第２層間絶縁膜１３３のコンタクトホール形成領域に、第２の金属配線１２１に達する深さの第２の開口部１２９を、夫々、同時に形成する（ステップ＃１３：開口部形成工程）。
【００７４】
このとき、第２の開口部１２９は、後述する酸化処理工程において可変抵抗素子が形成されないように、第２の開口部１２９の開口面積を第１の開口部１２８よりも大きくとる。ここでは、第１の開口部１２８の直径を２００ｎｍ、第２の開口部１２９の直径を４００ｎｍとした。
【００７５】
次に、図７に示されるように、導電膜の一例としてのタンタル（Ｔａ）膜１２０を、スパッタ法にて６０ｎｍの厚みで全面に堆積する（ステップ＃１４：導電膜堆積工程）。
【００７６】
尚、このとき、第１及び第２の金属配線１１９，１２１と導電膜１２０とのオーミック接触を確実にするため、導電膜１２０を堆積する直前に、例えば、Ａｒガスによる逆スパッタ等により金属配線の表面清浄化処理を行なっておくことが好ましい。
【００７７】
この結果、開口面積の小さな第１の開口部１２８内には、導電膜１２０が、開口部底部の膜厚が第２層間絶縁膜１３３上に形成される膜厚よりも薄く、開口部底部の側壁部との境界部分の膜厚が底部中央部分よりも薄くなるように、且つ、開口部側壁部の膜厚は開口部の底部側に近づくほど薄くなるように形成されるため、開口部の内壁上の一部の領域、側壁部と底部との境界部分に、他の領域よりも膜厚の薄い局所薄膜領域が形成される。また、このとき、第１及び第２の開口部が完全に充填されることのないように、且つ、第１及び第２の開口部を閉塞しないように導電膜１２０を堆積する。例えば、第１の開口部１２８の直径が２００ｎｍ、その深さが２００ｎｍで、全面に堆積される導電体１２０の膜厚が６０ｎｍの場合、第１の開口部１２８の底部には膜厚が１２ｎｍ程度で、局所薄膜領域における膜厚が６ｎｍ程度の導電膜１２０が第１の開口部１２８の内壁上に形成される。
【００７８】
一方、第２の開口部内１２９内には、第１の開口部１２８よりも開口面積が大きいため、第１の開口部１２８の同一箇所よりも堆積される膜厚が厚くなり、局所薄膜領域の膜厚は第１の開口部におけるそれよりも厚いか、そもそも局所薄膜領域が形成されることはない。例えば、第２の開口部１２９の直径が４００ｎｍ、その深さが２００ｎｍで、全面に堆積される導電体１２０の膜厚が６０ｎｍの場合、膜厚が５０ｎｍ程度の導電膜１２０が第２の開口部１２９の底部および側壁部上に形成される。
【００７９】
次に、図８に示されるように、例えば、酸素を含む２５０〜４５０℃（ここでは、４００℃）の雰囲気下で導電膜１２０を熱酸化させることにより、可変抵抗体の一例としてのＴａ２Ｏ５膜１２４を形成する（ステップ＃１５：酸化処理工程）。
【００８０】
このとき、熱酸化は、第１の開口部の内壁上に堆積されている導電膜の表面から、少なくとも一部の領域において第２層間絶縁膜１３３との界面位置まで到達するように（言い換えると、少なくとも局部薄膜領域における導電膜１２０の膜厚分を酸化するように）実施され、これにより第１の開口部１２８の側壁部及び底部に露出する導電膜の一部が可変抵抗体１２４に変化する。このとき、圧力条件、温度条件、及び処理時間を所定の条件にして酸化処理を行うことで、第１の開口部１２８の底部に形成される導電膜を完全に酸化させず、底部には一部未酸化の導電膜を残存させる。ここでは、膜厚が６ｎｍ程度の可変抵抗体膜を熱酸化により形成することで、局所薄膜領域における導電膜は完全に酸化され、可変抵抗体１２４となる。
【００８１】
即ち、第１の開口部１２８の底部において、第１の金属配線１１９の上面と接する部分には未酸化の導電膜が残存し、その上部には導電膜の酸化膜である可変抵抗体１２４が形成されている。当該ステップ＃１５により、導電膜１２０は、第１の開口部１２８内において、第１の金属配線１１９とオーミック接触する底部の第２電極１２２と、側壁部上部に形成される第１電極１２６とに、局部薄膜領域に形成された可変抵抗体１２４を介して電気的に分離され、可変抵抗素子１０４が形成される。
【００８２】
一方、第２の開口部１２９内においては、側壁部上に形成される導電膜１２０は、底部上に形成される導電膜１２０と電気的に分離されることはなく、第２の金属配線１２１の上面とオーミック接触することができ、コンタクトが形成される。
【００８３】
次に、図１に示されるレイアウトに従って、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって導電膜１２０及び可変抵抗体１２４をパターニングし、局所配線を形成する（ステップ＃１６：局所配線形成工程）。これにより、図２に示されるメモリセルアレイ２００が形成される。
【００８４】
その後、後工程において、層間絶縁膜を全面に堆積することで、第１の開口部１２８内および第２の開口部１２９内を層間絶縁膜で充填する。当該層間絶縁膜上には、メモリセルアレイ２００の周辺回路間を接続するための上層配線を必要に応じて形成することができる。このようにして、本発明装置１００が製造される。
【００８５】
上記本発明方法１によれば、第１の金属配線１１９上に形成した第１の開口部１２８内に可変抵抗素子１０４を、第２の金属配線１２１上に形成した第２の開口部１２９内に導電膜１２０と第２の金属配線１２１とを接続するためのコンタクトを、夫々、同時に形成することが可能になり、更に導電膜１２０を第１電極１２６、第２電極１２２、可変抵抗体１２４、及び、局所配線に加工するため、従来工程よりフォトマスク枚数の削減及び製造工程の削減が可能で、より低コストで、生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現することができる。
【００８６】
〈第２実施形態〉
上記の本発明方法１において、図９の局所配線形成工程（ステップ＃１６）は、酸化処理工程（ステップ＃１５）よりも前に行うことができる。以下において、本発明の一実施形態に係る不揮発性半導体記憶装置の製造方法（以降、適宜「本発明方法２」と称す）につき、図面を参照して説明する。
【００８７】
図２及び図４〜図８は本実施形態において、本発明装置１００を製造する際の各工程における概略の構造断面図を模式的に示す図に対応し、また、図１０は本発明装置１００の製造工程を示すフローチャートである。尚、以下の文中の各ステップは図１０に示されるフローチャートの各ステップを表すものとする。
【００８８】
先ず、図１に示されるレイアウトに従って基板１０８上にトランジスタ１０２を形成後、第１実施形態に係る本発明方法１で既に説明した図４〜図７と同様の工程を実施することで、ソース配線１１８と第１の金属配線１１９、及び第２の金属配線１２１を形成し（ステップ＃２１：金属配線形成工程）、第２層間絶縁膜１３３を全面に堆積し（ステップ＃２２：層間絶縁膜形成工程）、第１の開口部１２８及び第２の開口部１２９を同時に形成し（ステップ＃２３：開口部形成工程）、導電膜１２０を全面に堆積し、第１の開口部１２８内において局所薄膜領域を形成する（ステップ＃２４：導電膜堆積工程）。第１実施形態と同様、金属配線はＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造であり、第１の開口部１２８及び第２の開口部１２９の直径は夫々、２００ｎｍ及び４００ｎｍである。第２層間絶縁膜１３３の第１及び第２の金属配線上の膜厚は２００ｎｍである。第１実施形態と異なり、導電膜の材料は窒化チタン（ＴｉＮ）である。
【００８９】
次に、図１に示されるレイアウトに従って、導電膜１２０を、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって導電膜１２０をパターニングし、局所配線を形成する（ステップ＃２５：局所配線形成工程）。このときの構造断面図は、本実施形態では導電膜１２０がパターニングされている点を除いて、第１実施形態に係る図７と同様となる。
【００９０】
次に、例えば、酸素を含む２５０〜４５０℃（ここでは、４００℃）の雰囲気下で導電膜１２０を熱酸化させることにより、可変抵抗体の一例としてのＴｉＯ２膜１２４を形成する（ステップ＃２６：酸化処理工程）。これにより、第１の開口部内の底部及び側壁部の未酸化の導電膜が局所薄膜領域に形成された可変抵抗体を介して分離され、第１の開口部内に可変抵抗素子が形成される。この時の構造断面図は、本実施形態では導電膜１２０及び可変抵抗体１２４が既にパターニングされている点を除いて、第１実施形態に係る図８と同様となる。
【００９１】
以上より、図２に示される、第１実施形態と同様の構造のメモリセルアレイ２００が形成される。その後、後工程において、層間絶縁膜を全面に堆積することで、第１の開口部１２８内および第２の開口部１２９内を層間絶縁膜で充填する。当該層間絶縁膜上には、メモリセルアレイ２００の周辺回路間を接続するための上層配線を必要に応じて形成することができる。このようにして、本発明装置１００が製造される。
【００９２】
上記本発明方法２によっても、第１の金属配線１１９上に形成した第１の開口部１２８内に可変抵抗素子１０４を、第２の金属配線１２１上に形成した第２の開口部１２９内にコンタクトプラグを、夫々、同時に形成することが可能になり、更に導電膜１２０を第１電極１２６、第２電極１２２、可変抵抗体１２４、及び局所配線に加工するため、従来工程よりフォトマスク枚数の削減及び製造工程の削減が可能で、より低コストで、生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現することができる。
【００９３】
〈第３実施形態〉
上述の本発明装置１００では、第１の開口部の局所薄膜領域の導電体１２０が酸化されて可変抵抗体となり、当該可変抵抗体により第１の開口部底部の第２電極１２２と側壁部の第１電極１２６とが分離され、可変抵抗素子１０２が形成されているが、第１の開口部底部の導電膜は全て酸化されていてもよい。その場合、第１の開口部１２８直下の第１の金属配線１１９を第２電極として用いることで、可変抵抗素子１０２を形成することができる。
【００９４】
以下において、本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置３００」と称す）及びその製造方法（以降、適宜「本発明方法３」と称す）につき、図面を参照して説明する。本発明装置３００におけるメモリセルアレイ２０１を上面から見たレイアウトは、第１実施形態に係る図１と同様であり、図１の鎖線Ａに示す断面の構造の模式図を図１１に示す。また、メモリセルアレイ２０１の等価回路図についても第１実施形態に係る図３と同様となる。
【００９５】
図１１に示されるように、第１の開口部１２８の底部の全部が可変抵抗体で構成されることにより、第１の開口部１２８の側壁部の第１電極１１６、局所薄膜領域および底部の可変抵抗素子１２４、及び、第１の金属配線１１９の最上層である第２電極１２２からなる可変抵抗素子１０２が、第１の開口部１２８に形成されている。尚、本発明装置３００の他の構成については本発明装置１００と同様であるので説明を割愛する。
【００９６】
次に、本発明装置３００の製造方法（本発明方法３）につき、図面を参照して説明する。図１１〜図１６は本実施形態において、本発明装置３００を製造する際の各工程における概略の構造断面図（図１の鎖線Ａに示す断面の構造図）を模式的に示す図である。また、第１実施形態に係る本発明１と同様、本発明装置３００の製造工程を示すフローチャートは図９に示される。尚、以下の文中の各ステップは図９に示されるフローチャートの各ステップを表すものとする。
【００９７】
先ず、図１に示されるレイアウトに従って基板１０８上にトランジスタ１０２を形成後、第１実施形態に係る本発明方法１で既に説明した図４〜図７と同様の工程を実施する。
【００９８】
即ち、図１２に示されるように、ソース配線１１８、第１の金属配線１１９、及び、第２の金属配線１２１を形成し（ステップ＃１１：金属配線形成工程）、図１３に示されるように、第２層間絶縁膜１３３を全面に堆積し（ステップ＃１２：層間絶縁膜形成工程）、図１４に示されるように、第１の開口部１２８及び第２の開口部１２９を同時に形成し（ステップ＃１３：開口部形成工程）、図１５に示されるように、導電膜１２０を全面に堆積し、第１の開口部１２８内において局所薄膜領域を形成する（ステップ＃１４：導電膜堆積工程）。第１実施形態と同様、ソース配線１１８、第１の金属配線１１９、及び第２の金属配線１２１はＴｉＮ／Ｔｉ／ＡｌＣｕ／ＴｉＮ／Ｔｉ構造であり、導電膜の材料はタンタル（Ｔａ）である。また、第１の開口部１２８及び第２の開口部１２９の直径は夫々、２００ｎｍ及び４００ｎｍである。第２層間絶縁膜１３３の第１及び第２の金属配線上の膜厚は２００ｎｍである。このとき、第１の金属配線１１９のうち、最上層に形成される膜厚が６０ｎｍ程度のＴｉＮ膜が、可変抵抗素子の下部電極（第２電極）１２２となる。
【００９９】
次に、図１６に示されるように、例えば、酸素を含む２５０〜４５０℃の雰囲気下で導電膜１２０を熱酸化させることにより、可変抵抗体の一例としてのＴａ２Ｏ５膜１２４を形成する（ステップ＃１５：酸化処理工程）。
【０１００】
このとき、圧力条件、温度条件、及び処理時間を所定の条件にして酸化処理を行うことで、熱酸化は、第１の開口部１２８の内壁上に堆積されている導電膜の表面から、第１の開口部１２８の底部上に堆積される導電膜１２０が完全に酸化されるまで実施する。これにより第１の開口部１２８の局所薄膜領域、および底部上の導電膜１２０の全部が完全に酸化され、可変抵抗体に変化する。一方、第１の開口部１２８の側壁部上部には未酸化の導電膜を残存させる。ここでは、膜厚が１２ｎｍ程度の可変抵抗体膜を熱酸化により形成することで、第１の開口部の局所薄膜領域および底部上の導電膜は完全に酸化され、可変抵抗体１２４となる。
【０１０１】
これにより、第１の開口部１２８の側壁部上部には未酸化の導電膜である第１電極１２６が形成される一方、局所薄膜領域、及び底部上に形成された可変抵抗体１２４が第１の金属配線１１９とオーミック接触し、可変抵抗体１２４と接する上層の第１の金属配線ＴｉＮが第２電極１２２となって、可変抵抗素子１０４が第１の開口部１２８内部に形成される。
【０１０２】
更に、このとき、第２の開口部１２９の側壁部上および底部上には未酸化の導電膜が残存するような酸化膜の膜厚で熱酸化を実施する。これにより、第２の開口部３２９内においては、側壁部上に形成される導電膜１２０は、底部上に形成される導電膜と電気的に分離されることはなく、第２の金属配線１２１の上面とオーミック接触することができ、コンタクトが形成される。
【０１０３】
次に、図１に示されるレイアウトに従って、公知のフォトリソグラフィ技術によって形成したレジストパターンをマスクに、公知のエッチング技術によって導電膜１２０をパターニングし、局所配線を形成する（ステップ＃１６：局所配線形成工程）ことで、図１１に示されるメモリセルアレイ２０１が形成される。
【０１０４】
その後、後工程において、層間絶縁膜を全面に堆積することで、第１の開口部１２８内および第２の開口部１２９内を層間絶縁膜で充填する。当該層間絶縁膜上には、メモリセルアレイ２０１の周辺回路間を接続するための上層配線を必要に応じて形成することができる。このようにして、本発明装置３００が製造される。
【０１０５】
本発明方法３を用いることで、可変抵抗素子１０４の第１電極１２６、第２電極１２２、及び可変抵抗体１２４の加工を行う工程が削減される上、金属配線と第２電極１２２とを接続するコンタクトプラグを別途形成する必要が無いため、低コストで生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現できる。
【０１０６】
更に、酸化処理工程において、第１の開口部１２８の底部上の導電膜を完全に酸化することで、第１の金属配線１１９上に形成した第１の開口部１２８内に可変抵抗素子を、第２の金属配線１２１上に形成した第２の開口部３２９内に第２の金属配線１２１と導電膜１２０とを電気的に接続するコンタクトプラグを、夫々、同時に形成することが可能になり、従来工程よりフォトマスク枚数の削減及び製造工程の削減が可能で、より低コストで、生産性及び歩留まりに優れる構造を有する不揮発性半導体記憶装置を実現することができる。
【０１０７】
尚、本発明方法３において、本発明方法２と同様、局所配線形成工程（ステップ＃１６）を酸化処理工程（ステップ＃１５）よりも前に実施してもよい。
【０１０８】
尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。
【０１０９】
以下に、別実施形態について説明する。
【０１１０】
〈１〉上記第１〜第３実施形態では、第２の金属配線１２１が、第２ビット線ＢＬ１’〜ＢＬ４’として導電膜１２０からなるビット線と並行に延伸し、第２の開口部１２９上に形成されたコンタクトを介してビット線ＢＬ１〜ＢＬ４と電気的に接続している構成を例として説明したが、本発明はこの構成に限られるものではない。例えば、第２ビット線ＢＬ１’〜ＢＬ４’をビット線ＢＬ１〜ＢＬ４と垂直に延伸させることも可能である。
【０１１１】
図１７に当該構成のメモリセルアレイ２０２の斜視構造模式図を、図１８にその等価回路図を示す。図１７に示される例では、第２の金属配線１２１が、第２ビット線ＢＬ１’〜ＢＬ４’として導電膜１２０からなるビット線ＢＬ１〜ＢＬ４と垂直方向に延伸し、第１の開口部１２８よりも開口面積の大きな長方形の第２の開口部１２９上のコンタクトを介してビット線と電気的に接続している。これにより、列方向（図１７の横方向）に延伸するビット線を配線層の数を増やすことなく、簡素な製造プロセスを用いて行方向（図１７の奥行き方向に）に引き出すことができる。
【０１１２】
更に、第２の金属配線１２１を、ビット線デコーダ或いは読み出し回路等の周辺回路とメモリセルアレイを接続するための配線として用いることも可能である。
【０１１３】
〈２〉上記第１〜第３実施形態において、選択トランジスタが形成された基板上に可変抵抗素子が形成されている１Ｔ１Ｒ構造のメモリセルアレイの構成を例に説明したが、本発明はこの構成に限られるものではない。図１９は１Ｒ構造のメモリセルアレイの製造において本発明方法１又は本発明方法２を適用した場合のメモリセルアレイ２０３の構造断面図である。絶縁膜１３２上に第１の金属配線１１９及び第２の金属配線１２１が形成され、第１の金属配線１１９上に、第１の開口部１２８が、行方向（紙面に対して垂直方向）及び列方向（図の横方向）に夫々複数、マトリクス状に配列している。そして、導電膜１２０からなる列方向に延伸するビット線により、同一列に属する可変抵抗素子の第１電極１２６同士が接続され、行方向に延伸する第１の金属配線１１９により、同一行に属する可変抵抗素子の第２電極１２２同士が接続されることで、メモリセルアレイ２０３が構成されている。更に、ビット線である導電膜１２０は、第２の開口部１２９内に形成されたコンタクトを介して、第２の金属配線１２１と接続されている。
【０１１４】
同様に、図２０は１Ｒ構造のメモリセルアレイの製造において本発明方法３を適用した場合のメモリセルアレイ２０４の構造断面図である。図１９と同様、第１の金属配線１１９上に複数の第１の開口部１２８がマトリクス状に配列している。そして、導電膜１２０からなる列方向に延伸するビット線により、同一列に属する可変抵抗素子の第１電極１２６同士が接続され、行方向に延伸する第１の金属配線１１９の上層配線が可変抵抗素子の第２電極１２２となって、同一行に属する可変抵抗素子の第２電極同士が接続されることで、メモリセルアレイ２０４が構成されている。更に、ビット線である導電膜１２０は、第２の開口部１２９内に形成されたコンタクトを介して、第２の金属配線１２１と接続されている。
【０１１５】
同様に、本発明方法を用いることで、第１の金属配線１１９と接続する選択素子としてダイオード、或いは非線形素子を有する１Ｄ１Ｒ構造のメモリセルアレイを有する不揮発性半導体記憶装置を製造することも可能である。
【０１１６】
〈３〉上述の実施形態における第１の開口部の形成工程において、可変抵抗体１２４を構成する第１の開口部内の局部薄膜領域を確実に形成するため、ホールのエッチング条件を最適化したり、予め第２層間絶縁膜の膜質を深さ方向に変化させたりすることにより、第１の開口部１２８をテーパー形状に加工し、可変抵抗体の膜厚を制御することも可能である。
【０１１７】
〈４〉また、上述の実施形態における導電膜の堆積工程において、可変抵抗体１２４を構成する第１の開口部内の局部薄膜領域を確実に形成するために、コリメートスパッタ、ロングスロースパッタ、イオン化スパッタ等の指向性スパッタ成膜法を使用して堆積するのが好ましい。更に、ＣＶＤ法、ＡＬＤ法等の任意の適切な堆積技術とスパッタ法の積層膜を用いることにより可変抵抗体の膜厚を制御することも可能である。
【０１１８】
〈５〉また、上述の実施形態における酸化工程としては、ガス種にＯ２、Ｏ３、Ｈ２Ｏ、Ｎ２Ｏ、ＮＯ等の酸素を含む分子を用いる熱酸化法の他、プラズマ酸化法或いはイオン注入法等を用いるものとしても構わない。
【０１１９】
〈６〉また、上述の実施形態では導電膜をＴａ又はＴｉＮとしたが、Ｎｉ、Ｃｏ、Ｔｉ、Ｈｆ、Ｗ、Ｃｕ等の遷移金属、又は、Ａｌ、或いは遷移金属の窒化物で形成することも可能である。この場合、可変抵抗体は、上記の金属又は遷移金属窒化物が酸化されることで形成される遷移金属酸化物、酸化アルミニウム、或いは遷移金属の酸窒化物であり、何れも電圧の印加により良好な抵抗変化特性を示すことが知られている。
【０１２０】
〈７〉更に、上述の実施形態における下地基板は半導体基板としたが、ガラス基板やプラスチック基板を用いても構わない。また、選択素子としてのトランジスタは、ＭＯＳトランジスタとしたが、バイポーラトランジスタ、或いは、薄膜トランジスタ（ＴＦＴ）としても構わない。このような構成とすることにより、液晶ディスプレイ上に不揮発性半導体記憶装置を形成することも可能である。
【０１２１】
選択素子として薄膜トランジスタを有する、ガラス基板上に形成された不揮発性半導体記憶装置のメモリセルアレイの構造断面図を図２１及び図２２に示す。図２１は第１実施形態に係る本発明装置１００において、選択素子として薄膜トランジスタを用いた構成であり、ガラス基板１０８の上面に、ゲート絶縁膜１１０、ゲート電極１１２、ドレイン電極１１５、ソース電極１１７からなる薄膜トランジスタ１０２が形成され、薄膜トランジスタ１０２のドレイン電極１１５がコンタクトプラグ１３７と第１の金属配線１１９を介して可変抵抗素子１０４と接続することで、メモリセルアレイ２０５が形成されている。
【０１２２】
図２２は第３実施形態に係る本発明装置３００において、選択素子として薄膜トランジスタを用いた構成であり、ガラス基板１０８上に形成された薄膜トランジスタ１０２のドレイン電極１１５がコンタクトプラグ１３７と第１の金属配線１１９を介して可変抵抗素子１０４と接続することで、メモリセルアレイ２０６が形成されている。
【産業上の利用可能性】
【０１２３】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【０１２４】
１〜３：  本発明に係る不揮発性半導体記憶装置の製造方法
１００，３００：  本発明に係る不揮発性半導体記憶装置
１０１，５０１：メモリセルユニット
２００〜２０６：  本発明に係る不揮発性半導体記憶装置のメモリセルアレイ
１０２，５０２：  選択トランジスタ
１０４，５０４：  可変抵抗素子
１０６，５０６：  素子分離領域
１０８，５０８：  半導体基板
１１０，５１０：  ゲート絶縁膜
１１２，５１２：  ゲート電極（ワード線）
１１４，５１４：  ドレイン領域
１１５：  ドレイン電極
１１６，５１６：  ソース領域
１１７：  ソース電極
１１８，５１８：  ソース配線
１１９：  第１の金属配線
１２０：  導電膜（ビット線）
１２１：  第２の金属配線
１２２，５２２：  下部電極（第２電極）
１２４，５２４：  可変抵抗体
１２６，５２６：  上部電極（第１電極）
１２８：  第１の開口部
１２９：  第２の開口部
１３２，１３３，５３２〜５３４：  層間絶縁膜
１３６，１３７，５３６〜５３９：  コンタクトプラグ
５００：  従来構成に係る不揮発性半導体記憶装置のメモリセルアレイ
５１９：  金属配線
５２０：  ビット線
ＢＬ１〜ＢＬ４：  ビット線
ＢＬ１’〜ＢＬ４’：  第２ビット線
ＳＬ：    ソース線
ＷＬ〜ＷＬ４：  ワード線 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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