(57)【要約】      （修正有）【課題】バイポーラトランジスタや縦型ＦＥＴ等の縦型デバイスを、絶縁膜マスクを用いた選択成長による、ボトムアップ構造にするすることで、精密な制御を要求される工程を削減できる製造方法を提供する。【解決手段】導電性基板２０の第１主表面上に、第１絶縁膜３２、金属膜４２及び第２絶縁膜５２を順次に形成する。次に、第１絶縁膜、金属膜及び第２絶縁膜の、中央領域の部分を除去することにより、導電性基板を露出する成長用開口部７０を形成する。次に、成長用開口部内に、半導体成長部８２，８４を形成する。次に、第２絶縁膜の、中央領域の周囲の周辺領域内に設けられた引出電極領域の部分７２を除去することにより、金属膜を露出する引出電極用開口部を形成する。次に、引出電極用開口部内７２に、引出電極９０を形成する。次に、半導体成長部上及び導電性基板の第２主表面上にオーミック電極９２を形成する。【選択図】図１
2011211037.tif 000002
【特許請求の範囲】
【請求項１】
導電性基板の第１主表面上に、第１絶縁膜、金属膜及び第２絶縁膜を順次に形成する工程と、
前記第１絶縁膜、前記金属膜及び前記第２絶縁膜の、中央領域の部分を除去することにより、前記導電性基板を露出する成長用開口部を形成する工程と、
前記成長用開口部内に、半導体成長部を形成する工程と、
前記第２絶縁膜の、前記中央領域の周囲の周辺領域内に設けられた引出電極領域の部分を除去することにより、前記金属膜を露出する引出電極用開口部を形成する工程と、
前記引出電極用開口部内に、引出電極を形成する工程と、
前記半導体成長部上及び前記導電性基板の第２主表面上にオーミック電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型半導体及び第２導電型半導体を順次に成長させて、前記半導体成長部を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
サブコレクタ層、コレクタ層、ベース層、第１エミッタ層、第２エミッタ層及びエミッタキャップ層を順次に成長させて、前記半導体成長部を形成する
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
導電性基板の第１主表面上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上の、中央領域の周囲の周辺領域に、金属膜を形成する工程と、
前記第１絶縁膜及び金属膜上に、第２絶縁膜を形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜の、中央領域内の半導体成長領域の部分を除去することにより、前記導電性基板を露出する成長用開口部を形成する工程と、
前記成長用開口部内に、第１導電型半導体及び第２導電型半導体を順次に成長させて、前記半導体成長部を形成する工程と、
前記第２絶縁膜の、前記中央領域の周囲の周辺領域内に設けられた引出電極領域の部分を除去することにより、前記金属膜を露出する引出電極用開口部を形成する工程と、
前記引出電極用開口部内に、引出電極を形成する工程と、
前記半導体成長部上及び前記導電性基板の第２主表面上にオーミック電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
導電性基板と、
該導電性基板の第１主表面上に順次に積層された、第１絶縁膜、金属膜及び第２絶縁膜と、
前記第１絶縁膜、前記金属膜及び前記第２絶縁膜の、中央領域に設けられた、前記導電性基板を露出する成長用開口部内に、第１導電型半導体及び第２導電型半導体を順次に成長させて形成された半導体成長部と、
前記第２絶縁膜の前記中央領域の周囲の周辺領域内に設けられた引出電極形成領域に設けられた、引出電極用開口部内に形成された引出電極と、
前記半導体成長部上及び前記導電性基板の第２主表面上に形成されたオーミック電極と
を備えることを特徴とする半導体装置。
【請求項６】
導電性基板と、
該導電性基板の第１主表面上に順次に積層された、第１絶縁膜、金属膜及び第２絶縁膜と、
前記第１絶縁膜、前記金属膜及び前記第２絶縁膜の、中央領域に設けられた、前記導電性基板を露出する成長用開口部内に、サブコレクタ層、コレクタ層、ベース層、第１エミッタ層、第２エミッタ層及びエミッタキャップ層を順次に成長させて形成された半導体成長部と、
前記第２絶縁膜の、前記中央領域の周囲の周辺領域内に設けられた引出電極領域に設けられた、引出電極用開口部内に形成された引出電極と、
前記半導体成長部上及び前記導電性基板の第２主表面上に形成されたオーミック電極と
を備えることを特徴とする半導体装置。
【請求項７】
導電性基板と、
該導電性基板の第１主表面上に形成された第１絶縁膜と、
前記第１絶縁膜上の、中央領域の周囲の周辺領域に形成された金属膜と、
前記第１絶縁膜及び金属膜上に形成された、第２絶縁膜と、
前記第２絶縁膜及び前記第１絶縁膜の、中央領域内の半導体成長領域に設けられた成長用開口部内に、第１導電型半導体及び第２導電型半導体を順次に成長させて、形成された半導体成長部と、
前記半導体成長部に設けられた、ゲート絶縁膜と、
前記第２絶縁膜の、前記中央領域の周囲の周辺領域内に設けられた引出電極領域に設けられた、引出電極用開口部内に形成された引出電極と、
前記半導体成長部上及び前記導電性基板の第２主表面上に形成されたオーミック電極と
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、特に縦型トランジスタとその製造方法に関するものである。
【背景技術】
【０００２】
図１０及び１１を参照して、従来のバイポーラトランジスタの製造方法について説明する（例えば、非特許文献１参照）。図１０（Ａ）〜（Ｄ）及び図１１（Ａ）〜（Ｄ）は、従来のバイポーラトランジスタの製造方法を説明するための工程図であって、各工程で形成された構造体の主要部の切断端面を示している。
【０００３】
先ず、基板として（１１１）面をウエハ面とするｐ型シリコン基板１２０を用意する。このｐ型シリコン基板１２０は、抵抗率が５〜１５Ω・ｃｍ程度の導電性を有している。
【０００４】
次に、このｐ型シリコン基板１２０の第１主表面１２０ａ上に、シリコン酸化膜を形成する。その後、シリコン酸化膜に対して、フォトリソグラフィ及びウェットエッチングによりパターニングを行い、拡散防止用のマスクとしての第１シリコン酸化膜１３１を形成する（図１０（Ａ））。
【０００５】
次に、第１シリコン酸化膜１３１で被覆されていない、ｐ型シリコン基板１２０の第１主表面１２０ａ側の部分に砒素（Ａｓ）を拡散させ、ｎ＋型埋込層１２２を形成する（図１０（Ｂ））。
【０００６】
次に、第１シリコン酸化膜１３１を除去した後、ｐ型シリコン基板１２０の第１主表面１２０ａ上にｎ型シリコン層１４０をエピタキシャル成長により形成する、その後、ｎ型シリコン層１４０上に、イオン注入用のマスクとして第２シリコン酸化膜１３２を形成する。次に、第２シリコン酸化膜１３２で被覆されていないｎ型シリコン層１４０の部分にホウ素（Ｂ）を拡散させて、ｐ型分離層１４２を形成する。このｐ型分離層１４２とｎ型シリコン層１４０のホウ素が拡散されていない領域部分とのｐｎ接合により、いわゆる素子分離がなされる（図１０（Ｃ））。
【０００７】
次に、第２シリコン酸化膜１３２を除去した後、ｎ型シリコン層１４０上に、イオン注入用のマスクとして第３シリコン酸化膜１３３を形成する。その後、第３シリコン酸化膜１３３で被覆されていないｎ型シリコン層１４０の部分に、りん（Ｐ）を拡散させて、ｎ＋型埋込層１２２との接続をとる、ｎ＋型引出層１４４を形成する（図１０（Ｄ））。
【０００８】
次に、第３シリコン酸化膜１３３を除去した後、ｎ型シリコン層１４０上に、イオン注入用のマスクとして第４シリコン酸化膜１３４を形成する。第４シリコン酸化膜１３４で被覆されていないｎ型シリコン層１４０の部分に、ホウ素（Ｂ）を拡散させて、ｐ型ベース領域１４６を形成する（図１１（Ａ））。
【０００９】
次に、第４シリコン酸化膜１３４を除去した後、ｎ型シリコン層１４０上に、イオン注入用マスクとして第５シリコン酸化膜１３５を形成する。第５シリコン酸化膜１３５で被覆されていないｐ型ベース領域１４６に、りん（Ｐ）を拡散させて、ｎ型エミッタ領域１４８を形成する（図１１（Ｂ））。
【００１０】
次に、第５シリコン酸化膜１３５を除去した後、ｎ型シリコン層１４０上に第６シリコン酸化膜１３６を形成する。第６シリコン酸化膜１３６で被覆されていないｎ型シリコン層１４０と、第６シリコン酸化膜１３６上に、配線用金属１５０としてアルミニウム（Ａｌ）を蒸着する（図１１（Ｃ））。
【００１１】
次に、配線用金属１５０上に第７シリコン酸化膜を形成する。この第７シリコン酸化膜をマスクとして用いて配線用金属のパターニングを行い、配線１５２を完成する（図１１（Ｄ））。
【００１２】
次に、シリコン窒化膜などの表面保護膜を堆積する。その後、アルミニウム配線に、外部から電気的に接続するためのボンディングパッドを露出する窓を、従来周知のフォトリソグラフィ及びエッチングにより形成した後、ボンディングパッドを形成して、ウエハプロセスが終了する。
【００１３】
また、図１２を参照して、縦型半導体装置とその製造方法の従来例について説明する（例えば、特許文献１参照）。図１２（Ａ）〜（Ｄ）は、従来の縦型半導体装置の製造方法を説明するための工程図であって、各工程で形成された構造体の主要部の切断端面を示している。
【００１４】
先ず、ｎ＋型のドレイン領域を含むシリコン基板２２０を用意して、ドレイン領域上に、エピタキシャル成長によりｐ−型シリコン層２４０を形成する。その後、フォトリソグラフィとエッチングとにより、ｐ−型シリコン層２４０にトレンチ２４２を形成し、そのトレンチ２４２の底面及び側面にゲート酸化膜２３０を形成する。さらに、トレンチ２４２をポリシリコンで埋めこみゲート電極２５０を形成する（図１２（Ａ））。
【００１５】
次に、ｐ−型シリコン層２４０上に、シリコン酸化膜マスク２６０を形成する。その後、シリコン酸化膜マスク２６０で被覆されていない部分のゲート電極２５０、ゲート酸化膜２３０及びｐ−型シリコン層２４０を、ＲＩＥ法により除去することにより、ドレイン領域を露出するトレンチ２４４を形成する（図１２（Ｂ））。
【００１６】
次に、ｎ型の不純物をトレンチ２４４の側壁を通して、ｐ−型シリコン層２４０に拡散させて、ｎ−型領域２４６を形成する（図１２（Ｃ））。
【００１７】
次に、シリコン酸化膜マスク２６０を除去した後、トレンチ内をシリコン酸化膜２３２で埋め込む。その後、イオン注入などによりｎ型ソース領域２４８を形成して、縦型半導体装置を完成させる（図１２（Ｄ））。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開２００６−２１０３６８号公報
【非特許文献】
【００１９】
【非特許文献１】菅野卓雄著「半導体集積回路」ｐ．４−６  （社）電子情報通信学会  １９９５年
【発明の概要】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述の非特許文献１に記載されている方法では、第１〜７シリコン酸化膜を形成する工程と、ボンディングパッドを形成する工程とで、少なくとも８枚のフォトリソグラフィ用のマスクが必要となってしまう。
【００２１】
また、上述の特許文献１に記載されている方法は、トップダウン型となっている。このため、トレンチのエッチングや、ｎ型の不純物の拡散などを行う必要があり、工程が増える。また、これらの工程では、精密な制御が求められる。
【００２２】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、絶縁膜マスクを用いた半導体結晶の選択成長によるボトムアップ型を採用することで、工数や精密な制御を要求される工程を削減できる、縦型の半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上述した目的を達成するために、第１発明の半導体装置の製造方法は、以下の工程を備えている。
【００２４】
先ず、導電性基板の第１主表面上に、第１絶縁膜、金属膜及び第２絶縁膜を順次に形成する。次に、第１絶縁膜、金属膜及び第２絶縁膜の、中央領域の部分を除去することにより、導電性基板を露出する成長用開口部を形成する。次に、成長用開口部内に、半導体成長部を形成する。次に、第２絶縁膜の、中央領域の周囲の周辺領域内に設けられた引出電極領域の部分を除去することにより、金属膜を露出する引出電極用開口部を形成する。次に、引出電極用開口部内に、引出電極を形成する。次に、半導体成長部上及び導電性基板の第２主表面上にオーミック電極を形成する。
【００２５】
また、第２発明の製造方法は、以下の工程を備えている。
【００２６】
先ず、導電性基板の第１主表面上に、第１絶縁膜を形成する。次に、第１絶縁膜上の、中央領域の周囲の周辺領域に金属膜を形成する。次に、第１絶縁膜及び金属膜上に、第２絶縁膜を形成する。次に、第１絶縁膜及び第２絶縁膜の、中央領域内の半導体成長領域の部分を除去することにより、導電性基板を露出する成長用開口部を形成する。次に、成長用開口部内に、第１導電型半導体及び第２導電型半導体を順次に成長させて、半導体成長部を形成する。次に、第２絶縁膜の、中央領域の周囲の周辺領域内に設けられた引出電極領域の部分を除去することにより、金属膜を露出する引出電極用開口部を形成する。次に、引出電極用開口部内に、引出電極を形成する。次に、半導体成長部上及び導電性基板の第２主表面上にオーミック電極を形成する。
【００２７】
また、第３発明の半導体装置は、例えば、第１発明の製造方法により製造され、導電性基板と、導電性基板の第１主表面上に順次に積層された、第１絶縁膜、金属膜及び第２絶縁膜と、第１絶縁膜、金属膜及び第２絶縁膜の、中央領域に設けられた、導電性基板を露出する成長用開口部内に、第１導電型半導体及び第２導電型半導体を順次に成長させて形成された半導体成長部と、第２絶縁膜の、中央領域の周囲の周辺領域内に設けられた引出電極領域に設けられた、引出電極用開口部内に形成された引出電極と、半導体成長部上及び導電性基板の第２主表面上に形成されたオーミック電極とを備えて構成される。
【００２８】
上述した第３発明の半導体装置の他の好適実施形態によれば、半導体成長部の構成をサブコレクタ層、コレクタ層、ベース層、第１エミッタ層、第２エミッタ層及びエミッタキャップ層を順次に成長させて形成する構成にしても良い。
【００２９】
また、第４発明の半導体装置は、例えば、第２発明の製造方法により製造され、導電性基板と、導電性基板の第１主表面上に形成された第１絶縁膜と、第１絶縁膜上の、中央領域の周囲の周辺領域に形成された金属膜と、第１絶縁膜及び金属膜上に形成された、第２絶縁膜と、第１絶縁膜及び第２絶縁膜の、中央領域内の半導体成長領域に設けられた成長用開口部内に、第１導電型半導体及び第２導電型半導体を順次に成長させて、形成された半導体成長部と、半導体成長部の周囲に設けられたゲート絶縁膜と、第２絶縁膜の、中央領域の周囲の周辺領域内に設けられた引出電極領域に設けられた、引出電極用開口部内に形成された引出電極と、半導体成長部上及び導電性基板の第２主表面上に形成されたオーミック電極とを備えて構成される。
【発明の効果】
【００３０】
この第１発明及び第２発明に係る半導体装置の製造方法によれば、リソグラフィマスクが５〜６枚で良く、８枚のリソグラフィマスクを必要とする従来技術と比べて、作成工数の削減をもたらす。
【００３１】
また、従来技術では、ドライエッチングによる深い加工や、イオン注入、熱拡散及び活性化並びにエッチングにおける高い位置精度が要求される。これに対し、この第１発明及び第２発明に係る半導体装置の製造方法によれば、作成初期のマスクを形成すれば、素子構造が順次結晶成長により形成されるので、イオン注入や熱拡散が不要となる。この結果、高い位置精度を容易に得ることができる。
【００３２】
また、この第３発明及び第４発明の半導体装置では、オン電流が流れる半導体成長部が、制御電極として機能する金属膜に囲まれているため、確実なチャネル制御が可能になる。
【図面の簡単な説明】
【００３３】
【図１】縦型バイポーラトランジスタを説明するための概略図である。
【図２】縦型バイポーラトランジスタの製造方法を説明するための工程図（１）である。
【図３】縦型バイポーラトランジスタの製造方法を説明するための工程図（２）である。
【図４】図２（Ｄ）の構造体を立体的に示す斜視図である。
【図５】縦型へテロバイポーラトランジスタを説明するための概略図である。
【図６】縦型へテロバイポーラトランジスタの製造方法を説明するための工程図である。
【図７】縦型ＭＩＳＦＥＴを説明するための概略図である。
【図８】縦型ＭＩＳＦＥＴの製造方法を説明するための工程図（１）である。
【図９】縦型ＭＩＳＦＥＴの製造方法を説明するための工程図（２）である。
【図１０】従来のバイポーラトランジスタの製造方法を説明するための工程図（１）である。
【図１１】従来のバイポーラトランジスタの製造方法を説明するための工程図（２）である。
【図１２】従来の縦型半導体装置の製造方法を説明するための工程図である。
【発明を実施するための形態】
【００３４】
以下、図を参照して、この発明の実施形態について説明するが、各構成要素の形状、大きさ及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００３５】
（第１実施形態）
図１を参照して、第１実施形態の半導体装置として、縦型バイポーラトランジスタの構造について説明する。図１は、縦型バイポーラトランジスタを説明するための概略図であって、主要部の切断端面を示している。ここでは、ガリウム砒素（ＧａＡｓ）系の縦型バイポーラトランジスタの例について説明する。
【００３６】
縦型バイポーラトランジスタ１０は、導電性基板２０と、導電性基板２０の第１主表面２０ａ上に順次に積層された、第１絶縁膜３２、金属膜４２及び第２絶縁膜５２と、半導体成長部８０を備えて構成される。導電性基板２０として、例えば、ｎ型のＧａＡｓ基板が用いられる。また、第１絶縁膜３２及び第２絶縁膜５２は、窒化シリコン（ＳｉＮ）で構成され、金属膜４２は、タングステン（Ｗ）で構成される。ここで、第１絶縁膜３２、金属膜４２及び第２絶縁膜５２の厚みは、それぞれ、３００ｎｍ以上５μｍ未満、３００ｎｍ以上１μｍ以下及び３００ｎｍ以上５μｍ未満程度である。各層の厚みは加えられる電界や所望の動作速度等により適宜設定され、例えば、第１絶縁膜３２の厚みは３μm、金属膜４２の厚みは１μm、第２絶縁膜５２の厚みは４μmとされる。
【００３７】
第１絶縁膜３２、金属膜４２及び第２絶縁膜５２で構成される積層構造の中央領域６２には、成長用開口部７０が形成されている。半導体成長部８０は、成長用開口部７０内に、第１導電型半導体８２及び第２導電型半導体８４を順次に成長させて形成されている。第１導電型半導体８２は、ｐ型半導体であり、例えば、ＧａＡｓにＣ（カーボン）やＢｅ（ベリリウム）を混入して、ｐ−ＧａＡｓとして形成される。また、第２導電型半導体８４は、ｎ型半導体であり、例えば、ＧａＡｓにＳｉ（シリコン）を混入して、ｎ−ＧａＡｓとして形成される。これら第１導電型半導体８２及び第２導電型半導体８４は、それぞれ、縦型バイポーラトランジスタのベース及びエミッタとして機能する。また、導電性基板２０がコレクタとして機能する。
【００３８】
中央領域６２を囲む領域（周辺領域）６４内に設定された、引出電極領域６５には、引出電極用開口部７２が形成されている。この引出電極用開口部７２内に引出電極９０が形成されている。この縦型バイポーラトランジスタ１０では、金属膜４２が、いわゆる制御電極としてのベース電極として機能する。この引出電極９０は、金属膜４２に電気的に接続されていて、引出電極９０に電圧を印加することで、縦型バイポーラトランジスタが制御される。
【００３９】
また、縦型バイポーラトランジスタ１０は、さらに、半導体成長部８０上と、導電性基板２０の第１主表面２０ａの裏側の第２主表面２０ｂ上とに、オーミック電極９２及び９４を備えている。半導体成長部８０上のオーミック電極９２は、エミッタ電極として機能し、導電性基板２０の第２主表面２０ｂ上のオーミック電極９４は、コレクタ電極として機能する。
【００４０】
図２、図３及び図４を参照して、縦型バイポーラトランジスタの製造方法について説明する。図２（Ａ）〜（Ｄ）及び図３（Ａ）〜（Ｃ）は、縦型バイポーラトランジスタの製造方法を説明するための工程図であって、各工程で形成された構造体の主要部の切断端面を示している。また、図４は、図２（Ｄ）の構造体を立体的に示す斜視図である。
【００４１】
先ず、導電性基板２０として、例えば、半導体基板であるガリウム砒素（ＧａＡｓ）基板に不純物としてシリコン（Ｓｉ）を混入して、電気抵抗を小さくしたものを用意する。
【００４２】
次に、この導電性基板２０の上側の主表面（第１主表面）２０ａ上に、第１絶縁膜３０、金属膜４０及び第２絶縁膜５０を順次に積層する。第１絶縁膜３０及び第２絶縁膜５０は、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）で形成される。また、金属膜４０は、例えば、真空蒸着法によりタングステン（Ｗ）で形成される（図２（Ａ））。
【００４３】
第２絶縁膜５０上に、中央領域６２を露出し、周辺領域６４を覆うレジストパターン６０を従来周知のフォトリソグラフィ技術を用いて形成する。ここで、中央領域６２は、導電性基板２０上に半導体成長部が形成される領域である。また、周辺領域６４は、中央領域６２の周囲の領域である（図２（Ｂ））。
【００４４】
レジストパターン６０をエッチングマスクとして用いたドライエッチングを行うことにより、第１絶縁膜３０、金属膜４０及び第２絶縁膜５０の、中央領域６２の部分を除去する。このエッチングにより、中央領域６２に導電性基板２０を露出する成長用開口部７０が形成され、周辺領域６４に、第２絶縁膜５２、金属膜４２及び第１絶縁膜３２が残存する（図２（Ｃ））。
【００４５】
ＭＯＣＶＤ法を用いて、成長用開口部７０内に、半導体成長部８０を形成する。この半導体成長部８０は、第１導電型半導体８２及び第２導電型半導体８４を順次に結晶成長させることにより、形成される。
【００４６】
第１導電型半導体８２は、ｐ型半導体であり、例えば、ＧａＡｓにＣを混入して、ｐ−ＧａＡｓとして形成される。また、第２導電型半導体８４は、ｎ型半導体であり、例えば、ＧａＡｓにＳｉを混入して、ｎ−ＧａＡｓとして形成される（図２（Ｄ）及び図４）。
【００４７】
第２絶縁膜５２及び半導体成長部８０上に、周辺領域６４内に設けられた引出電極領域６５の第２絶縁膜５２の部分を露出し、それ以外の部分を覆うレジストパターン６６を従来周知のフォトリソグラフィ技術を用いて形成する（図３（Ａ））。
【００４８】
レジストパターン６６をエッチングマスクとして用いた、ドライエッチングを行い、第２絶縁膜５２の、引出電極領域６５の部分を除去する。このエッチングにより、引出電極領域６５に、金属膜４２を露出する引出電極用開口部７２が形成される。
【００４９】
次に、例えば、従来周知の蒸着法を用いて引出電極用開口部７２内に金属を堆積した後、レジストパターン６６を除去することにより、引出電極９０を形成する（図３（Ｂ））。
【００５０】
次に、第２絶縁膜５２及び半導体成長部８０上に、半導体成長部８０を露出し、第２絶縁膜５２を覆うレジストパターン６８を形成する（図３（Ｃ））。
【００５１】
従来周知のリフトオフなどを行い、半導体成長部８０上にオーミック電極９２を形成する。また、裏面側、すなわち、導電性基板２０の第２主表面２０ｂ上にもオーミック電極９４を形成する。この工程により、図１を参照して説明した、縦型バイポーラトランジスタ１０が得られる。
【００５２】
その後、従来技術と同様に、配線パターンやボンディングパッドを形成する。
【００５３】
この構成によれば、バイポーラトランジスタを形成するのに、５枚のマスク、すなわち、半導体成長部用、引出電極用、オーミック電極用、配線パターン用及びボンディングパッド用のマスクで形成することができ、８枚のマスクを要している従来技術に比べて作製工数を削減できる。
【００５４】
また、従来技術では、ドライエッチングによる深い加工が必要となり、さらに、イオン注入、熱拡散及び活性化並びにエッチングにおける高い位置精度が要求される。これに対し、この実施形態の半導体装置の製造方法によれば、作成初期のマスクを形成すれば、素子構造が順次結晶成長により形成されるので、イオン注入や熱拡散が不要となる。この結果、高い位置精度を容易に得ることができる。
【００５５】
また、電流経路が縦方向にあるので、複数の素子を１つの基板に形成したときに、エミッタ電極が、第１主表面側に形成され、コレクタ電極が第２主表面側に形成される。このため、複数の素子を並列に接続して、大電流駆動の構成にするのが容易になる。
【００５６】
なお、ここでは、ＧａＡｓ系を例にとって説明したが、これに限定されない。ＧａＮ、ＩｎＰ系などを用いた従来周知のバイポーラトランジスタと同様の材質を用いることができる。
【００５７】
（第２実施形態）
図５を参照して、第２実施形態の半導体装置として、縦型ヘテロバイポーラトランジスタの構造について説明する。図５は、縦型ヘテロバイポーラトランジスタを説明するための概略図であって、主要部の切断端面を取って示している。
【００５８】
縦型ヘテロバイポーラトランジスタ１２は、半導体成長部８１が、サブコレクタ層１８２、コレクタ層１８４、ベース層１８６、第１エミッタ層１８８、第２エミッタ層１９０及びエミッタキャップ層１９２を順次に成長させて形成されている点が、第１実施形態の縦型バイポーラトランジスタ１０と異なっている。半導体成長部８１以外の構成は、第１実施形態の縦型バイポーラトランジスタ１０と同様なので、重複する説明は省略する。
【００５９】
サブコレクタ層１８２、コレクタ層１８４、ベース層１８６、第１エミッタ層１８８、第２エミッタ層１９０及びエミッタキャップ層１９２は、それぞれ、ｎ＋型ＧａＡｓ層、ｎ−型ＧａＡｓ層、ｐ＋型ＧａＡｓ層、ｎ型ＩｎＧａＰ層、ｎ型ＧａＡｓ層及びｎ＋型ＩｎＧａＡｓ層で構成されている。
【００６０】
次に、縦型ヘテロバイポーラトランジスタの製造方法について説明する。図６（Ａ）〜（Ｄ）は、縦型ヘテロバイポーラトランジスタの製造方法について説明するための工程図であって、各工程で形成された構造体の主要部の切断端面を示している。
【００６１】
成長用開口部７０を形成するまでの工程は、図２（Ａ）〜（Ｃ）を参照して説明した、第１実施形態と同様なので、重複する説明を省略する。
【００６２】
次に、ＭＯＣＶＤ法を用いて、成長用開口部７０内に、半導体成長部８１を形成する。この半導体成長部８１は、ｎ＋型ＧａＡｓ層、ｎ−型ＧａＡｓ層、ｐ＋型ＧａＡｓ層、ｎ型ＩｎＧａＰ層、ｎ型ＧａＡｓ層及びｎ＋型ＩｎＧａＡｓ層を順次に積層させることにより、形成される。ｎ＋型ＧａＡｓ層には、例えば、不純物としてＳｉが１×１０18／ｃｍ３程度混入されている。ｎ−型ＧａＡｓ層には、例えば、不純物としてＳｉが１×１０17／ｃｍ３程度混入されている。ｐ＋型ＧａＡｓ層には、例えば、不純物としてＣが４×１０19／ｃｍ３程度混入されている。ｎ型ＩｎＧａＰ層には、例えば、不純物としてＳｉが３×１０17／ｃｍ３程度混入されている。ｎ型ＧａＡｓ層には、例えば、不純物としてＳｉが３×１０17／ｃｍ３程度混入されている。ｎ＋型ＩｎＧａＡｓ層には、例えば、不純物としてＳｉが１×１０18／ｃｍ３程度混入されている（図６（Ａ））。
【００６３】
第２絶縁膜５２及び半導体成長部８１上に、周辺領域６４内に設けられた引出電極領域６５の第２絶縁膜５２の部分を露出し、それ以外の部分を覆うレジストパターン６６を従来周知のフォトリソグラフィ技術を用いて形成する（図６（Ｂ））。
【００６４】
レジストパターン６６をエッチングマスクとして用いた、ドライエッチングを行い、第２絶縁膜５２の、引出電極領域６５の部分を除去する。このエッチングにより、引出電極領域６５に、金属膜４２を露出する引出電極用開口部７２が形成される。
【００６５】
次に、例えば、従来周知の蒸着法を用いて引出電極用開口部７２内に金属を堆積した後、レジストパターン６６を除去することにより、引出電極９０を形成する（図６（Ｃ））。
【００６６】
第２絶縁膜５２及び半導体成長部８１上に、半導体成長部８１を露出し、第２絶縁膜５２を覆うレジストパターン６８を形成する（図６（Ｄ））。
【００６７】
従来周知のリフトオフを行うなどして、半導体成長部８１上にオーミック電極９２を形成する。また、裏面側、すなわち、導電性基板２０の第２主表面２０ｂ上にもオーミック電極９４を形成して、図５を参照して説明した縦型へテロバイポーラトランジスタが得られる。
【００６８】
その後、従来技術と同様に、配線パターンやボンディングパッドを形成する。この実施形態の縦型ヘテロバイポーラトランジスタによれば、縦型へテロバイポーラトランジスタについて、第１実施形態と同様の効果が得られる。
【００６９】
なお、ここでは、ＧａＡｓ系を例にとって説明したが、これに限定されない。ＧａＮ、ＩｎＰ系などを用いた従来周知のヘテロバイポーラトランジスタと同様の材質を用いることができる。
【００７０】
（第３実施形態）
図７を参照して、第３実施形態の半導体装置として、縦型ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）の構造について説明する。図７は、この実施形態に係る縦型ＭＩＳＦＥＴを説明するための概略図であって、主要部の切断端面を示している。
【００７１】
縦型ＭＩＳＦＥＴ１４は、導電性基板２０と、導電性基板２０の第１主表面２０ａ上に順次に積層された、第１絶縁膜３４、金属膜４４及び第２絶縁膜５４と、半導体成長部８０を備えて構成される。また、半導体成長部８０の周囲にはゲート絶縁膜５８が形成されている。
【００７２】
半導体成長部８０は、成長用開口部７０内に、第１導電型半導体８２及び第２導電型半導体８４を順次に成長させて形成されている。第１導電型半導体８２は、ｐ型半導体であり、例えば、ＧａＡｓにＣを混入して、ｐ−ＧａＡｓとして形成される。また、第２導電型半導体８４は、ｎ型半導体であり、例えば、ＧａＡｓにＳｉを混入して、ｎ−ＧａＡｓとして形成される。これら第１導電型半導体８２及び第２導電型半導体８４は、それぞれ、縦型ＭＩＳＦＥＴのチャネル形成領域及びドレインとして機能する。また、導電性基板２０がソースとして機能する。
【００７３】
中央領域６２を囲む領域（周辺領域）６４内に設定された、引出電極領域６５には、引出電極用開口部７２が形成されている。この引出電極用開口部７２内に引出電極９０が形成されている。この縦型ＭＩＳＦＥＴ１０では、金属膜４４が、いわゆる制御電極としてのゲート電極として機能する。この引出電極９０は、金属膜４４に電気的に接続されていて、引出電極９０に電圧を印加されることで、縦型ＭＩＳＦＥＴ１４が制御される。
【００７４】
また、縦型ＭＩＳＦＥＴ１４は、さらに、半導体成長部８０上と、導電性基板２０の第１主表面２０ａの裏側の第２主表面２０ｂ上とに、オーミック電極９２及び９４を備えている。半導体成長部８０上のオーミック電極９２は、ドレイン電極として機能し、導電性基板２０の第２主表面２０ｂ上のオーミック電極９４は、ソース電極として機能する。
【００７５】
図８及び図９を参照して、縦型ＭＩＳＦＥＴの製造方法について説明する。図８（Ａ）〜（Ｄ）及び図９（Ａ）〜（Ｃ）は、縦型ＭＩＳＦＥＴの製造方法について説明するための工程図であって、各工程で形成された構造体の主要部の切断端面を取って示している。
【００７６】
導電性基板２０として、例えば、半導体基板であるＧａＡｓ基板に不純物としてシリコン（Ｓｉ）を混入して、電気抵抗を小さくしたものを用意する。
【００７７】
このｎ型の導電性基板２０の上側の主表面（第１主表面）２０ａ上に、第１絶縁膜３０を形成する。第１絶縁膜３０は、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）で形成される（図８（Ａ））。
【００７８】
第１絶縁膜３０上に、金属膜４４を形成する。この工程では、例えば、真空蒸着法によりタングステン（Ｗ）の膜を形成した後、従来周知のフォトリソグラフィ及びエッチングによるパターニングを行って、周辺領域６４の、中央領域６２に隣接するゲート絶縁膜領域６８を除いた領域部分に、金属膜４４が形成される（図８（Ｂ））。
【００７９】
次に、第１絶縁膜３０及び金属膜４４上に、第２絶縁膜５６を形成する。第２絶縁膜５６は、第１絶縁膜３０と同様に、例えばＣＶＤ法により窒化シリコン（ＳｉＮ）で形成される（図８（Ｃ））。
【００８０】
第２絶縁膜５６上に、中央領域６２を露出し、周辺領域６４を覆うレジストパターン６０を従来周知のフォトリソグラフィ技術を用いて形成する。ここで、中央領域６２は、導電性基板２０上に半導体成長部が形成される領域である。また、周辺領域６４は、中央領域６２の周囲の領域である。
【００８１】
レジストパターン６０をエッチングマスクとして用いた、ドライエッチングを行い、第２絶縁膜５６及び第１絶縁膜３０の、中央領域６２の部分を除去する。このエッチングにより、中央領域６２に導電性基板２０を露出する成長用開口部７０が形成され、周辺領域６４に、第２絶縁膜５４、金属膜４４及び第１絶縁膜３４と、ゲート絶縁膜５８とが残存する（図８（Ｄ））。
【００８２】
ＭＯＣＶＤ法を用いて、成長用開口部７０内に、半導体成長部８０を形成する。この半導体成長部８０は、第１導電型半導体８２及び第２導電型半導体８４を順次に結晶成長させることにより、形成される。
【００８３】
第１導電型半導体８２は、ｐ型半導体であり、例えば、ＧａＡｓにＣを混入して、ｐ−ＧａＡｓとして形成される。また、第２導電型半導体８４は、ｎ型半導体であり、例えば、ＧａＡｓにＳｉを混入して、ｎ−ＧａＡｓとして形成される（図９（Ａ））。
【００８４】
第２絶縁膜５４及び半導体成長部８０上に、周辺領域６４内に設けられた引出電極形成領域６５の第２絶縁膜５４の部分を露出し、それ以外の部分を覆うレジストパターン６６を従来周知のフォトリソグラフィ技術を用いて形成する。
【００８５】
レジストパターン６６をエッチングマスクとして用いた、ドライエッチングを行い、第２絶縁膜５４の、引出電極領域６５の部分を除去する。このエッチングにより、引出電極領域６５に、金属膜４４を露出する引出電極用開口部７２が形成される。
【００８６】
次に、例えば、従来周知の蒸着法を用いて引出電極用開口部７２内に金属を堆積した後、レジストパターン６６を除去することにより、引出電極９０を形成する（図９（Ｂ））。
【００８７】
第２絶縁膜５４及び半導体成長部８０上に、半導体成長部８０を露出し、第２絶縁膜５４を覆うレジストパターン６８を形成する（図９（Ｃ））。
【００８８】
従来周知のリフトオフを行うなどして、半導体成長部８０上にオーミック電極９２を形成する。また、裏面側、すなわち、導電性基板２０の第２主表面２０ｂ上にもオーミック電極９４を形成して、図７を参照して説明した縦型ＭＩＳＦＥＴ１４が得られる。
【００８９】
その後、従来技術と同様に、配線パターンやボンディングパッドを形成する。
【００９０】
この構成によれば、ＭＩＳＦＥＴを形成するのに、６枚のマスク、すなわち、金属膜形成用、半導体成長部用、引出電極用、オーミック電極用、配線パターン用及びボンディングパッド用のマスクで形成することができ、８枚のマスクを要している従来技術に比べて作製工数を削減できる。
【００９１】
また、素子サイズを、成長用開口部を形成するためのマスクの開口の大きさに基づいて定めることができる。例えば、開口の大きさとして、開口の平面形状が円形の場合は直径を、また、開口の平面形状が多角形の場合は対角線を、３０ｎｍ〜３μｍ程度にすることができるので、従来の素子と比較して，１／１０以下に縮小が可能になる。さらに、素子の縮小化に伴い、素子の高密度設計も可能になる。
【００９２】
ＭＩＳＦＥＴを平面的に形成した場合、１つの素子の占有面積Ｓplは、ゲート幅Ｗと、ソース−ドレイン間の距離Ｌの積Ｗ×Ｌに依存して定まる。これに対し、この実施形態のＭＩＳＦＥＴのように縦型構造にして、半導体成長部を半径Ｒの円柱形状とすると、１つの素子の占有面積Ｓtube１は、π×Ｒ2で与えられる。ここで、平面的なＭＩＳＦＥＴのゲート幅Ｗに対応する長さは、縦型ＭＩＳＦＥＴでは、断面の円周に対応するので、ゲート幅を等しくするには、半導体成長部の半径Ｒを、Ｗ＝２π×Ｒを満たすように設定すれば良い。
【００９３】
このとき、Ｓtube１／Ｓpl＝π×（Ｗ／２π）2／（Ｗ×Ｌ）＝Ｗ／（４π×Ｌ）となり、Ｗ≦Ｌであれば、Ｓtube１／Ｓplは１０分の１以下になる。
【００９４】
また、半導体成長部８０をｎ個設ける構成にすると、面積Ｓtubeｎは、π×Ｒ2×ｎで与えられる。ここで、平面的なＭＩＳＦＥＴとゲート幅を等しくするには、２π×Ｒ×ｎ＝Ｗと設定すれば良く、この場合、Ｓtubeｎ／Ｓtube１＝１／ｎ2となり、ｎの２乗に反比例して面積が小さくなる。
【００９５】
また、ゲート電極として機能する金属膜４４が、チャネルとなる半導体成長部８０を取り囲んでいるため、空乏層を従来のプレーナ型ＭＩＳＦＥＴよりも広範囲に広げることができる。この結果、空乏層の下側を電流が流れてしまうことが防止され、チャネル制御性が向上する。また、短チャネル効果も抑制される。
【００９６】
また、その他、第１実施形態と同様の効果が得られる。
【００９７】
なお、ここでは、ＧａＡｓ系を例にとって説明したが、これに限定されない。ＧａＮ、ＩｎＰ系などを用いた従来周知のＭＩＳＦＥＴと同様の材質を用いることができる。
【符号の説明】
【００９８】
１０    縦型バイポーラトランジスタ
１２    縦型ヘテロバイポーラトランジスタ
１４    縦型ＭＩＳＦＥＴ
２０    導電性基板
３０、３２    第１絶縁膜
４０、４２    金属膜
５０、５２    第２絶縁膜
５８    ゲート絶縁膜
７０    成長用開口部
７２    引出電極用開口部
８０、８１    半導体成長部
８２    第１導電型半導体
８４    第２導電型半導体
９０    引出電極
９２、９４    オーミック電極
１８２    サブコレクタ層
１８４    コレクタ層
１８６    ベース層
１８８    第１エミッタ層
１９０    第２エミッタ層
１９２    エミッタキャップ層
【図１】
2011211037.tif 000003
【図２】
2011211037.tif 000004
【図３】
2011211037.tif 000005
【図４】
2011211037.tif 000006
【図５】
2011211037.tif 000007
【図６】
2011211037.tif 000008
【図７】
2011211037.tif 000009
【図８】
2011211037.tif 000010
【図９】
2011211037.tif 000011
【図１０】
2011211037.tif 000012
【図１１】
2011211037.tif 000013
【図１２】
2011211037.tif 000014