(57)【要約】【課題】高速かつ高精度なスイッチト・キャパシター増幅回路の提供。【解決手段】オペアンプＯＡ１と、オペアンプＯＡ１に供給する基準信号ＶＲを生成する基準信号生成回路Ｘ１１と、オペアンプＯＡ１の第１の入力端子に接続された第１の入力容量Ｃ１１と、第１の入力容量量Ｃ１１に第１の入力信号を伝送する第１の入力スイッチＳ１５と、オペアンプＯＡ１の第１の出力端子からの出力信号を第１の入力端子へフィードバックするための第１の帰還容量Ｃ１２と、第１の出力端子と第１の帰還容量Ｃ１２との間に設けられた第１の帰還スイッチＳ１２と、第１の帰還容量Ｃ１２に充電された電荷をリセットするための第１のリセットスイッチＳ２１と、を備えたスイッチト・キャパシター増幅回路。【選択図】図１
2011114865.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプと、
前記オペアンプに供給する基準信号を生成する基準信号生成回路と、
前記オペアンプの第１の入力端子に接続された第１の入力容量と、
前記第１の入力容量に第１の入力信号を伝送する第１の入力スイッチと、
前記オペアンプの第１の出力端子からの出力信号を前記第１の入力端子へフィードバックするための第１の帰還容量と、
前記第１の出力端子と前記第１の帰還容量との間に設けられた第１の帰還スイッチと、
前記第１の帰還容量に充電された電荷をリセットするための第１のリセットスイッチと、を備えたスイッチト・キャパシター増幅回路。
【請求項２】
前記第１の入力スイッチがオン、前記第１の帰還スイッチ及び前記第１のリセットスイッチがオフとなるサンプリング期間と、
前記第１の帰還スイッチがオン、前記第１の入力スイッチ及び前記第１のリセットスイッチがオフとなるホールド期間と、
前記第１のリセットスイッチがオン、前記第１の入力スイッチ及び前記第１の帰還スイッチがオフとなるリセット期間と、が重ならないようにこの順番で繰り返されることにより動作することを特徴とする請求項１に記載のスイッチト・キャパシター増幅回路。
【請求項３】
前記基準信号生成回路が、前記基準信号の変動を緩和するためのバイパス容量を備えることを特徴とする請求項１又は２に記載のスイッチト・キャパシター増幅回路。
【請求項４】
前記基準信号は、電源電位と接地電位との中間電位であることを特徴とする請求項１〜３のいずれか一項に記載のスイッチト・キャパシター増幅回路。
【請求項５】
前記第１のリセットスイッチがオンとなることにより、前記第１の帰還容量の両端が短絡されることを特徴とする請求項１〜４のいずれか一項に記載のスイッチト・キャパシター増幅回路。
【請求項６】
前記オペアンプの第２の入力端子に、前記基準信号が供給されることを特徴とする請求項１〜５のいずれか一項に記載のスイッチト・キャパシター増幅回路。
【請求項７】
前記オペアンプが差動入力差動出力型であって、
前記オペアンプの第２の入力端子に接続された第２の入力容量と、
前記第２の入力容量に第２の入力信号を伝送する第２の入力スイッチと、
前記オペアンプの第２の出力端子からの出力信号を前記第２の入力端子へフィードバックするための第２の帰還容量と、
前記第２の出力端子と前記第２の帰還容量との間に設けられた第２の帰還スイッチと、
前記第２の帰還容量に充電された電荷をリセットするための第２のリセットスイッチと、を更に備えた請求項１〜４のいずれか一項に記載のスイッチト・キャパシター増幅回路。
【請求項８】
前記第１のリセットスイッチがオンとなることにより、前記第１の帰還容量の一端が電源に接続され、
前記第２のリセットスイッチがオンとなることにより、前記第２の帰還容量の一端がグランドに接続されることを特徴とする請求項７に記載のスイッチト・キャパシター増幅回路。
【請求項９】
オペアンプと、
前記オペアンプに供給する基準信号を生成する基準信号生成回路と、
前記オペアンプの入力端子に接続された入力容量と、
前記入力容量に入力信号を伝送する入力スイッチと、
前記オペアンプの出力端子から出力された出力信号を前記入力端子へフィードバックするための帰還容量と、
前記出力端子と前記帰還容量との間に設けられた帰還スイッチと、
前記帰還容量に充電された電荷をリセットするためのリセットスイッチと、を備えるスイッチト・キャパシター増幅回路のスイッチ制御方法であって、
前記入力スイッチをオン、前記帰還スイッチ及び前記リセットスイッチをオフとして、入力信号をサンプリングし、
前記サンプリング後、前記帰還スイッチをオン、前記入力スイッチ及び前記リセットスイッチをオフとして、入力信号をホールドし、
前記ホールド後、前記リセットスイッチをオン、前記入力スイッチ及び前記帰還スイッチをオフとして、前記帰還容量に充電された電荷をリセットし、
前記リセット後、前記サンプリングに戻ることを繰り返すスイッチト・キャパシター増幅回路のスイッチ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号を増幅するスイッチト・キャパシター増幅回路及びそのスイッチ制御方法に関する。
【背景技術】
【０００２】
スイッチト・キャパシター増幅回路の動作原理は、動作クロックに従い回路構成を大きく変化させる。このため、回路中の節点へ電荷が流入したり、異なる電位の節点が接続されることが多い。こうした変化は理想的な動作状態に対する外乱要因となり、回路が正常に動作しない、即ち、最終的に出力される信号が変化し精度が悪化する原因となる。当然ながら、こうした外乱要因は排除したり、その影響を低減させる必要がある。
【０００３】
図５Ａは、例えば特許文献１の図７に開示されたスイッチト・キャパシター増幅回路についての課題を説明するための回路図である。このスイッチト・キャパシター増幅回路Ｘ１は、入力端子ＩＮ、出力端子ＯＵＴ、一般的な差動入力単一出力のオペアンプ（演算増幅回路）ＯＡ１、入力容量Ｃ１１、帰還容量Ｃ１２、スイッチＳ１１〜Ｓ１５、基準電圧生成回路Ｘ１１を備えている。ここで、基準電圧生成回路Ｘ１１は基準電圧ＶＲを生成している。そして、スイッチト・キャパシター増幅回路Ｘ１は、入力電圧Ｖｉｎと基準電圧ＶＲとの差を増幅し、出力電圧Ｖｏｕｔを出力する。
【０００４】
ここで、スイッチト・キャパシター増幅回路Ｘ１の基準電圧ＶＲは、特許文献１の図７ではグランドである。しかしながら、入出力電圧Ｖｉｎ、Ｖｏｕｔの基準点となる基準電圧ＶＲをグランド電位とすると入出力電圧として交流を扱えない。そのため、現実の電子回路機器で多用されている単電源系回路では、基準電圧ＶＲを、電源電位ＶＤＤとグランド電位との中間の電位（ＶＤＤ／２）とすることが多い。ＶＲ＝ＶＤＤ／２とすると、入出力電圧の交流振幅として最大の値を取ることが原理的に可能となる。
【０００５】
図５Ｂは、図５Ａのスイッチト・キャパシター増幅回路における基準電圧生成回路Ｘ１１の具体例を示す回路図である。図５Ｂでは、電源電位ＶＤＤとグランド電位とを同じ抵抗値の２つの抵抗Ｒで分圧して基準電圧ＶＲ＝ＶＤＤ／２が生成されている。分析の一般化のため、図５Ａでは、基準電圧ＶＲを生成する電圧源と内部抵抗ｒとを用いて等価回路的に表現している。なお、バイパス容量Ｃｐは基準電圧ＶＲの電位変動を防ぐために設けられている。図５Ｂを図５Ａに適用すると、基準電圧ＶＲ＝ＶＤＤ／２、内部抵抗ｒ＝Ｒ／２となる。
【０００６】
次に、図６Ａ、６Ｂを用いて、図５Ａに示すスイッチト・キャパシター増幅回路Ｘ１の動作を説明する。スイッチト・キャパシター増幅回路Ｘ１のスイッチＳ１１〜Ｓ１５は、離散時間の制御動作、例えば、動作クロックにより制御される。具体的には、スイッチＳ１１、Ｓ１３、Ｓ１５は例えばクロックがＨの場合（サンプリング期間φ１）にオン、スイッチＳ１２、Ｓ１４は例えばクロックがＬの場合（ホールド期間φ２）にオンとなる。サンプリング期間φ１とホールド期間φ２とでは、この例の様に互いに異なるスイッチがオンとなる。即ち、オンとなる動作が重ならずに順番になっていれば十分であり、どちらがクロックのＨ或いはＬの場合にオンになっても構わない。若しくは、どちらもクロックがＨの場合にオンとなるが、それぞれＨとなる時間が互いに重ならない２相のクロックで制御されても構わない。２相のクロックであり、スイッチがオンとなる場合のクロックがＬであっても構わない。
【０００７】
図６Ａは、スイッチト・キャパシター増幅回路Ｘ１のホールド期間φ２における各スイッチの接続状態を、図６Ｂは、サンプリング期間φ１における各スイッチの接続状態を示している。ここで、図６Ａ、６Ｂでは、スイッチを省略し、直接の接続関係を明確に示している。
【０００８】
図５Ａ、６Ｂに示すように、サンプリング期間φ１の場合、スイッチＳ１１、Ｓ１３、Ｓ１５のみがオンとなる。この場合、入力容量Ｃ１１の一端に入力電圧Ｖｉｎが入力される。また、オペアンプＯＡ１のマイナス入力端子と出力端子ＯＵＴとが短絡され、その短絡された節点Ｎ２と基準電圧ＶＲが与えられた節点Ｎ１との間に帰還容量Ｃ１２が接続される。即ち、オペアンプＯＡ１はボルテージフォロワー（Voltage Follower）構成となる。
【０００９】
ここで、一般にオペアンプはプラス入力とマイナス入力との間にオフセット電圧Ｖｏｓを有する。このオフセット電圧Ｖｏｓは、回路構成、製造時のばらつき、動作温度や電源電圧等に支配される特有の差電圧である。オペアンプＯＡ１がボルテージフォロワー構成の場合、スイッチト・キャパシター増幅回路Ｘ１ではプラス入力の電位がＶＲ、マイナス入力の電位が（ＶＲ−Ｖｏｓ）となる。
【００１０】
一方、図５Ａ、６Ａに示すように、ホールド期間φ２の場合、スイッチＳ１２、Ｓ１４のみがオンとなる。この場合、入力容量Ｃ１１の一端に基準電圧ＶＲが入力され、帰還容量Ｃ１２がオペアンプＯＡ１のマイナス入力と出力との間に接続される。サンプリング期間φ１とホールド期間φ２との位相が重ならないため、入力容量Ｃ１１（この容量値もＣ１１とする。以下同様）及び帰還容量Ｃ１２の電荷は、サンプリング期間φ１の場合とホールド期間φ２の場合とで保存される。この場合、節点Ｎ２における電荷保存式は次式（１）の通りとなる。
【数１】
2011114865.tif 000003
式（１）を解いて、次式（２）を得る。
【数２】
2011114865.tif 000004
即ち、スイッチト・キャパシター増幅回路Ｘ１は、オペアンプＯＡ１が持つオフセット電圧Ｖｏｓの影響を受けずに、入力電圧Ｖｉｎを容量の比（Ｃ１１／Ｃ１２）で決まる増幅率により出力電圧Ｖｏｕｔへ増幅することが分かる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平５−２４３８５７号公報（例えば、図７）
【発明の概要】
【発明が解決しようとする課題】
【００１２】
ところが、図５Ａに示すスイッチト・キャパシター増幅回路Ｘ１では、回路動作に伴うスイッチ切り換えにより、基準電圧ＶＲへ与える外乱的影響が大きいと言う問題点がある。基準電圧ＶＲが影響を受ければ、最終的に出力電圧Ｖｏｕｔの精度が悪化する。
【００１３】
図６Ａ、６Ｂを参照しながらこの理由を説明する。分析を簡単にするため、オペアンプＯＡ１では、理想的にオフセット電圧Ｖｏｓが零であり、回路応答遅れがないものとする。ここでは、スイッチト・キャパシター増幅回路Ｘ１における基準電圧ＶＲを分析することが目的であるから、この様に近似しても目的を妨げない。すると、オペアンプＯＡ１のプラス入力端子、マイナス入力端子の電位をそれぞれＶ１、Ｖ２とすれば、常にＶ１＝Ｖ２が成立する。
【００１４】
ここで、図６Ａに示すホールド期間φ２へ移行後、時定数ｒ・（Ｃｐ＋Ｃ１２）に比べて十分長い時間経過すると、Ｖ１＝ＶＲとなる。次に、図６Ｂに示すサンプリング期間φ１へ移行直後、即ち、スイッチト・キャパシター増幅回路Ｘ１においてスイッチＳ１１、Ｓ１３、Ｓ１５のみが閉じられてから時定数、ｒ・（Ｃｐ＋Ｃ１２）に比べて十分短い時間内では、Ｖ１≠ＶＲである。両方の状態では帰還容量Ｃ１２とバイパス容量Ｃｐの電荷が保存されていると見做すことができ、電荷保存式として次式（３）が成立する。
【数３】
2011114865.tif 000005
【００１５】
式（３）において、左辺が図６Ａの状態を、右辺が図６Ｂの状態をそれぞれ表している。これより、次式（４）を得る。
【数４】
2011114865.tif 000006
【００１６】
式（４）から、もしＣｐ＞＞Ｃ１２であれば、図６Ｂの接続状態へ移行直後であってもＶ１＝ＶＲと見做すことができ、外乱的影響は無視できることになる。しかし、スイッチト・キャパシター増幅回路Ｘ１を小型化のために全てＬＳＩ上で実現するとなれば、ＬＳＩにおいて容量の比率は素子面積の比率と同じであるため、Ｃｐ＞＞Ｃ１２が満たされることは現実的ではなくなる。また、出力電圧Ｖｏｕｔは増幅されているから、常にＶｏｕｔ＝ＶＲとも言えない。よって、図５Ａのスイッチト・キャパシター増幅回路Ｘ１では、回路動作に伴うスイッチ切り換えにより基準電圧ＶＲへ与えられる外乱的影響が大きいことが分かる。
【００１７】
他方、式（４）は図６Ｂの接続状態へ移行後、時定数ｒ・（Ｃｐ＋Ｃ１２）に比べて十分短い時間内で成立するものである。そのため、図６Ｂの接続状態へ移行してから時定数ｒ・（Ｃｐ＋Ｃ１２）に比べて十分長い時間経過すれば、この限りではなく、外乱的影響は小さくなる。
【００１８】
しかし、回路の消費電流を削減する目的のため、一般的にｒの値は例えば１ＭΩ程度の十分大きな値が必要となる。（Ｃｐ＋Ｃ１２）の値として、例えば１ｐＦを取ったとしても、時定数ｒ・（Ｃｐ＋Ｃ１２）＝１μｓである。ここで、この回路が時定数の影響を受けないためには、図６Ｂのサンプリング期間φ１を少なくともこの数倍の時間保持し、時定数による過渡現象が収束するのを待つ必要がある。すると、スイッチト・キャパシター増幅回路Ｘ１は、およそ１００ｋＨｚ以上の切り換え速度で動作させることができなくなる。そのため、今日の電子回路に対する動作速度の要求を考えると、用途が極めて限定されてしまう。よって、時定数による過渡現象が収束するのを待つ方法は、基準電圧ＶＲへ与えられる外乱的影響を避ける手段として有効でない。
【課題を解決するための手段】
【００１９】
本発明に係るスイッチト・キャパシター増幅回路は、
オペアンプと、
前記オペアンプに供給する基準信号を生成する基準信号生成回路と、
前記オペアンプの第１の入力端子に接続された第１の入力容量と、
前記第１の入力容量に第１の入力信号を伝送する第１の入力スイッチと、
前記オペアンプの第１の出力端子からの出力信号を前記第１の入力端子へフィードバックするための第１の帰還容量と、
前記第１の出力端子と前記第１の帰還容量との間に設けられた第１の帰還スイッチと、
前記第１の帰還容量に充電された電荷をリセットするための第１のリセットスイッチと、を備えたものである。
【００２０】
本発明に係るスイッチト・キャパシター増幅回路のスイッチ制御方法は、
オペアンプと、
前記オペアンプに供給する基準信号を生成する基準信号生成回路と、
前記オペアンプの入力端子に接続された入力容量と、
前記入力容量に入力信号を伝送する入力スイッチと、
前記オペアンプの出力端子からの出力信号を前記入力端子へフィードバックするための帰還容量と、
前記出力端子と前記帰還容量との間に設けられた帰還スイッチと、
前記帰還容量に充電された電荷をリセットするためのリセットスイッチと、を備えるスイッチト・キャパシター増幅回路のスイッチ制御方法であって、
前記入力スイッチをオン、前記帰還スイッチ及び前記リセットスイッチをオフとして、入力信号をサンプリングし、
前記サンプリング後、前記帰還スイッチをオン、前記入力スイッチ及び前記リセットスイッチをオフとして、入力信号をホールドし、
前記ホールド後、前記リセットスイッチをオン、前記入力スイッチ及び前記帰還スイッチをオフとして、前記帰還容量に充電された電荷をリセットし、
前記リセット後、前記サンプリングに戻ることを繰り返すものである。
【００２１】
帰還容量に充電された電荷をリセットするためのリセットスイッチを備えることにより、スイッチング動作に伴う基準信号の変動をほとんど無くすことができ、高速かつ高精度なスイッチト・キャパシター増幅回路を提供することができる。
【発明の効果】
【００２２】
本発明によれば、高速かつ高精度なスイッチト・キャパシター増幅回路を提供することができる。
【図面の簡単な説明】
【００２３】
【図１】実施の形態１に係るスイッチト・キャパシター増幅回路の回路図である。
【図２Ａ】実施の形態１に係るスイッチト・キャパシター増幅回路の回路動作を説明するための回路図である。
【図２Ｂ】実施の形態１に係るスイッチト・キャパシター増幅回路の回路動作を説明するための回路図である。
【図２Ｃ】実施の形態１に係るスイッチト・キャパシター増幅回路の回路動作を説明するための回路図である。
【図３】実施の形態２に係るスイッチト・キャパシター増幅回路の回路図である。
【図４Ａ】実施の形態２に係るスイッチト・キャパシター増幅回路の回路動作を説明するための回路図である。
【図４Ｂ】実施の形態２に係るスイッチト・キャパシター増幅回路の回路動作を説明するための回路図である。
【図４Ｃ】実施の形態２に係るスイッチト・キャパシター増幅回路の回路動作を説明するための回路図である。
【図５Ａ】課題を説明するためのスイッチト・キャパシター増幅回路の回路図である。
【図５Ｂ】図５Ａのスイッチト・キャパシター増幅回路における基準電圧生成回路の具体例を示す回路図である。
【図６Ａ】図５Ａのスイッチト・キャパシター増幅回路の回路動作を説明するための回路図である。
【図６Ｂ】図５Ａのスイッチト・キャパシター増幅回路の回路動作を説明するための回路図である。
【発明を実施するための形態】
【００２４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００２５】
（実施の形態１）
図１は、本発明の第１の実施形態に係るスイッチト・キャパシター増幅回路の回路図である。このスイッチト・キャパシター増幅回路Ｘ１００は、入力端子ＩＮ、出力端子ＯＵＴ、一般的な差動入力単一出力のオペアンプ（演算増幅回路）ＯＡ１、入力容量Ｃ１１、帰還容量Ｃ１２、スイッチＳ１１〜Ｓ１５、Ｓ２１、基準電圧生成回路Ｘ１１を備えている。ここで、基準電圧生成回路Ｘ１１は基準電圧ＶＲを生成している。そして、スイッチト・キャパシター増幅回路Ｘ１００は、入力電圧Ｖｉｎと基準電圧ＶＲとの差を増幅し、出力電圧Ｖｏｕｔを出力する。
【００２６】
図１に示すように、オペアンプＯＡ１は、電源（電源電位ＶＤＤ）とグランドとの間において動作する。オペアンプＯＡ１のマイナス入力端子には、入力容量Ｃ１１の一端が接続されている。入力容量Ｃ１１の他端は、スイッチＳ１５を介して、入力電圧Ｖｉｎが入力される入力端子ＩＮに接続されている。スイッチＳ１５はサンプリング期間φ１にオンとなる。即ち、スイッチＳ１５を介して入力容量Ｃ１１によりサンプリングされた入力電圧Ｖｉｎが、オペアンプＯＡ１のマイナス入力端子に入力される。
【００２７】
他方、オペアンプＯＡ１のプラス入力端子は、節点Ｎ１を介して基準電圧生成回路Ｘ１１に接続されている。即ち、オペアンプＯＡ１のプラス入力端子には、基準電圧生成回路Ｘ１１により生成された基準電圧ＶＲが常時入力されている。また、スイッチＳ１５と入力容量Ｃ１１との間の節点と、オペアンプＯＡ１のプラス入力端子との間には、スイッチＳ１４が設けられている。スイッチＳ１４はホールド期間φ２にオンとなる。
【００２８】
ここで、図１でも、分析の一般化のため、基準電圧ＶＲを生成する電圧源と内部抵抗ｒとを用いて、基準電圧生成回路Ｘ１１を等価回路的に表現している。ここで、バイパス容量Ｃｐは基準電圧ＶＲの電位変動を防ぐために設けられている。また、基準電圧生成回路Ｘ１１の具体例としては、図５Ｂの回路構成を用いることができる。
【００２９】
オペアンプＯＡ１の出力端子は、スイッチＳ１２を介して、帰還容量Ｃ１２の第１端に接続されている。スイッチＳ１２はホールド期間φ２にオンとなる。帰還容量Ｃ１２の第２端は、節点Ｎ２を介してオペアンプＯＡ１のマイナス入力端子に接続されている。即ち、スイッチＳ１２を介して帰還容量Ｃ１２に結合された出力電圧Ｖｏｕｔが、オペアンプＯＡ１のマイナス入力端子にフィードバックされる。
【００３０】
また、オペアンプＯＡ１の出力端子は、スイッチＳ１１を介して、帰還容量Ｃ１２の第２端とオペアンプＯＡ１のマイナス入力端子との間の節点（即ち節点Ｎ２）に接続されている。また、帰還容量Ｃ１２の第１端は、スイッチＳ１３を介して、スイッチＳ１４とオペアンプＯＡ１のプラス入力端子との間の節点（即ち節点Ｎ１）に接続されている。スイッチＳ１１、Ｓ１３はサンプリング期間φ１にオンとなる。
【００３１】
そして、本実施の形態１に係るスイッチト・キャパシター増幅回路Ｘ１００には、帰還容量Ｃ１２の両端を短絡するためのスイッチＳ２１が設けられている。スイッチＳ２１は、ホールド期間φ２からサンプリング期間φ１へ移行する間に設けられたリセット期間φ３にオンとなる。これにより、基準電圧ＶＲへ与えられる外乱的影響をほとんど無くすことができる。
【００３２】
次に、図１及び図２Ａ〜２Ｃを用いて、スイッチト・キャパシター増幅回路Ｘ１００の動作を説明する。図２Ａ〜２Ｃは、実施の形態１に係るスイッチト・キャパシター増幅回路Ｘ１００の回路動作を説明するための回路図である。図２Ａはホールド期間φ２、図２Ｂはリセット期間φ３、図２Ｃはサンプリング期間φ１における各スイッチの接続状態を示している。図２Ａ〜２Ｃでは、図６Ａ、６Ｂと同様に、スイッチを省略し、直接の接続関係を明確に示している。
【００３３】
図１に示すように、ホールド期間φ２の場合、スイッチＳ１２、Ｓ１４のみがオンとなる。図２Ａにこの様子を示す。この場合、入力容量Ｃ１１の一端に基準電圧ＶＲが入力され、帰還容量Ｃ１２がオペアンプＯＡ１のマイナス入力端子と出力端子ＯＵＴとの間に接続される。ここで、図２Ａは図６Ａと同じ接続状態である。
【００３４】
図１に示すように、リセット期間φ３の場合、スイッチＳ２１のみがオンとなる。図２Ｂにこの様子を示す。この場合、帰還容量Ｃ１２の両端が短絡され、帰還容量Ｃ１２に充電されていた電荷が零となり、初期化（リセット）される。
【００３５】
図１に示すように、サンプリング期間φ１の場合、スイッチＳ１１、Ｓ１３、Ｓ１５のみがオンとなる。図２Ｃにこの様子を示す。この場合、入力容量Ｃ１１の一端に入力電圧Ｖｉｎが入力される。また、オペアンプＯＡ１のマイナス入力端子と出力端子ＯＵＴとが短絡され、その短絡された節点Ｎ２と基準電圧ＶＲが与えられた節点Ｎ１との間に帰還容量Ｃ１２が接続される。即ち、オペアンプＯＡ１はボルテージフォロワー構成となる。ここで、図２Ｃは図６Ｂと同じ接続状態である。
【００３６】
図６Ａ、６Ｂに示したように、スイッチト・キャパシター増幅回路Ｘ１では、スイッチをサンプリング期間φ１とホールド期間φ２とが、φ１→φ２→φ１→φ２・・・、と交互になるように切り換わり、回路が動作する。これに対し、本実施の形態に係るスイッチト・キャパシター増幅回路Ｘ１００では、これに新たな位相であるリセット期間φ３が加わる。リセット期間φ３は、ホールド期間φ２からサンプリング期間φ１へ移行する間に設けられる。
【００３７】
即ち、本実施の形態に係るスイッチト・キャパシター増幅回路Ｘ１００では、サンプリング期間φ１、ホールド期間φ２、リセット期間φ３がφ１→φ２→φ３→φ１→φ２→φ３・・・、の順に互いに重ならない様に繰り返され、回路が動作する。ホールド期間φ２では、スイッチＳ１２、Ｓ１４のみがオンとなる。リセット期間φ３では、ホールド期間φ２と比較して、少なくともスイッチＳ１２がオフとなった後にスイッチＳ２１がオンとなる。スイッチＳ１４はオンのままでも、オフに切り換わってもよい。スイッチＳ２１はサンプリング期間φ１より前にオフとなる必要がある。
【００３８】
本実施の形態に係るスイッチト・キャパシター増幅回路Ｘ１００でも、入出力電圧Ｖｉｎ、Ｖｏｕｔについては、式（２）が成立する。そのため、オペアンプＯＡ１が持つオフセット電圧Ｖｏｓの影響を受けずに、入力電圧Ｖｉｎを容量の比（Ｃ１１／Ｃ１２）で決まる増幅率により出力電圧Ｖｏｕｔへ増幅することが分かる。
【００３９】
さらに、本実施の形態に係るスイッチト・キャパシター増幅回路Ｘ１００でも、式（３）の電荷保存式が成立する。ここで、本実施の形態では、サンプリング期間φ１の前にリセット期間φ３が設けられている。そのため、式（３）の左辺において、Ｃ１２・（Ｖｏｕｔ−ＶＲ）＝０となる。これを式（３）へ適用すると、次式（５）を得る。
【数５】
2011114865.tif 000007
従って、式（５）から、回路動作に伴うスイッチ切り換えによる入出力電圧Ｖｉｎ、Ｖｏｕｔの基準点である基準電圧ＶＲへ与える外乱的影響が無いことが分かる。
【００４０】
図１のスイッチト・キャパシター増幅回路Ｘ１００の回路図中に示している各スイッチがオンとなるべき位相（サンプリング期間φ１、ホールド期間φ２、リセット期間φ３）は、回路動作の全体像を俯瞰するための概略である。より正確な動作のためには、例えば表１に示すように、全スイッチＳ１１〜Ｓ１５、Ｓ２１の切り換えをよりきめ細かく行うことが望ましい。表１において、「○」印の箇所は、該当するスイッチがオンであることを示している。一方、「─」印の箇所は、オフであることを示している。動作時間はｔ１→ｔ２→ｔ３→ｔ４→・・・→ｔ９→ｔ１０の順に経過する。そして、動作時間ｔ１１においてｔ１と同じ状態に戻る。即ち、ｔ１〜ｔ１０を１サイクルとして、これを繰り返す。
【表１】
2011114865.tif 000008
【００４１】
表１に示すように、動作時間ｔ１は、上記において説明したサンプリング期間φ１であり、スイッチＳ１１、Ｓ１３、Ｓ１５のみがオンとなる。動作時間ｔ２〜ｔ５は、サンプリング期間φ１からホールド期間φ２への移行期間である。動作時間ｔ２では、スイッチＳ１１がオフへ切り換わり、スイッチＳ１３、Ｓ１５のみがオンとなる。動作時間ｔ３では、スイッチＳ１３がオフへ切り換わり、スイッチＳ１５のみがオンとなる。動作時間ｔ４では、スイッチＳ１２がオンへ切り換わり、スイッチＳ１２、Ｓ１５のみがオンとなる。動作時間ｔ５では、スイッチＳ１５がオフへ切り換わり、スイッチＳ１２のみがオンとなる。
【００４２】
動作時間ｔ６は、上記において説明したホールド期間φ２である。スイッチＳ１４がオンへ切り換わり、スイッチＳ１２、Ｓ１４のみがオンとなる。動作時間ｔ７は、ホールド期間φ２からリセット期間φ３への移行期間である。動作時間ｔ７では、全スイッチがオフとなる。
【００４３】
動作時間ｔ８は、上記において説明したリセット期間φ３である。スイッチＳ２１のみがオンへ切り換わる。動作時間ｔ９、ｔ１０は、リセット期間φ３からサンプリング期間φ１への移行期間である。動作時間ｔ９では、スイッチＳ１１がオンへ切り換わり、スイッチＳ１１、Ｓ２１のみがオンとなる。動作時間ｔ１０では、スイッチＳ２１がオフへ切り換わり、スイッチＳ１１のみがオンとなる。そして、動作時間ｔ１１（＝ｔ１）では、スイッチＳ１３、Ｓ１５がオンへ切り換わり、再びスイッチＳ１１、Ｓ１３、Ｓ１５のみがオンとなって、サンプリング期間φ１となる。
【００４４】
ここで、図５Ａのスイッチト・キャパシター増幅回路Ｘ１では、例えば動作時間ｔ１〜ｔ７の繰り返し動作となる。この場合、基準電圧ＶＲへ与えられる外乱的影響を無くすためには、時定数を考慮して動作時間ｔ７を例えば４０ｍｓ程度にする必要がある。これに対し、本実施の形態１に係るスイッチト・キャパシター増幅回路Ｘ１００では、動作時間ｔ８〜ｔ１０の新たなステップが加わるものの、例えば動作時間ｔ７〜ｔ１０を各１ｍｓ、計４ｍｓ程度にすることができる。即ち、全体として大幅に高速化することができる。換言すると、速度を落とすことなく、増幅精度を向上させることができる。
【００４５】
以上説明したとおり、本実施の形態１に係るスイッチト・キャパシター増幅回路Ｘ１００には、帰還容量Ｃ１２の両端を短絡するためのスイッチＳ２１が設けられている。スイッチＳ２１は、ホールド期間φ２からサンプリング期間φ１へ移行する間に設けられたリセット期間φ３にオンとなる。これにより、基準電圧ＶＲへ与えられる外乱的影響をほとんど無くすことができる。
【００４６】
（実施の形態２）
次に、図３を参照して本発明の第２の実施の形態について説明する。図３は実施の形態２に係るスイッチト・キャパシター増幅回路の回路図である。このスイッチト・キャパシター増幅回路Ｘ２００は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、プラス出力端子ＯＵＴ１、マイナス出力端子ＯＵＴ２、差動入力差動出力型のオペアンプ（演算増幅回路）ＯＡ２、入力容量Ｃ３１、Ｃ３３、帰還容量Ｃ３２、Ｃ３４、スイッチＳ３１ａ〜Ｓ３６ａ、Ｓ３１ｂ〜Ｓ３６ｂ、基準電圧生成回路Ｘ１１を備えている。ここで、基準電圧生成回路Ｘ１１は実施の形態１と同様であるため、説明を省略する。
【００４７】
図３に示すように、オペアンプＯＡ２は、電源（電源電位ＶＤＤ）とグランドとの間において動作する。オペアンプＯＡ２のマイナス入力端子には、入力容量Ｃ３１の一端が接続されている。入力容量Ｃ３１の他端は、スイッチＳ３６ａを介して入力電圧Ｖｉｎ１が入力される第１入力端子ＩＮ１に接続されている。スイッチＳ３６ａはサンプリング期間φ１にオンとなる。即ち、スイッチＳ３６ａを介して入力容量Ｃ３１によりサンプリングされた入力電圧Ｖｉｎ１が、オペアンプＯＡ２のマイナス入力端子に入力される。また、入力容量Ｃ３１の他端は、スイッチＳ３５ａを介して入力電圧Ｖｉｎ２が入力される第２入力端子ＩＮ２にも接続されている。スイッチＳ３５ａはホールド期間φ２にオンとなる。
【００４８】
オペアンプＯＡ２のプラス入力端子には、入力容量Ｃ３３の一端が接続されている。入力容量Ｃ３３の他端は、スイッチＳ３６ｂを介して入力電圧Ｖｉｎ２が入力される第２入力端子ＩＮ２に接続されている。スイッチＳ３６ｂはサンプリング期間φ１にオンとなる。即ち、スイッチＳ３６ｂを介して入力容量Ｃ３３によりサンプリングされた入力電圧Ｖｉｎ２が、オペアンプＯＡ２のプラス入力端子に入力される。また、入力容量Ｃ３３の他端は、スイッチＳ３５ｂを介して入力電圧Ｖｉｎ１が入力される第１入力端子ＩＮ１にも接続されている。スイッチＳ３５ｂはホールド期間φ２にオンとなる。
【００４９】
オペアンプＯＡ２のプラス出力端子は、スイッチＳ３２ａを介して、帰還容量Ｃ３２の第１端に接続されている。スイッチＳ３２ａはホールド期間φ２にオンとなる。帰還容量Ｃ３２の第２端は、節点Ｎ２を介してオペアンプＯＡ２のマイナス入力端子に接続されている。即ち、スイッチＳ３２ａを介して帰還容量Ｃ３２に結合されたプラス出力電圧Ｖｏｕｔ１が、オペアンプＯＡ２のマイナス入力端子にフィードバックされる。
【００５０】
また、オペアンプＯＡ２のプラス出力端子は、スイッチＳ３１ａを介して、帰還容量Ｃ３２の第２端とオペアンプＯＡ２のマイナス入力端子との間の節点（即ち節点Ｎ２）に接続されている。また、帰還容量Ｃ３２の第１端は、スイッチＳ３３ａを介して、基準電圧生成回路Ｘ１１により基準電圧ＶＲが与えられた節点Ｎ３に接続されている。スイッチＳ３１ａ、Ｓ３３ａはサンプリング期間φ１にオンとなる。
【００５１】
さらに、本実施の形態２に係るスイッチト・キャパシター増幅回路Ｘ２００には、帰還容量Ｃ３２の第１端を電源（電源電位ＶＤＤ）と接続するためのスイッチＳ３４ａが設けられている。スイッチＳ３４ａは、スイッチＳ３１ａとともに、ホールド期間φ２からサンプリング期間φ１へ移行する間に設けられたリセット期間φ３にオンとなる。これにより、基準電圧ＶＲへ与えられる外乱的影響をほとんど無くすことができる。
【００５２】
オペアンプＯＡ２のマイナス出力端子は、スイッチＳ３２ｂを介して、帰還容量Ｃ３４の第１端に接続されている。スイッチＳ３２ｂはホールド期間φ２にオンとなる。帰還容量Ｃ３４の第２端は、節点Ｎ１を介してオペアンプＯＡ２のプラス入力端子に接続されている。即ち、スイッチＳ３２ｂを介して帰還容量Ｃ３４に結合されたマイナス出力電圧Ｖｏｕｔ２が、オペアンプＯＡ２のプラス入力端子にフィードバックされる。
【００５３】
また、オペアンプＯＡ２のマイナス出力端子は、スイッチＳ３１ｂを介して、帰還容量Ｃ３４の第２端とオペアンプＯＡ２のプラス入力端子との間の節点（即ち節点Ｎ１）に接続されている。また、帰還容量Ｃ３４の第１端は、スイッチＳ３３ｂを介して、基準電圧生成回路Ｘ１１により基準電圧ＶＲが与えられた節点Ｎ３に接続されている。スイッチＳ３１ｂ、Ｓ３３ｂはサンプリング期間φ１にオンとなる。
【００５４】
さらに、本実施の形態２に係るスイッチト・キャパシター増幅回路Ｘ２００には、帰還容量Ｃ３４の第１端をグランドと接続するためのスイッチＳ３４ｂが設けられている。スイッチＳ３４ｂは、スイッチＳ３１ｂとともに、ホールド期間φ２からサンプリング期間φ１へ移行する間に設けられたリセット期間φ３にオンとなる。これにより、基準電圧ＶＲへ与えられる外乱的影響をほとんど無くすことができる。
【００５５】
次に、図３及び図４Ａ〜４Ｃを用いて、スイッチト・キャパシター増幅回路Ｘ２００の動作を説明する。図４Ａ〜４Ｃは、実施の形態２に係るスイッチト・キャパシター増幅回路Ｘ２００の回路動作を説明するための回路図である。図４Ａはホールド期間φ２、図４Ｂはリセット期間φ３、図４Ｃはサンプリング期間φ１における各スイッチの接続状態を示している。図４Ａ〜４Ｃでは、図６Ａ、６Ｂと同様に、スイッチを省略し、直接の接続関係を明確に示している。
【００５６】
図３に示すように、ホールド期間φ２の場合、スイッチＳ３２ａ、Ｓ３２ｂ、Ｓ３５ａ、Ｓ３５ｂのみがオンとなる。図４Ａにこの様子を示す。この場合、入力容量Ｃ３１の一端に入力電圧Ｖｉｎ２が入力され、帰還容量Ｃ３２がオペアンプＯＡ２のマイナス入力とプラス出力端子ＯＵＴ１との間に接続される。また、入力容量Ｃ３３の一端に入力電圧Ｖｉｎ１が入力され、帰還容量Ｃ３４がオペアンプＯＡ２のプラス入力端子とマイナス出力端子ＯＵＴ２との間に接続される。
【００５７】
図３に示すように、リセット期間φ３の場合、スイッチＳ３１ａ、Ｓ３１ｂ、Ｓ３４ａ、Ｓ３４ｂのみがオンとなる。図４Ｂにこの様子を示す。この場合、オペアンプＯＡ２のマイナス入力端子とプラス出力端子ＯＵＴ１とが短絡される。また、その短絡された節点Ｎ２と電源（電源電位ＶＤＤ）との間に帰還容量Ｃ３２が接続される。他方、オペアンプＯＡ２のプラス入力端子とマイナス出力端子ＯＵＴ２とが短絡され、その短絡された節点Ｎ１とグランドとの間に帰還容量Ｃ３４が接続される。即ち、オペアンプＯＡ２はボルテージフォロワー構成となる。これにより、帰還容量Ｃ３２、Ｃ３４に充電されていた電荷が、初期化（リセット）される。詳細な原理については後述する。
【００５８】
図３に示すように、サンプリング期間φ１の場合、スイッチＳ３１ａ、Ｓ３１ｂ、Ｓ３３ａ、Ｓ３３ｂ、Ｓ３６ａ、Ｓ３６ｂのみがオンとなる。図４Ｃにこの様子を示す。この場合、入力容量Ｃ３１の一端に入力電圧Ｖｉｎ１が入力される。また、オペアンプＯＡ２のマイナス入力端子とプラス出力端子ＯＵＴ１とが短絡され、その短絡された節点Ｎ２と基準電圧ＶＲが与えられた節点Ｎ３との間に帰還容量Ｃ３２が接続される。他方、入力容量Ｃ３３の一端に入力電圧Ｖｉｎ２が入力される。また、オペアンプＯＡ２のプラス入力端子とマイナス出力端子ＯＵＴ２とが短絡され、その短絡された節点Ｎ１と基準電圧ＶＲが与えられた節点Ｎ３との間に帰還容量Ｃ３４が接続される。即ち、オペアンプＯＡ２はボルテージフォロワー構成となる。
【００５９】
本実施の形態に係るスイッチト・キャパシター増幅回路Ｘ２００でも、ホールド期間φ２からサンプリング期間φ１へ移行する間にリセット期間φ３が設けられている。即ち、本実施の形態に係るスイッチト・キャパシター増幅回路Ｘ２００では、サンプリング期間φ１、ホールド期間φ２、リセット期間φ３がφ１→φ２→φ３→φ１→φ２→φ３・・・、の順に互いに重ならない様に繰り返され、回路が動作する。
【００６０】
図３のスイッチト・キャパシター増幅回路Ｘ２００の回路図中に示している各スイッチがオンとなるべき位相（サンプリング期間φ１、ホールド期間φ２、リセット期間φ３）は、回路動作の全体像を俯瞰するための概略である。より正確な動作のためには、例えば表２に示すように、全スイッチＳ３１ａ〜Ｓ３６ａ、Ｓ３１ｂ〜Ｓ３６ｂの切り換えをよりきめ細かく行うことが望ましい。表２において、「○」印の箇所は、該当するスイッチがオンであることを示している。一方、「─」印の箇所は、オフであることを示している。動作時間はｔ１→ｔ２→ｔ３→ｔ４→・・・→ｔ９→ｔ１０→ｔ１１の順に経過する。そして、動作時間ｔ１２においてｔ１と同じ状態に戻る。即ち、ｔ１〜ｔ１１を１サイクルとして、これを繰り返す。
【表２】
2011114865.tif 000009
【００６１】
表２に示すように、動作時間ｔ１は、上記において説明したサンプリング期間φ１であり、スイッチＳ３１ａ、Ｓ３１ｂ、Ｓ３３ａ、Ｓ３３ｂ、Ｓ３６ａ、Ｓ３６ｂのみがオンとなる。動作時間ｔ２〜ｔ５は、サンプリング期間φ１からホールド期間φ２への移行期間である。動作時間ｔ２では、スイッチＳ３１ａ、Ｓ３１ｂがオフへ切り換わり、スイッチＳ３３ａ、Ｓ３３ｂ、Ｓ３６ａ、Ｓ３６ｂのみがオンとなる。動作時間ｔ３では、スイッチＳ３３ａ、Ｓ３３ｂがオフへ切り換わり、スイッチＳ３６ａ、Ｓ３６ｂのみがオンとなる。動作時間ｔ４では、スイッチＳ３２ａ、Ｓ３２ｂがオンへ切り換わり、スイッチＳ３２ａ、Ｓ３２ｂ、Ｓ３６ａ、Ｓ３６ｂのみがオンとなる。動作時間ｔ５では、スイッチＳ３６ａ、Ｓ３６ｂがオフへ切り換わり、スイッチＳ３２ａ、Ｓ３２ｂのみがオンとなる。
【００６２】
動作時間ｔ６は、上記において説明したホールド期間φ２である。スイッチＳ３５ａ、Ｓ３５ｂがオンへ切り換わり、スイッチＳ３２ａ、Ｓ３２ｂ、Ｓ３５ａ、Ｓ３５ｂのみがオンとなる。動作時間ｔ７、ｔ８は、ホールド期間φ２からリセット期間φ３への移行期間である。動作時間ｔ７では、全スイッチがオフとなる。動作時間ｔ８では、スイッチＳ３４ａ、Ｓ３４ｂのみがオンへ切り換わる。
【００６３】
動作時間ｔ９は、上記において説明したリセット期間φ３である。スイッチＳ３１ａ、Ｓ３１ｂがオンへ切り換わり、スイッチＳ３１ａ、Ｓ３１ｂ、Ｓ３４ａ、Ｓ３４ｂのみがオンとなる。動作時間ｔ１０、ｔ１１は、リセット期間φ３からサンプリング期間φ１への移行期間である。動作時間ｔ１０では、スイッチＳ３４ａ、Ｓ３４ｂがオフへ切り換わり、スイッチＳ３１ａ、Ｓ３１ｂのみがオンとなる。動作時間ｔ１１では、スイッチＳ３３ａ、Ｓ３３ｂがオンへ切り換わり、スイッチＳ３１ａ、Ｓ３１ｂ、Ｓ３３ａ、Ｓ３３ｂのみがオンとなる。そして、動作時間ｔ１２（＝ｔ１）では、スイッチＳ３６ａ、Ｓ３６ｂがオンへ切り換わり、再びＳ３１ａ、Ｓ３１ｂ、Ｓ３３ａ、Ｓ３３ｂ、Ｓ３６ａ、Ｓ３６ｂのみがオンとなって、サンプリング期間φ１となる。
【００６４】
次に、本実施の形態２に係るスイッチト・キャパシター増幅回路Ｘ２００による効果について詳細に説明する。差動出力オペアンプＯＡ２において、プラス（非反転）入力電圧をＶＩＰ、マイナス（反転）入力電圧をＶＩＭ、プラス（非反転）出力電圧をＶＯＰ、マイナス（反転）出力電圧をＶＯＭ、差動増幅率をＡ、オフセット電圧をＶｏｓ、プラス出力における零差動入力時の出力電圧をＶＳＰ、マイナス出力における零差動入力時の出力電圧をＶＳＭとそれぞれ表すと、動作式は次式（６）、（７）の通り定義される。
【数６】
2011114865.tif 000010
【００６５】
さらに、一般的に差動出力オペアンプは次式（８）を満たすように、動作することが望ましく、その様な特性となる様に設計される。
【数７】
2011114865.tif 000011
【００６６】
スイッチト・キャパシター増幅回路Ｘ２００の動作分析の準備として、スイッチト・キャパシター増幅回路Ｘ２００においてスイッチＳ３１ａ、Ｓ３１ｂのみがオンとなりその他の全てのスイッチがオフになった場合、即ち、差動出力オペアンプＯＡ２が差動ボルテージフォロワーを構成した場合を考える。この時の動作は、式（６）、（７）からそれぞれ、次式（６）'、（７）'により表現される。
【数８】
2011114865.tif 000012
【００６７】
式（６）'と式（７）'を辺々引くと、次式（９）を得る。
【数９】
2011114865.tif 000013
【００６８】
式（８）より、明らかにＶＳＰ≒ＶＳＭであるから、式（９）から次式（１０）が得られる。
【数１０】
2011114865.tif 000014
【００６９】
また、差動ボルテージフォロワー以外の構成であっても、オペアンプＯＡ２が正常に動作している範囲、より具体的にはオペアンプＯＡ２の出力電圧が電源電圧へ到達して飽和しているのではない範囲では、一般的な差動入力単一出力のオペアンプと同様に、式（６）、式（７）から次式（１１）が得られる。
【数１１】
2011114865.tif 000015
【００７０】
次に、スイッチト・キャパシター増幅回路Ｘ２００において表２における動作時間ｔ４、ｔ６の場合の状態を考える。動作時間ｔ４から動作時間ｔ６へ変化しても入力容量Ｃ３１、Ｃ３３、帰還容量Ｃ３２、Ｃ３４に充電されている電荷総量は節点Ｎ１、Ｎ２それぞれにおいて保存される。さらに、外乱要因等がないとすれば、動作時間ｔ４における差動出力電圧は、動作時間ｔ１におけるそれと等しい。動作時間ｔ１におけるプラス出力電圧をＶＯＰ、マイナス出力電圧をＶＯＭとそれぞれ表すとする。また、動作時間ｔ６におけるプラス入力電圧をＶＩＰ、マイナス入力電圧をＶＩＭとそれぞれ表すとする。以上より、次式（１２）、（１３）が得られる。
【数１２】
2011114865.tif 000016
【００７１】
Ｃ３１＝Ｃ３３、Ｃ３２＝Ｃ３４であれば、式（１２）と式（１３）を辺々引くと、次式（１４）を得る。
【数１３】
2011114865.tif 000017
【００７２】
式（１４）におけるＶＯＰ、ＶＯＭはそれぞれ式（１０）におけるＶＯＰ、ＶＯＭと同じである。よって、式（１４）へ式（１０）、式（１１）を代入すると次式（１５）を得る。
【数１４】
2011114865.tif 000018
【００７３】
式（１５）より、スイッチト・キャパシター増幅回路Ｘ２００は、オペアンプＯＡ２が持つオフセット電圧Ｖｏｓの影響を受けずに、差動入力電圧（Ｖｉｎ１−Ｖｉｎ２）を容量の比（Ｃ３１／Ｃ３２）で決まる増幅率により差動出力電圧（Ｖｏｕｔ１−Ｖｏｕｔ２）へ増幅することが分かる。
【００７４】
スイッチト・キャパシター増幅回路Ｘ２００では、リセット期間φ３にスイッチＳ３４ａ、Ｓ３４ｂがオンとなることにより、それぞれ帰還容量Ｃ３２、Ｃ３４の電荷が回路動作の初期値へ設定される。そのため、サンプリング期間φ１に帰還容量Ｃ３２、Ｃ３４が基準電圧ＶＲへ接続された場合に、帰還容量Ｃ３２、Ｃ３４に充電された電荷により基準電圧ＶＲが変動し、回路動作が正常ではなくなることを防ぐことができる。
【００７５】
図４Ａ〜４Ｃを参照し、この理由を説明する。分析の簡単のために、オペアンプＯＡ２では、理想的にオフセット電圧Ｖｏｓは零であり、回路応答遅れはないものとする。ここでは、スイッチト・キャパシター増幅回路Ｘ２００における基準電圧ＶＲを分析することが目的であるから、この様に近似しても目的を妨げない。すると、オペアンプＯＡ２のプラス入力端子、マイナス入力端子、節点Ｎ３の電位をそれぞれＶ１、Ｖ２、Ｖ３とすれば、常にＶ１＝Ｖ２が成立する。
【００７６】
ここで、図４Ｂのリセット期間φ３が設けられていない場合を考える。ここで、図４Ａに示すホールド期間φ２へ移行後、時定数ｒ・Ｃｐに比べて十分長い時間経過したものとする。また、図４Ｃに示すサンプリング期間φ１へ移行直後、即ち、スイッチト・キャパシター増幅回路Ｘ２００においてＳ３１ａ、Ｓ３１ｂ、Ｓ３３ａ、Ｓ３３ｂ、Ｓ３６ａ、Ｓ３６ｂのみが閉じられてから時定数ｒ・（Ｃｐ＋Ｃ３２＋Ｃ３４）に比べて十分短い時間内では、Ｖ３≠ＶＲである。両方の状態では帰還容量Ｃ３２、Ｃ３４とバイパス容量Ｃｐの電荷が保存されていると見做すことができ、電荷保存式として次式（１６）が成立する。
【数１５】
2011114865.tif 000019
【００７７】
式（１６）において、左辺が図４Ａの状態を、右辺が図４Ｃの状態をそれぞれ表している。さらに、Ｃ３２＝Ｃ３４であれば、式（１６）より、次式（１７）を得る。
【数１６】
2011114865.tif 000020
【００７８】
式（１７）から、もしＣｐ＞＞Ｃ３２であれば図４Ｃの状態へ回路が変化した直後であってもＶ３＝ＶＲと見做すことができて外乱的影響は無視できることになる。しかし、スイッチト・キャパシター増幅回路Ｘ２００を小型化のために全てＬＳＩ上で実現するとなれば、ＬＳＩにおいて容量の比率は素子面積の比率と同じであるため、Ｃｐ＞＞Ｃ３２が満たされることは現実的ではなくなる。また、式（８）から｛（Ｖｏｕｔ１＋Ｖｏｕｔ２）／２−ＶＲ｝は理想的には零であることが期待できる。しかし、これは差動出力回路における同相帰還制御が正常に動作していることが前提であり、スイッチト・キャパシター増幅回路Ｘ２００が一旦サンプリング期間φ１及びホールド期間φ２の増幅動作をした後ではこの状態にずれが生じる可能性がある。さらに、式（１７）において常にＶ１＝Ｖ１'とも言えない。
【００７９】
この問題を解決するために、本実施の形態２に係るスイッチト・キャパシター増幅回路Ｘ２００では、帰還容量Ｃ３２、Ｃ３４に充電された電荷をリセットするためのスイッチＳ３４ａ、Ｓ３４ｂが設けられている。スイッチＳ３４ａ、Ｓ３４ｂは、図４Ａのホールド期間φ２と図４Ｃのサンプリング期間φ１との間に設けられた図４Ｂのリセット期間φ３にオンとなる。具体的には、スイッチＳ３４ａにより帰還容量Ｃ３２が電源（電源電位ＶＤＤ）へ接続され、（ＶＤＤ−Ｖ２）へ、スイッチＳ３４ｂにより帰還容量Ｃ３４がグランドへ接続され、Ｖ１へそれぞれ充電される。
【００８０】
リセット期間φ３には、オペアンプＯＡ２はボルテージフォロワーを構成しているので、式（１０）からＶＯＭ＝ＶＯＰである。リセット期間φ３を経てサンプリング期間φ１へ移行後の等価回路は図４Ｃと同じである。この場合の電荷保存式は、式（１６）の左辺の一部が異なり、次式（１８）の通りとなる。
【数１７】
2011114865.tif 000021
【００８１】
式（１８）より、ＶＲ＝ＶＤＤ／２であればＶ３＝ＶＲとなり、回路動作に伴うスイッチ切り換えにより基準電圧ＶＲへ与えられる外乱的影響がないことが分かる。ここで、ＶＲ＝ＶＤＤ／２は差動入力差動出力のオペアンプ回路で最も一般的な動作設定であり、式（１８）の動作は現実的に望ましい。
【００８２】
なお、スイッチト・キャパシター増幅回路Ｘ２００では、リセット期間φ３に帰還容量Ｃ３２の一端が電源（電源電位ＶＤＤ）へ、帰還容量Ｃ３４の一端がグランドへそれぞれ接続される。しかし、これとは反対に、帰還容量Ｃ３２の一端がグランドへ、帰還容量Ｃ３４の一端が電源（電源電位ＶＤＤ）へそれぞれ接続される構成であってもよい。この構成であっても式（１８）が成立する。
【００８３】
ここで、スイッチト・キャパシター増幅回路Ｘ２００の動作を表す式（１５）と、スイッチト・キャパシター増幅回路Ｘ１００の動作を表す式（２）とを比較する。スイッチト・キャパシター増幅回路Ｘ１００の入出力電圧の増幅率は容量比のみで決定されるのに対して、スイッチト・キャパシター増幅回路Ｘ２００では容量比をさらに２倍した値であり、増幅回路として効率の良い動作をする利点があることが分かる。
【００８４】
さらに、スイッチト・キャパシター増幅回路Ｘ２００は差動構成であるから、第２入力端子ＩＮ２と第１入力端子ＩＮ１へ同じ雑音等の外乱要因が加わっても、それが互いに打ち消し合い、その影響をより受けない利点がある。
【００８５】
例えば一般的に、スイッチト・キャパシター回路は、スイッチのオン／オフを制御するディジタル信号が配線間容量やスイッチを構成するトランジスターの電極間容量等を経由して通り抜け、信号増幅の誤差を発生する原因となる。これは回路設計やＬＳＩのレイアウト設計等の工夫だけで避けることができない。
【００８６】
スイッチト・キャパシター増幅回路Ｘ１００では、オペアンプＯＡ１のプラス入力に常に基準電圧ＶＲが入力されているため、低インピーダンス状態のままである。一方、オペアンプＯＡ１のマイナス入力は、信号増幅動作をする間は常に高インピーダンス状態となる。よって、この間にマイナス入力へ接続される信号径路へ通り抜け信号等の雑音が加わると、それがそのまま信号増幅の誤差となる。
【００８７】
これに対して、スイッチト・キャパシター増幅回路Ｘ２００ではオペアンプＯＡ２のプラス入力、マイナス入力それぞれへ接続される信号径路やその動作は完全に対称構造を成している。これらの信号径路へ通り抜け信号等の雑音が加わったとしても、それぞれの雑音も対称であることが期待できる。雑音が対称であれば、出力信号が差動で得られるから互いに打ち消し合う効果がある。
【符号の説明】
【００８８】
Ｃ１１、Ｃ３１、Ｃ３３  入力容量
Ｃ１２、Ｃ３２、Ｃ３４  帰還容量
Ｃｐ  バイパス容量
ＩＮ、ＩＮ１、ＩＮ２  入力端子
Ｎ１、Ｎ２、Ｎ３  節点
ＯＡ１、ＯＡ２  オペアンプ
ＯＵＴ、ＯＵＴ１、ＯＵＴ２  出力端子
Ｒ  抵抗
ｒ  内部抵抗
Ｓ１１〜Ｓ１５、Ｓ２１、Ｓ３１ａ〜Ｓ３６ａ、Ｓ３１ｂ〜Ｓ３６ｂ  スイッチ
Ｘ１００、Ｘ２００    スイッチト・キャパシター増幅回路
Ｘ１１  基準電圧生成回路
【図１】
2011114865.tif 000022
【図２Ａ】
2011114865.tif 000023
【図２Ｂ】
2011114865.tif 000024
【図２Ｃ】
2011114865.tif 000025
【図３】
2011114865.tif 000026
【図４Ａ】
2011114865.tif 000027
【図４Ｂ】
2011114865.tif 000028
【図４Ｃ】
2011114865.tif 000029
【図５Ａ】
2011114865.tif 000030
【図５Ｂ】
2011114865.tif 000031
【図６Ａ】
2011114865.tif 000032
【図６Ｂ】
2011114865.tif 000033