(57)【要約】【課題】トランジスタの閾値電圧を高くする。【解決手段】フローティング電極１１０は半導体層１０２上に形成されており、絶縁層はフローティング電極１１０上に形成されている。バイアス電極１３４は、絶縁層を介してフローティング電極１１０の一部に対向することにより、フローティング電極１１０と容量結合し、かつフローティング電極１１０が半導体層１０２にチャネル領域を形成しない大きさの電圧が印加される。制御電極１３２は、絶縁層を介してフローティング電極１１０の他の部分に対向することにより、フローティング電極１１０と容量結合し、かつトランジスタのオン／オフを制御するための制御電圧が入力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合し、かつ前記フローティング電極が前記半導体層にチャネル領域を形成しない大きさの一定電圧が印加されるバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合し、かつトランジスタのオン／オフを制御するための制御電圧が入力される制御電極と、
を備える半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記制御電極は、前記フローティング電極が前記半導体層にチャネル領域を形成する大きさの電圧が印加可能である半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記フローティング電極と前記制御電極の間の容量は、前記フローティング電極と前記バイアス電極の間の容量よりも大きい半導体装置。
【請求項４】
請求項３に記載の半導体装置において、
前記制御電極のうち前記フローティング電極に対向する部分の面積は、前記バイアス電極のうち前記フローティング電極に対向する部分の面積よりも大きい半導体装置。
【請求項５】
請求項１〜４のいずれか一項に記載の半導体装置において、
前記フローティング電極は負電荷が蓄積される半導体装置。
【請求項６】
請求項１〜５のいずれか一項に記載の半導体装置において、
複数の前記制御電極を有しており、
前記複数の制御電極に前記トランジスタをオンするための制御電圧が入力されたときに、前記トランジスタがオンする半導体装置。
【請求項７】
半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合するバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合する制御電極と、
を備え、
前記制御電極と前記フローティング電極の間に形成される容量は、前記バイアス電極と前記フローティング電極の間に形成される容量よりも大きい半導体装置。
【請求項８】
半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合するバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合する制御電極と、
を有するトランジスタを備える半導体装置において、
前記バイアス電極に、前記フローティング電極が前記半導体層にチャネル領域を形成しない大きさの電圧を印加しつつ、前記制御電極に印加する電圧の大きさを制御することにより前記トランジスタのオン／オフを制御する、半導体装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の動作方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮなどの窒化物系半導体及びＳｉＣ等は、従来のＳｉなどの半導体に比べてバンドギャップが広いため、高温、高耐圧デバイス用半導体として優れた特性を示す。窒化物系半導体（ＧａＮ系半導体）材料では、ＡｌＧａＮ／ＧａＮのヘテロ接合を利用した、ヘテロ接合電界効果トランジスタ（Hetero-junction ＦＥＴ：ＨＦＥＴ）、別名ＨＥＭＴ(High Electron Mobility Transistor：高電子移動度トランジスタ)の開発が盛んに行われている。
【０００３】
ＡｌＧａＮ／ＧａＮのヘテロ接合界面には、自発分極および圧電効果（ピエゾ効果）によって、ＡｌＧａＮ側にプラスの電荷が発生し、その結果ＧａＮ側にマイナスの電荷（電子）が蓄積する。この蓄積電子により、ＡｌＧａＮにドーピングを行わなくても高濃度の二次元電子ガスが形成され、ＨＦＥＴのオン抵抗を、分極のないＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴのオン抵抗よりはるかに小さくできる。
【０００４】
一方、ゲート電圧が０Ｖの場合でも、自発分極および圧電効果の為にチャネルに二次元電子ガスが形成されているため、オフとすることができない。即ち、一般的なＨＦＥＴはノーマリオン型のＦＥＴとなっている。通常、電力の制御に使われているインバータやコンバータにおいては、ゲートに０Ｖを印加した場合に、ＦＥＴに電流が流れない、いわゆるノーマリオフ型のＦＥＴが使われており、ＡｌＧａＡｓ／ＧａＡｓ系ＨＦＥＴを上記デバイスに適用するには、ノーマリオフ型（エンハンスメントモード型）にする必要がある。ＡｌＧａＮ／ＧａＮ系ＨＦＥＴにおいて、エンハンスメントモード型を達成するため、非特許文献１に示されているように、ＡｌＧａＮ層を薄くし、分極の効果を減少させる方法が開示されている。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】T. Inoue 他著、IEEE TRANSACTIONS ON ELECTRON DEVICES, 55巻、2号、2008年2月、483〜488頁
【発明の概要】
【発明が解決しようとする課題】
【０００６】
高耐圧ＦＥＴでは、しきい値電圧として２Ｖ以上が望まれている。しかしＡｌＧａＮ／ＧａＮ系ＨＦＥＴにおいて、ＡｌＧａＮ層を薄くして分極の効果を減少させる方法では、しきい値増大に限界があり、このため、例えば１Ｖ以上といった高いしきい値電圧は実現されていない。
【課題を解決するための手段】
【０００７】
本発明によれば、半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合し、かつ前記フローティング電極が前記半導体層にチャネル領域を形成しない大きさの一定電圧が印加されるバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合し、かつトランジスタのオン／オフを制御するための制御電圧が入力される制御電極と、
を備える半導体装置が提供される。
【０００８】
本発明によれば、トランジスタをオンするためには、制御電極にはトランジスタのオン／オフを制御するための制御電圧が入力される。そして、バイアス電極には、フローティング電極が半導体層にチャネル領域を形成しない大きさの一定電圧が印加される。このため、バイアス電極に入力される一定電圧の大きさを制御することにより、トランジスタをオンするために必要な制御電圧の大きさを変えることができる。従って、バイアス電力に適切な大きさの一定電圧を加えることにより、トランジスタのしきい値電圧を高くすることができる。
【０００９】
本発明によれば、半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合するバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合する制御電極と、
を備え、
前記制御電極と前記フローティング電極の間に形成される容量は、前記バイアス電極と前記フローティング電極の間に形成される容量よりも大きい半導体装置が提供される。
【００１０】
本発明によれば、半導体層と、
前記半導体層上に形成されたフローティング電極と、
前記フローティング電極上に形成された絶縁層と、
前記絶縁層を介して前記フローティング電極の一部に対向することにより、前記フローティング電極と容量結合するバイアス電極と、
前記絶縁層を介して前記フローティング電極の他の部分に対向することにより、前記フローティング電極と容量結合する制御電極と、
を有するトランジスタを備える半導体装置において、
前記バイアス電極に、前記フローティング電極が前記半導体層にチャネル領域を形成しない大きさの一定電圧を印加しつつ、前記制御電極に印加する電圧の大きさを制御することにより前記トランジスタのオン／オフを制御する、半導体装置の動作方法が提供される。
【発明の効果】
【００１１】
本発明によれば、トランジスタの閾値電圧を高くすることができる。
【図面の簡単な説明】
【００１２】
【図１】第１の実施形態に係る半導体装置の構成を示す平面図である。
【図２】図１のＡ−Ａ´断面図である。
【図３】図１のＢ−Ｂ´断面図である。
【図４】実施形態におけるＨＦＥＴの動作を説明するためのエネルギーバンド図である。
【図５】図１に示した構造の等価回路を示す図である。
【図６】第２の実施形態に係る半導体装置を示す平面図である。
【図７】図６のＡ−Ａ´断面図である。
【図８】図６の変形例を示す平面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、第１の実施形態に係る半導体装置の構成を示す平面図である。図２は図１のＡ−Ａ´断面図であり、図３は図１のＢ−Ｂ´断面図である。本実施形態に係る半導体装置には、図１〜３に示した構成以外にも、層間絶縁膜や、他の素子等との電気的接続を行う為の配線等が設けられている。但し、それらの図示及び説明は省略している。この半導体装置は、ＨＦＥＴを有しており、具体的には半導体層１００，１０２、フローティング電極１１０、絶縁層１２０、バイアス電極１３４、及び制御電極１３２を備えている。フローティング電極１１０は半導体層１０２上に形成されており、絶縁層１２０はフローティング電極１１０上に形成されている。バイアス電極１３４は、絶縁層１２０を介してフローティング電極１１０の一部に対向することにより、フローティング電極１１０と容量結合し、かつフローティング電極１１０が半導体層１００，１０２にチャネル領域を形成しない大きさの電圧が印加される。制御電極１３２は、絶縁層１２０を介してフローティング電極１１０の他の部分に対向することにより、フローティング電極１１０と容量結合し、かつトランジスタのオン／オフを制御するための制御電圧が入力される。すなわち制御電極１３２は、フローティング電極１１０が半導体層１００，１０２にチャネル領域を形成する大きさの電圧が印加可能になっている。以下、詳細に説明する。
【００１５】
半導体層１０２は例えばＡｌＧａＮ層であり、例えばＧａＮ層からなる半導体層１００上に形成されている。半導体層１００，１０２には素子分離膜１０１が埋め込まれている。素子分離膜１０１は、トランジスタ形成領域を他の領域から分離している。
【００１６】
半導体層１０２上には、フローティング電極１１０のほかに、ソース電極１０６及びドレイン電極１０４が形成されている。絶縁層１２０は素子分離膜１０１、半導体層１０２、ソース電極１０６、ドレイン電極１０４、及びフローティング電極１１０を覆っている。
【００１７】
図１に示すように、トランジスタ形成領域すなわち半導体層１０２のうち素子分離膜１０１で覆われていない部分は、平面形状が矩形となっている。そして矩形の短辺側の一方の端部にソース電極１０６が重なっており、他方の端部にドレイン電極１０４が重なっている。制御電極１３２は、フローティング電極１１０のうちトランジスタ形成領域と重なっている部分を覆っており、バイアス電極１３４は、フローティング電極１１０のうち素子分離膜１０１上に位置する部分を覆っている。そして制御電極１３２のうちフローティング電極１１０に対向する部分の面積は、バイアス電極１３４のうちフローティング電極１１０に対向する部分の面積よりも大きくなっている。そのため、フローティング電極１１０と制御電極１３２の間の容量は、フローティング電極１１０とバイアス電極１３４の間の容量よりも大きくなっている。
【００１８】
次に、図１〜図３に示した半導体装置のＨＦＥＴの動作について説明する。ソース電極１０６には０Ｖ、ドレイン電極１０４には正の電圧、例えば６００Ｖが印加される。フローティング電極１１０の電位がある電圧以上となると、半導体層１００と半導体層１０２の界面にキャリアが形成され、ソース電極１０６とドレイン電極１０４の間に電流が流れる（オン状態）。フローティング電極１１０の電位は、制御電極１３２とバイアス電極１３４の電圧によって制御している。バイアス電極１３４に一定の負電圧が印加された状態で、制御電極１３２にゼロ電圧が印加されるとＨＦＥＴはオフ状態になり、制御電極１３２に正の電圧が印加されるとＨＦＥＴはオン状態になる。オン状態時の制御電極１３２の電圧を、本実施形態ではしきい値電圧と呼ぶ。
【００１９】
詳細には、フローティング電極１１０の電位は、フローティング電極１１０と制御電極１３２の間の容量Ｃ１、フローティング電極１１０とバイアス電極１３４の間の容量Ｃ２、制御電極１３２に印加される電圧、及びバイアス電極１３４に印加される電圧等によって決まる。ここでバイアス電極１３４に負電圧を印加しているので、オン状態とするには制御電極１３２に、より高い電圧を印加する必要がある。つまりしきい値電圧を高くすることができる。そして容量Ｃ１，Ｃ２やバイアス電極１３４に印加される電圧の設定により、２Ｖ以上のしきい値電圧を得ることができる。また、しきい値電圧はバイアス電極１３４の電圧で制御可能なので、この電圧によりデバイス製造過程でのしきい値ばらつきの影響を抑制することができる。
【００２０】
なおバイアス電極１３４に入力される電圧は、半導体装置の内部に設けられた定電圧回路から入力されてもよいし、外部から入力されてもよい。
【００２１】
次に、本実施形態の効果について、詳細に説明する。通常のＡｌＧａＮ／ＧａＮ系ＨＦＥＴでは、自発分極および圧電効果により、図４のエネルギーバンド図に示すように、ゲート電極（本実施形態ではフローティング電極１１０）／ＡｌＧａＮ／ＧａＮのへテロ構造におけるＡｌＧａＮ層のＧａＮ層側には正の電荷が、ゲート電極側には負の電荷が形成される。この電荷量は、ＡｌＧａＮ層の膜厚に依存し、膜厚が厚くなるほど形成される電荷量が多くなる。ＡｌＧａＮ層がある値より厚くなってＡｌＧａＮ層に形成される電荷量が多くなると、ＡｌＧａＮ層よりバンドギャップの小さなＧａＮ層側には二次元電子ガスの負の空間電荷が形成され、ゲート電極側には正の電荷が形成される。ＡｌＧａＮ層とＧａＮ層の界面に形成された二次元電子ガスはチャネルを形成し、ゲート電圧がゼロでも電流が流れるデプレッションモードとなる。
【００２２】
しきい値増加のため、前述の非特許文献１に記載されているように、チャネル領域のみＡｌＧａＮ層を薄膜化したリセス構造にすることが開示されている。ゲートとソース電極及びドレイン電極間は、ＡｌＧａＮ層を厚く形成し、二次元電子ガスによる低抵抗化を図っている。Ａｌ組成にもよるが、エンハンスメントモード型とするためにはＡｌＧａＮ層を１５ｎｍ程度以下にする必要がある。またＡｌＧａＮ層を薄くするに従いしきい値電圧は増加するが、しきい値電圧を１Ｖ以上とするには、ＡｌＧａＮ層を１０ｎｍ程度以下に薄膜化する必要がある。ここでＡｌＧａＮ層の膜厚ばらつきは、しきい値ばらつきとなるので、ＡｌＧａＮ層厚は高精度に形成する必要がある。上述の様な薄いＡｌＧａＮ層を制御性良く形成することは難しい。しかしながら、上述の様な、チャネル領域のみ薄膜のＡｌＧａＮ層を制御性良く形成する方法は、開示されていない。
【００２３】
これに対して、第１実施形態に係る半導体装置は、チャネルをリセス構造とする必要はなく、ＡｌＧａＮ層はソース電極からドレイン電極まで厚く形成しても、しきい値電圧を高くすることができる。図１に示した構造の等価回路を図５に示す。制御電極１３２にはゼロから正の電圧が印加され、対向するフローティング電極１１０表面にはゼロから負の電荷が形成される。バイアス電極１３４に負の一定電圧を印加すると、対向するフローティング電極１１０には正の電荷が形成される。つまり、制御電極１３２により形成される電荷を打ち消す方向の電荷が、バイアス電極１３４により形成されるので、チャネル電位を同じにするには、バイアス電極１３４がない場合に比べ、制御電極１３２に高い電圧を印加する必要がある。従って、従来構造ではしきい値がマイナスであったが、本実施形態ではしきい値をプラスとすることが出来る。
【００２４】
上記した内容を数式で説明する。フローティング電極１１０、制御電極１３２及びバイアス電極１３４の電位をそれぞれＶＦ,ＶＣ１,ＶＣ２、フローティング電極１１０と制御電極１３２の間の容量をＣ１、フローティング電極１１０とバイアス電極１３４の間の容量をＣ２、フローティング電極１１０と半導体層１００間の容量をＣ０とすると、フローティング電極１１０の電位は、
ＶＦ＝(Ｃ１ＶＣ１＋Ｃ２ＶＣ２)／(Ｃ０＋Ｃ１＋Ｃ２)
と表せる。バイアス電極１３４の電圧ＶＣ２を負の電圧にすることで、制御電極１３２の電圧ＶＣ１が正の電圧の時に、フローティング電極１１０の電圧ＶＦを負の電圧に設定することが出来る。ＶＦは従来構造のゲート電圧に、ＶＣ１は本実施形態の構造のゲート電圧にそれぞれ相当するが、従来構造ではしきい値電圧が負であったとしても、本実施形態の構造ではしきい値電圧を正にできることが分かる。
【００２５】
また、ドレイン電流をＩｄとすると、相互コンダクタンスｇｍは、
ｇｍ＝∂Ｉｄ／∂ＶＣ１＝∂Ｉｄ／∂ＶＦ・∂ＶＦ／∂ＶＣ１=∂Ｉｄ／∂ＶＦ・Ｃ１／(Ｃ０＋Ｃ１＋Ｃ２)
と表せる。Ｃ１>>Ｃ０，Ｃ２の時、∂VF/∂VＣ１〜１となるので、
ｇｍ＝∂Ｉｄ／∂ＶＦ
となる。∂Ｉｄ／∂ＶＦは従来構造での相互コンダクタンスであり、フローティング電極と制御電極１３２間の容量をそれ以外の容量より大きくすることで、相互コンダクタンスｇｍを従来構造と同程度に設計することができる。
【００２６】
また、本実施形態ではフローティング電極１１０には電荷が蓄積されていない場合を説明したが、フローティング電極１１０に負電荷を蓄積させることで、しきい値電圧を高くする方法も適宜組み合わせることも可能である。負電荷を蓄積する方法としては、制御電極１３２やバイアス電極１３４からのトンネル効果による電子注入等を用いることができる。更に本実施形態では、トランジスタ形成領域上に制御電極１３２を形成しているが、フローティング電極１１０と容量結合をしていれば良いので、必ずしもトランジスタ形成領域上にある必要はなく、素子分離膜１０１上に配置しても良い。
【００２７】
図６は、第２の実施形態に係る半導体装置を示す平面図である。図７は、図６のＡ−Ａ´断面図である。尚、本実施形態に係る半導体装置には、図６に示した構成以外にも、層間絶縁膜や、他の素子等との電気的接続を行う為の配線等が設けられている。但し、それらの図示及び説明は省略している。本実施形態に係る半導体装置は、以下の点を除いて、第１の実施形態に示した半導体装置と同様の構成である。
【００２８】
まず、フローティング電極１１０がショットキ型ではなくＭＩＳ型、すなわちフローティング電極１１０と半導体層１０２の間に絶縁膜１０３が形成されている。また制御電極１３２が複数（例えば２つ）設けられている。そしてバイアス電極１３４には一定の負電圧が印加され、制御電極１３２，１３３にはゼロまたは正の電圧が印加される。そしてこの半導体装置は、制御電極１３２，１３３の両方に正の電圧が印加された時にオン状態となるように設計されており、制御電極１３２と制御電極１３３を２入力とするＡＮＤ回路となっている。
【００２９】
本実施形態によれば、第１の実施形態と同様の効果を得ることができる。また上記したようにＡＮＤ回路を形成することができる。
【００３０】
なお、図６では制御電極１３２，１３３は、ソース電極１０６とドレイン電極１０４を結ぶ方向に並んで配置されているが、図８に示す様に、ソース電極１０６とドレイン電極１０４を結ぶ方向に対して垂直な方向に並んで配置されていてもよい。このように、制御電極１３２，１３３はフローティング電極１１０と容量結合されていれば、その配置は任意である。従って、素子分離上のフィールド領域に形成しても良い。また、制御電極１３２，１３３の数を増やすことで、多入力のＡＮＤ回路を形成することもできる。
【００３１】
また、本実施形態ではフローティング電極１１０には電荷が蓄積されていない場合を説明したが、フローティング電極１１０に負電荷を蓄積させることで、しきい値電圧を高くする方法も適宜組み合わせることも可能である。負電荷を蓄積する方法としては、制御電極１３２，１３３やバイアス電極１３４からのトンネル効果による電子注入等を用いることができる。更に、ゲート絶縁膜１０３を酸化膜／窒化膜／酸化膜の積層構造とし、窒化膜に負電荷を蓄積させることで、しきい値電圧を高くする方法も適宜組み合わせることも可能である。負電荷を蓄積する方法としては、半導体層１０２からのトンネル効果による電子注入等を用いることができる。更に本実施形態では、トランジスタ形成領域上に制御電極１３２，１３３を形成しているが、フローティング電極１１０と容量結合をしていれば良いので、必ずしもトランジスタ形成領域上にある必要はなく、素子分離膜１０１上に配置しても良い。
【００３２】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３３】
１００ 半導体層
１０１ 素子分離膜
１０２ 半導体層
１０３ 絶縁膜
１０４ ドレイン電極
１０６ ソース電極
１１０ フローティング電極
１２０ 絶縁層
１３２ 制御電極
１３３ 制御電極
１３４ バイアス電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2011192944.tif 000009
【図８】
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