(57)【要約】【課題】トランジスタ間の分離性が良好な半導体装置を提供する。【解決手段】半導体装置において、第１導電型の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁膜と、前記能動領域の上部に相互に離隔して形成された第２導電型のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間のチャネル領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、第１導電型であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、前記能動領域における前記ソース層及び前記ドレイン層の直下域に形成され、前記ゲート電極の直下域には形成されていないパンチスルーストッパ層と、を設ける。【選択図】図２
2011192841.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁膜と、
前記能動領域の上部に相互に離隔して形成された第２導電型のソース層及びドレイン層と、
前記半導体基板上における前記ソース層と前記ドレイン層との間のチャネル領域の直上域に設けられたゲート電極と、
前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、
第１導電型であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、前記能動領域における前記ソース層の直下域に形成された第１のパンチスルーストッパ層及び前記ドレイン層の直下域に形成された第２のパンチスルーストッパ層と、
を備え、
前記第１のパンチスルーストッパ層と前記ソース層は前記チャネル領域で分離されており、
前記第２のパンチスルーストッパ層と前記ドレイン層は前記チャネル領域で分離されており、
前記第１のパンチスルーストッパ層と前記第２のパンチスルーストッパ層は、前記ゲート電極の直下域で分離されていることを特徴とする半導体装置。
【請求項２】
前記素子分離絶縁膜上に設けられたシールド電極をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板の上層部分において、前記素子分離絶縁膜により複数の他の能動領域が区画されており、
前記他の能動領域には、前記ソース層、前記ドレイン層、前記ゲート絶縁膜及び前記ゲート電極によって形成される第１のトランジスタとは異なる第２のトランジスタが形成されており、
前記他の能動領域間の距離は前記能動領域間の距離よりも長く、
前記他の能動領域には前記第１及び第２のパンチスルーストッパ層が形成されていないことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
ＮＡＮＤ型フラッシュメモリであり、
一方向に延びるワード線をさらに備え、
前記ソース層、前記ドレイン層、前記ゲート絶縁膜及び前記ゲート電極によって形成される第１のトランジスタは、２つで１つの前記ドレイン層を共有するトランジスタ群を構成し、前記トランジスタ群は、前記ＮＡＮＤ型フラッシュメモリのロウデコーダにおいて、前記一方向に沿って複数個配置され、前記一方向において隣り合う前記トランジスタ群に属する前記ゲート電極同士は、前記素子分離絶縁膜上で分離されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記半導体基板における前記素子分離絶縁膜の下面に接した部分の第１導電型不純物の濃度は、前記第１及び第２のパンチスルーストッパ層における第１導電型不純物の濃度よりも低いことを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板に複数のトランジスタが形成された半導体装置に関する。
【背景技術】
【０００２】
通常、半導体基板に複数の高耐圧トランジスタを並べて形成する場合には、高耐圧トランジスタ間を素子分離絶縁膜（ＳＴＩ：shallow trench isolation）によって分離する。また、高耐圧トランジスタの耐圧を確保するために、高耐圧トランジスタの周囲にはウェルを形成しない。しかしながら、これにより、高耐圧トランジスタのゲート電極に高い電圧が印加されると、隣り合う高耐圧トランジスタの空乏層同士が接触して、パンチスルーが発生することがある。これにより、隣り合う高電圧用トランジスタ間においてリーク電流が流れてしまう場合がある。
【０００３】
この対策として、ＳＴＩの直下に不純物拡散領域を形成する技術が提案されている（例えば、特許文献１参照。）。しかし、ＳＴＩの直下に不純物拡散領域を形成する方法は、半導体装置の微細化に伴い、デバイス特性を低下させるという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−２９７０４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、トランジスタ間の分離性が良好な半導体装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、第１導電型の半導体基板と、前記半導体基板の上層部分を複数の能動領域に区画する素子分離絶縁膜と、前記能動領域の上部に相互に離隔して形成された第２導電型のソース層及びドレイン層と、前記半導体基板上における前記ソース層と前記ドレイン層との間のチャネル領域の直上域に設けられたゲート電極と、前記半導体基板と前記ゲート電極との間に設けられたゲート絶縁膜と、第１導電型であり、実効的な不純物濃度が前記半導体基板の実効的な不純物濃度よりも高く、前記能動領域における前記ソース層の直下域に形成された第１のパンチスルーストッパ層及び前記ドレイン層の直下域に形成された第２のパンチスルーストッパ層と、を備え、前記第１のパンチスルーストッパ層と前記ソース層は前記チャネル領域で分離されており、前記第２のパンチスルーストッパ層と前記ドレイン層は前記チャネル領域で分離されており、前記第１のパンチスルーストッパ層と前記第２のパンチスルーストッパ層は、前記ゲート電極の直下域で分離されていることを特徴とする半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、トランジスタ間の分離性が良好な半導体装置を実現することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施形態に係る半導体装置を例示するブロック図である。
【図２】図１に示すメモリアレイ及びコア部を例示する平面図である。
【図３】図２に示すＡ−Ａ’線による断面図である。
【図４】図２に示すＢ−Ｂ’線による断面図である。
【図５】図２に示すＣ−Ｃ’線による断面図である。
【図６】図２に示すＤ−Ｄ’線による断面図である。
【図７】（ａ）及び（ｂ）は、横軸に深さ方向の位置をとり、縦軸に不純物濃度をとって、不純物濃度プロファイルを例示するグラフ図であり、（ａ）は図４に示す直線Ｅに沿ったプロファイルを示し、（ｂ）は図４に示す直線Ｆに沿ったプロファイルを示す。
【図８】図１に示すデコーダ回路部に形成された高耐圧トランジスタを例示する断面図である。
【図９】図１に示すセンスアンプ部に形成された低耐圧トランジスタを例示する断面図である。
【図１０】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１１】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１２】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１３】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１４】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１５】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１６】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１７】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１８】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図１９】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２０】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２１】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２２】本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図２３】本実施形態の変形例に係る半導体装置を例示する断面図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る半導体装置を例示するブロック図であり、
図２は、図１に示すメモリアレイ及びコア部を例示する平面図であり、
図３は、図２に示すＡ−Ａ’線による断面図であり、
図４は、図２に示すＢ−Ｂ’線による断面図であり、
図５は、図２に示すＣ−Ｃ’線による断面図であり、
図６は、図２に示すＤ−Ｄ’線による断面図であり、
図７（ａ）及び（ｂ）は、横軸に深さ方向の位置をとり、縦軸に不純物濃度をとって、不純物濃度プロファイルを例示するグラフ図であり、（ａ）は図４に示す直線Ｅに沿ったプロファイルを示し、（ｂ）は図４に示す直線Ｆに沿ったプロファイルを示し、
図８は、図１に示すデコーダ回路部に形成された高耐圧トランジスタを例示する断面図であり、
図９は、図１に示すセンスアンプ部に形成された低耐圧トランジスタを例示する断面図である。
なお、図を見やすくするために、図２においては、主要な部材のみを図示している。また、各部の寸法の比率は図間で一致させていない。
【００１０】
先ず、本実施形態の特徴部分を概略的に説明する。
本実施形態に係る半導体装置はＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリには、複数のメモリセルが設けられたメモリアレイと、メモリアレイのワード線に駆動電圧を供給するロウデコーダが設けられている。メモリアレイにおいては、アクティブエリアとワード線との最近接部分毎にメモリトランジスタが形成されており、これがメモリセルとなっている。ロウデコーダには、各ワード線に駆動電圧を印加するか否かを切り替える高耐圧トランジスタがワード線の数だけ設けられている。これらの高耐圧トランジスタは、シリコン基板における素子分離絶縁膜（ＳＴＩ）によって区画された能動領域に形成されている。また、接合耐圧を確保するために、これらのトランジスタは、ウェルを介さず半導体基板に直接形成されている。
【００１１】
上述の従来の技術においては、ＳＴＩの直下に不純物拡散領域を形成している。この不純物拡散領域により、ある高耐圧トランジスタにおいて発生した空乏層が、ＳＴＩの下方を回り込んで隣の高耐圧トランジスタに到達することを抑制できる。しかしながら、このような不純物拡散領域は、ＳＴＩを介した高加速のイオン注入によって形成するため、イオン注入の際に散乱した不純物が高耐圧トランジスタの能動領域内に侵入してしまい、トランジスタの特性を低下させてしまうという問題がある。この問題は、半導体装置を微細化するためにＳＴＩの幅を細くすると、より顕著となる。また、ＳＴＩの幅を狭くすると、不純物拡散領域の形成に際して微細なフォトリソグラフィが必要となるため、プロセスコストも増加してしまう。
【００１２】
一方、本実施形態においては、各高耐圧トランジスタのソース層及びドレイン層の直下域にｐ＋型のパンチスルーストッパ層を形成している。これにより、空乏層の伸びをパンチスルーストッパ層によって停止させ、空乏層がＳＴＩの下方を回り込むことを防止でき、パンチスルーによりリーク電流が流れることを防止できる。また、ゲート電極を能動領域毎に分断し、能動領域間の領域上にシールド電極を設けている。これにより、ゲート電極に高電圧が印加されたときに、ＳＴＩの直下域に反転層が形成されることを防止し、反転層を介してリーク電流が流れることを防止できる。これらの結果、隣り合う高耐圧トランジスタ間においてリーク電流が流れることを防止することができる。また、本実施形態においては、ＳＴＩの直下にパンチスルーを防止するための不純物拡散領域を形成する必要がなくなるため、半導体装置を微細化しても、高耐圧トランジスタの特性が低下することがない。
【００１３】
次に、本実施形態に係る半導体装置の構成をより詳細に説明する。
図１に示すように、本実施形態に係る半導体装置１においては、半導体基板として、例えばｐ型のシリコン基板１０が設けられている。シリコン基板１０には、メモリアレイＭＡ、ロウデコーダＲＤ、センスアンプＳＡ及びソース線ドライバＳＤが設けられている。
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。シリコン基板１０の上面に対して平行な方向のうち、ロウデコーダＲＤから見てメモリアレイＭＡが設けられている方向をＸ方向とし、メモリアレイＭＡから見てセンスアンプＳＡが設けられている方向をＹ方向とする。また、シリコン基板１０の上面に対して垂直な方向をＺ方向とする。Ｘ方向、Ｙ方向及びＺ方向は相互に直交している。
【００１４】
図１及び図２に示すように、メモリアレイＭＡには、複数個のメモリトランジスタＴ４がマトリクス状に設けられている。メモリトランジスタＴ４は浮遊ゲート電極及び制御ゲート電極を備えたトランジスタである。Ｘ方向に沿って一列に配列された複数個のメモリトランジスタＴ４は、Ｘ方向に延びる１本のワード線を共通の制御ゲート電極とし、これらのワード線には、ロウデコーダＲＤにより駆動電圧が供給される。駆動電圧は、メモリトランジスタＴ４の浮遊ゲート電極に電子を注入するための書込電圧、メモリトランジスタＴ４の閾値を検出する読出電圧及び浮遊ゲート電極から電子を引き出す消去電圧を含む数水準の電圧であり、通常は論理回路やセンスアンプを駆動するための電圧よりも高い電圧である。
【００１５】
ロウデコーダＲＤには、デコーダ回路部ＤＣ及びコア部ＣＯが設けられている。デコーダ回路部ＤＣは、外部から入力されたロウアドレス信号をデコードして制御信号を生成し、これをコア部ＣＯに対して出力する。デコーダ回路部ＤＣにはソース・ドレイン間に高電圧が印加される高耐圧トランジスタＴ２（図８参照）が設けられている。また、上述の如く、コア部ＣＯには、あるワード線に駆動電圧を印加するか否かを切り替える高耐圧トランジスタＴ１（図４参照）が、ワード線の数だけ設けられている。センスアンプＳＡはメモリアレイＭＡのメモリセルからデータを読み出す回路である。センスアンプＳＡには、高電圧が印加されない低耐圧トランジスタＴ３（図９参照）が設けられている。ソース線ドライバＳＤはメモリアレイのソース線に所定の電圧を印加する回路である。
【００１６】
以下、上述の各部分のうち、本実施形態の特徴と関連するいくつかの部分について詳細に説明する。
先ず、メモリアレイＭＡの構成について説明する。
図２及び図３に示すように、メモリアレイＭＡにおいては、シリコン基板１０の上部にｎ型のＮウェル１１が形成されており、Ｎウェル１１の上部の一部にはｐ型のＰウェル１２が形成されている。Ｐウェル１２の上部には、Ｙ方向に延びるＳＴＩ２０が相互に平行に複数本形成されており、Ｐウェル１２におけるＳＴＩ２０間の部分がアクティブエリア１９となっている。ＳＴＩ２０の上面は、シリコン基板１０（Ｐウェル１２）の上面から上方に突出している。
【００１７】
シリコン基板１０上におけるＳＴＩ２０間の部分にはシリコン酸化膜１４が形成されており、シリコン酸化膜１４上にはポリシリコン膜１６が設けられている。ポリシリコン膜１６の上面の高さは、ＳＴＩ２０の上面の高さとほぼ同じである。ＳＴＩ２０及びポリシリコン膜１６の上方には、下側から順に、中間絶縁膜２１、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７が積層されている。ここで、中間絶縁膜２１は、例えば、シリコン酸化膜、シリコン窒化膜、アルミナ膜等の高誘電率膜、又は、これらの積層膜（例えば、ＯＮＯ膜、ＮＯＮＯＮ膜、ＮＯＡＯＮ膜）である。
【００１８】
そして、シリコン酸化膜１４、ポリシリコン膜１６、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７は、Ｙ方向に沿って周期的に分断されており、Ｘ方向に延びるゲート構造体３０を形成している。ゲート構造体３０のうち、ポリシリコン膜１６はＸ方向及びＹ方向の双方に沿って分断されており、従って、Ｘ方向及びＹ方向に沿ってマトリクス状に配列されている。一方、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７は、Ｘ方向に延びるワード線ＷＬを構成している。また、アクティブエリア１９におけるゲート構造体３０の直下域間の領域には、ドナーとなる不純物（ｎ型不純物）がイオン注入されており、不純物拡散層（図示せず）が形成されている。
【００１９】
これにより、Ｚ方向から見て、Ｙ方向に延びるアクティブエリア１９とＸ方向に延びるワード線ＷＬとの交点毎に、メモリトランジスタＴ４が形成されている。メモリトランジスタＴ４においては、ポリシリコン膜１６が浮遊ゲート電極として機能し、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７からなるワード線ＷＬが制御ゲート電極として機能し、シリコン酸化膜１４がアクティブエリア１９とポリシリコン膜１６とを絶縁するゲート絶縁膜として機能し、中間絶縁膜２１が浮遊ゲート電極（ポリシリコン膜１６）と制御ゲート電極（ポリシリコン膜２２及び２４並びに金属サリサイド膜３７）とを絶縁する電極間絶縁膜として機能する。
【００２０】
また、ゲート構造体３０間には、例えばシリコン窒化物からなる側壁（図示せず）が設けられており、ゲート構造体３０及び側壁の表面を覆うように、シリコン窒化膜３８が形成されており、ゲート構造体３０を埋め込むようにシリコン酸化膜３９が設けられている。
【００２１】
メモリアレイＭＡは、Ｙ方向に沿って配列された複数のブロックに区画されている。例えば、メモリアレイＭＡには、２×２１０個（２０４８個）のブロックＢＬ０〜ＢＬ２ｋが設けられている。各ブロックには、例えば６４本のワード線ＷＬが設けられている。以下、必要に応じて、この６４本のワード線をワード線ＷＬ０〜ＷＬ６３という。ワード線ＷＬ０〜ＷＬ６３からなるグループの両側には、選択ゲート電極ＳＧが設けられている。選択ゲート電極ＳＧは、ゲート構造体３０と同様なゲート構造体内に作り込まれており、ポリシリコン膜１６とポリシリコン膜２２、２４及び金属サリサイド膜３７とが結合されて構成されている。
【００２２】
次に、ロウデコーダＲＤのコア部ＣＯの構成について説明する。
図２に示すように、コア部ＣＯにおいては、メモリアレイＭＡのワード線ＷＬと同数の高耐圧トランジスタＴ１が設けられている。高耐圧トランジスタＴ１のサイズは、メモリトランジスタＴ４のサイズよりもかなり大きく、Ｙ方向においては、１個の高耐圧トランジスタＴ１の長さはメモリアレイＭＡの１つのブロックの長さとほぼ等しく、従って６４個のメモリトランジスタＴ４が配列された長さにほぼ等しい。そして、コア部ＣＯにおいては、メモリアレイＭＡの各ブロックに対応する高耐圧トランジスタＴ１が、Ｘ方向に沿って一列に配列されている。すなわち、本実施形態においては、メモリアレイＭＡの各ブロックには６４本のワード線ＷＬ０〜ＷＬ６３が設けられているため、コア部ＣＯには６４個の高耐圧トランジスタＴ１０〜Ｔ１６３が、対応するブロックから見てＸ方向に位置する領域において、Ｘ方向、すなわち、ワード線ＷＬが延びる方向に沿って一列に配列されている。
【００２３】
図２、図４、図５及び図６に示すように、コア部ＣＯにおいては、シリコン基板１０の上部にＳＴＩ２０が格子状に形成されており、シリコン基板１０の上層部分を複数の矩形の能動領域５０に区画している。そして、本実施形態においては、各能動領域５０にＹ方向に沿って配列された２個の高耐圧トランジスタＴ１が形成されて、高耐圧トランジスタ群を構成している。この２個の高耐圧トランジスタＴ１については、能動領域５０のＹ方向両端部にソース層５１が設けられており、Ｘ方向中央部に共通のドレイン層５２が設けられている。ソース層５１とドレイン層５２とは相互に離隔している。Ｘ方向において隣接する高耐圧トランジスタ群のそれぞれに属する高耐圧トランジスタＴ１のゲート電極Ｅ１同士は、ＳＴＩ２０上で分離されている。ソース層５１及びドレイン層５２にはドナーとなる不純物（ｎ型不純物）として、例えばリンが導入されており、導電型はｎ−型である。ソース層５１及びドレイン層５２には、ｎ＋型のコンタクト領域５３が局所的に形成されている。コンタクト領域５３には例えばヒ素が導入されている。能動領域５０におけるソース層５１とドレイン層５２との間の領域及びその直下域は、シリコン基板１０となっている。
【００２４】
ここで、能動領域５０におけるソース層５１及びドレイン層５２の直下域、ソース層５１とドレイン層５２との間の領域及びその直下域であり、ＳＴＩ２０の下面より高い領域を「チャネル領域」と称する。ソース層５１とドレイン層５２との間の領域及びその直下域のチャネル領域５４の不純物濃度は、シリコン基板１０の不純物濃度とほぼ等しい。但し、チャネル領域５４におけるシリコン基板１０の表面付近には、高耐圧トランジスタＴ１の閾値電圧調整用にｐ型不純物が導入されている場合がある。この場合には、チャネル領域におけるシリコン基板１０の表面付近の不純物濃度は、シリコン基板１０の深い部分（ソース層５１及びドレイン層５２の底部よりも深い部分）の不純物濃度よりも高くなる。
【００２５】
そして、能動領域５０におけるソース層５１及びドレイン層５２の直下域には、ｐ＋型のパンチスルーストッパ層５５が設けられている。パンチスルーストッパ層５５の実効的な不純物濃度は、シリコン基板１０の実効的な不純物濃度よりも高い。なお、「実効的な不純物濃度」とは、半導体材料の導電に寄与する不純物の濃度であり、その半導体材料にドナーとアクセプタの双方が含まれている場合には、相殺分を除いた濃度をいう。パンチスルーストッパ層５５はソース層５１及びドレイン層５２から離隔しており、Ｚ方向におけるパンチスルーストッパ層５５の位置は、ＳＴＩ２０の下端部とほぼ同じであるか、それよりも高い。すなわち、Ｚ方向におけるパンチスルーストッパ層５５の下面の位置は、ＳＴＩ２０の下面の位置とほぼ同じであるか、それよりも高い。ここで、パンチスルーストッパ層５５をソース層５１及びドレイン層５２から離隔させる、言い換えれば、パンチスルーストッパ層５５とソース層５１及びドレイン層５２との間にシリコン基板１０を挟むことにより、パンチスルーストッパ層５５とソース層５１の間、及びドレイン層５２とパンチスルーストッパ層５５との間の不純物の濃度勾配を緩やかにすることができる。その結果、ジャンクションリークを減らすことができる。また、パンチスルーストッパ層５５はチャネル領域５４の内部及びその直下には設けられていない。言い換えると、ソース層５１及びドレイン層５２の下に形成されたパンチスルーストッパ層５５は、ゲート電極の直下域で分離されている。パンチスルーストッパ層５５には、アクセプタとなる不純物（ｐ型不純物）として、例えばボロンが導入されている。
【００２６】
また、図６に示すように、高耐圧トランジスタＴ１のゲート電極Ｅ１の直下にはパンチスルーストッパ層５５が設けられていない。また、Ｘ方向において、高耐圧トランジスタＴ１のゲート電極Ｅ１が延びる部分に対応するＳＴＩ２０の下部の不純物濃度はシリコン基板１０とほぼ同じ不純物濃度である。すなわち、高耐圧トランジスタＴ１のゲート電極Ｅ１の直下領域、Ｘ方向において隣接する高耐圧トランジスタ群のそれぞれに属する高耐圧トランジスタＴ１のゲート電極Ｅ１同士が分離されている箇所には高濃度のｐ型不純物は存在せず、シリコン基板１０とほぼ同じ不純物濃度になっている。
【００２７】
シリコン基板１０上におけるチャネル領域５４の直上域には、ゲート構造体２７が設けられている。ゲート構造体２７においては、下側から順に、シリコン酸化膜１３、ポリシリコン膜１６、中間絶縁膜２１、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７が積層されている。シリコン酸化膜１３はメモリアレイＭＡのシリコン酸化膜１４よりも厚く、高耐圧トランジスタＴ１のゲート絶縁膜として機能する。また、中間絶縁膜２１及びポリシリコン膜２２には開口部２３が形成されており、ポリシリコン膜２４は開口部２３内に侵入し、ポリシリコン膜１６に接している。ポリシリコン膜１６、２２及び２４並びに金属サリサイド膜３７は、相互に接続されて電気的に一体の導電部材となっており、高耐圧トランジスタＴ１のゲート電極Ｅ１として機能する。また、ゲート構造体２７のＹ方向に面した側面上には、例えばシリコン酸化物からなる側壁３２が形成されている。
【００２８】
一方、格子状のＳＴＩ２０の各直線部分においては、幅方向中央部に上方に向けて突出した突出部２０ａが形成されている。すなわち、ＳＴＩ２０の各直線部分の幅方向両端部においては、ＳＴＩ２０の上面の高さは周囲のシリコン基板１０の上面の高さに等しく、幅方向中央部においては、ＳＴＩ２０の上面の高さは周囲のシリコン基板１０の上面の高さよりも高い。突出部２０ａ上には、ゲート構造体２７の上部と同じ構造が設けられている。すなわち、下側から順に、中間絶縁膜２１、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７が積層されている。突出部２０ａ並びにその直上域に積層された中間絶縁膜２１、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７により、ゲート構造体２６が構成されている。ゲート構造体２６の側面上には側壁３２が設けられている。ゲート構造体２６に属するポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７により、シールド電極Ｅ２が構成されている。
【００２９】
Ｚ方向から見て、格子状のＳＴＩ２０の各直線部分の内部にゲート構造体２６が設けられており、ゲート構造体２６の上部がシールド電極Ｅ２となっているため、シールド電極Ｅ２の形状は能動領域５０を区画する略格子状である。但し、ゲート構造体２６には、Ｘ方向に沿って配列された能動領域５０の列毎に、ＳＴＩ２０のＹ方向に延びる部分がＸ方向に延びる部分に突き当たる領域において、切れ目２６ａが形成されている。このため、Ｚ方向から見て、ゲート構造体２６及びシールド電極Ｅ２の形状は完全な格子状ではなく、複数本の櫛がＹ方向に沿って配列された形状となっている。各櫛においては、Ｙ方向に延びる歯がＸ方向に沿って複数本配列されており、Ｘ方向に延びる幹が、Ｘ方向に沿って配列された複数本の歯の一端部に連結されている。
【００３０】
また、半導体装置１においては、ＳＴＩ２０の直下域に不純物拡散領域が形成されていない。このため、シリコン基板１０におけるＳＴＩ２０の下面に接した部分のｐ型不純物の濃度は、パンチスルーストッパ層５５におけるｐ型不純物の濃度よりも低い。例えば、ｐ型不純物がボロンであるとすると、シリコン基板１０におけるＳＴＩ２０の下面に接した部分のボロン濃度は、シリコン基板１０本来のボロン濃度とほぼ同じであり、例えば１×１０１５ｃｍ−３程度である。一方、パンチスルーストッパ層５５におけるボロン濃度は、例えば１×１０１６〜１×１０１８ｃｍ−３である。
【００３１】
更に、シリコン基板１０上には、ゲート構造体２６及び２７並びにこれらの側面上に形成された側壁３２の表面を覆うように、シリコン窒化膜３８が形成されており、ゲート構造体２６及び２７を埋め込むようにシリコン酸化膜３９が設けられている。シリコン酸化膜３９の下部にはコンタクト４１が埋設されており、シリコン酸化膜３９の上部には配線４２が埋設されている。コンタクト４１の下端はコンタクト領域５３に接続されており、上端は配線４２に接続されている。これにより、高耐圧トランジスタＴ１０のソース層５１は、コンタクト４１及び配線４２を介して、ワード線ＷＬ０に接続されている。一般的には、ｉを０〜６３の整数とするとき、各ブロック毎に、高耐圧トランジスタＴ１ｉのソース層５１は、コンタクト４１及び配線４２を介して、ワード線ＷＬｉに接続されている。
【００３２】
以下、能動領域５０の不純物濃度プロファイルの具体例を示す。
図７（ａ）及び（ｂ）において、破線はｎ型不純物の総量を表し、実線はｐ型不純物の総量を表す。また、図７（ａ）及び（ｂ）は、内製シミュレータを用いて不純物濃度プロファイルをシミュレーションした結果である。また、図７（ａ）と図７（ｂ）の縦軸及び横軸のスケーリングは等しい。
図４及び図７（ａ）に示すように、ソース層５１及びその直下域においては、ソース層５１及びコンタクト領域５３に含有されるｎ型不純物のピークよりも下方に、パンチスルーストッパ層５５に含まれるｐ型不純物のピークが認められる。これに対して、図７（ｂ）に示すように、チャネル領域及びその直下域においては、チャネル領域５４に相当するｐ型不純物のピークは認められるものの、パンチスルーストッパ層５５に相当するｎ型不純物のピークは認められない。このように、パンチスルーストッパ層５５はソース層５１及びドレイン層５２の直下域のみに形成されており、チャネル領域５４の直下域には形成されていない。
【００３３】
次に、ロウデコーダＲＤのデコーダ回路部ＤＣについて説明する。
デコーダ回路部ＤＣはコア部ＣＯと同様にメモリアレイＭＡのブロック毎に配置されている。
図８に示すように、デコーダ回路部ＤＣにおいては、ＳＴＩ２０によってシリコン基板１０の上部が複数の能動領域６０に区画されており、各能動領域６０に１つの高耐圧トランジスタＴ２が形成されている。能動領域６０間の距離はコア部ＣＯにおける能動領域５０間の距離よりも長い。これは、高耐圧トランジスタＴ２はデコーダ回路部ＤＣに配置される配置素子数が少なく（言い換えれば、高耐圧トランジスタＴ２の配置密度が小さく）、且つ、高耐圧トランジスタＴ２の転送電圧は高耐圧トランジスタＴ１の転送電圧よりも高いためである。また、能動領域６０にはパンチスルーストッパ層５５が形成されていない。更に、能動領域６０間の領域にはシールド電極Ｅ２（図２参照）が設けられていない。高耐圧トランジスタＴ２における上記以外の構成は、高耐圧トランジスタＴ１と同様である。
【００３４】
すなわち、チャネル領域５４の直上域にはゲート構造体２８が設けられている。ゲート構造体２８においては、下側から順に、シリコン酸化膜１３、ポリシリコン膜１６、中間絶縁膜２１、ポリシリコン膜２２、ポリシリコン膜２４、金属サリサイド膜３７が積層されている。そして、シリコン酸化膜１３が高耐圧トランジスタＴ２のゲート絶縁膜として機能し、開口部２３を介して相互に接続されたポリシリコン膜１６、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７が高耐圧トランジスタＴ２のゲート電極として機能する。なお、高耐圧トランジスタＴ２は、ロウデコーダＲＤ以外の高電圧が印加される部分にも設けられていてもよい。
【００３５】
次に、センスアンプ部ＳＡについて説明する。
ここでは、センスアンプ部ＳＡのｎ型トランジスタについて説明する。
図９に示すように、センスアンプＳＡにおいては、シリコン基板１０の上部にＰウェル１２が選択的に形成されている。Ｐウェル１２の上部はＳＴＩ２０によって複数の能動領域７０に区画されている。能動領域７０のサイズは、能動領域５０及び６０よりも小さい。また、能動領域７０間の領域には、シールド電極Ｅ２（図２参照）は設けられていない。
【００３６】
各能動領域７０には、ｎ型の低耐圧トランジスタＴ３が形成されている。低耐圧トランジスタＴ３は、高耐圧トランジスタＴ１及びＴ２よりも耐圧が低いトランジスタである。すなわち、低耐圧トランジスタＴ３においては、ゲート絶縁膜として、シリコン酸化膜１３よりも薄いシリコン酸化膜１４が設けられている。低耐圧トランジスタＴ３における上記以外の構成は、高耐圧トランジスタＴ２と同様である。
【００３７】
すなわち、各能動領域７０には一対のソース層５１及びドレイン層５２が相互に離隔して形成されており、ソース層５１とドレイン層５２との間がチャネル領域５４となっている。また、シリコン基板１０上におけるチャネル領域５４の直上域には、ゲート構造体２９が設けられている。ゲート構造体２９においては、下側から順に、シリコン酸化膜１４、ポリシリコン膜１６、中間絶縁膜２１、ポリシリコン膜２２、ポリシリコン膜２４、金属サリサイド膜３７が積層されている。一方、能動領域７０においても、パンチスルーストッパ層５５（図４参照）は形成されていない。低耐圧トランジスタＴ３においては、ゲート構造体２９を構成するポリシリコン膜１６、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７が、ゲート電極として機能する。なお、低耐圧トランジスタＴ３は、センスアンプＳＡ以外の部分であって、高電圧が印加されない部分にも設けられていてもよい。
【００３８】
次に、Ｚ方向における各トランジスタの形成領域間の関係について説明する。
シリコン基板１０の上面１０ａにおける高耐圧トランジスタＴ１及びＴ２の形成領域に位置する領域は、低耐圧トランジスタＴ３及びメモリトランジスタＴ４の形成領域に位置する領域よりも低い。一方、高耐圧トランジスタＴ１及びＴ２の形成領域に形成されたシリコン酸化膜１３は、低耐圧トランジスタＴ３及びメモリトランジスタＴ４の形成領域に形成されたシリコン酸化膜１４よりも厚い。この結果、シリコン酸化膜１３の上面とシリコン酸化膜１４の上面とは、ほぼ同じ高さにある。これにより、ポリシリコン膜１６、中間絶縁膜２１、ポリシリコン膜２２、ポリシリコン膜２４及び金属サリサイド膜３７は、それぞれ、全てのトランジスタの形成領域間において、ほぼ同じ高さに配置されている。
【００３９】
次に、本実施形態に係る半導体装置の製造方法について説明する。
図１０〜図２２は、本実施形態に係る半導体装置の製造方法を例示する工程断面図であり、各図の（ａ）及び（ｂ）は高耐圧トランジスタＴ１が形成される予定の領域を示し、（ｃ）は低耐圧トランジスタＴ３が形成される予定の領域を示し、（ｄ）はメモリトランジスタＴ４が形成される予定の領域を示す。
なお、図１０〜図２２は、各トランジスタの相互間の領域を中心に示している。
【００４０】
先ず、図１０（ａ）〜（ｄ）に示すように、半導体基板として、例えばｐ型のシリコン基板１０を用意する。そして、高耐圧トランジスタＴ１及びＴ２が形成される予定の領域（以下、「高耐圧領域」ともいう）において、シリコン基板１０の上面１０ａをエッチングする。これにより、上面１０ａにおける高耐圧領域に位置する部分が、低耐圧トランジスタＴ３及びメモリトランジスタＴ４が形成される予定の領域（以下、「低耐圧領域」ともいう）に位置する部分よりも下方に位置する。
【００４１】
次に、図１１（ａ）〜（ｄ）に示すように、メモリアレイＭＡが形成される領域において、シリコン基板１０の上面１０ａに対してドナーとなる不純物（ｎ型不純物）、例えばリンをイオン注入して、シリコン基板１０の上部にＮウェル１１を形成する。次に、低耐圧領域において、シリコン基板１０の上面１０ａに対してアクセプタとなる不純物（ｐ型不純物）、例えばボロンをイオン注入して、シリコン基板１０の上部にＰウェル１２を形成する。このとき、メモリアレイＭＡを形成する予定の領域においては、Ｚ方向から見て、Ｐウェル１２をＮウェル１１の内部に形成する。なお、高耐圧トランジスタＴ１及びＴ２並びに低耐圧トランジスタＴ３のチャネルとなる予定の領域に、アクセプタとなる不純物、例えばボロンをイオン注入し、ｐ＋型のチャネル領域を形成してもよい。次に、シリコン基板１０上の全面に、厚さが例えば３０〜５０ｎｍのシリコン酸化膜１３を形成する。上述の如く、シリコン酸化膜１３は、完成後の半導体装置１において高耐圧トランジスタＴ１及びＴ２のゲート絶縁膜となる膜である。
【００４２】
次に、図１２（ａ）〜（ｄ）に示すように、リソグラフィ及びエッチングにより、低耐圧領域からシリコン酸化膜１３を除去する。次に、低耐圧領域において、シリコン基板１０上にシリコン酸化膜１４を形成する。シリコン酸化膜１４の膜厚はシリコン酸化膜１３よりも薄くし、例えば５〜１０ｎｍとする。このとき、シリコン酸化膜１３の上面とシリコン酸化膜１４の上面の高さがほぼ等しくなるように、図１０に示す工程において、シリコン基板１０に対するエッチング量を調整する。シリコン酸化膜１４は、完成後の半導体装置１において、低耐圧トランジスタＴ３及びメモリトランジスタＴ４のゲート絶縁膜となる膜である。
【００４３】
次に、図１３（ａ）〜（ｄ）に示すように、シリコン酸化膜１３及び１４上の全面に、ポリシリコン膜１６を堆積させる。ポリシリコン膜１６は、完成後の半導体装置１において、高耐圧トランジスタＴ１及びＴ２のゲート電極の下部、低耐圧トランジスタＴ３のゲート電極の下部、及びメモリトランジスタＴ４の浮遊ゲート電極となる導電膜である。次に、ポリシリコン膜１６上の全面に、例えばシリコン窒化物からなるマスク膜１７を堆積させる。
【００４４】
次に、図１４（ａ）〜（ｄ）に示すように、リソグラフィ及びエッチングにより、マスク膜１７をパターニングする。次に、パターニングされたマスク膜１７をマスクとしてエッチングを行い、ポリシリコン膜１６、シリコン酸化膜１３及び１４、並びにシリコン基板１０の上部を選択的に除去する。これにより、高耐圧トランジスタＴ１が形成される予定の領域の間、高耐圧トランジスタＴ２が形成される予定の領域の間、低耐圧トランジスタＴ３が形成される予定の領域の間、及び、アクティブエリア１９が形成される予定の領域の間に、溝１８を形成する。
【００４５】
次に、図１５（ａ）〜（ｄ）に示すように、全面にシリコン酸化物を堆積させ、その後、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）により上面を平坦化する。これにより、溝１８内にシリコン酸化物を埋め込んで、ＳＴＩ２０を形成する。この時点では、ＳＴＩ２０の上面の高さはマスク膜１７の上面の高さと同じである。これにより、高耐圧トランジスタＴ１が形成される予定の領域においては、シリコン基板１０の上部がＳＴＩ２０によって複数の能動領域５０に区画される。また、高耐圧トランジスタＴ２が形成される予定の領域においては、シリコン基板１０の上部がＳＴＩ２０によって複数の能動領域６０（図８参照）に区画される。更に、低耐圧トランジスタＴ３が形成される予定の領域においては、Ｐウェル１２の上部が、ＳＴＩ２０によって複数の能動領域７０に区画される。更にまた、メモリアレイＭＡが形成される予定の領域においては、シリコン基板１０のＰウェル１２の上部が、ＳＴＩ２０によってＹ方向に延びる複数本のアクティブエリア１９に区画される。
【００４６】
次に、図１６（ａ）〜（ｄ）に示すように、シリコン酸化物を選択的に除去するような条件でエッチングを行い、ＳＴＩ２０の上部を除去する。これにより、ＳＴＩ２０の上面の高さをポリシリコン膜１６の上面の高さとほぼ等しくする。
次に、図１７（ａ）〜（ｄ）に示すように、マスク膜１７（図１６参照）を除去する。次に、ポリシリコン膜１６上及びＳＴＩ２０上に中間絶縁膜２１を形成し、その上にポリシリコン膜２２を形成する。中間絶縁膜２１は、完成後の半導体装置１において、メモリトランジスタＴ４の浮遊ゲート電極と制御ゲート電極とを絶縁する電極間絶縁膜となるものである。
【００４７】
次に、図１８（ａ）〜（ｄ）に示すように、高耐圧領域及び低耐圧トランジスタＴ３を形成する予定の領域において、ポリシリコン膜２２及び中間絶縁膜２１を選択的に除去して、開口部２３を形成する。次に、ポリシリコン膜２２を覆うように、全面にポリシリコン膜２４を堆積させる。このとき、ポリシリコン膜２４は開口部２３内にも埋め込まれて、ポリシリコン膜１６に接触する。ポリシリコン膜２２及び２４は、完成後の半導体装置１において、高耐圧トランジスタＴ１及びＴ２のゲート電極Ｅ１の上部、シールド電極Ｅ２、低耐圧トランジスタＴ３のゲート電極の上部、及びメモリトランジスタＴ４の制御ゲート電極となる導電膜である。次に、ポリシリコン膜２４上にシリコン酸化膜２５を形成する。
【００４８】
次に、図１９（ａ）〜（ｄ）に示すように、リソグラフィ及びエッチングにより、シリコン酸化膜２５、ポリシリコン膜２４、ポリシリコン膜２２、中間絶縁膜２１、ポリシリコン膜１６、シリコン絶縁膜１３及び１４を選択的に除去して、パターニングする。これにより、高耐圧トランジスタＴ１が形成される予定の領域にゲート構造体２７を形成し、高耐圧トランジスタＴ２が形成される予定の領域にゲート構造体２８を形成し、低耐圧トランジスタＴ３が形成される予定の領域にゲート構造体２９を形成し、メモリアレイＭＡが形成される予定の領域にゲート構造体３０を形成する。ゲート構造体２７、２８及び２９は、それぞれ、能動領域５０、６０及び７０の直上域の一部に形成する。
【００４９】
また、このとき、高耐圧トランジスタＴ１が形成される予定の領域の相互間においては、シリコン酸化膜２５、ポリシリコン膜２４、ポリシリコン膜２２及び中間絶縁膜２１と、それらの直下域に配置されたＳＴＩ２０の上部を選択的に除去することにより、ゲート構造体２６を形成する。このとき、ＳＴＩ２０については、ＳＴＩ２０の幅方向両端部において、シリコン基板１０の上面よりも上方に位置する部分を除去する。なお、図１９（ｃ）は、ゲート幅方向（Ｘ方向）に配列された２個の低耐圧トランジスタＴ３の間で、ゲート電極を共有する例を示している。
【００５０】
次に、ゲート構造体２７をマスクとしてアクセプタとなる不純物、例えばボロンをイオン注入することにより、能動領域５０におけるゲート構造体２７の直下域を挟む一対の領域であって、シリコン基板１０の上面から離隔した領域に、導電型がｐ＋型のパンチスルーストッパ層５５を形成する。パンチスルーストッパ層５５の下面の高さは、ＳＴＩ２０の下面の高さとほぼ一致させる。このとき、パンチスルーストッパ層５５は、ゲート構造体２７の直下域には形成されない。また、パンチスルーストッパ層５５は、高耐圧トランジスタＴ２が形成される予定の領域、及び低耐圧領域には形成されない。
【００５１】
次に、ゲート構造体２７〜３０をマスクとしてドナーとなる不純物、例えばリンをイオン注入することにより、シリコン基板１０の上層部分であって、能動領域５０、６０及び７０のそれぞれにおける相互に離隔した領域に、ｎ−型のソース層５１及びドレイン層５２（図４参照）を形成する。このとき、能動領域５０においては、ソース層５１及びドレイン層５２は、パンチスルーストッパ層５５の直上域に自己整合的に形成される。また、シリコン基板１０におけるソース層５１及びドレイン層５２の直下域、ソース層５１とドレイン層５２との間の領域及びその直下域がチャネル領域５４になる。次に、全面に例えばシリコン窒化物を堆積させて、その後、異方性エッチングを行うことにより、ゲート構造体２６〜３０の側面上に側壁３２を形成する。次に、ゲート構造体２７〜３０及び側壁３２をマスクとしてドナーとなる不純物、例えばヒ素をイオン注入することにより、ソース層５１及びドレイン層５２の内部に局所的にｎ＋型のコンタクト領域５３を形成する。
【００５２】
次に、図２０（ａ）〜（ｄ）に示すように、全面にシリコン窒化膜３４を形成し、その後、全面にシリコン酸化膜３５を堆積させる。シリコン窒化膜３４はゲート構造体及び側壁３２の表面を覆うように形成する。シリコン酸化膜３５はゲート構造体間の隙間を埋めるように形成する。
【００５３】
次に、図２１（ａ）〜（ｄ）に示すように、エッチングを行い、ポリシリコン膜２４の上面上から、シリコン酸化膜３５、シリコン窒化膜３４及びシリコン酸化膜２５（図２０参照）を除去する。次に、ポリシリコン膜２４上に金属材料を堆積させて熱処理を施すことにより、ポリシリコン膜２４の上部に金属サリサイド膜３７を形成する。
【００５４】
次に、図２２（ａ）〜（ｄ）に示すように、全面にシリコン窒化膜３８を形成し、その上にシリコン窒化膜３８よりも厚いシリコン酸化膜３９を形成する。次に、通常の方法により、シリコン酸化膜３９及びシリコン窒化膜３８の内部にコンタクト４１及び配線４２を形成する。コンタクト４１は、金属サリサイド膜３７及びコンタクト領域５３に接続させる。これにより、本実施形態に係る半導体装置１が製造される。
【００５５】
次に、本実施形態の動作について説明する。
本実施形態に係る半導体装置１、すなわち、ＮＡＮＤ型フラッシュメモリにおいては、ロウデコーダＲＤにロウアドレス信号が入力されると、ロウデコーダＲＤのデコーダ回路部ＤＣがこのロウアドレス信号をデコードして制御信号を生成し、コア部ＣＯに対して出力する。この制御信号は高耐圧トランジスタＴ１のゲート電極Ｅ１に入力される。一方、コア部ＣＯにおいては、高耐圧トランジスタＴ１のドレイン層５２に駆動電圧が印加される。そして、制御信号により高耐圧トランジスタＴ１がオン状態となると、駆動電圧が高耐圧トランジスタＴ１のソース層５１からコンタクト４１及び配線４２を介してワード線ＷＬに印加され、メモリアレイＭＡのメモリセルを駆動する。
【００５６】
また、高耐圧トランジスタＴ１においては、ソース層５１及びドレイン層５２の下面を起点として空乏層が発生する。しかし、本実施形態においては、ソース層５１及びドレイン層５２の直下域にパンチスルーストッパ層５５が形成されているため、空乏層の伸びをパンチスルーストッパ層５５において停止させることができる。この結果、隣り合う高耐圧トランジスタＴ１間において、空乏層がＳＴＩ２０の下方を回り込んでつながることを防止でき、パンチスルーの発生を防止することができる。
【００５７】
また、パンチスルーストッパ層５５は、ソース層５１及びドレイン層５２よりも下方に形成されており、且つ、ゲート電極Ｅ１の直下域には形成されていない。このため、パンチスルーストッパ層５５がソース層５１、ドレイン層５２及びチャネル領域５４と重なることはなく、ソース層５１、ドレイン層５２及びチャネル領域５４の不純物濃度を変動させることがない。これにより、高耐圧トランジスタＴ１の特性を低下させることがない。
【００５８】
一方、シールド電極Ｅ２には、基準電位、例えば、接地電位が印加される。これにより、ゲート電極Ｅ１の電位に起因する電界が緩和され、能動領域５０間のＳＴＩ２０の直下域に反転層が形成されることを防止できる。
【００５９】
次に、本実施形態の効果について説明する。
上述の如く、本実施形態によれば、パンチスルーストッパ層５５の存在により、パンチスルーの発生を防止することができる。これにより、パンチスルーに起因するリーク電流の発生を防止することができ、高耐圧トランジスタＴ１間を確実に分離することができる。
【００６０】
また、本実施形態においては、ＳＴＩ２０上にシールド電極Ｅ２が設けられているため、このシールド電極Ｅ２に０Ｖ以下の電位を加えることにより、ＳＴＩ２０の直下域に反転層が形成されることを抑制できる。このため、ＳＴＩ２０の直下域に形成された反転層により、リーク電流が流れることを防止できる。これによっても、高耐圧トランジスタＴ１間を確実に分離することができる。
【００６１】
更に、本実施形態においては、上述の如く、パンチスルーストッパ層５５及びシールド電極Ｅ２を設けることにより、高耐圧トランジスタＴ１間を効果的に分離しているため、ＳＴＩ２０の直下域に素子分離のための不純物拡散領域を形成する必要がない。従って、このような不純物拡散領域を形成するためにイオン注入を行う必要がなく、このイオン注入により高耐圧トランジスタＴ１の特性が低下することがない。また、不純物拡散領域を形成すると、熱工程により不純物がゲート電極の直下域まで拡散する場合がある。これを防止するためには、ＳＴＩ２０の幅を広げる必要がある。これに対して、本実施形態においては、不純物拡散領域を形成しなくても、高耐圧トランジスタＴ１間を電気的に分離できる。この結果、ＳＴＩ２０の幅を細くすることができ、高耐圧トランジスタＴ１の高集積化を図ることができる。
【００６２】
また、パンチスルーストッパ層５５は、チャネル領域５４におけるソース層５１とドレイン層５２との間の領域及びその直下域には設けられていない。その結果、チャネル領域５４におけるｐ型不純物の濃度を低くすることができ、高耐圧トランジスタＴ１の閾値電圧を低くすることができる。特に、ロウデコーダＲＤのコア部ＣＯにおいて、高耐圧トランジスタＴ１は高い電圧を転送する必要があるため、カットオフ特性及び信頼性を確保できる範囲で、閾値電圧を低減することが求められている。従って、本実施形態における高耐圧トランジスタＴ１は、ロウデコーダＲＤのコア部ＣＯに配置するのに適している。
【００６３】
一方、ロウデコーダＲＤのコア部ＣＯ以外の部分に設けられた高耐圧トランジスタＴ２については、高耐圧トランジスタＴ１のようにメモリアレイＭＡのブロック毎に配置するといった制約がなく、能動領域６０間の間隔を比較的広くとることができる。このため、パンチスルーストッパ層５５及びシールド電極Ｅ２を設けなくても、高耐圧トランジスタＴ２同士を確実に分離することができる。
【００６４】
また、低耐圧トランジスタＴ３については、Ｐウェル１２内に形成されており、また、ソース・ドレイン間に高電圧が印加されないため、高耐圧トランジスタＴ１及びＴ２と比較して、パンチスルーが発生しにくく、また、ＳＴＩの直下域に反転層が形成されにくい。このため、能動領域７０間の間隔を能動領域５０間の間隔及び能動領域６０間の間隔よりも狭くし、パンチスルーストッパ層５５及びシールド電極Ｅ２を設けなくても、低耐圧トランジスタＴ３同士を確実に分離することができる。また、低耐圧トランジスタＴ３は、そのゲート電極の幅（チャネル長）が短いため、ソース層及びドレイン層の直下にパンチスルーストッパ層を形成すると、これらのパンチスルーストッパ層がゲート電極の直下域において繋がってしまう。その結果、ショートチャネル特性がロールアップしてしまい、回路設計が難しくなってしまう。
【００６５】
また、高耐圧トランジスタＴ１のゲート電極Ｅ１の直下域、Ｘ方向において隣接する高耐圧トランジスタ群のそれぞれに属する高耐圧トランジスタＴ１のゲート電極Ｅ１同士が分離されている箇所には高濃度のｐ型不純物は存在せず、シリコン基板１０とほぼ同じ不純物濃度になっている。この高耐圧トランジスタＴ１のゲート電極Ｅ１の直下域（ＳＴＩ２０上に形成された高耐圧トランジスタＴ１の直下域も含む）に高濃度のｐ型不純物が存在すると高耐圧トランジスタＴ１の閾値電圧が高くなってしまう。
【００６６】
ここで、ＳＴＩ２０の直下域に素子分離のための不純物拡散領域を形成する場合、高耐圧トランジスタＴ１のゲート電極Ｅ１の直下域に、この不純物拡散領域を形成しないことは難しい。この不純物拡散領域を形成するためのリソグラフィの合わせずれ等の影響により、ＳＴＩ２０上に形成された高耐圧トランジスタＴ１のゲート電極Ｅ１の直下域において、この不純物拡散領域が形成される可能性は非常に高い。そこで、高耐圧トランジスタＴ１のゲート電極Ｅ１の直下域にこの不純物拡散領域が形成されないように、Ｚ方向から見たこの不純物拡散領域の大きさを小さくすると、素子分離の機能が低下してしまう。
【００６７】
一方、本実施形態においては、パンチスルーストッパ層５５は高耐圧トランジスタＴ１のゲート電極Ｅ１と自己整合的に形成され、かつ、パンチスルーストッパ層５５の底面はＳＴＩ２０の底面以上の位置にあることから、高耐圧トランジスタＴ１のゲート電極Ｅ１の直下域（ＳＴＩ２０上に形成された高耐圧トランジスタＴ１の直下域も含む）にパンチスルーストッパ層５５が形成されることはない。その結果、高耐圧トランジスタＴ１の閾値電圧を低くすることができる。
【００６８】
さらに、Ｘ方向に隣接する高耐圧トランジスタＴ１のゲート電極Ｅ１が分離された部分のＳＴＩ２０の下方に高濃度のｐ型不純物が存在する場合も、高耐圧トランジスタＴ１の閾値は高くなる。高耐圧トランジスタＴ１のゲート電極Ｅ１には２０Ｖ程度の高電圧が加わるため、その電界は高耐圧トランジスタＴ１のゲート電極Ｅ１の直下域だけでなく、その周辺部にまで影響を及ぼす。そのため、高耐圧トランジスタＴ１のゲート電極Ｅ１の直下域の周辺域においても高濃度のｐ型不純物領域は存在しない方が好ましい。本実施形態においては、Ｘ方向に隣接する高耐圧トランジスタＴ１のゲート電極Ｅ１が分離された部分のＳＴＩ２０下部のｐ型不純物濃度はシリコン基板１０の濃度とほぼ同じであり、その不純物濃度は低い。その結果、高耐圧トランジスタＴ１の閾値電圧を効果的に低くすることができる。
【００６９】
更に、本実施形態においては、ロウデコーダＲＤのコア部ＣＯにおいて、１つの能動領域５０にゲート長方向（Ｙ方向）に沿って２つの高耐圧トランジスタＴ１を配置し、これらの２つの高耐圧トランジスタＴ１間でドレイン層を共有させている。これにより、１つの高耐圧トランジスタＴ１当たりのＹ方向の長さを短縮することができ、高耐圧トランジスタＴ１をより一層高集積化させることができる。
【００７０】
更にまた、本実施形態においては、シールド電極Ｅ２に切り目を形成し、Ｚ方向から見たシールド電極Ｅ２全体の形状を、複数本の櫛が配列された形状としている。これにより、サージ電圧によりシールド電極Ｅ２に放電が発生することを防止できる。
【００７１】
更にまた、本実施形態によれば、図１９に示す工程において、ゲート構造体２７をマスクとしたイオン注入により、パンチスルーストッパ層５５を形成している。このイオン注入は、ソース層５１及びドレイン層５２を形成するためのイオン注入と連続して行うことができる。また、特別に微細なフォトリソグラフィも不要である。これにより、プロセスコストを大きく増加させることなく、自己整合的に、ソース層５１及びドレイン層５２の直下域のみにパンチスルーストッパ層５５を形成することができる。
【００７２】
更にまた、本実施形態によれば、図１９に示す工程において、ポリシリコン膜２４及びポリシリコン膜２２等をパターニングすることにより、各トランジスタのゲート電極を形成すると同時に、シールド電極Ｅ２を形成することができる。このため、シールド電極Ｅ２を形成するために特別な工程を設ける必要がなく、プロセスコストを増加させることがない。更にまた、本実施形態においては、特別に微細なフォトリソグラフィを行う必要もない。このように、本実施形態によれば、高耐圧トランジスタＴ１の特性を低下させることなく、また、プロセスコストを大きく増加させることなく、高集積化された高耐圧トランジスタＴ１同士を確実に電気的に分離することができる。
【００７３】
次に、本実施形態の変形例について説明する。
図２３は、本変形例に係る半導体装置を例示する断面図である。
図２３に示すように、本変形例においては、パンチスルーストッパ層５５が、ソース層５１の直下域及びドレイン層５２の直下域から相互に近づくように、ゲート電極の直下域内に延出している。但し、この場合もソース層５１の直下域から延出したパンチスルーストッパ層５５と、ドレイン層５２の直下域から延出したパンチスルーストッパ層５５とは、相互に接続されていない。このように、ゲート電極の直下域において相互に接続されなければ、パンチスルーストッパ層５５はゲート電極の直下域に向けて延出していてもよい。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の実施形態と同様である。
【００７４】
以上、実施形態及びその変形例を参照して本発明を説明したが、本発明はこの実施形態及び変形例に限定されるものではない。前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００７５】
例えば、前述の実施形態においては、１つの能動領域５０に２つの高耐圧トランジスタＴ１を形成する例を示したが、本発明はこれに限定されず、１つの能動領域５０に１つの高耐圧トランジスタＴ１を形成してもよい。また、前述の実施形態においては、Ｚ方向から見たシールド電極Ｅ２の形状を、複数本の櫛がＹ方向に沿って配列された形状とする例を示したが、本発明はこれに限定されない。例えば、サージ電圧による放電を防止する適当な手段が設けられていれば、シールド電極Ｅ２に切り目を形成せず、Ｚ方向から見て格子状の形状としてもよい。更に、１つの能動領域５０に１つの高耐圧トランジスタＴ１を形成した上で、シールド電極Ｅ２の形状を各高耐圧トランジスタＴ１を囲むような格子状の形状としてもよい。
【００７６】
更にまた、高耐圧トランジスタＴ１間だけでなく、高耐圧トランジスタＴ２間及び低耐圧トランジスタＴ３間にも、シールド電極Ｅ２を設けてもよい。更にまた、前述の実施形態においては、シリコン基板１０の導電型がｐ型であり、高耐圧トランジスタＴ１がｎチャネル型である例を示したが、シリコン基板１０はｎ型であり、高耐圧トランジスタＴ１はｐチャネル型であってもよい。この場合、１つの能動領域５０に形成された２つの高耐圧トランジスタは、ドレイン層ではなくソース層を共有していてもよい。
【符号の説明】
【００７７】
１  半導体装置、１０  シリコン基板、１０ａ  上面、１１  Ｎウェル、１２  Ｐウェル、１３、１４  シリコン酸化膜、１６  ポリシリコン膜、１７  マスク膜、１８  溝、１９  アクティブエリア、２０  ＳＴＩ、２０ａ  突出部、２１  中間絶縁膜、２２  ポリシリコン膜、２３  開口部、２４  ポリシリコン膜、２５  シリコン酸化膜、２６、２７、２８、２９、３０  ゲート構造体、２６ａ  切れ目、３２  側壁、３４  シリコン窒化膜、３５  シリコン酸化膜、３７  金属サリサイド膜、３８  シリコン窒化膜、３９  シリコン酸化膜、４１  コンタクト、４２  配線、５０  能動領域、５１  ソース層、５２  ドレイン層、５３  コンタクト領域、５４  チャネル領域、５５  パンチスルーストッパ層、６０、７０  能動領域、ＢＬ０〜ＢＬ２ｋ  ブロック、ＣＯ  コア部、ＤＣ  デコーダ回路部、Ｅ１  ゲート電極、Ｅ２  シールド電極、ＭＡ  メモリアレイ、ＲＤ  ロウデコーダ、ＳＡ  センスアンプ、ＳＤ  ソース線ドライバ、ＳＧ  選択ゲート電極、Ｔ１、Ｔ１０〜Ｔ１６、Ｔ２  高耐圧トランジスタ、Ｔ３  低耐圧トランジスタ、Ｔ４  メモリトランジスタ、ＷＬ、ＷＬ０〜ＷＬ６３  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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