(57)【要約】【課題】強誘電体特性である分極量を維持しつつ疲労特性を向上させた信頼性が高い半導体装置を実現できるようにする。【解決手段】半導体装置は、基板１０１の上に形成され、高融点金属を含む導電体膜１３１と、導電体膜１３１の上に形成された複数の金属元素を含む強誘電体金属酸化膜１３２とを備えている。強誘電体金属酸化膜１３２は、複数の金属元素のうちの一の金属元素と酸素元素との化学量論的結合を、一の金属元素と酸素元素との酸素欠損を含む結合よりも多く含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の上に形成され、高融点金属を含む導電体膜と、
前記導電体膜の上に形成された複数の金属元素を含む強誘電体金属酸化膜とを備え、
前記強誘電体金属酸化膜は、前記複数の金属元素のうちの一の金属元素と酸素元素との化学量論的結合を、前記一の金属元素と酸素元素との酸素欠損を含む結合よりも多く含むことを特徴とする半導体装置。
【請求項２】
前記一の金属元素と酸素元素との化学量論的結合を示すＸ線光電子分光分析の結合エネルギーのピーク強度は、前記一の金属元素と酸素元素との酸素欠損を含む結合を示すＸ線光電子分光分析の結合エネルギーのピーク強度よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一の金属元素は、その酸化物の生成エンタルピーが、ＳｉＯ2の生成エンタルピーよりも小さいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記基板と前記導電体膜との間に形成された酸化膜をさらに備え、
前記酸化膜における前記導電体膜に覆われていない部分の面積に対する前記導電体膜の面積比率は、３．１％以下であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記酸化膜は、前記導電体膜が形成された領域を除く領域に形成された溝部を有していることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記酸化膜は、凹部を有し、
前記導電体膜及び強誘電体金属酸化膜は、前記凹部の底面及び側面に沿って形成されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記一の金属元素はビスマスであり、
前記強誘電体膜金属酸化膜は層状ペロブスカイト構造を有するチタン酸ビスマス結晶からなることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記高融点金属は、白金、イリジウム又はルテニウムであることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項９】
基板の上に高融点金属を含む導電体膜を形成する工程（ａ）と、
前記導電体膜の上に、有機金属化学気相成長法を用いて複数の金属元素を含む強誘電体金属酸化膜を形成する工程（ｂ）とを備え、
前記強誘電体金属酸化膜は、前記複数の金属元素のうちの一の金属元素と酸素元素との化学量論的結合を、前記一の金属元素と酸素元素との酸素欠損を含む結合よりも多く含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記一の金属元素と前記酸素元素との化学量論的結合を示すＸ線光電子分光分析の結合エネルギーのピーク強度は、前記一の金属元素と酸素元素との酸素欠損を含む結合を示すＸ線光電子分光分析の結合エネルギーのピーク強度よりも大きいことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記一の金属元素は、その酸化物の生成エンタルピーがＳｉＯ2の生成エンタルピーよりも小さいことを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ａ）よりも前に、前記基板の上に酸化膜を形成する工程（ｃ）をさらに備え、
前記工程（ａ）では、前記酸化膜における前記導電体膜に覆われていない部分の面積に対する前記導電体膜の面積比率が３．１％以下となるように前記導電体膜を形成することを特徴とする請求項９〜１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）では、前記酸化膜における前記導電体膜を形成する領域を除く領域に溝部を形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｃ）では、前記酸化膜に凹部を形成し、
前記工程（ａ）では、前記導電体膜を前記凹部の底面及び側面に沿って形成し、
前記工程（ｂ）では、前記強誘電体金属酸化膜を前記導電体膜に沿って形成することを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項１５】
前記一の金属元素はビスマスであり、
前記強誘電体膜金属酸化膜は層状ペロブスカイト構造を有するチタン酸ビスマス結晶からなることを特徴とする請求項９〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記高融点金属は、白金、イリジウム又はルテニウムであることを特徴とする請求項９〜１５のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に立体形状のキャパシタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを処理し、保存する傾向が推進されている。これに伴い、電子機器が一段と高性能化され、使用される半導体装置の高集積化及び微細化が急速に進んできている。高集積化及び微細化のために、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）に代表される半導体記憶装置の記憶容量素子（キャパシタ）の容量膜として、従来のシリコン酸化物又はシリコン窒化物に代えて高い誘電率を有する高誘電体を用いることが広く研究されている。
【０００３】
また、従来にない低電圧動作と、高速の書き込み及び読み出しとが可能な不揮発性メモリの実用化を目指し、自発分極特性を有する強誘電体を用いたFerro-electric Random Access Memory（ＦｅＲＡＭ）に関する研究開発が盛んに行われている。現在、ＦｅＲＡＭは小容量のメモリが実用化されている。さらに大容量化を実現するため、アクセストランジスタのソース領域又はドレイン領域の上にコンタクトプラグを介して容量素子を形成したスタック型メモリセル構造の開発が行われている。
【０００４】
ＦｅＲＡＭ又はＤＲＡＭ等の半導体記憶装置の高集積化が進むと、トータル低温プロセスが必要不可欠となる。例えば、ＦｅＲＡＭでは、コンタクトプラグと強誘電体キャパシタの下部電極との導通部に酸素バリア膜を配置する。酸素バリア膜は、コンタクトプラグへ酸素が拡散することによるプラグ酸化を抑制し、導通不良を防止する役割を担う。しかし、タンタル酸ビスマスストロンチウム（ＳＢＴ：ＳｒＢｉ2Ｔａ2Ｏ9）又はニオブ添加タンタル酸ビスマスストロンチウム（ＳＢＴＮ）の結晶化温度である８００℃程度まで温度を上昇させると、酸素バリア膜及びソースドレイン表面のシリサイドが劣化して導通不良を引き起こす。このため、ＦｅＲＡＭ半導体記憶装置の高集積化を実現するためには、ＳＢＴ又はＳＢＴＮに代わる低温結晶化強誘電体材料が必要不可欠である。低温形成が可能な強誘電体材料としては、Ｐｂ（Ｔｉx，Ｚｒ1-x）Ｏ3（ＰＺＴ）及びＢｉ4Ｔｉ3Ｏ12（ＢＩＴ）が良く知られている。特に、ＰＺＴは鉛を含むのに対し、ＢＩＴは鉛フリーであり環境に優しい材料であるため、ＢＩＴが近年注目を集めている。
【０００５】
しかし、これらの材料は、Ｐｂ又はＢｉといった拡散しやすい元素を含有しており、疲労特性等の信頼性に大きな問題がある（例えば、特許文献１の図６（Ａ）を参照。）。これらの低温結晶化可能な強誘電体材料を用いる場合には、疲労特性の向上が最重要の課題である。
【０００６】
例えば、ＢＩＴ膜のＢｉサイトの一部をＬａに置き換えることにより疲労特性が大幅に向上することが知られている（例えば、特許文献１の図６（Ｂ）を参照。）。具体的には、Ｂｉ、Ｔｉ及びＬａからなるチタン酸ビスマスランタン（ＢＬＴ）膜の形成用組成物をスピンコート法によりウエハ上に堆積する。その後、熱処理を実施して形成したＢＬＴ膜は、所望量のＬａがＢｉに置換されている。酸素との結合が弱く酸素欠損の発生起点となるＢｉをＬａに置換することにより酸素欠損を抑制でき、疲労特性を大幅に向上させることができるとされている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−８７８１９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来のＢＬＴを用いた疲労特性の向上には以下のような問題があることが明らかとなった。多元系酸化物を有する半導体装置のさらなる高集積化及び微細化を推進するには立体構造のトレンチキャパシタが必須となる。このため、容量膜を段差被覆性に優れた有機金属化学気相堆積法（ＭＯＣＶＤ法）により成膜することが必要となる。しかし、ＭＯＣＶＤ法は、スピンコート法等と比べて組成の制御が非常に難しい。このことがＦｅＲＡＭを実用化する大きな障壁となっている。強誘電体は化学量論組成の近傍においてのみ強誘電性を有し、組成が化学量論組成から大きくずれると強誘電性分極量が低下する。
【０００９】
例えばＭＯＣＶＤ法により、tris(1-methoxy-2-methyl-2-propoxy)bismuth（Ｂｉ（ＭＭＰ）3）と、tetrakis(1-methoxy-2-methyl-2-propoxy)titanium（Ｔｉ（ＭＭＰ）4）とを原料としてＢＩＴ膜を形成した強誘電体キャパシタの場合、次のような問題が生じる。
【００１０】
図１９は、形成したＢＩＴ膜の組成と強誘電性分極量との関係を示している。図１９の縦軸は、最大となる分極量値で規格化した共誘電性分極量を示している。横軸はＴｉの組成を３とした場合のＢｉの組成を示しており、分極量が最大となるときの組成をゼロと規定している。
【００１１】
ＢＩＴからなる強誘電体膜の場合、実使用が可能な強誘電性分極量の範囲は最大分極量の８０％程度と考えられる。図１９に示すように、これを満たすためには分極量が最大となる組成に対してＢｉの組成を±０．１２５程度の範囲に制御する必要がある。これは、組成マージンが極めて小さいことを示しており、組成制御が難しいＭＯＣＶＤ法により実現することは非常に困難である。
【００１２】
このように、３元系の強誘電体材料の場合、組成制御性が極めて難しく、Ｌａの添加量をよほど厳密に制御できなければ疲労特性等の信頼性を向上させることは不可能である。
【００１３】
本発明は、強誘電体特性である分極量を維持しつつ疲労特性を向上させた信頼性が高い半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１４】
前記の目的を達成するため、本発明は半導体装置を、酸素欠損が少ない強誘電体金属酸化膜を備えた構成とする。
【００１５】
具体的に、本発明に係る半導体装置は、基板の上に形成され、高融点金属を含む導電体膜と、導電体膜の上に形成された複数の金属元素を含む強誘電体金属酸化膜とを備え、強誘電体金属酸化膜は、複数の金属元素のうちの一の金属元素と酸素元素との化学量論的結合を、一の金属元素と酸素元素との酸素欠損を含む結合よりも多く含む。
【００１６】
本発明の半導体装置は、強誘電体金属酸化膜が、一の金属元素と酸素元素との化学量論的結合を、一の金属元素と酸素元素との酸素欠損を含む結合よりも多く含む。このため、強誘電体金属酸化膜の疲労劣化を低減できる。また、酸素欠損を少なくすることにより、後工程において水素還元処理及び熱処理が加えられた場合に、欠陥が増大しにくくなる。このため、配線工程等の後工程により分極量の低下を抑えることができる。従って、強誘電体特性を犠牲にすることなく強誘電体膜の信頼性を向上させることができる。
【００１７】
本発明の半導体装置において、一の金属元素と酸素元素との化学量論的結合を示すＸ線光電子分光分析の結合エネルギーのピーク強度が、一の金属元素と酸素元素との酸素欠損を含む結合を示すＸ線光電子分光分析の結合エネルギーのピーク強度よりも大きい構成とすればよい。
【００１８】
本発明の半導体装置において、一の金属元素はその酸化物の生成エンタルピーが、ＳｉＯ2の生成エンタルピーよりも小さいことが好ましい。
【００１９】
本発明の半導体装置は、基板と導電体膜との間に形成された酸化膜をさらに備え、酸化膜における導電体膜に覆われていない部分の面積に対する導電体膜の面積比率を、３．１％以下とすればよい。
【００２０】
本発明の半導体装置において、酸化膜は導電体膜が形成された領域を除く領域に形成された溝部を有していてもよい。
【００２１】
本発明の半導体装置において、酸化膜は凹部を有し、導電体膜及び強誘電体金属酸化膜は、凹部の底面及び側面に沿って形成されていてもよい。
【００２２】
本発明の半導体装置において、一の金属元素はビスマスであり、強誘電体膜金属酸化膜は層状ペロブスカイト構造を有するチタン酸ビスマス結晶とすればよい。
【００２３】
本発明の半導体装置において、高融点金属は白金、イリジウム又はルテニウムとすればよい。
【００２４】
本発明に係る半導体装置の製造方法は、基板の上に高融点金属を含む導電体膜を形成する工程（ａ）と、導電体膜の上に、有機金属化学気相成長法を用いて複数の金属元素を含む強誘電体金属酸化膜を形成する工程（ｂ）とを備え、強誘電体金属酸化膜は、複数の金属元素のうちの一の金属元素と酸素元素との化学量論的結合を、一の金属元素と酸素元素との酸素欠損を含む結合よりも多く含む。
【００２５】
本発明の半導体装置の製造方法において、一の金属元素と酸素元素との化学量論的結合を示すＸ線光電子分光分析の結合エネルギーのピーク強度を、一の金属元素と酸素元素との酸素欠損を含む結合を示すＸ線光電子分光分析の結合エネルギーのピーク強度よりも大きくすればよい。
【００２６】
本発明の半導体装置の製造方法において、一の金属元素はその酸化物の生成エンタルピーがＳｉＯ2の生成エンタルピーよりも小さいことが好ましい。
【００２７】
本発明の半導体装置の製造方法は、工程（ａ）よりも前に、基板の上に酸化膜を形成する工程（ｃ）をさらに備え、工程（ａ）では、酸化膜における導電体膜に覆われていない部分の面積に対する導電体膜の面積比率が３．１％以下となるように導電体膜を形成すればよい。
【００２８】
本発明の半導体装置の製造方法において、工程（ｃ）では、酸化膜における導電体膜を形成する領域を除く領域に溝部を形成してもよい。
【００２９】
本発明の半導体装置の製造方法において、工程（ｃ）では、酸化膜に凹部を形成し、工程（ａ）では、導電体膜を凹部の底面及び側面に沿って形成し、工程（ｂ）では、強誘電体金属酸化膜を導電体膜に沿って形成してもよい。
【００３０】
本発明の半導体装置の製造方法において、一の金属元素はビスマスであり、強誘電体膜金属酸化膜は層状ペロブスカイト構造を有するチタン酸ビスマス結晶とすればよい。
【００３１】
本発明の半導体装置の製造方法において、高融点金属は白金、イリジウム又はルテニウムとすればよい。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によれば、強誘電体特性である分極量を維持し且つ疲労特性を向上した信頼性が高い半導体装置を実現できる。
【図面の簡単な説明】
【００３３】
【図１】一実施形態に係る半導体装置を示す断面図である。
【図２】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】一実施形態に係る半導体装置の電極面積率を３．１％以下とする方法を説明する図であり、（ａ）はレイアウト図であり、（ｂ）は断面図である。
【図５】全面Ｐｔ基板及び電極面積率が２２．３％の基板の上に形成したＢＩＴ膜の疲労特性を示す図である。
【図６】Ｐｔ膜の上に形成したＢＩＴ膜の状態を示す図である。
【図７】（ａ）〜（ｃ）は、ＢＩＴ膜のＢｉ４ｆの結合エネルギーをＸＰＳで測定した結果を示し、（ａ）は全面Ｐｔ基板の上に形成したＢＩＴ膜であり、（ｂ）は電極面積率が２２．３％基板の上に形成したＢＩＴ膜であり、（ｃ）はＳｉＯ2基板の上に形成したＢＩＴ膜である。
【図８】ＳｉＯ2膜の上に形成したＢＩＴ膜の状態を示す図である。
【図９】（ａ）〜（ｄ）は、ＢＩＴ膜のＢｉ４ｆの結合エネルギーをＸＰＳで測定した結果を示し、（ａ）は全面Ｐｔ基板の上に形成したＢＩＴ膜であり、（ｂ）は電極面積率が２２．３％基板の上に形成したＢＩＴ膜であり、（ｃ）はＳｉＯ2基板の上に形成したＢＩＴ膜であり、（ｄ）は電極面積率が３．１％の基板の上に形成したＢＩＴ膜である。
【図１０】電極面積率が２２．３％の基板及び３．１％の基板の上に形成したＢＩＴ膜の疲労特性を示す図である。
【図１１】（ａ）及び（ｂ）は後工程前後の分極量の変化を示す図であり、（ａ）は電極面積率が２２．３の基板の場合であり、（ｂ）は電極面積率が３．１％の基板の場合である。
【図１２】電極面積率が２２．３％の基板の上に形成したＢＩＴ膜の後工程劣化耐性を示す図である。
【図１３】（ａ）及び（ｂ）はＰｔ膜の上に形成したＢＩＴ膜の状態を示す図であり、（ａ）は後工程前の状態であり、（ｂ）は後工程後の状態である。
【図１４】（ａ）及び（ｂ）はＳｉＯ2膜の上に形成したＢＩＴ膜の状態を示す図であり、（ａ）は後工程前の状態であり、（ｂ）は後工程後の状態である。
【図１５】（ａ）〜（ｄ）は、後工程後におけるＢＩＴ膜のＢｉ４ｆの結合エネルギーをＸＰＳで測定した結果を示し、（ａ）は全面Ｐｔ基板の上に形成したＢＩＴ膜であり、（ｂ）は電極面積率が２２．３％基板の上に形成したＢＩＴ膜であり、（ｃ）はＳｉＯ2基板の上に形成したＢＩＴ膜であり、（ｄ）は電極面積率が３．１％の基板の上に形成したＢＩＴ膜である。
【図１６】電極面積率が３．１％の基板の上に形成したＢＩＴ膜の後工程劣化耐性を示す図である。
【図１７】（ａ）及び（ｂ）は一実施形態の一変形例に係る半導体装置を示す断面図であり、（ａ）はセル部であり、（ｂ）は外周部又はスクライブライン部である。
【図１８】（ａ）及び（ｂ）は、一実施形態の一変形例に係る半導体装置を示す図であり、（ａ）は全体のレイアウト図であり、（ｂ）は溝部の配置例を示す平面図である。
【図１９】Ｂｉ組成と規格化分極量との関係を示す図である。
【発明を実施するための形態】
【００３４】
（一実施形態）
図１は、一実施形態に係る半導体装置の断面構造を示している。図１に示すように、シリコン基板等の半導体基板１０１にシャロートレンチアイソレーション（ＳＴＩ）等の素子分離領域１０３により他の領域と分離された素子形成領域１０２が形成されている。素子形成領域１０２の上に、例えばシリコン酸化膜からなるゲート絶縁膜１１１及びポリシリコンからなるゲート電極１１２がこの順に形成されている。ゲート絶縁膜１１１及びゲート電極１１２の側面上にシリコン窒化膜からなるサイドウォール１１３が形成されている。素子形成領域１０２におけるゲート電極１１２及びサイドウォール１１３の側方に、ソース領域及びドレイン領域となる不純物拡散層１１４が形成されている。これにより、トランジスタが構成されている。
【００３５】
半導体基板１０１上の全面に、ゲート電極１１２及びサイドウォール１１３を覆うように、第１の層間絶縁膜１２１が形成されている。第１の層間絶縁膜は例えば、ＣＶＤ法により形成されたホウ素又はリンが添加されたシリコン酸化膜（ＢＰＳＧ膜）とすればよい。第１の層間絶縁膜１２１は、トランジスタの不純物拡散層１１４の一方を露出するコンタクトホールを有する。コンタクトホール内にはタングステン又はポリシリコン等が埋め込まれており、第１のコンタクトプラグ１２４が形成されている。第１の層間絶縁膜１２１の上には、酸化膜からなる第２の層間絶縁膜１２２がＣＶＤ法等により形成されている。第２の層間絶縁膜１２２は第１のコンタクトプラグ１２４を露出するトレンチホールを有する。トレンチホールのサイズは、例えば７００ｎｍ×９００ｎｍで深さが４５０ｎｍとすればよい。
【００３６】
第２の層間絶縁膜１２２における開口部の周縁部及び開口部の内部に断面凹状の下部電極１３１が形成されている。下部電極１３１は例えば白金（Ｐｔ）等の導電体からなる。下部電極１３１の上に、複数の金属元素からなる強誘電体金属酸化膜である強誘電体膜１３２及び上部電極１３３が下部電極１３１の形状に沿うように形成されている。下部電極１３１、強誘電体膜１３２及び上部電極１３３により、強誘電体キャパシタ１３０が構成されている。第２の層間絶縁膜１２２の上に、強誘電体キャパシタ１３０を覆うように第３の層間絶縁膜１２３が形成されている。第１の層間絶縁膜１２１、第２の層間絶縁膜１２２及び第３の層間絶縁膜１２３を貫通する第２のコンタクトプラグ１２５が形成されている。第２のコンタクトプラグ１２５は、トランジスタの不純物拡散層１１４のうち第１のコンタクトプラグ１２４とは反対側に接続されている。
【００３７】
次に、本実施形態に係る半導体装置の製造方法について図面を参照しながら詳細に説明する。まず、図２（ａ）に示すように、シリコン基板等の半導体基板１０１にＳＴＩ等の素子分離領域１０３により分離された素子形成領域１０２を形成する。続いて、素子形成領域１０２の上に、例えばシリコン酸化膜からなるゲート絶縁膜１１１及びポリシリコンからなるゲート電極１１２を順次形成する。この後、ゲート絶縁膜１１１及びゲート電極１１２の側面上にシリコン窒化膜からなるサイドウォール１１３を形成する。素子形成領域１０２におけるゲート電極１１２及びサイドウォール１１３の側方に、ソース領域及びドレイン領域となる不純物拡散層１１４を形成する。
【００３８】
次に、図２（ｂ）に示すように、半導体基板１０１上の全面にゲート電極１１２及びサイドウォール１１３を覆うように、例えば、ホウ素又はリンが添加されたシリコン酸化膜（ＢＰＳＧ膜）からなる第１の層間絶縁膜１２１をＣＶＤ法により形成する。続いて、第１の層間絶縁膜１２１にトランジスタの一方の不純物拡散層１１４を露出するコンタクトホールを形成する。この後、コンタクトホールの内部にタングステン又はポリシリコン等を埋め込み、第１のコンタクトプラグ１２４を形成する。
【００３９】
この後、第１の層間絶縁膜１２１の上に第２の層間絶縁膜１２２をＣＶＤ法により形成し、第２の層間絶縁膜１２２に第１のコンタクトプラグ１２４を露出する開口部を形成する。開口部は、所望のＦｅＲＡＭ容量となるように設計する。例えば径が７００ｎｍ×９００ｎｍで深さが４５０ｎｍとすればよい。続いて、第２の層間絶縁膜１２２における開口部の周縁部及び開口部の内部に断面凹状の下部電極１３１を形成する。
【００４０】
次に、図３（ａ）に示すように、強誘電体膜１３２を形成する。強誘電体膜１３２は、Ｂｉ原料としてＢｉ（ＭＭＰ）3／エチルシクロヘキサン（ＥＣＨ）を用い、Ｔｉ原料としてＴｉ（ＭＭＰ）4／ＥＣＨを用いて形成すればよい。成膜条件は、例えば基板温度を４００℃、チャンバ圧力を４．０Ｔｏｒｒ〜５．０Ｔｏｒｒ（５３３Ｐａ〜６７７Ｐａ）、Ｂｉ原料流量を０．１４９ｓｃｃｍ（ｍｌ／分  ０℃、１０１．３ｋＰａ）、Ｔｉ原料流量を０．４１２ｓｃｃｍ、原料と一緒に流すＥＣＨ以外の別ラインからのＥＣＨ流量を０．０５ｓｃｃｍ、酸素流量を１８００ｓｌｍ（Ｌ／分  ０℃、１０１．３ｋＰａ）とすればよい。続いて、上部電極１３３を強誘電体膜１３２の上に形成する。これにより強誘電体キャパシタ１３０が得られる。
【００４１】
次に、図３（ｂ）に示すように、第２の層間絶縁膜１２２の上に強誘電体キャパシタ１３０を覆うように第３の層間絶縁膜１２３を形成する。この後、第３の層間絶縁膜１２３、第２の層間絶縁膜１２２及び第１の層間絶縁膜１２１を貫通し、トランジスタの他方の不純物拡散層１１４と接続された第２のコンタクトプラグ１２５を形成する。
【００４２】
本実施形態においては、下部電極の電極面積率が３．１％となっている。下部電極の電極面積率とは、図４に示すように１つのチップにおいて、チップ全体に露出する第２の層間絶縁膜に対する下部電極の面積の比率を意味する。キャパシタが立体構造の場合には、下部電極の面積は、トレンチホールの底面の面積とトレンチホールの側面の面積との和となる。例えば、図４に示すように、トレンチホール１２２ａのサイズが７００ｎｍ×９００ｎｍで深さが４５０ｎｍの場合には、トレンチホール１２２ａの底面の面積は、０．６３μｍ2となる。また、トレンチホール１２２ａの底面及び側面を覆うように形成した下部電極の面積は、２．０７μｍ2となり、トレンチホール１２２ａの底面の面積の約３．３倍となる。
【００４３】
下部電極の電極面積率を３．１％にする具体例を以下に示す。例えば、図４に示すように、チップ全体の面積は５．１ｍｍ×２．６ｍｍ＝１３．２６ｍｍ2であり、トレンチホール１２２ａのサイズは７００ｎｍ×９００ｎｍで深さが４５０ｎｍとする。トレンチホール１２２ａは複数形成されており、トレンチホール１２２ａの底面の面積の和がチップ全体の面積に占める割合を０．９３５％とする。この場合、トレンチホール１２２ａの底面の面積は０．１２４ｍｍ2となる。また、下部電極の面積は０．４１ｍｍ2となり、第２の層間絶縁膜の下部電極に覆われていない部分の面積は１３．１４ｍｍ2となる。従って、チップ全体に露出した第２の層間絶縁膜の全面積に対する下部電極の電極面積率は約３．１％となる。
【００４４】
以下において、下部電極の電極面積率が３．１％以下となるように設定することにより強誘電体特性である分極量を維持し、疲労特性を向上できる理由について説明する。
【００４５】
図５は分極量と書き込み回数の関係である、疲労（劣化）特性を示している。なお、疲労特性は上部電極形成後、配線形成等の後工程を行わずに測定した。また、縦軸は、パルス印加回数が１０００回の場合の分極量により規格化した値を示している。
【００４６】
強誘電体キャパシタの疲労特性は、図５において破線で示したように、所定回数のパルスを繰り返し印加しても分極量が変化しないことが理想的である。しかし、一般に、強誘電体キャパシタはパルスを繰り返し印加すると、分極量が減少することが知られている。図５には、下地の全体がＰｔ膜に覆われている全面Ｐｔ基板の場合及びＰｔ膜である下部電極の電極面積率を２２．３％とした基板の上に形成したＢＩＴ膜の分極量の変化を示している。
【００４７】
図５に示すように、下地の全体がＰｔ膜に覆われているＰｔ基板の場合と、電極面積率が２２．３％である基板の場合とにおけるＢＩＴ膜の疲労特性はほぼ同等となった。規格化された分極量は印加パルス回数の増加と共に減少し、パルスの印加を繰り返すことによりキャパシタが疲労劣化する。この結果は、電極面積率が２２．３％の場合と全面Ｐｔ膜の場合とは、基板に堆積する原料（プリカーサ）に対して同等の下地であり、下地膜の上に成膜されたＢＩＴ膜が同様の膜質となることに起因していると推測される。
【００４８】
図６に示すように、ＢｉプリカーサをＰｔ膜の上に堆積する場合、ビスマスオキサイドの生成エンタルピーが小さいために少ないエネルギーによりＢｉプリカーサは容易に還元する。このため、いわゆる酸素欠損である、Ｂｉ−Ｏ結合の欠損が多数形成される。また、Ｐｔ膜は酸素の透過性が極めて高いことが知られており、堆積したＢｉプリカーサから発生した酸素は速やかにＰｔ膜中に拡散していく。従って、Ｐｔ膜の上に酸素欠損がほとんどないＢｉ酸化物を形成することはほぼ不可能であり、疲労劣化が発生してしまうと考えられる。
【００４９】
図７（ａ）〜（ｃ）は、ＢＩＴ膜のＢｉ４ｆの結合エネルギーをＸ線光電子分光（ＸＰＳ）分析により測定した結果を示している。（ａ）は下地の全面がＰｔ膜である基板（全面Ｐｔ膜）の上に形成したＢＩＴ膜であり、（ｂ）は下地が酸化膜でその露出部に対するＰｔ電極の電極面積率が２２．３％の基板の上に形成したＢＩＴ膜であり、（ｃ）は下地が酸化膜の基板（ＳｉＯ2基板）の上に形成したＢＩＴ膜である。なお、ＢＩＴ膜はＭＯＣＶＤ法により形成した。また、Ｂｉ４ｆとは、Ｂｉ原子にＸ線を照射し、Ｂｉ原子の４ｆ軌道電子を励起した（原子から光電子として離れた）ときのエネルギーを示したものである。ピークを示す線の長さは、ピーク強度（ｃｐｓ）を示している。横軸は、結合エネルギーであり、結合エネルギーが高い位置のピーク強度が大きいほど酸素欠損が少ないことを示している。具体的には、ピークＡはほとんど酸素欠損がないＢｉ2Ｏ3結合の場合の結合エネルギーを示し、ピークＢは酸素結合が１つはずれた場合の結合エネルギーを示している。ピークＣはさらに、酸素結合がはずれた場合の結合エネルギーを示している。
【００５０】
図７に示すように、下地が酸化膜であるＳｉＯ2基板の場合には、ピークＡの強度が強く、酸素欠損が少ないＢＩＴ膜が形成されていると考えられる、一方、電極面積率が２２．３％の基板の場合及び全面Ｐｔ基板の場合には、ピークＢの強度がピークＡの強度よりも強く、下地が酸化膜の場合よりも酸素欠損が多くなっている。
【００５１】
図７の結果から、電極面積率が小さくなるほど、言い換えれば、ＳｉＯ2基板に近づく（ＳｉＯ2面積率が大きくなる）ほど、酸素欠損が少ないＢＩＴ膜が形成できると推測される。酸素欠損が少ないＢＩＴ膜とは、ＢｉとＯとの化学量論的結合がＢｉとＯとの欠損を含む結合よりも多く含まれているＢＩＴ膜である。この推測について、以下に図面を参照しながら説明する。
【００５２】
図８は、酸化膜上に堆積したＢＩＴ膜において酸素欠損が少なくなるメカニズムを示している。酸化膜の最表面は酸素により終端されているため、酸化膜表面の上に堆積された第１層目のＢＩＴ膜の酸素欠損を補完することができる。２層目以降の膜堆積過程においては、表面第１層目の原子及び分子配列情報を引き継いで堆積されることが一般的に知られている。このため、酸化膜の上に堆積したＢＩＴ膜は全体的に酸素欠損の少なく、ＢｉとＯとの化学量論的結合がＢｉとＯとの欠損を含む結合よりも多く含まれているＢＩＴ膜になると推測される。
【００５３】
本願発明者は、電極面積率が小さい場合には、わずかに存在するＰｔ電極上においても酸素欠損が発生しにくい成膜反応となり、Ｐｔ電極上に成膜されたＢＩＴ膜であっても酸化膜の上に形成されたＢＩＴ膜と同様の膜質になると推測した。
【００５４】
図９（ｄ）は、下地が酸化膜でありその露出部に対する電極面積率が３．１％の基板の上に形成したＢＩＴ膜のＢｉ４ｆの結合エネルギーをＸＰＳで測定した結果を示している。なお、図９（ａ）〜（ｃ）は図７（ａ）〜（ｃ）と同じデータである。図９に示すように、電極面積率を３．１％とすることにより、ピークＡの強度がピークＢの強度よりも強くなった。電極面積率が２２．３％の基板及び全面Ｐｔ膜の場合と比べて、ＢＩＴ膜の酸素欠損を低減できることが明らかである。また、ピークＡの強度及びピークＢの強度はＳｉＯ2基板の場合とほぼ同じであり、ＳｉＯ2基板の上に形成したＢＩＴ膜と同様の膜質のＢＩＴ膜が形成されていると考えられる。
【００５５】
図１０は、強誘電体キャパシタの上部電極形成直後の疲労劣化特性を示している。図１０に示すように電極面積率が３．１％の基板の上に形成した強誘電体キャパシタは、電極面積率が２２．３％の基板の上に形成した強誘電体キャパシタよりも規格分極量の低下が小さく、疲労劣化が抑制されている。このことから、Ｐｔからなる下部電極の電極面積率が小さい基板上に成膜されたＢＩＴ膜はＳｉＯ2基板上に成膜されたＢＩＴ膜と同様に酸素欠損が少ない膜であることを示している。
【００５６】
Ｐｔは酸素に対する透過性が極めて高く、酸素が容易に抜けていくが、ＳｉＯ2上では、ＳｉＯ2表面の酸素とＢｉが結合することで酸素欠損は抑制される。これは、ＳｉＯ2基板上に堆積されたＢｉの第１層が酸素欠損の少ない原子配列になることから、以降の堆積はその原子配列情報を引き継いで堆積が進むために酸素欠損の少ないＢＩＴ膜が形成されることに基づくと推定される。さらに、電極面積率が３．１％程度まで電極面積率が小さくなると、わずかに存在するＰｔ電極上にもＳｉＯ2上における酸素欠損の発生しにくい成膜反応が伝播し、ウエハのどの領域においてもＳｉＯ2基板と同様の膜質になる。このため、電極面積率を３．１％程度とすることにより強誘電体キャパシタの疲労特性を向上することができる。
【００５７】
次に、製造工程の進行に伴う疲労特性の変化について検討する。図１１（ａ）及び（ｂ）は、配線等を形成する後工程の前後におけるＢＩＴキャパシタの疲労特性を比較して示している。図１１（ａ）は、電極面積率が２２．３％の基板に形成したＢＩＴキャパシタの疲労特性であり、（ｂ）は電極面積率が３．１％の基板に形成したＢＩＴキャパシタの疲労特性を示している。
【００５８】
図１１（ａ）に示すように、電極面積率が２２．３％の基板の場合には、ＢＩＴキャパシタの酸欠損が多いため、パルス印加回数が同じ場合には、後工程前の分極量と比べて後工程後の分極量が大きく減少した。一方、図１１（ｂ）に示すように、電極面積率が３．１％の基板の場合には、ＢＩＴキャパシタの酸素欠損が少ないため、後工程後における分極量の低下が、電極面積率が２２．３％の場合よりも小さくなった。
【００５９】
電極面積率が２２．３％の場合には、例えば後工程前には、１×１０10回のパルス印加回数において基準スペックを満たしていたとしても、後工程により分極量が大きく低下するため後工程後には基準スペックを満たさなくなるおそれがある。しかし、電極面積率が３．１％の場合には、後工程後においても分極量の低下が小さいため、十分スペックを満たす。
【００６０】
所望のスペックを満たすキャパシタを形成するためには、キャパシタ形成後の疲労特性を改善し、パルス印加回数の増加に伴う分極量の低下を抑えるだけでなく、配線工程等の後工程による分極量の低下を抑制することが必要である。図１２は、電極面積率が２２．３％の基板に形成したＢＩＴキャパシタの後工程劣化耐性を示している。後工程劣化耐性とは、同一のパルス印加回数における、キャパシタ形成後の分極量に対する後工程（例えば配線形成）後の分極量の割合（％）である。後工程においてキャパシタ特性が劣化せず、分極量に変化がなければ、後工程劣化耐性は１００％となる。図１２において、後工程は、ＳｉＯ2膜からなる層間膜の形成と、層間膜の上に水素還元熱処理を伴うＳｉＮ膜をＣＶＤ法により形成する工程とした。
【００６１】
図１２に示すように、電極面積率が２２．３％の基板に形成したＢＩＴキャパシタは、同一パルス印加回数におけるキャパシタ形成（上部電極形成）後の分極量（図１２における１００％を示す点線）に対して、ＳｉＮ膜形成後の分極量が大きく減少した。さらに、パルス印加回数が増大すると、上部電極形成後の分極量に対する劣化が大きくなり、パルス印加回数が１×１０9回の場合には、ＳｉＮ膜形成後の分極量は、上部電極形成後に抜き取ったキャパシタの分極量の４２％まで低下した。
【００６２】
前述した通り、電極面積率が２２．３％の基板は、基板に堆積する原料（プリカーサ）にとっては、全面Ｐｔ膜の基板と同様の特性となり、形成したＢＩＴ膜にはいわゆる酸素欠損であるＢｉ−Ｏ結合の欠損が多数存在している。原子配列に欠陥（酸素欠損）が多数存在する膜に対して、水素還元雰囲気における熱処理等行った場合には、図１３に示すような現象が生じると考えられる。まず、図１３（ａ）及び（ｂ）に示すように、水素による還元により既存の酸素欠損を起点としてＢｉ−Ｏ結合の欠損（酸素欠損）がさらに増加する。この結果、ＳｉＮ膜形成後には上部電極形成後よりも分極量の大きな低下が生じる。
【００６３】
後工程の水素還元処理及び熱処理において、Ｂｉ−Ｏ結合が不完全なＢＩＴ膜の方が、Ｂｉ−Ｏ結合の破壊を促進する水素還元処理及び熱処理によってさらにＢｉ−Ｏ結合が多数破壊されることは化学的挙動として当然のことである。一方、先に説明したように、ＳｉＯ2基板の上にＢＩＴ膜を形成した場合には、酸素欠損が少ないＢＩＴ膜が形成できる。従って、ＳｉＯ2基板の上にＢＩＴキャパシタを形成した場合には図１４（ａ）及び（ｂ）に示すように、後工程の水素還元処理及び熱処理によっても、酸素欠損が生じにくくなると考えられる。また、先に説明したように、電極面積率が小さい基板においては、酸素欠損の発生しにくい成膜反応が電極上に伝播するため、ＳｉＯ2基板上と同様の膜質のＢＩＴ膜が得られる。従って、後工程の水素還元・熱処理を経ても、酸素欠損が少ない状態が維持できるものと推測される。
【００６４】
図１５（ａ）〜（ｄ）は、後処理工程を経た後のＢＩＴ膜のＢｉ４ｆの結合エネルギーをＸＰＳで測定した結果を示している。（ａ）は下地の全面がＰｔ膜である基板（全面Ｐｔ膜）の上に形成したＢＩＴ膜であり、（ｂ）は下地が酸化膜でその露出部に対するＰｔ電極の電極面積率が２２．３％の基板の上に形成したＢＩＴ膜であり、（ｃ）は下地が酸化膜の基板（ＳｉＯ2基板）の上に形成したＢＩＴ膜であり、（ｄ）は下地が酸化膜でその露出部に対するＰｔ電極の電極面積率が３．１％の基板の上に形成したＢＩＴ膜である。
【００６５】
図１５に示すように、電極面積率が２２．３％の場合及び全面Ｐｔ膜の場合には、ピークＢの強度がピークＡの強度よりも強くなっている。図９に示した後工程を経る前のＢＩＴ膜と比較すると、ピークＢよりも結合エネルギーが小さいピークＣの強度が増加している。このことから、電極面積率が２２．３％の場合及び全面Ｐｔ膜の場合には、後工程においてにおいて水素還元処理及び熱処理を経ることにより、酸素欠損が増加することが明らかである。
【００６６】
一方、ＳｉＯ2基板の場合には、ＳｉＮ膜に形成した後においても、ピークＡの強度がピークＢ及びピークＣの強度よりも大きく、酸素欠損が少ない状態を維持している。また、電極面積率が３．１％の基板の場合にも、ＳｉＯ2基板の場合とほぼ同様の結果となり、酸素欠損が少ない状態を維持していると考えられる。つまり、ＳｉＯ2基板又は電極面積率が３．１％の基板の上に形成されたＢＩＴ膜は、ＢｉとＯとの化学量論的結合がＢｉとＯとの欠損を含む結合よりも多く含まれた状態を維持することができる。
【００６７】
図１６は、電極面積率が３．１％の基板の上に形成したＢＩＴキャパシタの後工程劣化耐性を示している。図１６に示すように、電極面積率が３．１％の基板に形成したＢＩＴキャパシタは、ＳｉＮ膜形成後の分極量があまり低下していない。パルス印加回数が１×１０9回における後工程劣化耐性は７０％であり、電極面積率が２２．３％の基板の場合と比べて大きい。このように、電極面積率が３．１％の基板を用いた場合は、ＳｉＮ膜形成工程まで製造工程を進行させてもＢＩＴ膜の劣化を小さく抑えることができる。
【００６８】
以上のように、電極面積率が３．１％以下とすることにより、成膜の際に酸素欠陥が少ないＢＩＴ膜を形成することができる。酸素欠陥が少ないＢＩＴ膜は後工程において、水素還元・熱処理等が加えられた場合にも劣化しにくい。このため、疲労特性を大幅に向上したキャパシタを実現することが可能となる。
【００６９】
本実施形態において示したＢＩＴ膜を成膜する際の条件は一例であって、酸素欠損の少ないＢＩＴ膜が得られる他の条件があれば適宜変更してかまわない。特に、基板温度は４００℃に限られるものではない。また、強誘電体膜を形成する工程以外の工程は周知の製造方法を用いることができ、構成及び製造方法を適宜変更してかまわない。
【００７０】
本実施形態においては、Ｂｉ（ＭＭＰ）3とＴｉ（ＭＭＰ）4を用いてＢＩＴ膜を形成する例を示したが、他の原料を用いてＢＩＴ膜を形成する場合にも適用することができる。
【００７１】
なお、本実施形態は、複数の金属元素を含む強誘電体金属酸化膜がＢＩＴ膜である場合を説明した。しかし、Ｂｉのようにその酸化物（Ｂｉ2Ｏ3）の生成エンタルピーの絶対値が小さい金属元素を含む金属酸化膜であれば同様の効果が得られる。生成エンタルピーの絶対値が小さい金属元素を含む金属酸化膜とは、具体的にはＳｉＯ2の生成エンタルピーよりも低い金属酸化膜を指す。表１に示すように、Ｆｅ2Ｏ3、Ｂｉ2Ｏ3、ＭｇＯ、ＭｏＯ2、ＭｎＯ、ＮｉＯ、ＣｕＯ及びＰｂＯ等の金属酸化物は、生成エンタルピーの絶対値が小さく、これらの材料は、Ｈ*（水素ラジカル）により還元してしまうことが知られている。
【００７２】
【表１】
2011114060.tif 000003
特に、表１に示した金属酸化膜の中で最も生成エンタルピーが大きいものはＦｅ2Ｏ3であるため、より限定するならばＦｅ2Ｏ3の生成エンタルピーよりも低い金属酸化膜であれば今回の発明の効果が期待できる。特に、ＰｂＯの生成エンタルピーの絶対値は非常に小さい。従って、ＰｂＯを組成の一部とするＰＺＴ膜の場合には、疲労特性を大きく向上させることができる。
【００７３】
本実施形態では下部電極をＰｔ膜とした半導体装置を一例として取り上げて説明した。しかし、下部電極はＰｔ膜に限らず、Ｐｔに類似する高融点金属であるＩｒ又はＲｕ等であってもよい。
【００７４】
（一実施形態の一変形例）  
先に述べたように、電極面積率を３．１％以下にすることにより、疲労特性が優れた高誘電体キャパシタを実現できる。しかし、微細化に向けて立体構造のトレンチキャパシタとすると、電極面積率を３．１％以下とすることが困難となる。
【００７５】
本変形例においては、セルの外周部及びスクライブライン領域等に露出する酸化膜に溝を形成することにより、チップ上に露出する酸化膜の面積を増大させ、相対的に電極面積率を小さくする。電極を有するメモリセルの周辺及びロジック部等の各機能装置の外周部又はチップ外周のスクライブライン領域に溝を形成することにより、酸化膜の面積を増大することができる。
【００７６】
図１７は、本変形例に係る半導体装置であり、（ａ）はキャパシタが形成されたセル部の断面構成を示し、（ｂ）はセルの外周部及びスクライブライン領域等の断面構成を示している。なお、図１７において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図１７に示すように、セル外周部及びスクライブライン領域の少なくとも一方において第２の層間絶縁膜１２２に溝部１２２ｂが形成されている。溝部１２２ｂは、第２の層間絶縁膜にトレンチホールを形成する際に形成すればよい。
【００７７】
一例を示すと図１８（ａ）に示すように、チップ全体が５．１ｍｍ×２．６ｍｍであり、トレンチホールが７００ｎｍ×９００ｎｍで深さが４５０ｎｍの場合において、レイアウト上（平面投影上）の電極面積率を３．１％とすると、トレンチホールの側面を含む実際の電極面積率は１０．５％となる。一方、スクライブライン領域が、０．７６ｍｍ2生じ、セル周辺その他の領域が１．３ｍｍ2生じる。この場合において、例えば図１８（ｂ）に示すように、セル外周部及びスクライブライン領域において第２の層間絶縁膜１２２に０．１μｍ×０．１μｍで深さが１μｍの溝部１２２ｂを形成すると、チップ上に露出する第２の層間絶縁膜１２２の面積を１２．９ｍｍ2から５５．１ｍｍ2に増加させることができる。これにより、電極面積率が相対的に低下し、約２．５％とすることができる。なお、溝部のサイズは必要に応じて適宜決定すればよい。
【００７８】
以上のようにすることにより、立体的型のキャパシタの場合にも電極面積率を容易に３．１％以下にすることができるため、強誘電体特性である分極量を維持し、疲労特性が向上した信頼性が高い半導体装置を実現できる。
【産業上の利用可能性】
【００７９】
本発明に係る半導体装置及びその製造方法は、強誘電体特性である分極量を維持しつつ疲労特性を向上させた信頼性が高い半導体装置を実現でき、特に立体型のキャパシタを有する半導体装置及びその製造方法等として有用である。
【符号の説明】
【００８０】
１０１      半導体基板
１０２      素子形成領域
１０３      素子分離領域
１１１      ゲート絶縁膜
１１２      ゲート電極
１１３      サイドウォール
１１４      不純物拡散層
１２１      第１の層間絶縁膜
１２２      第２の層間絶縁膜
１２２ａ    トレンチホール
１２２ｂ    溝部
１２３      第３の層間絶縁膜
１２４      第１のコンタクトプラグ
１２５      第２のコンタクトプラグ
１３０      強誘電体キャパシタ
１３１      下部電極
１３２      強誘電体膜
１３３      上部電極
【図１】
2011114060.tif 000004
【図２】
2011114060.tif 000005
【図３】
2011114060.tif 000006
【図４】
2011114060.tif 000007
【図５】
2011114060.tif 000008
【図６】
2011114060.tif 000009
【図７】
2011114060.tif 000010
【図８】
2011114060.tif 000011
【図９】
2011114060.tif 000012
【図１０】
2011114060.tif 000013
【図１１】
2011114060.tif 000014
【図１２】
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【図１３】
2011114060.tif 000016
【図１４】
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【図１５】
2011114060.tif 000018
【図１６】
2011114060.tif 000019
【図１７】
2011114060.tif 000020
【図１８】
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【図１９】
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