(57)【要約】【課題】スタンバイ時のサブスレッショルドリーク電流およびゲートリーク電流を低減させ、スタンバイモードからの復帰時の貫通電流の発生を防ぐことのできる半導体装置を提供する。【解決手段】クロックゲート信号Ｇにより出力レベルが固定されるＮＡＮＤゲート１およびインバータ２〜６と高電位電源線ＶＤＤとの間に接続された高閾値のＰＭＯＳトランジスタＰＨ１〜ＰＨ６、および低電位電源線ＶＳＳとの間に接続された高閾値のＮＭＯＳトランジスタＮＨ１〜ＮＨ６のスイッチングを、スタンバイ制御信号ＳＢ１、ＳＢ２およびそれぞれの反転信号ＳＢ１Ｎ、ＳＢ２Ｎで制御する。【選択図】  図１
2011114817.tif 000002
【特許請求の範囲】
【請求項１】
縦続接続された複数の論理ゲート回路と、
高電位電源線と前記複数の論理ゲート回路のそれぞれの高電位電源端子との間にそれぞれ接続された高閾値の第１のＭＯＳトランジスタと、
低電位電源線と前記複数の論理ゲート回路のそれぞれの低電位電源端子との間にそれぞれ接続された高閾値の第２のＭＯＳトランジスタと、
前記複数の論理ゲート回路を機能停止させ、それぞれの出力電位を高電位あるいは低電位のいずれかに固定する機能停止制御信号を入力する第１の信号線と、
前記機能停止時の出力電位が高電位である論理ゲート回路に接続された前記第２のＭＯＳトランジスタおよび前記機能停止時の出力電位が低電位である論理ゲート回路に接続された前記第１のＭＯＳトランジスタのスイッチングを制御する第１のスタンバイ制御信号を入力する第２の信号線と、
前記機能停止時の出力電位が高電位である論理ゲート回路に接続された前記第１のＭＯＳトランジスタおよび前記機能停止時の出力電位が低電位である論理ゲート回路に接続された前記第２のＭＯＳトランジスタのスイッチングを制御する第２のスタンバイ制御信号を入力する第３の信号線と
を備えることを特徴とする半導体装置。
【請求項２】
通常動作モードからスタンバイモードへ移行するときは、
最初に前記機能停止制御信号が機能停止を指示するレベルとされ、次に前記第１のスタンバイ制御信号がスイッチングオフを指示するレベルとされ、最後に前記第２のスタンバイ制御信号がスイッチングオフを指示するレベルとされ、
スタンバイモードから通常動作モードへ復帰するときは、
最初に前記第２のスタンバイ制御信号がスイッチングオンを指示するレベルとされ、次に前記第１のスタンバイ制御信号がスイッチングオンを指示するレベルとされ、最後に前記機能停止制御信号が機能動作を指示するレベルとされる
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記縦続接続された複数の論理ゲート回路が、
初段を前記機能停止制御信号によりクロックを停止させるクロックゲーティング回路とし、後段を総てインバータとする、
クロックバッファを構成する
ことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記クロックバッファが、クロックツリー構造を有する
ことを特徴とする請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
大規模な半導体集積回路では、消費電力の低減を図るため、機能停止時にクロックの供給を停止する、クロックゲーティング回路を使用することが行われる。
【０００３】
また、クロック・スキューの低減を図るため、複数のクロックバッファをツリー状に配置したクロックツリーを用いてクロックを供給することも行われる。
【０００４】
さらに、クロックバッファの負荷駆動力の向上を図るため、クロックバッファを構成するトランジスタの閾値を低くすることも行われる。ただし、トランジスタの閾値を低くするとサブスレッショルドリーク電流が増大するという問題が発生する。そこで、低閾値のトランジスタと電源との間に高閾値のトランジスタによるスイッチを挿入し、サブスレッショルドリーク電流を低減させることが行われる。
【０００５】
特許文献１には、ゲーテッドクロックの出力が接続されたクロックツリーの各バッファに、電源VDD、ＶＳＳとの接続を遮断する高閾値のトランジスタによるスイッチを挿入した、クロックネットワークの消費電力低減回路が開示されている。
【０００６】
しかし、特許文献１に開示された回路では、機能停止状態（スイッチ・オフ）から動作可能状態（スイッチ・オン）に復帰するときに、各段の高閾値のトランジスタのスイッチングにタイミングのずれがあると、前段の出力がハイインピーダンス状態であるときに後段のバッファが先に動作を開始し、後段のバッファに大きな貫通電流が流れる、という問題が発生することがある。
【０００７】
この問題に対して、特許文献２には、クロックツリーの各バッファに対して、電源VDD、ＶＳＳのいずれか一方にのみ高閾値のトランジスタによるスイッチを挿入することにより、スタンバイ時の各バッファの出力電位を固定し、スタンバイ状態から動作可能状態に復帰するときに各バッファに貫通電流が流れることを防止する、半導体装置が開示されている。
【０００８】
ところで、近年の半導体集積回路の薄膜化の進展により、トランジスタのゲート酸化膜も薄くなる傾向にある。そのため、従来に比べ、トンネル効果によって流れるゲートリーク電流が増加するようになってきた。
【０００９】
そのため、特許文献２に示される回路のように、スタンバイ状態のときに前段の出力電位が固定される回路では、後段のバッファのゲート電極とソース電極との間に生じる電位差により、機能停止状態のときにゲートリーク電流が流れる、という問題が発生する。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００６−２８７５５２号公報  （第６ページ、図４）
【特許文献２】特開２００８−５３９７６号公報  （第６ページ、図４）
【発明の概要】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の目的は、スタンバイ時のサブスレッショルドリーク電流およびゲートリーク電流を低減できるとともに、スタンバイモードからの復帰時に貫通電流が流れることを防ぐことのできる半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の一態様によれば、縦続接続された複数の論理ゲート回路と、高電位電源線と前記複数の論理ゲート回路のそれぞれの高電位電源端子との間にそれぞれ接続された高閾値の第１のＭＯＳトランジスタと、低電位電源線と前記複数の論理ゲート回路のそれぞれの低電位電源端子との間にそれぞれ接続された高閾値の第２のＭＯＳトランジスタと、前記複数の論理ゲート回路を機能停止させ、それぞれの出力電位を高電位あるいは低電位のいずれかに固定する機能停止制御信号を入力する第１の信号線と、前記機能停止時の出力電位が高電位である論理ゲート回路に接続された前記第２のＭＯＳトランジスタおよび前記機能停止時の出力電位が低電位である論理ゲート回路に接続された前記第１のＭＯＳトランジスタのスイッチングを制御する第１のスタンバイ制御信号を入力する第２の信号線と、前記機能停止時の出力電位が高電位である論理ゲート回路に接続された前記第１のＭＯＳトランジスタおよび前記機能停止時の出力電位が低電位である論理ゲート回路に接続された前記第２のＭＯＳトランジスタのスイッチングを制御する第２のスタンバイ制御信号を入力する第３の信号線とを備えることを特徴とする半導体装置が提供される。
【発明の効果】
【００１３】
本発明によれば、スタンバイ時のサブスレッショルドリーク電流およびゲートリーク電流を低減できるとともに、スタンバイ状態からの復帰時に貫通電流が流れることを防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施例１に係る半導体装置の構成の例を示す論理回路図。
【図２】図１に示す半導体装置をトランジスタレベルで表した回路図。
【図３】本発明の実施例１に係る半導体装置の動作説明図。
【図４】本発明の実施例１に係る半導体装置のスタンバイモード時の動作状態を示す図。
【図５】本発明の実施例１に係る半導体装置の通常動作モードへの復帰途中の動作状態を示す図。
【図６】本発明の実施例２に係る半導体装置の構成の例を示す論理回路図。
【発明を実施するための形態】
【００１５】
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
【実施例１】
【００１６】
図１は、本発明の実施例１に係る半導体装置であるクロックバッファ１０の構成の例を示す論理回路図である。
【００１７】
クロックバッファ１０は、初段にクロックゲーティング回路であるＮＡＮＤゲート１を有し、このＮＡＮＤゲート１の出力に５段のインバータ２〜６が縦続接続されている。なお、インバータの段数は５段に限られるものではなく、回路設計上の必要性に応じて任意の段数とされるものである。
【００１８】
ＮＡＮＤゲート１およびインバータ２〜６のそれぞれの高電位電源端子と高電位電源線ＶＤＤとの間には、高閾値のＰＭＯＳトランジスタＰＨ１〜ＰＨ６がそれぞれ接続されている。
【００１９】
また、ＮＡＮＤゲート１およびインバータ２〜６のそれぞれの低電位電源端子と低電位電源線ＶＳＳとの間には、高閾値のＮＭＯＳトランジスタＮＨ１〜ＮＨ６がそれぞれ接続されている。
【００２０】
ＮＡＮＤゲート１へは、クロック信号ＣＬＫとクロックゲート信号Ｇが入力される。クロックゲート信号Ｇを論理‘０’とするとクロックゲーティングが行われ、ＮＡＮＤゲート１の出力は‘Ｈ’レベルに固定される。このＮＡＮＤゲート１の出力が順次反転されて伝達され、インバータ２、３、４、５、６の出力も、‘Ｌ’、‘Ｈ’、‘Ｌ’、‘Ｈ’、‘Ｌ’に固定される。
【００２１】
また、クロックバッファ１０へは、スタンバイ制御信号ＳＢ１およびスタンバイ制御信号ＳＢ２が入力される。
【００２２】
スタンバイ制御信号ＳＢ１、ＳＢ２は、それぞれ、インバータＩＶ１、ＩＶ２で反転され、それぞれの反転信号、ＳＢ１Ｎ、ＳＢ２Ｎが生成される。
【００２３】
スタンバイ制御信号ＳＢ１、ＳＢ２およびそれぞれの反転信号ＳＢ１Ｎ、ＳＢ２Ｎは、高閾値のＰＭＯＳトランジスタＰＨ１〜ＰＨ６およびＮＭＯＳトランジスタＮＨ１〜ＮＨ６のゲート電極に入力される。その入力先は、クロックゲーティング時のＮＡＮＤゲート１およびインバータ２〜６の出力レベルにもとづいて決定される。
【００２４】
すなわち、クロックゲーティング時の出力レベルが‘Ｈ’であるＮＡＮＤゲート１、インバータ３、インバータ５にそれぞれ接続されるＮＭＯＳトランジスタＮＨ１、ＮＨ３、ＮＨ５のゲート電極にはスタンバイ制御信号ＳＢ１が入力され、ＰＭＯＳトランジスタＰＨ１、ＰＨ３、ＰＨ５のゲート電極にはスタンバイ制御信号ＳＢ２の反転信号ＳＢ２Ｎが入力される。
【００２５】
また、クロックゲーティング時の出力レベルが‘Ｌ’であるインバータ２、インバータ４、インバータ６にそれぞれ接続されるＰＭＯＳトランジスタＰＨ２、ＰＨ４、ＰＨ６のゲート電極にはスタンバイ制御信号ＳＢ１の反転信号ＳＢ１Ｎが入力され、ＮＭＯＳトランジスタＮＨ２、ＮＨ４、ＮＨ６のゲート電極にはスタンバイ制御信号ＳＢ２が入力される。
【００２６】
スタンバイ制御信号ＳＢ１、ＳＢ２による高閾値のＰＭＯＳトランジスタＰＨ１〜ＰＨ６およびＮＭＯＳトランジスタＮＨ１〜ＮＨ６のスイッチングの制御により、スタンバイモード時に、ＮＡＮＤゲート１およびインバータ２〜６にオフリーク電流が流れることが防止される。
【００２７】
図２は、図１に示した回路の論理ゲート、すなわちＮＡＮＤゲート１およびインバータ２〜６をＭＯＳトランジスタで構成したときの回路図である。
【００２８】
ＮＡＮＤゲート１は、並列接続されたＰＭＯＳトランジスタＰ１１、Ｐ１２に、直列接続されたＮＭＯＳトランジスタＮ１１、Ｎ１２が、直列に接続されている。
【００２９】
インバータ２は、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２とが、直列に接続されている。インバータ３〜６も、インバータ２と同じ構成である。
【００３０】
ここで、ＮＡＮＤゲート１およびインバータ２〜６の出力をＯ１〜Ｏ６と表す。
【００３１】
次に、図３〜図５を用いて、本実施例のクロックバッファ１０を、通常動作モードからスタンバイモードへ移行させるとき、およびスタンバイモードから通常動作モードへ復帰させるときの、高閾値のＰＭＯＳトランジスタＰＨ１〜ＰＨ６およびＮＭＯＳトランジスタＮＨ１〜ＮＨ６のスイッチングの制御について説明する。
【００３２】
図３は、スタンバイ動作制御に関わる入力信号の波形と、高閾値のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのスイッチング状態を示す図であり、図４は、スタンバイモード時の回路内部の動作状態を示す図であり、図５は、スタンバイモードから通常動作モードへ復帰する途中の回路内部の動作状態を示す図である。
【００３３】
なお、以降の説明では、ＮＡＮＤゲート１およびインバータ２、３の動作についてのみ説明する。インバータ４〜６の動作に関しては、インバータ１あるいはインバータ２と同じ動作となるので、その説明を省略する。
【００３４】
本実施例では、図３に示すように、クロックゲート信号Ｇ、スタンバイ制御信号ＳＢ１、スタンバイ制御信号ＳＢ２の信号レベルを時間差を設けて変化させることにより、スタンバイ動作の制御が行われる。
【００３５】
すなわち、通常動作モードからスタンバイモードへ移行させるときは、最初に、クロックゲート信号Ｇを‘１’から‘０’へ変化させ、次に、スタンバイ制御信号ＳＢ１を‘１’から‘０’へ変化させ、最後に、スタンバイ制御信号ＳＢ２を‘１’から‘０’へ変化させる。
【００３６】
上述したように、通常動作モードからスタンバイモードへ移行させるときは、最初に、クロックゲート信号Ｇを‘１’から‘０’へ変化させる。
【００３７】
これにより、ＮＡＮＤゲート１の出力Ｏ１が‘Ｈ’レベルに固定される。また、インバータ２の出力Ｏ２は、‘Ｌ’レベル、インバータ３の出力Ｏ３は、‘Ｈ’レベルに固定される。
【００３８】
次に、スタンバイ制御信号ＳＢ１を‘１’から‘０’へ変化させる。
【００３９】
これにより、ＮＡＮＤゲート１に接続されている高閾値のＮＭＯＳトランジスタＮＨ１、インバータ２に接続されている高閾値のＰＭＯＳトランジスタＰＨ２、インバータ３に接続されている高閾値のＮＭＯＳトランジスタＮＨ３が、オフする。
【００４０】
このオフする高閾値のトランジスタは、いずれも出力Ｏ１〜Ｏ３の出力レベルとは反対電位の電源線に接続されているトランジスタである。換言すれば、ロックゲート信号Ｇが‘０’となったときにオフするＮＡＮＤゲート１のＮＭＯＳトランジスタＮ１１、インバータ２のＰＭＯＳトランジスタＰ２、インバータ３のＮＭＯＳトランジスタＮ３と、低電位電源線ＶＳＳあるいは高電位電源線ＶＤＤとの間に接続されているトランジスタである。
【００４１】
したがって、高閾値のＮＭＯＳトランジスタＮＨ１、ＰＭＯＳトランジスタＰＨ２、ＮＭＯＳトランジスタＮＨ３をオフさせることにより、オフ状態のＮＭＯＳトランジスタＮ１１、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ３から、低電位電源線ＶＳＳあるいは高電位電源線ＶＤＤへ、サブスレショールド電流が流れることを防止することができる。
【００４２】
最後に、スタンバイ制御信号ＳＢ２を‘１’から‘０’へ変化させる。
【００４３】
これにより、ＮＡＮＤゲート１に接続されている高閾値のＰＭＯＳトランジスタＰＨ１、インバータ２に接続されている高閾値のＮＭＯＳトランジスタＮＨ２、インバータ３に接続されている高閾値のＰＭＯＳトランジスタＰＨ３がオフし、クロックバッファ１０はスタンバイモードとなる。
【００４４】
スタンバイモードとなると、ＮＡＮＤゲート１の出力Ｏ１、インバータ２の出力Ｏ２、インバータ３の出力Ｏ３はハイインピーダンス状態となるが、オフしている高閾値のＭＯＳトランジスタにサブスレショールド電流がほとんど流れないので、出力Ｏ１〜Ｏ３の出力レベルは、一時的にはそのまま保持される。
【００４５】
図４は、スタンバイモードのときの回路内部の状態を回路図に示したものである。
【００４６】
上述したように、スタンバイモードのとき、ＮＡＮＤゲート１の出力Ｏ１は‘Ｈ’レベル、インバータ２の出力Ｏ２は‘Ｌ’レベルに一時的には保持される。したがって、その出力が入力されるインバータ２のＮＭＯＳトランジスタＮ２、インバータ３のＰＭＯＳトランジスタＰ３のゲート電極には、ゲートリーク電流が発生する恐れがある。
【００４７】
しかし、本実施例では、スタンバイ制御信号ＳＢ２により高閾値のＮＭＯＳトランジスタＮＨ２、ＰＭＯＳトランジスタＰＨ３をオフさせるので、ＮＭＯＳトランジスタＮ２およびＰＭＯＳトランジスタＰ３のソース電極がハイインピーダンス（‘ＨＺ’）となり、それぞれのゲート電極との間にゲートリーク電流が高閾値のＭＯＳトランジスタにサブスレショールド電流以上に流れ続けることがない。
【００４８】
すなわち、スタンバイモードのときにゲートリーク電流が流れ続けることを防止することができる。
【００４９】
次に、本実施例のクロックバッファ１０をスタンバイモードから通常動作モードへ復帰させるときの、クロックゲート信号Ｇ、スタンバイ制御信号ＳＢ１、スタンバイ制御信号ＳＢ２入力の手順について説明する。
【００５０】
スタンバイモードから通常動作モードへ復帰させるときは、図３に示すように、最初に、スタンバイ制御信号ＳＢ２を‘０’から‘１’へ変化させ、次に、スタンバイ制御信号ＳＢ１を‘０’から‘１’へ変化させ、最後に、クロックゲート信号Ｇを‘０’から‘１’へ変化させる。
【００５１】
最初に、スタンバイ制御信号ＳＢ２を‘０’から‘１’へ変化させると、図５に示すように、高閾値のＰＭＯＳトランジスタＰＨ１、ＮＭＯＳトランジスタＮＨ２、ＰＭＯＳトランジスタＰＨ３が、オンする。しかし、このとき、高閾値のＮＭＯＳトランジスタＮＨ１、ＰＭＯＳトランジスタＰＨ２、ＮＭＯＳトランジスタＮＨ３は、未だオフ状態であるので、ＮＡＮＤゲート１およびインバータ２、３に、貫通電流が流れることはない。
【００５２】
また、高閾値のＰＭＯＳトランジスタＰＨ１、ＮＭＯＳトランジスタＮＨ２、ＰＭＯＳトランジスタＰＨ３は、出力Ｏ１〜Ｏ３の出力レベルと同電位の電源線に接続されるトランジスタであり、出力Ｏ１〜Ｏ３の出力レベルは、ＮＡＮＤゲート１およびインバータ２、３を構成するトランジスタのサブスレッショルドリークにより、入力レベルに依存せずに低電位電源線ＶＳＳあるいは高電位電源線ＶＤＤと同電位に定まる。したがって、出力Ｏ１〜Ｏ３と低電位電源線ＶＳＳあるいは高電位電源線ＶＤＤとの間に、電流が流れることもない。
【００５３】
その後、スタンバイ制御信号ＳＢ１を‘０’から‘１’へ変化させ、最後に、クロックゲート信号Ｇを‘０’から‘１’へ変化させることにより、クロックバッファ１０は、通常動作モードへ復帰する。
【００５４】
このような本実施例によれば、機能停止制御信号であるクロックゲート信号Ｇにより出力レベルを固定した上で、クロックバッファ１０の各段の論理ゲート回路と高電位電源線ＶＤＤとの間に接続された高閾値のＰＭＯＳトランジスタ、および低電位電源線ＶＳＳとの間に接続された高閾値のＮＭＯＳトランジスタのスイッチングを、スタンバイ制御信号ＳＢ１およびスタンバイ制御信号ＳＢ２で制御してスタンバイモードとすることにより、クロックバッファ１０の各段の論理ゲート回路に、スタンバイモード時にサブスレッショルド電流およびゲートリーク電流が流れることを防止できるとともに、通常動作への復帰時に貫通電流が流れることを防止することができる。
【実施例２】
【００５５】
図６は、本発明の実施例２に係る半導体装置であるクロックバッファ２０の構成の例を示す論理回路図である。
【００５６】
クロックバッファ２０は、実施例１のクロックバッファ１０のインバータ３〜６が、クロックツリー構造へ展開されたものである。ここでは、インバータ２段が１つのバッファとされ、このバッファがツリー状に配置されている。
【００５７】
すなわち、インバータ２の出力にインバータ３１、４１からなるバッファとインバータ３２、４２からなるバッファが接続され、インバータ３１、４１からなるバッファの出力には、インバータ５１、６１からなるバッファとインバータ５２、６２からなるバッファが接続され、インバータ３２、４２からなるバッファの出力には、インバータ５３、６３からなるバッファとインバータ５４、６４からなるバッファが接続されている。
【００５８】
各段のインバータには、実施例１と同様、高電位電源線ＶＤＤとの間に高閾値のＰＭＯＳトランジスタが接続され、低電位電源線ＶＳＳとの間に高閾値のＮＭＯＳトランジスタが接続される。
【００５９】
この高閾値のＰＭＯＳトランジスタとＮＭＯＳトランジスタのスイッチングも、実施例１と同様、スタンバイ制御信号ＳＢ１、ＳＢ２と、それぞれの反転信号ＳＢ１Ｎ、ＳＢ２Ｎにより制御される。
【００６０】
例えば、インバータ３１と高電位電源線ＶＤＤとの間に接続された高閾値のＰＭＯＳトランジスタＰＨ３１のスイッチングはスタンバイ制御信号ＳＢ２の反転信号ＳＢ２Ｎにより制御され、インバータ３１と低電位電源線ＶＳＳとの間に接続された高閾値のＮＭＯＳトランジスタＮＨ３１のスイッチングはスタンバイ制御信号ＳＢ１により制御される。また、インバータ４１と高電位電源線ＶＤＤとの間に接続された高閾値のＰＭＯＳトランジスタＰＨ４１のスイッチングはスタンバイ制御信号ＳＢ１の反転信号ＳＢ１Ｎにより制御され、インバータ４１と低電位電源線ＶＳＳとの間に接続された高閾値のＮＭＯＳトランジスタＮＨ４１のスイッチングはスタンバイ制御信号ＳＢ２により制御される。
【００６１】
このような接続により、本実施例においても、通常動作モードからスタンバイモードへの移行およびスタンバイモードから通常動作モードへの復帰に関し、実施例１と同様の制御を行うことができる。
【００６２】
このような本実施例によれば、クロックゲート信号Ｇにより出力レベルが固定されるクロックバッファがクロックツリー構造であっても、スタンバイモード時に各段の論理ゲート回路にサブスレッショルド電流およびゲートリーク電流が流れることを防止できるとともに、通常動作への復帰時に各段の論理ゲート回路に貫通電流が流れることを防止することができる。
【符号の説明】
【００６３】
１  ＮＡＮＤゲート
２〜６、３１〜６４．ＩＶ１、ＩＶ２  インバータ
ＰＨ１〜ＰＨ６、ＰＨ３１〜ＰＨ６４  高閾値ＰＭＯＳトランジスタ
ＮＨ１〜ＮＨ６、ＮＨ３１〜ＮＨ６４  高閾値ＮＭＯＳトランジスタ
Ｐ１１、Ｐ１２、Ｐ２〜Ｐ６  ＰＭＯＳトランジスタ
Ｎ１１、Ｎ１２、Ｎ２〜Ｎ６  ＰＭＯＳトランジスタ
１０、２０  クロックバッファ
【図１】
2011114817.tif 000003
【図２】
2011114817.tif 000004
【図３】
2011114817.tif 000005
【図４】
2011114817.tif 000006
【図５】
2011114817.tif 000007
【図６】
2011114817.tif 000008