(57)【要約】【課題】大電流を測定するための特別な機能を備えた検査装置を導入せずに、電流の測定範囲に制限を受けることなく被検査デバイスの電気的特性を測定する。【解決手段】半導体装置１に大電流デバイス３と分流回路５が設けられている。大電流デバイス３と分流回路５は互いに直列に接続されている。分流回路５は、第１抵抗回路７と、第１抵抗回路７に並列接続される第２抵抗回路９を備えている。大電流デバイス３及び分流回路５の直列回路は電源電位１１と接地電位１３の間に接続される。電圧計１５が大電流デバイス３に接続される。電流計１７が第１抵抗回路７に直列に接続される。第１抵抗回路７に流れる電流値を測定し、その電流値に、（［第１抵抗回路７の抵抗値］＋［第２抵抗回路９の抵抗値］）／［第２抵抗回路９の抵抗値］の値を積算することによって大電流デバイス３に流れる電流値を得る。【選択図】図１
2011059085.tif 000002
【特許請求の範囲】
【請求項１】
被検査デバイスに直列に接続された分流回路を備え、
前記分流回路は、第１抵抗回路と前記第１抵抗回路に並列接続される第２抵抗回路によって構成されている半導体装置。
【請求項２】
前記被検査デバイスはトランジスタである請求項１に記載の半導体装置。
【請求項３】
前記第１抵抗回路及び前記第２抵抗回路は、並列接続された複数の単位抵抗体によって構成され、
複数の前記単位抵抗体はそれぞれ同一の抵抗値をもっている請求項１又は２に記載の半導体装置。
【請求項４】
複数の前記単位抵抗体は、同一平面形状かつ同一材料で形成された複数本の帯状抵抗体によって構成されている請求項３に記載の半導体装置。
【請求項５】
複数の前記単位抵抗体は、絶縁膜に同一平面形状で形成された均一な深さの複数のスルーホール内に埋め込まれて形成された同一金属材料からなる複数のスルーホール抵抗体によって構成されている請求項３に記載の半導体装置。
【請求項６】
前記スルーホール抵抗体は、前記第１抵抗回路の電位を引き出すための第１パッド下、及び前記第２抵抗回路の電位を引き出すための第２パッド下に形成されている請求項５に記載の半導体装置。
【請求項７】
被検査デバイスに直列に接続された分流回路を備え、前記分流回路は、第１抵抗回路と前記第１抵抗回路に並列接続される第２抵抗回路によって構成されている半導体装置を用い、
前記第１抵抗回路に流れる電流値を測定し、その電流値に、（［第１抵抗回路の抵抗値］＋［第２抵抗回路の抵抗値］）／［第２抵抗回路の抵抗値］の値を積算することによって前記被検査デバイスに流れる電流値を得る半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその検査方法に関し、特に、電気的特性検査の被検査デバイスを備えた半導体装置及びその検査方法に関するものである。
【背景技術】
【０００２】
半導体装置の電気的特性検査の１つである静止電源電流（ＩＤＤＱ）検査の被検査デバイスとしてトランジスタがある。トランジスタのうちドライバー用途のものは、チャネル幅Ｗのサイズやゲートへの印加電圧によっては、１Ａ（アンペア）以上の大電流を流すことができる。
【０００３】
ＩＤＤＱ検査の検査精度を高める目的で、半導体装置に流れる電流を、分流回路に流れる既知の大電流と、電流計に流れる微小電流に分流させ、電流計の計測値を既知の大電流値に加算することで大電流ながら高精度なＩＤＤＱの測定値を得る構成が開示されている（例えば特許文献１を参照。）。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＩＤＤＱ検査を行なうための通常の検査装置では、１Ａ以上の電流を測定することができない。したがって、１Ａ以上の電流を流すことができるドライバートランジスタに対してＩＤＤＱ検査を行なうには、大電流測定に対応できる特別な機能を備えた検査装置が必要であり、設備投資の費用がかかるという問題があった。
【０００５】
また、特許文献１に開示された構成によれば、測定精度の低い検査装置を使用しても、微小電流を十分な精度で測定することができるとされている。
しかし、特許文献１に開示された検査方法は、電流の測定範囲が既知の大電流よりも大きい電流範囲に限定され、既知の大電流以下の小電流については測定することができず、被検査デバイスについて、小電流から大電流まで連続して電気的特性を測定することができないという問題があった。
【０００６】
本発明は、大電流を測定するための特別な機能を備えた検査装置を導入しなくても、電流の測定範囲に制限を受けることなく被検査デバイスの電気的特性を測定することができる半導体装置及びその検査方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、被検査デバイスに直列に接続された分流回路を備え、上記分流回路は、第１抵抗回路と上記第１抵抗回路に並列接続される第２抵抗回路によって構成されているものである。
ここで、半導体装置には、被検査デバイスが形成された半導体ウェハを含む。
本発明の半導体装置において、上記被検査デバイスは例えばトランジスタである。
【０００８】
また、上記第１抵抗回路及び上記第２抵抗回路は、並列接続された複数の単位抵抗体によって構成され、複数の上記単位抵抗体はそれぞれ同一の抵抗値をもっている例を挙げることができる。
【０００９】
複数の上記単位抵抗体の一例は、同一平面形状かつ同一材料で形成された複数本の帯状抵抗体である。
複数の上記単位抵抗体の他の例は、絶縁膜に同一平面形状で形成された均一な深さの複数のスルーホール内に埋め込まれて形成された同一金属材料からなる複数のスルーホール抵抗体である。上記スルーホール抵抗体は、上記第１抵抗回路の電位を引き出すための第１パッド下、及び上記第２抵抗回路の電位を引き出すための第２パッド下に形成されている例を挙げることができる。
【００１０】
本発明にかかる半導体装置の検査方法は、被検査デバイスに直列に接続された分流回路を備え、上記分流回路は、第１抵抗回路と上記第１抵抗回路に並列接続される第２抵抗回路によって構成されている半導体装置を用い、上記第１抵抗回路に流れる電流値を測定し、その電流値に、（［第１抵抗回路の抵抗値］＋［第２抵抗回路の抵抗値］）／［第２抵抗回路の抵抗値］の値を積算することによって上記被検査デバイスに流れる電流値を得る。
【発明の効果】
【００１１】
本発明の半導体装置では、被検査デバイスに直列に接続された分流回路を備え、分流回路は、第１抵抗回路と第１抵抗回路に並列接続される第２抵抗回路によって構成されているようにした。
本発明の半導体装置の検査方法では、本発明の半導体装置を用い、第１抵抗回路に流れる電流値を測定し、その電流値に、（［第１抵抗回路の抵抗値］＋［第２抵抗回路の抵抗値］）／［第２抵抗回路の抵抗値］の値を積算することによって被検査デバイスに流れる電流値を得るようにした。
【００１２】
第１抵抗回路と第２抵抗回路を並列接続した分流回路を被検査デバイスに接続することにより、第１抵抗回路に流れる電流を被検査デバイスに流れる電流に比べて小さくすることができる。これにより、大電流を測定するための特別な機能を備えた検査装置を導入しなくても、既存の検査装置を用いて第１抵抗回路に流れる電流を測定することにより、例えばドライバートランジスタなどの被検査デバイスに流れる大電流を測定することができる。
さらに、特許文献１のようには既知の大電流よりも大きい電流測定に制限されることはないので、例えばＭＯＳトランジスタのＶＤ−ＩＤ（ドレイン電圧−ドレイン電流）特性のように、電流の測定範囲に制限を受けることなく、小電流から大電流まで連続して被検査デバイスの電気的特性を測定することができる。
【００１３】
本発明の半導体装置において、第１抵抗回路及び第２抵抗回路は、並列接続された複数の単位抵抗体、例えば同一平面形状かつ同一材料で形成された複数本の帯状抵抗体、又は絶縁膜に同一平面形状で形成された均一な深さの複数のスルーホール内に埋め込まれて形成された同一金属材料からなる複数のスルーホール抵抗体によって構成され、複数の単位抵抗体はそれぞれ同一の抵抗値をもっているようにすれば、第１抵抗回路の抵抗値と第２抵抗回路の抵抗値の比率を正確に設定することができるので、測定精度を向上させることができる。
【００１４】
複数の単位抵抗体がスルーホール抵抗体によって形成されている場合、スルーホール抵抗体は、第１抵抗回路の電位を引き出すための第１パッド下、及び第２抵抗回路の電位を引き出すための第２パッド下に形成されているようにすれば、回路面積を小さくすることができる。
【図面の簡単な説明】
【００１５】
【図１】半導体装置の一実施例及びその検査方法の一実施例を説明するためのブロック図である。
【図２】検査方法の一実施例を説明するためのフローチャートである。
【図３】半導体装置の一実施例を説明するための概略的な平面図である。
【図４】ＭＯＳトランジスタのＶＤ−ＩＤ特性の一例を示す図である。
【図５】半導体装置の他の実施例を説明するための概略的な平面図である。
【図６】図５のＡ−Ａ位置の断面図である。
【図７】図５のＢ−Ｂ位置の断面図である。
【図８】半導体装置のさらに他の実施例を説明するための概略的な平面図である。
【図９】図８のＣ−Ｃ位置の断面図である。
【図１０】図８のＤ−Ｄ位置の断面図である。
【発明を実施するための形態】
【００１６】
図１は、半導体装置の一実施例及びその検査方法の一実施例を説明するためのブロック図である。
半導体装置１に、被検査デバイスとしての大電流デバイス３と分流回路５が設けられている。大電流デバイス３と分流回路５は互いに直列に接続されている。分流回路５は、第１抵抗回路７と、第１抵抗回路７に並列接続される第２抵抗回路９を備えている。
【００１７】
大電流デバイス３及び分流回路５の直列回路は、電源電位１１と接地電位１３の間に接続される。大電流デバイス３にかかる電圧を測定するための電圧計１５が大電流デバイス３に接続される。第１抵抗回路７に流れる電流を測定するための電流計１７が第１抵抗回路７に直列に接続される。
【００１８】
図２は、検査方法の一実施例を説明するためのフローチャートである。図１及び図２を参照して、検査方法の一実施例を説明する。
ステップＳ１：半導体装置１の大電流デバイス３及び分流回路５の直列回路の一端を電源電位１１に接続し、他端を接地電位１３に接続して半導体装置１に電圧を印加する。
【００１９】
ステップＳ２：大電流デバイス３にかかる電圧を電圧計１５により測定し、第１抵抗回路７に流れる電流を電流計１７により測定する。
ステップＳ３：測定した電圧値及び電流値からＩ−Ｖ（電流-電圧）特性を得る。Ｉ−Ｖ特性データを記憶する。
ステップＳ４：記憶したＩ−Ｖ特性データの電流値に、（［第１抵抗回路の抵抗値］＋［第２抵抗回路の抵抗値］）／［第２抵抗回路の抵抗値］の値を積算して、目的のＩ−Ｖ特性データを得る。
【００２０】
電気的特性検査時に大電流デバイス３に流れると予測される電流値に基づいて、第１抵抗回路７に流れると予測される電流値が１Ａ未満になるように、第１抵抗回路７の抵抗値と第２抵抗回路９の抵抗値の比率を設定する。
例えば、電気的特性検査時に大電流デバイス３に５Ａ程度の電流が流れると予測される場合、第１抵抗回路７の抵抗値と第２抵抗回路９の抵抗値の比率を９：１に設定する。
【００２１】
大電流デバイス３に５Ａの電流が流れるとき、分流回路５にも５Ａの電流が流れる。分流回路５で並列接続された第１抵抗回路７及び第２抵抗回路９には、合計で５Ａの電流が流れる。第１抵抗回路７の抵抗値が９Ω（オーム）、第２抵抗回路９の抵抗値が１Ωであるとすると、第１抵抗回路７には０.５Ａの電流が流れ、第２抵抗回路９には４.５Ａの電流が流れる。
したがって、第１抵抗回路７を流れる１Ａ未満の電流を測定することによって、大電流デバイス３に流れる１Ａ以上の電流を把握することができる。
【００２２】
さらに、特許文献１のようには既知の大電流よりも大きい電流測定に制限されることはないので、電流の測定範囲に制限を受けることなく、小電流から大電流まで連続して大電流デバイス３の電気的特性を測定することができる。
【００２３】
図３は、半導体装置の一実施例を説明するための概略的な平面図である。
半導体装置１に、ゲート電極１９、ドレイン２１及びソース２３を備えた大電流デバイス３としてのＭＯＳトランジスタが形成されている。大電流デバイス３の基板電位をとるための基板コンタクト２５が形成されている。
【００２４】
半導体装置１には、第１抵抗回路７及び第２抵抗回路９を備えた分流回路５も形成されている。第１抵抗回路７及び第２抵抗回路９は、それぞれ並列接続された複数の帯状抵抗体２７（単位抵抗体）によって構成されている。複数の帯状抵抗体２７は、同一の平面形状かつ同一材料によって形成されたものであり、同一の抵抗値をもっている。帯状抵抗体２７は例えばポリシリコン膜又は金属材料膜によって形成されている。第１抵抗回路７と第２抵抗回路９で、並列接続された帯状抵抗体２７の本数が互いに異なっている。並列接続された帯状抵抗体２７の本数によって、第１抵抗回路７と第２抵抗回路９の抵抗比が設定されている。
【００２５】
ゲート電極１９、ソース２３、基板コンタクト２５は、ゲート端子２９ｇ、ソース端子２９ｓ、基板端子２９ｂに接続されている。ソース端子２９ｓには、ソース電圧測定用端子２９ｍｓが接続されている。
ドレイン２１は分岐点３１を介して第１抵抗回路７の一端及び第２抵抗回路９の一端に接続されている。ドレイン２１−抵抗回路７，９間の配線にドレイン電圧測定用端子２９ｍｄが接続されている。
【００２６】
第１抵抗回路７の他端に第１ドレイン端子２９ｄ１が接続されている。第２抵抗回路９の他端に第２ドレイン端子２９ｄ２が接続されている。
分岐点３１、第１ドレイン端子２９ｄ１間の抵抗、及び分岐点３１、第２ドレイン端子２９ｄ２間の抵抗は、帯状抵抗体２７を除いて、第１抵抗回路７の抵抗値及び第２抵抗回路９の抵抗値に対して無視できる程度に小さく設定されている。
【００２７】
図１及び図３を参照して、この実施例の電気的測定検査時の端子の接続状態について説明する。ソース端子２９ｓ及び基板端子２９ｂは電源電位１１に接続される。第１ドレイン端子２９ｄ１は電流計１７を介して接地電位１３に接続される。第２ドレイン端子２９ｄ２は接地電位１３に接続される。ソース電圧測定用端子２９ｍｓ及びドレイン電圧測定用端子２９ｍｄは電圧計１５に接続される。ゲート端子２９ｇには任意のゲート電圧が印加される。
【００２８】
この実施例では、第１抵抗回路７と第２抵抗回路９で、並列接続された帯状抵抗体２７の本数が互いに異なっており、各帯状抵抗体２７は同一の抵抗値をもっているので、第１抵抗回路７の抵抗値と第２抵抗回路９の抵抗値の比率を正確に設定できる。
さらに、ソース端子２９ｓにソース電圧測定用端子２９ｍｓが接続されているので、電圧降下の影響を受けずにソース電圧を測定できる。また、ドレイン２１と分流回路５の間の配線にドレイン電圧測定用端子２９ｍｄが接続されているので、電圧降下の影響を受けずにドレイン電圧を測定できる。
【００２９】
さらに、特許文献１のようには既知の大電流よりも大きい電流測定に制限されることはないので、電流の測定範囲に制限を受けることなく、小電流から大電流まで連続して大電流デバイス３としてのＭＯＳトランジスタの電気的特性を測定することができる。
【００３０】
図４は、ＭＯＳトランジスタのＶＤ−ＩＤ特性の一例を示す図である。縦軸はドレイン電流、横軸はドレイン電圧を示す。
特許文献１の測定方法では、測定範囲はドレイン電流が１Ａよりも大きくなるドレイン電圧の範囲に限定される（図４中の「従来技術の測定範囲」参照）。他方、本発明では、電流の測定範囲に制限はないので、ドレイン電圧が０Ｖの範囲から測定が可能である（図４中の「本発明の測定範囲」参照。）。
【００３１】
図４を参照してＭＯＳトランジスタのＶＤ−ＩＤ特性の測定について説明したが、ゲート電圧を振ったときのＶＧ−ＩＤ（ゲート電圧−ドレイン電流）特性についても、本発明ではドレイン電流の測定範囲について制限を受けることなく、ゲート電圧が０Ｖの範囲から測定が可能である。
【００３２】
図５、図６及び図７は、半導体装置の他の実施例を説明するための概略的な図である。図５は平面図である。図６は図５のＡ−Ａ位置の断面図である。図７は図５のＢ−Ｂ位置の断面図である。図３と同じ機能を果たす部分には同じ符号を付す。
【００３３】
この実施例では、分流回路５の第１抵抗回路７及び第２抵抗回路９は、それぞれ並列接続された複数のスルーホール抵抗体３３によって構成されている。複数のスルーホール抵抗体３３は、絶縁膜（図示は省略）に同一平面形状で形成された均一な深さの複数のスルーホール内に埋め込まれて形成された同一金属材料によって形成されており、同一の抵抗値をもっている。スルーホール抵抗体３３は例えばタングステンやアルミニウムによって形成されている。スルーホール抵抗体３３は金属配線とは別途形成された金属材料によって形成されていてもよいし、金属配線と同一の金属材料で同時に形成されたものであってもよい。
【００３４】
第１抵抗回路７と第２抵抗回路９で、並列接続されたスルーホール抵抗体３３の本数が互いに異なっている。並列接続されたスルーホール抵抗体３３の本数によって、第１抵抗回路７と第２抵抗回路９の抵抗比が設定されている。
この実施例では、第１抵抗回路７と第２抵抗回路９で、並列接続されたスルーホール抵抗体３３の本数が互いに異なっており、各スルーホール抵抗体３３は同一の抵抗値をもっているので、第１抵抗回路７の抵抗値と第２抵抗回路９の抵抗値の比率を正確に設定できる。
【００３５】
図８、図９及び図１０は、半導体装置のさらに他の実施例を説明するための概略的な図である。図８は平面図である。図９は図８のＣ−Ｃ位置の断面図である。図１０は図８のＤ−Ｄ位置の断面図である。図３及び図５〜図７と同じ機能を果たす部分には同じ符号を付す。
【００３６】
この実施例では、図５〜図７を参照して説明した実施例と比較して、複数のスルーホール抵抗体３３からなる第１抵抗回路７は第１抵抗回路７の電位を引き出すための第１ドレイン端子２９ｄ１（第１パッド）下に配置され、複数のスルーホール抵抗体３３からなる第２抵抗回路９は第２抵抗回路９の電位を引き出すための第２ドレイン端子２９ｄ２（第２パッド）下に配置されている。
これにより、図５〜図７を参照して説明した実施例と比較して、半導体装置１の回路面積を小さくすることができる。
【００３７】
以上、本発明の実施例を説明したが、数値、材料、配置、個数等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【００３８】
例えば、被検査デバイス及び分流回路の直列回路が接続される電位は、電源電位−接地電位間に限定されるものではなく、通常の半導体装置の電気的特性検査で用いられる電位であればよい。
また、上記実施例では、分流回路５は、大電流デバイス３に対して低電位側に接続されているが、大電流デバイス３に対して高電位側に接続されるようにしてもよい。
【００３９】
また、第１抵抗回路及び第２抵抗回路は、並列接続された複数の単位抵抗体によって構成されているものに限定されるものではなく、それぞれ所定の抵抗値に設定されていれば、どのような抵抗体によって構成されていてもよい。
また、上記実施例では、分岐点３１、第１ドレイン端子２９ｄ１間の抵抗、及び分岐点３１、第２ドレイン端子２９ｄ２間の抵抗は、帯状抵抗体２７を除いて、第１抵抗回路７の抵抗値及び第２抵抗回路９の抵抗値に対して無視できる程度に小さく設定されているが、本発明において、第１抵抗回路の抵抗値及び第２抵抗回路の抵抗値は配線経路の抵抗値も加味して設定されていてもよい。
【００４０】
また、ソース電圧測定用端子２９ｍｓ及びドレイン電圧測定用端子２９ｍｄは必ずしも設けなくてもよい。
また、被検査デバイスはＭＯＳトランジスタに限定されるものではなく、他のデバイス、例えばバイポーラトランジスタやその他スイッチ、ＭＥＭＳ（Micro Electro Mechanical Systems）デバイスであってもよい。
【００４１】
また、本発明が適用される半導体装置において、金属配線の層数は限定されるものではない。例えば、図５〜図７を参照して説明した実施例、及び図８〜図１０を参照して説明した実施例では、３層金属配線構造を用い、１層目金属配線層と２層目金属配線層の間の層間絶縁膜に形成されたスルーホール抵抗体３３によって第１抵抗回路７及び第２抵抗回路９が形成されているが、第１抵抗回路及び第２抵抗回路を構成するスルーホール抵抗体はいずれの層の層間絶縁膜に形成されていてもよい。スルーホール抵抗体は、不純物拡散層やポリシリコン膜パターンなどの半導体層と、金属配線層との間の絶縁膜に形成されたスルーホール（コンタクトホール）内に埋め込まれた金属材料によって形成されていてもよい。
また、帯状抵抗体２７もどの層に形成されていてもよい。
【産業上の利用可能性】
【００４２】
本発明は、電気的特性検査の被検査デバイスを備えた半導体装置及びその検査方法に適用できる。
【符号の説明】
【００４３】
１  半導体装置
３  大電流デバイス（被検査デバイス）
５  分流回路
７  第１抵抗回路
９  第２抵抗回路
２７  帯状抵抗体
２９ｄ１  第１ドレイン端子（第１パッド）
２９ｄ２  第２ドレイン端子（第２パッド）
３３  スルーホール抵抗体
【先行技術文献】
【特許文献】
【００４４】
【特許文献１】特開２００７−２４８３６号公報
【図１】
2011059085.tif 000003
【図２】
2011059085.tif 000004
【図３】
2011059085.tif 000005
【図４】
2011059085.tif 000006
【図５】
2011059085.tif 000007
【図６】
2011059085.tif 000008
【図７】
2011059085.tif 000009
【図８】
2011059085.tif 000010
【図９】
2011059085.tif 000011
【図１０】
2011059085.tif 000012