(57)【要約】      （修正有）【課題】複数のゲートラインを同時に始動させることによって、正確なピクセル処理順番を失わずに高い伝送効率を達成する。【解決手段】カラー・シーケンス・タイミング制御回路のラインデータ仕分けユニットにおいて、入力されたピクセル／サブピクセルはバッファリング、保存及び出力され、カラー・シーケンス法及びサブピクセルのカラーに従って、カラーデータ仕分けユニットによって仕分けされ、駆動制御装置が、フルカラー・フレームを生成するために、仕分けされた様々なカラーのサブピクセルを、短い時間変化内に表示パネルに書き込む。そのラインデータ仕分けユニットは、ピクセル／サブピクセルをマトリクスとしてバッファリングし、そのマトリクスに関してライン毎にロードし、該ピクセル／サブピクセルは、該マトリクスのラインのサイズ及び走査駆動装置の同時に始動されたゲートラインの数に従って、並列に配置され、読み込まれる。【選択図】図２
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【特許請求の範囲】
【請求項１】
カラー・シーケンス表示部に適用され、データをロードするためのデータ配置と協働してマルチゲートラインを始動させるカラー・シーケンス・タイミング制御回路であり：
複数のピクセルをバッファリングし、ロードするためのラインデータ仕分けユニットであり：
該複数のピクセルをマトリクス状にバッファリングするためのライン・バッファ；及び
該ライン・バッファによってバッファリングされた複数のピクセルを、第１分割約数に従って複数の第１均等区分に分割し、該複数の第１均等区分の各々のピクセルを同時にロードするための挿入仕分け回路であり、該第１均等区分の各々を、第２分割約数に従って複数の第２均等区分に分割し、ピクセル・ロード・シーケンスに従って該第２均等区分の各々のピクセルをロードするための挿入仕分け回路；
を含むラインデータ仕分けユニット；及び
該ラインデータ仕分けユニットによってロードされ、バッファリングされた複数のピクセルのサブピクセルを、該サブピクセルのカラーに従って分類し、仕分けするためのカラーデータ仕分けユニット；
を含むカラー・シーケンス・タイミング制御回路であり、時間変化に従って前記カラーデータ仕分けユニットによって仕分けられるサブピクセルを出力し、フルカラー・フレームを生成し；
前記ピクセル・ロード・シーケンスは、前記第２均等区分から分割された複数の第３均等区分の各々からのピクセルを同時にロードすることを示し、該第２均等区分における複数の第３均等区分の数は、前記カラー・シーケンス表示部の走査駆動ユニットの同時に始動されるゲートラインの数に一致する、
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項２】
前記ライン・バッファが、２次元様式で前記複数のピクセルをバッファリングする、請求項１に記載されたカラー・シーケンス・タイミング制御回路であり；
前記複数の第２均等区分に含まれる複数のピクセルは、該ライン・バッファの第１次元に沿って伸びた第１次元ライン上において整列され、該複数の第２均等区分の各々に含まれる複数のピクセルが、該ライン・バッファ上における第１次元ラインのエレメントとして保存されるようにし、該複数の第２均等区分は、該ライン・バッファ上における第２次元に沿って整列させられ；
該第１次元ラインのサイズは、該第２均等区分の各々に含まれるピクセルの数に一致し；
該第２次元ラインのサイズは、該ライン・バッファ上における該複数の第２均等区分の合計数に一致する；
ことを特徴とするカラー・シーケンス・タイミング制御回路。
【請求項３】
前記ライン・バッファによって保存される複数のピクセルの量が、前記第１分割約数によって割り切れ；
前記第１均等区分に含まれる複数のピクセルの量は、第２分割約数に従って割り切れ；
前記第１均等区分の各々に含まれる複数のピクセルの量は、前記第２均等区分の各々の複数の第３均等区分の量によって割り切れる；
ことを特徴とする、請求項２に記載されたカラー・シーケンス・タイミング制御回路。
【請求項４】
前記カラー・シーケンス表示部の第１の２次バッファ及び第２の２次バッファは、前記カラーデータ仕分けユニットのバッファとして使用され、該第１の２次バッファ及び第２の２次バッファのうち一方が、該カラーデータ仕分けユニットによって仕分けられたサブピクセルの第１グループをロードする場合、該第１の２次バッファ及び第２の２次バッファの他方は、該カラーデータ仕分けユニットによって仕分けられたサブピクセルの第２グループを書き込むために使用される、請求項１に記載されたカラー・シーケンス・タイミング制御回路。
【請求項５】
前記カラー・シーケンス・タイミング制御回路、ピクセル・クロック、前記複数のピクセル及び前記カラー・シーケンス・タイミング制御回路によって使用されるシステム・クロック、の外部から入力される同期信号を同期化するための入力バッファであり、前記複数のピクセルを前記ラインデータ仕分けユニットへ入力するための入力バッファ；及び
データ駆動ユニット、該同期信号及び該システム・クロックに従って走査駆動ユニット、及び前記カラー・シーケンス表示部に含まれる発光ダイオード駆動回路、を制御するためのタイミングを生成するための駆動制御ユニットであり、該カラー・シーケンス表示部に含まれる表示パネル上のフルカラー・フレームを、該カラー・シーケンス・タイミング制御回路によって出力された異なるカラーのサブピクセルに従って表示するデータ駆動ユニット及び走査駆動ユニットを制御するための、駆動制御ユニット；
をさらに含む、請求項１に記載されたカラー・シーケンス・タイミング制御回路。
【請求項６】
カラー・シーケンス表示システムであり：
該カラー・シーケンス表示システムのメインフレーム端末に含まれ、複数のピクセルをバッファリングし、ロードするためのラインデータ仕分けユニットであり：
該複数のピクセルをバッファリングするためのライン・バッファ；
該ライン・バッファによってバッファリングされた複数のピクセルを、複数の第１均等区分に分割するためであり、該複数の第１均等区分の各々のマトリクス状に配置されたピクセルを同時にロードするため、及び該複数の第１均等区分の各々の複数のピクセルを、第２分割約数に従って、複数の第２均等区分に分割するための挿入仕分け回路であり、該複数の第２均等区分の各々からのピクセルを、ピクセル・ロード・シーケンスに従ってロードするための、挿入仕分け回路；
を含むラインデータ仕分けユニット；及び
前記カラー・シーケンス表示システムのカラー・シーケンス表示部に含まれ、該複数のピクセルの各々のサブピクセルを、前記ラインデータ仕分けユニットによってバッファリングされ、ロードされたサブピクセルのカラーに従って分類し、仕分けするためのカラーデータ仕分けユニット；
を含み、
該カラーデータ仕分けユニットによって分類された異なるカラーのサブピクセルを、時間変化に従って出力し、フルカラー・フレームを生成し；
前記ピクセル・ロード・シーケンスは、前記第２均等区分に含まれる複数の第３均等区分の各々のピクセルを同時にロードすることを示し、該複数の第３均等区分の数は、該カラー・シーケンス表示部の走査駆動ユニットの同時に始動されたゲートラインの数に一致する、
ことを特徴とする、カラー・シーケンス表示システム。
【請求項７】
請求項６に記載されたカラー・シーケンス表示システムであり、
前記ライン・バッファは、前記複数のピクセルを２次元様式でバッファリングし；
前記複数の第２均等区分の各々の複数のピクセルは、該ライン・バッファ上に第１次元に沿って伸びた第１次元ライン上において配置され、該複数の第２均等区分が、該第１次元ラインのエレメントとして該ライン・バッファにおいて保存されるようにし、該ライン・バッファ上における該複数の第２均等区分は、該ライン・バッファの第２次元に沿って配置され；
該第１次元ラインのサイズは、該複数の第２均等区分の各々の数に等しく；
該第２次元ラインのサイズは、該ライン・バッファ上における複数の第２均等区分の合計数に等しい；
ことを特徴とする、カラー・シーケンス表示システム。
【請求項８】
請求項６に記載されたカラー・シーケンス表示システムであり、
前記ライン・バッファ上でバッファリングされた複数のピクセルの数は、前記第１分割約数によって割り切れ；
前記複数の第１均等区分の各々に含まれる複数のピクセルの数は、前記第２分割約数によって割り切れ；
前記複数の第２均等区分の各々に含まれるピクセルの数は、該複数の第２均等区分の各々に含まれる複数の第３均等区分の数によって割り切れる；
ことを特徴とする、カラー・シーケンス表示システム。
【請求項９】
請求項６に記載されたカラー・シーケンス表示システムであり：
第１の２次バッファ；及び
第２の２次バッファ；
をさらに含み、
該第１の２次バッファ及び第２の２次バッファの両方は、前記カラーデータ仕分けユニットのバッファとして使用され、該第１の２次バッファ及び第２の２次バッファのうち一方が、該カラーデータ仕分けユニットによって仕分けされたサブピクセルの第１グループをロードする場合、該第１の２次バッファ及び第２の２次バッファのうち他方は、該カラーデータ仕分けユニットによって仕分けされたサブピクセルの第２グループを書き込む；
ことを特徴とする、カラー・シーケンス表示システム。
【請求項１０】
請求項６に記載されたカラー・シーケンス表示システムであり：
前記ラインデータ仕分けユニットによってバッファリングされ、ロードされた複数のピクセルを受取り、前記カラー・シーケンス表示部、ピクセル・クロック、前記複数のピクセル、及び該カラー・シーケンス表示部によって使用されるシステム・クロックの外部から入力される同期信号を同期化するための入力バッファであり、該複数のピクセルを前記カラーデータ仕分けユニットに入力するための入力バッファ；及び
データ駆動ユニット、走査駆動ユニット、及び該カラー・シーケンス表示部に含まれる発光ダイオード駆動回路のタイミングを、該同期信号及び該システム・クロックに従って生成するための駆動制御ユニットであり、該カラー・シーケンス表示部の表示パネルにおいて生成されたフルカラー・フレームを、前記カラー・シーケンス・タイミング制御回路によって出力された異なるカラーのサブピクセルに従って表示するために、データ駆動ユニット及び走査駆動ユニットの両方を制御するための駆動制御ユニット。
【請求項１１】
カラー・シーケンス表示部に適用され、データをロードするためのデータ配置と協働してマルチゲートラインを始動させるカラー・シーケンス・タイミング制御回路であり：
複数のピクセルのサブピクセルを、複数のサブピクセル・グループへ分類し、仕分けするためのカラーデータ仕分けユニットであり、該複数のサブピクセル・グループの各々は、該サブピクセルのカラーに従って異なるカラーに対応している、カラーデータ仕分けユニット；及び
該カラーデータ仕分けユニットからの複数のサブピクセル・グループをバッファリングし、ロードするためのラインデータ仕分けユニットであり：
該複数のサブピクセル・グループのうち１つをバッファリングするためのライン・バッファ；及び
該ライン・バッファによってバッファリングされたサブピクセル・グループに含まれる複数のサブピクセルを、第１分割約数に従って複数の第１均等区分に分割し、該複数の第１均等区分の各々のマトリクス状に配置されたサブピクセルを同時にロードするための挿入仕分け回路であり、該複数の第１均等区分の各々の複数のサブピクセルを、第２分割約数に従って、複数の第２均等区分に分割し、該第２均等区分の各々のサブピクセルを、サブピクセル・ロード・シーケンスに従ってロードするための挿入仕分け回路；
を含むラインデータ仕分けユニット；
を含むカラー・シーケンス・タイミング制御回路であり、
前記カラー・シーケンス表示部は、時間変化に従って、該ラインデータ仕分けユニットによってロードされた異なるカラーの複数のサブピクセル・グループを、フルカラー・フレームを生成するために出力し、
前記サブピクセル・ロード・シーケンスは、前記複数の第３均等区分の各々のサブピクセルを同時にロードすることを示し、該複数の第３均等区分の数は、該カラー・シーケンス表示部に含まれる走査駆動ユニットの同時に始動されるゲートラインの数に一致する、
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項１２】
請求項１１に記載されたカラー・シーケンス・タイミング制御回路であり、
前記ライン・バッファが、前記サブピクセル・グループに含まれる複数のサブピクセルを２次元様式でバッファリングし；
前記複数の第２均等区分の各々の複数のサブピクセルは、該ライン・バッファの第１次元に沿って伸びた第１次元ライン上に配置され、該複数の第２均等区分の各々の複数のサブピクセルが、該ライン・バッファ上の該第１次元ラインの複数のエレメントとして保存されるようにし、該ライン・バッファに含まれる複数の第２均等区分は、該ライン・バッファの第２次元に沿って配置され；
該第１次元ラインのサイズは、該複数の第２均等区分の各々に含まれるサブピクセルの数に一致し；
該第２次元ラインのサイズは、該ライン・バッファ上の複数の第２均等区分の合計数に等しい；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項１３】
請求項１１に記載されたカラー・シーケンス・タイミング制御回路であり、
前記ライン・バッファにおいてバッファリングされた複数のサブピクセルの数は、前記第１分割約数によって割り切れ；
該複数の第１均等区分の各々に含まれる複数のサブピクセルの数は、第２分割約数によって割り切れ；
該複数の第１均等区分の各々に含まれる複数のサブピクセルの数は、前記複数の第２均等区分の各々における複数の第３均等区分の数によって割り切れる；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項１４】
請求項１１に記載されたカラー・シーケンス・タイミング制御回路であり、
前記カラー・シーケンス表示部が、前記カラーデータ仕分けユニットのバッファとして使用される第１の２次バッファ及び第２の２次バッファを含み、該第１の２次バッファ及び第２の２次バッファのうち一方が、該カラーデータ仕分けユニットによって仕分けられたサブピクセルの第１グループをロードするために使用される場合、該第１の２次バッファ及び第２の２次バッファのうち他方は、該カラーデータ仕分けユニットによって仕分けされたサブピクセルの第２グループを書き込むために使用される、
ことを特徴とする、カラー・シーケンス表示部。
【請求項１５】
請求項１１に記載されたカラー・シーケンス・タイミング制御回路であり：
前記カラー・シーケンス・タイミング制御回路、ピクセル・クロック、前記複数のピクセル、及び該カラー・シーケンス・タイミング制御回路によって使用されるシステム・クロックの外部から入力される同期信号を同期化するための入力バッファであり、該複数のピクセルを前記ラインデータ仕分けユニットに入力するための入力バッファ；及び
データ駆動ユニット、走査駆動ユニット、及び該カラー・シーケンス表示部に含まれる発光ダイオード駆動回路のタイミングを、該同期信号及び該システム・クロックに従って生成するための駆動制御ユニットであり、前記の生成されたフルカラー・フレームを、該ラインデータ仕分けユニットによって出力された異なるカラーのサブピクセルに従って表示するために、データ駆動ユニット及び走査駆動ユニットの両方を制御するための駆動制御ユニット。
をさらに含むカラー・シーケンス・タイミング制御回路。
【請求項１６】
カラー・シーケンス表示部に適用され、データをロードするためのデータ配置と協働してマルチゲートラインを始動させるカラー・シーケンス・タイミング制御回路であり：
複数の異なるカラーのサブピクセル・グループのうち１つをバッファリングするためのライン・バッファ；及び
該ライン・バッファによってバッファリングされたサブピクセル・グループに含まれる複数のサブピクセルを、第１分割約数に従って複数の第１均等区分に分割し、該複数の第１均等区分の各々のマトリクス状に配置されたサブピクセルを同時にロードするための挿入仕分け回路であり、該複数の第１均等区分の各々の複数のサブピクセルを、第２分割約数に従って、複数の第２均等区分に分割し、該第２均等区分の各々のサブピクセルを、サブピクセル・ロード・シーケンスに従ってロードするための挿入し分け回路；
を含むカラー・シーケンス・タイミング制御回路であり、
該カラー・シーケンス・タイミング制御回路は、ビデオ・ボード及び該ビデオ・ボードのバッファをメインフレーム端末と共有し、前記複数のサブピクセル・グループは、該ビデオ・ボード及び該バッファによって複数のピクセルのサブピクセルを分類し、仕分けすることによって生成され；
時間変化に従って、該ラインデータ仕分けユニットによってロードされた異なるカラーの複数のサブピクセル・グループを出力し、フルカラー・フレームを生成し；
該サブピクセル・ロード・シーケンスは、該第２均等区分に含まれる複数の第３均等区分の各々からのサブピクセルを同時にロードすることを示し、該第２均等区分における複数の第３均等区分の数は、該カラー・シーケンス表示部の走査駆動ユニットの同時に始動されるゲートラインの数に一致する；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項１７】
請求項１６に記載されたカラー・シーケンス・タイミング制御回路であり、
前記ライン・バッファが、前記サブピクセル・グループに含まれる複数のサブピクセルを２次元様式でバッファリングし；
前記複数の第２均等区分の各々の複数のサブピクセルは、該ライン・バッファの第１次元に沿って伸びた第１次元ライン上に配置され、該複数の第２均等区分の各々の複数のサブピクセルが、該ライン・バッファ上の第１次元ラインの複数のエレメントとして保存されるようにし、該ライン・バッファの複数の第２均等区分は、該ライン・バッファの第２次元に沿って整列され；
該第１次元ラインのサイズは、該複数の第２均等区分の各々に含まれるサブピクセルの数に一致し；
該第２次元ラインのサイズは、該ライン・バッファにおける複数の第２均等区分の合計数に等しい；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項１８】
請求項１６に記載されたカラー・シーケンス・タイミング制御回路であり、
前記ライン・バッファによってバッファリングされた複数のサブピクセルの数は、前記第１分割約数によって割り切れ；
該複数の第１均等区分の各々に含まれる複数のサブピクセルの数は、第２分割約数によって割り切れ；
該複数の第１均等区分の各々に含まれる複数のサブピクセルの数は、前記複数の第２均等区分の各々における複数の第３均等区分の数によって割り切れる；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項１９】
請求項１６に記載されたカラー・シーケンス・タイミング制御回路であり、
前記カラー・シーケンス・タイミング制御回路、ピクセル・クロック、前記複数のピクセル、及び該カラー・シーケンス・タイミング制御回路によって使用されるシステム・クロックの外部から入力される同期信号を同期化するための入力バッファであり、該複数のピクセルを前記ライン・バッファに入力するための入力バッファ；及び
データ駆動ユニット、走査駆動ユニット、及び該カラー・シーケンス表示部に含まれる発光ダイオード駆動回路のタイミングを、該同期信号及び該システム・クロックに従って生成するための駆動制御ユニットであり、前記の生成されたフルカラー・フレームを、該ラインデータ仕分けユニットによって出力された異なるカラーのサブピクセルに従って表示するために、データ駆動ユニット及び走査駆動ユニットの両方を制御するための駆動制御ユニット。
をさらに含む、カラー・シーケンス・タイミング制御回路。
【請求項２０】
カラー・シーケンス表示部に適用され、データをロードするためのデータ配置と協働してマルチゲートラインを始動させるカラー・シーケンス・タイミング制御回路であり：
複数のピクセルをバッファリングするため、及び該複数のピクセルをサブピクセルの形でロードするためのハイブリッド・ラインデータ仕分けユニットであり：
該複数のピクセルの各々のサブピクセルを、該複数のピクセルの各々のサブピクセルのカラーに従って、複数のサブピクセル・グループに分類し仕分けし、該複数のサブピクセル・グループの各々は、固有のカラーに対応している、ことを特徴とするカラーデータ仕分けユニット；
を含むハイブリッド・ラインデータ仕分けユニット；
該複数のサブピクセル・グループをマトリクスの形でバッファリングするためのライン・バッファ；及び
該複数のサブピクセル・グループの１つに含まれる複数のサブピクセルを、第１分割約数に従って複数の第１均等区分に分割し、該複数の第１均等区分の各々のマトリクス状に配置されたサブピクセルを同時にロードするための挿入仕分け回路であり、該複数の第１均等区分の各々の複数のサブピクセルを、第２分割約数に従って、複数の第２均等区分に分割し、該第２均等区分の各々のサブピクセルを、サブピクセル・ロード・シーケンスに従ってロードするための挿入し分け回路；
を含むカラー・シーケンス・タイミング制御回路であり、
時間変化に従って該カラーデータ仕分けユニットによって仕分けされた異なるカラーの複数のサブピクセル・グループを出力し、フルカラー・フレームを生成し；
該サブピクセル・ロード・シーケンスが、該複数の第２均等区分に含まれる複数の第３均等区分の各々からのサブピクセルを同時にロードすることを示し、該複数の第３均等区分の数は、該カラー・シーケンス表示部に含まれる走査駆動ユニットの同時に始動されるゲートラインの数に一致する；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項２１】
請求項２０に記載されたカラー・シーケンス・タイミング制御回路であり：
前記ライン・バッファが、前記複数のサブピクセル・グループを２次元様式でバッファリングし；
前記複数の第２均等区分の各々に含まれる複数のサブピクセルは、該ライン・バッファの第１次元に沿って伸びた第１次元ライン上に整列され、該複数の第２均等区分の各々に含まれる複数のサブピクセルが、該ライン・バッファ上の第１次元ラインのエレメントとして保存されるようにし、該複数の第２均等区分は、該ライン・バッファ上における第２次元に沿って整列され；
該第１次元ラインのサイズは、該第２均等区分の各々に含まれるサブピクセルの数に等しく；
該第２次元ラインのサイズは、該ライン・バッファ上の複数の第２均等区分の合計数に等しい；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項２２】
請求項２１に記載されたカラー・シーケンス・タイミング制御回路であり：
前記ライン・バッファによって保存される複数のサブピクセルの量が、前記第１分割約数によって割り切れ；
前記第１均等区分の各々に含まれる複数のサブピクセルの量は、前記第２分割約数によって割り切れ；
前記第２均等区分の各々に含まれる複数のサブピクセルの量は、該第２均等区分の各々の中における前記複数の第３均等区分の量によって割り切れる；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項２３】
請求項２０に記載されたカラー・シーケンス・タイミング制御回路であり：
前記カラー・シーケンス表示部の第１の２次バッファ及び第２の２次バッファは、前記ハイブリッド・ラインデータ仕分けユニットのバッファとして使用され、該第１の２次バッファ及び第２の２次バッファのうち一方が、該ハイブリッド・ラインデータ仕分けユニットによって仕分けられるサブピクセルの第１グループをロードするために使用される場合、該第１の２次バッファ及び第２の２次バッファのうち他方は、該ハイブリッド・ラインデータ仕分けユニットによって仕分けられるサブピクセルの第２グループを書き込むために使用される；
ことを特徴とする、カラー・シーケンス・タイミング制御回路。
【請求項２４】
請求項２０に記載されたカラー・シーケンス・タイミング制御回路であり：
前記カラー・シーケンス・タイミング制御回路、ピクセル・クロック、前記複数のピクセル、及び該カラー・シーケンス・タイミング制御回路によって使用されるシステム・クロックの外部から入力される同期信号を同期化するための入力バッファであり、該複数のピクセルを前記ラインデータ仕分けユニットに入力するための入力バッファ；及び
データ駆動ユニット、走査駆動ユニット、及び該カラー・シーケンス表示部に含まれる発光ダイオード駆動回路のタイミングを、該同期信号及び該システム・クロックに従って生成するための駆動制御ユニットであり、前記の生成されたフルカラー・フレームを、該ラインデータ仕分けユニットによって出力された異なるカラーのサブピクセル・グループに従って表示するために、データ駆動ユニット及び走査駆動ユニットの両方を制御するための駆動制御ユニット。
をさらに含む、カラー・シーケンス・タイミング制御回路。
【請求項２５】
カラー・シーケンス表示部上のデータ配置と協働してマルチゲートラインを始動することによってデータをロードする画像データ仕分け及びロード方法であり：
カラー・シーケンス表示部のライン・バッファにおいてバッファリングされる複数のピクセル・エレメントを、第１分割約数に従って複数の第１均等区分に分割し、該複数の第１均等区分の各々のピクセル・エレメントを同時にロードする段階であり、該複数の第１均等区分の各々のピクセル・エレメントは、マトリクスとして該ライン・バッファ上に配置されている、段階；及び
該第１均等区分の各々の複数のピクセル・エレメントを、第２分割約数に従って複数の第２均等区分に分割し、該第２均等区分の中の複数の第３均等区分の各々からのピクセル・エレメントを同時にロードする段階；
を含む方法であり、該第２均等区分に含まれる複数の第３均等区分の数は、前記カラー・シーケンス表示部に含まれる走査駆動ユニットの同時に始動されたゲートラインの数に一致する、ことを特徴とする方法。
【請求項２６】
前記ライン・バッファが、前記複数のピクセル・エレメントを２次元様式でバッファリングし；
前記複数の第２均等区分の各々に含まれる複数のピクセル・エレメントは、該ライン・バッファの第１次元に沿って伸びた第１次元ライン上に配置され、該複数の第２均等区分の各々に含まれる複数のピクセル・エレメントが、該ライン・バッファ上において第１次元ラインのエレメントとして保存されるようにし、該複数の第２均等区分は、該ライン・バッファ上における第２次元に沿って整列され；
該第１次元ラインのサイズは、該第２均等区分の各々に含まれるピクセル・エレメントの数に等しく；
該第２次元ラインのサイズは、該ライン・バッファ上における複数の第２均等区分の合計数に等しい；
ことを特徴とする、請求項２５に記載された方法。
【請求項２７】
前記ライン・バッファによって保存される複数のピクセル・エレメントの量が、前記第１分割約数によって割り切れ；
前記第１均等区分の各々に含まれる複数のピクセル・エレメントの量は、前記第２分割約数によって割り切れ；
前記第２均等区分の各々に含まれる複数のピクセル・エレメントの量は、該第２均等区分内の複数の第３均等区分の量によって割り切れる；
ことを特徴とする、請求項２６に記載された方法。
【請求項２８】
前記ピクセル・エレメントがピクセルを示す、請求項２６に記載された方法。
【請求項２９】
前記サブピクセルのカラーに従って、前記複数のピクセル・エレメントの各々のサブピクセルを分類し仕分けするステップ；及び、時間変化に従って、複数の、分類され仕分けされた異なるカラーのサブピクセルを出力するステップ、を含み、フルカラー・フレームを生成する段階をさらに含む、請求項２８に記載された方法。
【請求項３０】
前記ピクセル・エレメントがサブピクセルを示す、請求項２６に記載された方法。
【請求項３１】
前記複数のピクセル・エレメントの各々のサブピクセルのカラーに従って、該複数のピクセル・エレメントの各々のサブピクセルを、色に対応する複数のサブピクセル・グループに分類し仕分けするステップをさらに含む、請求項３０に記載された方法。
【請求項３２】
データ配置と協働し、マルチゲートラインを始動させることによってデータをロードするカラー・シーケンス表示システムであり：
サブピクセルのカラーに従って、複数のピクセルの各々のサブピクセルを分類し仕分けするためのカラーデータ仕分けユニットを含むビデオ・ボード；
該カラーデータ仕分けユニットによって分類し仕分けされる複数のピクセルをバッファリング及びロードするためのラインデータ仕分けユニットであり：
該複数のピクセルをバッファリングするためのライン・バッファ；及び
該ライン・バッファによってバッファリングされた複数のピクセルを、第１分割約数に従って複数の第１均等区分に分割し、該複数の第１均等区分の各々のマトリクス状に配置されたピクセルを同時にロードするための挿入仕分け回路であり、該複数の第１均等区分の各々の複数のピクセルを、第２分割約数に従って複数の第２均等区分に分割し、該複数の第２均等区分の各々からのピクセルを、ピクセル・ロード・シーケンスに従ってロードするための挿入仕分け回路；
を含むラインデータ仕分けユニット；及び
前記カラーデータ仕分けユニット及びラインデータ仕分けユニットによって該複数のピクセルを分類し仕分けする間に、バッファリング・ユニットとしての機能を果たす、
バッファ；
を含むメインフレーム端末；及び
カラー・シーケンス表示部であり：
該ラインデータ仕分けユニットによってバッファリング及びロードされた複数のピクセルを受取るための入力バッファであり、該カラー・シーケンス表示部、ピクセル・クロック、前記複数のピクセル、及び該カラー・シーケンス表示部によって使用されるシステム・クロックの外部から入力される同期信号を同期化するための入力バッファ；及び
データ駆動ユニット、走査駆動ユニット、及び該カラー・シーケンス表示部に含まれる発光ダイオード駆動回路のタイミングを、該同期信号及び該システム・クロックに従って生成するための駆動制御ユニットであり、前記の生成されたフルカラー・フレームを、カラー・シーケンス・タイミング制御回路によって出力された異なるカラーのサブピクセルに従って表示するために、データ駆動ユニット及び走査駆動ユニットの両方を制御するための駆動制御ユニット；
を含むカラー・シーケンス表示部；
を含むカラー・シーケンス表示システムであり、
該カラー・シーケンス表示部は、前記カラーデータ仕分けユニットによって分類し仕分けされた異なるカラーの複数のサブピクセルを、時間変化に従って出力し、前記フルカラー・フレームを生成するために使用され；
前記ピクセル・ロード・シーケンスは、前記第２均等区分に含まれる複数の第３均等区分の各々のピクセルを同時にロードすることを示し、該複数の第３均等区分の数は、該カラー・シーケンス表示部に含まれる走査駆動ユニットの同時に始動されるゲートラインの数に一致し；
該カラー・シーケンス表示部は、前記ビデオ・ボード及び前記バッファを、前記メインフレーム端末と共有する；
ことを特徴とする、カラー・シーケンス表示システム。
【請求項３３】
前記ライン・バッファが、前記複数のピクセルを２次元様式でバッファリングし；
前記複数の第２均等区分の各々に含まれる複数のピクセルが、該ライン・バッファ上の第１次元ラインのエレメントとして保存されるように、該複数の第２均等区分の各々に含まれる複数のピクセルは、該ライン・バッファの第１次元に沿って第１次元ライン上に整列され、該複数の第２均等区分は、該ライン・バッファ上の第２次元に沿って整列され；
前記第１次元ラインのサイズは、該複数の第２均等区分の各々に含まれるピクセルの数に等しく；
前記第２次元ラインのサイズは、該複数の第２均等区分の各々に含まれるピクセルの合計数に等しい；
ことを特徴とする、請求項３２に記載されたカラー・シーケンス表示システム。
【請求項３４】
前記ライン・バッファによって保存される複数のピクセルの量が、前記第１分割約数によって割り切れ；
前記第１均等区分の各々に含まれる複数のピクセルの量は、前記第２分割約数によって割り切れ；
前記第２均等区分の各々に含まれる複数のピクセルの量は、該第２均等区分内の複数の第３均等区分の量によって割り切れる；
ことを特徴とする、請求項３２に記載されたカラー・シーケンス表示システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、カラー・シーケンス・タイミング制御回路及びカラー・シーケンス表示システム及びその方法を開示し、さらに具体的には、データをロードするためのデータ配列と協働し、マルチゲートラインを始動させるカラー・シーケンス・タイミング制御回路及びカラー・シーケンス表示部及びその方法に関する。
【背景技術】
【０００２】
カラー・シーケンス・タイミング制御回路は、通常、カラー・シーケンス法を適用する表示部に備えられる。それは、その表示部の表示パネル上における単一のフルカラー・フレーム上の複数のピクセルの各々のサブピクセルを、極端に短い時間間隔内において重複する方法で表示し、そのフルカラー・フレーム上の全てのピクセルを表示する際に、目に見える残留物を利用するためである。
【０００３】
従来型のカラー・シーケンス表示部１００の概略図である図１を参照されたい。図１に示されるように、該カラー・シーケンス表示部１００は、カラー・シーケンス・タイミング制御回路１１０、データ駆動ユニット１２０、走査駆動ユニット１３０、表示パネル１４０、発光ダイオード駆動ユニット１５０、バックライト・モジュール１６０、及び２つのバッファ１０８及び１１２を含む。表示パネル１４０は、走査駆動ユニット１３０によって駆動される走査ライン及びデータ駆動ユニット１２０によって駆動されるデータラインに従って、トランジスタに対応する表示されたピクセルを決定する。カラー・シーケンス方法の実施において、カラー・シーケンス制御回路１１０は、異なるカラーのサブピクセルを、重複しない極端に短い時間間隔の中で、表示パネル１４０の中へロード（ｌｏａｄ）するように、データ駆動ユニット１２０及び走査駆動ユニット１３０のタイミングを制御するために使用される。カラー・シーケンス・タイミング制御回路１００はまた、発光ダイオード駆動ユニット１５０のタイミングを制御し、バックライト・モジュール１６０を始動させるタイミングを決定する。
【０００４】
カラー・シーケンス・タイミング制御回路１１０は、入力バッファ１０２、画像仕分けユニット１０４及び駆動制御回路１０６を含む。入力バッファ１０２は、カラー・シーケンス・タイミング制御回路１１０、ピクセル・クロックｐｃｌｋ、複数のピクセル、及びそのカラー・シーケンス・タイミング制御回路１１０によって使用されるシステム・クロックｓｃｌｋの外部から入力される同期信号ｄｅｉの同期化に使用される。画像仕分けユニット１０４は、固有のゲートライン・バッファ１０８及び１１２と協働し、１つの固有のゲートラインだけを１度に始動させる走査駆動ユニット１３０との連携により、単一のフレームのピクセルを出力する。また、そのフレームのピクセル内のサブピクセルは、関連するカラーに従って分類され、バッファ１０８及び１１２を用いて、重複しない極端に短い時間変動内におけるフレームの、図１における大文字Ｒで示された赤いサブピクセル、図１における大文字Ｇで示された緑のサブピクセル、及び図１における大文字Ｂで示された青いサブピクセルをロードし、駆動制御ユニット１０６が、表示パネル１４０のフルカラー・フレームの表示を間接的に制御するようにする。
【０００５】
図１において示されるカラー・シーケンス表示部１００のデータ伝送効率を改善するために、走査駆動ユニット１３０は、少なくとも２つのゲートラインを同時に始動させるように設定されてもよい。しかし、結果として、その同時に始動されたゲートラインの間の伝送順が混乱し、伝送後には、ピクセルが正しく復元されなく、表示パネル１４０もフレーム上にピクセルを正しく表示しない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明は、複数のゲートラインを同時に始動させることによって、正確なピクセル処理順番を失わずに高い伝送効率を達成するために、複数のカラー・シーケンス・タイミング制御回路、関連するカラー・シーケンス表示システム及び画像データ仕分け及びそのロード方法を開示する。
【課題を解決するための手段】
【０００７】
本願発明は、カラー・シーケンス表示部に適用され、データをロードするためのデータ配列と協働してマルチゲートラインを始動させるカラー・シーケンス・タイミング制御回路を開示する。該カラー・シーケンス・タイミング制御回路は、ラインデータ仕分けユニットを含む。そのラインデータ仕分けユニットは、複数のピクセルのバッファリング及びロードに使用される。ラインデータ仕分けユニットは、ライン・バッファ及び挿入仕分け回路を含む。そのライン・バッファは、複数のピクセルをマトリクスの形でバッファリングするために使用される。挿入仕分け回路は、ライン・バッファによってバッファリングされた複数のピクセルを、第１分割約数に従って複数の第１均等区分に分割し、複数の第１均等区分の各々のピクセルを同時にロードする。ライン・バッファは、また、第１均等区分の各々を、第２分割約数に従って複数の第２均等区分に分割するためにも使用され、ピクセル・ロード・シーケンスに従って各第２均等区分でピクセルをロードする。カラーデータ仕分けユニットは、ラインデータ仕分けユニットによってロードされバッファリングされた複数のピクセルのサブピクセルを、そのサブピクセルのカラーに従って分類し仕分けするために使用される。カラー・シーケンス・タイミング制御回路は、時間変動に従って、カラーデータ仕分けユニットによって仕分けされたサブピクセルを出力し、フルカラー・フレームを生成する。ピクセル・ロード・シーケンスは、第２均等区分から分割された複数の第３均等区分の各々からのピクセルを同時にロードすることを示し、第２均等区分における複数の第３均等区分の数は、カラー・シーケンス表示部の走査駆動ユニットの同時に始動されたゲートラインの数に一致する。
【０００８】
本願発明は、カラー・シーケンス表示システムを開示する。そのカラー・シーケンス表示システムは、ラインデータ仕分けユニットを含む。そのラインデータ仕分けユニットは、カラー・シーケンス表示システムのメインフレーム端末に、複数のピクセルをバッファリング及びロードするために含まれている。そのラインデータ仕分けユニットは、ライン・バッファ、挿入仕分け回路、及びカラーデータ仕分けユニットを含む。ライン・バッファは、複数のピクセルをバッファリングするために使用される。挿入仕分け回路は、また、ライン・バッファによってバッファリングされた複数のピクセルを、複数の第１均等区分に分割するために使用され、該複数の第１均等区分の各々のマトリックス状に配列されたピクセルを分割するために使用される。挿入仕分け回路は、また、ピクセル・ロード・シーケンスに従って、複数の第２均等区分の各々からのピクセルをロードするために、複数の第１均等区分の各々の複数のピクセルを、第２分割約数に従って複数の第２均等区分に分割するためにも使用される。カラーデータ仕分けユニットは、ラインデータ仕分けユニットによってバッファリング及びロードされたサブピクセルのカラーに従って、複数のピクセルの各々のサブピクセルを分類し仕分けするために、カラー・シーケンス表示システムのカラー・シーケンス表示部に含まれている。カラー・シーケンス表示部は、時間変化に従ってカラーデータ仕分けユニットによって分類された異なるカラーのサブピクセルを出力し、フルカラー・フレームを生成する。ピクセル・ロード・シーケンスは、第２均等区分によって含まれる複数の第３均等区分の各々のピクセルを同時にロードすることを示し、該複数の第３均等区分の数は、カラー・シーケンス表示部の走査駆動ユニットの同時に始動されたゲートラインの数に一致する。
【０００９】
本願発明は、カラー・シーケンス制御回路を開示し、それは、カラー・シーケンス表示部上に適用され、データをロードするためのデータ配列と協働しマルチゲートラインを始動させるものである。カラー・シーケンス・タイミング制御回路は、カラーデータ仕分けユニット及びラインデータ仕分けユニットを含む。カラーデータ仕分けユニットは、複数のピクセルのサブピクセルを、複数のサブピクセルのグループに分類し仕分けし、その複数のサブピクセルのグループの各々は、サブピクセルのカラーに従って、異なるカラーに対応する。ラインデータ仕分けユニットは、カラーデータ仕分けユニットからの複数のサブピクセルのグループをバッファリングするため及びロードするために使用される。そのラインデータ仕分けユニットは、ライン・バッファ及び挿入仕分け回路を含む。ライン・バッファは、複数のサブピクセルのグループのうちの１つをバッファリングするために使用される。挿入仕分け回路は、そのライン・バッファによってバッファリングされたサブピクセルのグループに含まれる複数のサブピクセルを、第１分割約数に従って複数の第１均等区分に分割するために使用され、該複数の第１均等区分の各々のマトリクス状に配置されたサブピクセルを同時にロードする。その挿入仕分け回路は、また、複数の第１均等区分の各々の複数のサブピクセルを、第２分割約数に従って複数の第２均等区分に分割するために使用され、サブピクセル・ロード・シーケンスに従って第２均等区分の各々のサブピクセルをロードする。カラー・シーケンス表示部は、フルカラー・フレームを生成するために、時間変化に従ってラインデータ仕分けユニットによってロードされた異なるカラーを持つサブピクセルのグループを複数出力する。そのサブピクセル・ロード・シーケンスは、複数の第３均等区分の各々のサブピクセルを同時にロードすることを示し、該複数の第３均等区分の数は、カラー・シーケンス表示部に含まれる走査駆動ユニットの、同時に始動されたゲートラインの数に一致する。
【００１０】
本願発明は、カラー・シーケンス・タイミング制御回路を開示し、該回路は、カラー・シーケンス表示部上に適用され、データをロードするためのデータ配置と協働してマルチゲートラインを始動させる。そのカラー・シーケンス・タイミング制御回路は、ライン・バッファ及び挿入仕分け回路を含む。ライン・バッファは、複数の異なったカラーのサブピクセルのグループのうち１つをバッファリングするために使用される。挿入仕分け回路は、ライン・バッファによってバッファリングされたサブピクセルのグループに含まれる複数のサブピクセルを、第１分割約数に従って複数の第１均等区分に分割する。それは、複数の第１均等区分のマトリクス状に配置されたサブピクセルを同時にロードするためである。挿入仕分け回路は、また、複数の第１均等区分の各々に含まれる複数のサブピクセルを、複数の第２均等区分に分割するために使用され、サブピクセル・ロード・シーケンスに従って、複数の第２均等区分の各々におけるサブピクセルをロードする。カラー・シーケンス・タイミング制御装置は、ビデオ・ボード及びそのビデオ・ボードのバッファを、メインフレーム端末と共有し、複数のサブピクセルのグループは、そのビデオ・ボード及びバッファによって、複数のピクセルのサブピクセルを分類し、仕分けすることによって生成される。カラー・シーケンス表示部は、時間変化に従ってラインデータ仕分けユニットによってロードされる複数の異なるカラーのサブピクセルのグループを出力し、フルカラー・フレームを生成する。サブピクセル・ロード・シーケンスは、第２均等区分によって含まれる複数の第３均等区分の各々からのサブピクセルを同時にロードすることを示し、第２均等区分における複数の第３均等区分の数は、カラー・シーケンス表示部の走査駆動ユニットの同時に始動されたゲートラインの数に一致する。
【００１１】
本願発明は、カラー・シーケンス表示部上に適用され、データをロードするためのデータ配置と協働してマルチゲートラインを始動させるカラー・シーケンス・タイミング制御回路を開示する。そのカラー・シーケンス・タイミング制御回路は、ハイブリッド・ラインデータ仕分けユニットを含む。そのハイブリッド・ラインデータ仕分けユニットは、複数のピクセルをバッファリングするため、及びその複数のピクセルをサブピクセルの形でロードするために使用される。ハイブリッド・ラインデータ仕分けユニットは、カラーデータ仕分けユニット、ライン・バッファ及び挿入回路を含む。カラーデータ仕分けユニットは、複数のピクセルの各々のサブピクセルを、該複数のピクセルの各々のサブピクセルのカラーに従って複数のサブピクセルのグループに分類し、仕分けするために使用される。該複数のサブピクセルのグループの各々は、固有のカラーに対応する。ライン・バッファは、複数のサブピクセルのグループをマトリクスの形でバッファリングするために使用される。挿入回路は、複数のサブピクセルのグループのうち１つに含まれる複数のサブピクセルを、第１分割約数に従って複数の第１均等区分に分割するために使用され、該複数の第１均等区分の各々のマトリクス状に配置されたサブピクセルを同時にロードする。挿入回路は、また、複数の第１均等区分の各々の複数のサブピクセルを、第２分割約数に従って分割するために使用され、サブピクセル・ロード・シーケンスに従って複数の第２均等区分の各々においてサブピクセルをロードする。カラー・シーケンス・タイミング制御回路は、時間変化に従ってカラーデータ仕分けユニットによって仕分けられる異なったカラーの複数のサブピクセルのグループを出力し、フルカラー・フレームを生成する。サブピクセル・ロード・シーケンスは、第２均等区分に含まれる複数の第３均等区分の各々からのサブピクセルを同時にロードすることを示し、複数の第３均等区分の数は、カラー・シーケンス表示部に含まれる走査駆動ユニットの同時に始動されるゲートラインの数に相当している。
【００１２】
本願発明は、画像データ仕分け及びカラー・シーケンス表示部上におけるデータ配置と協働してマルチゲートラインを始動させることによってロードされるデータのロード方法を開示する。該方法は、カラー・シーケンス表示部のライン・バッファにおいてバッファリングされた複数のピクセル・エレメントを、第１分割約数に従って複数の第１均等区分に分割する段階を含み、該複数の第１均等区分の各々のピクセル・エレメントを同時にロードし；該複数の第１均等区分の各々の複数のピクセル・エレメントを、第２分割約数に従って、複数の第２均等区分に分割し、該第２均等区分内における複数の第３均等区分からのピクセル・エレメントを同時にロードする。複数の第１均等区分の各々のピクセル・エレメントは、マトリクスとしてライン・バッファ上に配置される。該第２均等区分に含まれる多数の複数の第３均等区分は、カラー・シーケンス表示部に含まれる走査駆動ユニットの多数の同時に始動されるゲートラインに対応する。
【００１３】
本願発明は、データ配置と協働してマルチゲートラインを始動させることによってロードされたデータのカラー・シーケンス表示システムを開示する。そのカラー・シーケンス表示システムは、メインフレーム端末及びカラー・シーケンス表示部を含む。メインフレーム端末は、ビデオ・ボード、ラインデータ仕分けユニット及びバッファを含む。ビデオ・ボードは、カラー・シーケンス・データ仕分けユニットを含み、それは、複数のピクセルの各々のサブピクセルを、そのサブピクセルのカラーに従って分類し仕分けするために使用される。ラインデータ仕分けユニットは、カラーデータ仕分けユニットによって分類され仕分けされた複数のピクセルのバッファリング及びロードのために使用される。そのラインデータ仕分けユニットは、ライン・バッファ及び挿入仕分け回路を含む。ライン・バッファは、複数のピクセルをバッファリングするために使用される。挿入仕分け回路は、ライン・バッファによってバッファリングされた複数のピクセルを、第１分割約数に従って複数の第１均等区分に分割するために使用され、該複数の第１均等区分の各々のマトリクス状に配置されたピクセルを同時にロードする。ライン・バッファは、また、複数の第１均等区分の各々の複数のピクセルを第２分割約数に従って複数の第２均等区分に分割するために使用され、ピクセル・ロード・シーケンスに従って複数の第２均等区分の各々からのピクセルをロードする。該バッファは、カラーデータ仕分けユニット及びラインデータ仕分けユニットによって複数のピクセルを分類し仕分けする間に、バッファリング・ユニットとしての機能を果たすためのものである。カラー・シーケンス表示部は、入力バッファ及び駆動制御ユニットを含む。入力バッファは、ラインデータ仕分けユニットによってバッファリングされロードされた複数のピクセルを受取るため及び同期信号を同期化するために使用され、該同期信号は、カラー・シーケンス表示部、ピクセル・クロック、複数のピクセル及び該カラー・シーケンス表示部によって使用されるシステム・クロックの外部から入力される。駆動制御ユニットは、データ駆動ユニット、走査駆動ユニット、及びカラー・シーケンス表示部に含まれる発光ダイオードのタイミングを、同期信号及びシステム・クロックに従って制御するために使用される。駆動制御ユニットは、カラー・シーケンス・タイミング制御回路によって出力された異なったカラーのサブピクセルに従って、カラー・シーケンス表示部のパネル上に生成されたフルカラー・フレームを表示するために、データ駆動ユニット及び走査駆動ユニットを制御するために使用される。カラー・シーケンス表示部は、時間変化に従ってカラーデータ仕分けユニットによって分類され仕分けされる複数の異なったカラーのサブピクセルを出力するために使用され、フルカラー・フレームを生成する。ピクセル・ロード・シーケンスは、第２均等区分に含まれる複数の第３均等区分の各々のピクセルをロードするために使用され、該複数の第３均等区分の数は、カラー・シーケンス表示部に含まれる走査駆動ユニットの同時に始動されるゲートラインの数に相当する。カラー・シーケンス表示部は、ビデオ・ボード及びバッファをメインフレーム端末と共有する。
【００１４】
本発明のこれら及び他の目的は、当然のことながら、当業者が以下の様々な図表において説明される好ましい実施形態の詳細な説明を読む上で、明確になるはずである。
【図面の簡単な説明】
【００１５】
【図１】従来型のカラー・シーケンス表示部の簡易図である。
【図２】本発明の第１実施形態に従ってカラー・シーケンス表示部を説明する図である。
【図３】図２において示されるラインデータ仕分けユニットを説明する図である。
【図４】図３において示されるライン・バッファ及び挿入仕分け回路のピクセル配置をマトリクス状に表わすことによって説明する図である。
【図５】本発明の第２実施形態に従ってカラー表示システムを説明する図である。
【図６】本発明の第３実施形態に従ってカラー・シーケンス表示部を説明する図である。
【図７】図６において示されたラインデータ仕分けユニットの中でサブピクセルをバッファリング、仕分け及び出力する方法を説明する概略図である。
【図８】図６において示されたラインデータ仕分けユニットの中でサブピクセルをバッファリング、仕分け及び出力する方法を説明する概略図である。
【図９】本発明の第４実施形態に従ってカラー・シーケンス表示部を説明する図である。
【図１０】本発明の第５実施形態に従ってカラー・シーケンス表示部を説明する図である。
【図１１】図１０で示されたハイブリッド・ラインデータ仕分けユニットを説明する図である。
【図１２】上記で開示された本発明のライン・バッファにおけるピクセル／サブピクセルのバッファリング、仕分け及び出力に従って、画像データ仕分け及びカラー・シーケンス表示部におけるデータ配置と協働しマルチゲートラインを始動させることによってロード・データをロードする方法を説明する図である。
【発明を実施するための形態】
【００１６】
上記に述べた従来型のカラー・シーケンス表示部の性能をさらに改善するために、本発明は、データ配置と協働してマルチゲートラインを始動させることによってデータをロードし、カラー・シーケンス表示部に適用されているカラー・シーケンス・タイミング制御回路、及びカラー・シーケンス表示部及びそのデータのロード方法の両方を開示する。開示される本発明のカラー・シーケンス・タイミング制御回路において、改善されたピクセル仕分け及びロード方法は、マルチゲートラインを同時に始動させることによるピクセルの処理によって主に特徴付けられ、複数のゲートを同時に始動させる従来型カラー・シーケンス表示部によって表示されるフルカラー・フレーム上の重複したロード・エラーによって煩わされずに、ピクセルが正確にロードされるようにする。
【実施例１】
【００１７】
本発明の第１実施形態に従ってカラー・シーケンス表示部２００を説明している図２を参照されたい。図２に示されるように、カラー・シーケンス表示部２００は、図１に示されるカラー・シーケンス表示部１００のほぼ全てのエレメントを含むが、図１に示される画像仕分けユニット１０４は、ラインデータ仕分けユニット２１０及びカラーデータ仕分けユニット２２０によって置き換えられ、図１に示されるカラー・シーケンス・タイミング制御回路１１０は、従って、カラー・シーケンス・タイミング制御回路２５０によって置き換えられる。ラインデータ仕分けユニット２１０は、主に、入力バッファ１０２によって受取られた複数のピクセルをバッファリング及びロードするために使用される。カラーデータ仕分けユニット２２０は、サブピクセルのカラーに従って、ラインデータ仕分けユニットによってバッファリングされロードされた複数のピクセルのサブピクセルを、そのサブピクセルのカラーに従って分類し仕分けするために使用される。バッファ１０８及び１１２の援助により、カラー・シーケンス・タイミング制御回路２５０は、極端に短い時間変化でカラーデータ仕分けユニット２２０によって仕分けされた異なったカラーのサブピクセルを出力し、従ってフルカラー・フレームを生成することが可能である。
【００１８】
ラインデータ仕分けユニット２１０の詳細な構造及びピクセル配置が、図３及び図４において開示されている。図２に示されているようなラインデータ仕分けユニット２１０を説明している図３を参照されたい。図３に示されるように、ラインデータ仕分けユニット２１０は、ライン・バッファ２３０及び挿入仕分け回路２４０を含む。ライン・バッファ２３０は、入力バッファ１０２から伝送された複数のピクセルをマトリクスの形においてバッファリングするために使用される。挿入仕分け回路２４０は、ライン・バッファ２３０によってバッファリングされたピクセルをカラーデータ仕分けユニット２２０の中へ配置するために使用される。ライン・バッファ２３０及び挿入仕分け回路２４０のピクセル配置は、ピクセル配置をマトリクス状に表わす図４において開示されている。
【００１９】
図３及び図４を同時に参照されたい。ピクセルが、入力バッファ１０２からライン・バッファ２３０の中へライン毎にロードされ（すなわち、図３に示されるように第１ラインピクセルデータ２０１から第６ラインピクセルデータ２０６までの６個のラインピクセルデータ）、各ラインピクセルデータは、複数のピクセルを含み、ロードされたラインピクセルデータは、次に、図４に示されるように配置される。ここで注目すべきは、ラインデータ仕分けユニット２１０は、図３に示されるように、１度に６個のラインピクセルデータをロードするように限定されてはおらず、本発明の他の実施形態において他の個数のラインピクセルデータを１度にロードしてもよいことである。その上、ライン・バッファ２３０がラインデータ仕分けユニット２１０によって完全にロードされた後に（すなわち、図３に示される同じラインのラインピクセルデータの６個が全てロードされた場合）、ライン・バッファ２３０によってバッファリングされる全てのラインピクセルデータは、直ちに仕分けされてもよい。図４において、ライン・バッファ２３０にロードされる全てのピクセルには、整理番号が与えられる。例えば、図３に示される第１ラインピクセルデータは、Ｐ（１，１）、Ｐ（２，１）、Ｐ（３，１）、…、Ｐ（１２８０，１）を含み、図３に示される第２ラインピクセルデータは、Ｐ（１，２）、Ｐ（２，２）、Ｐ（３，２）、…、Ｐ（１２８０，２）を含み、図３に示される第３ラインピクセルデータは、Ｐ（１，３）、Ｐ（２，３）、Ｐ（３，３）、…、Ｐ（１２８０，３）を含み、…、また、図３に含まれる第６ラインピクセルデータは、Ｐ（１，６）、Ｐ（２，６）、Ｐ（３，６）、…、Ｐ（１２８０，６）を含み、第３、第４、及び第５ラインピクセルデータ、２０３、２０４及び２０５も図４において対応するピクセルを含む。
【００２０】
図４に示されるように、第１ラインピクセルデータ２０１から第６ラインピクセルデータ２０６までのピクセルは、２つの第１均等区分２７０及び２７５に分割され、両方の均等区分２７０及び２７５のピクセルは、同時に出力される（すなわち、平行に出力される）。例えば、図３に示されるように、ピクセルＰ（１，１）及びＰ（６４１，１）が同時に出力され、ピクセルＰ（１，４）及びＰ（６４１，４）も同時に出力される。ピクセルは、２つの第１均等区分に分割される一方、２が第１分割約数の値として見なされ、ライン・バッファ２３０においてバッファリングされる全てのピクセルの数は、この数によって割り切れなければいけない。例えば、図４に示されるように、ライン・バッファ２３０によってバッファリングされるピクセルが１，２８０＊６＝７，６８０ピクセルある場合、その数７，６８０は、第１分割約数の現在の値２によって割り切れる。
【００２１】
第１均等区分２７０に焦点を置いていただきたい。第１均等区分の各々に同時にロードすることの実施に対し、複数の第１均等区分の各々は、第２分割約数に従って、複数の第２均等区分に分割されなければいけない（例えば、図４に示される第２均等区分２７０１、２７０２、２７０３）。第２均等区分２７０１は、ピクセルＰ（１，１）、Ｐ（１，２）、Ｐ（１，３）、Ｐ（１，４）、Ｐ（１，５）、Ｐ（１，６）を含み；第２均等区分２７０２は、ピクセルＰ（２，１）、Ｐ（２，２）、Ｐ（２，３）、Ｐ（２，４）、Ｐ（２，５）、Ｐ（２，６）を含み；第３均等区分２７０３は、ピクセルＰ（６４０，１）、Ｐ（６４０，２）、Ｐ（６４０，３）、Ｐ（６４０，４）、Ｐ（６４０，５）、Ｐ（６４０，６）を含む。図３及び図４から観察できるように、第１均等区分２７０は、６の値を持つ第２分割約数に従って複数の第２均等区分に分割され、さらに、第２均等区分２７０１、２７０２及び２７０３から観察できるように、第２均等区分の各々は、ラインピクセルデータ２０１−２０６の各々の１つのピクセルを含む。注目すべきは、第２分割約数は、第１均等区分のピクセルの数に対する約数である必要があるだけだということである。例えば、図４に示されるように、第１均等区分２７０の中の全てのピクセルの数は、６４０＊６＝３，８４０に等しく、それは６（すなわち、第２分割約数の現在の値）で割り切れる。
【００２２】
第２均等区分２７０１に焦点を置いていただきたい。第１均等区分の各々を同時にロードする上に、複数の第２均等区分は、以下のピクセル・ロード・シーケンスによって単一の第２均等区分の単位においてロードされるべきである。従って、複数の第２均等区分の各々は、複数の第３均等区分に分割される。ピクセル・ロード・シーケンスは、第２均等区分の各々から１つのピクセルを第２均等区分２７０１の中でロードすることを示す。注目すべきは、第２均等区分２７０１の中の第３均等区分の数は、走査駆動ユニット１３０の同時に始動されたゲートラインの数に一致する。図４から観察できるように、走査駆動ユニット１３０が２つのゲートラインを同時に始動させるように設定されている一方、第２均等区分２７０１が２つの第３均等区分２７０１１及び２７０１２を含むように、２つの第３均等区分が単一の第２均等区分において存在し、その第３均等区分２７０１１及び２７０１２は、ピクセルＰ（１，１）、Ｐ（１，２）及びＰ（１，３）を含み、該第３均等区分は、ピクセルＰ（１，４）、Ｐ（１，５）及びＰ（１，６）を含む。
【００２３】
図４において、各ラインピクセルデータのピクセルが、ライン・バッファ２３０に保存され、２次元マトリクスを形成する。例えば、図４において観察できるように、マトリクス上の第１次元は、ピクセルＰ（１，１）からピクセルＰ（１，６）までの方向を示し、該マトリクス上の第２次元は、ピクセルＰ（１，１）からピクセルＰ（１２８０，１）までの方向を示す。従って、第２均等区分の各々のピクセルは、ライン・バッファ上の第１次元に沿って第１次元ライン上に配列している一方、第２均等区分の各々は、第２次元に沿って配列している。結果として、第１次元ラインのサイズは、第２均等区分の各々に含まれるピクセルの数に等しく、第２次元ラインのサイズは、ライン・バッファ２３０における複数の第２均等区分の合計数に等しい。ここで留意すべきは、第１及び第２次元は、図４における行又は列におけるピクセルのバッファリングのコンセプトを説明するために使用されているのみであるということである。
【００２４】
挿入仕分け回路２４０は、ピクセルを出力する間、同時に始動されたゲートラインの量に等しい個数のピクセルデータを１ライン毎に（すなわち、第３均等区分の数を単一の第２均等区分において）ロードする。例えば、図４に示された第１均等区分２７０において、順番として、ピクセルＰ（１，１）が第２均等区分２７０１の第３均等区分２７０１１においてロードされ、第３均等区分２７０１２のピクセルＰ（１，４）が、第２均等区分２７０１においてロードされ、次に、ピクセルＰ（２，１）、Ｐ（２，４）、Ｐ（３，１）、Ｐ（３，４）、．．．、Ｐ（６４０，１）、Ｐ（６４０，４）が順番にロードされる；同時に、第１均等区分２７５において、ピクセルＰ（６４１，１）、Ｐ（６４１，４）、Ｐ（６４２，１）、Ｐ（６４２，４）、．．．、Ｐ（１２８０，１）、Ｐ（１２８０，４）もまた、順番にロードされる；結果として、第１ラインピクセルデータ２０１及び第１均等区分２７０のピクセル、及び第４ラインピクセルデータ２０４及び第２均等区分２７５のピクセルは、図４又は図３において示されるピクセル・ロード・シーケンスによって示されるように平行にロードされる。そして、第２ラインピクセルデータ２０２及び第５ラインピクセルデータ２０５が、同時にロードされ、第３ラインピクセルデータ２０３及び第６ラインピクセルデータ２０６も、同時にロードされる；言い換えれば、挿入仕分け回路２４０は、第２及び第５ラインピクセルデータ２０２及び２０５を、ピクセル・ロード・シーケンス［Ｐ（１，２）、Ｐ（１，５）、Ｐ（２，２）、Ｐ（２，５）、．．．、Ｐ（６４０，２）、Ｐ（６４０，５）］及び［Ｐ（６４１，１）、Ｐ（６４１，６）、Ｐ（６４２，３）、Ｐ（６４２，６）、．．．、Ｐ（１２８０，３）、Ｐ（１２８０，６）］に従ってロードする。図３及び図４において簡略化のために示された第１均等区分２７０に含まれる第１ラインピクセルデータ２０１及び第２均等区分２７５に含まれる第４ラインピクセルデータ２０４及び第１均等区分２７０及び２７５の他のラインピクセルデータのピクセル・ロード・シーケンスのみが、上記の説明に従って明確に実施されてもよい。
【００２５】
第１分割約数、第２約数、単一の第２均等区分において第３均等区分の数を決定するための、同時に始動されるゲートラインの数、第１及び第２次元ラインの両方のサイズによって決定されるライン・バッファによってバッファリングされるピクセルの数、ライン・バッファによって一度にロードされるラインピクセルデータの数、及び第３均等区分の各々をロードする段階が後に続くピクセル・ロード・シーケンスは、本発明の好ましい実施形態に従って、全て変数である。それは、その変数が、関連する必要条件が満たされる限り、本発明の他の実施形態における異なる値を示してもよいという事実を示し、上記の変数の値を入れ替えることによって発生する実施形態も本発明の実施形態として見なされるという事実を示す。
【００２６】
ここで留意すべきは、走査駆動ユニットの同時に始動されたゲートラインの数がたとえ１だとしても、第１均等区分２７０のピクセル・シーケンスは、［Ｐ（１，１）、Ｐ（２，１）、．．．、Ｐ（６４０，１）、Ｐ（１，２）、Ｐ（２，２）、．．．、Ｐ（６４０，２）、．．．、Ｐ（６４０，６）］のままであり、第１均等区分２７０をライン毎に正確にロードするということである。言い換えれば、走査駆動ユニットの同時に始動されたゲートラインの数が１に減らされたとしても、図４に示されている実施は、本発明の１つの実施形態に示されるように、通常に保たれる。
【００２７】
図２を再び参照されたい。ラインデータ仕分けユニット２１０が、図３及び図４に示される手段によって、ピクセルを仕分けし、カラーデータ仕分けユニット２２０にピクセルを出力した後に、そのカラーデータ仕分けユニット２２０が、受取られたピクセルの各々を複数のサブピクセルに分割し、該サブピクセルを、該サブピクセルのタイプに従って、バッファ１０８及び１１２のうち１つにおいてバッファリングする。例えば、同じピクセルの赤いサブピクセル、緑のサブピクセル、及び青いサブピクセルは、ラインデータ仕分けユニット２１０によって出力されるピクセルの順番に従って、バッファ１１８又は１１２に示されたブロックＲ、Ｇ、Ｂに、それぞれバッファリングされる。後に、カラーデータ仕分けユニット２２０は、また、バッファ１０８及び１１２のうち１つからの異なるカラーのサブピクセルを、そのサブピクセルを対応するバッファ１０８又は１１２にバッファリングする順番に従うことによって駆動制御ユニット１０６にロードし、表示パネル１４０上にフルカラー・フレームを表示する。ここで留意すべきは、バッファ１０８及び１１２のうち１つがサブピクセルの第１グループで書き込まれる場合、他方のグループは、サブピクセルの第２グループで同時にロードされる。本発明の他の実施形態において、カラーデータ仕分けユニット２２０は、また、サブピクセルをロードするため又は書き込むために、少なくとも１つのバッファと協働する。そのバッファは、図２に示される２つのバッファ１０８及び１１２に限定されていない。
【実施例２】
【００２８】
本発明の第２実施形態に従ってカラー表示システム３００を説明する図５を参照されたい。カラー・シーケンス表示システム３００は、メインフレーム端末３１０及びカラー・シーケンス表示部３２０を含む。カラー・シーケンス表示部３２０は、カラー・シーケンス・タイミング制御回路３５０、バッファ１０８及び１１２、データ駆動ユニット１２０、走査駆動ユニット１３０、表示パネル１４０、発光ダイオード駆動ユニット１５０及びバックライト・モジュール１６０を含む。メインフレーム端末３１０は、メイン・プロセッサ３２０、チップ・セット３３０、グラフィック・エンジン・ユニット３４０、及びラインデータ処理ユニット２１０を含む。メイン・プロセッサ３２０、チップ・セット３３０及びグラフィック・エンジン３４０は、完全なフレームの必要とされるピクセルを生成するため、及びその生成されたピクセルをラインデータ処理ユニット２１０に入力するために使用される。図５における第２実施形態は、ラインデータ仕分けユニット２１０を、図２に示されるようなカラー・シーケンス・タイミング制御回路２５０の代わりにメインフレーム端末３１０に配置していることにおいて、図２に示される第１実施形態とは異なる。従って、ピクセルの仕分けは、そのピクセルがカラー・シーケンス・タイミング制御回路３５０に入る前に完了し、カラー・シーケンス・タイミング制御回路は、異なるタイプのサブピクセルを分類するため、及び駆動ユニットのタイミングを制御するためだけに必要とされ、カラー・シーケンス法に従って、フルカラー・フレームを正確に表示する。図５に示されるエレメントは、構成又は機能において図２のエレメントに似ていることから、関連する詳細は繰り返して説明されない。
【実施例３】
【００２９】
図６、図７及び図８を参照されたい。図６は、本発明の第３実施形態に従ってカラー・シーケンス表示部４００を説明する。カラー・シーケンス表示部４００は、カラー・シーケンス・タイミング制御回路４５０において、図２に示されるカラー・シーケンス表示部２００とは異なる。入力バッファ１０２によって出力されたピクセルは、最初に、サブピクセルのカラーに従って、カラーデータ仕分けユニット２２０によって分類され、複数のサブピクセルのグループ、例えば赤いサブピクセルのグループ、緑のサブピクセルのグループ及び青いサブピクセルのグループ、を生成し、その生成されたサブピクセルのグループをラインデータ仕分けユニット２１０に入力する。ラインピクセルデータを受取る際に、図３及び図４とは対照的に、図６において、ラインデータ仕分けユニット２１０は、複数の生成されたサブピクセルのグループを受取り、その受取られた複数のサブピクセルのグループは、図７及び図８においてラインサブピクセルデータとして説明されている。
【００３０】
図７及び図８は、図６において示されているラインデータ仕分けユニット２１０内においてサブピクセルをバッファリング、仕分け、及び出力する方法を概略的に説明する。図７及び図８におけるサブピクセルのバッファリング、仕分け及び出力の手段は、データをピクセル単位の代わりにサブピクセル単位で処理することを除いては、図３及び図４における手段に類似している。従って、図７及び図８において、単一のタイプのサブピクセルは、Ｒ（１，１）、Ｒ（１，２）、．．．、Ｒ（１，６）、Ｒ（２，１）、Ｒ（２，２）、．．．、Ｒ（２，６）、Ｒ（３，１）、Ｒ（３，２）、．．．、Ｒ（３，６）、．．．、Ｒ（６４０，１）、Ｒ（６４０，２）、．．．、Ｒ（６４０，６）、Ｒ（６４１，１）、Ｒ（６４１，２）、．．．、Ｒ（６４１，６）、．．．、Ｒ（１２８０，１）、Ｒ（１２８０，２）、．．．、Ｒ（１２８０，６）、として示される（すなわち、単一のサブピクセルのグループに含まれる複数のサブピクセル）。ラインデータ仕分けユニット２１０に入力されるラインサブピクセルデータは、ラインサブピクセルデータ４０１、４０２、４０３、４０４、４０５、及び４０６として示される。
【実施例４】
【００３１】
本発明の第４実施形態に従って、カラー・シーケンス表示部５００を説明する図９を参照されたい。図９に示されるように、カラー・シーケンス表示部５００は、ビデオ・ボード５２０及びそのビデオ・ボード５２０のバッファ５３０をメインフレーム端末５１０と共有する。従って、ピクセルを異なるカラーのサブピクセルに分割する手順は、分類され仕分けされた複数のサブピクセルのグループが、ビデオ・モード５２０からのカラー・シーケンス表示部５００のカラー・シーケンス・タイミング制御回路５５０内に直接入力されるように、及びそのカラー・シーケンス・タイミング制御回路５５０によって必要な同期化を用いて実施されてもよいように、カラーデータ仕分けユニット２２０、ラインデータ仕分けユニット２１０及びビデオ・ボード５２０のバッファ５３０を活用して直接完了してもよい。その上、ビデオ・ボード５２０におけるラインデータ仕分けユニット２１０によるサブピクセルのバッファリング、仕分け及び出力は、関連する詳細の説明を省くため、図７及び図８において同一である。
【実施例５】
【００３２】
本発明の第５実施形態に従ってカラー・シーケンス表示部６００を説明する図１０を参照されたい。カラー・シーケンス表示部６００は、上記の実施形態において述べられたラインデータ仕分けユニット２１０及びカラーデータ仕分けユニット２２０の両方の機能の置換えとしてのハイブリッド・ラインデータ仕分けユニット６１０を含むカラー・シーケンス・タイミング制御回路６５０において、上記の実施形態と異なっている。図１０に示されたハイブリッド・ラインデータ仕分けユニット６１０を説明する図１１を参照されたい。図１１に示されるように、ハイブリッド・ラインデータ仕分けユニット６１０は、複数のラインピクセルデータ２０１、２０２、２０３、２０４、２０５及び２０６を受取り、該ラインピクセルデータ２０１−２０６の各々を複数のサブピクセルに分割し、該複数のサブピクセルをライン・バッファ２３０にバッファリングする。例えば、図１１において示される複数のサブピクセルは、第１の赤いラインサブピクセルデータ６０１、第１の緑のラインサブピクセルデータ６０２、第１の青いラインサブピクセルデータ６０３、第４の赤いラインサブピクセルデータ６０４、第４の緑のラインサブピクセルデータ６０５及び第４の青いラインサブピクセルデータ６０６を含む。図１１は、また、図４及び図８において示されるように、第１の赤いラインサブピクセルデータ６０１及び第４の赤いラインサブピクセルデータ６０４を似た方法で仕分けし、出力する方法を概略的に説明する。サブピクセルのバッファリング、仕分け及び出力の手順が上記で述べられていることから、簡略化のため繰り返しの説明は省かれる。
【００３３】
本発明において、ライン・バッファ上のピクセル／サブピクセルのバッファリング、仕分け及び出力に関する上記の開示に従って、画像データ仕分け及びカラー・シーケンス表示部上のデータ配置と協働してマルチゲートラインを始動させることによってデータをロードするロード方法を説明している図１２を参照されたい。図１２に示されるように、本発明の画像データ仕分け及びロード方法は、以下のステップを含む：
ステップ  ７０２：カラー・シーケンス表示部のライン・バッファによってバッファリングされた複数のピクセル・エレメントを、第１分割約数に従って複数の第１均等区分に分割し、該複数の第１均等区分の各々のピクセル・エレメントを同時にロードするステップであり、該第１均等区分のピクセル・エレメントは、ライン・バッファ上にマトリクスとして配置されている、ことを特徴とするステップ。
ステップ  ７０４：複数の第１均等区分の各々の複数のピクセル・エレメントを、複数の第２均等区分に分割し、該第２均等区分の複数の第３均等区分の各々のピクセル・エレメントをロードし、該第２均等区分に含まれる複数の第３均等区分の数は、カラー・シーケンス表示部の走査駆動ユニットの同時に始動されるゲートラインの数に相当し；そのピクセル・エレメントがピクセルを示す場合、ステップ７０６へ進む；そのピクセル・エレメントがサブピクセルを示す場合、ステップ７１０へ進む；ことを特徴とするステップ。
ステップ  ７０６：バッファリングされロードされた複数のピクセル・エレメントのサブピクセルを、該サブピクセルのカラーに従って分類し仕分けするステップ。
ステップ  ７０８：時間変化に従って、分類され仕分けされた異なったカラーのサブピク
セルを出力し、フルカラー・フレームを生成するステップ。
ステップ  ７１０：バッファリングされロードされた複数のサブピクセルを、複数の異なるカラーのサブピクセルへ、該サブピクセルのカラーに従って分類し仕分けするステップ。
ステップ  ７１２：時間変化に従って異なるカラーの複数のサブピクセルのグループを出力し；フルカラー・フレームを生成するステップ。
図１２に示されたステップは、本発明の上記の実施形態に従ってピクセルを仕分けしロードすることにおける要約を示す。しかし、図１２に示されたステップの置換え及び／又は組み合わせ又は上記の制限の追加によって生成される実施形態も、本発明の実施形態として見なされる。
【００３４】
本発明は、カラー・シーケンス・タイミング制御回路及びカラー・シーケンス表示システム及び画像データ仕分け／ロード方法を開示する。複数のゲートラインを同時に始動させ、本発明の画像データ仕分け及びロード方法を活用することによって、高いデータ伝送効率は、複数のゲートラインを同時に始動させることによって満たされる上に、複数のゲートラインを同時に始動させることによって生じるピクセルデータの伝送エラーは無効化される。言い換えれば、本発明のカラー・シーケンス・タイミング制御回路及び画像データ仕分け及びロード方法を活用し、少なくとも２つの同時に始動されたゲートラインを用いたピクセルの配置及び出力における正確さは保持される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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