(57)【要約】【課題】２つの処理部のデータを比較判定する処理速度を低下させず、且つ、演算データ診断の信頼性を向上させた比較冗長型情報処理装置を提供することを目的とする。【解決手段】同じ入力データに対して、同じ制御プログラムを同期して実行する第１の処理部１０ａと第２の処理部１０ｂと、入力データを生成し、出力データを受信する入出力部１２と、入出力部からの入力データを処理部に並列に供給し、出力データのいずれかを選択して入出力部に供給する系統選択部１１とを備え、夫々の処理部は、プログラムメモリ２ａと、制御周期信号を生成する制御周期同期部６ａと制御プログラムを実行するプロセッサ１ａと、演算データを記憶するデータメモリ部４ａと、演算データが一致しているか否かを比較判定する診断部３ａとを備え、診断部は、演算データを圧縮した要約情報を相互に比較して、一致、または不一致を判定して系統選択部１１に判定信号を出力する。【選択図】  図１
2011123545.tif 000002
【特許請求の範囲】
【請求項１】
同じ処理を並列に実行する２つの処理部を備え、夫々の処理部が実行したデータの一致、不一致を比較判定する診断部を備える比較冗長型情報処理装置であって、
前記比較冗長型情報処理装置は、同じ入力データに対して、同じ制御プログラムを同期して実行する第１の処理部と第２の処理部と、
前記第１の処理部及び前記第２の処理部に送る前記入力データを生成し、前記第１の処理部及び前記第２の処理部が処理したいずれかの出力データを受け取る入出力部と、
前記入出力部からの前記入力データを前記第１の処理部及び第２の処理部に並列に送り、前記出力データのいずれかを選択して前記入出力部に送る系統選択部と
を備え、
前記第１の処理部及び前記第２の処理部の夫々の処理部は、前記制御プログラムを記憶するプログラムメモリ部と、
クロック信号回路を備え、前記第１の処理部及び前記第２の処理部の夫々で生成する同期信号を予め設定される制御周期よりも十分早い速度で相互に通信して、当該クロック信号と同期した当該制御周期信号を生成する制御周期同期部と
前記クロック信号と前記制御周期信号とを受信して前記制御プログラムを実行するプロセッサと、
前記プロセッサが実行する前記入力データ、実行途中の中間データ、及び前記出力データの演算データを記憶するデータメモリ部と、
前記演算データを前記制御周期信号毎に比較して、一致しているか否かを比較判定する診断部と
を備え
前記診断部は、前記プロセッサが実行する前記演算データについてハッシュ演算を実行して当該演算データを圧縮して要約情報とする要約情報変換部と、
前記要約情報を記憶する前記要約情報記憶部と、
前記要約情報記憶部に記憶された一方の前記要約情報と、他の前記診断部が処理した他方の前記要約情報とを比較して、一致しているか否かを判定する比較部と、
前記要約情報の診断を除く自処理部の各部の異常を自己診断する系故障検出部と
を備え、
前記演算データを圧縮した要約情報を相互に比較して、一致、または不一致を判定して前記系統選択部に判定信号を出力する前記診断部を備えるようにしたことを特徴とする比較冗長型情報処理装置。
【請求項２】
前記ハッシュ演算のアルゴリズムは、前記演算データに対して固定長１２８Ｂｉｔのハッシュ値を出力するＭＤ５とした請求項１に記載の比較冗長型情報処理装置。
【請求項３】
前記要約情報処理部は、前記入力データ、前記中間データ、前記出力データをそれぞれ分割して分割要約情報として記憶し、前記比較部は、前記分割要約情報毎に一致しているか否かを比較判定するようにした請求項１に記載の比較冗長型情報処理装置。
【請求項４】
同じ処理を並列に実行する２つの処理部を備え、夫々の処理部が実行したデータの一致、不一致を比較判定する診断部を備える比較冗長型情報処理装置であって、
前記比較冗長型情報処理装置は、同じ入力データに対して、同じ制御プログラムを同期して実行する第１の処理部と第２の処理部と、
前記第１の処理部及び前記第２の処理部に送る前記入力データを生成し、前記第１の処理部及び前記第２の処理部が処理したいずれかの出力データを受け取る入出力部と、
前記入出力部からの前記入力データを前記第１の処理部及び第２の処理部に並列に送り、前記出力データのいずれかを選択して前記入出力部に送る系統選択部と
を備え、
前記第１の処理部及び前記第２の処理部の夫々の処理部は、前記制御プログラムを記憶するプログラムメモリ部と、
クロック信号回路を備え、前記第１の処理部及び前記第２の処理部の夫々で生成する同期信号を予め設定される制御周期よりも十分早い速度で相互に通信して、当該クロック信号と同期した当該制御周期信号を生成する制御周期同期部と
前記クロック信号と前記制御周期信号とを受信して前記制御プログラムを実行するプロセッサと、
前記プロセッサが実行する前記入力データ、実行途中の中間データ、及び前記出力データの演算データを記憶するデータメモリ部と、
前記演算データを前記制御周期信号毎に比較して、一致しているか否かを比較判定する診断部と
を備え
前記プロセッサは、前記演算データについてハッシュ演算を実行して当該演算データを圧縮して要約情報とし、
前記診断部は、前記要約情報を記憶する前記要約情報記憶部と、
前記要約情報記憶部に記憶された一方の前記要約情報と、他の前記診断部が処理した他方の前記要約情報とを比較して、一致しているか否かを判定する比較部と、
前記要約情報の診断を除く自処理部の各部の異常を自己診断する系故障検出部と
を備え、
前記演算データを圧縮した要約情報を相互に比較して、一致、または不一致を判定して前記系統選択部に判定信号を出力する前記診断部を備えるようにしたことを特徴とする比較冗長型情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに独立して処理を実行する２つの処理部を備える情報処理装置に関し、特に、処理部間で同一の処理を並列に実行し、双方の処理したデータが一致しているか否かを比較判定する診断部を備える比較冗長型情報処理装置に関する。
【背景技術】
【０００２】
プラントの監視やフィールド機器を安全に制御するため、制御系を冗長化した情報処理装置が知られている。この情報処理装置には、２つの制御系のいずれか一方の系を待機状態とする待機冗長型情報処理装置と、２つの制御系を二重化した安全性を重視した比較冗長型情報処理装置とがある。
【０００３】
安全性を重視した比較冗長型情報処理装置は、一般に、互いに独立して同一の処理を二重に実行する第１の処理部及び第２の処理部を備え、第１の処理部と第２の処理部の演算結果である夫々の演算データを比較判定し、比較冗長型情報処理装置自身の異常を判定する診断部を備え、第１の処理部と第２の処理部の処理能力を低下させずに、演算データを比較判定する比較冗長型情報処理装置が開示されている（例えば特許文献１参照。）。
【０００４】
また、２つのデータが一致しているか否かを比較判定する技術には、データの改竄を検出するため改竄前のオリジナルデータから算出したハッシュ値と改竄された可能性のあるデータのハッシュ値とを比較して、データの改竄を検出する技術が開示されている（例えば、特許文献２参照。）。
【０００５】
また、改竄前のオリジナルデータと改竄された可能性のあるデータとの比較判定が出来ないシステムにおいて、改竄の可能性のあるデータから算出したハッシュ値と当該データに予め添付されていた最初のハッシュ値とを比較判定して改竄を検出する技術が開示されている（例えば、特許文献３参照。）。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特許第３９６５６９９号公報
【特許文献２】特開２００５−２４２８７１号公報
【特許文献３】特開平１１−２８５５８２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
比較冗長型情報処理装置には、２つの系の夫々のデータの処理結果が一致しているか否かを比較判定することにより比較冗長型情報処理装置自身の異常を検出する診断部を備えている。この診断部による比較判定処理の信頼度を向上させるには、夫々の系の処理装置が演算した出力データだけでなく、演算する入力データ及び演算途中の中間データなど、処理装置が実行するデータを細かく比較する必要がある。
【０００８】
ここでは、これらのデータを演算データと呼ぶことにする。
【０００９】
例えば、当該出力データのみを比較対象とする診断機能においては、一方の系の処理部の異常により中間データが不正な値となる場合に、稀に出力データが正しい値となるような場合も考えられるので、出力データのみの比較では、この異常を検出する事が出来ないので、診断部による比較判定処理の信頼度が低下する問題がある。
【００１０】
しかしながら、処理部の入力データ、中間データ、及び出力データの全てのデータを比較に用いると、比較用のデータの量が、出力データのみの場合に比して膨大になり、２つの処理部の比較判定に要する処理が、予め設定される実行時間内に完了せず、処理装置としての処理速度が低下する問題がある。
【００１１】
比較冗長型情報処理装置を備える制御システムにおいては、この処理速度の低下は、そのシステムの制御周期が遅くなるため、制御性能が低下する問題となる。
【００１２】
即ち、この比較判定するデータの量を増やして故障診断の信頼度を向上させることと比較判定処理の実行時間を早くすることとはトレードオフの関係にある。
【００１３】
特許文献１に開示された技術によれば、演算データの同期化を図ることは出来るが、演算データが増加した場合、そのための処理時間が増す問題がある。
【００１４】
また、特許文献２、３に開示された技術によれば、情報の改竄を検出することはできるが、制御システムに備えられる比較冗長型情報処理装置のような２つの処理装置で処理する大量のデータの不一致を、予め設定されるシステムの制御周期内で処理時間を増やさずに診断する技術は開示されていない。
【００１５】
本発明は上記問題点を解決するために成されたものであり、２つの処理部のデータを比較判定する処理速度を低下させず、且つ、演算データが一致しているか否かを診断する診断の信頼性を向上させた比較冗長型情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明による請求項１に係わる比較冗長型情報処理装置は、同じ処理を並列に実行する２つの処理部を備え、夫々の処理部が実行したデータの一致、不一致を比較判定する診断部を備える比較冗長型情報処理装置であって、前記比較冗長型情報処理装置は、同じ入力データに対して、同じ制御プログラムを同期して実行する第１の処理部と第２の処理部と、前記第１の処理部及び前記第２の処理部に送る前記入力データを生成し、前記第１の処理部及び前記第２の処理部が処理したいずれかの出力データを受け取る入出力部と、前記入出力部からの前記入力データを前記第１の処理部及び第２の処理部に並列に送り、前記出力データのいずれかを選択して前記入出力部に送る系統選択部とを備え、前記第１の処理部及び前記第２の処理部の夫々の処理部は、前記制御プログラムを記憶するプログラムメモリ部と、クロック信号回路を備え、前記第１の処理部及び前記第２の処理部の夫々で生成する同期信号を予め設定される制御周期よりも十分早い速度で相互に通信して、当該クロック信号と同期した当該制御周期信号を生成する制御周期同期部と前記クロック信号と前記制御周期信号とを受信して前記制御プログラムを実行するプロセッサと、前記プロセッサが実行する前記入力データ、実行途中の中間データ、及び前記出力データの演算データを記憶するデータメモリ部と、前記演算データを前記制御周期信号毎に比較して、一致しているか否かを比較判定する診断部とを備え前記診断部は、前記プロセッサが実行する前記演算データについてハッシュ演算を実行して当該演算データを圧縮して要約情報とする要約情報変換部と、前記要約情報を記憶する前記要約情報記憶部と、前記要約情報記憶部に記憶された一方の前記要約情報と、他の前記診断部が処理した他方の前記要約情報とを比較して、一致しているか否かを判定する比較部と、前記要約情報の診断を除く自処理部の各部の異常を自己診断する系故障検出部とを備え、前記演算データを圧縮した要約情報を相互に比較して、一致、または不一致を判定して前記系統選択部に判定信号を出力する前記診断部を備えるようにしたことを特徴とする。
【００１７】
上記目的を達成するために、本発明による請求項４に係わる比較冗長型情報処理装置は、同じ処理を並列に実行する２つの処理部を備え、夫々の処理部が実行したデータの一致、不一致を比較判定する診断部を備える比較冗長型情報処理装置であって、前記比較冗長型情報処理装置は、同じ入力データに対して、同じ制御プログラムを同期して実行する第１の処理部と第２の処理部と、前記第１の処理部及び前記第２の処理部に送る前記入力データを生成し、前記第１の処理部及び前記第２の処理部が処理したいずれかの出力データを受け取る入出力部と、前記入出力部からの前記入力データを前記第１の処理部及び第２の処理部に並列に送り、前記出力データのいずれかを選択して前記入出力部に送る系統選択部とを備え、前記第１の処理部及び前記第２の処理部の夫々の処理部は、前記制御プログラムを記憶するプログラムメモリ部と、クロック信号回路を備え、前記第１の処理部及び前記第２の処理部の夫々で生成する同期信号を予め設定される制御周期よりも十分早い速度で相互に通信して、当該クロック信号と同期した当該制御周期信号を生成する制御周期同期部と前記クロック信号と前記制御周期信号とを受信して前記制御プログラムを実行するプロセッサと、前記プロセッサが実行する前記入力データ、実行途中の中間データ、及び前記出力データの演算データを記憶するデータメモリ部と、前記演算データを前記制御周期信号毎に比較して、一致しているか否かを比較判定する診断部とを備え、前記プロセッサは、前記演算データについてハッシュ演算を実行して当該演算データを圧縮して要約情報とし、前記診断部は、前記要約情報を記憶する前記要約情報記憶部と、前記要約情報記憶部に記憶された一方の前記要約情報と、他の前記診断部が処理した他方の前記要約情報とを比較して、一致しているか否かを判定する比較部と、前記要約情報の診断を除く自処理部の各部の異常を自己診断する系故障検出部とを備え、前記演算データを圧縮した要約情報を相互に比較して、一致、または不一致を判定して前記系統選択部に判定信号を出力する前記診断部を備えるようにしたことを特徴とする。
【発明の効果】
【００１８】
本発明によれば、２つの処理部のデータを比較判定する処理速度を低下させず、且つ、演算データが一致しているか否かを診断する診断の信頼性を向上させた比較冗長型情報処理装置を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例１の比較冗長型情報処理装置の構成図。
【図２】本発明の実施例１の診断部の変形例を説明する構成図。
【図３】本発明の実施例１の比較冗長型情報処理装置の構成図。
【図４】本発明の実施例１の動作を説明するフローチャート。
【図５】本発明の実施例２の比較冗長型情報処理装置の構成図
【図６】本発明の実施例２の動作を説明するフローチャート。
【発明を実施するための形態】
【００２０】
以下、図面を参照して、本実施例について説明する。
【実施例１】
【００２１】
以下、本発明に係る比較冗長型情報処理装置の実施例について、図１乃至図４を参照して説明する。
【００２２】
図１は、例えば、プラントの制御システム等において、同じ制御プログラムに基づいて、同じ処理を並列に実行する２つの処理部を備え、夫々の処理部が実行したデータの一致、不一致を比較判定する診断部を備える比較冗長型情報処理装置の構成を示す。
【００２３】
この制御システムには、比較冗長型情報処理装置が複数、また、入出力部が複数で構成される大規模な入出力データを扱う構成も含まれる。
【００２４】
図１において、比較冗長型情報処理装置は、同じ入力データに対して、同じ制御プログラムを同期して実行する第１の処理部１０ａと第２の処理部１０ｂと、図示しないプラントに設ける多数のセンサからの信号を入力データとして生成するとともに、第１の処理部１０ａ及び第２の処理部１０ｂが処理した、いずれかの出力データを当該センサに送る入出力部１２と、入出力部１２で生成された入力データを、第１の処理部１０ａ及び第２の処理部１０ｂに入出力バス１２ａを介して並列に送り、第１の処理部１０ａ及び第２の処理部１０ｂが処理した出力データのいずれかを入出力バス１２ａを介して入出力部１２に送る系統選択部１１とを備える。
【００２５】
この第１の処理部１０ａ及び第２の処理部１２ｂの夫々の処理部の構成は、同じ構成であるので、第１の処理部１０ａについて説明し、第２の処理部についての説明を省略する。
【００２６】
第１の処理部１０ａは、制御プログラムを記憶するプログラムメモリ部２ａと、クロック信号回路を備え、第１の処理部１０ａ第２の処理部１０ｂの夫々で生成する同期信号を予め設定される制御周期よりも十分速い速度で相互に通信して、当該クロック信号と同期した制御周期信号を生成する制御周期同期部５ａと、クロック信号と制御周期信号とを受け取って制御プログラムを実行するプロセッサ１ａと、プロセッサ１ａが実行する入力データ、実行途中の中間データ、及び出力データで構成される演算データを記憶するデータメモリ部４ａと、演算データを制御周期毎に比較して、一致しているか否かを比較判定する診断部３ａと、プロセッサ１ａ、プログラムメモリ部２ａ、診断部３ａ、及びデータメモリ部４ａの各部を接続する内部バス６ａとを備える。
【００２７】
次に、診断部３ａの構成について説明する。診断部３ａは、データメモリ部４ａからプロセッサ１ａが実行した演算データを読み出し、読み出した演算データについてハッシュ演算を実行して当該演算データを圧縮して要約情報とする要約情報変換部３ａ２と、この要約情報変換部３が変換した要約情報を記憶する要約情報記憶部３ａ３と、要約情報記憶部３ａ３に記憶された一方の要約情報と、他の診断部１０ｂが処理した他方の要約情報とを比較して、一致しているか否かを判定する比較部３ａ４と、温度センサなどのハード的な異常検出や、ウォッチドッグタイマー、要約情報の診断を除く自処理部１０ａの各部の異常をソフト的に自己診断する系故障検出部とを備える。
【００２８】
次に、各部の詳細構成について説明する。プロセッサ１ａは、図示しない主メモリを備え、制御プログラムを実行する上で必要な演算処理速度を備えるものが選択される。また、プログラムメモリ部２ａは、ＲＯＭなどの不揮発性メモリで構成され、基本ソフト及び制御プログラムが予め記憶される。
【００２９】
データメモリ部４ａは、ＲＡＭなどで構成され、系統選択部１１から送られた入力データ、プロセッサ１ａが実行途中の中間データ、及びプロセッサ１ａが処理し、入出力部１２に送られる出力データの夫々が記憶される。
【００３０】
また、制御周期同期部５ａは、クロック信号回路を備え、クロック信号と制御周期信号をプロセッサ１ａに送る。制御周期信号は、第２の処理部１０ｂの制御周期同期部５ｂとの間で、同期を取るために、制御周期信号に対して十分早い速度で通信して、夫々のクロック信号で処理して制御周期信号を生成する。
【００３１】
この第１の処理部１０ａと第２の処理部１０ｂとの同期とるための通信の構成は、ＵＡＲＴ（Universal Asynchronous Receiver Transmitter）などのＩＣチップを使用して、通信プロトコルで行う方法が一般的であるが、ハード的な信号のみで生成しても良い。
【００３２】
次に、診断部３ａの詳細構成について説明する。比較冗長型情報処理装置は、並列に処理する第１の処理部と第２の処理部とを備え、常時、２つの処理部は、予め設定される制御周期Ｔ内に制御のための制御プログラムの演算処理と、処理した系の演算データの信頼性を判定する診断処理とを終える必要がある。図３（ａ）に示すように、先ず、演算処理を実行し、その後、実行した演算データについての診断処理を行う。
【００３３】
しかしながら、システム規模が大きくなり入力データ量が増してくると、演算処理だけでなく、データを比較判定する診断処理時間も膨大なものとなる。
【００３４】
そこで、本実施例に示す構成では、制御プログラムを実行するするプロセッサ１ａと診断処理する診断部３ａとを設け、その処理機能を分担する構成とする。診断部３ａでは、演算データは、その量が増しても比較するデータを固定値とし、且つ、その診断の信頼性も低下しないハッシュ関数（hash function）により演算データの圧縮を行う要約情報変換処理部３ａ２を備える。
【００３５】
そして、要約情報に変換された演算データは、夫々の要約情報記憶部３ａ３、３ｂ３に記憶し、その後、一時記憶したハッシュ値同士を比較部３ａ４、３ｂ４で比較する。
【００３６】
例えば、動作周波数100ＭＨｚのプロセッサに対しハッシュ関数の一種であるＭＤ５（Message Digest Algorithm）を使用すれば、演算データの合計が1Mbitのデータであっても、そのデータは128Bitの要約情報に20msec程度の時間で変換される。
【００３７】
さらに、要約情報記憶部３ａ３及び要約情報記憶部３ｂ３から比較部３ａ４に転送される時間は、112kbpsのＵＡＲＴ（Universal Asynchronous Receiver Transmitter）チップを使用して転送すれば約1msecで済むので、この要約情報の変換時間20msecと転送時間約1msecとの合計時間は、通常の制御周期50〜100msecに比較して、制御上の性能に影響しない程度に抑えることができる。
【００３８】
ところが、この要約情報変換処理を備えず、1Mbitの演算データを112kbpsで転送する場合には、約10秒の時間を要するため、通常の制御周期内に転送するには、演算データを1/100の10kbitに抑える必要がある。
【００３９】
即ち、本発明では、比較する演算データを予め要約情報変換部３ａ２で圧縮しておき、その後、圧縮されたデータを夫々の処理部の比較部３ａ４に転送し、演算する全データの比較判定を行うので、診断の信頼性を低下することがない。
【００４０】
次に、系統選択部１１の動作例について説明する。系統選択部１１は、診断部３ａと診断部３ｂの夫々の系統故障検出部３ａ１及び系統故障検出部３ｂ１の出力と、比較部３ａ４及び比較部３ｂ４の比較判定出力とを受け取ると、予め設定された選択論理で、いずれかの処理部の出力を選択する選択信号を入出力部１２に送る。
【００４１】
この選択論理は、例えば、２つの系統故障検出部３ａ１（３ｂ１）の出力が正常で、比較部３ａ４、比較部３ｂ４のいずれもが一致の場合には、系統選択部１１は、その選択状態を維持する。
【００４２】
不一致の場合は、それまで選択されていた系を引き続き選択し、不一致であることを、入出力バス１２ａを介して出力する。この不一致信号を図示しないモニタ装置で受信して、モニタ装置からこのシステムのオペレータにアナウンスする。
【００４３】
また、系統故障検出部３ａ１（３ｂ１）の出力から異常が送られ、同時に、比較部３ａ４、比較部３ｂ４のいずれもが、または、いずれかが一致の場合、系統選択部１１は、予め設定される優先順位でその系統選択を行う。
【００４４】
また、いずれかの系統故障検出部３ａ１（３ｂ１）の出力から異常が送られた場合には、入出力バス１２ａを介して出力し、図示しないモニタ装置から、このシステムのオペレータにアナウンスするように構成しておく。
【００４５】
次に、このように構成された、比較冗長型情報処理装置の動作について、図３を参照して説明する。先ず、プロセッサ１ａが系統選択部１１から送られデータメモリ部４ａに記憶された入力データを読み出す（ｓ０１）。
【００４６】
プロセッサ１ａが読み出した入力データに対して、制御プログラムに基づく演算を実施して、その中間データ、出力データをデータメモリ部４ａに記憶する（ｓ０２）。
【００４７】
要約情報変換部３ａ２は、データメモリ部４ａに記憶された演算データをデータメモリ４ａから読み出し（ｓ０３）、読み出した演算データに対して予め定めるアルゴリズムに従って、要約情報変換処理を実行し演算データを圧縮した要約情報を求める（ｓ０４）。
【００４８】
次に、要約情報変換部３ａ２は、求めた要約情報を要約情報記憶部３ａ３に書き込む（ｓ０５）。
【００４９】
そして、比較部３ａ４は、書き込まれた要約情報の送信を要約情報記憶部３ａ３及び要約情報記憶部３ｂ４に要求し、（ｓ０６）、受信した２つの要約情報を比較して、相違があるか否かを判定し、結果を系統選択部１１に送信する（ｓ０７）。
【００５０】
以上の説明したように本発明によれば、２つの独立した処理部のデータを比較判定する処理速度を一定の処理速度で処理し、且つ、全ての演算データについて一致しているか否かを、予め設定された制御周期毎に診断することができ、診断の信頼性を向上させた比較冗長型情報処理装置を提供することができる。
【００５１】
また、プロセッサ１ａが制御プログラムを実行し、演算データの信頼性は診断部３ａで独立して行うので、制御周期を早くできる効果がある。
【実施例２】
【００５２】
次に、図４及び図２（ｂ）を参照して、実施例２の比較冗長型情報処理装置について説明する。実施例２の各部について図１に示す各部と同一部分は同一符号で示しその説明を省略する。
【００５３】
実施例２が実施例１と異なる点は、実施例１の要約情報変換部３ａ２は、プロセッサ１ａが処理した演算データを一括して要約情報としたが、実施例２の要約情報変換処理部３ａ２１は、プロセッサ１ａが処理し、データメモリ部４ａに記憶した入力データ、中間データ、及び出力データを、夫々個別に、分割要約情報として求め、分割要約情報が一致しているか否かを夫々個別に比較判定するようにした点が異なる。
【００５４】
即ち、図２（ｂ）に示すように、入力データ、中間データ、及び出力データは、夫々の演算が実行されデータメモリ部４ａに記憶された後、データ毎の要約情報として比較判定することが可能となる。
【００５５】
このように構成された実施例２に拠れば、分割要約情報ごとの比較判定が出力できるので、不一致の発生箇所を識別して、不一致に対する原因の究明と処置とが早くできる効果がある。
【実施例３】
【００５６】
次に、図５及び図６を参照して、実施例３の比較冗長型情報処理装置について説明する。実施例３の各部について図１に示す各部と同一部分は同一符号で示しその説明を省略する。
【００５７】
実施例３が実施例１と異なる点は、実施例１では、要約情報変換部３ａ２が演算データを一括して要約情報とする変換処理を実行したが、実施例３ではこの要約情報変換処理部３ａ２を削除し、プロセッサ１ａが処理した演算データから要約情報を求める要約情報変換処理を、プロセッサ１ａ自身が実行するようにした点が異なる。
【００５８】
その動作について図６を参照して説明する。先ず、プロセッサ１ａが系統選択部１１から送られ記憶された入力データをデータメモリ部４ａから読み出す（ｓ１１）。
【００５９】
プロセッサ１ａが制御プログラムに基づく演算を実施して、その中間データ、出力データを入力データの記憶領域と異なるデータメモリ部４ａの領域に記憶する（ｓ０２）。
【００６０】
プロセッサ１ａは、当該制御周期で使用された全演算データをデータメモリ４ａから読み出し、読み出した演算データに対して予め定めるアルゴリズムに従って、要約情報変換処理を実行し要約情報を求める（ｓ１３）。
【００６１】
次に、プロセッサ１ａは、求めた要約情報を要約情報記憶部３ａ３に書き込みする（ｓ１４）。この書き込み先をデータメモリ部４ａとし、要約情報記憶部３ａ３の構成を不要とする構成も可能である。この場合には、データメモリ部４ａは、比較部３ａ４に要約情報を送る構成とする必要がある。
【００６２】
そして、比較部３ａ４は、要約情報記憶部３ａ３から要約情報の送信を要約情報記憶部３ａ３及び要約情報記憶部３ｂ４に要求し（ｓ０６）、受信した２つの要約情報を比較して、相違があるか否かを判定し、結果を系統選択部１１に送信する（ｓ０７）。
【００６３】
このように構成された比較冗長型情報処理装置は、プロセッサ１ａが制御プログラムの処理と、演算データの要約情報変換処理とを行うので、診断部３ａに要約情報変換部３ａ２を備える必要がない。この構成は、プロセッサ１ａの負荷が重くなることを考慮して、制御周期を設定する必要がある。
【００６４】
本発明は上述したような実施例に何ら限定されるものではなく、２つの処理部は並列に制御プログラムを実行し、予め設定される制御周期内で、制御プログラムの実行と当該制御周期毎の演算データを要約して比較判定するものであれば良く、処理部の構成は本発明の主旨を逸脱しない範囲で種々変形して実施することができる。
【符号の説明】
【００６５】
１ａ、１ｂ  プロセッサ
２ａ、２ｂ  プログラムメモリ部
３ａ、３ｂ  診断部
３ａ１、３ｂ１  系統故障検出部
３ａ２、３ｂ２  要約情報変換部
３ａ３、３ｂ３  要約情報記憶部
３ａ４、３ｂ４  比較部
３ａ２１、３ｂ２２  要約情報変換部
４ａ、４ｂ  データメモリ部
５ａ、５ｂ  制御周期同期部
６ａ、６ｂ  内部バス
１０ａ  第１の処理部
１０ｂ  第２の処理部
１１  系統選択部
１２  入出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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