(57)【要約】【課題】電源電圧の定格範囲のうち最大値で駆動される場合にも特性の劣化を抑制することができるレベルシフト回路を提供する。【解決手段】レベルシフト回路２Ａは、第１入力端子１１、第２入力端子１２、第３入力端子１３、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１Ａ、第２バッファ回路５２Ａおよび第１インバータ回路６０を備える。第１バッファ回路５１Ａは、ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１からなる前段のインバータ回路と、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２からなる後段のインバータ回路とが、縦列接続されて構成され、更にＰＭＯＳトランジスタＱＰ１３を備える。【選択図】図３
2011114462.tif 000002
【特許請求の範囲】
【請求項１】
互いに相補的な第１入力信号および第２入力信号を入力して、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を出力するレベルシフト回路であって、
前記第１入力信号を入力する第１入力端子と、
前記第２入力信号を入力する第２入力端子と、
前記第１出力信号を出力する第１出力端子と、
前記第２出力信号を出力する第２出力端子と、
前記第１入力端子に入力された前記第１入力信号と同レベルの信号をノードＮ１１へ出力する第１バッファ回路と、
前記第２入力端子に入力された前記第２入力信号と同レベルの信号をノードＮ２１へ出力する第２バッファ回路と、
第１基準電位Vddhが入力されるソース端子と、前記第１出力端子に接続されたドレイン端子と、前記ノードＮ２１に接続されたゲート端子とを有する第１ＰＭＯＳトランジスタと、
第１基準電位Vddhが入力されるソース端子と、前記第２出力端子に接続されたドレイン端子と、前記ノードＮ１１に接続されたゲート端子とを有する第２ＰＭＯＳトランジスタと、
前記ノードＮ１１に接続されたソース端子と、前記第１出力端子に接続されたドレイン端子と、第１基準電位Vddhが入力されるゲート端子とを有する第１ＮＭＯＳトランジスタと、
前記ノードＮ２１に接続されたソース端子と、前記第２出力端子に接続されたドレイン端子と、第１基準電位Vddhが入力されるゲート端子とを有する第２ＮＭＯＳトランジスタと、
を備え、
前記第１バッファ回路は、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を含み、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２それぞれのソース端子が第２基準電位Vddlに接続され、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２それぞれのソース端子が第３基準電位Vssに接続され、ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１それぞれのゲート端子が前記第１入力端子に接続され、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ１３のソース端子が前記ノードＮ１１に接続され、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１２それぞれのゲート端子がノードＮ１２に接続され、
前記第２バッファ回路は、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１，ＱＮ２２を含み、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２それぞれのソース端子が第２基準電位Vddlに接続され、ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２それぞれのソース端子が第３基準電位Vssに接続され、ＰＭＯＳトランジスタＱＰ２１およびＮＭＯＳトランジスタＱＮ２１それぞれのゲート端子が前記第２入力端子に接続され、ＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ２３のソース端子が前記ノードＮ２１に接続され、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２２それぞれのゲート端子がノードＮ２２に接続されている、
ことを特徴とするレベルシフト回路（ただし、Vddh＞Vddl＞Vss）。
【請求項２】
前記第１バッファ回路が、ＰＭＯＳトランジスタＱＰ１３のソース端子と前記ノードＮ１１との接続をオン／オフするスイッチＳＷ１を更に含み、
前記第２バッファ回路が、ＰＭＯＳトランジスタＱＰ２３のソース端子と前記ノードＮ２１との接続をオン／オフするスイッチＳＷ２を更に含み、
前記スイッチＳＷ１および前記スイッチＳＷ２を同時にオンおよび同時にオフの何れかに選択的に設定するスイッチ設定手段を更に備える、
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタそれぞれのゲート端子に入力される電位を第１基準電位Vddhおよび第３基準電位Vssの何れかに選択的に設定するゲート電位設定手段を更に備えることを特徴とする請求項１に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関するものである。
【背景技術】
【０００２】
レベルシフト回路は、互いに相補的な第１入力信号および第２入力信号を入力して、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を出力するものである。ここで、第１入力信号および第２入力信号のうち一方がハイレベルであるとき、他方はローレベルである。同様に、第１出力信号および第２出力信号のうち一方がハイレベルであるとき、他方はローレベルである。第１出力信号および第２出力信号のハイレベル／ローレベルの変化は、第１入力信号および第２入力信号のハイレベル／ローレベルの変化と同様のものとなる。
【０００３】
例えば、ＣＰＵのコアが１.８Ｖの電源電圧Vddlで駆動され、このＣＰＵに対する周辺回路が３.３Ｖの電源電圧Vddhで駆動される場合に、レベルシフト回路は、ＣＰＵコアから出力される信号のハイレベルの電圧値を１.８Ｖから３.３Ｖへ変換して、そのレベル変換後の信号を周辺回路へ出力する。
【０００４】
このようなレベルシフト回路として特許文献１に開示されたものが知られている。この文献に開示されたレベルシフト回路は、基本的な構成として、第１ＰＭＯＳトランジスタ，第２ＰＭＯＳトランジスタ，第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタを備えている。そして、この文献に開示されたレベルシフト回路は、第１ＰＭＯＳトランジスタのドレイン端子と第１ＮＭＯＳトランジスタのドレイン端子とが互いに接続されて当該接続点が第１出力端子とされ、この第１出力端子から第１出力信号を出力し、また、第２ＰＭＯＳトランジスタのドレイン端子と第２ＮＭＯＳトランジスタのドレイン端子とが互いに接続されて当該接続点が第２出力端子とされ、この第２出力端子から第２出力信号を出力する。
【０００５】
また、このレベルシフト回路の入力段には、第１入力信号と同レベルの信号を第１ＮＭＯＳトランジスタのソース端子等へ入力させる第１バッファ回路、および、第２入力信号と同レベルの信号を第２ＮＭＯＳトランジスタのソース端子等へ入力させる第２バッファ回路、が設けられる場合がある。これら第１バッファ回路および第２バッファ回路それぞれは、２段のインバータ回路が縦列接続されて構成される。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−１７７７４４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記のような入力段に第１バッファ回路および第２バッファ回路を備えるレベルシフト回路は以下のような問題点を有していることを本発明者は見出した。すなわち、電源電圧の定格範囲のうち典型値（例えば、Vddl＝1.0V、Vddh＝3.3V）で駆動される場合には問題なく動作しても、電源電圧の定格範囲のうち最大値（例えば、Vddl＝1.1V、Vddh＝3.6V）で駆動される場合には、第１バッファ回路および第２バッファ回路それぞれに含まれるトランジスタに過電圧が印加される場合がある。そして、このトランジスタへの過電圧の印加により、トランジスタの特性が劣化し、ひいては、レベルシフト回路の特性が劣化する場合がある。
【０００８】
本発明は、上記問題点を解消する為になされたものであり、電源電圧の定格範囲のうち最大値で駆動される場合にも特性の劣化を抑制することができるレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るレベルシフト回路は、互いに相補的な第１入力信号および第２入力信号を入力して、これら第１入力信号および第２入力信号のハイレベルの電圧値より大きいハイレベルの電圧値を有する互いに相補的な第１出力信号および第２出力信号を出力するレベルシフト回路であって、(1) 第１入力信号を入力する第１入力端子と、(2) 第２入力信号を入力する第２入力端子と、(3) 第１出力信号を出力する第１出力端子と、(4) 第２出力信号を出力する第２出力端子と、(5) 第１入力端子に入力された第１入力信号と同レベルの信号をノードＮ１１へ出力する第１バッファ回路と、(6) 第２入力端子に入力された第２入力信号と同レベルの信号をノードＮ２１へ出力する第２バッファ回路と、(7) 第１基準電位Vddhが入力されるソース端子と、第１出力端子に接続されたドレイン端子と、ノードＮ２１に接続されたゲート端子とを有する第１ＰＭＯＳトランジスタと、(8) 第１基準電位Vddhが入力されるソース端子と、第２出力端子に接続されたドレイン端子と、ノードＮ１１に接続されたゲート端子とを有する第２ＰＭＯＳトランジスタと、(9) ノードＮ１１に接続されたソース端子と、第１出力端子に接続されたドレイン端子と、第１基準電位Vddhが入力されるゲート端子とを有する第１ＮＭＯＳトランジスタと、(10) ノードＮ２１に接続されたソース端子と、第２出力端子に接続されたドレイン端子と、第１基準電位Vddhが入力されるゲート端子とを有する第２ＮＭＯＳトランジスタと、を備えることを特徴とする。
【００１０】
また、本発明に係るレベルシフト回路では、第１バッファ回路は、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を含み、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２それぞれのソース端子が第２基準電位Vddlに接続され、ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２それぞれのソース端子が第３基準電位Vssに接続され、ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１それぞれのゲート端子が第１入力端子に接続され、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ１３のソース端子がノードＮ１１に接続され、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１２それぞれのゲート端子がノードＮ１２に接続されていることを特徴とする。
【００１１】
さらに、本発明に係るレベルシフト回路では、第２バッファ回路は、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１，ＱＮ２２を含み、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２それぞれのソース端子が第２基準電位Vddlに接続され、ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２それぞれのソース端子が第３基準電位Vssに接続され、ＰＭＯＳトランジスタＱＰ２１およびＮＭＯＳトランジスタＱＮ２１それぞれのゲート端子が第２入力端子に接続され、ＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ２３のソース端子がノードＮ２１に接続され、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２２それぞれのゲート端子がノードＮ２２に接続されていることを特徴とする。
【００１２】
ただし、第１基準電位Vddh，第２基準電位Vddlおよび第３基準電位Vssの間には、Vddh＞Vdd＞Vss なる関係がある。
【００１３】
本発明に係るレベルシフト回路において、第１バッファ回路は、ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１からなる前段のインバータ回路と、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２からなる後段のインバータ回路とが、縦列接続されて構成されていて、第１入力端子１１に入力された第１入力信号と同レベルの信号をノードＮ１１へ出力することができる。第１バッファ回路は、ＰＭＯＳトランジスタＱＰ１３を更に備える。ＰＭＯＳトランジスタＱＰ１３のソース端子はノードＮ１１に接続され、ＰＭＯＳトランジスタＱＰ１３のドレイン端子およびゲート端子それぞれはノードＮ１２に接続されている。
【００１４】
また、第２バッファ回路は、ＰＭＯＳトランジスタＱＰ２１およびＮＭＯＳトランジスタＱＮ２１からなる前段のインバータ回路と、ＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２からなる後段のインバータ回路とが、縦列接続されて構成されていて、第２入力端子１２に入力された第２入力信号と同レベルの信号をノードＮ２１へ出力することができる。第２バッファ回路は、ＰＭＯＳトランジスタＱＰ２３を更に備える。ＰＭＯＳトランジスタＱＰ２３のソース端子はノードＮ２１に接続され、ＰＭＯＳトランジスタＱＰ２３のドレイン端子およびゲート端子それぞれはノードＮ２２に接続されている。
【００１５】
本発明に係るレベルシフト回路は、第１バッファ回路がＰＭＯＳトランジスタＱＰ１３を更に備え、第２バッファ回路がＰＭＯＳトランジスタＱＰ２３を更に備えることにより、トランジスタに過電圧が印加されることが抑制され、電源電圧の定格範囲のうち最大値で駆動される場合にも特性の劣化が抑制され得る。
【００１６】
本発明に係るレベルシフト回路は、(1) 第１バッファ回路が、ＰＭＯＳトランジスタＱＰ１３のソース端子とノードＮ１１との接続をオン／オフするスイッチＳＷ１を更に含み、(2)第２バッファ回路が、ＰＭＯＳトランジスタＱＰ２３のソース端子とノードＮ２１との接続をオン／オフするスイッチＳＷ２を更に含み、(3)スイッチＳＷ１およびスイッチＳＷ２を同時にオンおよび同時にオフの何れかに選択的に設定するスイッチ設定手段を更に備えるのが好適である。
【００１７】
また、本発明に係るレベルシフト回路は、第１ＮＭＯＳトランジスタおよび第２ＮＭＯＳトランジスタそれぞれのゲート端子に入力される電位を第１基準電位Vddhおよび第３基準電位Vssの何れかに選択的に設定するゲート電位設定手段を更に備えるのが好適である。
【発明の効果】
【００１８】
本発明に係るレベルシフト回路は、電源電圧の定格範囲のうち最大値で駆動される場合にも特性の劣化を抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】比較例のレベルシフト回路１の構成を示す図である。
【図２】比較例のレベルシフト回路１のノードＮ１１，Ｎ１２それぞれの電位についてシミュレーションした結果を示す図である。
【図３】第１実施形態に係るレベルシフト回路２Ａの構成を示す図である。
【図４】第１実施形態に係るレベルシフト回路２ＡのノードＮ１１，Ｎ１２それぞれの電位についてシミュレーションした結果を示す図である。
【図５】第２実施形態に係るレベルシフト回路２Ｂの構成を示す図である。
【発明を実施するための形態】
【００２０】
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、初めに比較例のレベルシフト回路について説明した後に、実施形態のレベルシフト回路について説明する。
【００２１】
図１は、比較例のレベルシフト回路１の構成を示す図である。この図に示されるレベルシフト回路１は、第１入力端子１１、第２入力端子１２、第３入力端子１３、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１、第２バッファ回路５２および第１インバータ回路６０を備える。
【００２２】
レベルシフト回路１は、互いに相補的な第１入力信号LSipおよび第２入力信号LSinを入力して、互いに相補的な第１出力信号LSopおよび第２出力信号LSonを出力する。
【００２３】
第１出力信号LSopのハイレベルの電圧値は、第１入力信号LSipによるノードＮ１１のハイレベルの電圧値および第２入力信号LSinによるノードＮ２１のローレベル電圧値により決まる。ノードＮ２１がローレベル電圧値の場合、ノードＮ２１は、およそVssになることから第１ＰＭＯＳトランジスタ３１のゲート端子とソース端子との間の電圧はおよそVddhの電圧になり、ノードＮ１１がハイレベル電圧値の場合、第１ＮＭＯＳトランジスタ４１のゲート端子とソース端子との間の電圧は、およそVddh-Vddlの電圧になる。第１出力信号LSopのハイレベルの電圧の値は、その時の第１ＰＭＯＳトランジスタ３１と第１ＮＭＯＳトランジスタ４１のオン抵抗の比により第１出力信号LSopのハイレベル電圧値が決まる。
【００２４】
また、第２出力信号LSonのハイレベルの電圧値は、第２入力信号LSinによるノードＮ２１のハイレベルの電圧値および第１入力信号LSipによるノードＮ１１のローレベル電圧値により決まる。ノードＮ１１がローレベル電圧値の場合、ノードＮ１１は、およそVssになることから第２ＰＭＯＳトランジスタ３２のゲート端子とソース端子との間の電圧はおよそVddhの電圧になり、ノードＮ２１がハイレベル電圧値の場合、第２ＮＭＯＳトランジスタ４２のゲート端子とソース端子との間の電圧は、およそVddh-Vddlの電圧になる。第２出力信号LSonのハイレベルの電圧の値は、その時の第２ＰＭＯＳトランジスタ３２と第２ＮＭＯＳトランジスタ４２のオン抵抗の比により第２出力信号LSonのハイレベル電圧値が決まる。
【００２５】
第１出力信号LSopのローレベルの電圧値は、第１入力信号LSipによるノードＮ１１のローレベルの電圧値および第２入力信号LSinによるノードＮ２１のハイレベル電圧値により決まる。ノードＮ２１がハイレベル電圧値の場合、ノードＮ２１は、およそVddlになることから第１ＰＭＯＳトランジスタ３１のゲート端子とソース端子との間の電圧はおよそVddh-Vddlの電圧になり、ノードＮ１１がローレベル電圧値の場合、第１ＮＭＯＳトランジスタ４１のゲート端子とソース端子との間の電圧は、およそVddhの電圧になる。第１出力信号LSopのローレベルの電圧の値は、その時の第１ＰＭＯＳトランジスタ３１と第１ＮＭＯＳトランジスタ４１のオン抵抗の比により第１出力信号LSopのローレベル電圧値が決まる。
【００２６】
また、第２出力信号LSonのローレベルの電圧値は、第２入力信号LSinによるノードＮ２１のローレベルの電圧値および第１入力信号LSinによるノードＮ１１のハイレベル電圧値により決まる。ノードＮ１１がハイレベル電圧値の場合、ノードＮ１１は、およそVddlになることから第２ＰＭＯＳトランジスタ３２のゲート端子とソース端子との間の電圧はおよそVddh-Vddlの電圧になり、ノードＮ２１がローレベル電圧値の場合、第２ＮＭＯＳトランジスタ４２のゲート端子とソース端子との間の電圧は、およそVddhの電圧になる。第２出力信号LSonのローレベルの電圧の値は、その時の第２ＰＭＯＳトランジスタ３２と第２ＮＭＯＳトランジスタ４２のオン抵抗の比により第２出力信号LSonのローレベル電圧値が決まる。
【００２７】
第１出力信号LSopと第２出力信号LSonのハイレベル電圧値とローレベル電圧値は、次段に接続されるインバータ回路が動作可能な反転電圧が出力できればよい。
【００２８】
第１入力端子１１は、第１入力信号LSipを入力する。第２入力端子１２は、第２入力信号LSinを入力する。第１入力信号LSipおよび第２入力信号LSinは、互いに相補的な関係にあり、一方がハイレベルであるとき、他方がローレベルである。また、第３入力端子１３は、イネーブル信号Enable1を入力する。
【００２９】
第１出力端子２１は、第１出力信号LSopを出力する。第２出力端子２２は、第２出力信号LSonを入力する。第１出力信号LSopおよび第２出力信号LSonは、互いに相補的な関係にあり、一方がハイレベルであるとき、他方がローレベルである。
【００３０】
なお、図中に示される第１基準電位Vddh，第２基準電位Vddlおよび第３基準電位Vssの間には、Vddh＞Vdd＞Vss なる関係がある。
【００３１】
第１ＰＭＯＳトランジスタ３１は、第１基準電位Vddhが入力されるソース端子と、第１出力端子２１に接続されたドレイン端子と、ノードＮ２１に接続されたゲート端子とを有する。第２ＰＭＯＳトランジスタ３２は、第１基準電位Vddhが入力されるソース端子と、第２出力端子２２に接続されたドレイン端子と、ノードＮ１１に接続されたゲート端子とを有する。
【００３２】
第１ＮＭＯＳトランジスタ４１は、ノードＮ１１に接続されたソース端子と、第１出力端子２１に接続されたドレイン端子と、インバータ回路６０の出力信号が入力されるゲート端子とを有する。第２ＮＭＯＳトランジスタ４２は、ノードＮ２１に接続されたソース端子と、第２出力端子２２に接続されたドレイン端子と、インバータ回路６０の出力信号が入力されるゲート端子とを有する。
【００３３】
第１バッファ回路５１は、第１入力端子１１に入力された第１入力信号LSipと同レベルの信号をノードＮ１１へ出力する。第１バッファ回路は、ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２およびＮＭＯＳトランジスタＱＮ１１，ＱＮ１２を含む。ＰＭＯＳトランジスタＱＰ１１，ＱＰ１２それぞれのソース端子は、第２基準電位Vddlに接続されている。ＮＭＯＳトランジスタＱＮ１１，ＱＮ１２それぞれのソース端子は、第３基準電位Vssに接続されている。
【００３４】
ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１それぞれのゲート端子は、第１入力端子１１に接続されている。ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２それぞれのドレイン端子は、ノードＮ１１に接続されている。ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２それぞれのゲート端子は、ノードＮ１２に接続されている。
【００３５】
すなわち、この第１バッファ回路５１は、ＰＭＯＳトランジスタＱＰ１１およびＮＭＯＳトランジスタＱＮ１１からなる前段のインバータ回路と、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２からなる後段のインバータ回路とが、縦列接続されて構成されていて、第１入力端子１１に入力された第１入力信号LSipと同レベルの信号をノードＮ１１へ出力することができる。
【００３６】
第２バッファ回路５２は、第２入力端子１２に入力された第２入力信号LSinと同レベルの信号をノードＮ２１へ出力する。第２バッファ回路は、ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２およびＮＭＯＳトランジスタＱＮ２１，ＱＮ２２を含む。ＰＭＯＳトランジスタＱＰ２１，ＱＰ２２それぞれのソース端子は、第２基準電位Vddlに接続されている。ＮＭＯＳトランジスタＱＮ２１，ＱＮ２２それぞれのソース端子は、第３基準電位Vssに接続されている。
【００３７】
ＰＭＯＳトランジスタＱＰ２１およびＮＭＯＳトランジスタＱＮ２１それぞれのゲート端子は、第２入力端子１２に接続されている。ＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２それぞれのドレイン端子は、ノードＮ２１に接続されている。ＰＭＯＳトランジスタＱＰ２１およびＮＭＯＳトランジスタＱＮ２１それぞれのドレイン端子ならびにＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２それぞれのゲート端子は、ノードＮ２２に接続されている。
【００３８】
すなわち、この第２バッファ回路５２は、ＰＭＯＳトランジスタＱＰ２１およびＮＭＯＳトランジスタＱＮ２１からなる前段のインバータ回路と、ＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２からなる後段のインバータ回路とが、縦列接続されて構成されていて、第２入力端子１２に入力された第２入力信号LSinと同レベルの信号をノードＮ２１へ出力することができる。
【００３９】
第１インバータ回路６０は、ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６２を含む。ＰＭＯＳトランジスタ６１のソース端子は第１基準電位Vddhが入力される。ＮＭＯＳトランジスタ６２のソース端子は第３基準電位Vssが入力される。ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６２それぞれのゲート端子は、第３入力端子１３に接続されている。ＰＭＯＳトランジスタ６１およびＮＭＯＳトランジスタ６２それぞれのドレイン端子は、ＮＭＯＳトランジスタ４１，４２それぞれのゲート端子に接続されている。
【００４０】
すなわち、この第１インバータ回路６０は、第３入力端子１３に入力されるイネーブル信号Enable1を論理反転したものを、ＮＭＯＳトランジスタ４１，４２それぞれのゲート端子に与える。第１インバータ回路６０は、ＮＭＯＳトランジスタ４１，４２それぞれのゲート端子に入力される電位を第１基準電位Vddhおよび第３基準電位Vssの何れかに選択的に設定し動作状態及び動作停止状態の設定手段として作用する。
【００４１】
このレベルシフト回路１は以下のように動作する。第３入力端子１３に入力されるイネーブル信号Enable1が第１基準電位Vddhレベルであるとき、第１インバータ回路６０からＮＭＯＳトランジスタ４１，４２それぞれのゲート端子に与えられる電位は第３基準電位Vssレベルとなり、ＮＭＯＳトランジスタ４１，４２はオフ状態となって、レベルシフト回路１は動作しない。このとき、第１ＰＭＯＳトランジスタ３１および第１ＮＭＯＳトランジスタ４１の電流の流れることが遮断され、また、第２ＰＭＯＳトランジスタ３２および第２ＮＭＯＳトランジスタ４２の電流の流れることが遮断されるので、動作停止状態の静止電流を抑制することができる。
【００４２】
一方、第３入力端子１３に入力されるイネーブル信号Enable1が第３基準電位Vssレベルであるとき、第１インバータ回路６０からＮＭＯＳトランジスタ４１，４２それぞれのゲート端子に与えられる電位は第１基準電位Vddhレベルとなり、ＮＭＯＳトランジスタ４１，４２はオン状態となって、レベルシフト回路１は動作可能な状態となる。
【００４３】
第１入力端子に入力される第１入力信号LSipは、第１バッファ回路５１を経てノードＮ１１に入力される。また、第２入力端子に入力される第２入力信号LSinは、第２バッファ回路５２を経てノードＮ２１に入力される。
【００４４】
第１入力信号LSip（ノードＮ１１のレベル）がハイレベルであって、第２入力信号LSin（ノードＮ２１のレベル）がローレベルであるとき、ノードＮ１１は、おおよそ第２基準電圧Vddlレベルになることから、第２ＮＭＯＳトランジスタ４１のゲート端子とソース端子との間の電圧は、およそ第１基準電圧Vddhレベルから第２基準電圧Vddlレベルを引いた電圧になり、ノードＮ２１は、およそ第３基準電位Vssレベルになることから、第１ＰＭＯＳトランジスタ３１のゲート端子とソース端子との間の電圧は、おおよそ第１基準電圧Vddhレベルの電圧になる。第１出力信号LSopのハイレベルの電圧の値は、その時の第１ＰＭＯＳトランジスタ３１と第１ＮＭＯＳトランジスタ４１のオン抵抗の比により第１出力信号LSopのハイレベル電圧値を出力する。また、ノードＮ２１は、おおよそ第３基準電圧Vssレベルになることから、第２ＮＭＯＳトランジスタ４２のゲート端子とソース端子との間の電圧は、およそ第１基準電圧Vddhレベルの電圧になり、ノードＮ１１は、およそ第２基準電位Vddlレベルになることから、第２ＰＭＯＳトランジスタ３２のゲート端子とソース端子との間の電圧は、おおよそ第１基準電圧Vddhから第２基準電圧Vddlレベルを引いた電圧になる。第２出力信号LSonのローレベルの電圧の値は、その時の第２ＰＭＯＳトランジスタ３２と第２ＮＭＯＳトランジスタ４２のオン抵抗の比により第２出力信号LSonのローレベル電圧値を出力する。
【００４５】
第１入力信号LSip（ノードＮ１１のレベル）がローレベルであって、第２入力信号LSin（ノードＮ２１のレベル）がハイレベルであるとき、ノードＮ１１は、おおよそ第３基準電圧Vssレベルになることから、第１ＮＭＯＳトランジスタ４１のゲート端子とソース端子との間の電圧は、およそ第１基準電圧Vddhレベルの電圧になり、ノードＮ２１は、およそ第２基準電位Vddlレベルになることから、第１ＰＭＯＳトランジスタ３１のゲート端子とソース端子との間の電圧は、おおよそ第１基準電圧Vddhレベルから第２基準電圧Vddlレベルを引いた電圧になる。第１出力信号LSopのローレベルの電圧の値は、その時の第１ＰＭＯＳトランジスタ３１と第１ＮＭＯＳトランジスタ４１のオン抵抗の比により第１出力信号LSopのローレベル電圧値を出力する。また、ノードＮ２１は、おおよそ第２基準電圧Vddlレベルになることから、第２ＮＭＯＳトランジスタ４２のゲート端子とソース端子との間の電圧は、およそ第１基準電圧Vddhレベルから第２基準電圧Vssレベルを引いた電圧になり、ノードＮ１１は、およそ第３基準電位Vssレベルになることから、第２ＰＭＯＳトランジスタ３２のゲート端子とソース端子との間の電圧は、おおよそ第１基準電圧Vddhレベルの電圧になる。第２出力信号LSonのハイレベルの電圧の値は、その時の第２ＰＭＯＳトランジスタ３２と第２ＮＭＯＳトランジスタ４２のオン抵抗の比により第２出力信号LSonのハイレベル電圧値を出力する。
【００４６】
このように、比較例のレベルシフト回路１は、互いに相補的な入力信号LSip，LSinを入力端子１１，１２に入力して、第１出力信号LSopと第２出力信号LSonのハイレベル電圧値とローレベル電圧値は、次段に接続されるインバータ回路が動作可能な反転電圧が出力できればよい。
【００４７】
ところで、このような比較例のレベルシフト回路１は、電源電圧の定格範囲のうち典型値（例えば、Vddl＝1.0V、Vddh＝3.3V）で駆動される場合には問題なく動作しても、電源電圧の定格範囲のうち最大値（例えば、Vddl＝1.1V、Vddh＝3.6V）で駆動される場合には、第１バッファ回路５１および第２バッファ回路５２それぞれに含まれるトランジスタに過電圧が印加される。そして、このトランジスタへの過電圧の印加により、トランジスタの特性が劣化し、ひいては、レベルシフト回路１の特性が劣化する場合がある。このことについて以下で更に説明する。
【００４８】
第３入力端子１３に入力されるイネーブル信号Enable1が第３基準電位Vssレベルであるとき、ＮＭＯＳトランジスタ４１，４２はオン状態となって、レベルシフト回路１は動作可能な状態となる。このとき、第１入力信号LSip（ノードＮ１１のレベル）がハイレベルであって、第２入力信号LSin（ノードＮ２１のレベル）がローレベルであるとき、第１ＰＭＯＳトランジスタ３１はオン状態となり、また、第１バッファ回路５１においてＰＭＯＳトランジスタＱＰ１２もオン状態となる。
【００４９】
したがって、第１基準電位Vddhと第２基準電位Vddlとの間で直列的に接続されている第１ＰＭＯＳトランジスタ３１，ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタＱＰ１２の何れもオン状態となるが、第１基準電位Vddhが第２基準電位Vddlより高い電位の為、ＰＭＯＳトランジスタＱＰ１２は逆バイアス状態となり、その結果、ノードＮ１１の電位は、これら３つのトランジスタのオン抵抗値の比により決まり、第２基準電位Vddlより高くなる。電源電圧の定格範囲のうち最大値でレベルシフト回路１が駆動されるような場合、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２それぞれのゲート端子とドレイン端子との間に過電圧が印加され、その過電圧印加状態での長時間動作により、電流駆動力が低下したりゲート遅延時間が遅れ等のトランジスタ特性の劣化が生じる。
【００５０】
図２は、比較例のレベルシフト回路１のノードＮ１１，Ｎ１２それぞれの電位についてシミュレーションした結果を示す図である。この図に示されるように、第１入力信号LSipがハイレベルであるときのノードＮ１１の電位は、第２基準電位Vddlの最大定格値（=1.1V）より高い１.１５Ｖとなっている。このことから、ＰＭＯＳトランジスタＱＰ１２のゲート端子とドレイン端子の間とＮＭＯＳトランジスタＱＮ１２のゲート端子とドレイン端子の間に過電圧が印加され、その過電圧印加状態での長時間動作により、電流駆動力が低下したりゲート遅延時間が遅れ等のトランジスタ特性の劣化が生じる。
【００５１】
以下に説明する本実施形態に係るレベルシフト回路２Ａ，２Ｂは、このような比較例のレベルシフト回路１が有する問題点を解消し得るものである。
【００５２】
図３は、第１実施形態に係るレベルシフト回路２Ａの構成を示す図である。この図に示されるレベルシフト回路２Ａは、第１入力端子１１、第２入力端子１２、第３入力端子１３、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１Ａ、第２バッファ回路５２Ａおよび第１インバータ回路６０を備える。
【００５３】
図１に示された比較例のレベルシフト回路１の構成と比較すると、この図３に示される第１実施形態に係るレベルシフト回路２Ａは、第１バッファ回路５１に替えて第１バッファ回路５１Ａを備える点で相違し、第２バッファ回路５２に替えて第２バッファ回路５２Ａを備える点で相違する。
【００５４】
図１中の第１バッファ回路５１の構成と比較すると、図３中の第１バッファ回路５１Ａは、ＰＭＯＳトランジスタＱＰ１３を更に備える点で相違する。ＰＭＯＳトランジスタＱＰ１３のソース端子はノードＮ１１に接続され、ＰＭＯＳトランジスタＱＰ１３のドレイン端子およびゲート端子それぞれはノードＮ１２に接続されている。図１中の第２バッファ回路５２の構成と比較すると、図３中の第２バッファ回路５２Ａは、ＰＭＯＳトランジスタＱＰ２３を更に備える点で相違する。ＰＭＯＳトランジスタＱＰ２３のソース端子はノードＮ２１に接続され、ＰＭＯＳトランジスタＱＰ２３のドレイン端子およびゲート端子それぞれはノードＮ２２に接続されている。
【００５５】
この第１実施形態に係るレベルシフト回路２Ａの動作は、比較例のレベルシフト回路１の動作と略同様である。ただし、第１実施形態に係るレベルシフト回路２Ａは、上述した比較例のレベルシフト回路１が有する問題点を解消し得るものである。このことについて以下で更に説明する。
【００５６】
第１実施形態に係るレベルシフト回路２Ａでは、第３入力端子１３に入力されるイネーブル信号Enable1が第３基準電位Vssレベルであるとき、ＮＭＯＳトランジスタ４１，４２はオン状態となって、レベルシフト回路２Ａは動作可能な状態となる。このとき、第１入力信号LSip（ノードＮ１１のレベル）がハイレベルであって、第２入力信号LSin（ノードＮ２１のレベル）がローレベルであるとき、第１ＰＭＯＳトランジスタ３１はオン状態となり、また、第１バッファ回路５１ＡにおいてＰＭＯＳトランジスタＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１もオン状態となる。
【００５７】
したがって、第１実施形態に係るレベルシフト回路２Ａでは、第１基準電位Vddhと第２基準電位Vddlとの間で直列的に接続されている第１ＰＭＯＳトランジスタ３１，ＮＭＯＳトランジスタ４１およびＰＭＯＳトランジスタＱＰ１２の何れもオン状態となる。同時に、第１基準電位Vddhと第２基準電位Vddlとの間で直列的に接続されている第１ＰＭＯＳトランジスタ３１，ＮＭＯＳトランジスタ４１，ＰＭＯＳトランジスタＱＰ１３およびＮＭＯＳトランジスタＱＮ１１の何れもオン状態となる。
【００５８】
このことから、第１基準電位VddhからノードＮ１１へ流れる電流は、ＰＭＯＳトランジスタＱＰ１２を経て第２基準電位Vddlへ向うものと、ＰＭＯＳトランジスタＱＰ１３およびＮＭＯＳトランジスタＱＮ１１を経て第３基準電位Vssへ向うものとに分けられる。その結果、比較例と対比して、ノード電位Ｎ１１の電位は上昇が抑制されるとともに、ノード電位Ｎ１２の電位は僅かに上昇するので、ＰＭＯＳトランジスタＱＰ１２およびＮＭＯＳトランジスタＱＮ１２それぞれのゲート端子とドレイン端子との間に過電圧が印加されることが抑制され、電源電圧の定格範囲のうち最大値で駆動される場合にも特性の劣化が抑制され得る。
【００５９】
また、第１入力信号LSip（ノードＮ１１のレベル）がローレベルであって、第２入力信号LSin（ノードＮ２１のレベル）がハイレベルであるとき、第１ＰＭＯＳトランジスタ３２はオン状態となり、また、第２バッファ回路５２ＡにおいてＰＭＯＳトランジスタＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１もオン状態となる。
【００６０】
したがって、第１実施形態に係るレベルシフト回路２Ａでは、第１基準電位Vddhと第２基準電位Vddlとの間で直列的に接続されている第１ＰＭＯＳトランジスタ３２，ＮＭＯＳトランジスタ４２およびＰＭＯＳトランジスタＱＰ２２の何れもオン状態となる。同時に、第１基準電位Vddhと第２基準電位Vddlとの間で直列的に接続されている第１ＰＭＯＳトランジスタ３２，ＮＭＯＳトランジスタ４２，ＰＭＯＳトランジスタＱＰ２３およびＮＭＯＳトランジスタＱＮ２１の何れもオン状態となる。
【００６１】
このことから、第１基準電位VddhからノードＮ２１へ流れる電流は、ＰＭＯＳトランジスタＱＰ２２を経て第２基準電位Vddlへ向うものと、ＰＭＯＳトランジスタＱＰ２３およびＮＭＯＳトランジスタＱＮ２１を経て第３基準電位Vssへ向うものとに分けられる。その結果、比較例と対比して、ノード電位Ｎ２１の電位は上昇が抑制されるとともに、ノード電位Ｎ２２の電位は僅かに上昇するので、ＰＭＯＳトランジスタＱＰ２２およびＮＭＯＳトランジスタＱＮ２２それぞれのゲート端子とドレイン端子との間に過電圧が印加されることが抑制され、電源電圧の定格範囲のうち最大値で駆動される場合にも特性の劣化が抑制され得る。
【００６２】
図４は、第１実施形態に係るレベルシフト回路２ＡのノードＮ１１，Ｎ１２それぞれの電位についてシミュレーションした結果を示す図である。この図に示されるように、第１入力信号LSipがハイレベルであるときのノードＮ１１の電位は、第２基準電位Vddl（=1.1V）より僅かに高い１.１０７Ｖとなっているが、ノードＮ１１とノードＮ１２の間の電圧差は１.０８Ｖとなり、最大定格値(＝１.１Ｖ)より低い。このことから、ＰＭＯＳトランジスタＱＰ１２および、ＮＭＯＳトランジスタＱＮ１２のゲート端子とドレイン端子との間に過電圧が印加されることが抑制され、トランジスタ特性の劣化が抑制され得る。
【００６３】
なお、第１実施形態に係るレベルシフト回路２Ａでは、ＰＭＯＳトランジスタＱＰ１３，ＱＰ２３が追加されることにより、ノードＮ１１，Ｎ２１に接続される寄生容量が増える。しかし、ＰＭＯＳトランジスタＱＰ１２，ＱＰ２２に対し、ＰＭＯＳトランジスタＱＰ１３，ＱＰ２３のトランジスタ・サイズを充分小さくすることにより、その容量値増加の割合は僅かであるので、レベルシフト回路２Ａの動作速度への影響は僅かである。
【００６４】
また、第１実施形態に係るレベルシフト回路２Ａでは、第３入力端子１３に入力されるイネーブル信号Enable1が第１基準電位Vddhレベルであるとき、ＮＭＯＳトランジスタ４１，４２はオフ状態となって、レベルシフト回路２Ａは動作しない。しかし、このとき、互いに相補的な第１入力信号および第２入力信号を入力した場合で、第１入力信号LSip（ノードＮ１１のレベル）がハイレベルでノードＮ１２のレベルがローレベルあって、第２入力信号LSin（ノードＮ２１のレベル）がローレベルでノードＮ２２のレベルがハイベルであるとき、または、第１入力信号LSip（ノードＮ１１のレベル）がローレベルでノードＮ１２のレベルがハイレベルあって、第２入力信号LSin（ノードＮ２１のレベル）がハイレベルでノードＮ２２のレベルがローレベルであると、第１基準電位Vddhと第３基準電位Vssとの間で直列的に接続されているＰＭＯＳトランジスタＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１の何れもオン状態となる。または、ＰＭＯＳトランジスタＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１の何れもオン状態となる。その結果、レベルシフト回路２Ａは動作しないにも拘わらず、第２基準電位Vddlと第３基準電位Vssとの間で電流が流れることとなり、静止電力が大きくなる。
【００６５】
さらに、相補的でない第１入力信号および第２入力信号を入力した場合で、第１入力信号LSip及び第２入力信号LSinが共にハイレベルになると、ノードＮ１２のレベルがローレベルになり、ノードＮ１１のレベルがハイレベルになり、同様に、ノードＮ２２のレベルがローレベルとなり、ノードＮ２１のレベルがハイレベルになる。このような状態では、第１基準電位Vddhと第３基準電位Vssとの間で直列的に接続されているＰＭＯＳトランジスタＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１の何れもオン状態となり、またＰＭＯＳトランジスタＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１の何れもオン状態となる。その結果、レベルシフト回路２Ａは動作しないにも拘わらず、第２基準電位Vddlと第３基準電位Vssとの間で電流が流れることとなり、さらに静止電力が大きくなる。
【００６６】
しかし、第１入力信号LSip及び第２入力信号LSinが共にローレベルになると、ノードＮ１２のレベルがハイレベルになり、ノードＮ１１のレベルがローレベルになる。同様に、ノードＮ２２のレベルがハイレベルとなり、ノードＮ２１のレベルがローレベルになる。このとき、レベルシフト回路２Ａの第３入力端子１３に入力されるイネーブル信号Enable1が第１基準電位Vddhレベルでレベルシフト回路２Ａは動作しない状態にすると、第１基準電位Vddhと第３基準電位Vssとの間で直列的に接続されているＰＭＯＳトランジスタＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１の何れもオフ状態となり、ＰＭＯＳトランジスタＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１の何れもオフ状態となる。その結果、レベルシフト回路２Ａが動作しない場合、第２基準電位Vddlと第３基準電位Vssとの間で電流が流れることはなく、静止電力が抑制される。
【００６７】
このような、互いに相補的な第１入力信号LSipおよび第２入力信号LSipを入力した場合、および、相補的でない入力信号、すなわち、第１入力信号LSip及び第２入力信号LSinがハイレベルである場合の静止電力が大きくなる問題を回避するには、図５に示されるような構成とするのが好ましい。
【００６８】
図５は、第２実施形態に係るレベルシフト回路２Ｂの構成を示す図である。この図に示されるレベルシフト回路２Ｂは、第１入力端子１１、第２入力端子１２、第３入力端子１３、第４入力端子１４、第１出力端子２１、第２出力端子２２、第１ＰＭＯＳトランジスタ３１、第２ＰＭＯＳトランジスタ３２、第１ＮＭＯＳトランジスタ４１、第２ＮＭＯＳトランジスタ４２、第１バッファ回路５１Ｂ、第２バッファ回路５２Ｂ、第１インバータ回路６０および第２インバータ回路７０を備える。
【００６９】
図３に示された第１実施形態に係るレベルシフト回路２Ａの構成と比較すると、この図５に示される第２実施形態に係るレベルシフト回路２Ｂは、第１バッファ回路５１Ａに替えて第１バッファ回路５１Ｂを備える点で相違し、第２バッファ回路５２Ａに替えて第２バッファ回路５２Ｂを備える点で相違し、また、第４入力端子１４および第２インバータ回路７０を更に備える点で相違する。
【００７０】
図３中の第１バッファ回路５１Ａの構成と比較すると、図５中の第１バッファ回路５１Ｂは、スイッチＳＷ１を更に備える点で相違する。スイッチＳＷ１は、ＰＭＯＳトランジスタＱＰ１３のソース端子とノードＮ１１との接続をオン／オフする。図３中の第２バッファ回路５２Ａの構成と比較すると、図５中の第２バッファ回路５２Ｂは、スイッチＳＷ２を更に備える点で相違する。スイッチＳＷ２は、ＰＭＯＳトランジスタＱＰ２３のソース端子とノードＮ２１との接続をオン／オフする。スイッチＳＷ１，ＳＷ２それぞれは、図示のとおり、ＰＭＯＳトランジスタにより構成されてもよい。
【００７１】
第４入力端子１４は、イネーブル信号Enable2を入力する。第２インバータ回路７０は、ＰＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ７２を含む。ＰＭＯＳトランジスタ７１のソース端子は第２基準電位Vddlが入力される。ＮＭＯＳトランジスタ７２のソース端子は第３基準電位Vssが入力される。ＰＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ７２それぞれのゲート端子は、第４入力端子１４に接続されている。ＰＭＯＳトランジスタ７１およびＮＭＯＳトランジスタ７２それぞれのドレイン端子は、スイッチＳＷ１，ＳＷ２としてのＰＭＯＳトランジスタのゲート端子に接続されている。
【００７２】
すなわち、この第２インバータ回路７０は、第４入力端子１４に入力されるイネーブル信号Enable2を論理反転したものを、スイッチＳＷ１，ＳＷ２としてのＰＭＯＳトランジスタのゲート端子に与える。第２インバータ回路７０は、スイッチＳＷ１およびスイッチＳＷ２を同時にオンおよび同時にオフの何れかに選択的に設定するスイッチ設定手段として作用する。
【００７３】
このレベルシフト回路２Ｂは以下のように動作する。第３入力端子１３に入力されるイネーブル信号Enable1が第１基準電位Vddhレベルであるとき、第１インバータ回路６０からＮＭＯＳトランジスタ４１，４２それぞれのゲート端子に与えられる電位は第３基準電位Vssレベルとなり、ＮＭＯＳトランジスタ４１，４２はオフ状態となって、レベルシフト回路２Ｂは動作しない。また、このとき、第４入力端子１４に入力されるイネーブル信号Enable2が第３基準電位Vssレベルとされ、第２インバータ回路７０からスイッチＳＷ１，ＳＷ２に与えられる電位は第２基準電位Vddlレベルとなり、スイッチＳＷ１，ＳＷ２としてのＰＭＯＳトランジスタはオフ状態となる。したがって、レベルシフト回路２Ｂの非動作時において、第１入力信号および第２入力信号が、互いに相補的および相補的でない入力信号に拘わらず、ＰＭＯＳトランジスタＱＰ１２，ＱＰ１３およびＮＭＯＳトランジスタＱＮ１１の何れもオフ状態となり、ＰＭＯＳトランジスタＱＰ２２，ＱＰ２３およびＮＭＯＳトランジスタＱＮ２１の何れもオフ状態となる。その結果、第２基準電位Vddlと第３基準電位Vssとの間で電流が流れることが抑制され、静止電流の増大が抑制される。
【００７４】
一方、第３入力端子１３に入力されるイネーブル信号Enable1が第３基準電位Vssレベルであるとき、第１インバータ回路６０からＮＭＯＳトランジスタ４１，４２それぞれのゲート端子に与えられる電位は第１基準電位Vddhレベルとなる。また、このとき、第４入力端子１４に入力されるイネーブル信号Enable2が第２基準電位Vddlレベルとされ、第２インバータ回路７０からスイッチＳＷ１，ＳＷ２に与えられる電位は第３基準電位Vssレベルとなり、スイッチＳＷ１，ＳＷ２としてのＰＭＯＳトランジスタはオン状態となる。したがって、第２実施形態に係るレベルシフト回路２Ａは、第１実施形態に係るレベルシフト回路２Ａと同様の動作をすることができ同様の効果を奏することができる。また、ＰＭＯＳトランジスタＱＰ１２，ＱＰ２２に対し、ＰＭＯＳトランジスタＳＷ１，ＳＷ２のトランジスタ・サイズを充分小さくすることにより、その容量値増加の割合は僅かであるので、レベルシフト回路２Ｂの動作速度への影響は僅かである。
【符号の説明】
【００７５】
１，２Ａ，２Ｂ…レベルシフト回路、１１…第１入力端子、１２…第２入力端子、１３…第３入力端子、１４…第４入力端子、２１…第１出力端子、２２…第２出力端子、３１…第１ＰＭＯＳトランジスタ、３２…第２ＰＭＯＳトランジスタ、４１…第１ＮＭＯＳトランジスタ、４２…第２ＮＭＯＳトランジスタ、５１，５１Ａ，５１Ｂ…第１バッファ回路、５２，５２Ａ，５２Ｂ…第２バッファ回路、６０…第１インバータ回路、７０…第２インバータ回路。
【図１】
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【図２】
2011114462.tif 000004
【図３】
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【図４】
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【図５】
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