(57)【要約】【課題】ＰＷＭ信号のパルス幅（デューティ比）を精緻に調整する。【解決手段】信号生成装置１０は、単位期間Ｔ毎の合計パルス幅Ｗtが指定光量Ｌに応じて可変に設定されたＰＷＭ信号Ｗ[n]を生成する。制御回路３０は、各単位期間Ｔ内の制御期間Ｃ[k]毎に相異なるパルス幅ｐ[k]のパルスを配置したイネーブル信号ＯENを生成する。単位回路４２[n]は、指定光量Ｌに応じて各単位期間Ｔ内の制御期間Ｃ[n]毎にアクティブレベルまたは非アクティブレベルに設定された初期変調信号Ｓ[n]を生成し、各単位期間Ｔのうち初期変調信号Ｓ[n]がアクティブレベルとなる制御期間Ｃ[k]のパルス幅がイネーブル信号ＯENのパルス幅ｐ[k]に設定されたＰＷＭ信号Ｗ[n]を生成する。【選択図】図１
2011211271.tif 000002
【特許請求の範囲】
【請求項１】
単位期間毎の合計パルス幅が指定値に応じて可変に設定されたＰＷＭ信号を生成する信号生成装置であって、
前記各単位期間内の複数の制御期間のうち一の制御期間と他の制御期間とでパルス幅が相違するように前記制御期間毎にパルスを配置したイネーブル信号を生成する制御手段と、
前記指定値に応じて前記各単位期間内の前記制御期間毎に第１レベルまたは第２レベルに設定された初期変調信号を生成する初期変調手段と、
前記各単位期間内の前記複数の制御期間のうち前記初期変調信号が前記第１レベルとなる制御期間のパルス幅が前記イネーブル信号の当該制御期間でのパルス幅に応じて設定された前記ＰＷＭ信号を生成するパルス規定手段と
を具備する信号生成装置。
【請求項２】
単位期間毎の合計パルス幅が指定値に応じて可変に設定された複数のＰＷＭ信号を並列に生成する信号生成装置であって、
相異なる前記ＰＷＭ信号に対応する複数の単位回路と、
前記各単位期間内の複数の制御期間のうち一の制御期間と他の制御期間とでパルス幅が相違するように前記制御期間毎にパルスを配置したイネーブル信号を生成して前記複数の単位回路に共通に供給する制御手段と、
前記複数の単位回路の各々は、
当該単位回路に対する前記指定値に応じて前記各単位期間内の前記制御期間毎に第１レベルまたは第２レベルに設定された初期変調信号を生成する初期変調手段と、
前記各単位期間内の前記複数の制御期間のうち前記初期変調信号が前記第１レベルとなる制御期間のパルス幅が前記イネーブル信号の当該制御期間でのパルス幅に応じて設定された前記ＰＷＭ信号を生成するパルス規定手段とを含む
信号生成装置。
【請求項３】
前記初期変調手段は、前記各単位期間の始点から前記指定値に応じた個数の制御期間にて前記初期変調信号を前記第１レベルに設定するとともに当該単位期間の残余の制御期間にて前記初期変調信号を前記第２レベルに設定し、
前記制御手段は、前記ＰＷＭ信号の合計パルス幅が前記指定値に対して非線形に変化するように前記イネーブル信号の前記各制御期間でのパルス幅を設定する
請求項１または請求項２の信号生成装置。
【請求項４】
前記制御手段は、前記イネーブル信号の前記各制御期間でのパルス幅が所定値の累乗の系列となるように前記イネーブル信号を生成し、
前記初期変調手段は、前記各単位期間内の複数の制御期間のうち前記指定値に応じて選択された１以上の制御期間にて前記初期変調信号を前記第１レベルに設定するとともに当該単位期間の残余の制御期間にて前記初期変調信号を前記第２レベルに設定する
請求項１または請求項２の信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、指定値に応じてパルス幅が可変に設定されたパルス幅変調信号（以下「ＰＷＭ信号」という）を生成する技術に関する。
【背景技術】
【０００２】
発光素子等の様々な被駆動素子の制御にパルス幅変調が利用される。例えば特許文献１には、発光素子を発光させる駆動信号の出力の許可/禁止をＰＷＭ信号に応じて制御する技術が開示されている。また、特許文献２には、複数のパルスを時系列に配列した駆動信号とその整数倍の周期のＰＷＭ信号（カットオフパルス）との乗算信号を各発光素子に供給する技術が開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１５２１５８号公報
【特許文献２】特開２００５−１４９１３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１および特許文献２には、発光素子に対する駆動信号の出力の許可/禁止をＰＷＭ信号で制御する技術が開示されているに過ぎず、発光素子の光量の指定値と実際の光量との関係の調整については何ら言及されていない。以上の事情を考慮して、本発明は、発光素子等の被駆動素子に供給されるＰＷＭ信号のパルス幅（デューティ比）を精緻に調整することを目的とする。
【課題を解決するための手段】
【０００５】
以上の課題を解決するために、本発明に係る信号生成装置は、単位期間毎の合計パルス幅が指定値（例えば指定光量Ｌ）に応じて可変に設定されたＰＷＭ（Pulse Width Modulation）信号を生成する信号生成装置であって、各単位期間内の複数の制御期間のうち一の制御期間と他の制御期間とでパルス幅が相違するように制御期間毎にパルスを配置したイネーブル信号を生成する制御手段と、指定値に応じて各単位期間内の制御期間毎に第１レベルまたは第２レベルに設定された初期変調信号を生成する初期変調手段と、各単位期間内の複数の制御期間のうち初期変調信号が第１レベルとなる制御期間のパルス幅がイネーブル信号の当該制御期間でのパルス幅に応じて設定されたＰＷＭ信号を生成するパルス規定手段とを具備する。
【０００６】
以上の構成においては、初期変調信号が第１レベルとなる制御期間のパルス幅がイネーブル信号の当該制御期間でのパルス幅に応じて設定され、かつ、一の制御期間と他の制御期間とでイネーブル信号のパルス幅は相違する。したがって、初期変調信号をＰＷＭ信号として出力する構成や、制御期間毎のイネーブル信号のパルス幅が同一である構成と比較して、ＰＷＭ信号の合計パルス幅（またはデューティ比）を精緻に調整することが可能である。なお、「複数の制御期間のうち一の制御期間と他の制御期間とでパルス幅が相違する」とは、複数の制御期間のうちの特定の２個の制御期間でイネーブル信号のパルス幅が相違することを意味する。したがって、全部の制御期間についてパルス幅が相違する構成には限定されない。
【０００７】
複数のＰＷＭ信号を並列に生成する場合に好適に採用される信号生成装置は、相異なるＰＷＭ信号に対応する複数の単位回路と、各単位期間内の複数の制御期間のうち一の制御期間と他の制御期間とでパルス幅が相違するように制御期間毎にパルスを配置したイネーブル信号を生成して複数の単位回路に共通に供給する制御手段とを具備し、複数の単位回路の各々は、当該単位回路に対する指定値に応じて各単位期間内の制御期間毎に第１レベルまたは第２レベルに設定された初期変調信号を生成する初期変調手段と、各単位期間内の複数の制御期間のうち初期変調信号が第１レベルとなる制御期間のパルス幅がイネーブル信号の当該制御期間でのパルス幅に応じて設定されたＰＷＭ信号を生成するパルス規定手段とを含む。以上の構成では、制御手段が生成したイネーブル信号が複数の単位回路に対して共通に供給されるから、前述の効果に加え、単位回路毎にイネーブル信号を別個に生成する構成と比較して信号生成装置の構成が簡素化されるという利点がある。
【０００８】
本発明に係る信号生成装置の第１態様において、初期変調手段は、各単位期間の始点から指定値に応じた個数の制御期間にて初期変調信号を第１レベルに設定するとともに当該単位期間の残余の制御期間にて初期変調信号を第２レベルに設定し、制御手段は、ＰＷＭ信号の合計パルス幅が指定値に対して非線形に変化するようにイネーブル信号の各制御期間でのパルス幅を設定する。以上の態様によれば、ＰＷＭ信号の合計パルス幅を指定値に応じて非線形に（例えば指数関数的に）変化させることが可能である。また、初期変調信号は、単位期間の始点から指定値に応じた個数の制御期間にて第１レベルに設定されるとともに残余の制御期間にて第２レベルに設定されるから、初期変調手段に初期変調信号を生成させるための制御処理（制御期間毎の初期変調信号のレベルを指定値に応じて指示する処理）が簡素化されるという利点もある。なお、第１態様の具体例は第１実施形態として後述される。
【０００９】
本発明に係る信号生成装置の第２態様において、制御手段は、イネーブル信号の各制御期間でのパルス幅が所定値の累乗の系列となるようにイネーブル信号を生成し、初期変調手段は、各単位期間内の複数の制御期間のうち指定値に応じて選択された１以上の制御期間にて初期変調信号を第１レベルに設定するとともに当該単位期間の残余の制御期間にて初期変調信号を第２レベルに設定する。以上の態様では、イネーブル信号の各制御期間でのパルス幅が所定値の累乗の系列（すなわち等比数列）に設定され、かつ、複数の制御期間のうち指定値に応じて選択された１以上の制御期間にて初期変調信号が第１レベルに設定されるから、ＰＷＭ信号の合計パルス幅の段階数を第１態様と比較して増加させることが可能である。なお、第２態様の具体例は第２実施形態として後述される。
【図面の簡単な説明】
【００１０】
【図１】本発明の第１実施形態に係る発光装置のブロック図である。
【図２】信号生成装置の動作の説明図である。
【図３】各単位回路のブロック図である。
【図４】第１実施形態の変形例に係る信号生成装置の動作の説明図である。
【図５】本発明の第２実施形態に係る信号生成装置の動作の説明図である。
【図６】本発明の第３実施形態に係る発光装置のブロック図である。
【図７】第３実施形態の分配回路の動作の説明図である。
【図８】本発明の第４実施形態に係る発光装置のブロック図である。
【発明を実施するための形態】
【００１１】
＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る信号生成装置１０を利用した発光装置１００のブロック図である。発光装置１００は、遊技機（例えばパチンコやパチスロ）等の各種の電子機器の電飾や表示に好適な表示装置であり、図１に示すように信号生成装置１０と発光素子部２０とを具備する。
【００１２】
発光素子部２０は、Ｎ個（Ｎは自然数）の発光素子２２[1]〜２２[N]を含んで構成される。各発光素子２２[n]（ｎ＝１〜Ｎ）は、電流の供給で発光する被駆動素子である。例えばＬＥＤ（Light Emitting Diode）が各発光素子２２[n]として好適に採用される。各発光素子２２[n]の陽極は、発光素子２２[n]に供給される電流を一定に維持する定電流素子２４（CRD：Current Regulative Diode）を介して電源線に接続される。
【００１３】
信号生成装置１０は、Ｎ個の発光素子２２[1]〜２２[N]の各々を駆動して光量（輝度の時間積分）を制御する電子回路であり、制御回路３０と駆動回路４０とを具備する。なお、制御回路３０と駆動回路４０とは好適には別体の集積回路で構成されるが、制御回路３０と駆動回路４０とを単体の集積回路で実現した構成も採用され得る。
【００１４】
制御回路３０は、演算処理装置（ＣＰＵ）やタイミング発生回路等（図示略）を含んで構成され、各種の制御信号（ＬD，ＯEN，Ｄ[1]〜Ｄ[N]）の出力で駆動回路４０を制御する。駆動回路４０は、制御回路３０による制御のもとで各発光素子２２[n]を駆動する回路であり、相異なる発光素子２２[n]に対応するＮ系統のＰＷＭ信号Ｗ[1]〜Ｗ[N]を並列に生成および出力する。
【００１５】
図１に示すように、駆動回路４０は、相異なる発光素子２２[n]に対応するＮ個の単位回路４２[1]〜４２[N]を含んで構成される。単位回路４２[n]は、発光素子２２[n]に指定された光量（以下「指定光量」という）Ｌに応じたＰＷＭ信号Ｗ[n]を生成して出力する。単位回路４２[n]の出力端には発光素子２２[n]の陰極が接続される。したがって、発光素子２２[n]の光量は、指定光量Ｌに応じて可変に制御される。
【００１６】
図２は、信号生成装置１０の動作の説明図である。図２に示すように、ＰＷＭ信号Ｗ[n]は、点灯レベルＶONおよび消灯レベルＶOFFの一方から他方に順次に変動する。点灯レベルＶONは、発光素子２２[n]を発光させる電圧（アクティブレベルに相当するローレベル）に設定され、消灯レベルＶOFFは、発光素子２２[n]を消灯させる電圧（非アクティブレベルに相当するハイレベル）に設定される。ＰＷＭ信号Ｗ[n]が点灯レベルＶONに設定される時間長の総和（以下「合計パルス幅」という）Ｗtは、図２に図示された単位期間Ｔ毎に指定光量Ｌに応じて可変に設定される。すなわち、単位期間Ｔは、１個の指定光量ＬがＰＷＭ信号Ｗ[n]で表現される周期に相当する。発光素子２２[n]の光量は、単位期間Ｔを周期として制御される。
【００１７】
図１の制御回路３０は、ラッチ信号ＬDとイネーブル信号ＯENとＮ系統の制御データＤ[1]〜Ｄ[N]とを生成して駆動回路４０（単位回路４２[1]〜４２[N]）に出力する。ラッチ信号ＬDとイネーブル信号ＯENとは、Ｎ個の単位回路４２[1]〜４２[N]に対して共通に供給される。
【００１８】
ラッチ信号ＬDは、図２に示すように、各単位期間Ｔを時間軸上で区分した複数（以下の例示では８個）の制御期間Ｃ（Ｃ[1]〜Ｃ[8]）を規定する。具体的には、ラッチ信号ＬDは、各制御期間Ｃ[k]（ｋ＝１〜８）の始点に所定幅のパルスを配置した信号である。制御期間Ｃ[1]〜Ｃ[8]は、本実施形態では相等しい時間長に設定される。
【００１９】
イネーブル信号ＯENは、ラッチ信号ＬDで規定される制御期間Ｃ[k]毎にパルス（本実施形態では負パルス）を配置した信号である。単位期間Ｔ内の各制御期間Ｃ[k]でのパルス幅ｐ[k]は、単位期間Ｔの時間長ｔを基準として制御期間Ｃ[k]毎に可変に設定される。具体的には、制御期間Ｃ[1]およびＣ[2]でのパルス幅ｐ[1]およびｐ[2]は時間長ｔの1/32に設定され、制御期間Ｃ[3]でのパルス幅ｐ[3]は時間長ｔの2/32に設定され、制御期間Ｃ[4]〜Ｃ[8]でのパルス幅ｐ[4]〜ｐ[8]は時間長ｔの4/32（すなわち制御期間Ｃ[k]と同じ時間長）に設定される。
【００２０】
図１の制御回路３０は、発光素子２２[n]の指定光量Ｌに応じた制御データＤ[n]を単位期間Ｔ毎に駆動回路４０の単位回路４２[n]に出力する。制御データＤ[n]は、単位期間Ｔ内の制御期間Ｃ[k]毎に発光素子２２[n]の点灯／消灯を指示する８個の制御ビットｄ1〜ｄ8の系列である。図２に示すように、第１実施形態の制御回路３０は、制御データＤ[n]の８個の制御ビットｄ1〜ｄ8のうち先頭から指定光量Ｌに応じた個数の制御ビットｄkを１（点灯）に設定するとともに残余の制御ビットｄkを０（消灯）に設定する。例えば、指定光量Ｌが３である場合、制御回路３０は、制御データＤ[n]の制御ビットｄ1〜ｄ3を１に設定するとともに制御ビットｄ4〜ｄ8を０に設定する。図２に示すように、制御回路３０は、制御データＤ[n]の制御ビットｄ1〜ｄ8の各々を、制御期間Ｃ[k]に同期して順次に単位回路４２[n]に供給する。制御期間Ｃ[k]の始点では制御データＤ[n]の制御ビットｄkが単位回路４２[n]に供給される。
【００２１】
図３は、単位回路４２[n]のブロック図である。駆動回路４０を構成するＮ個の単位回路４２[1]〜４２[N]の構成は同様である。図３に示すように、単位回路４２[n]は、制御データＤ[n]に応じたパルス幅の初期変調信号Ｓ[n]を生成する初期変調回路５２と、イネーブル信号ＯENおよび初期変調信号Ｓ[n]に応じたＰＷＭ信号Ｗ[n]を生成するパルス規定回路５４とを含んで構成される。
【００２２】
初期変調回路５２は、制御回路３０から供給される制御データＤ[n]のパルス幅変調で初期変調信号Ｓ[n]を生成する。図２には、指定光量Ｌ（Ｌ＝１〜８）毎に初期変調信号Ｓ[n]の波形が図示されている。図２に示すように、初期変調信号Ｓ[n]は、単位期間Ｔのうち制御データＤ[n]の制御ビットｄkが１に設定された各制御期間Ｃ[k]にてアクティブレベル（ハイレベル）に設定され、単位期間Ｔの残余の制御期間Ｃ[k]にて非アクティブレベル（ローレベル）に設定される。すなわち、単位期間Ｔの始点から指定光量Ｌに応じた個数の制御期間Ｃ[k]にわたる期間が初期変調信号Ｓ[n]のパルス幅（アクティブレベルの期間）に相当する。制御回路３０から順次に供給される制御データＤ[n]の各制御ビットｄkをラッチ信号ＬDの前縁の時点（制御期間Ｃ[k]の始点）で取込むとともに出力するラッチ回路が、初期変調回路５２として好適に採用される。
【００２３】
図３のパルス規定回路５４は、図２に示すように、各単位期間Ｔの８個の制御期間Ｃ[1]〜Ｃ[8]のうち初期変調信号Ｓ[n]がアクティブレベルとなる制御期間Ｃ[k]でのパルス幅がイネーブル信号ＯENにおける当該制御期間Ｃ[k]でのパルス幅ｐ[k]に応じて設定されたＰＷＭ信号Ｗ[n]を生成する論理回路であり、図３に示すように反転回路５４２と否定論理積回路５４４とを含んで構成される。反転回路５４２は、イネーブル信号ＯENの反転信号ＯEを生成する。否定論理積回路５４４は、反転回路５４２が生成した反転信号ＯEと初期変調回路５２が生成した初期変調信号Ｓ[n]との否定論理積（NAND）をＰＷＭ信号Ｗ[n]として出力する。
【００２４】
すなわち、ＰＷＭ信号Ｗ[n]は、図２に示すように、単位期間Ｔ内の８個の制御期間Ｃ[1]〜Ｃ[8]のうち初期変調信号Ｓ[n]がアクティブレベル（ハイレベル）となる各制御期間Ｃ[k]にパルス幅ｐ[k]のパルス（本実施形態では負パルス）を選択的に配置した波形となる。例えば、指定光量Ｌが１である場合、単位期間Ｔの制御期間Ｃ[1]のみにパルス幅ｐ[1]のパルスを配置したＰＷＭ信号Ｗ[n]が生成され、指定光量Ｌが２である場合、単位期間Ｔの制御期間Ｃ[1]およびＣ[2]にパルス幅ｐ[1]およびｐ[2]の２個のパルスを配置したＰＷＭ信号Ｗ[n]が生成される。また、指定光量Ｌが４である場合、パルス幅ｐ[1]〜ｐ[4]の４個のパルスを制御期間Ｃ[1]〜Ｃ[4]に配置したＰＷＭ信号Ｗ[n]が生成される。
【００２５】
したがって、ＰＷＭ信号Ｗ[n]の単位期間Ｔ内の合計パルス幅Ｗtは、指定光量Ｌに応じて非線形に変化する。具体的には、ＰＷＭ信号Ｗ[n]の合計パルス幅Ｗtは、指定光量Ｌが１である場合に(1/32)ｔ（デューティ比1/32）に設定され、指定光量Ｌが２である場合に(2/32)ｔ（デューティ比2/32）に設定され、指定光量Ｌが３である場合に(4/32)ｔ（デューティ比4/32）に設定され、指定光量Ｌが４である場合に(8/32)ｔ（デューティ比8/32）に設定される。すなわち、指定光量Ｌが４以下となる範囲内では、指定光量Ｌ毎の合計パルス幅Ｗtの相対比が２の累乗（等比級数）となるように合計パルス幅Ｗtが指定光量Ｌに応じて指数関数的に変化する。したがって、発光素子２２[n]の実際の光量は、指定光量Ｌに応じて非線形（ガンマ特性）に変化する。
【００２６】
以上に説明したように、本実施形態では、初期変調信号Ｓ[n]の各パルス幅（制御期間Ｃ[k]の時間長の整数倍）をイネーブル信号ＯENに応じて縮小することでＰＷＭ信号Ｗ[n]が生成されるから、初期変調信号Ｓ[n]をＰＷＭ信号Ｗ[n]として各発光素子２２[n]に供給する構成（以下「対比例」という）と比較して、ＰＷＭ信号Ｗ[n]の合計パルス幅Ｗtの刻み幅（変動量の最小値）が充分に縮小される。したがって、各発光素子２２[n]の光量を精緻に制御することが可能である。
【００２７】
なお、本実施形態では合計パルス幅Ｗtの最小値（刻み幅）が縮小されるから、合計パルス幅Ｗtの最小値と最大値との相対比を増加させることが可能である。具体的には、図２に示すように、合計パルス幅Ｗtの最小値（(1/32)ｔ）と合計パルス幅Ｗtの最大値（(24/32)ｔ）との相対比は１：２４である。他方、対比例における合計パルス幅Ｗt（初期変調信号Ｓ[n]のパルス幅）の最小値と最大値との相対比は１：８となる。すなわち、第１実施形態によれば、発光素子２２[n]の発光のコントラスト（最小光量と最大光量との相対比）を、対比例と比較して３倍に高めることが可能である。
【００２８】
また、本実施形態では、各制御期間Ｃ[k]でのＰＷＭ信号Ｗ[n]のパルス幅を規定するイネーブル信号ＯENのパルス幅ｐ[k]が制御期間Ｃ[k]毎に相異なる数値に設定される。したがって、指定光量ＬとＰＷＭ信号Ｗ[n]の合計パルス幅Ｗt（デューティ比）との関係を多様に制御する（例えば前述の例示のように合計パルス幅Ｗtを指定光量Ｌに対して非線形に変化させる）ことが可能である。
【００２９】
なお、各制御期間Ｃ[k]でのイネーブル信号ＯENのパルス幅ｐ[1]〜ｐ[8]は以上の例示に限定されない。例えば、イネーブル信号ＯENのパルス幅ｐ[1]〜ｐ[8]は、図４に示す数値（ｐ[1]：ｐ[2]：ｐ[3]：ｐ[4]：ｐ[5]：ｐ[6]：ｐ[7]：ｐ[8]＝１：0.4：0.6：0.8：1.2：４：４：４）に設定される。以上の構成によれば、指定光量Ｌが４以下となる範囲内で、ＰＷＭ信号Ｗ[n]の指定光量Ｌ毎の合計パルス幅Ｗtの相対比が1.4の累乗（１：1.4：２：2.8）となるように合計パルス幅Ｗtが光量に応じて指数関数的に変化する。
【００３０】
＜Ｂ：第２実施形態＞
本発明の第２実施形態を以下に説明する。なお、以下に例示する各態様において作用や機能が第１実施形態と同様である要素については、以上の説明で参照した符号を流用して各々の詳細な説明を適宜に省略する。
【００３１】
図５は、第２実施形態における信号生成装置１０の動作の説明図である。図５に示すように、第２実施形態のイネーブル信号ＯENは、単位期間Ｔ内の制御期間Ｃ[1]〜Ｃ[4]でのパルス幅ｐ[1]〜ｐ[4]の相対比が２の累乗（ｐ[1]：ｐ[2]：ｐ[3]：ｐ[4]＝１：２：４：８）となるように生成される。具体的には、制御期間Ｃ[1]でのパルス幅ｐ[1]は単位期間Ｔの時間長ｔの1/128（制御期間Ｃ[k]の1/16）に設定され、制御期間Ｃ[2]でのパルス幅ｐ[2]は時間長ｔの2/128（制御期間Ｃ[k]の2/16）に設定され、制御期間Ｃ[3]でのパルス幅ｐ[3]は時間長ｔの4/128（制御期間Ｃ[k]の4/16）に設定され、制御期間Ｃ[4]でのパルス幅ｐ[4]は時間長ｔの8/128（制御期間Ｃ[k]の8/16）に設定される。制御期間Ｃ[5]〜Ｃ[8]でのパルス幅ｐ[5]〜ｐ[8]は時間長ｔの1/8（制御期間Ｃ[k]の時間長）に設定される。
【００３２】
第２実施形態では発光素子２２[n]の指定光量Ｌを８０段階（０〜79）の何れかに指定することが可能である。制御回路３０は、制御データＤ[n]の制御ビットｄ1〜ｄ8の数値（１/０）の組合せが指定光量Ｌ毎に相違するように制御データＤ[n]を生成する。具体的には、制御回路３０は、指定光量Ｌに応じた定数Ｂ（Ｂ＝Ｌ−１６ｘ）が１６を下回る最大の整数ｘを算定し（Ｌ−１６ｘ＜１６）、制御データＤ[n]の制御ビットｄ5〜ｄ8のうち整数ｘに相当する個数の制御ビットｄkを１（点灯）に設定するとともに制御ビットｄ5〜ｄ8の残余の制御ビットｄkを０（消灯）に設定する。また、制御回路３０は、制御ビットｄ1〜ｄ4の各数値を、定数Ｂの２進表記を構成する各ビットに設定する。制御ビットｄ1が定数Ｂの最下位ビットに相当し、制御ビットｄ4が定数Ｂの最上位ビットに相当する。
【００３３】
例えば、指定光量Ｌが６１である場合の整数ｘは３であるから、制御回路３０は、図５に示すように、制御データＤ[n]のうちの３個の制御ビットｄ5〜ｄ7を１に設定するとともに残余の制御ビットｄ8を０に設定する。また、変数Ｂは１３（２進表記で１１０１）であるから、制御回路３０は、制御データＤ[n]のうちの制御ビットｄ1，ｄ3およびｄ4を１に設定するとともに制御ビットｄ2を０に設定する。他方、指定光量Ｌが５（２進表記で０１０１）である場合の整数ｘは０であるから（Ｂ＝５）、図５に示すように、制御ビットｄ5〜ｄ8は何れも０に設定され、かつ、制御ビットｄ1およびｄ3が１に設定されるとともに制御ビットｄ2およびｄ4が０に設定される。
【００３４】
各単位回路４２[n]（初期変調回路５２，パルス規定回路５４）の動作は第１実施形態と同様である。すなわち、初期変調信号Ｓ[n]は、制御データＤ[n]の制御ビットｄkが１となる制御期間Ｃ[k]でアクティブレベルに設定され、制御ビットｄkが０となる制御期間Ｃ[k]で非アクティブレベルに設定される。第１実施形態では、単位期間Ｔ毎に１個のパルスが初期変調信号Ｓ[n]に配置されるが、第２実施形態では、図５に示すように、個数および位置が指定光量Ｌ（制御データＤ[n]）に応じて可変に設定された１個以上のパルスが単位期間Ｔ毎に初期変調信号Ｓ[n]に配置される。パルス規定回路５４は、第１実施形態と同様に、単位期間Ｔのうち初期変調信号Ｓ[n]がアクティブレベルとなる制御期間Ｃ[k]にイネーブル信号ＯENのパルス幅ｐ[k]のパルスを配置することでＰＷＭ信号Ｗ[n]を生成する。
【００３５】
第２実施形態においても第１実施形態と同様の効果が実現される。また、第２実施形態では、イネーブル信号ＯENのパルス幅ｐ[k]（ｐ[1]〜ｐ[4]）が制御期間Ｃ[k]毎に相違し、かつ、初期変調信号Ｓ[n]のパルスの個数や位置が指定光量Ｌに応じて可変に設定される。したがって、ＰＷＭ信号Ｗ[n]のパルスの個数および位置と各パルスのパルス幅ｐ[k]との組合せ毎に単位期間Ｔ毎のＰＷＭ信号Ｗ[n]の合計パルス幅Ｗt（デューティ比）は相違する。すなわち、単位期間Ｔ毎のＰＷＭ信号Ｗ[n]の合計パルス幅Ｗtの段階数は、第１実施形態と比較して増加する。したがって、微細な刻み幅で各発光素子２２[n]の光量を精緻かつ多様に制御することが可能である。なお、第２実施形態におけるＰＷＭ信号Ｗ[n]の合計パルス幅Ｗtは、図５に示すように指定光量Ｌに応じて直線的に変化する。
【００３６】
ところで、第２実施形態では、制御データＤ[n]のうち１（または０）に設定される各制御ビットｄkの位置や個数を指定光量Ｌに応じて多様に変化させる必要がある。他方、第１実施形態では、制御データＤ[n]のうち先頭から指定光量Ｌに応じた個数の制御ビットｄkを１に設定して残余の制御ビットｄkを０に設定すれば足りる。すなわち、第１実施形態によれば、指定光量Ｌに応じた制御データＤ[k]を生成する制御回路３０の負荷が第２実施形態と比較して軽減されるという利点がある。すなわち、制御回路３０の負荷を軽減するという観点からは第１実施形態が有利であり、ＰＷＭ信号Ｗ[n]の合計パルス幅Ｗtの段階数を増加させるという観点からは第２実施形態が有利である。
【００３７】
＜Ｃ：第３実施形態＞
図６は、第３実施形態に係る発光装置１００Aのブロック図である。図６に示すように、第３実施形態の発光装置１００Aは、信号生成装置１０AとＭ個（Ｍは２以上の自然数）の発光素子部２０[1]〜２０[M]とを具備する。発光素子部２０[1]〜２０[M]の各々は第１実施形態の発光素子部２０と同様の構成である。
【００３８】
信号生成装置１０Aは、制御回路３０と分配回路６０AとＭ個の駆動回路４０[1]〜４０[M]とを含んで構成される。駆動回路４０[1]〜４０[M]の各々は、第１実施形態の駆動回路４０と同様の構成である。すなわち、駆動回路４０[m]（ｍ＝１〜Ｍ）は、制御回路３０による制御のもとで発光素子部２０[m]の発光素子２２[1]〜２２[N]を駆動する。制御回路３０が生成したラッチ信号ＬDおよびイネーブル信号ＯENは、Ｍ個の駆動回路４０[1]〜４０[M]に対して共通に供給される。
【００３９】
制御回路３０は、各発光素子部２０[m]の発光素子２２[1]〜２２[N]に対応するＮ系統の制御データＤm[1]〜Ｄm[N]の各制御ビットｄkを時分割で順次に出力する。制御データＤm[1]〜Ｄm[N]は、第１実施形態の制御データＤ[1]〜Ｄ[N]に相当する。分配回路６０Aは、制御回路３０が生成した制御データＤm[1]〜Ｄm[N]をＭ個の駆動回路４０[1]〜４０[M]の各々に時分割で分配する回路であり、図６に示すように選択回路６２とＭ個の取込回路６４[1]〜６４[M]とを含んで構成される。
【００４０】
選択回路６２は、Ｍ個の取込回路６４[1]〜６４[M]の各々を順次に選択する。具体的には、選択回路６２は、図７に示すように、取込回路６４[1]〜６４[M]に出力するＭ系統の選択信号ＳEL[1]〜ＳEL[M]を、選択期間Ｈ[m]毎に順次にアクティブレベル（取込回路６４[m]の選択を意味するハイレベル）に設定する。各選択期間Ｈ[m]では、第ｍ番目の発光素子部２０[m]の制御データＤm[1]〜Ｄm[N]の各制御ビットｄkが制御回路３０からＭ個の取込回路６４[1]〜６４[M]に供給される。
【００４１】
取込回路６４[m]は、選択回路６２から供給される選択信号ＳEL[m]がアクティブレベルに遷移する時点（選択期間Ｈ[m]の始点）で、制御回路３０から供給されている制御データＤm[1]〜Ｄm[N]を取込むとともに駆動回路４０[m]に対して並列に出力する。駆動回路４０[m]に対する制御データＤm[1]〜Ｄm[N]の出力は、次回に選択信号ＳEL[m]がアクティブレベルに遷移するまで維持される。
【００４２】
以上の説明から理解されるように、Ｎ系統の制御データＤm[1]〜Ｄm[N]がＭ個の駆動回路４０[1]〜４０[M]の各々に対して選択期間Ｈ[m]毎に時分割で順次に供給される。そして、第Ｍ番目の選択期間Ｈ[M]の経過後にラッチ信号ＬDがアクティブレベルに遷移する。したがって、各取込回路６４[m]から出力されている制御データＤm[1]〜Ｄm[N]（制御ビットｄk）が駆動回路４０[1]〜４０[M]の各々に対して一斉に取込まれる。
【００４３】
制御データＤm[1]〜Ｄm[N]に応じた各発光素子２２[1]〜２２[N]の制御は第１実施形態と同様である。したがって、第１実施形態と同様の効果が実現される。また、第３実施形態では、制御回路３０が出力する制御データＤm[1]〜Ｄm[N]が時分割で駆動回路４０[1]〜４０[M]に分配されるから、第１実施形態と比較して、制御回路３０と各駆動回路４０[m]とを接続する配線の総数を削減しながら発光素子２２[n]の総数（Ｍ×Ｎ個）を増加させることが可能である。
【００４４】
＜Ｄ：第４実施形態＞
図８は、第４実施形態に係る発光装置１００Bのブロック図である。図８に示すように、第４実施形態の発光装置１００Bは、第３実施形態の発光装置１００Aの分配回路６０Aを分配回路６０Bに置換した構成である。分配回路６０Bは、制御回路３０からシリアルに供給される制御データＤm[n]の各制御ビットｄkを(Ｍ×Ｎ)系統に並列に分配する。例えば、制御回路３０から供給されるクロック信号ＣLKに同期して制御ビットｄkを順次に後段に転送する(Ｍ×Ｎ)段のシフトレジスタ回路が分配回路６０Bとして採用される。なお、図８では分配回路６０Bを１個の要素として便宜的に図示したが、分配回路６０Bは、例えば相異なる駆動回路４０[m]に対応するＭ個の集積回路（各々は例えばＮ段のシフトレジスタ回路）で構成され得る。
【００４５】
各制御ビットｄkが分配回路６０Bの全部（Ｍ×Ｎ個）の出力段に転送されると、制御回路３０から駆動回路４０[1]〜４０[M]に供給されるラッチ信号ＬDがアクティブレベルに設定される。したがって、第３実施形態と同様に、制御データＤm[1]〜Ｄm[N]が駆動回路４０[1]〜４０[M]の各々に一斉に取込まれて各発光素子２２[n]の点灯/消灯が制御される。第４実施形態においても第３実施形態と同様の効果が実現される。
【００４６】
なお、第３実施形態や第４実施形態では、第１実施形態を前提とした構成を例示したが、制御期間Ｃ[k]毎のイネーブル信号ＯENのパルス幅ｐ[k]を２の累乗に設定する第２実施形態にも第３実施形態や第４実施形態の構成は同様に適用される。
【００４７】
＜Ｅ：変形例＞
以上の各形態は多様に変形され得る。具体的な変形の態様を以下に例示する。以下の例示から任意に選択された２以上の態様は適宜に併合され得る。
【００４８】
（１）変形例１  
以上の各形態で例示した各要素の個数は任意である。例えば、単位期間Ｔ内の制御期間Ｃ[k]の個数は任意に変更され得る。したがって、制御ビットｂkの個数やＰＷＭ信号Ｗ[n]の合計パルス幅Ｗtの段階数も任意に変更される。また、以上の各形態で例示した各回路の具体的な構成は適宜に変更される。例えば、単位回路４２[n]の構成は図３の例示に限定されない。
【００４９】
（２）変形例２  
以上の各形態では、ＰＷＭ信号Ｗ[n]を発光素子２２[n]の駆動に利用した発光装置１００を例示したが、ＰＷＭ信号Ｗ[n]の供給先は発光素子２２[n]に限定されない。例えば、以上の各形態で生成されたＰＷＭ信号Ｗ[1]〜Ｗ[N]の供給でモータを駆動する構成も採用され得る。ＰＷＭ信号Ｗ[n]を利用した駆動の対象は、発光素子２２[n]やモータを含む被駆動素子として包括される。
【符号の説明】
【００５０】
１００……発光装置、１０……信号生成装置、２０……発光素子部、２２[1]〜２２[N]……発光素子、２４……定電流素子、３０……制御回路、４０……駆動回路、４２[1]〜４２[N]……単位回路、５２……初期変調回路、５４……パルス規定回路、５４２……反転回路、５４４……否定論理積回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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