(57)【要約】 【課題】従来のマルチビットＤＡ変換器（ＤＡＣ）は小振幅時にグリッチを取り除くことが難しいという問題があった。特に、ＤＡＣのＭＳＢが変化する入力（０から−１、又は−１から０）で発生するグリッチの除去は難しく、このグリッチを除去するため、時定数の大きなフィルタが使用され、高速化の障害になっていた。【解決手段】ＤＡＣのグリッチは、ＤＡＣが一定値以上の振幅ならばフィルタにより除去できることから、特性の同じ２組のＤＡＣとフィルタを設け、如何なる振幅が入力されても２組のＤＡＣ入力は一定値以上の振幅にし、かつ、２組のＤＡＣ入力を加算すると元の入力になるように２組のＤＡＣ入力を設定し、２組のフィルタ出力を加算することによりグリッチを除去するＤＡＣのデグリッチ回路。【選択図】 図１
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【特許請求の範囲】
【請求項１】
時系列の外部デジタル入力値ｄｉ（ｎ）（ｎ＝１，２，・・・（整数））と固定の外部デジタル設定値ｄｓ（正の整数）が第１演算手段、第１マルチビットＤＡ変換器（ＤＡＣ）を通して第１フィルタにアナログ入力され、該外部デジタル入力値ｄｉ（ｎ）と該外部デジタル設定値ｄｓが第２演算手段、第２ＤＡＣを通して第２フィルタにアナログ入力され、該第１フィルタのアナログ出力と該第２フィルタのアナログ出力を加算する加算手段を備え、該第１ＤＡＣと該第２ＤＡＣは特性が同じＤＡＣで、該第１フィルタと該第２フィルタは特性が同じフィルタであるＤＡＣのデグリッチ回路本体と、
該外部デジタル入力値がｄｉ（ｎ）で、該第１演算手段出力値がｄａｃ１（ｎ）、該第２演算手段出力値がｄａｃ２（ｎ）であるとき、
ｄａｃ１（ｎ）＋ｄａｃ２（ｎ）＝ｄｉ（ｎ）      
の関係であり、該第１演算手段出力値の前後の差の絶対値と該外部デジタル設定値ｄｓが
ａｂｓ（ｄａｃ１（ｎ）−ｄａｃ１（ｎ−１））＞＝ｄｓ  
（ａｂｓ（・・・）は（・・・）の絶対値）
の関係であり、該第２演算手段出力値の前後の差の絶対値と該外部デジタル設定値ｄｓが
ａｂｓ（ｄａｃ２（ｎ）−ｄａｃ２（ｎ−１））＞＝ｄｓ
の関係であり、該第１演算手段出力値の前後の差と該第２演算手段出力値の前後の差の和が
（ｄａｃ１（ｎ）−ｄａｃ１（ｎ−１））＋（ｄａｃ２（ｎ）−ｄａｃ１（ｎ−１））
＝ｄｉ（ｎ）−ｄｉ（ｎ−１）
該外部デジタル入力値の前後の差に等しくなる該第１演算手段と該第２演算手段を設けることを特徴とするＤＡＣのデグリッチ回路。
【請求項２】
請求項１において、外部デジタル設定値ｄｓと該外部デジタル入力値の前後の差ｄｉ（ｎ）−ｄｉ（ｎ−１）と該第１演算手段出力値ｄａｃ１（ｎ−１）と該第２演算手段出力値ｄａｃ２（ｎ−１）を組み合わせた（Ａ）から（Ｆ）の６条件により、
条件（Ａ）
（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２＞＝ｄｓでは該第１演算手段出力値ｄａｃ１（ｎ）と該第２演算手段出力値ｄａｃ２（ｎ）が
ｄａｃ１（ｎ）＝ｄａｃ１（ｎ−１）＋（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２
ｄａｃ２（ｎ）＝ｄａｃ２（ｎ−１）＋（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２
であり、条件（Ｂ）
０＜＝（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２＜ｄｓ，ｄａｃ１（ｎ−１）＜ｄａｃ２（ｎ−１） では該第１演算手段出力値ｄａｃ１（ｎ）と該第２演算手段出力値ｄａｃ２（ｎ）が
ｄａｃ１（ｎ）＝−ｄａｃ２（ｎ−１）＋ｄｓ＋ｄｉ（ｎ）
ｄａｃ２（ｎ）＝  ｄａｃ２（ｎ−１）−ｄｓ
であり、条件（Ｃ）
０＜＝（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２＜ｄｓ，ｄａｃ１（ｎ−１）＞＝ｄａｃ２（ｎ−１）では該第１演算手段出力値ｄａｃ１（ｎ）と該第２演算手段出力値ｄａｃ２（ｎ）が
ｄａｃ１（ｎ）＝  ｄａｃ１（ｎ−１）−ｄｓ
ｄａｃ２（ｎ）＝−ｄａｃ１（ｎ−１）＋ｄｉ（ｎ）＋ｄｓ
であり、条件（Ｄ）
０＞（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２＞−ｄｓ，ｄａｃ１（ｎ−１）＜ｄａｃ２（ｎ−１）では該第１演算手段出力値ｄａｃ１（ｎ）と該第２演算手段出力値ｄａｃ２（ｎ）が
ｄａｃ１（ｎ）＝  ｄａｃ１（ｎ−１）＋ｄｓ
ｄａｃ２（ｎ）＝−ｄａｃ１（ｎ−１）−ｄｓ＋ｄｉ（ｎ）
であり、条件（Ｅ）
０＜（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２＞−ｄｓ，ｄａｃ１（ｎ−１）＞＝ｄａｃ２（ｎ−１）では該第１演算手段出力値ｄａｃ１（ｎ）と該第２演算手段出力値ｄａｃ２（ｎ）が
ｄａｃ１（ｎ）＝−ｄａｃ２（ｎ−１）−ｄｓ＋ｄｉ（ｎ）
ｄａｃ２（ｎ）＝  ｄａｃ２（ｎ−１）＋ｄｓ
であり、条件（Ｆ）
（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２＜＝−ｄｓでは該第１演算手段出力値ｄａｃ１（ｎ）と該第２演算手段出力値ｄａｃ２（ｎ）が
ｄａｃ１（ｎ）＝  ｄａｃ１（ｎ−１）＋（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２
ｄａｃ２（ｎ）＝  ｄａｃ２（ｎ−１）＋（ｄｉ（ｎ）−ｄｉ（ｎ−１））／２
である該第１演算手段出力値ｄａｃ１（ｎ）と該第２演算手段出力値ｄａｃ２（ｎ）を演算することを特徴とする請求項１記載のＤＡＣのデグリッチ回路。
【請求項３】
請求項１において、該第１ＤＡＣ手段の出力に第１インダクタＬ１を通して第１抵抗Ｒ１を接地し、該第１インダクタＬ１、該第１抵抗Ｒ１と並列に接地した第１コンデンサＣ１より構成された該第1フィルタと、
該外部デジタル入力値ｄｉ（ｎ−１）からｄｉ（ｎ）に変化する時、該第1演算手段の出力値がｄａｃ１（ｎ−１）からｄａｃ１（ｎ）のＷ時間の間にｄａｃ１（ｎ）−Ｄｈ１（ｎ）を挿入する第1補正演算手段と該Ｄｈ１（ｎ）が
Ｄｈ１（ｎ）＝Ｄｉ１（ｎ）／（ｅｘｐ（δ＊ω＊Ｗ）＋１）＋Ｇ１（ｎ）
Ｄｉ１（ｎ）＝ｄａｃ１(ｎ)−ｄａｃ１（ｎ−１）
ω＝（Ｌ１＊Ｃ１）＾−０．５
δ＝Ｒ１＊（Ｃ１／Ｌ１）＾０．５／２
Ｗ＝π／（ω＊（1−δ＾２）＾０．５）
Ｇ１（ｎ）：該第１ＤＡＣのグリッチ補正項
に従い、ｄａｃ１（ｎ−１），ｄａｃ１（ｎ）−Ｄｈ１（ｎ），ｄａｃ１（ｎ）を該第１ＤＡＣ手段によりＩ１（ｎ−１），Ｉ１（ｎ）−Ｉｈ１（ｎ），Ｉ１（ｎ）の電流に変換し、この電流を該第１フィルタに入力することによりＩ１（ｎ−１）からＩ１（ｎ）の整定時間がＷになる該第１フィルタと、
該第２ＤＡＣ手段の出力と第２インダクタＬ２を通して第２抵抗Ｒ２を接地し、その第２インダクタＬ２、第２抵抗Ｒ２と並列に接地した第２コンデンサＣ２より構成された第１フィルタと特性が同じフィルタ（Ｌ２＝Ｌ１，Ｒ２＝Ｒ１，Ｃ２＝Ｃ１）である該第２フィルタと、該外部デジタル入力値ｄｉ（ｎ−１）からｄｉ（ｎ）に変化する時、該第２演算手段の出力値がｄａｃ２（ｎ−１）からｄａｃ２（ｎ）のＷ時間の間にｄａｃ２（ｎ）−Ｄｈ２（ｎ）を挿入する第２補正演算手段と該Ｄｈ２（ｎ）が
Ｄｈ２（ｎ）＝Ｄｉ２（ｎ）／（ｅｘｐ（δ＊ω＊Ｗ）＋１）＋Ｇ２（ｎ）
Ｄｉ２（ｎ）＝ｄａｃ２（ｎ）−ｄａｃ２（ｎ−１）
ω＝（Ｌ１＊Ｃ１）＾−０．５
δ＝Ｒ１＊（Ｃ１／Ｌ１）＾０．５／２
Ｗ＝π／（ω＊（1−δ＾２）＾０．５）
Ｇ２（ｎ）：該第２ＤＡＣのグリッチ補正項
に従い、
ｄａｃ２（ｎ−１），ｄａｃ２（ｎ）−Ｄｈ２（ｎ），ｄａｃ２（ｎ）を該第２ＤＡＣ手段によりＩ２（ｎ−１），Ｉ２（ｎ）−Ｉｈ２（ｎ），Ｉ２（ｎ）の電流に変換し、この電流を該第２フィルタに入力することによりＩ２（ｎ−１）からＩ２（ｎ）の整定時間がＷになる該第２フィルタと、
該加算手段により該第１フィルタ出力（Ｉ１（ｎ−１）からＩ１（ｎ）の整定時間がＷ）と該第２フィルタ出力（Ｉ２（ｎ−１)からＩ２（ｎ）の整定時間がＷ）を加算した電流（Ｉ  （ｎ−１）からＩ（ｎ））の整定時間がＷであることを特徴とする請求項１記載のＤＡＣのデグリッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＡＣのグリッチを除去する回路に関するものである。 
【背景技術】
【０００２】
ＤＡＣデジタル入力の立ち上がり下がり時のデジタルフィールドスルーノイズやＤＡＣ内部回路の切り替え時に生じるノイズ等によりＤＡＣのグリッチは発生し、特にＤＡＣのＭＳＢ入力の変化時に大きなグリッチが発生する。ＬＳＩの微細パターンを描画する電子ビーム描画装置では電子ビームを偏向する偏向増幅器に高速、高精度のＤＡＣが使用され、ＤＡＣのグリッチは電子ビーム描画装置の描画精度に大きな影響を与える。この描画精度を上げるためにＤＡＣ出力にローパスフィルタを挿入し、このグリッチを除去していたが、ローパスフィルタにより偏向増幅器の高速性が劣化し、電子ビーム描画装置のスループットを劣化させていた。
【０００３】
デグリッチ回路に関する従来の１例について以下図面を参照しながら説明する。図６で、ＤＡＣ３１出力に接続されたＬＣＲフィルタ４１はＤＡＣのステップ電流により減衰振動する。このＤＡＣ３１電流ＩａがIa(n-1)からIa(n)に変化する間に、
Iha(n)＝（Ia(n)−Ia(n-1)）／（ｅｘｐ（δ＊ω＊Ｗ）＋１）・・・（１）
ω＝（Ｌ＊Ｃ）＾−０．５                          ・・・（２）
δ＝Ｒ＊（Ｃ／Ｌ）＾０．５／２                    ・・・（３）
Ｗ＝π／（ω＊（1−δ＾２）＾０．５）              ・・・（４）
前記数式（２）から（４）により決まるＷ時間の間、Ia(n)−Iha(n)を挿入することにより、抵抗Ｒの電流はIa(n-1)からIa(n)までに減衰振動を止め、その整定時間がＷになるデグリッチ回路が知られている（例えば、特許文献１参照）。
【０００４】
次の例も従来のデグリッチ回路に関する例で、以下図面を参照しながら説明する。
図７で、ＤＡＣ３１出力の高周波ノイズをＯＰアンプの帰還時定数Ｔ（＝ＣＲ）のローパスフィルタによりを除去する。このＤＡＣ３１電流IbがIb(n-1)からIb(n)に変化する間に、
Ihb(n)＝(Ib(n)- Ib(n-1))／（ＥＸＰ（Ｔ／Ｗ）−１）・・・（５）
Ｔ＝ＣＲ                                    ・・・（６）
Ib(n-1)からIb(n)のＷ時間の間にIb(n)＋Ihb(n)を挿入することにより、ＯＰアンプのＯＵＴは−Ib(n-1)＊Ｒから−Ib(n)＊Ｒまでの整定時間がＷ時間になるデグリッチ回路が知られている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２４３３６３号  公報
【特許文献２】特開２００２−１４１８０１号  公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
以上に述べた従来のデグリッチ回路で、前記数式（１）Iha(n)（又は前記数式（５）Ihb(n)）はＤＡＣ電流の振幅（Ia(n)-Ia(n-1)）(又はIb(n)-Ib(n-1))に比例する。この振幅（Ia(n)-Ia(n-1)）(又はIb(n)-Ib(n-1))が小さい場合、前記数式（１）Iha(n)（又は前期数式（５）Ihb(n)）の補正の振幅が少なくなりＤＡＣのデジタルフィードスルーや内部回路の切替によるグリッチの影響を受け、この補正で、グリッチを取り除くことが難しかった。
【０００７】
本発明は、このような従来のデグリッチ回路が有していた問題を解決しようとするものであり、ＤＡＣの振幅（Ia(n)-Ia(n-1)）(又はIb(n)-Ib(n-1))に関係なくグリッチを除去するＤＡＣのデグリッチ回路を実現することを目的とするものである。
【課題を解決するための手段】
【０００８】
そして、本発明は上記目的を達成するために特性の同じＤＡＣを２個（該第１ＤＡＣ、該第２ＤＡＣ）設け、該第1演算手段と該第２演算手段により該第１ＤＡＣ、該第２ＤＡＣの入力値の前後の差を常に該外部デジタル設定値ds以上に演算した値（グリッチより十分大きな振幅）を該第１ＤＡＣ、該第２ＤＡＣに入力し、該第１フィルタ、該第２フィルタの該第１補正手段と該第２補正手段によりグリッチを除去し、該加算手段で加算し、該外部デジタル入力値の前後の差が如何なる値であっても、グリッチを発生させない。また、該外部デジタル入力値は該第１演算手段出力と該第２演算手段出力を加算した値と等しい。
【０００９】
第１の課題解決手段は該第１ＤＡＣ、該第２ＤＡＣの前後の差の絶対値をds以上にするために、数式（７）、（８）、（９）を満たすdac1(n)、dac2(n)を 該第１演算手段、該第２演算手段で演算する。
該第１演算手段出力の前(dac1(n-1))後(dac1(n))の差の絶対値と該外部デジタル設定値dsの関係は数式（７）で表され、
abs(dac1(n)-dac1(n-1))>=ds・・・（７）      
該第２演算手段出力の前(dac2(n-1))後(dac2(n))の差の絶対値と該外部デジタル設定値dsの関係は数式（８）で表され、
abs(dac2(n)-dac2(n-1))>=ds・・・（８）
該外部デジタル入力値di(n)と該第１演算手段出力dac1(n)と該第２演算手段出力dac2(n) の関係は数式（９）で表され、
dac1(n)+dac2(n)=di(n) ・・・（９）  
数式（７）、（８），（９）からdac1(n)とdac2(n)を演算する該第１演算手段と該第２演算手段を設け、該第1ＤＡＣと該第２ＤＡＣは前記数式（７）、（８），（９）で決まる電流を発生させ、該第1フィルタ出力と該第２フィルタ出力は該第１ＤＡＣと該第２ＤＡＣのグリッチを除去し、該第１フィルタ出力と該第２フィルタ出力を該加算手段により加算することにより該外部デジタル入力値に比例した電流を得る構成としたものである。
【００１０】
第２の課題解決手段は該外部デジタル設定値と該外部デジタル入力値の前後の差di(n)-di(n-1)と該第１演算手段出力値dac1(n-1)と該第２演算手段出力値dac2(n-1)の組み合わせによる６条件により該第1演算手段出力と該第２演算手段出力を最適化し、該第1演算手段出力と該第２演算手段出力が際限なく増加（減少）しないようにするものである。また、第３の課題解決手段は該第１フィルタと該第２フィルタに特性の同じ減衰振動を有するＬＣＲフィルタを使用し、グリッチを含めて補正することにより整定時間をＷにする構成としたものである。
【００１１】
上記第１の課題解決手段による作用は次の通りである。すなわち、該第１演算手段、該第２演算手段により該第１ＤＡＣ、該第２ＤＡＣの前後の入力差の絶対値を該外部デジタル設定値ds以上に設定することによりグリッチを除去できる振幅を確保し、該第１フィルタ、該第２フィルタの該第１補正手段と該第２補正手段によりグリッチを除去し、該第１フィルタ出力と該第２フィルタ出力を該加算手段で加算することにより、該外部デジタル入力値の前後の差に関係なく、グリッチを除去する。
【００１２】
第２の課題解決手段による作用は該外部デジタル入力値を６つの条件にし、各条件で該第１演算手段と該第２演算手段により、該第１ＤＡＣ、該第２ＤＡＣの入力を最適化する。この最適化により該第１演算手段出力値dac1(n)と該第２演算手段出力値dac2(n)の最大最小を制限する。
【００１３】
また、第３の課題解決手段による作用はグリッチを含んだ該第１ＤＡＣ出力を該第１フィルタのＬＣＲにより減衰振動させ、この減衰振動を該第１補正により止め、同様にグリッチを含んだ該第２ＤＡＣ出力を該第２フィルタのＬＣＲにより減衰振動させ、この減衰振動を該第２補正により止め、該第１フィルタ、該第２フィルタ出力を加算することによりグリッチを除去する。
【発明の効果】
【００１４】
上述したように本発明のＤＡＣのデグリッチ回路は該第1演算手段、該第１ＤＡＣ、該第１フィルタと該第２演算手段、該第２ＤＡＣ、該第２フィルタを設けることによりグリッチを取り除くことを提供できる。
【００１５】
また、該第1演算手段、第２演算手段により該第１ＤＡＣ、該第２ＤＡＣの入力を最適化し、該第１フィルタと該第２フィルタのＬＣＲフィルタを補正することにより短い整定時間でグリッチを除去する効果を発揮するものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態を示すＤＡＣのデグリッチ回路のブロック図
【図２】図１の演算ブロック図
【図３】図２の第１演算、第2演算のブロック図
【図４】図３の第１補正演算、第2補正演算のブロック図
【図５】図１、図２、図３タイミングチャート図
【図６】デグリッチ回路に関する従来例（ＬＣＲ回路）
【図７】デグリッチ回路に関する従来例（ＣＲ回路）
【発明を実施するための形態】
【実施例】
【００１７】
以下、本発明の実施の形態を図１〜図５に基づいて説明する。
【００１８】
図１はＤＡＣのデグリッチ回路のブロック図である。図１の演算ブロック２は外部デジタル入力値１と外部デジタル設定値７をｅｎｂ６と同期して取り込み、第１ＤＡＣ３に（dac1(n)-Dh1(n)）を、第２ＤＡＣ８に（dac2(n)-Dh2(n)）を入力する。第１ＤＡＣ３、第２ＤＡＣ８の-Dh1(n)、-Dh2(n)は第1フィルタ４、第２フィルタ９の補正値である。第１ＤＡＣ３、第1フィルタ４と第２ＤＡＣ８、第２フィルタ９を通して加算５によりアナログ加算され、出力１０の構成によりグリッチを除去する。
【００１９】
以下、上記構成の動作を説明する。図２は図１の演算ブロック２の詳細な構成である。外部デジタル入力値１と外部デジタル設定値７から、演算ブロック２の第１演算２１、第２演算２２はdac1(n)とdac1(n)-dac1(n-1)、dac2(n)とdac2(n)-dac2(n-1)を出力する。
【００２０】
第１演算２１の出力dac1(n)-dac1(n-1)は第1補正演算２３に入力され、-Dh1(n)を出力する。第１演算２１のdac1(n)と第1補正演算２３の-Dh1(n)を第1加算２５によりdac1(n) - Dh1(n)を演算し、第１ＤＡＣ３に入力する。
外部デジタル入力値１がdi(n-1)からdi(n)に変化する時、第1演算２１の出力がdac1(n-1)からdac1(n)のＷ時間の間に第1加算２５はdac1(n)−Dh1(n)を第1フィルタ４に入力する。第1フィルタ４の整定時間をＷとするために、Dh1(n)は下記の数式（１０）から(１４)に従う。
Dh1(n)＝Di1(n)/（ｅｘｐ（δ＊ω＊Ｗ）＋１）＋Ｇ１（ｎ）・・・（１０）
Di1(n)＝dac1(n)−dac1(n-1) ・・・（１１）
ω＝（Ｌ１＊Ｃ１）＾−０．５・・・（１２）
δ＝Ｒ１＊（Ｃ１／Ｌ１）＾０．５／２・・・（１３）
Ｗ＝π／（ω＊（1−δ＾２）＾０．５）・・・（１４）
前記数式（１０）のＧ１（ｎ）は第１ＤＡＣ３のグリッチの補正項である。
【００２１】
第２演算２２の出力dac2(n)-dac2(n-1)は第２補正演算２４に入力され、-Dh2(n)を出力する。第２演算２２のdac1(n)と第２補正演算２４の-Dh2(n)を第２加算２６によりdac2(n) &#8211; Dh2(n)を演算し、第２ＤＡＣ８に入力する。
外部デジタル入力値１がdi(n-1)からdi(n)に変化する時、第２演算２２の出力がdac2(n-1)からdac2(n)のＷ時間の間に第２加算２６はdac2(n)−Dh2(n)を第２フィルタ９に入力する。第２フィルタ９の整定時間をＷとするために、Dh2(n)は下記の数式（１５）から(１９)に従う。第２フィルタ９は第１フィルタ４と特性が同じフィルタ（Ｌ２＝Ｌ１，Ｒ２＝Ｒ１，Ｃ２＝Ｃ１）であるので数式（１７）、（１８）、(１９)は前記数式（１２）、（１３）、(１４)と同じ数式になる。
Dh2(n)＝Di2(n)/（ｅｘｐ（δ＊ω＊Ｗ）＋１）＋Ｇ２（ｎ）・・・（１５）
Di2(n)＝dac2(n)−dac2(n-1) ・・・（１６）
ω＝（Ｌ１＊Ｃ１）＾−０．５  ・・・（１７）
δ＝Ｒ１＊（Ｃ１／Ｌ１）＾０．５／２・・・（１８）
Ｗ＝π／（ω＊（1−δ＾２）＾０．５）・・・（１９）
前記数式（１５）のＧ２（ｎ）は第２ＤＡＣ８のグリッチの補正項である。
【００２２】
図２のｅｎｂ６はＥｎｂ制御２７によりパルス間隔ＷのダブルパルスＥｎｂ−ａを発生し、図１の第１ＤＡＣ３、第２ＤＡＣ８に入力され、上記dac1(n-1)からdac1(n)とdac2(n-1)からdac2(n)のＷ時間を発生する。
【００２３】
図３は図２の第１演算２１と第２演算２２の詳細な構成である。条件演算２１０は外部デジタル入力値１の前後の差di(n)-di(n-1)と第１演算２１の前の出力dac1(n-1)と第２演算２２の前の出力dac2(n-1)と外部デジタル設定値dsにより
条件（Ａ）
{di(n)-di(n-1)}/2>=ds・・・（２０）
条件（Ｂ）
0<={di(n)-di(n-1)}/2<ds、dac1(n-1) <dac2(n-1) ・・・（２１）
条件（Ｃ）
0<={di(n)-di(n-1)}/2<ds、dac1(n-1) >=dac2(n-1) ・・・（２２）
条件（Ｄ）
0>{di(n)-di(n-1)}/2>-ds、dac1(n-1) <dac2(n-1)・・・（２３）
条件（Ｅ）
0>{di(n)-di(n-1)}/2>-ds、dac1(n-1) >=dac2(n-1) ・・・（２４）
条件（Ｆ）
{di(n)-di(n-1)}/2<=-ds・・・（２５）
６種類の条件（Ａ）から（Ｆ）の前記数式（２０）から（２５）を演算する。表１は条件演算２１０の出力である条件（Ａ）から（Ｆ）を表にしたものである。条件（Ａ）から（Ｆ）は外部デジタル入力値１の前後の差di(n)-di(n-1) と外部デジタル設定値７（ds）の大小と第１演算２１の前の出力dac1(n-1)と第２演算２２の前の出力dac2(n-1)の大小を組み合わせたものである。
【００２４】
【表１】
2011114348.tif 000003
【００２５】
条件演算２１０の６種類の条件により第１ＤＡＣ差演算２１１、第２ＤＡＣ差演算２１２、第１ＤＡＣ演算２１３、第２ＤＡＣ演算２１４はそれぞれ、
dac1(n)-dac1(n-1),dac2(n)-dac2(n-1),dac1(n),dac2(n)を演算する。
条件（Ａ）の時、第１ＤＡＣ差演算２１１、第２ＤＡＣ差演算２１２は数式（２６）、（２７）を演算し、第１ＤＡＣ演算２１３、第２ＤＡＣ演算２１４は数式（２８）、（２９）を演算する。
dac1(n)-dac1(n-1)={di(n)-di(n-1)}/2・・・（２６）
dac2(n)-dac2(n-1)= {di(n)-di(n-1)}/2・・・（２７）
dac1(n)= dac1(n-1)+{di(n)-di(n-1)}/2・・・（２８）
dac2(n)= dac2(n-1)+{di(n)-di(n-1)}/2・・・（２９）
条件（Ｂ）の時、第１ＤＡＣ差演算２１１、第２ＤＡＣ差演算２１２は数式（３０）、（３１）を演算し、第１ＤＡＣ演算２１３、第２ＤＡＣ演算２１４は数式（３２）、（３３）を演算する。
dac1(n)-dac1(n-1)= ds+di(n)-di(n-1) ・・・（３０）
dac2(n)-dac2(n-1)= -ds・・・（３１）
dac1(n)= -dac2(n-1) +ds+di(n) ・・・（３２）
dac2(n)= dac2(n-1)-ds・・・（３３）
条件（Ｃ）の時、第１ＤＡＣ差演算２１１、第２ＤＡＣ差演算２１２は数式（３４）、（３５）を演算し、第１ＤＡＣ演算２１３、第２ＤＡＣ演算２１４は数式（３６）、（３７）を演算する。
dac1(n)-dac1(n-1)= -ds・・・（３４）
dac2(n)-dac2(n-1)= ds+ di(n) -di(n-1) ・・・（３５）
dac1(n)= dac1(n-1)-ds・・・（３６）
dac2(n)= -dac1(n-1)+di(n)+ds・・・（３７）
条件（Ｄ）の時、第１ＤＡＣ差演算２１１、第２ＤＡＣ差演算２１２は数式（３８）、（３９）を演算し、第１ＤＡＣ演算２１３、第２ＤＡＣ演算２１４は数式（４０）、（４１）を演算する。
dac1(n)-dac1(n-1)= ds・・・（３８）
dac2(n)-dac2(n-1)= -ds+di(n)- di(n-1) ・・・（３９）
dac1(n)= dac1(n-1)+ds・・・（４０）
dac2(n)= -dac1(n-1)+di(n)-ds・・・（４１）
条件（Ｅ）の時、第１ＤＡＣ差演算２１１、第２ＤＡＣ差演算２１２は数式（４２）、（４３）を演算し、第１ＤＡＣ演算２１３、第２ＤＡＣ演算２１４は数式（４４）、（４５）を演算する。
dac1(n)-dac1(n-1)= -ds+di(n)-di(n-1) ・・・（４２）
dac2(n)-dac2(n-1)= ds・・・（４３）
dac1(n)= -dac2(n-1)-ds+di(n)・・・（４４）
dac2(n)= dac2(n-1)+ ds・・・（４５）
条件（Ｆ）の時、第１ＤＡＣ差演算２１１、第２ＤＡＣ差演算２１２は数式（４６）、（４７）を演算し、第１ＤＡＣ演算２１３、第２ＤＡＣ演算２１４は数式（４８）、（４９）を演算する。
dac1(n)-dac1(n-1)= {di(n)-di(n-1)}/2・・・（４６）
dac2(n)-dac2(n-1)= {di(n)-di(n-1)}/2・・・（４７）
dac1(n)= dac1(n-1)+{di(n)-di(n-1)}/2・・・（４８）
dac2(n)= dac2(n-1)+{di(n)-di(n-1)}/2・・・（４９）
【００２６】
これらの第１ＤＡＣ差演算２１１、第２ＤＡＣ差演算２１２により
Abs(dac1(n)-dac1(n-1))>=ds・・・（５０）
Abs(dac2(n)-dac2(n-1))>=ds・・・（５１）
となり、外部デジタル入力値１の前後の差di(n)-di(n-1)が小さくても、第１ＤＡＣ３の前後の差abs(dac1(n)-dac1(n-1))と第２ＤＡＣ８の前後の差
abs(dac2(n)-dac2(n-1))は外部デジタル設定値dsより大きくし（前記数式（５０）、（５１））、第１ＤＡＣ３の前後の差の絶対値Abs(dac1(n)-dac1(n-1))や第２ＤＡＣ８の前後の差の絶対値Abs(dac2(n)-dac2(n-1))は外部デジタル設定値dsより大きくし、グリッチを第１フィルタ４、第２フィルタ９の補正で除去する。第１ＤＡＣ演算２１３の出力dac1(n)と第２ＤＡＣ演算２１４の出力dac2(n)の和はdi(n)になる。
表２は条件演算２１０（（Ａ）から（Ｆ））と第１ＤＡＣ差演算２１１（dac1(n)-dac1(n-1)）、第２ＤＡＣ差演算２１２（dac2(n)-dac2(n-1)）, 第１ＤＡＣ演算２１３（dac1(n)）, 第２ＤＡＣ演算２１４（dac2(n)）を表（前記数式(２６)から（４９））にしたものである。
【００２７】
【表２】
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【００２８】
図４は図３の第１補正演算２３、第２補正演算２４の詳細である。第１補正演算２３は第１ルックアップテーブル２３１により構成され、入力はDi1(n)(=dac1(n)-dac1(n-1))で、出力は前記の数式（１０）のDh1(n)に（−１）を乗算する。第２補正演算２４は第２ルックアップテーブル２４１により構成され、入力はDi2(n)(=dac2(n)-dac2(n-1))で、出力は前記の数式（１５）のDh2(n)に（−１）を乗算する。
表３は第１ルックアップテーブル２３１と第２ルックアップテーブル２４１の入出力を表にしたものである。第１ルックアップテーブル２３１は入力がdac1(n)-dac1(n-1)であるとき、-Dh1(n)を出力する。同様に、第２ルックアップテーブル２４１は入力がdac2(n)-dac2(n-1)であるとき、-Dh2(n)を出力する。
【００２９】
【表３】
2011114348.tif 000005
【００３０】
図５は図１、図２、図３のタイミングチャートである。第1演算２１は外部デジタル入力１のdi(n-1)、di(n)からdac1(n)とdac1(n)-dac1(n-1)を演算し、同様に第２演算２２はdac2(n)とdac2(n)-dac2(n-1)を演算する。第1補正演算２３は第1演算２１のdac1(n)-dac1(n-1)から-Dh1(n)を演算し、第２補正演算２４は第２演算２２の
dac2(n)-dac2(n-1)から-Dh2(n)を演算する。Ｅｎｂ制御２７はダブルパルスＥｎｂ−ａを出力する。
【００３１】
第1加算２５は第1演算２１と第1補正演算２３を加算し、Ｅｎｂ−ａの1番目のパルスでdac1(n)-Dh1(n)を、２番目のパルスでdac1(n)を第1ＤＡＣ３に入力する。前のダブルパルスＥｎｂ−ａの２番目のパルスで第１ＤＡＣ３はdac1(n-1)を出力電流I1(n-1)に変換し、次のＥｎｂ−ａの1番目のパルスで第１ＤＡＣ３はdac1(n)-Dh1(n)を出力電流I1(n)-IDh1(n)に変換し、２番目のパルスで第１ＤＡＣ３はdac1(n)を出力電流I1(n)に変換する。第1フィルタ４は第１ＤＡＣ３の出力電流I1(n-1)から出力電流I1(n)をダブルパルスＥｎｂ−ａの1番目のパルスから２番目のパルスの時間Ｗに出力電流I1(n)-IDh1(n)を挿入することにより、第1フィルタ４の出力電流I1(n-1)から出力電流I1(n)の整定時間はＷになる。
【００３２】
同様に、第２加算２６は第２演算２２と第２補正演算２４を加算し、前のダブルパルスＥｎｂ−ａの２番目のパルスでdac2(n-1)を、次のＥｎｂ−ａの1番目のパルスでdac2(n)-Dh2(n)を、２番目のパルスでdac2(n)を第２ＤＡＣ８に入力する。ダブルパルスＥｎｂ−ａの２番目のパルスで第２ＤＡＣ８はdac2(n-1)を出力電流I2(n-1)に変換し、次のＥｎｂ−ａの1番目のパルスで第２ＤＡＣ８はdac2(n)-Dh2(n)を出力電流I2(n)-IDh1(n)に変換し、２番目のパルスで第２ＤＡＣ８はdac1(n)を出力電流I(n)に変換する。第2フィルタ９は第２ＤＡＣ８の出力電流I2(n-1)から出力電流I2(n)をダブルパルスＥｎｂ−ａの1番目のパルスから２番目のパルスの時間Ｗに出力電流I2(n)-IDh2(n)を挿入することにより、第２フィルタ９の出力電流I2(n-1)から出力電流I2(n)の整定時間はＷになる。
【００３３】
第１ＤＡＣ４の入力dac1(n-1)と第２ＤＡＣ８の入力dac2(n-1)と外部デジタル入力１di(n-1)との関係は数式（５２）で
dac1(n-1)+dac2(n-1)=di(n-1) ・・・（５２）
同様に第１ＤＡＣ４の入力dac1(n)と第２ＤＡＣ８の入力dac2(n)と外部デジタル入力１di(n)との関係は数式（５３）である。
dac1(n)+dac2(n)=di(n) ・・・（５３）
外部デジタル入力１のdi(n-1)の変換電流をI(n-1)、di(n)の変換電流をI(n)とおけば、
I1(n-1)+I2(n-1)=I(n-1) ・・・（５４）
I1(n)+I2(n)=I(n) ・・・（５５）
数式（５４），（５５）となる。
出力１０のVout(n-1)、Vout(n)は
Vout(n-1)=-R3*I(n-1) ・・・（５６）
Vout(n)=-R3*I(n) ・・・（５７）
数式（５６），（５７）となり、Vout(n-1)からVout(n)までの整定時間はＷとなる。
【符号の説明】
【００３４】
１  外部デジタル入力
２  演算ブロック２
３  第１ＤＡＣ
４  第１フィルタ
５  加算
６  ｅｎｂ
７  外部デジタル設定値
８  第２ＤＡＣ
９  第２フィルタ
１０  出力
２１  第１演算
２２  第2演算
２３  第１補正演算
２４  第２補正演算
２５  第１加算
２６  第２加算
２７  Ｅｎｂ制御
３１  ＤＡＣ
４１  ＬＣＲフィルタ
２１０  条件演算
２１１  第１ＤＡＣ差演算
２１２  第２ＤＡＣ差演算
２１３  第１ＤＡＣ演算
２１４  第２ＤＡＣ演算
２３１  第１ルックアップテーブル
２４１  第２ルックアップテーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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