(57)【要約】【課題】最終出力段を構成するＰチャネル型トランジスタの閾値電圧Ｖthのばらつきに起因する移動度補正期間の長さのばらつきを補正し、当該ばらつきに伴う輝度むらを抑制可能とする。【解決手段】書込み走査回路４０のバッファ回路４０Ａにおいて、前段回路４１の出力ノードＮinと、最終出力段４２を構成するＰＭＯＳトランジスタ４２１のゲート電極との間に容量素子Ｃを接続する。そして、制御回路４３による制御の下に、最終出力段４２からの書込み走査信号ＷＳの出力に先立って、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthに対応した電圧を容量素子Ｃに保持させる。これにより、書込み走査信号ＷＳを出力すべくＰＭＯＳトランジスタ４２１が動作する際に、容量素子Ｃに保持された電圧とＰＭＯＳトランジスタ４２１の閾値電圧Ｖthとが相殺され、当該閾値電圧Ｖthのばらつきに起因する移動度補正期間の長さのばらつきが補正される。【選択図】図１３
2011209614.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子、映像信号を画素内に書き込む書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが直列に接続されてなる最終出力段と、
前段回路の出力ノードと前記Ｐチャネル型トランジスタのゲート電極との間に接続された容量素子と、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Ｐチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる制御を行う制御回路とを有する
表示装置。
【請求項２】
前記移動度の補正は、前記書込みトランジスタの導通期間において、前記駆動トランジスタを流れる電流の大きさに応じて行われる
請求項１に記載の表示装置。
【請求項３】
前記移動度の補正は、前記書込みトランジスタの導通期間において、前記駆動トランジスタに流れる電流の大きさに応じた補正量で当該駆動トランジスタのゲート−ソース間の電位差に負帰還をかけることによって行われる
請求項２に記載の表示装置。
【請求項４】
前記最終出力段は、前記Ｐチャネル型トランジスタに対して並列に接続されたＮチャネル型トランジスタを有する
請求項１乃至請求項３のいずれか１項に記載の表示装置。
【請求項５】
前記制御回路は、前記容量素子に前記閾値電圧に対応した電圧を保持させる動作を、複数の表示フレームにつき１回の割合で行う
請求項１乃至請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記制御回路は、前記容量素子に保持される電圧が前記閾値電圧に対応した電圧に達する前に、前記容量素子に前記閾値電圧に対応した電圧を保持させる動作を止める
請求項１乃至請求項４のいずれか１項に記載の表示装置。
【請求項７】
前記制御回路は、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Ｐチャネル型トランジスタと前記最終出力段の出力ノードとの間の経路を選択的に遮断するスイッチ手段と、
前記スイッチ手段が遮断状態にあるときに、前記Ｐチャネル型トランジスタのゲート電位を負側電源電位に初期化する初期化手段と、
前記初期化手段によって前記Ｐチャネル型トランジスタのゲート電位を初期化した状態において当該Ｐチャネル型トランジスタのゲート電極とソース電極との間を選択的に短絡する短絡手段とを有する
請求項１乃至請求項６のいずれか１項に記載の表示装置。
【請求項８】
前記スイッチ手段は、前記最終出力段のＰチャネル型トランジスタと当該最終出力段の出力ノードとの間に接続されたＰチャネル型トランジスタであり、
前記制御回路は更に、前記容量素子に前記閾値電圧に対応した電圧を保持させた後に、前記最終出力段のＰチャネル型トランジスタのゲート電極と、前記スイッチ手段であるＰチャネル型トランジスタのゲート電極との間を電気的に接続する手段を有する
請求項７記載の表示装置。
【請求項９】
前記スイッチ手段であるＰチャネル型トランジスタは、前記最終出力段のＰチャネル型トランジスタに対して、前記制御回路を構成する回路素子の中で一番近傍に位置するようにレイアウトされている
請求項８記載の表示装置。
【請求項１０】
電気光学素子、映像信号を画素内に書き込む書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが直列に接続されてなる最終出力段と、
前段回路の出力ノードと前記Ｐチャネル型トランジスタのゲート電極との間に接続された容量素子とを有する
表示装置の駆動に当たって、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Ｐチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる
表示装置の駆動方法。
【請求項１１】
電気光学素子、映像信号を画素内に書き込む書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが直列に接続されてなる最終出力段と、
前段回路の出力ノードと前記Ｐチャネル型トランジスタのゲート電極との間に接続された容量素子と、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Ｐチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる制御を行う制御回路とを有する
表示装置を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、表示装置の駆動方法、及び、電子機器に関し、特に、電気光学素子を含む画素が行列状（マトリクス状）に２次元配置されてなる平面型の表示装置、当該表示装置の駆動方法、及び、当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、画素（画素回路）が行列状に配置されてなる平面型（フラットパネル型）の表示装置が急速に普及している。平面型の表示装置の一つとして、デバイスに流れる電流値に応じて発光輝度が変化する、所謂電流駆動型の電気光学素子を画素の発光素子として用いた表示装置がある。電流駆動型の電気光学素子としては、有機材料のエレクトロルミネッセンス(Electroluminescence；ＥＬ）を利用し、有機薄膜に電界をかけると発光する現象を用いた有機ＥＬ素子が知られている。
【０００３】
画素の発光素子として有機ＥＬ素子を用いた有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子は、１０Ｖ以下の印加電圧で駆動できるために低消費電力である。有機ＥＬ素子は、自発光素子であるために液晶表示装置に比べて、画像の視認性が高く、しかもバックライト等の照明部材を必要としないために軽量化及び薄型化が容易である。更に、有機ＥＬ素子は、応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様に、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。但し、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線（即ち、画素数）の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
【０００５】
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けられる能動素子、例えば絶縁ゲート型電界効果トランジスタによって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。絶縁ゲート型電界効果トランジスタとしては、一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)が用いられる。アクティブマトリクス方式の表示装置は、電気光学素子が１表示フレームの期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
【０００６】
アクティブマトリクス方式により駆動される、電流駆動型の電気光学素子を含む画素回路にあっては、電気光学素子に加えて、当該電気光学素子を駆動するための駆動回路を備えている。この駆動回路として、電流駆動型の電気光学素子である有機ＥＬ素子２１を駆動トランジスタ２２、書込みトランジスタ２３、及び、保持容量２４を有する構成の画素回路が知られている（例えば、特許文献１を参照）。
【０００７】
特許文献１には、パルス状に瞬時に下がる電源電圧Ｖdd2を用い、当該電源電圧Ｖdd2の立ち下がりのタイミングで走査線電位（書込み走査信号）ＷＳを立ち下げることが記載されている（特許文献１の段落番号０１１６等を参照）。特許文献１には更に、閾値補正期間が、電源供給線電位ＤＳの立ち上がりのタイミングと、走査線電位ＷＳの立ち下がりのタイミングによって定義されることが記載されている（特許文献１の段落番号０１１７等を参照）。
【０００８】
また、特許文献１には、書込み走査信号（走査線電位）ＷＳがアクティブ状態になることで、映像信号の書込みが行われることが記載されている（特許文献１の段落番号００６２等を参照）。特許文献１には更に、映像信号の書込みと並行して、トランジスタの移動度の画素毎のばらつきを補正する移動度補正が行われることも記載されている（特許文献１の段落番号００６４乃至段落番号００６７等を参照）。そして、書込み走査信号のパルス幅によって、信号書込み期間、及び、移動度補正期間が決まる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００８−３１０１２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
ところで、書込み走査信号を生成する走査回路は、トランジスタ等によって形成される論理回路等を用いて構成される。この論理回路を形成するトランジスタに特性のばらつきがあると、書込み走査信号のパルス幅、即ち、移動度補正期間の長さにもばらつきが生じる。
【００１１】
特許文献１に記載の従来技術では、書込み走査信号のパルス幅を決める、当該書込み走査信号の立ち下がりのタイミングを、パルス状に立ち下がる電源電位の立ち下がりのタイミングによって決定するようにしている。従って、書込み走査信号の立ち下がりのタイミングは、トランジスタ特性のばらつきの影響を受けない。
【００１２】
しかし、立ち上がりタイミングが電源電位の立ち上がりタイミングによって決まる閾値補正期間の場合と異なり、移動度補正期間の場合は、書込み走査信号の立ち上がりタイミングが論理回路によって決定されるようになっている。従って、トランジスタ特性がばらついた場合、書込み走査信号のパルス幅、即ち、移動度補正期間の長さがばらついてしまう。
【００１３】
そして、移動度補正期間の長さｔがΔｔだけばらつくと、発光時に有機ＥＬ素子を駆動する駆動トランジスタに流れる電流ＩdsがΔＩdsだけばらつき、当該移動度補正期間の長さｔのばらつきがそのまま有機ＥＬ素子の発光輝度の差となってしまう。すなわち、トランジスタ特性のばらつきに起因する移動度補正期間の長さｔのばらつきによって、表示画面に輝度むらが発生することになる。
【００１４】
トランジスタ特性の影響を受けないようにするために、移動度補正期間を決める書込み走査信号の立ち上がりタイミングについても、パルス状に立ち上がる電源電位の立ち上がりタイミングで決める手法を採ることも考えられる。しかしながら、この手法を採る場合でも、書込み走査信号を出力する出力段を構成するＰチャネル型トランジスタの閾値電圧Ｖthがばらつくと、書き込み走査信号の立ち上がりのタイミングがずれるため、移動度補正期間の長さのばらつきは依然として残ってしまう。
【００１５】
そこで、本発明は、出力段のＰチャネル型トランジスタの閾値電圧Ｖthのばらつきに起因する移動度補正期間の長さのばらつきを補正し、当該ばらつきに伴う輝度むらを抑制可能とした表示装置、表示装置の駆動方法、及び、電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明は、
電気光学素子、映像信号を画素内に書込みトランジスタ、前記書込みトランジスタによって書き込まれた前記映像信号を保持する保持容量、及び、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタを含み、前記駆動トランジスタの移動度を補正する機能を持つ画素が複数配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で順次走査しつつ、前記書込みトランジスタのゲート電極に対して書込み走査信号を与える走査回路と
を備え、
前記走査回路は、
パルス状に電位が変化する正側電源電位のノードと負側電源電位のノードとの間に、Ｐチャネル型トランジスタとＮチャネル型トランジスタとが直列に接続されてなる最終出力段を有する
表示装置において、
前段回路の出力ノードと前記Ｐチャネル型トランジスタのゲート電極との間に容量素子を接続しておき、
前記最終出力段からの前記書込み走査信号の出力に先立って、前記Ｐチャネル型トランジスタの閾値電圧に対応した電圧を前記容量素子に保持させる
構成を採っている。
【００１７】
最終出力段からの書込み走査信号の出力に先立って、最終出力段を構成するＰチャネル型トランジスタの閾値電圧に対応した電圧が、当該Ｐチャネル型トランジスタのゲート電極に繋がる容量素子にあらかじめ保持される。これにより、書込み走査信号を出力すべくＰチャネル型トランジスタが動作する際に、Ｐチャネル型トランジスタの閾値電圧が容量素子に保持された電圧と相殺される。従って、Ｐチャネル型トランジスタの閾値電圧にばらつきがあったとしても、当該閾値電圧のばらつきは補正され、Ｐチャネル型トランジスタの動作に影響を及ぼさない。その結果、Ｐチャネル型トランジスタの閾値電圧のばらつきに起因する移動度補正期間の長さのばらつきを抑えることができる。
【発明の効果】
【００１８】
本発明によれば、最終出力段を構成するＰチャネル型トランジスタの閾値電圧のばらつきを補正し、移動度補正期間の長さのばらつきを抑えることができるため、移動度補正期間の長さのばらつきに伴う輝度むらを抑制することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明が適用される有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】本発明が適用される有機ＥＬ表示装置の画素の回路構成の一例を示す回路図である。
【図３】画素の断面構造の一例を示す断面図である。
【図４】本発明が適用される有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図５】本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その１）である。
【図６】本発明が適用される有機ＥＬ表示装置の基本的な回路動作の動作説明図（その２）である。
【図７】駆動トランジスタの閾値電圧Ｖthのばらつきに起因する課題の説明に供する特性図である。
【図８】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図９】閾値補正、移動度補正の有無による映像信号の信号電圧Ｖsigと駆動トランジスタのドレイン−ソース間電流Ｉdsとの関係の説明に供する特性図である。
【図１０】参考例に係る書込み走査回路のバッファ回路についての説明図であり、（Ａ）にバッファ回路の構成の一例を、（Ｂ）にバッファ回路の入出力波形の一例をそれぞれ示している。
【図１１】Ｐチャネル型ＭＯＳトランジスタの閾値電圧のばらつきによる書込み走査信号の立ち上がりタイミングのばらつきについての説明図である。
【図１２】移動度補正期間の長さのばらつきに関する説明図である。
【図１３】実施例１に係る書込み走査回路のバッファ回路の構成例を示す回路図である。
【図１４】実施例１に係る書込み走査回路のバッファ回路の回路動作の説明に供するタイミング波形図である。
【図１５】実施例１に係る書込み走査回路のバッファ回路の出力ばらつきについての説明に供する波形図である。
【図１６】実施例２に係る書込み走査回路のバッファ回路の構成例を示す回路図である。
【図１７】実施例２に係る書込み走査回路のバッファ回路の回路動作の説明に供するタイミング波形図である。
【図１８】実施例３に係る書込み走査回路のバッファ回路の構成例を示す回路図である。
【図１９】実施例３に係る書込み走査回路のバッファ回路の回路動作の説明に供するタイミング波形図である。
【図２０】本発明が適用されるテレビジョンセットの外観を示す斜視図である。
【図２１】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２２】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２３】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図２４】本発明が適用される携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【発明を実施するための形態】
【００２０】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される有機ＥＬ表示装置
１−１．システム構成
１−２．基本的な回路動作
１−３．参考例に係る書込み走査回路について
２．実施形態に係る有機ＥＬ装置の説明
２−１．実施例１（Ｎチャネル型ＭＯＳトランジスタを主体とする回路例）
２−２．実施例２（Ｐチャネル型ＭＯＳトランジスタを主体とする回路例）
２−３．実施例３（初期化電位を負側電源電位よりも低く設定した回路例）
３．変形例
４．適用例（電子機器）
【００２１】
＜１．本発明が適用される有機ＥＬ表示装置＞
［１−１．システム構成］
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【００２２】
アクティブマトリクス型表示装置は、電気光学素子に流れる電流を、当該電気光学素子と同じ画素内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタにより制御する表示装置である。絶縁ゲート型電界効果トランジスタとしては、一般には、ＴＦＴ（薄膜トランジスタ）が用いられる。
【００２３】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００２４】
図１に示すように、本適用例に係る有機ＥＬ表示装置１０は、有機ＥＬ素子を含む複数の画素２０と、当該画素２０が行列状に２次元配列されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置された駆動部とを有する構成となっている。駆動部は、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０等からなり、画素アレイ部３０の各画素２０を駆動する。
【００２５】
ここで、有機ＥＬ表示装置１０がカラー表示対応の場合は、１つの画素は複数の副画素（サブピクセル）から構成され、この副画素の各々が画素２０に相当することになる。より具体的には、カラー表示用の表示装置では、１つの画素は、赤色光（Ｒ）を発光する副画素、緑色光（Ｇ）を発光する副画素、青色光（Ｂ）を発光する副画素の３つの副画素から構成される。
【００２６】
但し、１つの画素としては、ＲＧＢの３原色の副画素の組み合わせに限られるものではなく、３原色の副画素に更に１色あるいは複数色の副画素を加えて１つの画素を構成することも可能である。より具体的には、例えば、輝度向上のために白色光（Ｗ）を発光する副画素を加えて１つの画素を構成したり、色再現範囲を拡大するために補色光を発光する少なくとも１つの副画素を加えて１つの画素を構成したりすることも可能である。
【００２７】
画素アレイ部３０には、ｍ行ｎ列の画素２０の配列に対して、行方向（画素行の画素の配列方向）に沿って走査線３１-1〜３１-mと電源供給線３２-1〜３２-mとが画素行毎に配線されている。更に、列方向（画素列の画素の配列方向）に沿って信号線３３-1〜３３-nが画素列毎に配線されている。
【００２８】
走査線３１-1〜３１-mは、書込み走査回路４０の対応する行の出力端にそれぞれ接続されている。電源供給線３２-1〜３２-mは、電源供給走査回路５０の対応する行の出力端にそれぞれ接続されている。信号線３３-1〜３３-nは、信号出力回路６０の対応する列の出力端にそれぞれ接続されている。
【００２９】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成されている。これにより、有機ＥＬ表示装置１０は、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０の駆動回路は、アモルファスシリコンＴＦＴまたは低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、図１に示すように、書込み走査回路４０、電源供給走査回路５０及び信号出力回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００３０】
書込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成されている。この書込み走査回路４０は、画素アレイ部３０の各画素２０への映像信号の書込みに際し、走査線３１-1〜３１-mに対して書込み走査信号ＷＳ（ＷＳ1〜ＷＳm）を順次供給することによって画素アレイ部３０の各画素２０を行単位で順番に走査（線順次走査）する。
【００３１】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成されている。この電源供給走査回路５０は、書込み走査回路４０による線順次走査に同期して、第１電源電位Ｖccpと当該第１電源電位Ｖccpよりも低い第２電源電位Ｖiniとで切り替わることが可能な電源電位ＤＳ（ＤＳ1〜ＤＳm）を電源供給線３２-1〜３２-mに供給する。後述するように、電源電位ＤＳのＶccp／Ｖiniの切替えにより、画素２０の発光／非発光の制御が行なわれる。
【００３２】
信号出力回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖsigと基準電圧Ｖofsとを選択的に出力する。ここで、基準電圧Ｖofsは、映像信号の信号電圧Ｖsigの基準となる電圧（例えば、映像信号の黒レベルに相当する電圧）であり、後述する閾値補正処理の際に用いられる。
【００３３】
信号出力回路６０から出力される信号電圧Ｖsig／基準電圧Ｖofsは、信号線３３-1〜３３-nを介して画素アレイ部３０の各画素２０に対して、書込み走査回路４０による走査によって選択された画素行単位で書き込まれる。すなわち、信号出力回路６０は、信号電圧Ｖsigを行（ライン）単位で書き込む線順次書込みの駆動形態を採っている。
【００３４】
（画素回路）
図２は、画素（画素回路）２０の具体的な回路構成を示す回路図である。
【００３５】
図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子である有機ＥＬ素子２１と、当該有機ＥＬ素子２１に電流を流すことによって有機ＥＬ素子２１を駆動する駆動回路とによって構成されている。有機ＥＬ素子２１は、全ての画素２０に対して共通に配線（所謂、ベタ配線）された共通電源供給線３４にカソード電極が接続されている。
【００３６】
有機ＥＬ素子２１を駆動する駆動回路は、駆動トランジスタ２２、書込みトランジスタ２３、及び、保持容量２４を有する構成となっている。駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いることができる。但し、ここで示した、駆動トランジスタ２２及び書込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００３７】
尚、駆動トランジスタ２２及び書込みトランジスタ２３としてＮチャネル型のＴＦＴを用いると、アモルファスシリコン（ａ−Ｓｉ）プロセスを用いて形成することができる。ａ−Ｓｉプロセスを用いることで、ＴＦＴを作成する基板の低コスト化、ひいては本有機ＥＬ表示装置１０の低コスト化を図ることが可能になる。また、駆動トランジスタ２２及び書込みトランジスタ２３を同じ導電型の組み合わせにすると、両トランジスタ２２，２３を同じプロセスで作成することができるために低コスト化に寄与できる。
【００３８】
駆動トランジスタ２２は、一方の電極（ソース／ドレイン電極）が有機ＥＬ素子２１のアノード電極に接続され、他方の電極（ドレイン／ソース電極）が電源供給線３２（３２-1〜３２-m）に接続されている。
【００３９】
書込みトランジスタ２３は、一方の電極（ソース／ドレイン電極）が信号線３３（３３-1〜３３-n）に接続され、他方の電極（ドレイン／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。また、書込みトランジスタ２３のゲート電極は、走査線３１（３１-1〜３１-m）に接続されている。
【００４０】
駆動トランジスタ２２及び書込みトランジスタ２３において、一方の電極とは、ソース／ドレイン領域に電気的に接続された金属配線を言い、他方の電極とは、ドレイン／ソース領域に電気的に接続された金属配線を言う。また、一方の電極と他方の電極との電位関係によって一方の電極がソース電極ともなればドレイン電極ともなり、他方の電極がドレイン電極ともなればソース電極ともなる。
【００４１】
保持容量２４は、一方の電極が駆動トランジスタ２２のゲート電極に接続され、他方の電極が駆動トランジスタ２２の他方の電極、及び、有機ＥＬ素子２１のアノード電極に接続されている。
【００４２】
尚、有機ＥＬ素子２１の駆動回路としては、駆動トランジスタ２２及び書込みトランジスタ２３の２つのトランジスタと保持容量２４の１つの容量素子とからなる回路構成のものに限られるものではない。例えば、一方の電極が有機ＥＬ素子２１のアノード電極に、他方の電極が固定電位にそれぞれ接続されることで、有機ＥＬ素子２１の容量不足分を補う補助容量を必要に応じて設けた回路構成を採ることも可能である。
【００４３】
上記構成の画素２０において、書込みトランジスタ２３は、書込み走査回路４０から走査線３１を通してゲート電極に印加されるＨｉｇｈアクティブの書込み走査信号ＷＳに応答して導通状態となる。これにより、書込みトランジスタ２３は、信号線３３を通して信号出力回路６０から供給される、輝度情報に応じた映像信号の信号電圧Ｖsigまたは基準電圧Ｖofsをサンプリングして画素２０内に書き込む。この書き込まれた信号電圧Ｖsigまたは基準電圧Ｖofsは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。
【００４４】
駆動トランジスタ２２は、電源供給線３２（３２-1〜３２-m）の電位ＤＳが第１電源電位Ｖccpにあるときには、一方の電極がドレイン電極、他方の電極がソース電極となって飽和領域で動作する。これにより、駆動トランジスタ２２は、電源供給線３２から電流の供給を受けて有機ＥＬ素子２１を電流駆動にて発光駆動する。より具体的には、駆動トランジスタ２２は、飽和領域で動作することにより、保持容量２４に保持された信号電圧Ｖsigの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００４５】
駆動トランジスタ２２は更に、電源電位ＤＳが第１電源電位Ｖccpから第２電源電位Ｖiniに切り替わったときには、一方の電極がソース電極、他方の電極がドレイン電極となってスイッチングトランジスタとして動作する。これにより、駆動トランジスタ２２は、有機ＥＬ素子２１への駆動電流の供給を停止し、有機ＥＬ素子２１を非発光状態にする。すなわち、駆動トランジスタ２２は、有機ＥＬ素子２１の発光／非発光を制御するトランジスタとしての機能をも併せ持っている。
【００４６】
この駆動トランジスタ２２のスイッチング動作により、有機ＥＬ素子２１が非発光状態となる期間（非発光期間）を設け、有機ＥＬ素子２１の発光期間と非発光期間の割合（デューティ）を制御することができる。このデューティ制御により、１表示フレーム期間に亘って画素が発光することに伴う残像ボケを低減できるために、特に動画の画品位をより優れたものとすることができる。
【００４７】
電源供給走査回路５０から電源供給線３２を通して選択的に供給される第１，第２電源電位Ｖccp，Ｖiniのうち、第１電源電位Ｖccpは有機ＥＬ素子２１を発光駆動する駆動電流を駆動トランジスタ２２に供給するための電源電位である。また、第２電源電位Ｖiniは、有機ＥＬ素子２１に対して逆バイアスを掛けるための電源電位である。この第２電源電位Ｖiniは、基準電圧Ｖofsよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶthとするときＶofs−Ｖthよりも低い電位、好ましくは、Ｖofs−Ｖthよりも十分に低い電位に設定される。
【００４８】
（画素構造）
図３は、画素２０の断面構造の一例を示す断面図である。図３に示すように、ガラス基板２０１上には、駆動トランジスタ２２等を含む駆動回路が形成されている。そして、画素２０は、ガラス基板２０１上に絶縁膜２０２、絶縁平坦化膜２０３及びウインド絶縁膜２０４がその順に形成され、当該ウインド絶縁膜２０４の凹部２０４Ａに有機ＥＬ素子２１が設けられた構成となっている。ここでは、駆動回路の各構成素子のうち、駆動トランジスタ２２のみを図示し、他の構成素子については省略している。
【００４９】
有機ＥＬ素子２１は、アノード電極２０５と、有機層（電子輸送層、発光層、ホール輸送層/ホール注入層）２０６と、カソード電極２０７とから構成されている。アノード電極２０５は、ウインド絶縁膜２０４の凹部２０４Ａの底部に形成された金属等からなる。有機層２０６は、アノード電極２０５上に形成されている。カソード電極２０７は、有機層２０６上に全画素共通に形成された透明導電膜等からなる。
【００５０】
この有機ＥＬ素子２１において、有機層２０６は、アノード電極２０５上にホール輸送層/ホール注入層２０６１、発光層２０６２、電子輸送層２０６３及び電子注入層（図示せず）が順次堆積されることによって形成される。そして、図２の駆動トランジスタ２２による電流駆動の下に、駆動トランジスタ２２からアノード電極２０５を通して有機層２０６に電流が流れることで、当該有機層２０６内の発光層２０６２において電子と正孔が再結合する際に発光するようになっている。
【００５１】
駆動トランジスタ２２は、ゲート電極２２１と、半導体層２２２の両側に設けられたソース／ドレイン領域２２３，２２４と、半導体層２２２のゲート電極２２１と対向する部分のチャネル形成領域２２５とから構成されている。ソース／ドレイン領域２２３は、コンタクトホールを介して有機ＥＬ素子２１のアノード電極２０５と電気的に接続されている。
【００５２】
そして、図３に示すように、ガラス基板２０１上に、絶縁膜２０２、絶縁平坦化膜２０３及びウインド絶縁膜２０４を介して有機ＥＬ素子２１が画素単位で形成された後は、パッシベーション膜２０８を介して封止基板２０９が接着剤２１０によって接合される。この封止基板２０９によって有機ＥＬ素子２１が封止されることにより表示パネル７０が形成される。
【００５３】
［１−２．基本的な回路動作］
続いて、上記構成の有機ＥＬ表示装置１０の基本的な回路動作について、図４のタイミング波形図を基に図５及び図６の動作説明図を用いて説明する。尚、図５及び図６の動作説明図では、図面の簡略化のために、書込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１の等価容量２５についても図示している。
【００５４】
図４のタイミング波形図には、走査線３１の電位（書込み走査信号）ＷＳ、電源供給線３２の電位（電源電位）ＤＳ、信号線３３の電位（Ｖsig／Ｖofs）、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsのそれぞれの変化を示している。
【００５５】
（前表示フレームの発光期間）
図４のタイミング波形図において、時刻ｔ11以前は、前の表示フレームにおける有機ＥＬ素子２１の発光期間となる。この前表示フレームの発光期間では、電源供給線３２の電位ＤＳが第１電源電位（以下、「高電位」と記述する）Ｖccpにあり、また、書込みトランジスタ２３が非導通状態にある。
【００５６】
このとき、駆動トランジスタ２２は飽和領域で動作するように設計されている。これにより、図５（Ａ）に示すように、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに応じた駆動電流（ドレイン−ソース間電流）Ｉdsが、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉdsの電流値に応じた輝度で発光する。
【００５７】
（閾値補正準備期間）
時刻ｔ11になると、線順次走査の新しい表示フレーム（現表示フレーム）に入る。そして、図５（Ｂ）に示すように、電源供給線３２の電位ＤＳが高電位Ｖccpから、信号線３３の基準電圧Ｖofsに対してＶofs−Ｖthよりも十分に低い第２電源電位（以下、「低電位」と記述する）Ｖiniに切り替わる。
【００５８】
ここで、有機ＥＬ素子２１の閾値電圧をＶthel、共通電源供給線３４の電位（カソード電位）をＶcathとする。このとき、低電位ＶiniをＶini＜Ｖthel＋Ｖcathとすると、駆動トランジスタ２２のソース電位Ｖsが低電位Ｖiniにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００５９】
次に、時刻ｔ12で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図５（Ｃ）に示すように、書込みトランジスタ２３が導通状態となる。このとき、信号出力回路６０から信号線３３に対して基準電圧Ｖofsが供給された状態にあるために、駆動トランジスタ２２のゲート電位Ｖgが基準電圧Ｖofsになる。また、駆動トランジスタ２２のソース電位Ｖsは、基準電圧Ｖofsよりも十分に低い電位Ｖiniにある。
【００６０】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶofs−Ｖiniとなる。ここで、Ｖofs−Ｖiniが駆動トランジスタ２２の閾値電圧Ｖthよりも大きくないと、後述する閾値補正処理を行うことができないために、Ｖofs−Ｖini＞Ｖthなる電位関係に設定する必要がある。
【００６１】
このように、駆動トランジスタ２２のゲート電位Ｖgを基準電圧Ｖofsに固定し、ソース電位Ｖsを低電位Ｖiniに固定して（確定させて）初期化する処理が、後述する閾値補正処理（閾値補動作）を行う前の準備（閾値補正準備）の処理である。従って、基準電圧Ｖofs及び低電位Ｖiniが、駆動トランジスタ２２のゲート電位Ｖg及びソース電位Ｖsの各初期化電位となる。
【００６２】
（閾値補正期間）
次に、時刻ｔ13で、図５（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖiniから高電位Ｖccpに切り替わると、駆動トランジスタ２２のゲート電位Ｖgが保たれた状態で閾値補正処理が開始される。すなわち、ゲート電位Ｖgから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けて駆動トランジスタ２２のソース電位Ｖsが上昇を開始する。
【００６３】
ここでは、便宜上、駆動トランジスタ２２のゲート電極の初期化電位Ｖofsを基準とし、当該初期化電位Ｖofsから駆動トランジスタ２２の閾値電圧Ｖthを減じた電位に向けてソース電位Ｖsを変化させる処理を閾値補正処理と呼んでいる。この閾値補正処理が進むと、やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに収束する。この閾値電圧Ｖthに相当する電圧は保持容量２４に保持される。
【００６４】
尚、閾値補正処理を行う期間（閾値補正期間）において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖcathを設定しておくこととする。
【００６５】
次に、時刻ｔ14で走査線３１の電位ＷＳが低電位側に遷移することで、図６（Ａ）に示すように、書込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極が信号線３３から電気的に切り離されることによってフローティング状態になる。しかし、ゲート−ソース間電圧Ｖgsが駆動トランジスタ２２の閾値電圧Ｖthに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。従って、駆動トランジスタ２２にドレイン−ソース間電流Ｉdsは流れない。
【００６６】
（信号書込み＆移動度補正期間）
次に、時刻ｔ15で、図６（Ｂ）に示すように、信号線３３の電位が基準電圧Ｖofsから映像信号の信号電圧Ｖsigに切り替わる。続いて、時刻ｔ16で、走査線３１の電位ＷＳが高電位側に遷移することで、図６（Ｃ）に示すように、書込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖsigをサンプリングして画素２０内に書き込む。
【００６７】
この書込みトランジスタ２３による信号電圧Ｖsigの書込みにより、駆動トランジスタ２２のゲート電位Ｖgが信号電圧Ｖsigとなる。そして、映像信号の信号電圧Ｖsigによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖthが保持容量２４に保持された閾値電圧Ｖthに相当する電圧と相殺される。この閾値キャンセルの原理の詳細については後述する。
【００６８】
このとき、有機ＥＬ素子２１はカットオフ状態（ハイインピーダンス状態）にある。従って、映像信号の信号電圧Ｖsigに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）は有機ＥＬ素子２１の等価容量２５に流れ込み、当該等価容量２５の充電が開始される。
【００６９】
有機ＥＬ素子２１の等価容量２５が充電されることにより、駆動トランジスタ２２のソース電位Ｖsが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきがキャンセルされており、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsは当該駆動トランジスタ２２の移動度μに依存したものとなる。駆動トランジスタ２２の移動度μは、当該駆動トランジスタ２２のチャネルを構成する半導体薄膜の移動度である。
【００７０】
ここで、映像信号の信号電圧Ｖsigに対する保持容量２４の保持電圧Ｖgsの比率、即ち、書込みゲインＧが１（理想値）であると仮定する。すると、駆動トランジスタ２２のソース電位ＶsがＶofs−Ｖth＋ΔＶの電位まで上昇することで、駆動トランジスタ２２のゲート‐ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶとなる。
【００７１】
すなわち、駆動トランジスタ２２のソース電位Ｖsの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖsig−Ｖofs＋Ｖth）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。従って、ソース電位Ｖsの上昇分ΔＶは負帰還の帰還量となる。
【００７２】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート‐ソース間電圧Ｖgsに負帰還をかけることで、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsの移動度μに対する依存性を打ち消すことができる。この打ち消す処理が、駆動トランジスタ２２の移動度μの画素毎のばらつきを補正する移動度補正処理である。
【００７３】
より具体的には、駆動トランジスタ２２のゲート電極に書き込まれる映像信号の信号振幅Ｖin（＝Ｖsig−Ｖofs）が高い程ドレイン−ソース間電流Ｉdsが大きくなるため、負帰還の帰還量ΔＶの絶対値も大きくなる。従って、発光輝度レベルに応じた移動度補正処理が行われる。
【００７４】
また、映像信号の信号振幅Ｖinを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるため、画素毎の移動度μのばらつきを取り除くことができる。従って、負帰還の帰還量ΔＶは、移動度補正の補正量とも言える。移動度補正の原理の詳細については後述する。
【００７５】
（発光期間）
次に、時刻ｔ17で走査線３１の電位ＷＳが低電位側に遷移することで、図６（Ｄ）に示すように、書込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は、信号線３３から電気的に切り離されるためにフローティング状態になる。
【００７６】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖsの変動に連動してゲート電位Ｖgも変動する。このように、駆動トランジスタ２２のゲート電位Ｖgがソース電位Ｖsの変動に連動して変動する動作が、保持容量２４によるブートストラップ動作である。
【００７７】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsが有機ＥＬ素子２１に流れ始めることにより、当該電流Ｉdsに応じて有機ＥＬ素子２１のアノード電位が上昇する。
【００７８】
そして、有機ＥＬ素子２１のアノード電位がＶthel＋Ｖcathを越えると、有機ＥＬ素子２１に駆動電流が流れ始めるため有機ＥＬ素子２１が発光を開始する。また、有機ＥＬ素子２１のアノード電位の上昇は、即ち、駆動トランジスタ２２のソース電位Ｖsの上昇に他ならない。そして、駆動トランジスタ２２のソース電位Ｖsが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖgも連動して上昇する。
【００７９】
このとき、ブートストラップゲインが１（理想値）であると仮定した場合、ゲート電位Ｖgの上昇量はソース電位Ｖsの上昇量に等しくなる。故に、発光期間中、駆動トランジスタ２２のゲート‐ソース間電圧Ｖgsは、Ｖsig−Ｖofs＋Ｖth−ΔＶで一定に保持される。そして、時刻ｔ18で信号線３３の電位が映像信号の信号電圧Ｖsigから基準電圧Ｖofsに切り替わる。
【００８０】
以上説明した一連の回路動作において、閾値補正準備、閾値補正、信号電圧Ｖsigの書込み（信号書込み）、及び、移動度補正の各処理動作は、１水平走査期間（１Ｈ）において実行される。また、信号書込み及び移動度補正の各処理動作は、時刻ｔ6−ｔ7の期間において並行して実行される。
【００８１】
〔分割閾値補正〕
尚、ここでは、閾値補正処理を１回だけ実行する駆動法を採る場合を例に挙げて説明したが、この駆動法は一例に過ぎず、この駆動法に限られるものではない。例えば、閾値補正処理を移動度補正及び信号書込み処理と共に行う１Ｈ期間に加えて、当該１Ｈ期間に先行する複数の水平走査期間に亘って分割して複数回閾値補正処理を実行する、所謂分割閾値補正を行う駆動法を採ることも可能である。
【００８２】
この分割閾値補正の駆動法によれば、高精細化に伴う多画素化によって１水平走査期間に割り当てられる時間が短くなったとしても、閾値補正期間として複数の水平走査期間に亘って十分な時間を確保することができるために、閾値補正処理を確実に行うことができる。
【００８３】
〔閾値キャンセルの原理〕
ここで、駆動トランジスタ２２の閾値キャンセル（即ち、閾値補正）の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉdsが供給される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖgs−Ｖth）2           ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃoxは単位面積当たりのゲート容量である。
【００８４】
図７に、駆動トランジスタ２２のドレイン−ソース間電流Ｉds対ゲート−ソース間電圧Ｖgsの特性を示す。
【００８５】
この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖthの画素毎のばらつきに対するキャンセル処理を行わないと、閾値電圧ＶthがＶth1のとき、ゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds1になる。
【００８６】
これに対して、閾値電圧ＶthがＶth2（Ｖth2＞Ｖth1）のとき、同じゲート−ソース間電圧Ｖgsに対応するドレイン−ソース間電流ＩdsがＩds2（Ｉds2＜Ｉds1）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖthが変動すると、ゲート−ソース間電圧Ｖgsが一定であってもドレイン−ソース間電流Ｉdsが変動する。
【００８７】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶgsはＶsig−Ｖofs＋Ｖth−ΔＶである。従って、これを式（１）に代入すると、ドレイン−ソース間電流Ｉdsは、次式（２）で表される。
Ｉds＝（１／２）・μ（Ｗ／Ｌ）Ｃox（Ｖsig−Ｖofs−ΔＶ）2     ……（２）
【００８８】
すなわち、駆動トランジスタ２２の閾値電圧Ｖthの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉdsは、駆動トランジスタ２２の閾値電圧Ｖthに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化等により、駆動トランジスタ２２の閾値電圧Ｖthが画素毎に変動したとしても、ドレイン−ソース間電流Ｉdsが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００８９】
〔移動度補正の原理〕
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図８に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００９０】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、駆動トランジスタ２２のゲート電極に例えば両画素Ａ，Ｂに同レベルの信号振幅Ｖin（＝Ｖsig−Ｖofs）を書き込んだ場合を考える。この場合、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉds1′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉds2′との間には大きな差が生じてしまう。このように、移動度μの画素毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素間で大きな差が生じると、画面のユニフォーミティ（一様性）が損なわれる。
【００９１】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉdsが大きくなる。従って、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図８に示すように、移動度μの大きな画素Ａの帰還量ΔＶ1は、移動度の小さな画素Ｂの帰還量ΔＶ2に比べて大きい。
【００９２】
そこで、移動度補正処理によって駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶでゲート−ソース間電圧Ｖgsに負帰還をかけることにより、移動度μが大きいほど負帰還が大きくかかることになる。その結果、移動度μの画素毎のばらつきを抑制することができる。
【００９３】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ1の補正をかけると、ドレイン−ソース間電流ＩdsはＩds1′からＩds1まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ2は小さいために、ドレイン−ソース間電流ＩdsはＩds2′からＩds2までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉds1と画素Ｂのドレイン−ソース間電流Ｉds2とはほぼ等しくなるために、移動度μの画素毎のばらつきが補正される。
【００９４】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉdsの減少量が大きくなる。
【００９５】
従って、駆動トランジスタ２２のドレイン−ソース間電流Ｉdsに応じた帰還量ΔＶで、ゲート−ソース間電圧Ｖgsに負帰還をかけることで、移動度μの異なる画素のドレイン−ソース間電流Ｉdsの電流値が均一化される。その結果、移動度μの画素毎のばらつきを補正することができる。すなわち、駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉds）に応じた帰還量ΔＶで、駆動トランジスタ２２のゲート−ソース間電圧Ｖgsに負帰還をかける処理が移動度補正処理となる。
【００９６】
ここで、図２に示した画素（画素回路）２０において、閾値補正、移動度補正の有無による映像信号の信号電圧Ｖsigと駆動トランジスタ２２のドレイン−ソース間電流Ｉdsとの関係について図９を用いて説明する。
【００９７】
図９において、（Ａ）は閾値補正及び移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正及び移動度補正を共に行った場合をそれぞれ示している。図９（Ａ）に示すように、閾値補正及び移動度補正を共に行わない場合には、閾値電圧Ｖth及び移動度μの画素Ａ，Ｂ毎のばらつきに起因してドレイン−ソース間電流Ｉdsに画素Ａ，Ｂ間で大きな差が生じることになる。
【００９８】
これに対し、閾値補正のみを行った場合は、図９（Ｂ）に示すように、ドレイン−ソース間電流Ｉdsのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂ毎のばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉdsの差は残る。そして、閾値補正及び移動度補正を共に行うことで、図９（Ｃ）に示すように、閾値電圧Ｖth及び移動度μの画素Ａ，Ｂ毎のばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉdsの差をほぼ無くすことができる。従って、どの階調においても有機ＥＬ素子２１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
【００９９】
また、図２に示した画素２０は、閾値補正及び移動度補正の各補正機能に加えて、先述した保持容量２４によるブートストラップ動作の機能を備えていることで、次のような作用効果を得ることができる。
【０１００】
すなわち、有機ＥＬ素子２１のＩ−Ｖ特性の経時変化に伴って駆動トランジスタ２２のソース電位Ｖsが変化したとしても、保持容量２４によるブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電位Ｖgsを一定に維持することができる。従って、有機ＥＬ素子２１に流れる電流は変化せず一定となる。その結果、有機ＥＬ素子２１の発光輝度も一定に保たれるために、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化したとしても、それに伴う輝度劣化のない画像表示を実現できる。
【０１０１】
[１−３．参考例に係る書込み走査回路について]
以上説明した、基本的な回路動作から明らかなように、映像信号の信号電圧Ｖsigの書込み処理と並行して行われる移動度補正処理の補正期間は、書込み走査信号ＷＳのパルス幅によって決まる。この書込み走査信号ＷＳを生成する書込み走査回路４０は、トランジスタ、例えば、ＴＦＴ等によって形成される論理回路等を用いて構成される。そして、論理回路を形成するトランジスタに特性ばらつきがあると、書込み走査信号ＷＳのパルス幅、即ち、移動度補正期間の長さにもばらつきが生じる。
【０１０２】
トランジスタ特性の影響を受けないようにするために、書込み走査回路４０の最終出力段（回路）の電源電位としてパルス状の電源電位を用いる手法を採ることが考えられる。具体的には、パルス状の電源電位の立ち上がり、立ち下がりの各タイミングにより書込み走査信号ＷＳの立ち上がり、立ち下がりの各タイミングを決める、という手法である。このとき、最終出力段の電源電位が直流の固定電位ではなく、負側電源電位と正側電源電位との間で電位が変化する（遷移する）パルス状の電源電位であるために、最終出力段については、ＣＭＯＳトランスファゲートを用いて構成するのが好ましい。
【０１０３】
しかしながら、ＣＭＯＳトランスファゲートを構成するＰチャネル型トランジスタの閾値電圧Ｖthにばらつきがあると、書き込み走査信号ＷＳの立ち上がりのタイミングがずれるため、移動度補正期間の長さのばらつきは依然として残ってしまうことになる。尚、ここでは、ＣＭＯＳトランスファゲートを用いて最終出力段を構成した場合の、Ｐチャネル型トランジスタの閾値電圧Ｖthのばらつきについて述べているが、Ｐチャネル型トランジスタ単独の場合にも、閾値電圧Ｖthのばらつきに関しては同様のことが言える。
【０１０４】
以下に、最終出力段の電源電位としてパルス状の電源電位を用い、当該電源電位の遷移タイミングによって書込み走査信号ＷＳの立ち上がり、立ち下がりの各タイミングを決める手法を採る書き込み走査回路４０について、参考例としてより具体的に説明する。
【０１０５】
図１０は、参考例に係る書込み走査回路のバッファ回路についての説明図である。図１０において、（Ａ）にバッファ回路の構成の一例を、（Ｂ）にバッファ回路の入出力波形の一例をそれぞれ示している。ここでは、２行分のバッファ回路の構成を示している。以下の説明では、Ｐチャネル型ＭＯＳトランジスタをＰＭＯＳトランジスタと記述し、Ｎチャネル型ＭＯＳトランジスタをＮＭＯＳトランジスタと記述する。
【０１０６】
図１０（Ａ）に示すように、書込み走査回路４０において、論理回路の後段に配されるバッファ回路は、前段回路４１と最終出力回路４２とから構成されている。前段回路４１は、第１の正側電源電位Ｖdd1のノードと負側電源電位Ｖssのノードとの間に接続された、ＰＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２とからなるＣＭＯＳインバータ構成となっている。第１の正側電源電位Ｖｄｄ１は直流の電源電位である。
【０１０７】
最終出力回路（最終出力段）４２は、ＰＭＯＳトランジスタ４２１とＮＭＯＳトランジスタ４２２とが並列接続されてなり、第２の電源電位Ｖdd2のノードと出力ノードＮoutとの間に接続されたＣＭＯＳトランスファゲート４２３を有する。最終出力回路４２は更に、出力ノードＮoutと負側電源電位Ｖssのノードとの間に接続されたＮＭＯＳトランジスタ４２４を有する。第２の電源電位Ｖdd2は、正側電源電位Ｖddと負側電源電位Ｖssとの間で電位が瞬時に変化（遷移）するパルス状の電源電位である。
【０１０８】
図１０（Ｂ）に、第２の電源電位Ｖdd2、前段回路４１の入力パルスｉｎ、及び、最終出力回路４２の出力パルスである、書込み走査信号ＷＳの各波形を示す。最終出力回路４２のＣＭＯＳトランスファゲート４２３は、入力パルスｉｎがアクティブ（Ｈｉｇｈレベル）状態のときに導通状態となる。
【０１０９】
そして、パルス状の第２の電源電位Ｖdd2の立ち上がり、立ち下がりの各タイミング（遷移タイミング）によって、書込み走査信号ＷＳの立ち上がり、立ち下がりの各タイミングが決まる。このとき、最終出力回路４２の電源電位が直流の固定電位ではなく、負側電源電位と正側電源電位との間で電位が変化する（遷移する）パルス状の電源電位であるために、最終出力回路４２については、ＣＭＯＳトランスファゲート４２３を用いて構成するのが好ましい。
【０１１０】
しかしながら、ＣＭＯＳトランスファゲート４２３を構成するＰＭＯＳトランジスタ４２１の閾値電圧Ｖthにばらつきがあると、図１１に示すように、書込み走査信号ＷＳの立ち上がりタイミングがずれるために、移動度補正期間の長さのばらつきは依然として残ってしまう。そして、図１２に示すように、移動度補正期間の長さｔがΔｔだけばらつくと、発光時に駆動トランジスタ２２に流れる電流ＩdsがΔＩdsだけばらつき、当該移動度補正期間の長さｔのばらつきΔｔがそのまま有機ＥＬ素子２１の発光輝度の差となってしまう。
【０１１１】
＜２．実施形態に係る有機ＥＬ装置の説明＞
実施形態に係る有機ＥＬ装置は、図１に示すシステム構成を前提とし、当該システム構成における、書込み走査信号ＷＳを生成するための書込み走査回路４０の構成を特徴としている。具体的には、実施形態に係る書込み走査回路４０は、好ましくは、書込み走査信号ＷＳの立ち上がり、立ち下がりの両方のタイミングを、パルス状の電源電位Ｖdd2の立ち上がり、立ち下がりの各タイミング（遷移タイミング）で決める。
【０１１２】
また、書込み走査信号ＷＳを出力する最終出力段（回路）を構成するＰＭＯＳトランジスタの閾値電圧Ｖthのばらつきを補正するために、当該ＰＭＯＳトランジスタのゲート電極と前段回路の出力ノードとの間に容量素子を接続する構成を採る。そして、最終出力段からの書込み走査信号ＷＳの出力に先立って、ＰＭＯＳトランジスタの閾値電圧Ｖthに対応した電圧を容量素子に保持させる制御を行う。
【０１１３】
最終出力段からの書込み走査信号の出力に先立って、最終出力段を構成するＰＭＯＳトランジスタの閾値電圧Ｖthに対応した電圧が、当該ｐＭＯＳトランジスタのゲート電極に繋がる容量素子にあらかじめ保持される。これにより、書込み走査信号ＷＳを出力すべくＰＭＯＳトランジスタが動作する際に、ＰＭＯＳトランジスタの閾値電圧Ｖthが容量素子に保持された電圧と相殺される。
【０１１４】
従って、ＰＭＯＳトランジスタの閾値電圧Ｖthにばらつきがあったとしても、当該閾値電圧Ｖthのばらつきは補正され、ＰＭＯＳトランジスタの動作に影響を及ぼさない。その結果、ＰＭＯＳトランジスタの閾値電圧Ｖthのばらつきに起因する移動度補正期間の長さのばらつきを抑えることができるために、移動度補正期間の長さのばらつきに起因する輝度むらを抑制することができる。
【０１１５】
ここで、最終出力段の電源電位としてパルス状の電源電位を用いる際は、最終出力段を構成するＰＭＯＳトランジスタに代えて、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタが並列接続されてなるＣＭＯＳトランスファゲートを用いるのが好ましい。何故なら、最終出力段の正側電源電位は、固定の（直流の）の電源電位ではなく、負側電源電位から正側電源電位への遷移、及び、正側電源電位から負側電源電位への遷移の両極性の遷移を伴うパルス状の電源電位だからである。
【０１１６】
以下に、最終出力段を構成するＰＭＯＳトランジスタの閾値電圧Ｖthのばらつきを補正する機能を持つ、書込み走査回路４０の具体的な実施例について説明する。因みに、書込み走査回路４０は、例えば、シフトレジスタ、当該シフトレジスタの後段に配される論理回路、及び、当該論理回路の後段に配されるバッファ回路等から構成されるが、必要に応じて、レベルシフト回路等を含む構成を採る場合もある。以下では、書込み走査回路４０の構成要素のうち、特に、最終出力段（回路）を含むバッファ回路について説明するものとする。
【０１１７】
［２−１．実施例１］
図１３は、実施例１に係る書込み走査回路の構成例を示す回路図であり、図中、図１０と同等部分には同一符号を付して示している。ここでは、図面の簡略化のために、書込み走査回路における、ある画素行に対応した１つのバッファ回路の回路構成を示している。実際には、このバッファ回路が画素アレイ部３０の行数分だけ配列されることになる。
【０１１８】
（回路構成）
図１３に示すように、実施例１に係る書込み走査回路４０のバッファ回路４０Aは、前段回路４１、最終出力回路（最終出力段）４２、容量素子Ｃ、及び、制御回路４３を有する構成となっている。前段回路４１は、第１の正側電源電位Ｖdd1のノードと負側電源電位Ｖssのノードとの間に接続された、ＰＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２とからなるＣＭＯＳインバータ構成となっている。第１の正側電源電位Ｖdd1は直流の電源電位である。
【０１１９】
最終出力回路４２は、ＰＭＯＳトランジスタ４２１とＮＭＯＳトランジスタ４２２とが並列接続されてなるＣＭＯＳトランスファゲート４２３を有する。このＣＭＯＳトランスファゲート４２３の一端（入力端）は、第２の電源電位Ｖdd2のノード（電源配線）との間に接続されている。最終出力回路４２は更に、出力ノードＮoutと負側電源電位Ｖssのノード（電源配線）との間に接続されたＮＭＯＳトランジスタ４２４を有する。第２の電源電位Ｖdd2は、正側電源電位Ｖddと負側電源電位Ｖssとの間で電位が瞬時に変化（遷移）するパルス状の電源電位である。
【０１２０】
容量素子Ｃは、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthのばらつきを補正する構成を採るに当って必須の構成要素であり、最終出力回路４２の入力ノード、即ち、前段回路４１の出力ノードＮinとＰＭＯＳトランジスタ４２１のゲート電極との間に接続されている。
【０１２１】
制御回路４３は、例えば、５つのＭＯＳトランジスタ４３１〜４３５により構成され、書込み走査信号ＷＳの出力に先立って、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthに対応した電圧を容量素子Ｃに保持させる制御を行う。実施例１に係るバッファ回路４０Aにおいては、５つのＭＯＳトランジスタ４３１〜４３５のうち、３つのＭＯＳトランジスタ４３２〜４３４についてはＮチャネル型が用いられ、残りの２つのＭＯＳトランジスタ４３１，４３５についてはＰチャネル型が用いられている。
【０１２２】
ＰＭＯＳトランジスタ４３１は、ＣＭＯＳトランスファゲート４２３の他端（出力端）と出力ノードＮoutとの間に接続されている。このＰＭＯＳトランジスタ４３１は、書込み走査信号ＷＳの出力に先立って、ＣＭＯＳトランスファゲート４２３の他端と出力ノードＮoutとの間の経路を選択的に遮断するスイッチ手段としての機能を持つ。
【０１２３】
また、ＰＭＯＳトランジスタ４３１は、ＰＭＯＳトランジスタ４２１に対して、制御回路４３を構成する回路素子、即ち、５つのＭＯＳトランジスタ４３１〜４３５の中で一番近傍に位置するようにレイアウトされる。これにより、ＰＭＯＳトランジスタ４３１は、ＰＭＯＳトランジスタ４２１と略同一のトランジスタ特性を持つ。具体的には、ＰＭＯＳトランジスタ４３１の閾値電圧Ｖthが、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthと略同一となる。
【０１２４】
ＮＭＯＳトランジスタ４３２は、ＰＭＯＳトランジスタ４２１のゲート電極が電気的に繋がるノードＡと負側電源電位Ｖssのノードとの間に接続されている。このＮＭＯＳトランジスタ４３２は、ＮＭＯＳトランジスタ４３１が遮断状態（非導通状態）にあるとき、ＰＭＯＳトランジスタ４２１のゲート電位を負側電源電位Ｖssに初期化する初期化手段としての機能を持つ。
【０１２５】
ＮＭＯＳトランジスタ４３３は、ＰＭＯＳトランジスタ４２１のゲート電極とドレイン電極との間に接続されている。このＮＭＯＳトランジスタ４３３は、ＰＭＯＳトランジスタ４２１のゲート電位が負側電源電位Ｖssに初期化された状態にあるときに、ＰＭＯＳトランジスタ４２１のゲート電極とドレイン電極との間を選択的に短絡する短絡手段としての機能を持つ。
【０１２６】
ＮＭＯＳトランジスタ４３４は、ＰＭＯＳトランジスタ４２１のゲート電極が電気的に繋がるノードＡと、ＰＭＯＳトランジスタ４３１のゲート電極が電気的に繋がるノードＢとの間に接続されている。このＮＭＯＳトランジスタ４３４は、容量素子ＣにＰＭＯＳトランジスタ４２１の閾値電圧Ｖthに対応した電圧を保持させた後に、ノードＡとノードＢとの間を電気的に接続する手段としての機能を持つ。
【０１２７】
ＰＭＯＳトランジスタ４３５は、第１の正側電源電位Ｖdd1のノードとノードＢとの間、即ち、ＰＭＯＳトランジスタ４３１のゲート電極との間に接続されている。このＰＭＯＳトランジスタ４３５は、ノードＡの電位の初期化を開始するタイミングから、第２の電源電位Ｖdd2が正側電源電位Ｖddから負側電源電位Ｖssに遷移するタイミングまでの期間に亘ってノードＢの電位を第１の正側電源電位Ｖdd1に保つ手段としての機能を持つ。
【０１２８】
上記構成のバッファ回路４０Aにおいて、ＮＭＯＳトランジスタ４３２のゲート電極には制御信号ＡＺ1が印加される。ＮＭＯＳトランジスタ４３３のゲート電極には制御信号ＡＺ2が印加される。ＮＭＯＳトランジスタ４３４，４３５の各ゲート電極には制御信号ＡＺ3が印加される。これらの制御信号ＡＺ1〜ＡＺ3は、図示せぬシステム制御部から適宜与えられる。
【０１２９】
（回路動作）
続いて、上記構成の実施例１に係る書込み走査回路４０のバッファ回路４０Aの回路動作について、図１４のタイミング波形図を用いて説明する。図１４のタイミング波形図には、第２の電源電位Ｖdd2、前段回路４１の入力信号Ｉｎ、制御信号ＡＺ1〜ＡＺ3、ノードＡ，Ｂの各電位ＶA，ＶB、及び、最終出力回路４２から出力される書込み走査信号ＷＳの各波形を示している。
【０１３０】
ここでは、各信号レベル（ノード電位）において、Ｌｏｗレベルを負側電源電位Ｖssとし、Ｈｉｇｈレベルを正側電源電位Ｖddとする。但し、制御信号ＡＺ3については、ＮＭＯＳトランジスタ４３２の閾値電圧をＶth432とすると、Ｖdd＋Ｖth432よりも大きな電位をＨｉｇｈレベルとする。制御信号ＡＺ2についても同様とする。
【０１３１】
第２の電源電位Ｖdd2がＨｉｇｈレベルの状態において、前段回路４１の入力信号ＩｎがＬｏｗレベルのときは、ＰＭＯＳトランジスタ４２１及びＮＭＯＳトランジスタ４２２は共に非導通状態にある。この状態において、時刻ｔ1で制御信号ＡＺ1がＨｉｇｈレベルになると、ＮＭＯＳトランジスタ４３２が導通状態となり、ノードＡと負側電源電位Ｖssのノードとの間を短絡するために、ノードＡの電位ＶAが負側電源電位Ｖssに初期化される。
【０１３２】
時刻ｔ1では同時に、制御信号ＡＺ３がＬｏｗレベルになる。すると、ＰＭＯＳトランジスタ４３５が導通状態になるため、第１の正側電源電位Ｖdd1がＰＭＯＳトランジスタ４３１のゲート電極に印加される。これにより、ＰＭＯＳトランジスタ４３１が非導通状態となってＣＭＯＳトランスファゲート４２３の出力端と出力ノードＮoutとの間の経路を遮断する。
【０１３３】
その後、時刻ｔ2で制御信号ＡＺ1がＬｏｗレベルに遷移することで、ノードＡの電位ＶAの初期化が終了する。次に、時刻ｔ3で制御信号ＡＺ２がＨｉｇｈレベルになると、ＮＭＯＳトランジスタ４３３が導通状態となり、ＰＭＯＳトランジスタ４２１のゲート電極とドレイン電極との間を短絡する。これにより、電流パスが形成されるため、ＰＭＯＳトランジスタ４２１に電流が流れ始める。そして、時間が経過するにつれてノードＡの電位ＶAが上昇を開始する。
【０１３４】
ここで、ＰＭＯＳトランジスタ４２１の閾値電圧をＶthとすると、ノードＡの電位ＶAが上昇し、やがて、ノードＡの電位ＶAがＶdd＋Ｖthになったところで、ＰＭＯＳトランジスタ４２１が非導通状態になる。そして、ノードＡの電位ＶAはＶdd＋Ｖthで上昇が止まる。このとき、最終出力回路４２の入力ノード（前段回路４１の出力ノード）Ｎinの電位が、Ｈｉｇｈレベル（即ち、電源電位Ｖdd）にあるために、容量素子ＣにはＰＭＯＳトランジスタ４２１の閾値電圧Ｖthに対応する電圧が保持される。
【０１３５】
ここでは、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthに対応する電圧を容量素子Ｃに保持させるための動作を、便宜上、閾値補正動作と呼ぶこととする。そして、時刻ｔ4で制御信号ＡＺ2がＨｉｇｈレベルからＬｏｗレベルに遷移することで、ＮＭＯＳトランジスタ４３３が非導通状態となり、閾値補正動作の期間（閾値正期間）が終了する。
【０１３６】
次に、時刻ｔ5で制御信号ＡＺ3がＨｉｇｈレベルになると、即ち、Ｖdd＋Ｖth432よりも大きな電位になると、ＮＭＯＳトランジスタ４３２が導通状態になり、ノードＡとノードＢとを電気的に接続する。これにより、ノードＢの電位ＶBは、ノードＡの電位ＶAと同電位になる。このとき、ＰＭＯＳトランジスタ４３１は、先述したように、ＰＭＯＳトランジスタ４２１に対して近い位置にレイアウトされているため、当該ＰＭＯＳトランジスタ４２１と略同一のトランジスタ特性を持っているとみなすことができる。
【０１３７】
時刻ｔ5では同時に、第２の電源電位Ｖdd2がパルス状に瞬時にＬｏｗレベルに立ち下がる。その後、時刻ｔ6で前段回路４１の入力信号ＩｎがＬｏｗレベルからＨｉｇｈレベルに遷移すると、容量素子Ｃのカップリングによって、ノードＡ，Ｂの各電位ＶA，ＶBがＶss＋Ｖthの電位まで下がる。このときのＶthは、ＰＭＯＳトランジスタ４３１がＰＭＯＳトランジスタ４２１と略同一のトランジスタ特性を持つため、ＰＭＯＳトランジスタ４３１の閾値電圧でもある。
【０１３８】
その後、時刻ｔ7で第２の電源電位Ｖdd2がパルス状に瞬時にＨｉｇｈレベルに立ち上がり、これに応答してＰＭＯＳトランジスタ４２１，４３１が共に導通状態になる。このとき、ノードＡ，Ｂの各電位ＶA，ＶB、即ち、ＰＭＯＳトランジスタ４２１，４３１の各ゲート電位がＶss＋Ｖthの電位の状態にある。従って、ＰＭＯＳトランジスタ４２１，４３１が共に導通する際に、それらの閾値電圧Ｖthが、容量素子Ｃにあらかじめ保持されている閾値電圧Ｖthに対応した電圧とそれぞれ相殺される形となる。
【０１３９】
そして、最終出力回路４２から出力される書込み走査信号ＷＳは、第２の電源電位Ｖdd2の立ち上がりのタイミングで、負側電源電位ＶssであるＬｏｗレベルから、正側電源電位ＶddであるＨｉｇｈレベルにパルス状に瞬時に立ち上がることになる。
【０１４０】
上述したように、書込み走査信号ＷＳの出力に先立って、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthに対応した電圧を容量素子Ｃに保持しておくことで、ＰＭＯＳトランジスタ４２１が導通状態になる際に、当該閾値電圧Ｖthのばらつきの補正が行われる。その補正の際に、容量素子Ｃに対して閾値電圧Ｖthに対応した電圧を保持させるためにＣＭＯＳトランスファゲート４２３と出力ノードＮoutとの間の経路を遮断するＰＭＯＳトランジスタ４３１についても、その閾値電圧Ｖthのばらつきの補正が行われる。
【０１４１】
すなわち、図１５に示すように、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthにばらつきがあったとしても、ＰＭＯＳトランジスタ４２１，４３１は、そのゲート−ソース間電圧Ｖgsが閾値電圧Ｖthで保持されているため、立ち上がり初期から共に導通状態になる。従って、書込み走査信号ＷＳを出力する際に、当該書込み走査信号ＷＳに閾値電圧Ｖthのばらつきの影響は現れない。その結果、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthのばらつきに起因する移動度補正期間の長さのばらつきを抑えることができるために、移動度補正期間の長さのばらつきに起因する輝度むらを抑制することができる。
【０１４２】
上述した、閾値補正のための一連の動作については、表示フレーム毎に行うことができる。但し、容量素子ＣによってノードＡの電位ＶAが保持されているために、閾値補正動作を複数の表示フレームにつき１回の割合（即ち、数フレームに１回）行うだけでも、閾値補正の作用、効果を得ることができる。そして、閾値補正のための動作回数の削減により、消費電力の低減、という効果を得ることができる。
【０１４３】
尚、上記の閾値補正動作については、第２の電源電位Ｖdd2がＨｉｇｈレベルＶddで、かつ、前段回路４１の入力信号ＩｎがＬｏｗレベルＶssの状態にあれば、どのタイミングでも実現可能である。
【０１４４】
（移動度補正）
ここで、ＰＭＯＳトランジスタ４２１の閾値補正中の動作について考えると、ＰＭＯＳトランジスタ４２１に電流が流れることで、容量素子Ｃが充電されつつ、ノードＡの電位が上昇していく。このとき、ノードＡの電位ＶAの上昇速度は、ＰＭＯＳトランジスタ４２１の移動度が高いほど早い。従って、閾値補正中のある時間で考えると、移動度の高いトランジスタほどノードＡの電位ＶAが高く、移動度の低いトランジスタほどノードＡの電位ＶAが低い。
【０１４５】
この時間で閾値補正動作を終了させると、移動度の高いトランジスタではゲート−ソース間電圧Ｖgsが狭くなり、移動度の低いトランジスタではゲート−ソース間電圧Ｖgsが広がる。つまり、閾値補正動作をある時間で止めることにより、ＰＭＯＳトランジスタ４２１の移動度のばらつきを補正できることになる。従って、実施例１に係るバッファ回路４０Aを用い、閾値補正動作を途中で止める、具体的には、容量素子Ｃに保持される電圧が閾値電圧Ｖthに対応した電圧に達する前に止めることで、ＰＭＯＳトランジスタ４２１の移動度のばらつきについて補正することも可能である。
【０１４６】
［２−２．実施例２］
図１６は、実施例２に係る書込み走査回路の回路構成を示すブロック図であり、図中、図１３と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、書込み走査回路における、ある画素行に対応した１つのバッファ回路の回路構成を示している。
【０１４７】
実施例１に係るバッファ回路４０Aは、制御回路４３を構成するトランジスタとして、主に、Ｎチャネル型ＭＯＳトランジスタを用いた構成を採っている。具体的には、トランジスタ４３２〜４３４としてＮチャネル型ＭＯＳトランジスタを用いている。それに伴って、トランジスタ４３５としてＰチャネル型ＭＯＳトランジスタを用いている。
【０１４８】
これに対して、実施例２に係るバッファ回路４０Bは、制御回路４３を構成するトランジスタとして、主に、Ｐチャネル型ＭＯＳトランジスタを用いた構成を採っている。具体的には、トランジスタ４３２〜４３４としてＰチャネル型ＭＯＳトランジスタを用いている。それに伴って、トランジスタ４３５としてＮチャネル型ＭＯＳトランジスタを用いている。
【０１４９】
このように、本実施例２に係るバッファ回路４０Bは、実施例１に係るバッファ回路４０Aとは、制御回路４３を構成するトランジスタの導電型の点で違いがあるだけである。従って、回路動作については、基本的に、実施例１に係るバッファ回路４０Aの場合と同じである。また、得られる作用効果も、実施例１に係るバッファ回路４０Aの場合と同じである。移動度の補正についても同様のことが言える。
【０１５０】
図１７に、本実施例２に係るバッファ回路４０Bの回路動作の説明に供するタイミング波形図を示す。図１４に示す実施例１に係るバッファ回路４０Aのタイミング波形図との対比から明らかなように、トランジスタの導電型が異なることに対応し、制御信号ＡＺ1〜ＡＺ3の信号波形の極性が反転しているだけの違いであり、タイミング関係は全く同じである。
【０１５１】
［２−３．実施例３］
図１８は、実施例３に係る書込み走査回路の回路構成を示すブロック図であり、図中、図１３と同等部分には同一符号を付して示している。ここでも、図面の簡略化のために、書込み走査回路における、ある画素行に対応した１つのバッファ回路の回路構成を示している。
【０１５２】
（回路構成）
実施例１に係るバッファ回路４０Aでは、ノードａの電位ＶAを初期化する初期化電位として、負側電源電位ＶSSを用いる回路構成を採っている。この初期化電位については、Ｖdd＋Ｖthよりも低い電位であれば良い。
【０１５３】
そこで、本実施例３に係るバッファ回路４０Cでは、ノードａの電位ＶAを初期化する初期化電位として、負側電源電位ＶSSよりも低い電位、例えば、電源供給線３２の電位ＤＳの低電位側の電源電位Ｖiniを用いる回路構成を採っている。具体的には、ＮＭＯＳトランジスタ４３２は、ノードＡと電源電位Ｖiniのノード（電源配線）との間に接続された構成となっている。
【０１５４】
このように、電源供給走査回路５０で用いられている電源電位を利用することで、初期化電位を発生するための専用の電源を新たに用意しなくて済むという利点がある。初期化電位として電源電位Ｖiniを用いるようにした点以外の構成については、実施例１に係るバッファ回路４０Aの場合と基本的に同様である。
【０１５５】
（回路動作）
続いて、上記構成の実施例３に係る書込み走査回路４０のバッファ回路４０Cの回路動作について、図１９のタイミング波形図を用いて説明する。図１９のタイミング波形図には、第２の電源電位Ｖdd2、前段回路４１の入力信号Ｉｎ、制御信号ＡＺ1〜ＡＺ3、ノードＡ，Ｂの各電位ＶA，ＶB、及び、最終出力回路４２から出力される書込み走査信号ＷＳの各波形を示している。ここでは、各信号レベル（ノード電位）において、Ｌｏｗレベルを電源電位Ｖiniとし、Ｈｉｇｈレベルを正側電源電位Ｖddとする。
【０１５６】
第２の電源電位Ｖdd2がＬｏｗレベルの状態において、時刻ｔ0で前段回路４１の入力信号ＩｎがＬｏｗレベルからＨｉｇｈレベルに遷移すると、ＰＭＯＳトランジスタ４２１及びＮＭＯＳトランジスタ４２２が共に導通状態になる。ＰＭＯＳトランジスタ４２１が導通状態になることで、ノードＡの電位ＶAがＶss＋Ｖthの電位になる。このとき、ＮＭＯＳトランジスタ４３２が導通状態にあるため、ノードＢの電位ＶBがＶss＋Ｖthの電位になる。
【０１５７】
次に、時刻ｔ1で制御信号ＡＺ1がＨｉｇｈレベルになると、ＮＭＯＳトランジスタ４３２が導通状態となり、ノードＡと電源電位Ｖiniのノードとの間を短絡するために、ノードＡの電位ＶAが電源電位Ｖiniに初期化される。時刻ｔ1では同時に、制御信号ＡＺ３がＬｏｗレベルになる。すると、ＰＭＯＳトランジスタ４３５が導通状態になるため、第１の正側電源電位Ｖdd1がノードＢに印加され、その電位ＶBが電源電位Ｖddに上昇する。そして、ＰＭＯＳトランジスタ４３１が非導通状態となってＣＭＯＳトランスファゲート４２３の出力端と出力ノードＮoutとの間の経路を遮断する。
【０１５８】
その後、時刻ｔ2で制御信号ＡＺ1がＬｏｗレベルに遷移することで、ノードＡの電位ＶAの初期化が終了する。次に、時刻ｔ3で制御信号ＡＺ２がＨｉｇｈレベルになると、ＮＭＯＳトランジスタ４３３が導通状態となり、ＰＭＯＳトランジスタ４２１のゲート電極とドレイン電極との間を短絡する。これにより、電流パスが形成されるため、ＰＭＯＳトランジスタ４２１に電流が流れ始める。そして、時間が経過するにつれてノードＡの電位ＶAが上昇を開始する。
【０１５９】
ここで、ＰＭＯＳトランジスタ４２１の閾値電圧をＶthとすると、ノードＡの電位ＶAが電源電位Ｖiniから上昇を開始し、やがて、ノードＡの電位ＶAがＶss＋Ｖthになったところで、ＰＭＯＳトランジスタ４２１が非導通状態になる。そして、ノードＡの電位ＶAはＶss＋Ｖthで上昇が止まる。
【０１６０】
このとき、最終出力回路４２の入力ノード（即ち、前段回路４１の出力ノード）Ｎinの電位が、Ｌｏｗレベル（即ち、電源電位Ｖss）にあるため、容量素子ＣにはＰＭＯＳトランジスタ４２１の閾値電圧Ｖthに対応する電圧が保持される（閾値補正動作）。そして、時刻ｔ4で制御信号ＡＺ2がＨｉｇｈレベルからＬｏｗレベルに遷移することで、ＮＭＯＳトランジスタ４３３が非導通状態となり、閾値補正動作の期間（閾値正期間）が終了する。
【０１６１】
次に、時刻ｔ5で制御信号ＡＺ3がＨｉｇｈレベルになると、ＮＭＯＳトランジスタ４３２が導通状態になり、ノードＡとノードＢとを電気的に接続する。これにより、ノードＢの電位ＶBは、ノードＡの電位ＶAと同電位（Ｖss＋Ｖth）になる。このとき、ＰＭＯＳトランジスタ４３１は、ＰＭＯＳトランジスタ４２１に対して近い位置にレイアウトされているため、当該ＰＭＯＳトランジスタ４２１と略同一のトランジスタ特性を持っているとみなすことができる。
【０１６２】
その後、時刻ｔ7で第２の電源電位Ｖdd2がパルス状に瞬時にＨｉｇｈレベルに立ち上がり、これに応答してＰＭＯＳトランジスタ４２１，４３１が共に導通状態になる。このとき、ノードＡ，Ｂの各電位ＶA，ＶB、即ち、ＰＭＯＳトランジスタ４２１，４３１の各ゲート電位がＶss＋Ｖthの電位の状態にある。従って、ＰＭＯＳトランジスタ４２１，４３１が共に導通する際に、それらの閾値電圧Ｖthが、容量素子Ｃにあらかじめ保持されている閾値電圧Ｖthに対応した電圧とそれぞれ相殺される形となる。
【０１６３】
そして、最終出力回路４２から出力される書込み走査信号ＷＳは、第２の電源電位Ｖdd2の立ち上がりのタイミングで、負側電源電位ＶssであるＬｏｗレベルから、正側電源電位ＶddであるＨｉｇｈレベルにパルス状に瞬時に立ち上がることになる。
【０１６４】
上述したように、書込み走査信号ＷＳの出力に先立って、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthに対応した電圧を容量素子Ｃに保持しておくことで、ＰＭＯＳトランジスタ４２１が導通状態になる際に、当該閾値電圧Ｖthのばらつきの補正が行われる。その補正の際に、容量素子Ｃに対して閾値電圧Ｖthに対応した電圧を保持させるためにＣＭＯＳトランスファゲート４２３と出力ノードＮoutとの間の経路を遮断するＰＭＯＳトランジスタ４３１についても、その閾値電圧Ｖthのばらつきの補正が行われる。
【０１６５】
すなわち、図１５に示すように、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthにばらつきがあったとしても、ＰＭＯＳトランジスタ４２１，４３１は、そのゲート−ソース間電圧Ｖgsが閾値電圧Ｖthで保持されているため、立ち上がり初期から共に導通状態になる。従って、書込み走査信号ＷＳを出力する際に、当該書込み走査信号ＷＳに閾値電圧Ｖthのばらつきの影響は現れない。その結果、ＰＭＯＳトランジスタ４２１の閾値電圧Ｖthのばらつきに起因する移動度補正期間の長さのばらつきを抑えることができるために、移動度補正期間の長さのばらつきに起因する輝度むらを抑制することができる。
【０１６６】
上述した、閾値補正のための一連の動作については、表示フレーム毎に行うことができる。但し、容量素子ＣによってノードＡの電位ＶAが保持されているために、閾値補正動作を複数の表示フレームにつき１回の割合（即ち、数フレームに１回）行うだけでも、閾値補正の作用、効果を得ることができる。そして、閾値補正のための動作回数の削減により、消費電力の低減、という効果を得ることができる。
【０１６７】
尚、上記の閾値補正動作については、第２の電源電位Ｖdd2がＬｏｗレベルＶssで、かつ、前段回路４１の入力信号ＩｎがＨｉｇｈレベルレベルＶddの状態にあれば、どのタイミングでも実現可能である。
【０１６８】
＜３．変形例＞
上記実施形態では、有機ＥＬ素子２１の駆動回路が、基本的に、駆動トランジスタ２２および書込みトランジスタ２３の２つのトランジスタからなる画素構成の場合を例に挙げて説明したが、本発明はこの画素構成のものに限られるものではない。すなわち、本発明は、画素が駆動トランジスタ２２の移動度を補正する機能を持つ表示装置全般に対して適用可能である。
【０１６９】
また、上記実施形態では、画素２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、本発明は、無機ＥＬ素子、ＬＥＤ素子、半導体レーザー素子など、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１７０】
＜４．適用例＞
以上説明した本発明による表示装置は、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。一例として、図２０〜図２４に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなどの表示装置に適用することが可能である。
【０１７１】
このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、各種の電子機器における表示画像の画質を改善できる。すなわち、先述した実施形態の説明から明らかなように、本発明による表示装置は、書込み走査信号を出力する出力段のＰチャネル型トランジスタの閾値電圧Ｖthのばらつきに起因する移動度補正期間の長さのばらつきを抑えることができる。従って、本発明による表示装置を用いると、移動度補正期間の長さのばらつきに起因する輝度むらを抑制することができるため、各種の電子機器において、表示画像の輝度の均一性を改善することができる。
【０１７２】
本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部が貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１７３】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１７４】
図２０は、本発明が適用されるテレビジョンセットの外観を示す斜視図である。本適用例に係るテレビジョンセットは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作製される。
【０１７５】
図２１は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１７６】
図２２は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１７７】
図２３は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１７８】
図２４は、本発明が適用される携帯端末装置、例えば携帯電話機を示す外観図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここではヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含んでいる。そして、ディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより本適用例に係る携帯電話機が作製される。
【符号の説明】
【０１７９】
１０…有機ＥＬ表示装置、２０…画素、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書込みトランジスタ、２４…保持容量、３０…画素アレイ部、４０…書込み走査回路、４０A，４０B，４０C…バッファ回路、４１…前段回路、４２…最終出力回路（最終出力段）、４３…制御回路、５０…電源供給走査回路、６０…信号出力回路、７０…表示パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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