(57)【要約】【課題】クリップ発生の有無を正確に検出可能な増幅回路を提供する。【解決手段】本発明に係るＤ級増幅回路１００は、インダクタンス成分を有する負荷５０が接続される出力端子Coutと、入力信号INに基づいて２値の駆動信号OUTPを生成し、その生成した駆動信号OUTPを出力端子Coutに対して供給する駆動部７０と、駆動信号OUTPにクリップが発生しているか否かを検出するクリップ検出部４０と、を備える。クリップ検出部４０は、駆動信号OUTPの上限値を超える第１パルス、または、駆動信号OUTPの下限値を下回る第２パルスが、所定の時間長Txにわたって発生しない場合は、クリップの発生を検出する。【選択図】      図３
2011211389.tif 000002
【特許請求の範囲】
【請求項１】
インダクタンス成分を有する負荷が接続される出力端子と、
入力信号に基づいて前記負荷を駆動するための駆動信号を生成し、その生成した駆動信号を前記出力端子に対して供給する増幅部と、
前記駆動信号にクリップが発生しているか否かを検出するクリップ検出部と、を備え、
前記クリップ検出部は、前記駆動信号の上限値を超える第１パルス、または、前記駆動信号の下限値を下回る第２パルスが、所定の時間長にわたって発生しない場合は、クリップの発生を検出する、
ことを特徴とする増幅回路。
【請求項２】
前記クリップ検出部は、
前記第１パルスの発生を検知する第１パルス検知部と、
前記第２パルスの発生を検知する第２パルス検知部と、
前記第１パルスおよび前記第２パルスのうちの何れか一方が検知されてから前記所定の時間長が経過するまでの期間において、前記第１パルスおよび前記第２パルスのうちの何れか他方が検知されない場合は、クリップの発生を検出する検出部と、を含む、
ことを特徴とする請求項１に記載の増幅回路。
【請求項３】
インダクタンス成分を有する負荷が接続される出力端子と、
入力信号に基づいて前記負荷を駆動するための駆動信号を生成し、その生成した駆動信号を前記出力端子に対して供給する増幅部と、を備えた増幅回路のクリップ検出方法であって、
前記駆動信号の上限値を超える第１パルス、または、前記駆動信号の下限値を下回る第２パルスが、所定の時間長にわたって発生しない場合は、クリップの発生を検出する、
ことを特徴とするクリップ検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅回路、増幅回路のクリップ検出方法に関する。
【背景技術】
【０００２】
従来、音声信号などの入力信号を振幅が一定なパルス幅変調信号に変換し、そのパルス幅変調信号を電力増幅するＤ級増幅回路が広く知られている。このＤ級増幅回路は、オーディオ機器等においてスピーカを駆動するパワーアンプとして用いられる場合が多い。この種のパワーアンプでは、入力信号のレベルが適正範囲を超える場合に、出力信号波形にクリップが生じる。そのような出力信号が、負荷であるスピーカに供給されると、耳障りな音となってスピーカから出力されるので、その発生を防止する必要がある。
【０００３】
例えば特許文献１には、入力信号に応じたパルス幅変調信号を生成するＰＷＭ回路と、ＰＷＭ回路から出力されるパルス幅変調信号に応じて、負荷（スピーカ）を駆動するための２値の出力信号（駆動信号）を生成する増幅部と、を含むＤ級増幅器が開示されている。そして、特許文献１には、ＰＷＭ回路からの出力パルスが、一定期間にわたってハイレベルまたはローレベルを維持した場合に、クリップの発生を検出するという技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】実公平０４−０３８５６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の特許文献１に開示された技術は、Ｄ級増幅器からの出力信号の状態を監視してクリップの有無を検出するものではないので、クリップ検出の精度を十分に確保することは困難であるという問題がある。
以上の事情を考慮して、本発明は、クリップ発生の有無を正確に検出可能な増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以上の課題を解決するために、本発明に係る増幅回路は、インダクタンス成分を有する負荷が接続される出力端子と、入力信号に基づいて負荷を駆動するための駆動信号を生成し、その生成した駆動信号を前記出力端子に対して供給する増幅部と、駆動信号にクリップが発生しているか否かを検出するクリップ検出部と、を備え、クリップ検出部は、駆動信号の上限値を超える第１パルス、または、駆動信号の下限値を下回る第２パルスが所定の時間長にわたって発生しない場合は、クリップの発生を検出することを特徴とする。
【０００７】
本発明においては、駆動信号が供給される出力端子は、インダクタンス成分を有する負荷に接続されるので、駆動信号の値がハイレベルの値に変化すると、負荷に生じる誘導起電力によって、駆動信号の上限値を超える第１パルスが発生する一方、駆動信号の値がローレベルの値に遷移すると、負荷に生じる誘導起電力によって、駆動信号の下限値を下回る第２パルスが発生する。クリップが発生しなければ、駆動信号は、ハイレベルからローレベルへの反転と、ローレベルからハイレベルへの反転とを交互に繰り返すので、第１パルスと第２パルスとが交互に出現することになる。一方、クリップが発生した場合は、駆動信号は、ハイレベルまたはローレベルに維持されるので、第１パルスまたは第２パルスが出現しない状態が所定期間にわたって継続する。本発明は、この点に着目したものであり、クリップ検出部は、第１パルスまたは第２パルスが所定の時間長にわたって発生しない場合は、クリップが発生していると判断する。本発明では、駆動信号（増幅回路の出力信号）の状態に基づいて、クリップ発生の有無を検出するので、クリップ検出の精度を十分に確保できるという利点がある。
【０００８】
本発明に係る増幅回路の具体的な態様として、クリップ検出部は、第１パルスの発生を検知する第１パルス検知部（例えば図１に示す第２比較器４２）と、第２パルスの発生を検知する第２パルス検知部（例えば図１に示す第１比較器４１）と、第１パルスおよび第２パルスのうちの何れか一方が検知されてから所定の時間長が経過するまでの期間において、第１パルスおよび第２パルスのうちの何れか他方が検知されない場合は、クリップの発生を検出する検出部（例えば図１に示す制御部４６）と、を含む。前述したように、クリップが発生すると、第１パルスまたは第２パルスが発生しない状態が継続するので、第１パルスおよび第２パルスのうちの何れか一方が検知されてから所定の時間長が経過するまでの期間において、第１パルスおよび第２パルスのうちの何れか他方が検知されなければ、クリップが発生していると判断することができる。
【０００９】
また、本発明は、増幅回路のクリップ検出方法として捉えることもできる。本発明に係るクリップ検出方法は、インダクタンス成分を有する負荷が接続される出力端子と、入力信号に基づいて負荷を駆動するための駆動信号を生成し、その生成した駆動信号を出力端子に対して供給する増幅部と、を備えた増幅回路のクリップ検出方法であって、駆動信号の上限値を超える第１パルス、または、駆動信号の下限値を下回る第２パルスが、所定の時間長にわたって発生しない場合は、クリップの発生を検出することを特徴とする。以上のクリップ検出方法によっても本発明に係る増幅回路と同様の効果が得られる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態に係るＤ級増幅回路の概略構成を示す図である。
【図２】駆動部の構成の一例を示す回路図である。
【図３】アウトプット信号の波形の一例を示す図である。
【図４】Ｄ級増幅回路の具体的な動作を説明するための図である。
【図５】Ｄ級増幅回路の具体的な動作を説明するための図である。
【発明を実施するための形態】
【００１１】
図１は、本発明の実施形態に係るＤ級増幅回路１００の概略構成を示すブロック図である。図１に示すように、Ｄ級増幅回路１００は、増幅部１０と減衰装置２０と帰還部３０とクリップ検出部４０とを具備する。増幅部１０は、入力信号（例えばアナログの音声信号）INを増幅して駆動信号OUTPを生成する手段である。駆動信号OUTPは、負荷（例えばスピーカ）５０を駆動するための２値の信号である。減衰装置２０は、必要に応じて入力信号INを減衰させる手段である。帰還部３０は、増幅部１０のゲインを制御するゲイン制御信号Ｇを生成し、当該ゲイン制御信号Ｇを増幅部１０に帰還させる手段である。クリップ検出部４０は、駆動信号OUTPにクリップが発生しているか否かを検出する手段である。なお、駆動信号OUTPのクリップとは、駆動信号OUTPが、ハイレベルまたはローレベルの値に維持されて反転不能な状態となる現象を意味する。
【００１２】
図１に示すように、増幅部１０は、変調部６０と駆動部７０とを備える。変調部６０は、入力信号INを振幅が一定なパルス幅変調信号に変調する手段であり、入力信号補正部６２と積分器６４と三角波発生部６６とコンパレータ６８とを含んで構成される。入力信号補正部６２は、帰還部３０から帰還されるゲイン制御信号Ｇに応じて、減衰装置２０から出力される入力信号INのレベルを補正し、補正後の信号INAを積分器６４へ出力する手段である。
【００１３】
積分器６４は、当該積分器６４に入力される信号INAの時間積分値を求め、その求めた時間積分値を積分信号Ｘとしてコンパレータ６８に出力する。三角波発生部６６は、一定の振幅の三角波信号TRを生成する手段である。三角波発生部からの三角波信号TRはコンパレータ６８に出力される。
【００１４】
コンパレータ６８は、積分信号Ｘと三角波信号TRとに基づいて、パルス幅変調信号PWを生成する手段である。本実施形態では、コンパレータ６８の正入力端子（図示省略）には積分信号Ｘが入力される一方、負入力端子（図示省略）には三角波信号TRが入力される。積分信号Ｘのレベルが三角波信号TRのレベルを上回るとコンパレータ６８の出力レベルはハイレベルとなり、積分信号Ｘのレベルが三角波信号TRのレベルを下回るとコンパレータ６８の出力レベルはローレベルとなる。このようにして得られる方形波が、パルス幅変調信号PWとして駆動部７０に出力される。なお、減衰装置２０が動作していない状態では、方形波のデューティ比は、入力信号INに応じたものとなり、入力信号INが供給されないとき（無入力のとき）、方形波のデューティ比は５０％になるという具合である。
【００１５】
駆動部７０は、変調部６０から出力されるパルス幅変調信号PWに応じて、駆動信号OUTPを生成する手段である。駆動部７０は、パルス幅変調信号PWに応じて、正側電源電位（プラスの電源電位）VDDおよび負側電源電位（マイナスの電源電位）VSSのうちの何れか一方を駆動信号OUTPとして出力する。図２は、駆動部７０の構成の一例を示す図である。図２に示すように、駆動部７０は、正側電源電位VDDが供給される給電線７１と、負側電源電位VSSが供給される給電線７２と、給電線７１と給電線７２とを連結する経路上に相互に直列に接続されるＮチャネル型の第１トランジスタTr1およびＰチャネル型の第２トランジスタTr2とを含んで構成される。第１トランジスタTr1および第２トランジスタTr2の各々のゲートには、変調部６０からのパルス幅変調信号PWが供給される。パルス幅変調信号PWがハイレベルの場合は、第１トランジスタTr1がオン状態、第２トランジスタTr2がオフ状態に遷移する。これにより、第１トランジスタTr1と第２トランジスタTr2との間に介在するノードNDと、給電線７１とが導通し、給電線７１に供給される正側電源電位VDDが駆動信号OUTPとして出力される。一方、パルス幅変調信号PWがローレベルの場合は、第１トランジスタTr1がオフ状態、第２トランジスタTr2がオン状態に遷移する。これにより、ノードNDと給電線７２とが導通し、給電線７２に供給される負側電源電位VSSが駆動信号OUTPとして出力される。このようにして駆動部７０から出力される駆動信号OUTPの波形は方形波となり、そのデューティ比は、パルス幅変調信号PWのデューティ比に応じたものとなる。
【００１６】
なお、図２の態様では、第１トランジスタTr1はＮチャネル型のトランジスタで構成され、第２トランジスタTr2はＰチャネル型のトランジスタで構成されているが、これに限らず、例えば第１トランジスタTr1がＰチャネル型のトランジスタで構成され、第２トランジスタTr2がＮチャネル型のトランジスタで構成されてもよい。要するに、駆動部７０は、パルス幅変調信号PWに応じて、正側電源電位VDDおよび負側電源電位VSSのうちの何れか一方を駆動信号OUTPとして出力するものであればよく、その構成は任意である。
【００１７】
駆動部７０から出力された駆動信号OUTPは、インダクタンス成分を有する負荷５０が接続された出力端子Coutに対して供給される。これにより、負荷５０が駆動されるという具合である。図１に示すように、負荷５０は、コイルLと抵抗Rとを含んで構成される。コイルLのインピーダンスは、周波数が高いほど大きくなるので、コイルLと抵抗Rとはローパスフィルタとしても機能する。これにより、駆動信号OUTPが復調され、元の入力信号INを増幅した波形のアウトプット信号OUTが得られるという具合である。
【００１８】
図１に示すように、クリップ検出部４０は、第１比較器４１と第２比較器４２と論理和ゲート（ＯＲゲート）４３とホールド回路４４とインバータ４５と制御部４６とを含んで構成される。第１比較器４１の正入力端子には負側電源電位VSSが供給される一方、その負入力端子には、駆動部７０から出力された駆動信号OUTPが供給される。駆動信号OUTPのレベルが負側電源電位VSSのレベルを下回る場合は、第１比較器４１の出力信号CO-がハイレベルとなる一方、駆動信号OUTPのレベルが負側電源電位VSSのレベルを上回る場合は、出力信号CO-はローレベルとなる。
【００１９】
また、第２比較器４２の正入力端子には駆動信号OUTPが供給される一方、その負入力端子には正側電源電位VDDが供給される。駆動信号OUTPのレベルが正側電源電位VDDのレベルを上回る場合は、第２比較器４２の出力信号CO+のレベルがハイレベルとなる一方、駆動信号OUTPのレベルが正側電源電位VDDのレベルを下回る場合は、出力信号CO+のレベルはローレベルとなる。
【００２０】
論理和ゲート４３には、第１比較器４１の出力信号CO-と第２比較器４２の出力信号CO+とが入力される。論理和ゲート４３は、出力信号CO-およびCO+のうちの何れかがハイレベルの場合は、ハイレベルの出力信号COをホールド回路４４に出力する一方、出力信号CO-およびCO+の両方がローレベルの場合は、ローレベルの出力信号COをホールド回路４４へ出力する。
【００２１】
ホールド回路４４は、論理和ゲート４３からの出力信号COを保持するための回路である。ホールド回路４４からの出力信号COFは、インバータ４５で反転されて制御部４６へ供給される。制御部４６は、インバータ４５からの反転信号COSに基づいて、クリップ発生の有無を検出する。制御部４６は、クリップが発生していることを検出した場合は、入力信号INのレベルを減衰するように減衰装置２０を制御する。クリップ検出部４０の具体的な動作については後述する。
【００２２】
次に、本実施形態に係るＤ級増幅回路１００の具体的な動作を説明する。図３は、負荷５０にて生成されるアウトプット信号OUTの波形の一例を示す図である。この例において、期間T1では、Ｄ級増幅回路１００に対して入力信号INが供給されない状態、つまり無入力である。このため、期間T1におけるアウトプット信号OUTのレベルはゼロとなる。また、期間T1の直後の期間T2では、アウトプット信号OUTのレベルはマイナスとなり、期間T2の直後の期間T3では、マイナス側のクリップが発生している。さらに、期間T3よりも後の期間T4では、アウトプット信号OUTのレベルはプラスとなり、期間T4の直後の期間T5では、プラス側のクリップが発生しているという具合である。なお、アウトプット信号OUTのクリップとは、アウトプット信号OUTが、所定期間にわたって上限値または下限値に固定される現象を意味する。以下、各期間（T1〜T5）におけるＤ級増幅回路１００の動作を説明する。
【００２３】
まず、図４を参照しながら、期間T1におけるＤ級増幅回路１００の動作を説明する。前述したように、無入力のときは、変調部６０で生成されるパルス幅変調信号PWのデューティ比は５０％となるので、駆動部７０から出力端子Coutへ供給される駆動信号OUTPのデューティ比も５０％となる。つまり、期間T1の全時間長のうち、駆動信号OUTPがハイレベルの値（正側電源電位VDD）に維持される時間長の割合は５０％となる。
【００２４】
ここで、駆動信号OUTPが供給される出力端子Coutは、コイルLを含む負荷５０に接続されるので、駆動信号OUTPの波形が立ち上がると（駆動信号OUTPの値がハイレベルの正側電源電位VDDに変化すると）、コイルLに生じる誘導起電力によって、駆動信号OUTPの値は一時的に上限値（正側電源電位VDD）を超える。駆動信号OUTPの変化（立ち上がり）は瞬時に行われるので、駆動信号OUTPの値は、立ち上がりのタイミングで上限値を超えた後、瞬時にハイレベルの値（正側電源電位VDD）に戻るという具合である。以下では、駆動信号OUTPの値がハイレベルの正側電源電位VDDに変化するタイミングで発生するパルス（駆動信号OUTPの上限値を超えるパルス）を「第１パルス」と呼ぶ。
同様に、駆動信号OUTPの波形が立ち下がると（駆動信号OUTPの値がローレベルの負側電源電位VSSに変化すると）、コイルLに生じる誘導起電力によって、駆動信号OUTPの値は、その立ち下がりのタイミングで下限値（負側電源電位VSS）を下回った後、瞬時にローレベル側の値（負側電源電位VSS）に戻るという具合である。以下では、駆動信号OUTPの値がローレベルの負側電源電位VSSに変化するタイミングで発生するパルス（駆動信号OUTPの下限値を下回るパルス）を「第２パルス」と呼ぶ。
図４に示すように、期間T1において、駆動信号OUTPは、ハイレベルからローレベルへの反転と、ローレベルからハイレベルへの反転とを交互に繰り返すので、第１パルスと第２パルスとが交互に出現する。
【００２５】
本実施形態では、駆動信号OUTPの値が上限値を上回ると、図１に示す第２比較器４２の出力信号CO+がハイレベルになる一方、図１に示す第１比較器４１の出力信号CO-はローレベルになるので、論理和ゲート４３は、ハイレベルの出力信号COをホールド回路４４へ出力する。すなわち、第１パルスが発生すると、第２比較器４２の出力信号CO+はハイレベルになって、論理和ゲート４３からの出力信号COもハイレベルになる。本実施形態では、第２比較器４２は、第１パルスの発生を検知するための手段として機能する。
また、駆動信号OUTPの値が下限値を下回ると、第１比較器４１の出力信号CO-がハイレベルになる一方、第２比較器４２の出力信号CO+はローレベルになるので、論理和ゲート４３は、ハイレベルの出力信号COをホールド回路４４へ出力する。すなわち、第２パルスが発生すると、第１比較器４１の出力信号CO-はハイレベルになって、論理和ゲート４３からの出力信号COもハイレベルになる。本実施形態では、第１比較器４１は、第２パルスの発生を検知するための手段として機能する。
【００２６】
ホールド回路４４は、論理和ゲート４３からハイレベルの出力信号COが供給されると（第１パルスまたは第２パルスが発生すると）、ホールド回路４４の出力信号COFのレベルを上限値LV_Hに設定し、当該出力信号COFのレベルが所定の時間長Txにわたって閾値レベルLV_th以上を維持するように機能する。つまり、第１パルスと第２パルスとの間隔が所定の時間長Txを下回る場合は、ホールド回路４４の出力信号COFのレベルは閾値レベルLV_th以上に維持される。一方、第１パルスと第２パルスとの間隔が所定の時間長Txを上回る場合、言い換えれば、第１パルスおよび第２パルスのうちの何れか一方が発生してから所定の時間長Txを経過するまでの期間において、第１パルスおよび第２パルスのうちの何れか他方が発生しない場合は、ホールド回路４４の出力信号COFのレベルは閾値レベルLV_thを下回るという具合である。
【００２７】
ホールド回路４４の出力信号COFのレベルが閾値レベルLV_th以上である限りにおいて、当該出力信号COFの信号レベルはハイレベルであり、インバータ４５から出力される反転信号COSはローレベルとなる。制御部４６は、インバータ４５からの反転信号COSがローレベルの場合は、クリップが発生していないと判断する。一方、ホールド回路４４の出力信号COFのレベルが閾値レベルLV_thを下回る場合は、当該出力信号COFの信号レベルはローレベルであり、インバータ４５から出力される反転信号COSはハイレベルとなる。制御部４６は、インバータ４５からの反転信号COSがハイレベルの場合は、クリップが発生していると判断する。
【００２８】
図４の期間T1では、第１パルスと第２パルスとの間隔は、所定の時間長Txを下回るので、図４に示すように、当該期間T1におけるホールド回路４４の出力信号COFのレベルは、閾値レベルLV_th以上に維持される。したがって、インバータ４５からの反転信号COSはローレベルに維持されるので、制御部４６は、駆動信号OUTPにクリップが発生していないと判断する。
【００２９】
次に、図４を参照しながら、期間T2におけるＤ級増幅回路１００の動作を説明する。図４に示すように、期間T2において駆動信号OUTPがローレベルの値に維持される時間長（第２パルスが発生してから第１パルスが発生するまでの時間長）は、期間T2において駆動信号OUTPがハイレベルの値に維持される時間長（第１パルスが発生してから第２パルスが発生するまでの時間長）よりも長くなるように設定される。これにより、期間T2におけるアウトプット信号OUTのレベルはマイナスとなる（図２参照）。期間T2においても、第１パルスと第２パルスとの間隔は、所定の時間長Txを下回るので、図４に示すように、当該期間T2におけるホールド回路４４の出力信号COFのレベルは、閾値レベルLV_th以上に維持される。したがって、インバータ４５からの反転信号COSはローレベルに維持されるので、制御部４６は、駆動信号OUTPにクリップが発生していないと判断する。
【００３０】
次に、図４を参照しながら、期間T3におけるＤ級増幅回路１００の動作を説明する。期間T3では、入力信号INのレベルが適正範囲を超えることで、駆動信号OUTPの波形にクリップが生じる。より具体的には、図４に示すように、駆動信号OUTPの値は、期間T3の全期間にわたってローレベルの値に維持される。これにより、期間T3におけるアウトプット信号OUTにもクリップが生じるという具合である（図２参照）。
【００３１】
図４に示すように、期間T3の直前に第２パルスが発生してから（駆動信号OUTPがローレベルに変化してから）所定の時間長Txが経過するまでの期間において、駆動信号OUTPがハイレベルに変化して第１パルスが発生することはない。そして、所定の時間長Txが経過すると、ホールド回路４４の出力信号COFは閾値レベルLV_thを下回るのでローレベルとなり、インバータ４５からの反転信号COSはハイレベルとなる。これにより、制御部４６は、駆動信号OUTPにクリップが発生していると判断し、入力信号INのレベルを減衰するように減衰装置２０を制御する。
【００３２】
次に、図５を参照しながら、期間T4におけるＤ級増幅回路１００の動作を説明する。図５に示すように、期間T4において駆動信号OUTPがハイレベルの値に維持される時間長（第１パルスが発生してから第２パルスが発生するまでの時間長）は、期間T4において駆動信号OUTPがローレベルの値に維持される時間長（第２パルスが発生してから第１パルスが発生するまでの時間長）よりも長くなるように設定される。これにより、期間T4におけるアウトプット信号OUTのレベルはプラスとなる（図２参照）。前述の期間T1およびT2と同様に、期間T4における第１パルスと第２パルスとの間隔は、所定の時間長Txを下回るので、図５に示すように、当該期間T4におけるホールド回路４４の出力信号COFのレベルは閾値レベルLV_th以上に維持される。したがって、インバータ４５からの反転信号COSはローレベルに維持されるので、制御部４６は、駆動信号OUTPにクリップが発生していないと判断する。
【００３３】
次に、図５を参照しながら、期間T5におけるＤ級増幅回路１００の動作を説明する。期間T5では、入力信号INのレベルが適正範囲を超えることで、駆動信号OUTPの波形にクリップが生じる。より具体的には、図５に示すように、駆動信号OUTPの値は、期間T5の全期間にわたってハイレベルの値に維持される。これにより、期間T5におけるアウトプット信号OUTにもクリップが生じるという具合である（図２参照）。
【００３４】
図５に示すように、期間T5の直前に第１パルスが発生してから（駆動信号OUTPがハイレベルに変化してから）所定の時間長Txが経過するまでの期間において、駆動信号OUTPがローレベルに変化して第２パルスが発生することはない。そして、所定の時間長Txが経過すると、ホールド回路４４の出力信号COFは閾値レベルLV_thを下回るのでローレベルとなり、インバータ４５からの反転信号COSはハイレベルとなる。これにより、制御部４６は、駆動信号OUTPにクリップが発生していると判断し、入力信号INのレベルを減衰するように減衰装置２０を制御する。
【００３５】
以上に説明したように、本実施形態においては、２値の駆動信号OUTPが供給される出力端子Coutは、コイルLを含む（インダクタンス成分を有する）負荷５０に接続されるので、駆動信号OUTPの値がハイレベルの値に遷移したときは、コイルLに生じる誘導起電力によって、駆動信号OUTPの上限値を超える第１パルスが発生する一方、駆動信号OUTPの値がローレベルの値に遷移したときは、コイルLに生じる誘導起電力によって、駆動信号OUTPの下限値を下回る第２パルスが発生する。クリップが発生しなければ、駆動信号OUTPは、ハイレベルからローレベルへの反転と、ローレベルからハイレベルへの反転とを交互に繰り返すので、第１パルスと第２パルスとが交互に出現することになる。一方、クリップが発生した場合は、駆動信号OUTPは、ハイレベルまたはローレベルの値に維持されるので、第１パルスまたは第２パルスが出現しない状態が所定期間にわたって継続する。
【００３６】
本実施形態は、かかる点に着目したものであり、クリップ検出部４０は、第１パルスまたは第２パルスが所定の時間長Txにわたって発生しない場合は、クリップの発生を検出する。より具体的には、クリップ検出部４０は、第１パルスおよび第２パルスのうちの何れか一方が発生してから所定の時間長Txが経過するまでの期間において、第１パルスおよび第２パルスのうちの何れか他方が発生しない場合は、クリップが発生していると判断する。すなわち、本実施形態では、駆動信号OUTP（Ｄ級増幅回路１００の出力信号）の状態に基づいてクリップ発生の有無を検出するので、クリップ検出の精度を十分に確保できるという利点がある。
【００３７】
なお、上述した所定の時間長Txは、クリップ発生の有無を正確に検出するという目的を達成できる範囲内において任意の値に設定可能である。
また、減衰装置２０の形式は任意である。例えば電位制御減衰器（ＶＣＡ：Voltage Controlled Attenuator）を採用することもできるし、抵抗分割方式による電子ボリューム等を用いることもできる。
さらに、上述の実施形態において、増幅部１０は、トランジスタ（Tr1，Tr2）のスイッチング動作を利用して、入力信号INを電力増幅するＤ級動作を行っているが、これに限らず、増幅部１０における増幅動作は任意である。
また、上述の実施形態では、入力信号INはアナログの音声信号であるが、これに限らず、入力信号INの形式は任意である。例えば入力信号INをデジタルの音声信号とすることも可能である。
【符号の説明】
【００３８】
１０……増幅部、２０……減衰装置、３０……帰還部、４０……クリップ検出部、４１……第１比較器、４２……第２比較器、４３……論理和ゲート、４４……ホールド回路、４５……インバータ、４６……制御部、５０……負荷、６０……変調部、６２……入力信号補正部、６４……積分器、６６……三角波発生部、６８……コンパレータ、７０……駆動部、７１，７２……給電線、１００……Ｄ級増幅回路、Ｃout……出力端子、OUTP……駆動信号、OUT……アウトプット信号、Tr1……第１トランジスタ、Tr2……第２トランジスタ、VDD……正側電源電位、VSS……負側電源電位。
【図１】
2011211389.tif 000003
【図２】
2011211389.tif 000004
【図３】
2011211389.tif 000005
【図４】
2011211389.tif 000006
【図５】
2011211389.tif 000007