(57)【要約】【課題】スキャンシフト動作とスキャンキャプチャ動作によって、スキャンチェインに接続されたフリップフロップの機能テストを、複数のスキャンチェインに対して並行に行なうスキャンテスト回路において、過度のＩＲドロップの発生を防ぐ。【解決手段】スキャンチェインに並列接続される複数のフリップフロップと、フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えたスキャンテスト回路。【選択図】図１
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【特許請求の範囲】
【請求項１】
スキャンチェインに並列接続される複数のフリップフロップと、
前記フリップフロップに供給するクロックを発生するクロック発生回路と、
第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えることを特徴とするスキャンテスト回路。
【請求項２】
前記クロック発生回路が発生したクロックを入力し、前記第１のフリップフロップに供給するクロックを出力する第１のセレクタと、
前記位相遅延バッファが出力するクロックを入力し、前記第２のフリップフロップに供給するクロックを出力する第２のセレクタとを備えることを特徴とする請求項１に記載のスキャンテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャンシフト動作とスキャンキャプチャ動作によって、スキャンチェインに接続されたフリップフロップの機能テストを、複数のスキャンチェインに対して並行に行なうスキャンテスト回路に関する。
【背景技術】
【０００２】
ＬＳＩ等の大規模集積回路の機能テストとしてスキャンテストが知られている。一般に、複数のフリップフロップ（ＦＦ）を含む大規模集積回路は、製造後にスキャンテストを行なうためのハードウェアが内部に組み込まれるように設計され、スキャンテスト機能付き集積回路として構成されている。
【０００３】
スキャンテストでは、各ＦＦがスキャン用に置き換えられ、これらがスキャンチェインと呼ばれるシフトレジスタとして連結される。そして、回路の外からテストデータを入力し演算結果をスキャンすることで、組合せ回路の欠陥を検出するものである。このようなスキャンシフト動作およびスキャンキャプチャ動作をする回路をスキャンテスト回路と呼ぶ。また、テストデータを入力し、演算結果を取得して回路の欠陥を検出する装置をテスタと呼ぶ。
【０００４】
近年のＬＳＩプロセスの細分化等に伴い、スキャンテストにおいても遅延故障検出の必要性が高まっている。遅延故障検出のためには、実速度でスキャンテストを実施することが望ましい。一方で、実速度でスキャンテストを実施するためには、高速のテスタが必要になり、コストが上昇するという問題があった。
【０００５】
この問題を解決するため、図２のブロック図に示すようなスキャンテスト回路１００が実用化されている。本図の例では、スキャンチェインに接続されたＦＦ群３本がテスト対象となっている。各ＦＦは、実速度のスキャンキャプチャ動作時には、同一のクロックで動作する。
【０００６】
それぞれのスキャンチェインには、入力端子ＳＤＩ０、入力端子ＳＤＩ１、入力端子ＳＤＩ２と、出力端子ＳＤＯ０、出力端子ＳＤＯ１、出力端子ＳＤＯ２とが設けられている。
【０００７】
また、スキャンテスト回路１００は、ＣＬＫ端子、ＴＲＧ端子、ＴＥＳＴＣＬＫ端子、ＳＣＡＮ端子、ＸＴＥＳＴ端子、クロック発生回路１０１、セレクタ１０２、セレクタ１０３を備えている。
【０００８】
クロック発生回路１０１は、実速度のスキャンキャプチャ用のクロックを発生する回路である。クロック発生回路１０１は、ＴＲＧ端子にＨｉ信号が設定されると、実速度のスキャンキャプチャ用のクロックを出力する。
【０００９】
ＴＥＳＴＣＬＫ端子は、スキャンシフト動作時のクロックが入力される。ＳＣＡＮ端子は実速度のスキャンキャプチャ用のクロックと、スキャンシフト動作時のクロックとを切り替える信号が入力される。セレクタ１０２は、ＳＣＡＮ端子にＨｉ信号が設定されると、実速度のスキャンキャプチャ用のクロックを出力し、ＳＣＡＮ端子にＬｏ信号が設定されると、スキャンシフト動作時のクロックを出力する。
【００１０】
ＣＬＫ端子は、通常動作時のクロックが入力される。ＸＴＥＳＴ端子は、通常動作時のクロックと、セレクタ１０２の出力するテスト時のクロックとを切り替える信号が入力される。セレクタ１０３は、ＸＴＥＳＴ端子にＬｏ信号が設定されると、通常動作時のクロックを出力し、ＸＴＥＳＴ端子にＨｉ信号が入力されると、セレクタ１０２の出力するテスト時のクロック、すなわち、実速度のスキャンキャプチャ用のクロック、あるいは、スキャンシフト動作時のクロックを出力する。
【００１１】
このような構成において、実速度のスキャンテストを行なう場合には、以下に示す１）〜３）の動作を、ＡＴＰＧ（automatic test pattern generator）が作成したパターン数繰り返す。
１）スキャンシフトモード：ＸＴＥＳＴ端子にＨｉ信号を設定し、ＳＣＡＮ端子にＬｏ信号を設定して、スキャンチェインの入力端子ＳＤＩ０、入力端子ＳＤＩ１、入力端子ＳＤＩ２から、各ＦＦに、ＡＴＰＧが作成した値を設定する。
２）実速度のスキャンキャプチャモード：ＸＴＥＳＴ端子、ＳＣＡＮ端子およびＴＲＧ端子にＨｉ信号を設定し、クロック発生回路１０１から実速度のスキャンキャプチャ用のクロックを出力して、実速度のＦＦ間のキャプチャ動作を行なう。
３）スキャンシフトモード：ＸＴＥＳＴ端子にＨｉ信号を設定し、ＳＣＡＮ端子にＬｏ信号を設定して、スキャンチェインの出力端子ＳＤＯ０、出力端子ＳＤＯ１、出力端子ＳＤＯ２からＦＦがキャプチャした値を出力する。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開２００７−２４８３８１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
従来のスキャンテスト回路は、実速度のスキャンキャプチャ動作時に各ＦＦが同一のクロックで動作するため、各ＦＦが同時にスイッチングすることになる。このため、ピーク電流が増加し、過度のＩＲドロップが発生するという問題がある。この過度のＩＲドロップが原因となって、ＦＦが正しく値をキャプチャできず、実速度のスキャンテストで大規模集積回路の歩留まりが悪化するおそれがある。
【００１４】
そこで、本発明は、スキャンシフト動作とスキャンキャプチャ動作によって、スキャンチェインに接続されたフリップフロップの機能テストを、複数のスキャンチェインに対して並行に行なうスキャンテスト回路において、過度のＩＲドロップの発生を防ぐことを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明によれば、スキャンチェインに並列接続される複数のフリップフロップと、前記フリップフロップに供給するクロックを発生するクロック発生回路と、第１のフリップフロップに供給するクロックを入力し、第２のフリップフロップに供給するクロックを出力する位相遅延バッファとを備えることを特徴とするスキャンテスト回路が提供される。
【００１６】
本発明では、位相遅延バッファを用いることで、フリップフロップがスイッチングするタイミングをずらし、過度のＩＲドロップの発生を防ぐことができる。これにより、過度のＩＲドロップを考慮した電源配線設計を軽減でき、また、この過度のＩＲドロップが原因となる実速度のスキャンテストでのＬＳＩの歩留まりの低下を改善することができるようになる。
【００１７】
ここで、前記クロック発生回路が発生したクロックを入力し、前記第１のフリップフロップに供給するクロックを出力する第１のセレクタと、前記位相遅延バッファが出力するクロックを入力し、前記第２のフリップフロップに供給するクロックを出力する第２のセレクタとを備えるようにしてもよい。なお、第１のセレクタは、実施形態におけるセレクタ１３ａに相当し、第２のセレクタは、実施形態におけるセレクタ１３ｂに相当する。
【発明の効果】
【００１８】
本発明によれば、スキャンシフト動作とスキャンキャプチャ動作によって、スキャンチェインに接続されたフリップフロップの機能テストを、複数のスキャンチェインに対して並行に行なうスキャンテスト回路において、過度のＩＲドロップの発生を防ぐことができる。
【図面の簡単な説明】
【００１９】
【図１】従来のスキャンテスト回路の構成を示すブロック図である。
【図２】本実施形態のスキャンテスト回路の構成を示すブロック図である。
【発明を実施するための形態】
【００２０】
本発明の実施の形態について図面を参照して説明する。図１は、本実施形態に係るスキャンテスト回路１０の構成を示すブロック図である。本図の例は、スキャンチェインに接続されたＦＦ群３本をテスト対象とするスキャンテスト回路である。すなわち、入力端子ＳＤＩ０から出力端子ＳＤＯ０のスキャンチェイン、入力端子ＳＤＩ１から出力端子ＳＤＯ１のスキャンチェイン、入力端子ＳＤＩ２から出力端子ＳＤＯ２のスキャンチェインがテスト対象となっている。
【００２１】
各スキャンチェインは並行にテストされ、同一のスキャンチェインに含まれるＦＦは、実速度のスキャンキャプチャ動作時には、同一のクロックで動作する。なお、テスト対象となるスキャンチェインの本数は３つに限られない。
【００２２】
本図に示すように、スキャンテスト回路１０は、ＣＬＫ端子、ＴＲＧ端子、ＴＥＳＴＣＬＫ端子、ＳＣＡＮ端子、ＸＴＥＳＴ端子、クロック発生回路１１、セレクタ１２、セレクタ１３ａ、セレクタ１３ｂ、セレクタ１３ｃ、遅延バッファ１４ｂ、遅延バッファ１４ｃを備えている。
【００２３】
クロック発生回路１１は、実速度のスキャンキャプチャ用のクロックを発生する回路である。クロック発生回路１１は、ＴＲＧ端子にＨｉ信号が設定されると、実速度のスキャンキャプチャ用のクロックを出力する。
【００２４】
ＴＥＳＴＣＬＫ端子は、スキャンシフト動作時のクロックが入力される。ＳＣＡＮ端子は実速度のスキャンキャプチャ用のクロックと、スキャンシフト動作時のクロックとを切り替える信号が入力される。セレクタ１２は、ＳＣＡＮ端子にＨｉ信号が設定されると、実速度のスキャンキャプチャ用のクロックを出力し、ＳＣＡＮ端子にＬｏ信号が設定されると、スキャンシフト動作時のクロックを出力する。
【００２５】
遅延バッファ１４ｂ、遅延バッファ１４ｃは、入力信号を遅延させて出力するバッファである。例えば、１つの遅延バッファ１４で、入力信号を、クロック発生回路１１が発生する実速度のスキャンキャプチャ用のクロックの４分の１周期分遅らせることができるものとする。ただし、遅延量は例示であり、実速度のスキャンキャプチャ用のクロックの４分の１周期分には限られない。
【００２６】
ＣＬＫ端子は、通常動作時のクロックが入力される。ＸＴＥＳＴ端子は、通常動作時のクロックと、テスト時のクロックとを切り替える信号が入力される。セレクタ１３ａ、セレクタ１３ｂ、セレクタ１３ｃは、ＸＴＥＳＴ端子にＬｏ信号が設定されると、通常動作時のクロックを出力する。
【００２７】
また、ＸＴＥＳＴ端子にＨｉ信号が設定されると、セレクタ１３ａ、セレクタ１３ｂ、セレクタ１３ｃは、テスト時のクロック、すなわち、実速度のスキャンキャプチャ用のクロック、あるいは、スキャンシフト動作時のクロックを出力する。
【００２８】
セレクタ１２から実速度のスキャンキャプチャ用のクロックが出力されているとき、遅延バッファ１４ｂにより、セレクタ１３ｂは、セレクタ１３ａが出力するテスト時のクロックから４分の１周期遅れたクロックを出力する。さらに、遅延バッファ１４ｃにより、セレクタ１３ｃは、セレクタ１３ａが出力するテスト時のクロックから２分の１周期遅れたクロックを出力する。
【００２９】
このような構成において、実速度のスキャンテストを行なう場合には、以下に示す１）〜３）の動作を、ＡＴＰＧ（automatic test pattern generator）が作成したパターン数繰り返す。
１）スキャンシフトモード：ＸＴＥＳＴ端子にＨｉ信号を設定し、ＳＣＡＮ端子にＬｏ信号を設定して、スキャンチェインの入力端子ＳＤＩ０、入力端子ＳＤＩ１、入力端子ＳＤＩ２から、各ＦＦに、ＡＴＰＧが作成した値を設定する。
２）実速度のスキャンキャプチャモード：ＸＴＥＳＴ端子、ＳＣＡＮ端子およびＴＲＧ端子にＨｉ信号を設定し、クロック発生回路１０１から実速度のスキャンキャプチャ用のクロックを出力して、実速度のＦＦ間のキャプチャ動作を行なう。
【００３０】
実速度のスキャンキャプチャ用のクロックは、遅延バッファ１４ｂ、遅延バッファ１４ｃによって、スキャンチェイン毎に位相がずれることになる。すなわち、入力端子ＳＤＩ１から出力端子ＳＤＯ１のスキャンチェインに入力される実速度のスキャンキャプチャ用のクロックは、入力端子ＳＤＩ０から出力端子ＳＤＯ０のスキャンチェインに入力される実速度のスキャンキャプチャ用のクロックに対して位相が１／４遅れて入力される。また、入力端子ＳＤＩ２から出力端子ＳＤＯ２のスキャンチェインに入力される実速度のスキャンキャプチャ用のクロックは、入力端子ＳＤＩ０から出力端子ＳＤＯ０のスキャンチェインに入力される実速度のスキャンキャプチャ用のクロックに対して位相が１／２遅れて入力される。
【００３１】
このため、スキャンチェイン毎にＦＦのスイッチングのタイミングがずれることになり、ピーク電流の増加を防ぐことができる。したがって、過度のＩＲドロップも発生せずに、ＦＦが正しく値をキャプチャすることができるようになる。
３）スキャンシフトモード：ＸＴＥＳＴ端子にＨｉ信号を入力し、ＳＣＡＮ端子にＬｏ信号を入力して、スキャンチェインの出力端子ＳＤＯ０、出力端子ＳＤＯ１、出力端子ＳＤＯ２からＦＦがキャプチャした値を出力する。
【００３２】
以上説明したように、本実施形態によれば、実速度のスキャンキャプチャモードにおいて、入力端子ＳＤＩ０から出力端子ＳＤＯ０のスキャンチェイン、入力端子ＳＤＩ１から出力端子ＳＤＯ１のスキャンチェイン、入力端子ＳＤＩ２から出力端子ＳＤＯ２のスキャンチェインそれぞれについて、位相をずらした実速度のスキャンキャプチャ用クロックを入力することで、ＦＦがスイッチングするタイミングをずらし、過度のＩＲドロップの発生を防ぐことができる。これにより、過度のＩＲドロップを考慮した電源配線設計を軽減でき、また、この過度のＩＲドロップが原因となる実速度のスキャンテストでのＬＳＩの歩留まりの低下を改善することができるようになる。
【００３３】
なお、本実施形態では、各スキャンチェインについてスキャンキャプチャ用クロックの位相が異なるように遅延バッファ１４ｂ、遅延バッファ１４ｃを設けたが、過度のＩＲドロップの発生を防ぐ観点からは、少なくとも１組のスキャンチェインについてスキャンキャプチャ用クロックの位相が異なるように遅延バッファを設ければ足りる。
【符号の説明】
【００３４】
１０…スキャンテスト回路、１１…クロック発生回路、１２…セレクタ、１３ａ…セレクタ、１３ｂ…セレクタ、１３ｃ…セレクタ、１４ｂ…遅延バッファ、１４ｃ…遅延バッファ、１００…スキャンテスト回路、１０１…クロック発生回路、１０２…セレクタ、１０３…セレクタ、ＳＤＩ０…入力端子、ＳＤＩ１…入力端子、ＳＤＩ２…入力端子、ＳＤＯ０…出力端子、ＳＤＯ１…出力端子、ＳＤＯ２…出力端子
【図１】
2011059028.tif 000003
【図２】
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