(57)【要約】【課題】本発明は、面積効率及び設計容易性を向上させる半導体メモリ装置のデータ整列回路及び方法を提供する。【解決手段】本発明は、ストロボ遅延コードに応じて、データストロボクロックの位相を制御し、遅延ストロボクロックを生成するデータストロボクロック位相制御部；それぞれのデータ遅延コードに応じて、それぞれの入力データの位相を制御し、それぞれの遅延データを生成する複数のデータ位相制御部；前記遅延ストロボクロックに応じて、それぞれの遅延データをラッチし、それぞれのラッチデータ及び整列データを生成する複数のデータ整列部；及び、前記ラッチデータの複数の位相を判別する動作を行い、前記ストロボ遅延コード及び前記複数のデータ遅延コードを生成する遅延コード生成部を含む。【選択図】図２
2011008903.tif 000002
【特許請求の範囲】
【請求項１】
ストロボ遅延コードに応じて、データストロボクロックの位相を制御し、遅延ストロボクロックを生成するデータストロボクロック位相制御部；
それぞれのデータ遅延コードに応じて、それぞれの入力データの位相を制御し、それぞれの遅延データを生成する複数のデータ位相制御部；
前記遅延ストロボクロックに応じて、それぞれの遅延データをラッチし、それぞれのラッチデータ及び整列データを生成する複数のデータ整列部；及び、
前記ラッチデータの複数の位相を判別する動作を行い、前記ストロボ遅延コード及び前記複数のデータ遅延コードを生成する遅延コード生成部を含むことを特徴とする、半導体メモリ装置のデータ整列回路。
【請求項２】
前記データストロボクロック位相制御部は、
前記ストロボ遅延コードを格納するレジスタ；及び、
前記レジスタから伝達される前記ストロボ遅延コードに応じて、前記データストロボクロックを遅延させ、前記遅延ストロボクロックを出力する遅延ラインを含むことを特徴とする、請求項１に記載の半導体メモリ装置のデータ整列回路。
【請求項３】
前記複数のデータ位相制御部のそれぞれは、
前記それぞれのデータ遅延コードのうちで当該データ遅延コードを格納するレジスタ；及び、
前記レジスタから伝達される前記データ遅延コードに応じて、前記入力データのうちで当該入力データを遅延させ、前記それぞれの遅延データのうちで当該遅延データを出力する遅延ラインを含むことを特徴とする、請求項１に記載の半導体メモリ装置のデータ整列回路。
【請求項４】
前記複数のデータ整列部のそれぞれは、前記遅延ストロボクロックの立ち上りエッジタイム及び立ち下りエッジタイムに、前記それぞれの遅延データのうちで当該遅延データの各ビットをラッチして、二ビットの前記整列データを出力することを特徴とする、請求項１に記載の半導体メモリ装置のデータ整列回路。
【請求項５】
前記遅延コード生成部は、前記複数のラッチデータが入力されると、最も位相の遅いデータの位相情報を抽出して、前記ストロボ遅延コードを生成することを特徴とする、請求項１に記載の半導体メモリ装置のデータ整列回路。
【請求項６】
前記遅延コード生成部は、前記ストロボ遅延コードの生成動作が完了した後、前記遅延ストロボクロックの位相に基づいて、前記複数のラッチデータのそれぞれの位相がどのくらい進んでいるかに対する情報を抽出し、これらを前記複数のデータ遅延コードとして出力することを特徴とする、請求項５に記載の半導体メモリ装置のデータ整列回路。
【請求項７】
前記遅延コード生成部は、
前記遅延ストロボクロックに応じてカウント動作を行い、複数の動作区間信号を生成するカウンタ；
前記複数のラッチデータが入力され、ストロボ位相判別信号を生成する位相判別部；
前記複数の動作区間信号に応じて、前記ストロボ位相判別信号及び前記複数のラッチデータを一つずつ順次通過させる第１のマルチプレクサ；
前記複数の動作区間信号及び前記遅延ストロボクロックに応じて、前記第１のマルチプレクサから伝達される信号の論理値に対応する複数ビットのデジタルコードを生成するコード生成部；及び、
前記複数の動作区間信号に応じて、前記複数ビットのデジタルコードを前記ストロボ遅延コード及び前記複数のデータ遅延コードとして順次出力する第２のマルチプレクサを含むことを特徴とする、請求項６に記載の半導体メモリ装置のデータ整列回路。
【請求項８】
前記コード生成部は、逐次比較型カウンタを含むことを特徴とする、請求項７に記載の半導体メモリ装置のデータ整列回路。
【請求項９】
複数のデータが入力されると、最も位相の遅いデータの位相情報を抽出して、ストロボ遅延コードとして出力する遅延コード生成部；
前記ストロボ遅延コードに応じて、データストロボクロックの位相を制御し、遅延ストロボクロックを生成するデータストロボクロック位相制御部；及び、
前記遅延ストロボクロックを用いて、データラッチ動作をそれぞれ行って前記複数のデータを出力し、前記複数のデータに対するデータ整列動作をそれぞれ行う複数のデータ整列部を含むことを特徴とする、半導体メモリ装置のデータ整列回路。
【請求項１０】
前記遅延コード生成部は、前記ストロボ遅延コードの生成動作が完了した後、前記遅延ストロボクロックの位相に基づいて、前記複数のデータのそれぞれの位相がどのくらい進んでいるかに対する情報を抽出し、これらを前記複数のデータ遅延コードとして出力することを特徴とする、請求項９に記載の半導体メモリ装置のデータ整列回路。
【請求項１１】
前記複数のデータ遅延コードのそれぞれに応じて、それぞれの入力データの位相を制御する複数のデータ位相制御部をさらに含むことを特徴とする、請求項１０に記載の半導体メモリ装置のデータ整列回路。
【請求項１２】
前記遅延コード生成部は、
前記遅延ストロボクロックに応じてカウント動作を行い、複数の動作区間信号を生成するカウンタ；
前記複数のデータが入力され、ストロボ位相判別信号を生成する位相判別部；
前記複数の動作区間信号に応じて、前記ストロボ位相判別信号及び前記複数のデータを一つずつ順次通過させる第１のマルチプレクサ；
前記複数の動作区間信号及び前記遅延ストロボクロックに応じて、前記第１のマルチプレクサから伝達される信号の論理値に対応する複数ビットのデジタルコードを生成するコード生成部；及び、
前記複数の動作区間信号に応じて、前記複数ビットのデジタルコードを前記ストロボ遅延コード及び前記複数のデータ遅延コードとして順次出力する第２のマルチプレクサを含むことを特徴とする、請求項１１に記載の半導体メモリ装置のデータ整列回路。
【請求項１３】
前記コード生成部は、前記第１のマルチプレクサから伝達される信号が、第１の論理値を有すれば前記デジタルコードの論理値を減少させ、第２の論理値を有すれば前記デジタルコードの論理値を増加させることを特徴とする、請求項１２に記載の半導体メモリ装置のデータ整列回路。
【請求項１４】
前記コード生成部は、逐次比較型カウンタを含むことを特徴とする、請求項１３に記載の半導体メモリ装置のデータ整列回路。
【請求項１５】
前記データストロボクロック位相制御部は、
前記ストロボ遅延コードを格納するレジスタ；及び、
前記レジスタから伝達される前記ストロボ遅延コードに応じて、前記データストロボクロックを遅延させ、前記遅延ストロボクロックを出力する遅延ラインを含むことを特徴とする、請求項９に記載の半導体メモリ装置のデータ整列回路。
【請求項１６】
前記複数のデータ整列部のそれぞれは、前記遅延ストロボクロックの立ち上りエッジタイム及び立ち下りエッジタイムに、前記複数のデータ位相制御部の何れか一つから伝達されるデータの各ビットをラッチする動作を行うことを特徴とする、請求項１１に記載の半導体メモリ装置のデータ整列回路。
【請求項１７】
ａ）複数の入力データの位相を判別して、最も位相の遅いデータの位相情報を抽出する段階；
ｂ）前記抽出された位相情報を用いて、データストロボクロックを遅延させ、前記最も位相の遅いデータに同期させる段階；及び、
ｃ）前記位相調整されたデータストロボクロックと同位相を有するように、前記複数の入力データを一つずつ順次遅延させる段階を含むことを特徴とする、半導体メモリ装置のデータ整列方法。
【請求項１８】
前記ａ）段階は、前記複数の入力データを前記データストロボクロックに同期してそれぞれラッチした後、ラッチされた信号のナンド組合せを行い、これにより生成される信号のレベルに応じて、ストロボ遅延コードを生成する段階であることを特徴とする、請求項１７に記載の半導体メモリ装置のデータ整列方法。
【請求項１９】
前記ｂ）段階は、前記ストロボ遅延コードに応じて、前記データストロボクロックを遅延させるが、前記ナンド組合せにより生成される信号のレベルが遷移するまで遅延動作を行う段階であることを特徴とする、請求項１８に記載の半導体メモリ装置のデータ整列方法。
【請求項２０】
前記ｃ）段階は、前記複数の入力データを前記位相調整したデータストロボクロックに同期してそれぞれラッチした後、ラッチされた信号のナンド組合せを行い、これにより生成される信号のレベルに応じて各入力データを遅延させるが、前記ナンド組合せにより生成される信号のレベルが遷移するまで遅延動作を行う段階であることを特徴とする、請求項１７に記載の半導体メモリ装置のデータ整列方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のデータ整列回路及び方法に関する。
【背景技術】
【０００２】
一般に、半導体メモリ装置は、外部のメモリ制御装置に対し直列に複数ビットのデータのやり取りを行う。反面、半導体メモリ装置の内部では、複数ビットのデータをコア(core)領域に伝送したりコア領域から出力したりするために、複数のグローバルデータバス(GIO)を備え、グローバルデータバス(GIO)を介して伝送される複数ビットのデータは、並列の形態を帯びることになる。このように、半導体メモリ装置の内部では、複数ビットのデータが並列に伝送され、半導体メモリ装置の外部では、複数ビットのデータが直列に伝送される。よって、データ入力領域には直列データを並列に整列する回路が必要になり、データ出力領域には並列データを直列に整列する回路が必要になる。このために、半導体メモリ装置は、データの入力領域及び出力領域にそれぞれデータ整列回路を備える。
【０００３】
一般に、データ入力領域における半導体メモリ装置のデータ整列回路は、データを送受信するタイミングを指定するデータストロボクロック(以下、ＤＱＳ)を用いて、複数のデータパッドを介して入力されるデータを同期させてから、これらを再度内部クロックに同期させた後、グローバルデータバスに伝達する動作を行う。ＤＤＲ ＳＤＲＡＭ(Double Data Rate Synchronous Dynamic RanDom Access Memory)のような半導体メモリ装置は、ＤＱＳの立ち上りエッジ及び立ち下りエッジにそれぞれのデータビットをラッチして、高速のデータ入力動作を行うこともできる。内部クロックは、ＤＬＬ(Delay Locked Loop)回路又はＰＬＬ(Phase Locked Loop)回路から生成される。最近は、高速の動作を支援するために多位相(Multi-Phase)クロックとして具現されている。
【０００４】
ところが、外部からデータパッドに伝達される複数のデータが全部ピッタリ一致するタイミングを持つのは困難であり、互いに若干のタイミングの差を持つ。半導体メモリ装置の高速動作化と伴い、各データの微細な入力タイミングの差はデータ整列動作で誤動作を発生させ得る。これにより、従来の半導体メモリ装置のデータ整列回路は、このような誤動作を防止するための構造として構成された。
【０００５】
図１は、従来の半導体メモリ装置のデータ整列回路の概略構成図であり、入力データの位相情報を抽出する領域のみを示す。
【０００６】
図１に示すように、従来の半導体メモリ装置のデータ整列回路は、カウント信号(ＣＮＴ)を生成するカウンタ１；カウント信号(ＣＮＴ)に応じて、第１〜第８のデータ(ＤＱ＜１：８＞)を一つずつ順次出力するマルチプレクサ２；マルチプレクサ２から伝達されるデータに応じて、第１〜第８のクロック(ＣＬＫ＜１：８＞)をラッチする第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)；第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)の出力信号をエンコードして、３ビットのエンコード信号(ＥＮＣ)を生成するエンコーダ３；及び、エンコード信号(ＥＮＣ)を格納するレジスタ４を含む。
【０００７】
第１〜第８のクロック(ＣＬＫ＜１：８＞)は、ＤＬＬ回路又はＰＬＬ回路から生成される多位相のクロックであって、一つのクロックの位相を８等分することにより生成されるものである。マルチプレクサ２が、第１〜第８のデータ(ＤＱ＜１：８＞)の何れか一つを第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)に伝達する場合、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)のデータと比較して、速い位相のクロックが入力されるフリップフロップはハイレベルの信号を出力し、遅い位相のクロックが入力されるフリップフロップはローレベルの信号を出力する。このような位相情報抽出動作の際、第１〜第８のデータ(ＤＱ＜１：８＞)は、全部ハイレベルの電位を有するように制御される。
【０００８】
エンコーダ３は、前述した動作により生成される第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)の出力信号をエンコードして、レジスタ４に伝達する。これにより、レジスタ４は、一ビットのデータの位相情報を格納する。以後、マルチプレクサ２、第１〜第８のフリップフロップ(ＦＦ１〜ＦＦ８)及びエンコーダ３が繰り返し動作すれば、結果として、レジスタ４は第１〜第８のデータ(ＤＱ＜１：８＞)の各ビットに対する位相情報を格納することができる。
【０００９】
以後、レジスタ４に格納された第１〜第８のデータ(ＤＱ＜１：８＞)の各ビットに対する位相情報は、未図示の回路領域において第１〜第８のデータ(ＤＱ＜１：８＞)の位相を制御するのに用いられる。このように、半導体メモリ装置のデータ整列回路は、第１〜第８のデータ(ＤＱ＜１：８＞)のそれぞれの位相を制御して整列する動作を行うことで、安定的にデータ入力動作を支援できる。
【００１０】
しかしながら、前述したデータ整列回路は、ＤＬＬ回路又はＰＬＬ回路から多位相のクロックが伝送されて動作するため、多くの信号ラインの具備が必須である。よって、面積効率の低下、さらに、複雑な回路構成に従ってデータの位相情報を抽出することによる設計容易性の低下が発生し得る。このように、従来の半導体メモリ装置のデータ整列回路は、大きい占有面積、且つ、設計容易性の低下という技術的限界を持っている。これは、高性能の半導体メモリ装置の具現を阻害する要素になり得る。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】アメリカ登録特許 ６６４３７８９
【発明の概要】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、面積効率及び設計容易性を向上させる半導体メモリ装置のデータ整列回路及び方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一実施例による半導体メモリ装置のデータ整列回路は、ストロボ遅延コードに応じて、データストロボクロックの位相を制御し、遅延ストロボクロックを生成するデータストロボクロック位相制御部；それぞれのデータ遅延コードに応じて、それぞれの入力データの位相を制御し、それぞれの遅延データを生成する複数のデータ位相制御部；前記遅延ストロボクロックに応じて、それぞれの遅延データをラッチし、それぞれのラッチデータ及び整列データを生成する複数のデータ整列部；及び、前記ラッチデータの複数の位相を判別する動作を行い、前記ストロボ遅延コード及び前記複数のデータ遅延コードを生成する遅延コード生成部を含む。
【００１４】
本発明の他の実施例による半導体メモリ装置のデータ整列回路は、複数のデータが入力されると、最も位相の遅いデータの位相情報を抽出して、ストロボ遅延コードとして出力する遅延コード生成部；前記ストロボ遅延コードに応じて、データストロボクロックの位相を制御し、遅延ストロボクロックを生成するデータストロボクロック位相制御部；及び、前記遅延ストロボクロックを用いて、データラッチ動作をそれぞれ行って前記複数のデータを出力し、前記複数のデータに対するデータ整列動作をそれぞれ行う複数のデータ整列部を含む。
【００１５】
本発明のまた他の実施例による半導体メモリ装置のデータ整列方法は、ａ）複数の入力データの位相を判別して、最も位相の遅いデータの位相情報を抽出する段階；ｂ）前記抽出された位相情報を用いて、データストロボクロックを遅延させ、前記最も位相の遅いデータに同期させる段階；及び、ｃ）前記位相調整されたデータストロボクロックと同位相を有するように、前記複数の入力データを一つずつ順次遅延させる段階を含む。
【発明の効果】
【００１６】
本発明の半導体メモリ装置のデータ整列回路及び方法は、別途の内部クロックなしにデータ整列動作を行うことで、クロックの伝送ラインが不要になるため、面積効率の向上が図られる。
【００１７】
また、本発明の半導体メモリ装置のデータ整列回路及び方法は、回路構成の簡素化により、設計容易性の向上が図られる。
【図面の簡単な説明】
【００１８】
【図１】従来の半導体メモリ装置のデータ整列回路の概略構成図である。
【図２】本発明の一実施例による半導体メモリ装置のデータ整列回路の構成を示すブロック図である。
【図３】図２に示す半導体メモリ装置のデータ整列回路の動作を説明するためのタイミング図である。
【図４】図３に示すデータストロボクロック位相制御部の構成図である。
【図５】図２に示す第１のデータ整列部の構成図である。
【図６】図２に示す遅延コード生成部の構成図である。
【図７】図６に示すカウンタから生成される第１〜第９の動作区間信号の波形図である。
【図８】図６に示すコード生成部の動作を説明するための概念図である。
【発明を実施するための形態】
【００１９】
図２は、本発明の一実施例による半導体メモリ装置のデータ整列回路の構成を示すブロック図である。
【００２０】
同図に示すように、本発明の一実施例による半導体メモリ装置のデータ整列回路は、ストロボ遅延コード(ＳＤＬＹ)に応じて、データストロボクロック(ＤＱＳ)の位相を制御して、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)を生成するデータストロボクロック位相制御部１０；それぞれ第１〜第８のデータ遅延コード(ＤＱＤＬＹ１〜ＤＱＤＬＹ８)に応じて、第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)の位相を制御して、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)を生成する第１〜第８のデータ位相制御部２１〜２８；それぞれ遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)に応じて、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)をラッチして、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)及び第１〜第８の整列データ(Ｄ＿ＡＬＮ１〜Ｄ＿ＡＬＮ８)を生成する第１〜第８のデータ整列部３１〜３８；及び、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)に応じて、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)の位相を判別する動作を行い、ストロボ遅延コード(ＳＤＬＹ)及び第１〜第８のデータ遅延コード(ＤＱＤＬＹ１〜ＤＱＤＬＹ８)を生成する遅延コード生成部４０を含む。
【００２１】
データストロボクロック(ＤＱＳ)及び第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)は、外部のメモリ制御装置から入力される信号である。第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)は、初期データ整列動作の際、すなわち第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)に対する遅延量を設定する動作が行われる間、全部ハイレベルの電位を有する。
【００２２】
データストロボクロック位相制御部１０及び第１〜第８のデータ位相制御部２１〜２８は、データ整列回路の動作の開始時点に、それぞれデータストロボクロック(ＤＱＳ)及び第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)に既設定の遅延時間を付与して、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)及び第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)を生成する。
【００２３】
以後、第１〜第８のデータ整列部３１〜３８は、それぞれ遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)を用いて、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)をラッチして、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)を生成し、これを遅延コード生成部４０に伝達する。また、第１〜第８のデータ整列部３１〜３８は、それぞれ遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)を用いて、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)を再度ラッチして、第１〜第８の整列データ(Ｄ＿ＡＬＮ１〜Ｄ＿ＡＬＮ８)を生成し、これをグローバルデータバス(図示せず)を介してコア回路領域(図示せず)に伝達する。
【００２４】
遅延コード生成部４０は、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)が入力されると、最も位相の遅いデータの位相情報を抽出して、ストロボ遅延コード(ＳＤＬＹ)を生成する。データストロボクロック位相制御部１０は、ストロボ遅延コード(ＳＤＬＹ)の論理値により、データストロボクロック(ＤＱＳ)を遅延させ、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)を生成する。
【００２５】
ここで、ストロボ遅延コード(ＳＤＬＹ)とは、ストロボ位相判別信号(ＳＰＤ)の状態に対応する論理値を有し、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相を調整するのに用いられる信号コードである。また、遅延ストロボクロック（ＤＱＳ＿ＤＬＹ）とは、ストロボ遅延コードに基づいて、データスストロボクロック(ＤＱＳ)を所定の時間遅延させたクロック信号である。
【００２６】
このとき、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相は、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)のうちで最も位相の遅いデータの位相に合わせることになる。
【００２７】
以後、遅延コード生成部４０は、第１のラッチデータ(Ｄ＿ＬＡＴ１)の位相情報を抽出する。このとき、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相に基づいて、第１のラッチデータ(Ｄ＿ＬＡＴ１)の位相がどのくらい進んでいるかに対する情報を抽出し、これを第１のデータ遅延コード(ＤＱＤＬＹ１)として第１のデータ位相制御部２１に伝達する。第１のデータ位相制御部２１は、第１のデータ遅延コード(ＤＱＤＬＹ１)の論理値により、第１の入力データ(ＤＩＮ１)を遅延させ、第１の遅延データ(Ｄ＿ＤＬＹ１)を生成する。このとき、第１の遅延データ(Ｄ＿ＤＬＹ１)の位相は、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相に合わせることになる。
【００２８】
遅延コード生成部４０及び第２〜第８のデータ位相制御部２２〜２８は、第２〜第８の入力データ(ＤＩＮ２〜ＤＩＮ８)に対し、このような動作を順次行い、これにより、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)の位相が全部同一になる。そして、第１〜第８のデータ整列部３１〜３８は、このように位相が一致した第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)を整列させる動作を行うので、より安定的にデータ整列動作を行うことができる。
【００２９】
このように、本発明の一実施例による半導体メモリ装置のデータ整列回路は、データストロボクロック(ＤＱＳ)の位相を調整した後、入力データ(ＤＩＮ１〜ＤＩＮ８)の位相を前記位相調整したデータストロボクロック(ＤＱＳ)に一致させることで、別途のクロックなしもデータ整列動作を安定的に行うことができる。よって、半導体メモリ装置のデータ整列回路の占有面積が従来に比べて著しく減少する。また、別途のクロックが不要であるため、設計容易性も向上する。
【００３０】
前述した半導体メモリ装置のデータ整列回路の動作は、図３のタイミング図を参照して容易に理解できる。
図３は、図２に示す半導体メモリ装置のデータ整列回路の動作を説明するためのタイミング図である。
【００３１】
図には、データストロボクロック(ＤＱＳ)の遅延により生成された遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)と、第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)の遅延により生成された第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)とが示されている。
【００３２】
(Ａ)で表示される領域は、データストロボクロック(ＤＱＳ)及び第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)に既設定された遅延量が付与された初期状態の遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)と、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)とを示す。このように、半導体メモリ装置のデータ整列回路の動作初期に、データストロボクロック(ＤＱＳ)と、第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)の位相とは、不一致の状態で入力される。
【００３３】
以後、(Ｂ)領域によれば、半導体メモリ装置のデータ整列回路は、データストロボクロック(ＤＱＳ)を遅延させて遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)を生成するが、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)のうちで最も位相の遅いデータの位相と、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相とを一致させる動作を行う。このような動作は、遅延コード生成部４０が、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)の位相を判別して、最も位相の遅いデータの位相情報を抽出し、データストロボクロック位相制御部１０が、前記抽出された位相情報を用いて、データストロボクロック(ＤＱＳ)を遅延させる動作を行うことによりなされる。
【００３４】
以後、(Ｃ)領域に示すように、半導体メモリ装置のデータ整列回路は、位相調整した遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)と同位相を有するように、第１〜第８の入力データ(ＤＩＮ１〜ＤＩＮ８)を一つずつ順次遅延させ、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)を生成する。
【００３５】
これにより、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)と、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)との位相を一致させる動作が完了する。
【００３６】
図４は、図２に示すデータストロボクロック位相制御部の詳細構成図である。
同図に示すように、データストロボクロック位相制御部１０は、ストロボ遅延コード(ＳＤＬＹ)を格納するレジスタ１１０；及び、レジスタ１１０から伝達されるストロボ遅延コード(ＳＤＬＹ)に応じて、データストロボクロック(ＤＱＳ)を遅延させ、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)を出力する遅延ライン１２０を含む。
【００３７】
このような構成により、データストロボクロック位相制御部１０は、ストロボ遅延コード(ＳＤＬＹ)の論理値の変化に応じて、データストロボクロック(ＤＱＳ)を可変的に遅延させることができる。また、ストロボ遅延コード(ＳＤＬＹ)がレジスタ１１０に格納されるので、ストロボ遅延コード(ＳＤＬＹ)の論理値が固定された後には、持続的に固定された遅延量をデータストロボクロック(ＤＱＳ)に付与し、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)を生成できる。
【００３８】
一方、第１〜第８のデータ位相制御部２１〜２８のそれぞれは、入出力信号の名称が異なるだけで、全部データストロボクロック位相制御部１０と同様な形態からなる。ここでは、説明の便宜の上、データストロボクロック位相制御部１０の構成だけを説明する。
【００３９】
図５は、図２に示す第１のデータ整列部の詳細構成図であり、第１〜第８のデータ整列部３１〜３８が全部同一の形態からなるので、説明の便宜の上、第１のデータ整列部３１だけを示す。ここでは、半導体メモリ装置がＤＤＲ ＳＤＲＡＭであることを例とした。これにより、第１の遅延データ(Ｄ＿ＤＬＹ１)が二ビットを有するので、第１の整列データ(Ｄ＿ＡＬＮ１)は、第１−１の整列データ(Ｄ＿ＡＬＮ１−１)と、第１−２の整列データ(Ｄ＿ＡＬＮ１−２)として具現される。
【００４０】
同図に示すように、第１のデータ整列部３１は、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)に応じて、第１の遅延データ(Ｄ＿ＤＬＹ１)をラッチして、第１のラッチデータ(Ｄ＿ＬＡＴ１)を生成する第１のフリップフロップ(ＦＦ１)；遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)が入力されるインバータ(ＩＶ);インバータ(ＩＶ)の出力信号に応じて、第１のフリップフロップ(ＦＦ１)の出力信号をラッチして、第１−１の整列データ(Ｄ＿ＡＬＮ１−１)を出力する第２のフリップフロップ(ＦＦ２)；及び、インバータ(ＩＶ)の出力信号に応じて、第１の遅延データ(Ｄ＿ＤＬＹ１)をラッチして、第１−２の整列データ(Ｄ＿ＡＬＮ１−２)を出力する第３のフリップフロップ(ＦＦ３)を含む。
【００４１】
このような構成により、第１のデータ整列部３１は、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の立ち下りエッジタイムに、第１の遅延データ(Ｄ＿ＤＬＹ１)をラッチして、第１−２の整列データ(Ｄ＿ＡＬＮ１−２)として出力する。以後、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の立ち上りエッジタイムに、第１の遅延データ(Ｄ＿ＤＬＹ１)をラッチして、第１のラッチデータ(Ｄ＿ＬＡＴ１)を出力する。以後、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の立ち下りエッジタイムに、第１のラッチデータ(Ｄ＿ＬＡＴ１)をラッチして、第１−１の整列データ(Ｄ＿ＡＬＮ１−１)として出力する。すなわち、第１のデータ整列部３１は、連続的に入力される二ビットのデータを並列に整列する動作を行う。ここで、立ち上がりエッジとは、電位がＬｏｗレベルからＨｉｇｈレベルへ遷移することをいい、立ち下がりエッジとは、電位がＨｉｇｈレベルからＬｏｗレベルへ遷移することをいう。
【００４２】
図６は、図２に示す遅延コード生成部の詳細構成図である。
同図に示すように、遅延コード生成部４０は、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)に応じてカウント動作を行い、第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)を生成するカウンタ４１０；第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)の入力により、ストロボ位相判別信号(ＳＰＤ)を生成する位相判別部４２０；第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)に応じて、ストロボ位相判別信号(ＳＰＤ)及び第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)を一つずつ順次通過させる第１のマルチプレクサ４３０；第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)及び遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)に応じて、第１のマルチプレクサ４３０から伝達される信号の論理値に対応する複数ビットのデジタルコード(ＣＯＤＥ)を生成するコード生成部４４０；及び、第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)に応じて、複数ビットのデジタルコード(ＣＯＤＥ)を、ストロボ遅延コード(ＳＤＬＹ)及び第１〜第８のデータ遅延コード(ＤＱＤＬＹ１〜ＤＱＤＬＹ８)として順次出力する第２のマルチプレクサ４５０を含む。
【００４３】
カウンタ４１０から生成される第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)の波形は、図７に示すものと同様である。すなわち、第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)は、それぞれ所定のイネーブル区間を有し、順次イネーブルされる。図７では、第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)がそれぞれ遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の４周期だけのイネーブル区間を有するものと示したが、ここでのイネーブル区間は、コード生成部４４０がデジタルコード(ＣＯＤＥ)を生成する時間を考慮したものである。すなわち、コード生成部４４０は、複数回(ここでは３回)の段階を経て、デジタルコード(ＣＯＤＥ)の論理値を設定する。ここで、一つの段階は、フィードバックループ構造からなる遅延コード生成部４０において、コード生成部４４０がデジタルコード(ＣＯＤＥ)を生成した後、それに影響を受けた信号が第１のマルチプレクサ４３０からコード生成部４４０に再入力されるまでの過程を意味する。換言すれば、第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)の各イネーブル区間は、複数回のフィードバック過程を経て、デジタルコード(ＣＯＤＥ)の論理値を最終的に設定するまでの時間により予め決定されなければならないものである。
【００４４】
示さなかったが、コード生成部４４０は、第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)のオア(ＯＲ)組合せにより活性化信号として用いる。すなわち、コード生成部４４０は、第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)の何れか一つがイネーブルされると、活性化されてデジタルコード(ＣＯＤＥ)を生成する動作を行う。第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)の各イネーブル区間の間には、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の一周期だけ、全ての信号がディセーブルされる区間がある。この区間の間、コード生成部４４０は、デジタルコード(ＣＯＤＥ)の論理値を初期化する。
【００４５】
第１のマルチプレクサ４３０は、順次イネーブルされる第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)に応じて、ストロボ位相判別信号(ＳＰＤ)から第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)まで順次コード生成部４４０に伝達する。また、第２のマルチプレクサ４５０は、第１〜第９の動作区間信号(ＯＰＲＤ１〜ＯＰＲＤ９)に応じて、デジタルコード(ＣＯＤＥ)を順次ストロボ遅延コード(ＳＤＬＹ)及び第１〜第８のデータ遅延コード(ＤＱＤＬＹ１〜ＤＱＤＬＹ８)として出力する。
【００４６】
位相判別部４２０は、ナンドゲートを備わって構成され、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)の何れか一つでもローレベルの電位を有すると、ハイレベルのストロボ位相判別信号(ＳＰＤ)を生成し、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)が全部ハイレベルの電位を有すると、ローレベルのストロボ位相判別信号(ＳＰＤ)を生成する。すなわち、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相が、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)の何れか一つの位相より進んでいる場合、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)の何れか一つはローレベルの電位を有するので、ストロボ位相判別信号(ＳＰＤ)はハイレベルの電位を有する。反面、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相が、第１〜第８の遅延データ(Ｄ＿ＤＬＹ１〜Ｄ＿ＤＬＹ８)の全ての位相より遅れている場合、第１〜第８のラッチデータ(Ｄ＿ＬＡＴ１〜Ｄ＿ＬＡＴ８)の全部はハイレベルの電位を有するので、ストロボ位相判別信号(ＳＰＤ)はローレベルの電位を有する。換言すれば、ストロボ位相判別信号(ＳＰＤ)は、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相がどのくらい調整されたかに対応する論理値を有することになる。
【００４７】
コード生成部４４０は、ストロボ位相判別信号(ＳＰＤ)の状態に対応する論理値を有するデジタルコード(ＣＯＤＥ)を生成する。このときに生成されるデジタルコード(ＣＯＤＥ)は、ストロボ遅延コード(ＳＤＬＹ)としてデータストロボクロック位相制御部１０に伝達され、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)の位相を調整するのに用いられる。
【００４８】
以後、コード生成部４４０は、第１のラッチデータ(Ｄ＿ＬＡＴ１)の状態に対応する論理値を有するデジタルコード(ＣＯＤＥ)を生成する。このとき、第１のラッチデータ(Ｄ＿ＬＡＴ１)の状態は、ストロボ遅延コード(ＳＤＬＹ)の位相よりも、第１の遅延データ(Ｄ＿ＤＬＹ１)の位相が進んでいるか遅れているかにより決定される。コード生成部４４０から生成されるデジタルコード(ＣＯＤＥ)は、第１のデータ遅延コード(ＤＱＤＬＹ１)として第１のデータ位相制御部２１に伝達され、第１の遅延データ(Ｄ＿ＤＬＹ１)の位相を調整するのに用いられる。
【００４９】
コード生成部４４０は、第８のラッチデータ(Ｄ＿ＬＡＴ８)を用いて、第８のデータ遅延コード(ＤＱＤＬＹ８)を生成するまで、このような動作を繰り返し行う。
【００５０】
コード生成部４４０は、遅延ストロボクロック(ＤＱＳ＿ＤＬＹ)に応じて動作し、第１のマルチプレクサ４３０から伝達される信号の論理値が、"０"であればデジタルコード(ＣＯＤＥ)の論理値を減少させ、"１"であればデジタルコード(ＣＯＤＥ)の論理値を増加させるようなカウンタの形態として容易に具現可能である。好ましくは、コード生成部４４０を逐次比較型カウンタの形態として具現することで、動作時間を短縮させることができる。
【００５１】
図８によれば、コード生成部４４０を逐次比較型カウンタとして具現する場合、デジタルコード(ＣＯＤＥ)の変化を容易に理解できる。デジタルコード(ＣＯＤＥ)は、初期化ごとに(１,０,０)の論理値を有する。以後、第１のマルチプレクサ４３０から伝達される信号の論理値が"０"か"１"かにより、コード生成部４４０は、デジタルコード(ＣＯＤＥ）の論理値を(１,１,０)に増加させたり、(０,１,０)に減少させる。コード生成部４４０は、以後に入力される第１のマルチプレクサ４３０の出力信号により、デジタルコード(ＣＯＤＥ)の論理値を(１,１,１)、(１,０,１)、(０,１,１)、(０,０,１)の何れか一つに設定する。コード生成部４４０は、このような動作を再度行うことで、デジタルコード(ＣＯＤＥ)が(０,０,０)〜(１,１,１)の何れか一つの論理値を有することになる。コード生成部４４０は、３段階の動作によりデジタルコード(ＣＯＤＥ)の論理値を設定する動作を完了した。一般のカウンタを利用すれば、最大７段階の動作を行うこともできるが、このように逐次比較型カウンタを用いることで、動作速度が著しく速くなる。
【００５２】
前述したように、本発明の半導体メモリ装置のデータ整列回路及び方法は、データストロボクロックの位相が、最も位相の遅い入力データの位相に一致するように調整した後、各入力データの位相を位相調整したデータストロボクロックに一致させる動作を行う。これにより、別途のクロックなしもデータ整列動作を安定的に行うことができるため、半導体メモリ装置のデータ整列回路の面積マージンが増加し、面積効率が向上する。また、従来に比べて簡素な回路構成として具現されることで、設計容易性も向上する。
【００５３】
なお、本発明の詳細な説明では具体的な実施例について説明したが、本発明の要旨から逸脱しない範囲内で多様に変形・実施が可能である。よって、本発明の範囲は、前述の実施例に限定されるものではなく、特許請求の範囲の記載及びこれと均等なものに基づいて定められるべきである。
【符号の説明】
【００５４】
１０…データストロボクロック位相制御部
４０…遅延コード生成部
１１０…レジスタ
１２０…遅延ライン
４１０…カウンタ
４４０…コード生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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