(57)【要約】【課題】コンタクト電極の形状を改善し、コンタクト抵抗を低くする。【解決手段】本発明の例に係わる不揮発性半導体メモリは、半導体基板１０上に第１ゲート絶縁膜１１を介して形成された浮遊ゲート電極１２と、浮遊ゲート電極１２上に形成されたゲート間絶縁膜１３を介して形成された制御ゲート電極１４を有するメモリセルと、半導体基板１０の上面と接したボトム電極３２と、ボトム電極３２の両端部に形成されたゲート間絶縁膜３３を介して形成されたトップ電極３４と、トップ電極３４間に形成され、かつ、ボトム電極３２の上面に接するプラグ電極３５を具備するコンタクト電極とを具備することを特徴とする。【選択図】図２
2011211112.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜を介して形成された浮遊ゲート電極と、前記浮遊ゲー
ト電極上に形成された第１ゲート間絶縁膜を介して形成された制御ゲート電極を有するメ
モリセルと、
前記半導体基板の上面と接したボトム電極と、前記ボトム電極の両端部に形成された第
２ゲート間絶縁膜を介して形成されたトップ電極と、前記トップ電極間に形成され、かつ
、前記ボトム電極の上面に接するプラグ電極を具備するコンタクト電極と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記コンタクト電極の前記トップ電極の側面に形成され、底部が前記ボトム電極に接す
る側壁絶縁膜を更に具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記コンタクト電極の前記ボトム電極の端部において、前記ボトム電極と前記半導体基
板の間に第２ゲート絶縁膜が形成されていることを特徴とする請求項１または請求項２に
記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板と、
第１方向に延び、前記半導体基板を複数の素子領域に分離する素子分離絶縁膜と、
前記素子領域上に形成されたゲート絶縁膜を介して形成された浮遊ゲート電極と、前記
電荷蓄積層上に形成された第１ゲート間絶縁膜を介して形成された制御ゲート電極を有す
るメモリセルと、
前記素子領域の上面と接したボトム電極と、前記ボトム電極の両端部に形成された第２
ゲート間絶縁膜を介して形成されたトップ電極と、前記トップ電極間に形成され、かつ、
前記ボトム電極の上面に接するプラグ電極を具備するコンタクト電極と
を具備し、
前記コンタクト電極は、前記第１方向と交差する第２方向に複数配置され、複数の前記
コンタクト電極のそれぞれの前記ボトム電極は前記素子分離絶縁膜により分離され、複数
の前記コンタクト電極のそれぞれに前記トップ電極が接続されていること特徴とする不揮
発性半導体記憶装置。
【請求項５】
メモリセルが形成されるメモリセル領域と、コンタクト電極が形成されるコンタクト領
域とを有する不揮発性半導体記憶装置において、
半導体基板上にゲート絶縁膜を形成する工程と、
前記コンタクト領域の一部の前記ゲート絶縁膜を除去し、前記半導体基板を露出する工
程と、
前記メモリセル領域において前記半導体基板上に第１ポリシリコンを形成するとともに
、前記コンタクト領域において前記露出した半導体基板上に前記第１ポリシリコンを形成
する工程と、
前記第１ポリシリコン、前記ゲート絶縁膜及び前記半導体基板をエッチングして第１方
向に延びる素子分離溝を形成する工程と、
前記素子分離溝に絶縁膜を埋め込み前記半導体基板を複数の素子領域に分離する素子分
離絶縁膜を形成する工程と、
前記半導体基板上にゲート間絶縁膜と第２ポリシリコンを形成する工程と、
前記第１ポリシリコン電極、前記ゲート間絶縁膜及び前記第２ポリシリコンを加工し、
前記メモリセル領域上に前記第１方向と交差する方向に延びる閉ループ形状の第１電極構
造を形成するとともに、前記コンタクト領域に前記第２方向に延びる第２電極構造を形成
する工程と、
前記第１電極構造の閉ループの端部の前記ゲート間絶縁膜及び前記第２ポリシリコンを
除去するとともに、前記第２電極構造の中央部分の前記ゲート間絶縁膜及び前記第１ポリ
シリコンを除去することにより前記第１ポリシリコンをそれぞれの前記素子領域上に形成
するように分離する工程と、
前記コンタクト領域において、前記第２ポリシリコン間にコンタクトプラグを形成する
工程とからなる不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特にコンタクトの構造に
関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、様々な電子機器に
搭載されている。ＮＡＮＤ型フラッシュメモリは、記憶容量の増大のため、メモリセルト
ランジスタの微細化が推し進められている。ここで、コンタクトのコンタクト抵抗、アス
ペクト比が厳しくなってきており、その改善策として、例えば、特許文献１が挙げられる
。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１００１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明は、コンタクト電極の形状を改善し、コンタクト抵抗を低くするための技術を提
案する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、半導体基板上に第１ゲート絶縁膜を介して形成された浮遊ゲ
ート電極と、前記浮遊ゲート電極上に形成された第１ゲート間絶縁膜を介して形成された
制御ゲート電極を有するメモリセルと、前記半導体基板の上面と接したボトム電極と、前
記ボトム電極の両端部に形成された第２ゲート間絶縁膜を介して形成されたトップ電極と
、前記トップ電極間に形成され、かつ、前記ボトム電極の上面に接するプラグ電極を具備
するコンタクト電極とを具備することを特徴とする不揮発性半導体記憶装置が提供される
。
【０００６】
また、本発明の別の態様によれば、半導体基板と、第１方向に延び、前記半導体基板を
複数の素子領域に分離する素子分離絶縁膜と、前記素子領域上に形成されたゲート絶縁膜
を介して形成された浮遊ゲート電極と、前記電荷蓄積層上に形成された第１ゲート間絶縁
膜を介して形成された制御ゲート電極を有するメモリセルと、前記素子領域の上面と接し
たボトム電極と、前記ボトム電極の両端部に形成された第２ゲート間絶縁膜を介して形成
されたトップ電極と、前記トップ電極間に形成され、かつ、前記ボトム電極の上面に接す
るプラグ電極を具備するコンタクト電極と具備し、前記コンタクト電極は、前記第１方向
と交差する第２方向に複数配置され、複数の前記コンタクト電極のそれぞれの前記ボトム
電極は前記素子分離絶縁膜により分離され、複数の前記コンタクト電極のそれぞれに前記
トップ電極が接続されていること特徴とする不揮発性半導体記憶装置が提供される。
【０００７】
また、本発明の別の態様によれば、半導体基板上にゲート絶縁膜を形成する工程と、前
記コンタクト領域の一部の前記ゲート絶縁膜を除去し、前記半導体基板を露出する工程と
、前記メモリセル領域において前記半導体基板上に第１ポリシリコンを形成するとともに
、前記コンタクト領域において前記露出した半導体基板上に前記第１ポリシリコンを形成
する工程と、前記第１ポリシリコン、前記ゲート絶縁膜及び前記半導体基板をエッチング
して第１方向に延びる素子分離溝を形成する工程と、前記素子分離溝に絶縁膜を埋め込み
前記半導体基板を複数の素子領域に分離する素子分離絶縁膜を形成する工程と、前記半導
体基板上にゲート間絶縁膜と第２ポリシリコンを形成する工程と、前記第１ポリシリコン
電極、前記ゲート間絶縁膜及び前記第２ポリシリコンを加工し、前記メモリセル領域上に
前記第１方向と交差する方向に延びる閉ループ形状の第１電極構造を形成するとともに、
前記コンタクト領域に前記第２方向に延びる第２電極構造を形成する工程と、前記第１電
極構造の閉ループの端部の前記ゲート間絶縁膜及び前記第２ポリシリコンを除去するとと
もに、前記第２電極構造の中央部分の前記ゲート間絶縁膜及び前記第１ポリシリコンを除
去することにより前記第１ポリシリコンをそれぞれの前記素子領域上に形成するように分
離する工程と、前記コンタクト領域において、前記第２ポリシリコン間にコンタクトプラ
グを形成する工程とからなる不揮発性半導体記憶装置の製造方法が提供できる。
【発明の効果】
【０００８】
本発明によれば、コンタクト電極の形状を改善し、コンタクト抵抗を低くすることがで
きる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施形態に係る、半導体記憶装置のメモリセルアレイの構造例を示す平面図である。
【図２】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、（ｄ）は図１のＤ−Ｄ線に沿った断面図である。
【図３】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、（ｄ）は図１のＤ−Ｄ線に沿った断面図である。
【図４】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図３に続く断面図である。
【図５】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す平面図であり、図４に続く平面図であり、図１の平面図に相当するものである。
【図６】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す平面図であり、図５に続く平面図であり、図１の平面図に相当するものである。
【図７】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す平面図であり、図６に続く平面図であり、図１の平面図に相当するものである。
【図８】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図７に続く断面図である。
【図９】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す平面図であり、図８に続く平面図であり、図１の平面図に相当するものである。
【図１０】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図９に続く断面図である。
【図１１】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１０に続く断面図である。
【図１２】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１１に続く断面図である。
【図１３】第１の実施形態に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１２に続く断面図である。
【図１４】第１の実施形態の変形例に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、（ａ）は図１のＡ−Ａ線に沿った断面図であり、（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、（ｄ）は図１のＤ−Ｄ線に沿った断面図である。
【図１５】第１の実施形態の変形例に係る、ＮＡＮＤ型フラッシュメモリの製造プロセスを説明するために示す断面図であり、図１４に続く断面図である。
【発明を実施するための形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては
、全図にわたり共通の部分には共通の参照符号を付す。
【００１１】
[第１の実施形態]
＜１．平面構造例＞
図１にこの発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイの平面構造
例について説明する。本例では、半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを
一例に挙げて説明する。
【００１２】
図示するように、メモリセルアレイ１００は、ビット線（ＢＬ）方向に沿って延び、Ｂ
Ｌ方向と交差するワード線（ＷＬ）方向に所定の間隔で配置された複数のアクティブエリ
アＡＡ（Active Area）を備えている。これら、アクティブエリアＡＡ間には素子分離絶
縁膜ＳＴＩが形成されている。また、メモリセルアレイ１００は、ワード線方向に沿って
延び、ビット線方向に所定の間隔で配置されたワード線ＷＬを備えている。このアクティ
ブエリアＡＡとワード線ＷＬの交差する部分にメモリセルＭＣが形成されている。このメ
モリセルＭＣがビット線方向に複数個直列配置されることによりメモリセル列を形成して
いる。
【００１３】
このメモリセル列の両端部には、ワード線方向に延びる選択ゲートＳＧが形成され、メ
モリセルストリングを構成している。この選択ゲートＳＧとアクティブエリアＡＡの交点
には選択ゲートトランジスタＳＧＴが形成されている。また、選択ゲートＳＧはビット線
方向において隣接し、この選択ゲートＳＧ間には、ビット線コンタクトエリアＢＣＡが設
けられている。このビット線コンタクトエリアＢＣＡには、側壁部ＤＣＧＡと接続部ＤＦ
ＧＡに分かれ、接続部ＤＦＧＡはビット線方向において側壁部ＤＣＧＡに挟まれている。
【００１４】
この接続部ＤＦＧＡにコンタクトプラグ３５が形成されている。
【００１５】
＜２．断面構造例＞
図２にこの発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイの断面構造
例について説明する。図２（ａ）は図１のＡ−Ａ線に沿った断面図であり、図２（ｂ）は
図１のＢ−Ｂ線に沿った断面図であり、図２（ｃ）は図１のＣ−Ｃ線に沿った断面図であ
り、図２（ｄ）は図１のＤ−Ｄ線に沿った断面図である。
【００１６】
図２（ａ）に示すように、メモリセルＭＣは、導体基板１０上にゲート絶縁膜１１を介
して形成された浮遊ゲート電極１２と、浮遊ゲート電極１２上に形成されたゲート間絶縁
膜１３を介して形成された制御ゲート電極１４を有している。メモリセルＭＣ間の半導体
基板１０の表面にはソース・ドレイン拡散層となる拡散層２６を有している。ここで、メ
モリセルＭＣ、ゲート絶縁膜１１と拡散層２６でメモリセルトランジスタＭＴを構成して
いる。
【００１７】
選択ゲートトランジスタＳＧＴは、導体基板１０上にゲート絶縁膜１１を介して形成さ
れたゲート電極２５と、このゲート電極２５を挟むようにして形成されたソース・ドレイ
ン拡散層となる拡散層２１を有している。このゲート電極２５は、浮遊ゲート電極１２と
同じ材料からなる下層ゲート電極２２、下層ゲート電極２２上に形成され、開口ＥＩを有
するゲート間絶縁膜２３を介して形成された上層ゲート電極２４を有している。下層ゲー
ト電極２２と上層ゲート電極２４は開口ＥＩを通じて電気的に接続されている。
【００１８】
ビット線コンタクトエリアＢＣＡには、ビット線コンタクトＢＣが形成されている。こ
のビット線コンタクトＢＣは、半導体基板１０の上面に形成され、開口ＧＩを有するゲー
ト絶縁膜１１を介し、開口ＧＩにおいて半導体基板１０の上面と接し、浮遊ゲート電極１
２と同じ材料からなるボトム電極３２と、このビット線コンタクトエリアＢＣＡの側壁部
ＤＣＧＡにおいて、ボトム電極３２の上部に形成されたゲート間絶縁膜３３と、側壁部Ｄ
ＣＧＡにおいて、ボトム電極３２上にゲート間絶縁膜３３を介して形成された制御ゲート
電極１４と同じ材料からなるトップ電極３４と、このトップ電極３４間に形成され、かつ
、ボトム電極３２の上面に接するコンタクトプラグ３５から構成されている。
【００１９】
ここで、ゲート間絶縁膜３３はビット線方向においてボトム電極３２の両端部に形成さ
れていると言える。また、ゲート間絶縁膜３３は、側壁部ＤＣＧＡにおいて、ボトム電極
３２とトップ電極３４を電気的に分離している。すなわち、トップ電極３４はボトム電極
３２及びコンタクトプラグ３５から電気的に分離されている。
【００２０】
また、ビット線コンタクトＢＣのボトム電極３２の端部において、ボトム電極３２と半
導体基板１０の間にゲート絶縁膜１１が形成されている。この部分に、ゲート絶縁膜１１
が形成されることにより、後述する開口ＧＩのボトム電極３２との合わせマージンを大き
くすることができる。
【００２１】
また、開口ＧＩの下に位置する半導体基板１０の表面には接続拡散層３１が形成されて
いる。この接続拡散層３１は拡散層２１と接続されていることが好ましいが、離れていて
もビット線コンタクトＢＣから拡散層２１に電位を転送できる距離であれば問題ない。例
えば、ビット線コンタクトＢＣに２．５Ｖを加える場合であれば、ボトム電極３２と半導
体基板１０の間に形成されたゲート絶縁膜１１の下に反転層が形成され、接続拡散層３１
と拡散層２１を接続する。なお、それぞれの構成を見やすくするため、図面では接続拡散
層３１と拡散層２１とが離れている場合を記載する。
【００２２】
メモリセルＭＣ間は、層間絶縁膜５１で埋められている。また、ゲート電極２５と向か
い合うメモリセルＭＣの側面及びゲート電極２５の側面には側壁絶縁膜５２が形成されて
いる。また、ゲート電極２５と向かい合うビット線コンタクトＢＣの側面にも側壁絶縁膜
５３が形成されている。また、ビット線コンタクトＢＣのトップ電極３４の側面に形成さ
れ、底部がボトム電極３２に接する側壁絶縁膜５４が形成されている。コンタクトプラグ
３５はこの側壁絶縁膜５４の間に位置している。また、ビット線方向におけるボトム電極
３２の幅はコンタクトプラグ３５の径より広い。
【００２３】
メモリセルＭＣ、ゲート電極２５及びビット線コンタクトＢＣを覆うように絶縁膜６０
が形成されている。この絶縁膜６０中にビット線コンタクトＢＣに接続される上層配線６
１が形成されている。この上層配線６１上にビット線ＢＬが形成されている。
【００２４】
図２（ｂ）に示すように、半導体基板１０の表面から半導体基板１０中に至る素子分離
絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体基板１０が
アクティブエリアＡＡとなる。
【００２５】
半導体基板１０の上にはゲート絶縁膜１１を介して浮遊ゲート電極１２が形成されてい
る。この浮遊ゲート電極１２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、こ
の浮遊ゲート電極１２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子
分離絶縁膜ＳＴＩの上面と浮遊ゲート電極１２の上面及び側面に連続してゲート間絶縁膜
１３が形成されている。このゲート間絶縁膜１３上には制御ゲート電極１４が形成されて
いる。この制御ゲート電極１４上には絶縁膜６０が形成されている。
【００２６】
図２（ｃ）に示すように、ビット線コンタクトエリアＢＣＡの側壁部ＤＣＧＡにおける
ビット線コンタクトＢＣの断面形状は、半導体基板１０の表面から半導体基板１０中に至
る素子分離絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体
基板１０がアクティブエリアＡＡとなる。
【００２７】
半導体基板１０の上にはゲート絶縁膜１１を介してボトム電極３２が形成されている。
【００２８】
このボトム電極３２の下部側面は素子分離絶縁膜ＳＴＩと接している。また、このボトム
電極３２の上部は素子分離絶縁膜ＳＴＩの上面から突出している。この素子分離絶縁膜Ｓ
ＴＩの上面とボトム電極３２の上面及び側面に連続してゲート間絶縁膜３３が形成されて
いる。このゲート間絶縁膜３３上にはトップ電極３４が形成されている。このトップ電極
３４上には絶縁膜６０が形成されている。
【００２９】
ここで、トップ電極３４はアクティブエリアＡＡを跨ぎ隣接するボトム電極３２上に延
びている。しかし、図２（ａ）に示したように、コンタクト電極プラグ３５とトップ電極
３４はゲート間絶縁膜３３、トップ電極３４の側面に形成され、底部がボトム電極３２に
接する側壁絶縁膜５４及び絶縁膜６０により電気的に分離されている。
【００３０】
図２（ｄ）に示すように、ビット線コンタクトエリアＢＣＡの接続部ＤＦＧＡにおける
ビット線コンタクトＢＣの断面形状は、半導体基板１０の表面から半導体基板１０中に至
る素子分離絶縁膜ＳＴＩが形成されている。この素子分離絶縁膜ＳＴＩに挟まれる半導体
基板１０がアクティブエリアＡＡとなる。この半導体基板１０の表面には接続拡散層３１
が形成されている。
【００３１】
半導体基板１０の表面に接するようにボトム電極３２が形成されている。このボトム電
極３２の側面は素子分離絶縁膜ＳＴＩと接している。また、ボトム電極３２の上面は素子
分離絶縁膜ＳＴＩの上面より低く、それぞれのアクティブエリアＡＡ上に形成されたボト
ム電極３２は素子分離絶縁膜ＳＴＩによって分離されている。それぞれのボトム電極３２
の上面に接するようにコンタクトプラグ３５が形成されている。プラグ電極３５の上面に
接するように上層配線６１が形成されている。また、コンタクトプラグ３５及び上層配線
６１は絶縁膜６０で覆われている。
【００３２】
＜３．製造方法＞  
次に、本例の半導体記憶装置の製造方法について、図３乃至図１３面を用いて説明する
。図３、４、８、１０〜１３の（ａ）は図１のＡ−Ａ線に沿った断面図であり、図３、４
、８、１０〜１５の（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図３、４、８、１０
〜１３の（ｃ）は図１のＣ−Ｃ線に沿った断面図であり、図３、４、８、１０〜１３の（
ｄ）は図１のＤ−Ｄ線に沿った断面図であり、図５〜７、９は図１に相当する平面図であ
る。
【００３３】
まず、図示は省略するが、導体基板１０中に、例えば、イオン注入法等を用いて、Ｎ型
不純物を導入し、Ｎ型ウェル（n-well）を形成する。続いて、上記形成したＮ型ウェル中
に、例えば、イオン注入法を用いて、ボロン等のＰ型不純物を導入し、Ｐ型ウェル（p-we
ll）を形成する。
【００３４】
次に、図３（ａ）〜（ｄ）に示すように、半導体基板１０の表面に、例えば、熱酸化法
を用いてシリコン酸化膜からなるゲート絶縁膜１１を形成する。次に、接続部ＤＦＧＡに
おける部分のゲート絶縁膜を選択的に除去し、開口ＧＩを形成する。なお、ビット線方向
における開口ＧＩの幅は、接続部ＤＦＧＡの幅と等しくなくても良い。
【００３５】
次に、図４（ａ）〜（ｄ）に示すように、半導体基板１０及びゲート絶縁膜１１上に、
例えば、第１のポリシリコン７１を堆積させる。
【００３６】
次に、半導体基板１０及び第１のポリシリコン７１及びゲート絶縁膜１１を選択的にエ
ッチングし、トレンチ溝を形成し、絶縁膜を埋め込むことにより素子分離絶縁膜ＳＴＩを
形成する。この素子分離絶縁膜ＳＴＩの上面を第１のポリシリコン７１の上面より落とし
込み、第１のポリシリコン７１及び素子分離絶縁膜ＳＴＩ上に、例えば、ＯＮＯ膜からな
る電極間絶縁膜７２を堆積させる。
【００３７】
次に、選択ゲートトランジスタＳＧＴにおける電極間絶縁膜７２を一部除去し開口ＥＩ
を形成する。その後、第１のポリシリコン７１上及び開口ＥＩ中に第２のポリシリコン７
３を堆積させる。
【００３８】
次に、図５に示すように、ポリシリコン７３上に、例えば、シリコン窒化膜からなる、
マスク材を形成し、リソグラフィ技術を用いてパターンニングする。その結果、ワード線
方向に延び、ビット線方向に所定の間隔を置いて形成される第１マスクパターン７４と、
選択ゲートＳＧが形成される領域に形成される第２マスクパターン７５とビット線コンタ
クトエリアＢＣＡに形成される第３マスクパターン７６を形成する。
【００３９】
なお、点線で示した部分は上方から見えないが、理解しやすくするために、アクティブ
エリアＡＡと素子分離絶縁膜ＳＴＩを示したものである。
【００４０】
次に、図６に示すように、第１乃至第３マスクパターン７４〜７６をスリミングさせ、
例えば、シリコン酸化膜からなる側壁マスクを全面に堆積させる。その後、異方性エッチ
ングにより、側壁マスクを加工することにより、第１乃至第３マスクパターン７４〜７６
の周囲を取り囲む側壁マスクパターン７７を形成する。すなわち、側壁マスクパターン７
７はワード線方向に延びる直線部７７−１と、その両端をビット線方向に延びる直線接続
部７７―２で接続された環状に形成されている。また、直線接続部７７−２は素子分離絶
縁膜ＳＴＩ上に形成されており、直線接続部７７−２の下には第２のポリシリコン７３は
形成されているが、第１のポリシリコン７１は形成されていない。素子分離絶縁膜ＳＴＩ
を形成するためのトレンチ溝を形成した時点で第１のポリシリコン７１が除去されるから
である。
【００４１】
ここで、側壁マスクパターン７７のビット線方向における幅は、ワード線ＷＬの幅と等
しくなり、第１マスクパターン７４のビット線方向における幅は、ビット線方向における
ワード線ＷＬの間隔と等しくなる。
【００４２】
次に、図７に示すように、リソグラフィ技術及びエッチング技術を用いて、第１マスク
パターン７４を選択的に除去する。その結果、メモリセルＭＣが形成される領域上にワー
ド線方向に延びる閉ループ形状の側壁マスクパターン７７を形成するとともに、ビット線
コンタクトエリアＢＣＡにワード線方向に延びる第３マスクパターン７６及びこの第３マ
スクパターン７６を囲む側壁マスクパターン７７が形成される。同様に、ワード線方向に
延びる第２マスクパターン７５及びこの第２マスクパターン７５を囲む側壁マスクパター
ン７７も形成される。
【００４３】
次に、図８（ａ）〜（ｄ）に示すように、第２及び第３マスクパターン及び側壁マスク
パターン７７をマスクとして、第１のポリシリコン７１、電極間絶縁膜７２第２のポリシ
リコン７３をエッチングにて除去する。その結果、メモリセルＭＣ、選択ゲートトランジ
スタＳＧＴのゲート電極２５及びビット線コンタクトＢＣのボトム電極３２の形状が形成
される。
【００４４】
ここで、メモリセルＭＣにおける第１のポリシリコン７１が、浮遊ゲート電極１２とな
り、電極間絶縁膜７２がゲート間絶縁膜１３となり、第２のポリシリコン７３が制御ゲー
ト電極１４となる。また、選択ゲートトランジスタＳＧＴにおける第１のポリシリコン７
１が、下層ゲート電極２２となり、電極間絶縁膜７２がゲート間絶縁膜２３となり第２の
ポリシリコン７３が上層ゲート電極２４となる。また、ビット線コンタクトＢＣにおける
第１のポリシリコン７１が、ボトム電極３２となり、電極間絶縁膜７２がゲート間絶縁膜
３３となり、第２のポリシリコン７３がトップ電極３４となる。
【００４５】
なお、この時点ではワード線ＷＬは、上面から見ると、２本の直線部７７−１のそれぞ
れの端部が直線接続部７７−２で接続された閉ループ形状となっている。また、このエッ
チング工程において合わせズレが生じた状態でエッチングを行うと、開口ＧＩ中にボトム
電極３２が覆われない場合がある。そのため、ゲート長方向において、開口ＧＩの幅より
も、ボトム電極３２の幅を大きくすることにより、開口ＧＩのボトム電極３２との合わせ
マージンを大きくすることができる。その結果、ビット線コンタクトＢＣのボトム電極３
２の端部において、ボトム電極３２と半導体基板１０の間にゲート絶縁膜１１が形成され
ることになる。
【００４６】
次に、図９に示すように、側壁マスクパターン７７の直線接続部７７−２及びビット線
コンタクトエリアＢＣＡの接続部ＤＦＧＡを開口するような第４マスクパターン７８を形
成する。この際、直線部７７−１の端部が第４マスクパターン７８から一部露出されてい
ても良い。
【００４７】
次に、第４マスクパターン７８をマスクとして、例えば、ＲＩＥ法により、第２マスク
パターン７５、第３マスクパターン７６、側壁マスクパターン７７、制御ゲート電極１４
、上層ゲート電極２４、トップ電極３４及びゲート間絶縁膜１３、２３、３３をエッチン
グする。さらに、このエッチングは、トップ電極３４が残存しないように、ボトム電極３
２の上部の一部までエッチングする。
【００４８】
その結果、図１０に示すように、ビット線コンタクトエリアＢＣＡの接続部ＤＦＧＡに
おいて、底面がボトム電極３２中にある開口ＧＥが形成される。この工程と同時に、メモ
リセルＭＣの直線接続部７７−２の制御ゲート電極１４及びゲート間絶縁膜１３も除去さ
れ、ワード線方向に延び、ビット線方向に所定の間隔をおいて配置されるワード線ＷＬが
形成される。
【００４９】
この開口ＧＥによって、側壁部ＤＣＧＡにボトム電極３２の上部に形成されたゲート間
絶縁膜３３と、ボトム電極３２上にゲート間絶縁膜３３を介して形成されたトップ電極３
４が形成される。また、ボトム電極３２の上部の一部までエッチングされることにより、
接続部ＤＦＧＡにおいてボトム電極３２の上面が素子分離絶縁膜ＳＴＩの上面より低くな
る。すなわち、それぞれのアクティブエリアＡＡ上に形成されたボトム電極３２は素子分
離絶縁膜ＳＴＩによって分離される。
【００５０】
なお、接続部ＤＦＧＡにおいてトップ電極３４上には側壁マスクパターン７７のみ形成
されているが、一部に、第３マスクパターン７６が残存していても良い。
【００５１】
次に、図１１に示すように、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート
電極２５及びビット線コンタクトのボトム電極３２をマスクとして、イオンインプランテ
ーション法により、不純物として例えば、ヒ素またはリンを半導体基板１０に注入する。
【００５２】
その結果、メモリセルＭＣ間及びゲート電極２５を挟むようにしてソース・ドレイン拡散
層２１、２６が形成される。
【００５３】
次に、接続部ＤＦＧＡを開口するレジストマスクを形成し、イオンインプランテーショ
ン法により、不純物として例えば、ヒ素またはリンを半導体基板１０に注入する。その結
果、開口ＧＩを取り囲むように半導体基板１０の表面に接続拡散層３１が形成される。な
お、このレジストマスクは接続部ＤＦＧＡに加えて側壁部ＤＣＧＡの一部を開口していて
も良い、側壁部ＤＣＧＡに形成された側壁マスクパターン７７、トップ電極３４をマスク
として使用できるため、開口ＧＥを取り囲むように半導体基板１０の表面に接続拡散層３
１が形成できる。
【００５４】
また、接続拡散層３１の底部は素子分離絶縁膜ＳＴＩの底部より浅くなるように調整す
る。その結果、それぞれのボトム電極３２にコンタクトプラグ３５が形成された場合であ
っても、ワード線方向において電気的に分離することができる。
【００５５】
なお、接続拡散層３１は開口ＧＩを形成した直後にイオンインプランテーション法によ
り形成しても良い。その結果、開口ＧＩを形成するマスクと同時に接続拡散層３１を形成
することができ、工程の簡略化ができる。
【００５６】
次に、半導体基板１０の全面に、メモリセルＭＣ間を埋めると共に、メモリセルＭＣと
ゲート電極２５間及びゲート電極２５とビット線コンタクトＢＣ間を埋めないように、例
えば、シリコン酸化膜を堆積させる。その後、異方性エッチングによりシリコン酸化膜を
エッチングする。その結果、図１２に示すように、メモリセルＭＣ間に側壁絶縁膜５１が
形成され、ゲート電極２５と向かい合うメモリセルＭＣの側面及びゲート電極２５の側面
に側壁絶縁膜５２を形成される。また、ゲート電極２５と向かい合うビット線コンタクト
ＢＣの側面に側壁絶縁膜５３が形成される。また、ビット線コンタクトＢＣのトップ電極
３４の側面に形成され、底部がボトム電極３２に接する側壁絶縁膜５４が形成される。そ
の後、第２マスクパターン７５及び側壁マスクパターン７７を除去する。
【００５７】
次に、半導体基板１０の全面に、例えば、シリコン酸化膜を堆積させ、コンタクトプラ
グ３５を形成する領域にボトム電極３２を露出する開口Ｐを形成する。その結果、図１３
に示すように、メモリセルＭＣ、ゲート電極２５及びビット線コンタクトＢＣを覆い、コ
ンタクトプラグ３５を形成する領域に開口Ｐを有する絶縁膜６０が形成される。なお、側
壁絶縁膜５４に絶縁膜６０と材質が異なる絶縁膜を用いることにより、開口Ｐが合わせず
れによりトップ電極３４側に近づいた時でも、側壁絶縁膜５４と絶縁膜６０のエッチング
レートの差により、トップ電極３４の側面が開口Ｐにより露出されることを防止すること
ができる。
【００５８】
次に、開口Ｐに導電体を埋め込むことによりコンタクトプラグ３５が形成される。その
後は周知の技術を用いてビット線コンタクトＢＣに接続される上層配線６１が形成するこ
とにより、図２に示す不揮発性半導体記憶装置が製造される。
【００５９】
＜４．製造方法の変形例＞  
次に、本例の半導体記憶装置の製造方法の変形例について、図１４乃至図１５面を用い
て説明する。図１４、１５の（ａ）は図１のＡ−Ａ線に沿った断面図であり、図１４、１
５の（ｂ）は図１のＢ−Ｂ線に沿った断面図であり、図１４、１５の（ｃ）は図１のＣ−
Ｃ線に沿った断面図であり、図１４、１５の（ｄ）は図１のＤ−Ｄ線に沿った断面図であ
る。なお、前述した半導体記憶装置の製造方法と同じ工程は説明を省略する。また、前述
した半導体記憶装置の製造方法と同じ部分には同じ参照符号を記載する。
【００６０】
まず、図４における工程で、第１のポリシリコンの少なくとも下層にはヒ素またはリン
等のｎ型の不純物をドープする。その後、図１１に示す工程の前までは、前述した半導体
記憶装置の製造方法と同じである。
【００６１】
次に、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのゲート電極及びビット線コン
タクトのボトム電極３２をマスクとして、イオンインプランテーション法により、不純物
として例えば、ヒ素またはリンを半導体基板１０に注入する。その結果、図１４に示すよ
うにメモリセルＭＣ間及びゲート電極２５を挟むようにして不純物注入領域２１―１、２
６―１が形成される。
【００６２】
次に、図１５に示すように、アニールにより不純物注入領域２１―１、２６―１の不純
物が固定化され、メモリセルＭＣ間及びゲート電極２５を挟むようにしてソース・ドレイ
ン拡散層２１、２６が形成される。それと同時にポリシリコン７１にドープされたｎ型の
不純物が開口ＧＩを通じて半導体基板１０に拡散され接続拡散層３１が形成される。その
結果、自己整合的に接続拡散層３１が形成される。
【００６３】
また、接続拡散層３１の底部は素子分離絶縁膜ＳＴＩの底部より浅くなるように調整す
る。その結果、それぞれのボトム電極３２にコンタクトプラグ３５が形成された場合であ
っても、ワード線方向において電気的に分離することができる。
【００６４】
この製造方法の変形例によれば、メモリセルＭＣ、選択ゲートトランジスタＳＧＴのチ
ャネルをサーフェス型にするために、第１のポリシリコンの少なくとも下層にドープした
ｎ型の不純物を利用して、自己整合的に接続拡散層３１を形成することができる。
【００６５】
また、拡散層２１、２６の不純物固定化のアニールと同時に接続拡散層３１をすること
ができる。その結果、工程を簡略化することができる。
【００６６】
＜５．本例に係る効果＞  
この実施形態に係る半導体記憶装置およびその製造方法によれば、少なくとも下記（１
）乃至（３）の効果が得られる。  
（１）ビット線コンタクトＢＣのアスペクト比を小さくできる。  
上記のように、ボトム電極３２の上面にコンタクトプラグ３５を形成することでビット
線コンタクトＢＣを形成している。ここで、コンタクトプラグ３５の高さはビット線ＢＬ
の底面からボトム電極３２の上面までの距離である。すなわち、ボトム電極３２の高さ分
だけコンタクトプラグ３５の高さを減らすことができ、加工マージンを向上させると共に
、コンタクトプラグ３５の形状を安定化させることができる。
【００６７】
（２）ビット線コンタクトＢＣの抵抗を小さくできる。  
ビット線コンタクトＢＣの底部にコンタクトプラグ３５の径より広い幅を有するボトム
電極３２が形成されている。すなわち、ビット線コンタクトＢＣの全体の抵抗を下げるこ
とができる。また、コンタクト抵抗を減らすためにコンタクトプラグ３５の径を広げる必
要はないので、不揮発性半導体記憶装置の縮小化にも有利である。
【００６８】
（３）製造コストの低減に対して有利である。  
ボトム電極３２は浮遊ゲート電極１２と同時に形成できる。さらに、接続部ＤＦＧＡの
トップ電極３４、ゲート間絶縁膜３３を除去する工程は、２本の直線部７７−１のそれぞ
れの端部が直線接続部７７−２に接続された閉ループ形状の直線接続部７７−２を除去す
る工程と同時に行われる。その結果、工程数を増加させることなく、コンタクト電極の形
状を改善し、コンタクト抵抗を低くすることができる。
【００６９】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定され
るものではない。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削
除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったも
のも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【符号の説明】
【００７０】
ＥＩ、ＧＩ・・・開口、ＭＣ・・・メモリセル、ＢＣ・・・ビット線コンタクト、１１
・・・ゲート絶縁膜、１２・・・浮遊ゲート電極、１３、３３・・・ゲート間絶縁膜、１
４・・・制御ゲート電極、３１・・・接続拡散層、３２・・・ボトム電極、３４・・・ト
ップ電極、３５・・・コンタクト電極プラグ、５１、５２、５３、５４・・・側壁絶縁膜
【図１】
2011211112.tif 000003
【図２】
2011211112.tif 000004
【図３】
2011211112.tif 000005
【図４】
2011211112.tif 000006
【図５】
2011211112.tif 000007
【図６】
2011211112.tif 000008
【図７】
2011211112.tif 000009
【図８】
2011211112.tif 000010
【図９】
2011211112.tif 000011
【図１０】
2011211112.tif 000012
【図１１】
2011211112.tif 000013
【図１２】
2011211112.tif 000014
【図１３】
2011211112.tif 000015
【図１４】
2011211112.tif 000016
【図１５】
2011211112.tif 000017