(57)【要約】【課題】メモリーセルのデータが意図せずに書き換えられることを防止できる電源切換回路、不揮発性記憶装置、集積回路装置及び電子機器等を提供すること。【解決手段】電源切換回路は、第１の高電位電源ＶＰＰ及び第１の高電位電源ＶＰＰよりも低電位の第２の高電位電源ＶＤＤのいずれか一方を選択して、供給電源として出力する電源選択回路１００と、切換制御信号ＳＧに基づいて電源選択回路１００を制御する制御回路２００とを含む。制御回路２００は、第１、第２の高電位電源ＶＰＰ、ＶＤＤの電圧レベルが共に立ち上がるまでは、電源選択回路１００が供給電源として第１の高電位電源ＶＰＰを出力しないように電源選択回路を制御し、第１、第２の高電位電源ＶＰＰ、ＶＤＤの電圧レベルが共に立ち上がった後に、切換制御信号ＳＧに基づいて、電源選択回路１００が第１、第２の高電位電源ＶＰＰ、ＶＤＤのいずれか一方を供給電源として出力するように電源選択回路１００を制御する。【選択図】図７
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【特許請求の範囲】
【請求項１】
第１の高電位電源及び前記第１の高電位電源よりも低電位の第２の高電位電源のいずれか一方を選択して、供給電源として出力する電源選択回路と、
切換制御信号に基づいて前記電源選択回路を制御する制御回路とを含み、
前記制御回路は、
前記第１の高電位電源及び前記第２の高電位電源の電圧レベルが共に立ち上がるまでは、前記電源選択回路が前記供給電源として前記第１の高電位電源を出力しないように前記電源選択回路を制御し、
前記第１の高電位電源及び前記第２の高電位電源の電圧レベルが共に立ち上がった後に、前記切換制御信号に基づいて、前記電源選択回路が前記第１の高電位電源及び前記第２の高電位電源のいずれか一方を前記供給電源として出力するように前記電源選択回路を制御することを特徴とする電源切換回路。
【請求項２】
請求項１において、
前記電源選択回路は、
前記第１の高電位電源のノードと第１のノードとの間に設けられる第１の電源切換用トランジスターと、
前記第１のノードと電源出力ノードとの間に設けられる第２の電源切換用トランジスターとを含み、
前記制御回路は、前記第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターのゲートを制御することを特徴とする電源切換回路。
【請求項３】
請求項２において、
前記電源選択回路は、
前記第２の高電位電源のノードと前記第１のノードとの間に設けられ、ゲートが前記第２の高電位電源のノードに接続される第３の電源切換用トランジスターと、
前記第２の高電位電源のノードと前記電源出力ノードとの間に設けられ、ゲートが前記第２の高電位電源のノードに接続される第４の電源切換用トランジスターとを含み、
前記制御回路は、前記第１のノードから供給される電圧を電源電圧として動作することを特徴とする電源切換回路。
【請求項４】
請求項２又は３において、
前記制御回路は、
前記第２の高電位電源の電圧レベルが立ち上がる前に前記第１の高電位電源の電圧レベルが立ち上がった場合に、前記第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターを共にオフ状態にするための初期設定電圧を、前記第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターのゲート電圧として設定することを特徴とする電源切換回路。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記制御回路は、第１の制御回路を含み、
前記第１の制御回路は、
前記第１のノードと第２のノードとの間に設けられ、ゲートが低電位電源ノードに接続される第１のトランジスターと、
前記第２のノードと第３のノードとの間に設けられ、前記切換制御信号によりオン・オフされる第２のトランジスターと、
前記第３のノードと前記低電位電源ノードとの間に設けられ、ゲートが前記第２の高電位電源のノードに接続される第３のトランジスターを含み、
前記第１の制御回路は、
前記第２のノードの電圧レベルに基づいて、前記第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターのゲートを制御するための第１の制御信号を出力することを特徴とする電源切換回路。
【請求項６】
請求項５において、
前記制御回路は、第２の制御回路を含み、
前記第２の制御回路は、前記第１の高電位電源の電圧レベルの立ち上がりよりも遅い時定数で立ち上がる第２の制御信号を出力することを特徴とする電源切換回路。
【請求項７】
請求項５において、
前記制御回路は、第２の制御回路を含み、
前記第２の制御回路は、
前記第１のノードと第４のノードとの間に設けられ、ゲートが前記低電位電源ノードに接続される第４のトランジスターと、
前記第４のノードと前記低電位電源ノードとの間に設けられるキャパシターとを含み、
前記第２の制御回路は、
前記第４のノードの電圧レベルに基づいて、前記第２の電源切換用トランジスターのゲートを制御するための第２の制御信号を出力することを特徴とする電源切換回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記第１の高電位電源は、電気的に書き換え可能な不揮発性メモリーセルの消去及び書き込み動作用の高電位電源であり、
前記第２の高電位電源は、前記不揮発性メモリーセルの読み出し動作用の高電位電源であることを特徴とする電源切換回路。
【請求項９】
請求項１乃至８のいずれかに記載の電源切換回路と、
不揮発性メモリーセルアレイとを含むことを特徴とする不揮発性記憶装置。
【請求項１０】
請求項９に記載の不揮発性記憶装置を含むことを特徴とする集積回路装置。
【請求項１１】
請求項１０に記載の集積回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源切換回路、不揮発性記憶装置、集積回路装置及び電子機器等に関する。
【背景技術】
【０００２】
近年、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型やフローティングゲート型などの不揮発性メモリーセルを用いた記憶装置が製品化されている。これらの不揮発性記憶装置では、通常の電源の他に消去及び書き込み動作用の電源が使用され、２つの電源を切り換えるための電源切換回路が必要になる。また、電源投入時の誤動作やノイズ等によってメモリーセルのデータが意図せずに書き換えられてしまうなどの問題がある。
【０００３】
この課題に対して例えば特許文献１には、ノイズによって誤動作が生じてもメモリー回路から誤った信号が出力されないようにする手法が開示されている。
【０００４】
しかしながらこの手法では、電源切換回路の誤動作等によるメモリーセルのデータの書き換えを防止できないなどの課題があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１７４４９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明の幾つかの態様によれば、メモリーセルのデータが意図せずに書き換えられることなどを防止できる電源切換回路、不揮発性記憶装置、集積回路装置及び電子機器等を提供できる。
【課題を解決するための手段】
【０００７】
本発明の一態様は、第１の高電位電源及び前記第１の高電位電源よりも低電位の第２の高電位電源のいずれか一方を選択して、供給電源として出力する電源選択回路と、切換制御信号に基づいて前記電源選択回路を制御する制御回路とを含み、前記制御回路は、前記第１の高電位電源及び前記第２の高電位電源の電圧レベルが共に立ち上がるまでは、前記電源選択回路が前記供給電源として前記第１の高電位電源を出力しないように前記電源選択回路を制御し、前記第１の高電位電源及び前記第２の高電位電源の電圧レベルが共に立ち上がった後に、前記切換制御信号に基づいて、前記電源選択回路が前記第１の高電位電源及び前記第２の高電位電源のいずれか一方を前記供給電源として出力するように前記電源選択回路を制御する電源切換回路に関係する。
【０００８】
本発明の一態様によれば、第１の高電位電源及び第２の高電位電源の電圧レベルが共に立ち上がるまでは、第１の高電位電源が出力されないようになる。従って、誤操作や静電気などにより第２の高電位電源の電圧レベルが立ち上がる前に第１の高電位電源が立ち上がった場合に、第１の高電位電源が内部の回路に印加されることなどを防止できる。
【０００９】
また本発明の一態様では、前記電源選択回路は、前記第１の高電位電源のノードと第１のノードとの間に設けられる第１の電源切換用トランジスターと、前記第１のノードと電源出力ノードとの間に設けられる第２の電源切換用トランジスターとを含み、前記制御回路は、前記第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターのゲートを制御してもよい。
【００１０】
このようにすれば、電源選択回路は、制御回路により第１の電源切換用トランジスターと第２の電源切換用トランジスターとをオン・オフすることで、第１の高電位電源を第１のノード及び電源出力ノードに出力したり、非出力にしたりすることができる。
【００１１】
また本発明の一態様では、前記電源選択回路は、前記第２の高電位電源のノードと前記第１のノードとの間に設けられ、ゲートが前記第２の高電位電源のノードに接続される第３の電源切換用トランジスターと、前記第２の高電位電源のノードと前記電源出力ノードとの間に設けられ、ゲートが前記第２の高電位電源のノードに接続される第４の電源切換用トランジスターとを含み、前記制御回路は、前記第１のノードから供給される電圧を電源電圧として動作してもよい。
【００１２】
このようにすれば、電源選択回路は、第１の高電位電源が選択されない場合には、第３の電源切換用トランジスター及び第４の電源切換用トランジスターがオン状態になるから、第２の高電位電源に基づく電圧を第１のノード及び電源出力ノードに出力することができる。また、第１のノードには第１の高電位電源又は第２の高電位電源が出力されるから、制御回路は、第１のノードから供給される電圧を電源電圧として動作することができる。
【００１３】
また本発明の一態様では、前記電源選択回路は、前記第２の高電位電源のノードと前記電源出力ノードとの間に設けられ、ゲートが第２の高電位電源用制御回路により制御される第５の電源切換用トランジスターを含み、前記第２の高電位電源が選択された場合に、前記第５の電源切換用トランジスターがオン状態になってもよい。
【００１４】
このようにすれば、第２の高電位電源が選択された場合に、第５の電源切換用トランジスターがオン状態になることで、第２の高電位電源を電源出力ノードに所定の電圧で出力することができる。
【００１５】
また本発明の一態様では、前記制御回路は、前記第２の高電位電源の電圧レベルが立ち上がる前に前記第１の高電位電源の電圧レベルが立ち上がった場合に、前記第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターを共にオフ状態にするための初期設定電圧を、前記第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターのゲート電圧として設定してもよい。
【００１６】
このようにすれば、第１の電源切換用トランジスター及び第２の電源切換用トランジスターを共にオフ状態にすることで、第２の高電位電源の電圧レベルが立ち上がる前に第１の高電位電源が立ち上がった場合に、第１の高電位電源を非出力にすることができる。
【００１７】
また本発明の一態様では、前記制御回路は、第１の制御回路を含み、前記第１の制御回路は、前記第１のノードと第２のノードとの間に設けられ、ゲートが低電位電源ノードに接続される第１のトランジスターと、前記第２のノードと第３のノードとの間に設けられ、前記切換制御信号によりオン・オフされる第２のトランジスターと、前記第３のノードと前記低電位電源ノードとの間に設けられ、ゲートが前記第２の高電位電源のノードに接続される第３のトランジスターを含み、前記第１の制御回路は、前記第２のノードの電圧レベルに基づいて、前記第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターのゲートを制御するための第１の制御信号を出力してもよい。
【００１８】
このようにすれば、第２の高電位電源の電圧レベルが立ち上がる前に第１の高電位電源が立ち上がった場合に、第１のトランジスターがオン状態であるから第２のノードの電圧レベルが上昇する。そして、第２のノードの電圧レベルが上昇することで、第１の制御信号が低電位レベルになる。その結果、第１の電源切換用トランジスター及び前記第２の電源切換用トランジスターを共にオフ状態にすることができる。また、第１の高電位電源及び第２の高電位電源の電圧レベルが共に立ち上がった後には、切換制御信号により第２のトランジスターがオン・オフされる。これにより、第２のノードが低電位レベル又は高電位レベルに設定されるようになる。従って、第２のノードの電圧レベルに基づいて出力される第１の制御信号により、第１の電源切換用トランジスター及び第２の電源切換用トランジスターをオン・オフすることができる。
【００１９】
また本発明の一態様では、前記制御回路は、第２の制御回路を含み、前記第２の制御回路は、前記第１の高電位電源の電圧レベルの立ち上がりよりも遅い時定数で立ち上がる第２の制御信号を出力してもよい。
【００２０】
このようにすれば、電源選択回路は、時定数で決まる所定の時間の経過後に、すなわち第１の高電位電源が印加されて所定の電圧レベルに達した後に、第１の高電位電源を出力することができる。その結果、第１の高電位電源を安定して内部の回路に供給することなどができる。
【００２１】
また本発明の一態様では、前記制御回路は、第２の制御回路を含み、前記第２の制御回路は、前記第１のノードと第４のノードとの間に設けられ、ゲートが前記低電位電源ノードに接続される第４のトランジスターと、前記第４のノードと前記低電位電源ノードとの間に設けられるキャパシターとを含み、前記第２の制御回路は、前記第４のノードの電圧レベルに基づいて、前記第２の電源切換用トランジスターのゲートを制御するための第２の制御信号を出力してもよい。
【００２２】
このようにすれば、第１の高電位電源が印加されてから、第４のトランジスターの電流駆動能力とキャパシターのキャパシタンス値とにより決まる時定数に対応する時間の経過後に、第４のノードが高電位レベルに設定され、第２の制御信号が高電位レベルに設定される。その結果、上記の時定数に対応する時間の経過後に、第２の電源切換用トランジスターをオン状態にすることができる。
【００２３】
また本発明の一態様では、前記第１の高電位電源は、電気的に書き換え可能な不揮発性メモリーセルの消去及び書き込み動作用の高電位電源であり、前記第２の高電位電源は、前記不揮発性メモリーセルの読み出し動作用の高電位電源であってもよい。
【００２４】
このようにすれば、誤操作や静電気などにより第２の高電位電源の電圧レベルが立ち上がる前に第１の高電位電源が立ち上がった場合に、第１の高電位電源が不揮発性メモリーセルに印加されることを防止できる。その結果、不揮発性メモリーセルのデータが意図せずに書き換えられてしまうことなどを防止できる。
【００２５】
本発明の他の態様は、上記に記載の電源切換回路と、不揮発性メモリーセルアレイとを含む不揮発性記憶装置に関係する。
【００２６】
本発明の他の態様は、上記に記載の不揮発性記憶装置を含む集積回路装置及び電子機器に関係する。
【図面の簡単な説明】
【００２７】
【図１】不揮発性メモリーセルの構造の一例。
【図２】不揮発性メモリーセルの各動作を説明する図。
【図３】メモリーセルアレイ、ワード線、ソース線等の詳細な構成例。
【図４】不揮発性記憶装置の基本的な構成例。
【図５】電源切換回路の比較例。
【図６】電源切換回路の比較例の動作を説明する図。
【図７】電源切換回路の第１の構成例。
【図８】図８（Ａ）〜図８（Ｃ）は、第１〜第３の構成例の動作を説明する図。
【図９】電源切換回路の第２の構成例。
【図１０】第２の構成例の各ノードの電圧波形の一例。
【図１１】電源切換回路の第３の構成例。
【図１２】図１２（Ａ）、図１２（Ｂ）は、集積回路装置及び電子機器の構成例。
【発明を実施するための形態】
【００２８】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２９】
１．不揮発性記憶装置
図１は、電気的にデータの書き込み及び消去が可能な不揮発性メモリーセルの構造の一例として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型を示したものである。なお、本実施形態の不揮発性メモリーセルは図１に示す構造に限定されるものではない。
【００３０】
図１に示すメモリーセルは、半導体層５１０、ソースドレイン領域５２０、第１のゲート絶縁層５３０、ゲート電荷蓄積層５４０、第２のゲート絶縁層５５０、ゲート導電層５６０及び絶縁層５７０を有する。ソースドレイン領域５２０の一方はソース線ＳＬに接続され、他方はビット線ＢＬに接続される。また、ゲート導電層５６０はワード線ＷＬに接続される。
【００３１】
ゲート電荷蓄積層５４０は例えば窒化シリコン層（Ｓｉ３Ｎ４層）で形成され、ゲート導電層５６０は例えばポリシリコン層で形成され、第１、第２のゲート絶縁層５３０、５５０及び絶縁層５７０は例えば酸化シリコン層（ＳｉＯ２層）で形成される。これによりＭＯＮＯＳ構造が実現される。
【００３２】
ＭＯＮＯＳ型のメモリーセルでは、チャネルを走行する電子の一部がホットエレクトロンとなり、第１のゲート絶縁層５３０の障壁を越えて、ゲート電荷蓄積層５４０に捕獲される（トラップされる）ことで、データの書き込みが行われる。すなわち、ゲート電荷蓄積層５４０にトラップされた電荷の有無によって、メモリーセルのしきい値電圧が変化することで、記憶されたデータの０、１を判定する。具体的には、書き込み動作によりゲート電荷蓄積層５４０に負電荷が蓄積された状態（例えばデータ０の状態）では、しきい値電圧が高くなる。一方、消去動作ではバンド間トンネル効果で発生したホール（正孔）の一部が電界により加速されてホットホールになりゲート電荷蓄積層５４０に注入される。注入されたホールがトラップされた負電荷を電気的に中和することで、データが消去される（例えばデータ１の状態になる）。
【００３３】
図２は、不揮発性メモリーセル（ＭＯＮＯＳ型）の各動作（消去、書き込み、読み出し）を説明する図である。図２に示すように、消去動作時には、ワード線ＷＬは低電位電源電圧ＶＳＳ（例えば０Ｖ）、ソース線ＳＬは第１の高電位電源電圧ＶＰＰ、ビット線ＢＬはフローティング状態に設定される。この消去動作によりデータ１が記憶される。また書き込み動作時には、ワード線ＷＬはＶＰＰ、ソース線ＳＬはＶＰＰ、ビット線ＢＬはＶＳＳに設定される。この書き込み動作によりデータ０が記憶される。また読み出し動作時には、ワード線ＷＬは第２の高電位電源電圧ＶＤＤ、ソース線ＳＬはＶＳＳに設定され、ビット線ＢＬの電位がセンスアンプによりセンシングされてデータ１又は０が読み出される。
【００３４】
ここで第１の高電位電源電圧ＶＰＰは、少なくとも書き込み動作（データ書き込み）に用いられる電圧であり、例えば消去動作（データ消去）にも用いることができる。また第１の高電位電源電圧ＶＰＰは、通常の回路の電源電圧である第２の高電位電源ＶＤＤよりも高い電位の電圧（例えば５Ｖ以上の電圧）であり、例えば不揮発性メモリーセルのソース又はゲートに印加される電圧である。
【００３５】
図３に、本実施形態の不揮発性記憶装置におけるメモリーセルアレイ、ワード線、ソース線等の詳細な構成例を示す。なお、本実施形態の不揮発性記憶装置は図３の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００３６】
本実施形態の電源切換回路は、切換制御信号ＳＧに基づいて、第１の高電位電源ＶＰＰ及び第２の高電位電源ＶＤＤのいずれか一方を選択して、供給電源として出力する。具体的には、消去動作時や書き込み動作時には、切換制御信号ＳＧがＨレベル（高電位レベル）になり、電源切換回路は第１の高電位電源電圧ＶＰＰを電源出力ノードＶＯＵＴに出力する。一方、読み出し動作時には、切換制御信号ＳＧがＬレベル（低電位レベル）になり、電源切換回路は第２の高電位電源電圧ＶＤＤを電源出力ノードＶＯＵＴに出力する。切換制御信号ＳＧは、不揮発性記憶装置に設けられたメモリー制御回路（周辺回路）により生成される。
【００３７】
この供給電源は、メインワード線ドライバーＤＭ１、ＤＭ２及びインバーターＩＮＶの電源として供給される。また、この供給電源は、電源スイッチ回路ＳＳＣを介してソーススイッチ回路ＳＳ１、ＳＳ２に供給される。また、この供給電源は、図３には示していないが、消去動作及び書き込み動作に関係する他の回路にも供給される。
【００３８】
メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１と、複数のビット線ＢＬ１、ＢＬ２・・・と、複数のワード線ＷＬ１、ＷＬ２・・・と、複数のソース線ＳＬ１、ＳＬ２・・・と、複数のソーススイッチ回路ＳＳ１、ＳＳ２・・・を含む。なおビット線、ワード線、ソース線の本数やソーススイッチ回路の個数は任意である。また他のメモリーブロックの構成もメモリーブロックＭＢ１と同様であるため、ここでは説明を省略する。
【００３９】
メモリーセルアレイＭＡ１には、複数の不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２・・・が設けられる。これらの各不揮発性メモリーセルは、各ワード線（各ソース線）と各ビット線の交差位置に対応する場所に設けられる。
【００４０】
ソース線ＳＬ１、ＳＬ２は、ワード線ＷＬ１、ＷＬ２に対応して設けられる。例えばソース線ＳＬ１はワード線ＷＬ１に対応して設けられ、ソース線ＳＬ２はワード線ＷＬ２に対応して設けられる。
【００４１】
メインワード線ドライバーＤＭ１、ＤＭ２・・・は、後述するロウデコーダーＲＤＥＣ（図４）に含まれ、メインワード線ＷＬ１Ｘ、ＷＬ２Ｘ・・・を駆動する。また、サブワード線ドライバーＤＳ１、ＤＳ２・・・は、後述するワード・ソース線ドライバーＷＳＤＲ１１（図４）に含まれ、サブワード線ＷＳ１、ＷＳ２・・・を駆動する。メインワード線ＷＬ１Ｘ、ＷＬ２Ｘ・・・は、ワード線ＷＬ１、ＷＬ２・・・の反転ノードである。
【００４２】
ソーススイッチ回路ＳＳ１、ＳＳ２は、ワード線ＷＬ１、ＷＬ２及びソース線ＳＬ１、ＳＬ２に対応して設けられる。例えばソーススイッチ回路ＳＳ１は、ワード線ＷＬ１及びソース線ＳＬ１に対応して設けられ、ソーススイッチ回路ＳＳ２は、ワード線ＷＬ２及びソース線ＳＬ２に対応して設けられる。
【００４３】
そしてＳＳ１、ＳＳ２の各ソーススイッチ回路は、各ソーススイッチ回路に対応するワード線が選択状態になった場合に、第１の高電位電源電圧ＶＰＰを、対応するワード線により選択された不揮発性メモリーセルのソースに対して供給する。
【００４４】
例えばワード線ＷＬ１が選択され、ＷＬ１がＨレベル（高電位レベル）になると、サブワード線であるＷＳ１がＨレベル（ＶＰＰ、ＶＤＤ）になり、ＷＬ１の反転ノードであるメインワード線ＷＬ１ＸがＬレベル（低電位レベル、ＶＳＳ）になる。これにより、ソーススイッチ回路ＳＳ１（トランスファーゲートのＮ型及びＰ型トランジスター）がオンになる。この時、ワード線ＷＬ２は非選択状態であり、Ｌレベルであるため、ＷＳ２がＬレベル、ＷＬ２ＸがＨレベルになり、ソーススイッチ回路ＳＳ２はオフになる。
【００４５】
そして、第１の高電位電源電圧ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、不揮発性メモリーセルＭ１１、Ｍ１２のソース線ＳＬ１に供給される。この結果、ワード線ＷＬ１により選択されている不揮発性メモリーセルＭ１１、Ｍ１２のソースに対してＶＰＰが印加され、消去動作や書き込み動作が実行されるようになる。
【００４６】
消去動作時には、消去信号ＥＲがＨレベル（ＶＰＰ）になり、インバーターＩＮＶによって、サブワード線ドライバーＤＳ１の電源ノードＷＳＣはＶＳＳに設定される。更に消去用トランジスターＴＥ１がオンになることによって、ワード線ＷＬ１に対応するサブワード線ＷＳ１はＶＳＳに設定され、不揮発性メモリーセルＭ１１、Ｍ１２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ１のトランスファーゲートを構成するＮ型トランジスターがオフになる。また消去信号ＥＲがＨレベルになると、インバーターＩＮＶによって、サブワード線ドライバーＤＳ２の電源ノードＷＳＣもＶＳＳに設定される。更に消去用トランジスターＴＥ２もオンになることによって、ワード線ＷＬ２に対応するサブワード線ＷＳ２がＶＳＳに設定され、メモリーセルＭ２１、Ｍ２２のゲートにＶＳＳが印加される。この時、ソーススイッチ回路ＳＳ２のトランスファーゲートを構成するＮ型トランジスターはオフになる。
【００４７】
そして例えばワード線ＷＬ１、ＷＬ２が選択され、ＷＬ１、ＷＬ２がＨレベルになると、ＷＬ１、ＷＬ２の反転ノードであるメインワード線ＷＬ１Ｘ、ＷＬ２Ｘが、メインワード線ドライバーＤＭ１、ＤＭ２によりＶＳＳに設定される。これにより、ソーススイッチ回路ＳＳ１、ＳＳ２のトランスファーゲートを構成するＰ型トランジスターがオンになり、ソーススイッチ回路ＳＳ１、ＳＳ２は導通状態になる。消去動作時には電源切換回路がＶＰＰを出力するから、導通状態になったソーススイッチ回路ＳＳ１、ＳＳ２を介してソース線ＳＬ１、ＳＬ２にＶＰＰが印加される。この結果、選択された不揮発性メモリーセルＭ１１、Ｍ１２、Ｍ２１、Ｍ２２のソースに対してＶＰＰが印加され、図２に示す消去動作が実行される。なお、この時、図２に示すようにビット線ＢＬ１、ＢＬ２は、例えば後述する読み出し＆書き込み回路ＲＷＣ１（図４）によりフローティング状態に設定される。
【００４８】
書き込み動作時には、電源切換回路がＶＰＰを出力するから、ワード線ＷＬ１が選択されてＨレベルになると、ＷＬ１のサブワード線ＷＳ１は、サブワード線ドライバーＤＳ１によりＶＰＰに設定される。一方、メインワード線ＷＬ１Ｘはメインワード線ドライバーＤＭ１によりＶＳＳに設定される。これにより、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のゲートにはＶＰＰが印加されると共に、ソーススイッチ回路ＳＳ１はオンになる。従って、ＶＰＰが、ソーススイッチ回路ＳＳ１を介して、ソース線ＳＬ１に印加される。従って、ワード線ＷＬ１により選択された不揮発性メモリーセルＭ１１、Ｍ１２のソースにはＶＰＰが印加され、図２に示す書き込み動作が実行される。なお、この時、図２に示すようにビット線ＢＬ１、ＢＬ２は読み出し＆書き込み回路ＲＷＣ１によりＶＳＳに設定される。具体的には、メモリーセルＭ１１にデータを書き込む場合には、ビット線ＢＬ１がＶＳＳに設定され、メモリーセルＭ１２にデータを書き込む場合には、ビット線ＢＬ２がＶＳＳに設定される。
【００４９】
読み出し動作時には、電源切換回路はＶＰＰではなくＶＤＤを出力する。従って、メインワード線ドライバーＤＭ１、ＤＭ２及びインバーターＩＮＶに対して、ＶＰＰの代わりにＶＤＤが供給される。これにより例えばワード線ＷＬ１が選択されると、不揮発性メモリーセルＭ１１、Ｍ１２のゲートはＶＤＤに設定される。また、読み出し動作時には、ソース電圧設定回路ＳＳＣにより、ソーススイッチ回路ＳＳ１、ＳＳ２に供給される電圧がＶＳＳに設定される。従って、例えばワード線ＷＬ１が選択されて、ソーススイッチ回路ＳＳ１がオンになると、ソース線ＳＬ１はＶＳＳに設定される。このようにして図３に示す読み出し動作が実行される。
【００５０】
図４に本実施形態の不揮発性記憶装置の基本的な構成例を示す。この不揮発性記憶装置は、例えばＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor)型又はフローティングゲート型などの不揮発性記憶装置であって、電源切換回路、メモリーブロックＭＢ１、ＭＢ２・・・と、アドレスバッファーＡＤＢＦと、ローアドレスデコーダーＲＤＥＣと、カラムデコーダーＣＤＥＣを含む。なお、本実施形態の記憶装置は図４の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００５１】
電源切換回路は、切換制御信号ＳＧに基づいて、第１の高電位電源ＶＰＰ及び第２の高電位電源ＶＤＤのいずれか一方を選択して、供給電源として電源出力ノードＶＯＵＴに出力する。この供給電源は、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２などに供給される。
【００５２】
メモリーブロックＭＢ１は、メモリーセルアレイＭＡ１、ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２、読み出し＆書き込み回路ＲＷＣ１、入出力バッファーＩＯ１を含む。メモリーブロックＭＢ２は、メモリーセルアレイＭＡ２、ワード・ソース線ドライバーＷＳＤＲ２１、ＷＳＤＲ２２、読み出し＆書き込み回路ＲＷＣ２、入出力バッファーＩＯ２を含む。
【００５３】
メモリーセルアレイＭＡ１は、電気的にデータの書き込み及び消去が可能な複数の不揮発性メモリーセルを含む。この不揮発性メモリーセルとしては、例えば図１に示したＭＯＮＯＳ構造のメモリーセルを用いることができる。
【００５４】
ワード・ソース線ドライバーＷＳＤＲ１１、ＷＳＤＲ１２は、各メモリーセルに接続されるワード線及びソース線に、読み出し、書き込み、消去の各動作に必要な電圧を印加させるための回路である。ワード・ソース線ドライバーの詳細な構成は、例えば図３に示したものである。
【００５５】
読み出し＆書き込み回路ＲＷＣ１は、メモリーブロックＭＢ１からのデータの読み出しや、ＭＢ１へのデータの書き込みを行うための回路であり、センスアンプやビット線のライトドライバーなどにより構成される。例えばメモリーブロックＭＢ１からのデータの読み出し時には、読み出し＆書き込み回路ＲＷＣ１のセンスアンプが、ビット線の電位をセンシングして増幅することで、データの読み出しが実現される。またメモリーブロックＭＢ１へのデータの書き込み時には、読み出し＆書き込み回路ＲＷＣ１のライトドライバーが、例えばカラムデコーダーＣＤＥＣにより選択されたビット線をＶＳＳに設定することで、データの書き込み動作が実現される。
【００５６】
入出力バッファーＩＯ１は、外部の処理部（ＣＰＵ、制御回路等）が、データを書き込んだり、データを読み出すためのバッファーである。例えば書き込み動作時には、処理部が、メモリーブロックＭＢ１に書き込むべき入力データを、入出力バッファーＩＯ１（書き込み用のデータレジスター）に書き込む。また読み出し動作時には、読み出し＆書き込み回路ＲＷＣ１により読み出されたデータが、入出力バッファーＩＯ１（読み出し用のデータレジスター）を介して処理部により読み出される。
【００５７】
なおメモリーブロックＭＢ２の構成・動作はメモリーブロックＭＢ１と同様であるため、詳細な説明は省略する。
【００５８】
以上説明したように、本実施形態の電源切換回路を含む不揮発性記憶装置によれば、消去動作時及び書き込み動作時には、第１の高電位電源ＶＰＰを選択して、ＶＰＰを必要とする回路（消去動作及び書き込み動作に関係する回路）に供給することができる。また、ＶＰＰを必要としない読み出し動作時には、第２の高電位電源ＶＤＤを選択して上記の回路に供給することができる。このようにすることで、読み出し動作時にメモリーセルに高電圧のＶＰＰが印加されなくなるから、記憶されたデータが書き換えられることを防止できる。
【００５９】
２．電源切換回路
上述したように、電気的に書き換え可能な不揮発性記憶装置においては、メモリーセルの消去及び書き込み動作時には第１の高電位電源ＶＰＰが用いられ、書き込み動作時には第２の高電位電源ＶＤＤが用いられる。そのために、切換制御信号ＳＧに基づいて、ＶＰＰ及びＶＤＤのいずれか一方を選択して供給電源として出力する電源切換回路が設けられる。
【００６０】
図５に、電源切換回路の比較例を示す。この比較例は、電源選択回路１００、制御回路（ＶＰＰ用）２０１及び制御回路（ＶＤＤ用）３００を含む。電源選択回路１００は、Ｐ型の第１、第２、第５の電源切換用トランジスターＴＡ１、ＴＡ２、ＴＡ５及びＮ型の第３、第４の電源切換用トランジスターＴＡ３、ＴＡ４を含む。ＴＡ１のゲート入力ノードＧ１及びＴＡ２のゲート入力ノードＧ２に、制御回路（ＶＰＰ用）２０１の出力信号が入力される。ＴＡ５のゲート入力ノードＧ５に、制御回路（ＶＤＤ用）３００の出力信号が入力される。
【００６１】
Ｇ１、Ｇ２が共にＨレベルの時はＴＡ１、ＴＡ２は共にオフ状態であるから、ＶＰＰは電源出力ノードＶＯＵＴに出力されない。この時には、Ｇ５がＬレベルになり、ＴＡ５がオン状態になることで、ＶＤＤが電源出力ノードＶＯＵＴに出力される。また、ＴＡ３がオン状態となることで、ノードＮ１の電位がＶＤＤ−ＶＴＨ（ＶＴＨはＴＡ３のしきい値電圧）に設定される。
【００６２】
一方Ｇ１、Ｇ２が共にＬレベルの時はＴＡ１、ＴＡ２は共にオン状態であるから、ＶＰＰがノードＮ１及び電源出力ノードＶＯＵＴに出力される。この時には、ノードＮ１がＴＡ３のドレインとなり、電源出力ノードＶＯＵＴがＴＡ４のドレインとなり、ノードＶＤＤがＴＡ３、ＴＡ４のソースとなるから、ＴＡ３、ＴＡ４のゲート・ソース間電圧は０Ｖになり、ＴＡ３、ＴＡ４はオフ状態になる。またこの時には、Ｇ５がＨレベルになるから、ＴＡ５はオフ状態である。
【００６３】
制御回路（ＶＰＰ用）２０１は、４個のトランジスターＴＣ１〜ＴＣ４で構成されるレベルシフター回路とインバーターＩＶＡとを含み、ノードＮ１から供給される電圧（ＶＤＤ−ＶＴＨ又はＶＰＰ）を電源電圧として動作する。すなわちノードＮ１の電圧がＶＤＤである場合には、ＨレベルとしてＶＤＤレベルを、ＬレベルとしてＶＳＳレベルを出力し、またノードＮ１の電圧がＶＰＰである場合には、ＨレベルとしてＶＰＰレベルを、ＬレベルとしてＶＳＳレベルを出力する。このようにすることで、ＴＡ１、ＴＡ２を確実にオン・オフすることができる。
【００６４】
制御回路（ＶＤＤ用）３００は、４個のトランジスターＴＡ６〜ＴＡ９で構成されるレベルシフター回路とインバーターＩＶＢとを含み、電源出力ノードＶＯＵＴから供給される電圧（ＶＤＤ又はＶＰＰ）を電源電圧として動作する。制御回路（ＶＤＤ用）３００は、制御信号ＳＧがＬレベルの時にＬレベルを出力し、制御信号ＳＧがＨレベルの時にＨレベルを出力する。
【００６５】
図６は、電源切換回路の比較例（図５）の動作を説明する図である。図６では、４つのケースについて、電源切換回路の各ノードの電圧レベルを示す。以下では、それぞれのケースについて回路の動作を説明する。
【００６６】
ケース１では、ＶＤＤノードには第２の高電位電源ＶＤＤが印加されているが、ＶＰＰノードには電圧が印加されず、オープンの状態である。不揮発性記憶装置がデータの書き換えを行わず、読み出し動作だけを実行する場合には、第１の高電位電源ＶＰＰは必要ないから、ＶＰＰノードはオープンであってもよい。切換制御信号ＳＧがＬレベルの時、すなわち読み出し動作時には、ＴＡ１、ＴＡ２のゲート入力ノードＧ１、Ｇ２は共にＨレベルになるから、ＴＡ１、ＴＡ２は共にオフ状態になり、またＧ５がＬレベルになるから、ＴＡ５がオン状態になり、電源出力ノードＶＯＵＴにはＶＤＤが出力される。
【００６７】
ケース２では、ＶＤＤノードには第２の高電位電源ＶＤＤが印加され、ＶＰＰノードには第１の高電位電源ＶＰＰが印加され、そして切換制御信号ＳＧがＬレベル、すなわち読み出し動作時である。この場合には、ＴＡ１、ＴＡ２のゲート入力ノードＧ１、Ｇ２は共にＨレベルになるから、ＴＡ１、ＴＡ２は共にオフ状態になり、電源出力ノードＶＯＵＴにはＶＰＰは出力されない。一方、Ｇ５がＬレベルになるから、ＴＡ５がオン状態になり、ＶＤＤが出力される。
【００６８】
ケース３では、ＶＤＤノードには第２の高電位電源ＶＤＤが印加され、ＶＰＰノードには第１の高電位電源ＶＰＰが印加され、そして切換制御信号ＳＧがＨレベル、すなわち消去又は書き込み動作時である。この場合には、ＴＡ１、ＴＡ２のゲート入力ノードＧ１、Ｇ２は共にＬレベルになるから、ＴＡ１、ＴＡ２は共にオン状態になり、電源出力ノードＶＯＵＴにはＶＰＰが出力される。
【００６９】
ケース４では、ＶＤＤノードには電圧が印加されず、オープンの状態であって、ＶＰＰノードには第１の高電位電源ＶＰＰが印加されている。このケース４は、正常の動作では発生しない状態である。しかし例えば不揮発性記憶装置の電源投入の際に、正常であれば第２の高電位電源ＶＤＤが立ち上がった後に第１の高電位電源ＶＰＰが立ち上がるところ、誤操作等によりＶＤＤが立ち上がる前にＶＰＰが印加されることがあり得る。この場合には、切換制御信号ＳＧを生成する周辺回路が立ち上がっていないからＳＧの電圧レベルは不定であり、そのためＧ１、Ｇ２の電圧レベルも不定である。従って初期状態において、Ｇ１、Ｇ２の電圧レベルがＬレベル（又はＬレベルに近い電位）となっている場合にはＴＡ１、ＴＡ２がオン状態となるから、少なくとも一時的にＶＰＰが出力されるおそれがある。
【００７０】
このように、比較例の電源切換回路（図５）では、例えば誤操作等によりＶＤＤが立ち上がる前にＶＰＰが印加される場合には、少なくとも一時的にＶＰＰが出力され、その結果メモリーセルのデータが書き換えられるおそれがある。このような状況は、誤操作等の他に、例えば外部からの静電気によっても生じる可能性がある。
【００７１】
本実施形態の電源切換回路によれば、誤操作や静電気などがあってもＶＰＰが出力されることを防ぎ、メモリーセルのデータを保護することができる。
【００７２】
図７に、本実施形態の電源切換回路の第１の構成例を示す。第１の構成例は、電源選択回路１００と、制御回路（ＶＰＰ用）２００と、制御回路（ＶＤＤ用）３００とを含む。なお、本実施形態の電源切換回路は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００７３】
電源選択回路１００は、第１の高電位電源ＶＰＰ及び第１の高電位電源ＶＰＰよりも低電位の第２の高電位電源ＶＤＤのいずれか一方を選択して、供給電源として電源出力ノードＶＯＵＴに出力する。
【００７４】
制御回路（ＶＰＰ用制御回路、第１の高電位電源用制御回路）２００は、切換制御信号ＳＧに基づいて電源選択回路１００を制御する。具体的には、制御回路（ＶＰＰ用）２００は、第１の高電位電源ＶＰＰ及び第２の高電位電源ＶＤＤの電圧レベルが共に立ち上がるまでは、電源選択回路１００が供給電源として第１の高電位電源ＶＰＰを出力しないように電源選択回路１００を制御する。また、第１の高電位電源ＶＰＰ及び第２の高電位電源ＶＤＤの電圧レベルが共に立ち上がった後に、切換制御信号ＳＧに基づいて、電源選択回路１００が第１の高電位電源ＶＰＰ及び第２の高電位電源ＶＤＤのいずれか一方を供給電源として出力するように電源選択回路１００を制御する。
【００７５】
制御回路（ＶＤＤ用制御回路、第２の高電位電源用制御回路）３００は、上述した比較例（図５）と同様の構成であって、４個のトランジスターＴＡ６〜ＴＡ９で構成されるレベルシフター回路とインバーターＩＶＢとを含み、電源出力ノードＶＯＵＴから供給される電圧を電源電圧として動作する。
【００７６】
電源選択回路１００は、上述した比較例（図５）と同様の構成であって、第１〜第５の電源切換用トランジスターＴＡ１〜ＴＡ５を含む。なお第５の電源切換用トランジスターＴＡ５や制御回路（ＶＤＤ用）３００を設けない変形実施も可能である。
【００７７】
第１の電源切換用トランジスターＴＡ１は、Ｐ型トランジスターであって、第１の高電位電源ＶＰＰのノードと第１のノードＮ１との間に設けられる。第２の電源切換用トランジスターＴＡ２は、Ｐ型トランジスターであって、第１のノードＮ１と電源出力ノードＶＯＵＴとの間に設けられる。制御回路（ＶＰＰ用）２００は、第１の電源切換用トランジスターＴＡ１及び第２の電源切換用トランジスターＴＡ２のゲートを制御する。
【００７８】
第３の電源切換用トランジスターＴＡ３は、Ｎ型トランジスターであって、第２の高電位電源ＶＤＤのノードと第１のノードＮ１との間に設けられ、ゲートが第２の高電位電源ＶＤＤのノードに接続される。第４の電源切換用トランジスターＴＡ４は、Ｎ型トランジスターであって、第２の高電位電源ＶＤＤのノードと電源出力ノードＶＯＵＴとの間に設けられ、ゲートが第２の高電位電源ＶＤＤのノードに接続される。
【００７９】
第５の電源切換用トランジスターＴＡ５は、Ｐ型トランジスターであって、第２の高電位電源ＶＤＤのノードと電源出力ノードＶＯＵＴとの間に設けられ、ゲートが制御回路（ＶＤＤ用）３００の出力により制御される。
【００８０】
電源選択回路１００の動作は、上述した比較例（図５）と同様である。すなわち、ＴＡ１、ＴＡ２のゲート入力ノードＧ１、Ｇ２が共にＨレベルの時はＴＡ１、ＴＡ２は共にオフ状態であるから、ＶＰＰは電源出力ノードＶＯＵＴに出力されない。この時には、Ｇ５がＬレベルになり、ＴＡ５がオン状態になることで、ＶＤＤが電源出力ノードＶＯＵＴに出力される。また、ＴＡ３がオン状態となることで、ノードＮ１の電位がＶＤＤ−ＶＴＨ（ＶＴＨはＴＡ３のしきい値電圧）に設定される。
【００８１】
一方Ｇ１、Ｇ２が共にＬレベルの時はＴＡ１、ＴＡ２は共にオン状態であるから、ＶＰＰがノードＮ１及び電源出力ノードＶＯＵＴに出力される。この時には、ノードＮ１がＴＡ３のドレインとなり、電源出力ノードＶＯＵＴがＴＡ４のドレインとなり、ノードＶＤＤがＴＡ３、ＴＡ４のソースとなるから、ＴＡ３、ＴＡ４のゲート・ソース間電圧は０Ｖになり、ＴＡ３、ＴＡ４はオフ状態になる。またこの時には、Ｇ５がＨレベルになるから、ＴＡ５はオフ状態である。
【００８２】
制御回路（ＶＰＰ用）２００は、第１のノードＮ１から供給される電圧を電源電圧として動作する。具体的には、Ｇ１、Ｇ２が共にＨレベルの時はＶＤＤがＮ１から供給され、Ｇ１、Ｇ２が共にＬレベルの時はＶＰＰがＮ１から供給される。
【００８３】
制御回路（ＶＰＰ用）２００は、第２の高電位電源ＶＤＤの電圧レベルが立ち上がる前に第１の高電位電源ＶＰＰの電圧レベルが立ち上がった場合に、第１、第２の電源切換用トランジスターＴＡ１、ＴＡ２を共にオフ状態にするための初期設定電圧を、ＴＡ１、ＴＡ２のゲート電圧として設定する。このようにすることで、ＶＤＤが立ち上がる前にＶＰＰが立ち上がった場合に、ＴＡ１、ＴＡ２をオフ状態にすることができるから、ＶＰＰが出力されることを防止できる。上記の初期設定電圧は、ＴＡ１、ＴＡ２をオフ状態にするためのゲート・ソース間電圧ＶＧＳを設定する電圧であって、ＴＡ１、ＴＡ２のしきい値電圧をＶＴＨ（＜０とする）とした場合に、ＶＧＳ＞ＶＴＨに設定される。
【００８４】
制御回路（ＶＰＰ用）２００は、第１の制御回路２１０を含む。第１の制御回路２１０は、第１〜第３のトランジスターＴＢ１〜ＴＢ３を含む。第１のトランジスターＴＢ１は、Ｐ型トランジスターであって、第１のノードＮ１と第２のノードＮ２との間に設けられ、ゲートが低電位電源ノードＶＳＳに接続される。第２のトランジスターＴＢ２は、Ｎ型トランジスターであって、第２のノードＮ２と第３のノードＮ３との間に設けられ、切換制御信号ＳＧによりオン・オフされる。第３のトランジスターＴＢ３は、Ｎ型トランジスターであって、第３のノードＮ３と低電位電源ノードＶＳＳとの間に設けられ、ゲートが第２の高電位電源ＶＤＤのノードに接続される。
【００８５】
第１の制御回路２１０は、第２のノードＮ２の電圧レベルに基づいて、第１、第２の電源切換用トランジスターＴＡ１、ＴＡ２のゲートを制御するための第１の制御信号ＳＡ１を出力する。そしてインバーターＩＶ１は、第１の制御信号ＳＡ１を受けて、その反転信号をゲート入力ノードＧ１に出力し、インバーターＩＶ２は、第１の制御信号ＳＡ１を受けて、その反転信号をゲート入力ノードＧ２に出力する。なお、ＩＶ２を省略し、ＩＶ１の出力をＧ１、Ｇ２に出力してもよい。
【００８６】
なお、図７において、Ｐ型トランジスターの基板は第１のノードＮ１に接続され、Ｎ型トランジスターの基板は低電位電源ノードＶＳＳに接続される。
【００８７】
図８（Ａ）は、第１の構成例（図７）の動作を説明する図である。図８（Ａ）では、４つのケースについて、電源切換回路の各ノードの電圧レベルを示す。以下では、それぞれのケースについて回路の動作を説明する。
【００８８】
第１のケースでは、ＶＤＤノードには第２の高電位電源ＶＤＤが印加されているが、ＶＰＰノードには電圧が印加されず、オープンの状態である。不揮発性記憶装置がデータの書き換えを行わず、読み出し動作だけを実行する場合には、第１の高電位電源ＶＰＰは必要ないから、ＶＰＰノードはオープンであってもよい。切換制御信号ＳＧがＬレベルの時、すなわち読み出し動作時には、ＴＢ２がオフ状態であり、またＴＢ１はオン状態であるから、第２のノードＮ２はＨレベルになる。従って、第１の制御信号ＳＡ１はＬレベルになり、Ｇ１、Ｇ２はＨレベル（初期設定電圧）になるから、ＴＡ１、ＴＡ２は共にオフ状態になり、一方Ｇ５がＬレベルになるから、ＴＡ５がオン状態になり、電源出力ノードＶＯＵＴにはＶＤＤが出力される。
【００８９】
第２のケースでは、ＶＤＤノードには第２の高電位電源ＶＤＤが印加され、ＶＰＰノードには第１の高電位電源ＶＰＰが印加され、そして切換制御信号ＳＧがＬレベル、すなわち読み出し動作時である。この場合には、ＴＢ２がオフ状態であり、またＴＢ１はオン状態であるから、第２のノードＮ２はＨレベルになる。従って、第１の制御信号ＳＡ１はＬレベルになり、Ｇ１、Ｇ２はＨレベル（初期設定電圧）になるから、ＴＡ１、ＴＡ２は共にオフ状態になり、電源出力ノードＶＯＵＴにはＶＰＰは出力されない。一方Ｇ５がＬレベルになるから、ＴＡ５がオン状態になり、ＶＤＤが出力される。
【００９０】
第３のケースでは、ＶＤＤノードには第２の高電位電源ＶＤＤが印加され、ＶＰＰノードには第１の高電位電源ＶＰＰが印加され、そして切換制御信号ＳＧがＨレベル、すなわち消去又は書き込み動作時である。この場合には、ＴＢ１、ＴＢ２、ＴＢ３が全てオン状態になるが、ＴＢ１の電流駆動能力をＴＢ２、ＴＢ３の電流駆動能力よりも小さく設定することで、Ｎ２をＬレベルにすることができる。こうすることで、第１の制御信号ＳＡ１はＨレベルになり、Ｇ１、Ｇ２はＬレベルになるから、ＴＡ１、ＴＡ２は共にオン状態になり、電源出力ノードＶＯＵＴにはＶＰＰが出力される。
【００９１】
第４のケースでは、ＶＤＤノードには電圧が印加されず、オープンの状態であって、ＶＰＰノードには第１の高電位電源ＶＰＰが印加されている。この第４のケースは、上述したように正常の動作では発生しない状態である。この場合には、切換制御信号ＳＧを生成する周辺回路が立ち上がっていないからＳＧの電圧レベルは不定であるが、ＴＢ１がオン状態であるから、Ｎ２はＨレベルになる。従って、第１の制御信号ＳＡ１はＬレベルになり、Ｇ１、Ｇ２は共にＨレベル（初期設定電圧）になるから、ＴＡ１、ＴＡ２は共にオフ状態になり、電源出力ノードＶＯＵＴは非出力になる。
【００９２】
このように本実施形態の電源切換回路によれば、誤操作や静電気などによりＶＤＤが立ち上がる前にＶＰＰが印加された場合であっても、ＶＰＰが出力されることを防止できる。その結果、メモリーセルのデータが意図せずに書き換えられることなどを防止できる。
【００９３】
図９に、本実施形態の電源切換回路の第２の構成例を示す。第２の構成例は、上述した第１の制御回路２１０と更に第２の制御回路２２０とを含む。なお、本実施形態の電源切換回路は図９の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【００９４】
第２の制御回路２２０は、第１の高電位電源ＶＰＰの電圧レベルの立ち上がりよりも遅い時定数で立ち上がる第２の制御信号ＳＡ２を出力する。このようにすることで、時定数に対応する時間の経過後に、すなわちＶＰＰが印加されて所定の電圧レベルに達した後にＶＰＰを出力することができる。その結果、ＶＰＰを安定して供給することができるから、消去及び書き込み動作を確実に行うことなどが可能になる。
【００９５】
第２の制御回路２２０は、第４のトランジスターＴＢ４とキャパシターＣ１とを含む。第４のトランジスターＴＢ４は、Ｐ型トランジスターであって、第１のノードＮ１と第４のノードＮ４との間に設けられ、ゲートが低電位電源ノードＶＳＳに接続される。キャパシターＣ１は、第４のノードＮ４と低電位電源ノードＶＳＳとの間に設けられる。
【００９６】
第２の制御回路２２０は、第４のノードＮ４の電圧レベルに基づいて、第２の電源切換用トランジスターＴＡ２のゲートを制御するための第２の制御信号ＳＡ２を出力する。具体的には、バッファー回路ＢＦ１がＮ４の電圧レベルを受けて、第２の制御信号ＳＡ２をＮＡＮＤゲートＮＤ１に出力する。ＮＡＮＤゲートＮＤ１は、第１、第２の制御信号ＳＡ１、ＳＡ２を受けて、ＮＡＮＤ出力をＴＡ２のゲート入力ノードＧ２に出力する。
【００９７】
なお、図９において、Ｐ型トランジスターの基板は第１のノードＮ１に接続され、Ｎ型トランジスターの基板は低電位電源ノードＶＳＳに接続される。
【００９８】
図８（Ｂ）は、第２の構成例（図９）の動作を説明する図である。図８（Ａ）と同様に、４つのケースについて、電源切換回路の各ノードの電圧レベルを示す。なお、第１の制御回路２１０の動作は、既に説明した第１の構成例と同じであるから、ここでは詳細な説明を省略する。
【００９９】
第１のケースでは、Ｎ１がＨレベルであり、ＴＢ４がオン状態であるから、キャパシターＣ１が徐々に充電され、Ｎ４の電圧レベルが徐々に上昇する。そしてバッファー回路ＢＦ１の論理しきい値を越えると、第２の制御信号ＳＡ２はＬレベルからＨレベルに変化する。ＶＤＤが立ち上がってからＳＡ２のレベルが変化するまでの時間（時定数）は、ＴＢ４の電流駆動能力（オン抵抗値）とキャパシターＣ１のキャパシタンス値（容量値）とにより決まる。一方、第１の制御信号ＳＡ１はＬレベルを保持するから、Ｇ１、Ｇ２は共にＨレベル（初期設定電圧）になる。一方Ｇ５がＬレベルになるから、ＴＡ５がオン状態になり、従って、電源出力ノードＶＯＵＴにはＶＤＤが出力される。
【０１００】
第２のケースでは、第１のケースと同様に、所定時間の経過後にＳＡ２がＬレベルからＨレベルに変化するが、ＳＡ１がＬレベルを保持するから、結局Ｇ１、Ｇ２は共にＨレベル（初期設定電圧）になる。一方Ｇ５がＬレベルになるから、ＴＡ５がオン状態になり、電源出力ノードＶＯＵＴにはＶＤＤが出力される。
【０１０１】
第３のケースでは、上記と同様に、所定時間の経過後にＳＡ２がＬレベルからＨレベルに変化する。ＳＡ１はＨレベルであるから、Ｇ１はＬレベルになり、Ｇ２は所定時間の経過後にＨレベルからＬレベルに変化する。従って、所定時間の経過後に電源出力ノードＶＯＵＴにはＶＰＰが出力される。
【０１０２】
第４のケースでは、上記と同様に、所定時間の経過後にＳＡ２がＬレベルからＨレベルに変化するが、ＳＡ１がＬレベルを保持するから、結局Ｇ１、Ｇ２は共にＨレベル（初期設定電圧）になり、電源出力ノードＶＯＵＴは非出力になる。
【０１０３】
図１０に、第２の構成例（図９）の各ノードの電圧波形の一例を示す。図１０の波形は、上記の第４のケースでＶＰＰが立ち上がる期間の波形である。ＶＰＰノードは、ＶＳＳレベルからＶＰＰレベルまで立ち上がる（図１０のＡ１からＡ２まで）。Ｎ１はＶＰＰノードに追従して上昇する（図１０のＡ１からＡ３まで）。ＳＡ１、ＳＡ２もＮ１に追従して上昇を始める（図１０のＡ１からＡ４まで）が、Ｎ１がインバーターＩＶ３、バッファー回路ＢＦ１が動作可能な電源電圧に達すると（図１０のＡ５）、Ｌレベルに下がる（図１０のＡ６）。Ｇ１、Ｇ２は始めはＮ１に追従して上昇し（図１０のＡ１からＡ５まで）、インバーターＩＶ１、ＮＡＮＤゲートＮＤ１が動作可能になると（図１０のＡ５）、入力ＳＡ１、ＳＡ２がＬレベルになるから、出力Ｇ１、Ｇ２はＨレベル（初期設定電圧）となり、Ｎ１と共に上昇する（図１０のＡ５からＡ３まで）。Ｇ１、Ｇ２がＨレベルであるから、ＶＰＰノードが立ち上がった後でも、ＶＯＵＴはＬレベルを保持する。所定時間の経過後にＳＡ２はＨレベルに変化する（図１０のＡ７）が、ＳＡ１はＬレベルを保持しているからＧ２は変化せず、従ってＶＯＵＴも変化しない。
【０１０４】
以上説明したように、本実施形態の電源切換回路の第２の構成例によれば、誤操作や静電気などによりＶＤＤが立ち上がる前にＶＰＰが印加された場合であっても、ＶＰＰが出力されることを防止できる。更にＶＰＰが立ち上がってから所定の時間の経過後にＶＰＰを出力することができる。その結果、ＶＰＰを安定して供給することができるから、消去及び書き込み動作を確実に行うことなどが可能になる。
【０１０５】
図１１に、本実施形態の電源切換回路の第３の構成例を示す。第３の構成例は、上述した第１、第２の制御回路２１０、２２０と、更に第３の制御回路２３０とを含む。なお、本実施形態の電源切換回路は図１１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１０６】
第３の制御回路２３０は、２個のインバーターＩＶ４、ＩＶ５で構成されるラッチ回路、３個のＮ型トランジスターＴＢ５、ＴＢ６、ＴＢ７及び２つのキャパシターＣ２、Ｃ３を含む。ＴＢ５のゲートは第２の制御信号ＳＡ２により、ＴＢ６のゲートは第１の制御信号ＳＡ１により、またＴＢ７のゲートは切換制御信号ＳＧの反転信号ＸＳＧにより、それぞれ制御される。第３の制御回路２３０は、上記のラッチ回路の出力に基づいて、第２の電源切換用トランジスターＴＡ２のゲートを制御するための第３の制御信号ＳＡ３を出力する。具体的には、ＳＡ３は、ＳＡ１及びＳＡ２と共に３入力ＮＡＮＤゲートＮＤ２に入力され、ＮＤ２はＳＡ１、ＳＡ２、ＳＡ３に基づいてＴＡ２のゲートを制御する。
【０１０７】
なお、図１１において、Ｐ型トランジスターの基板は第１のノードＮ１に接続され、Ｎ型トランジスターの基板は低電位電源ノードＶＳＳに接続される。
【０１０８】
図８（Ｃ）は、第３の構成例（図１１）の動作を説明する図である。図８（Ａ）、図８（Ｂ）と同様に、４つのケースについて、電源切換回路の各ノードの電圧レベルを示す。なお、第１、第２の制御回路２１０、２２０の動作は、既に説明した第１、第２の構成例と同じであるから、ここでは詳細な説明を省略する。
【０１０９】
第１のケースでは、ＳＧがＬレベル、すなわちＸＳＧがＨレベルであるから、ＴＢ７がオン状態になる。またＳＡ１、ＳＡ２は共にＬレベルであるから、ＴＢ５、ＴＢ６は共にオフ状態である。第５のノードＮ５は、キャパシターＣ２を介してＮ１と接続されているから、Ｈレベルになる。このようにしてラッチ回路の出力であるＳＡ３はＬレベルになる。上述したように、所定時間の経過後にＳＡ２はＬレベルからＨレベルに変化するが、ＳＡ１がＬレベルを保持するからＮ５の電圧レベルは変化せず、従ってＳＡ３は変化せずＬレベルを保持する。その結果、Ｇ１、Ｇ２は共にＨレベル（初期設定電圧）になり、一方Ｇ５がＬレベルになるから、ＴＡ５がオン状態になり、電源出力ノードＶＯＵＴにはＶＤＤが出力される。
【０１１０】
第２のケースでは、第１のケースと同様に、ＳＡ３はＬレベルを保持するから、Ｇ１、Ｇ２は共にＨレベル（初期設定電圧）になり、一方Ｇ５がＬレベルになるから、ＴＡ５がオン状態になり、電源出力ノードＶＯＵＴにはＶＤＤが出力される。
【０１１１】
第３のケースでは、ＳＧがＨレベル、すなわちＸＳＧがＬレベルであるから、ＴＢ７はオフ状態になる。一方、ＳＡ１がＨレベルであるから、ＴＢ６はオン状態になり、更に所定時間の経過後にはＳＡ２がＨレベルになるから、ＴＢ５もオン状態になる。このようにしてＮ５の電圧レベルがＬレベルに引き下げられることで、ラッチ回路が反転し、ＳＡ３はＨレベルになる。結局、ＳＡ１、ＳＡ２、ＳＡ３が全てＨレベルになるから、Ｇ１、Ｇ２は共にＬレベルになり、電源出力ノードＶＯＵＴにはＶＰＰが出力される。
【０１１２】
第４のケースでは、ＳＧの電圧レベルが不定であり、反転信号ＸＳＧも不定である。しかし、上述したようにＳＡ１はＬレベルになるから、ＴＢ６はオフ状態になり、Ｎ５はＨレベルになる。従ってラッチ回路の出力、すなわちＳＡ３はＬレベルになるから、結局Ｇ１、Ｇ２は共にＨレベル（初期設定電圧）になり、電源出力ノードＶＯＵＴは非出力になる。
【０１１３】
第３の制御回路２３０によれば、第４のケースなどにおいてＶＰＰの立ち上がり直後の誤動作を防止することが可能になる。図１０に示したように、ＶＰＰの立ち上がり直後にＳＡ１、ＳＡ２の電圧レベルが一時的に上昇する期間がある（図１０のＡ１からＡ４まで）。このために、外部からのノイズ等やトランジスターの特性ばらつき等により、Ｇ２の電圧レベルが変化し、一時的にＶＰＰが出力されるおそれがある。第３の制御回路２３０では、ＶＰＰが印加された直後の状態では、ラッチ回路の出力ノード（ＳＡ３が出力されるノード）の電位はＶＳＳレベルであり、また反対側の第５のノードＮ５の電位はＮ１に追従して上昇する。従ってラッチ回路の状態は、Ｌレベルを出力するように確定される。このようにラッチ回路の状態が確定されることで、ＳＡ３は一定してＬレベルを保持することができる。その結果、電源切換回路の動作をより確実なものにすることなどが可能になる。
【０１１４】
以上説明したように、本実施形態の電源切換回路によれば、不揮発性記憶装置で用いられる第１の高電位電源ＶＰＰ及び第２の高電位電源ＶＤＤのいずれか一方を選択して供給電源として出力することができる。更に誤操作や静電気などによりＶＤＤが立ち上がる前にＶＰＰが印加される場合であっても、ＶＰＰが出力されることを防止できるから、メモリーセルのデータが意図せずに書き換えられてしまうことなどを防止できる。
【０１１５】
３．集積回路装置及び電子機器
図１２（Ａ）、図１２（Ｂ）に、本実施形態の不揮発性記憶装置を含む集積回路装置及び電子機器の構成例を示す。なお本実施形態の集積回路装置、電子機器は図１２（Ａ）、図１２（Ｂ）の構成には限定されず、その構成要素の一部を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。
【０１１６】
図１２（Ａ）の電子機器は、集積回路装置６００、センサー７００、アンテナ７１０を含む。また集積回路装置６００（マイクロコンピューター等）は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、検出回路６４０、無線回路６５０を含む。
【０１１７】
センサー７００は、例えば煙センサー、光センサー、人感センサー、圧力センサー、生体センサー、ジャイロセンサーなどである。
【０１１８】
集積回路装置６００の検出回路は、センサー７００（物理量トランスデューサ）からのセンサー信号に基づいて種々の検出処理（物理量の検出処理）を行う。例えばセンサー信号から所望信号を検出する処理を行う。集積回路装置６００の処理部６１０は、各種の演算処理や集積回路装置６００の全体的な制御を行う。この処理部６１０は、ＣＰＵ等のプロセッサーやＡＳＩＣの制御回路により実現される。記憶部６２０は、各種のデータを記憶するものであり、ＲＡＭ等により実現される。不揮発性記憶装置６３０は、本実施形態の記憶装置であって、電気的にデータの書き込み等が可能な記憶装置である。無線回路６５０は、アンテナ７１０への信号の無線送信処理を行ったり、アンテナ７１０からの信号の無線受信処理を行う。
【０１１９】
図１２（Ｂ）の電子機器は、集積回路装置６００、外部デバイス７２０、電気光学パネル７３０を含む。また集積回路装置６００は、処理部６１０、記憶部６２０、不揮発性記憶装置６３０、外部Ｉ／Ｆ部６６０、ドライバー６７０を含む。
【０１２０】
外部デバイス７２０は、電子機器に設けられる種々のデバイスであり、例えば操作部等である。電気光学パネル７３０は、例えば液晶パネル、有機ＥＬ（Electro Luminescence）パネル、無機ＥＬパネル、或いは電気泳動パネル（Electrophoretic Display）などである。
【０１２１】
集積回路装置６００の外部Ｉ／Ｆ（インターフェース）部６６０は、例えばＳＰＩ、ＵＳＢなどの各種のインターフェースのための制御を行う。ドライバー６７０は、電気光学パネル７３０を駆動して画像を表示する制御を行う。
【０１２２】
なお本実施形態の電子機器としては、携帯型情報端末、携帯電話機、ＰＤＡ、携帯型オーディオ機器、時計、リモコン、各種家電装置等の種々の機器を想定できる。
【０１２３】
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また記憶装置、集積回路装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【０１２４】
ＶＰＰ  第１の高電位電源、ＶＤＤ  第２の高電位電源、ＶＳＳ  低電位電源、
ＶＯＵＴ  電源出力ノード、ＳＧ  切換制御信号
ＳＡ１〜ＳＡ３  第１〜第３の制御信号、
ＭＢ１、ＭＢ２  メモリーブロック、ＭＡ１、ＭＡ２  メモリーセルアレイ、
Ｍ１１〜Ｍ２２  不揮発性メモリーセル、ＷＬ１、ＷＬ２  ワード線、
ＳＬ１、ＳＬ２  ソース線、ＢＬ１、ＢＬ２  ビット線、
ＳＳ１、ＳＳ２  ソーススイッチ回路、ＴＥ１、ＴＥ２  消去用トランジスター、
ＷＬ１Ｘ、ＷＬ２Ｘ  メインワード線、ＷＳ１、ＷＳ２  サブワード線
ＤＭ１、ＤＭ２  メインワード線ドライバー、
ＤＳ１、ＤＳ２  サブワード線ドライバー、
ＷＳＤＲ１１〜ＷＳＤＲ２２  ワード・ソース線ドライバー、
ＲＷＣ１、ＲＷＣ２  読み出し＆書き込み回路、ＩＯ１、ＩＯ２  入出力バッファー、
ＡＤＢＦ  アドレスバッファー、ＲＤＥＣ  ローアドレスデコーダー、
ＣＤＥＣ  カラムデコーダー、
１００  電源選択回路、２００  制御回路（ＶＰＰ用）、２０１  制御回路（比較例）、
２１０  第１の制御回路、２２０  第２の制御回路、２３０  第３の制御回路、
３００  制御回路（ＶＤＤ用）、
５１０  半導体層、５２０  ソースドレイン領域、５３０  第１のゲート絶縁層、
５４０  ゲート電荷蓄積層、５５０  第２のゲート絶縁層、５６０  ゲート導電層、
５７０  絶縁層、
６００  集積回路装置、６１０  処理部、６２０  記憶部、６３０  不揮発性記憶装置、
６４０  検出回路、６５０  無線回路、６６０  外部Ｉ／Ｆ部、６７０  ドライバー、
７００  センサー、７１０  アンテナ、７２０  外部デバイス、７３０  電気光学パネル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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